lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
  20
  21 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  22 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
  23 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  24 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
  25 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
  26 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  27 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  28 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
  29 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
  30 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  31 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  32
  33 // Types for vector shift by immediates.  The "SHX" version is for long and
  34 // narrow operations where the source and destination vectors have different
  35 // types.  The "SHINS" version is for shift and insert operations.
  36 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  37                                          SDTCisVT<2, i32>]>;
  38 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  39                                          SDTCisVT<2, i32>]>;
  40 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  42
  43 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  44 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  45 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  46 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  47 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  48 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  49 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  50
  51 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  52 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  53 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  54
  55 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  56 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  57 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  58 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  59 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  60 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  61
  62 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  63 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  64 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  65
  66 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  67 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  68
  69 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  70                                          SDTCisVT<2, i32>]>;
  71 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  72 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  73
  74 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  75 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  76 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  77
  78 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  79                                            SDTCisVT<2, i32>]>;
  80 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
  81 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
  82
  83 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  84
  85 // VDUPLANE can produce a quad-register result from a double-register source,
  86 // so the result is not constrained to match the source.
  87 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  88                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  89                                                 SDTCisVT<2, i32>]>>;
  90
  91 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  92                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  93 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  94
  95 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  96 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  97 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  98 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  99
 100 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 101                                          SDTCisSameAs<0, 2>,
 102                                          SDTCisSameAs<0, 3>]>;
 103 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 104 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 105 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 106
 107 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 108                                          SDTCisSameAs<1, 2>]>;
 109 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 110 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 111
 112 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 113                                          SDTCisSameAs<0, 2>]>;
 114 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 115 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 116
 117 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 118   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 119   unsigned EltBits = 0;
 120   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 121   return (EltBits == 32 && EltVal == 0);
 122 }]>;
 123
 124 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 125   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 126   unsigned EltBits = 0;
 127   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 128   return (EltBits == 8 && EltVal == 0xff);
 129 }]>;
 130
 131 //===----------------------------------------------------------------------===//
 132 // NEON operand definitions
 133 //===----------------------------------------------------------------------===//
 134
 135 def nModImm : Operand<i32> {
 136   let PrintMethod = "printNEONModImmOperand";
 137 }
 138
 139 //===----------------------------------------------------------------------===//
 140 // NEON load / store instructions
 141 //===----------------------------------------------------------------------===//
 142
 143 // Use VLDM to load a Q register as a D register pair.
 144 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 145 def VLDMQIA
 146   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 147                     IIC_fpLoad_m, "",
 148                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 149 def VLDMQDB
 150   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 151                     IIC_fpLoad_m, "",
 152                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 153
 154 // Use VSTM to store a Q register as a D register pair.
 155 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 156 def VSTMQIA
 157   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 158                     IIC_fpStore_m, "",
 159                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 160 def VSTMQDB
 161   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 162                     IIC_fpStore_m, "",
 163                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 164
 165 // Classes for VLD* pseudo-instructions with multi-register operands.
 166 // These are expanded to real instructions after register allocation.
 167 class VLDQPseudo<InstrItinClass itin>
 168   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 169 class VLDQWBPseudo<InstrItinClass itin>
 170   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 171                 (ins addrmode6:$addr, am6offset:$offset), itin,
 172                 "$addr.addr = $wb">;
 173 class VLDQQPseudo<InstrItinClass itin>
 174   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 175 class VLDQQWBPseudo<InstrItinClass itin>
 176   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 177                 (ins addrmode6:$addr, am6offset:$offset), itin,
 178                 "$addr.addr = $wb">;
 179 class VLDQQQQWBPseudo<InstrItinClass itin>
 180   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 181                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 182                 "$addr.addr = $wb, $src = $dst">;
 183
 184 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 185
 186 //   VLD1     : Vector Load (multiple single elements)
 187 class VLD1D<bits<4> op7_4, string Dt>
 188   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 189           (ins addrmode6:$Rn), IIC_VLD1,
 190           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 191   let Rm = 0b1111;
 192   let Inst{4} = Rn{4};
 193 }
 194 class VLD1Q<bits<4> op7_4, string Dt>
 195   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 196           (ins addrmode6:$Rn), IIC_VLD1x2,
 197           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 198   let Rm = 0b1111;
 199   let Inst{5-4} = Rn{5-4};
 200 }
 201
 202 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 203 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 204 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 205 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 206
 207 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 208 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 209 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 210 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 211
 212 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 213 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 214 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 215 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 216
 217 // ...with address register writeback:
 218 class VLD1DWB<bits<4> op7_4, string Dt>
 219   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 220           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 221           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 222           "$Rn.addr = $wb", []> {
 223   let Inst{4} = Rn{4};
 224 }
 225 class VLD1QWB<bits<4> op7_4, string Dt>
 226   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 227           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 228           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 229           "$Rn.addr = $wb", []> {
 230   let Inst{5-4} = Rn{5-4};
 231 }
 232
 233 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 234 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 235 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 236 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 237
 238 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 239 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 240 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 241 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 242
 243 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 244 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 245 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 246 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 247
 248 // ...with 3 registers (some of these are only for the disassembler):
 249 class VLD1D3<bits<4> op7_4, string Dt>
 250   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 251           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 252           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 253   let Rm = 0b1111;
 254   let Inst{4} = Rn{4};
 255 }
 256 class VLD1D3WB<bits<4> op7_4, string Dt>
 257   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 258           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 259           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 260   let Inst{4} = Rn{4};
 261 }
 262
 263 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 264 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 265 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 266 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 267
 268 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 269 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 270 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 271 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 272
 273 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 274 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 275
 276 // ...with 4 registers (some of these are only for the disassembler):
 277 class VLD1D4<bits<4> op7_4, string Dt>
 278   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 279           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 280           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 281   let Rm = 0b1111;
 282   let Inst{5-4} = Rn{5-4};
 283 }
 284 class VLD1D4WB<bits<4> op7_4, string Dt>
 285   : NLdSt<0,0b10,0b0010,op7_4,
 286           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 287           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4, "vld1", Dt,
 288           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 289           []> {
 290   let Inst{5-4} = Rn{5-4};
 291 }
 292
 293 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 294 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 295 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 296 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 297
 298 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 299 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 300 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 301 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 302
 303 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 304 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 305
 306 //   VLD2     : Vector Load (multiple 2-element structures)
 307 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 308   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 309           (ins addrmode6:$Rn), IIC_VLD2,
 310           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 311   let Rm = 0b1111;
 312   let Inst{5-4} = Rn{5-4};
 313 }
 314 class VLD2Q<bits<4> op7_4, string Dt>
 315   : NLdSt<0, 0b10, 0b0011, op7_4,
 316           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 317           (ins addrmode6:$Rn), IIC_VLD2x2,
 318           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 319   let Rm = 0b1111;
 320   let Inst{5-4} = Rn{5-4};
 321 }
 322
 323 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 324 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 325 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 326
 327 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 328 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 329 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 330
 331 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 332 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 333 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 334
 335 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 336 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 337 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 338
 339 // ...with address register writeback:
 340 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 341   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 342           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 343           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 344           "$Rn.addr = $wb", []> {
 345   let Inst{5-4} = Rn{5-4};
 346 }
 347 class VLD2QWB<bits<4> op7_4, string Dt>
 348   : NLdSt<0, 0b10, 0b0011, op7_4,
 349           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 350           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 351           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 352           "$Rn.addr = $wb", []> {
 353   let Inst{5-4} = Rn{5-4};
 354 }
 355
 356 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 357 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 358 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 359
 360 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 361 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 362 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 363
 364 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 365 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 366 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 367
 368 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 369 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 370 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 371
 372 // ...with double-spaced registers (for disassembly only):
 373 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 374 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 375 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 376 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 377 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 378 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 379
 380 //   VLD3     : Vector Load (multiple 3-element structures)
 381 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 382   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 383           (ins addrmode6:$Rn), IIC_VLD3,
 384           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 385   let Rm = 0b1111;
 386   let Inst{4} = Rn{4};
 387 }
 388
 389 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 390 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 391 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 392
 393 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 394 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 395 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 396
 397 // ...with address register writeback:
 398 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 399   : NLdSt<0, 0b10, op11_8, op7_4,
 400           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 401           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 402           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 403           "$Rn.addr = $wb", []> {
 404   let Inst{4} = Rn{4};
 405 }
 406
 407 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 408 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 409 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 410
 411 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 412 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 413 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 414
 415 // ...with double-spaced registers (non-updating versions for disassembly only):
 416 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 417 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 418 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 419 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 420 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 421 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 422
 423 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 424 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 425 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 426
 427 // ...alternate versions to be allocated odd register numbers:
 428 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 429 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 430 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 431
 432 //   VLD4     : Vector Load (multiple 4-element structures)
 433 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 434   : NLdSt<0, 0b10, op11_8, op7_4,
 435           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 436           (ins addrmode6:$Rn), IIC_VLD4,
 437           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 438   let Rm = 0b1111;
 439   let Inst{5-4} = Rn{5-4};
 440 }
 441
 442 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 443 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 444 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 445
 446 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 447 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 448 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 449
 450 // ...with address register writeback:
 451 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 452   : NLdSt<0, 0b10, op11_8, op7_4,
 453           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 454           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4,
 455           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 456           "$Rn.addr = $wb", []> {
 457   let Inst{5-4} = Rn{5-4};
 458 }
 459
 460 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 461 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 462 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 463
 464 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 465 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 466 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 467
 468 // ...with double-spaced registers (non-updating versions for disassembly only):
 469 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 470 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 471 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 472 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 473 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 474 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 475
 476 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 477 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 478 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 479
 480 // ...alternate versions to be allocated odd register numbers:
 481 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 482 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 483 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 484
 485 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 486
 487 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 488 // These are expanded to real instructions after register allocation.
 489 class VLDQLNPseudo<InstrItinClass itin>
 490   : PseudoNLdSt<(outs QPR:$dst),
 491                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 492                 itin, "$src = $dst">;
 493 class VLDQLNWBPseudo<InstrItinClass itin>
 494   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 495                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 496                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 497 class VLDQQLNPseudo<InstrItinClass itin>
 498   : PseudoNLdSt<(outs QQPR:$dst),
 499                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 500                 itin, "$src = $dst">;
 501 class VLDQQLNWBPseudo<InstrItinClass itin>
 502   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 503                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 504                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 505 class VLDQQQQLNPseudo<InstrItinClass itin>
 506   : PseudoNLdSt<(outs QQQQPR:$dst),
 507                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 508                 itin, "$src = $dst">;
 509 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 510   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 511                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 512                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 513
 514 //   VLD1LN   : Vector Load (single element to one lane)
 515 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 516              PatFrag LoadOp>
 517   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 518           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 519           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 520           "$src = $Vd",
 521           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 522                                          (i32 (LoadOp addrmode6:$Rn)),
 523                                          imm:$lane))]> {
 524   let Rm = 0b1111;
 525 }
 526 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 527   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 528                                                (i32 (LoadOp addrmode6:$addr)),
 529                                                imm:$lane))];
 530 }
 531
 532 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 533   let Inst{7-5} = lane{2-0};
 534 }
 535 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 536   let Inst{7-6} = lane{1-0};
 537   let Inst{4}   = Rn{4};
 538 }
 539 def VLD1LNd32 : VLD1LN<0b1000, {?,0,?,?}, "32", v2i32, load> {
 540   let Inst{7} = lane{0};
 541   let Inst{5} = Rn{4};
 542   let Inst{4} = Rn{4};
 543 }
 544
 545 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 546 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 547 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 548
 549 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 550
 551 // ...with address register writeback:
 552 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 553   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 554           (ins addrmode6:$Rn, am6offset:$Rm,
 555            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 556           "\\{$Vd[$lane]\\}, $Rn$Rm",
 557           "$src = $Vd, $Rn.addr = $wb", []>;
 558
 559 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 560   let Inst{7-5} = lane{2-0};
 561 }
 562 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 563   let Inst{7-6} = lane{1-0};
 564   let Inst{4}   = Rn{4};
 565 }
 566 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 567   let Inst{7} = lane{0};
 568   let Inst{5} = Rn{4};
 569   let Inst{4} = Rn{4};
 570 }
 571
 572 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 573 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 574 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 575
 576 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 577 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 578   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 579           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 580           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 581           "$src1 = $Vd, $src2 = $dst2", []> {
 582   let Rm = 0b1111;
 583   let Inst{4}   = Rn{4};
 584 }
 585
 586 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 587   let Inst{7-5} = lane{2-0};
 588 }
 589 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 590   let Inst{7-6} = lane{1-0};
 591 }
 592 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 593   let Inst{7} = lane{0};
 594 }
 595
 596 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 597 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 598 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 599
 600 // ...with double-spaced registers:
 601 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 602   let Inst{7-6} = lane{1-0};
 603 }
 604 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 605   let Inst{7} = lane{0};
 606 }
 607
 608 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 609 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 610
 611 // ...with address register writeback:
 612 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 613   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 614           (ins addrmode6:$Rn, am6offset:$Rm,
 615            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 616           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 617           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 618   let Inst{4}   = Rn{4};
 619 }
 620
 621 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 622   let Inst{7-5} = lane{2-0};
 623 }
 624 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 625   let Inst{7-6} = lane{1-0};
 626 }
 627 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 628   let Inst{7} = lane{0};
 629 }
 630
 631 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 632 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 633 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 634
 635 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 636   let Inst{7-6} = lane{1-0};
 637 }
 638 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 639   let Inst{7} = lane{0};
 640 }
 641
 642 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 643 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 644
 645 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 646 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 647   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 648           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 649           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 650           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 651           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 652   let Rm = 0b1111;
 653 }
 654
 655 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 656   let Inst{7-5} = lane{2-0};
 657 }
 658 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 659   let Inst{7-6} = lane{1-0};
 660 }
 661 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 662   let Inst{7}   = lane{0};
 663 }
 664
 665 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 666 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 667 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 668
 669 // ...with double-spaced registers:
 670 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 671   let Inst{7-6} = lane{1-0};
 672 }
 673 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 674   let Inst{7}   = lane{0};
 675 }
 676
 677 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 678 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 679
 680 // ...with address register writeback:
 681 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 682   : NLdStLn<1, 0b10, op11_8, op7_4,
 683           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 684           (ins addrmode6:$Rn, am6offset:$Rm,
 685            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 686           IIC_VLD3lnu, "vld3", Dt,
 687           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 688           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 689           []>;
 690
 691 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 692   let Inst{7-5} = lane{2-0};
 693 }
 694 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 695   let Inst{7-6} = lane{1-0};
 696 }
 697 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 698   let Inst{7}   = lane{0};
 699 }
 700
 701 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 702 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 703 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 704
 705 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 706   let Inst{7-6} = lane{1-0};
 707 }
 708 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 709   let Inst{7}   = lane{0};
 710 }
 711
 712 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 713 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 714
 715 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 716 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 717   : NLdStLn<1, 0b10, op11_8, op7_4,
 718           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 719           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 720           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 721           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 722           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 723   let Rm = 0b1111;
 724   let Inst{4}   = Rn{4};
 725 }
 726
 727 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 728   let Inst{7-5} = lane{2-0};
 729 }
 730 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 731   let Inst{7-6} = lane{1-0};
 732 }
 733 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 734   let Inst{7}   = lane{0};
 735   let Inst{5} = Rn{5};
 736 }
 737
 738 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 739 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 740 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 741
 742 // ...with double-spaced registers:
 743 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 744   let Inst{7-6} = lane{1-0};
 745 }
 746 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 747   let Inst{7}   = lane{0};
 748   let Inst{5} = Rn{5};
 749 }
 750
 751 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 752 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 753
 754 // ...with address register writeback:
 755 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 756   : NLdStLn<1, 0b10, op11_8, op7_4,
 757           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 758           (ins addrmode6:$Rn, am6offset:$Rm,
 759            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 760           IIC_VLD4ln, "vld4", Dt,
 761 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 762 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 763           []> {
 764   let Inst{4}   = Rn{4};
 765 }
 766
 767 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 768   let Inst{7-5} = lane{2-0};
 769 }
 770 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 771   let Inst{7-6} = lane{1-0};
 772 }
 773 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 774   let Inst{7}   = lane{0};
 775   let Inst{5} = Rn{5};
 776 }
 777
 778 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 779 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 780 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 781
 782 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 783   let Inst{7-6} = lane{1-0};
 784 }
 785 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 786   let Inst{7}   = lane{0};
 787   let Inst{5} = Rn{5};
 788 }
 789
 790 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 791 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 792
 793 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 794
 795 //   VLD1DUP  : Vector Load (single element to all lanes)
 796 class VLD1DUP<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 797               PatFrag LoadOp>
 798   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$Vd), (ins addrmode6:$Rn),
 799           IIC_VLD1dup, "vld1", Dt, "\\{$Vd[]\\}, $Rn", "",
 800           [(set DPR:$Vd, (Ty (NEONvdup (i32 (LoadOp addrmode6:$Rn)))))]> {
 801   let Rm = 0b1111;
 802   let Inst{4} = Rn{4};
 803 }
 804 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
 805   let Pattern = [(set QPR:$dst,
 806                       (Ty (NEONvdup (i32 (LoadOp addrmode6:$addr)))))];
 807 }
 808
 809 def VLD1DUPd8  : VLD1DUP<0b1100, {0,0,0,?}, "8", v8i8, extloadi8>;
 810 def VLD1DUPd16 : VLD1DUP<0b1100, {0,1,0,?}, "16", v4i16, extloadi16>;
 811 def VLD1DUPd32 : VLD1DUP<0b1100, {1,0,0,?}, "32", v2i32, load>;
 812
 813 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
 814 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
 815 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
 816
 817 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 818
 819 class VLD1QDUP<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 820                PatFrag LoadOp>
 821   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 822           (ins addrmode6:$Rn), IIC_VLD1dup,
 823           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 824   let Rm = 0b1111;
 825   let Inst{4} = Rn{4};
 826 }
 827
 828 def VLD1DUPq8  : VLD1QDUP<0b1100, {0,0,1,0}, "8", v16i8, extloadi8>;
 829 def VLD1DUPq16 : VLD1QDUP<0b1100, {0,1,1,?}, "16", v8i16, extloadi16>;
 830 def VLD1DUPq32 : VLD1QDUP<0b1100, {1,0,1,?}, "32", v4i32, load>;
 831
 832 // ...with address register writeback:
 833 class VLD1DUPWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 834   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 835           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 836           "vld1", Dt, "\\{$Vd[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 837   let Inst{4} = Rn{4};
 838 }
 839 class VLD1QDUPWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 840   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 841           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 842           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 843   let Inst{4} = Rn{4};
 844 }
 845
 846 def VLD1DUPd8_UPD  : VLD1DUPWB<0b1100, {0,0,0,0}, "8">;
 847 def VLD1DUPd16_UPD : VLD1DUPWB<0b1100, {0,1,0,?}, "16">;
 848 def VLD1DUPd32_UPD : VLD1DUPWB<0b1100, {1,0,0,?}, "32">;
 849
 850 def VLD1DUPq8_UPD  : VLD1QDUPWB<0b1100, {0,0,1,0}, "8">;
 851 def VLD1DUPq16_UPD : VLD1QDUPWB<0b1100, {0,1,1,?}, "16">;
 852 def VLD1DUPq32_UPD : VLD1QDUPWB<0b1100, {1,0,1,?}, "32">;
 853
 854 def VLD1DUPq8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1dupu>;
 855 def VLD1DUPq16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 856 def VLD1DUPq32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 857
 858 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 859 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 860 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 861 //   FIXME: Not yet implemented.
 862 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 863
 864 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 865
 866 // Classes for VST* pseudo-instructions with multi-register operands.
 867 // These are expanded to real instructions after register allocation.
 868 class VSTQPseudo<InstrItinClass itin>
 869   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
 870 class VSTQWBPseudo<InstrItinClass itin>
 871   : PseudoNLdSt<(outs GPR:$wb),
 872                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
 873                 "$addr.addr = $wb">;
 874 class VSTQQPseudo<InstrItinClass itin>
 875   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
 876 class VSTQQWBPseudo<InstrItinClass itin>
 877   : PseudoNLdSt<(outs GPR:$wb),
 878                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
 879                 "$addr.addr = $wb">;
 880 class VSTQQQQWBPseudo<InstrItinClass itin>
 881   : PseudoNLdSt<(outs GPR:$wb),
 882                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 883                 "$addr.addr = $wb">;
 884
 885 //   VST1     : Vector Store (multiple single elements)
 886 class VST1D<bits<4> op7_4, string Dt>
 887   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, DPR:$Vd),
 888           IIC_VST1, "vst1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 889   let Rm = 0b1111;
 890   let Inst{4} = Rn{4};
 891 }
 892 class VST1Q<bits<4> op7_4, string Dt>
 893   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 894           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
 895           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
 896   let Rm = 0b1111;
 897   let Inst{5-4} = Rn{5-4};
 898 }
 899
 900 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
 901 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
 902 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
 903 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
 904
 905 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
 906 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
 907 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
 908 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
 909
 910 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
 911 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
 912 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
 913 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
 914
 915 // ...with address register writeback:
 916 class VST1DWB<bits<4> op7_4, string Dt>
 917   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 918           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
 919           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 920   let Inst{4} = Rn{4};
 921 }
 922 class VST1QWB<bits<4> op7_4, string Dt>
 923   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 924           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
 925           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
 926           "$Rn.addr = $wb", []> {
 927   let Inst{5-4} = Rn{5-4};
 928 }
 929
 930 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
 931 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
 932 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
 933 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
 934
 935 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
 936 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
 937 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
 938 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
 939
 940 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
 941 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 942 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 943 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 944
 945 // ...with 3 registers (some of these are only for the disassembler):
 946 class VST1D3<bits<4> op7_4, string Dt>
 947   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 948           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
 949           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
 950   let Rm = 0b1111;
 951   let Inst{4} = Rn{4};
 952 }
 953 class VST1D3WB<bits<4> op7_4, string Dt>
 954   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 955           (ins addrmode6:$Rn, am6offset:$Rm,
 956            DPR:$Vd, DPR:$src2, DPR:$src3),
 957           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
 958           "$Rn.addr = $wb", []> {
 959   let Inst{4} = Rn{4};
 960 }
 961
 962 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
 963 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
 964 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
 965 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
 966
 967 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
 968 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
 969 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
 970 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
 971
 972 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
 973 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
 974
 975 // ...with 4 registers (some of these are only for the disassembler):
 976 class VST1D4<bits<4> op7_4, string Dt>
 977   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 978           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
 979           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
 980           []> {
 981   let Rm = 0b1111;
 982   let Inst{5-4} = Rn{5-4};
 983 }
 984 class VST1D4WB<bits<4> op7_4, string Dt>
 985   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 986           (ins addrmode6:$Rn, am6offset:$Rm,
 987            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
 988           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
 989           "$Rn.addr = $wb", []> {
 990   let Inst{5-4} = Rn{5-4};
 991 }
 992
 993 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
 994 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
 995 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
 996 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
 997
 998 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
 999 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
1000 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
1001 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
1002
1003 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
1004 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
1005
1006 //   VST2     : Vector Store (multiple 2-element structures)
1007 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1008   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1009           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1010           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1011   let Rm = 0b1111;
1012   let Inst{5-4} = Rn{5-4};
1013 }
1014 class VST2Q<bits<4> op7_4, string Dt>
1015   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1016           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1017           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1018           "", []> {
1019   let Rm = 0b1111;
1020   let Inst{5-4} = Rn{5-4};
1021 }
1022
1023 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1024 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1025 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1026
1027 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1028 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1029 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1030
1031 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1032 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1033 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1034
1035 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1036 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1037 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1038
1039 // ...with address register writeback:
1040 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1041   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1042           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1043           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1044           "$Rn.addr = $wb", []> {
1045   let Inst{5-4} = Rn{5-4};
1046 }
1047 class VST2QWB<bits<4> op7_4, string Dt>
1048   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1049           (ins addrmode6:$Rn, am6offset:$Rm,
1050            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1051           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1052           "$Rn.addr = $wb", []> {
1053   let Inst{5-4} = Rn{5-4};
1054 }
1055
1056 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1057 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1058 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1059
1060 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1061 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1062 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1063
1064 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1065 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1066 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1067
1068 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1069 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1070 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1071
1072 // ...with double-spaced registers (for disassembly only):
1073 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1074 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1075 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1076 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1077 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1078 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1079
1080 //   VST3     : Vector Store (multiple 3-element structures)
1081 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1082   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1083           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1084           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1085   let Rm = 0b1111;
1086   let Inst{4} = Rn{4};
1087 }
1088
1089 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1090 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1091 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1092
1093 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1094 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1095 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1096
1097 // ...with address register writeback:
1098 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1099   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1100           (ins addrmode6:$Rn, am6offset:$Rm,
1101            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1102           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1103           "$Rn.addr = $wb", []> {
1104   let Inst{4} = Rn{4};
1105 }
1106
1107 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1108 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1109 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1110
1111 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1112 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1113 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1114
1115 // ...with double-spaced registers (non-updating versions for disassembly only):
1116 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1117 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1118 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1119 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1120 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1121 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1122
1123 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1124 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1125 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1126
1127 // ...alternate versions to be allocated odd register numbers:
1128 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1129 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1130 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1131
1132 //   VST4     : Vector Store (multiple 4-element structures)
1133 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1134   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1135           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1136           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1137           "", []> {
1138   let Rm = 0b1111;
1139   let Inst{5-4} = Rn{5-4};
1140 }
1141
1142 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1143 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1144 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1145
1146 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1147 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1148 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1149
1150 // ...with address register writeback:
1151 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1152   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1153           (ins addrmode6:$Rn, am6offset:$Rm,
1154            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1155            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1156           "$Rn.addr = $wb", []> {
1157   let Inst{5-4} = Rn{5-4};
1158 }
1159
1160 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1161 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1162 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1163
1164 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1165 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1166 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1167
1168 // ...with double-spaced registers (non-updating versions for disassembly only):
1169 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1170 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1171 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1172 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1173 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1174 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1175
1176 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1177 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1178 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1179
1180 // ...alternate versions to be allocated odd register numbers:
1181 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1182 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1183 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1184
1185 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1186
1187 // Classes for VST*LN pseudo-instructions with multi-register operands.
1188 // These are expanded to real instructions after register allocation.
1189 class VSTQLNPseudo<InstrItinClass itin>
1190   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1191                 itin, "">;
1192 class VSTQLNWBPseudo<InstrItinClass itin>
1193   : PseudoNLdSt<(outs GPR:$wb),
1194                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1195                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1196 class VSTQQLNPseudo<InstrItinClass itin>
1197   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1198                 itin, "">;
1199 class VSTQQLNWBPseudo<InstrItinClass itin>
1200   : PseudoNLdSt<(outs GPR:$wb),
1201                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1202                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1203 class VSTQQQQLNPseudo<InstrItinClass itin>
1204   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1205                 itin, "">;
1206 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1207   : PseudoNLdSt<(outs GPR:$wb),
1208                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1209                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1210
1211 //   VST1LN   : Vector Store (single element from one lane)
1212 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1213              PatFrag StoreOp, SDNode ExtractOp>
1214   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1215           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1216           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1217           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1218   let Rm = 0b1111;
1219 }
1220 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1221   : VSTQLNPseudo<IIC_VST1ln> {
1222   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1223                           addrmode6:$addr)];
1224 }
1225
1226 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1227                        NEONvgetlaneu> {
1228   let Inst{7-5} = lane{2-0};
1229 }
1230 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1231                        NEONvgetlaneu> {
1232   let Inst{7-6} = lane{1-0};
1233   let Inst{4}   = Rn{5};
1234 }
1235 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1236   let Inst{7}   = lane{0};
1237   let Inst{5-4} = Rn{5-4};
1238 }
1239
1240 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1241 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1242 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1243
1244 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1245
1246 // ...with address register writeback:
1247 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1248   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1249           (ins addrmode6:$Rn, am6offset:$Rm,
1250            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1251           "\\{$Vd[$lane]\\}, $Rn$Rm",
1252           "$Rn.addr = $wb", []>;
1253
1254 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8"> {
1255   let Inst{7-5} = lane{2-0};
1256 }
1257 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16"> {
1258   let Inst{7-6} = lane{1-0};
1259   let Inst{4}   = Rn{5};
1260 }
1261 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32"> {
1262   let Inst{7}   = lane{0};
1263   let Inst{5-4} = Rn{5-4};
1264 }
1265
1266 def VST1LNq8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST1lnu>;
1267 def VST1LNq16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1268 def VST1LNq32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1269
1270 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1271 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1272   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1273           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1274           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1275           "", []> {
1276   let Rm = 0b1111;
1277   let Inst{4}   = Rn{4};
1278 }
1279
1280 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1281   let Inst{7-5} = lane{2-0};
1282 }
1283 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1284   let Inst{7-6} = lane{1-0};
1285 }
1286 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1287   let Inst{7}   = lane{0};
1288 }
1289
1290 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1291 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1292 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1293
1294 // ...with double-spaced registers:
1295 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1296   let Inst{7-6} = lane{1-0};
1297   let Inst{4}   = Rn{4};
1298 }
1299 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1300   let Inst{7}   = lane{0};
1301   let Inst{4}   = Rn{4};
1302 }
1303
1304 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1305 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1306
1307 // ...with address register writeback:
1308 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1309   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1310           (ins addrmode6:$addr, am6offset:$offset,
1311            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1312           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1313           "$addr.addr = $wb", []> {
1314   let Inst{4}   = Rn{4};
1315 }
1316
1317 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1318   let Inst{7-5} = lane{2-0};
1319 }
1320 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1321   let Inst{7-6} = lane{1-0};
1322 }
1323 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1324   let Inst{7}   = lane{0};
1325 }
1326
1327 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1328 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1329 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1330
1331 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1332   let Inst{7-6} = lane{1-0};
1333 }
1334 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1335   let Inst{7}   = lane{0};
1336 }
1337
1338 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1339 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1340
1341 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1342 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1343   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1344           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1345            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1346           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1347   let Rm = 0b1111;
1348 }
1349
1350 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1351   let Inst{7-5} = lane{2-0};
1352 }
1353 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1354   let Inst{7-6} = lane{1-0};
1355 }
1356 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1357   let Inst{7}   = lane{0};
1358 }
1359
1360 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1361 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1362 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1363
1364 // ...with double-spaced registers:
1365 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1366   let Inst{7-6} = lane{1-0};
1367 }
1368 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1369   let Inst{7}   = lane{0};
1370 }
1371
1372 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1373 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1374
1375 // ...with address register writeback:
1376 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1377   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1378           (ins addrmode6:$Rn, am6offset:$Rm,
1379            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1380           IIC_VST3lnu, "vst3", Dt,
1381           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1382           "$Rn.addr = $wb", []>;
1383
1384 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1385   let Inst{7-5} = lane{2-0};
1386 }
1387 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1388   let Inst{7-6} = lane{1-0};
1389 }
1390 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1391   let Inst{7}   = lane{0};
1392 }
1393
1394 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1395 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1396 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1397
1398 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1399   let Inst{7-6} = lane{1-0};
1400 }
1401 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1402   let Inst{7}   = lane{0};
1403 }
1404
1405 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1406 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1407
1408 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1409 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1410   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1411           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1412            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1413           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1414           "", []> {
1415   let Rm = 0b1111;
1416   let Inst{4} = Rn{4};
1417 }
1418
1419 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1420   let Inst{7-5} = lane{2-0};
1421 }
1422 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1423   let Inst{7-6} = lane{1-0};
1424 }
1425 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1426   let Inst{7}   = lane{0};
1427   let Inst{5} = Rn{5};
1428 }
1429
1430 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1431 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1432 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1433
1434 // ...with double-spaced registers:
1435 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1436   let Inst{7-6} = lane{1-0};
1437 }
1438 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1439   let Inst{7}   = lane{0};
1440   let Inst{5} = Rn{5};
1441 }
1442
1443 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1444 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1445
1446 // ...with address register writeback:
1447 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1448   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1449           (ins addrmode6:$Rn, am6offset:$Rm,
1450            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1451           IIC_VST4lnu, "vst4", Dt,
1452   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1453           "$Rn.addr = $wb", []> {
1454   let Inst{4} = Rn{4};
1455 }
1456
1457 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1458   let Inst{7-5} = lane{2-0};
1459 }
1460 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1461   let Inst{7-6} = lane{1-0};
1462 }
1463 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1464   let Inst{7}   = lane{0};
1465   let Inst{5} = Rn{5};
1466 }
1467
1468 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1469 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1470 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1471
1472 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1473   let Inst{7-6} = lane{1-0};
1474 }
1475 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1476   let Inst{7}   = lane{0};
1477   let Inst{5} = Rn{5};
1478 }
1479
1480 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1481 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1482
1483 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1484
1485
1486 //===----------------------------------------------------------------------===//
1487 // NEON pattern fragments
1488 //===----------------------------------------------------------------------===//
1489
1490 // Extract D sub-registers of Q registers.
1491 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1492   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1493   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1494 }]>;
1495 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1496   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1497   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1498 }]>;
1499 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1500   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1501   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1502 }]>;
1503 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1504   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1505   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1506 }]>;
1507
1508 // Extract S sub-registers of Q/D registers.
1509 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1510   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1511   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1512 }]>;
1513
1514 // Translate lane numbers from Q registers to D subregs.
1515 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1516   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1517 }]>;
1518 def SubReg_i16_lane : SDNodeXForm<imm, [{
1519   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1520 }]>;
1521 def SubReg_i32_lane : SDNodeXForm<imm, [{
1522   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1523 }]>;
1524
1525 //===----------------------------------------------------------------------===//
1526 // Instruction Classes
1527 //===----------------------------------------------------------------------===//
1528
1529 // Basic 2-register operations: single-, double- and quad-register.
1530 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1531            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1532            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1533   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1534         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
1535         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
1536 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1537            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1538            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1539   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1540         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
1541         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
1542 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1543            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1544            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1545   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1546         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
1547         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
1548
1549 // Basic 2-register intrinsics, both double- and quad-register.
1550 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1551               bits<2> op17_16, bits<5> op11_7, bit op4,
1552               InstrItinClass itin, string OpcodeStr, string Dt,
1553               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1554   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1555         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1556         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1557 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1558               bits<2> op17_16, bits<5> op11_7, bit op4,
1559               InstrItinClass itin, string OpcodeStr, string Dt,
1560               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1561   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1562         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1563         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1564
1565 // Narrow 2-register operations.
1566 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1567            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1568            InstrItinClass itin, string OpcodeStr, string Dt,
1569            ValueType TyD, ValueType TyQ, SDNode OpNode>
1570   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1571         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1572         [(set DPR:$dst, (TyD (OpNode (TyQ QPR:$src))))]>;
1573
1574 // Narrow 2-register intrinsics.
1575 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1576               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1577               InstrItinClass itin, string OpcodeStr, string Dt,
1578               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1579   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1580         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1581         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
1582
1583 // Long 2-register operations (currently only used for VMOVL).
1584 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1585            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1586            InstrItinClass itin, string OpcodeStr, string Dt,
1587            ValueType TyQ, ValueType TyD, SDNode OpNode>
1588   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
1589         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1590         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
1591
1592 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1593 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1594   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
1595         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1596         OpcodeStr, Dt, "$dst1, $dst2",
1597         "$src1 = $dst1, $src2 = $dst2", []>;
1598 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1599                   InstrItinClass itin, string OpcodeStr, string Dt>
1600   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
1601         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
1602         "$src1 = $dst1, $src2 = $dst2", []>;
1603
1604 // Basic 3-register operations: single-, double- and quad-register.
1605 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1606            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1607            SDNode OpNode, bit Commutable>
1608   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1609         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
1610         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
1611   let isCommutable = Commutable;
1612 }
1613
1614 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1615            InstrItinClass itin, string OpcodeStr, string Dt,
1616            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1617   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1618         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1619         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1620         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1621   let isCommutable = Commutable;
1622 }
1623 // Same as N3VD but no data type.
1624 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1625            InstrItinClass itin, string OpcodeStr,
1626            ValueType ResTy, ValueType OpTy,
1627            SDNode OpNode, bit Commutable>
1628   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1629          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1630          OpcodeStr, "$Vd, $Vn, $Vm", "",
1631          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
1632   let isCommutable = Commutable;
1633 }
1634
1635 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1636              InstrItinClass itin, string OpcodeStr, string Dt,
1637              ValueType Ty, SDNode ShOp>
1638   : N3V<0, 1, op21_20, op11_8, 1, 0,
1639         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1640         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1641         [(set (Ty DPR:$dst),
1642               (Ty (ShOp (Ty DPR:$src1),
1643                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1644   let isCommutable = 0;
1645 }
1646 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1647                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1648   : N3V<0, 1, op21_20, op11_8, 1, 0,
1649         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1650         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1651         [(set (Ty DPR:$dst),
1652               (Ty (ShOp (Ty DPR:$src1),
1653                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1654   let isCommutable = 0;
1655 }
1656
1657 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1658            InstrItinClass itin, string OpcodeStr, string Dt,
1659            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1660   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1661         (outs QPR:$Qd), (ins QPR:$Qn, QPR:$Qm), N3RegFrm, itin,
1662         OpcodeStr, Dt, "$Qd, $Qn, $Qm", "",
1663         [(set QPR:$Qd, (ResTy (OpNode (OpTy QPR:$Qn), (OpTy QPR:$Qm))))]> {
1664   let isCommutable = Commutable;
1665 }
1666 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1667            InstrItinClass itin, string OpcodeStr,
1668            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1669   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1670          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1671          OpcodeStr, "$dst, $src1, $src2", "",
1672          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1673   let isCommutable = Commutable;
1674 }
1675 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1676              InstrItinClass itin, string OpcodeStr, string Dt,
1677              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1678   : N3V<1, 1, op21_20, op11_8, 1, 0,
1679         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1680         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1681         [(set (ResTy QPR:$dst),
1682               (ResTy (ShOp (ResTy QPR:$src1),
1683                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1684                                                 imm:$lane)))))]> {
1685   let isCommutable = 0;
1686 }
1687 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1688                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1689   : N3V<1, 1, op21_20, op11_8, 1, 0,
1690         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1691         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1692         [(set (ResTy QPR:$dst),
1693               (ResTy (ShOp (ResTy QPR:$src1),
1694                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1695                                                 imm:$lane)))))]> {
1696   let isCommutable = 0;
1697 }
1698
1699 // Basic 3-register intrinsics, both double- and quad-register.
1700 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1701               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1702               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1703   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1704         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1705         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1706         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1707   let isCommutable = Commutable;
1708 }
1709 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1710                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1711   : N3V<0, 1, op21_20, op11_8, 1, 0,
1712         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1713         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1714         [(set (Ty DPR:$dst),
1715               (Ty (IntOp (Ty DPR:$src1),
1716                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1717                                            imm:$lane)))))]> {
1718   let isCommutable = 0;
1719 }
1720 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1721                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1722   : N3V<0, 1, op21_20, op11_8, 1, 0,
1723         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1724         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1725         [(set (Ty DPR:$dst),
1726               (Ty (IntOp (Ty DPR:$src1),
1727                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1728   let isCommutable = 0;
1729 }
1730 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1731               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1732               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1733   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1734         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
1735         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1736         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
1737   let isCommutable = 0;
1738 }
1739
1740 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1741               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1742               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1743   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1744         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
1745         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1746         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1747   let isCommutable = Commutable;
1748 }
1749 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1750                 string OpcodeStr, string Dt,
1751                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1752   : N3V<1, 1, op21_20, op11_8, 1, 0,
1753         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1754         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1755         [(set (ResTy QPR:$dst),
1756               (ResTy (IntOp (ResTy QPR:$src1),
1757                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1758                                                  imm:$lane)))))]> {
1759   let isCommutable = 0;
1760 }
1761 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1762                   string OpcodeStr, string Dt,
1763                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1764   : N3V<1, 1, op21_20, op11_8, 1, 0,
1765         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1766         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1767         [(set (ResTy QPR:$dst),
1768               (ResTy (IntOp (ResTy QPR:$src1),
1769                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1770                                                  imm:$lane)))))]> {
1771   let isCommutable = 0;
1772 }
1773 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1774               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1775               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1776   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1777         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
1778         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1779         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
1780   let isCommutable = 0;
1781 }
1782
1783 // Multiply-Add/Sub operations: single-, double- and quad-register.
1784 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1785                 InstrItinClass itin, string OpcodeStr, string Dt,
1786                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1787   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1788         (outs DPR_VFP2:$dst),
1789         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1790         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1791
1792 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1793                 InstrItinClass itin, string OpcodeStr, string Dt,
1794                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1795   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1796         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1797         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1798         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1799                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
1800
1801 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1802                   string OpcodeStr, string Dt,
1803                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1804   : N3V<0, 1, op21_20, op11_8, 1, 0,
1805         (outs DPR:$dst),
1806         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1807         NVMulSLFrm, itin,
1808         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1809         [(set (Ty DPR:$dst),
1810               (Ty (ShOp (Ty DPR:$src1),
1811                         (Ty (MulOp DPR:$src2,
1812                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1813                                                      imm:$lane)))))))]>;
1814 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1815                     string OpcodeStr, string Dt,
1816                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1817   : N3V<0, 1, op21_20, op11_8, 1, 0,
1818         (outs DPR:$Vd),
1819         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1820         NVMulSLFrm, itin,
1821         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1822         [(set (Ty DPR:$Vd),
1823               (Ty (ShOp (Ty DPR:$src1),
1824                         (Ty (MulOp DPR:$Vn,
1825                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
1826                                                      imm:$lane)))))))]>;
1827
1828 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1829                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1830                 SDNode MulOp, SDNode OpNode>
1831   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1832         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1833         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1834         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1835                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
1836 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1837                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1838                   SDNode MulOp, SDNode ShOp>
1839   : N3V<1, 1, op21_20, op11_8, 1, 0,
1840         (outs QPR:$dst),
1841         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1842         NVMulSLFrm, itin,
1843         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1844         [(set (ResTy QPR:$dst),
1845               (ResTy (ShOp (ResTy QPR:$src1),
1846                            (ResTy (MulOp QPR:$src2,
1847                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1848                                                         imm:$lane)))))))]>;
1849 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1850                     string OpcodeStr, string Dt,
1851                     ValueType ResTy, ValueType OpTy,
1852                     SDNode MulOp, SDNode ShOp>
1853   : N3V<1, 1, op21_20, op11_8, 1, 0,
1854         (outs QPR:$dst),
1855         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1856         NVMulSLFrm, itin,
1857         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1858         [(set (ResTy QPR:$dst),
1859               (ResTy (ShOp (ResTy QPR:$src1),
1860                            (ResTy (MulOp QPR:$src2,
1861                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1862                                                         imm:$lane)))))))]>;
1863
1864 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1865 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1866                 InstrItinClass itin, string OpcodeStr, string Dt,
1867                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1868   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1869         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1870         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1871         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1872                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
1873 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1874                 InstrItinClass itin, string OpcodeStr, string Dt,
1875                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1876   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1877         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1878         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1879         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1880                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
1881
1882 // Neon 3-argument intrinsics, both double- and quad-register.
1883 // The destination register is also used as the first source operand register.
1884 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1885                InstrItinClass itin, string OpcodeStr, string Dt,
1886                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1887   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1888         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1889         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1890         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1891                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1892 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1893                InstrItinClass itin, string OpcodeStr, string Dt,
1894                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1895   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1896         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1897         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1898         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1899                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1900
1901 // Long Multiply-Add/Sub operations.
1902 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1903                 InstrItinClass itin, string OpcodeStr, string Dt,
1904                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1905   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1906         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1907         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1908         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1909                                 (TyQ (MulOp (TyD DPR:$Vn),
1910                                             (TyD DPR:$Vm)))))]>;
1911 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1912                   InstrItinClass itin, string OpcodeStr, string Dt,
1913                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1914   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1915         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1916         NVMulSLFrm, itin,
1917         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1918         [(set QPR:$dst,
1919           (OpNode (TyQ QPR:$src1),
1920                   (TyQ (MulOp (TyD DPR:$src2),
1921                               (TyD (NEONvduplane (TyD DPR_VFP2:$src3),
1922                                                  imm:$lane))))))]>;
1923 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1924                     InstrItinClass itin, string OpcodeStr, string Dt,
1925                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1926   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1927         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1928         NVMulSLFrm, itin,
1929         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1930         [(set QPR:$dst,
1931           (OpNode (TyQ QPR:$src1),
1932                   (TyQ (MulOp (TyD DPR:$src2),
1933                               (TyD (NEONvduplane (TyD DPR_8:$src3),
1934                                                  imm:$lane))))))]>;
1935
1936 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
1937 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1938                    InstrItinClass itin, string OpcodeStr, string Dt,
1939                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1940                    SDNode OpNode>
1941   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1942         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1943         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1944         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1945                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
1946                                                         (TyD DPR:$Vm)))))))]>;
1947
1948 // Neon Long 3-argument intrinsic.  The destination register is
1949 // a quad-register and is also used as the first source operand register.
1950 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1951                InstrItinClass itin, string OpcodeStr, string Dt,
1952                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1953   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1954         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1955         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1956         [(set QPR:$Vd,
1957           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
1958 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1959                  string OpcodeStr, string Dt,
1960                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1961   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1962         (outs QPR:$dst),
1963         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1964         NVMulSLFrm, itin,
1965         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1966         [(set (ResTy QPR:$dst),
1967               (ResTy (IntOp (ResTy QPR:$src1),
1968                             (OpTy DPR:$src2),
1969                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1970                                                 imm:$lane)))))]>;
1971 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1972                    InstrItinClass itin, string OpcodeStr, string Dt,
1973                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1974   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1975         (outs QPR:$dst),
1976         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1977         NVMulSLFrm, itin,
1978         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1979         [(set (ResTy QPR:$dst),
1980               (ResTy (IntOp (ResTy QPR:$src1),
1981                             (OpTy DPR:$src2),
1982                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1983                                                 imm:$lane)))))]>;
1984
1985 // Narrowing 3-register intrinsics.
1986 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1987               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1988               Intrinsic IntOp, bit Commutable>
1989   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1990         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1991         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1992         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1993   let isCommutable = Commutable;
1994 }
1995
1996 // Long 3-register operations.
1997 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1998            InstrItinClass itin, string OpcodeStr, string Dt,
1999            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2000   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2001         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
2002         OpcodeStr, Dt, "$dst, $src1, $src2", "",
2003         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src1), (TyD DPR:$src2))))]> {
2004   let isCommutable = Commutable;
2005 }
2006 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2007              InstrItinClass itin, string OpcodeStr, string Dt,
2008              ValueType TyQ, ValueType TyD, SDNode OpNode>
2009   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2010         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
2011         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
2012         [(set QPR:$dst,
2013           (TyQ (OpNode (TyD DPR:$src1),
2014                        (TyD (NEONvduplane (TyD DPR_VFP2:$src2),imm:$lane)))))]>;
2015 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2016                InstrItinClass itin, string OpcodeStr, string Dt,
2017                ValueType TyQ, ValueType TyD, SDNode OpNode>
2018   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2019         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
2020         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
2021         [(set QPR:$dst,
2022           (TyQ (OpNode (TyD DPR:$src1),
2023                        (TyD (NEONvduplane (TyD DPR_8:$src2), imm:$lane)))))]>;
2024
2025 // Long 3-register operations with explicitly extended operands.
2026 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2027               InstrItinClass itin, string OpcodeStr, string Dt,
2028               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2029               bit Commutable>
2030   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2031         (outs QPR:$Qd), (ins DPR:$Dn, DPR:$Dm), N3RegFrm, itin,
2032         OpcodeStr, Dt, "$Qd, $Dn, $Dm", "",
2033         [(set QPR:$Qd, (OpNode (TyQ (ExtOp (TyD DPR:$Dn))),
2034                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
2035   let isCommutable = Commutable;
2036 }
2037
2038 // Long 3-register intrinsics with explicit extend (VABDL).
2039 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2040                  InstrItinClass itin, string OpcodeStr, string Dt,
2041                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2042                  bit Commutable>
2043   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2044         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
2045         OpcodeStr, Dt, "$dst, $src1, $src2", "",
2046         [(set QPR:$dst, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src1),
2047                                                 (TyD DPR:$src2))))))]> {
2048   let isCommutable = Commutable;
2049 }
2050
2051 // Long 3-register intrinsics.
2052 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2053               InstrItinClass itin, string OpcodeStr, string Dt,
2054               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2055   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2056         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
2057         OpcodeStr, Dt, "$dst, $src1, $src2", "",
2058         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
2059   let isCommutable = Commutable;
2060 }
2061 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2062                 string OpcodeStr, string Dt,
2063                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2064   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2065         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
2066         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
2067         [(set (ResTy QPR:$dst),
2068               (ResTy (IntOp (OpTy DPR:$src1),
2069                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
2070                                                 imm:$lane)))))]>;
2071 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2072                   InstrItinClass itin, string OpcodeStr, string Dt,
2073                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2074   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2075         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
2076         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
2077         [(set (ResTy QPR:$dst),
2078               (ResTy (IntOp (OpTy DPR:$src1),
2079                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
2080                                                 imm:$lane)))))]>;
2081
2082 // Wide 3-register operations.
2083 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2084            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2085            SDNode OpNode, SDNode ExtOp, bit Commutable>
2086   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2087         (outs QPR:$Qd), (ins QPR:$Qn, DPR:$Dm), N3RegFrm, IIC_VSUBiD,
2088         OpcodeStr, Dt, "$Qd, $Qn, $Dm", "",
2089         [(set QPR:$Qd, (OpNode (TyQ QPR:$Qn),
2090                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
2091   let isCommutable = Commutable;
2092 }
2093
2094 // Pairwise long 2-register intrinsics, both double- and quad-register.
2095 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2096                 bits<2> op17_16, bits<5> op11_7, bit op4,
2097                 string OpcodeStr, string Dt,
2098                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2099   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
2100         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2101         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
2102 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2103                 bits<2> op17_16, bits<5> op11_7, bit op4,
2104                 string OpcodeStr, string Dt,
2105                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2106   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
2107         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2108         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
2109
2110 // Pairwise long 2-register accumulate intrinsics,
2111 // both double- and quad-register.
2112 // The destination register is also used as the first source operand register.
2113 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2114                  bits<2> op17_16, bits<5> op11_7, bit op4,
2115                  string OpcodeStr, string Dt,
2116                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2117   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2118         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2119         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2120         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2121 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2122                  bits<2> op17_16, bits<5> op11_7, bit op4,
2123                  string OpcodeStr, string Dt,
2124                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2125   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2126         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2127         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2128         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2129
2130 // Shift by immediate,
2131 // both double- and quad-register.
2132 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2133              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2134              ValueType Ty, SDNode OpNode>
2135   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2136            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
2137            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2138            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
2139 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2140              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2141              ValueType Ty, SDNode OpNode>
2142   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2143            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
2144            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2145            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
2146
2147 // Long shift by immediate.
2148 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2149              string OpcodeStr, string Dt,
2150              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2151   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2152            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
2153            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2154            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
2155                                           (i32 imm:$SIMM))))]>;
2156
2157 // Narrow shift by immediate.
2158 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2159              InstrItinClass itin, string OpcodeStr, string Dt,
2160              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2161   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2162            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
2163            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2164            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
2165                                           (i32 imm:$SIMM))))]>;
2166
2167 // Shift right by immediate and accumulate,
2168 // both double- and quad-register.
2169 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2170                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2171   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2172            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2173            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2174            [(set DPR:$Vd, (Ty (add DPR:$src1,
2175                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2176 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2177                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2178   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2179            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2180            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2181            [(set QPR:$Vd, (Ty (add QPR:$src1,
2182                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2183
2184 // Shift by immediate and insert,
2185 // both double- and quad-register.
2186 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2187                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2188   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2189            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiD,
2190            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2191            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2192 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2193                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2194   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2195            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiQ,
2196            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2197            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2198
2199 // Convert, with fractional bits immediate,
2200 // both double- and quad-register.
2201 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2202               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2203               Intrinsic IntOp>
2204   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2205            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2206            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2207            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2208 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2209               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2210               Intrinsic IntOp>
2211   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2212            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2213            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2214            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2215
2216 //===----------------------------------------------------------------------===//
2217 // Multiclasses
2218 //===----------------------------------------------------------------------===//
2219
2220 // Abbreviations used in multiclass suffixes:
2221 //   Q = quarter int (8 bit) elements
2222 //   H = half int (16 bit) elements
2223 //   S = single int (32 bit) elements
2224 //   D = double int (64 bit) elements
2225
2226 // Neon 2-register vector operations -- for disassembly only.
2227
2228 // First with only element sizes of 8, 16 and 32 bits:
2229 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2230                        bits<5> op11_7, bit op4, string opc, string Dt,
2231                        string asm, SDNode OpNode> {
2232   // 64-bit vector types.
2233   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2234                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2235                   opc, !strconcat(Dt, "8"), asm, "",
2236                   [(set DPR:$dst, (v8i8 (OpNode (v8i8 DPR:$src))))]>;
2237   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2238                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2239                   opc, !strconcat(Dt, "16"), asm, "",
2240                   [(set DPR:$dst, (v4i16 (OpNode (v4i16 DPR:$src))))]>;
2241   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2242                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2243                   opc, !strconcat(Dt, "32"), asm, "",
2244                   [(set DPR:$dst, (v2i32 (OpNode (v2i32 DPR:$src))))]>;
2245   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2246                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2247                   opc, "f32", asm, "",
2248                   [(set DPR:$dst, (v2f32 (OpNode (v2f32 DPR:$src))))]> {
2249     let Inst{10} = 1; // overwrite F = 1
2250   }
2251
2252   // 128-bit vector types.
2253   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2254                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2255                   opc, !strconcat(Dt, "8"), asm, "",
2256                   [(set QPR:$dst, (v16i8 (OpNode (v16i8 QPR:$src))))]>;
2257   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2258                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2259                   opc, !strconcat(Dt, "16"), asm, "",
2260                   [(set QPR:$dst, (v8i16 (OpNode (v8i16 QPR:$src))))]>;
2261   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2262                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2263                   opc, !strconcat(Dt, "32"), asm, "",
2264                   [(set QPR:$dst, (v4i32 (OpNode (v4i32 QPR:$src))))]>;
2265   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2266                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2267                   opc, "f32", asm, "",
2268                   [(set QPR:$dst, (v4f32 (OpNode (v4f32 QPR:$src))))]> {
2269     let Inst{10} = 1; // overwrite F = 1
2270   }
2271 }
2272
2273 // Neon 3-register vector operations.
2274
2275 // First with only element sizes of 8, 16 and 32 bits:
2276 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2277                    InstrItinClass itinD16, InstrItinClass itinD32,
2278                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2279                    string OpcodeStr, string Dt,
2280                    SDNode OpNode, bit Commutable = 0> {
2281   // 64-bit vector types.
2282   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2283                    OpcodeStr, !strconcat(Dt, "8"),
2284                    v8i8, v8i8, OpNode, Commutable>;
2285   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2286                    OpcodeStr, !strconcat(Dt, "16"),
2287                    v4i16, v4i16, OpNode, Commutable>;
2288   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2289                    OpcodeStr, !strconcat(Dt, "32"),
2290                    v2i32, v2i32, OpNode, Commutable>;
2291
2292   // 128-bit vector types.
2293   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2294                    OpcodeStr, !strconcat(Dt, "8"),
2295                    v16i8, v16i8, OpNode, Commutable>;
2296   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2297                    OpcodeStr, !strconcat(Dt, "16"),
2298                    v8i16, v8i16, OpNode, Commutable>;
2299   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2300                    OpcodeStr, !strconcat(Dt, "32"),
2301                    v4i32, v4i32, OpNode, Commutable>;
2302 }
2303
2304 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2305   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2306                        v4i16, ShOp>;
2307   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2308                      v2i32, ShOp>;
2309   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2310                        v8i16, v4i16, ShOp>;
2311   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2312                      v4i32, v2i32, ShOp>;
2313 }
2314
2315 // ....then also with element size 64 bits:
2316 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2317                     InstrItinClass itinD, InstrItinClass itinQ,
2318                     string OpcodeStr, string Dt,
2319                     SDNode OpNode, bit Commutable = 0>
2320   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2321             OpcodeStr, Dt, OpNode, Commutable> {
2322   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2323                    OpcodeStr, !strconcat(Dt, "64"),
2324                    v1i64, v1i64, OpNode, Commutable>;
2325   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2326                    OpcodeStr, !strconcat(Dt, "64"),
2327                    v2i64, v2i64, OpNode, Commutable>;
2328 }
2329
2330
2331 // Neon Narrowing 2-register vector operations,
2332 //   source operand element sizes of 16, 32 and 64 bits:
2333 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2334                     bits<5> op11_7, bit op6, bit op4,
2335                     InstrItinClass itin, string OpcodeStr, string Dt,
2336                     SDNode OpNode> {
2337   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2338                    itin, OpcodeStr, !strconcat(Dt, "16"),
2339                    v8i8, v8i16, OpNode>;
2340   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2341                    itin, OpcodeStr, !strconcat(Dt, "32"),
2342                    v4i16, v4i32, OpNode>;
2343   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2344                    itin, OpcodeStr, !strconcat(Dt, "64"),
2345                    v2i32, v2i64, OpNode>;
2346 }
2347
2348 // Neon Narrowing 2-register vector intrinsics,
2349 //   source operand element sizes of 16, 32 and 64 bits:
2350 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2351                        bits<5> op11_7, bit op6, bit op4,
2352                        InstrItinClass itin, string OpcodeStr, string Dt,
2353                        Intrinsic IntOp> {
2354   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2355                       itin, OpcodeStr, !strconcat(Dt, "16"),
2356                       v8i8, v8i16, IntOp>;
2357   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2358                       itin, OpcodeStr, !strconcat(Dt, "32"),
2359                       v4i16, v4i32, IntOp>;
2360   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2361                       itin, OpcodeStr, !strconcat(Dt, "64"),
2362                       v2i32, v2i64, IntOp>;
2363 }
2364
2365
2366 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2367 //   source operand element sizes of 16, 32 and 64 bits:
2368 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2369                     string OpcodeStr, string Dt, SDNode OpNode> {
2370   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2371                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2372   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2373                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2374   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2375                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2376 }
2377
2378
2379 // Neon 3-register vector intrinsics.
2380
2381 // First with only element sizes of 16 and 32 bits:
2382 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2383                      InstrItinClass itinD16, InstrItinClass itinD32,
2384                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2385                      string OpcodeStr, string Dt,
2386                      Intrinsic IntOp, bit Commutable = 0> {
2387   // 64-bit vector types.
2388   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2389                       OpcodeStr, !strconcat(Dt, "16"),
2390                       v4i16, v4i16, IntOp, Commutable>;
2391   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2392                       OpcodeStr, !strconcat(Dt, "32"),
2393                       v2i32, v2i32, IntOp, Commutable>;
2394
2395   // 128-bit vector types.
2396   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2397                       OpcodeStr, !strconcat(Dt, "16"),
2398                       v8i16, v8i16, IntOp, Commutable>;
2399   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2400                       OpcodeStr, !strconcat(Dt, "32"),
2401                       v4i32, v4i32, IntOp, Commutable>;
2402 }
2403 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2404                      InstrItinClass itinD16, InstrItinClass itinD32,
2405                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2406                      string OpcodeStr, string Dt,
2407                      Intrinsic IntOp> {
2408   // 64-bit vector types.
2409   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2410                       OpcodeStr, !strconcat(Dt, "16"),
2411                       v4i16, v4i16, IntOp>;
2412   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2413                       OpcodeStr, !strconcat(Dt, "32"),
2414                       v2i32, v2i32, IntOp>;
2415
2416   // 128-bit vector types.
2417   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2418                       OpcodeStr, !strconcat(Dt, "16"),
2419                       v8i16, v8i16, IntOp>;
2420   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2421                       OpcodeStr, !strconcat(Dt, "32"),
2422                       v4i32, v4i32, IntOp>;
2423 }
2424
2425 multiclass N3VIntSL_HS<bits<4> op11_8,
2426                        InstrItinClass itinD16, InstrItinClass itinD32,
2427                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2428                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2429   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2430                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2431   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2432                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2433   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2434                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2435   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2436                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2437 }
2438
2439 // ....then also with element size of 8 bits:
2440 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2441                       InstrItinClass itinD16, InstrItinClass itinD32,
2442                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2443                       string OpcodeStr, string Dt,
2444                       Intrinsic IntOp, bit Commutable = 0>
2445   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2446               OpcodeStr, Dt, IntOp, Commutable> {
2447   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2448                       OpcodeStr, !strconcat(Dt, "8"),
2449                       v8i8, v8i8, IntOp, Commutable>;
2450   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2451                       OpcodeStr, !strconcat(Dt, "8"),
2452                       v16i8, v16i8, IntOp, Commutable>;
2453 }
2454 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2455                       InstrItinClass itinD16, InstrItinClass itinD32,
2456                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2457                       string OpcodeStr, string Dt,
2458                       Intrinsic IntOp>
2459   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2460               OpcodeStr, Dt, IntOp> {
2461   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2462                       OpcodeStr, !strconcat(Dt, "8"),
2463                       v8i8, v8i8, IntOp>;
2464   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2465                       OpcodeStr, !strconcat(Dt, "8"),
2466                       v16i8, v16i8, IntOp>;
2467 }
2468
2469
2470 // ....then also with element size of 64 bits:
2471 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2472                        InstrItinClass itinD16, InstrItinClass itinD32,
2473                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2474                        string OpcodeStr, string Dt,
2475                        Intrinsic IntOp, bit Commutable = 0>
2476   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2477                OpcodeStr, Dt, IntOp, Commutable> {
2478   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2479                       OpcodeStr, !strconcat(Dt, "64"),
2480                       v1i64, v1i64, IntOp, Commutable>;
2481   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2482                       OpcodeStr, !strconcat(Dt, "64"),
2483                       v2i64, v2i64, IntOp, Commutable>;
2484 }
2485 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2486                        InstrItinClass itinD16, InstrItinClass itinD32,
2487                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2488                        string OpcodeStr, string Dt,
2489                        Intrinsic IntOp>
2490   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2491                OpcodeStr, Dt, IntOp> {
2492   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2493                       OpcodeStr, !strconcat(Dt, "64"),
2494                       v1i64, v1i64, IntOp>;
2495   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2496                       OpcodeStr, !strconcat(Dt, "64"),
2497                       v2i64, v2i64, IntOp>;
2498 }
2499
2500 // Neon Narrowing 3-register vector intrinsics,
2501 //   source operand element sizes of 16, 32 and 64 bits:
2502 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2503                        string OpcodeStr, string Dt,
2504                        Intrinsic IntOp, bit Commutable = 0> {
2505   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2506                       OpcodeStr, !strconcat(Dt, "16"),
2507                       v8i8, v8i16, IntOp, Commutable>;
2508   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2509                       OpcodeStr, !strconcat(Dt, "32"),
2510                       v4i16, v4i32, IntOp, Commutable>;
2511   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2512                       OpcodeStr, !strconcat(Dt, "64"),
2513                       v2i32, v2i64, IntOp, Commutable>;
2514 }
2515
2516
2517 // Neon Long 3-register vector operations.
2518
2519 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2520                     InstrItinClass itin16, InstrItinClass itin32,
2521                     string OpcodeStr, string Dt,
2522                     SDNode OpNode, bit Commutable = 0> {
2523   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2524                    OpcodeStr, !strconcat(Dt, "8"),
2525                    v8i16, v8i8, OpNode, Commutable>;
2526   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2527                    OpcodeStr, !strconcat(Dt, "16"),
2528                    v4i32, v4i16, OpNode, Commutable>;
2529   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2530                    OpcodeStr, !strconcat(Dt, "32"),
2531                    v2i64, v2i32, OpNode, Commutable>;
2532 }
2533
2534 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2535                      InstrItinClass itin, string OpcodeStr, string Dt,
2536                      SDNode OpNode> {
2537   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2538                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2539   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2540                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2541 }
2542
2543 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2544                        InstrItinClass itin16, InstrItinClass itin32,
2545                        string OpcodeStr, string Dt,
2546                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2547   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2548                       OpcodeStr, !strconcat(Dt, "8"),
2549                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2550   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2551                       OpcodeStr, !strconcat(Dt, "16"),
2552                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2553   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2554                       OpcodeStr, !strconcat(Dt, "32"),
2555                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2556 }
2557
2558 // Neon Long 3-register vector intrinsics.
2559
2560 // First with only element sizes of 16 and 32 bits:
2561 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2562                       InstrItinClass itin16, InstrItinClass itin32,
2563                       string OpcodeStr, string Dt,
2564                       Intrinsic IntOp, bit Commutable = 0> {
2565   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2566                       OpcodeStr, !strconcat(Dt, "16"),
2567                       v4i32, v4i16, IntOp, Commutable>;
2568   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2569                       OpcodeStr, !strconcat(Dt, "32"),
2570                       v2i64, v2i32, IntOp, Commutable>;
2571 }
2572
2573 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2574                         InstrItinClass itin, string OpcodeStr, string Dt,
2575                         Intrinsic IntOp> {
2576   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2577                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2578   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2579                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2580 }
2581
2582 // ....then also with element size of 8 bits:
2583 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2584                        InstrItinClass itin16, InstrItinClass itin32,
2585                        string OpcodeStr, string Dt,
2586                        Intrinsic IntOp, bit Commutable = 0>
2587   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2588                IntOp, Commutable> {
2589   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2590                       OpcodeStr, !strconcat(Dt, "8"),
2591                       v8i16, v8i8, IntOp, Commutable>;
2592 }
2593
2594 // ....with explicit extend (VABDL).
2595 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2596                        InstrItinClass itin, string OpcodeStr, string Dt,
2597                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2598   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2599                          OpcodeStr, !strconcat(Dt, "8"),
2600                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2601   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2602                          OpcodeStr, !strconcat(Dt, "16"),
2603                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2604   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2605                          OpcodeStr, !strconcat(Dt, "32"),
2606                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2607 }
2608
2609
2610 // Neon Wide 3-register vector intrinsics,
2611 //   source operand element sizes of 8, 16 and 32 bits:
2612 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2613                     string OpcodeStr, string Dt,
2614                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2615   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2616                    OpcodeStr, !strconcat(Dt, "8"),
2617                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2618   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2619                    OpcodeStr, !strconcat(Dt, "16"),
2620                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2621   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2622                    OpcodeStr, !strconcat(Dt, "32"),
2623                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2624 }
2625
2626
2627 // Neon Multiply-Op vector operations,
2628 //   element sizes of 8, 16 and 32 bits:
2629 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2630                         InstrItinClass itinD16, InstrItinClass itinD32,
2631                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2632                         string OpcodeStr, string Dt, SDNode OpNode> {
2633   // 64-bit vector types.
2634   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2635                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2636   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2637                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2638   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2639                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2640
2641   // 128-bit vector types.
2642   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2643                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2644   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2645                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2646   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2647                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2648 }
2649
2650 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2651                          InstrItinClass itinD16, InstrItinClass itinD32,
2652                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2653                          string OpcodeStr, string Dt, SDNode ShOp> {
2654   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2655                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2656   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2657                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2658   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2659                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2660                             mul, ShOp>;
2661   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2662                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2663                           mul, ShOp>;
2664 }
2665
2666 // Neon Intrinsic-Op vector operations,
2667 //   element sizes of 8, 16 and 32 bits:
2668 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2669                         InstrItinClass itinD, InstrItinClass itinQ,
2670                         string OpcodeStr, string Dt, Intrinsic IntOp,
2671                         SDNode OpNode> {
2672   // 64-bit vector types.
2673   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2674                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2675   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2676                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2677   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2678                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2679
2680   // 128-bit vector types.
2681   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2682                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2683   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2684                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2685   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2686                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2687 }
2688
2689 // Neon 3-argument intrinsics,
2690 //   element sizes of 8, 16 and 32 bits:
2691 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2692                        InstrItinClass itinD, InstrItinClass itinQ,
2693                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2694   // 64-bit vector types.
2695   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2696                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2697   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2698                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2699   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2700                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2701
2702   // 128-bit vector types.
2703   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2704                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2705   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2706                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2707   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2708                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2709 }
2710
2711
2712 // Neon Long Multiply-Op vector operations,
2713 //   element sizes of 8, 16 and 32 bits:
2714 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2715                          InstrItinClass itin16, InstrItinClass itin32,
2716                          string OpcodeStr, string Dt, SDNode MulOp,
2717                          SDNode OpNode> {
2718   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2719                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2720   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2721                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2722   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2723                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2724 }
2725
2726 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2727                           string Dt, SDNode MulOp, SDNode OpNode> {
2728   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2729                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2730   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2731                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2732 }
2733
2734
2735 // Neon Long 3-argument intrinsics.
2736
2737 // First with only element sizes of 16 and 32 bits:
2738 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2739                        InstrItinClass itin16, InstrItinClass itin32,
2740                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2741   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2742                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2743   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2744                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2745 }
2746
2747 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2748                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2749   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2750                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2751   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2752                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2753 }
2754
2755 // ....then also with element size of 8 bits:
2756 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2757                         InstrItinClass itin16, InstrItinClass itin32,
2758                         string OpcodeStr, string Dt, Intrinsic IntOp>
2759   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2760   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2761                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2762 }
2763
2764 // ....with explicit extend (VABAL).
2765 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2766                             InstrItinClass itin, string OpcodeStr, string Dt,
2767                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2768   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2769                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2770                            IntOp, ExtOp, OpNode>;
2771   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2772                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2773                            IntOp, ExtOp, OpNode>;
2774   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2775                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2776                            IntOp, ExtOp, OpNode>;
2777 }
2778
2779
2780 // Neon 2-register vector intrinsics,
2781 //   element sizes of 8, 16 and 32 bits:
2782 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2783                       bits<5> op11_7, bit op4,
2784                       InstrItinClass itinD, InstrItinClass itinQ,
2785                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2786   // 64-bit vector types.
2787   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2788                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2789   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2790                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2791   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2792                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2793
2794   // 128-bit vector types.
2795   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2796                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2797   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2798                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2799   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2800                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2801 }
2802
2803
2804 // Neon Pairwise long 2-register intrinsics,
2805 //   element sizes of 8, 16 and 32 bits:
2806 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2807                         bits<5> op11_7, bit op4,
2808                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2809   // 64-bit vector types.
2810   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2811                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2812   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2813                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2814   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2815                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2816
2817   // 128-bit vector types.
2818   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2819                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2820   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2821                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2822   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2823                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2824 }
2825
2826
2827 // Neon Pairwise long 2-register accumulate intrinsics,
2828 //   element sizes of 8, 16 and 32 bits:
2829 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2830                          bits<5> op11_7, bit op4,
2831                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2832   // 64-bit vector types.
2833   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2834                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2835   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2836                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2837   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2838                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2839
2840   // 128-bit vector types.
2841   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2842                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2843   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2844                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2845   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2846                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2847 }
2848
2849
2850 // Neon 2-register vector shift by immediate,
2851 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2852 //   element sizes of 8, 16, 32 and 64 bits:
2853 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2854                      InstrItinClass itin, string OpcodeStr, string Dt,
2855                      SDNode OpNode, Format f> {
2856   // 64-bit vector types.
2857   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2858                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2859     let Inst{21-19} = 0b001; // imm6 = 001xxx
2860   }
2861   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2862                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2863     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2864   }
2865   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2866                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2867     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2868   }
2869   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2870                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2871                              // imm6 = xxxxxx
2872
2873   // 128-bit vector types.
2874   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2875                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2876     let Inst{21-19} = 0b001; // imm6 = 001xxx
2877   }
2878   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2879                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2880     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2881   }
2882   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2883                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
2884     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2885   }
2886   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
2887                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
2888                              // imm6 = xxxxxx
2889 }
2890
2891 // Neon Shift-Accumulate vector operations,
2892 //   element sizes of 8, 16, 32 and 64 bits:
2893 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2894                          string OpcodeStr, string Dt, SDNode ShOp> {
2895   // 64-bit vector types.
2896   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
2897                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
2898     let Inst{21-19} = 0b001; // imm6 = 001xxx
2899   }
2900   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2901                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
2902     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2903   }
2904   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2905                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
2906     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2907   }
2908   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
2909                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
2910                              // imm6 = xxxxxx
2911
2912   // 128-bit vector types.
2913   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2914                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
2915     let Inst{21-19} = 0b001; // imm6 = 001xxx
2916   }
2917   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2918                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
2919     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2920   }
2921   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2922                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
2923     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2924   }
2925   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
2926                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
2927                              // imm6 = xxxxxx
2928 }
2929
2930
2931 // Neon Shift-Insert vector operations,
2932 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2933 //   element sizes of 8, 16, 32 and 64 bits:
2934 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2935                          string OpcodeStr, SDNode ShOp,
2936                          Format f> {
2937   // 64-bit vector types.
2938   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
2939                         f, OpcodeStr, "8", v8i8, ShOp> {
2940     let Inst{21-19} = 0b001; // imm6 = 001xxx
2941   }
2942   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
2943                         f, OpcodeStr, "16", v4i16, ShOp> {
2944     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2945   }
2946   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
2947                         f, OpcodeStr, "32", v2i32, ShOp> {
2948     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2949   }
2950   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
2951                         f, OpcodeStr, "64", v1i64, ShOp>;
2952                              // imm6 = xxxxxx
2953
2954   // 128-bit vector types.
2955   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
2956                         f, OpcodeStr, "8", v16i8, ShOp> {
2957     let Inst{21-19} = 0b001; // imm6 = 001xxx
2958   }
2959   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
2960                         f, OpcodeStr, "16", v8i16, ShOp> {
2961     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2962   }
2963   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
2964                         f, OpcodeStr, "32", v4i32, ShOp> {
2965     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2966   }
2967   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
2968                         f, OpcodeStr, "64", v2i64, ShOp>;
2969                              // imm6 = xxxxxx
2970 }
2971
2972 // Neon Shift Long operations,
2973 //   element sizes of 8, 16, 32 bits:
2974 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2975                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
2976   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2977                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
2978     let Inst{21-19} = 0b001; // imm6 = 001xxx
2979   }
2980   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2981                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
2982     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2983   }
2984   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2985                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
2986     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2987   }
2988 }
2989
2990 // Neon Shift Narrow operations,
2991 //   element sizes of 16, 32, 64 bits:
2992 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2993                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
2994                       SDNode OpNode> {
2995   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2996                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
2997     let Inst{21-19} = 0b001; // imm6 = 001xxx
2998   }
2999   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3000                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
3001     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3002   }
3003   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3004                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
3005     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3006   }
3007 }
3008
3009 //===----------------------------------------------------------------------===//
3010 // Instruction Definitions.
3011 //===----------------------------------------------------------------------===//
3012
3013 // Vector Add Operations.
3014
3015 //   VADD     : Vector Add (integer and floating-point)
3016 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3017                          add, 1>;
3018 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3019                      v2f32, v2f32, fadd, 1>;
3020 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3021                      v4f32, v4f32, fadd, 1>;
3022 //   VADDL    : Vector Add Long (Q = D + D)
3023 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3024                             "vaddl", "s", add, sext, 1>;
3025 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3026                             "vaddl", "u", add, zext, 1>;
3027 //   VADDW    : Vector Add Wide (Q = Q + D)
3028 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3029 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3030 //   VHADD    : Vector Halving Add
3031 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3032                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3033                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3034 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3035                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3036                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3037 //   VRHADD   : Vector Rounding Halving Add
3038 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3039                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3040                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3041 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3042                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3043                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3044 //   VQADD    : Vector Saturating Add
3045 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3046                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3047                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3048 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3049                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3050                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3051 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3052 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3053                             int_arm_neon_vaddhn, 1>;
3054 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3055 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3056                             int_arm_neon_vraddhn, 1>;
3057
3058 // Vector Multiply Operations.
3059
3060 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3061 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3062                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3063 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3064                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3065 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3066                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3067 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3068                      v2f32, v2f32, fmul, 1>;
3069 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3070                      v4f32, v4f32, fmul, 1>;
3071 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3072 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3073 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3074                        v2f32, fmul>;
3075
3076 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3077                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3078           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3079                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3080                                       (DSubReg_i16_reg imm:$lane))),
3081                               (SubReg_i16_lane imm:$lane)))>;
3082 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3083                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3084           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3085                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3086                                       (DSubReg_i32_reg imm:$lane))),
3087                               (SubReg_i32_lane imm:$lane)))>;
3088 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3089                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3090           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3091                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3092                                    (DSubReg_i32_reg imm:$lane))),
3093                            (SubReg_i32_lane imm:$lane)))>;
3094
3095 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3096 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3097                           IIC_VMULi16Q, IIC_VMULi32Q,
3098                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3099 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3100                             IIC_VMULi16Q, IIC_VMULi32Q,
3101                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3102 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3103                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3104                                                             imm:$lane)))),
3105           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3106                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3107                                          (DSubReg_i16_reg imm:$lane))),
3108                                  (SubReg_i16_lane imm:$lane)))>;
3109 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3110                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3111                                                             imm:$lane)))),
3112           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3113                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3114                                          (DSubReg_i32_reg imm:$lane))),
3115                                  (SubReg_i32_lane imm:$lane)))>;
3116
3117 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3118 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3119                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3120                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3121 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3122                               IIC_VMULi16Q, IIC_VMULi32Q,
3123                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3124 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3125                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3126                                                              imm:$lane)))),
3127           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3128                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3129                                           (DSubReg_i16_reg imm:$lane))),
3130                                   (SubReg_i16_lane imm:$lane)))>;
3131 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3132                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3133                                                              imm:$lane)))),
3134           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3135                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3136                                           (DSubReg_i32_reg imm:$lane))),
3137                                   (SubReg_i32_lane imm:$lane)))>;
3138
3139 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3140 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3141                          "vmull", "s", NEONvmulls, 1>;
3142 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3143                          "vmull", "u", NEONvmullu, 1>;
3144 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3145                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3146 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3147 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3148
3149 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3150 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3151                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3152 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3153                              "vqdmull", "s", int_arm_neon_vqdmull>;
3154
3155 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3156
3157 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3158 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3159                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3160 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3161                           v2f32, fmul, fadd>;
3162 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3163                           v4f32, fmul, fadd>;
3164 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3165                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3166 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3167                             v2f32, fmul, fadd>;
3168 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3169                             v4f32, v2f32, fmul, fadd>;
3170
3171 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3172                   (mul (v8i16 QPR:$src2),
3173                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3174           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3175                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3176                                       (DSubReg_i16_reg imm:$lane))),
3177                               (SubReg_i16_lane imm:$lane)))>;
3178
3179 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3180                   (mul (v4i32 QPR:$src2),
3181                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3182           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3183                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3184                                       (DSubReg_i32_reg imm:$lane))),
3185                               (SubReg_i32_lane imm:$lane)))>;
3186
3187 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
3188                   (fmul (v4f32 QPR:$src2),
3189                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3190           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3191                            (v4f32 QPR:$src2),
3192                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3193                                    (DSubReg_i32_reg imm:$lane))),
3194                            (SubReg_i32_lane imm:$lane)))>;
3195
3196 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3197 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3198                               "vmlal", "s", NEONvmulls, add>;
3199 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3200                               "vmlal", "u", NEONvmullu, add>;
3201
3202 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3203 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3204
3205 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3206 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3207                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3208 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3209
3210 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3211 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3212                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3213 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3214                           v2f32, fmul, fsub>;
3215 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3216                           v4f32, fmul, fsub>;
3217 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3218                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3219 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3220                             v2f32, fmul, fsub>;
3221 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3222                             v4f32, v2f32, fmul, fsub>;
3223
3224 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3225                   (mul (v8i16 QPR:$src2),
3226                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3227           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3228                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3229                                       (DSubReg_i16_reg imm:$lane))),
3230                               (SubReg_i16_lane imm:$lane)))>;
3231
3232 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3233                   (mul (v4i32 QPR:$src2),
3234                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3235           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3236                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3237                                       (DSubReg_i32_reg imm:$lane))),
3238                               (SubReg_i32_lane imm:$lane)))>;
3239
3240 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
3241                   (fmul (v4f32 QPR:$src2),
3242                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3243           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3244                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3245                                    (DSubReg_i32_reg imm:$lane))),
3246                            (SubReg_i32_lane imm:$lane)))>;
3247
3248 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3249 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3250                               "vmlsl", "s", NEONvmulls, sub>;
3251 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3252                               "vmlsl", "u", NEONvmullu, sub>;
3253
3254 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3255 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3256
3257 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3258 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3259                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3260 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3261
3262 // Vector Subtract Operations.
3263
3264 //   VSUB     : Vector Subtract (integer and floating-point)
3265 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3266                          "vsub", "i", sub, 0>;
3267 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3268                      v2f32, v2f32, fsub, 0>;
3269 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3270                      v4f32, v4f32, fsub, 0>;
3271 //   VSUBL    : Vector Subtract Long (Q = D - D)
3272 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3273                             "vsubl", "s", sub, sext, 0>;
3274 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3275                             "vsubl", "u", sub, zext, 0>;
3276 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3277 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3278 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3279 //   VHSUB    : Vector Halving Subtract
3280 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3281                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3282                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3283 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3284                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3285                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3286 //   VQSUB    : Vector Saturing Subtract
3287 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3288                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3289                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3290 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3291                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3292                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3293 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3294 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3295                             int_arm_neon_vsubhn, 0>;
3296 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3297 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3298                             int_arm_neon_vrsubhn, 0>;
3299
3300 // Vector Comparisons.
3301
3302 //   VCEQ     : Vector Compare Equal
3303 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3304                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3305 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3306                      NEONvceq, 1>;
3307 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3308                      NEONvceq, 1>;
3309
3310 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3311                             "$dst, $src, #0", NEONvceqz>;
3312
3313 //   VCGE     : Vector Compare Greater Than or Equal
3314 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3315                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3316 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3317                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3318 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3319                      NEONvcge, 0>;
3320 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3321                      NEONvcge, 0>;
3322
3323 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3324                             "$dst, $src, #0", NEONvcgez>;
3325 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3326                             "$dst, $src, #0", NEONvclez>;
3327
3328 //   VCGT     : Vector Compare Greater Than
3329 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3330                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3331 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3332                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3333 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3334                      NEONvcgt, 0>;
3335 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3336                      NEONvcgt, 0>;
3337
3338 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3339                             "$dst, $src, #0", NEONvcgtz>;
3340 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3341                             "$dst, $src, #0", NEONvcltz>;
3342
3343 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3344 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3345                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3346 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3347                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3348 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3349 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3350                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3351 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3352                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3353 //   VTST     : Vector Test Bits
3354 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3355                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3356
3357 // Vector Bitwise Operations.
3358
3359 def vnotd : PatFrag<(ops node:$in),
3360                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3361 def vnotq : PatFrag<(ops node:$in),
3362                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3363
3364
3365 //   VAND     : Vector Bitwise AND
3366 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3367                       v2i32, v2i32, and, 1>;
3368 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3369                       v4i32, v4i32, and, 1>;
3370
3371 //   VEOR     : Vector Bitwise Exclusive OR
3372 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3373                       v2i32, v2i32, xor, 1>;
3374 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3375                       v4i32, v4i32, xor, 1>;
3376
3377 //   VORR     : Vector Bitwise OR
3378 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3379                       v2i32, v2i32, or, 1>;
3380 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3381                       v4i32, v4i32, or, 1>;
3382
3383 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3384                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3385                           IIC_VMOVImm,
3386                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3387                           [(set DPR:$Vd,
3388                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3389   let Inst{9} = SIMM{9};
3390 }
3391
3392 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3393                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3394                           IIC_VMOVImm,
3395                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3396                           [(set DPR:$Vd,
3397                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3398   let Inst{10-9} = SIMM{10-9};
3399 }
3400
3401 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3402                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3403                           IIC_VMOVImm,
3404                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3405                           [(set QPR:$Vd,
3406                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3407   let Inst{9} = SIMM{9};
3408 }
3409
3410 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
3411                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3412                           IIC_VMOVImm,
3413                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3414                           [(set QPR:$Vd,
3415                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3416   let Inst{10-9} = SIMM{10-9};
3417 }
3418
3419
3420 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3421 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
3422                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3423                      "vbic", "$dst, $src1, $src2", "",
3424                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
3425                                                  (vnotd DPR:$src2))))]>;
3426 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
3427                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3428                      "vbic", "$dst, $src1, $src2", "",
3429                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
3430                                                  (vnotq QPR:$src2))))]>;
3431
3432 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
3433                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3434                           IIC_VMOVImm,
3435                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3436                           [(set DPR:$Vd,
3437                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3438   let Inst{9} = SIMM{9};
3439 }
3440
3441 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
3442                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3443                           IIC_VMOVImm,
3444                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3445                           [(set DPR:$Vd,
3446                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3447   let Inst{10-9} = SIMM{10-9};
3448 }
3449
3450 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
3451                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3452                           IIC_VMOVImm,
3453                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3454                           [(set QPR:$Vd,
3455                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3456   let Inst{9} = SIMM{9};
3457 }
3458
3459 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
3460                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3461                           IIC_VMOVImm,
3462                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3463                           [(set QPR:$Vd,
3464                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3465   let Inst{10-9} = SIMM{10-9};
3466 }
3467
3468 //   VORN     : Vector Bitwise OR NOT
3469 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
3470                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3471                      "vorn", "$dst, $src1, $src2", "",
3472                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
3473                                                 (vnotd DPR:$src2))))]>;
3474 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
3475                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3476                      "vorn", "$dst, $src1, $src2", "",
3477                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
3478                                                 (vnotq QPR:$src2))))]>;
3479
3480 //   VMVN     : Vector Bitwise NOT (Immediate)
3481
3482 let isReMaterializable = 1 in {
3483
3484 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
3485                          (ins nModImm:$SIMM), IIC_VMOVImm,
3486                          "vmvn", "i16", "$dst, $SIMM", "",
3487                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3488   let Inst{9} = SIMM{9};
3489 }
3490
3491 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
3492                          (ins nModImm:$SIMM), IIC_VMOVImm,
3493                          "vmvn", "i16", "$dst, $SIMM", "",
3494                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3495   let Inst{9} = SIMM{9};
3496 }
3497
3498 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
3499                          (ins nModImm:$SIMM), IIC_VMOVImm,
3500                          "vmvn", "i32", "$dst, $SIMM", "",
3501                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3502   let Inst{11-8} = SIMM{11-8};
3503 }
3504
3505 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
3506                          (ins nModImm:$SIMM), IIC_VMOVImm,
3507                          "vmvn", "i32", "$dst, $SIMM", "",
3508                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3509   let Inst{11-8} = SIMM{11-8};
3510 }
3511 }
3512
3513 //   VMVN     : Vector Bitwise NOT
3514 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3515                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
3516                      "vmvn", "$dst, $src", "",
3517                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
3518 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3519                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
3520                      "vmvn", "$dst, $src", "",
3521                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
3522 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3523 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3524
3525 //   VBSL     : Vector Bitwise Select
3526 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3527                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3528                      N3RegFrm, IIC_VCNTiD,
3529                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3530                      [(set DPR:$Vd,
3531                        (v2i32 (or (and DPR:$Vn, DPR:$src1),
3532                                   (and DPR:$Vm, (vnotd DPR:$src1)))))]>;
3533 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3534                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3535                      N3RegFrm, IIC_VCNTiQ,
3536                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3537                      [(set QPR:$Vd,
3538                        (v4i32 (or (and QPR:$Vn, QPR:$src1),
3539                                   (and QPR:$Vm, (vnotq QPR:$src1)))))]>;
3540
3541 //   VBIF     : Vector Bitwise Insert if False
3542 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3543 // FIXME: This instruction's encoding MAY NOT BE correct.
3544 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3545                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3546                      N3RegFrm, IIC_VBINiD,
3547                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3548                      [/* For disassembly only; pattern left blank */]>;
3549 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3550                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3551                      N3RegFrm, IIC_VBINiQ,
3552                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3553                      [/* For disassembly only; pattern left blank */]>;
3554
3555 //   VBIT     : Vector Bitwise Insert if True
3556 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3557 // FIXME: This instruction's encoding MAY NOT BE correct.
3558 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3559                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3560                      N3RegFrm, IIC_VBINiD,
3561                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3562                      [/* For disassembly only; pattern left blank */]>;
3563 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3564                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3565                      N3RegFrm, IIC_VBINiQ,
3566                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3567                      [/* For disassembly only; pattern left blank */]>;
3568
3569 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3570 // for equivalent operations with different register constraints; it just
3571 // inserts copies.
3572
3573 // Vector Absolute Differences.
3574
3575 //   VABD     : Vector Absolute Difference
3576 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3577                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3578                            "vabd", "s", int_arm_neon_vabds, 1>;
3579 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3580                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3581                            "vabd", "u", int_arm_neon_vabdu, 1>;
3582 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3583                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3584 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3585                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3586
3587 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3588 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3589                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3590 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3591                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3592
3593 //   VABA     : Vector Absolute Difference and Accumulate
3594 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3595                              "vaba", "s", int_arm_neon_vabds, add>;
3596 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3597                              "vaba", "u", int_arm_neon_vabdu, add>;
3598
3599 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3600 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3601                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3602 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3603                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3604
3605 // Vector Maximum and Minimum.
3606
3607 //   VMAX     : Vector Maximum
3608 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3609                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3610                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3611 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3612                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3613                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3614 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3615                         "vmax", "f32",
3616                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3617 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3618                         "vmax", "f32",
3619                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3620
3621 //   VMIN     : Vector Minimum
3622 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3623                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3624                            "vmin", "s", int_arm_neon_vmins, 1>;
3625 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3626                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3627                            "vmin", "u", int_arm_neon_vminu, 1>;
3628 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3629                         "vmin", "f32",
3630                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3631 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3632                         "vmin", "f32",
3633                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3634
3635 // Vector Pairwise Operations.
3636
3637 //   VPADD    : Vector Pairwise Add
3638 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3639                         "vpadd", "i8",
3640                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3641 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3642                         "vpadd", "i16",
3643                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3644 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3645                         "vpadd", "i32",
3646                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3647 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3648                         IIC_VPBIND, "vpadd", "f32",
3649                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3650
3651 //   VPADDL   : Vector Pairwise Add Long
3652 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3653                              int_arm_neon_vpaddls>;
3654 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3655                              int_arm_neon_vpaddlu>;
3656
3657 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3658 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3659                               int_arm_neon_vpadals>;
3660 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3661                               int_arm_neon_vpadalu>;
3662
3663 //   VPMAX    : Vector Pairwise Maximum
3664 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3665                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3666 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3667                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3668 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3669                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3670 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3671                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3672 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3673                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3674 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3675                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3676 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
3677                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3678
3679 //   VPMIN    : Vector Pairwise Minimum
3680 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3681                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3682 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3683                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3684 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3685                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3686 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3687                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3688 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3689                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3690 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3691                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3692 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
3693                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3694
3695 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3696
3697 //   VRECPE   : Vector Reciprocal Estimate
3698 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3699                         IIC_VUNAD, "vrecpe", "u32",
3700                         v2i32, v2i32, int_arm_neon_vrecpe>;
3701 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3702                         IIC_VUNAQ, "vrecpe", "u32",
3703                         v4i32, v4i32, int_arm_neon_vrecpe>;
3704 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3705                         IIC_VUNAD, "vrecpe", "f32",
3706                         v2f32, v2f32, int_arm_neon_vrecpe>;
3707 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3708                         IIC_VUNAQ, "vrecpe", "f32",
3709                         v4f32, v4f32, int_arm_neon_vrecpe>;
3710
3711 //   VRECPS   : Vector Reciprocal Step
3712 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3713                         IIC_VRECSD, "vrecps", "f32",
3714                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3715 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3716                         IIC_VRECSQ, "vrecps", "f32",
3717                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3718
3719 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3720 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3721                          IIC_VUNAD, "vrsqrte", "u32",
3722                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3723 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3724                          IIC_VUNAQ, "vrsqrte", "u32",
3725                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3726 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3727                          IIC_VUNAD, "vrsqrte", "f32",
3728                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3729 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3730                          IIC_VUNAQ, "vrsqrte", "f32",
3731                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3732
3733 //   VRSQRTS  : Vector Reciprocal Square Root Step
3734 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3735                         IIC_VRECSD, "vrsqrts", "f32",
3736                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3737 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3738                         IIC_VRECSQ, "vrsqrts", "f32",
3739                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3740
3741 // Vector Shifts.
3742
3743 //   VSHL     : Vector Shift
3744 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
3745                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3746                             "vshl", "s", int_arm_neon_vshifts>;
3747 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
3748                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3749                             "vshl", "u", int_arm_neon_vshiftu>;
3750 //   VSHL     : Vector Shift Left (Immediate)
3751 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3752                            N2RegVShLFrm>;
3753 //   VSHR     : Vector Shift Right (Immediate)
3754 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3755                            N2RegVShRFrm>;
3756 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3757                            N2RegVShRFrm>;
3758
3759 //   VSHLL    : Vector Shift Left Long
3760 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3761 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3762
3763 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3764 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3765                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3766                 ValueType OpTy, SDNode OpNode>
3767   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3768            ResTy, OpTy, OpNode> {
3769   let Inst{21-16} = op21_16;
3770 }
3771 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3772                           v8i16, v8i8, NEONvshlli>;
3773 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3774                           v4i32, v4i16, NEONvshlli>;
3775 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3776                           v2i64, v2i32, NEONvshlli>;
3777
3778 //   VSHRN    : Vector Shift Right and Narrow
3779 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3780                            NEONvshrn>;
3781
3782 //   VRSHL    : Vector Rounding Shift
3783 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
3784                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3785                             "vrshl", "s", int_arm_neon_vrshifts>;
3786 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
3787                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3788                             "vrshl", "u", int_arm_neon_vrshiftu>;
3789 //   VRSHR    : Vector Rounding Shift Right
3790 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3791                            N2RegVShRFrm>;
3792 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3793                            N2RegVShRFrm>;
3794
3795 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3796 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3797                            NEONvrshrn>;
3798
3799 //   VQSHL    : Vector Saturating Shift
3800 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
3801                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3802                             "vqshl", "s", int_arm_neon_vqshifts>;
3803 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
3804                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3805                             "vqshl", "u", int_arm_neon_vqshiftu>;
3806 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3807 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3808                            N2RegVShLFrm>;
3809 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3810                            N2RegVShLFrm>;
3811 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3812 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3813                            N2RegVShLFrm>;
3814
3815 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3816 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3817                            NEONvqshrns>;
3818 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3819                            NEONvqshrnu>;
3820
3821 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3822 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3823                            NEONvqshrnsu>;
3824
3825 //   VQRSHL   : Vector Saturating Rounding Shift
3826 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
3827                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3828                             "vqrshl", "s", int_arm_neon_vqrshifts>;
3829 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
3830                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3831                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
3832
3833 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3834 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3835                            NEONvqrshrns>;
3836 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3837                            NEONvqrshrnu>;
3838
3839 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3840 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3841                            NEONvqrshrnsu>;
3842
3843 //   VSRA     : Vector Shift Right and Accumulate
3844 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3845 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3846 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3847 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3848 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3849
3850 //   VSLI     : Vector Shift Left and Insert
3851 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3852 //   VSRI     : Vector Shift Right and Insert
3853 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3854
3855 // Vector Absolute and Saturating Absolute.
3856
3857 //   VABS     : Vector Absolute Value
3858 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3859                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3860                            int_arm_neon_vabs>;
3861 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3862                         IIC_VUNAD, "vabs", "f32",
3863                         v2f32, v2f32, int_arm_neon_vabs>;
3864 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3865                         IIC_VUNAQ, "vabs", "f32",
3866                         v4f32, v4f32, int_arm_neon_vabs>;
3867
3868 //   VQABS    : Vector Saturating Absolute Value
3869 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3870                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3871                            int_arm_neon_vqabs>;
3872
3873 // Vector Negate.
3874
3875 def vnegd  : PatFrag<(ops node:$in),
3876                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
3877 def vnegq  : PatFrag<(ops node:$in),
3878                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
3879
3880 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3881   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
3882         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3883         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
3884 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3885   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
3886         IIC_VSHLiQ, OpcodeStr, Dt, "$dst, $src", "",
3887         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
3888
3889 //   VNEG     : Vector Negate (integer)
3890 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
3891 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
3892 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
3893 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
3894 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
3895 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
3896
3897 //   VNEG     : Vector Negate (floating-point)
3898 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3899                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
3900                     "vneg", "f32", "$dst, $src", "",
3901                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
3902 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
3903                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
3904                     "vneg", "f32", "$dst, $src", "",
3905                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
3906
3907 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
3908 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
3909 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
3910 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
3911 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
3912 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
3913
3914 //   VQNEG    : Vector Saturating Negate
3915 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
3916                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
3917                            int_arm_neon_vqneg>;
3918
3919 // Vector Bit Counting Operations.
3920
3921 //   VCLS     : Vector Count Leading Sign Bits
3922 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
3923                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
3924                            int_arm_neon_vcls>;
3925 //   VCLZ     : Vector Count Leading Zeros
3926 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
3927                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
3928                            int_arm_neon_vclz>;
3929 //   VCNT     : Vector Count One Bits
3930 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3931                         IIC_VCNTiD, "vcnt", "8",
3932                         v8i8, v8i8, int_arm_neon_vcnt>;
3933 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3934                         IIC_VCNTiQ, "vcnt", "8",
3935                         v16i8, v16i8, int_arm_neon_vcnt>;
3936
3937 // Vector Swap -- for disassembly only.
3938 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
3939                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
3940                      "vswp", "$dst, $src", "", []>;
3941 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
3942                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
3943                      "vswp", "$dst, $src", "", []>;
3944
3945 // Vector Move Operations.
3946
3947 //   VMOV     : Vector Move (Register)
3948
3949 let neverHasSideEffects = 1 in {
3950 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$Vd), (ins DPR:$Vm),
3951                      N3RegFrm, IIC_VMOV, "vmov", "$Vd, $Vm", "", []> {
3952   let Vn{4-0} = Vm{4-0};
3953 }
3954 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$Vd), (ins QPR:$Vm),
3955                      N3RegFrm, IIC_VMOV, "vmov", "$Vd, $Vm", "", []> {
3956   let Vn{4-0} = Vm{4-0};
3957 }
3958
3959 // Pseudo vector move instructions for QQ and QQQQ registers. This should
3960 // be expanded after register allocation is completed.
3961 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
3962                 NoItinerary, []>;
3963
3964 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
3965                 NoItinerary, []>;
3966 } // neverHasSideEffects
3967
3968 //   VMOV     : Vector Move (Immediate)
3969
3970 let isReMaterializable = 1 in {
3971 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
3972                          (ins nModImm:$SIMM), IIC_VMOVImm,
3973                          "vmov", "i8", "$dst, $SIMM", "",
3974                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
3975 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
3976                          (ins nModImm:$SIMM), IIC_VMOVImm,
3977                          "vmov", "i8", "$dst, $SIMM", "",
3978                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
3979
3980 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
3981                          (ins nModImm:$SIMM), IIC_VMOVImm,
3982                          "vmov", "i16", "$dst, $SIMM", "",
3983                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
3984   let Inst{9} = SIMM{9};
3985 }
3986
3987 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
3988                          (ins nModImm:$SIMM), IIC_VMOVImm,
3989                          "vmov", "i16", "$dst, $SIMM", "",
3990                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
3991  let Inst{9} = SIMM{9};
3992 }
3993
3994 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
3995                          (ins nModImm:$SIMM), IIC_VMOVImm,
3996                          "vmov", "i32", "$dst, $SIMM", "",
3997                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
3998   let Inst{11-8} = SIMM{11-8};
3999 }
4000
4001 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
4002                          (ins nModImm:$SIMM), IIC_VMOVImm,
4003                          "vmov", "i32", "$dst, $SIMM", "",
4004                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4005   let Inst{11-8} = SIMM{11-8};
4006 }
4007
4008 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
4009                          (ins nModImm:$SIMM), IIC_VMOVImm,
4010                          "vmov", "i64", "$dst, $SIMM", "",
4011                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4012 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
4013                          (ins nModImm:$SIMM), IIC_VMOVImm,
4014                          "vmov", "i64", "$dst, $SIMM", "",
4015                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4016 } // isReMaterializable
4017
4018 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4019
4020 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4021                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4022                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
4023                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4024                                            imm:$lane))]> {
4025   let Inst{21}  = lane{2};
4026   let Inst{6-5} = lane{1-0};
4027 }
4028 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4029                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4030                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
4031                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4032                                            imm:$lane))]> {
4033   let Inst{21} = lane{1};
4034   let Inst{6}  = lane{0};
4035 }
4036 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4037                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4038                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
4039                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4040                                            imm:$lane))]> {
4041   let Inst{21}  = lane{2};
4042   let Inst{6-5} = lane{1-0};
4043 }
4044 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4045                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4046                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
4047                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4048                                            imm:$lane))]> {
4049   let Inst{21} = lane{1};
4050   let Inst{6}  = lane{0};
4051 }
4052 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4053                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4054                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
4055                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4056                                            imm:$lane))]> {
4057   let Inst{21} = lane{0};
4058 }
4059 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4060 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4061           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4062                            (DSubReg_i8_reg imm:$lane))),
4063                      (SubReg_i8_lane imm:$lane))>;
4064 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4065           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4066                              (DSubReg_i16_reg imm:$lane))),
4067                      (SubReg_i16_lane imm:$lane))>;
4068 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4069           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4070                            (DSubReg_i8_reg imm:$lane))),
4071                      (SubReg_i8_lane imm:$lane))>;
4072 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4073           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4074                              (DSubReg_i16_reg imm:$lane))),
4075                      (SubReg_i16_lane imm:$lane))>;
4076 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4077           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4078                              (DSubReg_i32_reg imm:$lane))),
4079                      (SubReg_i32_lane imm:$lane))>;
4080 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4081           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4082                           (SSubReg_f32_reg imm:$src2))>;
4083 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4084           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4085                           (SSubReg_f32_reg imm:$src2))>;
4086 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4087 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4088 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4089           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4090
4091
4092 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4093
4094 let Constraints = "$src1 = $V" in {
4095 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4096                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4097                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
4098                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4099                                            GPR:$R, imm:$lane))]> {
4100   let Inst{21}  = lane{2};
4101   let Inst{6-5} = lane{1-0};
4102 }
4103 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4104                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4105                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
4106                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4107                                            GPR:$R, imm:$lane))]> {
4108   let Inst{21} = lane{1};
4109   let Inst{6}  = lane{0};
4110 }
4111 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4112                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4113                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
4114                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4115                                            GPR:$R, imm:$lane))]> {
4116   let Inst{21} = lane{0};
4117 }
4118 }
4119 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4120           (v16i8 (INSERT_SUBREG QPR:$src1,
4121                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4122                                    (DSubReg_i8_reg imm:$lane))),
4123                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4124                   (DSubReg_i8_reg imm:$lane)))>;
4125 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4126           (v8i16 (INSERT_SUBREG QPR:$src1,
4127                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4128                                      (DSubReg_i16_reg imm:$lane))),
4129                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4130                   (DSubReg_i16_reg imm:$lane)))>;
4131 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4132           (v4i32 (INSERT_SUBREG QPR:$src1,
4133                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4134                                      (DSubReg_i32_reg imm:$lane))),
4135                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4136                   (DSubReg_i32_reg imm:$lane)))>;
4137
4138 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4139           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4140                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4141 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4142           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4143                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4144
4145 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4146 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4147 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4148           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4149
4150 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4151           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4152 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4153           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4154 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4155           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4156
4157 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4158           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4159 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4160           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4161 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4162           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4163
4164 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4165           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4166                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4167                          dsub_0)>;
4168 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4169           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4170                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4171                          dsub_0)>;
4172 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4173           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4174                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4175                          dsub_0)>;
4176
4177 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4178
4179 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4180   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
4181           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
4182           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
4183 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4184   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
4185           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
4186           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
4187
4188 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4189 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4190 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4191 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4192 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4193 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4194
4195 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
4196                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
4197                       [(set DPR:$dst, (v2f32 (NEONvdup
4198                                               (f32 (bitconvert GPR:$src)))))]>;
4199 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
4200                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
4201                       [(set QPR:$dst, (v4f32 (NEONvdup
4202                                               (f32 (bitconvert GPR:$src)))))]>;
4203
4204 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4205
4206 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4207               ValueType Ty>
4208   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
4209               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
4210               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
4211
4212 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4213               ValueType ResTy, ValueType OpTy>
4214   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
4215               IIC_VMOVQ, OpcodeStr, Dt, "$dst, $src[$lane]",
4216               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
4217                                       imm:$lane)))]>;
4218
4219 // Inst{19-16} is partially specified depending on the element size.
4220
4221 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8> {
4222   let Inst{19-17} = lane{2-0};
4223 }
4224 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16> {
4225   let Inst{19-18} = lane{1-0};
4226 }
4227 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32> {
4228   let Inst{19} = lane{0};
4229 }
4230 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32> {
4231   let Inst{19} = lane{0};
4232 }
4233 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8> {
4234   let Inst{19-17} = lane{2-0};
4235 }
4236 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16> {
4237   let Inst{19-18} = lane{1-0};
4238 }
4239 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32> {
4240   let Inst{19} = lane{0};
4241 }
4242 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32> {
4243   let Inst{19} = lane{0};
4244 }
4245
4246 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4247           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4248                                   (DSubReg_i8_reg imm:$lane))),
4249                            (SubReg_i8_lane imm:$lane)))>;
4250 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4251           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4252                                     (DSubReg_i16_reg imm:$lane))),
4253                             (SubReg_i16_lane imm:$lane)))>;
4254 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4255           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4256                                     (DSubReg_i32_reg imm:$lane))),
4257                             (SubReg_i32_lane imm:$lane)))>;
4258 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4259           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
4260                                    (DSubReg_i32_reg imm:$lane))),
4261                            (SubReg_i32_lane imm:$lane)))>;
4262
4263 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4264                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4265 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4266                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4267
4268 //   VMOVN    : Vector Narrowing Move
4269 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4270                          "vmovn", "i", trunc>;
4271 //   VQMOVN   : Vector Saturating Narrowing Move
4272 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4273                             "vqmovn", "s", int_arm_neon_vqmovns>;
4274 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4275                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4276 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4277                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4278 //   VMOVL    : Vector Lengthening Move
4279 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4280 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4281
4282 // Vector Conversions.
4283
4284 //   VCVT     : Vector Convert Between Floating-Point and Integers
4285 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4286                      v2i32, v2f32, fp_to_sint>;
4287 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4288                      v2i32, v2f32, fp_to_uint>;
4289 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4290                      v2f32, v2i32, sint_to_fp>;
4291 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4292                      v2f32, v2i32, uint_to_fp>;
4293
4294 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4295                      v4i32, v4f32, fp_to_sint>;
4296 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4297                      v4i32, v4f32, fp_to_uint>;
4298 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4299                      v4f32, v4i32, sint_to_fp>;
4300 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4301                      v4f32, v4i32, uint_to_fp>;
4302
4303 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4304 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4305                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4306 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4307                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4308 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4309                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4310 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4311                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4312
4313 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4314                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4315 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4316                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4317 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4318                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4319 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4320                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4321
4322 // Vector Reverse.
4323
4324 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4325
4326 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4327   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4328         (ins DPR:$Vm), IIC_VMOVD,
4329         OpcodeStr, Dt, "$Vd, $Vm", "",
4330         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4331 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4332   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4333         (ins QPR:$Vm), IIC_VMOVQ,
4334         OpcodeStr, Dt, "$Vd, $Vm", "",
4335         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4336
4337 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4338 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4339 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4340 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
4341
4342 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4343 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4344 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4345 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
4346
4347 //   VREV32   : Vector Reverse elements within 32-bit words
4348
4349 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4350   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4351         (ins DPR:$Vm), IIC_VMOVD,
4352         OpcodeStr, Dt, "$Vd, $Vm", "",
4353         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4354 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4355   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4356         (ins QPR:$Vm), IIC_VMOVQ,
4357         OpcodeStr, Dt, "$Vd, $Vm", "",
4358         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4359
4360 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4361 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4362
4363 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4364 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4365
4366 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4367
4368 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4369   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4370         (ins DPR:$Vm), IIC_VMOVD,
4371         OpcodeStr, Dt, "$Vd, $Vm", "",
4372         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4373 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4374   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4375         (ins QPR:$Vm), IIC_VMOVQ,
4376         OpcodeStr, Dt, "$Vd, $Vm", "",
4377         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
4378
4379 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4380 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4381
4382 // Other Vector Shuffles.
4383
4384 //   VEXT     : Vector Extract
4385
4386 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4387   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
4388         (ins DPR:$Vn, DPR:$Vm, i32imm:$index), NVExtFrm,
4389         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4390         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
4391                                       (Ty DPR:$Vm), imm:$index)))]> {
4392   bits<4> index;
4393   let Inst{11-8} = index{3-0};
4394 }
4395
4396 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4397   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
4398         (ins QPR:$Vn, QPR:$Vm, i32imm:$index), NVExtFrm,
4399         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4400         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
4401                                       (Ty QPR:$Vm), imm:$index)))]> {
4402   bits<4> index;
4403   let Inst{11-8} = index{3-0};
4404 }
4405
4406 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
4407   let Inst{11-8} = index{3-0};
4408 }
4409 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
4410   let Inst{11-9} = index{2-0};
4411   let Inst{8}    = 0b0;
4412 }
4413 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
4414   let Inst{11-10} = index{1-0};
4415   let Inst{9-8}    = 0b00;
4416 }
4417 def VEXTdf  : VEXTd<"vext", "32", v2f32> {
4418   let Inst{11}    = index{0};
4419   let Inst{10-8}  = 0b000;
4420 }
4421
4422 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
4423   let Inst{11-8} = index{3-0};
4424 }
4425 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
4426   let Inst{11-9} = index{2-0};
4427   let Inst{8}    = 0b0;
4428 }
4429 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
4430   let Inst{11-10} = index{1-0};
4431   let Inst{9-8}    = 0b00;
4432 }
4433 def VEXTqf  : VEXTq<"vext", "32", v4f32> {
4434   let Inst{11}    = index{0};
4435   let Inst{10-8}  = 0b000;
4436 }
4437
4438 //   VTRN     : Vector Transpose
4439
4440 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4441 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4442 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4443
4444 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4445 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4446 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4447
4448 //   VUZP     : Vector Unzip (Deinterleave)
4449
4450 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4451 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4452 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4453
4454 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4455 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4456 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4457
4458 //   VZIP     : Vector Zip (Interleave)
4459
4460 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4461 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4462 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4463
4464 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4465 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4466 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4467
4468 // Vector Table Lookup and Table Extension.
4469
4470 //   VTBL     : Vector Table Lookup
4471 def  VTBL1
4472   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4473         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4474         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
4475         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
4476 let hasExtraSrcRegAllocReq = 1 in {
4477 def  VTBL2
4478   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4479         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4480         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4481 def  VTBL3
4482   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4483         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4484         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4485 def  VTBL4
4486   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4487         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4488         NVTBLFrm, IIC_VTB4,
4489         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4490 } // hasExtraSrcRegAllocReq = 1
4491
4492 def  VTBL2Pseudo
4493   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4494 def  VTBL3Pseudo
4495   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4496 def  VTBL4Pseudo
4497   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4498
4499 //   VTBX     : Vector Table Extension
4500 def  VTBX1
4501   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4502         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4503         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4504         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4505                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4506 let hasExtraSrcRegAllocReq = 1 in {
4507 def  VTBX2
4508   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4509         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4510         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4511 def  VTBX3
4512   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4513         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4514         NVTBLFrm, IIC_VTBX3,
4515         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4516         "$orig = $Vd", []>;
4517 def  VTBX4
4518   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4519         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4520         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4521         "$orig = $Vd", []>;
4522 } // hasExtraSrcRegAllocReq = 1
4523
4524 def  VTBX2Pseudo
4525   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4526                 IIC_VTBX2, "$orig = $dst", []>;
4527 def  VTBX3Pseudo
4528   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4529                 IIC_VTBX3, "$orig = $dst", []>;
4530 def  VTBX4Pseudo
4531   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4532                 IIC_VTBX4, "$orig = $dst", []>;
4533
4534 //===----------------------------------------------------------------------===//
4535 // NEON instructions for single-precision FP math
4536 //===----------------------------------------------------------------------===//
4537
4538 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
4539   : NEONFPPat<(ResTy (OpNode SPR:$a)),
4540               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
4541                                                        SPR:$a, ssub_0))),
4542                               ssub_0)>;
4543
4544 class N3VSPat<SDNode OpNode, NeonI Inst>
4545   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4546               (EXTRACT_SUBREG (v2f32
4547                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4548                                                       SPR:$a, ssub_0),
4549                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4550                                                       SPR:$b, ssub_0))),
4551                               ssub_0)>;
4552
4553 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4554   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4555               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4556                                                    SPR:$acc, ssub_0),
4557                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4558                                                    SPR:$a, ssub_0),
4559                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4560                                                    SPR:$b, ssub_0)),
4561                               ssub_0)>;
4562
4563 // These need separate instructions because they must use DPR_VFP2 register
4564 // class which have SPR sub-registers.
4565
4566 // Vector Add Operations used for single-precision FP
4567 let neverHasSideEffects = 1 in
4568 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
4569 def : N3VSPat<fadd, VADDfd_sfp>;
4570
4571 // Vector Sub Operations used for single-precision FP
4572 let neverHasSideEffects = 1 in
4573 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
4574 def : N3VSPat<fsub, VSUBfd_sfp>;
4575
4576 // Vector Multiply Operations used for single-precision FP
4577 let neverHasSideEffects = 1 in
4578 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
4579 def : N3VSPat<fmul, VMULfd_sfp>;
4580
4581 // Vector Multiply-Accumulate/Subtract used for single-precision FP
4582 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
4583 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
4584
4585 //let neverHasSideEffects = 1 in
4586 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
4587 //                           v2f32, fmul, fadd>;
4588 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
4589
4590 //let neverHasSideEffects = 1 in
4591 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
4592 //                           v2f32, fmul, fsub>;
4593 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
4594
4595 // Vector Absolute used for single-precision FP
4596 let neverHasSideEffects = 1 in
4597 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
4598                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4599                       "vabs", "f32", "$dst, $src", "", []>;
4600 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
4601
4602 // Vector Negate used for single-precision FP
4603 let neverHasSideEffects = 1 in
4604 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4605                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4606                       "vneg", "f32", "$dst, $src", "", []>;
4607 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
4608
4609 // Vector Maximum used for single-precision FP
4610 let neverHasSideEffects = 1 in
4611 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4612                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4613                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
4614 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
4615
4616 // Vector Minimum used for single-precision FP
4617 let neverHasSideEffects = 1 in
4618 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4619                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4620                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
4621 def : N3VSPat<NEONfmin, VMINfd_sfp>;
4622
4623 // Vector Convert between single-precision FP and integer
4624 let neverHasSideEffects = 1 in
4625 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4626                          v2i32, v2f32, fp_to_sint>;
4627 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
4628
4629 let neverHasSideEffects = 1 in
4630 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4631                          v2i32, v2f32, fp_to_uint>;
4632 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
4633
4634 let neverHasSideEffects = 1 in
4635 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4636                          v2f32, v2i32, sint_to_fp>;
4637 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
4638
4639 let neverHasSideEffects = 1 in
4640 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4641                          v2f32, v2i32, uint_to_fp>;
4642 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
4643
4644 //===----------------------------------------------------------------------===//
4645 // Non-Instruction Patterns
4646 //===----------------------------------------------------------------------===//
4647
4648 // bit_convert
4649 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4650 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4651 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4652 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4653 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4654 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4655 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4656 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4657 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4658 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4659 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4660 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4661 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4662 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4663 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4664 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4665 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4666 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4667 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4668 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4669 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4670 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4671 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4672 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4673 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4674 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4675 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4676 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4677 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
4678 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
4679
4680 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4681 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4682 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4683 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4684 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4685 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4686 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4687 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4688 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4689 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4690 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4691 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4692 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4693 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
4694 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
4695 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
4696 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
4697 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
4698 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
4699 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
4700 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
4701 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
4702 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
4703 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
4704 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
4705 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
4706 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
4707 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
4708 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
4709 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;