lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  69
  70 // VDUPLANE can produce a quad-register result from a double-register source,
  71 // so the result is not constrained to match the source.
  72 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  73                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  74                                                 SDTCisVT<2, i32>]>>;
  75
  76 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  77                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  78 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  79
  80 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  81 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  82 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  83 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  84
  85 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  86                                          SDTCisSameAs<0, 2>,
  87                                          SDTCisSameAs<0, 3>]>;
  88 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  89 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  90 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  91
  92 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
  93                                          SDTCisSameAs<0, 2>]>;
  94 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
  95 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
  96
  97 //===----------------------------------------------------------------------===//
  98 // NEON operand definitions
  99 //===----------------------------------------------------------------------===//
 100
 101 def h8imm  : Operand<i8> {
 102   let PrintMethod = "printHex8ImmOperand";
 103 }
 104 def h16imm : Operand<i16> {
 105   let PrintMethod = "printHex16ImmOperand";
 106 }
 107 def h32imm : Operand<i32> {
 108   let PrintMethod = "printHex32ImmOperand";
 109 }
 110 def h64imm : Operand<i64> {
 111   let PrintMethod = "printHex64ImmOperand";
 112 }
 113
 114 //===----------------------------------------------------------------------===//
 115 // NEON load / store instructions
 116 //===----------------------------------------------------------------------===//
 117
 118 // Use vldmia to load a Q register as a D register pair.
 119 def VLDRQ : NI4<(outs QPR:$dst), (ins addrmode4:$addr), IIC_fpLoadm,
 120                 "vldmia", "$addr, ${dst:dregpair}",
 121                 [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]> {
 122   let Inst{27-25} = 0b110;
 123   let Inst{24}    = 0; // P bit
 124   let Inst{23}    = 1; // U bit
 125   let Inst{20}    = 1;
 126   let Inst{11-8}  = 0b1011;
 127 }
 128
 129 // Use vstmia to store a Q register as a D register pair.
 130 def VSTRQ : NI4<(outs), (ins QPR:$src, addrmode4:$addr), IIC_fpStorem,
 131                 "vstmia", "$addr, ${src:dregpair}",
 132                 [(store (v2f64 QPR:$src), addrmode4:$addr)]> {
 133   let Inst{27-25} = 0b110;
 134   let Inst{24}    = 0; // P bit
 135   let Inst{23}    = 1; // U bit
 136   let Inst{20}    = 0;
 137   let Inst{11-8}  = 0b1011;
 138 }
 139
 140 //   VLD1     : Vector Load (multiple single elements)
 141 class VLD1D<bits<4> op7_4, string OpcodeStr, string Dt,
 142             ValueType Ty, Intrinsic IntOp>
 143   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 144           OpcodeStr, Dt, "\\{$dst\\}, $addr", "",
 145           [(set DPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 146 class VLD1Q<bits<4> op7_4, string OpcodeStr, string Dt,
 147             ValueType Ty, Intrinsic IntOp>
 148   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 149           OpcodeStr, Dt, "${dst:dregpair}, $addr", "",
 150           [(set QPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 151
 152 def  VLD1d8   : VLD1D<0b0000, "vld1", "8",  v8i8,  int_arm_neon_vld1>;
 153 def  VLD1d16  : VLD1D<0b0100, "vld1", "16", v4i16, int_arm_neon_vld1>;
 154 def  VLD1d32  : VLD1D<0b1000, "vld1", "32", v2i32, int_arm_neon_vld1>;
 155 def  VLD1df   : VLD1D<0b1000, "vld1", "32", v2f32, int_arm_neon_vld1>;
 156 def  VLD1d64  : VLD1D<0b1100, "vld1", "64", v1i64, int_arm_neon_vld1>;
 157
 158 def  VLD1q8   : VLD1Q<0b0000, "vld1", "8",  v16i8, int_arm_neon_vld1>;
 159 def  VLD1q16  : VLD1Q<0b0100, "vld1", "16", v8i16, int_arm_neon_vld1>;
 160 def  VLD1q32  : VLD1Q<0b1000, "vld1", "32", v4i32, int_arm_neon_vld1>;
 161 def  VLD1qf   : VLD1Q<0b1000, "vld1", "32", v4f32, int_arm_neon_vld1>;
 162 def  VLD1q64  : VLD1Q<0b1100, "vld1", "64", v2i64, int_arm_neon_vld1>;
 163
 164 // These (dreg triple/quadruple) are for disassembly only.
 165 class VLD1D3<bits<4> op7_4, string OpcodeStr, string Dt>
 166   : NLdSt<0, 0b10, 0b0110, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 167           (ins addrmode6:$addr), IIC_VLD1, OpcodeStr, Dt,
 168           "\\{$dst1, $dst2, $dst3\\}, $addr", "",
 169           [/* For disassembly only; pattern left blank */]>;
 170 class VLD1D4<bits<4> op7_4, string OpcodeStr, string Dt>
 171   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 172           (ins addrmode6:$addr), IIC_VLD1, OpcodeStr, Dt,
 173           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "",
 174           [/* For disassembly only; pattern left blank */]>;
 175
 176 def  VLD1d8T  : VLD1D3<0b0000, "vld1", "8">;
 177 def  VLD1d16T : VLD1D3<0b0100, "vld1", "16">;
 178 def  VLD1d32T : VLD1D3<0b1000, "vld1", "32">;
 179 //def  VLD1d64T : VLD1D3<0b1100, "vld1", "64">;
 180
 181 def  VLD1d8Q  : VLD1D4<0b0000, "vld1", "8">;
 182 def  VLD1d16Q : VLD1D4<0b0100, "vld1", "16">;
 183 def  VLD1d32Q : VLD1D4<0b1000, "vld1", "32">;
 184 //def  VLD1d64Q : VLD1D4<0b1100, "vld1", "64">;
 185
 186
 187 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 188
 189 //   VLD2     : Vector Load (multiple 2-element structures)
 190 class VLD2D<bits<4> op7_4, string OpcodeStr, string Dt>
 191   : NLdSt<0,0b10,0b1000,op7_4, (outs DPR:$dst1, DPR:$dst2),
 192           (ins addrmode6:$addr), IIC_VLD2,
 193           OpcodeStr, Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 194 class VLD2Q<bits<4> op7_4, string OpcodeStr, string Dt>
 195   : NLdSt<0,0b10,0b0011,op7_4,
 196           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 197           (ins addrmode6:$addr), IIC_VLD2,
 198           OpcodeStr, Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 199           "", []>;
 200
 201 def  VLD2d8   : VLD2D<0b0000, "vld2", "8">;
 202 def  VLD2d16  : VLD2D<0b0100, "vld2", "16">;
 203 def  VLD2d32  : VLD2D<0b1000, "vld2", "32">;
 204 def  VLD2d64  : NLdSt<0,0b10,0b1010,0b1100, (outs DPR:$dst1, DPR:$dst2),
 205                       (ins addrmode6:$addr), IIC_VLD1,
 206                       "vld1", "64", "\\{$dst1, $dst2\\}, $addr", "", []>;
 207
 208 def  VLD2q8   : VLD2Q<0b0000, "vld2", "8">;
 209 def  VLD2q16  : VLD2Q<0b0100, "vld2", "16">;
 210 def  VLD2q32  : VLD2Q<0b1000, "vld2", "32">;
 211
 212 // These (double-spaced dreg pair) are for disassembly only.
 213 class VLD2Ddbl<bits<4> op7_4, string OpcodeStr, string Dt>
 214   : NLdSt<0,0b10,0b1001,op7_4, (outs DPR:$dst1, DPR:$dst2),
 215           (ins addrmode6:$addr), IIC_VLD2,
 216           OpcodeStr, Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 217
 218 def  VLD2d8D  : VLD2Ddbl<0b0000, "vld2", "8">;
 219 def  VLD2d16D : VLD2Ddbl<0b0100, "vld2", "16">;
 220 def  VLD2d32D : VLD2Ddbl<0b1000, "vld2", "32">;
 221
 222 //   VLD3     : Vector Load (multiple 3-element structures)
 223 class VLD3D<bits<4> op7_4, string OpcodeStr, string Dt>
 224   : NLdSt<0,0b10,0b0100,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 225           (ins addrmode6:$addr), IIC_VLD3,
 226           OpcodeStr, Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 227 class VLD3WB<bits<4> op7_4, string OpcodeStr, string Dt>
 228   : NLdSt<0,0b10,0b0101,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 229           (ins addrmode6:$addr), IIC_VLD3,
 230           OpcodeStr, Dt, "\\{$dst1, $dst2, $dst3\\}, $addr!",
 231           "$addr.addr = $wb", []>;
 232
 233 def  VLD3d8   : VLD3D<0b0000, "vld3", "8">;
 234 def  VLD3d16  : VLD3D<0b0100, "vld3", "16">;
 235 def  VLD3d32  : VLD3D<0b1000, "vld3", "32">;
 236 def  VLD3d64  : NLdSt<0,0b10,0b0110,0b1100,
 237                       (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 238                       (ins addrmode6:$addr), IIC_VLD1,
 239                       "vld1", "64", "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 240
 241 // vld3 to double-spaced even registers.
 242 def  VLD3q8a  : VLD3WB<0b0000, "vld3", "8">;
 243 def  VLD3q16a : VLD3WB<0b0100, "vld3", "16">;
 244 def  VLD3q32a : VLD3WB<0b1000, "vld3", "32">;
 245
 246 // vld3 to double-spaced odd registers.
 247 def  VLD3q8b  : VLD3WB<0b0000, "vld3", "8">;
 248 def  VLD3q16b : VLD3WB<0b0100, "vld3", "16">;
 249 def  VLD3q32b : VLD3WB<0b1000, "vld3", "32">;
 250
 251 //   VLD4     : Vector Load (multiple 4-element structures)
 252 class VLD4D<bits<4> op7_4, string OpcodeStr, string Dt>
 253   : NLdSt<0,0b10,0b0000,op7_4,
 254           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 255           (ins addrmode6:$addr), IIC_VLD4,
 256           OpcodeStr, Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 257           "", []>;
 258 class VLD4WB<bits<4> op7_4, string OpcodeStr, string Dt>
 259   : NLdSt<0,0b10,0b0001,op7_4,
 260           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 261           (ins addrmode6:$addr), IIC_VLD4,
 262           OpcodeStr, Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr!",
 263           "$addr.addr = $wb", []>;
 264
 265 def  VLD4d8   : VLD4D<0b0000, "vld4", "8">;
 266 def  VLD4d16  : VLD4D<0b0100, "vld4", "16">;
 267 def  VLD4d32  : VLD4D<0b1000, "vld4", "32">;
 268 def  VLD4d64  : NLdSt<0,0b10,0b0010,0b1100,
 269                       (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 270                       (ins addrmode6:$addr), IIC_VLD1,
 271                       "vld1", "64", "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 272                       "", []>;
 273
 274 // vld4 to double-spaced even registers.
 275 def  VLD4q8a  : VLD4WB<0b0000, "vld4", "8">;
 276 def  VLD4q16a : VLD4WB<0b0100, "vld4", "16">;
 277 def  VLD4q32a : VLD4WB<0b1000, "vld4", "32">;
 278
 279 // vld4 to double-spaced odd registers.
 280 def  VLD4q8b  : VLD4WB<0b0000, "vld4", "8">;
 281 def  VLD4q16b : VLD4WB<0b0100, "vld4", "16">;
 282 def  VLD4q32b : VLD4WB<0b1000, "vld4", "32">;
 283
 284 //   VLD1LN   : Vector Load (single element to one lane)
 285 //   FIXME: Not yet implemented.
 286
 287 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 288 class VLD2LN<bits<4> op11_8, string OpcodeStr, string Dt>
 289   : NLdSt<1,0b10,op11_8,{?,?,?,?}, (outs DPR:$dst1, DPR:$dst2),
 290             (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 291             IIC_VLD2, OpcodeStr, Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 292             "$src1 = $dst1, $src2 = $dst2", []>;
 293
 294 // vld2 to single-spaced registers.
 295 def VLD2LNd8  : VLD2LN<0b0001, "vld2", "8">;
 296 def VLD2LNd16 : VLD2LN<0b0101, "vld2", "16"> { let Inst{5} = 0; }
 297 def VLD2LNd32 : VLD2LN<0b1001, "vld2", "32"> { let Inst{6} = 0; }
 298
 299 // vld2 to double-spaced even registers.
 300 def VLD2LNq16a: VLD2LN<0b0101, "vld2", "16"> { let Inst{5} = 1; }
 301 def VLD2LNq32a: VLD2LN<0b1001, "vld2", "32"> { let Inst{6} = 1; }
 302
 303 // vld2 to double-spaced odd registers.
 304 def VLD2LNq16b: VLD2LN<0b0101, "vld2", "16"> { let Inst{5} = 1; }
 305 def VLD2LNq32b: VLD2LN<0b1001, "vld2", "32"> { let Inst{6} = 1; }
 306
 307 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 308 class VLD3LN<bits<4> op11_8, string OpcodeStr, string Dt>
 309   : NLdSt<1,0b10,op11_8,{?,?,?,?}, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 310             (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 311             nohash_imm:$lane), IIC_VLD3, OpcodeStr, Dt,
 312             "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 313             "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 314
 315 // vld3 to single-spaced registers.
 316 def VLD3LNd8  : VLD3LN<0b0010, "vld3", "8"> { let Inst{4} = 0; }
 317 def VLD3LNd16 : VLD3LN<0b0110, "vld3", "16"> { let Inst{5-4} = 0b00; }
 318 def VLD3LNd32 : VLD3LN<0b1010, "vld3", "32"> { let Inst{6-4} = 0b000; }
 319
 320 // vld3 to double-spaced even registers.
 321 def VLD3LNq16a: VLD3LN<0b0110, "vld3", "16"> { let Inst{5-4} = 0b10; }
 322 def VLD3LNq32a: VLD3LN<0b1010, "vld3", "32"> { let Inst{6-4} = 0b100; }
 323
 324 // vld3 to double-spaced odd registers.
 325 def VLD3LNq16b: VLD3LN<0b0110, "vld3", "16"> { let Inst{5-4} = 0b10; }
 326 def VLD3LNq32b: VLD3LN<0b1010, "vld3", "32"> { let Inst{6-4} = 0b100; }
 327
 328 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 329 class VLD4LN<bits<4> op11_8, string OpcodeStr, string Dt>
 330   : NLdSt<1,0b10,op11_8,{?,?,?,?},
 331             (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 332             (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 333             nohash_imm:$lane), IIC_VLD4, OpcodeStr, Dt,
 334           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 335             "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 336
 337 // vld4 to single-spaced registers.
 338 def VLD4LNd8  : VLD4LN<0b0011, "vld4", "8">;
 339 def VLD4LNd16 : VLD4LN<0b0111, "vld4", "16"> { let Inst{5} = 0; }
 340 def VLD4LNd32 : VLD4LN<0b1011, "vld4", "32"> { let Inst{6} = 0; }
 341
 342 // vld4 to double-spaced even registers.
 343 def VLD4LNq16a: VLD4LN<0b0111, "vld4", "16"> { let Inst{5} = 1; }
 344 def VLD4LNq32a: VLD4LN<0b1011, "vld4", "32"> { let Inst{6} = 1; }
 345
 346 // vld4 to double-spaced odd registers.
 347 def VLD4LNq16b: VLD4LN<0b0111, "vld4", "16"> { let Inst{5} = 1; }
 348 def VLD4LNq32b: VLD4LN<0b1011, "vld4", "32"> { let Inst{6} = 1; }
 349
 350 //   VLD1DUP  : Vector Load (single element to all lanes)
 351 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 352 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 353 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 354 //   FIXME: Not yet implemented.
 355 } // mayLoad = 1, hasExtraDefRegAllocReq = 1
 356
 357 //   VST1     : Vector Store (multiple single elements)
 358 class VST1D<bits<4> op7_4, string OpcodeStr, string Dt,
 359             ValueType Ty, Intrinsic IntOp>
 360   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 361           OpcodeStr, Dt, "\\{$src\\}, $addr", "",
 362           [(IntOp addrmode6:$addr, (Ty DPR:$src))]>;
 363 class VST1Q<bits<4> op7_4, string OpcodeStr, string Dt,
 364             ValueType Ty, Intrinsic IntOp>
 365   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$addr, QPR:$src), IIC_VST,
 366           OpcodeStr, Dt, "${src:dregpair}, $addr", "",
 367           [(IntOp addrmode6:$addr, (Ty QPR:$src))]>;
 368
 369 let hasExtraSrcRegAllocReq = 1 in {
 370 def  VST1d8   : VST1D<0b0000, "vst1", "8",  v8i8,  int_arm_neon_vst1>;
 371 def  VST1d16  : VST1D<0b0100, "vst1", "16", v4i16, int_arm_neon_vst1>;
 372 def  VST1d32  : VST1D<0b1000, "vst1", "32", v2i32, int_arm_neon_vst1>;
 373 def  VST1df   : VST1D<0b1000, "vst1", "32", v2f32, int_arm_neon_vst1>;
 374 def  VST1d64  : VST1D<0b1100, "vst1", "64", v1i64, int_arm_neon_vst1>;
 375
 376 def  VST1q8   : VST1Q<0b0000, "vst1", "8",  v16i8, int_arm_neon_vst1>;
 377 def  VST1q16  : VST1Q<0b0100, "vst1", "16", v8i16, int_arm_neon_vst1>;
 378 def  VST1q32  : VST1Q<0b1000, "vst1", "32", v4i32, int_arm_neon_vst1>;
 379 def  VST1qf   : VST1Q<0b1000, "vst1", "32", v4f32, int_arm_neon_vst1>;
 380 def  VST1q64  : VST1Q<0b1100, "vst1", "64", v2i64, int_arm_neon_vst1>;
 381 } // hasExtraSrcRegAllocReq
 382
 383 // These (dreg triple/quadruple) are for disassembly only.
 384 class VST1D3<bits<4> op7_4, string OpcodeStr, string Dt>
 385   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 386           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 387           OpcodeStr, Dt,
 388           "\\{$src1, $src2, $src3\\}, $addr", "",
 389           [/* For disassembly only; pattern left blank */]>;
 390 class VST1D4<bits<4> op7_4, string OpcodeStr, string Dt>
 391   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 392           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 393           IIC_VST, OpcodeStr, Dt,
 394           "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 395           [/* For disassembly only; pattern left blank */]>;
 396
 397 def  VST1d8T  : VST1D3<0b0000, "vst1", "8">;
 398 def  VST1d16T : VST1D3<0b0100, "vst1", "16">;
 399 def  VST1d32T : VST1D3<0b1000, "vst1", "32">;
 400 //def  VST1d64T : VST1D3<0b1100, "vst1", "64">;
 401
 402 def  VST1d8Q  : VST1D4<0b0000, "vst1", "8">;
 403 def  VST1d16Q : VST1D4<0b0100, "vst1", "16">;
 404 def  VST1d32Q : VST1D4<0b1000, "vst1", "32">;
 405 //def  VST1d64Q : VST1D4<0b1100, "vst1", "64">;
 406
 407
 408 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
 409
 410 //   VST2     : Vector Store (multiple 2-element structures)
 411 class VST2D<bits<4> op7_4, string OpcodeStr, string Dt>
 412   : NLdSt<0,0b00,0b1000,op7_4, (outs),
 413           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 414           OpcodeStr, Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 415 class VST2Q<bits<4> op7_4, string OpcodeStr, string Dt>
 416   : NLdSt<0,0b00,0b0011,op7_4, (outs),
 417           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 418           IIC_VST, OpcodeStr, Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 419           "", []>;
 420
 421 def  VST2d8   : VST2D<0b0000, "vst2", "8">;
 422 def  VST2d16  : VST2D<0b0100, "vst2", "16">;
 423 def  VST2d32  : VST2D<0b1000, "vst2", "32">;
 424 def  VST2d64  : NLdSt<0,0b00,0b1010,0b1100, (outs),
 425                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 426                       "vst1", "64", "\\{$src1, $src2\\}, $addr", "", []>;
 427
 428 def  VST2q8   : VST2Q<0b0000, "vst2", "8">;
 429 def  VST2q16  : VST2Q<0b0100, "vst2", "16">;
 430 def  VST2q32  : VST2Q<0b1000, "vst2", "32">;
 431
 432 // These (double-spaced dreg pair) are for disassembly only.
 433 class VST2Ddbl<bits<4> op7_4, string OpcodeStr, string Dt>
 434   : NLdSt<0, 0b00, 0b1001, op7_4, (outs),
 435           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 436           OpcodeStr, Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 437
 438 def  VST2d8D  : VST2Ddbl<0b0000, "vst2", "8">;
 439 def  VST2d16D : VST2Ddbl<0b0100, "vst2", "16">;
 440 def  VST2d32D : VST2Ddbl<0b1000, "vst2", "32">;
 441
 442 //   VST3     : Vector Store (multiple 3-element structures)
 443 class VST3D<bits<4> op7_4, string OpcodeStr, string Dt>
 444   : NLdSt<0,0b00,0b0100,op7_4, (outs),
 445           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 446           OpcodeStr, Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 447 class VST3WB<bits<4> op7_4, string OpcodeStr, string Dt>
 448   : NLdSt<0,0b00,0b0101,op7_4, (outs GPR:$wb),
 449           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 450           OpcodeStr, Dt, "\\{$src1, $src2, $src3\\}, $addr!",
 451           "$addr.addr = $wb", []>;
 452
 453 def  VST3d8   : VST3D<0b0000, "vst3", "8">;
 454 def  VST3d16  : VST3D<0b0100, "vst3", "16">;
 455 def  VST3d32  : VST3D<0b1000, "vst3", "32">;
 456 def  VST3d64  : NLdSt<0,0b00,0b0110,0b1100, (outs),
 457                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 458                       IIC_VST,
 459                       "vst1", "64", "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 460
 461 // vst3 to double-spaced even registers.
 462 def  VST3q8a  : VST3WB<0b0000, "vst3", "8">;
 463 def  VST3q16a : VST3WB<0b0100, "vst3", "16">;
 464 def  VST3q32a : VST3WB<0b1000, "vst3", "32">;
 465
 466 // vst3 to double-spaced odd registers.
 467 def  VST3q8b  : VST3WB<0b0000, "vst3", "8">;
 468 def  VST3q16b : VST3WB<0b0100, "vst3", "16">;
 469 def  VST3q32b : VST3WB<0b1000, "vst3", "32">;
 470
 471 //   VST4     : Vector Store (multiple 4-element structures)
 472 class VST4D<bits<4> op7_4, string OpcodeStr, string Dt>
 473   : NLdSt<0,0b00,0b0000,op7_4, (outs),
 474           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 475           IIC_VST, OpcodeStr, Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 476           "", []>;
 477 class VST4WB<bits<4> op7_4, string OpcodeStr, string Dt>
 478   : NLdSt<0,0b00,0b0001,op7_4, (outs GPR:$wb),
 479           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 480           IIC_VST, OpcodeStr, Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr!",
 481           "$addr.addr = $wb", []>;
 482
 483 def  VST4d8   : VST4D<0b0000, "vst4", "8">;
 484 def  VST4d16  : VST4D<0b0100, "vst4", "16">;
 485 def  VST4d32  : VST4D<0b1000, "vst4", "32">;
 486 def  VST4d64  : NLdSt<0,0b00,0b0010,0b1100, (outs),
 487                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 488                        DPR:$src4), IIC_VST,
 489                       "vst1", "64", "\\{$src1, $src2, $src3, $src4\\}, $addr",
 490                       "", []>;
 491
 492 // vst4 to double-spaced even registers.
 493 def  VST4q8a  : VST4WB<0b0000, "vst4", "8">;
 494 def  VST4q16a : VST4WB<0b0100, "vst4", "16">;
 495 def  VST4q32a : VST4WB<0b1000, "vst4", "32">;
 496
 497 // vst4 to double-spaced odd registers.
 498 def  VST4q8b  : VST4WB<0b0000, "vst4", "8">;
 499 def  VST4q16b : VST4WB<0b0100, "vst4", "16">;
 500 def  VST4q32b : VST4WB<0b1000, "vst4", "32">;
 501
 502 //   VST1LN   : Vector Store (single element from one lane)
 503 //   FIXME: Not yet implemented.
 504
 505 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 506 class VST2LN<bits<4> op11_8, string OpcodeStr, string Dt>
 507   : NLdSt<1,0b00,op11_8,{?,?,?,?}, (outs),
 508           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 509           IIC_VST, OpcodeStr, Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 510           "", []>;
 511
 512 // vst2 to single-spaced registers.
 513 def VST2LNd8  : VST2LN<0b0001, "vst2", "8">;
 514 def VST2LNd16 : VST2LN<0b0101, "vst2", "16"> { let Inst{5} = 0; }
 515 def VST2LNd32 : VST2LN<0b1001, "vst2", "32"> { let Inst{6} = 0; }
 516
 517 // vst2 to double-spaced even registers.
 518 def VST2LNq16a: VST2LN<0b0101, "vst2", "16"> { let Inst{5} = 1; }
 519 def VST2LNq32a: VST2LN<0b1001, "vst2", "32"> { let Inst{6} = 1; }
 520
 521 // vst2 to double-spaced odd registers.
 522 def VST2LNq16b: VST2LN<0b0101, "vst2", "16"> { let Inst{5} = 1; }
 523 def VST2LNq32b: VST2LN<0b1001, "vst2", "32"> { let Inst{6} = 1; }
 524
 525 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 526 class VST3LN<bits<4> op11_8, string OpcodeStr, string Dt>
 527   : NLdSt<1,0b00,op11_8,{?,?,?,?}, (outs),
 528           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 529            nohash_imm:$lane), IIC_VST, OpcodeStr, Dt,
 530           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 531
 532 // vst3 to single-spaced registers.
 533 def VST3LNd8  : VST3LN<0b0010, "vst3", "8"> { let Inst{4} = 0; }
 534 def VST3LNd16 : VST3LN<0b0110, "vst3", "16"> { let Inst{5-4} = 0b00; }
 535 def VST3LNd32 : VST3LN<0b1010, "vst3", "32"> { let Inst{6-4} = 0b000; }
 536
 537 // vst3 to double-spaced even registers.
 538 def VST3LNq16a: VST3LN<0b0110, "vst3", "16"> { let Inst{5-4} = 0b10; }
 539 def VST3LNq32a: VST3LN<0b1010, "vst3", "32"> { let Inst{6-4} = 0b100; }
 540
 541 // vst3 to double-spaced odd registers.
 542 def VST3LNq16b: VST3LN<0b0110, "vst3", "16"> { let Inst{5-4} = 0b10; }
 543 def VST3LNq32b: VST3LN<0b1010, "vst3", "32"> { let Inst{6-4} = 0b100; }
 544
 545 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 546 class VST4LN<bits<4> op11_8, string OpcodeStr, string Dt>
 547   : NLdSt<1,0b00,op11_8,{?,?,?,?}, (outs),
 548           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 549            nohash_imm:$lane), IIC_VST, OpcodeStr, Dt,
 550           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
 551           "", []>;
 552
 553 // vst4 to single-spaced registers.
 554 def VST4LNd8  : VST4LN<0b0011, "vst4", "8">;
 555 def VST4LNd16 : VST4LN<0b0111, "vst4", "16"> { let Inst{5} = 0; }
 556 def VST4LNd32 : VST4LN<0b1011, "vst4", "32"> { let Inst{6} = 0; }
 557
 558 // vst4 to double-spaced even registers.
 559 def VST4LNq16a: VST4LN<0b0111, "vst4", "16"> { let Inst{5} = 1; }
 560 def VST4LNq32a: VST4LN<0b1011, "vst4", "32"> { let Inst{6} = 1; }
 561
 562 // vst4 to double-spaced odd registers.
 563 def VST4LNq16b: VST4LN<0b0111, "vst4", "16"> { let Inst{5} = 1; }
 564 def VST4LNq32b: VST4LN<0b1011, "vst4", "32"> { let Inst{6} = 1; }
 565
 566 } // mayStore = 1, hasExtraSrcRegAllocReq = 1
 567
 568
 569 //===----------------------------------------------------------------------===//
 570 // NEON pattern fragments
 571 //===----------------------------------------------------------------------===//
 572
 573 // Extract D sub-registers of Q registers.
 574 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 575 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 576   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 577 }]>;
 578 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 579   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 580 }]>;
 581 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 582   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 583 }]>;
 584 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 585   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 586 }]>;
 587 def DSubReg_f64_other_reg : SDNodeXForm<imm, [{
 588   return CurDAG->getTargetConstant(5 + (1 - N->getZExtValue()), MVT::i32);
 589 }]>;
 590
 591 // Extract S sub-registers of Q/D registers.
 592 // (arm_ssubreg_0 is 1; arm_ssubreg_1 is 2; etc.)
 593 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 594   return CurDAG->getTargetConstant(1 + N->getZExtValue(), MVT::i32);
 595 }]>;
 596
 597 // Translate lane numbers from Q registers to D subregs.
 598 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 599   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 600 }]>;
 601 def SubReg_i16_lane : SDNodeXForm<imm, [{
 602   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 603 }]>;
 604 def SubReg_i32_lane : SDNodeXForm<imm, [{
 605   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 606 }]>;
 607
 608 //===----------------------------------------------------------------------===//
 609 // Instruction Classes
 610 //===----------------------------------------------------------------------===//
 611
 612 // Basic 2-register operations: single-, double- and quad-register.
 613 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 614            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 615            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 616   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 617         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 618         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
 619 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 620            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 621            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 622   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 623         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "",
 624         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 625 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 626            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 627            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 628   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 629         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt, "$dst, $src", "",
 630         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 631
 632 // Basic 2-register intrinsics, both double- and quad-register.
 633 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 634               bits<2> op17_16, bits<5> op11_7, bit op4,
 635               InstrItinClass itin, string OpcodeStr, string Dt,
 636               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 637   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 638         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 639         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 640 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 641               bits<2> op17_16, bits<5> op11_7, bit op4,
 642               InstrItinClass itin, string OpcodeStr, string Dt,
 643               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 644   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 645         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 646         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 647
 648 // Narrow 2-register intrinsics.
 649 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 650               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 651               InstrItinClass itin, string OpcodeStr, string Dt,
 652               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 653   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 654         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 655         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 656
 657 // Long 2-register intrinsics (currently only used for VMOVL).
 658 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 659               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 660               InstrItinClass itin, string OpcodeStr, string Dt,
 661               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 662   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
 663         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 664         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 665
 666 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 667 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
 668   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 669         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 670         OpcodeStr, Dt, "$dst1, $dst2",
 671         "$src1 = $dst1, $src2 = $dst2", []>;
 672 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 673                   InstrItinClass itin, string OpcodeStr, string Dt>
 674   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 675         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
 676         "$src1 = $dst1, $src2 = $dst2", []>;
 677
 678 // Basic 3-register operations: single-, double- and quad-register.
 679 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 680            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
 681            SDNode OpNode, bit Commutable>
 682   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 683         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
 684         OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
 685   let isCommutable = Commutable;
 686 }
 687
 688 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 689            InstrItinClass itin, string OpcodeStr, string Dt,
 690            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 691   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 692         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 693         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 694         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 695   let isCommutable = Commutable;
 696 }
 697 // Same as N3VD but no data type.
 698 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 699            InstrItinClass itin, string OpcodeStr,
 700            ValueType ResTy, ValueType OpTy,
 701            SDNode OpNode, bit Commutable>
 702   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
 703          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 704          OpcodeStr, "$dst, $src1, $src2", "",
 705          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
 706   let isCommutable = Commutable;
 707 }
 708 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
 709              InstrItinClass itin, string OpcodeStr, string Dt,
 710              ValueType Ty, SDNode ShOp>
 711   : N3V<0, 1, op21_20, op11_8, 1, 0,
 712         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 713         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 714         [(set (Ty DPR:$dst),
 715               (Ty (ShOp (Ty DPR:$src1),
 716                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2), imm:$lane)))))]>{
 717   let isCommutable = 0;
 718 }
 719 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
 720                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
 721   : N3V<0, 1, op21_20, op11_8, 1, 0,
 722         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 723         IIC_VMULi16D, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 724         [(set (Ty DPR:$dst),
 725               (Ty (ShOp (Ty DPR:$src1),
 726                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
 727   let isCommutable = 0;
 728 }
 729
 730 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 731            InstrItinClass itin, string OpcodeStr, string Dt,
 732            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 733   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 734         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 735         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 736         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 737   let isCommutable = Commutable;
 738 }
 739 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 740            InstrItinClass itin, string OpcodeStr,
 741            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 742   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
 743          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 744          OpcodeStr, "$dst, $src1, $src2", "",
 745          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
 746   let isCommutable = Commutable;
 747 }
 748 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
 749              InstrItinClass itin, string OpcodeStr, string Dt,
 750              ValueType ResTy, ValueType OpTy, SDNode ShOp>
 751   : N3V<1, 1, op21_20, op11_8, 1, 0,
 752         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 753         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 754         [(set (ResTy QPR:$dst),
 755               (ResTy (ShOp (ResTy QPR:$src1),
 756                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 757                                                 imm:$lane)))))]> {
 758   let isCommutable = 0;
 759 }
 760 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
 761                ValueType ResTy, ValueType OpTy, SDNode ShOp>
 762   : N3V<1, 1, op21_20, op11_8, 1, 0,
 763         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 764         IIC_VMULi16Q, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 765         [(set (ResTy QPR:$dst),
 766               (ResTy (ShOp (ResTy QPR:$src1),
 767                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 768                                                 imm:$lane)))))]> {
 769   let isCommutable = 0;
 770 }
 771
 772 // Basic 3-register intrinsics, both double- and quad-register.
 773 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 774               InstrItinClass itin, string OpcodeStr, string Dt,
 775               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
 776   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 777         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 778         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 779         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 780   let isCommutable = Commutable;
 781 }
 782 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 783                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
 784   : N3V<0, 1, op21_20, op11_8, 1, 0,
 785         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 786         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 787         [(set (Ty DPR:$dst),
 788               (Ty (IntOp (Ty DPR:$src1),
 789                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
 790                                            imm:$lane)))))]> {
 791   let isCommutable = 0;
 792 }
 793 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 794                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
 795   : N3V<0, 1, op21_20, op11_8, 1, 0,
 796         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 797         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 798         [(set (Ty DPR:$dst),
 799               (Ty (IntOp (Ty DPR:$src1),
 800                          (Ty (NEONvduplane (Ty DPR_8:$src2),
 801                                            imm:$lane)))))]> {
 802   let isCommutable = 0;
 803 }
 804
 805 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 806               InstrItinClass itin, string OpcodeStr, string Dt,
 807               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
 808   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 809         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 810         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 811         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 812   let isCommutable = Commutable;
 813 }
 814 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 815                 string OpcodeStr, string Dt,
 816                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 817   : N3V<1, 1, op21_20, op11_8, 1, 0,
 818         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 819         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 820         [(set (ResTy QPR:$dst),
 821               (ResTy (IntOp (ResTy QPR:$src1),
 822                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 823                                                  imm:$lane)))))]> {
 824   let isCommutable = 0;
 825 }
 826 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 827                   string OpcodeStr, string Dt,
 828                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 829   : N3V<1, 1, op21_20, op11_8, 1, 0,
 830         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 831         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 832         [(set (ResTy QPR:$dst),
 833               (ResTy (IntOp (ResTy QPR:$src1),
 834                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 835                                                  imm:$lane)))))]> {
 836   let isCommutable = 0;
 837 }
 838
 839 // Multiply-Add/Sub operations: single-, double- and quad-register.
 840 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 841                 InstrItinClass itin, string OpcodeStr, string Dt,
 842                 ValueType Ty, SDNode MulOp, SDNode OpNode>
 843   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 844         (outs DPR_VFP2:$dst),
 845         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), itin,
 846         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
 847
 848 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 849                 InstrItinClass itin, string OpcodeStr, string Dt,
 850                 ValueType Ty, SDNode MulOp, SDNode OpNode>
 851   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 852         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
 853         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
 854         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
 855                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
 856 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 857                   string OpcodeStr, string Dt,
 858                   ValueType Ty, SDNode MulOp, SDNode ShOp>
 859   : N3V<0, 1, op21_20, op11_8, 1, 0,
 860         (outs DPR:$dst),
 861         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 862         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 863         [(set (Ty DPR:$dst),
 864               (Ty (ShOp (Ty DPR:$src1),
 865                         (Ty (MulOp DPR:$src2,
 866                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
 867                                                      imm:$lane)))))))]>;
 868 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 869                     string OpcodeStr, string Dt,
 870                     ValueType Ty, SDNode MulOp, SDNode ShOp>
 871   : N3V<0, 1, op21_20, op11_8, 1, 0,
 872         (outs DPR:$dst),
 873         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 874         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 875         [(set (Ty DPR:$dst),
 876               (Ty (ShOp (Ty DPR:$src1),
 877                         (Ty (MulOp DPR:$src2,
 878                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
 879                                                      imm:$lane)))))))]>;
 880
 881 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 882                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
 883                 SDNode MulOp, SDNode OpNode>
 884   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 885         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
 886         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
 887         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
 888                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
 889 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 890                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
 891                   SDNode MulOp, SDNode ShOp>
 892   : N3V<1, 1, op21_20, op11_8, 1, 0,
 893         (outs QPR:$dst),
 894         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 895         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 896         [(set (ResTy QPR:$dst),
 897               (ResTy (ShOp (ResTy QPR:$src1),
 898                            (ResTy (MulOp QPR:$src2,
 899                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
 900                                                         imm:$lane)))))))]>;
 901 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 902                     string OpcodeStr, string Dt,
 903                     ValueType ResTy, ValueType OpTy,
 904                     SDNode MulOp, SDNode ShOp>
 905   : N3V<1, 1, op21_20, op11_8, 1, 0,
 906         (outs QPR:$dst),
 907         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 908         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 909         [(set (ResTy QPR:$dst),
 910               (ResTy (ShOp (ResTy QPR:$src1),
 911                            (ResTy (MulOp QPR:$src2,
 912                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
 913                                                         imm:$lane)))))))]>;
 914
 915 // Neon 3-argument intrinsics, both double- and quad-register.
 916 // The destination register is also used as the first source operand register.
 917 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 918                InstrItinClass itin, string OpcodeStr, string Dt,
 919                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 920   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 921         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
 922         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
 923         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
 924                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
 925 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 926                InstrItinClass itin, string OpcodeStr, string Dt,
 927                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 928   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 929         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
 930         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
 931         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
 932                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
 933
 934 // Neon Long 3-argument intrinsic.  The destination register is
 935 // a quad-register and is also used as the first source operand register.
 936 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 937                InstrItinClass itin, string OpcodeStr, string Dt,
 938                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 939   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 940         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), itin,
 941         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
 942         [(set QPR:$dst,
 943           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
 944 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 945                  string OpcodeStr, string Dt,
 946                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 947   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 948         (outs QPR:$dst),
 949         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 950         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 951         [(set (ResTy QPR:$dst),
 952               (ResTy (IntOp (ResTy QPR:$src1),
 953                             (OpTy DPR:$src2),
 954                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
 955                                                 imm:$lane)))))]>;
 956 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
 957                    InstrItinClass itin, string OpcodeStr, string Dt,
 958                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 959   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 960         (outs QPR:$dst),
 961         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 962         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
 963         [(set (ResTy QPR:$dst),
 964               (ResTy (IntOp (ResTy QPR:$src1),
 965                             (OpTy DPR:$src2),
 966                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
 967                                                 imm:$lane)))))]>;
 968
 969 // Narrowing 3-register intrinsics.
 970 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 971               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
 972               Intrinsic IntOp, bit Commutable>
 973   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 974         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VBINi4D,
 975         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 976         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
 977   let isCommutable = Commutable;
 978 }
 979
 980 // Long 3-register intrinsics.
 981 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 982               InstrItinClass itin, string OpcodeStr, string Dt,
 983               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
 984   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 985         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 986         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 987         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
 988   let isCommutable = Commutable;
 989 }
 990 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 991                 string OpcodeStr, string Dt,
 992                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 993   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 994         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 995         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 996         [(set (ResTy QPR:$dst),
 997               (ResTy (IntOp (OpTy DPR:$src1),
 998                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 999                                                 imm:$lane)))))]>;
1000 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1001                   InstrItinClass itin, string OpcodeStr, string Dt,
1002                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1003   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1004         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1005         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1006         [(set (ResTy QPR:$dst),
1007               (ResTy (IntOp (OpTy DPR:$src1),
1008                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1009                                                 imm:$lane)))))]>;
1010
1011 // Wide 3-register intrinsics.
1012 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1013               string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1014               Intrinsic IntOp, bit Commutable>
1015   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1016         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), IIC_VSUBiD,
1017         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1018         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
1019   let isCommutable = Commutable;
1020 }
1021
1022 // Pairwise long 2-register intrinsics, both double- and quad-register.
1023 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1024                 bits<2> op17_16, bits<5> op11_7, bit op4,
1025                 string OpcodeStr, string Dt,
1026                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1027   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1028         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1029         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1030 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1031                 bits<2> op17_16, bits<5> op11_7, bit op4,
1032                 string OpcodeStr, string Dt,
1033                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1034   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1035         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1036         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1037
1038 // Pairwise long 2-register accumulate intrinsics,
1039 // both double- and quad-register.
1040 // The destination register is also used as the first source operand register.
1041 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1042                  bits<2> op17_16, bits<5> op11_7, bit op4,
1043                  string OpcodeStr, string Dt,
1044                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1045   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1046         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1047         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1048         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1049 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1050                  bits<2> op17_16, bits<5> op11_7, bit op4,
1051                  string OpcodeStr, string Dt,
1052                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1053   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1054         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1055         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1056         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1057
1058 // Shift by immediate,
1059 // both double- and quad-register.
1060 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1061              InstrItinClass itin, string OpcodeStr, string Dt,
1062              ValueType Ty, SDNode OpNode>
1063   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1064            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), itin,
1065            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1066            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1067 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1068              InstrItinClass itin, string OpcodeStr, string Dt,
1069              ValueType Ty, SDNode OpNode>
1070   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1071            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
1072            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1073            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1074
1075 // Long shift by immediate.
1076 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1077              string OpcodeStr, string Dt,
1078              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1079   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1080            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VSHLiD,
1081            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1082            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1083                                           (i32 imm:$SIMM))))]>;
1084
1085 // Narrow shift by immediate.
1086 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1087              InstrItinClass itin, string OpcodeStr, string Dt,
1088              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1089   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1090            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
1091            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1092            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1093                                           (i32 imm:$SIMM))))]>;
1094
1095 // Shift right by immediate and accumulate,
1096 // both double- and quad-register.
1097 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1098                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1099   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1100            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), IIC_VPALiD,
1101            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1102            [(set DPR:$dst, (Ty (add DPR:$src1,
1103                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1104 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1105                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1106   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1107            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), IIC_VPALiD,
1108            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1109            [(set QPR:$dst, (Ty (add QPR:$src1,
1110                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1111
1112 // Shift by immediate and insert,
1113 // both double- and quad-register.
1114 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1115                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1116   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1117            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), IIC_VSHLiD,
1118            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1119            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1120 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1121                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1122   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1123            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), IIC_VSHLiQ,
1124            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1125            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1126
1127 // Convert, with fractional bits immediate,
1128 // both double- and quad-register.
1129 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1130               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1131               Intrinsic IntOp>
1132   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1133            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VUNAD,
1134            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1135            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1136 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1137               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1138               Intrinsic IntOp>
1139   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1140            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), IIC_VUNAQ,
1141            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1142            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1143
1144 //===----------------------------------------------------------------------===//
1145 // Multiclasses
1146 //===----------------------------------------------------------------------===//
1147
1148 // Abbreviations used in multiclass suffixes:
1149 //   Q = quarter int (8 bit) elements
1150 //   H = half int (16 bit) elements
1151 //   S = single int (32 bit) elements
1152 //   D = double int (64 bit) elements
1153
1154 // Neon 2-register vector operations -- for disassembly only.
1155
1156 // First with only element sizes of 8, 16 and 32 bits:
1157 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1158                        bits<5> op11_7, bit op4, string opc, string Dt,
1159                        string asm> {
1160   // 64-bit vector types.
1161   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1162                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1163                   opc, !strconcat(Dt, "8"), asm, "", []>;
1164   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1165                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1166                   opc, !strconcat(Dt, "16"), asm, "", []>;
1167   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1168                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1169                   opc, !strconcat(Dt, "32"), asm, "", []>;
1170   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1171                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1172                   opc, "f32", asm, "", []> {
1173     let Inst{10} = 1; // overwrite F = 1
1174   }
1175
1176   // 128-bit vector types.
1177   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1178                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1179                   opc, !strconcat(Dt, "8"), asm, "", []>;
1180   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1181                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1182                   opc, !strconcat(Dt, "16"), asm, "", []>;
1183   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1184                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1185                   opc, !strconcat(Dt, "32"), asm, "", []>;
1186   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1187                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1188                   opc, "f32", asm, "", []> {
1189     let Inst{10} = 1; // overwrite F = 1
1190   }
1191 }
1192
1193 // Neon 3-register vector operations.
1194
1195 // First with only element sizes of 8, 16 and 32 bits:
1196 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1197                    InstrItinClass itinD16, InstrItinClass itinD32,
1198                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1199                    string OpcodeStr, string Dt,
1200                    SDNode OpNode, bit Commutable = 0> {
1201   // 64-bit vector types.
1202   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1203                    OpcodeStr, !strconcat(Dt, "8"),
1204                    v8i8, v8i8, OpNode, Commutable>;
1205   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1206                    OpcodeStr, !strconcat(Dt, "16"),
1207                    v4i16, v4i16, OpNode, Commutable>;
1208   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1209                    OpcodeStr, !strconcat(Dt, "32"),
1210                    v2i32, v2i32, OpNode, Commutable>;
1211
1212   // 128-bit vector types.
1213   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1214                    OpcodeStr, !strconcat(Dt, "8"),
1215                    v16i8, v16i8, OpNode, Commutable>;
1216   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1217                    OpcodeStr, !strconcat(Dt, "16"),
1218                    v8i16, v8i16, OpNode, Commutable>;
1219   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1220                    OpcodeStr, !strconcat(Dt, "32"),
1221                    v4i32, v4i32, OpNode, Commutable>;
1222 }
1223
1224 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1225   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1226                        v4i16, ShOp>;
1227   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1228                      v2i32, ShOp>;
1229   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1230                        v8i16, v4i16, ShOp>;
1231   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1232                      v4i32, v2i32, ShOp>;
1233 }
1234
1235 // ....then also with element size 64 bits:
1236 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1237                     InstrItinClass itinD, InstrItinClass itinQ,
1238                     string OpcodeStr, string Dt,
1239                     SDNode OpNode, bit Commutable = 0>
1240   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1241             OpcodeStr, Dt, OpNode, Commutable> {
1242   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1243                    OpcodeStr, !strconcat(Dt, "64"),
1244                    v1i64, v1i64, OpNode, Commutable>;
1245   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1246                    OpcodeStr, !strconcat(Dt, "64"),
1247                    v2i64, v2i64, OpNode, Commutable>;
1248 }
1249
1250
1251 // Neon Narrowing 2-register vector intrinsics,
1252 //   source operand element sizes of 16, 32 and 64 bits:
1253 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1254                        bits<5> op11_7, bit op6, bit op4,
1255                        InstrItinClass itin, string OpcodeStr, string Dt,
1256                        Intrinsic IntOp> {
1257   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1258                       itin, OpcodeStr, !strconcat(Dt, "16"),
1259                       v8i8, v8i16, IntOp>;
1260   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1261                       itin, OpcodeStr, !strconcat(Dt, "32"),
1262                       v4i16, v4i32, IntOp>;
1263   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1264                       itin, OpcodeStr, !strconcat(Dt, "64"),
1265                       v2i32, v2i64, IntOp>;
1266 }
1267
1268
1269 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1270 //   source operand element sizes of 16, 32 and 64 bits:
1271 multiclass N2VLInt_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1272                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1273   def v8i16 : N2VLInt<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1274                       OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1275   def v4i32 : N2VLInt<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1276                       OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1277   def v2i64 : N2VLInt<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1278                       OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1279 }
1280
1281
1282 // Neon 3-register vector intrinsics.
1283
1284 // First with only element sizes of 16 and 32 bits:
1285 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1286                      InstrItinClass itinD16, InstrItinClass itinD32,
1287                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1288                      string OpcodeStr, string Dt,
1289                      Intrinsic IntOp, bit Commutable = 0> {
1290   // 64-bit vector types.
1291   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, itinD16,
1292                       OpcodeStr, !strconcat(Dt, "16"),
1293                       v4i16, v4i16, IntOp, Commutable>;
1294   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, itinD32,
1295                       OpcodeStr, !strconcat(Dt, "32"),
1296                       v2i32, v2i32, IntOp, Commutable>;
1297
1298   // 128-bit vector types.
1299   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, itinQ16,
1300                       OpcodeStr, !strconcat(Dt, "16"),
1301                       v8i16, v8i16, IntOp, Commutable>;
1302   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, itinQ32,
1303                       OpcodeStr, !strconcat(Dt, "32"),
1304                       v4i32, v4i32, IntOp, Commutable>;
1305 }
1306
1307 multiclass N3VIntSL_HS<bits<4> op11_8,
1308                        InstrItinClass itinD16, InstrItinClass itinD32,
1309                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1310                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1311   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1312                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1313   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1314                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1315   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1316                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1317   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1318                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1319 }
1320
1321 // ....then also with element size of 8 bits:
1322 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1323                       InstrItinClass itinD16, InstrItinClass itinD32,
1324                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1325                       string OpcodeStr, string Dt,
1326                       Intrinsic IntOp, bit Commutable = 0>
1327   : N3VInt_HS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1328               OpcodeStr, Dt, IntOp, Commutable> {
1329   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, itinD16,
1330                       OpcodeStr, !strconcat(Dt, "8"),
1331                       v8i8, v8i8, IntOp, Commutable>;
1332   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, itinQ16,
1333                       OpcodeStr, !strconcat(Dt, "8"),
1334                       v16i8, v16i8, IntOp, Commutable>;
1335 }
1336
1337 // ....then also with element size of 64 bits:
1338 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1339                        InstrItinClass itinD16, InstrItinClass itinD32,
1340                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1341                        string OpcodeStr, string Dt,
1342                        Intrinsic IntOp, bit Commutable = 0>
1343   : N3VInt_QHS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1344                OpcodeStr, Dt, IntOp, Commutable> {
1345   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, itinD32,
1346                       OpcodeStr, !strconcat(Dt, "64"),
1347                       v1i64, v1i64, IntOp, Commutable>;
1348   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, itinQ32,
1349                       OpcodeStr, !strconcat(Dt, "64"),
1350                       v2i64, v2i64, IntOp, Commutable>;
1351 }
1352
1353
1354 // Neon Narrowing 3-register vector intrinsics,
1355 //   source operand element sizes of 16, 32 and 64 bits:
1356 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1357                        string OpcodeStr, string Dt,
1358                        Intrinsic IntOp, bit Commutable = 0> {
1359   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
1360                       OpcodeStr, !strconcat(Dt, "16"),
1361                       v8i8, v8i16, IntOp, Commutable>;
1362   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
1363                       OpcodeStr, !strconcat(Dt, "32"),
1364                       v4i16, v4i32, IntOp, Commutable>;
1365   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
1366                       OpcodeStr, !strconcat(Dt, "64"),
1367                       v2i32, v2i64, IntOp, Commutable>;
1368 }
1369
1370
1371 // Neon Long 3-register vector intrinsics.
1372
1373 // First with only element sizes of 16 and 32 bits:
1374 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1375                       InstrItinClass itin, string OpcodeStr, string Dt,
1376                       Intrinsic IntOp, bit Commutable = 0> {
1377   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin,
1378                       OpcodeStr, !strconcat(Dt, "16"),
1379                       v4i32, v4i16, IntOp, Commutable>;
1380   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin,
1381                       OpcodeStr, !strconcat(Dt, "32"),
1382                       v2i64, v2i32, IntOp, Commutable>;
1383 }
1384
1385 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1386                         InstrItinClass itin, string OpcodeStr, string Dt,
1387                         Intrinsic IntOp> {
1388   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1389                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1390   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1391                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1392 }
1393
1394 // ....then also with element size of 8 bits:
1395 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1396                        InstrItinClass itin, string OpcodeStr, string Dt,
1397                        Intrinsic IntOp, bit Commutable = 0>
1398   : N3VLInt_HS<op24, op23, op11_8, op4, itin, OpcodeStr, Dt,
1399                IntOp, Commutable> {
1400   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin,
1401                       OpcodeStr, !strconcat(Dt, "8"),
1402                       v8i16, v8i8, IntOp, Commutable>;
1403 }
1404
1405
1406 // Neon Wide 3-register vector intrinsics,
1407 //   source operand element sizes of 8, 16 and 32 bits:
1408 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1409                        string OpcodeStr, string Dt,
1410                        Intrinsic IntOp, bit Commutable = 0> {
1411   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4,
1412                       OpcodeStr, !strconcat(Dt, "8"),
1413                       v8i16, v8i8, IntOp, Commutable>;
1414   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4,
1415                       OpcodeStr, !strconcat(Dt, "16"),
1416                       v4i32, v4i16, IntOp, Commutable>;
1417   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4,
1418                       OpcodeStr, !strconcat(Dt, "32"),
1419                       v2i64, v2i32, IntOp, Commutable>;
1420 }
1421
1422
1423 // Neon Multiply-Op vector operations,
1424 //   element sizes of 8, 16 and 32 bits:
1425 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1426                         InstrItinClass itinD16, InstrItinClass itinD32,
1427                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1428                         string OpcodeStr, string Dt, SDNode OpNode> {
1429   // 64-bit vector types.
1430   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1431                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
1432   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1433                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
1434   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1435                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
1436
1437   // 128-bit vector types.
1438   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1439                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
1440   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1441                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
1442   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1443                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
1444 }
1445
1446 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1447                          InstrItinClass itinD16, InstrItinClass itinD32,
1448                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1449                          string OpcodeStr, string Dt, SDNode ShOp> {
1450   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1451                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
1452   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1453                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
1454   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1455                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
1456                             mul, ShOp>;
1457   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1458                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
1459                           mul, ShOp>;
1460 }
1461
1462 // Neon 3-argument intrinsics,
1463 //   element sizes of 8, 16 and 32 bits:
1464 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1465                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1466   // 64-bit vector types.
1467   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1468                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1469   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1470                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
1471   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32D,
1472                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
1473
1474   // 128-bit vector types.
1475   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16Q,
1476                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
1477   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16Q,
1478                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
1479   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32Q,
1480                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
1481 }
1482
1483
1484 // Neon Long 3-argument intrinsics.
1485
1486 // First with only element sizes of 16 and 32 bits:
1487 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1488                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1489   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1490                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1491   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi16D,
1492                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1493 }
1494
1495 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1496                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1497   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1498                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
1499   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1500                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1501 }
1502
1503 // ....then also with element size of 8 bits:
1504 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1505                         string OpcodeStr, string Dt, Intrinsic IntOp>
1506   : N3VLInt3_HS<op24, op23, op11_8, op4, OpcodeStr, Dt, IntOp> {
1507   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1508                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1509 }
1510
1511
1512 // Neon 2-register vector intrinsics,
1513 //   element sizes of 8, 16 and 32 bits:
1514 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1515                       bits<5> op11_7, bit op4,
1516                       InstrItinClass itinD, InstrItinClass itinQ,
1517                       string OpcodeStr, string Dt, Intrinsic IntOp> {
1518   // 64-bit vector types.
1519   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1520                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1521   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1522                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
1523   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1524                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
1525
1526   // 128-bit vector types.
1527   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1528                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
1529   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1530                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
1531   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1532                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
1533 }
1534
1535
1536 // Neon Pairwise long 2-register intrinsics,
1537 //   element sizes of 8, 16 and 32 bits:
1538 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1539                         bits<5> op11_7, bit op4,
1540                         string OpcodeStr, string Dt, Intrinsic IntOp> {
1541   // 64-bit vector types.
1542   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1543                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1544   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1545                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1546   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1547                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1548
1549   // 128-bit vector types.
1550   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1551                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1552   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1553                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1554   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1555                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1556 }
1557
1558
1559 // Neon Pairwise long 2-register accumulate intrinsics,
1560 //   element sizes of 8, 16 and 32 bits:
1561 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1562                          bits<5> op11_7, bit op4,
1563                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1564   // 64-bit vector types.
1565   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1566                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1567   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1568                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1569   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1570                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1571
1572   // 128-bit vector types.
1573   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1574                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1575   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1576                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1577   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1578                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1579 }
1580
1581
1582 // Neon 2-register vector shift by immediate,
1583 //   element sizes of 8, 16, 32 and 64 bits:
1584 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1585                       InstrItinClass itin, string OpcodeStr, string Dt,
1586                       SDNode OpNode> {
1587   // 64-bit vector types.
1588   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1589                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
1590     let Inst{21-19} = 0b001; // imm6 = 001xxx
1591   }
1592   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1593                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
1594     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1595   }
1596   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1597                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
1598     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1599   }
1600   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, itin,
1601                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
1602                              // imm6 = xxxxxx
1603
1604   // 128-bit vector types.
1605   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1606                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
1607     let Inst{21-19} = 0b001; // imm6 = 001xxx
1608   }
1609   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1610                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
1611     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1612   }
1613   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1614                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
1615     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1616   }
1617   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, itin,
1618                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
1619                              // imm6 = xxxxxx
1620 }
1621
1622
1623 // Neon Shift-Accumulate vector operations,
1624 //   element sizes of 8, 16, 32 and 64 bits:
1625 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1626                          string OpcodeStr, string Dt, SDNode ShOp> {
1627   // 64-bit vector types.
1628   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
1629                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
1630     let Inst{21-19} = 0b001; // imm6 = 001xxx
1631   }
1632   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1633                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
1634     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1635   }
1636   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1637                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
1638     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1639   }
1640   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
1641                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
1642                              // imm6 = xxxxxx
1643
1644   // 128-bit vector types.
1645   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1646                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
1647     let Inst{21-19} = 0b001; // imm6 = 001xxx
1648   }
1649   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1650                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
1651     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1652   }
1653   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1654                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
1655     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1656   }
1657   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
1658                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
1659                              // imm6 = xxxxxx
1660 }
1661
1662
1663 // Neon Shift-Insert vector operations,
1664 //   element sizes of 8, 16, 32 and 64 bits:
1665 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1666                          string OpcodeStr, SDNode ShOp> {
1667   // 64-bit vector types.
1668   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
1669                         OpcodeStr, "8", v8i8, ShOp> {
1670     let Inst{21-19} = 0b001; // imm6 = 001xxx
1671   }
1672   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
1673                         OpcodeStr, "16", v4i16, ShOp> {
1674     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1675   }
1676   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
1677                         OpcodeStr, "32", v2i32, ShOp> {
1678     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1679   }
1680   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
1681                         OpcodeStr, "64", v1i64, ShOp>;
1682                              // imm6 = xxxxxx
1683
1684   // 128-bit vector types.
1685   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
1686                         OpcodeStr, "8", v16i8, ShOp> {
1687     let Inst{21-19} = 0b001; // imm6 = 001xxx
1688   }
1689   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
1690                         OpcodeStr, "16", v8i16, ShOp> {
1691     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1692   }
1693   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
1694                         OpcodeStr, "32", v4i32, ShOp> {
1695     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1696   }
1697   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
1698                         OpcodeStr, "64", v2i64, ShOp>;
1699                              // imm6 = xxxxxx
1700 }
1701
1702 // Neon Shift Long operations,
1703 //   element sizes of 8, 16, 32 bits:
1704 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1705                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
1706   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1707                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
1708     let Inst{21-19} = 0b001; // imm6 = 001xxx
1709   }
1710   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1711                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
1712     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1713   }
1714   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1715                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
1716     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1717   }
1718 }
1719
1720 // Neon Shift Narrow operations,
1721 //   element sizes of 16, 32, 64 bits:
1722 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1723                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
1724                       SDNode OpNode> {
1725   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1726                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
1727     let Inst{21-19} = 0b001; // imm6 = 001xxx
1728   }
1729   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1730                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
1731     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1732   }
1733   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1734                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
1735     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1736   }
1737 }
1738
1739 //===----------------------------------------------------------------------===//
1740 // Instruction Definitions.
1741 //===----------------------------------------------------------------------===//
1742
1743 // Vector Add Operations.
1744
1745 //   VADD     : Vector Add (integer and floating-point)
1746 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
1747                          add, 1>;
1748 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
1749                      v2f32, v2f32, fadd, 1>;
1750 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
1751                      v4f32, v4f32, fadd, 1>;
1752 //   VADDL    : Vector Add Long (Q = D + D)
1753 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, "vaddl", "s",
1754                             int_arm_neon_vaddls, 1>;
1755 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, "vaddl", "u",
1756                             int_arm_neon_vaddlu, 1>;
1757 //   VADDW    : Vector Add Wide (Q = Q + D)
1758 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw", "s", int_arm_neon_vaddws, 0>;
1759 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw", "u", int_arm_neon_vaddwu, 0>;
1760 //   VHADD    : Vector Halving Add
1761 defm VHADDs   : N3VInt_QHS<0,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1762                            IIC_VBINi4Q, "vhadd", "s", int_arm_neon_vhadds, 1>;
1763 defm VHADDu   : N3VInt_QHS<1,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1764                            IIC_VBINi4Q, "vhadd", "u", int_arm_neon_vhaddu, 1>;
1765 //   VRHADD   : Vector Rounding Halving Add
1766 defm VRHADDs  : N3VInt_QHS<0,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1767                            IIC_VBINi4Q, "vrhadd", "s", int_arm_neon_vrhadds, 1>;
1768 defm VRHADDu  : N3VInt_QHS<1,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1769                            IIC_VBINi4Q, "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
1770 //   VQADD    : Vector Saturating Add
1771 defm VQADDs   : N3VInt_QHSD<0,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1772                             IIC_VBINi4Q, "vqadd", "s", int_arm_neon_vqadds, 1>;
1773 defm VQADDu   : N3VInt_QHSD<1,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1774                             IIC_VBINi4Q, "vqadd", "u", int_arm_neon_vqaddu, 1>;
1775 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
1776 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
1777                             int_arm_neon_vaddhn, 1>;
1778 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
1779 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
1780                             int_arm_neon_vraddhn, 1>;
1781
1782 // Vector Multiply Operations.
1783
1784 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
1785 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
1786                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
1787 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16D, "vmul", "p8",
1788                         v8i8, v8i8, int_arm_neon_vmulp, 1>;
1789 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16Q, "vmul", "p8",
1790                         v16i8, v16i8, int_arm_neon_vmulp, 1>;
1791 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
1792                      v2f32, v2f32, fmul, 1>;
1793 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
1794                      v4f32, v4f32, fmul, 1>;
1795 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
1796 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
1797 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
1798                        v2f32, fmul>;
1799
1800 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
1801                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1802           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
1803                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
1804                                       (DSubReg_i16_reg imm:$lane))),
1805                               (SubReg_i16_lane imm:$lane)))>;
1806 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
1807                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1808           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
1809                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
1810                                       (DSubReg_i32_reg imm:$lane))),
1811                               (SubReg_i32_lane imm:$lane)))>;
1812 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
1813                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
1814           (v4f32 (VMULslfq (v4f32 QPR:$src1),
1815                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
1816                                    (DSubReg_i32_reg imm:$lane))),
1817                            (SubReg_i32_lane imm:$lane)))>;
1818
1819 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
1820 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
1821                           IIC_VMULi16Q, IIC_VMULi32Q,
1822                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
1823 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
1824                             IIC_VMULi16Q, IIC_VMULi32Q,
1825                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
1826 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
1827                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
1828                                                             imm:$lane)))),
1829           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
1830                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
1831                                          (DSubReg_i16_reg imm:$lane))),
1832                                  (SubReg_i16_lane imm:$lane)))>;
1833 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
1834                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
1835                                                             imm:$lane)))),
1836           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
1837                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
1838                                          (DSubReg_i32_reg imm:$lane))),
1839                                  (SubReg_i32_lane imm:$lane)))>;
1840
1841 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
1842 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
1843                             IIC_VMULi16Q, IIC_VMULi32Q,
1844                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
1845 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
1846                               IIC_VMULi16Q, IIC_VMULi32Q,
1847                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
1848 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
1849                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
1850                                                              imm:$lane)))),
1851           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
1852                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
1853                                           (DSubReg_i16_reg imm:$lane))),
1854                                   (SubReg_i16_lane imm:$lane)))>;
1855 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
1856                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
1857                                                              imm:$lane)))),
1858           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
1859                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
1860                                           (DSubReg_i32_reg imm:$lane))),
1861                                   (SubReg_i32_lane imm:$lane)))>;
1862
1863 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
1864 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, "vmull", "s",
1865                             int_arm_neon_vmulls, 1>;
1866 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, "vmull", "u",
1867                             int_arm_neon_vmullu, 1>;
1868 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
1869                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
1870 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s",
1871                              int_arm_neon_vmulls>;
1872 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u",
1873                              int_arm_neon_vmullu>;
1874
1875 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
1876 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, "vqdmull", "s",
1877                            int_arm_neon_vqdmull, 1>;
1878 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D, "vqdmull", "s",
1879                              int_arm_neon_vqdmull>;
1880
1881 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
1882
1883 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
1884 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
1885                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
1886 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
1887                           v2f32, fmul, fadd>;
1888 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
1889                           v4f32, fmul, fadd>;
1890 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
1891                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
1892 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
1893                             v2f32, fmul, fadd>;
1894 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
1895                             v4f32, v2f32, fmul, fadd>;
1896
1897 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
1898                   (mul (v8i16 QPR:$src2),
1899                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
1900           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
1901                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
1902                                       (DSubReg_i16_reg imm:$lane))),
1903                               (SubReg_i16_lane imm:$lane)))>;
1904
1905 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
1906                   (mul (v4i32 QPR:$src2),
1907                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
1908           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
1909                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
1910                                       (DSubReg_i32_reg imm:$lane))),
1911                               (SubReg_i32_lane imm:$lane)))>;
1912
1913 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
1914                   (fmul (v4f32 QPR:$src2),
1915                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
1916           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
1917                            (v4f32 QPR:$src2),
1918                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
1919                                    (DSubReg_i32_reg imm:$lane))),
1920                            (SubReg_i32_lane imm:$lane)))>;
1921
1922 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
1923 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, "vmlal", "s", int_arm_neon_vmlals>;
1924 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, "vmlal", "u", int_arm_neon_vmlalu>;
1925
1926 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal", "s", int_arm_neon_vmlals>;
1927 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal", "u", int_arm_neon_vmlalu>;
1928
1929 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
1930 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, "vqdmlal", "s",
1931                             int_arm_neon_vqdmlal>;
1932 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
1933
1934 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
1935 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
1936                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
1937 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
1938                           v2f32, fmul, fsub>;
1939 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
1940                           v4f32, fmul, fsub>;
1941 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
1942                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
1943 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
1944                             v2f32, fmul, fsub>;
1945 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
1946                             v4f32, v2f32, fmul, fsub>;
1947
1948 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
1949                   (mul (v8i16 QPR:$src2),
1950                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
1951           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
1952                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
1953                                       (DSubReg_i16_reg imm:$lane))),
1954                               (SubReg_i16_lane imm:$lane)))>;
1955
1956 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
1957                   (mul (v4i32 QPR:$src2),
1958                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
1959           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
1960                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
1961                                       (DSubReg_i32_reg imm:$lane))),
1962                               (SubReg_i32_lane imm:$lane)))>;
1963
1964 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
1965                   (fmul (v4f32 QPR:$src2),
1966                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
1967           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
1968                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
1969                                    (DSubReg_i32_reg imm:$lane))),
1970                            (SubReg_i32_lane imm:$lane)))>;
1971
1972 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
1973 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, "vmlsl", "s", int_arm_neon_vmlsls>;
1974 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, "vmlsl", "u", int_arm_neon_vmlslu>;
1975
1976 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl", "s", int_arm_neon_vmlsls>;
1977 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl", "u", int_arm_neon_vmlslu>;
1978
1979 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
1980 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, "vqdmlsl", "s",
1981                             int_arm_neon_vqdmlsl>;
1982 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
1983
1984 // Vector Subtract Operations.
1985
1986 //   VSUB     : Vector Subtract (integer and floating-point)
1987 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
1988                          "vsub", "i", sub, 0>;
1989 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
1990                      v2f32, v2f32, fsub, 0>;
1991 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
1992                      v4f32, v4f32, fsub, 0>;
1993 //   VSUBL    : Vector Subtract Long (Q = D - D)
1994 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, "vsubl", "s",
1995                             int_arm_neon_vsubls, 1>;
1996 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, "vsubl", "u",
1997                             int_arm_neon_vsublu, 1>;
1998 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
1999 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw", "s", int_arm_neon_vsubws, 0>;
2000 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw", "u", int_arm_neon_vsubwu, 0>;
2001 //   VHSUB    : Vector Halving Subtract
2002 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D,
2003                            IIC_VBINi4Q, IIC_VBINi4Q,
2004                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2005 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D,
2006                            IIC_VBINi4Q, IIC_VBINi4Q,
2007                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2008 //   VQSUB    : Vector Saturing Subtract
2009 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D,
2010                             IIC_VBINi4Q, IIC_VBINi4Q,
2011                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2012 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D,
2013                             IIC_VBINi4Q, IIC_VBINi4Q,
2014                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2015 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2016 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2017                             int_arm_neon_vsubhn, 0>;
2018 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2019 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2020                             int_arm_neon_vrsubhn, 0>;
2021
2022 // Vector Comparisons.
2023
2024 //   VCEQ     : Vector Compare Equal
2025 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2026                         IIC_VBINi4Q, "vceq", "i", NEONvceq, 1>;
2027 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2028                      NEONvceq, 1>;
2029 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2030                      NEONvceq, 1>;
2031 // For disassembly only.
2032 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2033                            "$dst, $src, #0">;
2034
2035 //   VCGE     : Vector Compare Greater Than or Equal
2036 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2037                         IIC_VBINi4Q, "vcge", "s", NEONvcge, 0>;
2038 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2039                         IIC_VBINi4Q, "vcge", "u", NEONvcgeu, 0>;
2040 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32",
2041                      v2i32, v2f32, NEONvcge, 0>;
2042 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2043                      NEONvcge, 0>;
2044 // For disassembly only.
2045 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2046                             "$dst, $src, #0">;
2047 // For disassembly only.
2048 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2049                             "$dst, $src, #0">;
2050
2051 //   VCGT     : Vector Compare Greater Than
2052 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2053                         IIC_VBINi4Q, "vcgt", "s", NEONvcgt, 0>;
2054 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2055                         IIC_VBINi4Q, "vcgt", "u", NEONvcgtu, 0>;
2056 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2057                      NEONvcgt, 0>;
2058 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2059                      NEONvcgt, 0>;
2060 // For disassembly only.
2061 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2062                             "$dst, $src, #0">;
2063 // For disassembly only.
2064 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2065                             "$dst, $src, #0">;
2066
2067 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2068 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, IIC_VBIND, "vacge", "f32",
2069                         v2i32, v2f32, int_arm_neon_vacged, 0>;
2070 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, IIC_VBINQ, "vacge", "f32",
2071                         v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2072 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2073 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, IIC_VBIND, "vacgt", "f32",
2074                         v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2075 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, IIC_VBINQ, "vacgt", "f32",
2076                         v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2077 //   VTST     : Vector Test Bits
2078 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2079                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2080
2081 // Vector Bitwise Operations.
2082
2083 //   VAND     : Vector Bitwise AND
2084 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2085                       v2i32, v2i32, and, 1>;
2086 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2087                       v4i32, v4i32, and, 1>;
2088
2089 //   VEOR     : Vector Bitwise Exclusive OR
2090 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2091                       v2i32, v2i32, xor, 1>;
2092 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2093                       v4i32, v4i32, xor, 1>;
2094
2095 //   VORR     : Vector Bitwise OR
2096 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
2097                       v2i32, v2i32, or, 1>;
2098 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
2099                       v4i32, v4i32, or, 1>;
2100
2101 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2102 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2103                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
2104                     "vbic", "$dst, $src1, $src2", "",
2105                     [(set DPR:$dst, (v2i32 (and DPR:$src1,
2106                                                 (vnot_conv DPR:$src2))))]>;
2107 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2108                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
2109                     "vbic", "$dst, $src1, $src2", "",
2110                     [(set QPR:$dst, (v4i32 (and QPR:$src1,
2111                                                 (vnot_conv QPR:$src2))))]>;
2112
2113 //   VORN     : Vector Bitwise OR NOT
2114 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2115                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
2116                     "vorn", "$dst, $src1, $src2", "",
2117                     [(set DPR:$dst, (v2i32 (or DPR:$src1,
2118                                                (vnot_conv DPR:$src2))))]>;
2119 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2120                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
2121                     "vorn", "$dst, $src1, $src2", "",
2122                     [(set QPR:$dst, (v4i32 (or QPR:$src1,
2123                                                (vnot_conv QPR:$src2))))]>;
2124
2125 //   VMVN     : Vector Bitwise NOT
2126 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2127                     (outs DPR:$dst), (ins DPR:$src), IIC_VSHLiD,
2128                     "vmvn", "$dst, $src", "",
2129                     [(set DPR:$dst, (v2i32 (vnot DPR:$src)))]>;
2130 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2131                     (outs QPR:$dst), (ins QPR:$src), IIC_VSHLiD,
2132                     "vmvn", "$dst, $src", "",
2133                     [(set QPR:$dst, (v4i32 (vnot QPR:$src)))]>;
2134 def : Pat<(v2i32 (vnot_conv DPR:$src)), (VMVNd DPR:$src)>;
2135 def : Pat<(v4i32 (vnot_conv QPR:$src)), (VMVNq QPR:$src)>;
2136
2137 //   VBSL     : Vector Bitwise Select
2138 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2139                     (ins DPR:$src1, DPR:$src2, DPR:$src3), IIC_VCNTiD,
2140                     "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2141                     [(set DPR:$dst,
2142                       (v2i32 (or (and DPR:$src2, DPR:$src1),
2143                                  (and DPR:$src3, (vnot_conv DPR:$src1)))))]>;
2144 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2145                     (ins QPR:$src1, QPR:$src2, QPR:$src3), IIC_VCNTiQ,
2146                     "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2147                     [(set QPR:$dst,
2148                       (v4i32 (or (and QPR:$src2, QPR:$src1),
2149                                  (and QPR:$src3, (vnot_conv QPR:$src1)))))]>;
2150
2151 //   VBIF     : Vector Bitwise Insert if False
2152 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2153 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2154                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2155                      IIC_VBINiD, "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2156                      [/* For disassembly only; pattern left blank */]>;
2157 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2158                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2159                      IIC_VBINiQ, "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2160                      [/* For disassembly only; pattern left blank */]>;
2161
2162 //   VBIT     : Vector Bitwise Insert if True
2163 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2164 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2165                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2166                      IIC_VBINiD, "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2167                      [/* For disassembly only; pattern left blank */]>;
2168 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2169                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2170                      IIC_VBINiQ, "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2171                      [/* For disassembly only; pattern left blank */]>;
2172
2173 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2174 // for equivalent operations with different register constraints; it just
2175 // inserts copies.
2176
2177 // Vector Absolute Differences.
2178
2179 //   VABD     : Vector Absolute Difference
2180 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D,
2181                            IIC_VBINi4Q, IIC_VBINi4Q,
2182                            "vabd", "s", int_arm_neon_vabds, 0>;
2183 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D,
2184                            IIC_VBINi4Q, IIC_VBINi4Q,
2185                            "vabd", "u", int_arm_neon_vabdu, 0>;
2186 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, IIC_VBIND,
2187                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 0>;
2188 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, IIC_VBINQ,
2189                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 0>;
2190
2191 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
2192 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VBINi4Q,
2193                             "vabdl", "s", int_arm_neon_vabdls, 0>;
2194 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VBINi4Q,
2195                              "vabdl", "u", int_arm_neon_vabdlu, 0>;
2196
2197 //   VABA     : Vector Absolute Difference and Accumulate
2198 defm VABAs    : N3VInt3_QHS<0,0,0b0111,1, "vaba", "s", int_arm_neon_vabas>;
2199 defm VABAu    : N3VInt3_QHS<1,0,0b0111,1, "vaba", "u", int_arm_neon_vabau>;
2200
2201 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
2202 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, "vabal", "s", int_arm_neon_vabals>;
2203 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, "vabal", "u", int_arm_neon_vabalu>;
2204
2205 // Vector Maximum and Minimum.
2206
2207 //   VMAX     : Vector Maximum
2208 defm VMAXs    : N3VInt_QHS<0,0,0b0110,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2209                            IIC_VBINi4Q, "vmax", "s", int_arm_neon_vmaxs, 1>;
2210 defm VMAXu    : N3VInt_QHS<1,0,0b0110,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2211                            IIC_VBINi4Q, "vmax", "u", int_arm_neon_vmaxu, 1>;
2212 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, IIC_VBIND, "vmax", "f32",
2213                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
2214 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, IIC_VBINQ, "vmax", "f32",
2215                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
2216
2217 //   VMIN     : Vector Minimum
2218 defm VMINs    : N3VInt_QHS<0,0,0b0110,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2219                            IIC_VBINi4Q, "vmin", "s", int_arm_neon_vmins, 1>;
2220 defm VMINu    : N3VInt_QHS<1,0,0b0110,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2221                            IIC_VBINi4Q, "vmin", "u", int_arm_neon_vminu, 1>;
2222 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, IIC_VBIND, "vmin", "f32",
2223                         v2f32, v2f32, int_arm_neon_vmins, 1>;
2224 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, IIC_VBINQ, "vmin", "f32",
2225                         v4f32, v4f32, int_arm_neon_vmins, 1>;
2226
2227 // Vector Pairwise Operations.
2228
2229 //   VPADD    : Vector Pairwise Add
2230 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, IIC_VBINiD, "vpadd", "i8",
2231                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
2232 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, IIC_VBINiD, "vpadd", "i16",
2233                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
2234 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, IIC_VBINiD, "vpadd", "i32",
2235                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
2236 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, IIC_VBIND, "vpadd", "f32",
2237                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
2238
2239 //   VPADDL   : Vector Pairwise Add Long
2240 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
2241                              int_arm_neon_vpaddls>;
2242 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
2243                              int_arm_neon_vpaddlu>;
2244
2245 //   VPADAL   : Vector Pairwise Add and Accumulate Long
2246 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
2247                               int_arm_neon_vpadals>;
2248 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
2249                               int_arm_neon_vpadalu>;
2250
2251 //   VPMAX    : Vector Pairwise Maximum
2252 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax", "s8",
2253                         v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
2254 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax", "s16",
2255                         v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
2256 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax", "s32",
2257                         v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
2258 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax", "u8",
2259                         v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
2260 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax", "u16",
2261                         v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
2262 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax", "u32",
2263                         v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
2264 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, IIC_VBINi4D, "vpmax", "f32",
2265                         v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
2266
2267 //   VPMIN    : Vector Pairwise Minimum
2268 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin", "s8",
2269                         v8i8, v8i8, int_arm_neon_vpmins, 0>;
2270 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin", "s16",
2271                         v4i16, v4i16, int_arm_neon_vpmins, 0>;
2272 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin", "s32",
2273                         v2i32, v2i32, int_arm_neon_vpmins, 0>;
2274 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin", "u8",
2275                         v8i8, v8i8, int_arm_neon_vpminu, 0>;
2276 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin", "u16",
2277                         v4i16, v4i16, int_arm_neon_vpminu, 0>;
2278 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin", "u32",
2279                         v2i32, v2i32, int_arm_neon_vpminu, 0>;
2280 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, IIC_VBINi4D, "vpmin", "f32",
2281                         v2f32, v2f32, int_arm_neon_vpmins, 0>;
2282
2283 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
2284
2285 //   VRECPE   : Vector Reciprocal Estimate
2286 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2287                         IIC_VUNAD, "vrecpe", "u32",
2288                         v2i32, v2i32, int_arm_neon_vrecpe>;
2289 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2290                         IIC_VUNAQ, "vrecpe", "u32",
2291                         v4i32, v4i32, int_arm_neon_vrecpe>;
2292 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2293                         IIC_VUNAD, "vrecpe", "f32",
2294                         v2f32, v2f32, int_arm_neon_vrecpe>;
2295 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2296                         IIC_VUNAQ, "vrecpe", "f32",
2297                         v4f32, v4f32, int_arm_neon_vrecpe>;
2298
2299 //   VRECPS   : Vector Reciprocal Step
2300 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1,
2301                         IIC_VRECSD, "vrecps", "f32",
2302                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
2303 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1,
2304                         IIC_VRECSQ, "vrecps", "f32",
2305                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
2306
2307 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
2308 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2309                          IIC_VUNAD, "vrsqrte", "u32",
2310                          v2i32, v2i32, int_arm_neon_vrsqrte>;
2311 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2312                          IIC_VUNAQ, "vrsqrte", "u32",
2313                          v4i32, v4i32, int_arm_neon_vrsqrte>;
2314 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2315                          IIC_VUNAD, "vrsqrte", "f32",
2316                          v2f32, v2f32, int_arm_neon_vrsqrte>;
2317 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2318                          IIC_VUNAQ, "vrsqrte", "f32",
2319                          v4f32, v4f32, int_arm_neon_vrsqrte>;
2320
2321 //   VRSQRTS  : Vector Reciprocal Square Root Step
2322 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1,
2323                         IIC_VRECSD, "vrsqrts", "f32",
2324                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
2325 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1,
2326                         IIC_VRECSQ, "vrsqrts", "f32",
2327                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
2328
2329 // Vector Shifts.
2330
2331 //   VSHL     : Vector Shift
2332 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2333                             IIC_VSHLiQ, "vshl", "s", int_arm_neon_vshifts, 0>;
2334 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2335                             IIC_VSHLiQ, "vshl", "u", int_arm_neon_vshiftu, 0>;
2336 //   VSHL     : Vector Shift Left (Immediate)
2337 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
2338 //   VSHR     : Vector Shift Right (Immediate)
2339 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs>;
2340 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru>;
2341
2342 //   VSHLL    : Vector Shift Left Long
2343 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
2344 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
2345
2346 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2347 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
2348                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
2349                 ValueType OpTy, SDNode OpNode>
2350   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
2351            ResTy, OpTy, OpNode> {
2352   let Inst{21-16} = op21_16;
2353 }
2354 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
2355                           v8i16, v8i8, NEONvshlli>;
2356 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
2357                           v4i32, v4i16, NEONvshlli>;
2358 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
2359                           v2i64, v2i32, NEONvshlli>;
2360
2361 //   VSHRN    : Vector Shift Right and Narrow
2362 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
2363                            NEONvshrn>;
2364
2365 //   VRSHL    : Vector Rounding Shift
2366 defm VRSHLs   : N3VInt_QHSD<0,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2367                             IIC_VSHLi4Q, "vrshl", "s", int_arm_neon_vrshifts,0>;
2368 defm VRSHLu   : N3VInt_QHSD<1,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2369                             IIC_VSHLi4Q, "vrshl", "u", int_arm_neon_vrshiftu,0>;
2370 //   VRSHR    : Vector Rounding Shift Right
2371 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs>;
2372 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru>;
2373
2374 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2375 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
2376                            NEONvrshrn>;
2377
2378 //   VQSHL    : Vector Saturating Shift
2379 defm VQSHLs   : N3VInt_QHSD<0,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2380                             IIC_VSHLi4Q, "vqshl", "s", int_arm_neon_vqshifts,0>;
2381 defm VQSHLu   : N3VInt_QHSD<1,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2382                             IIC_VSHLi4Q, "vqshl", "u", int_arm_neon_vqshiftu,0>;
2383 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2384 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s", NEONvqshls>;
2385 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u", NEONvqshlu>;
2386 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
2387 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D, "vqshlu","s",NEONvqshlsu>;
2388
2389 //   VQSHRN   : Vector Saturating Shift Right and Narrow
2390 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
2391                            NEONvqshrns>;
2392 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
2393                            NEONvqshrnu>;
2394
2395 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
2396 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
2397                            NEONvqshrnsu>;
2398
2399 //   VQRSHL   : Vector Saturating Rounding Shift
2400 defm VQRSHLs  : N3VInt_QHSD<0,0,0b0101,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2401                             IIC_VSHLi4Q, "vqrshl", "s",
2402                             int_arm_neon_vqrshifts, 0>;
2403 defm VQRSHLu  : N3VInt_QHSD<1,0,0b0101,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2404                             IIC_VSHLi4Q, "vqrshl", "u",
2405                             int_arm_neon_vqrshiftu, 0>;
2406
2407 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
2408 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
2409                            NEONvqrshrns>;
2410 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
2411                            NEONvqrshrnu>;
2412
2413 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
2414 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
2415                            NEONvqrshrnsu>;
2416
2417 //   VSRA     : Vector Shift Right and Accumulate
2418 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
2419 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
2420 //   VRSRA    : Vector Rounding Shift Right and Accumulate
2421 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
2422 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
2423
2424 //   VSLI     : Vector Shift Left and Insert
2425 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli>;
2426 //   VSRI     : Vector Shift Right and Insert
2427 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri>;
2428
2429 // Vector Absolute and Saturating Absolute.
2430
2431 //   VABS     : Vector Absolute Value
2432 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
2433                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
2434                            int_arm_neon_vabs>;
2435 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2436                         IIC_VUNAD, "vabs", "f32",
2437                         v2f32, v2f32, int_arm_neon_vabs>;
2438 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2439                         IIC_VUNAQ, "vabs", "f32",
2440                         v4f32, v4f32, int_arm_neon_vabs>;
2441
2442 //   VQABS    : Vector Saturating Absolute Value
2443 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2444                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
2445                            int_arm_neon_vqabs>;
2446
2447 // Vector Negate.
2448
2449 def vneg      : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
2450 def vneg_conv : PatFrag<(ops node:$in), (sub immAllZerosV_bc, node:$in)>;
2451
2452 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2453   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2454         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2455         [(set DPR:$dst, (Ty (vneg DPR:$src)))]>;
2456 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2457   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2458         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2459         [(set QPR:$dst, (Ty (vneg QPR:$src)))]>;
2460
2461 //   VNEG     : Vector Negate
2462 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
2463 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
2464 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
2465 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
2466 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
2467 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
2468
2469 //   VNEG     : Vector Negate (floating-point)
2470 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2471                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2472                     "vneg", "f32", "$dst, $src", "",
2473                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2474 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2475                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2476                     "vneg", "f32", "$dst, $src", "",
2477                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2478
2479 def : Pat<(v8i8 (vneg_conv DPR:$src)), (VNEGs8d DPR:$src)>;
2480 def : Pat<(v4i16 (vneg_conv DPR:$src)), (VNEGs16d DPR:$src)>;
2481 def : Pat<(v2i32 (vneg_conv DPR:$src)), (VNEGs32d DPR:$src)>;
2482 def : Pat<(v16i8 (vneg_conv QPR:$src)), (VNEGs8q QPR:$src)>;
2483 def : Pat<(v8i16 (vneg_conv QPR:$src)), (VNEGs16q QPR:$src)>;
2484 def : Pat<(v4i32 (vneg_conv QPR:$src)), (VNEGs32q QPR:$src)>;
2485
2486 //   VQNEG    : Vector Saturating Negate
2487 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2488                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
2489                            int_arm_neon_vqneg>;
2490
2491 // Vector Bit Counting Operations.
2492
2493 //   VCLS     : Vector Count Leading Sign Bits
2494 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2495                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
2496                            int_arm_neon_vcls>;
2497 //   VCLZ     : Vector Count Leading Zeros
2498 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2499                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
2500                            int_arm_neon_vclz>;
2501 //   VCNT     : Vector Count One Bits
2502 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2503                         IIC_VCNTiD, "vcnt", "8",
2504                         v8i8, v8i8, int_arm_neon_vcnt>;
2505 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2506                         IIC_VCNTiQ, "vcnt", "8",
2507                         v16i8, v16i8, int_arm_neon_vcnt>;
2508
2509 // Vector Swap -- for disassembly only.
2510 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
2511                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2512                      "vswp", "$dst, $src", "", []>;
2513 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
2514                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2515                      "vswp", "$dst, $src", "", []>;
2516
2517 // Vector Move Operations.
2518
2519 //   VMOV     : Vector Move (Register)
2520
2521 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2522                     IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2523 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2524                     IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2525
2526 //   VMOV     : Vector Move (Immediate)
2527
2528 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
2529 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
2530   return ARM::getVMOVImm(N, 1, *CurDAG);
2531 }]>;
2532 def vmovImm8 : PatLeaf<(build_vector), [{
2533   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
2534 }], VMOV_get_imm8>;
2535
2536 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
2537 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
2538   return ARM::getVMOVImm(N, 2, *CurDAG);
2539 }]>;
2540 def vmovImm16 : PatLeaf<(build_vector), [{
2541   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
2542 }], VMOV_get_imm16>;
2543
2544 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
2545 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
2546   return ARM::getVMOVImm(N, 4, *CurDAG);
2547 }]>;
2548 def vmovImm32 : PatLeaf<(build_vector), [{
2549   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
2550 }], VMOV_get_imm32>;
2551
2552 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
2553 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
2554   return ARM::getVMOVImm(N, 8, *CurDAG);
2555 }]>;
2556 def vmovImm64 : PatLeaf<(build_vector), [{
2557   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
2558 }], VMOV_get_imm64>;
2559
2560 // Note: Some of the cmode bits in the following VMOV instructions need to
2561 // be encoded based on the immed values.
2562
2563 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2564                          (ins h8imm:$SIMM), IIC_VMOVImm,
2565                          "vmov", "i8", "$dst, $SIMM", "",
2566                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
2567 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2568                          (ins h8imm:$SIMM), IIC_VMOVImm,
2569                          "vmov", "i8", "$dst, $SIMM", "",
2570                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
2571
2572 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2573                          (ins h16imm:$SIMM), IIC_VMOVImm,
2574                          "vmov", "i16", "$dst, $SIMM", "",
2575                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
2576 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2577                          (ins h16imm:$SIMM), IIC_VMOVImm,
2578                          "vmov", "i16", "$dst, $SIMM", "",
2579                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
2580
2581 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2582                          (ins h32imm:$SIMM), IIC_VMOVImm,
2583                          "vmov", "i32", "$dst, $SIMM", "",
2584                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
2585 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2586                          (ins h32imm:$SIMM), IIC_VMOVImm,
2587                          "vmov", "i32", "$dst, $SIMM", "",
2588                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
2589
2590 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2591                          (ins h64imm:$SIMM), IIC_VMOVImm,
2592                          "vmov", "i64", "$dst, $SIMM", "",
2593                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
2594 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2595                          (ins h64imm:$SIMM), IIC_VMOVImm,
2596                          "vmov", "i64", "$dst, $SIMM", "",
2597                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
2598
2599 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2600
2601 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
2602                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2603                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
2604                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2605                                            imm:$lane))]>;
2606 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
2607                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2608                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
2609                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2610                                            imm:$lane))]>;
2611 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
2612                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2613                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
2614                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2615                                            imm:$lane))]>;
2616 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
2617                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2618                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
2619                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2620                                            imm:$lane))]>;
2621 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
2622                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2623                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
2624                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
2625                                            imm:$lane))]>;
2626 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
2627 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
2628           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2629                            (DSubReg_i8_reg imm:$lane))),
2630                      (SubReg_i8_lane imm:$lane))>;
2631 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
2632           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2633                              (DSubReg_i16_reg imm:$lane))),
2634                      (SubReg_i16_lane imm:$lane))>;
2635 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
2636           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2637                            (DSubReg_i8_reg imm:$lane))),
2638                      (SubReg_i8_lane imm:$lane))>;
2639 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
2640           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2641                              (DSubReg_i16_reg imm:$lane))),
2642                      (SubReg_i16_lane imm:$lane))>;
2643 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
2644           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
2645                              (DSubReg_i32_reg imm:$lane))),
2646                      (SubReg_i32_lane imm:$lane))>;
2647 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
2648           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
2649                           (SSubReg_f32_reg imm:$src2))>;
2650 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
2651           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
2652                           (SSubReg_f32_reg imm:$src2))>;
2653 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
2654 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2655 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
2656           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2657
2658
2659 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
2660
2661 let Constraints = "$src1 = $dst" in {
2662 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
2663                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2664                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
2665                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
2666                                            GPR:$src2, imm:$lane))]>;
2667 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
2668                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2669                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
2670                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
2671                                            GPR:$src2, imm:$lane))]>;
2672 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
2673                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2674                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
2675                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
2676                                            GPR:$src2, imm:$lane))]>;
2677 }
2678 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
2679           (v16i8 (INSERT_SUBREG QPR:$src1,
2680                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
2681                                    (DSubReg_i8_reg imm:$lane))),
2682                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
2683                   (DSubReg_i8_reg imm:$lane)))>;
2684 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
2685           (v8i16 (INSERT_SUBREG QPR:$src1,
2686                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
2687                                      (DSubReg_i16_reg imm:$lane))),
2688                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
2689                   (DSubReg_i16_reg imm:$lane)))>;
2690 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
2691           (v4i32 (INSERT_SUBREG QPR:$src1,
2692                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
2693                                      (DSubReg_i32_reg imm:$lane))),
2694                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
2695                   (DSubReg_i32_reg imm:$lane)))>;
2696
2697 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
2698           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
2699                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2700 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
2701           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
2702                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2703
2704 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2705 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2706 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2707           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2708
2709 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
2710           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2711 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
2712           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, arm_dsubreg_0)>;
2713 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
2714           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2715
2716 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
2717           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2718 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
2719           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2720 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
2721           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2722
2723 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
2724           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
2725                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2726                          arm_dsubreg_0)>;
2727 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
2728           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
2729                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2730                          arm_dsubreg_0)>;
2731 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
2732           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
2733                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2734                          arm_dsubreg_0)>;
2735
2736 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
2737
2738 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
2739   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
2740           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
2741           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2742 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
2743   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
2744           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
2745           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2746
2747 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
2748 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
2749 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
2750 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
2751 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
2752 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
2753
2754 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
2755                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
2756                       [(set DPR:$dst, (v2f32 (NEONvdup
2757                                               (f32 (bitconvert GPR:$src)))))]>;
2758 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
2759                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
2760                       [(set QPR:$dst, (v4f32 (NEONvdup
2761                                               (f32 (bitconvert GPR:$src)))))]>;
2762
2763 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
2764
2765 class VDUPLND<bits<2> op19_18, bits<2> op17_16,
2766               string OpcodeStr, string Dt, ValueType Ty>
2767   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 0, 0,
2768         (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
2769         OpcodeStr, Dt, "$dst, $src[$lane]", "",
2770         [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
2771
2772 class VDUPLNQ<bits<2> op19_18, bits<2> op17_16, string OpcodeStr, string Dt,
2773               ValueType ResTy, ValueType OpTy>
2774   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 1, 0,
2775         (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
2776         OpcodeStr, Dt, "$dst, $src[$lane]", "",
2777         [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src), imm:$lane)))]>;
2778
2779 // Inst{19-16} is partially specified depending on the element size.
2780
2781 def VDUPLN8d  : VDUPLND<{?,?}, {?,1}, "vdup", "8", v8i8>;
2782 def VDUPLN16d : VDUPLND<{?,?}, {1,0}, "vdup", "16", v4i16>;
2783 def VDUPLN32d : VDUPLND<{?,1}, {0,0}, "vdup", "32", v2i32>;
2784 def VDUPLNfd  : VDUPLND<{?,1}, {0,0}, "vdup", "32", v2f32>;
2785 def VDUPLN8q  : VDUPLNQ<{?,?}, {?,1}, "vdup", "8", v16i8, v8i8>;
2786 def VDUPLN16q : VDUPLNQ<{?,?}, {1,0}, "vdup", "16", v8i16, v4i16>;
2787 def VDUPLN32q : VDUPLNQ<{?,1}, {0,0}, "vdup", "32", v4i32, v2i32>;
2788 def VDUPLNfq  : VDUPLNQ<{?,1}, {0,0}, "vdup", "32", v4f32, v2f32>;
2789
2790 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
2791           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
2792                                   (DSubReg_i8_reg imm:$lane))),
2793                            (SubReg_i8_lane imm:$lane)))>;
2794 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
2795           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
2796                                     (DSubReg_i16_reg imm:$lane))),
2797                             (SubReg_i16_lane imm:$lane)))>;
2798 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
2799           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
2800                                     (DSubReg_i32_reg imm:$lane))),
2801                             (SubReg_i32_lane imm:$lane)))>;
2802 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
2803           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
2804                                    (DSubReg_i32_reg imm:$lane))),
2805                            (SubReg_i32_lane imm:$lane)))>;
2806
2807 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
2808                     (outs DPR:$dst), (ins SPR:$src),
2809                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
2810                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
2811
2812 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
2813                     (outs QPR:$dst), (ins SPR:$src),
2814                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
2815                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
2816
2817 def : Pat<(v2i64 (NEONvduplane (v2i64 QPR:$src), imm:$lane)),
2818           (INSERT_SUBREG QPR:$src,
2819                          (i64 (EXTRACT_SUBREG QPR:$src,
2820                                (DSubReg_f64_reg imm:$lane))),
2821                          (DSubReg_f64_other_reg imm:$lane))>;
2822 def : Pat<(v2f64 (NEONvduplane (v2f64 QPR:$src), imm:$lane)),
2823           (INSERT_SUBREG QPR:$src,
2824                          (f64 (EXTRACT_SUBREG QPR:$src,
2825                                (DSubReg_f64_reg imm:$lane))),
2826                          (DSubReg_f64_other_reg imm:$lane))>;
2827
2828 //   VMOVN    : Vector Narrowing Move
2829 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
2830                             "vmovn", "i", int_arm_neon_vmovn>;
2831 //   VQMOVN   : Vector Saturating Narrowing Move
2832 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
2833                             "vqmovn", "s", int_arm_neon_vqmovns>;
2834 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
2835                             "vqmovn", "u", int_arm_neon_vqmovnu>;
2836 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
2837                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
2838 //   VMOVL    : Vector Lengthening Move
2839 defm VMOVLs   : N2VLInt_QHS<0b01,0b10100,0,1, "vmovl", "s",
2840                             int_arm_neon_vmovls>;
2841 defm VMOVLu   : N2VLInt_QHS<0b11,0b10100,0,1, "vmovl", "u",
2842                             int_arm_neon_vmovlu>;
2843
2844 // Vector Conversions.
2845
2846 //   VCVT     : Vector Convert Between Floating-Point and Integers
2847 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
2848                      v2i32, v2f32, fp_to_sint>;
2849 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
2850                      v2i32, v2f32, fp_to_uint>;
2851 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
2852                      v2f32, v2i32, sint_to_fp>;
2853 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
2854                      v2f32, v2i32, uint_to_fp>;
2855
2856 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
2857                      v4i32, v4f32, fp_to_sint>;
2858 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
2859                      v4i32, v4f32, fp_to_uint>;
2860 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
2861                      v4f32, v4i32, sint_to_fp>;
2862 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
2863                      v4f32, v4i32, uint_to_fp>;
2864
2865 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
2866 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
2867                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
2868 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
2869                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
2870 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
2871                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
2872 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
2873                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
2874
2875 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
2876                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
2877 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
2878                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
2879 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
2880                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
2881 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
2882                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
2883
2884 // Vector Reverse.
2885
2886 //   VREV64   : Vector Reverse elements within 64-bit doublewords
2887
2888 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2889   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
2890         (ins DPR:$src), IIC_VMOVD,
2891         OpcodeStr, Dt, "$dst, $src", "",
2892         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
2893 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2894   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
2895         (ins QPR:$src), IIC_VMOVD,
2896         OpcodeStr, Dt, "$dst, $src", "",
2897         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
2898
2899 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
2900 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
2901 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
2902 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
2903
2904 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
2905 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
2906 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
2907 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
2908
2909 //   VREV32   : Vector Reverse elements within 32-bit words
2910
2911 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2912   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
2913         (ins DPR:$src), IIC_VMOVD,
2914         OpcodeStr, Dt, "$dst, $src", "",
2915         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
2916 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2917   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
2918         (ins QPR:$src), IIC_VMOVD,
2919         OpcodeStr, Dt, "$dst, $src", "",
2920         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
2921
2922 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
2923 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
2924
2925 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
2926 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
2927
2928 //   VREV16   : Vector Reverse elements within 16-bit halfwords
2929
2930 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2931   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
2932         (ins DPR:$src), IIC_VMOVD,
2933         OpcodeStr, Dt, "$dst, $src", "",
2934         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
2935 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
2936   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
2937         (ins QPR:$src), IIC_VMOVD,
2938         OpcodeStr, Dt, "$dst, $src", "",
2939         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
2940
2941 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
2942 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
2943
2944 // Other Vector Shuffles.
2945
2946 //   VEXT     : Vector Extract
2947
2948 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
2949   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
2950         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), IIC_VEXTD,
2951         OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
2952         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
2953                                       (Ty DPR:$rhs), imm:$index)))]>;
2954
2955 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
2956   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
2957         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), IIC_VEXTQ,
2958         OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
2959         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
2960                                       (Ty QPR:$rhs), imm:$index)))]>;
2961
2962 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
2963 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
2964 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
2965 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
2966
2967 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
2968 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
2969 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
2970 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
2971
2972 //   VTRN     : Vector Transpose
2973
2974 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
2975 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
2976 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
2977
2978 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
2979 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
2980 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
2981
2982 //   VUZP     : Vector Unzip (Deinterleave)
2983
2984 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
2985 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
2986 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
2987
2988 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
2989 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
2990 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
2991
2992 //   VZIP     : Vector Zip (Interleave)
2993
2994 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
2995 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
2996 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
2997
2998 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
2999 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3000 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3001
3002 // Vector Table Lookup and Table Extension.
3003
3004 //   VTBL     : Vector Table Lookup
3005 def  VTBL1
3006   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
3007         (ins DPR:$tbl1, DPR:$src), IIC_VTB1,
3008         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
3009         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
3010 let hasExtraSrcRegAllocReq = 1 in {
3011 def  VTBL2
3012   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
3013         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTB2,
3014         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "",
3015         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
3016                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3017 def  VTBL3
3018   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
3019         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTB3,
3020         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "",
3021         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
3022                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3023 def  VTBL4
3024   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
3025         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTB4,
3026         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "",
3027         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
3028                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3029 } // hasExtraSrcRegAllocReq = 1
3030
3031 //   VTBX     : Vector Table Extension
3032 def  VTBX1
3033   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
3034         (ins DPR:$orig, DPR:$tbl1, DPR:$src), IIC_VTBX1,
3035         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
3036         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
3037                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
3038 let hasExtraSrcRegAllocReq = 1 in {
3039 def  VTBX2
3040   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
3041         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTBX2,
3042         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst",
3043         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
3044                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3045 def  VTBX3
3046   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
3047         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTBX3,
3048         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "$orig = $dst",
3049         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
3050                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3051 def  VTBX4
3052   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
3053         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTBX4,
3054         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
3055         "$orig = $dst",
3056         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
3057                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3058 } // hasExtraSrcRegAllocReq = 1
3059
3060 //===----------------------------------------------------------------------===//
3061 // NEON instructions for single-precision FP math
3062 //===----------------------------------------------------------------------===//
3063
3064 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
3065   : NEONFPPat<(ResTy (OpNode SPR:$a)),
3066               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
3067                                                        SPR:$a, arm_ssubreg_0))),
3068                               arm_ssubreg_0)>;
3069
3070 class N3VSPat<SDNode OpNode, NeonI Inst>
3071   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
3072               (EXTRACT_SUBREG (v2f32
3073                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3074                                                       SPR:$a, arm_ssubreg_0),
3075                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3076                                                       SPR:$b, arm_ssubreg_0))),
3077                               arm_ssubreg_0)>;
3078
3079 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
3080   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
3081               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3082                                                    SPR:$acc, arm_ssubreg_0),
3083                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3084                                                    SPR:$a, arm_ssubreg_0),
3085                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3086                                                    SPR:$b, arm_ssubreg_0)),
3087                               arm_ssubreg_0)>;
3088
3089 // These need separate instructions because they must use DPR_VFP2 register
3090 // class which have SPR sub-registers.
3091
3092 // Vector Add Operations used for single-precision FP
3093 let neverHasSideEffects = 1 in
3094 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
3095 def : N3VSPat<fadd, VADDfd_sfp>;
3096
3097 // Vector Sub Operations used for single-precision FP
3098 let neverHasSideEffects = 1 in
3099 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
3100 def : N3VSPat<fsub, VSUBfd_sfp>;
3101
3102 // Vector Multiply Operations used for single-precision FP
3103 let neverHasSideEffects = 1 in
3104 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
3105 def : N3VSPat<fmul, VMULfd_sfp>;
3106
3107 // Vector Multiply-Accumulate/Subtract used for single-precision FP
3108 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3109 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3110
3111 //let neverHasSideEffects = 1 in
3112 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3113 //                            v2f32, fmul, fadd>;
3114 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3115
3116 //let neverHasSideEffects = 1 in
3117 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3118 //                            v2f32, fmul, fsub>;
3119 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3120
3121 // Vector Absolute used for single-precision FP
3122 let neverHasSideEffects = 1 in
3123 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3124                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3125                       "vabs", "f32", "$dst, $src", "", []>;
3126 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3127
3128 // Vector Negate used for single-precision FP
3129 let neverHasSideEffects = 1 in
3130 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3131                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3132                       "vneg", "f32", "$dst, $src", "", []>;
3133 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3134
3135 // Vector Maximum used for single-precision FP
3136 let neverHasSideEffects = 1 in
3137 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3138                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
3139                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
3140 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
3141
3142 // Vector Minimum used for single-precision FP
3143 let neverHasSideEffects = 1 in
3144 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3145                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
3146                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
3147 def : N3VSPat<NEONfmin, VMINfd_sfp>;
3148
3149 // Vector Convert between single-precision FP and integer
3150 let neverHasSideEffects = 1 in
3151 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3152                          v2i32, v2f32, fp_to_sint>;
3153 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3154
3155 let neverHasSideEffects = 1 in
3156 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3157                          v2i32, v2f32, fp_to_uint>;
3158 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3159
3160 let neverHasSideEffects = 1 in
3161 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3162                          v2f32, v2i32, sint_to_fp>;
3163 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3164
3165 let neverHasSideEffects = 1 in
3166 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3167                          v2f32, v2i32, uint_to_fp>;
3168 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3169
3170 //===----------------------------------------------------------------------===//
3171 // Non-Instruction Patterns
3172 //===----------------------------------------------------------------------===//
3173
3174 // bit_convert
3175 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3176 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3177 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3178 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3179 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3180 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3181 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3182 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3183 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3184 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3185 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3186 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3187 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3188 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3189 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3190 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3191 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
3192 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
3193 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
3194 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
3195 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
3196 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
3197 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
3198 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
3199 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
3200 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
3201 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
3202 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
3203 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
3204 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
3205
3206 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
3207 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
3208 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
3209 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
3210 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
3211 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
3212 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
3213 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
3214 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
3215 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
3216 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
3217 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
3218 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
3219 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
3220 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
3221 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
3222 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
3223 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
3224 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
3225 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
3226 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
3227 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
3228 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
3229 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
3230 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
3231 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
3232 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
3233 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
3234 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
3235 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;