lib/Target/ARM/ARMInstrNEON.td

   1 //===-- ARMInstrNEON.td - NEON support for ARM -------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVI32NegAsmOperand : AsmOperandClass { let Name = "NEONi32vmovNeg"; }
  43 def nImmVMOVI32Neg : Operand<i32> {
  44   let PrintMethod = "printNEONModImmOperand";
  45   let ParserMatchClass = nImmVMOVI32NegAsmOperand;
  46 }
  47 def nImmVMOVF32 : Operand<i32> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  52 def nImmSplatI64 : Operand<i32> {
  53   let PrintMethod = "printNEONModImmOperand";
  54   let ParserMatchClass = nImmSplatI64AsmOperand;
  55 }
  56
  57 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  58 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  59 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  60 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  61   return ((uint64_t)Imm) < 8;
  62 }]> {
  63   let ParserMatchClass = VectorIndex8Operand;
  64   let PrintMethod = "printVectorIndex";
  65   let MIOperandInfo = (ops i32imm);
  66 }
  67 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  68   return ((uint64_t)Imm) < 4;
  69 }]> {
  70   let ParserMatchClass = VectorIndex16Operand;
  71   let PrintMethod = "printVectorIndex";
  72   let MIOperandInfo = (ops i32imm);
  73 }
  74 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  75   return ((uint64_t)Imm) < 2;
  76 }]> {
  77   let ParserMatchClass = VectorIndex32Operand;
  78   let PrintMethod = "printVectorIndex";
  79   let MIOperandInfo = (ops i32imm);
  80 }
  81
  82 // Register list of one D register.
  83 def VecListOneDAsmOperand : AsmOperandClass {
  84   let Name = "VecListOneD";
  85   let ParserMethod = "parseVectorList";
  86   let RenderMethod = "addVecListOperands";
  87 }
  88 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  89   let ParserMatchClass = VecListOneDAsmOperand;
  90 }
  91 // Register list of two sequential D registers.
  92 def VecListDPairAsmOperand : AsmOperandClass {
  93   let Name = "VecListDPair";
  94   let ParserMethod = "parseVectorList";
  95   let RenderMethod = "addVecListOperands";
  96 }
  97 def VecListDPair : RegisterOperand<DPair, "printVectorListTwo"> {
  98   let ParserMatchClass = VecListDPairAsmOperand;
  99 }
 100 // Register list of three sequential D registers.
 101 def VecListThreeDAsmOperand : AsmOperandClass {
 102   let Name = "VecListThreeD";
 103   let ParserMethod = "parseVectorList";
 104   let RenderMethod = "addVecListOperands";
 105 }
 106 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 107   let ParserMatchClass = VecListThreeDAsmOperand;
 108 }
 109 // Register list of four sequential D registers.
 110 def VecListFourDAsmOperand : AsmOperandClass {
 111   let Name = "VecListFourD";
 112   let ParserMethod = "parseVectorList";
 113   let RenderMethod = "addVecListOperands";
 114 }
 115 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 116   let ParserMatchClass = VecListFourDAsmOperand;
 117 }
 118 // Register list of two D registers spaced by 2 (two sequential Q registers).
 119 def VecListDPairSpacedAsmOperand : AsmOperandClass {
 120   let Name = "VecListDPairSpaced";
 121   let ParserMethod = "parseVectorList";
 122   let RenderMethod = "addVecListOperands";
 123 }
 124 def VecListDPairSpaced : RegisterOperand<DPair, "printVectorListTwoSpaced"> {
 125   let ParserMatchClass = VecListDPairSpacedAsmOperand;
 126 }
 127 // Register list of three D registers spaced by 2 (three Q registers).
 128 def VecListThreeQAsmOperand : AsmOperandClass {
 129   let Name = "VecListThreeQ";
 130   let ParserMethod = "parseVectorList";
 131   let RenderMethod = "addVecListOperands";
 132 }
 133 def VecListThreeQ : RegisterOperand<DPR, "printVectorListThreeSpaced"> {
 134   let ParserMatchClass = VecListThreeQAsmOperand;
 135 }
 136 // Register list of three D registers spaced by 2 (three Q registers).
 137 def VecListFourQAsmOperand : AsmOperandClass {
 138   let Name = "VecListFourQ";
 139   let ParserMethod = "parseVectorList";
 140   let RenderMethod = "addVecListOperands";
 141 }
 142 def VecListFourQ : RegisterOperand<DPR, "printVectorListFourSpaced"> {
 143   let ParserMatchClass = VecListFourQAsmOperand;
 144 }
 145
 146 // Register list of one D register, with "all lanes" subscripting.
 147 def VecListOneDAllLanesAsmOperand : AsmOperandClass {
 148   let Name = "VecListOneDAllLanes";
 149   let ParserMethod = "parseVectorList";
 150   let RenderMethod = "addVecListOperands";
 151 }
 152 def VecListOneDAllLanes : RegisterOperand<DPR, "printVectorListOneAllLanes"> {
 153   let ParserMatchClass = VecListOneDAllLanesAsmOperand;
 154 }
 155 // Register list of two D registers, with "all lanes" subscripting.
 156 def VecListDPairAllLanesAsmOperand : AsmOperandClass {
 157   let Name = "VecListDPairAllLanes";
 158   let ParserMethod = "parseVectorList";
 159   let RenderMethod = "addVecListOperands";
 160 }
 161 def VecListDPairAllLanes : RegisterOperand<DPair,
 162                                            "printVectorListTwoAllLanes"> {
 163   let ParserMatchClass = VecListDPairAllLanesAsmOperand;
 164 }
 165 // Register list of two D registers spaced by 2 (two sequential Q registers).
 166 def VecListDPairSpacedAllLanesAsmOperand : AsmOperandClass {
 167   let Name = "VecListDPairSpacedAllLanes";
 168   let ParserMethod = "parseVectorList";
 169   let RenderMethod = "addVecListOperands";
 170 }
 171 def VecListDPairSpacedAllLanes : RegisterOperand<DPair,
 172                                          "printVectorListTwoSpacedAllLanes"> {
 173   let ParserMatchClass = VecListDPairSpacedAllLanesAsmOperand;
 174 }
 175 // Register list of three D registers, with "all lanes" subscripting.
 176 def VecListThreeDAllLanesAsmOperand : AsmOperandClass {
 177   let Name = "VecListThreeDAllLanes";
 178   let ParserMethod = "parseVectorList";
 179   let RenderMethod = "addVecListOperands";
 180 }
 181 def VecListThreeDAllLanes : RegisterOperand<DPR,
 182                                             "printVectorListThreeAllLanes"> {
 183   let ParserMatchClass = VecListThreeDAllLanesAsmOperand;
 184 }
 185 // Register list of three D registers spaced by 2 (three sequential Q regs).
 186 def VecListThreeQAllLanesAsmOperand : AsmOperandClass {
 187   let Name = "VecListThreeQAllLanes";
 188   let ParserMethod = "parseVectorList";
 189   let RenderMethod = "addVecListOperands";
 190 }
 191 def VecListThreeQAllLanes : RegisterOperand<DPR,
 192                                          "printVectorListThreeSpacedAllLanes"> {
 193   let ParserMatchClass = VecListThreeQAllLanesAsmOperand;
 194 }
 195 // Register list of four D registers, with "all lanes" subscripting.
 196 def VecListFourDAllLanesAsmOperand : AsmOperandClass {
 197   let Name = "VecListFourDAllLanes";
 198   let ParserMethod = "parseVectorList";
 199   let RenderMethod = "addVecListOperands";
 200 }
 201 def VecListFourDAllLanes : RegisterOperand<DPR, "printVectorListFourAllLanes"> {
 202   let ParserMatchClass = VecListFourDAllLanesAsmOperand;
 203 }
 204 // Register list of four D registers spaced by 2 (four sequential Q regs).
 205 def VecListFourQAllLanesAsmOperand : AsmOperandClass {
 206   let Name = "VecListFourQAllLanes";
 207   let ParserMethod = "parseVectorList";
 208   let RenderMethod = "addVecListOperands";
 209 }
 210 def VecListFourQAllLanes : RegisterOperand<DPR,
 211                                          "printVectorListFourSpacedAllLanes"> {
 212   let ParserMatchClass = VecListFourQAllLanesAsmOperand;
 213 }
 214
 215
 216 // Register list of one D register, with byte lane subscripting.
 217 def VecListOneDByteIndexAsmOperand : AsmOperandClass {
 218   let Name = "VecListOneDByteIndexed";
 219   let ParserMethod = "parseVectorList";
 220   let RenderMethod = "addVecListIndexedOperands";
 221 }
 222 def VecListOneDByteIndexed : Operand<i32> {
 223   let ParserMatchClass = VecListOneDByteIndexAsmOperand;
 224   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 225 }
 226 // ...with half-word lane subscripting.
 227 def VecListOneDHWordIndexAsmOperand : AsmOperandClass {
 228   let Name = "VecListOneDHWordIndexed";
 229   let ParserMethod = "parseVectorList";
 230   let RenderMethod = "addVecListIndexedOperands";
 231 }
 232 def VecListOneDHWordIndexed : Operand<i32> {
 233   let ParserMatchClass = VecListOneDHWordIndexAsmOperand;
 234   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 235 }
 236 // ...with word lane subscripting.
 237 def VecListOneDWordIndexAsmOperand : AsmOperandClass {
 238   let Name = "VecListOneDWordIndexed";
 239   let ParserMethod = "parseVectorList";
 240   let RenderMethod = "addVecListIndexedOperands";
 241 }
 242 def VecListOneDWordIndexed : Operand<i32> {
 243   let ParserMatchClass = VecListOneDWordIndexAsmOperand;
 244   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 245 }
 246
 247 // Register list of two D registers with byte lane subscripting.
 248 def VecListTwoDByteIndexAsmOperand : AsmOperandClass {
 249   let Name = "VecListTwoDByteIndexed";
 250   let ParserMethod = "parseVectorList";
 251   let RenderMethod = "addVecListIndexedOperands";
 252 }
 253 def VecListTwoDByteIndexed : Operand<i32> {
 254   let ParserMatchClass = VecListTwoDByteIndexAsmOperand;
 255   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 256 }
 257 // ...with half-word lane subscripting.
 258 def VecListTwoDHWordIndexAsmOperand : AsmOperandClass {
 259   let Name = "VecListTwoDHWordIndexed";
 260   let ParserMethod = "parseVectorList";
 261   let RenderMethod = "addVecListIndexedOperands";
 262 }
 263 def VecListTwoDHWordIndexed : Operand<i32> {
 264   let ParserMatchClass = VecListTwoDHWordIndexAsmOperand;
 265   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 266 }
 267 // ...with word lane subscripting.
 268 def VecListTwoDWordIndexAsmOperand : AsmOperandClass {
 269   let Name = "VecListTwoDWordIndexed";
 270   let ParserMethod = "parseVectorList";
 271   let RenderMethod = "addVecListIndexedOperands";
 272 }
 273 def VecListTwoDWordIndexed : Operand<i32> {
 274   let ParserMatchClass = VecListTwoDWordIndexAsmOperand;
 275   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 276 }
 277 // Register list of two Q registers with half-word lane subscripting.
 278 def VecListTwoQHWordIndexAsmOperand : AsmOperandClass {
 279   let Name = "VecListTwoQHWordIndexed";
 280   let ParserMethod = "parseVectorList";
 281   let RenderMethod = "addVecListIndexedOperands";
 282 }
 283 def VecListTwoQHWordIndexed : Operand<i32> {
 284   let ParserMatchClass = VecListTwoQHWordIndexAsmOperand;
 285   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 286 }
 287 // ...with word lane subscripting.
 288 def VecListTwoQWordIndexAsmOperand : AsmOperandClass {
 289   let Name = "VecListTwoQWordIndexed";
 290   let ParserMethod = "parseVectorList";
 291   let RenderMethod = "addVecListIndexedOperands";
 292 }
 293 def VecListTwoQWordIndexed : Operand<i32> {
 294   let ParserMatchClass = VecListTwoQWordIndexAsmOperand;
 295   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 296 }
 297
 298
 299 // Register list of three D registers with byte lane subscripting.
 300 def VecListThreeDByteIndexAsmOperand : AsmOperandClass {
 301   let Name = "VecListThreeDByteIndexed";
 302   let ParserMethod = "parseVectorList";
 303   let RenderMethod = "addVecListIndexedOperands";
 304 }
 305 def VecListThreeDByteIndexed : Operand<i32> {
 306   let ParserMatchClass = VecListThreeDByteIndexAsmOperand;
 307   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 308 }
 309 // ...with half-word lane subscripting.
 310 def VecListThreeDHWordIndexAsmOperand : AsmOperandClass {
 311   let Name = "VecListThreeDHWordIndexed";
 312   let ParserMethod = "parseVectorList";
 313   let RenderMethod = "addVecListIndexedOperands";
 314 }
 315 def VecListThreeDHWordIndexed : Operand<i32> {
 316   let ParserMatchClass = VecListThreeDHWordIndexAsmOperand;
 317   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 318 }
 319 // ...with word lane subscripting.
 320 def VecListThreeDWordIndexAsmOperand : AsmOperandClass {
 321   let Name = "VecListThreeDWordIndexed";
 322   let ParserMethod = "parseVectorList";
 323   let RenderMethod = "addVecListIndexedOperands";
 324 }
 325 def VecListThreeDWordIndexed : Operand<i32> {
 326   let ParserMatchClass = VecListThreeDWordIndexAsmOperand;
 327   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 328 }
 329 // Register list of three Q registers with half-word lane subscripting.
 330 def VecListThreeQHWordIndexAsmOperand : AsmOperandClass {
 331   let Name = "VecListThreeQHWordIndexed";
 332   let ParserMethod = "parseVectorList";
 333   let RenderMethod = "addVecListIndexedOperands";
 334 }
 335 def VecListThreeQHWordIndexed : Operand<i32> {
 336   let ParserMatchClass = VecListThreeQHWordIndexAsmOperand;
 337   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 338 }
 339 // ...with word lane subscripting.
 340 def VecListThreeQWordIndexAsmOperand : AsmOperandClass {
 341   let Name = "VecListThreeQWordIndexed";
 342   let ParserMethod = "parseVectorList";
 343   let RenderMethod = "addVecListIndexedOperands";
 344 }
 345 def VecListThreeQWordIndexed : Operand<i32> {
 346   let ParserMatchClass = VecListThreeQWordIndexAsmOperand;
 347   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 348 }
 349
 350 // Register list of four D registers with byte lane subscripting.
 351 def VecListFourDByteIndexAsmOperand : AsmOperandClass {
 352   let Name = "VecListFourDByteIndexed";
 353   let ParserMethod = "parseVectorList";
 354   let RenderMethod = "addVecListIndexedOperands";
 355 }
 356 def VecListFourDByteIndexed : Operand<i32> {
 357   let ParserMatchClass = VecListFourDByteIndexAsmOperand;
 358   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 359 }
 360 // ...with half-word lane subscripting.
 361 def VecListFourDHWordIndexAsmOperand : AsmOperandClass {
 362   let Name = "VecListFourDHWordIndexed";
 363   let ParserMethod = "parseVectorList";
 364   let RenderMethod = "addVecListIndexedOperands";
 365 }
 366 def VecListFourDHWordIndexed : Operand<i32> {
 367   let ParserMatchClass = VecListFourDHWordIndexAsmOperand;
 368   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 369 }
 370 // ...with word lane subscripting.
 371 def VecListFourDWordIndexAsmOperand : AsmOperandClass {
 372   let Name = "VecListFourDWordIndexed";
 373   let ParserMethod = "parseVectorList";
 374   let RenderMethod = "addVecListIndexedOperands";
 375 }
 376 def VecListFourDWordIndexed : Operand<i32> {
 377   let ParserMatchClass = VecListFourDWordIndexAsmOperand;
 378   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 379 }
 380 // Register list of four Q registers with half-word lane subscripting.
 381 def VecListFourQHWordIndexAsmOperand : AsmOperandClass {
 382   let Name = "VecListFourQHWordIndexed";
 383   let ParserMethod = "parseVectorList";
 384   let RenderMethod = "addVecListIndexedOperands";
 385 }
 386 def VecListFourQHWordIndexed : Operand<i32> {
 387   let ParserMatchClass = VecListFourQHWordIndexAsmOperand;
 388   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 389 }
 390 // ...with word lane subscripting.
 391 def VecListFourQWordIndexAsmOperand : AsmOperandClass {
 392   let Name = "VecListFourQWordIndexed";
 393   let ParserMethod = "parseVectorList";
 394   let RenderMethod = "addVecListIndexedOperands";
 395 }
 396 def VecListFourQWordIndexed : Operand<i32> {
 397   let ParserMatchClass = VecListFourQWordIndexAsmOperand;
 398   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 399 }
 400
 401 def dword_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 402   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 403 }]>;
 404 def dword_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 405                                  (store node:$val, node:$ptr), [{
 406   return cast<StoreSDNode>(N)->getAlignment() >= 8;
 407 }]>;
 408 def word_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 409   return cast<LoadSDNode>(N)->getAlignment() == 4;
 410 }]>;
 411 def word_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 412                                  (store node:$val, node:$ptr), [{
 413   return cast<StoreSDNode>(N)->getAlignment() == 4;
 414 }]>;
 415 def hword_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 416   return cast<LoadSDNode>(N)->getAlignment() == 2;
 417 }]>;
 418 def hword_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 419                                  (store node:$val, node:$ptr), [{
 420   return cast<StoreSDNode>(N)->getAlignment() == 2;
 421 }]>;
 422 def byte_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 423   return cast<LoadSDNode>(N)->getAlignment() == 1;
 424 }]>;
 425 def byte_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 426                              (store node:$val, node:$ptr), [{
 427   return cast<StoreSDNode>(N)->getAlignment() == 1;
 428 }]>;
 429 def non_word_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 430   return cast<LoadSDNode>(N)->getAlignment() < 4;
 431 }]>;
 432 def non_word_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 433                                     (store node:$val, node:$ptr), [{
 434   return cast<StoreSDNode>(N)->getAlignment() < 4;
 435 }]>;
 436
 437 //===----------------------------------------------------------------------===//
 438 // NEON-specific DAG Nodes.
 439 //===----------------------------------------------------------------------===//
 440
 441 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 442 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 443
 444 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 445 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 446 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 447 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 448 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 449 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 450 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 451 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 452 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 453 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 454 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 455
 456 // Types for vector shift by immediates.  The "SHX" version is for long and
 457 // narrow operations where the source and destination vectors have different
 458 // types.  The "SHINS" version is for shift and insert operations.
 459 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 460                                          SDTCisVT<2, i32>]>;
 461 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 462                                          SDTCisVT<2, i32>]>;
 463 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 464                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 465
 466 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 467 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 468 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 469 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 470 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 471 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 472 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 473
 474 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 475 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 476 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 477
 478 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 479 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 480 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 481 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 482 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 483 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 484
 485 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 486 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 487 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 488
 489 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 490 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 491
 492 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 493                                          SDTCisVT<2, i32>]>;
 494 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 495 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 496
 497 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 498 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 499 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 500 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 501
 502 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 503                                            SDTCisVT<2, i32>]>;
 504 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 505 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 506
 507 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 508                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 509                                                 SDTCisSameAs<0, 1>,
 510                                                 SDTCisSameAs<0, 2>,
 511                                                 SDTCisSameAs<0, 3>]>>;
 512
 513 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 514
 515 // VDUPLANE can produce a quad-register result from a double-register source,
 516 // so the result is not constrained to match the source.
 517 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 518                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 519                                                 SDTCisVT<2, i32>]>>;
 520
 521 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 522                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 523 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 524
 525 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 526 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 527 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 528 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 529
 530 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 531                                          SDTCisSameAs<0, 2>,
 532                                          SDTCisSameAs<0, 3>]>;
 533 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 534 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 535 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 536
 537 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 538                                          SDTCisSameAs<1, 2>]>;
 539 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 540 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 541
 542 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 543                                          SDTCisSameAs<0, 2>]>;
 544 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 545 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 546
 547 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 548   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 549   unsigned EltBits = 0;
 550   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 551   return (EltBits == 32 && EltVal == 0);
 552 }]>;
 553
 554 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 555   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 556   unsigned EltBits = 0;
 557   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 558   return (EltBits == 8 && EltVal == 0xff);
 559 }]>;
 560
 561 //===----------------------------------------------------------------------===//
 562 // NEON load / store instructions
 563 //===----------------------------------------------------------------------===//
 564
 565 // Use VLDM to load a Q register as a D register pair.
 566 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 567 def VLDMQIA
 568   : PseudoVFPLdStM<(outs DPair:$dst), (ins GPR:$Rn),
 569                     IIC_fpLoad_m, "",
 570                    [(set DPair:$dst, (v2f64 (load GPR:$Rn)))]>;
 571
 572 // Use VSTM to store a Q register as a D register pair.
 573 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 574 def VSTMQIA
 575   : PseudoVFPLdStM<(outs), (ins DPair:$src, GPR:$Rn),
 576                     IIC_fpStore_m, "",
 577                    [(store (v2f64 DPair:$src), GPR:$Rn)]>;
 578
 579 // Classes for VLD* pseudo-instructions with multi-register operands.
 580 // These are expanded to real instructions after register allocation.
 581 class VLDQPseudo<InstrItinClass itin>
 582   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 583 class VLDQWBPseudo<InstrItinClass itin>
 584   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 585                 (ins addrmode6:$addr, am6offset:$offset), itin,
 586                 "$addr.addr = $wb">;
 587 class VLDQWBfixedPseudo<InstrItinClass itin>
 588   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 589                 (ins addrmode6:$addr), itin,
 590                 "$addr.addr = $wb">;
 591 class VLDQWBregisterPseudo<InstrItinClass itin>
 592   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 593                 (ins addrmode6:$addr, rGPR:$offset), itin,
 594                 "$addr.addr = $wb">;
 595
 596 class VLDQQPseudo<InstrItinClass itin>
 597   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 598 class VLDQQWBPseudo<InstrItinClass itin>
 599   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 600                 (ins addrmode6:$addr, am6offset:$offset), itin,
 601                 "$addr.addr = $wb">;
 602 class VLDQQWBfixedPseudo<InstrItinClass itin>
 603   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 604                 (ins addrmode6:$addr), itin,
 605                 "$addr.addr = $wb">;
 606 class VLDQQWBregisterPseudo<InstrItinClass itin>
 607   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 608                 (ins addrmode6:$addr, rGPR:$offset), itin,
 609                 "$addr.addr = $wb">;
 610
 611
 612 class VLDQQQQPseudo<InstrItinClass itin>
 613   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 614                 "$src = $dst">;
 615 class VLDQQQQWBPseudo<InstrItinClass itin>
 616   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 617                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 618                 "$addr.addr = $wb, $src = $dst">;
 619
 620 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 621
 622 //   VLD1     : Vector Load (multiple single elements)
 623 class VLD1D<bits<4> op7_4, string Dt>
 624   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 625           (ins addrmode6:$Rn), IIC_VLD1,
 626           "vld1", Dt, "$Vd, $Rn", "", []> {
 627   let Rm = 0b1111;
 628   let Inst{4} = Rn{4};
 629   let DecoderMethod = "DecodeVLDST1Instruction";
 630 }
 631 class VLD1Q<bits<4> op7_4, string Dt>
 632   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd),
 633           (ins addrmode6:$Rn), IIC_VLD1x2,
 634           "vld1", Dt, "$Vd, $Rn", "", []> {
 635   let Rm = 0b1111;
 636   let Inst{5-4} = Rn{5-4};
 637   let DecoderMethod = "DecodeVLDST1Instruction";
 638 }
 639
 640 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 641 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 642 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 643 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 644
 645 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 646 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 647 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 648 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 649
 650 // ...with address register writeback:
 651 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 652   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 653                      (ins addrmode6:$Rn), IIC_VLD1u,
 654                      "vld1", Dt, "$Vd, $Rn!",
 655                      "$Rn.addr = $wb", []> {
 656     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 657     let Inst{4} = Rn{4};
 658     let DecoderMethod = "DecodeVLDST1Instruction";
 659   }
 660   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 661                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 662                         "vld1", Dt, "$Vd, $Rn, $Rm",
 663                         "$Rn.addr = $wb", []> {
 664     let Inst{4} = Rn{4};
 665     let DecoderMethod = "DecodeVLDST1Instruction";
 666   }
 667 }
 668 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 669   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd, GPR:$wb),
 670                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 671                      "vld1", Dt, "$Vd, $Rn!",
 672                      "$Rn.addr = $wb", []> {
 673     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 674     let Inst{5-4} = Rn{5-4};
 675     let DecoderMethod = "DecodeVLDST1Instruction";
 676   }
 677   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd, GPR:$wb),
 678                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 679                         "vld1", Dt, "$Vd, $Rn, $Rm",
 680                         "$Rn.addr = $wb", []> {
 681     let Inst{5-4} = Rn{5-4};
 682     let DecoderMethod = "DecodeVLDST1Instruction";
 683   }
 684 }
 685
 686 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 687 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 688 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 689 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 690 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 691 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 692 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 693 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 694
 695 // ...with 3 registers
 696 class VLD1D3<bits<4> op7_4, string Dt>
 697   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 698           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 699           "$Vd, $Rn", "", []> {
 700   let Rm = 0b1111;
 701   let Inst{4} = Rn{4};
 702   let DecoderMethod = "DecodeVLDST1Instruction";
 703 }
 704 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 705   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 706                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 707                      "vld1", Dt, "$Vd, $Rn!",
 708                      "$Rn.addr = $wb", []> {
 709     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 710     let Inst{4} = Rn{4};
 711     let DecoderMethod = "DecodeVLDST1Instruction";
 712   }
 713   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 714                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 715                         "vld1", Dt, "$Vd, $Rn, $Rm",
 716                         "$Rn.addr = $wb", []> {
 717     let Inst{4} = Rn{4};
 718     let DecoderMethod = "DecodeVLDST1Instruction";
 719   }
 720 }
 721
 722 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 723 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 724 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 725 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 726
 727 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 728 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 729 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 730 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 731
 732 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 733 def VLD1d64TPseudoWB_fixed : VLDQQWBfixedPseudo<IIC_VLD1x3>;
 734 def VLD1d64TPseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD1x3>;
 735
 736 // ...with 4 registers
 737 class VLD1D4<bits<4> op7_4, string Dt>
 738   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 739           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 740           "$Vd, $Rn", "", []> {
 741   let Rm = 0b1111;
 742   let Inst{5-4} = Rn{5-4};
 743   let DecoderMethod = "DecodeVLDST1Instruction";
 744 }
 745 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 746   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 747                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 748                      "vld1", Dt, "$Vd, $Rn!",
 749                      "$Rn.addr = $wb", []> {
 750     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 751     let Inst{5-4} = Rn{5-4};
 752     let DecoderMethod = "DecodeVLDST1Instruction";
 753   }
 754   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 755                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 756                         "vld1", Dt, "$Vd, $Rn, $Rm",
 757                         "$Rn.addr = $wb", []> {
 758     let Inst{5-4} = Rn{5-4};
 759     let DecoderMethod = "DecodeVLDST1Instruction";
 760   }
 761 }
 762
 763 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 764 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 765 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 766 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 767
 768 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 769 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 770 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 771 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 772
 773 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 774 def VLD1d64QPseudoWB_fixed : VLDQQWBfixedPseudo<IIC_VLD1x4>;
 775 def VLD1d64QPseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD1x4>;
 776
 777 //   VLD2     : Vector Load (multiple 2-element structures)
 778 class VLD2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
 779            InstrItinClass itin>
 780   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 781           (ins addrmode6:$Rn), itin,
 782           "vld2", Dt, "$Vd, $Rn", "", []> {
 783   let Rm = 0b1111;
 784   let Inst{5-4} = Rn{5-4};
 785   let DecoderMethod = "DecodeVLDST2Instruction";
 786 }
 787
 788 def  VLD2d8   : VLD2<0b1000, {0,0,?,?}, "8", VecListDPair, IIC_VLD2>;
 789 def  VLD2d16  : VLD2<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VLD2>;
 790 def  VLD2d32  : VLD2<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VLD2>;
 791
 792 def  VLD2q8   : VLD2<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2>;
 793 def  VLD2q16  : VLD2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2>;
 794 def  VLD2q32  : VLD2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2>;
 795
 796 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 797 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 798 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 799
 800 // ...with address register writeback:
 801 multiclass VLD2WB<bits<4> op11_8, bits<4> op7_4, string Dt,
 802                   RegisterOperand VdTy, InstrItinClass itin> {
 803   def _fixed : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 804                      (ins addrmode6:$Rn), itin,
 805                      "vld2", Dt, "$Vd, $Rn!",
 806                      "$Rn.addr = $wb", []> {
 807     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 808     let Inst{5-4} = Rn{5-4};
 809     let DecoderMethod = "DecodeVLDST2Instruction";
 810   }
 811   def _register : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 812                         (ins addrmode6:$Rn, rGPR:$Rm), itin,
 813                         "vld2", Dt, "$Vd, $Rn, $Rm",
 814                         "$Rn.addr = $wb", []> {
 815     let Inst{5-4} = Rn{5-4};
 816     let DecoderMethod = "DecodeVLDST2Instruction";
 817   }
 818 }
 819
 820 defm VLD2d8wb  : VLD2WB<0b1000, {0,0,?,?}, "8", VecListDPair, IIC_VLD2u>;
 821 defm VLD2d16wb : VLD2WB<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VLD2u>;
 822 defm VLD2d32wb : VLD2WB<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VLD2u>;
 823
 824 defm VLD2q8wb  : VLD2WB<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2u>;
 825 defm VLD2q16wb : VLD2WB<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2u>;
 826 defm VLD2q32wb : VLD2WB<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2u>;
 827
 828 def VLD2q8PseudoWB_fixed     : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 829 def VLD2q16PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 830 def VLD2q32PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 831 def VLD2q8PseudoWB_register  : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 832 def VLD2q16PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 833 def VLD2q32PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 834
 835 // ...with double-spaced registers
 836 def  VLD2b8    : VLD2<0b1001, {0,0,?,?}, "8", VecListDPairSpaced, IIC_VLD2>;
 837 def  VLD2b16   : VLD2<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VLD2>;
 838 def  VLD2b32   : VLD2<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VLD2>;
 839 defm VLD2b8wb  : VLD2WB<0b1001, {0,0,?,?}, "8", VecListDPairSpaced, IIC_VLD2u>;
 840 defm VLD2b16wb : VLD2WB<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VLD2u>;
 841 defm VLD2b32wb : VLD2WB<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VLD2u>;
 842
 843 //   VLD3     : Vector Load (multiple 3-element structures)
 844 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 845   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 846           (ins addrmode6:$Rn), IIC_VLD3,
 847           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 848   let Rm = 0b1111;
 849   let Inst{4} = Rn{4};
 850   let DecoderMethod = "DecodeVLDST3Instruction";
 851 }
 852
 853 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 854 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 855 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 856
 857 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 858 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 859 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 860
 861 // ...with address register writeback:
 862 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 863   : NLdSt<0, 0b10, op11_8, op7_4,
 864           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 865           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 866           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 867           "$Rn.addr = $wb", []> {
 868   let Inst{4} = Rn{4};
 869   let DecoderMethod = "DecodeVLDST3Instruction";
 870 }
 871
 872 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 873 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 874 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 875
 876 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 877 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 878 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 879
 880 // ...with double-spaced registers:
 881 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 882 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 883 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 884 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 885 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 886 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 887
 888 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 889 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 890 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 891
 892 // ...alternate versions to be allocated odd register numbers:
 893 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 894 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 895 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 896
 897 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 898 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 899 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 900
 901 //   VLD4     : Vector Load (multiple 4-element structures)
 902 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 903   : NLdSt<0, 0b10, op11_8, op7_4,
 904           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 905           (ins addrmode6:$Rn), IIC_VLD4,
 906           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 907   let Rm = 0b1111;
 908   let Inst{5-4} = Rn{5-4};
 909   let DecoderMethod = "DecodeVLDST4Instruction";
 910 }
 911
 912 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 913 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 914 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 915
 916 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 917 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 918 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 919
 920 // ...with address register writeback:
 921 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 922   : NLdSt<0, 0b10, op11_8, op7_4,
 923           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 924           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 925           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 926           "$Rn.addr = $wb", []> {
 927   let Inst{5-4} = Rn{5-4};
 928   let DecoderMethod = "DecodeVLDST4Instruction";
 929 }
 930
 931 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 932 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 933 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 934
 935 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 936 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 937 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 938
 939 // ...with double-spaced registers:
 940 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 941 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 942 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 943 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 944 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 945 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 946
 947 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 948 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 949 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 950
 951 // ...alternate versions to be allocated odd register numbers:
 952 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 953 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 954 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 955
 956 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 957 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 958 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 959
 960 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 961
 962 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 963 // These are expanded to real instructions after register allocation.
 964 class VLDQLNPseudo<InstrItinClass itin>
 965   : PseudoNLdSt<(outs QPR:$dst),
 966                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 967                 itin, "$src = $dst">;
 968 class VLDQLNWBPseudo<InstrItinClass itin>
 969   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 970                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 971                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 972 class VLDQQLNPseudo<InstrItinClass itin>
 973   : PseudoNLdSt<(outs QQPR:$dst),
 974                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 975                 itin, "$src = $dst">;
 976 class VLDQQLNWBPseudo<InstrItinClass itin>
 977   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 978                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 979                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 980 class VLDQQQQLNPseudo<InstrItinClass itin>
 981   : PseudoNLdSt<(outs QQQQPR:$dst),
 982                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 983                 itin, "$src = $dst">;
 984 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 985   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 986                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 987                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 988
 989 //   VLD1LN   : Vector Load (single element to one lane)
 990 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 991              PatFrag LoadOp>
 992   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 993           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 994           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 995           "$src = $Vd",
 996           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 997                                          (i32 (LoadOp addrmode6:$Rn)),
 998                                          imm:$lane))]> {
 999   let Rm = 0b1111;
1000   let DecoderMethod = "DecodeVLD1LN";
1001 }
1002 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1003              PatFrag LoadOp>
1004   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
1005           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
1006           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
1007           "$src = $Vd",
1008           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
1009                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
1010                                          imm:$lane))]> {
1011   let Rm = 0b1111;
1012   let DecoderMethod = "DecodeVLD1LN";
1013 }
1014 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
1015   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
1016                                                (i32 (LoadOp addrmode6:$addr)),
1017                                                imm:$lane))];
1018 }
1019
1020 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
1021   let Inst{7-5} = lane{2-0};
1022 }
1023 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
1024   let Inst{7-6} = lane{1-0};
1025   let Inst{5-4} = Rn{5-4};
1026 }
1027 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
1028   let Inst{7} = lane{0};
1029   let Inst{5-4} = Rn{5-4};
1030 }
1031
1032 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
1033 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
1034 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
1035
1036 def : Pat<(vector_insert (v2f32 DPR:$src),
1037                          (f32 (load addrmode6:$addr)), imm:$lane),
1038           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1039 def : Pat<(vector_insert (v4f32 QPR:$src),
1040                          (f32 (load addrmode6:$addr)), imm:$lane),
1041           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1042
1043 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1044
1045 // ...with address register writeback:
1046 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1047   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
1048           (ins addrmode6:$Rn, am6offset:$Rm,
1049            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
1050           "\\{$Vd[$lane]\\}, $Rn$Rm",
1051           "$src = $Vd, $Rn.addr = $wb", []> {
1052   let DecoderMethod = "DecodeVLD1LN";
1053 }
1054
1055 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
1056   let Inst{7-5} = lane{2-0};
1057 }
1058 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
1059   let Inst{7-6} = lane{1-0};
1060   let Inst{4}   = Rn{4};
1061 }
1062 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
1063   let Inst{7} = lane{0};
1064   let Inst{5} = Rn{4};
1065   let Inst{4} = Rn{4};
1066 }
1067
1068 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
1069 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
1070 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
1071
1072 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
1073 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1074   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
1075           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
1076           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
1077           "$src1 = $Vd, $src2 = $dst2", []> {
1078   let Rm = 0b1111;
1079   let Inst{4}   = Rn{4};
1080   let DecoderMethod = "DecodeVLD2LN";
1081 }
1082
1083 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
1084   let Inst{7-5} = lane{2-0};
1085 }
1086 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
1087   let Inst{7-6} = lane{1-0};
1088 }
1089 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
1090   let Inst{7} = lane{0};
1091 }
1092
1093 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
1094 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
1095 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
1096
1097 // ...with double-spaced registers:
1098 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
1099   let Inst{7-6} = lane{1-0};
1100 }
1101 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
1102   let Inst{7} = lane{0};
1103 }
1104
1105 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
1106 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
1107
1108 // ...with address register writeback:
1109 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1110   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1111           (ins addrmode6:$Rn, am6offset:$Rm,
1112            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
1113           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
1114           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
1115   let Inst{4}   = Rn{4};
1116   let DecoderMethod = "DecodeVLD2LN";
1117 }
1118
1119 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
1120   let Inst{7-5} = lane{2-0};
1121 }
1122 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
1123   let Inst{7-6} = lane{1-0};
1124 }
1125 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
1126   let Inst{7} = lane{0};
1127 }
1128
1129 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
1130 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
1131 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
1132
1133 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
1134   let Inst{7-6} = lane{1-0};
1135 }
1136 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
1137   let Inst{7} = lane{0};
1138 }
1139
1140 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
1141 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
1142
1143 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
1144 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1145   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1146           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
1147           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
1148           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
1149           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
1150   let Rm = 0b1111;
1151   let DecoderMethod = "DecodeVLD3LN";
1152 }
1153
1154 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
1155   let Inst{7-5} = lane{2-0};
1156 }
1157 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
1158   let Inst{7-6} = lane{1-0};
1159 }
1160 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
1161   let Inst{7}   = lane{0};
1162 }
1163
1164 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
1165 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
1166 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
1167
1168 // ...with double-spaced registers:
1169 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
1170   let Inst{7-6} = lane{1-0};
1171 }
1172 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
1173   let Inst{7}   = lane{0};
1174 }
1175
1176 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1177 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1178
1179 // ...with address register writeback:
1180 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1181   : NLdStLn<1, 0b10, op11_8, op7_4,
1182           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1183           (ins addrmode6:$Rn, am6offset:$Rm,
1184            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1185           IIC_VLD3lnu, "vld3", Dt,
1186           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
1187           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
1188           []> {
1189   let DecoderMethod = "DecodeVLD3LN";
1190 }
1191
1192 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
1193   let Inst{7-5} = lane{2-0};
1194 }
1195 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
1196   let Inst{7-6} = lane{1-0};
1197 }
1198 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
1199   let Inst{7} = lane{0};
1200 }
1201
1202 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1203 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1204 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1205
1206 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
1207   let Inst{7-6} = lane{1-0};
1208 }
1209 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
1210   let Inst{7} = lane{0};
1211 }
1212
1213 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1214 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1215
1216 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
1217 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1218   : NLdStLn<1, 0b10, op11_8, op7_4,
1219           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1220           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1221           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
1222           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
1223           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
1224   let Rm = 0b1111;
1225   let Inst{4} = Rn{4};
1226   let DecoderMethod = "DecodeVLD4LN";
1227 }
1228
1229 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
1230   let Inst{7-5} = lane{2-0};
1231 }
1232 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
1233   let Inst{7-6} = lane{1-0};
1234 }
1235 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
1236   let Inst{7} = lane{0};
1237   let Inst{5} = Rn{5};
1238 }
1239
1240 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
1241 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1242 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1243
1244 // ...with double-spaced registers:
1245 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
1246   let Inst{7-6} = lane{1-0};
1247 }
1248 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
1249   let Inst{7} = lane{0};
1250   let Inst{5} = Rn{5};
1251 }
1252
1253 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1254 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1255
1256 // ...with address register writeback:
1257 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1258   : NLdStLn<1, 0b10, op11_8, op7_4,
1259           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1260           (ins addrmode6:$Rn, am6offset:$Rm,
1261            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1262           IIC_VLD4lnu, "vld4", Dt,
1263 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
1264 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
1265           []> {
1266   let Inst{4}   = Rn{4};
1267   let DecoderMethod = "DecodeVLD4LN"  ;
1268 }
1269
1270 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
1271   let Inst{7-5} = lane{2-0};
1272 }
1273 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
1274   let Inst{7-6} = lane{1-0};
1275 }
1276 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
1277   let Inst{7} = lane{0};
1278   let Inst{5} = Rn{5};
1279 }
1280
1281 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1282 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1283 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1284
1285 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
1286   let Inst{7-6} = lane{1-0};
1287 }
1288 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
1289   let Inst{7} = lane{0};
1290   let Inst{5} = Rn{5};
1291 }
1292
1293 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1294 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1295
1296 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1297
1298 //   VLD1DUP  : Vector Load (single element to all lanes)
1299 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1300   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListOneDAllLanes:$Vd),
1301           (ins addrmode6dup:$Rn),
1302           IIC_VLD1dup, "vld1", Dt, "$Vd, $Rn", "",
1303           [(set VecListOneDAllLanes:$Vd,
1304                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1305   let Rm = 0b1111;
1306   let Inst{4} = Rn{4};
1307   let DecoderMethod = "DecodeVLD1DupInstruction";
1308 }
1309 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1310 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1311 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1312
1313 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1314           (VLD1DUPd32 addrmode6:$addr)>;
1315
1316 class VLD1QDUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1317   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListDPairAllLanes:$Vd),
1318           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1319           "vld1", Dt, "$Vd, $Rn", "",
1320           [(set VecListDPairAllLanes:$Vd,
1321                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1322   let Rm = 0b1111;
1323   let Inst{4} = Rn{4};
1324   let DecoderMethod = "DecodeVLD1DupInstruction";
1325 }
1326
1327 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8", v16i8, extloadi8>;
1328 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16", v8i16, extloadi16>;
1329 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32", v4i32, load>;
1330
1331 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1332           (VLD1DUPq32 addrmode6:$addr)>;
1333
1334 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1335 // ...with address register writeback:
1336 multiclass VLD1DUPWB<bits<4> op7_4, string Dt> {
1337   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1338                      (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1339                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1340                      "vld1", Dt, "$Vd, $Rn!",
1341                      "$Rn.addr = $wb", []> {
1342     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1343     let Inst{4} = Rn{4};
1344     let DecoderMethod = "DecodeVLD1DupInstruction";
1345   }
1346   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1347                         (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1348                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1349                         "vld1", Dt, "$Vd, $Rn, $Rm",
1350                         "$Rn.addr = $wb", []> {
1351     let Inst{4} = Rn{4};
1352     let DecoderMethod = "DecodeVLD1DupInstruction";
1353   }
1354 }
1355 multiclass VLD1QDUPWB<bits<4> op7_4, string Dt> {
1356   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1357                      (outs VecListDPairAllLanes:$Vd, GPR:$wb),
1358                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1359                      "vld1", Dt, "$Vd, $Rn!",
1360                      "$Rn.addr = $wb", []> {
1361     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1362     let Inst{4} = Rn{4};
1363     let DecoderMethod = "DecodeVLD1DupInstruction";
1364   }
1365   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1366                         (outs VecListDPairAllLanes:$Vd, GPR:$wb),
1367                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1368                         "vld1", Dt, "$Vd, $Rn, $Rm",
1369                         "$Rn.addr = $wb", []> {
1370     let Inst{4} = Rn{4};
1371     let DecoderMethod = "DecodeVLD1DupInstruction";
1372   }
1373 }
1374
1375 defm VLD1DUPd8wb  : VLD1DUPWB<{0,0,0,0}, "8">;
1376 defm VLD1DUPd16wb : VLD1DUPWB<{0,1,0,?}, "16">;
1377 defm VLD1DUPd32wb : VLD1DUPWB<{1,0,0,?}, "32">;
1378
1379 defm VLD1DUPq8wb  : VLD1QDUPWB<{0,0,1,0}, "8">;
1380 defm VLD1DUPq16wb : VLD1QDUPWB<{0,1,1,?}, "16">;
1381 defm VLD1DUPq32wb : VLD1QDUPWB<{1,0,1,?}, "32">;
1382
1383 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1384 class VLD2DUP<bits<4> op7_4, string Dt, RegisterOperand VdTy>
1385   : NLdSt<1, 0b10, 0b1101, op7_4, (outs VdTy:$Vd),
1386           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1387           "vld2", Dt, "$Vd, $Rn", "", []> {
1388   let Rm = 0b1111;
1389   let Inst{4} = Rn{4};
1390   let DecoderMethod = "DecodeVLD2DupInstruction";
1391 }
1392
1393 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8",  VecListDPairAllLanes>;
1394 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16", VecListDPairAllLanes>;
1395 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32", VecListDPairAllLanes>;
1396
1397 // ...with double-spaced registers
1398 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8",  VecListDPairSpacedAllLanes>;
1399 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16", VecListDPairSpacedAllLanes>;
1400 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32", VecListDPairSpacedAllLanes>;
1401
1402 // ...with address register writeback:
1403 multiclass VLD2DUPWB<bits<4> op7_4, string Dt, RegisterOperand VdTy> {
1404   def _fixed : NLdSt<1, 0b10, 0b1101, op7_4,
1405                      (outs VdTy:$Vd, GPR:$wb),
1406                      (ins addrmode6dup:$Rn), IIC_VLD2dupu,
1407                      "vld2", Dt, "$Vd, $Rn!",
1408                      "$Rn.addr = $wb", []> {
1409     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1410     let Inst{4} = Rn{4};
1411     let DecoderMethod = "DecodeVLD2DupInstruction";
1412   }
1413   def _register : NLdSt<1, 0b10, 0b1101, op7_4,
1414                         (outs VdTy:$Vd, GPR:$wb),
1415                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD2dupu,
1416                         "vld2", Dt, "$Vd, $Rn, $Rm",
1417                         "$Rn.addr = $wb", []> {
1418     let Inst{4} = Rn{4};
1419     let DecoderMethod = "DecodeVLD2DupInstruction";
1420   }
1421 }
1422
1423 defm VLD2DUPd8wb    : VLD2DUPWB<{0,0,0,0}, "8",  VecListDPairAllLanes>;
1424 defm VLD2DUPd16wb   : VLD2DUPWB<{0,1,0,?}, "16", VecListDPairAllLanes>;
1425 defm VLD2DUPd32wb   : VLD2DUPWB<{1,0,0,?}, "32", VecListDPairAllLanes>;
1426
1427 defm VLD2DUPd8x2wb  : VLD2DUPWB<{0,0,1,0}, "8",  VecListDPairSpacedAllLanes>;
1428 defm VLD2DUPd16x2wb : VLD2DUPWB<{0,1,1,?}, "16", VecListDPairSpacedAllLanes>;
1429 defm VLD2DUPd32x2wb : VLD2DUPWB<{1,0,1,?}, "32", VecListDPairSpacedAllLanes>;
1430
1431 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1432 class VLD3DUP<bits<4> op7_4, string Dt>
1433   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1434           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1435           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1436   let Rm = 0b1111;
1437   let Inst{4} = 0;
1438   let DecoderMethod = "DecodeVLD3DupInstruction";
1439 }
1440
1441 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1442 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1443 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1444
1445 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1446 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1447 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1448
1449 // ...with double-spaced registers (not used for codegen):
1450 def VLD3DUPq8  : VLD3DUP<{0,0,1,?}, "8">;
1451 def VLD3DUPq16 : VLD3DUP<{0,1,1,?}, "16">;
1452 def VLD3DUPq32 : VLD3DUP<{1,0,1,?}, "32">;
1453
1454 // ...with address register writeback:
1455 class VLD3DUPWB<bits<4> op7_4, string Dt>
1456   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1457           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1458           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1459           "$Rn.addr = $wb", []> {
1460   let Inst{4} = 0;
1461   let DecoderMethod = "DecodeVLD3DupInstruction";
1462 }
1463
1464 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1465 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1466 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1467
1468 def VLD3DUPq8_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1469 def VLD3DUPq16_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1470 def VLD3DUPq32_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1471
1472 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1473 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1474 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1475
1476 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1477 class VLD4DUP<bits<4> op7_4, string Dt>
1478   : NLdSt<1, 0b10, 0b1111, op7_4,
1479           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1480           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1481           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1482   let Rm = 0b1111;
1483   let Inst{4} = Rn{4};
1484   let DecoderMethod = "DecodeVLD4DupInstruction";
1485 }
1486
1487 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1488 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1489 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1490
1491 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1492 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1493 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1494
1495 // ...with double-spaced registers (not used for codegen):
1496 def VLD4DUPq8  : VLD4DUP<{0,0,1,?}, "8">;
1497 def VLD4DUPq16 : VLD4DUP<{0,1,1,?}, "16">;
1498 def VLD4DUPq32 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1499
1500 // ...with address register writeback:
1501 class VLD4DUPWB<bits<4> op7_4, string Dt>
1502   : NLdSt<1, 0b10, 0b1111, op7_4,
1503           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1504           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1505           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1506           "$Rn.addr = $wb", []> {
1507   let Inst{4} = Rn{4};
1508   let DecoderMethod = "DecodeVLD4DupInstruction";
1509 }
1510
1511 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1512 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1513 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1514
1515 def VLD4DUPq8_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1516 def VLD4DUPq16_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1517 def VLD4DUPq32_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1518
1519 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1520 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1521 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1522
1523 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1524
1525 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1526
1527 // Classes for VST* pseudo-instructions with multi-register operands.
1528 // These are expanded to real instructions after register allocation.
1529 class VSTQPseudo<InstrItinClass itin>
1530   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1531 class VSTQWBPseudo<InstrItinClass itin>
1532   : PseudoNLdSt<(outs GPR:$wb),
1533                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1534                 "$addr.addr = $wb">;
1535 class VSTQWBfixedPseudo<InstrItinClass itin>
1536   : PseudoNLdSt<(outs GPR:$wb),
1537                 (ins addrmode6:$addr, QPR:$src), itin,
1538                 "$addr.addr = $wb">;
1539 class VSTQWBregisterPseudo<InstrItinClass itin>
1540   : PseudoNLdSt<(outs GPR:$wb),
1541                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1542                 "$addr.addr = $wb">;
1543 class VSTQQPseudo<InstrItinClass itin>
1544   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1545 class VSTQQWBPseudo<InstrItinClass itin>
1546   : PseudoNLdSt<(outs GPR:$wb),
1547                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1548                 "$addr.addr = $wb">;
1549 class VSTQQWBfixedPseudo<InstrItinClass itin>
1550   : PseudoNLdSt<(outs GPR:$wb),
1551                 (ins addrmode6:$addr, QQPR:$src), itin,
1552                 "$addr.addr = $wb">;
1553 class VSTQQWBregisterPseudo<InstrItinClass itin>
1554   : PseudoNLdSt<(outs GPR:$wb),
1555                 (ins addrmode6:$addr, rGPR:$offset, QQPR:$src), itin,
1556                 "$addr.addr = $wb">;
1557
1558 class VSTQQQQPseudo<InstrItinClass itin>
1559   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1560 class VSTQQQQWBPseudo<InstrItinClass itin>
1561   : PseudoNLdSt<(outs GPR:$wb),
1562                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1563                 "$addr.addr = $wb">;
1564
1565 //   VST1     : Vector Store (multiple single elements)
1566 class VST1D<bits<4> op7_4, string Dt>
1567   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1568           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1569   let Rm = 0b1111;
1570   let Inst{4} = Rn{4};
1571   let DecoderMethod = "DecodeVLDST1Instruction";
1572 }
1573 class VST1Q<bits<4> op7_4, string Dt>
1574   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListDPair:$Vd),
1575           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1576   let Rm = 0b1111;
1577   let Inst{5-4} = Rn{5-4};
1578   let DecoderMethod = "DecodeVLDST1Instruction";
1579 }
1580
1581 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1582 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1583 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1584 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1585
1586 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1587 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1588 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1589 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1590
1591 // ...with address register writeback:
1592 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1593   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1594                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1595                      "vst1", Dt, "$Vd, $Rn!",
1596                      "$Rn.addr = $wb", []> {
1597     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1598     let Inst{4} = Rn{4};
1599     let DecoderMethod = "DecodeVLDST1Instruction";
1600   }
1601   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1602                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1603                         IIC_VLD1u,
1604                         "vst1", Dt, "$Vd, $Rn, $Rm",
1605                         "$Rn.addr = $wb", []> {
1606     let Inst{4} = Rn{4};
1607     let DecoderMethod = "DecodeVLDST1Instruction";
1608   }
1609 }
1610 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1611   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1612                     (ins addrmode6:$Rn, VecListDPair:$Vd), IIC_VLD1x2u,
1613                      "vst1", Dt, "$Vd, $Rn!",
1614                      "$Rn.addr = $wb", []> {
1615     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1616     let Inst{5-4} = Rn{5-4};
1617     let DecoderMethod = "DecodeVLDST1Instruction";
1618   }
1619   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1620                         (ins addrmode6:$Rn, rGPR:$Rm, VecListDPair:$Vd),
1621                         IIC_VLD1x2u,
1622                         "vst1", Dt, "$Vd, $Rn, $Rm",
1623                         "$Rn.addr = $wb", []> {
1624     let Inst{5-4} = Rn{5-4};
1625     let DecoderMethod = "DecodeVLDST1Instruction";
1626   }
1627 }
1628
1629 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1630 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1631 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1632 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1633
1634 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1635 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1636 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1637 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1638
1639 // ...with 3 registers
1640 class VST1D3<bits<4> op7_4, string Dt>
1641   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1642           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1643           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1644   let Rm = 0b1111;
1645   let Inst{4} = Rn{4};
1646   let DecoderMethod = "DecodeVLDST1Instruction";
1647 }
1648 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1649   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1650                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1651                      "vst1", Dt, "$Vd, $Rn!",
1652                      "$Rn.addr = $wb", []> {
1653     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1654     let Inst{5-4} = Rn{5-4};
1655     let DecoderMethod = "DecodeVLDST1Instruction";
1656   }
1657   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1658                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1659                         IIC_VLD1x3u,
1660                         "vst1", Dt, "$Vd, $Rn, $Rm",
1661                         "$Rn.addr = $wb", []> {
1662     let Inst{5-4} = Rn{5-4};
1663     let DecoderMethod = "DecodeVLDST1Instruction";
1664   }
1665 }
1666
1667 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1668 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1669 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1670 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1671
1672 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1673 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1674 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1675 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1676
1677 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1678 def VST1d64TPseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST1x3u>;
1679 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1680
1681 // ...with 4 registers
1682 class VST1D4<bits<4> op7_4, string Dt>
1683   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1684           (ins addrmode6:$Rn, VecListFourD:$Vd),
1685           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1686           []> {
1687   let Rm = 0b1111;
1688   let Inst{5-4} = Rn{5-4};
1689   let DecoderMethod = "DecodeVLDST1Instruction";
1690 }
1691 multiclass VST1D4WB<bits<4> op7_4, string Dt> {
1692   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1693                     (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1694                      "vst1", Dt, "$Vd, $Rn!",
1695                      "$Rn.addr = $wb", []> {
1696     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1697     let Inst{5-4} = Rn{5-4};
1698     let DecoderMethod = "DecodeVLDST1Instruction";
1699   }
1700   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1701                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1702                         IIC_VLD1x4u,
1703                         "vst1", Dt, "$Vd, $Rn, $Rm",
1704                         "$Rn.addr = $wb", []> {
1705     let Inst{5-4} = Rn{5-4};
1706     let DecoderMethod = "DecodeVLDST1Instruction";
1707   }
1708 }
1709
1710 def VST1d8Q     : VST1D4<{0,0,?,?}, "8">;
1711 def VST1d16Q    : VST1D4<{0,1,?,?}, "16">;
1712 def VST1d32Q    : VST1D4<{1,0,?,?}, "32">;
1713 def VST1d64Q    : VST1D4<{1,1,?,?}, "64">;
1714
1715 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8">;
1716 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16">;
1717 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32">;
1718 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64">;
1719
1720 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1721 def VST1d64QPseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST1x4u>;
1722 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1723
1724 //   VST2     : Vector Store (multiple 2-element structures)
1725 class VST2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
1726             InstrItinClass itin>
1727   : NLdSt<0, 0b00, op11_8, op7_4, (outs), (ins addrmode6:$Rn, VdTy:$Vd),
1728           itin, "vst2", Dt, "$Vd, $Rn", "", []> {
1729   let Rm = 0b1111;
1730   let Inst{5-4} = Rn{5-4};
1731   let DecoderMethod = "DecodeVLDST2Instruction";
1732 }
1733
1734 def  VST2d8   : VST2<0b1000, {0,0,?,?}, "8",  VecListDPair, IIC_VST2>;
1735 def  VST2d16  : VST2<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VST2>;
1736 def  VST2d32  : VST2<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VST2>;
1737
1738 def  VST2q8   : VST2<0b0011, {0,0,?,?}, "8",  VecListFourD, IIC_VST2x2>;
1739 def  VST2q16  : VST2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VST2x2>;
1740 def  VST2q32  : VST2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VST2x2>;
1741
1742 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1743 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1744 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1745
1746 // ...with address register writeback:
1747 multiclass VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt,
1748                    RegisterOperand VdTy> {
1749   def _fixed : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1750                      (ins addrmode6:$Rn, VdTy:$Vd), IIC_VLD1u,
1751                      "vst2", Dt, "$Vd, $Rn!",
1752                      "$Rn.addr = $wb", []> {
1753     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1754     let Inst{5-4} = Rn{5-4};
1755     let DecoderMethod = "DecodeVLDST2Instruction";
1756   }
1757   def _register : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1758                         (ins addrmode6:$Rn, rGPR:$Rm, VdTy:$Vd), IIC_VLD1u,
1759                         "vst2", Dt, "$Vd, $Rn, $Rm",
1760                         "$Rn.addr = $wb", []> {
1761     let Inst{5-4} = Rn{5-4};
1762     let DecoderMethod = "DecodeVLDST2Instruction";
1763   }
1764 }
1765 multiclass VST2QWB<bits<4> op7_4, string Dt> {
1766   def _fixed : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1767                      (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1u,
1768                      "vst2", Dt, "$Vd, $Rn!",
1769                      "$Rn.addr = $wb", []> {
1770     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1771     let Inst{5-4} = Rn{5-4};
1772     let DecoderMethod = "DecodeVLDST2Instruction";
1773   }
1774   def _register : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1775                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1776                         IIC_VLD1u,
1777                         "vst2", Dt, "$Vd, $Rn, $Rm",
1778                         "$Rn.addr = $wb", []> {
1779     let Inst{5-4} = Rn{5-4};
1780     let DecoderMethod = "DecodeVLDST2Instruction";
1781   }
1782 }
1783
1784 defm VST2d8wb    : VST2DWB<0b1000, {0,0,?,?}, "8",  VecListDPair>;
1785 defm VST2d16wb   : VST2DWB<0b1000, {0,1,?,?}, "16", VecListDPair>;
1786 defm VST2d32wb   : VST2DWB<0b1000, {1,0,?,?}, "32", VecListDPair>;
1787
1788 defm VST2q8wb    : VST2QWB<{0,0,?,?}, "8">;
1789 defm VST2q16wb   : VST2QWB<{0,1,?,?}, "16">;
1790 defm VST2q32wb   : VST2QWB<{1,0,?,?}, "32">;
1791
1792 def VST2q8PseudoWB_fixed     : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1793 def VST2q16PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1794 def VST2q32PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1795 def VST2q8PseudoWB_register  : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1796 def VST2q16PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1797 def VST2q32PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1798
1799 // ...with double-spaced registers
1800 def VST2b8      : VST2<0b1001, {0,0,?,?}, "8",  VecListDPairSpaced, IIC_VST2>;
1801 def VST2b16     : VST2<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VST2>;
1802 def VST2b32     : VST2<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VST2>;
1803 defm VST2b8wb   : VST2DWB<0b1001, {0,0,?,?}, "8",  VecListDPairSpaced>;
1804 defm VST2b16wb  : VST2DWB<0b1001, {0,1,?,?}, "16", VecListDPairSpaced>;
1805 defm VST2b32wb  : VST2DWB<0b1001, {1,0,?,?}, "32", VecListDPairSpaced>;
1806
1807 //   VST3     : Vector Store (multiple 3-element structures)
1808 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1809   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1810           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1811           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1812   let Rm = 0b1111;
1813   let Inst{4} = Rn{4};
1814   let DecoderMethod = "DecodeVLDST3Instruction";
1815 }
1816
1817 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1818 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1819 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1820
1821 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1822 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1823 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1824
1825 // ...with address register writeback:
1826 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1827   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1828           (ins addrmode6:$Rn, am6offset:$Rm,
1829            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1830           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1831           "$Rn.addr = $wb", []> {
1832   let Inst{4} = Rn{4};
1833   let DecoderMethod = "DecodeVLDST3Instruction";
1834 }
1835
1836 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1837 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1838 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1839
1840 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1841 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1842 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1843
1844 // ...with double-spaced registers:
1845 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1846 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1847 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1848 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1849 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1850 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1851
1852 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1853 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1854 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1855
1856 // ...alternate versions to be allocated odd register numbers:
1857 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1858 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1859 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1860
1861 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1862 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1863 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1864
1865 //   VST4     : Vector Store (multiple 4-element structures)
1866 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1867   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1868           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1869           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1870           "", []> {
1871   let Rm = 0b1111;
1872   let Inst{5-4} = Rn{5-4};
1873   let DecoderMethod = "DecodeVLDST4Instruction";
1874 }
1875
1876 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1877 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1878 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1879
1880 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1881 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1882 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1883
1884 // ...with address register writeback:
1885 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1886   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1887           (ins addrmode6:$Rn, am6offset:$Rm,
1888            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1889            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1890           "$Rn.addr = $wb", []> {
1891   let Inst{5-4} = Rn{5-4};
1892   let DecoderMethod = "DecodeVLDST4Instruction";
1893 }
1894
1895 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1896 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1897 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1898
1899 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1900 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1901 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1902
1903 // ...with double-spaced registers:
1904 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1905 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1906 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1907 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1908 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1909 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1910
1911 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1912 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1913 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1914
1915 // ...alternate versions to be allocated odd register numbers:
1916 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1917 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1918 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1919
1920 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1921 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1922 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1923
1924 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1925
1926 // Classes for VST*LN pseudo-instructions with multi-register operands.
1927 // These are expanded to real instructions after register allocation.
1928 class VSTQLNPseudo<InstrItinClass itin>
1929   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1930                 itin, "">;
1931 class VSTQLNWBPseudo<InstrItinClass itin>
1932   : PseudoNLdSt<(outs GPR:$wb),
1933                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1934                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1935 class VSTQQLNPseudo<InstrItinClass itin>
1936   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1937                 itin, "">;
1938 class VSTQQLNWBPseudo<InstrItinClass itin>
1939   : PseudoNLdSt<(outs GPR:$wb),
1940                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1941                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1942 class VSTQQQQLNPseudo<InstrItinClass itin>
1943   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1944                 itin, "">;
1945 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1946   : PseudoNLdSt<(outs GPR:$wb),
1947                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1948                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1949
1950 //   VST1LN   : Vector Store (single element from one lane)
1951 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1952              PatFrag StoreOp, SDNode ExtractOp, Operand AddrMode>
1953   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1954           (ins AddrMode:$Rn, DPR:$Vd, nohash_imm:$lane),
1955           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1956           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), AddrMode:$Rn)]> {
1957   let Rm = 0b1111;
1958   let DecoderMethod = "DecodeVST1LN";
1959 }
1960 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1961   : VSTQLNPseudo<IIC_VST1ln> {
1962   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1963                           addrmode6:$addr)];
1964 }
1965
1966 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1967                        NEONvgetlaneu, addrmode6> {
1968   let Inst{7-5} = lane{2-0};
1969 }
1970 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1971                        NEONvgetlaneu, addrmode6> {
1972   let Inst{7-6} = lane{1-0};
1973   let Inst{4}   = Rn{4};
1974 }
1975
1976 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt,
1977                        addrmode6oneL32> {
1978   let Inst{7}   = lane{0};
1979   let Inst{5-4} = Rn{5-4};
1980 }
1981
1982 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1983 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1984 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1985
1986 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1987           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1988 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1989           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1990
1991 // ...with address register writeback:
1992 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1993                PatFrag StoreOp, SDNode ExtractOp, Operand AdrMode>
1994   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1995           (ins AdrMode:$Rn, am6offset:$Rm,
1996            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1997           "\\{$Vd[$lane]\\}, $Rn$Rm",
1998           "$Rn.addr = $wb",
1999           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
2000                                   AdrMode:$Rn, am6offset:$Rm))]> {
2001   let DecoderMethod = "DecodeVST1LN";
2002 }
2003 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
2004   : VSTQLNWBPseudo<IIC_VST1lnu> {
2005   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
2006                                         addrmode6:$addr, am6offset:$offset))];
2007 }
2008
2009 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
2010                              NEONvgetlaneu, addrmode6> {
2011   let Inst{7-5} = lane{2-0};
2012 }
2013 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
2014                              NEONvgetlaneu, addrmode6> {
2015   let Inst{7-6} = lane{1-0};
2016   let Inst{4}   = Rn{4};
2017 }
2018 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
2019                              extractelt, addrmode6oneL32> {
2020   let Inst{7}   = lane{0};
2021   let Inst{5-4} = Rn{5-4};
2022 }
2023
2024 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
2025 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
2026 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
2027
2028 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2029
2030 //   VST2LN   : Vector Store (single 2-element structure from one lane)
2031 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2032   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2033           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
2034           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
2035           "", []> {
2036   let Rm = 0b1111;
2037   let Inst{4}   = Rn{4};
2038   let DecoderMethod = "DecodeVST2LN";
2039 }
2040
2041 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
2042   let Inst{7-5} = lane{2-0};
2043 }
2044 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
2045   let Inst{7-6} = lane{1-0};
2046 }
2047 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
2048   let Inst{7}   = lane{0};
2049 }
2050
2051 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
2052 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
2053 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
2054
2055 // ...with double-spaced registers:
2056 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
2057   let Inst{7-6} = lane{1-0};
2058   let Inst{4}   = Rn{4};
2059 }
2060 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
2061   let Inst{7}   = lane{0};
2062   let Inst{4}   = Rn{4};
2063 }
2064
2065 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
2066 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
2067
2068 // ...with address register writeback:
2069 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2070   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2071           (ins addrmode6:$Rn, am6offset:$Rm,
2072            DPR:$Vd, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
2073           "\\{$Vd[$lane], $src2[$lane]\\}, $Rn$Rm",
2074           "$Rn.addr = $wb", []> {
2075   let Inst{4}   = Rn{4};
2076   let DecoderMethod = "DecodeVST2LN";
2077 }
2078
2079 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
2080   let Inst{7-5} = lane{2-0};
2081 }
2082 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
2083   let Inst{7-6} = lane{1-0};
2084 }
2085 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
2086   let Inst{7}   = lane{0};
2087 }
2088
2089 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
2090 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2091 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2092
2093 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
2094   let Inst{7-6} = lane{1-0};
2095 }
2096 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
2097   let Inst{7}   = lane{0};
2098 }
2099
2100 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2101 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2102
2103 //   VST3LN   : Vector Store (single 3-element structure from one lane)
2104 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2105   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2106           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
2107            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
2108           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
2109   let Rm = 0b1111;
2110   let DecoderMethod = "DecodeVST3LN";
2111 }
2112
2113 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
2114   let Inst{7-5} = lane{2-0};
2115 }
2116 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
2117   let Inst{7-6} = lane{1-0};
2118 }
2119 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
2120   let Inst{7}   = lane{0};
2121 }
2122
2123 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
2124 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2125 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2126
2127 // ...with double-spaced registers:
2128 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
2129   let Inst{7-6} = lane{1-0};
2130 }
2131 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
2132   let Inst{7}   = lane{0};
2133 }
2134
2135 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2136 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2137
2138 // ...with address register writeback:
2139 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2140   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2141           (ins addrmode6:$Rn, am6offset:$Rm,
2142            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
2143           IIC_VST3lnu, "vst3", Dt,
2144           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
2145           "$Rn.addr = $wb", []> {
2146   let DecoderMethod = "DecodeVST3LN";
2147 }
2148
2149 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
2150   let Inst{7-5} = lane{2-0};
2151 }
2152 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
2153   let Inst{7-6} = lane{1-0};
2154 }
2155 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
2156   let Inst{7}   = lane{0};
2157 }
2158
2159 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
2160 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2161 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2162
2163 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
2164   let Inst{7-6} = lane{1-0};
2165 }
2166 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
2167   let Inst{7}   = lane{0};
2168 }
2169
2170 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2171 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2172
2173 //   VST4LN   : Vector Store (single 4-element structure from one lane)
2174 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2175   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2176           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
2177            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
2178           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
2179           "", []> {
2180   let Rm = 0b1111;
2181   let Inst{4} = Rn{4};
2182   let DecoderMethod = "DecodeVST4LN";
2183 }
2184
2185 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
2186   let Inst{7-5} = lane{2-0};
2187 }
2188 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
2189   let Inst{7-6} = lane{1-0};
2190 }
2191 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
2192   let Inst{7}   = lane{0};
2193   let Inst{5} = Rn{5};
2194 }
2195
2196 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
2197 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2198 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2199
2200 // ...with double-spaced registers:
2201 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
2202   let Inst{7-6} = lane{1-0};
2203 }
2204 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
2205   let Inst{7}   = lane{0};
2206   let Inst{5} = Rn{5};
2207 }
2208
2209 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2210 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2211
2212 // ...with address register writeback:
2213 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2214   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2215           (ins addrmode6:$Rn, am6offset:$Rm,
2216            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
2217           IIC_VST4lnu, "vst4", Dt,
2218   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
2219           "$Rn.addr = $wb", []> {
2220   let Inst{4} = Rn{4};
2221   let DecoderMethod = "DecodeVST4LN";
2222 }
2223
2224 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
2225   let Inst{7-5} = lane{2-0};
2226 }
2227 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
2228   let Inst{7-6} = lane{1-0};
2229 }
2230 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
2231   let Inst{7}   = lane{0};
2232   let Inst{5} = Rn{5};
2233 }
2234
2235 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
2236 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2237 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2238
2239 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
2240   let Inst{7-6} = lane{1-0};
2241 }
2242 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
2243   let Inst{7}   = lane{0};
2244   let Inst{5} = Rn{5};
2245 }
2246
2247 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2248 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2249
2250 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2251
2252 // Use vld1/vst1 for unaligned f64 load / store
2253 def : Pat<(f64 (hword_alignedload addrmode6:$addr)),
2254           (VLD1d16 addrmode6:$addr)>, Requires<[IsLE]>;
2255 def : Pat<(hword_alignedstore (f64 DPR:$value), addrmode6:$addr),
2256           (VST1d16 addrmode6:$addr, DPR:$value)>, Requires<[IsLE]>;
2257 def : Pat<(f64 (byte_alignedload addrmode6:$addr)),
2258           (VLD1d8 addrmode6:$addr)>, Requires<[IsLE]>;
2259 def : Pat<(byte_alignedstore (f64 DPR:$value), addrmode6:$addr),
2260           (VST1d8 addrmode6:$addr, DPR:$value)>, Requires<[IsLE]>;
2261 def : Pat<(f64 (non_word_alignedload addrmode6:$addr)),
2262           (VLD1d64 addrmode6:$addr)>, Requires<[IsBE]>;
2263 def : Pat<(non_word_alignedstore (f64 DPR:$value), addrmode6:$addr),
2264           (VST1d64 addrmode6:$addr, DPR:$value)>, Requires<[IsBE]>;
2265
2266 // Use vld1/vst1 for Q and QQ. Also use them for unaligned v2f64
2267 // load / store if it's legal.
2268 def : Pat<(v2f64 (dword_alignedload addrmode6:$addr)),
2269           (VLD1q64 addrmode6:$addr)>;
2270 def : Pat<(dword_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2271           (VST1q64 addrmode6:$addr, QPR:$value)>;
2272 def : Pat<(v2f64 (word_alignedload addrmode6:$addr)),
2273           (VLD1q32 addrmode6:$addr)>;
2274 def : Pat<(word_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2275           (VST1q32 addrmode6:$addr, QPR:$value)>;
2276 def : Pat<(v2f64 (hword_alignedload addrmode6:$addr)),
2277           (VLD1q16 addrmode6:$addr)>, Requires<[IsLE]>;
2278 def : Pat<(hword_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2279           (VST1q16 addrmode6:$addr, QPR:$value)>, Requires<[IsLE]>;
2280 def : Pat<(v2f64 (byte_alignedload addrmode6:$addr)),
2281           (VLD1q8 addrmode6:$addr)>, Requires<[IsLE]>;
2282 def : Pat<(byte_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2283           (VST1q8 addrmode6:$addr, QPR:$value)>, Requires<[IsLE]>;
2284
2285 //===----------------------------------------------------------------------===//
2286 // NEON pattern fragments
2287 //===----------------------------------------------------------------------===//
2288
2289 // Extract D sub-registers of Q registers.
2290 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
2291   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2292   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
2293 }]>;
2294 def DSubReg_i16_reg : SDNodeXForm<imm, [{
2295   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2296   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
2297 }]>;
2298 def DSubReg_i32_reg : SDNodeXForm<imm, [{
2299   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2300   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
2301 }]>;
2302 def DSubReg_f64_reg : SDNodeXForm<imm, [{
2303   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2304   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
2305 }]>;
2306
2307 // Extract S sub-registers of Q/D registers.
2308 def SSubReg_f32_reg : SDNodeXForm<imm, [{
2309   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
2310   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
2311 }]>;
2312
2313 // Translate lane numbers from Q registers to D subregs.
2314 def SubReg_i8_lane  : SDNodeXForm<imm, [{
2315   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
2316 }]>;
2317 def SubReg_i16_lane : SDNodeXForm<imm, [{
2318   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
2319 }]>;
2320 def SubReg_i32_lane : SDNodeXForm<imm, [{
2321   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
2322 }]>;
2323
2324 //===----------------------------------------------------------------------===//
2325 // Instruction Classes
2326 //===----------------------------------------------------------------------===//
2327
2328 // Basic 2-register operations: double- and quad-register.
2329 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2330            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2331            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2332   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2333         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2334         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2335 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2336            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2337            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2338   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2339         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2340         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2341
2342 // Basic 2-register intrinsics, both double- and quad-register.
2343 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2344               bits<2> op17_16, bits<5> op11_7, bit op4,
2345               InstrItinClass itin, string OpcodeStr, string Dt,
2346               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2347   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2348         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2349         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2350 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2351               bits<2> op17_16, bits<5> op11_7, bit op4,
2352               InstrItinClass itin, string OpcodeStr, string Dt,
2353               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2354   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2355         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2356         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2357
2358 // Same as above, but not predicated.
2359 class N2VDIntnp<bits<2> op17_16, bits<3> op10_8, bit op7,
2360               InstrItinClass itin, string OpcodeStr, string Dt,
2361               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2362   : N2Vnp<0b10, op17_16, op10_8, op7, 0,  (outs DPR:$Vd), (ins DPR:$Vm),
2363           itin, OpcodeStr, Dt, ResTy, OpTy,
2364           [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2365
2366 class N2VQIntnp<bits<2> op17_16, bits<3> op10_8, bit op7,
2367               InstrItinClass itin, string OpcodeStr, string Dt,
2368               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2369   : N2Vnp<0b10, op17_16, op10_8, op7, 1,  (outs QPR:$Vd), (ins QPR:$Vm),
2370           itin, OpcodeStr, Dt, ResTy, OpTy,
2371           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2372
2373 // Similar to NV2VQIntnp with some more encoding bits exposed (crypto).
2374 class N2VQIntXnp<bits<2> op19_18, bits<2> op17_16, bits<3> op10_8, bit op6,
2375               bit op7, InstrItinClass itin, string OpcodeStr, string Dt,
2376               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2377   : N2Vnp<op19_18, op17_16, op10_8, op7, op6,  (outs QPR:$Vd), (ins QPR:$Vm),
2378           itin, OpcodeStr, Dt, ResTy, OpTy,
2379           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2380
2381 // Same as N2VQIntXnp but with Vd as a src register.
2382 class N2VQIntX2np<bits<2> op19_18, bits<2> op17_16, bits<3> op10_8, bit op6,
2383               bit op7, InstrItinClass itin, string OpcodeStr, string Dt,
2384               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2385   : N2Vnp<op19_18, op17_16, op10_8, op7, op6,
2386           (outs QPR:$Vd), (ins QPR:$src, QPR:$Vm),
2387           itin, OpcodeStr, Dt, ResTy, OpTy,
2388           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src), (OpTy QPR:$Vm))))]> {
2389   let Constraints = "$src = $Vd";
2390 }
2391
2392 // Narrow 2-register operations.
2393 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2394            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2395            InstrItinClass itin, string OpcodeStr, string Dt,
2396            ValueType TyD, ValueType TyQ, SDNode OpNode>
2397   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2398         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2399         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2400
2401 // Narrow 2-register intrinsics.
2402 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2403               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2404               InstrItinClass itin, string OpcodeStr, string Dt,
2405               ValueType TyD, ValueType TyQ, SDPatternOperator IntOp>
2406   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2407         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2408         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2409
2410 // Long 2-register operations (currently only used for VMOVL).
2411 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2412            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2413            InstrItinClass itin, string OpcodeStr, string Dt,
2414            ValueType TyQ, ValueType TyD, SDNode OpNode>
2415   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2416         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2417         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2418
2419 // Long 2-register intrinsics.
2420 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2421               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2422               InstrItinClass itin, string OpcodeStr, string Dt,
2423               ValueType TyQ, ValueType TyD, SDPatternOperator IntOp>
2424   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2425         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2426         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2427
2428 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2429 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2430   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2431         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2432         OpcodeStr, Dt, "$Vd, $Vm",
2433         "$src1 = $Vd, $src2 = $Vm", []>;
2434 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2435                   InstrItinClass itin, string OpcodeStr, string Dt>
2436   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2437         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2438         "$src1 = $Vd, $src2 = $Vm", []>;
2439
2440 // Basic 3-register operations: double- and quad-register.
2441 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2442            InstrItinClass itin, string OpcodeStr, string Dt,
2443            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2444   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2445         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2446         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2447         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2448   // All of these have a two-operand InstAlias.
2449   let TwoOperandAliasConstraint = "$Vn = $Vd";
2450   let isCommutable = Commutable;
2451 }
2452 // Same as N3VD but no data type.
2453 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2454            InstrItinClass itin, string OpcodeStr,
2455            ValueType ResTy, ValueType OpTy,
2456            SDNode OpNode, bit Commutable>
2457   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2458          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2459          OpcodeStr, "$Vd, $Vn, $Vm", "",
2460          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2461   // All of these have a two-operand InstAlias.
2462   let TwoOperandAliasConstraint = "$Vn = $Vd";
2463   let isCommutable = Commutable;
2464 }
2465
2466 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2467              InstrItinClass itin, string OpcodeStr, string Dt,
2468              ValueType Ty, SDNode ShOp>
2469   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2470         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2471         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2472         [(set (Ty DPR:$Vd),
2473               (Ty (ShOp (Ty DPR:$Vn),
2474                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2475   // All of these have a two-operand InstAlias.
2476   let TwoOperandAliasConstraint = "$Vn = $Vd";
2477   let isCommutable = 0;
2478 }
2479 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2480                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2481   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2482         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2483         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2484         [(set (Ty DPR:$Vd),
2485               (Ty (ShOp (Ty DPR:$Vn),
2486                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2487   // All of these have a two-operand InstAlias.
2488   let TwoOperandAliasConstraint = "$Vn = $Vd";
2489   let isCommutable = 0;
2490 }
2491
2492 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2493            InstrItinClass itin, string OpcodeStr, string Dt,
2494            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2495   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2496         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2497         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2498         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2499   // All of these have a two-operand InstAlias.
2500   let TwoOperandAliasConstraint = "$Vn = $Vd";
2501   let isCommutable = Commutable;
2502 }
2503 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2504            InstrItinClass itin, string OpcodeStr,
2505            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2506   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2507          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2508          OpcodeStr, "$Vd, $Vn, $Vm", "",
2509          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2510   // All of these have a two-operand InstAlias.
2511   let TwoOperandAliasConstraint = "$Vn = $Vd";
2512   let isCommutable = Commutable;
2513 }
2514 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2515              InstrItinClass itin, string OpcodeStr, string Dt,
2516              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2517   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2518         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2519         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2520         [(set (ResTy QPR:$Vd),
2521               (ResTy (ShOp (ResTy QPR:$Vn),
2522                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2523                                                 imm:$lane)))))]> {
2524   // All of these have a two-operand InstAlias.
2525   let TwoOperandAliasConstraint = "$Vn = $Vd";
2526   let isCommutable = 0;
2527 }
2528 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2529                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2530   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2531         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2532         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2533         [(set (ResTy QPR:$Vd),
2534               (ResTy (ShOp (ResTy QPR:$Vn),
2535                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2536                                                 imm:$lane)))))]> {
2537   // All of these have a two-operand InstAlias.
2538   let TwoOperandAliasConstraint = "$Vn = $Vd";
2539   let isCommutable = 0;
2540 }
2541
2542 // Basic 3-register intrinsics, both double- and quad-register.
2543 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2544               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2545               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp, bit Commutable>
2546   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2547         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2548         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2549         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2550   // All of these have a two-operand InstAlias.
2551   let TwoOperandAliasConstraint = "$Vn = $Vd";
2552   let isCommutable = Commutable;
2553 }
2554
2555 class N3VDIntnp<bits<5> op27_23, bits<2> op21_20, bits<4> op11_8, bit op6,
2556                 bit op4, Format f, InstrItinClass itin, string OpcodeStr,
2557                 string Dt, ValueType ResTy, ValueType OpTy,
2558                 SDPatternOperator IntOp, bit Commutable>
2559   : N3Vnp<op27_23, op21_20, op11_8, op6, op4,
2560           (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin, OpcodeStr, Dt,
2561           ResTy, OpTy, IntOp, Commutable,
2562           [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2563
2564 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2565                 string OpcodeStr, string Dt, ValueType Ty, SDPatternOperator IntOp>
2566   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2567         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2568         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2569         [(set (Ty DPR:$Vd),
2570               (Ty (IntOp (Ty DPR:$Vn),
2571                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2572                                            imm:$lane)))))]> {
2573   let isCommutable = 0;
2574 }
2575
2576 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2577                   string OpcodeStr, string Dt, ValueType Ty, SDPatternOperator IntOp>
2578   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2579         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2580         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2581         [(set (Ty DPR:$Vd),
2582               (Ty (IntOp (Ty DPR:$Vn),
2583                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2584   let isCommutable = 0;
2585 }
2586 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2587               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2588               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2589   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2590         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2591         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2592         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2593   let TwoOperandAliasConstraint = "$Vm = $Vd";
2594   let isCommutable = 0;
2595 }
2596
2597 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2598               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2599               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp, bit Commutable>
2600   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2601         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2602         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2603         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2604   // All of these have a two-operand InstAlias.
2605   let TwoOperandAliasConstraint = "$Vn = $Vd";
2606   let isCommutable = Commutable;
2607 }
2608
2609 class N3VQIntnp<bits<5> op27_23, bits<2> op21_20, bits<4> op11_8, bit op6,
2610                 bit op4, Format f, InstrItinClass itin, string OpcodeStr,
2611                 string Dt, ValueType ResTy, ValueType OpTy,
2612                 SDPatternOperator IntOp, bit Commutable>
2613   : N3Vnp<op27_23, op21_20, op11_8, op6, op4,
2614           (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin, OpcodeStr, Dt,
2615           ResTy, OpTy, IntOp, Commutable,
2616           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2617
2618 // Same as N3VQIntnp but with Vd as a src register.
2619 class N3VQInt3np<bits<5> op27_23, bits<2> op21_20, bits<4> op11_8, bit op6,
2620                 bit op4, Format f, InstrItinClass itin, string OpcodeStr,
2621                 string Dt, ValueType ResTy, ValueType OpTy,
2622                 SDPatternOperator IntOp, bit Commutable>
2623   : N3Vnp<op27_23, op21_20, op11_8, op6, op4,
2624           (outs QPR:$Vd), (ins QPR:$src, QPR:$Vn, QPR:$Vm), f, itin, OpcodeStr,
2625           Dt, ResTy, OpTy, IntOp, Commutable,
2626           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src), (OpTy QPR:$Vn),
2627                                        (OpTy QPR:$Vm))))]> {
2628   let Constraints = "$src = $Vd";
2629 }
2630
2631 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2632                 string OpcodeStr, string Dt,
2633                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2634   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2635         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2636         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2637         [(set (ResTy QPR:$Vd),
2638               (ResTy (IntOp (ResTy QPR:$Vn),
2639                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2640                                                  imm:$lane)))))]> {
2641   let isCommutable = 0;
2642 }
2643 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2644                   string OpcodeStr, string Dt,
2645                   ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2646   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2647         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2648         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2649         [(set (ResTy QPR:$Vd),
2650               (ResTy (IntOp (ResTy QPR:$Vn),
2651                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2652                                                  imm:$lane)))))]> {
2653   let isCommutable = 0;
2654 }
2655 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2656               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2657               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2658   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2659         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2660         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2661         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2662   let TwoOperandAliasConstraint = "$Vm = $Vd";
2663   let isCommutable = 0;
2664 }
2665
2666 // Multiply-Add/Sub operations: double- and quad-register.
2667 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2668                 InstrItinClass itin, string OpcodeStr, string Dt,
2669                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2670   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2671         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2672         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2673         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2674                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2675
2676 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2677                   string OpcodeStr, string Dt,
2678                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2679   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2680         (outs DPR:$Vd),
2681         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2682         NVMulSLFrm, itin,
2683         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2684         [(set (Ty DPR:$Vd),
2685               (Ty (ShOp (Ty DPR:$src1),
2686                         (Ty (MulOp DPR:$Vn,
2687                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2688                                                      imm:$lane)))))))]>;
2689 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2690                     string OpcodeStr, string Dt,
2691                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2692   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2693         (outs DPR:$Vd),
2694         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2695         NVMulSLFrm, itin,
2696         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2697         [(set (Ty DPR:$Vd),
2698               (Ty (ShOp (Ty DPR:$src1),
2699                         (Ty (MulOp DPR:$Vn,
2700                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2701                                                      imm:$lane)))))))]>;
2702
2703 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2704                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2705                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2706   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2707         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2708         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2709         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2710                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2711 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2712                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2713                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2714   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2715         (outs QPR:$Vd),
2716         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2717         NVMulSLFrm, itin,
2718         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2719         [(set (ResTy QPR:$Vd),
2720               (ResTy (ShOp (ResTy QPR:$src1),
2721                            (ResTy (MulOp QPR:$Vn,
2722                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2723                                                         imm:$lane)))))))]>;
2724 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2725                     string OpcodeStr, string Dt,
2726                     ValueType ResTy, ValueType OpTy,
2727                     SDNode MulOp, SDNode ShOp>
2728   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2729         (outs QPR:$Vd),
2730         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2731         NVMulSLFrm, itin,
2732         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2733         [(set (ResTy QPR:$Vd),
2734               (ResTy (ShOp (ResTy QPR:$src1),
2735                            (ResTy (MulOp QPR:$Vn,
2736                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2737                                                         imm:$lane)))))))]>;
2738
2739 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2740 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2741                 InstrItinClass itin, string OpcodeStr, string Dt,
2742                 ValueType Ty, SDPatternOperator IntOp, SDNode OpNode>
2743   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2744         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2745         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2746         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2747                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2748 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2749                 InstrItinClass itin, string OpcodeStr, string Dt,
2750                 ValueType Ty, SDPatternOperator IntOp, SDNode OpNode>
2751   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2752         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2753         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2754         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2755                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2756
2757 // Neon 3-argument intrinsics, both double- and quad-register.
2758 // The destination register is also used as the first source operand register.
2759 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2760                InstrItinClass itin, string OpcodeStr, string Dt,
2761                ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2762   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2763         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2764         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2765         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2766                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2767 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2768                InstrItinClass itin, string OpcodeStr, string Dt,
2769                ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2770   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2771         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2772         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2773         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2774                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2775
2776 // Long Multiply-Add/Sub operations.
2777 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2778                 InstrItinClass itin, string OpcodeStr, string Dt,
2779                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2780   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2781         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2782         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2783         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2784                                 (TyQ (MulOp (TyD DPR:$Vn),
2785                                             (TyD DPR:$Vm)))))]>;
2786 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2787                   InstrItinClass itin, string OpcodeStr, string Dt,
2788                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2789   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2790         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2791         NVMulSLFrm, itin,
2792         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2793         [(set QPR:$Vd,
2794           (OpNode (TyQ QPR:$src1),
2795                   (TyQ (MulOp (TyD DPR:$Vn),
2796                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2797                                                  imm:$lane))))))]>;
2798 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2799                     InstrItinClass itin, string OpcodeStr, string Dt,
2800                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2801   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2802         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2803         NVMulSLFrm, itin,
2804         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2805         [(set QPR:$Vd,
2806           (OpNode (TyQ QPR:$src1),
2807                   (TyQ (MulOp (TyD DPR:$Vn),
2808                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2809                                                  imm:$lane))))))]>;
2810
2811 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2812 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2813                    InstrItinClass itin, string OpcodeStr, string Dt,
2814                    ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, SDNode ExtOp,
2815                    SDNode OpNode>
2816   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2817         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2818         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2819         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2820                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2821                                                         (TyD DPR:$Vm)))))))]>;
2822
2823 // Neon Long 3-argument intrinsic.  The destination register is
2824 // a quad-register and is also used as the first source operand register.
2825 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2826                InstrItinClass itin, string OpcodeStr, string Dt,
2827                ValueType TyQ, ValueType TyD, SDPatternOperator IntOp>
2828   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2829         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2830         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2831         [(set QPR:$Vd,
2832           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2833 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2834                  string OpcodeStr, string Dt,
2835                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2836   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2837         (outs QPR:$Vd),
2838         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2839         NVMulSLFrm, itin,
2840         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2841         [(set (ResTy QPR:$Vd),
2842               (ResTy (IntOp (ResTy QPR:$src1),
2843                             (OpTy DPR:$Vn),
2844                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2845                                                 imm:$lane)))))]>;
2846 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2847                    InstrItinClass itin, string OpcodeStr, string Dt,
2848                    ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2849   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2850         (outs QPR:$Vd),
2851         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2852         NVMulSLFrm, itin,
2853         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2854         [(set (ResTy QPR:$Vd),
2855               (ResTy (IntOp (ResTy QPR:$src1),
2856                             (OpTy DPR:$Vn),
2857                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2858                                                 imm:$lane)))))]>;
2859
2860 // Narrowing 3-register intrinsics.
2861 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2862               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2863               SDPatternOperator IntOp, bit Commutable>
2864   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2865         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2866         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2867         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2868   let isCommutable = Commutable;
2869 }
2870
2871 // Long 3-register operations.
2872 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2873            InstrItinClass itin, string OpcodeStr, string Dt,
2874            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2875   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2876         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2877         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2878         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2879   let isCommutable = Commutable;
2880 }
2881
2882 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2883              InstrItinClass itin, string OpcodeStr, string Dt,
2884              ValueType TyQ, ValueType TyD, SDNode OpNode>
2885   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2886         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2887         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2888         [(set QPR:$Vd,
2889           (TyQ (OpNode (TyD DPR:$Vn),
2890                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2891 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2892                InstrItinClass itin, string OpcodeStr, string Dt,
2893                ValueType TyQ, ValueType TyD, SDNode OpNode>
2894   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2895         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2896         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2897         [(set QPR:$Vd,
2898           (TyQ (OpNode (TyD DPR:$Vn),
2899                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2900
2901 // Long 3-register operations with explicitly extended operands.
2902 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2903               InstrItinClass itin, string OpcodeStr, string Dt,
2904               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2905               bit Commutable>
2906   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2907         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2908         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2909         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2910                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2911   let isCommutable = Commutable;
2912 }
2913
2914 // Long 3-register intrinsics with explicit extend (VABDL).
2915 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2916                  InstrItinClass itin, string OpcodeStr, string Dt,
2917                  ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, SDNode ExtOp,
2918                  bit Commutable>
2919   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2920         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2921         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2922         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2923                                                 (TyD DPR:$Vm))))))]> {
2924   let isCommutable = Commutable;
2925 }
2926
2927 // Long 3-register intrinsics.
2928 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2929               InstrItinClass itin, string OpcodeStr, string Dt,
2930               ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, bit Commutable>
2931   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2932         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2933         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2934         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2935   let isCommutable = Commutable;
2936 }
2937
2938 // Same as above, but not predicated.
2939 class N3VLIntnp<bits<5> op27_23, bits<2> op21_20, bits<4> op11_8, bit op6,
2940                 bit op4, InstrItinClass itin, string OpcodeStr,
2941                 string Dt, ValueType ResTy, ValueType OpTy,
2942                 SDPatternOperator IntOp, bit Commutable>
2943   : N3Vnp<op27_23, op21_20, op11_8, op6, op4,
2944           (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin, OpcodeStr, Dt,
2945           ResTy, OpTy, IntOp, Commutable,
2946           [(set QPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2947
2948 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2949                 string OpcodeStr, string Dt,
2950                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2951   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2952         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2953         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2954         [(set (ResTy QPR:$Vd),
2955               (ResTy (IntOp (OpTy DPR:$Vn),
2956                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2957                                                 imm:$lane)))))]>;
2958 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2959                   InstrItinClass itin, string OpcodeStr, string Dt,
2960                   ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2961   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2962         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2963         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2964         [(set (ResTy QPR:$Vd),
2965               (ResTy (IntOp (OpTy DPR:$Vn),
2966                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2967                                                 imm:$lane)))))]>;
2968
2969 // Wide 3-register operations.
2970 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2971            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2972            SDNode OpNode, SDNode ExtOp, bit Commutable>
2973   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2974         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2975         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2976         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2977                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2978   // All of these have a two-operand InstAlias.
2979   let TwoOperandAliasConstraint = "$Vn = $Vd";
2980   let isCommutable = Commutable;
2981 }
2982
2983 // Pairwise long 2-register intrinsics, both double- and quad-register.
2984 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2985                 bits<2> op17_16, bits<5> op11_7, bit op4,
2986                 string OpcodeStr, string Dt,
2987                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2988   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2989         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2990         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2991 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2992                 bits<2> op17_16, bits<5> op11_7, bit op4,
2993                 string OpcodeStr, string Dt,
2994                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2995   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2996         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2997         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2998
2999 // Pairwise long 2-register accumulate intrinsics,
3000 // both double- and quad-register.
3001 // The destination register is also used as the first source operand register.
3002 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
3003                  bits<2> op17_16, bits<5> op11_7, bit op4,
3004                  string OpcodeStr, string Dt,
3005                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
3006   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
3007         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
3008         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
3009         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
3010 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
3011                  bits<2> op17_16, bits<5> op11_7, bit op4,
3012                  string OpcodeStr, string Dt,
3013                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
3014   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
3015         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
3016         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
3017         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
3018
3019 // Shift by immediate,
3020 // both double- and quad-register.
3021 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
3022 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3023              Format f, InstrItinClass itin, Operand ImmTy,
3024              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
3025   : N2VImm<op24, op23, op11_8, op7, 0, op4,
3026            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
3027            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3028            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
3029 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3030              Format f, InstrItinClass itin, Operand ImmTy,
3031              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
3032   : N2VImm<op24, op23, op11_8, op7, 1, op4,
3033            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
3034            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3035            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
3036 }
3037
3038 // Long shift by immediate.
3039 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
3040              string OpcodeStr, string Dt,
3041              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
3042   : N2VImm<op24, op23, op11_8, op7, op6, op4,
3043            (outs QPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), N2RegVShLFrm,
3044            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3045            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
3046                                           (i32 imm:$SIMM))))]>;
3047
3048 // Narrow shift by immediate.
3049 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
3050              InstrItinClass itin, string OpcodeStr, string Dt,
3051              ValueType ResTy, ValueType OpTy, Operand ImmTy,
3052              SDPatternOperator OpNode>
3053   : N2VImm<op24, op23, op11_8, op7, op6, op4,
3054            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
3055            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3056            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
3057                                           (i32 ImmTy:$SIMM))))]>;
3058
3059 // Shift right by immediate and accumulate,
3060 // both double- and quad-register.
3061 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
3062 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3063                 Operand ImmTy, string OpcodeStr, string Dt,
3064                 ValueType Ty, SDNode ShOp>
3065   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
3066            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
3067            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3068            [(set DPR:$Vd, (Ty (add DPR:$src1,
3069                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
3070 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3071                 Operand ImmTy, string OpcodeStr, string Dt,
3072                 ValueType Ty, SDNode ShOp>
3073   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
3074            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
3075            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3076            [(set QPR:$Vd, (Ty (add QPR:$src1,
3077                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
3078 }
3079
3080 // Shift by immediate and insert,
3081 // both double- and quad-register.
3082 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
3083 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3084                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
3085                 ValueType Ty,SDNode ShOp>
3086   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
3087            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
3088            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3089            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
3090 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3091                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
3092                 ValueType Ty,SDNode ShOp>
3093   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
3094            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
3095            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3096            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
3097 }
3098
3099 // Convert, with fractional bits immediate,
3100 // both double- and quad-register.
3101 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3102               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
3103               SDPatternOperator IntOp>
3104   : N2VImm<op24, op23, op11_8, op7, 0, op4,
3105            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
3106            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3107            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
3108 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3109               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
3110               SDPatternOperator IntOp>
3111   : N2VImm<op24, op23, op11_8, op7, 1, op4,
3112            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
3113            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3114            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
3115
3116 //===----------------------------------------------------------------------===//
3117 // Multiclasses
3118 //===----------------------------------------------------------------------===//
3119
3120 // Abbreviations used in multiclass suffixes:
3121 //   Q = quarter int (8 bit) elements
3122 //   H = half int (16 bit) elements
3123 //   S = single int (32 bit) elements
3124 //   D = double int (64 bit) elements
3125
3126 // Neon 2-register vector operations and intrinsics.
3127
3128 // Neon 2-register comparisons.
3129 //   source operand element sizes of 8, 16 and 32 bits:
3130 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3131                        bits<5> op11_7, bit op4, string opc, string Dt,
3132                        string asm, SDNode OpNode> {
3133   // 64-bit vector types.
3134   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
3135                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3136                   opc, !strconcat(Dt, "8"), asm, "",
3137                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
3138   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
3139                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3140                   opc, !strconcat(Dt, "16"), asm, "",
3141                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
3142   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
3143                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3144                   opc, !strconcat(Dt, "32"), asm, "",
3145                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
3146   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
3147                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3148                   opc, "f32", asm, "",
3149                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
3150     let Inst{10} = 1; // overwrite F = 1
3151   }
3152
3153   // 128-bit vector types.
3154   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
3155                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3156                   opc, !strconcat(Dt, "8"), asm, "",
3157                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
3158   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
3159                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3160                   opc, !strconcat(Dt, "16"), asm, "",
3161                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
3162   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
3163                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3164                   opc, !strconcat(Dt, "32"), asm, "",
3165                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
3166   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
3167                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3168                   opc, "f32", asm, "",
3169                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
3170     let Inst{10} = 1; // overwrite F = 1
3171   }
3172 }
3173
3174
3175 // Neon 2-register vector intrinsics,
3176 //   element sizes of 8, 16 and 32 bits:
3177 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3178                       bits<5> op11_7, bit op4,
3179                       InstrItinClass itinD, InstrItinClass itinQ,
3180                       string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3181   // 64-bit vector types.
3182   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3183                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3184   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3185                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
3186   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3187                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
3188
3189   // 128-bit vector types.
3190   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3191                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
3192   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3193                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
3194   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3195                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
3196 }
3197
3198
3199 // Neon Narrowing 2-register vector operations,
3200 //   source operand element sizes of 16, 32 and 64 bits:
3201 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3202                     bits<5> op11_7, bit op6, bit op4,
3203                     InstrItinClass itin, string OpcodeStr, string Dt,
3204                     SDNode OpNode> {
3205   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
3206                    itin, OpcodeStr, !strconcat(Dt, "16"),
3207                    v8i8, v8i16, OpNode>;
3208   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
3209                    itin, OpcodeStr, !strconcat(Dt, "32"),
3210                    v4i16, v4i32, OpNode>;
3211   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
3212                    itin, OpcodeStr, !strconcat(Dt, "64"),
3213                    v2i32, v2i64, OpNode>;
3214 }
3215
3216 // Neon Narrowing 2-register vector intrinsics,
3217 //   source operand element sizes of 16, 32 and 64 bits:
3218 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3219                        bits<5> op11_7, bit op6, bit op4,
3220                        InstrItinClass itin, string OpcodeStr, string Dt,
3221                        SDPatternOperator IntOp> {
3222   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
3223                       itin, OpcodeStr, !strconcat(Dt, "16"),
3224                       v8i8, v8i16, IntOp>;
3225   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
3226                       itin, OpcodeStr, !strconcat(Dt, "32"),
3227                       v4i16, v4i32, IntOp>;
3228   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
3229                       itin, OpcodeStr, !strconcat(Dt, "64"),
3230                       v2i32, v2i64, IntOp>;
3231 }
3232
3233
3234 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
3235 //   source operand element sizes of 16, 32 and 64 bits:
3236 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
3237                     string OpcodeStr, string Dt, SDNode OpNode> {
3238   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3239                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
3240   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3241                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3242   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3243                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3244 }
3245
3246
3247 // Neon 3-register vector operations.
3248
3249 // First with only element sizes of 8, 16 and 32 bits:
3250 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3251                    InstrItinClass itinD16, InstrItinClass itinD32,
3252                    InstrItinClass itinQ16, InstrItinClass itinQ32,
3253                    string OpcodeStr, string Dt,
3254                    SDNode OpNode, bit Commutable = 0> {
3255   // 64-bit vector types.
3256   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
3257                    OpcodeStr, !strconcat(Dt, "8"),
3258                    v8i8, v8i8, OpNode, Commutable>;
3259   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
3260                    OpcodeStr, !strconcat(Dt, "16"),
3261                    v4i16, v4i16, OpNode, Commutable>;
3262   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
3263                    OpcodeStr, !strconcat(Dt, "32"),
3264                    v2i32, v2i32, OpNode, Commutable>;
3265
3266   // 128-bit vector types.
3267   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
3268                    OpcodeStr, !strconcat(Dt, "8"),
3269                    v16i8, v16i8, OpNode, Commutable>;
3270   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
3271                    OpcodeStr, !strconcat(Dt, "16"),
3272                    v8i16, v8i16, OpNode, Commutable>;
3273   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
3274                    OpcodeStr, !strconcat(Dt, "32"),
3275                    v4i32, v4i32, OpNode, Commutable>;
3276 }
3277
3278 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
3279   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, "i16", v4i16, ShOp>;
3280   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, "i32", v2i32, ShOp>;
3281   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, "i16", v8i16, v4i16, ShOp>;
3282   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, "i32",
3283                      v4i32, v2i32, ShOp>;
3284 }
3285
3286 // ....then also with element size 64 bits:
3287 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3288                     InstrItinClass itinD, InstrItinClass itinQ,
3289                     string OpcodeStr, string Dt,
3290                     SDNode OpNode, bit Commutable = 0>
3291   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
3292             OpcodeStr, Dt, OpNode, Commutable> {
3293   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
3294                    OpcodeStr, !strconcat(Dt, "64"),
3295                    v1i64, v1i64, OpNode, Commutable>;
3296   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
3297                    OpcodeStr, !strconcat(Dt, "64"),
3298                    v2i64, v2i64, OpNode, Commutable>;
3299 }
3300
3301
3302 // Neon 3-register vector intrinsics.
3303
3304 // First with only element sizes of 16 and 32 bits:
3305 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3306                      InstrItinClass itinD16, InstrItinClass itinD32,
3307                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3308                      string OpcodeStr, string Dt,
3309                      SDPatternOperator IntOp, bit Commutable = 0> {
3310   // 64-bit vector types.
3311   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
3312                       OpcodeStr, !strconcat(Dt, "16"),
3313                       v4i16, v4i16, IntOp, Commutable>;
3314   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
3315                       OpcodeStr, !strconcat(Dt, "32"),
3316                       v2i32, v2i32, IntOp, Commutable>;
3317
3318   // 128-bit vector types.
3319   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3320                       OpcodeStr, !strconcat(Dt, "16"),
3321                       v8i16, v8i16, IntOp, Commutable>;
3322   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3323                       OpcodeStr, !strconcat(Dt, "32"),
3324                       v4i32, v4i32, IntOp, Commutable>;
3325 }
3326 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3327                      InstrItinClass itinD16, InstrItinClass itinD32,
3328                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3329                      string OpcodeStr, string Dt,
3330                      SDPatternOperator IntOp> {
3331   // 64-bit vector types.
3332   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
3333                       OpcodeStr, !strconcat(Dt, "16"),
3334                       v4i16, v4i16, IntOp>;
3335   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
3336                       OpcodeStr, !strconcat(Dt, "32"),
3337                       v2i32, v2i32, IntOp>;
3338
3339   // 128-bit vector types.
3340   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3341                       OpcodeStr, !strconcat(Dt, "16"),
3342                       v8i16, v8i16, IntOp>;
3343   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3344                       OpcodeStr, !strconcat(Dt, "32"),
3345                       v4i32, v4i32, IntOp>;
3346 }
3347
3348 multiclass N3VIntSL_HS<bits<4> op11_8,
3349                        InstrItinClass itinD16, InstrItinClass itinD32,
3350                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3351                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3352   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
3353                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
3354   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
3355                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
3356   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
3357                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
3358   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
3359                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
3360 }
3361
3362 // ....then also with element size of 8 bits:
3363 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3364                       InstrItinClass itinD16, InstrItinClass itinD32,
3365                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3366                       string OpcodeStr, string Dt,
3367                       SDPatternOperator IntOp, bit Commutable = 0>
3368   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3369               OpcodeStr, Dt, IntOp, Commutable> {
3370   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
3371                       OpcodeStr, !strconcat(Dt, "8"),
3372                       v8i8, v8i8, IntOp, Commutable>;
3373   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3374                       OpcodeStr, !strconcat(Dt, "8"),
3375                       v16i8, v16i8, IntOp, Commutable>;
3376 }
3377 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3378                       InstrItinClass itinD16, InstrItinClass itinD32,
3379                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3380                       string OpcodeStr, string Dt,
3381                       SDPatternOperator IntOp>
3382   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3383               OpcodeStr, Dt, IntOp> {
3384   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
3385                       OpcodeStr, !strconcat(Dt, "8"),
3386                       v8i8, v8i8, IntOp>;
3387   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3388                       OpcodeStr, !strconcat(Dt, "8"),
3389                       v16i8, v16i8, IntOp>;
3390 }
3391
3392
3393 // ....then also with element size of 64 bits:
3394 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3395                        InstrItinClass itinD16, InstrItinClass itinD32,
3396                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3397                        string OpcodeStr, string Dt,
3398                        SDPatternOperator IntOp, bit Commutable = 0>
3399   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3400                OpcodeStr, Dt, IntOp, Commutable> {
3401   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
3402                       OpcodeStr, !strconcat(Dt, "64"),
3403                       v1i64, v1i64, IntOp, Commutable>;
3404   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3405                       OpcodeStr, !strconcat(Dt, "64"),
3406                       v2i64, v2i64, IntOp, Commutable>;
3407 }
3408 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3409                        InstrItinClass itinD16, InstrItinClass itinD32,
3410                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3411                        string OpcodeStr, string Dt,
3412                        SDPatternOperator IntOp>
3413   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3414                OpcodeStr, Dt, IntOp> {
3415   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
3416                       OpcodeStr, !strconcat(Dt, "64"),
3417                       v1i64, v1i64, IntOp>;
3418   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3419                       OpcodeStr, !strconcat(Dt, "64"),
3420                       v2i64, v2i64, IntOp>;
3421 }
3422
3423 // Neon Narrowing 3-register vector intrinsics,
3424 //   source operand element sizes of 16, 32 and 64 bits:
3425 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3426                        string OpcodeStr, string Dt,
3427                        SDPatternOperator IntOp, bit Commutable = 0> {
3428   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
3429                       OpcodeStr, !strconcat(Dt, "16"),
3430                       v8i8, v8i16, IntOp, Commutable>;
3431   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
3432                       OpcodeStr, !strconcat(Dt, "32"),
3433                       v4i16, v4i32, IntOp, Commutable>;
3434   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
3435                       OpcodeStr, !strconcat(Dt, "64"),
3436                       v2i32, v2i64, IntOp, Commutable>;
3437 }
3438
3439
3440 // Neon Long 3-register vector operations.
3441
3442 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3443                     InstrItinClass itin16, InstrItinClass itin32,
3444                     string OpcodeStr, string Dt,
3445                     SDNode OpNode, bit Commutable = 0> {
3446   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3447                    OpcodeStr, !strconcat(Dt, "8"),
3448                    v8i16, v8i8, OpNode, Commutable>;
3449   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3450                    OpcodeStr, !strconcat(Dt, "16"),
3451                    v4i32, v4i16, OpNode, Commutable>;
3452   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3453                    OpcodeStr, !strconcat(Dt, "32"),
3454                    v2i64, v2i32, OpNode, Commutable>;
3455 }
3456
3457 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3458                      InstrItinClass itin, string OpcodeStr, string Dt,
3459                      SDNode OpNode> {
3460   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3461                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3462   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3463                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3464 }
3465
3466 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3467                        InstrItinClass itin16, InstrItinClass itin32,
3468                        string OpcodeStr, string Dt,
3469                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3470   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3471                       OpcodeStr, !strconcat(Dt, "8"),
3472                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3473   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3474                       OpcodeStr, !strconcat(Dt, "16"),
3475                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3476   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3477                       OpcodeStr, !strconcat(Dt, "32"),
3478                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3479 }
3480
3481 // Neon Long 3-register vector intrinsics.
3482
3483 // First with only element sizes of 16 and 32 bits:
3484 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3485                       InstrItinClass itin16, InstrItinClass itin32,
3486                       string OpcodeStr, string Dt,
3487                       SDPatternOperator IntOp, bit Commutable = 0> {
3488   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3489                       OpcodeStr, !strconcat(Dt, "16"),
3490                       v4i32, v4i16, IntOp, Commutable>;
3491   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3492                       OpcodeStr, !strconcat(Dt, "32"),
3493                       v2i64, v2i32, IntOp, Commutable>;
3494 }
3495
3496 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3497                         InstrItinClass itin, string OpcodeStr, string Dt,
3498                         SDPatternOperator IntOp> {
3499   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3500                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3501   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3502                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3503 }
3504
3505 // ....then also with element size of 8 bits:
3506 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3507                        InstrItinClass itin16, InstrItinClass itin32,
3508                        string OpcodeStr, string Dt,
3509                        SDPatternOperator IntOp, bit Commutable = 0>
3510   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3511                IntOp, Commutable> {
3512   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3513                       OpcodeStr, !strconcat(Dt, "8"),
3514                       v8i16, v8i8, IntOp, Commutable>;
3515 }
3516
3517 // ....with explicit extend (VABDL).
3518 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3519                        InstrItinClass itin, string OpcodeStr, string Dt,
3520                        SDPatternOperator IntOp, SDNode ExtOp, bit Commutable = 0> {
3521   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3522                          OpcodeStr, !strconcat(Dt, "8"),
3523                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3524   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3525                          OpcodeStr, !strconcat(Dt, "16"),
3526                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3527   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3528                          OpcodeStr, !strconcat(Dt, "32"),
3529                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3530 }
3531
3532
3533 // Neon Wide 3-register vector intrinsics,
3534 //   source operand element sizes of 8, 16 and 32 bits:
3535 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3536                     string OpcodeStr, string Dt,
3537                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3538   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3539                    OpcodeStr, !strconcat(Dt, "8"),
3540                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3541   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3542                    OpcodeStr, !strconcat(Dt, "16"),
3543                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3544   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3545                    OpcodeStr, !strconcat(Dt, "32"),
3546                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3547 }
3548
3549
3550 // Neon Multiply-Op vector operations,
3551 //   element sizes of 8, 16 and 32 bits:
3552 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3553                         InstrItinClass itinD16, InstrItinClass itinD32,
3554                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3555                         string OpcodeStr, string Dt, SDNode OpNode> {
3556   // 64-bit vector types.
3557   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3558                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3559   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3560                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3561   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3562                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3563
3564   // 128-bit vector types.
3565   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3566                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3567   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3568                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3569   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3570                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3571 }
3572
3573 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3574                          InstrItinClass itinD16, InstrItinClass itinD32,
3575                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3576                          string OpcodeStr, string Dt, SDNode ShOp> {
3577   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3578                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3579   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3580                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3581   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3582                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3583                             mul, ShOp>;
3584   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3585                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3586                           mul, ShOp>;
3587 }
3588
3589 // Neon Intrinsic-Op vector operations,
3590 //   element sizes of 8, 16 and 32 bits:
3591 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3592                         InstrItinClass itinD, InstrItinClass itinQ,
3593                         string OpcodeStr, string Dt, SDPatternOperator IntOp,
3594                         SDNode OpNode> {
3595   // 64-bit vector types.
3596   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3597                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3598   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3599                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3600   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3601                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3602
3603   // 128-bit vector types.
3604   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3605                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3606   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3607                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3608   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3609                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3610 }
3611
3612 // Neon 3-argument intrinsics,
3613 //   element sizes of 8, 16 and 32 bits:
3614 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3615                        InstrItinClass itinD, InstrItinClass itinQ,
3616                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3617   // 64-bit vector types.
3618   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3619                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3620   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3621                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3622   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3623                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3624
3625   // 128-bit vector types.
3626   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3627                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3628   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3629                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3630   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3631                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3632 }
3633
3634
3635 // Neon Long Multiply-Op vector operations,
3636 //   element sizes of 8, 16 and 32 bits:
3637 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3638                          InstrItinClass itin16, InstrItinClass itin32,
3639                          string OpcodeStr, string Dt, SDNode MulOp,
3640                          SDNode OpNode> {
3641   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3642                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3643   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3644                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3645   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3646                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3647 }
3648
3649 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3650                           string Dt, SDNode MulOp, SDNode OpNode> {
3651   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3652                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3653   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3654                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3655 }
3656
3657
3658 // Neon Long 3-argument intrinsics.
3659
3660 // First with only element sizes of 16 and 32 bits:
3661 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3662                        InstrItinClass itin16, InstrItinClass itin32,
3663                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3664   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3665                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3666   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3667                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3668 }
3669
3670 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3671                          string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3672   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3673                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3674   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3675                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3676 }
3677
3678 // ....then also with element size of 8 bits:
3679 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3680                         InstrItinClass itin16, InstrItinClass itin32,
3681                         string OpcodeStr, string Dt, SDPatternOperator IntOp>
3682   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3683   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3684                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3685 }
3686
3687 // ....with explicit extend (VABAL).
3688 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3689                             InstrItinClass itin, string OpcodeStr, string Dt,
3690                             SDPatternOperator IntOp, SDNode ExtOp, SDNode OpNode> {
3691   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3692                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3693                            IntOp, ExtOp, OpNode>;
3694   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3695                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3696                            IntOp, ExtOp, OpNode>;
3697   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3698                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3699                            IntOp, ExtOp, OpNode>;
3700 }
3701
3702
3703 // Neon Pairwise long 2-register intrinsics,
3704 //   element sizes of 8, 16 and 32 bits:
3705 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3706                         bits<5> op11_7, bit op4,
3707                         string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3708   // 64-bit vector types.
3709   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3710                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3711   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3712                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3713   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3714                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3715
3716   // 128-bit vector types.
3717   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3718                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3719   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3720                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3721   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3722                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3723 }
3724
3725
3726 // Neon Pairwise long 2-register accumulate intrinsics,
3727 //   element sizes of 8, 16 and 32 bits:
3728 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3729                          bits<5> op11_7, bit op4,
3730                          string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3731   // 64-bit vector types.
3732   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3733                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3734   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3735                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3736   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3737                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3738
3739   // 128-bit vector types.
3740   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3741                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3742   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3743                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3744   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3745                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3746 }
3747
3748
3749 // Neon 2-register vector shift by immediate,
3750 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3751 //   element sizes of 8, 16, 32 and 64 bits:
3752 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3753                        InstrItinClass itin, string OpcodeStr, string Dt,
3754                        SDNode OpNode> {
3755   // 64-bit vector types.
3756   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3757                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3758     let Inst{21-19} = 0b001; // imm6 = 001xxx
3759   }
3760   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3761                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3762     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3763   }
3764   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3765                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3766     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3767   }
3768   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3769                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3770                              // imm6 = xxxxxx
3771
3772   // 128-bit vector types.
3773   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3774                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3775     let Inst{21-19} = 0b001; // imm6 = 001xxx
3776   }
3777   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3778                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3779     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3780   }
3781   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3782                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3783     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3784   }
3785   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3786                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3787                              // imm6 = xxxxxx
3788 }
3789 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3790                        InstrItinClass itin, string OpcodeStr, string Dt,
3791                        string baseOpc, SDNode OpNode> {
3792   // 64-bit vector types.
3793   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3794                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3795     let Inst{21-19} = 0b001; // imm6 = 001xxx
3796   }
3797   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3798                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3799     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3800   }
3801   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3802                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3803     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3804   }
3805   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3806                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3807                              // imm6 = xxxxxx
3808
3809   // 128-bit vector types.
3810   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3811                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3812     let Inst{21-19} = 0b001; // imm6 = 001xxx
3813   }
3814   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3815                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3816     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3817   }
3818   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3819                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3820     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3821   }
3822   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3823                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3824                              // imm6 = xxxxxx
3825 }
3826
3827 // Neon Shift-Accumulate vector operations,
3828 //   element sizes of 8, 16, 32 and 64 bits:
3829 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3830                          string OpcodeStr, string Dt, SDNode ShOp> {
3831   // 64-bit vector types.
3832   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3833                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3834     let Inst{21-19} = 0b001; // imm6 = 001xxx
3835   }
3836   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3837                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3838     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3839   }
3840   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3841                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3842     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3843   }
3844   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3845                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3846                              // imm6 = xxxxxx
3847
3848   // 128-bit vector types.
3849   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3850                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3851     let Inst{21-19} = 0b001; // imm6 = 001xxx
3852   }
3853   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3854                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3855     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3856   }
3857   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3858                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3859     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3860   }
3861   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3862                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3863                              // imm6 = xxxxxx
3864 }
3865
3866 // Neon Shift-Insert vector operations,
3867 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3868 //   element sizes of 8, 16, 32 and 64 bits:
3869 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3870                           string OpcodeStr> {
3871   // 64-bit vector types.
3872   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3873                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3874     let Inst{21-19} = 0b001; // imm6 = 001xxx
3875   }
3876   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3877                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3878     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3879   }
3880   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3881                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3882     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3883   }
3884   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3885                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3886                              // imm6 = xxxxxx
3887
3888   // 128-bit vector types.
3889   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3890                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3891     let Inst{21-19} = 0b001; // imm6 = 001xxx
3892   }
3893   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3894                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3895     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3896   }
3897   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3898                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3899     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3900   }
3901   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3902                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3903                              // imm6 = xxxxxx
3904 }
3905 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3906                           string OpcodeStr> {
3907   // 64-bit vector types.
3908   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3909                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3910     let Inst{21-19} = 0b001; // imm6 = 001xxx
3911   }
3912   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3913                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3914     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3915   }
3916   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3917                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3918     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3919   }
3920   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3921                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3922                              // imm6 = xxxxxx
3923
3924   // 128-bit vector types.
3925   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3926                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3927     let Inst{21-19} = 0b001; // imm6 = 001xxx
3928   }
3929   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3930                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3931     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3932   }
3933   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3934                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3935     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3936   }
3937   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3938                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3939                              // imm6 = xxxxxx
3940 }
3941
3942 // Neon Shift Long operations,
3943 //   element sizes of 8, 16, 32 bits:
3944 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3945                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3946   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3947               OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, imm1_7, OpNode> {
3948     let Inst{21-19} = 0b001; // imm6 = 001xxx
3949   }
3950   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3951                OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, imm1_15, OpNode> {
3952     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3953   }
3954   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3955                OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, imm1_31, OpNode> {
3956     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3957   }
3958 }
3959
3960 // Neon Shift Narrow operations,
3961 //   element sizes of 16, 32, 64 bits:
3962 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3963                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3964                       SDPatternOperator OpNode> {
3965   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3966                     OpcodeStr, !strconcat(Dt, "16"),
3967                     v8i8, v8i16, shr_imm8, OpNode> {
3968     let Inst{21-19} = 0b001; // imm6 = 001xxx
3969   }
3970   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3971                      OpcodeStr, !strconcat(Dt, "32"),
3972                      v4i16, v4i32, shr_imm16, OpNode> {
3973     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3974   }
3975   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3976                      OpcodeStr, !strconcat(Dt, "64"),
3977                      v2i32, v2i64, shr_imm32, OpNode> {
3978     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3979   }
3980 }
3981
3982 //===----------------------------------------------------------------------===//
3983 // Instruction Definitions.
3984 //===----------------------------------------------------------------------===//
3985
3986 // Vector Add Operations.
3987
3988 //   VADD     : Vector Add (integer and floating-point)
3989 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3990                          add, 1>;
3991 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3992                      v2f32, v2f32, fadd, 1>;
3993 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3994                      v4f32, v4f32, fadd, 1>;
3995 //   VADDL    : Vector Add Long (Q = D + D)
3996 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3997                             "vaddl", "s", add, sext, 1>;
3998 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3999                             "vaddl", "u", add, zext, 1>;
4000 //   VADDW    : Vector Add Wide (Q = Q + D)
4001 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
4002 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
4003 //   VHADD    : Vector Halving Add
4004 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
4005                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
4006                            "vhadd", "s", int_arm_neon_vhadds, 1>;
4007 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
4008                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
4009                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
4010 //   VRHADD   : Vector Rounding Halving Add
4011 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
4012                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
4013                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
4014 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
4015                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
4016                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
4017 //   VQADD    : Vector Saturating Add
4018 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
4019                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
4020                             "vqadd", "s", int_arm_neon_vqadds, 1>;
4021 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
4022                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
4023                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
4024 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
4025 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i", null_frag, 1>;
4026 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
4027 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
4028                             int_arm_neon_vraddhn, 1>;
4029
4030 def : Pat<(v8i8  (trunc (NEONvshru (add (v8i16 QPR:$Vn), QPR:$Vm), 8))),
4031           (VADDHNv8i8 QPR:$Vn, QPR:$Vm)>;
4032 def : Pat<(v4i16 (trunc (NEONvshru (add (v4i32 QPR:$Vn), QPR:$Vm), 16))),
4033           (VADDHNv4i16 QPR:$Vn, QPR:$Vm)>;
4034 def : Pat<(v2i32 (trunc (NEONvshru (add (v2i64 QPR:$Vn), QPR:$Vm), 32))),
4035           (VADDHNv2i32 QPR:$Vn, QPR:$Vm)>;
4036
4037 // Vector Multiply Operations.
4038
4039 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
4040 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
4041                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
4042 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
4043                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
4044 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
4045                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
4046 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
4047                      v2f32, v2f32, fmul, 1>;
4048 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
4049                      v4f32, v4f32, fmul, 1>;
4050 defm VMULsl   : N3VSL_HS<0b1000, "vmul", mul>;
4051 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
4052 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
4053                        v2f32, fmul>;
4054
4055 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
4056                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
4057           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
4058                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
4059                                       (DSubReg_i16_reg imm:$lane))),
4060                               (SubReg_i16_lane imm:$lane)))>;
4061 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
4062                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
4063           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
4064                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
4065                                       (DSubReg_i32_reg imm:$lane))),
4066                               (SubReg_i32_lane imm:$lane)))>;
4067 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
4068                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
4069           (v4f32 (VMULslfq (v4f32 QPR:$src1),
4070                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
4071                                    (DSubReg_i32_reg imm:$lane))),
4072                            (SubReg_i32_lane imm:$lane)))>;
4073
4074
4075 def : Pat<(v2f32 (fmul DPR:$Rn, (NEONvdup (f32 SPR:$Rm)))),
4076           (VMULslfd DPR:$Rn,
4077             (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$Rm, ssub_0),
4078             (i32 0))>;
4079 def : Pat<(v4f32 (fmul QPR:$Rn, (NEONvdup (f32 SPR:$Rm)))),
4080           (VMULslfq QPR:$Rn,
4081             (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$Rm, ssub_0),
4082             (i32 0))>;
4083
4084
4085 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
4086 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
4087                           IIC_VMULi16Q, IIC_VMULi32Q,
4088                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
4089 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
4090                             IIC_VMULi16Q, IIC_VMULi32Q,
4091                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
4092 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
4093                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
4094                                                             imm:$lane)))),
4095           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
4096                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
4097                                          (DSubReg_i16_reg imm:$lane))),
4098                                  (SubReg_i16_lane imm:$lane)))>;
4099 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
4100                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
4101                                                             imm:$lane)))),
4102           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
4103                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
4104                                          (DSubReg_i32_reg imm:$lane))),
4105                                  (SubReg_i32_lane imm:$lane)))>;
4106
4107 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
4108 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
4109                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
4110                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
4111 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
4112                               IIC_VMULi16Q, IIC_VMULi32Q,
4113                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
4114 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
4115                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
4116                                                              imm:$lane)))),
4117           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
4118                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
4119                                           (DSubReg_i16_reg imm:$lane))),
4120                                   (SubReg_i16_lane imm:$lane)))>;
4121 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
4122                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
4123                                                              imm:$lane)))),
4124           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
4125                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
4126                                           (DSubReg_i32_reg imm:$lane))),
4127                                   (SubReg_i32_lane imm:$lane)))>;
4128
4129 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
4130 let PostEncoderMethod = "NEONThumb2DataIPostEncoder",
4131     DecoderNamespace = "NEONData" in {
4132   defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
4133                            "vmull", "s", NEONvmulls, 1>;
4134   defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
4135                            "vmull", "u", NEONvmullu, 1>;
4136   def  VMULLp8   :  N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
4137                             v8i16, v8i8, int_arm_neon_vmullp, 1>;
4138   def  VMULLp64  : N3VLIntnp<0b00101, 0b10, 0b1110, 0, 0, NoItinerary,
4139                           "vmull", "p64", v2i64, v1i64, int_arm_neon_vmullp, 1>,
4140                     Requires<[HasV8, HasCrypto]>;
4141 }
4142 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
4143 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
4144
4145 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
4146 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
4147                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
4148 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
4149                              "vqdmull", "s", int_arm_neon_vqdmull>;
4150
4151 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
4152
4153 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
4154 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4155                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
4156 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
4157                           v2f32, fmul_su, fadd_mlx>,
4158                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4159 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
4160                           v4f32, fmul_su, fadd_mlx>,
4161                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4162 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
4163                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
4164 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
4165                             v2f32, fmul_su, fadd_mlx>,
4166                 Requires<[HasNEON, UseFPVMLx]>;
4167 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
4168                             v4f32, v2f32, fmul_su, fadd_mlx>,
4169                 Requires<[HasNEON, UseFPVMLx]>;
4170
4171 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
4172                   (mul (v8i16 QPR:$src2),
4173                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
4174           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
4175                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
4176                                       (DSubReg_i16_reg imm:$lane))),
4177                               (SubReg_i16_lane imm:$lane)))>;
4178
4179 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
4180                   (mul (v4i32 QPR:$src2),
4181                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
4182           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
4183                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
4184                                       (DSubReg_i32_reg imm:$lane))),
4185                               (SubReg_i32_lane imm:$lane)))>;
4186
4187 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
4188                   (fmul_su (v4f32 QPR:$src2),
4189                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
4190           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
4191                            (v4f32 QPR:$src2),
4192                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
4193                                    (DSubReg_i32_reg imm:$lane))),
4194                            (SubReg_i32_lane imm:$lane)))>,
4195           Requires<[HasNEON, UseFPVMLx]>;
4196
4197 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
4198 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
4199                               "vmlal", "s", NEONvmulls, add>;
4200 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
4201                               "vmlal", "u", NEONvmullu, add>;
4202
4203 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
4204 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
4205
4206 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
4207 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4208                             "vqdmlal", "s", null_frag>;
4209 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", null_frag>;
4210
4211 def : Pat<(v4i32 (int_arm_neon_vqadds (v4i32 QPR:$src1),
4212                      (v4i32 (int_arm_neon_vqdmull (v4i16 DPR:$Vn),
4213                                                   (v4i16 DPR:$Vm))))),
4214           (VQDMLALv4i32 QPR:$src1, DPR:$Vn, DPR:$Vm)>;
4215 def : Pat<(v2i64 (int_arm_neon_vqadds (v2i64 QPR:$src1),
4216                      (v2i64 (int_arm_neon_vqdmull (v2i32 DPR:$Vn),
4217                                                   (v2i32 DPR:$Vm))))),
4218           (VQDMLALv2i64 QPR:$src1, DPR:$Vn, DPR:$Vm)>;
4219 def : Pat<(v4i32 (int_arm_neon_vqadds (v4i32 QPR:$src1),
4220                      (v4i32 (int_arm_neon_vqdmull (v4i16 DPR:$Vn),
4221                                 (v4i16 (NEONvduplane (v4i16 DPR_8:$Vm),
4222                                                      imm:$lane)))))),
4223           (VQDMLALslv4i16 QPR:$src1, DPR:$Vn, DPR_8:$Vm, imm:$lane)>;
4224 def : Pat<(v2i64 (int_arm_neon_vqadds (v2i64 QPR:$src1),
4225                      (v2i64 (int_arm_neon_vqdmull (v2i32 DPR:$Vn),
4226                                 (v2i32 (NEONvduplane (v2i32 DPR_VFP2:$Vm),
4227                                                      imm:$lane)))))),
4228           (VQDMLALslv2i32 QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, imm:$lane)>;
4229
4230 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
4231 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4232                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
4233 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
4234                           v2f32, fmul_su, fsub_mlx>,
4235                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4236 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
4237                           v4f32, fmul_su, fsub_mlx>,
4238                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4239 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
4240                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
4241 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
4242                             v2f32, fmul_su, fsub_mlx>,
4243                 Requires<[HasNEON, UseFPVMLx]>;
4244 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
4245                             v4f32, v2f32, fmul_su, fsub_mlx>,
4246                 Requires<[HasNEON, UseFPVMLx]>;
4247
4248 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
4249                   (mul (v8i16 QPR:$src2),
4250                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
4251           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
4252                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
4253                                       (DSubReg_i16_reg imm:$lane))),
4254                               (SubReg_i16_lane imm:$lane)))>;
4255
4256 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
4257                   (mul (v4i32 QPR:$src2),
4258                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
4259           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
4260                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
4261                                       (DSubReg_i32_reg imm:$lane))),
4262                               (SubReg_i32_lane imm:$lane)))>;
4263
4264 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
4265                   (fmul_su (v4f32 QPR:$src2),
4266                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
4267           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
4268                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
4269                                    (DSubReg_i32_reg imm:$lane))),
4270                            (SubReg_i32_lane imm:$lane)))>,
4271           Requires<[HasNEON, UseFPVMLx]>;
4272
4273 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
4274 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4275                               "vmlsl", "s", NEONvmulls, sub>;
4276 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4277                               "vmlsl", "u", NEONvmullu, sub>;
4278
4279 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
4280 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
4281
4282 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
4283 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
4284                             "vqdmlsl", "s", null_frag>;
4285 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", null_frag>;
4286
4287 def : Pat<(v4i32 (int_arm_neon_vqsubs (v4i32 QPR:$src1),
4288                      (v4i32 (int_arm_neon_vqdmull (v4i16 DPR:$Vn),
4289                                                   (v4i16 DPR:$Vm))))),
4290           (VQDMLSLv4i32 QPR:$src1, DPR:$Vn, DPR:$Vm)>;
4291 def : Pat<(v2i64 (int_arm_neon_vqsubs (v2i64 QPR:$src1),
4292                      (v2i64 (int_arm_neon_vqdmull (v2i32 DPR:$Vn),
4293                                                   (v2i32 DPR:$Vm))))),
4294           (VQDMLSLv2i64 QPR:$src1, DPR:$Vn, DPR:$Vm)>;
4295 def : Pat<(v4i32 (int_arm_neon_vqsubs (v4i32 QPR:$src1),
4296                      (v4i32 (int_arm_neon_vqdmull (v4i16 DPR:$Vn),
4297                                 (v4i16 (NEONvduplane (v4i16 DPR_8:$Vm),
4298                                                      imm:$lane)))))),
4299           (VQDMLSLslv4i16 QPR:$src1, DPR:$Vn, DPR_8:$Vm, imm:$lane)>;
4300 def : Pat<(v2i64 (int_arm_neon_vqsubs (v2i64 QPR:$src1),
4301                      (v2i64 (int_arm_neon_vqdmull (v2i32 DPR:$Vn),
4302                                 (v2i32 (NEONvduplane (v2i32 DPR_VFP2:$Vm),
4303                                                      imm:$lane)))))),
4304           (VQDMLSLslv2i32 QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, imm:$lane)>;
4305
4306 // Fused Vector Multiply-Accumulate and Fused Multiply-Subtract Operations.
4307 def  VFMAfd   : N3VDMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACD, "vfma", "f32",
4308                           v2f32, fmul_su, fadd_mlx>,
4309                 Requires<[HasNEON,HasVFP4,UseFusedMAC]>;
4310
4311 def  VFMAfq   : N3VQMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACQ, "vfma", "f32",
4312                           v4f32, fmul_su, fadd_mlx>,
4313                 Requires<[HasNEON,HasVFP4,UseFusedMAC]>;
4314
4315 //   Fused Vector Multiply Subtract (floating-point)
4316 def  VFMSfd   : N3VDMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACD, "vfms", "f32",
4317                           v2f32, fmul_su, fsub_mlx>,
4318                 Requires<[HasNEON,HasVFP4,UseFusedMAC]>;
4319 def  VFMSfq   : N3VQMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACQ, "vfms", "f32",
4320                           v4f32, fmul_su, fsub_mlx>,
4321                 Requires<[HasNEON,HasVFP4,UseFusedMAC]>;
4322
4323 // Match @llvm.fma.* intrinsics
4324 def : Pat<(v2f32 (fma DPR:$Vn, DPR:$Vm, DPR:$src1)),
4325           (VFMAfd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4326           Requires<[HasVFP4]>;
4327 def : Pat<(v4f32 (fma QPR:$Vn, QPR:$Vm, QPR:$src1)),
4328           (VFMAfq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4329           Requires<[HasVFP4]>;
4330 def : Pat<(v2f32 (fma (fneg DPR:$Vn), DPR:$Vm, DPR:$src1)),
4331           (VFMSfd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4332       Requires<[HasVFP4]>;
4333 def : Pat<(v4f32 (fma (fneg QPR:$Vn), QPR:$Vm, QPR:$src1)),
4334           (VFMSfq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4335       Requires<[HasVFP4]>;
4336
4337 // Vector Subtract Operations.
4338
4339 //   VSUB     : Vector Subtract (integer and floating-point)
4340 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
4341                          "vsub", "i", sub, 0>;
4342 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
4343                      v2f32, v2f32, fsub, 0>;
4344 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
4345                      v4f32, v4f32, fsub, 0>;
4346 //   VSUBL    : Vector Subtract Long (Q = D - D)
4347 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4348                             "vsubl", "s", sub, sext, 0>;
4349 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4350                             "vsubl", "u", sub, zext, 0>;
4351 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
4352 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
4353 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
4354 //   VHSUB    : Vector Halving Subtract
4355 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
4356                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4357                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
4358 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
4359                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4360                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
4361 //   VQSUB    : Vector Saturing Subtract
4362 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
4363                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4364                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
4365 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
4366                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4367                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
4368 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
4369 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i", null_frag, 0>;
4370 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
4371 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
4372                             int_arm_neon_vrsubhn, 0>;
4373
4374 def : Pat<(v8i8  (trunc (NEONvshru (sub (v8i16 QPR:$Vn), QPR:$Vm), 8))),
4375           (VSUBHNv8i8 QPR:$Vn, QPR:$Vm)>;
4376 def : Pat<(v4i16 (trunc (NEONvshru (sub (v4i32 QPR:$Vn), QPR:$Vm), 16))),
4377           (VSUBHNv4i16 QPR:$Vn, QPR:$Vm)>;
4378 def : Pat<(v2i32 (trunc (NEONvshru (sub (v2i64 QPR:$Vn), QPR:$Vm), 32))),
4379           (VSUBHNv2i32 QPR:$Vn, QPR:$Vm)>;
4380
4381 // Vector Comparisons.
4382
4383 //   VCEQ     : Vector Compare Equal
4384 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4385                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
4386 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
4387                      NEONvceq, 1>;
4388 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
4389                      NEONvceq, 1>;
4390
4391 let TwoOperandAliasConstraint = "$Vm = $Vd" in
4392 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
4393                             "$Vd, $Vm, #0", NEONvceqz>;
4394
4395 //   VCGE     : Vector Compare Greater Than or Equal
4396 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4397                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
4398 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4399                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
4400 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
4401                      NEONvcge, 0>;
4402 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
4403                      NEONvcge, 0>;
4404
4405 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
4406 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
4407                             "$Vd, $Vm, #0", NEONvcgez>;
4408 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
4409                             "$Vd, $Vm, #0", NEONvclez>;
4410 }
4411
4412 //   VCGT     : Vector Compare Greater Than
4413 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4414                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
4415 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4416                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
4417 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
4418                      NEONvcgt, 0>;
4419 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
4420                      NEONvcgt, 0>;
4421
4422 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
4423 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
4424                             "$Vd, $Vm, #0", NEONvcgtz>;
4425 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
4426                             "$Vd, $Vm, #0", NEONvcltz>;
4427 }
4428
4429 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
4430 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
4431                         "f32", v2i32, v2f32, int_arm_neon_vacge, 0>;
4432 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
4433                         "f32", v4i32, v4f32, int_arm_neon_vacge, 0>;
4434 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
4435 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
4436                         "f32", v2i32, v2f32, int_arm_neon_vacgt, 0>;
4437 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
4438                         "f32", v4i32, v4f32, int_arm_neon_vacgt, 0>;
4439 //   VTST     : Vector Test Bits
4440 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
4441                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
4442
4443 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vn, $Vm",
4444                    (VACGTd DPR:$Vd, DPR:$Vm, DPR:$Vn, pred:$p)>;
4445 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vn, $Vm",
4446                    (VACGTq QPR:$Vd, QPR:$Vm, QPR:$Vn, pred:$p)>;
4447 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vn, $Vm",
4448                    (VACGEd DPR:$Vd, DPR:$Vm, DPR:$Vn, pred:$p)>;
4449 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vn, $Vm",
4450                    (VACGEq QPR:$Vd, QPR:$Vm, QPR:$Vn, pred:$p)>;
4451
4452 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vm",
4453                    (VACGTd DPR:$Vd, DPR:$Vm, DPR:$Vd, pred:$p)>;
4454 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vm",
4455                    (VACGTq QPR:$Vd, QPR:$Vm, QPR:$Vd, pred:$p)>;
4456 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vm",
4457                    (VACGEd DPR:$Vd, DPR:$Vm, DPR:$Vd, pred:$p)>;
4458 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vm",
4459                    (VACGEq QPR:$Vd, QPR:$Vm, QPR:$Vd, pred:$p)>;
4460
4461 // Vector Bitwise Operations.
4462
4463 def vnotd : PatFrag<(ops node:$in),
4464                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
4465 def vnotq : PatFrag<(ops node:$in),
4466                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
4467
4468
4469 //   VAND     : Vector Bitwise AND
4470 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
4471                       v2i32, v2i32, and, 1>;
4472 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
4473                       v4i32, v4i32, and, 1>;
4474
4475 //   VEOR     : Vector Bitwise Exclusive OR
4476 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
4477                       v2i32, v2i32, xor, 1>;
4478 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
4479                       v4i32, v4i32, xor, 1>;
4480
4481 //   VORR     : Vector Bitwise OR
4482 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
4483                       v2i32, v2i32, or, 1>;
4484 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
4485                       v4i32, v4i32, or, 1>;
4486
4487 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
4488                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4489                           IIC_VMOVImm,
4490                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4491                           [(set DPR:$Vd,
4492                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4493   let Inst{9} = SIMM{9};
4494 }
4495
4496 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
4497                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4498                           IIC_VMOVImm,
4499                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4500                           [(set DPR:$Vd,
4501                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4502   let Inst{10-9} = SIMM{10-9};
4503 }
4504
4505 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
4506                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4507                           IIC_VMOVImm,
4508                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4509                           [(set QPR:$Vd,
4510                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4511   let Inst{9} = SIMM{9};
4512 }
4513
4514 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
4515                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4516                           IIC_VMOVImm,
4517                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4518                           [(set QPR:$Vd,
4519                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4520   let Inst{10-9} = SIMM{10-9};
4521 }
4522
4523
4524 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
4525 let TwoOperandAliasConstraint = "$Vn = $Vd" in {
4526 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4527                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4528                      "vbic", "$Vd, $Vn, $Vm", "",
4529                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
4530                                                  (vnotd DPR:$Vm))))]>;
4531 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4532                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4533                      "vbic", "$Vd, $Vn, $Vm", "",
4534                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
4535                                                  (vnotq QPR:$Vm))))]>;
4536 }
4537
4538 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
4539                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4540                           IIC_VMOVImm,
4541                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4542                           [(set DPR:$Vd,
4543                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4544   let Inst{9} = SIMM{9};
4545 }
4546
4547 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
4548                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4549                           IIC_VMOVImm,
4550                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4551                           [(set DPR:$Vd,
4552                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4553   let Inst{10-9} = SIMM{10-9};
4554 }
4555
4556 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
4557                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4558                           IIC_VMOVImm,
4559                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4560                           [(set QPR:$Vd,
4561                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4562   let Inst{9} = SIMM{9};
4563 }
4564
4565 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4566                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4567                           IIC_VMOVImm,
4568                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4569                           [(set QPR:$Vd,
4570                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4571   let Inst{10-9} = SIMM{10-9};
4572 }
4573
4574 //   VORN     : Vector Bitwise OR NOT
4575 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4576                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4577                      "vorn", "$Vd, $Vn, $Vm", "",
4578                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4579                                                 (vnotd DPR:$Vm))))]>;
4580 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4581                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4582                      "vorn", "$Vd, $Vn, $Vm", "",
4583                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4584                                                 (vnotq QPR:$Vm))))]>;
4585
4586 //   VMVN     : Vector Bitwise NOT (Immediate)
4587
4588 let isReMaterializable = 1 in {
4589
4590 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4591                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4592                          "vmvn", "i16", "$Vd, $SIMM", "",
4593                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4594   let Inst{9} = SIMM{9};
4595 }
4596
4597 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4598                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4599                          "vmvn", "i16", "$Vd, $SIMM", "",
4600                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4601   let Inst{9} = SIMM{9};
4602 }
4603
4604 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4605                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4606                          "vmvn", "i32", "$Vd, $SIMM", "",
4607                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4608   let Inst{11-8} = SIMM{11-8};
4609 }
4610
4611 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4612                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4613                          "vmvn", "i32", "$Vd, $SIMM", "",
4614                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4615   let Inst{11-8} = SIMM{11-8};
4616 }
4617 }
4618
4619 //   VMVN     : Vector Bitwise NOT
4620 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4621                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4622                      "vmvn", "$Vd, $Vm", "",
4623                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4624 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4625                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4626                      "vmvn", "$Vd, $Vm", "",
4627                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4628 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4629 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4630
4631 //   VBSL     : Vector Bitwise Select
4632 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4633                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4634                      N3RegFrm, IIC_VCNTiD,
4635                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4636                      [(set DPR:$Vd,
4637                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4638 def : Pat<(v8i8 (int_arm_neon_vbsl (v8i8 DPR:$src1),
4639                                    (v8i8 DPR:$Vn), (v8i8 DPR:$Vm))),
4640           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4641         Requires<[HasNEON]>;
4642 def : Pat<(v4i16 (int_arm_neon_vbsl (v4i16 DPR:$src1),
4643                                     (v4i16 DPR:$Vn), (v4i16 DPR:$Vm))),
4644           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4645         Requires<[HasNEON]>;
4646 def : Pat<(v2i32 (int_arm_neon_vbsl (v2i32 DPR:$src1),
4647                                     (v2i32 DPR:$Vn), (v2i32 DPR:$Vm))),
4648           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4649         Requires<[HasNEON]>;
4650 def : Pat<(v2f32 (int_arm_neon_vbsl (v2f32 DPR:$src1),
4651                                     (v2f32 DPR:$Vn), (v2f32 DPR:$Vm))),
4652           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4653         Requires<[HasNEON]>;
4654 def : Pat<(v1i64 (int_arm_neon_vbsl (v1i64 DPR:$src1),
4655                                     (v1i64 DPR:$Vn), (v1i64 DPR:$Vm))),
4656           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4657         Requires<[HasNEON]>;
4658
4659 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4660                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4661           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>,
4662         Requires<[HasNEON]>;
4663
4664 def : Pat<(v1i64 (or (and DPR:$Vn, DPR:$Vd),
4665                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4666           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>,
4667         Requires<[HasNEON]>;
4668
4669 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4670                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4671                      N3RegFrm, IIC_VCNTiQ,
4672                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4673                      [(set QPR:$Vd,
4674                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4675
4676 def : Pat<(v16i8 (int_arm_neon_vbsl (v16i8 QPR:$src1),
4677                                    (v16i8 QPR:$Vn), (v16i8 QPR:$Vm))),
4678           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4679         Requires<[HasNEON]>;
4680 def : Pat<(v8i16 (int_arm_neon_vbsl (v8i16 QPR:$src1),
4681                                     (v8i16 QPR:$Vn), (v8i16 QPR:$Vm))),
4682           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4683         Requires<[HasNEON]>;
4684 def : Pat<(v4i32 (int_arm_neon_vbsl (v4i32 QPR:$src1),
4685                                     (v4i32 QPR:$Vn), (v4i32 QPR:$Vm))),
4686           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4687         Requires<[HasNEON]>;
4688 def : Pat<(v4f32 (int_arm_neon_vbsl (v4f32 QPR:$src1),
4689                                     (v4f32 QPR:$Vn), (v4f32 QPR:$Vm))),
4690           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4691         Requires<[HasNEON]>;
4692 def : Pat<(v2i64 (int_arm_neon_vbsl (v2i64 QPR:$src1),
4693                                     (v2i64 QPR:$Vn), (v2i64 QPR:$Vm))),
4694           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4695         Requires<[HasNEON]>;
4696
4697 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4698                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4699           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>,
4700         Requires<[HasNEON]>;
4701 def : Pat<(v2i64 (or (and QPR:$Vn, QPR:$Vd),
4702                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4703           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>,
4704         Requires<[HasNEON]>;
4705
4706 //   VBIF     : Vector Bitwise Insert if False
4707 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4708 // FIXME: This instruction's encoding MAY NOT BE correct.
4709 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4710                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4711                      N3RegFrm, IIC_VBINiD,
4712                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4713                      []>;
4714 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4715                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4716                      N3RegFrm, IIC_VBINiQ,
4717                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4718                      []>;
4719
4720 //   VBIT     : Vector Bitwise Insert if True
4721 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4722 // FIXME: This instruction's encoding MAY NOT BE correct.
4723 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4724                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4725                      N3RegFrm, IIC_VBINiD,
4726                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4727                      []>;
4728 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4729                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4730                      N3RegFrm, IIC_VBINiQ,
4731                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4732                      []>;
4733
4734 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4735 // for equivalent operations with different register constraints; it just
4736 // inserts copies.
4737
4738 // Vector Absolute Differences.
4739
4740 //   VABD     : Vector Absolute Difference
4741 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4742                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4743                            "vabd", "s", int_arm_neon_vabds, 1>;
4744 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4745                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4746                            "vabd", "u", int_arm_neon_vabdu, 1>;
4747 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4748                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4749 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4750                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4751
4752 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4753 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4754                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4755 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4756                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4757
4758 //   VABA     : Vector Absolute Difference and Accumulate
4759 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4760                              "vaba", "s", int_arm_neon_vabds, add>;
4761 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4762                              "vaba", "u", int_arm_neon_vabdu, add>;
4763
4764 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4765 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4766                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4767 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4768                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4769
4770 // Vector Maximum and Minimum.
4771
4772 //   VMAX     : Vector Maximum
4773 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4774                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4775                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4776 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4777                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4778                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4779 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4780                         "vmax", "f32",
4781                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4782 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4783                         "vmax", "f32",
4784                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4785
4786 // VMAXNM
4787 let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
4788   def VMAXNMND  : N3VDIntnp<0b00110, 0b00, 0b1111, 0, 1,
4789                             N3RegFrm, NoItinerary, "vmaxnm", "f32",
4790                             v2f32, v2f32, int_arm_neon_vmaxnm, 1>,
4791                             Requires<[HasV8, HasNEON]>;
4792   def VMAXNMNQ  : N3VQIntnp<0b00110, 0b00, 0b1111, 1, 1,
4793                             N3RegFrm, NoItinerary, "vmaxnm", "f32",
4794                             v4f32, v4f32, int_arm_neon_vmaxnm, 1>,
4795                             Requires<[HasV8, HasNEON]>;
4796 }
4797
4798 //   VMIN     : Vector Minimum
4799 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4800                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4801                            "vmin", "s", int_arm_neon_vmins, 1>;
4802 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4803                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4804                            "vmin", "u", int_arm_neon_vminu, 1>;
4805 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4806                         "vmin", "f32",
4807                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4808 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4809                         "vmin", "f32",
4810                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4811
4812 // VMINNM
4813 let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
4814   def VMINNMND  : N3VDIntnp<0b00110, 0b10, 0b1111, 0, 1,
4815                             N3RegFrm, NoItinerary, "vminnm", "f32",
4816                             v2f32, v2f32, int_arm_neon_vminnm, 1>,
4817                             Requires<[HasV8, HasNEON]>;
4818   def VMINNMNQ  : N3VQIntnp<0b00110, 0b10, 0b1111, 1, 1,
4819                             N3RegFrm, NoItinerary, "vminnm", "f32",
4820                             v4f32, v4f32, int_arm_neon_vminnm, 1>,
4821                             Requires<[HasV8, HasNEON]>;
4822 }
4823
4824 // Vector Pairwise Operations.
4825
4826 //   VPADD    : Vector Pairwise Add
4827 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4828                         "vpadd", "i8",
4829                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4830 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4831                         "vpadd", "i16",
4832                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4833 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4834                         "vpadd", "i32",
4835                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4836 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4837                         IIC_VPBIND, "vpadd", "f32",
4838                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4839
4840 //   VPADDL   : Vector Pairwise Add Long
4841 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4842                              int_arm_neon_vpaddls>;
4843 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4844                              int_arm_neon_vpaddlu>;
4845
4846 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4847 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4848                               int_arm_neon_vpadals>;
4849 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4850                               int_arm_neon_vpadalu>;
4851
4852 //   VPMAX    : Vector Pairwise Maximum
4853 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4854                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4855 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4856                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4857 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4858                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4859 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4860                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4861 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4862                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4863 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4864                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4865 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4866                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4867
4868 //   VPMIN    : Vector Pairwise Minimum
4869 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4870                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4871 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4872                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4873 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4874                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4875 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4876                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4877 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4878                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4879 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4880                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4881 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4882                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4883
4884 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4885
4886 //   VRECPE   : Vector Reciprocal Estimate
4887 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4888                         IIC_VUNAD, "vrecpe", "u32",
4889                         v2i32, v2i32, int_arm_neon_vrecpe>;
4890 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4891                         IIC_VUNAQ, "vrecpe", "u32",
4892                         v4i32, v4i32, int_arm_neon_vrecpe>;
4893 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4894                         IIC_VUNAD, "vrecpe", "f32",
4895                         v2f32, v2f32, int_arm_neon_vrecpe>;
4896 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4897                         IIC_VUNAQ, "vrecpe", "f32",
4898                         v4f32, v4f32, int_arm_neon_vrecpe>;
4899
4900 //   VRECPS   : Vector Reciprocal Step
4901 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4902                         IIC_VRECSD, "vrecps", "f32",
4903                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4904 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4905                         IIC_VRECSQ, "vrecps", "f32",
4906                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4907
4908 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4909 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4910                          IIC_VUNAD, "vrsqrte", "u32",
4911                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4912 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4913                          IIC_VUNAQ, "vrsqrte", "u32",
4914                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4915 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4916                          IIC_VUNAD, "vrsqrte", "f32",
4917                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4918 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4919                          IIC_VUNAQ, "vrsqrte", "f32",
4920                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4921
4922 //   VRSQRTS  : Vector Reciprocal Square Root Step
4923 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4924                         IIC_VRECSD, "vrsqrts", "f32",
4925                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4926 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4927                         IIC_VRECSQ, "vrsqrts", "f32",
4928                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4929
4930 // Vector Shifts.
4931
4932 //   VSHL     : Vector Shift
4933 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4934                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4935                             "vshl", "s", int_arm_neon_vshifts>;
4936 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4937                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4938                             "vshl", "u", int_arm_neon_vshiftu>;
4939
4940 //   VSHL     : Vector Shift Left (Immediate)
4941 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4942
4943 //   VSHR     : Vector Shift Right (Immediate)
4944 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", "VSHRs",
4945                             NEONvshrs>;
4946 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", "VSHRu",
4947                             NEONvshru>;
4948
4949 //   VSHLL    : Vector Shift Left Long
4950 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4951 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4952
4953 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4954 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4955                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4956                 ValueType OpTy, Operand ImmTy, SDNode OpNode>
4957   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4958            ResTy, OpTy, ImmTy, OpNode> {
4959   let Inst{21-16} = op21_16;
4960   let DecoderMethod = "DecodeVSHLMaxInstruction";
4961 }
4962 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4963                           v8i16, v8i8, imm8, NEONvshlli>;
4964 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4965                           v4i32, v4i16, imm16, NEONvshlli>;
4966 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4967                           v2i64, v2i32, imm32, NEONvshlli>;
4968
4969 //   VSHRN    : Vector Shift Right and Narrow
4970 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4971                            PatFrag<(ops node:$Rn, node:$amt),
4972                                    (trunc (NEONvshrs node:$Rn, node:$amt))>>;
4973
4974 def : Pat<(v8i8 (trunc (NEONvshru (v8i16 QPR:$Vn), shr_imm8:$amt))),
4975           (VSHRNv8i8 QPR:$Vn, shr_imm8:$amt)>;
4976 def : Pat<(v4i16 (trunc (NEONvshru (v4i32 QPR:$Vn), shr_imm16:$amt))),
4977           (VSHRNv4i16 QPR:$Vn, shr_imm16:$amt)>;
4978 def : Pat<(v2i32 (trunc (NEONvshru (v2i64 QPR:$Vn), shr_imm32:$amt))),
4979           (VSHRNv2i32 QPR:$Vn, shr_imm32:$amt)>;
4980
4981 //   VRSHL    : Vector Rounding Shift
4982 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4983                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4984                             "vrshl", "s", int_arm_neon_vrshifts>;
4985 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4986                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4987                             "vrshl", "u", int_arm_neon_vrshiftu>;
4988 //   VRSHR    : Vector Rounding Shift Right
4989 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", "VRSHRs",
4990                             NEONvrshrs>;
4991 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", "VRSHRu",
4992                             NEONvrshru>;
4993
4994 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4995 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4996                            NEONvrshrn>;
4997
4998 //   VQSHL    : Vector Saturating Shift
4999 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
5000                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
5001                             "vqshl", "s", int_arm_neon_vqshifts>;
5002 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
5003                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
5004                             "vqshl", "u", int_arm_neon_vqshiftu>;
5005 //   VQSHL    : Vector Saturating Shift Left (Immediate)
5006 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
5007 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
5008
5009 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
5010 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
5011
5012 //   VQSHRN   : Vector Saturating Shift Right and Narrow
5013 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
5014                            NEONvqshrns>;
5015 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
5016                            NEONvqshrnu>;
5017
5018 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
5019 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
5020                            NEONvqshrnsu>;
5021
5022 //   VQRSHL   : Vector Saturating Rounding Shift
5023 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
5024                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
5025                             "vqrshl", "s", int_arm_neon_vqrshifts>;
5026 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
5027                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
5028                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
5029
5030 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
5031 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
5032                            NEONvqrshrns>;
5033 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
5034                            NEONvqrshrnu>;
5035
5036 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
5037 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
5038                            NEONvqrshrnsu>;
5039
5040 //   VSRA     : Vector Shift Right and Accumulate
5041 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
5042 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
5043 //   VRSRA    : Vector Rounding Shift Right and Accumulate
5044 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
5045 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
5046
5047 //   VSLI     : Vector Shift Left and Insert
5048 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
5049
5050 //   VSRI     : Vector Shift Right and Insert
5051 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
5052
5053 // Vector Absolute and Saturating Absolute.
5054
5055 //   VABS     : Vector Absolute Value
5056 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
5057                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
5058                            int_arm_neon_vabs>;
5059 def  VABSfd   : N2VD<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
5060                      "vabs", "f32",
5061                      v2f32, v2f32, fabs>;
5062 def  VABSfq   : N2VQ<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
5063                      "vabs", "f32",
5064                       v4f32, v4f32, fabs>;
5065
5066 def : Pat<(xor (v2i32 (bitconvert (v8i8 (NEONvshrs DPR:$src, (i32 7))))),
5067                (v2i32 (bitconvert (v8i8 (add DPR:$src,
5068                                              (NEONvshrs DPR:$src, (i32 7))))))),
5069           (VABSv8i8 DPR:$src)>;
5070 def : Pat<(xor (v2i32 (bitconvert (v4i16 (NEONvshrs DPR:$src, (i32 15))))),
5071                (v2i32 (bitconvert (v4i16 (add DPR:$src,
5072                                             (NEONvshrs DPR:$src, (i32 15))))))),
5073           (VABSv4i16 DPR:$src)>;
5074 def : Pat<(xor (v2i32 (NEONvshrs DPR:$src, (i32 31))),
5075                (v2i32 (add DPR:$src, (NEONvshrs DPR:$src, (i32 31))))),
5076           (VABSv2i32 DPR:$src)>;
5077 def : Pat<(xor (v4i32 (bitconvert (v16i8 (NEONvshrs QPR:$src, (i32 7))))),
5078                (v4i32 (bitconvert (v16i8 (add QPR:$src,
5079                                              (NEONvshrs QPR:$src, (i32 7))))))),
5080           (VABSv16i8 QPR:$src)>;
5081 def : Pat<(xor (v4i32 (bitconvert (v8i16 (NEONvshrs QPR:$src, (i32 15))))),
5082                (v4i32 (bitconvert (v8i16 (add QPR:$src,
5083                                             (NEONvshrs QPR:$src, (i32 15))))))),
5084           (VABSv8i16 QPR:$src)>;
5085 def : Pat<(xor (v4i32 (NEONvshrs QPR:$src, (i32 31))),
5086                (v4i32 (add QPR:$src, (NEONvshrs QPR:$src, (i32 31))))),
5087           (VABSv4i32 QPR:$src)>;
5088
5089 def : Pat<(v2f32 (int_arm_neon_vabs (v2f32 DPR:$src))), (VABSfd DPR:$src)>;
5090 def : Pat<(v4f32 (int_arm_neon_vabs (v4f32 QPR:$src))), (VABSfq QPR:$src)>;
5091
5092 //   VQABS    : Vector Saturating Absolute Value
5093 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
5094                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
5095                            int_arm_neon_vqabs>;
5096
5097 // Vector Negate.
5098
5099 def vnegd  : PatFrag<(ops node:$in),
5100                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
5101 def vnegq  : PatFrag<(ops node:$in),
5102                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
5103
5104 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
5105   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
5106         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
5107         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
5108 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
5109   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
5110         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
5111         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
5112
5113 //   VNEG     : Vector Negate (integer)
5114 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
5115 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
5116 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
5117 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
5118 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
5119 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
5120
5121 //   VNEG     : Vector Negate (floating-point)
5122 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
5123                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
5124                     "vneg", "f32", "$Vd, $Vm", "",
5125                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
5126 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
5127                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
5128                     "vneg", "f32", "$Vd, $Vm", "",
5129                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
5130
5131 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
5132 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
5133 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
5134 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
5135 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
5136 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
5137
5138 //   VQNEG    : Vector Saturating Negate
5139 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
5140                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
5141                            int_arm_neon_vqneg>;
5142
5143 // Vector Bit Counting Operations.
5144
5145 //   VCLS     : Vector Count Leading Sign Bits
5146 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
5147                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
5148                            int_arm_neon_vcls>;
5149 //   VCLZ     : Vector Count Leading Zeros
5150 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
5151                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
5152                            ctlz>;
5153 //   VCNT     : Vector Count One Bits
5154 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
5155                         IIC_VCNTiD, "vcnt", "8",
5156                         v8i8, v8i8, ctpop>;
5157 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
5158                         IIC_VCNTiQ, "vcnt", "8",
5159                         v16i8, v16i8, ctpop>;
5160
5161 // Vector Swap
5162 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
5163                      (outs DPR:$Vd, DPR:$Vm), (ins DPR:$in1, DPR:$in2),
5164                      NoItinerary, "vswp", "$Vd, $Vm", "$in1 = $Vd, $in2 = $Vm",
5165                      []>;
5166 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
5167                      (outs QPR:$Vd, QPR:$Vm), (ins QPR:$in1, QPR:$in2),
5168                      NoItinerary, "vswp", "$Vd, $Vm", "$in1 = $Vd, $in2 = $Vm",
5169                      []>;
5170
5171 // Vector Move Operations.
5172
5173 //   VMOV     : Vector Move (Register)
5174 def : NEONInstAlias<"vmov${p} $Vd, $Vm",
5175                     (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
5176 def : NEONInstAlias<"vmov${p} $Vd, $Vm",
5177                     (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
5178
5179 //   VMOV     : Vector Move (Immediate)
5180
5181 let isReMaterializable = 1 in {
5182 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
5183                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
5184                          "vmov", "i8", "$Vd, $SIMM", "",
5185                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
5186 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
5187                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
5188                          "vmov", "i8", "$Vd, $SIMM", "",
5189                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
5190
5191 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
5192                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
5193                          "vmov", "i16", "$Vd, $SIMM", "",
5194                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
5195   let Inst{9} = SIMM{9};
5196 }
5197
5198 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
5199                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
5200                          "vmov", "i16", "$Vd, $SIMM", "",
5201                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
5202  let Inst{9} = SIMM{9};
5203 }
5204
5205 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
5206                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
5207                          "vmov", "i32", "$Vd, $SIMM", "",
5208                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
5209   let Inst{11-8} = SIMM{11-8};
5210 }
5211
5212 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
5213                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
5214                          "vmov", "i32", "$Vd, $SIMM", "",
5215                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
5216   let Inst{11-8} = SIMM{11-8};
5217 }
5218
5219 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
5220                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
5221                          "vmov", "i64", "$Vd, $SIMM", "",
5222                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
5223 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
5224                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
5225                          "vmov", "i64", "$Vd, $SIMM", "",
5226                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
5227
5228 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
5229                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
5230                          "vmov", "f32", "$Vd, $SIMM", "",
5231                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
5232 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
5233                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
5234                          "vmov", "f32", "$Vd, $SIMM", "",
5235                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
5236 } // isReMaterializable
5237
5238 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
5239
5240 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
5241                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
5242                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
5243                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
5244                                            imm:$lane))]> {
5245   let Inst{21}  = lane{2};
5246   let Inst{6-5} = lane{1-0};
5247 }
5248 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
5249                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
5250                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
5251                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
5252                                            imm:$lane))]> {
5253   let Inst{21} = lane{1};
5254   let Inst{6}  = lane{0};
5255 }
5256 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
5257                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
5258                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
5259                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
5260                                            imm:$lane))]> {
5261   let Inst{21}  = lane{2};
5262   let Inst{6-5} = lane{1-0};
5263 }
5264 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
5265                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
5266                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
5267                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
5268                                            imm:$lane))]> {
5269   let Inst{21} = lane{1};
5270   let Inst{6}  = lane{0};
5271 }
5272 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
5273                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
5274                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
5275                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
5276                                            imm:$lane))]>,
5277                 Requires<[HasNEON, HasFastVGETLNi32]> {
5278   let Inst{21} = lane{0};
5279 }
5280 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
5281 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
5282           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
5283                            (DSubReg_i8_reg imm:$lane))),
5284                      (SubReg_i8_lane imm:$lane))>;
5285 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
5286           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
5287                              (DSubReg_i16_reg imm:$lane))),
5288                      (SubReg_i16_lane imm:$lane))>;
5289 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
5290           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
5291                            (DSubReg_i8_reg imm:$lane))),
5292                      (SubReg_i8_lane imm:$lane))>;
5293 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
5294           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
5295                              (DSubReg_i16_reg imm:$lane))),
5296                      (SubReg_i16_lane imm:$lane))>;
5297 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
5298           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
5299                              (DSubReg_i32_reg imm:$lane))),
5300                      (SubReg_i32_lane imm:$lane))>,
5301       Requires<[HasNEON, HasFastVGETLNi32]>;
5302 def : Pat<(extractelt (v2i32 DPR:$src), imm:$lane),
5303           (COPY_TO_REGCLASS
5304             (i32 (EXTRACT_SUBREG DPR:$src, (SSubReg_f32_reg imm:$lane))), GPR)>,
5305       Requires<[HasNEON, HasSlowVGETLNi32]>;
5306 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
5307           (COPY_TO_REGCLASS
5308             (i32 (EXTRACT_SUBREG QPR:$src, (SSubReg_f32_reg imm:$lane))), GPR)>,
5309       Requires<[HasNEON, HasSlowVGETLNi32]>;
5310 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
5311           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
5312                           (SSubReg_f32_reg imm:$src2))>;
5313 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
5314           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
5315                           (SSubReg_f32_reg imm:$src2))>;
5316 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
5317 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
5318 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
5319           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
5320
5321
5322 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
5323
5324 let Constraints = "$src1 = $V" in {
5325 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
5326                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
5327                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
5328                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
5329                                            GPR:$R, imm:$lane))]> {
5330   let Inst{21}  = lane{2};
5331   let Inst{6-5} = lane{1-0};
5332 }
5333 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
5334                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
5335                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
5336                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
5337                                            GPR:$R, imm:$lane))]> {
5338   let Inst{21} = lane{1};
5339   let Inst{6}  = lane{0};
5340 }
5341 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
5342                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
5343                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
5344                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
5345                                            GPR:$R, imm:$lane))]> {
5346   let Inst{21} = lane{0};
5347 }
5348 }
5349 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
5350           (v16i8 (INSERT_SUBREG QPR:$src1,
5351                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
5352                                    (DSubReg_i8_reg imm:$lane))),
5353                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
5354                   (DSubReg_i8_reg imm:$lane)))>;
5355 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
5356           (v8i16 (INSERT_SUBREG QPR:$src1,
5357                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
5358                                      (DSubReg_i16_reg imm:$lane))),
5359                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
5360                   (DSubReg_i16_reg imm:$lane)))>;
5361 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
5362           (v4i32 (INSERT_SUBREG QPR:$src1,
5363                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
5364                                      (DSubReg_i32_reg imm:$lane))),
5365                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
5366                   (DSubReg_i32_reg imm:$lane)))>;
5367
5368 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
5369           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
5370                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
5371 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
5372           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
5373                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
5374
5375 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
5376 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
5377 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
5378           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
5379
5380 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
5381           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
5382 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
5383           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
5384 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
5385           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
5386
5387 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
5388           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5389 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
5390           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5391 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
5392           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5393
5394 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
5395           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5396                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5397                          dsub_0)>;
5398 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
5399           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
5400                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5401                          dsub_0)>;
5402 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
5403           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
5404                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5405                          dsub_0)>;
5406
5407 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
5408
5409 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
5410   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
5411           IIC_VMOVIS, "vdup", Dt, "$V, $R",
5412           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
5413 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
5414   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
5415           IIC_VMOVIS, "vdup", Dt, "$V, $R",
5416           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
5417
5418 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
5419 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
5420 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>,
5421                 Requires<[HasNEON, HasFastVDUP32]>;
5422 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
5423 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
5424 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
5425
5426 // NEONvdup patterns for uarchs with fast VDUP.32.
5427 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>,
5428       Requires<[HasNEON,HasFastVDUP32]>;
5429 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
5430
5431 // NEONvdup patterns for uarchs with slow VDUP.32 - use VMOVDRR instead.
5432 def : Pat<(v2i32 (NEONvdup (i32 GPR:$R))), (VMOVDRR GPR:$R, GPR:$R)>,
5433       Requires<[HasNEON,HasSlowVDUP32]>;
5434 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VMOVDRR GPR:$R, GPR:$R)>,
5435       Requires<[HasNEON,HasSlowVDUP32]>;
5436
5437 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
5438
5439 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
5440               ValueType Ty, Operand IdxTy>
5441   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
5442               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
5443               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
5444
5445 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
5446               ValueType ResTy, ValueType OpTy, Operand IdxTy>
5447   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
5448               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
5449               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
5450                                       VectorIndex32:$lane)))]>;
5451
5452 // Inst{19-16} is partially specified depending on the element size.
5453
5454 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
5455   bits<3> lane;
5456   let Inst{19-17} = lane{2-0};
5457 }
5458 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
5459   bits<2> lane;
5460   let Inst{19-18} = lane{1-0};
5461 }
5462 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
5463   bits<1> lane;
5464   let Inst{19} = lane{0};
5465 }
5466 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
5467   bits<3> lane;
5468   let Inst{19-17} = lane{2-0};
5469 }
5470 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
5471   bits<2> lane;
5472   let Inst{19-18} = lane{1-0};
5473 }
5474 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
5475   bits<1> lane;
5476   let Inst{19} = lane{0};
5477 }
5478
5479 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5480           (VDUPLN32d DPR:$Vm, imm:$lane)>;
5481
5482 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5483           (VDUPLN32q DPR:$Vm, imm:$lane)>;
5484
5485 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
5486           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
5487                                   (DSubReg_i8_reg imm:$lane))),
5488                            (SubReg_i8_lane imm:$lane)))>;
5489 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
5490           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
5491                                     (DSubReg_i16_reg imm:$lane))),
5492                             (SubReg_i16_lane imm:$lane)))>;
5493 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
5494           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
5495                                     (DSubReg_i32_reg imm:$lane))),
5496                             (SubReg_i32_lane imm:$lane)))>;
5497 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
5498           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
5499                                    (DSubReg_i32_reg imm:$lane))),
5500                            (SubReg_i32_lane imm:$lane)))>;
5501
5502 def : Pat<(v2f32 (NEONvdup (f32 SPR:$src))),
5503           (v2f32 (VDUPLN32d (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
5504                              SPR:$src, ssub_0), (i32 0)))>;
5505 def : Pat<(v4f32 (NEONvdup (f32 SPR:$src))),
5506           (v4f32 (VDUPLN32q (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
5507                              SPR:$src, ssub_0), (i32 0)))>;
5508
5509 //   VMOVN    : Vector Narrowing Move
5510 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
5511                          "vmovn", "i", trunc>;
5512 //   VQMOVN   : Vector Saturating Narrowing Move
5513 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
5514                             "vqmovn", "s", int_arm_neon_vqmovns>;
5515 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
5516                             "vqmovn", "u", int_arm_neon_vqmovnu>;
5517 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
5518                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
5519 //   VMOVL    : Vector Lengthening Move
5520 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
5521 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
5522 def : Pat<(v8i16 (anyext (v8i8 DPR:$Vm))), (VMOVLuv8i16 DPR:$Vm)>;
5523 def : Pat<(v4i32 (anyext (v4i16 DPR:$Vm))), (VMOVLuv4i32 DPR:$Vm)>;
5524 def : Pat<(v2i64 (anyext (v2i32 DPR:$Vm))), (VMOVLuv2i64 DPR:$Vm)>;
5525
5526 // Vector Conversions.
5527
5528 //   VCVT     : Vector Convert Between Floating-Point and Integers
5529 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5530                      v2i32, v2f32, fp_to_sint>;
5531 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5532                      v2i32, v2f32, fp_to_uint>;
5533 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5534                      v2f32, v2i32, sint_to_fp>;
5535 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5536                      v2f32, v2i32, uint_to_fp>;
5537
5538 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5539                      v4i32, v4f32, fp_to_sint>;
5540 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5541                      v4i32, v4f32, fp_to_uint>;
5542 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5543                      v4f32, v4i32, sint_to_fp>;
5544 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5545                      v4f32, v4i32, uint_to_fp>;
5546
5547 // VCVT{A, N, P, M}
5548 multiclass VCVT_FPI<string op, bits<3> op10_8, SDPatternOperator IntS,
5549                     SDPatternOperator IntU> {
5550   let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
5551     def SD : N2VDIntnp<0b11, op10_8, 0, NoItinerary, !strconcat("vcvt", op),
5552                        "s32.f32", v2i32, v2f32, IntS>, Requires<[HasV8, HasNEON]>;
5553     def SQ : N2VQIntnp<0b11, op10_8, 0, NoItinerary, !strconcat("vcvt", op),
5554                        "s32.f32", v4i32, v4f32, IntS>, Requires<[HasV8, HasNEON]>;
5555     def UD : N2VDIntnp<0b11, op10_8, 1, NoItinerary, !strconcat("vcvt", op),
5556                        "u32.f32", v2i32, v2f32, IntU>, Requires<[HasV8, HasNEON]>;
5557     def UQ : N2VQIntnp<0b11, op10_8, 1, NoItinerary, !strconcat("vcvt", op),
5558                        "u32.f32", v4i32, v4f32, IntU>, Requires<[HasV8, HasNEON]>;
5559   }
5560 }
5561
5562 defm VCVTAN : VCVT_FPI<"a", 0b000, int_arm_neon_vcvtas, int_arm_neon_vcvtau>;
5563 defm VCVTNN : VCVT_FPI<"n", 0b001, int_arm_neon_vcvtns, int_arm_neon_vcvtnu>;
5564 defm VCVTPN : VCVT_FPI<"p", 0b010, int_arm_neon_vcvtps, int_arm_neon_vcvtpu>;
5565 defm VCVTMN : VCVT_FPI<"m", 0b011, int_arm_neon_vcvtms, int_arm_neon_vcvtmu>;
5566
5567 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
5568 let DecoderMethod = "DecodeVCVTD" in {
5569 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5570                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
5571 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5572                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
5573 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5574                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
5575 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5576                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
5577 }
5578
5579 let DecoderMethod = "DecodeVCVTQ" in {
5580 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5581                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
5582 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5583                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
5584 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5585                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
5586 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5587                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
5588 }
5589
5590 def : NEONInstAlias<"vcvt${p}.s32.f32 $Dd, $Dm, #0",
5591                     (VCVTf2sd DPR:$Dd, DPR:$Dm, pred:$p)>;
5592 def : NEONInstAlias<"vcvt${p}.u32.f32 $Dd, $Dm, #0",
5593                     (VCVTf2ud DPR:$Dd, DPR:$Dm, pred:$p)>;
5594 def : NEONInstAlias<"vcvt${p}.f32.s32 $Dd, $Dm, #0",
5595                     (VCVTs2fd DPR:$Dd, DPR:$Dm, pred:$p)>;
5596 def : NEONInstAlias<"vcvt${p}.f32.u32 $Dd, $Dm, #0",
5597                     (VCVTu2fd DPR:$Dd, DPR:$Dm, pred:$p)>;
5598
5599 def : NEONInstAlias<"vcvt${p}.s32.f32 $Qd, $Qm, #0",
5600                     (VCVTf2sq QPR:$Qd, QPR:$Qm, pred:$p)>;
5601 def : NEONInstAlias<"vcvt${p}.u32.f32 $Qd, $Qm, #0",
5602                     (VCVTf2uq QPR:$Qd, QPR:$Qm, pred:$p)>;
5603 def : NEONInstAlias<"vcvt${p}.f32.s32 $Qd, $Qm, #0",
5604                     (VCVTs2fq QPR:$Qd, QPR:$Qm, pred:$p)>;
5605 def : NEONInstAlias<"vcvt${p}.f32.u32 $Qd, $Qm, #0",
5606                     (VCVTu2fq QPR:$Qd, QPR:$Qm, pred:$p)>;
5607
5608
5609 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
5610 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
5611                         IIC_VUNAQ, "vcvt", "f16.f32",
5612                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
5613                 Requires<[HasNEON, HasFP16]>;
5614 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
5615                         IIC_VUNAQ, "vcvt", "f32.f16",
5616                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
5617                 Requires<[HasNEON, HasFP16]>;
5618
5619 // Vector Reverse.
5620
5621 //   VREV64   : Vector Reverse elements within 64-bit doublewords
5622
5623 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5624   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
5625         (ins DPR:$Vm), IIC_VMOVD,
5626         OpcodeStr, Dt, "$Vd, $Vm", "",
5627         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
5628 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5629   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
5630         (ins QPR:$Vm), IIC_VMOVQ,
5631         OpcodeStr, Dt, "$Vd, $Vm", "",
5632         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
5633
5634 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
5635 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
5636 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
5637 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
5638
5639 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
5640 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
5641 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
5642 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
5643
5644 //   VREV32   : Vector Reverse elements within 32-bit words
5645
5646 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5647   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
5648         (ins DPR:$Vm), IIC_VMOVD,
5649         OpcodeStr, Dt, "$Vd, $Vm", "",
5650         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
5651 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5652   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
5653         (ins QPR:$Vm), IIC_VMOVQ,
5654         OpcodeStr, Dt, "$Vd, $Vm", "",
5655         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
5656
5657 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
5658 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
5659
5660 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
5661 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
5662
5663 //   VREV16   : Vector Reverse elements within 16-bit halfwords
5664
5665 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5666   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
5667         (ins DPR:$Vm), IIC_VMOVD,
5668         OpcodeStr, Dt, "$Vd, $Vm", "",
5669         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
5670 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5671   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
5672         (ins QPR:$Vm), IIC_VMOVQ,
5673         OpcodeStr, Dt, "$Vd, $Vm", "",
5674         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
5675
5676 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
5677 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
5678
5679 // Other Vector Shuffles.
5680
5681 //  Aligned extractions: really just dropping registers
5682
5683 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
5684       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
5685              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
5686
5687 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
5688
5689 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
5690
5691 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
5692
5693 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
5694
5695 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
5696
5697
5698 //   VEXT     : Vector Extract
5699
5700
5701 // All of these have a two-operand InstAlias.
5702 let TwoOperandAliasConstraint = "$Vn = $Vd" in {
5703 class VEXTd<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5704   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
5705         (ins DPR:$Vn, DPR:$Vm, immTy:$index), NVExtFrm,
5706         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5707         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
5708                                      (Ty DPR:$Vm), imm:$index)))]> {
5709   bits<3> index;
5710   let Inst{11} = 0b0;
5711   let Inst{10-8} = index{2-0};
5712 }
5713
5714 class VEXTq<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5715   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
5716         (ins QPR:$Vn, QPR:$Vm, imm0_15:$index), NVExtFrm,
5717         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5718         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
5719                                      (Ty QPR:$Vm), imm:$index)))]> {
5720   bits<4> index;
5721   let Inst{11-8} = index{3-0};
5722 }
5723 }
5724
5725 def VEXTd8  : VEXTd<"vext", "8",  v8i8, imm0_7> {
5726   let Inst{10-8} = index{2-0};
5727 }
5728 def VEXTd16 : VEXTd<"vext", "16", v4i16, imm0_3> {
5729   let Inst{10-9} = index{1-0};
5730   let Inst{8}    = 0b0;
5731 }
5732 def VEXTd32 : VEXTd<"vext", "32", v2i32, imm0_1> {
5733   let Inst{10}     = index{0};
5734   let Inst{9-8}    = 0b00;
5735 }
5736 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
5737                            (v2f32 DPR:$Vm),
5738                            (i32 imm:$index))),
5739           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
5740
5741 def VEXTq8  : VEXTq<"vext", "8",  v16i8, imm0_15> {
5742   let Inst{11-8} = index{3-0};
5743 }
5744 def VEXTq16 : VEXTq<"vext", "16", v8i16, imm0_7> {
5745   let Inst{11-9} = index{2-0};
5746   let Inst{8}    = 0b0;
5747 }
5748 def VEXTq32 : VEXTq<"vext", "32", v4i32, imm0_3> {
5749   let Inst{11-10} = index{1-0};
5750   let Inst{9-8}    = 0b00;
5751 }
5752 def VEXTq64 : VEXTq<"vext", "64", v2i64, imm0_1> {
5753   let Inst{11} = index{0};
5754   let Inst{10-8}    = 0b000;
5755 }
5756 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
5757                            (v4f32 QPR:$Vm),
5758                            (i32 imm:$index))),
5759           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
5760
5761 //   VTRN     : Vector Transpose
5762
5763 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5764 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5765 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5766
5767 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5768 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5769 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5770
5771 //   VUZP     : Vector Unzip (Deinterleave)
5772
5773 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5774 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5775 // vuzp.32 Dd, Dm is a pseudo-instruction expanded to vtrn.32 Dd, Dm.
5776 def : NEONInstAlias<"vuzp${p}.32 $Dd, $Dm",
5777                     (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
5778
5779 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5780 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5781 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5782
5783 //   VZIP     : Vector Zip (Interleave)
5784
5785 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5786 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5787 // vzip.32 Dd, Dm is a pseudo-instruction expanded to vtrn.32 Dd, Dm.
5788 def : NEONInstAlias<"vzip${p}.32 $Dd, $Dm",
5789                     (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
5790
5791 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5792 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5793 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5794
5795 // Vector Table Lookup and Table Extension.
5796
5797 //   VTBL     : Vector Table Lookup
5798 let DecoderMethod = "DecodeTBLInstruction" in {
5799 def  VTBL1
5800   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5801         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5802         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5803         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5804 let hasExtraSrcRegAllocReq = 1 in {
5805 def  VTBL2
5806   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5807         (ins VecListDPair:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5808         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5809 def  VTBL3
5810   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5811         (ins VecListThreeD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5812         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5813 def  VTBL4
5814   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5815         (ins VecListFourD:$Vn, DPR:$Vm),
5816         NVTBLFrm, IIC_VTB4,
5817         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5818 } // hasExtraSrcRegAllocReq = 1
5819
5820 def  VTBL3Pseudo
5821   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5822 def  VTBL4Pseudo
5823   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5824
5825 //   VTBX     : Vector Table Extension
5826 def  VTBX1
5827   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5828         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5829         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5830         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5831                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5832 let hasExtraSrcRegAllocReq = 1 in {
5833 def  VTBX2
5834   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5835         (ins DPR:$orig, VecListDPair:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5836         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd", []>;
5837 def  VTBX3
5838   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5839         (ins DPR:$orig, VecListThreeD:$Vn, DPR:$Vm),
5840         NVTBLFrm, IIC_VTBX3,
5841         "vtbx", "8", "$Vd, $Vn, $Vm",
5842         "$orig = $Vd", []>;
5843 def  VTBX4
5844   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd),
5845         (ins DPR:$orig, VecListFourD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5846         "vtbx", "8", "$Vd, $Vn, $Vm",
5847         "$orig = $Vd", []>;
5848 } // hasExtraSrcRegAllocReq = 1
5849
5850 def  VTBX3Pseudo
5851   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5852                 IIC_VTBX3, "$orig = $dst", []>;
5853 def  VTBX4Pseudo
5854   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5855                 IIC_VTBX4, "$orig = $dst", []>;
5856 } // DecoderMethod = "DecodeTBLInstruction"
5857
5858 // VRINT      : Vector Rounding
5859 multiclass VRINT_FPI<string op, bits<3> op9_7, SDPatternOperator Int> {
5860   let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
5861     def D : N2VDIntnp<0b10, 0b100, 0, NoItinerary,
5862                       !strconcat("vrint", op), "f32",
5863                       v2f32, v2f32, Int>, Requires<[HasV8, HasNEON]> {
5864       let Inst{9-7} = op9_7;
5865     }
5866     def Q : N2VQIntnp<0b10, 0b100, 0, NoItinerary,
5867                       !strconcat("vrint", op), "f32",
5868                       v4f32, v4f32, Int>, Requires<[HasV8, HasNEON]> {
5869       let Inst{9-7} = op9_7;
5870     }
5871   }
5872
5873   def : NEONInstAlias<!strconcat("vrint", op, ".f32.f32\t$Dd, $Dm"),
5874                   (!cast<Instruction>(NAME#"D") DPR:$Dd, DPR:$Dm)>;
5875   def : NEONInstAlias<!strconcat("vrint", op, ".f32.f32\t$Qd, $Qm"),
5876                   (!cast<Instruction>(NAME#"Q") QPR:$Qd, QPR:$Qm)>;
5877 }
5878
5879 defm VRINTNN : VRINT_FPI<"n", 0b000, int_arm_neon_vrintn>;
5880 defm VRINTXN : VRINT_FPI<"x", 0b001, int_arm_neon_vrintx>;
5881 defm VRINTAN : VRINT_FPI<"a", 0b010, int_arm_neon_vrinta>;
5882 defm VRINTZN : VRINT_FPI<"z", 0b011, int_arm_neon_vrintz>;
5883 defm VRINTMN : VRINT_FPI<"m", 0b101, int_arm_neon_vrintm>;
5884 defm VRINTPN : VRINT_FPI<"p", 0b111, int_arm_neon_vrintp>;
5885
5886 // Cryptography instructions
5887 let PostEncoderMethod = "NEONThumb2DataIPostEncoder",
5888     DecoderNamespace = "v8Crypto", hasSideEffects = 0 in {
5889   class AES<string op, bit op7, bit op6, SDPatternOperator Int>
5890     : N2VQIntXnp<0b00, 0b00, 0b011, op6, op7, NoItinerary,
5891                  !strconcat("aes", op), "8", v16i8, v16i8, Int>,
5892       Requires<[HasV8, HasCrypto]>;
5893   class AES2Op<string op, bit op7, bit op6, SDPatternOperator Int>
5894     : N2VQIntX2np<0b00, 0b00, 0b011, op6, op7, NoItinerary,
5895                  !strconcat("aes", op), "8", v16i8, v16i8, Int>,
5896       Requires<[HasV8, HasCrypto]>;
5897   class N2SHA<string op, bits<2> op17_16, bits<3> op10_8, bit op7, bit op6,
5898               SDPatternOperator Int>
5899     : N2VQIntXnp<0b10, op17_16, op10_8, op6, op7, NoItinerary,
5900                  !strconcat("sha", op), "32", v4i32, v4i32, Int>,
5901       Requires<[HasV8, HasCrypto]>;
5902   class N2SHA2Op<string op, bits<2> op17_16, bits<3> op10_8, bit op7, bit op6,
5903               SDPatternOperator Int>
5904     : N2VQIntX2np<0b10, op17_16, op10_8, op6, op7, NoItinerary,
5905                  !strconcat("sha", op), "32", v4i32, v4i32, Int>,
5906       Requires<[HasV8, HasCrypto]>;
5907   class N3SHA3Op<string op, bits<5> op27_23, bits<2> op21_20, SDPatternOperator Int>
5908     : N3VQInt3np<op27_23, op21_20, 0b1100, 1, 0, N3RegFrm, NoItinerary,
5909                 !strconcat("sha", op), "32", v4i32, v4i32, Int, 0>,
5910       Requires<[HasV8, HasCrypto]>;
5911 }
5912
5913 def AESD : AES2Op<"d", 0, 1, int_arm_neon_aesd>;
5914 def AESE : AES2Op<"e", 0, 0, int_arm_neon_aese>;
5915 def AESIMC : AES<"imc", 1, 1, int_arm_neon_aesimc>;
5916 def AESMC : AES<"mc", 1, 0, int_arm_neon_aesmc>;
5917
5918 def SHA1H : N2SHA<"1h", 0b01, 0b010, 1, 1, null_frag>;
5919 def SHA1SU1 : N2SHA2Op<"1su1", 0b10, 0b011, 1, 0, int_arm_neon_sha1su1>;
5920 def SHA256SU0 : N2SHA2Op<"256su0", 0b10, 0b011, 1, 1, int_arm_neon_sha256su0>;
5921 def SHA1C : N3SHA3Op<"1c", 0b00100, 0b00, null_frag>;
5922 def SHA1M : N3SHA3Op<"1m", 0b00100, 0b10, null_frag>;
5923 def SHA1P : N3SHA3Op<"1p", 0b00100, 0b01, null_frag>;
5924 def SHA1SU0 : N3SHA3Op<"1su0", 0b00100, 0b11, int_arm_neon_sha1su0>;
5925 def SHA256H : N3SHA3Op<"256h", 0b00110, 0b00, int_arm_neon_sha256h>;
5926 def SHA256H2 : N3SHA3Op<"256h2", 0b00110, 0b01, int_arm_neon_sha256h2>;
5927 def SHA256SU1 : N3SHA3Op<"256su1", 0b00110, 0b10, int_arm_neon_sha256su1>;
5928
5929 def : Pat<(i32 (int_arm_neon_sha1h i32:$Rn)),
5930           (COPY_TO_REGCLASS (f32 (EXTRACT_SUBREG
5931               (SHA1H (SUBREG_TO_REG (i64 0),
5932                                     (f32 (COPY_TO_REGCLASS i32:$Rn, SPR)),
5933                                     ssub_0)),
5934               ssub_0)), GPR)>;
5935
5936 def : Pat<(v4i32 (int_arm_neon_sha1c v4i32:$hash_abcd, i32:$hash_e, v4i32:$wk)),
5937           (SHA1C v4i32:$hash_abcd,
5938                  (SUBREG_TO_REG (i64 0),
5939                                 (f32 (COPY_TO_REGCLASS i32:$hash_e, SPR)),
5940                                 ssub_0),
5941                  v4i32:$wk)>;
5942
5943 def : Pat<(v4i32 (int_arm_neon_sha1m v4i32:$hash_abcd, i32:$hash_e, v4i32:$wk)),
5944           (SHA1M v4i32:$hash_abcd,
5945                  (SUBREG_TO_REG (i64 0),
5946                                 (f32 (COPY_TO_REGCLASS i32:$hash_e, SPR)),
5947                                 ssub_0),
5948                  v4i32:$wk)>;
5949
5950 def : Pat<(v4i32 (int_arm_neon_sha1p v4i32:$hash_abcd, i32:$hash_e, v4i32:$wk)),
5951           (SHA1P v4i32:$hash_abcd,
5952                  (SUBREG_TO_REG (i64 0),
5953                                 (f32 (COPY_TO_REGCLASS i32:$hash_e, SPR)),
5954                                 ssub_0),
5955                  v4i32:$wk)>;
5956
5957 //===----------------------------------------------------------------------===//
5958 // NEON instructions for single-precision FP math
5959 //===----------------------------------------------------------------------===//
5960
5961 class N2VSPat<SDNode OpNode, NeonI Inst>
5962   : NEONFPPat<(f32 (OpNode SPR:$a)),
5963               (EXTRACT_SUBREG
5964                (v2f32 (COPY_TO_REGCLASS (Inst
5965                 (INSERT_SUBREG
5966                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5967                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5968
5969 class N3VSPat<SDNode OpNode, NeonI Inst>
5970   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5971               (EXTRACT_SUBREG
5972                (v2f32 (COPY_TO_REGCLASS (Inst
5973                 (INSERT_SUBREG
5974                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5975                  SPR:$a, ssub_0),
5976                 (INSERT_SUBREG
5977                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5978                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5979
5980 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5981   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5982               (EXTRACT_SUBREG
5983                (v2f32 (COPY_TO_REGCLASS (Inst
5984                 (INSERT_SUBREG
5985                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5986                  SPR:$acc, ssub_0),
5987                 (INSERT_SUBREG
5988                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5989                  SPR:$a, ssub_0),
5990                 (INSERT_SUBREG
5991                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5992                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5993
5994 def : N3VSPat<fadd, VADDfd>;
5995 def : N3VSPat<fsub, VSUBfd>;
5996 def : N3VSPat<fmul, VMULfd>;
5997 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5998       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, DontUseFusedMAC]>;
5999 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
6000       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, DontUseFusedMAC]>;
6001 def : N3VSMulOpPat<fmul, fadd, VFMAfd>,
6002       Requires<[HasVFP4, UseNEONForFP, UseFusedMAC]>;
6003 def : N3VSMulOpPat<fmul, fsub, VFMSfd>,
6004       Requires<[HasVFP4, UseNEONForFP, UseFusedMAC]>;
6005 def : N2VSPat<fabs, VABSfd>;
6006 def : N2VSPat<fneg, VNEGfd>;
6007 def : N3VSPat<NEONfmax, VMAXfd>;
6008 def : N3VSPat<NEONfmin, VMINfd>;
6009 def : N2VSPat<arm_ftosi, VCVTf2sd>;
6010 def : N2VSPat<arm_ftoui, VCVTf2ud>;
6011 def : N2VSPat<arm_sitof, VCVTs2fd>;
6012 def : N2VSPat<arm_uitof, VCVTu2fd>;
6013
6014 // Prefer VMOVDRR for i32 -> f32 bitcasts, it can write all DPR registers.
6015 def : Pat<(f32 (bitconvert GPR:$a)),
6016           (EXTRACT_SUBREG (VMOVDRR GPR:$a, GPR:$a), ssub_0)>,
6017         Requires<[HasNEON, DontUseVMOVSR]>;
6018
6019 //===----------------------------------------------------------------------===//
6020 // Non-Instruction Patterns
6021 //===----------------------------------------------------------------------===//
6022
6023 // bit_convert
6024 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
6025 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
6026 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
6027 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
6028 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
6029 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
6030 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
6031 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
6032 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
6033 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
6034 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
6035 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
6036 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
6037 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
6038 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
6039 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
6040 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
6041 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
6042 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
6043 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
6044 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
6045 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
6046 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
6047 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
6048 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
6049 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
6050 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
6051 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
6052 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
6053 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
6054
6055 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
6056 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
6057 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
6058 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
6059 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
6060 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
6061 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
6062 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
6063 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
6064 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
6065 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
6066 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
6067 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
6068 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
6069 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
6070 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
6071 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
6072 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
6073 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
6074 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
6075 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
6076 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
6077 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
6078 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
6079 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
6080 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
6081 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
6082 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
6083 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
6084 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
6085
6086 // Fold extracting an element out of a v2i32 into a vfp register.
6087 def : Pat<(f32 (bitconvert (i32 (extractelt (v2i32 DPR:$src), imm:$lane)))),
6088           (f32 (EXTRACT_SUBREG DPR:$src, (SSubReg_f32_reg imm:$lane)))>;
6089
6090 // Vector lengthening move with load, matching extending loads.
6091
6092 // extload, zextload and sextload for a standard lengthening load. Example:
6093 // Lengthen_Single<"8", "i16", "8"> =
6094 //     Pat<(v8i16 (extloadvi8 addrmode6:$addr))
6095 //         (VMOVLuv8i16 (VLD1d8 addrmode6:$addr,
6096 //                              (f64 (IMPLICIT_DEF)), (i32 0)))>;
6097 multiclass Lengthen_Single<string DestLanes, string DestTy, string SrcTy> {
6098   let AddedComplexity = 10 in {
6099   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6100                     (!cast<PatFrag>("extloadvi" # SrcTy) addrmode6:$addr)),
6101                   (!cast<Instruction>("VMOVLuv" # DestLanes # DestTy)
6102                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
6103
6104   def _Z : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6105                   (!cast<PatFrag>("zextloadvi" # SrcTy) addrmode6:$addr)),
6106                 (!cast<Instruction>("VMOVLuv" # DestLanes # DestTy)
6107                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
6108
6109   def _S : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6110                   (!cast<PatFrag>("sextloadvi" # SrcTy) addrmode6:$addr)),
6111                 (!cast<Instruction>("VMOVLsv" # DestLanes # DestTy)
6112                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
6113   }
6114 }
6115
6116 // extload, zextload and sextload for a lengthening load which only uses
6117 // half the lanes available. Example:
6118 // Lengthen_HalfSingle<"4", "i16", "8", "i16", "i8"> =
6119 //     Pat<(v4i16 (extloadvi8 addrmode6oneL32:$addr)),
6120 //         (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd32 addrmode6oneL32:$addr,
6121 //                                      (f64 (IMPLICIT_DEF)), (i32 0))),
6122 //                         dsub_0)>;
6123 multiclass Lengthen_HalfSingle<string DestLanes, string DestTy, string SrcTy,
6124                                string InsnLanes, string InsnTy> {
6125   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6126                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6oneL32:$addr)),
6127        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
6128          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6129          dsub_0)>;
6130   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6131                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6oneL32:$addr)),
6132        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
6133          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6134          dsub_0)>;
6135   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6136                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6oneL32:$addr)),
6137        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # InsnLanes # InsnTy)
6138          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6139          dsub_0)>;
6140 }
6141
6142 // extload, zextload and sextload for a lengthening load followed by another
6143 // lengthening load, to quadruple the initial length.
6144 //
6145 // Lengthen_Double<"4", "i32", "i8", "8", "i16", "4", "i32"> =
6146 //     Pat<(v4i32 (extloadvi8 addrmode6oneL32:$addr))
6147 //         (EXTRACT_SUBREG (VMOVLuv4i32
6148 //           (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd32 addrmode6oneL32:$addr,
6149 //                                                   (f64 (IMPLICIT_DEF)),
6150 //                                                   (i32 0))),
6151 //                           dsub_0)),
6152 //           dsub_0)>;
6153 multiclass Lengthen_Double<string DestLanes, string DestTy, string SrcTy,
6154                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
6155                            string Insn2Ty> {
6156   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6157                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6oneL32:$addr)),
6158          (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
6159            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
6160              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6161              dsub_0))>;
6162   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6163                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6oneL32:$addr)),
6164          (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
6165            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
6166              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6167              dsub_0))>;
6168   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6169                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6oneL32:$addr)),
6170          (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
6171            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
6172              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6173              dsub_0))>;
6174 }
6175
6176 // extload, zextload and sextload for a lengthening load followed by another
6177 // lengthening load, to quadruple the initial length, but which ends up only
6178 // requiring half the available lanes (a 64-bit outcome instead of a 128-bit).
6179 //
6180 // Lengthen_HalfDouble<"2", "i32", "i8", "8", "i16", "4", "i32"> =
6181 // Pat<(v2i32 (extloadvi8 addrmode6:$addr))
6182 //     (EXTRACT_SUBREG (VMOVLuv4i32
6183 //       (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd16 addrmode6:$addr,
6184 //                                               (f64 (IMPLICIT_DEF)), (i32 0))),
6185 //                       dsub_0)),
6186 //       dsub_0)>;
6187 multiclass Lengthen_HalfDouble<string DestLanes, string DestTy, string SrcTy,
6188                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
6189                            string Insn2Ty> {
6190   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6191                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6:$addr)),
6192          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
6193            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
6194              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6195              dsub_0)),
6196           dsub_0)>;
6197   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6198                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6:$addr)),
6199          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
6200            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
6201              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6202              dsub_0)),
6203           dsub_0)>;
6204   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6205                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6:$addr)),
6206          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
6207            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
6208              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6209              dsub_0)),
6210           dsub_0)>;
6211 }
6212
6213 defm : Lengthen_Single<"8", "i16", "8">; // v8i8 -> v8i16
6214 defm : Lengthen_Single<"4", "i32", "16">; // v4i16 -> v4i32
6215 defm : Lengthen_Single<"2", "i64", "32">; // v2i32 -> v2i64
6216
6217 defm : Lengthen_HalfSingle<"4", "i16", "i8", "8", "i16">; // v4i8 -> v4i16
6218 defm : Lengthen_HalfSingle<"2", "i32", "i16", "4", "i32">; // v2i16 -> v2i32
6219
6220 // Double lengthening - v4i8 -> v4i16 -> v4i32
6221 defm : Lengthen_Double<"4", "i32", "i8", "8", "i16", "4", "i32">;
6222 // v2i8 -> v2i16 -> v2i32
6223 defm : Lengthen_HalfDouble<"2", "i32", "i8", "8", "i16", "4", "i32">;
6224 // v2i16 -> v2i32 -> v2i64
6225 defm : Lengthen_Double<"2", "i64", "i16", "4", "i32", "2", "i64">;
6226
6227 // Triple lengthening - v2i8 -> v2i16 -> v2i32 -> v2i64
6228 def : Pat<(v2i64 (extloadvi8 addrmode6:$addr)),
6229       (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
6230          (VLD1LNd16 addrmode6:$addr,
6231                     (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
6232 def : Pat<(v2i64 (zextloadvi8 addrmode6:$addr)),
6233       (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
6234          (VLD1LNd16 addrmode6:$addr,
6235                     (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
6236 def : Pat<(v2i64 (sextloadvi8 addrmode6:$addr)),
6237       (VMOVLsv2i64 (EXTRACT_SUBREG (VMOVLsv4i32 (EXTRACT_SUBREG (VMOVLsv8i16
6238          (VLD1LNd16 addrmode6:$addr,
6239                     (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
6240
6241 //===----------------------------------------------------------------------===//
6242 // Assembler aliases
6243 //
6244
6245 def : VFP2InstAlias<"fmdhr${p} $Dd, $Rn",
6246                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 1, pred:$p)>;
6247 def : VFP2InstAlias<"fmdlr${p} $Dd, $Rn",
6248                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 0, pred:$p)>;
6249
6250 // VAND/VBIC/VEOR/VORR accept but do not require a type suffix.
6251 defm : NEONDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
6252                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6253 defm : NEONDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
6254                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6255 defm : NEONDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
6256                          (VBICd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6257 defm : NEONDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
6258                          (VBICq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6259 defm : NEONDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
6260                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6261 defm : NEONDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
6262                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6263 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
6264                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6265 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
6266                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6267 // ... two-operand aliases
6268 defm : NEONDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
6269                          (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6270 defm : NEONDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
6271                          (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6272 defm : NEONDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
6273                          (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6274 defm : NEONDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
6275                          (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6276 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
6277                          (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6278 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
6279                          (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6280
6281 // VLD1 single-lane pseudo-instructions. These need special handling for
6282 // the lane index that an InstAlias can't handle, so we use these instead.
6283 def VLD1LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr",
6284                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6285 def VLD1LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr",
6286                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6287 def VLD1LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr",
6288                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6289
6290 def VLD1LNdWB_fixed_Asm_8 :
6291         NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr!",
6292                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6293 def VLD1LNdWB_fixed_Asm_16 :
6294         NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr!",
6295                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6296 def VLD1LNdWB_fixed_Asm_32 :
6297         NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr!",
6298                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6299 def VLD1LNdWB_register_Asm_8 :
6300         NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr, $Rm",
6301                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
6302                        rGPR:$Rm, pred:$p)>;
6303 def VLD1LNdWB_register_Asm_16 :
6304         NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr, $Rm",
6305                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
6306                        rGPR:$Rm, pred:$p)>;
6307 def VLD1LNdWB_register_Asm_32 :
6308         NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr, $Rm",
6309                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
6310                        rGPR:$Rm, pred:$p)>;
6311
6312
6313 // VST1 single-lane pseudo-instructions. These need special handling for
6314 // the lane index that an InstAlias can't handle, so we use these instead.
6315 def VST1LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr",
6316                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6317 def VST1LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr",
6318                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6319 def VST1LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr",
6320                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6321
6322 def VST1LNdWB_fixed_Asm_8 :
6323         NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr!",
6324                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6325 def VST1LNdWB_fixed_Asm_16 :
6326         NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr!",
6327                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6328 def VST1LNdWB_fixed_Asm_32 :
6329         NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr!",
6330                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6331 def VST1LNdWB_register_Asm_8 :
6332         NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr, $Rm",
6333                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
6334                        rGPR:$Rm, pred:$p)>;
6335 def VST1LNdWB_register_Asm_16 :
6336         NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr, $Rm",
6337                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
6338                        rGPR:$Rm, pred:$p)>;
6339 def VST1LNdWB_register_Asm_32 :
6340         NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr, $Rm",
6341                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
6342                        rGPR:$Rm, pred:$p)>;
6343
6344 // VLD2 single-lane pseudo-instructions. These need special handling for
6345 // the lane index that an InstAlias can't handle, so we use these instead.
6346 def VLD2LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr",
6347                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6348 def VLD2LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr",
6349                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6350 def VLD2LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr",
6351                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6352 def VLD2LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr",
6353                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6354 def VLD2LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr",
6355                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6356
6357 def VLD2LNdWB_fixed_Asm_8 :
6358         NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr!",
6359                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6360 def VLD2LNdWB_fixed_Asm_16 :
6361         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr!",
6362                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6363 def VLD2LNdWB_fixed_Asm_32 :
6364         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr!",
6365                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6366 def VLD2LNqWB_fixed_Asm_16 :
6367         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr!",
6368                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6369 def VLD2LNqWB_fixed_Asm_32 :
6370         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr!",
6371                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6372 def VLD2LNdWB_register_Asm_8 :
6373         NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr, $Rm",
6374                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
6375                        rGPR:$Rm, pred:$p)>;
6376 def VLD2LNdWB_register_Asm_16 :
6377         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr, $Rm",
6378                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
6379                        rGPR:$Rm, pred:$p)>;
6380 def VLD2LNdWB_register_Asm_32 :
6381         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr, $Rm",
6382                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
6383                        rGPR:$Rm, pred:$p)>;
6384 def VLD2LNqWB_register_Asm_16 :
6385         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr, $Rm",
6386                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
6387                        rGPR:$Rm, pred:$p)>;
6388 def VLD2LNqWB_register_Asm_32 :
6389         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr, $Rm",
6390                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
6391                        rGPR:$Rm, pred:$p)>;
6392
6393
6394 // VST2 single-lane pseudo-instructions. These need special handling for
6395 // the lane index that an InstAlias can't handle, so we use these instead.
6396 def VST2LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr",
6397                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6398 def VST2LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr",
6399                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6400 def VST2LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr",
6401                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6402 def VST2LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr",
6403                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6404 def VST2LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr",
6405                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6406
6407 def VST2LNdWB_fixed_Asm_8 :
6408         NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr!",
6409                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6410 def VST2LNdWB_fixed_Asm_16 :
6411         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr!",
6412                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6413 def VST2LNdWB_fixed_Asm_32 :
6414         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr!",
6415                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6416 def VST2LNqWB_fixed_Asm_16 :
6417         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr!",
6418                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6419 def VST2LNqWB_fixed_Asm_32 :
6420         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr!",
6421                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6422 def VST2LNdWB_register_Asm_8 :
6423         NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr, $Rm",
6424                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
6425                        rGPR:$Rm, pred:$p)>;
6426 def VST2LNdWB_register_Asm_16 :
6427         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16","$list, $addr, $Rm",
6428                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
6429                        rGPR:$Rm, pred:$p)>;
6430 def VST2LNdWB_register_Asm_32 :
6431         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr, $Rm",
6432                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
6433                        rGPR:$Rm, pred:$p)>;
6434 def VST2LNqWB_register_Asm_16 :
6435         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16","$list, $addr, $Rm",
6436                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
6437                        rGPR:$Rm, pred:$p)>;
6438 def VST2LNqWB_register_Asm_32 :
6439         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr, $Rm",
6440                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
6441                        rGPR:$Rm, pred:$p)>;
6442
6443 // VLD3 all-lanes pseudo-instructions. These need special handling for
6444 // the lane index that an InstAlias can't handle, so we use these instead.
6445 def VLD3DUPdAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6446                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6447 def VLD3DUPdAsm_16: NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6448                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6449 def VLD3DUPdAsm_32: NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6450                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6451 def VLD3DUPqAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6452                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6453 def VLD3DUPqAsm_16: NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6454                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6455 def VLD3DUPqAsm_32: NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6456                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6457
6458 def VLD3DUPdWB_fixed_Asm_8 :
6459         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6460                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6461 def VLD3DUPdWB_fixed_Asm_16 :
6462         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6463                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6464 def VLD3DUPdWB_fixed_Asm_32 :
6465         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6466                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6467 def VLD3DUPqWB_fixed_Asm_8 :
6468         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6469                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6470 def VLD3DUPqWB_fixed_Asm_16 :
6471         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6472                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6473 def VLD3DUPqWB_fixed_Asm_32 :
6474         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6475                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6476 def VLD3DUPdWB_register_Asm_8 :
6477         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6478                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6479                        rGPR:$Rm, pred:$p)>;
6480 def VLD3DUPdWB_register_Asm_16 :
6481         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6482                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6483                        rGPR:$Rm, pred:$p)>;
6484 def VLD3DUPdWB_register_Asm_32 :
6485         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6486                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6487                        rGPR:$Rm, pred:$p)>;
6488 def VLD3DUPqWB_register_Asm_8 :
6489         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6490                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6491                        rGPR:$Rm, pred:$p)>;
6492 def VLD3DUPqWB_register_Asm_16 :
6493         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6494                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6495                        rGPR:$Rm, pred:$p)>;
6496 def VLD3DUPqWB_register_Asm_32 :
6497         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6498                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6499                        rGPR:$Rm, pred:$p)>;
6500
6501
6502 // VLD3 single-lane pseudo-instructions. These need special handling for
6503 // the lane index that an InstAlias can't handle, so we use these instead.
6504 def VLD3LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6505                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6506 def VLD3LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6507                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6508 def VLD3LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6509                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6510 def VLD3LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6511                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6512 def VLD3LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6513                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6514
6515 def VLD3LNdWB_fixed_Asm_8 :
6516         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6517                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6518 def VLD3LNdWB_fixed_Asm_16 :
6519         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6520                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6521 def VLD3LNdWB_fixed_Asm_32 :
6522         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6523                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6524 def VLD3LNqWB_fixed_Asm_16 :
6525         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6526                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6527 def VLD3LNqWB_fixed_Asm_32 :
6528         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6529                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6530 def VLD3LNdWB_register_Asm_8 :
6531         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6532                   (ins VecListThreeDByteIndexed:$list, addrmode6:$addr,
6533                        rGPR:$Rm, pred:$p)>;
6534 def VLD3LNdWB_register_Asm_16 :
6535         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6536                   (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr,
6537                        rGPR:$Rm, pred:$p)>;
6538 def VLD3LNdWB_register_Asm_32 :
6539         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6540                   (ins VecListThreeDWordIndexed:$list, addrmode6:$addr,
6541                        rGPR:$Rm, pred:$p)>;
6542 def VLD3LNqWB_register_Asm_16 :
6543         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6544                   (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr,
6545                        rGPR:$Rm, pred:$p)>;
6546 def VLD3LNqWB_register_Asm_32 :
6547         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6548                   (ins VecListThreeQWordIndexed:$list, addrmode6:$addr,
6549                        rGPR:$Rm, pred:$p)>;
6550
6551 // VLD3 multiple structure pseudo-instructions. These need special handling for
6552 // the vector operands that the normal instructions don't yet model.
6553 // FIXME: Remove these when the register classes and instructions are updated.
6554 def VLD3dAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6555                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6556 def VLD3dAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6557                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6558 def VLD3dAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6559                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6560 def VLD3qAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6561                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6562 def VLD3qAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6563                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6564 def VLD3qAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6565                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6566
6567 def VLD3dWB_fixed_Asm_8 :
6568         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6569                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6570 def VLD3dWB_fixed_Asm_16 :
6571         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6572                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6573 def VLD3dWB_fixed_Asm_32 :
6574         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6575                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6576 def VLD3qWB_fixed_Asm_8 :
6577         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6578                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6579 def VLD3qWB_fixed_Asm_16 :
6580         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6581                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6582 def VLD3qWB_fixed_Asm_32 :
6583         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6584                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6585 def VLD3dWB_register_Asm_8 :
6586         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6587                   (ins VecListThreeD:$list, addrmode6:$addr,
6588                        rGPR:$Rm, pred:$p)>;
6589 def VLD3dWB_register_Asm_16 :
6590         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6591                   (ins VecListThreeD:$list, addrmode6:$addr,
6592                        rGPR:$Rm, pred:$p)>;
6593 def VLD3dWB_register_Asm_32 :
6594         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6595                   (ins VecListThreeD:$list, addrmode6:$addr,
6596                        rGPR:$Rm, pred:$p)>;
6597 def VLD3qWB_register_Asm_8 :
6598         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6599                   (ins VecListThreeQ:$list, addrmode6:$addr,
6600                        rGPR:$Rm, pred:$p)>;
6601 def VLD3qWB_register_Asm_16 :
6602         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6603                   (ins VecListThreeQ:$list, addrmode6:$addr,
6604                        rGPR:$Rm, pred:$p)>;
6605 def VLD3qWB_register_Asm_32 :
6606         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6607                   (ins VecListThreeQ:$list, addrmode6:$addr,
6608                        rGPR:$Rm, pred:$p)>;
6609
6610 // VST3 single-lane pseudo-instructions. These need special handling for
6611 // the lane index that an InstAlias can't handle, so we use these instead.
6612 def VST3LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6613                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6614 def VST3LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6615                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6616 def VST3LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6617                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6618 def VST3LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6619                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6620 def VST3LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6621                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6622
6623 def VST3LNdWB_fixed_Asm_8 :
6624         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6625                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6626 def VST3LNdWB_fixed_Asm_16 :
6627         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6628                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6629 def VST3LNdWB_fixed_Asm_32 :
6630         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6631                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6632 def VST3LNqWB_fixed_Asm_16 :
6633         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6634                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6635 def VST3LNqWB_fixed_Asm_32 :
6636         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6637                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6638 def VST3LNdWB_register_Asm_8 :
6639         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6640                   (ins VecListThreeDByteIndexed:$list, addrmode6:$addr,
6641                        rGPR:$Rm, pred:$p)>;
6642 def VST3LNdWB_register_Asm_16 :
6643         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6644                   (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr,
6645                        rGPR:$Rm, pred:$p)>;
6646 def VST3LNdWB_register_Asm_32 :
6647         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6648                   (ins VecListThreeDWordIndexed:$list, addrmode6:$addr,
6649                        rGPR:$Rm, pred:$p)>;
6650 def VST3LNqWB_register_Asm_16 :
6651         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6652                   (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr,
6653                        rGPR:$Rm, pred:$p)>;
6654 def VST3LNqWB_register_Asm_32 :
6655         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6656                   (ins VecListThreeQWordIndexed:$list, addrmode6:$addr,
6657                        rGPR:$Rm, pred:$p)>;
6658
6659
6660 // VST3 multiple structure pseudo-instructions. These need special handling for
6661 // the vector operands that the normal instructions don't yet model.
6662 // FIXME: Remove these when the register classes and instructions are updated.
6663 def VST3dAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6664                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6665 def VST3dAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6666                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6667 def VST3dAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6668                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6669 def VST3qAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6670                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6671 def VST3qAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6672                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6673 def VST3qAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6674                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6675
6676 def VST3dWB_fixed_Asm_8 :
6677         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6678                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6679 def VST3dWB_fixed_Asm_16 :
6680         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6681                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6682 def VST3dWB_fixed_Asm_32 :
6683         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6684                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6685 def VST3qWB_fixed_Asm_8 :
6686         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6687                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6688 def VST3qWB_fixed_Asm_16 :
6689         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6690                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6691 def VST3qWB_fixed_Asm_32 :
6692         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6693                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6694 def VST3dWB_register_Asm_8 :
6695         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6696                   (ins VecListThreeD:$list, addrmode6:$addr,
6697                        rGPR:$Rm, pred:$p)>;
6698 def VST3dWB_register_Asm_16 :
6699         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6700                   (ins VecListThreeD:$list, addrmode6:$addr,
6701                        rGPR:$Rm, pred:$p)>;
6702 def VST3dWB_register_Asm_32 :
6703         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6704                   (ins VecListThreeD:$list, addrmode6:$addr,
6705                        rGPR:$Rm, pred:$p)>;
6706 def VST3qWB_register_Asm_8 :
6707         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6708                   (ins VecListThreeQ:$list, addrmode6:$addr,
6709                        rGPR:$Rm, pred:$p)>;
6710 def VST3qWB_register_Asm_16 :
6711         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6712                   (ins VecListThreeQ:$list, addrmode6:$addr,
6713                        rGPR:$Rm, pred:$p)>;
6714 def VST3qWB_register_Asm_32 :
6715         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6716                   (ins VecListThreeQ:$list, addrmode6:$addr,
6717                        rGPR:$Rm, pred:$p)>;
6718
6719 // VLD4 all-lanes pseudo-instructions. These need special handling for
6720 // the lane index that an InstAlias can't handle, so we use these instead.
6721 def VLD4DUPdAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6722                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6723 def VLD4DUPdAsm_16: NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6724                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6725 def VLD4DUPdAsm_32: NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6726                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6727 def VLD4DUPqAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6728                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6729 def VLD4DUPqAsm_16: NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6730                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6731 def VLD4DUPqAsm_32: NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6732                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6733
6734 def VLD4DUPdWB_fixed_Asm_8 :
6735         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6736                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6737 def VLD4DUPdWB_fixed_Asm_16 :
6738         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6739                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6740 def VLD4DUPdWB_fixed_Asm_32 :
6741         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6742                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6743 def VLD4DUPqWB_fixed_Asm_8 :
6744         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6745                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6746 def VLD4DUPqWB_fixed_Asm_16 :
6747         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6748                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6749 def VLD4DUPqWB_fixed_Asm_32 :
6750         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6751                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6752 def VLD4DUPdWB_register_Asm_8 :
6753         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6754                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6755                        rGPR:$Rm, pred:$p)>;
6756 def VLD4DUPdWB_register_Asm_16 :
6757         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6758                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6759                        rGPR:$Rm, pred:$p)>;
6760 def VLD4DUPdWB_register_Asm_32 :
6761         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6762                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6763                        rGPR:$Rm, pred:$p)>;
6764 def VLD4DUPqWB_register_Asm_8 :
6765         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6766                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6767                        rGPR:$Rm, pred:$p)>;
6768 def VLD4DUPqWB_register_Asm_16 :
6769         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6770                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6771                        rGPR:$Rm, pred:$p)>;
6772 def VLD4DUPqWB_register_Asm_32 :
6773         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6774                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6775                        rGPR:$Rm, pred:$p)>;
6776
6777
6778 // VLD4 single-lane pseudo-instructions. These need special handling for
6779 // the lane index that an InstAlias can't handle, so we use these instead.
6780 def VLD4LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6781                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6782 def VLD4LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6783                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6784 def VLD4LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6785                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6786 def VLD4LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6787                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6788 def VLD4LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6789                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6790
6791 def VLD4LNdWB_fixed_Asm_8 :
6792         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6793                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6794 def VLD4LNdWB_fixed_Asm_16 :
6795         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6796                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6797 def VLD4LNdWB_fixed_Asm_32 :
6798         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6799                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6800 def VLD4LNqWB_fixed_Asm_16 :
6801         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6802                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6803 def VLD4LNqWB_fixed_Asm_32 :
6804         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6805                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6806 def VLD4LNdWB_register_Asm_8 :
6807         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6808                   (ins VecListFourDByteIndexed:$list, addrmode6:$addr,
6809                        rGPR:$Rm, pred:$p)>;
6810 def VLD4LNdWB_register_Asm_16 :
6811         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6812                   (ins VecListFourDHWordIndexed:$list, addrmode6:$addr,
6813                        rGPR:$Rm, pred:$p)>;
6814 def VLD4LNdWB_register_Asm_32 :
6815         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6816                   (ins VecListFourDWordIndexed:$list, addrmode6:$addr,
6817                        rGPR:$Rm, pred:$p)>;
6818 def VLD4LNqWB_register_Asm_16 :
6819         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6820                   (ins VecListFourQHWordIndexed:$list, addrmode6:$addr,
6821                        rGPR:$Rm, pred:$p)>;
6822 def VLD4LNqWB_register_Asm_32 :
6823         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6824                   (ins VecListFourQWordIndexed:$list, addrmode6:$addr,
6825                        rGPR:$Rm, pred:$p)>;
6826
6827
6828
6829 // VLD4 multiple structure pseudo-instructions. These need special handling for
6830 // the vector operands that the normal instructions don't yet model.
6831 // FIXME: Remove these when the register classes and instructions are updated.
6832 def VLD4dAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6833                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6834 def VLD4dAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6835                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6836 def VLD4dAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6837                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6838 def VLD4qAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6839                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6840 def VLD4qAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6841                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6842 def VLD4qAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6843                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6844
6845 def VLD4dWB_fixed_Asm_8 :
6846         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6847                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6848 def VLD4dWB_fixed_Asm_16 :
6849         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6850                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6851 def VLD4dWB_fixed_Asm_32 :
6852         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6853                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6854 def VLD4qWB_fixed_Asm_8 :
6855         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6856                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6857 def VLD4qWB_fixed_Asm_16 :
6858         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6859                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6860 def VLD4qWB_fixed_Asm_32 :
6861         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6862                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6863 def VLD4dWB_register_Asm_8 :
6864         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6865                   (ins VecListFourD:$list, addrmode6:$addr,
6866                        rGPR:$Rm, pred:$p)>;
6867 def VLD4dWB_register_Asm_16 :
6868         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6869                   (ins VecListFourD:$list, addrmode6:$addr,
6870                        rGPR:$Rm, pred:$p)>;
6871 def VLD4dWB_register_Asm_32 :
6872         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6873                   (ins VecListFourD:$list, addrmode6:$addr,
6874                        rGPR:$Rm, pred:$p)>;
6875 def VLD4qWB_register_Asm_8 :
6876         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6877                   (ins VecListFourQ:$list, addrmode6:$addr,
6878                        rGPR:$Rm, pred:$p)>;
6879 def VLD4qWB_register_Asm_16 :
6880         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6881                   (ins VecListFourQ:$list, addrmode6:$addr,
6882                        rGPR:$Rm, pred:$p)>;
6883 def VLD4qWB_register_Asm_32 :
6884         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6885                   (ins VecListFourQ:$list, addrmode6:$addr,
6886                        rGPR:$Rm, pred:$p)>;
6887
6888 // VST4 single-lane pseudo-instructions. These need special handling for
6889 // the lane index that an InstAlias can't handle, so we use these instead.
6890 def VST4LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6891                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6892 def VST4LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6893                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6894 def VST4LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6895                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6896 def VST4LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6897                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6898 def VST4LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6899                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6900
6901 def VST4LNdWB_fixed_Asm_8 :
6902         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6903                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6904 def VST4LNdWB_fixed_Asm_16 :
6905         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6906                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6907 def VST4LNdWB_fixed_Asm_32 :
6908         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6909                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6910 def VST4LNqWB_fixed_Asm_16 :
6911         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6912                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6913 def VST4LNqWB_fixed_Asm_32 :
6914         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6915                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6916 def VST4LNdWB_register_Asm_8 :
6917         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6918                   (ins VecListFourDByteIndexed:$list, addrmode6:$addr,
6919                        rGPR:$Rm, pred:$p)>;
6920 def VST4LNdWB_register_Asm_16 :
6921         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6922                   (ins VecListFourDHWordIndexed:$list, addrmode6:$addr,
6923                        rGPR:$Rm, pred:$p)>;
6924 def VST4LNdWB_register_Asm_32 :
6925         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6926                   (ins VecListFourDWordIndexed:$list, addrmode6:$addr,
6927                        rGPR:$Rm, pred:$p)>;
6928 def VST4LNqWB_register_Asm_16 :
6929         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6930                   (ins VecListFourQHWordIndexed:$list, addrmode6:$addr,
6931                        rGPR:$Rm, pred:$p)>;
6932 def VST4LNqWB_register_Asm_32 :
6933         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6934                   (ins VecListFourQWordIndexed:$list, addrmode6:$addr,
6935                        rGPR:$Rm, pred:$p)>;
6936
6937
6938 // VST4 multiple structure pseudo-instructions. These need special handling for
6939 // the vector operands that the normal instructions don't yet model.
6940 // FIXME: Remove these when the register classes and instructions are updated.
6941 def VST4dAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6942                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6943 def VST4dAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6944                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6945 def VST4dAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6946                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6947 def VST4qAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6948                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6949 def VST4qAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6950                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6951 def VST4qAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6952                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6953
6954 def VST4dWB_fixed_Asm_8 :
6955         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6956                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6957 def VST4dWB_fixed_Asm_16 :
6958         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6959                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6960 def VST4dWB_fixed_Asm_32 :
6961         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6962                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6963 def VST4qWB_fixed_Asm_8 :
6964         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6965                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6966 def VST4qWB_fixed_Asm_16 :
6967         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6968                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6969 def VST4qWB_fixed_Asm_32 :
6970         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6971                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6972 def VST4dWB_register_Asm_8 :
6973         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6974                   (ins VecListFourD:$list, addrmode6:$addr,
6975                        rGPR:$Rm, pred:$p)>;
6976 def VST4dWB_register_Asm_16 :
6977         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6978                   (ins VecListFourD:$list, addrmode6:$addr,
6979                        rGPR:$Rm, pred:$p)>;
6980 def VST4dWB_register_Asm_32 :
6981         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6982                   (ins VecListFourD:$list, addrmode6:$addr,
6983                        rGPR:$Rm, pred:$p)>;
6984 def VST4qWB_register_Asm_8 :
6985         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6986                   (ins VecListFourQ:$list, addrmode6:$addr,
6987                        rGPR:$Rm, pred:$p)>;
6988 def VST4qWB_register_Asm_16 :
6989         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6990                   (ins VecListFourQ:$list, addrmode6:$addr,
6991                        rGPR:$Rm, pred:$p)>;
6992 def VST4qWB_register_Asm_32 :
6993         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6994                   (ins VecListFourQ:$list, addrmode6:$addr,
6995                        rGPR:$Rm, pred:$p)>;
6996
6997 // VMOV/VMVN takes an optional datatype suffix
6998 defm : NEONDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
6999                          (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
7000 defm : NEONDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
7001                          (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
7002
7003 defm : NEONDTAnyInstAlias<"vmvn${p}", "$Vd, $Vm",
7004                          (VMVNd DPR:$Vd, DPR:$Vm, pred:$p)>;
7005 defm : NEONDTAnyInstAlias<"vmvn${p}", "$Vd, $Vm",
7006                          (VMVNq QPR:$Vd, QPR:$Vm, pred:$p)>;
7007
7008 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
7009 // D-register versions.
7010 def : NEONInstAlias<"vcle${p}.s8 $Dd, $Dn, $Dm",
7011                     (VCGEsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7012 def : NEONInstAlias<"vcle${p}.s16 $Dd, $Dn, $Dm",
7013                     (VCGEsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7014 def : NEONInstAlias<"vcle${p}.s32 $Dd, $Dn, $Dm",
7015                     (VCGEsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7016 def : NEONInstAlias<"vcle${p}.u8 $Dd, $Dn, $Dm",
7017                     (VCGEuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7018 def : NEONInstAlias<"vcle${p}.u16 $Dd, $Dn, $Dm",
7019                     (VCGEuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7020 def : NEONInstAlias<"vcle${p}.u32 $Dd, $Dn, $Dm",
7021                     (VCGEuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7022 def : NEONInstAlias<"vcle${p}.f32 $Dd, $Dn, $Dm",
7023                     (VCGEfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7024 // Q-register versions.
7025 def : NEONInstAlias<"vcle${p}.s8 $Qd, $Qn, $Qm",
7026                     (VCGEsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7027 def : NEONInstAlias<"vcle${p}.s16 $Qd, $Qn, $Qm",
7028                     (VCGEsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7029 def : NEONInstAlias<"vcle${p}.s32 $Qd, $Qn, $Qm",
7030                     (VCGEsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7031 def : NEONInstAlias<"vcle${p}.u8 $Qd, $Qn, $Qm",
7032                     (VCGEuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7033 def : NEONInstAlias<"vcle${p}.u16 $Qd, $Qn, $Qm",
7034                     (VCGEuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7035 def : NEONInstAlias<"vcle${p}.u32 $Qd, $Qn, $Qm",
7036                     (VCGEuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7037 def : NEONInstAlias<"vcle${p}.f32 $Qd, $Qn, $Qm",
7038                     (VCGEfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7039
7040 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
7041 // D-register versions.
7042 def : NEONInstAlias<"vclt${p}.s8 $Dd, $Dn, $Dm",
7043                     (VCGTsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7044 def : NEONInstAlias<"vclt${p}.s16 $Dd, $Dn, $Dm",
7045                     (VCGTsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7046 def : NEONInstAlias<"vclt${p}.s32 $Dd, $Dn, $Dm",
7047                     (VCGTsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7048 def : NEONInstAlias<"vclt${p}.u8 $Dd, $Dn, $Dm",
7049                     (VCGTuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7050 def : NEONInstAlias<"vclt${p}.u16 $Dd, $Dn, $Dm",
7051                     (VCGTuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7052 def : NEONInstAlias<"vclt${p}.u32 $Dd, $Dn, $Dm",
7053                     (VCGTuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7054 def : NEONInstAlias<"vclt${p}.f32 $Dd, $Dn, $Dm",
7055                     (VCGTfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7056 // Q-register versions.
7057 def : NEONInstAlias<"vclt${p}.s8 $Qd, $Qn, $Qm",
7058                     (VCGTsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7059 def : NEONInstAlias<"vclt${p}.s16 $Qd, $Qn, $Qm",
7060                     (VCGTsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7061 def : NEONInstAlias<"vclt${p}.s32 $Qd, $Qn, $Qm",
7062                     (VCGTsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7063 def : NEONInstAlias<"vclt${p}.u8 $Qd, $Qn, $Qm",
7064                     (VCGTuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7065 def : NEONInstAlias<"vclt${p}.u16 $Qd, $Qn, $Qm",
7066                     (VCGTuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7067 def : NEONInstAlias<"vclt${p}.u32 $Qd, $Qn, $Qm",
7068                     (VCGTuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7069 def : NEONInstAlias<"vclt${p}.f32 $Qd, $Qn, $Qm",
7070                     (VCGTfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7071
7072 // VSWP allows, but does not require, a type suffix.
7073 defm : NEONDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
7074                          (VSWPd DPR:$Vd, DPR:$Vm, pred:$p)>;
7075 defm : NEONDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
7076                          (VSWPq QPR:$Vd, QPR:$Vm, pred:$p)>;
7077
7078 // VBIF, VBIT, and VBSL allow, but do not require, a type suffix.
7079 defm : NEONDTAnyInstAlias<"vbif${p}", "$Vd, $Vn, $Vm",
7080                          (VBIFd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
7081 defm : NEONDTAnyInstAlias<"vbit${p}", "$Vd, $Vn, $Vm",
7082                          (VBITd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
7083 defm : NEONDTAnyInstAlias<"vbsl${p}", "$Vd, $Vn, $Vm",
7084                          (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
7085 defm : NEONDTAnyInstAlias<"vbif${p}", "$Vd, $Vn, $Vm",
7086                          (VBIFq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
7087 defm : NEONDTAnyInstAlias<"vbit${p}", "$Vd, $Vn, $Vm",
7088                          (VBITq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
7089 defm : NEONDTAnyInstAlias<"vbsl${p}", "$Vd, $Vn, $Vm",
7090                          (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
7091
7092 // "vmov Rd, #-imm" can be handled via "vmvn".
7093 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
7094                     (VMVNv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
7095 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
7096                     (VMVNv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
7097 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
7098                     (VMOVv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
7099 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
7100                     (VMOVv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
7101
7102 // 'gas' compatibility aliases for quad-word instructions. Strictly speaking,
7103 // these should restrict to just the Q register variants, but the register
7104 // classes are enough to match correctly regardless, so we keep it simple
7105 // and just use MnemonicAlias.
7106 def : NEONMnemonicAlias<"vbicq", "vbic">;
7107 def : NEONMnemonicAlias<"vandq", "vand">;
7108 def : NEONMnemonicAlias<"veorq", "veor">;
7109 def : NEONMnemonicAlias<"vorrq", "vorr">;
7110
7111 def : NEONMnemonicAlias<"vmovq", "vmov">;
7112 def : NEONMnemonicAlias<"vmvnq", "vmvn">;
7113 // Explicit versions for floating point so that the FPImm variants get
7114 // handled early. The parser gets confused otherwise.
7115 def : NEONMnemonicAlias<"vmovq.f32", "vmov.f32">;
7116 def : NEONMnemonicAlias<"vmovq.f64", "vmov.f64">;
7117
7118 def : NEONMnemonicAlias<"vaddq", "vadd">;
7119 def : NEONMnemonicAlias<"vsubq", "vsub">;
7120
7121 def : NEONMnemonicAlias<"vminq", "vmin">;
7122 def : NEONMnemonicAlias<"vmaxq", "vmax">;
7123
7124 def : NEONMnemonicAlias<"vmulq", "vmul">;
7125
7126 def : NEONMnemonicAlias<"vabsq", "vabs">;
7127
7128 def : NEONMnemonicAlias<"vshlq", "vshl">;
7129 def : NEONMnemonicAlias<"vshrq", "vshr">;
7130
7131 def : NEONMnemonicAlias<"vcvtq", "vcvt">;
7132
7133 def : NEONMnemonicAlias<"vcleq", "vcle">;
7134 def : NEONMnemonicAlias<"vceqq", "vceq">;
7135
7136 def : NEONMnemonicAlias<"vzipq", "vzip">;
7137 def : NEONMnemonicAlias<"vswpq", "vswp">;
7138
7139 def : NEONMnemonicAlias<"vrecpeq.f32", "vrecpe.f32">;
7140 def : NEONMnemonicAlias<"vrecpeq.u32", "vrecpe.u32">;
7141
7142
7143 // Alias for loading floating point immediates that aren't representable
7144 // using the vmov.f32 encoding but the bitpattern is representable using
7145 // the .i32 encoding.
7146 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
7147                      (VMOVv4i32 QPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;
7148 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
7149                      (VMOVv2i32 DPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;