lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVI32NegAsmOperand : AsmOperandClass { let Name = "NEONi32vmovNeg"; }
  43 def nImmVMOVI32Neg : Operand<i32> {
  44   let PrintMethod = "printNEONModImmOperand";
  45   let ParserMatchClass = nImmVMOVI32NegAsmOperand;
  46 }
  47 def nImmVMOVF32 : Operand<i32> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  52 def nImmSplatI64 : Operand<i32> {
  53   let PrintMethod = "printNEONModImmOperand";
  54   let ParserMatchClass = nImmSplatI64AsmOperand;
  55 }
  56
  57 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  58 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  59 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  60 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  61   return ((uint64_t)Imm) < 8;
  62 }]> {
  63   let ParserMatchClass = VectorIndex8Operand;
  64   let PrintMethod = "printVectorIndex";
  65   let MIOperandInfo = (ops i32imm);
  66 }
  67 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  68   return ((uint64_t)Imm) < 4;
  69 }]> {
  70   let ParserMatchClass = VectorIndex16Operand;
  71   let PrintMethod = "printVectorIndex";
  72   let MIOperandInfo = (ops i32imm);
  73 }
  74 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  75   return ((uint64_t)Imm) < 2;
  76 }]> {
  77   let ParserMatchClass = VectorIndex32Operand;
  78   let PrintMethod = "printVectorIndex";
  79   let MIOperandInfo = (ops i32imm);
  80 }
  81
  82 // Register list of one D register.
  83 def VecListOneDAsmOperand : AsmOperandClass {
  84   let Name = "VecListOneD";
  85   let ParserMethod = "parseVectorList";
  86   let RenderMethod = "addVecListOperands";
  87 }
  88 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  89   let ParserMatchClass = VecListOneDAsmOperand;
  90 }
  91 // Register list of two sequential D registers.
  92 def VecListTwoDAsmOperand : AsmOperandClass {
  93   let Name = "VecListTwoD";
  94   let ParserMethod = "parseVectorList";
  95   let RenderMethod = "addVecListOperands";
  96 }
  97 def VecListTwoD : RegisterOperand<DPR, "printVectorListTwo"> {
  98   let ParserMatchClass = VecListTwoDAsmOperand;
  99 }
 100 // Register list of three sequential D registers.
 101 def VecListThreeDAsmOperand : AsmOperandClass {
 102   let Name = "VecListThreeD";
 103   let ParserMethod = "parseVectorList";
 104   let RenderMethod = "addVecListOperands";
 105 }
 106 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 107   let ParserMatchClass = VecListThreeDAsmOperand;
 108 }
 109 // Register list of four sequential D registers.
 110 def VecListFourDAsmOperand : AsmOperandClass {
 111   let Name = "VecListFourD";
 112   let ParserMethod = "parseVectorList";
 113   let RenderMethod = "addVecListOperands";
 114 }
 115 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 116   let ParserMatchClass = VecListFourDAsmOperand;
 117 }
 118 // Register list of two D registers spaced by 2 (two sequential Q registers).
 119 def VecListTwoQAsmOperand : AsmOperandClass {
 120   let Name = "VecListTwoQ";
 121   let ParserMethod = "parseVectorList";
 122   let RenderMethod = "addVecListOperands";
 123 }
 124 def VecListTwoQ : RegisterOperand<DPR, "printVectorListTwoSpaced"> {
 125   let ParserMatchClass = VecListTwoQAsmOperand;
 126 }
 127
 128 // Register list of one D register, with "all lanes" subscripting.
 129 def VecListOneDAllLanesAsmOperand : AsmOperandClass {
 130   let Name = "VecListOneDAllLanes";
 131   let ParserMethod = "parseVectorList";
 132   let RenderMethod = "addVecListOperands";
 133 }
 134 def VecListOneDAllLanes : RegisterOperand<DPR, "printVectorListOneAllLanes"> {
 135   let ParserMatchClass = VecListOneDAllLanesAsmOperand;
 136 }
 137 // Register list of two D registers, with "all lanes" subscripting.
 138 def VecListTwoDAllLanesAsmOperand : AsmOperandClass {
 139   let Name = "VecListTwoDAllLanes";
 140   let ParserMethod = "parseVectorList";
 141   let RenderMethod = "addVecListOperands";
 142 }
 143 def VecListTwoDAllLanes : RegisterOperand<DPR, "printVectorListTwoAllLanes"> {
 144   let ParserMatchClass = VecListTwoDAllLanesAsmOperand;
 145 }
 146
 147 // Register list of one D register, with byte lane subscripting.
 148 def VecListOneDByteIndexAsmOperand : AsmOperandClass {
 149   let Name = "VecListOneDByteIndexed";
 150   let ParserMethod = "parseVectorList";
 151   let RenderMethod = "addVecListIndexedOperands";
 152 }
 153 def VecListOneDByteIndexed : Operand<i32> {
 154   let ParserMatchClass = VecListOneDByteIndexAsmOperand;
 155   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 156 }
 157 // ...with half-word lane subscripting.
 158 def VecListOneDHWordIndexAsmOperand : AsmOperandClass {
 159   let Name = "VecListOneDHWordIndexed";
 160   let ParserMethod = "parseVectorList";
 161   let RenderMethod = "addVecListIndexedOperands";
 162 }
 163 def VecListOneDHWordIndexed : Operand<i32> {
 164   let ParserMatchClass = VecListOneDHWordIndexAsmOperand;
 165   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 166 }
 167 // ...with word lane subscripting.
 168 def VecListOneDWordIndexAsmOperand : AsmOperandClass {
 169   let Name = "VecListOneDWordIndexed";
 170   let ParserMethod = "parseVectorList";
 171   let RenderMethod = "addVecListIndexedOperands";
 172 }
 173 def VecListOneDWordIndexed : Operand<i32> {
 174   let ParserMatchClass = VecListOneDWordIndexAsmOperand;
 175   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 176 }
 177 // Register list of two D registers, with byte lane subscripting.
 178 def VecListTwoDByteIndexAsmOperand : AsmOperandClass {
 179   let Name = "VecListTwoDByteIndexed";
 180   let ParserMethod = "parseVectorList";
 181   let RenderMethod = "addVecListIndexedOperands";
 182 }
 183 def VecListTwoDByteIndexed : Operand<i32> {
 184   let ParserMatchClass = VecListTwoDByteIndexAsmOperand;
 185   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 186 }
 187 // ...with half-word lane subscripting.
 188 def VecListTwoDHWordIndexAsmOperand : AsmOperandClass {
 189   let Name = "VecListTwoDHWordIndexed";
 190   let ParserMethod = "parseVectorList";
 191   let RenderMethod = "addVecListIndexedOperands";
 192 }
 193 def VecListTwoDHWordIndexed : Operand<i32> {
 194   let ParserMatchClass = VecListTwoDHWordIndexAsmOperand;
 195   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 196 }
 197 // ...with word lane subscripting.
 198 def VecListTwoDWordIndexAsmOperand : AsmOperandClass {
 199   let Name = "VecListTwoDWordIndexed";
 200   let ParserMethod = "parseVectorList";
 201   let RenderMethod = "addVecListIndexedOperands";
 202 }
 203 def VecListTwoDWordIndexed : Operand<i32> {
 204   let ParserMatchClass = VecListTwoDWordIndexAsmOperand;
 205   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 206 }
 207
 208 //===----------------------------------------------------------------------===//
 209 // NEON-specific DAG Nodes.
 210 //===----------------------------------------------------------------------===//
 211
 212 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 213 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 214
 215 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 216 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 217 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 218 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 219 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 220 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 221 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 222 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 223 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 224 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 225 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 226
 227 // Types for vector shift by immediates.  The "SHX" version is for long and
 228 // narrow operations where the source and destination vectors have different
 229 // types.  The "SHINS" version is for shift and insert operations.
 230 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 231                                          SDTCisVT<2, i32>]>;
 232 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 233                                          SDTCisVT<2, i32>]>;
 234 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 235                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 236
 237 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 238 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 239 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 240 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 241 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 242 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 243 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 244
 245 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 246 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 247 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 248
 249 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 250 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 251 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 252 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 253 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 254 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 255
 256 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 257 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 258 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 259
 260 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 261 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 262
 263 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 264                                          SDTCisVT<2, i32>]>;
 265 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 266 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 267
 268 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 269 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 270 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 271 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 272
 273 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 274                                            SDTCisVT<2, i32>]>;
 275 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 276 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 277
 278 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 279                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 280                                                 SDTCisSameAs<0, 1>,
 281                                                 SDTCisSameAs<0, 2>,
 282                                                 SDTCisSameAs<0, 3>]>>;
 283
 284 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 285
 286 // VDUPLANE can produce a quad-register result from a double-register source,
 287 // so the result is not constrained to match the source.
 288 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 289                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 290                                                 SDTCisVT<2, i32>]>>;
 291
 292 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 293                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 294 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 295
 296 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 297 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 298 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 299 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 300
 301 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 302                                          SDTCisSameAs<0, 2>,
 303                                          SDTCisSameAs<0, 3>]>;
 304 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 305 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 306 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 307
 308 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 309                                          SDTCisSameAs<1, 2>]>;
 310 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 311 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 312
 313 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 314                                          SDTCisSameAs<0, 2>]>;
 315 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 316 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 317
 318 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 319   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 320   unsigned EltBits = 0;
 321   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 322   return (EltBits == 32 && EltVal == 0);
 323 }]>;
 324
 325 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 326   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 327   unsigned EltBits = 0;
 328   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 329   return (EltBits == 8 && EltVal == 0xff);
 330 }]>;
 331
 332 //===----------------------------------------------------------------------===//
 333 // NEON load / store instructions
 334 //===----------------------------------------------------------------------===//
 335
 336 // Use VLDM to load a Q register as a D register pair.
 337 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 338 def VLDMQIA
 339   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 340                     IIC_fpLoad_m, "",
 341                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 342
 343 // Use VSTM to store a Q register as a D register pair.
 344 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 345 def VSTMQIA
 346   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 347                     IIC_fpStore_m, "",
 348                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 349
 350 // Classes for VLD* pseudo-instructions with multi-register operands.
 351 // These are expanded to real instructions after register allocation.
 352 class VLDQPseudo<InstrItinClass itin>
 353   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 354 class VLDQWBPseudo<InstrItinClass itin>
 355   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 356                 (ins addrmode6:$addr, am6offset:$offset), itin,
 357                 "$addr.addr = $wb">;
 358 class VLDQWBfixedPseudo<InstrItinClass itin>
 359   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 360                 (ins addrmode6:$addr), itin,
 361                 "$addr.addr = $wb">;
 362 class VLDQWBregisterPseudo<InstrItinClass itin>
 363   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 364                 (ins addrmode6:$addr, rGPR:$offset), itin,
 365                 "$addr.addr = $wb">;
 366
 367 class VLDQQPseudo<InstrItinClass itin>
 368   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 369 class VLDQQWBPseudo<InstrItinClass itin>
 370   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 371                 (ins addrmode6:$addr, am6offset:$offset), itin,
 372                 "$addr.addr = $wb">;
 373 class VLDQQWBfixedPseudo<InstrItinClass itin>
 374   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 375                 (ins addrmode6:$addr), itin,
 376                 "$addr.addr = $wb">;
 377 class VLDQQWBregisterPseudo<InstrItinClass itin>
 378   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 379                 (ins addrmode6:$addr, rGPR:$offset), itin,
 380                 "$addr.addr = $wb">;
 381
 382
 383 class VLDQQQQPseudo<InstrItinClass itin>
 384   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 385                 "$src = $dst">;
 386 class VLDQQQQWBPseudo<InstrItinClass itin>
 387   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 388                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 389                 "$addr.addr = $wb, $src = $dst">;
 390
 391 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 392
 393 //   VLD1     : Vector Load (multiple single elements)
 394 class VLD1D<bits<4> op7_4, string Dt>
 395   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 396           (ins addrmode6:$Rn), IIC_VLD1,
 397           "vld1", Dt, "$Vd, $Rn", "", []> {
 398   let Rm = 0b1111;
 399   let Inst{4} = Rn{4};
 400   let DecoderMethod = "DecodeVLDInstruction";
 401 }
 402 class VLD1Q<bits<4> op7_4, string Dt>
 403   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd),
 404           (ins addrmode6:$Rn), IIC_VLD1x2,
 405           "vld1", Dt, "$Vd, $Rn", "", []> {
 406   let Rm = 0b1111;
 407   let Inst{5-4} = Rn{5-4};
 408   let DecoderMethod = "DecodeVLDInstruction";
 409 }
 410
 411 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 412 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 413 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 414 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 415
 416 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 417 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 418 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 419 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 420
 421 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 422 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 423 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 424 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 425
 426 // ...with address register writeback:
 427 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 428   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 429                      (ins addrmode6:$Rn), IIC_VLD1u,
 430                      "vld1", Dt, "$Vd, $Rn!",
 431                      "$Rn.addr = $wb", []> {
 432     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 433     let Inst{4} = Rn{4};
 434     let DecoderMethod = "DecodeVLDInstruction";
 435     let AsmMatchConverter = "cvtVLDwbFixed";
 436   }
 437   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 438                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 439                         "vld1", Dt, "$Vd, $Rn, $Rm",
 440                         "$Rn.addr = $wb", []> {
 441     let Inst{4} = Rn{4};
 442     let DecoderMethod = "DecodeVLDInstruction";
 443     let AsmMatchConverter = "cvtVLDwbRegister";
 444   }
 445 }
 446 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 447   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 448                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 449                      "vld1", Dt, "$Vd, $Rn!",
 450                      "$Rn.addr = $wb", []> {
 451     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 452     let Inst{5-4} = Rn{5-4};
 453     let DecoderMethod = "DecodeVLDInstruction";
 454     let AsmMatchConverter = "cvtVLDwbFixed";
 455   }
 456   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 457                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 458                         "vld1", Dt, "$Vd, $Rn, $Rm",
 459                         "$Rn.addr = $wb", []> {
 460     let Inst{5-4} = Rn{5-4};
 461     let DecoderMethod = "DecodeVLDInstruction";
 462     let AsmMatchConverter = "cvtVLDwbRegister";
 463   }
 464 }
 465
 466 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 467 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 468 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 469 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 470 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 471 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 472 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 473 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 474
 475 def VLD1q8PseudoWB_fixed  : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 476 def VLD1q16PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 477 def VLD1q32PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 478 def VLD1q64PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 479 def VLD1q8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 480 def VLD1q16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 481 def VLD1q32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 482 def VLD1q64PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 483
 484 // ...with 3 registers
 485 class VLD1D3<bits<4> op7_4, string Dt>
 486   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 487           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 488           "$Vd, $Rn", "", []> {
 489   let Rm = 0b1111;
 490   let Inst{4} = Rn{4};
 491   let DecoderMethod = "DecodeVLDInstruction";
 492 }
 493 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 494   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 495                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 496                      "vld1", Dt, "$Vd, $Rn!",
 497                      "$Rn.addr = $wb", []> {
 498     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 499     let Inst{4} = Rn{4};
 500     let DecoderMethod = "DecodeVLDInstruction";
 501     let AsmMatchConverter = "cvtVLDwbFixed";
 502   }
 503   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 504                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 505                         "vld1", Dt, "$Vd, $Rn, $Rm",
 506                         "$Rn.addr = $wb", []> {
 507     let Inst{4} = Rn{4};
 508     let DecoderMethod = "DecodeVLDInstruction";
 509     let AsmMatchConverter = "cvtVLDwbRegister";
 510   }
 511 }
 512
 513 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 514 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 515 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 516 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 517
 518 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 519 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 520 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 521 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 522
 523 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 524
 525 // ...with 4 registers
 526 class VLD1D4<bits<4> op7_4, string Dt>
 527   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 528           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 529           "$Vd, $Rn", "", []> {
 530   let Rm = 0b1111;
 531   let Inst{5-4} = Rn{5-4};
 532   let DecoderMethod = "DecodeVLDInstruction";
 533 }
 534 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 535   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 536                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 537                      "vld1", Dt, "$Vd, $Rn!",
 538                      "$Rn.addr = $wb", []> {
 539     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 540     let Inst{5-4} = Rn{5-4};
 541     let DecoderMethod = "DecodeVLDInstruction";
 542     let AsmMatchConverter = "cvtVLDwbFixed";
 543   }
 544   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 545                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 546                         "vld1", Dt, "$Vd, $Rn, $Rm",
 547                         "$Rn.addr = $wb", []> {
 548     let Inst{5-4} = Rn{5-4};
 549     let DecoderMethod = "DecodeVLDInstruction";
 550     let AsmMatchConverter = "cvtVLDwbRegister";
 551   }
 552 }
 553
 554 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 555 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 556 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 557 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 558
 559 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 560 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 561 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 562 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 563
 564 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 565
 566 //   VLD2     : Vector Load (multiple 2-element structures)
 567 class VLD2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
 568            InstrItinClass itin>
 569   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 570           (ins addrmode6:$Rn), itin,
 571           "vld2", Dt, "$Vd, $Rn", "", []> {
 572   let Rm = 0b1111;
 573   let Inst{5-4} = Rn{5-4};
 574   let DecoderMethod = "DecodeVLDInstruction";
 575 }
 576
 577 def  VLD2d8   : VLD2<0b1000, {0,0,?,?}, "8", VecListTwoD, IIC_VLD2>;
 578 def  VLD2d16  : VLD2<0b1000, {0,1,?,?}, "16", VecListTwoD, IIC_VLD2>;
 579 def  VLD2d32  : VLD2<0b1000, {1,0,?,?}, "32", VecListTwoD, IIC_VLD2>;
 580
 581 def  VLD2q8   : VLD2<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2>;
 582 def  VLD2q16  : VLD2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2>;
 583 def  VLD2q32  : VLD2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2>;
 584
 585 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 586 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 587 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 588
 589 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 590 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 591 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 592
 593 // ...with address register writeback:
 594 multiclass VLD2WB<bits<4> op11_8, bits<4> op7_4, string Dt,
 595                   RegisterOperand VdTy, InstrItinClass itin> {
 596   def _fixed : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 597                      (ins addrmode6:$Rn), itin,
 598                      "vld2", Dt, "$Vd, $Rn!",
 599                      "$Rn.addr = $wb", []> {
 600     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 601     let Inst{5-4} = Rn{5-4};
 602     let DecoderMethod = "DecodeVLDInstruction";
 603     let AsmMatchConverter = "cvtVLDwbFixed";
 604   }
 605   def _register : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 606                         (ins addrmode6:$Rn, rGPR:$Rm), itin,
 607                         "vld2", Dt, "$Vd, $Rn, $Rm",
 608                         "$Rn.addr = $wb", []> {
 609     let Inst{5-4} = Rn{5-4};
 610     let DecoderMethod = "DecodeVLDInstruction";
 611     let AsmMatchConverter = "cvtVLDwbRegister";
 612   }
 613 }
 614
 615 defm VLD2d8wb  : VLD2WB<0b1000, {0,0,?,?}, "8", VecListTwoD, IIC_VLD2u>;
 616 defm VLD2d16wb : VLD2WB<0b1000, {0,1,?,?}, "16", VecListTwoD, IIC_VLD2u>;
 617 defm VLD2d32wb : VLD2WB<0b1000, {1,0,?,?}, "32", VecListTwoD, IIC_VLD2u>;
 618
 619 defm VLD2q8wb  : VLD2WB<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2u>;
 620 defm VLD2q16wb : VLD2WB<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2u>;
 621 defm VLD2q32wb : VLD2WB<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2u>;
 622
 623 def VLD2d8PseudoWB_fixed     : VLDQWBfixedPseudo<IIC_VLD2u>;
 624 def VLD2d16PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD2u>;
 625 def VLD2d32PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD2u>;
 626 def VLD2d8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD2u>;
 627 def VLD2d16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD2u>;
 628 def VLD2d32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD2u>;
 629
 630 def VLD2q8PseudoWB_fixed     : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 631 def VLD2q16PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 632 def VLD2q32PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 633 def VLD2q8PseudoWB_register  : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 634 def VLD2q16PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 635 def VLD2q32PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 636
 637 // ...with double-spaced registers
 638 def  VLD2b8    : VLD2<0b1001, {0,0,?,?}, "8", VecListTwoQ, IIC_VLD2>;
 639 def  VLD2b16   : VLD2<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VLD2>;
 640 def  VLD2b32   : VLD2<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VLD2>;
 641 defm VLD2b8wb  : VLD2WB<0b1001, {0,0,?,?}, "8", VecListTwoQ, IIC_VLD2u>;
 642 defm VLD2b16wb : VLD2WB<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VLD2u>;
 643 defm VLD2b32wb : VLD2WB<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VLD2u>;
 644
 645 //   VLD3     : Vector Load (multiple 3-element structures)
 646 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 647   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 648           (ins addrmode6:$Rn), IIC_VLD3,
 649           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 650   let Rm = 0b1111;
 651   let Inst{4} = Rn{4};
 652   let DecoderMethod = "DecodeVLDInstruction";
 653 }
 654
 655 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 656 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 657 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 658
 659 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 660 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 661 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 662
 663 // ...with address register writeback:
 664 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 665   : NLdSt<0, 0b10, op11_8, op7_4,
 666           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 667           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 668           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 669           "$Rn.addr = $wb", []> {
 670   let Inst{4} = Rn{4};
 671   let DecoderMethod = "DecodeVLDInstruction";
 672 }
 673
 674 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 675 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 676 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 677
 678 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 679 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 680 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 681
 682 // ...with double-spaced registers:
 683 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 684 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 685 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 686 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 687 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 688 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 689
 690 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 691 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 692 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 693
 694 // ...alternate versions to be allocated odd register numbers:
 695 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 696 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 697 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 698
 699 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 700 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 701 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 702
 703 //   VLD4     : Vector Load (multiple 4-element structures)
 704 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 705   : NLdSt<0, 0b10, op11_8, op7_4,
 706           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 707           (ins addrmode6:$Rn), IIC_VLD4,
 708           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 709   let Rm = 0b1111;
 710   let Inst{5-4} = Rn{5-4};
 711   let DecoderMethod = "DecodeVLDInstruction";
 712 }
 713
 714 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 715 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 716 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 717
 718 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 719 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 720 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 721
 722 // ...with address register writeback:
 723 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 724   : NLdSt<0, 0b10, op11_8, op7_4,
 725           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 726           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 727           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 728           "$Rn.addr = $wb", []> {
 729   let Inst{5-4} = Rn{5-4};
 730   let DecoderMethod = "DecodeVLDInstruction";
 731 }
 732
 733 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 734 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 735 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 736
 737 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 738 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 739 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 740
 741 // ...with double-spaced registers:
 742 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 743 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 744 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 745 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 746 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 747 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 748
 749 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 750 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 751 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 752
 753 // ...alternate versions to be allocated odd register numbers:
 754 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 755 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 756 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 757
 758 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 759 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 760 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 761
 762 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 763
 764 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 765 // These are expanded to real instructions after register allocation.
 766 class VLDQLNPseudo<InstrItinClass itin>
 767   : PseudoNLdSt<(outs QPR:$dst),
 768                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 769                 itin, "$src = $dst">;
 770 class VLDQLNWBPseudo<InstrItinClass itin>
 771   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 772                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 773                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 774 class VLDQQLNPseudo<InstrItinClass itin>
 775   : PseudoNLdSt<(outs QQPR:$dst),
 776                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 777                 itin, "$src = $dst">;
 778 class VLDQQLNWBPseudo<InstrItinClass itin>
 779   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 780                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 781                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 782 class VLDQQQQLNPseudo<InstrItinClass itin>
 783   : PseudoNLdSt<(outs QQQQPR:$dst),
 784                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 785                 itin, "$src = $dst">;
 786 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 787   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 788                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 789                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 790
 791 //   VLD1LN   : Vector Load (single element to one lane)
 792 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 793              PatFrag LoadOp>
 794   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 795           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 796           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 797           "$src = $Vd",
 798           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 799                                          (i32 (LoadOp addrmode6:$Rn)),
 800                                          imm:$lane))]> {
 801   let Rm = 0b1111;
 802   let DecoderMethod = "DecodeVLD1LN";
 803 }
 804 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 805              PatFrag LoadOp>
 806   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 807           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 808           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 809           "$src = $Vd",
 810           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 811                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 812                                          imm:$lane))]> {
 813   let Rm = 0b1111;
 814   let DecoderMethod = "DecodeVLD1LN";
 815 }
 816 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 817   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 818                                                (i32 (LoadOp addrmode6:$addr)),
 819                                                imm:$lane))];
 820 }
 821
 822 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 823   let Inst{7-5} = lane{2-0};
 824 }
 825 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 826   let Inst{7-6} = lane{1-0};
 827   let Inst{5-4} = Rn{5-4};
 828 }
 829 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 830   let Inst{7} = lane{0};
 831   let Inst{5-4} = Rn{5-4};
 832 }
 833
 834 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 835 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 836 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 837
 838 def : Pat<(vector_insert (v2f32 DPR:$src),
 839                          (f32 (load addrmode6:$addr)), imm:$lane),
 840           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 841 def : Pat<(vector_insert (v4f32 QPR:$src),
 842                          (f32 (load addrmode6:$addr)), imm:$lane),
 843           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 844
 845 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 846
 847 // ...with address register writeback:
 848 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 849   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 850           (ins addrmode6:$Rn, am6offset:$Rm,
 851            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 852           "\\{$Vd[$lane]\\}, $Rn$Rm",
 853           "$src = $Vd, $Rn.addr = $wb", []> {
 854   let DecoderMethod = "DecodeVLD1LN";
 855 }
 856
 857 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 858   let Inst{7-5} = lane{2-0};
 859 }
 860 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 861   let Inst{7-6} = lane{1-0};
 862   let Inst{4}   = Rn{4};
 863 }
 864 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 865   let Inst{7} = lane{0};
 866   let Inst{5} = Rn{4};
 867   let Inst{4} = Rn{4};
 868 }
 869
 870 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 871 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 872 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 873
 874 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 875 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 876   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 877           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 878           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 879           "$src1 = $Vd, $src2 = $dst2", []> {
 880   let Rm = 0b1111;
 881   let Inst{4}   = Rn{4};
 882   let DecoderMethod = "DecodeVLD2LN";
 883 }
 884
 885 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 886   let Inst{7-5} = lane{2-0};
 887 }
 888 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 889   let Inst{7-6} = lane{1-0};
 890 }
 891 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 892   let Inst{7} = lane{0};
 893 }
 894
 895 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 896 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 897 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 898
 899 // ...with double-spaced registers:
 900 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 901   let Inst{7-6} = lane{1-0};
 902 }
 903 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 904   let Inst{7} = lane{0};
 905 }
 906
 907 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 908 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 909
 910 // ...with address register writeback:
 911 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 912   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 913           (ins addrmode6:$Rn, am6offset:$Rm,
 914            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 915           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 916           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 917   let Inst{4}   = Rn{4};
 918   let DecoderMethod = "DecodeVLD2LN";
 919 }
 920
 921 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 922   let Inst{7-5} = lane{2-0};
 923 }
 924 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 925   let Inst{7-6} = lane{1-0};
 926 }
 927 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 928   let Inst{7} = lane{0};
 929 }
 930
 931 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 932 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 933 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 934
 935 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 936   let Inst{7-6} = lane{1-0};
 937 }
 938 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 939   let Inst{7} = lane{0};
 940 }
 941
 942 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 943 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 944
 945 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 946 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 947   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 948           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 949           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 950           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 951           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 952   let Rm = 0b1111;
 953   let DecoderMethod = "DecodeVLD3LN";
 954 }
 955
 956 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 957   let Inst{7-5} = lane{2-0};
 958 }
 959 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 960   let Inst{7-6} = lane{1-0};
 961 }
 962 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 963   let Inst{7}   = lane{0};
 964 }
 965
 966 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 967 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 968 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 969
 970 // ...with double-spaced registers:
 971 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 972   let Inst{7-6} = lane{1-0};
 973 }
 974 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 975   let Inst{7}   = lane{0};
 976 }
 977
 978 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 979 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 980
 981 // ...with address register writeback:
 982 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 983   : NLdStLn<1, 0b10, op11_8, op7_4,
 984           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 985           (ins addrmode6:$Rn, am6offset:$Rm,
 986            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 987           IIC_VLD3lnu, "vld3", Dt,
 988           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 989           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 990           []> {
 991   let DecoderMethod = "DecodeVLD3LN";
 992 }
 993
 994 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 995   let Inst{7-5} = lane{2-0};
 996 }
 997 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 998   let Inst{7-6} = lane{1-0};
 999 }
1000 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
1001   let Inst{7} = lane{0};
1002 }
1003
1004 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1005 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1006 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1007
1008 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
1009   let Inst{7-6} = lane{1-0};
1010 }
1011 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
1012   let Inst{7} = lane{0};
1013 }
1014
1015 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1016 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1017
1018 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
1019 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1020   : NLdStLn<1, 0b10, op11_8, op7_4,
1021           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1022           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1023           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
1024           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
1025           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
1026   let Rm = 0b1111;
1027   let Inst{4} = Rn{4};
1028   let DecoderMethod = "DecodeVLD4LN";
1029 }
1030
1031 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
1032   let Inst{7-5} = lane{2-0};
1033 }
1034 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
1035   let Inst{7-6} = lane{1-0};
1036 }
1037 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
1038   let Inst{7} = lane{0};
1039   let Inst{5} = Rn{5};
1040 }
1041
1042 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
1043 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1044 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1045
1046 // ...with double-spaced registers:
1047 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
1048   let Inst{7-6} = lane{1-0};
1049 }
1050 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
1051   let Inst{7} = lane{0};
1052   let Inst{5} = Rn{5};
1053 }
1054
1055 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1056 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1057
1058 // ...with address register writeback:
1059 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1060   : NLdStLn<1, 0b10, op11_8, op7_4,
1061           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1062           (ins addrmode6:$Rn, am6offset:$Rm,
1063            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1064           IIC_VLD4lnu, "vld4", Dt,
1065 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
1066 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
1067           []> {
1068   let Inst{4}   = Rn{4};
1069   let DecoderMethod = "DecodeVLD4LN"  ;
1070 }
1071
1072 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
1073   let Inst{7-5} = lane{2-0};
1074 }
1075 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
1076   let Inst{7-6} = lane{1-0};
1077 }
1078 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
1079   let Inst{7} = lane{0};
1080   let Inst{5} = Rn{5};
1081 }
1082
1083 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1084 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1085 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1086
1087 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
1088   let Inst{7-6} = lane{1-0};
1089 }
1090 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
1091   let Inst{7} = lane{0};
1092   let Inst{5} = Rn{5};
1093 }
1094
1095 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1096 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1097
1098 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1099
1100 //   VLD1DUP  : Vector Load (single element to all lanes)
1101 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1102   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListOneDAllLanes:$Vd),
1103           (ins addrmode6dup:$Rn),
1104           IIC_VLD1dup, "vld1", Dt, "$Vd, $Rn", "",
1105           [(set VecListOneDAllLanes:$Vd,
1106                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1107   let Rm = 0b1111;
1108   let Inst{4} = Rn{4};
1109   let DecoderMethod = "DecodeVLD1DupInstruction";
1110 }
1111 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
1112   let Pattern = [(set QPR:$dst,
1113                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
1114 }
1115
1116 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1117 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1118 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1119
1120 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
1121 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
1122 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
1123
1124 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1125           (VLD1DUPd32 addrmode6:$addr)>;
1126 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1127           (VLD1DUPq32Pseudo addrmode6:$addr)>;
1128
1129 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1130
1131 class VLD1QDUP<bits<4> op7_4, string Dt>
1132   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListTwoDAllLanes:$Vd),
1133           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1134           "vld1", Dt, "$Vd, $Rn", "", []> {
1135   let Rm = 0b1111;
1136   let Inst{4} = Rn{4};
1137   let DecoderMethod = "DecodeVLD1DupInstruction";
1138 }
1139
1140 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
1141 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
1142 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
1143
1144 // ...with address register writeback:
1145 multiclass VLD1DUPWB<bits<4> op7_4, string Dt> {
1146   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1147                      (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1148                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1149                      "vld1", Dt, "$Vd, $Rn!",
1150                      "$Rn.addr = $wb", []> {
1151     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1152     let Inst{4} = Rn{4};
1153     let DecoderMethod = "DecodeVLD1DupInstruction";
1154     let AsmMatchConverter = "cvtVLDwbFixed";
1155   }
1156   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1157                         (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1158                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1159                         "vld1", Dt, "$Vd, $Rn, $Rm",
1160                         "$Rn.addr = $wb", []> {
1161     let Inst{4} = Rn{4};
1162     let DecoderMethod = "DecodeVLD1DupInstruction";
1163     let AsmMatchConverter = "cvtVLDwbRegister";
1164   }
1165 }
1166 multiclass VLD1QDUPWB<bits<4> op7_4, string Dt> {
1167   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1168                      (outs VecListTwoDAllLanes:$Vd, GPR:$wb),
1169                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1170                      "vld1", Dt, "$Vd, $Rn!",
1171                      "$Rn.addr = $wb", []> {
1172     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1173     let Inst{4} = Rn{4};
1174     let DecoderMethod = "DecodeVLD1DupInstruction";
1175     let AsmMatchConverter = "cvtVLDwbFixed";
1176   }
1177   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1178                         (outs VecListTwoDAllLanes:$Vd, GPR:$wb),
1179                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1180                         "vld1", Dt, "$Vd, $Rn, $Rm",
1181                         "$Rn.addr = $wb", []> {
1182     let Inst{4} = Rn{4};
1183     let DecoderMethod = "DecodeVLD1DupInstruction";
1184     let AsmMatchConverter = "cvtVLDwbRegister";
1185   }
1186 }
1187
1188 defm VLD1DUPd8wb  : VLD1DUPWB<{0,0,0,0}, "8">;
1189 defm VLD1DUPd16wb : VLD1DUPWB<{0,1,0,?}, "16">;
1190 defm VLD1DUPd32wb : VLD1DUPWB<{1,0,0,?}, "32">;
1191
1192 defm VLD1DUPq8wb  : VLD1QDUPWB<{0,0,1,0}, "8">;
1193 defm VLD1DUPq16wb : VLD1QDUPWB<{0,1,1,?}, "16">;
1194 defm VLD1DUPq32wb : VLD1QDUPWB<{1,0,1,?}, "32">;
1195
1196 def VLD1DUPq8PseudoWB_fixed     : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1197 def VLD1DUPq16PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1198 def VLD1DUPq32PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1199 def VLD1DUPq8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1200 def VLD1DUPq16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1201 def VLD1DUPq32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1202
1203 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1204 class VLD2DUP<bits<4> op7_4, string Dt>
1205   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
1206           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1207           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
1208   let Rm = 0b1111;
1209   let Inst{4} = Rn{4};
1210   let DecoderMethod = "DecodeVLD2DupInstruction";
1211 }
1212
1213 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
1214 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
1215 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
1216
1217 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
1218 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
1219 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
1220
1221 // ...with double-spaced registers (not used for codegen):
1222 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8">;
1223 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16">;
1224 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32">;
1225
1226 // ...with address register writeback:
1227 class VLD2DUPWB<bits<4> op7_4, string Dt>
1228   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1229           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
1230           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1231   let Inst{4} = Rn{4};
1232   let DecoderMethod = "DecodeVLD2DupInstruction";
1233 }
1234
1235 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
1236 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
1237 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
1238
1239 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
1240 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
1241 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
1242
1243 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
1244 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1245 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1246
1247 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1248 class VLD3DUP<bits<4> op7_4, string Dt>
1249   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1250           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1251           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1252   let Rm = 0b1111;
1253   let Inst{4} = 0;
1254   let DecoderMethod = "DecodeVLD3DupInstruction";
1255 }
1256
1257 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1258 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1259 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1260
1261 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1262 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1263 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1264
1265 // ...with double-spaced registers (not used for codegen):
1266 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
1267 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
1268 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
1269
1270 // ...with address register writeback:
1271 class VLD3DUPWB<bits<4> op7_4, string Dt>
1272   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1273           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1274           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1275           "$Rn.addr = $wb", []> {
1276   let Inst{4} = 0;
1277   let DecoderMethod = "DecodeVLD3DupInstruction";
1278 }
1279
1280 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1281 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1282 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1283
1284 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1285 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1286 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1287
1288 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1289 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1290 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1291
1292 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1293 class VLD4DUP<bits<4> op7_4, string Dt>
1294   : NLdSt<1, 0b10, 0b1111, op7_4,
1295           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1296           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1297           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1298   let Rm = 0b1111;
1299   let Inst{4} = Rn{4};
1300   let DecoderMethod = "DecodeVLD4DupInstruction";
1301 }
1302
1303 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1304 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1305 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1306
1307 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1308 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1309 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1310
1311 // ...with double-spaced registers (not used for codegen):
1312 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
1313 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
1314 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1315
1316 // ...with address register writeback:
1317 class VLD4DUPWB<bits<4> op7_4, string Dt>
1318   : NLdSt<1, 0b10, 0b1111, op7_4,
1319           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1320           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1321           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1322           "$Rn.addr = $wb", []> {
1323   let Inst{4} = Rn{4};
1324   let DecoderMethod = "DecodeVLD4DupInstruction";
1325 }
1326
1327 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1328 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1329 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1330
1331 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1332 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1333 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1334
1335 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1336 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1337 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1338
1339 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1340
1341 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1342
1343 // Classes for VST* pseudo-instructions with multi-register operands.
1344 // These are expanded to real instructions after register allocation.
1345 class VSTQPseudo<InstrItinClass itin>
1346   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1347 class VSTQWBPseudo<InstrItinClass itin>
1348   : PseudoNLdSt<(outs GPR:$wb),
1349                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1350                 "$addr.addr = $wb">;
1351 class VSTQWBfixedPseudo<InstrItinClass itin>
1352   : PseudoNLdSt<(outs GPR:$wb),
1353                 (ins addrmode6:$addr, QPR:$src), itin,
1354                 "$addr.addr = $wb">;
1355 class VSTQWBregisterPseudo<InstrItinClass itin>
1356   : PseudoNLdSt<(outs GPR:$wb),
1357                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1358                 "$addr.addr = $wb">;
1359 class VSTQQPseudo<InstrItinClass itin>
1360   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1361 class VSTQQWBPseudo<InstrItinClass itin>
1362   : PseudoNLdSt<(outs GPR:$wb),
1363                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1364                 "$addr.addr = $wb">;
1365 class VSTQQQQPseudo<InstrItinClass itin>
1366   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1367 class VSTQQQQWBPseudo<InstrItinClass itin>
1368   : PseudoNLdSt<(outs GPR:$wb),
1369                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1370                 "$addr.addr = $wb">;
1371
1372 //   VST1     : Vector Store (multiple single elements)
1373 class VST1D<bits<4> op7_4, string Dt>
1374   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1375           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1376   let Rm = 0b1111;
1377   let Inst{4} = Rn{4};
1378   let DecoderMethod = "DecodeVSTInstruction";
1379 }
1380 class VST1Q<bits<4> op7_4, string Dt>
1381   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListTwoD:$Vd),
1382           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1383   let Rm = 0b1111;
1384   let Inst{5-4} = Rn{5-4};
1385   let DecoderMethod = "DecodeVSTInstruction";
1386 }
1387
1388 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1389 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1390 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1391 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1392
1393 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1394 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1395 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1396 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1397
1398 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1399 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1400 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1401 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1402
1403 // ...with address register writeback:
1404 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1405   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1406                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1407                      "vst1", Dt, "$Vd, $Rn!",
1408                      "$Rn.addr = $wb", []> {
1409     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1410     let Inst{4} = Rn{4};
1411     let DecoderMethod = "DecodeVSTInstruction";
1412     let AsmMatchConverter = "cvtVSTwbFixed";
1413   }
1414   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1415                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1416                         IIC_VLD1u,
1417                         "vst1", Dt, "$Vd, $Rn, $Rm",
1418                         "$Rn.addr = $wb", []> {
1419     let Inst{4} = Rn{4};
1420     let DecoderMethod = "DecodeVSTInstruction";
1421     let AsmMatchConverter = "cvtVSTwbRegister";
1422   }
1423 }
1424 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1425   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1426                     (ins addrmode6:$Rn, VecListTwoD:$Vd), IIC_VLD1x2u,
1427                      "vst1", Dt, "$Vd, $Rn!",
1428                      "$Rn.addr = $wb", []> {
1429     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1430     let Inst{5-4} = Rn{5-4};
1431     let DecoderMethod = "DecodeVSTInstruction";
1432     let AsmMatchConverter = "cvtVSTwbFixed";
1433   }
1434   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1435                         (ins addrmode6:$Rn, rGPR:$Rm, VecListTwoD:$Vd),
1436                         IIC_VLD1x2u,
1437                         "vst1", Dt, "$Vd, $Rn, $Rm",
1438                         "$Rn.addr = $wb", []> {
1439     let Inst{5-4} = Rn{5-4};
1440     let DecoderMethod = "DecodeVSTInstruction";
1441     let AsmMatchConverter = "cvtVSTwbRegister";
1442   }
1443 }
1444
1445 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1446 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1447 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1448 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1449
1450 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1451 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1452 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1453 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1454
1455 def VST1q8PseudoWB_fixed  : VSTQWBfixedPseudo<IIC_VST1x2u>;
1456 def VST1q16PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1457 def VST1q32PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1458 def VST1q64PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1459 def VST1q8PseudoWB_register  : VSTQWBregisterPseudo<IIC_VST1x2u>;
1460 def VST1q16PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1461 def VST1q32PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1462 def VST1q64PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1463
1464 // ...with 3 registers
1465 class VST1D3<bits<4> op7_4, string Dt>
1466   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1467           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1468           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1469   let Rm = 0b1111;
1470   let Inst{4} = Rn{4};
1471   let DecoderMethod = "DecodeVSTInstruction";
1472 }
1473 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1474   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1475                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1476                      "vst1", Dt, "$Vd, $Rn!",
1477                      "$Rn.addr = $wb", []> {
1478     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1479     let Inst{5-4} = Rn{5-4};
1480     let DecoderMethod = "DecodeVSTInstruction";
1481     let AsmMatchConverter = "cvtVSTwbFixed";
1482   }
1483   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1484                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1485                         IIC_VLD1x3u,
1486                         "vst1", Dt, "$Vd, $Rn, $Rm",
1487                         "$Rn.addr = $wb", []> {
1488     let Inst{5-4} = Rn{5-4};
1489     let DecoderMethod = "DecodeVSTInstruction";
1490     let AsmMatchConverter = "cvtVSTwbRegister";
1491   }
1492 }
1493
1494 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1495 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1496 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1497 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1498
1499 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1500 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1501 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1502 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1503
1504 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1505 def VST1d64TPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x3u>;
1506 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1507
1508 // ...with 4 registers
1509 class VST1D4<bits<4> op7_4, string Dt>
1510   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1511           (ins addrmode6:$Rn, VecListFourD:$Vd),
1512           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1513           []> {
1514   let Rm = 0b1111;
1515   let Inst{5-4} = Rn{5-4};
1516   let DecoderMethod = "DecodeVSTInstruction";
1517 }
1518 multiclass VST1D4WB<bits<4> op7_4, string Dt> {
1519   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1520                     (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1521                      "vst1", Dt, "$Vd, $Rn!",
1522                      "$Rn.addr = $wb", []> {
1523     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1524     let Inst{5-4} = Rn{5-4};
1525     let DecoderMethod = "DecodeVSTInstruction";
1526     let AsmMatchConverter = "cvtVSTwbFixed";
1527   }
1528   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1529                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1530                         IIC_VLD1x4u,
1531                         "vst1", Dt, "$Vd, $Rn, $Rm",
1532                         "$Rn.addr = $wb", []> {
1533     let Inst{5-4} = Rn{5-4};
1534     let DecoderMethod = "DecodeVSTInstruction";
1535     let AsmMatchConverter = "cvtVSTwbRegister";
1536   }
1537 }
1538
1539 def VST1d8Q     : VST1D4<{0,0,?,?}, "8">;
1540 def VST1d16Q    : VST1D4<{0,1,?,?}, "16">;
1541 def VST1d32Q    : VST1D4<{1,0,?,?}, "32">;
1542 def VST1d64Q    : VST1D4<{1,1,?,?}, "64">;
1543
1544 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8">;
1545 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16">;
1546 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32">;
1547 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64">;
1548
1549 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1550 def VST1d64QPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x4u>;
1551 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1552
1553 //   VST2     : Vector Store (multiple 2-element structures)
1554 class VST2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
1555             InstrItinClass itin>
1556   : NLdSt<0, 0b00, op11_8, op7_4, (outs), (ins addrmode6:$Rn, VdTy:$Vd),
1557           itin, "vst2", Dt, "$Vd, $Rn", "", []> {
1558   let Rm = 0b1111;
1559   let Inst{5-4} = Rn{5-4};
1560   let DecoderMethod = "DecodeVSTInstruction";
1561 }
1562
1563 def  VST2d8   : VST2<0b1000, {0,0,?,?}, "8",  VecListTwoD, IIC_VST2>;
1564 def  VST2d16  : VST2<0b1000, {0,1,?,?}, "16", VecListTwoD, IIC_VST2>;
1565 def  VST2d32  : VST2<0b1000, {1,0,?,?}, "32", VecListTwoD, IIC_VST2>;
1566
1567 def  VST2q8   : VST2<0b0011, {0,0,?,?}, "8",  VecListFourD, IIC_VST2x2>;
1568 def  VST2q16  : VST2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VST2x2>;
1569 def  VST2q32  : VST2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VST2x2>;
1570
1571 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1572 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1573 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1574
1575 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1576 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1577 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1578
1579 // ...with address register writeback:
1580 multiclass VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt,
1581                    RegisterOperand VdTy> {
1582   def _fixed : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1583                      (ins addrmode6:$Rn, VdTy:$Vd), IIC_VLD1u,
1584                      "vst2", Dt, "$Vd, $Rn!",
1585                      "$Rn.addr = $wb", []> {
1586     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1587     let Inst{5-4} = Rn{5-4};
1588     let DecoderMethod = "DecodeVSTInstruction";
1589     let AsmMatchConverter = "cvtVSTwbFixed";
1590   }
1591   def _register : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1592                         (ins addrmode6:$Rn, rGPR:$Rm, VdTy:$Vd), IIC_VLD1u,
1593                         "vst2", Dt, "$Vd, $Rn, $Rm",
1594                         "$Rn.addr = $wb", []> {
1595     let Inst{5-4} = Rn{5-4};
1596     let DecoderMethod = "DecodeVSTInstruction";
1597     let AsmMatchConverter = "cvtVSTwbRegister";
1598   }
1599 }
1600 multiclass VST2QWB<bits<4> op7_4, string Dt> {
1601   def _fixed : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1602                      (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1u,
1603                      "vst2", Dt, "$Vd, $Rn!",
1604                      "$Rn.addr = $wb", []> {
1605     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1606     let Inst{5-4} = Rn{5-4};
1607     let DecoderMethod = "DecodeVSTInstruction";
1608     let AsmMatchConverter = "cvtVSTwbFixed";
1609   }
1610   def _register : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1611                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1612                         IIC_VLD1u,
1613                         "vst2", Dt, "$Vd, $Rn, $Rm",
1614                         "$Rn.addr = $wb", []> {
1615     let Inst{5-4} = Rn{5-4};
1616     let DecoderMethod = "DecodeVSTInstruction";
1617     let AsmMatchConverter = "cvtVSTwbRegister";
1618   }
1619 }
1620
1621 defm VST2d8wb    : VST2DWB<0b1000, {0,0,?,?}, "8",  VecListTwoD>;
1622 defm VST2d16wb   : VST2DWB<0b1000, {0,1,?,?}, "16", VecListTwoD>;
1623 defm VST2d32wb   : VST2DWB<0b1000, {1,0,?,?}, "32", VecListTwoD>;
1624
1625 defm VST2q8wb    : VST2QWB<{0,0,?,?}, "8">;
1626 defm VST2q16wb   : VST2QWB<{0,1,?,?}, "16">;
1627 defm VST2q32wb   : VST2QWB<{1,0,?,?}, "32">;
1628
1629 def VST2d8PseudoWB_fixed     : VSTQWBPseudo<IIC_VST2u>;
1630 def VST2d16PseudoWB_fixed    : VSTQWBPseudo<IIC_VST2u>;
1631 def VST2d32PseudoWB_fixed    : VSTQWBPseudo<IIC_VST2u>;
1632 def VST2d8PseudoWB_register  : VSTQWBPseudo<IIC_VST2u>;
1633 def VST2d16PseudoWB_register : VSTQWBPseudo<IIC_VST2u>;
1634 def VST2d32PseudoWB_register : VSTQWBPseudo<IIC_VST2u>;
1635
1636 def VST2q8PseudoWB_fixed     : VSTQQWBPseudo<IIC_VST2x2u>;
1637 def VST2q16PseudoWB_fixed    : VSTQQWBPseudo<IIC_VST2x2u>;
1638 def VST2q32PseudoWB_fixed    : VSTQQWBPseudo<IIC_VST2x2u>;
1639 def VST2q8PseudoWB_register  : VSTQQWBPseudo<IIC_VST2x2u>;
1640 def VST2q16PseudoWB_register : VSTQQWBPseudo<IIC_VST2x2u>;
1641 def VST2q32PseudoWB_register : VSTQQWBPseudo<IIC_VST2x2u>;
1642
1643 // ...with double-spaced registers
1644 def VST2b8      : VST2<0b1001, {0,0,?,?}, "8",  VecListTwoQ, IIC_VST2>;
1645 def VST2b16     : VST2<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VST2>;
1646 def VST2b32     : VST2<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VST2>;
1647 defm VST2b8wb   : VST2DWB<0b1001, {0,0,?,?}, "8",  VecListTwoQ>;
1648 defm VST2b16wb  : VST2DWB<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
1649 defm VST2b32wb  : VST2DWB<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
1650
1651 //   VST3     : Vector Store (multiple 3-element structures)
1652 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1653   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1654           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1655           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1656   let Rm = 0b1111;
1657   let Inst{4} = Rn{4};
1658   let DecoderMethod = "DecodeVSTInstruction";
1659 }
1660
1661 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1662 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1663 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1664
1665 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1666 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1667 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1668
1669 // ...with address register writeback:
1670 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1671   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1672           (ins addrmode6:$Rn, am6offset:$Rm,
1673            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1674           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1675           "$Rn.addr = $wb", []> {
1676   let Inst{4} = Rn{4};
1677   let DecoderMethod = "DecodeVSTInstruction";
1678 }
1679
1680 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1681 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1682 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1683
1684 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1685 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1686 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1687
1688 // ...with double-spaced registers:
1689 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1690 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1691 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1692 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1693 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1694 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1695
1696 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1697 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1698 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1699
1700 // ...alternate versions to be allocated odd register numbers:
1701 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1702 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1703 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1704
1705 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1706 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1707 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1708
1709 //   VST4     : Vector Store (multiple 4-element structures)
1710 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1711   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1712           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1713           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1714           "", []> {
1715   let Rm = 0b1111;
1716   let Inst{5-4} = Rn{5-4};
1717   let DecoderMethod = "DecodeVSTInstruction";
1718 }
1719
1720 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1721 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1722 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1723
1724 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1725 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1726 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1727
1728 // ...with address register writeback:
1729 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1730   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1731           (ins addrmode6:$Rn, am6offset:$Rm,
1732            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1733            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1734           "$Rn.addr = $wb", []> {
1735   let Inst{5-4} = Rn{5-4};
1736   let DecoderMethod = "DecodeVSTInstruction";
1737 }
1738
1739 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1740 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1741 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1742
1743 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1744 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1745 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1746
1747 // ...with double-spaced registers:
1748 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1749 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1750 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1751 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1752 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1753 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1754
1755 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1756 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1757 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1758
1759 // ...alternate versions to be allocated odd register numbers:
1760 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1761 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1762 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1763
1764 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1765 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1766 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1767
1768 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1769
1770 // Classes for VST*LN pseudo-instructions with multi-register operands.
1771 // These are expanded to real instructions after register allocation.
1772 class VSTQLNPseudo<InstrItinClass itin>
1773   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1774                 itin, "">;
1775 class VSTQLNWBPseudo<InstrItinClass itin>
1776   : PseudoNLdSt<(outs GPR:$wb),
1777                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1778                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1779 class VSTQQLNPseudo<InstrItinClass itin>
1780   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1781                 itin, "">;
1782 class VSTQQLNWBPseudo<InstrItinClass itin>
1783   : PseudoNLdSt<(outs GPR:$wb),
1784                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1785                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1786 class VSTQQQQLNPseudo<InstrItinClass itin>
1787   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1788                 itin, "">;
1789 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1790   : PseudoNLdSt<(outs GPR:$wb),
1791                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1792                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1793
1794 //   VST1LN   : Vector Store (single element from one lane)
1795 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1796              PatFrag StoreOp, SDNode ExtractOp>
1797   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1798           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1799           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1800           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1801   let Rm = 0b1111;
1802   let DecoderMethod = "DecodeVST1LN";
1803 }
1804 class VST1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1805              PatFrag StoreOp, SDNode ExtractOp>
1806   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1807           (ins addrmode6oneL32:$Rn, DPR:$Vd, nohash_imm:$lane),
1808           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1809           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6oneL32:$Rn)]>{
1810   let Rm = 0b1111;
1811   let DecoderMethod = "DecodeVST1LN";
1812 }
1813 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1814   : VSTQLNPseudo<IIC_VST1ln> {
1815   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1816                           addrmode6:$addr)];
1817 }
1818
1819 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1820                        NEONvgetlaneu> {
1821   let Inst{7-5} = lane{2-0};
1822 }
1823 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1824                        NEONvgetlaneu> {
1825   let Inst{7-6} = lane{1-0};
1826   let Inst{4}   = Rn{5};
1827 }
1828
1829 def VST1LNd32 : VST1LN32<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1830   let Inst{7}   = lane{0};
1831   let Inst{5-4} = Rn{5-4};
1832 }
1833
1834 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1835 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1836 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1837
1838 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1839           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1840 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1841           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1842
1843 // ...with address register writeback:
1844 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1845                PatFrag StoreOp, SDNode ExtractOp>
1846   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1847           (ins addrmode6:$Rn, am6offset:$Rm,
1848            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1849           "\\{$Vd[$lane]\\}, $Rn$Rm",
1850           "$Rn.addr = $wb",
1851           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1852                                   addrmode6:$Rn, am6offset:$Rm))]> {
1853   let DecoderMethod = "DecodeVST1LN";
1854 }
1855 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1856   : VSTQLNWBPseudo<IIC_VST1lnu> {
1857   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1858                                         addrmode6:$addr, am6offset:$offset))];
1859 }
1860
1861 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
1862                              NEONvgetlaneu> {
1863   let Inst{7-5} = lane{2-0};
1864 }
1865 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
1866                              NEONvgetlaneu> {
1867   let Inst{7-6} = lane{1-0};
1868   let Inst{4}   = Rn{5};
1869 }
1870 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
1871                              extractelt> {
1872   let Inst{7}   = lane{0};
1873   let Inst{5-4} = Rn{5-4};
1874 }
1875
1876 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
1877 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
1878 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
1879
1880 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1881
1882 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1883 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1884   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1885           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1886           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1887           "", []> {
1888   let Rm = 0b1111;
1889   let Inst{4}   = Rn{4};
1890   let DecoderMethod = "DecodeVST2LN";
1891 }
1892
1893 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1894   let Inst{7-5} = lane{2-0};
1895 }
1896 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1897   let Inst{7-6} = lane{1-0};
1898 }
1899 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1900   let Inst{7}   = lane{0};
1901 }
1902
1903 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1904 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1905 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1906
1907 // ...with double-spaced registers:
1908 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1909   let Inst{7-6} = lane{1-0};
1910   let Inst{4}   = Rn{4};
1911 }
1912 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1913   let Inst{7}   = lane{0};
1914   let Inst{4}   = Rn{4};
1915 }
1916
1917 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1918 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1919
1920 // ...with address register writeback:
1921 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1922   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1923           (ins addrmode6:$Rn, am6offset:$Rm,
1924            DPR:$Vd, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1925           "\\{$Vd[$lane], $src2[$lane]\\}, $Rn$Rm",
1926           "$Rn.addr = $wb", []> {
1927   let Inst{4}   = Rn{4};
1928   let DecoderMethod = "DecodeVST2LN";
1929 }
1930
1931 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1932   let Inst{7-5} = lane{2-0};
1933 }
1934 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1935   let Inst{7-6} = lane{1-0};
1936 }
1937 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1938   let Inst{7}   = lane{0};
1939 }
1940
1941 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1942 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1943 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1944
1945 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1946   let Inst{7-6} = lane{1-0};
1947 }
1948 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1949   let Inst{7}   = lane{0};
1950 }
1951
1952 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1953 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1954
1955 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1956 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1957   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1958           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1959            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1960           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1961   let Rm = 0b1111;
1962   let DecoderMethod = "DecodeVST3LN";
1963 }
1964
1965 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1966   let Inst{7-5} = lane{2-0};
1967 }
1968 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1969   let Inst{7-6} = lane{1-0};
1970 }
1971 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1972   let Inst{7}   = lane{0};
1973 }
1974
1975 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1976 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1977 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1978
1979 // ...with double-spaced registers:
1980 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1981   let Inst{7-6} = lane{1-0};
1982 }
1983 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1984   let Inst{7}   = lane{0};
1985 }
1986
1987 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1988 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1989
1990 // ...with address register writeback:
1991 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1992   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1993           (ins addrmode6:$Rn, am6offset:$Rm,
1994            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1995           IIC_VST3lnu, "vst3", Dt,
1996           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1997           "$Rn.addr = $wb", []> {
1998   let DecoderMethod = "DecodeVST3LN";
1999 }
2000
2001 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
2002   let Inst{7-5} = lane{2-0};
2003 }
2004 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
2005   let Inst{7-6} = lane{1-0};
2006 }
2007 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
2008   let Inst{7}   = lane{0};
2009 }
2010
2011 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
2012 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2013 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2014
2015 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
2016   let Inst{7-6} = lane{1-0};
2017 }
2018 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
2019   let Inst{7}   = lane{0};
2020 }
2021
2022 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2023 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2024
2025 //   VST4LN   : Vector Store (single 4-element structure from one lane)
2026 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2027   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2028           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
2029            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
2030           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
2031           "", []> {
2032   let Rm = 0b1111;
2033   let Inst{4} = Rn{4};
2034   let DecoderMethod = "DecodeVST4LN";
2035 }
2036
2037 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
2038   let Inst{7-5} = lane{2-0};
2039 }
2040 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
2041   let Inst{7-6} = lane{1-0};
2042 }
2043 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
2044   let Inst{7}   = lane{0};
2045   let Inst{5} = Rn{5};
2046 }
2047
2048 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
2049 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2050 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2051
2052 // ...with double-spaced registers:
2053 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
2054   let Inst{7-6} = lane{1-0};
2055 }
2056 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
2057   let Inst{7}   = lane{0};
2058   let Inst{5} = Rn{5};
2059 }
2060
2061 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2062 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2063
2064 // ...with address register writeback:
2065 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2066   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2067           (ins addrmode6:$Rn, am6offset:$Rm,
2068            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
2069           IIC_VST4lnu, "vst4", Dt,
2070   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
2071           "$Rn.addr = $wb", []> {
2072   let Inst{4} = Rn{4};
2073   let DecoderMethod = "DecodeVST4LN";
2074 }
2075
2076 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
2077   let Inst{7-5} = lane{2-0};
2078 }
2079 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
2080   let Inst{7-6} = lane{1-0};
2081 }
2082 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
2083   let Inst{7}   = lane{0};
2084   let Inst{5} = Rn{5};
2085 }
2086
2087 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
2088 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2089 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2090
2091 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
2092   let Inst{7-6} = lane{1-0};
2093 }
2094 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
2095   let Inst{7}   = lane{0};
2096   let Inst{5} = Rn{5};
2097 }
2098
2099 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2100 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2101
2102 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2103
2104
2105 //===----------------------------------------------------------------------===//
2106 // NEON pattern fragments
2107 //===----------------------------------------------------------------------===//
2108
2109 // Extract D sub-registers of Q registers.
2110 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
2111   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2112   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
2113 }]>;
2114 def DSubReg_i16_reg : SDNodeXForm<imm, [{
2115   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2116   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
2117 }]>;
2118 def DSubReg_i32_reg : SDNodeXForm<imm, [{
2119   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2120   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
2121 }]>;
2122 def DSubReg_f64_reg : SDNodeXForm<imm, [{
2123   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2124   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
2125 }]>;
2126
2127 // Extract S sub-registers of Q/D registers.
2128 def SSubReg_f32_reg : SDNodeXForm<imm, [{
2129   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
2130   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
2131 }]>;
2132
2133 // Translate lane numbers from Q registers to D subregs.
2134 def SubReg_i8_lane  : SDNodeXForm<imm, [{
2135   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
2136 }]>;
2137 def SubReg_i16_lane : SDNodeXForm<imm, [{
2138   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
2139 }]>;
2140 def SubReg_i32_lane : SDNodeXForm<imm, [{
2141   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
2142 }]>;
2143
2144 //===----------------------------------------------------------------------===//
2145 // Instruction Classes
2146 //===----------------------------------------------------------------------===//
2147
2148 // Basic 2-register operations: double- and quad-register.
2149 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2150            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2151            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2152   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2153         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2154         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2155 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2156            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2157            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2158   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2159         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2160         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2161
2162 // Basic 2-register intrinsics, both double- and quad-register.
2163 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2164               bits<2> op17_16, bits<5> op11_7, bit op4,
2165               InstrItinClass itin, string OpcodeStr, string Dt,
2166               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2167   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2168         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2169         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2170 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2171               bits<2> op17_16, bits<5> op11_7, bit op4,
2172               InstrItinClass itin, string OpcodeStr, string Dt,
2173               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2174   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2175         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2176         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2177
2178 // Narrow 2-register operations.
2179 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2180            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2181            InstrItinClass itin, string OpcodeStr, string Dt,
2182            ValueType TyD, ValueType TyQ, SDNode OpNode>
2183   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2184         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2185         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2186
2187 // Narrow 2-register intrinsics.
2188 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2189               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2190               InstrItinClass itin, string OpcodeStr, string Dt,
2191               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
2192   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2193         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2194         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2195
2196 // Long 2-register operations (currently only used for VMOVL).
2197 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2198            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2199            InstrItinClass itin, string OpcodeStr, string Dt,
2200            ValueType TyQ, ValueType TyD, SDNode OpNode>
2201   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2202         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2203         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2204
2205 // Long 2-register intrinsics.
2206 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2207               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2208               InstrItinClass itin, string OpcodeStr, string Dt,
2209               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2210   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2211         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2212         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2213
2214 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2215 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2216   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2217         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2218         OpcodeStr, Dt, "$Vd, $Vm",
2219         "$src1 = $Vd, $src2 = $Vm", []>;
2220 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2221                   InstrItinClass itin, string OpcodeStr, string Dt>
2222   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2223         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2224         "$src1 = $Vd, $src2 = $Vm", []>;
2225
2226 // Basic 3-register operations: double- and quad-register.
2227 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2228            InstrItinClass itin, string OpcodeStr, string Dt,
2229            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2230   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2231         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2232         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2233         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2234   let isCommutable = Commutable;
2235 }
2236 // Same as N3VD but no data type.
2237 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2238            InstrItinClass itin, string OpcodeStr,
2239            ValueType ResTy, ValueType OpTy,
2240            SDNode OpNode, bit Commutable>
2241   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2242          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2243          OpcodeStr, "$Vd, $Vn, $Vm", "",
2244          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2245   let isCommutable = Commutable;
2246 }
2247
2248 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2249              InstrItinClass itin, string OpcodeStr, string Dt,
2250              ValueType Ty, SDNode ShOp>
2251   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2252         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2253         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2254         [(set (Ty DPR:$Vd),
2255               (Ty (ShOp (Ty DPR:$Vn),
2256                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2257   let isCommutable = 0;
2258 }
2259 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2260                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2261   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2262         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2263         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2264         [(set (Ty DPR:$Vd),
2265               (Ty (ShOp (Ty DPR:$Vn),
2266                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2267   let isCommutable = 0;
2268 }
2269
2270 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2271            InstrItinClass itin, string OpcodeStr, string Dt,
2272            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2273   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2274         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2275         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2276         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2277   let isCommutable = Commutable;
2278 }
2279 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2280            InstrItinClass itin, string OpcodeStr,
2281            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2282   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2283          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2284          OpcodeStr, "$Vd, $Vn, $Vm", "",
2285          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2286   let isCommutable = Commutable;
2287 }
2288 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2289              InstrItinClass itin, string OpcodeStr, string Dt,
2290              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2291   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2292         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2293         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2294         [(set (ResTy QPR:$Vd),
2295               (ResTy (ShOp (ResTy QPR:$Vn),
2296                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2297                                                 imm:$lane)))))]> {
2298   let isCommutable = 0;
2299 }
2300 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2301                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2302   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2303         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2304         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2305         [(set (ResTy QPR:$Vd),
2306               (ResTy (ShOp (ResTy QPR:$Vn),
2307                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2308                                                 imm:$lane)))))]> {
2309   let isCommutable = 0;
2310 }
2311
2312 // Basic 3-register intrinsics, both double- and quad-register.
2313 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2314               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2315               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2316   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2317         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2318         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2319         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2320   let isCommutable = Commutable;
2321 }
2322 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2323                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2324   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2325         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2326         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2327         [(set (Ty DPR:$Vd),
2328               (Ty (IntOp (Ty DPR:$Vn),
2329                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2330                                            imm:$lane)))))]> {
2331   let isCommutable = 0;
2332 }
2333 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2334                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2335   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2336         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2337         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2338         [(set (Ty DPR:$Vd),
2339               (Ty (IntOp (Ty DPR:$Vn),
2340                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2341   let isCommutable = 0;
2342 }
2343 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2344               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2345               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2346   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2347         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2348         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2349         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2350   let isCommutable = 0;
2351 }
2352
2353 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2354               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2355               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2356   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2357         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2358         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2359         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2360   let isCommutable = Commutable;
2361 }
2362 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2363                 string OpcodeStr, string Dt,
2364                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2365   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2366         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2367         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2368         [(set (ResTy QPR:$Vd),
2369               (ResTy (IntOp (ResTy QPR:$Vn),
2370                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2371                                                  imm:$lane)))))]> {
2372   let isCommutable = 0;
2373 }
2374 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2375                   string OpcodeStr, string Dt,
2376                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2377   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2378         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2379         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2380         [(set (ResTy QPR:$Vd),
2381               (ResTy (IntOp (ResTy QPR:$Vn),
2382                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2383                                                  imm:$lane)))))]> {
2384   let isCommutable = 0;
2385 }
2386 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2387               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2388               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2389   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2390         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2391         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2392         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2393   let isCommutable = 0;
2394 }
2395
2396 // Multiply-Add/Sub operations: double- and quad-register.
2397 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2398                 InstrItinClass itin, string OpcodeStr, string Dt,
2399                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2400   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2401         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2402         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2403         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2404                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2405
2406 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2407                   string OpcodeStr, string Dt,
2408                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2409   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2410         (outs DPR:$Vd),
2411         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2412         NVMulSLFrm, itin,
2413         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2414         [(set (Ty DPR:$Vd),
2415               (Ty (ShOp (Ty DPR:$src1),
2416                         (Ty (MulOp DPR:$Vn,
2417                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2418                                                      imm:$lane)))))))]>;
2419 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2420                     string OpcodeStr, string Dt,
2421                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2422   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2423         (outs DPR:$Vd),
2424         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2425         NVMulSLFrm, itin,
2426         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2427         [(set (Ty DPR:$Vd),
2428               (Ty (ShOp (Ty DPR:$src1),
2429                         (Ty (MulOp DPR:$Vn,
2430                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2431                                                      imm:$lane)))))))]>;
2432
2433 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2434                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2435                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2436   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2437         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2438         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2439         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2440                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2441 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2442                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2443                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2444   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2445         (outs QPR:$Vd),
2446         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2447         NVMulSLFrm, itin,
2448         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2449         [(set (ResTy QPR:$Vd),
2450               (ResTy (ShOp (ResTy QPR:$src1),
2451                            (ResTy (MulOp QPR:$Vn,
2452                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2453                                                         imm:$lane)))))))]>;
2454 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2455                     string OpcodeStr, string Dt,
2456                     ValueType ResTy, ValueType OpTy,
2457                     SDNode MulOp, SDNode ShOp>
2458   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2459         (outs QPR:$Vd),
2460         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2461         NVMulSLFrm, itin,
2462         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2463         [(set (ResTy QPR:$Vd),
2464               (ResTy (ShOp (ResTy QPR:$src1),
2465                            (ResTy (MulOp QPR:$Vn,
2466                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2467                                                         imm:$lane)))))))]>;
2468
2469 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2470 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2471                 InstrItinClass itin, string OpcodeStr, string Dt,
2472                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2473   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2474         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2475         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2476         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2477                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2478 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2479                 InstrItinClass itin, string OpcodeStr, string Dt,
2480                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2481   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2482         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2483         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2484         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2485                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2486
2487 // Neon 3-argument intrinsics, both double- and quad-register.
2488 // The destination register is also used as the first source operand register.
2489 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2490                InstrItinClass itin, string OpcodeStr, string Dt,
2491                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2492   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2493         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2494         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2495         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2496                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2497 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2498                InstrItinClass itin, string OpcodeStr, string Dt,
2499                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2500   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2501         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2502         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2503         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2504                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2505
2506 // Long Multiply-Add/Sub operations.
2507 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2508                 InstrItinClass itin, string OpcodeStr, string Dt,
2509                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2510   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2511         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2512         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2513         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2514                                 (TyQ (MulOp (TyD DPR:$Vn),
2515                                             (TyD DPR:$Vm)))))]>;
2516 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2517                   InstrItinClass itin, string OpcodeStr, string Dt,
2518                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2519   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2520         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2521         NVMulSLFrm, itin,
2522         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2523         [(set QPR:$Vd,
2524           (OpNode (TyQ QPR:$src1),
2525                   (TyQ (MulOp (TyD DPR:$Vn),
2526                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2527                                                  imm:$lane))))))]>;
2528 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2529                     InstrItinClass itin, string OpcodeStr, string Dt,
2530                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2531   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2532         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2533         NVMulSLFrm, itin,
2534         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2535         [(set QPR:$Vd,
2536           (OpNode (TyQ QPR:$src1),
2537                   (TyQ (MulOp (TyD DPR:$Vn),
2538                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2539                                                  imm:$lane))))))]>;
2540
2541 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2542 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2543                    InstrItinClass itin, string OpcodeStr, string Dt,
2544                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2545                    SDNode OpNode>
2546   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2547         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2548         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2549         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2550                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2551                                                         (TyD DPR:$Vm)))))))]>;
2552
2553 // Neon Long 3-argument intrinsic.  The destination register is
2554 // a quad-register and is also used as the first source operand register.
2555 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2556                InstrItinClass itin, string OpcodeStr, string Dt,
2557                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2558   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2559         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2560         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2561         [(set QPR:$Vd,
2562           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2563 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2564                  string OpcodeStr, string Dt,
2565                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2566   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2567         (outs QPR:$Vd),
2568         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2569         NVMulSLFrm, itin,
2570         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2571         [(set (ResTy QPR:$Vd),
2572               (ResTy (IntOp (ResTy QPR:$src1),
2573                             (OpTy DPR:$Vn),
2574                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2575                                                 imm:$lane)))))]>;
2576 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2577                    InstrItinClass itin, string OpcodeStr, string Dt,
2578                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2579   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2580         (outs QPR:$Vd),
2581         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2582         NVMulSLFrm, itin,
2583         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2584         [(set (ResTy QPR:$Vd),
2585               (ResTy (IntOp (ResTy QPR:$src1),
2586                             (OpTy DPR:$Vn),
2587                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2588                                                 imm:$lane)))))]>;
2589
2590 // Narrowing 3-register intrinsics.
2591 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2592               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2593               Intrinsic IntOp, bit Commutable>
2594   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2595         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2596         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2597         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2598   let isCommutable = Commutable;
2599 }
2600
2601 // Long 3-register operations.
2602 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2603            InstrItinClass itin, string OpcodeStr, string Dt,
2604            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2605   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2606         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2607         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2608         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2609   let isCommutable = Commutable;
2610 }
2611 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2612              InstrItinClass itin, string OpcodeStr, string Dt,
2613              ValueType TyQ, ValueType TyD, SDNode OpNode>
2614   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2615         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2616         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2617         [(set QPR:$Vd,
2618           (TyQ (OpNode (TyD DPR:$Vn),
2619                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2620 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2621                InstrItinClass itin, string OpcodeStr, string Dt,
2622                ValueType TyQ, ValueType TyD, SDNode OpNode>
2623   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2624         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2625         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2626         [(set QPR:$Vd,
2627           (TyQ (OpNode (TyD DPR:$Vn),
2628                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2629
2630 // Long 3-register operations with explicitly extended operands.
2631 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2632               InstrItinClass itin, string OpcodeStr, string Dt,
2633               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2634               bit Commutable>
2635   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2636         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2637         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2638         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2639                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2640   let isCommutable = Commutable;
2641 }
2642
2643 // Long 3-register intrinsics with explicit extend (VABDL).
2644 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2645                  InstrItinClass itin, string OpcodeStr, string Dt,
2646                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2647                  bit Commutable>
2648   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2649         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2650         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2651         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2652                                                 (TyD DPR:$Vm))))))]> {
2653   let isCommutable = Commutable;
2654 }
2655
2656 // Long 3-register intrinsics.
2657 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2658               InstrItinClass itin, string OpcodeStr, string Dt,
2659               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2660   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2661         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2662         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2663         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2664   let isCommutable = Commutable;
2665 }
2666 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2667                 string OpcodeStr, string Dt,
2668                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2669   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2670         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2671         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2672         [(set (ResTy QPR:$Vd),
2673               (ResTy (IntOp (OpTy DPR:$Vn),
2674                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2675                                                 imm:$lane)))))]>;
2676 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2677                   InstrItinClass itin, string OpcodeStr, string Dt,
2678                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2679   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2680         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2681         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2682         [(set (ResTy QPR:$Vd),
2683               (ResTy (IntOp (OpTy DPR:$Vn),
2684                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2685                                                 imm:$lane)))))]>;
2686
2687 // Wide 3-register operations.
2688 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2689            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2690            SDNode OpNode, SDNode ExtOp, bit Commutable>
2691   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2692         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2693         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2694         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2695                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2696   let isCommutable = Commutable;
2697 }
2698
2699 // Pairwise long 2-register intrinsics, both double- and quad-register.
2700 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2701                 bits<2> op17_16, bits<5> op11_7, bit op4,
2702                 string OpcodeStr, string Dt,
2703                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2704   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2705         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2706         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2707 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2708                 bits<2> op17_16, bits<5> op11_7, bit op4,
2709                 string OpcodeStr, string Dt,
2710                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2711   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2712         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2713         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2714
2715 // Pairwise long 2-register accumulate intrinsics,
2716 // both double- and quad-register.
2717 // The destination register is also used as the first source operand register.
2718 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2719                  bits<2> op17_16, bits<5> op11_7, bit op4,
2720                  string OpcodeStr, string Dt,
2721                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2722   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2723         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2724         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2725         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2726 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2727                  bits<2> op17_16, bits<5> op11_7, bit op4,
2728                  string OpcodeStr, string Dt,
2729                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2730   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2731         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2732         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2733         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2734
2735 // Shift by immediate,
2736 // both double- and quad-register.
2737 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2738              Format f, InstrItinClass itin, Operand ImmTy,
2739              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2740   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2741            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2742            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2743            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2744 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2745              Format f, InstrItinClass itin, Operand ImmTy,
2746              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2747   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2748            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2749            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2750            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2751
2752 // Long shift by immediate.
2753 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2754              string OpcodeStr, string Dt,
2755              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2756   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2757            (outs QPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), N2RegVShLFrm,
2758            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2759            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2760                                           (i32 imm:$SIMM))))]>;
2761
2762 // Narrow shift by immediate.
2763 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2764              InstrItinClass itin, string OpcodeStr, string Dt,
2765              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2766   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2767            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2768            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2769            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2770                                           (i32 imm:$SIMM))))]>;
2771
2772 // Shift right by immediate and accumulate,
2773 // both double- and quad-register.
2774 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2775                 Operand ImmTy, string OpcodeStr, string Dt,
2776                 ValueType Ty, SDNode ShOp>
2777   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2778            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2779            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2780            [(set DPR:$Vd, (Ty (add DPR:$src1,
2781                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2782 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2783                 Operand ImmTy, string OpcodeStr, string Dt,
2784                 ValueType Ty, SDNode ShOp>
2785   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2786            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2787            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2788            [(set QPR:$Vd, (Ty (add QPR:$src1,
2789                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2790
2791 // Shift by immediate and insert,
2792 // both double- and quad-register.
2793 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2794                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2795                 ValueType Ty,SDNode ShOp>
2796   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2797            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2798            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2799            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2800 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2801                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2802                 ValueType Ty,SDNode ShOp>
2803   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2804            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2805            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2806            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2807
2808 // Convert, with fractional bits immediate,
2809 // both double- and quad-register.
2810 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2811               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2812               Intrinsic IntOp>
2813   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2814            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2815            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2816            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2817 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2818               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2819               Intrinsic IntOp>
2820   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2821            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2822            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2823            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2824
2825 //===----------------------------------------------------------------------===//
2826 // Multiclasses
2827 //===----------------------------------------------------------------------===//
2828
2829 // Abbreviations used in multiclass suffixes:
2830 //   Q = quarter int (8 bit) elements
2831 //   H = half int (16 bit) elements
2832 //   S = single int (32 bit) elements
2833 //   D = double int (64 bit) elements
2834
2835 // Neon 2-register vector operations and intrinsics.
2836
2837 // Neon 2-register comparisons.
2838 //   source operand element sizes of 8, 16 and 32 bits:
2839 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2840                        bits<5> op11_7, bit op4, string opc, string Dt,
2841                        string asm, SDNode OpNode> {
2842   // 64-bit vector types.
2843   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2844                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2845                   opc, !strconcat(Dt, "8"), asm, "",
2846                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2847   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2848                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2849                   opc, !strconcat(Dt, "16"), asm, "",
2850                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2851   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2852                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2853                   opc, !strconcat(Dt, "32"), asm, "",
2854                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2855   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2856                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2857                   opc, "f32", asm, "",
2858                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
2859     let Inst{10} = 1; // overwrite F = 1
2860   }
2861
2862   // 128-bit vector types.
2863   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2864                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2865                   opc, !strconcat(Dt, "8"), asm, "",
2866                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2867   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2868                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2869                   opc, !strconcat(Dt, "16"), asm, "",
2870                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2871   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2872                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2873                   opc, !strconcat(Dt, "32"), asm, "",
2874                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2875   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2876                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2877                   opc, "f32", asm, "",
2878                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
2879     let Inst{10} = 1; // overwrite F = 1
2880   }
2881 }
2882
2883
2884 // Neon 2-register vector intrinsics,
2885 //   element sizes of 8, 16 and 32 bits:
2886 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2887                       bits<5> op11_7, bit op4,
2888                       InstrItinClass itinD, InstrItinClass itinQ,
2889                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2890   // 64-bit vector types.
2891   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2892                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2893   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2894                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2895   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2896                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2897
2898   // 128-bit vector types.
2899   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2900                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2901   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2902                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2903   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2904                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2905 }
2906
2907
2908 // Neon Narrowing 2-register vector operations,
2909 //   source operand element sizes of 16, 32 and 64 bits:
2910 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2911                     bits<5> op11_7, bit op6, bit op4,
2912                     InstrItinClass itin, string OpcodeStr, string Dt,
2913                     SDNode OpNode> {
2914   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2915                    itin, OpcodeStr, !strconcat(Dt, "16"),
2916                    v8i8, v8i16, OpNode>;
2917   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2918                    itin, OpcodeStr, !strconcat(Dt, "32"),
2919                    v4i16, v4i32, OpNode>;
2920   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2921                    itin, OpcodeStr, !strconcat(Dt, "64"),
2922                    v2i32, v2i64, OpNode>;
2923 }
2924
2925 // Neon Narrowing 2-register vector intrinsics,
2926 //   source operand element sizes of 16, 32 and 64 bits:
2927 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2928                        bits<5> op11_7, bit op6, bit op4,
2929                        InstrItinClass itin, string OpcodeStr, string Dt,
2930                        Intrinsic IntOp> {
2931   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2932                       itin, OpcodeStr, !strconcat(Dt, "16"),
2933                       v8i8, v8i16, IntOp>;
2934   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2935                       itin, OpcodeStr, !strconcat(Dt, "32"),
2936                       v4i16, v4i32, IntOp>;
2937   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2938                       itin, OpcodeStr, !strconcat(Dt, "64"),
2939                       v2i32, v2i64, IntOp>;
2940 }
2941
2942
2943 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2944 //   source operand element sizes of 16, 32 and 64 bits:
2945 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2946                     string OpcodeStr, string Dt, SDNode OpNode> {
2947   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2948                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2949   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2950                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2951   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2952                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2953 }
2954
2955
2956 // Neon 3-register vector operations.
2957
2958 // First with only element sizes of 8, 16 and 32 bits:
2959 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2960                    InstrItinClass itinD16, InstrItinClass itinD32,
2961                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2962                    string OpcodeStr, string Dt,
2963                    SDNode OpNode, bit Commutable = 0> {
2964   // 64-bit vector types.
2965   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2966                    OpcodeStr, !strconcat(Dt, "8"),
2967                    v8i8, v8i8, OpNode, Commutable>;
2968   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2969                    OpcodeStr, !strconcat(Dt, "16"),
2970                    v4i16, v4i16, OpNode, Commutable>;
2971   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2972                    OpcodeStr, !strconcat(Dt, "32"),
2973                    v2i32, v2i32, OpNode, Commutable>;
2974
2975   // 128-bit vector types.
2976   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2977                    OpcodeStr, !strconcat(Dt, "8"),
2978                    v16i8, v16i8, OpNode, Commutable>;
2979   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2980                    OpcodeStr, !strconcat(Dt, "16"),
2981                    v8i16, v8i16, OpNode, Commutable>;
2982   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2983                    OpcodeStr, !strconcat(Dt, "32"),
2984                    v4i32, v4i32, OpNode, Commutable>;
2985 }
2986
2987 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
2988   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, "i16", v4i16, ShOp>;
2989   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, "i32", v2i32, ShOp>;
2990   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, "i16", v8i16, v4i16, ShOp>;
2991   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, "i32",
2992                      v4i32, v2i32, ShOp>;
2993 }
2994
2995 // ....then also with element size 64 bits:
2996 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2997                     InstrItinClass itinD, InstrItinClass itinQ,
2998                     string OpcodeStr, string Dt,
2999                     SDNode OpNode, bit Commutable = 0>
3000   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
3001             OpcodeStr, Dt, OpNode, Commutable> {
3002   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
3003                    OpcodeStr, !strconcat(Dt, "64"),
3004                    v1i64, v1i64, OpNode, Commutable>;
3005   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
3006                    OpcodeStr, !strconcat(Dt, "64"),
3007                    v2i64, v2i64, OpNode, Commutable>;
3008 }
3009
3010
3011 // Neon 3-register vector intrinsics.
3012
3013 // First with only element sizes of 16 and 32 bits:
3014 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3015                      InstrItinClass itinD16, InstrItinClass itinD32,
3016                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3017                      string OpcodeStr, string Dt,
3018                      Intrinsic IntOp, bit Commutable = 0> {
3019   // 64-bit vector types.
3020   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
3021                       OpcodeStr, !strconcat(Dt, "16"),
3022                       v4i16, v4i16, IntOp, Commutable>;
3023   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
3024                       OpcodeStr, !strconcat(Dt, "32"),
3025                       v2i32, v2i32, IntOp, Commutable>;
3026
3027   // 128-bit vector types.
3028   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3029                       OpcodeStr, !strconcat(Dt, "16"),
3030                       v8i16, v8i16, IntOp, Commutable>;
3031   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3032                       OpcodeStr, !strconcat(Dt, "32"),
3033                       v4i32, v4i32, IntOp, Commutable>;
3034 }
3035 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3036                      InstrItinClass itinD16, InstrItinClass itinD32,
3037                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3038                      string OpcodeStr, string Dt,
3039                      Intrinsic IntOp> {
3040   // 64-bit vector types.
3041   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
3042                       OpcodeStr, !strconcat(Dt, "16"),
3043                       v4i16, v4i16, IntOp>;
3044   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
3045                       OpcodeStr, !strconcat(Dt, "32"),
3046                       v2i32, v2i32, IntOp>;
3047
3048   // 128-bit vector types.
3049   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3050                       OpcodeStr, !strconcat(Dt, "16"),
3051                       v8i16, v8i16, IntOp>;
3052   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3053                       OpcodeStr, !strconcat(Dt, "32"),
3054                       v4i32, v4i32, IntOp>;
3055 }
3056
3057 multiclass N3VIntSL_HS<bits<4> op11_8,
3058                        InstrItinClass itinD16, InstrItinClass itinD32,
3059                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3060                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3061   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
3062                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
3063   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
3064                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
3065   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
3066                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
3067   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
3068                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
3069 }
3070
3071 // ....then also with element size of 8 bits:
3072 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3073                       InstrItinClass itinD16, InstrItinClass itinD32,
3074                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3075                       string OpcodeStr, string Dt,
3076                       Intrinsic IntOp, bit Commutable = 0>
3077   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3078               OpcodeStr, Dt, IntOp, Commutable> {
3079   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
3080                       OpcodeStr, !strconcat(Dt, "8"),
3081                       v8i8, v8i8, IntOp, Commutable>;
3082   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3083                       OpcodeStr, !strconcat(Dt, "8"),
3084                       v16i8, v16i8, IntOp, Commutable>;
3085 }
3086 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3087                       InstrItinClass itinD16, InstrItinClass itinD32,
3088                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3089                       string OpcodeStr, string Dt,
3090                       Intrinsic IntOp>
3091   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3092               OpcodeStr, Dt, IntOp> {
3093   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
3094                       OpcodeStr, !strconcat(Dt, "8"),
3095                       v8i8, v8i8, IntOp>;
3096   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3097                       OpcodeStr, !strconcat(Dt, "8"),
3098                       v16i8, v16i8, IntOp>;
3099 }
3100
3101
3102 // ....then also with element size of 64 bits:
3103 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3104                        InstrItinClass itinD16, InstrItinClass itinD32,
3105                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3106                        string OpcodeStr, string Dt,
3107                        Intrinsic IntOp, bit Commutable = 0>
3108   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3109                OpcodeStr, Dt, IntOp, Commutable> {
3110   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
3111                       OpcodeStr, !strconcat(Dt, "64"),
3112                       v1i64, v1i64, IntOp, Commutable>;
3113   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3114                       OpcodeStr, !strconcat(Dt, "64"),
3115                       v2i64, v2i64, IntOp, Commutable>;
3116 }
3117 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3118                        InstrItinClass itinD16, InstrItinClass itinD32,
3119                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3120                        string OpcodeStr, string Dt,
3121                        Intrinsic IntOp>
3122   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3123                OpcodeStr, Dt, IntOp> {
3124   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
3125                       OpcodeStr, !strconcat(Dt, "64"),
3126                       v1i64, v1i64, IntOp>;
3127   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3128                       OpcodeStr, !strconcat(Dt, "64"),
3129                       v2i64, v2i64, IntOp>;
3130 }
3131
3132 // Neon Narrowing 3-register vector intrinsics,
3133 //   source operand element sizes of 16, 32 and 64 bits:
3134 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3135                        string OpcodeStr, string Dt,
3136                        Intrinsic IntOp, bit Commutable = 0> {
3137   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
3138                       OpcodeStr, !strconcat(Dt, "16"),
3139                       v8i8, v8i16, IntOp, Commutable>;
3140   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
3141                       OpcodeStr, !strconcat(Dt, "32"),
3142                       v4i16, v4i32, IntOp, Commutable>;
3143   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
3144                       OpcodeStr, !strconcat(Dt, "64"),
3145                       v2i32, v2i64, IntOp, Commutable>;
3146 }
3147
3148
3149 // Neon Long 3-register vector operations.
3150
3151 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3152                     InstrItinClass itin16, InstrItinClass itin32,
3153                     string OpcodeStr, string Dt,
3154                     SDNode OpNode, bit Commutable = 0> {
3155   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3156                    OpcodeStr, !strconcat(Dt, "8"),
3157                    v8i16, v8i8, OpNode, Commutable>;
3158   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3159                    OpcodeStr, !strconcat(Dt, "16"),
3160                    v4i32, v4i16, OpNode, Commutable>;
3161   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3162                    OpcodeStr, !strconcat(Dt, "32"),
3163                    v2i64, v2i32, OpNode, Commutable>;
3164 }
3165
3166 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3167                      InstrItinClass itin, string OpcodeStr, string Dt,
3168                      SDNode OpNode> {
3169   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3170                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3171   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3172                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3173 }
3174
3175 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3176                        InstrItinClass itin16, InstrItinClass itin32,
3177                        string OpcodeStr, string Dt,
3178                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3179   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3180                       OpcodeStr, !strconcat(Dt, "8"),
3181                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3182   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3183                       OpcodeStr, !strconcat(Dt, "16"),
3184                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3185   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3186                       OpcodeStr, !strconcat(Dt, "32"),
3187                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3188 }
3189
3190 // Neon Long 3-register vector intrinsics.
3191
3192 // First with only element sizes of 16 and 32 bits:
3193 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3194                       InstrItinClass itin16, InstrItinClass itin32,
3195                       string OpcodeStr, string Dt,
3196                       Intrinsic IntOp, bit Commutable = 0> {
3197   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3198                       OpcodeStr, !strconcat(Dt, "16"),
3199                       v4i32, v4i16, IntOp, Commutable>;
3200   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3201                       OpcodeStr, !strconcat(Dt, "32"),
3202                       v2i64, v2i32, IntOp, Commutable>;
3203 }
3204
3205 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3206                         InstrItinClass itin, string OpcodeStr, string Dt,
3207                         Intrinsic IntOp> {
3208   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3209                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3210   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3211                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3212 }
3213
3214 // ....then also with element size of 8 bits:
3215 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3216                        InstrItinClass itin16, InstrItinClass itin32,
3217                        string OpcodeStr, string Dt,
3218                        Intrinsic IntOp, bit Commutable = 0>
3219   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3220                IntOp, Commutable> {
3221   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3222                       OpcodeStr, !strconcat(Dt, "8"),
3223                       v8i16, v8i8, IntOp, Commutable>;
3224 }
3225
3226 // ....with explicit extend (VABDL).
3227 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3228                        InstrItinClass itin, string OpcodeStr, string Dt,
3229                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
3230   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3231                          OpcodeStr, !strconcat(Dt, "8"),
3232                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3233   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3234                          OpcodeStr, !strconcat(Dt, "16"),
3235                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3236   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3237                          OpcodeStr, !strconcat(Dt, "32"),
3238                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3239 }
3240
3241
3242 // Neon Wide 3-register vector intrinsics,
3243 //   source operand element sizes of 8, 16 and 32 bits:
3244 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3245                     string OpcodeStr, string Dt,
3246                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3247   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3248                    OpcodeStr, !strconcat(Dt, "8"),
3249                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3250   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3251                    OpcodeStr, !strconcat(Dt, "16"),
3252                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3253   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3254                    OpcodeStr, !strconcat(Dt, "32"),
3255                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3256 }
3257
3258
3259 // Neon Multiply-Op vector operations,
3260 //   element sizes of 8, 16 and 32 bits:
3261 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3262                         InstrItinClass itinD16, InstrItinClass itinD32,
3263                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3264                         string OpcodeStr, string Dt, SDNode OpNode> {
3265   // 64-bit vector types.
3266   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3267                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3268   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3269                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3270   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3271                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3272
3273   // 128-bit vector types.
3274   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3275                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3276   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3277                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3278   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3279                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3280 }
3281
3282 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3283                          InstrItinClass itinD16, InstrItinClass itinD32,
3284                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3285                          string OpcodeStr, string Dt, SDNode ShOp> {
3286   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3287                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3288   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3289                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3290   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3291                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3292                             mul, ShOp>;
3293   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3294                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3295                           mul, ShOp>;
3296 }
3297
3298 // Neon Intrinsic-Op vector operations,
3299 //   element sizes of 8, 16 and 32 bits:
3300 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3301                         InstrItinClass itinD, InstrItinClass itinQ,
3302                         string OpcodeStr, string Dt, Intrinsic IntOp,
3303                         SDNode OpNode> {
3304   // 64-bit vector types.
3305   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3306                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3307   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3308                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3309   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3310                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3311
3312   // 128-bit vector types.
3313   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3314                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3315   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3316                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3317   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3318                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3319 }
3320
3321 // Neon 3-argument intrinsics,
3322 //   element sizes of 8, 16 and 32 bits:
3323 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3324                        InstrItinClass itinD, InstrItinClass itinQ,
3325                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3326   // 64-bit vector types.
3327   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3328                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3329   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3330                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3331   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3332                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3333
3334   // 128-bit vector types.
3335   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3336                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3337   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3338                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3339   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3340                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3341 }
3342
3343
3344 // Neon Long Multiply-Op vector operations,
3345 //   element sizes of 8, 16 and 32 bits:
3346 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3347                          InstrItinClass itin16, InstrItinClass itin32,
3348                          string OpcodeStr, string Dt, SDNode MulOp,
3349                          SDNode OpNode> {
3350   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3351                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3352   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3353                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3354   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3355                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3356 }
3357
3358 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3359                           string Dt, SDNode MulOp, SDNode OpNode> {
3360   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3361                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3362   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3363                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3364 }
3365
3366
3367 // Neon Long 3-argument intrinsics.
3368
3369 // First with only element sizes of 16 and 32 bits:
3370 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3371                        InstrItinClass itin16, InstrItinClass itin32,
3372                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3373   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3374                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3375   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3376                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3377 }
3378
3379 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3380                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3381   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3382                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3383   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3384                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3385 }
3386
3387 // ....then also with element size of 8 bits:
3388 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3389                         InstrItinClass itin16, InstrItinClass itin32,
3390                         string OpcodeStr, string Dt, Intrinsic IntOp>
3391   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3392   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3393                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3394 }
3395
3396 // ....with explicit extend (VABAL).
3397 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3398                             InstrItinClass itin, string OpcodeStr, string Dt,
3399                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3400   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3401                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3402                            IntOp, ExtOp, OpNode>;
3403   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3404                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3405                            IntOp, ExtOp, OpNode>;
3406   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3407                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3408                            IntOp, ExtOp, OpNode>;
3409 }
3410
3411
3412 // Neon Pairwise long 2-register intrinsics,
3413 //   element sizes of 8, 16 and 32 bits:
3414 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3415                         bits<5> op11_7, bit op4,
3416                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3417   // 64-bit vector types.
3418   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3419                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3420   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3421                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3422   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3423                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3424
3425   // 128-bit vector types.
3426   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3427                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3428   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3429                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3430   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3431                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3432 }
3433
3434
3435 // Neon Pairwise long 2-register accumulate intrinsics,
3436 //   element sizes of 8, 16 and 32 bits:
3437 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3438                          bits<5> op11_7, bit op4,
3439                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3440   // 64-bit vector types.
3441   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3442                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3443   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3444                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3445   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3446                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3447
3448   // 128-bit vector types.
3449   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3450                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3451   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3452                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3453   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3454                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3455 }
3456
3457
3458 // Neon 2-register vector shift by immediate,
3459 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3460 //   element sizes of 8, 16, 32 and 64 bits:
3461 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3462                        InstrItinClass itin, string OpcodeStr, string Dt,
3463                        SDNode OpNode> {
3464   // 64-bit vector types.
3465   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3466                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3467     let Inst{21-19} = 0b001; // imm6 = 001xxx
3468   }
3469   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3470                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3471     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3472   }
3473   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3474                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3475     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3476   }
3477   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3478                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3479                              // imm6 = xxxxxx
3480
3481   // 128-bit vector types.
3482   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3483                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3484     let Inst{21-19} = 0b001; // imm6 = 001xxx
3485   }
3486   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3487                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3488     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3489   }
3490   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3491                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3492     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3493   }
3494   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3495                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3496                              // imm6 = xxxxxx
3497 }
3498 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3499                        InstrItinClass itin, string OpcodeStr, string Dt,
3500                        SDNode OpNode> {
3501   // 64-bit vector types.
3502   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3503                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3504     let Inst{21-19} = 0b001; // imm6 = 001xxx
3505   }
3506   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3507                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3508     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3509   }
3510   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3511                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3512     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3513   }
3514   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3515                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3516                              // imm6 = xxxxxx
3517
3518   // 128-bit vector types.
3519   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3520                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3521     let Inst{21-19} = 0b001; // imm6 = 001xxx
3522   }
3523   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3524                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3525     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3526   }
3527   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3528                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3529     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3530   }
3531   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3532                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3533                              // imm6 = xxxxxx
3534 }
3535
3536 // Neon Shift-Accumulate vector operations,
3537 //   element sizes of 8, 16, 32 and 64 bits:
3538 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3539                          string OpcodeStr, string Dt, SDNode ShOp> {
3540   // 64-bit vector types.
3541   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3542                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3543     let Inst{21-19} = 0b001; // imm6 = 001xxx
3544   }
3545   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3546                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3547     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3548   }
3549   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3550                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3551     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3552   }
3553   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3554                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3555                              // imm6 = xxxxxx
3556
3557   // 128-bit vector types.
3558   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3559                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3560     let Inst{21-19} = 0b001; // imm6 = 001xxx
3561   }
3562   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3563                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3564     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3565   }
3566   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3567                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3568     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3569   }
3570   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3571                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3572                              // imm6 = xxxxxx
3573 }
3574
3575 // Neon Shift-Insert vector operations,
3576 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3577 //   element sizes of 8, 16, 32 and 64 bits:
3578 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3579                           string OpcodeStr> {
3580   // 64-bit vector types.
3581   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3582                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3583     let Inst{21-19} = 0b001; // imm6 = 001xxx
3584   }
3585   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3586                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3587     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3588   }
3589   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3590                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3591     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3592   }
3593   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3594                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3595                              // imm6 = xxxxxx
3596
3597   // 128-bit vector types.
3598   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3599                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3600     let Inst{21-19} = 0b001; // imm6 = 001xxx
3601   }
3602   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3603                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3604     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3605   }
3606   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3607                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3608     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3609   }
3610   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3611                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3612                              // imm6 = xxxxxx
3613 }
3614 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3615                           string OpcodeStr> {
3616   // 64-bit vector types.
3617   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3618                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3619     let Inst{21-19} = 0b001; // imm6 = 001xxx
3620   }
3621   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3622                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3623     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3624   }
3625   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3626                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3627     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3628   }
3629   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3630                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3631                              // imm6 = xxxxxx
3632
3633   // 128-bit vector types.
3634   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3635                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3636     let Inst{21-19} = 0b001; // imm6 = 001xxx
3637   }
3638   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3639                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3640     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3641   }
3642   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3643                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3644     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3645   }
3646   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3647                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3648                              // imm6 = xxxxxx
3649 }
3650
3651 // Neon Shift Long operations,
3652 //   element sizes of 8, 16, 32 bits:
3653 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3654                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3655   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3656               OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, imm1_7, OpNode> {
3657     let Inst{21-19} = 0b001; // imm6 = 001xxx
3658   }
3659   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3660                OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, imm1_15, OpNode> {
3661     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3662   }
3663   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3664                OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, imm1_31, OpNode> {
3665     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3666   }
3667 }
3668
3669 // Neon Shift Narrow operations,
3670 //   element sizes of 16, 32, 64 bits:
3671 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3672                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3673                       SDNode OpNode> {
3674   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3675                     OpcodeStr, !strconcat(Dt, "16"),
3676                     v8i8, v8i16, shr_imm8, OpNode> {
3677     let Inst{21-19} = 0b001; // imm6 = 001xxx
3678   }
3679   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3680                      OpcodeStr, !strconcat(Dt, "32"),
3681                      v4i16, v4i32, shr_imm16, OpNode> {
3682     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3683   }
3684   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3685                      OpcodeStr, !strconcat(Dt, "64"),
3686                      v2i32, v2i64, shr_imm32, OpNode> {
3687     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3688   }
3689 }
3690
3691 //===----------------------------------------------------------------------===//
3692 // Instruction Definitions.
3693 //===----------------------------------------------------------------------===//
3694
3695 // Vector Add Operations.
3696
3697 //   VADD     : Vector Add (integer and floating-point)
3698 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3699                          add, 1>;
3700 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3701                      v2f32, v2f32, fadd, 1>;
3702 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3703                      v4f32, v4f32, fadd, 1>;
3704 //   VADDL    : Vector Add Long (Q = D + D)
3705 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3706                             "vaddl", "s", add, sext, 1>;
3707 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3708                             "vaddl", "u", add, zext, 1>;
3709 //   VADDW    : Vector Add Wide (Q = Q + D)
3710 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3711 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3712 //   VHADD    : Vector Halving Add
3713 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3714                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3715                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3716 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3717                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3718                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3719 //   VRHADD   : Vector Rounding Halving Add
3720 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3721                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3722                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3723 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3724                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3725                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3726 //   VQADD    : Vector Saturating Add
3727 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3728                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3729                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3730 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3731                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3732                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3733 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3734 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3735                             int_arm_neon_vaddhn, 1>;
3736 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3737 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3738                             int_arm_neon_vraddhn, 1>;
3739
3740 // Vector Multiply Operations.
3741
3742 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3743 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3744                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3745 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3746                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3747 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3748                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3749 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3750                      v2f32, v2f32, fmul, 1>;
3751 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3752                      v4f32, v4f32, fmul, 1>;
3753 defm VMULsl   : N3VSL_HS<0b1000, "vmul", mul>;
3754 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3755 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3756                        v2f32, fmul>;
3757
3758 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3759                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3760           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3761                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3762                                       (DSubReg_i16_reg imm:$lane))),
3763                               (SubReg_i16_lane imm:$lane)))>;
3764 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3765                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3766           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3767                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3768                                       (DSubReg_i32_reg imm:$lane))),
3769                               (SubReg_i32_lane imm:$lane)))>;
3770 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3771                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3772           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3773                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3774                                    (DSubReg_i32_reg imm:$lane))),
3775                            (SubReg_i32_lane imm:$lane)))>;
3776
3777 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3778 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3779                           IIC_VMULi16Q, IIC_VMULi32Q,
3780                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3781 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3782                             IIC_VMULi16Q, IIC_VMULi32Q,
3783                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3784 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3785                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3786                                                             imm:$lane)))),
3787           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3788                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3789                                          (DSubReg_i16_reg imm:$lane))),
3790                                  (SubReg_i16_lane imm:$lane)))>;
3791 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3792                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3793                                                             imm:$lane)))),
3794           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3795                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3796                                          (DSubReg_i32_reg imm:$lane))),
3797                                  (SubReg_i32_lane imm:$lane)))>;
3798
3799 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3800 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3801                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3802                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3803 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3804                               IIC_VMULi16Q, IIC_VMULi32Q,
3805                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3806 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3807                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3808                                                              imm:$lane)))),
3809           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3810                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3811                                           (DSubReg_i16_reg imm:$lane))),
3812                                   (SubReg_i16_lane imm:$lane)))>;
3813 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3814                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3815                                                              imm:$lane)))),
3816           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3817                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3818                                           (DSubReg_i32_reg imm:$lane))),
3819                                   (SubReg_i32_lane imm:$lane)))>;
3820
3821 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3822 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3823                          "vmull", "s", NEONvmulls, 1>;
3824 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3825                          "vmull", "u", NEONvmullu, 1>;
3826 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3827                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3828 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3829 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3830
3831 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3832 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3833                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3834 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3835                              "vqdmull", "s", int_arm_neon_vqdmull>;
3836
3837 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3838
3839 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3840 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3841                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3842 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3843                           v2f32, fmul_su, fadd_mlx>,
3844                 Requires<[HasNEON, UseFPVMLx]>;
3845 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3846                           v4f32, fmul_su, fadd_mlx>,
3847                 Requires<[HasNEON, UseFPVMLx]>;
3848 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3849                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3850 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3851                             v2f32, fmul_su, fadd_mlx>,
3852                 Requires<[HasNEON, UseFPVMLx]>;
3853 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3854                             v4f32, v2f32, fmul_su, fadd_mlx>,
3855                 Requires<[HasNEON, UseFPVMLx]>;
3856
3857 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3858                   (mul (v8i16 QPR:$src2),
3859                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3860           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3861                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3862                                       (DSubReg_i16_reg imm:$lane))),
3863                               (SubReg_i16_lane imm:$lane)))>;
3864
3865 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3866                   (mul (v4i32 QPR:$src2),
3867                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3868           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3869                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3870                                       (DSubReg_i32_reg imm:$lane))),
3871                               (SubReg_i32_lane imm:$lane)))>;
3872
3873 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3874                   (fmul_su (v4f32 QPR:$src2),
3875                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3876           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3877                            (v4f32 QPR:$src2),
3878                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3879                                    (DSubReg_i32_reg imm:$lane))),
3880                            (SubReg_i32_lane imm:$lane)))>,
3881           Requires<[HasNEON, UseFPVMLx]>;
3882
3883 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3884 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3885                               "vmlal", "s", NEONvmulls, add>;
3886 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3887                               "vmlal", "u", NEONvmullu, add>;
3888
3889 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3890 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3891
3892 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3893 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3894                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3895 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3896
3897 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3898 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3899                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3900 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3901                           v2f32, fmul_su, fsub_mlx>,
3902                 Requires<[HasNEON, UseFPVMLx]>;
3903 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3904                           v4f32, fmul_su, fsub_mlx>,
3905                 Requires<[HasNEON, UseFPVMLx]>;
3906 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3907                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3908 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3909                             v2f32, fmul_su, fsub_mlx>,
3910                 Requires<[HasNEON, UseFPVMLx]>;
3911 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3912                             v4f32, v2f32, fmul_su, fsub_mlx>,
3913                 Requires<[HasNEON, UseFPVMLx]>;
3914
3915 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3916                   (mul (v8i16 QPR:$src2),
3917                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3918           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3919                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3920                                       (DSubReg_i16_reg imm:$lane))),
3921                               (SubReg_i16_lane imm:$lane)))>;
3922
3923 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3924                   (mul (v4i32 QPR:$src2),
3925                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3926           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3927                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3928                                       (DSubReg_i32_reg imm:$lane))),
3929                               (SubReg_i32_lane imm:$lane)))>;
3930
3931 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3932                   (fmul_su (v4f32 QPR:$src2),
3933                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3934           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3935                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3936                                    (DSubReg_i32_reg imm:$lane))),
3937                            (SubReg_i32_lane imm:$lane)))>,
3938           Requires<[HasNEON, UseFPVMLx]>;
3939
3940 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3941 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3942                               "vmlsl", "s", NEONvmulls, sub>;
3943 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3944                               "vmlsl", "u", NEONvmullu, sub>;
3945
3946 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3947 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3948
3949 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3950 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3951                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3952 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3953
3954 // Vector Subtract Operations.
3955
3956 //   VSUB     : Vector Subtract (integer and floating-point)
3957 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3958                          "vsub", "i", sub, 0>;
3959 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3960                      v2f32, v2f32, fsub, 0>;
3961 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3962                      v4f32, v4f32, fsub, 0>;
3963 //   VSUBL    : Vector Subtract Long (Q = D - D)
3964 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3965                             "vsubl", "s", sub, sext, 0>;
3966 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3967                             "vsubl", "u", sub, zext, 0>;
3968 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3969 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3970 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3971 //   VHSUB    : Vector Halving Subtract
3972 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3973                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3974                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3975 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3976                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3977                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3978 //   VQSUB    : Vector Saturing Subtract
3979 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3980                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3981                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3982 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3983                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3984                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3985 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3986 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3987                             int_arm_neon_vsubhn, 0>;
3988 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3989 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3990                             int_arm_neon_vrsubhn, 0>;
3991
3992 // Vector Comparisons.
3993
3994 //   VCEQ     : Vector Compare Equal
3995 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3996                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3997 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3998                      NEONvceq, 1>;
3999 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
4000                      NEONvceq, 1>;
4001
4002 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
4003                             "$Vd, $Vm, #0", NEONvceqz>;
4004
4005 //   VCGE     : Vector Compare Greater Than or Equal
4006 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4007                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
4008 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4009                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
4010 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
4011                      NEONvcge, 0>;
4012 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
4013                      NEONvcge, 0>;
4014
4015 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
4016                             "$Vd, $Vm, #0", NEONvcgez>;
4017 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
4018                             "$Vd, $Vm, #0", NEONvclez>;
4019
4020 //   VCGT     : Vector Compare Greater Than
4021 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4022                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
4023 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4024                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
4025 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
4026                      NEONvcgt, 0>;
4027 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
4028                      NEONvcgt, 0>;
4029
4030 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
4031                             "$Vd, $Vm, #0", NEONvcgtz>;
4032 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
4033                             "$Vd, $Vm, #0", NEONvcltz>;
4034
4035 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
4036 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
4037                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
4038 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
4039                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
4040 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
4041 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
4042                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
4043 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
4044                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
4045 //   VTST     : Vector Test Bits
4046 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
4047                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
4048
4049 // Vector Bitwise Operations.
4050
4051 def vnotd : PatFrag<(ops node:$in),
4052                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
4053 def vnotq : PatFrag<(ops node:$in),
4054                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
4055
4056
4057 //   VAND     : Vector Bitwise AND
4058 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
4059                       v2i32, v2i32, and, 1>;
4060 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
4061                       v4i32, v4i32, and, 1>;
4062
4063 //   VEOR     : Vector Bitwise Exclusive OR
4064 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
4065                       v2i32, v2i32, xor, 1>;
4066 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
4067                       v4i32, v4i32, xor, 1>;
4068
4069 //   VORR     : Vector Bitwise OR
4070 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
4071                       v2i32, v2i32, or, 1>;
4072 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
4073                       v4i32, v4i32, or, 1>;
4074
4075 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
4076                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4077                           IIC_VMOVImm,
4078                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4079                           [(set DPR:$Vd,
4080                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4081   let Inst{9} = SIMM{9};
4082 }
4083
4084 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
4085                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4086                           IIC_VMOVImm,
4087                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4088                           [(set DPR:$Vd,
4089                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4090   let Inst{10-9} = SIMM{10-9};
4091 }
4092
4093 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
4094                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4095                           IIC_VMOVImm,
4096                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4097                           [(set QPR:$Vd,
4098                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4099   let Inst{9} = SIMM{9};
4100 }
4101
4102 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
4103                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4104                           IIC_VMOVImm,
4105                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4106                           [(set QPR:$Vd,
4107                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4108   let Inst{10-9} = SIMM{10-9};
4109 }
4110
4111
4112 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
4113 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4114                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4115                      "vbic", "$Vd, $Vn, $Vm", "",
4116                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
4117                                                  (vnotd DPR:$Vm))))]>;
4118 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4119                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4120                      "vbic", "$Vd, $Vn, $Vm", "",
4121                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
4122                                                  (vnotq QPR:$Vm))))]>;
4123
4124 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
4125                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4126                           IIC_VMOVImm,
4127                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4128                           [(set DPR:$Vd,
4129                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4130   let Inst{9} = SIMM{9};
4131 }
4132
4133 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
4134                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4135                           IIC_VMOVImm,
4136                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4137                           [(set DPR:$Vd,
4138                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4139   let Inst{10-9} = SIMM{10-9};
4140 }
4141
4142 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
4143                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4144                           IIC_VMOVImm,
4145                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4146                           [(set QPR:$Vd,
4147                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4148   let Inst{9} = SIMM{9};
4149 }
4150
4151 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4152                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4153                           IIC_VMOVImm,
4154                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4155                           [(set QPR:$Vd,
4156                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4157   let Inst{10-9} = SIMM{10-9};
4158 }
4159
4160 //   VORN     : Vector Bitwise OR NOT
4161 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4162                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4163                      "vorn", "$Vd, $Vn, $Vm", "",
4164                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4165                                                 (vnotd DPR:$Vm))))]>;
4166 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4167                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4168                      "vorn", "$Vd, $Vn, $Vm", "",
4169                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4170                                                 (vnotq QPR:$Vm))))]>;
4171
4172 //   VMVN     : Vector Bitwise NOT (Immediate)
4173
4174 let isReMaterializable = 1 in {
4175
4176 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4177                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4178                          "vmvn", "i16", "$Vd, $SIMM", "",
4179                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4180   let Inst{9} = SIMM{9};
4181 }
4182
4183 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4184                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4185                          "vmvn", "i16", "$Vd, $SIMM", "",
4186                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4187   let Inst{9} = SIMM{9};
4188 }
4189
4190 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4191                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4192                          "vmvn", "i32", "$Vd, $SIMM", "",
4193                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4194   let Inst{11-8} = SIMM{11-8};
4195 }
4196
4197 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4198                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4199                          "vmvn", "i32", "$Vd, $SIMM", "",
4200                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4201   let Inst{11-8} = SIMM{11-8};
4202 }
4203 }
4204
4205 //   VMVN     : Vector Bitwise NOT
4206 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4207                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4208                      "vmvn", "$Vd, $Vm", "",
4209                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4210 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4211                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4212                      "vmvn", "$Vd, $Vm", "",
4213                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4214 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4215 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4216
4217 //   VBSL     : Vector Bitwise Select
4218 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4219                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4220                      N3RegFrm, IIC_VCNTiD,
4221                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4222                      [(set DPR:$Vd,
4223                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4224
4225 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4226                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4227           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
4228
4229 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4230                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4231                      N3RegFrm, IIC_VCNTiQ,
4232                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4233                      [(set QPR:$Vd,
4234                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4235
4236 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4237                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4238           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
4239
4240 //   VBIF     : Vector Bitwise Insert if False
4241 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4242 // FIXME: This instruction's encoding MAY NOT BE correct.
4243 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4244                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4245                      N3RegFrm, IIC_VBINiD,
4246                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4247                      []>;
4248 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4249                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4250                      N3RegFrm, IIC_VBINiQ,
4251                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4252                      []>;
4253
4254 //   VBIT     : Vector Bitwise Insert if True
4255 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4256 // FIXME: This instruction's encoding MAY NOT BE correct.
4257 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4258                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4259                      N3RegFrm, IIC_VBINiD,
4260                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4261                      []>;
4262 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4263                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4264                      N3RegFrm, IIC_VBINiQ,
4265                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4266                      []>;
4267
4268 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4269 // for equivalent operations with different register constraints; it just
4270 // inserts copies.
4271
4272 // Vector Absolute Differences.
4273
4274 //   VABD     : Vector Absolute Difference
4275 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4276                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4277                            "vabd", "s", int_arm_neon_vabds, 1>;
4278 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4279                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4280                            "vabd", "u", int_arm_neon_vabdu, 1>;
4281 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4282                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4283 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4284                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4285
4286 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4287 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4288                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4289 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4290                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4291
4292 //   VABA     : Vector Absolute Difference and Accumulate
4293 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4294                              "vaba", "s", int_arm_neon_vabds, add>;
4295 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4296                              "vaba", "u", int_arm_neon_vabdu, add>;
4297
4298 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4299 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4300                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4301 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4302                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4303
4304 // Vector Maximum and Minimum.
4305
4306 //   VMAX     : Vector Maximum
4307 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4308                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4309                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4310 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4311                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4312                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4313 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4314                         "vmax", "f32",
4315                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4316 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4317                         "vmax", "f32",
4318                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4319
4320 //   VMIN     : Vector Minimum
4321 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4322                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4323                            "vmin", "s", int_arm_neon_vmins, 1>;
4324 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4325                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4326                            "vmin", "u", int_arm_neon_vminu, 1>;
4327 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4328                         "vmin", "f32",
4329                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4330 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4331                         "vmin", "f32",
4332                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4333
4334 // Vector Pairwise Operations.
4335
4336 //   VPADD    : Vector Pairwise Add
4337 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4338                         "vpadd", "i8",
4339                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4340 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4341                         "vpadd", "i16",
4342                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4343 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4344                         "vpadd", "i32",
4345                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4346 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4347                         IIC_VPBIND, "vpadd", "f32",
4348                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4349
4350 //   VPADDL   : Vector Pairwise Add Long
4351 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4352                              int_arm_neon_vpaddls>;
4353 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4354                              int_arm_neon_vpaddlu>;
4355
4356 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4357 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4358                               int_arm_neon_vpadals>;
4359 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4360                               int_arm_neon_vpadalu>;
4361
4362 //   VPMAX    : Vector Pairwise Maximum
4363 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4364                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4365 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4366                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4367 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4368                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4369 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4370                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4371 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4372                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4373 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4374                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4375 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4376                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4377
4378 //   VPMIN    : Vector Pairwise Minimum
4379 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4380                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4381 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4382                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4383 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4384                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4385 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4386                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4387 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4388                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4389 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4390                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4391 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4392                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4393
4394 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4395
4396 //   VRECPE   : Vector Reciprocal Estimate
4397 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4398                         IIC_VUNAD, "vrecpe", "u32",
4399                         v2i32, v2i32, int_arm_neon_vrecpe>;
4400 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4401                         IIC_VUNAQ, "vrecpe", "u32",
4402                         v4i32, v4i32, int_arm_neon_vrecpe>;
4403 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4404                         IIC_VUNAD, "vrecpe", "f32",
4405                         v2f32, v2f32, int_arm_neon_vrecpe>;
4406 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4407                         IIC_VUNAQ, "vrecpe", "f32",
4408                         v4f32, v4f32, int_arm_neon_vrecpe>;
4409
4410 //   VRECPS   : Vector Reciprocal Step
4411 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4412                         IIC_VRECSD, "vrecps", "f32",
4413                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4414 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4415                         IIC_VRECSQ, "vrecps", "f32",
4416                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4417
4418 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4419 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4420                          IIC_VUNAD, "vrsqrte", "u32",
4421                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4422 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4423                          IIC_VUNAQ, "vrsqrte", "u32",
4424                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4425 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4426                          IIC_VUNAD, "vrsqrte", "f32",
4427                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4428 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4429                          IIC_VUNAQ, "vrsqrte", "f32",
4430                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4431
4432 //   VRSQRTS  : Vector Reciprocal Square Root Step
4433 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4434                         IIC_VRECSD, "vrsqrts", "f32",
4435                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4436 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4437                         IIC_VRECSQ, "vrsqrts", "f32",
4438                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4439
4440 // Vector Shifts.
4441
4442 //   VSHL     : Vector Shift
4443 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4444                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4445                             "vshl", "s", int_arm_neon_vshifts>;
4446 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4447                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4448                             "vshl", "u", int_arm_neon_vshiftu>;
4449
4450 //   VSHL     : Vector Shift Left (Immediate)
4451 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4452
4453 //   VSHR     : Vector Shift Right (Immediate)
4454 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s",NEONvshrs>;
4455 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u",NEONvshru>;
4456
4457 //   VSHLL    : Vector Shift Left Long
4458 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4459 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4460
4461 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4462 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4463                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4464                 ValueType OpTy, Operand ImmTy, SDNode OpNode>
4465   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4466            ResTy, OpTy, ImmTy, OpNode> {
4467   let Inst{21-16} = op21_16;
4468   let DecoderMethod = "DecodeVSHLMaxInstruction";
4469 }
4470 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4471                           v8i16, v8i8, imm8, NEONvshlli>;
4472 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4473                           v4i32, v4i16, imm16, NEONvshlli>;
4474 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4475                           v2i64, v2i32, imm32, NEONvshlli>;
4476
4477 //   VSHRN    : Vector Shift Right and Narrow
4478 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4479                            NEONvshrn>;
4480
4481 //   VRSHL    : Vector Rounding Shift
4482 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4483                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4484                             "vrshl", "s", int_arm_neon_vrshifts>;
4485 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4486                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4487                             "vrshl", "u", int_arm_neon_vrshiftu>;
4488 //   VRSHR    : Vector Rounding Shift Right
4489 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s",NEONvrshrs>;
4490 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u",NEONvrshru>;
4491
4492 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4493 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4494                            NEONvrshrn>;
4495
4496 //   VQSHL    : Vector Saturating Shift
4497 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4498                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4499                             "vqshl", "s", int_arm_neon_vqshifts>;
4500 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4501                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4502                             "vqshl", "u", int_arm_neon_vqshiftu>;
4503 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4504 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4505 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4506
4507 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4508 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4509
4510 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4511 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4512                            NEONvqshrns>;
4513 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4514                            NEONvqshrnu>;
4515
4516 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4517 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4518                            NEONvqshrnsu>;
4519
4520 //   VQRSHL   : Vector Saturating Rounding Shift
4521 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4522                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4523                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4524 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4525                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4526                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4527
4528 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4529 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4530                            NEONvqrshrns>;
4531 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4532                            NEONvqrshrnu>;
4533
4534 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4535 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4536                            NEONvqrshrnsu>;
4537
4538 //   VSRA     : Vector Shift Right and Accumulate
4539 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4540 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4541 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4542 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4543 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4544
4545 //   VSLI     : Vector Shift Left and Insert
4546 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4547
4548 //   VSRI     : Vector Shift Right and Insert
4549 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4550
4551 // Vector Absolute and Saturating Absolute.
4552
4553 //   VABS     : Vector Absolute Value
4554 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4555                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4556                            int_arm_neon_vabs>;
4557 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4558                         IIC_VUNAD, "vabs", "f32",
4559                         v2f32, v2f32, int_arm_neon_vabs>;
4560 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4561                         IIC_VUNAQ, "vabs", "f32",
4562                         v4f32, v4f32, int_arm_neon_vabs>;
4563
4564 //   VQABS    : Vector Saturating Absolute Value
4565 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4566                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4567                            int_arm_neon_vqabs>;
4568
4569 // Vector Negate.
4570
4571 def vnegd  : PatFrag<(ops node:$in),
4572                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4573 def vnegq  : PatFrag<(ops node:$in),
4574                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4575
4576 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4577   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4578         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4579         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4580 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4581   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4582         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4583         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4584
4585 //   VNEG     : Vector Negate (integer)
4586 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4587 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4588 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4589 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4590 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4591 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4592
4593 //   VNEG     : Vector Negate (floating-point)
4594 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4595                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4596                     "vneg", "f32", "$Vd, $Vm", "",
4597                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4598 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4599                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4600                     "vneg", "f32", "$Vd, $Vm", "",
4601                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4602
4603 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4604 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4605 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4606 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4607 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4608 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4609
4610 //   VQNEG    : Vector Saturating Negate
4611 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4612                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4613                            int_arm_neon_vqneg>;
4614
4615 // Vector Bit Counting Operations.
4616
4617 //   VCLS     : Vector Count Leading Sign Bits
4618 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4619                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4620                            int_arm_neon_vcls>;
4621 //   VCLZ     : Vector Count Leading Zeros
4622 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4623                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4624                            int_arm_neon_vclz>;
4625 //   VCNT     : Vector Count One Bits
4626 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4627                         IIC_VCNTiD, "vcnt", "8",
4628                         v8i8, v8i8, int_arm_neon_vcnt>;
4629 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4630                         IIC_VCNTiQ, "vcnt", "8",
4631                         v16i8, v16i8, int_arm_neon_vcnt>;
4632
4633 // Vector Swap
4634 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4635                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4636                      "vswp", "$Vd, $Vm", "", []>;
4637 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4638                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4639                      "vswp", "$Vd, $Vm", "", []>;
4640
4641 // Vector Move Operations.
4642
4643 //   VMOV     : Vector Move (Register)
4644 def : InstAlias<"vmov${p} $Vd, $Vm",
4645                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4646 def : InstAlias<"vmov${p} $Vd, $Vm",
4647                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4648
4649 //   VMOV     : Vector Move (Immediate)
4650
4651 let isReMaterializable = 1 in {
4652 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4653                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4654                          "vmov", "i8", "$Vd, $SIMM", "",
4655                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4656 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4657                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4658                          "vmov", "i8", "$Vd, $SIMM", "",
4659                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4660
4661 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4662                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4663                          "vmov", "i16", "$Vd, $SIMM", "",
4664                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4665   let Inst{9} = SIMM{9};
4666 }
4667
4668 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4669                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4670                          "vmov", "i16", "$Vd, $SIMM", "",
4671                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4672  let Inst{9} = SIMM{9};
4673 }
4674
4675 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4676                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4677                          "vmov", "i32", "$Vd, $SIMM", "",
4678                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4679   let Inst{11-8} = SIMM{11-8};
4680 }
4681
4682 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4683                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4684                          "vmov", "i32", "$Vd, $SIMM", "",
4685                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4686   let Inst{11-8} = SIMM{11-8};
4687 }
4688
4689 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4690                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4691                          "vmov", "i64", "$Vd, $SIMM", "",
4692                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4693 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4694                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4695                          "vmov", "i64", "$Vd, $SIMM", "",
4696                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4697
4698 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
4699                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4700                          "vmov", "f32", "$Vd, $SIMM", "",
4701                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
4702 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
4703                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4704                          "vmov", "f32", "$Vd, $SIMM", "",
4705                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
4706 } // isReMaterializable
4707
4708 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4709
4710 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4711                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4712                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
4713                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4714                                            imm:$lane))]> {
4715   let Inst{21}  = lane{2};
4716   let Inst{6-5} = lane{1-0};
4717 }
4718 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4719                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4720                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
4721                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4722                                            imm:$lane))]> {
4723   let Inst{21} = lane{1};
4724   let Inst{6}  = lane{0};
4725 }
4726 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4727                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4728                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
4729                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4730                                            imm:$lane))]> {
4731   let Inst{21}  = lane{2};
4732   let Inst{6-5} = lane{1-0};
4733 }
4734 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4735                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4736                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
4737                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4738                                            imm:$lane))]> {
4739   let Inst{21} = lane{1};
4740   let Inst{6}  = lane{0};
4741 }
4742 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4743                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
4744                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
4745                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4746                                            imm:$lane))]> {
4747   let Inst{21} = lane{0};
4748 }
4749 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4750 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4751           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4752                            (DSubReg_i8_reg imm:$lane))),
4753                      (SubReg_i8_lane imm:$lane))>;
4754 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4755           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4756                              (DSubReg_i16_reg imm:$lane))),
4757                      (SubReg_i16_lane imm:$lane))>;
4758 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4759           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4760                            (DSubReg_i8_reg imm:$lane))),
4761                      (SubReg_i8_lane imm:$lane))>;
4762 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4763           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4764                              (DSubReg_i16_reg imm:$lane))),
4765                      (SubReg_i16_lane imm:$lane))>;
4766 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4767           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4768                              (DSubReg_i32_reg imm:$lane))),
4769                      (SubReg_i32_lane imm:$lane))>;
4770 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4771           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4772                           (SSubReg_f32_reg imm:$src2))>;
4773 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4774           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4775                           (SSubReg_f32_reg imm:$src2))>;
4776 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4777 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4778 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4779           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4780
4781
4782 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4783
4784 let Constraints = "$src1 = $V" in {
4785 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4786                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
4787                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
4788                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4789                                            GPR:$R, imm:$lane))]> {
4790   let Inst{21}  = lane{2};
4791   let Inst{6-5} = lane{1-0};
4792 }
4793 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4794                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
4795                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
4796                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4797                                            GPR:$R, imm:$lane))]> {
4798   let Inst{21} = lane{1};
4799   let Inst{6}  = lane{0};
4800 }
4801 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4802                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
4803                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
4804                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4805                                            GPR:$R, imm:$lane))]> {
4806   let Inst{21} = lane{0};
4807 }
4808 }
4809 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4810           (v16i8 (INSERT_SUBREG QPR:$src1,
4811                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4812                                    (DSubReg_i8_reg imm:$lane))),
4813                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4814                   (DSubReg_i8_reg imm:$lane)))>;
4815 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4816           (v8i16 (INSERT_SUBREG QPR:$src1,
4817                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4818                                      (DSubReg_i16_reg imm:$lane))),
4819                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4820                   (DSubReg_i16_reg imm:$lane)))>;
4821 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4822           (v4i32 (INSERT_SUBREG QPR:$src1,
4823                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4824                                      (DSubReg_i32_reg imm:$lane))),
4825                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4826                   (DSubReg_i32_reg imm:$lane)))>;
4827
4828 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4829           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4830                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4831 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4832           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4833                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4834
4835 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4836 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4837 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4838           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4839
4840 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4841           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4842 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4843           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4844 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4845           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4846
4847 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4848           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4849 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4850           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4851 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4852           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4853
4854 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4855           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4856                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4857                          dsub_0)>;
4858 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4859           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4860                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4861                          dsub_0)>;
4862 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4863           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4864                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4865                          dsub_0)>;
4866
4867 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4868
4869 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4870   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4871           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4872           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4873 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4874   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4875           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4876           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4877
4878 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4879 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4880 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4881 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4882 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4883 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4884
4885 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
4886 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
4887
4888 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4889
4890 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4891               ValueType Ty, Operand IdxTy>
4892   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4893               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
4894               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4895
4896 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4897               ValueType ResTy, ValueType OpTy, Operand IdxTy>
4898   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4899               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
4900               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4901                                       VectorIndex32:$lane)))]>;
4902
4903 // Inst{19-16} is partially specified depending on the element size.
4904
4905 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
4906   bits<3> lane;
4907   let Inst{19-17} = lane{2-0};
4908 }
4909 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
4910   bits<2> lane;
4911   let Inst{19-18} = lane{1-0};
4912 }
4913 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
4914   bits<1> lane;
4915   let Inst{19} = lane{0};
4916 }
4917 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
4918   bits<3> lane;
4919   let Inst{19-17} = lane{2-0};
4920 }
4921 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
4922   bits<2> lane;
4923   let Inst{19-18} = lane{1-0};
4924 }
4925 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
4926   bits<1> lane;
4927   let Inst{19} = lane{0};
4928 }
4929
4930 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4931           (VDUPLN32d DPR:$Vm, imm:$lane)>;
4932
4933 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4934           (VDUPLN32q DPR:$Vm, imm:$lane)>;
4935
4936 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4937           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4938                                   (DSubReg_i8_reg imm:$lane))),
4939                            (SubReg_i8_lane imm:$lane)))>;
4940 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4941           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4942                                     (DSubReg_i16_reg imm:$lane))),
4943                             (SubReg_i16_lane imm:$lane)))>;
4944 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4945           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4946                                     (DSubReg_i32_reg imm:$lane))),
4947                             (SubReg_i32_lane imm:$lane)))>;
4948 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4949           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
4950                                    (DSubReg_i32_reg imm:$lane))),
4951                            (SubReg_i32_lane imm:$lane)))>;
4952
4953 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4954                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4955 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4956                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4957
4958 //   VMOVN    : Vector Narrowing Move
4959 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4960                          "vmovn", "i", trunc>;
4961 //   VQMOVN   : Vector Saturating Narrowing Move
4962 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4963                             "vqmovn", "s", int_arm_neon_vqmovns>;
4964 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4965                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4966 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4967                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4968 //   VMOVL    : Vector Lengthening Move
4969 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4970 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4971
4972 // Vector Conversions.
4973
4974 //   VCVT     : Vector Convert Between Floating-Point and Integers
4975 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4976                      v2i32, v2f32, fp_to_sint>;
4977 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4978                      v2i32, v2f32, fp_to_uint>;
4979 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4980                      v2f32, v2i32, sint_to_fp>;
4981 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4982                      v2f32, v2i32, uint_to_fp>;
4983
4984 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4985                      v4i32, v4f32, fp_to_sint>;
4986 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4987                      v4i32, v4f32, fp_to_uint>;
4988 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4989                      v4f32, v4i32, sint_to_fp>;
4990 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4991                      v4f32, v4i32, uint_to_fp>;
4992
4993 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4994 let DecoderMethod = "DecodeVCVTD" in {
4995 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4996                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4997 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4998                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4999 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5000                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
5001 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5002                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
5003 }
5004
5005 let DecoderMethod = "DecodeVCVTQ" in {
5006 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5007                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
5008 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5009                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
5010 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5011                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
5012 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5013                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
5014 }
5015
5016 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
5017 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
5018                         IIC_VUNAQ, "vcvt", "f16.f32",
5019                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
5020                 Requires<[HasNEON, HasFP16]>;
5021 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
5022                         IIC_VUNAQ, "vcvt", "f32.f16",
5023                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
5024                 Requires<[HasNEON, HasFP16]>;
5025
5026 // Vector Reverse.
5027
5028 //   VREV64   : Vector Reverse elements within 64-bit doublewords
5029
5030 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5031   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
5032         (ins DPR:$Vm), IIC_VMOVD,
5033         OpcodeStr, Dt, "$Vd, $Vm", "",
5034         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
5035 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5036   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
5037         (ins QPR:$Vm), IIC_VMOVQ,
5038         OpcodeStr, Dt, "$Vd, $Vm", "",
5039         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
5040
5041 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
5042 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
5043 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
5044 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
5045
5046 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
5047 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
5048 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
5049 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
5050
5051 //   VREV32   : Vector Reverse elements within 32-bit words
5052
5053 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5054   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
5055         (ins DPR:$Vm), IIC_VMOVD,
5056         OpcodeStr, Dt, "$Vd, $Vm", "",
5057         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
5058 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5059   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
5060         (ins QPR:$Vm), IIC_VMOVQ,
5061         OpcodeStr, Dt, "$Vd, $Vm", "",
5062         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
5063
5064 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
5065 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
5066
5067 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
5068 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
5069
5070 //   VREV16   : Vector Reverse elements within 16-bit halfwords
5071
5072 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5073   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
5074         (ins DPR:$Vm), IIC_VMOVD,
5075         OpcodeStr, Dt, "$Vd, $Vm", "",
5076         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
5077 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5078   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
5079         (ins QPR:$Vm), IIC_VMOVQ,
5080         OpcodeStr, Dt, "$Vd, $Vm", "",
5081         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
5082
5083 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
5084 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
5085
5086 // Other Vector Shuffles.
5087
5088 //  Aligned extractions: really just dropping registers
5089
5090 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
5091       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
5092              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
5093
5094 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
5095
5096 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
5097
5098 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
5099
5100 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
5101
5102 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
5103
5104
5105 //   VEXT     : Vector Extract
5106
5107 class VEXTd<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5108   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
5109         (ins DPR:$Vn, DPR:$Vm, immTy:$index), NVExtFrm,
5110         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5111         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
5112                                      (Ty DPR:$Vm), imm:$index)))]> {
5113   bits<4> index;
5114   let Inst{11-8} = index{3-0};
5115 }
5116
5117 class VEXTq<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5118   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
5119         (ins QPR:$Vn, QPR:$Vm, imm0_15:$index), NVExtFrm,
5120         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5121         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
5122                                      (Ty QPR:$Vm), imm:$index)))]> {
5123   bits<4> index;
5124   let Inst{11-8} = index{3-0};
5125 }
5126
5127 def VEXTd8  : VEXTd<"vext", "8",  v8i8, imm0_7> {
5128   let Inst{11-8} = index{3-0};
5129 }
5130 def VEXTd16 : VEXTd<"vext", "16", v4i16, imm0_3> {
5131   let Inst{11-9} = index{2-0};
5132   let Inst{8}    = 0b0;
5133 }
5134 def VEXTd32 : VEXTd<"vext", "32", v2i32, imm0_1> {
5135   let Inst{11-10} = index{1-0};
5136   let Inst{9-8}    = 0b00;
5137 }
5138 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
5139                            (v2f32 DPR:$Vm),
5140                            (i32 imm:$index))),
5141           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
5142
5143 def VEXTq8  : VEXTq<"vext", "8",  v16i8, imm0_15> {
5144   let Inst{11-8} = index{3-0};
5145 }
5146 def VEXTq16 : VEXTq<"vext", "16", v8i16, imm0_7> {
5147   let Inst{11-9} = index{2-0};
5148   let Inst{8}    = 0b0;
5149 }
5150 def VEXTq32 : VEXTq<"vext", "32", v4i32, imm0_3> {
5151   let Inst{11-10} = index{1-0};
5152   let Inst{9-8}    = 0b00;
5153 }
5154 def VEXTq64 : VEXTq<"vext", "64", v2i64, imm0_1> {
5155   let Inst{11} = index{0};
5156   let Inst{10-8}    = 0b000;
5157 }
5158 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
5159                            (v4f32 QPR:$Vm),
5160                            (i32 imm:$index))),
5161           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
5162
5163 //   VTRN     : Vector Transpose
5164
5165 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5166 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5167 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5168
5169 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5170 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5171 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5172
5173 //   VUZP     : Vector Unzip (Deinterleave)
5174
5175 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5176 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5177 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
5178
5179 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5180 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5181 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5182
5183 //   VZIP     : Vector Zip (Interleave)
5184
5185 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5186 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5187 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
5188
5189 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5190 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5191 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5192
5193 // Vector Table Lookup and Table Extension.
5194
5195 //   VTBL     : Vector Table Lookup
5196 let DecoderMethod = "DecodeTBLInstruction" in {
5197 def  VTBL1
5198   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5199         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5200         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5201         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5202 let hasExtraSrcRegAllocReq = 1 in {
5203 def  VTBL2
5204   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5205         (ins VecListTwoD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5206         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5207 def  VTBL3
5208   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5209         (ins VecListThreeD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5210         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5211 def  VTBL4
5212   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5213         (ins VecListFourD:$Vn, DPR:$Vm),
5214         NVTBLFrm, IIC_VTB4,
5215         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5216 } // hasExtraSrcRegAllocReq = 1
5217
5218 def  VTBL2Pseudo
5219   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
5220 def  VTBL3Pseudo
5221   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5222 def  VTBL4Pseudo
5223   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5224
5225 //   VTBX     : Vector Table Extension
5226 def  VTBX1
5227   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5228         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5229         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5230         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5231                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5232 let hasExtraSrcRegAllocReq = 1 in {
5233 def  VTBX2
5234   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5235         (ins DPR:$orig, VecListTwoD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5236         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd", []>;
5237 def  VTBX3
5238   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5239         (ins DPR:$orig, VecListThreeD:$Vn, DPR:$Vm),
5240         NVTBLFrm, IIC_VTBX3,
5241         "vtbx", "8", "$Vd, $Vn, $Vm",
5242         "$orig = $Vd", []>;
5243 def  VTBX4
5244   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd),
5245         (ins DPR:$orig, VecListFourD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5246         "vtbx", "8", "$Vd, $Vn, $Vm",
5247         "$orig = $Vd", []>;
5248 } // hasExtraSrcRegAllocReq = 1
5249
5250 def  VTBX2Pseudo
5251   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
5252                 IIC_VTBX2, "$orig = $dst", []>;
5253 def  VTBX3Pseudo
5254   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5255                 IIC_VTBX3, "$orig = $dst", []>;
5256 def  VTBX4Pseudo
5257   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5258                 IIC_VTBX4, "$orig = $dst", []>;
5259 } // DecoderMethod = "DecodeTBLInstruction"
5260
5261 //===----------------------------------------------------------------------===//
5262 // NEON instructions for single-precision FP math
5263 //===----------------------------------------------------------------------===//
5264
5265 class N2VSPat<SDNode OpNode, NeonI Inst>
5266   : NEONFPPat<(f32 (OpNode SPR:$a)),
5267               (EXTRACT_SUBREG
5268                (v2f32 (COPY_TO_REGCLASS (Inst
5269                 (INSERT_SUBREG
5270                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5271                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5272
5273 class N3VSPat<SDNode OpNode, NeonI Inst>
5274   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5275               (EXTRACT_SUBREG
5276                (v2f32 (COPY_TO_REGCLASS (Inst
5277                 (INSERT_SUBREG
5278                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5279                  SPR:$a, ssub_0),
5280                 (INSERT_SUBREG
5281                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5282                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5283
5284 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5285   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5286               (EXTRACT_SUBREG
5287                (v2f32 (COPY_TO_REGCLASS (Inst
5288                 (INSERT_SUBREG
5289                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5290                  SPR:$acc, ssub_0),
5291                 (INSERT_SUBREG
5292                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5293                  SPR:$a, ssub_0),
5294                 (INSERT_SUBREG
5295                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5296                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5297
5298 def : N3VSPat<fadd, VADDfd>;
5299 def : N3VSPat<fsub, VSUBfd>;
5300 def : N3VSPat<fmul, VMULfd>;
5301 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5302       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5303 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5304       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5305 def : N2VSPat<fabs, VABSfd>;
5306 def : N2VSPat<fneg, VNEGfd>;
5307 def : N3VSPat<NEONfmax, VMAXfd>;
5308 def : N3VSPat<NEONfmin, VMINfd>;
5309 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5310 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5311 def : N2VSPat<arm_sitof, VCVTs2fd>;
5312 def : N2VSPat<arm_uitof, VCVTu2fd>;
5313
5314 //===----------------------------------------------------------------------===//
5315 // Non-Instruction Patterns
5316 //===----------------------------------------------------------------------===//
5317
5318 // bit_convert
5319 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5320 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5321 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5322 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5323 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5324 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5325 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5326 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5327 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5328 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5329 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5330 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5331 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5332 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5333 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5334 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5335 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5336 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5337 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5338 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5339 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5340 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5341 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5342 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5343 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5344 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5345 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5346 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5347 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5348 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5349
5350 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5351 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5352 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5353 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5354 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5355 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5356 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5357 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5358 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5359 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5360 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5361 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5362 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5363 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5364 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5365 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5366 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5367 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5368 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5369 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5370 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5371 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5372 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5373 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5374 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5375 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5376 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5377 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5378 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5379 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
5380
5381
5382 //===----------------------------------------------------------------------===//
5383 // Assembler aliases
5384 //
5385
5386 def : VFP2InstAlias<"fmdhr${p} $Dd, $Rn",
5387                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 1, pred:$p)>;
5388 def : VFP2InstAlias<"fmdlr${p} $Dd, $Rn",
5389                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 0, pred:$p)>;
5390
5391
5392 // VADD two-operand aliases.
5393 def : NEONInstAlias<"vadd${p}.i8 $Vdn, $Vm",
5394                     (VADDv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5395 def : NEONInstAlias<"vadd${p}.i16 $Vdn, $Vm",
5396                     (VADDv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5397 def : NEONInstAlias<"vadd${p}.i32 $Vdn, $Vm",
5398                     (VADDv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5399 def : NEONInstAlias<"vadd${p}.i64 $Vdn, $Vm",
5400                     (VADDv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5401
5402 def : NEONInstAlias<"vadd${p}.i8 $Vdn, $Vm",
5403                     (VADDv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5404 def : NEONInstAlias<"vadd${p}.i16 $Vdn, $Vm",
5405                     (VADDv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5406 def : NEONInstAlias<"vadd${p}.i32 $Vdn, $Vm",
5407                     (VADDv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5408 def : NEONInstAlias<"vadd${p}.i64 $Vdn, $Vm",
5409                     (VADDv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5410
5411 def : NEONInstAlias<"vadd${p}.f32 $Vdn, $Vm",
5412                     (VADDfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5413 def : NEONInstAlias<"vadd${p}.f32 $Vdn, $Vm",
5414                     (VADDfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5415
5416 // VSUB two-operand aliases.
5417 def : NEONInstAlias<"vsub${p}.i8 $Vdn, $Vm",
5418                     (VSUBv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5419 def : NEONInstAlias<"vsub${p}.i16 $Vdn, $Vm",
5420                     (VSUBv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5421 def : NEONInstAlias<"vsub${p}.i32 $Vdn, $Vm",
5422                     (VSUBv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5423 def : NEONInstAlias<"vsub${p}.i64 $Vdn, $Vm",
5424                     (VSUBv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5425
5426 def : NEONInstAlias<"vsub${p}.i8 $Vdn, $Vm",
5427                     (VSUBv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5428 def : NEONInstAlias<"vsub${p}.i16 $Vdn, $Vm",
5429                     (VSUBv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5430 def : NEONInstAlias<"vsub${p}.i32 $Vdn, $Vm",
5431                     (VSUBv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5432 def : NEONInstAlias<"vsub${p}.i64 $Vdn, $Vm",
5433                     (VSUBv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5434
5435 def : NEONInstAlias<"vsub${p}.f32 $Vdn, $Vm",
5436                     (VSUBfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5437 def : NEONInstAlias<"vsub${p}.f32 $Vdn, $Vm",
5438                     (VSUBfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5439
5440 // VADDW two-operand aliases.
5441 def : NEONInstAlias<"vaddw${p}.s8 $Vdn, $Vm",
5442                     (VADDWsv8i16 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5443 def : NEONInstAlias<"vaddw${p}.s16 $Vdn, $Vm",
5444                     (VADDWsv4i32 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5445 def : NEONInstAlias<"vaddw${p}.s32 $Vdn, $Vm",
5446                     (VADDWsv2i64 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5447 def : NEONInstAlias<"vaddw${p}.u8 $Vdn, $Vm",
5448                     (VADDWuv8i16 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5449 def : NEONInstAlias<"vaddw${p}.u16 $Vdn, $Vm",
5450                     (VADDWuv4i32 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5451 def : NEONInstAlias<"vaddw${p}.u32 $Vdn, $Vm",
5452                     (VADDWuv2i64 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5453
5454 // VAND/VBIC/VEOR/VORR accept but do not require a type suffix.
5455 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5456                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5457 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5458                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5459 defm : VFPDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
5460                          (VBICd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5461 defm : VFPDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
5462                          (VBICq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5463 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5464                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5465 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5466                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5467 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5468                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5469 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5470                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5471 // ... two-operand aliases
5472 def : NEONInstAlias<"vand${p} $Vdn, $Vm",
5473                     (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5474 def : NEONInstAlias<"vand${p} $Vdn, $Vm",
5475                     (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5476 def : NEONInstAlias<"vbic${p} $Vdn, $Vm",
5477                     (VBICd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5478 def : NEONInstAlias<"vbic${p} $Vdn, $Vm",
5479                     (VBICq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5480 def : NEONInstAlias<"veor${p} $Vdn, $Vm",
5481                     (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5482 def : NEONInstAlias<"veor${p} $Vdn, $Vm",
5483                     (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5484 def : NEONInstAlias<"vorr${p} $Vdn, $Vm",
5485                     (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5486 def : NEONInstAlias<"vorr${p} $Vdn, $Vm",
5487                     (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5488
5489 defm : VFPDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
5490                          (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5491 defm : VFPDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
5492                          (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5493 defm : VFPDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
5494                          (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5495 defm : VFPDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
5496                          (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5497 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
5498                          (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5499 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
5500                          (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5501
5502 // VMUL two-operand aliases.
5503 def : NEONInstAlias<"vmul${p}.p8 $Qdn, $Qm",
5504                     (VMULpq QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5505 def : NEONInstAlias<"vmul${p}.i8 $Qdn, $Qm",
5506                     (VMULv16i8 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5507 def : NEONInstAlias<"vmul${p}.i16 $Qdn, $Qm",
5508                     (VMULv8i16 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5509 def : NEONInstAlias<"vmul${p}.i32 $Qdn, $Qm",
5510                     (VMULv4i32 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5511
5512 def : NEONInstAlias<"vmul${p}.p8 $Ddn, $Dm",
5513                     (VMULpd DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5514 def : NEONInstAlias<"vmul${p}.i8 $Ddn, $Dm",
5515                     (VMULv8i8 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5516 def : NEONInstAlias<"vmul${p}.i16 $Ddn, $Dm",
5517                     (VMULv4i16 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5518 def : NEONInstAlias<"vmul${p}.i32 $Ddn, $Dm",
5519                     (VMULv2i32 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5520
5521 def : NEONInstAlias<"vmul${p}.f32 $Qdn, $Qm",
5522                     (VMULfq QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5523 def : NEONInstAlias<"vmul${p}.f32 $Ddn, $Dm",
5524                     (VMULfd DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5525
5526 def : NEONInstAlias<"vmul${p}.i16 $Ddn, $Dm$lane",
5527                     (VMULslv4i16 DPR:$Ddn, DPR:$Ddn, DPR_8:$Dm,
5528                                  VectorIndex16:$lane, pred:$p)>;
5529 def : NEONInstAlias<"vmul${p}.i16 $Qdn, $Dm$lane",
5530                     (VMULslv8i16 QPR:$Qdn, QPR:$Qdn, DPR_8:$Dm,
5531                                  VectorIndex16:$lane, pred:$p)>;
5532
5533 def : NEONInstAlias<"vmul${p}.i32 $Ddn, $Dm$lane",
5534                     (VMULslv2i32 DPR:$Ddn, DPR:$Ddn, DPR_VFP2:$Dm,
5535                                  VectorIndex32:$lane, pred:$p)>;
5536 def : NEONInstAlias<"vmul${p}.i32 $Qdn, $Dm$lane",
5537                     (VMULslv4i32 QPR:$Qdn, QPR:$Qdn, DPR_VFP2:$Dm,
5538                                  VectorIndex32:$lane, pred:$p)>;
5539
5540 def : NEONInstAlias<"vmul${p}.f32 $Ddn, $Dm$lane",
5541                     (VMULslfd DPR:$Ddn, DPR:$Ddn, DPR_VFP2:$Dm,
5542                               VectorIndex32:$lane, pred:$p)>;
5543 def : NEONInstAlias<"vmul${p}.f32 $Qdn, $Dm$lane",
5544                     (VMULslfq QPR:$Qdn, QPR:$Qdn, DPR_VFP2:$Dm,
5545                               VectorIndex32:$lane, pred:$p)>;
5546
5547 // VQADD (register) two-operand aliases.
5548 def : NEONInstAlias<"vqadd${p}.s8 $Vdn, $Vm",
5549                     (VQADDsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5550 def : NEONInstAlias<"vqadd${p}.s16 $Vdn, $Vm",
5551                     (VQADDsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5552 def : NEONInstAlias<"vqadd${p}.s32 $Vdn, $Vm",
5553                     (VQADDsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5554 def : NEONInstAlias<"vqadd${p}.s64 $Vdn, $Vm",
5555                     (VQADDsv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5556 def : NEONInstAlias<"vqadd${p}.u8 $Vdn, $Vm",
5557                     (VQADDuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5558 def : NEONInstAlias<"vqadd${p}.u16 $Vdn, $Vm",
5559                     (VQADDuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5560 def : NEONInstAlias<"vqadd${p}.u32 $Vdn, $Vm",
5561                     (VQADDuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5562 def : NEONInstAlias<"vqadd${p}.u64 $Vdn, $Vm",
5563                     (VQADDuv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5564
5565 def : NEONInstAlias<"vqadd${p}.s8 $Vdn, $Vm",
5566                     (VQADDsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5567 def : NEONInstAlias<"vqadd${p}.s16 $Vdn, $Vm",
5568                     (VQADDsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5569 def : NEONInstAlias<"vqadd${p}.s32 $Vdn, $Vm",
5570                     (VQADDsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5571 def : NEONInstAlias<"vqadd${p}.s64 $Vdn, $Vm",
5572                     (VQADDsv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5573 def : NEONInstAlias<"vqadd${p}.u8 $Vdn, $Vm",
5574                     (VQADDuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5575 def : NEONInstAlias<"vqadd${p}.u16 $Vdn, $Vm",
5576                     (VQADDuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5577 def : NEONInstAlias<"vqadd${p}.u32 $Vdn, $Vm",
5578                     (VQADDuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5579 def : NEONInstAlias<"vqadd${p}.u64 $Vdn, $Vm",
5580                     (VQADDuv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5581
5582 // VSHL (immediate) two-operand aliases.
5583 def : NEONInstAlias<"vshl${p}.i8 $Vdn, $imm",
5584                     (VSHLiv8i8 DPR:$Vdn, DPR:$Vdn, imm0_7:$imm, pred:$p)>;
5585 def : NEONInstAlias<"vshl${p}.i16 $Vdn, $imm",
5586                     (VSHLiv4i16 DPR:$Vdn, DPR:$Vdn, imm0_15:$imm, pred:$p)>;
5587 def : NEONInstAlias<"vshl${p}.i32 $Vdn, $imm",
5588                     (VSHLiv2i32 DPR:$Vdn, DPR:$Vdn, imm0_31:$imm, pred:$p)>;
5589 def : NEONInstAlias<"vshl${p}.i64 $Vdn, $imm",
5590                     (VSHLiv1i64 DPR:$Vdn, DPR:$Vdn, imm0_63:$imm, pred:$p)>;
5591
5592 def : NEONInstAlias<"vshl${p}.i8 $Vdn, $imm",
5593                     (VSHLiv16i8 QPR:$Vdn, QPR:$Vdn, imm0_7:$imm, pred:$p)>;
5594 def : NEONInstAlias<"vshl${p}.i16 $Vdn, $imm",
5595                     (VSHLiv8i16 QPR:$Vdn, QPR:$Vdn, imm0_15:$imm, pred:$p)>;
5596 def : NEONInstAlias<"vshl${p}.i32 $Vdn, $imm",
5597                     (VSHLiv4i32 QPR:$Vdn, QPR:$Vdn, imm0_31:$imm, pred:$p)>;
5598 def : NEONInstAlias<"vshl${p}.i64 $Vdn, $imm",
5599                     (VSHLiv2i64 QPR:$Vdn, QPR:$Vdn, imm0_63:$imm, pred:$p)>;
5600
5601 // VSHL (register) two-operand aliases.
5602 def : NEONInstAlias<"vshl${p}.s8 $Vdn, $Vm",
5603                     (VSHLsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5604 def : NEONInstAlias<"vshl${p}.s16 $Vdn, $Vm",
5605                     (VSHLsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5606 def : NEONInstAlias<"vshl${p}.s32 $Vdn, $Vm",
5607                     (VSHLsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5608 def : NEONInstAlias<"vshl${p}.s64 $Vdn, $Vm",
5609                     (VSHLsv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5610 def : NEONInstAlias<"vshl${p}.u8 $Vdn, $Vm",
5611                     (VSHLuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5612 def : NEONInstAlias<"vshl${p}.u16 $Vdn, $Vm",
5613                     (VSHLuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5614 def : NEONInstAlias<"vshl${p}.u32 $Vdn, $Vm",
5615                     (VSHLuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5616 def : NEONInstAlias<"vshl${p}.u64 $Vdn, $Vm",
5617                     (VSHLuv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5618
5619 def : NEONInstAlias<"vshl${p}.s8 $Vdn, $Vm",
5620                     (VSHLsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5621 def : NEONInstAlias<"vshl${p}.s16 $Vdn, $Vm",
5622                     (VSHLsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5623 def : NEONInstAlias<"vshl${p}.s32 $Vdn, $Vm",
5624                     (VSHLsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5625 def : NEONInstAlias<"vshl${p}.s64 $Vdn, $Vm",
5626                     (VSHLsv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5627 def : NEONInstAlias<"vshl${p}.u8 $Vdn, $Vm",
5628                     (VSHLuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5629 def : NEONInstAlias<"vshl${p}.u16 $Vdn, $Vm",
5630                     (VSHLuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5631 def : NEONInstAlias<"vshl${p}.u32 $Vdn, $Vm",
5632                     (VSHLuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5633 def : NEONInstAlias<"vshl${p}.u64 $Vdn, $Vm",
5634                     (VSHLuv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5635
5636 // VSHL (immediate) two-operand aliases.
5637 def : NEONInstAlias<"vshr${p}.s8 $Vdn, $imm",
5638                     (VSHRsv8i8 DPR:$Vdn, DPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5639 def : NEONInstAlias<"vshr${p}.s16 $Vdn, $imm",
5640                     (VSHRsv4i16 DPR:$Vdn, DPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5641 def : NEONInstAlias<"vshr${p}.s32 $Vdn, $imm",
5642                     (VSHRsv2i32 DPR:$Vdn, DPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5643 def : NEONInstAlias<"vshr${p}.s64 $Vdn, $imm",
5644                     (VSHRsv1i64 DPR:$Vdn, DPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5645
5646 def : NEONInstAlias<"vshr${p}.s8 $Vdn, $imm",
5647                     (VSHRsv16i8 QPR:$Vdn, QPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5648 def : NEONInstAlias<"vshr${p}.s16 $Vdn, $imm",
5649                     (VSHRsv8i16 QPR:$Vdn, QPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5650 def : NEONInstAlias<"vshr${p}.s32 $Vdn, $imm",
5651                     (VSHRsv4i32 QPR:$Vdn, QPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5652 def : NEONInstAlias<"vshr${p}.s64 $Vdn, $imm",
5653                     (VSHRsv2i64 QPR:$Vdn, QPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5654
5655 def : NEONInstAlias<"vshr${p}.u8 $Vdn, $imm",
5656                     (VSHRuv8i8 DPR:$Vdn, DPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5657 def : NEONInstAlias<"vshr${p}.u16 $Vdn, $imm",
5658                     (VSHRuv4i16 DPR:$Vdn, DPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5659 def : NEONInstAlias<"vshr${p}.u32 $Vdn, $imm",
5660                     (VSHRuv2i32 DPR:$Vdn, DPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5661 def : NEONInstAlias<"vshr${p}.u64 $Vdn, $imm",
5662                     (VSHRuv1i64 DPR:$Vdn, DPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5663
5664 def : NEONInstAlias<"vshr${p}.u8 $Vdn, $imm",
5665                     (VSHRuv16i8 QPR:$Vdn, QPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5666 def : NEONInstAlias<"vshr${p}.u16 $Vdn, $imm",
5667                     (VSHRuv8i16 QPR:$Vdn, QPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5668 def : NEONInstAlias<"vshr${p}.u32 $Vdn, $imm",
5669                     (VSHRuv4i32 QPR:$Vdn, QPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5670 def : NEONInstAlias<"vshr${p}.u64 $Vdn, $imm",
5671                     (VSHRuv2i64 QPR:$Vdn, QPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5672
5673 // VLD1 single-lane pseudo-instructions. These need special handling for
5674 // the lane index that an InstAlias can't handle, so we use these instead.
5675 defm VLD1LNdAsm : NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr",
5676                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5677 defm VLD1LNdAsm : NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr",
5678                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5679 defm VLD1LNdAsm : NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr",
5680                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5681
5682 defm VLD1LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr!",
5683                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5684 defm VLD1LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr!",
5685                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5686 defm VLD1LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr!",
5687                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5688 defm VLD1LNdWB_register_Asm :
5689         NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5690                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5691                        rGPR:$Rm, pred:$p)>;
5692 defm VLD1LNdWB_register_Asm :
5693         NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5694                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
5695                        rGPR:$Rm, pred:$p)>;
5696 defm VLD1LNdWB_register_Asm :
5697         NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5698                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
5699                        rGPR:$Rm, pred:$p)>;
5700
5701
5702 // VST1 single-lane pseudo-instructions. These need special handling for
5703 // the lane index that an InstAlias can't handle, so we use these instead.
5704 defm VST1LNdAsm : NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr",
5705                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5706 defm VST1LNdAsm : NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr",
5707                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5708 defm VST1LNdAsm : NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr",
5709                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5710
5711 defm VST1LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr!",
5712                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5713 defm VST1LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr!",
5714                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5715 defm VST1LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr!",
5716                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5717 defm VST1LNdWB_register_Asm :
5718         NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5719                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5720                        rGPR:$Rm, pred:$p)>;
5721 defm VST1LNdWB_register_Asm :
5722         NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5723                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
5724                        rGPR:$Rm, pred:$p)>;
5725 defm VST1LNdWB_register_Asm :
5726         NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5727                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
5728                        rGPR:$Rm, pred:$p)>;
5729
5730 // VLD2 single-lane pseudo-instructions. These need special handling for
5731 // the lane index that an InstAlias can't handle, so we use these instead.
5732 defm VLD2LNdAsm : NEONDT8AsmPseudoInst<"vld2${p}", "$list, $addr",
5733                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5734 defm VLD2LNdAsm : NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr",
5735                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5736 defm VLD2LNdAsm : NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr",
5737                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5738
5739 defm VLD2LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vld2${p}", "$list, $addr!",
5740                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5741 defm VLD2LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr!",
5742                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5743 defm VLD2LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr!",
5744                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5745 defm VLD2LNdWB_register_Asm :
5746         NEONDT8AsmPseudoInst<"vld2${p}", "$list, $addr, $Rm",
5747                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
5748                        rGPR:$Rm, pred:$p)>;
5749 defm VLD2LNdWB_register_Asm :
5750         NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr, $Rm",
5751                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
5752                        rGPR:$Rm, pred:$p)>;
5753 defm VLD2LNdWB_register_Asm :
5754         NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr, $Rm",
5755                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
5756                        rGPR:$Rm, pred:$p)>;
5757
5758
5759 // VST2 single-lane pseudo-instructions. These need special handling for
5760 // the lane index that an InstAlias can't handle, so we use these instead.
5761 defm VST2LNdAsm : NEONDT8AsmPseudoInst<"vst2${p}", "$list, $addr",
5762                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5763 defm VST2LNdAsm : NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr",
5764                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5765 defm VST2LNdAsm : NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr",
5766                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5767
5768 defm VST2LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vst2${p}", "$list, $addr!",
5769                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5770 defm VST2LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr!",
5771                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5772 defm VST2LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr!",
5773                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5774 defm VST2LNdWB_register_Asm :
5775         NEONDT8AsmPseudoInst<"vst2${p}", "$list, $addr, $Rm",
5776                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
5777                        rGPR:$Rm, pred:$p)>;
5778 defm VST2LNdWB_register_Asm :
5779         NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr, $Rm",
5780                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
5781                        rGPR:$Rm, pred:$p)>;
5782 defm VST2LNdWB_register_Asm :
5783         NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr, $Rm",
5784                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
5785                        rGPR:$Rm, pred:$p)>;
5786
5787 // VMOV takes an optional datatype suffix
5788 defm : VFPDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
5789                          (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
5790 defm : VFPDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
5791                          (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
5792
5793 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
5794 // D-register versions.
5795 def : NEONInstAlias<"vcle${p}.s8 $Dd, $Dn, $Dm",
5796                     (VCGEsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5797 def : NEONInstAlias<"vcle${p}.s16 $Dd, $Dn, $Dm",
5798                     (VCGEsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5799 def : NEONInstAlias<"vcle${p}.s32 $Dd, $Dn, $Dm",
5800                     (VCGEsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5801 def : NEONInstAlias<"vcle${p}.u8 $Dd, $Dn, $Dm",
5802                     (VCGEuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5803 def : NEONInstAlias<"vcle${p}.u16 $Dd, $Dn, $Dm",
5804                     (VCGEuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5805 def : NEONInstAlias<"vcle${p}.u32 $Dd, $Dn, $Dm",
5806                     (VCGEuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5807 def : NEONInstAlias<"vcle${p}.f32 $Dd, $Dn, $Dm",
5808                     (VCGEfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5809 // Q-register versions.
5810 def : NEONInstAlias<"vcle${p}.s8 $Qd, $Qn, $Qm",
5811                     (VCGEsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5812 def : NEONInstAlias<"vcle${p}.s16 $Qd, $Qn, $Qm",
5813                     (VCGEsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5814 def : NEONInstAlias<"vcle${p}.s32 $Qd, $Qn, $Qm",
5815                     (VCGEsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5816 def : NEONInstAlias<"vcle${p}.u8 $Qd, $Qn, $Qm",
5817                     (VCGEuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5818 def : NEONInstAlias<"vcle${p}.u16 $Qd, $Qn, $Qm",
5819                     (VCGEuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5820 def : NEONInstAlias<"vcle${p}.u32 $Qd, $Qn, $Qm",
5821                     (VCGEuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5822 def : NEONInstAlias<"vcle${p}.f32 $Qd, $Qn, $Qm",
5823                     (VCGEfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5824
5825 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
5826 // D-register versions.
5827 def : NEONInstAlias<"vclt${p}.s8 $Dd, $Dn, $Dm",
5828                     (VCGTsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5829 def : NEONInstAlias<"vclt${p}.s16 $Dd, $Dn, $Dm",
5830                     (VCGTsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5831 def : NEONInstAlias<"vclt${p}.s32 $Dd, $Dn, $Dm",
5832                     (VCGTsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5833 def : NEONInstAlias<"vclt${p}.u8 $Dd, $Dn, $Dm",
5834                     (VCGTuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5835 def : NEONInstAlias<"vclt${p}.u16 $Dd, $Dn, $Dm",
5836                     (VCGTuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5837 def : NEONInstAlias<"vclt${p}.u32 $Dd, $Dn, $Dm",
5838                     (VCGTuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5839 def : NEONInstAlias<"vclt${p}.f32 $Dd, $Dn, $Dm",
5840                     (VCGTfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5841 // Q-register versions.
5842 def : NEONInstAlias<"vclt${p}.s8 $Qd, $Qn, $Qm",
5843                     (VCGTsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5844 def : NEONInstAlias<"vclt${p}.s16 $Qd, $Qn, $Qm",
5845                     (VCGTsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5846 def : NEONInstAlias<"vclt${p}.s32 $Qd, $Qn, $Qm",
5847                     (VCGTsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5848 def : NEONInstAlias<"vclt${p}.u8 $Qd, $Qn, $Qm",
5849                     (VCGTuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5850 def : NEONInstAlias<"vclt${p}.u16 $Qd, $Qn, $Qm",
5851                     (VCGTuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5852 def : NEONInstAlias<"vclt${p}.u32 $Qd, $Qn, $Qm",
5853                     (VCGTuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5854 def : NEONInstAlias<"vclt${p}.f32 $Qd, $Qn, $Qm",
5855                     (VCGTfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5856
5857 // Two-operand variants for VEXT
5858 def : NEONInstAlias<"vext${p}.8 $Vdn, $Vm, $imm",
5859                   (VEXTd8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_7:$imm, pred:$p)>;
5860 def : NEONInstAlias<"vext${p}.16 $Vdn, $Vm, $imm",
5861                   (VEXTd16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_3:$imm, pred:$p)>;
5862 def : NEONInstAlias<"vext${p}.32 $Vdn, $Vm, $imm",
5863                   (VEXTd32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_1:$imm, pred:$p)>;
5864
5865 def : NEONInstAlias<"vext${p}.8 $Vdn, $Vm, $imm",
5866                   (VEXTq8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_15:$imm, pred:$p)>;
5867 def : NEONInstAlias<"vext${p}.16 $Vdn, $Vm, $imm",
5868                   (VEXTq16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_7:$imm, pred:$p)>;
5869 def : NEONInstAlias<"vext${p}.32 $Vdn, $Vm, $imm",
5870                   (VEXTq32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_3:$imm, pred:$p)>;
5871 def : NEONInstAlias<"vext${p}.64 $Vdn, $Vm, $imm",
5872                   (VEXTq64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_1:$imm, pred:$p)>;
5873
5874 // Two-operand variants for VQDMULH
5875 def : NEONInstAlias<"vqdmulh${p}.s16 $Vdn, $Vm",
5876                     (VQDMULHv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5877 def : NEONInstAlias<"vqdmulh${p}.s32 $Vdn, $Vm",
5878                     (VQDMULHv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5879
5880 def : NEONInstAlias<"vqdmulh${p}.s16 $Vdn, $Vm",
5881                     (VQDMULHv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5882 def : NEONInstAlias<"vqdmulh${p}.s32 $Vdn, $Vm",
5883                     (VQDMULHv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5884
5885 // Two-operand variants for VMAX.
5886 def : NEONInstAlias<"vmax${p}.s8 $Vdn, $Vm",
5887                     (VMAXsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5888 def : NEONInstAlias<"vmax${p}.s16 $Vdn, $Vm",
5889                     (VMAXsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5890 def : NEONInstAlias<"vmax${p}.s32 $Vdn, $Vm",
5891                     (VMAXsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5892 def : NEONInstAlias<"vmax${p}.u8 $Vdn, $Vm",
5893                     (VMAXuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5894 def : NEONInstAlias<"vmax${p}.u16 $Vdn, $Vm",
5895                     (VMAXuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5896 def : NEONInstAlias<"vmax${p}.u32 $Vdn, $Vm",
5897                     (VMAXuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5898 def : NEONInstAlias<"vmax${p}.f32 $Vdn, $Vm",
5899                     (VMAXfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5900
5901 def : NEONInstAlias<"vmax${p}.s8 $Vdn, $Vm",
5902                     (VMAXsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5903 def : NEONInstAlias<"vmax${p}.s16 $Vdn, $Vm",
5904                     (VMAXsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5905 def : NEONInstAlias<"vmax${p}.s32 $Vdn, $Vm",
5906                     (VMAXsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5907 def : NEONInstAlias<"vmax${p}.u8 $Vdn, $Vm",
5908                     (VMAXuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5909 def : NEONInstAlias<"vmax${p}.u16 $Vdn, $Vm",
5910                     (VMAXuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5911 def : NEONInstAlias<"vmax${p}.u32 $Vdn, $Vm",
5912                     (VMAXuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5913 def : NEONInstAlias<"vmax${p}.f32 $Vdn, $Vm",
5914                     (VMAXfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5915
5916 // Two-operand variants for VMIN.
5917 def : NEONInstAlias<"vmin${p}.s8 $Vdn, $Vm",
5918                     (VMINsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5919 def : NEONInstAlias<"vmin${p}.s16 $Vdn, $Vm",
5920                     (VMINsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5921 def : NEONInstAlias<"vmin${p}.s32 $Vdn, $Vm",
5922                     (VMINsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5923 def : NEONInstAlias<"vmin${p}.u8 $Vdn, $Vm",
5924                     (VMINuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5925 def : NEONInstAlias<"vmin${p}.u16 $Vdn, $Vm",
5926                     (VMINuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5927 def : NEONInstAlias<"vmin${p}.u32 $Vdn, $Vm",
5928                     (VMINuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5929 def : NEONInstAlias<"vmin${p}.f32 $Vdn, $Vm",
5930                     (VMINfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5931
5932 def : NEONInstAlias<"vmin${p}.s8 $Vdn, $Vm",
5933                     (VMINsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5934 def : NEONInstAlias<"vmin${p}.s16 $Vdn, $Vm",
5935                     (VMINsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5936 def : NEONInstAlias<"vmin${p}.s32 $Vdn, $Vm",
5937                     (VMINsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5938 def : NEONInstAlias<"vmin${p}.u8 $Vdn, $Vm",
5939                     (VMINuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5940 def : NEONInstAlias<"vmin${p}.u16 $Vdn, $Vm",
5941                     (VMINuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5942 def : NEONInstAlias<"vmin${p}.u32 $Vdn, $Vm",
5943                     (VMINuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5944 def : NEONInstAlias<"vmin${p}.f32 $Vdn, $Vm",
5945                     (VMINfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5946
5947 // Two-operand variants for VPADD.
5948 def : NEONInstAlias<"vpadd${p}.i8 $Vdn, $Vm",
5949                     (VPADDi8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5950 def : NEONInstAlias<"vpadd${p}.i16 $Vdn, $Vm",
5951                     (VPADDi16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5952 def : NEONInstAlias<"vpadd${p}.i32 $Vdn, $Vm",
5953                     (VPADDi32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5954 def : NEONInstAlias<"vpadd${p}.f32 $Vdn, $Vm",
5955                     (VPADDf DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5956
5957 // "vmov Rd, #-imm" can be handled via "vmvn".
5958 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
5959                     (VMVNv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
5960 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
5961                     (VMVNv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
5962 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
5963                     (VMOVv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
5964 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
5965                     (VMOVv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
5966
5967 // 'gas' compatibility aliases for quad-word instructions. Strictly speaking,
5968 // these should restrict to just the Q register variants, but the register
5969 // classes are enough to match correctly regardless, so we keep it simple
5970 // and just use MnemonicAlias.
5971 def : NEONMnemonicAlias<"vbicq", "vbic">;
5972 def : NEONMnemonicAlias<"vandq", "vand">;
5973 def : NEONMnemonicAlias<"veorq", "veor">;
5974 def : NEONMnemonicAlias<"vorrq", "vorr">;
5975
5976 def : NEONMnemonicAlias<"vmovq", "vmov">;
5977 def : NEONMnemonicAlias<"vmvnq", "vmvn">;
5978 // Explicit versions for floating point so that the FPImm variants get
5979 // handled early. The parser gets confused otherwise.
5980 def : NEONMnemonicAlias<"vmovq.f32", "vmov.f32">;
5981 def : NEONMnemonicAlias<"vmovq.f64", "vmov.f64">;
5982
5983 def : NEONMnemonicAlias<"vaddq", "vadd">;
5984 def : NEONMnemonicAlias<"vsubq", "vsub">;
5985
5986 def : NEONMnemonicAlias<"vminq", "vmin">;
5987 def : NEONMnemonicAlias<"vmaxq", "vmax">;
5988
5989 def : NEONMnemonicAlias<"vmulq", "vmul">;
5990
5991 def : NEONMnemonicAlias<"vabsq", "vabs">;
5992
5993 def : NEONMnemonicAlias<"vshlq", "vshl">;
5994 def : NEONMnemonicAlias<"vshrq", "vshr">;
5995
5996 def : NEONMnemonicAlias<"vcvtq", "vcvt">;
5997
5998 def : NEONMnemonicAlias<"vcleq", "vcle">;
5999 def : NEONMnemonicAlias<"vceqq", "vceq">;