lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvduplaneq : SDNode<"ARMISD::VDUPLANEQ",
  69                            SDTypeProfile<1, 2, [SDTCisVT<2, i32>]>>;
  70
  71 def SDTARMVLD2    : SDTypeProfile<2, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<2>]>;
  72 def SDTARMVLD3    : SDTypeProfile<3, 1, [SDTCisSameAs<0, 1>,
  73                                          SDTCisSameAs<0, 2>, SDTCisPtrTy<3>]>;
  74 def SDTARMVLD4    : SDTypeProfile<4, 1, [SDTCisSameAs<0, 1>,
  75                                          SDTCisSameAs<0, 2>,
  76                                          SDTCisSameAs<0, 3>, SDTCisPtrTy<4>]>;
  77 def NEONvld2d     : SDNode<"ARMISD::VLD2D", SDTARMVLD2,
  78                            [SDNPHasChain, SDNPMayLoad]>;
  79 def NEONvld3d     : SDNode<"ARMISD::VLD3D", SDTARMVLD3,
  80                            [SDNPHasChain, SDNPMayLoad]>;
  81 def NEONvld4d     : SDNode<"ARMISD::VLD4D", SDTARMVLD4,
  82                            [SDNPHasChain, SDNPMayLoad]>;
  83
  84 //===----------------------------------------------------------------------===//
  85 // NEON operand definitions
  86 //===----------------------------------------------------------------------===//
  87
  88 // addrmode_neonldstm := reg
  89 //
  90 /* TODO: Take advantage of vldm.
  91 def addrmode_neonldstm : Operand<i32>,
  92                 ComplexPattern<i32, 2, "SelectAddrModeNeonLdStM", []> {
  93   let PrintMethod = "printAddrNeonLdStMOperand";
  94   let MIOperandInfo = (ops GPR, i32imm);
  95 }
  96 */
  97
  98 //===----------------------------------------------------------------------===//
  99 // NEON load / store instructions
 100 //===----------------------------------------------------------------------===//
 101
 102 /* TODO: Take advantage of vldm.
 103 let mayLoad = 1 in {
 104 def VLDMD : NI<(outs),
 105                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 106                NoItinerary,
 107                "vldm${addr:submode} ${addr:base}, $dst1",
 108                []> {
 109   let Inst{27-25} = 0b110;
 110   let Inst{20}    = 1;
 111   let Inst{11-9}  = 0b101;
 112 }
 113
 114 def VLDMS : NI<(outs),
 115                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 116                NoItinerary,
 117                "vldm${addr:submode} ${addr:base}, $dst1",
 118                []> {
 119   let Inst{27-25} = 0b110;
 120   let Inst{20}    = 1;
 121   let Inst{11-9}  = 0b101;
 122 }
 123 }
 124 */
 125
 126 // Use vldmia to load a Q register as a D register pair.
 127 def VLDRQ : NI<(outs QPR:$dst), (ins GPR:$addr),
 128                NoItinerary,
 129                "vldmia $addr, ${dst:dregpair}",
 130                [(set QPR:$dst, (v2f64 (load GPR:$addr)))]> {
 131   let Inst{27-25} = 0b110;
 132   let Inst{24}    = 0; // P bit
 133   let Inst{23}    = 1; // U bit
 134   let Inst{20}    = 1;
 135   let Inst{11-9}  = 0b101;
 136 }
 137
 138 // Use vstmia to store a Q register as a D register pair.
 139 def VSTRQ : NI<(outs), (ins QPR:$src, GPR:$addr),
 140                NoItinerary,
 141                "vstmia $addr, ${src:dregpair}",
 142                [(store (v2f64 QPR:$src), GPR:$addr)]> {
 143   let Inst{27-25} = 0b110;
 144   let Inst{24}    = 0; // P bit
 145   let Inst{23}    = 1; // U bit
 146   let Inst{20}    = 0;
 147   let Inst{11-9}  = 0b101;
 148 }
 149
 150
 151 //   VLD1     : Vector Load (multiple single elements)
 152 class VLD1D<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 153   : NLdSt<(outs DPR:$dst), (ins addrmode6:$addr),
 154           NoItinerary,
 155           !strconcat(OpcodeStr, "\t\\{$dst\\}, $addr"),
 156           [(set DPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 157 class VLD1Q<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 158   : NLdSt<(outs QPR:$dst), (ins addrmode6:$addr),
 159           NoItinerary,
 160           !strconcat(OpcodeStr, "\t${dst:dregpair}, $addr"),
 161           [(set QPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 162
 163 def  VLD1d8   : VLD1D<"vld1.8",  v8i8,  int_arm_neon_vld1i>;
 164 def  VLD1d16  : VLD1D<"vld1.16", v4i16, int_arm_neon_vld1i>;
 165 def  VLD1d32  : VLD1D<"vld1.32", v2i32, int_arm_neon_vld1i>;
 166 def  VLD1df   : VLD1D<"vld1.32", v2f32, int_arm_neon_vld1f>;
 167 def  VLD1d64  : VLD1D<"vld1.64", v1i64, int_arm_neon_vld1i>;
 168
 169 def  VLD1q8   : VLD1Q<"vld1.8",  v16i8, int_arm_neon_vld1i>;
 170 def  VLD1q16  : VLD1Q<"vld1.16", v8i16, int_arm_neon_vld1i>;
 171 def  VLD1q32  : VLD1Q<"vld1.32", v4i32, int_arm_neon_vld1i>;
 172 def  VLD1qf   : VLD1Q<"vld1.32", v4f32, int_arm_neon_vld1f>;
 173 def  VLD1q64  : VLD1Q<"vld1.64", v2i64, int_arm_neon_vld1i>;
 174
 175 //   VST1     : Vector Store (multiple single elements)
 176 class VST1D<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 177   : NLdSt<(outs), (ins addrmode6:$addr, DPR:$src),
 178           NoItinerary,
 179           !strconcat(OpcodeStr, "\t\\{$src\\}, $addr"),
 180           [(IntOp addrmode6:$addr, (Ty DPR:$src))]>;
 181 class VST1Q<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 182   : NLdSt<(outs), (ins addrmode6:$addr, QPR:$src),
 183           NoItinerary,
 184           !strconcat(OpcodeStr, "\t${src:dregpair}, $addr"),
 185           [(IntOp addrmode6:$addr, (Ty QPR:$src))]>;
 186
 187 def  VST1d8   : VST1D<"vst1.8",  v8i8,  int_arm_neon_vst1i>;
 188 def  VST1d16  : VST1D<"vst1.16", v4i16, int_arm_neon_vst1i>;
 189 def  VST1d32  : VST1D<"vst1.32", v2i32, int_arm_neon_vst1i>;
 190 def  VST1df   : VST1D<"vst1.32", v2f32, int_arm_neon_vst1f>;
 191 def  VST1d64  : VST1D<"vst1.64", v1i64, int_arm_neon_vst1i>;
 192
 193 def  VST1q8   : VST1Q<"vst1.8",  v16i8, int_arm_neon_vst1i>;
 194 def  VST1q16  : VST1Q<"vst1.16", v8i16, int_arm_neon_vst1i>;
 195 def  VST1q32  : VST1Q<"vst1.32", v4i32, int_arm_neon_vst1i>;
 196 def  VST1qf   : VST1Q<"vst1.32", v4f32, int_arm_neon_vst1f>;
 197 def  VST1q64  : VST1Q<"vst1.64", v2i64, int_arm_neon_vst1i>;
 198
 199 //   VLD2     : Vector Load (multiple 2-element structures)
 200 class VLD2D<string OpcodeStr>
 201   : NLdSt<(outs DPR:$dst1, DPR:$dst2), (ins addrmode6:$addr),
 202           NoItinerary,
 203           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2\\}, $addr"), []>;
 204
 205 def  VLD2d8   : VLD2D<"vld2.8">;
 206 def  VLD2d16  : VLD2D<"vld2.16">;
 207 def  VLD2d32  : VLD2D<"vld2.32">;
 208
 209 //   VLD3     : Vector Load (multiple 3-element structures)
 210 class VLD3D<string OpcodeStr>
 211   : NLdSt<(outs DPR:$dst1, DPR:$dst2, DPR:$dst3), (ins addrmode6:$addr),
 212           NoItinerary,
 213           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3\\}, $addr"), []>;
 214
 215 def  VLD3d8   : VLD3D<"vld3.8">;
 216 def  VLD3d16  : VLD3D<"vld3.16">;
 217 def  VLD3d32  : VLD3D<"vld3.32">;
 218
 219 //   VLD4     : Vector Load (multiple 4-element structures)
 220 class VLD4D<string OpcodeStr>
 221   : NLdSt<(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 222           (ins addrmode6:$addr),
 223           NoItinerary,
 224           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr"), []>;
 225
 226 def  VLD4d8   : VLD4D<"vld4.8">;
 227 def  VLD4d16  : VLD4D<"vld4.16">;
 228 def  VLD4d32  : VLD4D<"vld4.32">;
 229
 230
 231 //===----------------------------------------------------------------------===//
 232 // NEON pattern fragments
 233 //===----------------------------------------------------------------------===//
 234
 235 // Extract D sub-registers of Q registers.
 236 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 237 def SubReg_i8_reg  : SDNodeXForm<imm, [{
 238   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 239 }]>;
 240 def SubReg_i16_reg : SDNodeXForm<imm, [{
 241   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 242 }]>;
 243 def SubReg_i32_reg : SDNodeXForm<imm, [{
 244   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 245 }]>;
 246 def SubReg_f64_reg : SDNodeXForm<imm, [{
 247   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 248 }]>;
 249
 250 // Translate lane numbers from Q registers to D subregs.
 251 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 252   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 253 }]>;
 254 def SubReg_i16_lane : SDNodeXForm<imm, [{
 255   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 256 }]>;
 257 def SubReg_i32_lane : SDNodeXForm<imm, [{
 258   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 259 }]>;
 260
 261 //===----------------------------------------------------------------------===//
 262 // Instruction Classes
 263 //===----------------------------------------------------------------------===//
 264
 265 // Basic 2-register operations, both double- and quad-register.
 266 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 267            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 268            ValueType ResTy, ValueType OpTy, SDNode OpNode>
 269   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 270         (ins DPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 271         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 272 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 273            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 274            ValueType ResTy, ValueType OpTy, SDNode OpNode>
 275   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 276         (ins QPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 277         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 278
 279 // Basic 2-register intrinsics, both double- and quad-register.
 280 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 281               bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 282               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 283   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 284         (ins DPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 285         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 286 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 287               bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 288               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 289   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 290         (ins QPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 291         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 292
 293 // Basic 2-register operations, scalar single-precision
 294 class N2VDInts<SDNode OpNode, NeonI Inst>
 295   : NEONFPPat<(f32 (OpNode SPR:$a)),
 296               (EXTRACT_SUBREG (COPY_TO_REGCLASS
 297                   (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
 298                                         SPR:$a, arm_ssubreg_0)),
 299                                DPR_VFP2),
 300                arm_ssubreg_0)>;
 301
 302 // Narrow 2-register intrinsics.
 303 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 304               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 305               string OpcodeStr, ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 306   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 307         (ins QPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 308         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 309
 310 // Long 2-register intrinsics.  (This is currently only used for VMOVL and is
 311 // derived from N2VImm instead of N2V because of the way the size is encoded.)
 312 class N2VLInt<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 313               bit op6, bit op4, string OpcodeStr, ValueType TyQ, ValueType TyD,
 314               Intrinsic IntOp>
 315   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4, (outs QPR:$dst),
 316         (ins DPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 317         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 318
 319 // Basic 3-register operations, both double- and quad-register.
 320 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 321            string OpcodeStr, ValueType ResTy, ValueType OpTy,
 322            SDNode OpNode, bit Commutable>
 323   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 324         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), NoItinerary,
 325         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 326         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 327   let isCommutable = Commutable;
 328 }
 329 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 330            string OpcodeStr, ValueType ResTy, ValueType OpTy,
 331            SDNode OpNode, bit Commutable>
 332   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 333         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), NoItinerary,
 334         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 335         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 336   let isCommutable = Commutable;
 337 }
 338
 339 // Basic 3-register operations, scalar single-precision
 340 class N3VDs<SDNode OpNode, NeonI Inst>
 341   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
 342               (EXTRACT_SUBREG (COPY_TO_REGCLASS
 343                   (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
 344                                         SPR:$a, arm_ssubreg_0),
 345                         (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
 346                                         SPR:$b, arm_ssubreg_0)),
 347                                DPR_VFP2),
 348                arm_ssubreg_0)>;
 349
 350 // Basic 3-register intrinsics, both double- and quad-register.
 351 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 352               string OpcodeStr, ValueType ResTy, ValueType OpTy,
 353               Intrinsic IntOp, bit Commutable>
 354   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 355         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), NoItinerary,
 356         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 357         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 358   let isCommutable = Commutable;
 359 }
 360 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 361               string OpcodeStr, ValueType ResTy, ValueType OpTy,
 362               Intrinsic IntOp, bit Commutable>
 363   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 364         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), NoItinerary,
 365         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 366         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 367   let isCommutable = Commutable;
 368 }
 369
 370 // Multiply-Add/Sub operations, both double- and quad-register.
 371 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 372                 string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode OpNode>
 373   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 374         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), NoItinerary,
 375         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 376         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
 377                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
 378 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 379                 string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode OpNode>
 380   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 381         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), NoItinerary,
 382         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 383         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
 384                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
 385
 386 // Multiply-Add/Sub operations, scalar single-precision
 387 class N3VDMulOps<SDNode MulNode, SDNode OpNode, NeonI Inst>
 388   : NEONFPPat<(f32 (OpNode SPR:$acc,
 389                        (f32 (MulNode SPR:$a, SPR:$b)))),
 390               (EXTRACT_SUBREG (COPY_TO_REGCLASS
 391                   (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
 392                                         SPR:$acc, arm_ssubreg_0),
 393                         (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
 394                                         SPR:$a, arm_ssubreg_0),
 395                         (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
 396                                         SPR:$b, arm_ssubreg_0)),
 397                                DPR_VFP2),
 398                arm_ssubreg_0)>;
 399
 400 // Neon 3-argument intrinsics, both double- and quad-register.
 401 // The destination register is also used as the first source operand register.
 402 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 403                string OpcodeStr, ValueType ResTy, ValueType OpTy,
 404                Intrinsic IntOp>
 405   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 406         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), NoItinerary,
 407         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 408         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
 409                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
 410 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 411                string OpcodeStr, ValueType ResTy, ValueType OpTy,
 412                Intrinsic IntOp>
 413   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 414         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), NoItinerary,
 415         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 416         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
 417                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
 418
 419 // Neon Long 3-argument intrinsic.  The destination register is
 420 // a quad-register and is also used as the first source operand register.
 421 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 422                string OpcodeStr, ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 423   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 424         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), NoItinerary,
 425         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 426         [(set QPR:$dst,
 427           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
 428
 429 // Narrowing 3-register intrinsics.
 430 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 431               string OpcodeStr, ValueType TyD, ValueType TyQ,
 432               Intrinsic IntOp, bit Commutable>
 433   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 434         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), NoItinerary,
 435         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 436         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
 437   let isCommutable = Commutable;
 438 }
 439
 440 // Long 3-register intrinsics.
 441 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 442               string OpcodeStr, ValueType TyQ, ValueType TyD,
 443               Intrinsic IntOp, bit Commutable>
 444   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 445         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), NoItinerary,
 446         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 447         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
 448   let isCommutable = Commutable;
 449 }
 450
 451 // Wide 3-register intrinsics.
 452 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 453               string OpcodeStr, ValueType TyQ, ValueType TyD,
 454               Intrinsic IntOp, bit Commutable>
 455   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 456         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), NoItinerary,
 457         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 458         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
 459   let isCommutable = Commutable;
 460 }
 461
 462 // Pairwise long 2-register intrinsics, both double- and quad-register.
 463 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 464                 bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 465                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 466   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 467         (ins DPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 468         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 469 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 470                 bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 471                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 472   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 473         (ins QPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 474         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 475
 476 // Pairwise long 2-register accumulate intrinsics,
 477 // both double- and quad-register.
 478 // The destination register is also used as the first source operand register.
 479 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 480                  bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 481                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 482   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 483         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), NoItinerary,
 484         !strconcat(OpcodeStr, "\t$dst, $src2"), "$src1 = $dst",
 485         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
 486 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 487                  bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 488                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 489   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
 490         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), NoItinerary,
 491         !strconcat(OpcodeStr, "\t$dst, $src2"), "$src1 = $dst",
 492         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
 493
 494 // Shift by immediate,
 495 // both double- and quad-register.
 496 class N2VDSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 497              bit op4, string OpcodeStr, ValueType Ty, SDNode OpNode>
 498   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 499            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NoItinerary,
 500            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 501            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
 502 class N2VQSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 503              bit op4, string OpcodeStr, ValueType Ty, SDNode OpNode>
 504   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 505            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NoItinerary,
 506            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 507            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
 508
 509 // Long shift by immediate.
 510 class N2VLSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 511              bit op6, bit op4, string OpcodeStr, ValueType ResTy,
 512              ValueType OpTy, SDNode OpNode>
 513   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4,
 514            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), NoItinerary,
 515            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 516            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
 517                                           (i32 imm:$SIMM))))]>;
 518
 519 // Narrow shift by immediate.
 520 class N2VNSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 521              bit op6, bit op4, string OpcodeStr, ValueType ResTy,
 522              ValueType OpTy, SDNode OpNode>
 523   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4,
 524            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), NoItinerary,
 525            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 526            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
 527                                           (i32 imm:$SIMM))))]>;
 528
 529 // Shift right by immediate and accumulate,
 530 // both double- and quad-register.
 531 class N2VDShAdd<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 532                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 533   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 534            (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, i32imm:$SIMM),
 535            NoItinerary,
 536            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 537            [(set DPR:$dst, (Ty (add DPR:$src1,
 538                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
 539 class N2VQShAdd<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 540                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 541   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 542            (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, i32imm:$SIMM),
 543            NoItinerary,
 544            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 545            [(set QPR:$dst, (Ty (add QPR:$src1,
 546                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
 547
 548 // Shift by immediate and insert,
 549 // both double- and quad-register.
 550 class N2VDShIns<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 551                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 552   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 553            (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, i32imm:$SIMM),
 554            NoItinerary,
 555            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 556            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
 557 class N2VQShIns<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 558                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 559   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 560            (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, i32imm:$SIMM),
 561            NoItinerary,
 562            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 563            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
 564
 565 // Convert, with fractional bits immediate,
 566 // both double- and quad-register.
 567 class N2VCvtD<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 568               bit op4, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 569               Intrinsic IntOp>
 570   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 571            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NoItinerary,
 572            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 573            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
 574 class N2VCvtQ<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 575               bit op4, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 576               Intrinsic IntOp>
 577   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 578            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NoItinerary,
 579            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 580            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
 581
 582 //===----------------------------------------------------------------------===//
 583 // Multiclasses
 584 //===----------------------------------------------------------------------===//
 585
 586 // Neon 3-register vector operations.
 587
 588 // First with only element sizes of 8, 16 and 32 bits:
 589 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 590                    string OpcodeStr, SDNode OpNode, bit Commutable = 0> {
 591   // 64-bit vector types.
 592   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 593                    v8i8, v8i8, OpNode, Commutable>;
 594   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr, "16"),
 595                    v4i16, v4i16, OpNode, Commutable>;
 596   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr, "32"),
 597                    v2i32, v2i32, OpNode, Commutable>;
 598
 599   // 128-bit vector types.
 600   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 601                    v16i8, v16i8, OpNode, Commutable>;
 602   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr, "16"),
 603                    v8i16, v8i16, OpNode, Commutable>;
 604   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr, "32"),
 605                    v4i32, v4i32, OpNode, Commutable>;
 606 }
 607
 608 // ....then also with element size 64 bits:
 609 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 610                     string OpcodeStr, SDNode OpNode, bit Commutable = 0>
 611   : N3V_QHS<op24, op23, op11_8, op4, OpcodeStr, OpNode, Commutable> {
 612   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, !strconcat(OpcodeStr, "64"),
 613                    v1i64, v1i64, OpNode, Commutable>;
 614   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, !strconcat(OpcodeStr, "64"),
 615                    v2i64, v2i64, OpNode, Commutable>;
 616 }
 617
 618
 619 // Neon Narrowing 2-register vector intrinsics,
 620 //   source operand element sizes of 16, 32 and 64 bits:
 621 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
 622                        bits<5> op11_7, bit op6, bit op4, string OpcodeStr,
 623                        Intrinsic IntOp> {
 624   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
 625                       !strconcat(OpcodeStr, "16"), v8i8, v8i16, IntOp>;
 626   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
 627                       !strconcat(OpcodeStr, "32"), v4i16, v4i32, IntOp>;
 628   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
 629                       !strconcat(OpcodeStr, "64"), v2i32, v2i64, IntOp>;
 630 }
 631
 632
 633 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
 634 //   source operand element sizes of 16, 32 and 64 bits:
 635 multiclass N2VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
 636                        bit op4, string OpcodeStr, Intrinsic IntOp> {
 637   def v8i16 : N2VLInt<op24, op23, 0b001000, op11_8, op7, op6, op4,
 638                       !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp>;
 639   def v4i32 : N2VLInt<op24, op23, 0b010000, op11_8, op7, op6, op4,
 640                       !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
 641   def v2i64 : N2VLInt<op24, op23, 0b100000, op11_8, op7, op6, op4,
 642                       !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
 643 }
 644
 645
 646 // Neon 3-register vector intrinsics.
 647
 648 // First with only element sizes of 16 and 32 bits:
 649 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
 650                      string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
 651   // 64-bit vector types.
 652   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
 653                       v4i16, v4i16, IntOp, Commutable>;
 654   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
 655                       v2i32, v2i32, IntOp, Commutable>;
 656
 657   // 128-bit vector types.
 658   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
 659                       v8i16, v8i16, IntOp, Commutable>;
 660   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
 661                       v4i32, v4i32, IntOp, Commutable>;
 662 }
 663
 664 // ....then also with element size of 8 bits:
 665 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 666                       string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
 667   : N3VInt_HS<op24, op23, op11_8, op4, OpcodeStr, IntOp, Commutable> {
 668   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 669                       v8i8, v8i8, IntOp, Commutable>;
 670   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 671                       v16i8, v16i8, IntOp, Commutable>;
 672 }
 673
 674 // ....then also with element size of 64 bits:
 675 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 676                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
 677   : N3VInt_QHS<op24, op23, op11_8, op4, OpcodeStr, IntOp, Commutable> {
 678   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, !strconcat(OpcodeStr,"64"),
 679                       v1i64, v1i64, IntOp, Commutable>;
 680   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, !strconcat(OpcodeStr,"64"),
 681                       v2i64, v2i64, IntOp, Commutable>;
 682 }
 683
 684
 685 // Neon Narrowing 3-register vector intrinsics,
 686 //   source operand element sizes of 16, 32 and 64 bits:
 687 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 688                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
 689   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr,"16"),
 690                       v8i8, v8i16, IntOp, Commutable>;
 691   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"32"),
 692                       v4i16, v4i32, IntOp, Commutable>;
 693   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"64"),
 694                       v2i32, v2i64, IntOp, Commutable>;
 695 }
 696
 697
 698 // Neon Long 3-register vector intrinsics.
 699
 700 // First with only element sizes of 16 and 32 bits:
 701 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
 702                       string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
 703   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
 704                       v4i32, v4i16, IntOp, Commutable>;
 705   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
 706                       v2i64, v2i32, IntOp, Commutable>;
 707 }
 708
 709 // ....then also with element size of 8 bits:
 710 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 711                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
 712   : N3VLInt_HS<op24, op23, op11_8, op4, OpcodeStr, IntOp, Commutable> {
 713   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 714                       v8i16, v8i8, IntOp, Commutable>;
 715 }
 716
 717
 718 // Neon Wide 3-register vector intrinsics,
 719 //   source operand element sizes of 8, 16 and 32 bits:
 720 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 721                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
 722   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 723                       v8i16, v8i8, IntOp, Commutable>;
 724   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
 725                       v4i32, v4i16, IntOp, Commutable>;
 726   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
 727                       v2i64, v2i32, IntOp, Commutable>;
 728 }
 729
 730
 731 // Neon Multiply-Op vector operations,
 732 //   element sizes of 8, 16 and 32 bits:
 733 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 734                         string OpcodeStr, SDNode OpNode> {
 735   // 64-bit vector types.
 736   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4,
 737                         !strconcat(OpcodeStr, "8"), v8i8, mul, OpNode>;
 738   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4,
 739                         !strconcat(OpcodeStr, "16"), v4i16, mul, OpNode>;
 740   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4,
 741                         !strconcat(OpcodeStr, "32"), v2i32, mul, OpNode>;
 742
 743   // 128-bit vector types.
 744   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4,
 745                         !strconcat(OpcodeStr, "8"), v16i8, mul, OpNode>;
 746   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4,
 747                         !strconcat(OpcodeStr, "16"), v8i16, mul, OpNode>;
 748   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4,
 749                         !strconcat(OpcodeStr, "32"), v4i32, mul, OpNode>;
 750 }
 751
 752
 753 // Neon 3-argument intrinsics,
 754 //   element sizes of 8, 16 and 32 bits:
 755 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 756                        string OpcodeStr, Intrinsic IntOp> {
 757   // 64-bit vector types.
 758   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4,
 759                         !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp>;
 760   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4,
 761                         !strconcat(OpcodeStr, "16"), v4i16, v4i16, IntOp>;
 762   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4,
 763                         !strconcat(OpcodeStr, "32"), v2i32, v2i32, IntOp>;
 764
 765   // 128-bit vector types.
 766   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4,
 767                         !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp>;
 768   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4,
 769                         !strconcat(OpcodeStr, "16"), v8i16, v8i16, IntOp>;
 770   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4,
 771                         !strconcat(OpcodeStr, "32"), v4i32, v4i32, IntOp>;
 772 }
 773
 774
 775 // Neon Long 3-argument intrinsics.
 776
 777 // First with only element sizes of 16 and 32 bits:
 778 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
 779                        string OpcodeStr, Intrinsic IntOp> {
 780   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4,
 781                        !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
 782   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4,
 783                        !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
 784 }
 785
 786 // ....then also with element size of 8 bits:
 787 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 788                         string OpcodeStr, Intrinsic IntOp>
 789   : N3VLInt3_HS<op24, op23, op11_8, op4, OpcodeStr, IntOp> {
 790   def v8i16 : N3VLInt3<op24, op23, 0b01, op11_8, op4,
 791                        !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp>;
 792 }
 793
 794
 795 // Neon 2-register vector intrinsics,
 796 //   element sizes of 8, 16 and 32 bits:
 797 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
 798                       bits<5> op11_7, bit op4, string OpcodeStr,
 799                       Intrinsic IntOp> {
 800   // 64-bit vector types.
 801   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 802                       !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp>;
 803   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 804                       !strconcat(OpcodeStr, "16"), v4i16, v4i16, IntOp>;
 805   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 806                       !strconcat(OpcodeStr, "32"), v2i32, v2i32, IntOp>;
 807
 808   // 128-bit vector types.
 809   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 810                       !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp>;
 811   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 812                       !strconcat(OpcodeStr, "16"), v8i16, v8i16, IntOp>;
 813   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 814                       !strconcat(OpcodeStr, "32"), v4i32, v4i32, IntOp>;
 815 }
 816
 817
 818 // Neon Pairwise long 2-register intrinsics,
 819 //   element sizes of 8, 16 and 32 bits:
 820 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
 821                         bits<5> op11_7, bit op4,
 822                         string OpcodeStr, Intrinsic IntOp> {
 823   // 64-bit vector types.
 824   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 825                         !strconcat(OpcodeStr, "8"), v4i16, v8i8, IntOp>;
 826   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 827                         !strconcat(OpcodeStr, "16"), v2i32, v4i16, IntOp>;
 828   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 829                         !strconcat(OpcodeStr, "32"), v1i64, v2i32, IntOp>;
 830
 831   // 128-bit vector types.
 832   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 833                         !strconcat(OpcodeStr, "8"), v8i16, v16i8, IntOp>;
 834   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 835                         !strconcat(OpcodeStr, "16"), v4i32, v8i16, IntOp>;
 836   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 837                         !strconcat(OpcodeStr, "32"), v2i64, v4i32, IntOp>;
 838 }
 839
 840
 841 // Neon Pairwise long 2-register accumulate intrinsics,
 842 //   element sizes of 8, 16 and 32 bits:
 843 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
 844                          bits<5> op11_7, bit op4,
 845                          string OpcodeStr, Intrinsic IntOp> {
 846   // 64-bit vector types.
 847   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 848                          !strconcat(OpcodeStr, "8"), v4i16, v8i8, IntOp>;
 849   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 850                          !strconcat(OpcodeStr, "16"), v2i32, v4i16, IntOp>;
 851   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 852                          !strconcat(OpcodeStr, "32"), v1i64, v2i32, IntOp>;
 853
 854   // 128-bit vector types.
 855   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 856                          !strconcat(OpcodeStr, "8"), v8i16, v16i8, IntOp>;
 857   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 858                          !strconcat(OpcodeStr, "16"), v4i32, v8i16, IntOp>;
 859   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 860                          !strconcat(OpcodeStr, "32"), v2i64, v4i32, IntOp>;
 861 }
 862
 863
 864 // Neon 2-register vector shift by immediate,
 865 //   element sizes of 8, 16, 32 and 64 bits:
 866 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 867                       string OpcodeStr, SDNode OpNode> {
 868   // 64-bit vector types.
 869   def v8i8  : N2VDSh<op24, op23, 0b001000, op11_8, 0, op4,
 870                      !strconcat(OpcodeStr, "8"), v8i8, OpNode>;
 871   def v4i16 : N2VDSh<op24, op23, 0b010000, op11_8, 0, op4,
 872                      !strconcat(OpcodeStr, "16"), v4i16, OpNode>;
 873   def v2i32 : N2VDSh<op24, op23, 0b100000, op11_8, 0, op4,
 874                      !strconcat(OpcodeStr, "32"), v2i32, OpNode>;
 875   def v1i64 : N2VDSh<op24, op23, 0b000000, op11_8, 1, op4,
 876                      !strconcat(OpcodeStr, "64"), v1i64, OpNode>;
 877
 878   // 128-bit vector types.
 879   def v16i8 : N2VQSh<op24, op23, 0b001000, op11_8, 0, op4,
 880                      !strconcat(OpcodeStr, "8"), v16i8, OpNode>;
 881   def v8i16 : N2VQSh<op24, op23, 0b010000, op11_8, 0, op4,
 882                      !strconcat(OpcodeStr, "16"), v8i16, OpNode>;
 883   def v4i32 : N2VQSh<op24, op23, 0b100000, op11_8, 0, op4,
 884                      !strconcat(OpcodeStr, "32"), v4i32, OpNode>;
 885   def v2i64 : N2VQSh<op24, op23, 0b000000, op11_8, 1, op4,
 886                      !strconcat(OpcodeStr, "64"), v2i64, OpNode>;
 887 }
 888
 889
 890 // Neon Shift-Accumulate vector operations,
 891 //   element sizes of 8, 16, 32 and 64 bits:
 892 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 893                          string OpcodeStr, SDNode ShOp> {
 894   // 64-bit vector types.
 895   def v8i8  : N2VDShAdd<op24, op23, 0b001000, op11_8, 0, op4,
 896                         !strconcat(OpcodeStr, "8"), v8i8, ShOp>;
 897   def v4i16 : N2VDShAdd<op24, op23, 0b010000, op11_8, 0, op4,
 898                         !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
 899   def v2i32 : N2VDShAdd<op24, op23, 0b100000, op11_8, 0, op4,
 900                         !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
 901   def v1i64 : N2VDShAdd<op24, op23, 0b000000, op11_8, 1, op4,
 902                         !strconcat(OpcodeStr, "64"), v1i64, ShOp>;
 903
 904   // 128-bit vector types.
 905   def v16i8 : N2VQShAdd<op24, op23, 0b001000, op11_8, 0, op4,
 906                         !strconcat(OpcodeStr, "8"), v16i8, ShOp>;
 907   def v8i16 : N2VQShAdd<op24, op23, 0b010000, op11_8, 0, op4,
 908                         !strconcat(OpcodeStr, "16"), v8i16, ShOp>;
 909   def v4i32 : N2VQShAdd<op24, op23, 0b100000, op11_8, 0, op4,
 910                         !strconcat(OpcodeStr, "32"), v4i32, ShOp>;
 911   def v2i64 : N2VQShAdd<op24, op23, 0b000000, op11_8, 1, op4,
 912                         !strconcat(OpcodeStr, "64"), v2i64, ShOp>;
 913 }
 914
 915
 916 // Neon Shift-Insert vector operations,
 917 //   element sizes of 8, 16, 32 and 64 bits:
 918 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 919                          string OpcodeStr, SDNode ShOp> {
 920   // 64-bit vector types.
 921   def v8i8  : N2VDShIns<op24, op23, 0b001000, op11_8, 0, op4,
 922                         !strconcat(OpcodeStr, "8"), v8i8, ShOp>;
 923   def v4i16 : N2VDShIns<op24, op23, 0b010000, op11_8, 0, op4,
 924                         !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
 925   def v2i32 : N2VDShIns<op24, op23, 0b100000, op11_8, 0, op4,
 926                         !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
 927   def v1i64 : N2VDShIns<op24, op23, 0b000000, op11_8, 1, op4,
 928                         !strconcat(OpcodeStr, "64"), v1i64, ShOp>;
 929
 930   // 128-bit vector types.
 931   def v16i8 : N2VQShIns<op24, op23, 0b001000, op11_8, 0, op4,
 932                         !strconcat(OpcodeStr, "8"), v16i8, ShOp>;
 933   def v8i16 : N2VQShIns<op24, op23, 0b010000, op11_8, 0, op4,
 934                         !strconcat(OpcodeStr, "16"), v8i16, ShOp>;
 935   def v4i32 : N2VQShIns<op24, op23, 0b100000, op11_8, 0, op4,
 936                         !strconcat(OpcodeStr, "32"), v4i32, ShOp>;
 937   def v2i64 : N2VQShIns<op24, op23, 0b000000, op11_8, 1, op4,
 938                         !strconcat(OpcodeStr, "64"), v2i64, ShOp>;
 939 }
 940
 941 //===----------------------------------------------------------------------===//
 942 // Instruction Definitions.
 943 //===----------------------------------------------------------------------===//
 944
 945 // Vector Add Operations.
 946
 947 //   VADD     : Vector Add (integer and floating-point)
 948 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, "vadd.i", add, 1>;
 949 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, "vadd.f32", v2f32, v2f32, fadd, 1>;
 950 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, "vadd.f32", v4f32, v4f32, fadd, 1>;
 951 //   VADDL    : Vector Add Long (Q = D + D)
 952 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, "vaddl.s", int_arm_neon_vaddls, 1>;
 953 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, "vaddl.u", int_arm_neon_vaddlu, 1>;
 954 //   VADDW    : Vector Add Wide (Q = Q + D)
 955 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw.s", int_arm_neon_vaddws, 0>;
 956 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw.u", int_arm_neon_vaddwu, 0>;
 957 //   VHADD    : Vector Halving Add
 958 defm VHADDs   : N3VInt_QHS<0,0,0b0000,0, "vhadd.s", int_arm_neon_vhadds, 1>;
 959 defm VHADDu   : N3VInt_QHS<1,0,0b0000,0, "vhadd.u", int_arm_neon_vhaddu, 1>;
 960 //   VRHADD   : Vector Rounding Halving Add
 961 defm VRHADDs  : N3VInt_QHS<0,0,0b0001,0, "vrhadd.s", int_arm_neon_vrhadds, 1>;
 962 defm VRHADDu  : N3VInt_QHS<1,0,0b0001,0, "vrhadd.u", int_arm_neon_vrhaddu, 1>;
 963 //   VQADD    : Vector Saturating Add
 964 defm VQADDs   : N3VInt_QHSD<0,0,0b0000,1, "vqadd.s", int_arm_neon_vqadds, 1>;
 965 defm VQADDu   : N3VInt_QHSD<1,0,0b0000,1, "vqadd.u", int_arm_neon_vqaddu, 1>;
 966 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
 967 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn.i", int_arm_neon_vaddhn, 1>;
 968 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
 969 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn.i", int_arm_neon_vraddhn, 1>;
 970
 971 // Vector Add Operations used for single-precision FP
 972 def : N3VDs<fadd, VADDfd>;
 973
 974 // Vector Multiply Operations.
 975
 976 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
 977 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, "vmul.i", mul, 1>;
 978 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, "vmul.p8", v8i8, v8i8,
 979                         int_arm_neon_vmulp, 1>;
 980 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, "vmul.p8", v16i8, v16i8,
 981                         int_arm_neon_vmulp, 1>;
 982 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, "vmul.f32", v2f32, v2f32, fmul, 1>;
 983 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, "vmul.f32", v4f32, v4f32, fmul, 1>;
 984 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
 985 defm VQDMULH  : N3VInt_HS<0,0,0b1011,0, "vqdmulh.s", int_arm_neon_vqdmulh, 1>;
 986 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
 987 defm VQRDMULH : N3VInt_HS<1,0,0b1011,0, "vqrdmulh.s", int_arm_neon_vqrdmulh, 1>;
 988 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
 989 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, "vmull.s", int_arm_neon_vmulls, 1>;
 990 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, "vmull.u", int_arm_neon_vmullu, 1>;
 991 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, "vmull.p8", v8i16, v8i8,
 992                         int_arm_neon_vmullp, 1>;
 993 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
 994 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, "vqdmull.s", int_arm_neon_vqdmull, 1>;
 995
 996 // Vector Multiply Operations used for single-precision FP
 997 def : N3VDs<fmul, VMULfd>;
 998
 999 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
1000
1001 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
1002 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, "vmla.i", add>;
1003 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, "vmla.f32", v2f32, fmul, fadd>;
1004 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, "vmla.f32", v4f32, fmul, fadd>;
1005 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
1006 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, "vmlal.s", int_arm_neon_vmlals>;
1007 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, "vmlal.u", int_arm_neon_vmlalu>;
1008 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
1009 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, "vqdmlal.s", int_arm_neon_vqdmlal>;
1010 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
1011 defm VMLS     : N3VMulOp_QHS<0, 0, 0b1001, 0, "vmls.i", sub>;
1012 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, "vmls.f32", v2f32, fmul, fsub>;
1013 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, "vmls.f32", v4f32, fmul, fsub>;
1014 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
1015 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, "vmlsl.s", int_arm_neon_vmlsls>;
1016 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, "vmlsl.u", int_arm_neon_vmlslu>;
1017 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
1018 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, "vqdmlsl.s", int_arm_neon_vqdmlsl>;
1019
1020 // Vector Multiply-Accumulate/Subtract used for single-precision FP
1021 def : N3VDMulOps<fmul, fadd, VMLAfd>;
1022 def : N3VDMulOps<fmul, fsub, VMLSfd>;
1023
1024 // Vector Subtract Operations.
1025
1026 //   VSUB     : Vector Subtract (integer and floating-point)
1027 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, "vsub.i", sub, 0>;
1028 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, "vsub.f32", v2f32, v2f32, fsub, 0>;
1029 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, "vsub.f32", v4f32, v4f32, fsub, 0>;
1030 //   VSUBL    : Vector Subtract Long (Q = D - D)
1031 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, "vsubl.s", int_arm_neon_vsubls, 1>;
1032 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, "vsubl.u", int_arm_neon_vsublu, 1>;
1033 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
1034 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw.s", int_arm_neon_vsubws, 0>;
1035 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw.u", int_arm_neon_vsubwu, 0>;
1036 //   VHSUB    : Vector Halving Subtract
1037 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, "vhsub.s", int_arm_neon_vhsubs, 0>;
1038 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, "vhsub.u", int_arm_neon_vhsubu, 0>;
1039 //   VQSUB    : Vector Saturing Subtract
1040 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, "vqsub.s", int_arm_neon_vqsubs, 0>;
1041 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, "vqsub.u", int_arm_neon_vqsubu, 0>;
1042 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
1043 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn.i", int_arm_neon_vsubhn, 0>;
1044 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
1045 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn.i", int_arm_neon_vrsubhn, 0>;
1046
1047 // Vector Sub Operations used for single-precision FP
1048 def : N3VDs<fsub, VSUBfd>;
1049
1050 // Vector Comparisons.
1051
1052 //   VCEQ     : Vector Compare Equal
1053 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, "vceq.i", NEONvceq, 1>;
1054 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, "vceq.f32", v2i32, v2f32, NEONvceq, 1>;
1055 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, "vceq.f32", v4i32, v4f32, NEONvceq, 1>;
1056 //   VCGE     : Vector Compare Greater Than or Equal
1057 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, "vcge.s", NEONvcge, 0>;
1058 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, "vcge.u", NEONvcgeu, 0>;
1059 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, "vcge.f32", v2i32, v2f32, NEONvcge, 0>;
1060 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, "vcge.f32", v4i32, v4f32, NEONvcge, 0>;
1061 //   VCGT     : Vector Compare Greater Than
1062 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, "vcgt.s", NEONvcgt, 0>;
1063 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, "vcgt.u", NEONvcgtu, 0>;
1064 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, "vcgt.f32", v2i32, v2f32, NEONvcgt, 0>;
1065 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, "vcgt.f32", v4i32, v4f32, NEONvcgt, 0>;
1066 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
1067 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, "vacge.f32", v2i32, v2f32,
1068                         int_arm_neon_vacged, 0>;
1069 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, "vacge.f32", v4i32, v4f32,
1070                         int_arm_neon_vacgeq, 0>;
1071 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
1072 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, "vacgt.f32", v2i32, v2f32,
1073                         int_arm_neon_vacgtd, 0>;
1074 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, "vacgt.f32", v4i32, v4f32,
1075                         int_arm_neon_vacgtq, 0>;
1076 //   VTST     : Vector Test Bits
1077 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, "vtst.i", NEONvtst, 1>;
1078
1079 // Vector Bitwise Operations.
1080
1081 //   VAND     : Vector Bitwise AND
1082 def  VANDd    : N3VD<0, 0, 0b00, 0b0001, 1, "vand", v2i32, v2i32, and, 1>;
1083 def  VANDq    : N3VQ<0, 0, 0b00, 0b0001, 1, "vand", v4i32, v4i32, and, 1>;
1084
1085 //   VEOR     : Vector Bitwise Exclusive OR
1086 def  VEORd    : N3VD<1, 0, 0b00, 0b0001, 1, "veor", v2i32, v2i32, xor, 1>;
1087 def  VEORq    : N3VQ<1, 0, 0b00, 0b0001, 1, "veor", v4i32, v4i32, xor, 1>;
1088
1089 //   VORR     : Vector Bitwise OR
1090 def  VORRd    : N3VD<0, 0, 0b10, 0b0001, 1, "vorr", v2i32, v2i32, or, 1>;
1091 def  VORRq    : N3VQ<0, 0, 0b10, 0b0001, 1, "vorr", v4i32, v4i32, or, 1>;
1092
1093 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
1094 def  VBICd    : N3V<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
1095                     (ins DPR:$src1, DPR:$src2), NoItinerary,
1096                     "vbic\t$dst, $src1, $src2", "",
1097                     [(set DPR:$dst, (v2i32 (and DPR:$src1,(vnot DPR:$src2))))]>;
1098 def  VBICq    : N3V<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
1099                     (ins QPR:$src1, QPR:$src2), NoItinerary,
1100                     "vbic\t$dst, $src1, $src2", "",
1101                     [(set QPR:$dst, (v4i32 (and QPR:$src1,(vnot QPR:$src2))))]>;
1102
1103 //   VORN     : Vector Bitwise OR NOT
1104 def  VORNd    : N3V<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
1105                     (ins DPR:$src1, DPR:$src2), NoItinerary,
1106                     "vorn\t$dst, $src1, $src2", "",
1107                     [(set DPR:$dst, (v2i32 (or DPR:$src1, (vnot DPR:$src2))))]>;
1108 def  VORNq    : N3V<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
1109                     (ins QPR:$src1, QPR:$src2), NoItinerary,
1110                     "vorn\t$dst, $src1, $src2", "",
1111                     [(set QPR:$dst, (v4i32 (or QPR:$src1, (vnot QPR:$src2))))]>;
1112
1113 //   VMVN     : Vector Bitwise NOT
1114 def  VMVNd    : N2V<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
1115                     (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1116                     "vmvn\t$dst, $src", "",
1117                     [(set DPR:$dst, (v2i32 (vnot DPR:$src)))]>;
1118 def  VMVNq    : N2V<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
1119                     (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1120                     "vmvn\t$dst, $src", "",
1121                     [(set QPR:$dst, (v4i32 (vnot QPR:$src)))]>;
1122 def : Pat<(v2i32 (vnot_conv DPR:$src)), (VMVNd DPR:$src)>;
1123 def : Pat<(v4i32 (vnot_conv QPR:$src)), (VMVNq QPR:$src)>;
1124
1125 //   VBSL     : Vector Bitwise Select
1126 def  VBSLd    : N3V<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
1127                     (ins DPR:$src1, DPR:$src2, DPR:$src3), NoItinerary,
1128                     "vbsl\t$dst, $src2, $src3", "$src1 = $dst",
1129                     [(set DPR:$dst,
1130                       (v2i32 (or (and DPR:$src2, DPR:$src1),
1131                                  (and DPR:$src3, (vnot DPR:$src1)))))]>;
1132 def  VBSLq    : N3V<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
1133                     (ins QPR:$src1, QPR:$src2, QPR:$src3), NoItinerary,
1134                     "vbsl\t$dst, $src2, $src3", "$src1 = $dst",
1135                     [(set QPR:$dst,
1136                       (v4i32 (or (and QPR:$src2, QPR:$src1),
1137                                  (and QPR:$src3, (vnot QPR:$src1)))))]>;
1138
1139 //   VBIF     : Vector Bitwise Insert if False
1140 //              like VBSL but with: "vbif\t$dst, $src3, $src1", "$src2 = $dst",
1141 //   VBIT     : Vector Bitwise Insert if True
1142 //              like VBSL but with: "vbit\t$dst, $src2, $src1", "$src3 = $dst",
1143 // These are not yet implemented.  The TwoAddress pass will not go looking
1144 // for equivalent operations with different register constraints; it just
1145 // inserts copies.
1146
1147 // Vector Absolute Differences.
1148
1149 //   VABD     : Vector Absolute Difference
1150 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, "vabd.s", int_arm_neon_vabds, 0>;
1151 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, "vabd.u", int_arm_neon_vabdu, 0>;
1152 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, "vabd.f32", v2f32, v2f32,
1153                         int_arm_neon_vabdf, 0>;
1154 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, "vabd.f32", v4f32, v4f32,
1155                         int_arm_neon_vabdf, 0>;
1156
1157 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
1158 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, "vabdl.s", int_arm_neon_vabdls, 0>;
1159 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, "vabdl.u", int_arm_neon_vabdlu, 0>;
1160
1161 //   VABA     : Vector Absolute Difference and Accumulate
1162 defm VABAs    : N3VInt3_QHS<0,1,0b0101,0, "vaba.s", int_arm_neon_vabas>;
1163 defm VABAu    : N3VInt3_QHS<1,1,0b0101,0, "vaba.u", int_arm_neon_vabau>;
1164
1165 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
1166 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, "vabal.s", int_arm_neon_vabals>;
1167 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, "vabal.u", int_arm_neon_vabalu>;
1168
1169 // Vector Maximum and Minimum.
1170
1171 //   VMAX     : Vector Maximum
1172 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, "vmax.s", int_arm_neon_vmaxs, 1>;
1173 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, "vmax.u", int_arm_neon_vmaxu, 1>;
1174 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, "vmax.f32", v2f32, v2f32,
1175                         int_arm_neon_vmaxf, 1>;
1176 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, "vmax.f32", v4f32, v4f32,
1177                         int_arm_neon_vmaxf, 1>;
1178
1179 //   VMIN     : Vector Minimum
1180 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, "vmin.s", int_arm_neon_vmins, 1>;
1181 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, "vmin.u", int_arm_neon_vminu, 1>;
1182 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, "vmin.f32", v2f32, v2f32,
1183                         int_arm_neon_vminf, 1>;
1184 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, "vmin.f32", v4f32, v4f32,
1185                         int_arm_neon_vminf, 1>;
1186
1187 // Vector Pairwise Operations.
1188
1189 //   VPADD    : Vector Pairwise Add
1190 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, "vpadd.i8", v8i8, v8i8,
1191                         int_arm_neon_vpaddi, 0>;
1192 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, "vpadd.i16", v4i16, v4i16,
1193                         int_arm_neon_vpaddi, 0>;
1194 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, "vpadd.i32", v2i32, v2i32,
1195                         int_arm_neon_vpaddi, 0>;
1196 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, "vpadd.f32", v2f32, v2f32,
1197                         int_arm_neon_vpaddf, 0>;
1198
1199 //   VPADDL   : Vector Pairwise Add Long
1200 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl.s",
1201                              int_arm_neon_vpaddls>;
1202 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl.u",
1203                              int_arm_neon_vpaddlu>;
1204
1205 //   VPADAL   : Vector Pairwise Add and Accumulate Long
1206 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpadal.s",
1207                               int_arm_neon_vpadals>;
1208 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpadal.u",
1209                               int_arm_neon_vpadalu>;
1210
1211 //   VPMAX    : Vector Pairwise Maximum
1212 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, "vpmax.s8", v8i8, v8i8,
1213                         int_arm_neon_vpmaxs, 0>;
1214 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, "vpmax.s16", v4i16, v4i16,
1215                         int_arm_neon_vpmaxs, 0>;
1216 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, "vpmax.s32", v2i32, v2i32,
1217                         int_arm_neon_vpmaxs, 0>;
1218 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, "vpmax.u8", v8i8, v8i8,
1219                         int_arm_neon_vpmaxu, 0>;
1220 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, "vpmax.u16", v4i16, v4i16,
1221                         int_arm_neon_vpmaxu, 0>;
1222 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, "vpmax.u32", v2i32, v2i32,
1223                         int_arm_neon_vpmaxu, 0>;
1224 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, "vpmax.f32", v2f32, v2f32,
1225                         int_arm_neon_vpmaxf, 0>;
1226
1227 //   VPMIN    : Vector Pairwise Minimum
1228 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, "vpmin.s8", v8i8, v8i8,
1229                         int_arm_neon_vpmins, 0>;
1230 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, "vpmin.s16", v4i16, v4i16,
1231                         int_arm_neon_vpmins, 0>;
1232 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, "vpmin.s32", v2i32, v2i32,
1233                         int_arm_neon_vpmins, 0>;
1234 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, "vpmin.u8", v8i8, v8i8,
1235                         int_arm_neon_vpminu, 0>;
1236 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, "vpmin.u16", v4i16, v4i16,
1237                         int_arm_neon_vpminu, 0>;
1238 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, "vpmin.u32", v2i32, v2i32,
1239                         int_arm_neon_vpminu, 0>;
1240 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, "vpmin.f32", v2f32, v2f32,
1241                         int_arm_neon_vpminf, 0>;
1242
1243 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
1244
1245 //   VRECPE   : Vector Reciprocal Estimate
1246 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0, "vrecpe.u32",
1247                         v2i32, v2i32, int_arm_neon_vrecpe>;
1248 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0, "vrecpe.u32",
1249                         v4i32, v4i32, int_arm_neon_vrecpe>;
1250 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0, "vrecpe.f32",
1251                         v2f32, v2f32, int_arm_neon_vrecpef>;
1252 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0, "vrecpe.f32",
1253                         v4f32, v4f32, int_arm_neon_vrecpef>;
1254
1255 //   VRECPS   : Vector Reciprocal Step
1256 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, "vrecps.f32", v2f32, v2f32,
1257                         int_arm_neon_vrecps, 1>;
1258 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, "vrecps.f32", v4f32, v4f32,
1259                         int_arm_neon_vrecps, 1>;
1260
1261 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
1262 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0, "vrsqrte.u32",
1263                         v2i32, v2i32, int_arm_neon_vrsqrte>;
1264 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0, "vrsqrte.u32",
1265                         v4i32, v4i32, int_arm_neon_vrsqrte>;
1266 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0, "vrsqrte.f32",
1267                         v2f32, v2f32, int_arm_neon_vrsqrtef>;
1268 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0, "vrsqrte.f32",
1269                         v4f32, v4f32, int_arm_neon_vrsqrtef>;
1270
1271 //   VRSQRTS  : Vector Reciprocal Square Root Step
1272 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, "vrsqrts.f32", v2f32, v2f32,
1273                         int_arm_neon_vrsqrts, 1>;
1274 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, "vrsqrts.f32", v4f32, v4f32,
1275                         int_arm_neon_vrsqrts, 1>;
1276
1277 // Vector Shifts.
1278
1279 //   VSHL     : Vector Shift
1280 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, "vshl.s", int_arm_neon_vshifts, 0>;
1281 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, "vshl.u", int_arm_neon_vshiftu, 0>;
1282 //   VSHL     : Vector Shift Left (Immediate)
1283 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0111, 1, "vshl.i", NEONvshl>;
1284 //   VSHR     : Vector Shift Right (Immediate)
1285 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, "vshr.s", NEONvshrs>;
1286 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, "vshr.u", NEONvshru>;
1287
1288 //   VSHLL    : Vector Shift Left Long
1289 def  VSHLLs8  : N2VLSh<0, 1, 0b001000, 0b1010, 0, 0, 1, "vshll.s8",
1290                        v8i16, v8i8, NEONvshlls>;
1291 def  VSHLLs16 : N2VLSh<0, 1, 0b010000, 0b1010, 0, 0, 1, "vshll.s16",
1292                        v4i32, v4i16, NEONvshlls>;
1293 def  VSHLLs32 : N2VLSh<0, 1, 0b100000, 0b1010, 0, 0, 1, "vshll.s32",
1294                        v2i64, v2i32, NEONvshlls>;
1295 def  VSHLLu8  : N2VLSh<1, 1, 0b001000, 0b1010, 0, 0, 1, "vshll.u8",
1296                        v8i16, v8i8, NEONvshllu>;
1297 def  VSHLLu16 : N2VLSh<1, 1, 0b010000, 0b1010, 0, 0, 1, "vshll.u16",
1298                        v4i32, v4i16, NEONvshllu>;
1299 def  VSHLLu32 : N2VLSh<1, 1, 0b100000, 0b1010, 0, 0, 1, "vshll.u32",
1300                        v2i64, v2i32, NEONvshllu>;
1301
1302 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
1303 def  VSHLLi8  : N2VLSh<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll.i8",
1304                        v8i16, v8i8, NEONvshlli>;
1305 def  VSHLLi16 : N2VLSh<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll.i16",
1306                        v4i32, v4i16, NEONvshlli>;
1307 def  VSHLLi32 : N2VLSh<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll.i32",
1308                        v2i64, v2i32, NEONvshlli>;
1309
1310 //   VSHRN    : Vector Shift Right and Narrow
1311 def  VSHRN16  : N2VNSh<0, 1, 0b001000, 0b1000, 0, 0, 1, "vshrn.i16",
1312                        v8i8, v8i16, NEONvshrn>;
1313 def  VSHRN32  : N2VNSh<0, 1, 0b010000, 0b1000, 0, 0, 1, "vshrn.i32",
1314                        v4i16, v4i32, NEONvshrn>;
1315 def  VSHRN64  : N2VNSh<0, 1, 0b100000, 0b1000, 0, 0, 1, "vshrn.i64",
1316                        v2i32, v2i64, NEONvshrn>;
1317
1318 //   VRSHL    : Vector Rounding Shift
1319 defm VRSHLs   : N3VInt_QHSD<0,0,0b0101,0, "vrshl.s", int_arm_neon_vrshifts, 0>;
1320 defm VRSHLu   : N3VInt_QHSD<1,0,0b0101,0, "vrshl.u", int_arm_neon_vrshiftu, 0>;
1321 //   VRSHR    : Vector Rounding Shift Right
1322 defm VRSHRs   : N2VSh_QHSD<0, 1, 0b0010, 1, "vrshr.s", NEONvrshrs>;
1323 defm VRSHRu   : N2VSh_QHSD<1, 1, 0b0010, 1, "vrshr.u", NEONvrshru>;
1324
1325 //   VRSHRN   : Vector Rounding Shift Right and Narrow
1326 def  VRSHRN16 : N2VNSh<0, 1, 0b001000, 0b1000, 0, 1, 1, "vrshrn.i16",
1327                        v8i8, v8i16, NEONvrshrn>;
1328 def  VRSHRN32 : N2VNSh<0, 1, 0b010000, 0b1000, 0, 1, 1, "vrshrn.i32",
1329                        v4i16, v4i32, NEONvrshrn>;
1330 def  VRSHRN64 : N2VNSh<0, 1, 0b100000, 0b1000, 0, 1, 1, "vrshrn.i64",
1331                        v2i32, v2i64, NEONvrshrn>;
1332
1333 //   VQSHL    : Vector Saturating Shift
1334 defm VQSHLs   : N3VInt_QHSD<0,0,0b0100,1, "vqshl.s", int_arm_neon_vqshifts, 0>;
1335 defm VQSHLu   : N3VInt_QHSD<1,0,0b0100,1, "vqshl.u", int_arm_neon_vqshiftu, 0>;
1336 //   VQSHL    : Vector Saturating Shift Left (Immediate)
1337 defm VQSHLsi  : N2VSh_QHSD<0, 1, 0b0111, 1, "vqshl.s", NEONvqshls>;
1338 defm VQSHLui  : N2VSh_QHSD<1, 1, 0b0111, 1, "vqshl.u", NEONvqshlu>;
1339 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
1340 defm VQSHLsu  : N2VSh_QHSD<1, 1, 0b0110, 1, "vqshlu.s", NEONvqshlsu>;
1341
1342 //   VQSHRN   : Vector Saturating Shift Right and Narrow
1343 def VQSHRNs16 : N2VNSh<0, 1, 0b001000, 0b1001, 0, 0, 1, "vqshrn.s16",
1344                        v8i8, v8i16, NEONvqshrns>;
1345 def VQSHRNs32 : N2VNSh<0, 1, 0b010000, 0b1001, 0, 0, 1, "vqshrn.s32",
1346                        v4i16, v4i32, NEONvqshrns>;
1347 def VQSHRNs64 : N2VNSh<0, 1, 0b100000, 0b1001, 0, 0, 1, "vqshrn.s64",
1348                        v2i32, v2i64, NEONvqshrns>;
1349 def VQSHRNu16 : N2VNSh<1, 1, 0b001000, 0b1001, 0, 0, 1, "vqshrn.u16",
1350                        v8i8, v8i16, NEONvqshrnu>;
1351 def VQSHRNu32 : N2VNSh<1, 1, 0b010000, 0b1001, 0, 0, 1, "vqshrn.u32",
1352                        v4i16, v4i32, NEONvqshrnu>;
1353 def VQSHRNu64 : N2VNSh<1, 1, 0b100000, 0b1001, 0, 0, 1, "vqshrn.u64",
1354                        v2i32, v2i64, NEONvqshrnu>;
1355
1356 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
1357 def VQSHRUN16 : N2VNSh<1, 1, 0b001000, 0b1000, 0, 0, 1, "vqshrun.s16",
1358                        v8i8, v8i16, NEONvqshrnsu>;
1359 def VQSHRUN32 : N2VNSh<1, 1, 0b010000, 0b1000, 0, 0, 1, "vqshrun.s32",
1360                        v4i16, v4i32, NEONvqshrnsu>;
1361 def VQSHRUN64 : N2VNSh<1, 1, 0b100000, 0b1000, 0, 0, 1, "vqshrun.s64",
1362                        v2i32, v2i64, NEONvqshrnsu>;
1363
1364 //   VQRSHL   : Vector Saturating Rounding Shift
1365 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, "vqrshl.s",
1366                             int_arm_neon_vqrshifts, 0>;
1367 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, "vqrshl.u",
1368                             int_arm_neon_vqrshiftu, 0>;
1369
1370 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
1371 def VQRSHRNs16: N2VNSh<0, 1, 0b001000, 0b1001, 0, 1, 1, "vqrshrn.s16",
1372                        v8i8, v8i16, NEONvqrshrns>;
1373 def VQRSHRNs32: N2VNSh<0, 1, 0b010000, 0b1001, 0, 1, 1, "vqrshrn.s32",
1374                        v4i16, v4i32, NEONvqrshrns>;
1375 def VQRSHRNs64: N2VNSh<0, 1, 0b100000, 0b1001, 0, 1, 1, "vqrshrn.s64",
1376                        v2i32, v2i64, NEONvqrshrns>;
1377 def VQRSHRNu16: N2VNSh<1, 1, 0b001000, 0b1001, 0, 1, 1, "vqrshrn.u16",
1378                        v8i8, v8i16, NEONvqrshrnu>;
1379 def VQRSHRNu32: N2VNSh<1, 1, 0b010000, 0b1001, 0, 1, 1, "vqrshrn.u32",
1380                        v4i16, v4i32, NEONvqrshrnu>;
1381 def VQRSHRNu64: N2VNSh<1, 1, 0b100000, 0b1001, 0, 1, 1, "vqrshrn.u64",
1382                        v2i32, v2i64, NEONvqrshrnu>;
1383
1384 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
1385 def VQRSHRUN16: N2VNSh<1, 1, 0b001000, 0b1000, 0, 1, 1, "vqrshrun.s16",
1386                        v8i8, v8i16, NEONvqrshrnsu>;
1387 def VQRSHRUN32: N2VNSh<1, 1, 0b010000, 0b1000, 0, 1, 1, "vqrshrun.s32",
1388                        v4i16, v4i32, NEONvqrshrnsu>;
1389 def VQRSHRUN64: N2VNSh<1, 1, 0b100000, 0b1000, 0, 1, 1, "vqrshrun.s64",
1390                        v2i32, v2i64, NEONvqrshrnsu>;
1391
1392 //   VSRA     : Vector Shift Right and Accumulate
1393 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra.s", NEONvshrs>;
1394 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra.u", NEONvshru>;
1395 //   VRSRA    : Vector Rounding Shift Right and Accumulate
1396 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra.s", NEONvrshrs>;
1397 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra.u", NEONvrshru>;
1398
1399 //   VSLI     : Vector Shift Left and Insert
1400 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli.", NEONvsli>;
1401 //   VSRI     : Vector Shift Right and Insert
1402 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri.", NEONvsri>;
1403
1404 // Vector Absolute and Saturating Absolute.
1405
1406 //   VABS     : Vector Absolute Value
1407 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0, "vabs.s",
1408                            int_arm_neon_vabs>;
1409 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0, "vabs.f32",
1410                         v2f32, v2f32, int_arm_neon_vabsf>;
1411 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0, "vabs.f32",
1412                         v4f32, v4f32, int_arm_neon_vabsf>;
1413 def : N2VDInts<fabs, VABSfd>;
1414
1415 //   VQABS    : Vector Saturating Absolute Value
1416 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0, "vqabs.s",
1417                            int_arm_neon_vqabs>;
1418
1419 // Vector Negate.
1420
1421 def vneg      : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
1422 def vneg_conv : PatFrag<(ops node:$in), (sub immAllZerosV_bc, node:$in)>;
1423
1424 class VNEGD<bits<2> size, string OpcodeStr, ValueType Ty>
1425   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
1426         NoItinerary,
1427         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1428         [(set DPR:$dst, (Ty (vneg DPR:$src)))]>;
1429 class VNEGQ<bits<2> size, string OpcodeStr, ValueType Ty>
1430   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
1431         NoItinerary,
1432         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1433         [(set QPR:$dst, (Ty (vneg QPR:$src)))]>;
1434
1435 //   VNEG     : Vector Negate
1436 def  VNEGs8d  : VNEGD<0b00, "vneg.s8", v8i8>;
1437 def  VNEGs16d : VNEGD<0b01, "vneg.s16", v4i16>;
1438 def  VNEGs32d : VNEGD<0b10, "vneg.s32", v2i32>;
1439 def  VNEGs8q  : VNEGQ<0b00, "vneg.s8", v16i8>;
1440 def  VNEGs16q : VNEGQ<0b01, "vneg.s16", v8i16>;
1441 def  VNEGs32q : VNEGQ<0b10, "vneg.s32", v4i32>;
1442
1443 //   VNEG     : Vector Negate (floating-point)
1444 def  VNEGf32d : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
1445                     (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1446                     "vneg.f32\t$dst, $src", "",
1447                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
1448 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
1449                     (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1450                     "vneg.f32\t$dst, $src", "",
1451                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
1452 def : N2VDInts<fneg, VNEGf32d>;
1453
1454 def : Pat<(v8i8 (vneg_conv DPR:$src)), (VNEGs8d DPR:$src)>;
1455 def : Pat<(v4i16 (vneg_conv DPR:$src)), (VNEGs16d DPR:$src)>;
1456 def : Pat<(v2i32 (vneg_conv DPR:$src)), (VNEGs32d DPR:$src)>;
1457 def : Pat<(v16i8 (vneg_conv QPR:$src)), (VNEGs8q QPR:$src)>;
1458 def : Pat<(v8i16 (vneg_conv QPR:$src)), (VNEGs16q QPR:$src)>;
1459 def : Pat<(v4i32 (vneg_conv QPR:$src)), (VNEGs32q QPR:$src)>;
1460
1461 //   VQNEG    : Vector Saturating Negate
1462 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0, "vqneg.s",
1463                            int_arm_neon_vqneg>;
1464
1465 // Vector Bit Counting Operations.
1466
1467 //   VCLS     : Vector Count Leading Sign Bits
1468 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0, "vcls.s",
1469                            int_arm_neon_vcls>;
1470 //   VCLZ     : Vector Count Leading Zeros
1471 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0, "vclz.i",
1472                            int_arm_neon_vclz>;
1473 //   VCNT     : Vector Count One Bits
1474 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0, "vcnt.8",
1475                         v8i8, v8i8, int_arm_neon_vcnt>;
1476 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0, "vcnt.8",
1477                         v16i8, v16i8, int_arm_neon_vcnt>;
1478
1479 // Vector Move Operations.
1480
1481 //   VMOV     : Vector Move (Register)
1482
1483 def  VMOVD    : N3V<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
1484                     NoItinerary, "vmov\t$dst, $src", "", []>;
1485 def  VMOVQ    : N3V<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
1486                     NoItinerary, "vmov\t$dst, $src", "", []>;
1487
1488 //   VMOV     : Vector Move (Immediate)
1489
1490 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
1491 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
1492   return ARM::getVMOVImm(N, 1, *CurDAG);
1493 }]>;
1494 def vmovImm8 : PatLeaf<(build_vector), [{
1495   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
1496 }], VMOV_get_imm8>;
1497
1498 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
1499 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
1500   return ARM::getVMOVImm(N, 2, *CurDAG);
1501 }]>;
1502 def vmovImm16 : PatLeaf<(build_vector), [{
1503   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
1504 }], VMOV_get_imm16>;
1505
1506 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
1507 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
1508   return ARM::getVMOVImm(N, 4, *CurDAG);
1509 }]>;
1510 def vmovImm32 : PatLeaf<(build_vector), [{
1511   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
1512 }], VMOV_get_imm32>;
1513
1514 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
1515 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
1516   return ARM::getVMOVImm(N, 8, *CurDAG);
1517 }]>;
1518 def vmovImm64 : PatLeaf<(build_vector), [{
1519   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
1520 }], VMOV_get_imm64>;
1521
1522 // Note: Some of the cmode bits in the following VMOV instructions need to
1523 // be encoded based on the immed values.
1524
1525 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
1526                          (ins i8imm:$SIMM), NoItinerary,
1527                          "vmov.i8\t$dst, $SIMM", "",
1528                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
1529 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
1530                          (ins i8imm:$SIMM), NoItinerary,
1531                          "vmov.i8\t$dst, $SIMM", "",
1532                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
1533
1534 def VMOVv4i16 : N1ModImm<1, 0b000, 0b1000, 0, 0, 0, 1, (outs DPR:$dst),
1535                          (ins i16imm:$SIMM), NoItinerary,
1536                          "vmov.i16\t$dst, $SIMM", "",
1537                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
1538 def VMOVv8i16 : N1ModImm<1, 0b000, 0b1000, 0, 1, 0, 1, (outs QPR:$dst),
1539                          (ins i16imm:$SIMM), NoItinerary,
1540                          "vmov.i16\t$dst, $SIMM", "",
1541                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
1542
1543 def VMOVv2i32 : N1ModImm<1, 0b000, 0b0000, 0, 0, 0, 1, (outs DPR:$dst),
1544                          (ins i32imm:$SIMM), NoItinerary,
1545                          "vmov.i32\t$dst, $SIMM", "",
1546                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
1547 def VMOVv4i32 : N1ModImm<1, 0b000, 0b0000, 0, 1, 0, 1, (outs QPR:$dst),
1548                          (ins i32imm:$SIMM), NoItinerary,
1549                          "vmov.i32\t$dst, $SIMM", "",
1550                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
1551
1552 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
1553                          (ins i64imm:$SIMM), NoItinerary,
1554                          "vmov.i64\t$dst, $SIMM", "",
1555                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
1556 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
1557                          (ins i64imm:$SIMM), NoItinerary,
1558                          "vmov.i64\t$dst, $SIMM", "",
1559                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
1560
1561 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
1562
1563 def VGETLNs8  : NVGetLane<0b11100101, 0b1011, 0b00,
1564                           (outs GPR:$dst), (ins DPR:$src, i32imm:$lane),
1565                           NoItinerary, "vmov", ".s8\t$dst, $src[$lane]",
1566                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
1567                                            imm:$lane))]>;
1568 def VGETLNs16 : NVGetLane<0b11100001, 0b1011, 0b01,
1569                           (outs GPR:$dst), (ins DPR:$src, i32imm:$lane),
1570                           NoItinerary, "vmov", ".s16\t$dst, $src[$lane]",
1571                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
1572                                            imm:$lane))]>;
1573 def VGETLNu8  : NVGetLane<0b11101101, 0b1011, 0b00,
1574                           (outs GPR:$dst), (ins DPR:$src, i32imm:$lane),
1575                           NoItinerary, "vmov", ".u8\t$dst, $src[$lane]",
1576                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
1577                                            imm:$lane))]>;
1578 def VGETLNu16 : NVGetLane<0b11101001, 0b1011, 0b01,
1579                           (outs GPR:$dst), (ins DPR:$src, i32imm:$lane),
1580                           NoItinerary, "vmov", ".u16\t$dst, $src[$lane]",
1581                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
1582                                            imm:$lane))]>;
1583 def VGETLNi32 : NVGetLane<0b11100001, 0b1011, 0b00,
1584                           (outs GPR:$dst), (ins DPR:$src, i32imm:$lane),
1585                           NoItinerary, "vmov", ".32\t$dst, $src[$lane]",
1586                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
1587                                            imm:$lane))]>;
1588 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
1589 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
1590           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
1591                            (SubReg_i8_reg imm:$lane))),
1592                      (SubReg_i8_lane imm:$lane))>;
1593 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
1594           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
1595                              (SubReg_i16_reg imm:$lane))),
1596                      (SubReg_i16_lane imm:$lane))>;
1597 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
1598           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
1599                            (SubReg_i8_reg imm:$lane))),
1600                      (SubReg_i8_lane imm:$lane))>;
1601 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
1602           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
1603                              (SubReg_i16_reg imm:$lane))),
1604                      (SubReg_i16_lane imm:$lane))>;
1605 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
1606           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
1607                              (SubReg_i32_reg imm:$lane))),
1608                      (SubReg_i32_lane imm:$lane))>;
1609 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
1610 //          (EXTRACT_SUBREG QPR:$src1, (SubReg_f64_reg imm:$src2))>;
1611 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
1612           (EXTRACT_SUBREG QPR:$src1, (SubReg_f64_reg imm:$src2))>;
1613
1614
1615 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
1616
1617 let Constraints = "$src1 = $dst" in {
1618 def VSETLNi8  : NVSetLane<0b11100100, 0b1011, 0b00, (outs DPR:$dst),
1619                           (ins DPR:$src1, GPR:$src2, i32imm:$lane),
1620                           NoItinerary, "vmov", ".8\t$dst[$lane], $src2",
1621                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
1622                                            GPR:$src2, imm:$lane))]>;
1623 def VSETLNi16 : NVSetLane<0b11100000, 0b1011, 0b01, (outs DPR:$dst),
1624                           (ins DPR:$src1, GPR:$src2, i32imm:$lane),
1625                           NoItinerary, "vmov", ".16\t$dst[$lane], $src2",
1626                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
1627                                            GPR:$src2, imm:$lane))]>;
1628 def VSETLNi32 : NVSetLane<0b11100000, 0b1011, 0b00, (outs DPR:$dst),
1629                           (ins DPR:$src1, GPR:$src2, i32imm:$lane),
1630                           NoItinerary, "vmov", ".32\t$dst[$lane], $src2",
1631                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
1632                                            GPR:$src2, imm:$lane))]>;
1633 }
1634 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
1635           (v16i8 (INSERT_SUBREG QPR:$src1,
1636                   (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
1637                                    (SubReg_i8_reg imm:$lane))),
1638                             GPR:$src2, (SubReg_i8_lane imm:$lane)),
1639                   (SubReg_i8_reg imm:$lane)))>;
1640 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
1641           (v8i16 (INSERT_SUBREG QPR:$src1,
1642                   (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
1643                                      (SubReg_i16_reg imm:$lane))),
1644                              GPR:$src2, (SubReg_i16_lane imm:$lane)),
1645                   (SubReg_i16_reg imm:$lane)))>;
1646 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
1647           (v4i32 (INSERT_SUBREG QPR:$src1,
1648                   (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
1649                                      (SubReg_i32_reg imm:$lane))),
1650                              GPR:$src2, (SubReg_i32_lane imm:$lane)),
1651                   (SubReg_i32_reg imm:$lane)))>;
1652
1653 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
1654 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (SubReg_f64_reg imm:$src3))>;
1655 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
1656           (INSERT_SUBREG QPR:$src1, DPR:$src2, (SubReg_f64_reg imm:$src3))>;
1657
1658 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
1659
1660 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
1661                        (vector_shuffle node:$lhs, node:$rhs), [{
1662   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
1663   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
1664 }]>;
1665
1666 class VDUPD<bits<8> opcod1, bits<2> opcod3, string asmSize, ValueType Ty>
1667   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
1668           NoItinerary, "vdup", !strconcat(asmSize, "\t$dst, $src"),
1669           [(set DPR:$dst, (Ty (splat_lo (scalar_to_vector GPR:$src), undef)))]>;
1670 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string asmSize, ValueType Ty>
1671   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
1672           NoItinerary, "vdup", !strconcat(asmSize, "\t$dst, $src"),
1673           [(set QPR:$dst, (Ty (splat_lo (scalar_to_vector GPR:$src), undef)))]>;
1674
1675 def  VDUP8d   : VDUPD<0b11101100, 0b00, ".8", v8i8>;
1676 def  VDUP16d  : VDUPD<0b11101000, 0b01, ".16", v4i16>;
1677 def  VDUP32d  : VDUPD<0b11101000, 0b00, ".32", v2i32>;
1678 def  VDUP8q   : VDUPQ<0b11101110, 0b00, ".8", v16i8>;
1679 def  VDUP16q  : VDUPQ<0b11101010, 0b01, ".16", v8i16>;
1680 def  VDUP32q  : VDUPQ<0b11101010, 0b00, ".32", v4i32>;
1681
1682 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
1683                       NoItinerary, "vdup", ".32\t$dst, $src",
1684                       [(set DPR:$dst, (v2f32 (splat_lo
1685                                               (scalar_to_vector
1686                                                (f32 (bitconvert GPR:$src))),
1687                                               undef)))]>;
1688 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
1689                       NoItinerary, "vdup", ".32\t$dst, $src",
1690                       [(set QPR:$dst, (v4f32 (splat_lo
1691                                               (scalar_to_vector
1692                                                (f32 (bitconvert GPR:$src))),
1693                                               undef)))]>;
1694
1695 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
1696
1697 def SHUFFLE_get_splat_lane : SDNodeXForm<vector_shuffle, [{
1698   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
1699   return CurDAG->getTargetConstant(SVOp->getSplatIndex(), MVT::i32);
1700 }]>;
1701
1702 def splat_lane : PatFrag<(ops node:$lhs, node:$rhs),
1703                          (vector_shuffle node:$lhs, node:$rhs), [{
1704   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
1705   return SVOp->isSplat();
1706 }], SHUFFLE_get_splat_lane>;
1707
1708 class VDUPLND<bits<2> op19_18, bits<2> op17_16, string OpcodeStr, ValueType Ty>
1709   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 0, 0,
1710         (outs DPR:$dst), (ins DPR:$src, i32imm:$lane), NoItinerary,
1711         !strconcat(OpcodeStr, "\t$dst, $src[$lane]"), "",
1712         [(set DPR:$dst, (Ty (splat_lane:$lane DPR:$src, undef)))]>;
1713
1714 // vector_shuffle requires that the source and destination types match, so
1715 // VDUP to a 128-bit result uses a target-specific VDUPLANEQ node.
1716 class VDUPLNQ<bits<2> op19_18, bits<2> op17_16, string OpcodeStr,
1717               ValueType ResTy, ValueType OpTy>
1718   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 1, 0,
1719         (outs QPR:$dst), (ins DPR:$src, i32imm:$lane), NoItinerary,
1720         !strconcat(OpcodeStr, "\t$dst, $src[$lane]"), "",
1721         [(set QPR:$dst, (ResTy (NEONvduplaneq (OpTy DPR:$src), imm:$lane)))]>;
1722
1723 def VDUPLN8d  : VDUPLND<0b00, 0b01, "vdup.8", v8i8>;
1724 def VDUPLN16d : VDUPLND<0b00, 0b10, "vdup.16", v4i16>;
1725 def VDUPLN32d : VDUPLND<0b01, 0b00, "vdup.32", v2i32>;
1726 def VDUPLNfd  : VDUPLND<0b01, 0b00, "vdup.32", v2f32>;
1727 def VDUPLN8q  : VDUPLNQ<0b00, 0b01, "vdup.8", v16i8, v8i8>;
1728 def VDUPLN16q : VDUPLNQ<0b00, 0b10, "vdup.16", v8i16, v4i16>;
1729 def VDUPLN32q : VDUPLNQ<0b01, 0b00, "vdup.32", v4i32, v2i32>;
1730 def VDUPLNfq  : VDUPLNQ<0b01, 0b00, "vdup.32", v4f32, v2f32>;
1731
1732 //   VMOVN    : Vector Narrowing Move
1733 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, "vmovn.i",
1734                             int_arm_neon_vmovn>;
1735 //   VQMOVN   : Vector Saturating Narrowing Move
1736 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, "vqmovn.s",
1737                             int_arm_neon_vqmovns>;
1738 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, "vqmovn.u",
1739                             int_arm_neon_vqmovnu>;
1740 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, "vqmovun.s",
1741                             int_arm_neon_vqmovnsu>;
1742 //   VMOVL    : Vector Lengthening Move
1743 defm VMOVLs   : N2VLInt_QHS<0,1,0b1010,0,0,1, "vmovl.s", int_arm_neon_vmovls>;
1744 defm VMOVLu   : N2VLInt_QHS<1,1,0b1010,0,0,1, "vmovl.u", int_arm_neon_vmovlu>;
1745
1746 // Vector Conversions.
1747
1748 //   VCVT     : Vector Convert Between Floating-Point and Integers
1749 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
1750                      v2i32, v2f32, fp_to_sint>;
1751 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
1752                      v2i32, v2f32, fp_to_uint>;
1753 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
1754                      v2f32, v2i32, sint_to_fp>;
1755 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
1756                      v2f32, v2i32, uint_to_fp>;
1757
1758 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
1759                      v4i32, v4f32, fp_to_sint>;
1760 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
1761                      v4i32, v4f32, fp_to_uint>;
1762 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
1763                      v4f32, v4i32, sint_to_fp>;
1764 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
1765                      v4f32, v4i32, uint_to_fp>;
1766
1767 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
1768 // Note: Some of the opcode bits in the following VCVT instructions need to
1769 // be encoded based on the immed values.
1770 def VCVTf2xsd : N2VCvtD<0, 1, 0b000000, 0b1111, 0, 1, "vcvt.s32.f32",
1771                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
1772 def VCVTf2xud : N2VCvtD<1, 1, 0b000000, 0b1111, 0, 1, "vcvt.u32.f32",
1773                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
1774 def VCVTxs2fd : N2VCvtD<0, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.s32",
1775                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
1776 def VCVTxu2fd : N2VCvtD<1, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.u32",
1777                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
1778
1779 def VCVTf2xsq : N2VCvtQ<0, 1, 0b000000, 0b1111, 0, 1, "vcvt.s32.f32",
1780                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
1781 def VCVTf2xuq : N2VCvtQ<1, 1, 0b000000, 0b1111, 0, 1, "vcvt.u32.f32",
1782                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
1783 def VCVTxs2fq : N2VCvtQ<0, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.s32",
1784                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
1785 def VCVTxu2fq : N2VCvtQ<1, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.u32",
1786                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
1787
1788 //   VREV     : Vector Reverse
1789
1790 def vrev64_shuffle : PatFrag<(ops node:$in),
1791                              (vector_shuffle node:$in, undef), [{
1792   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
1793   return ARM::isVREVMask(SVOp, 64);
1794 }]>;
1795
1796 def vrev32_shuffle : PatFrag<(ops node:$in),
1797                              (vector_shuffle node:$in, undef), [{
1798   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
1799   return ARM::isVREVMask(SVOp, 32);
1800 }]>;
1801
1802 def vrev16_shuffle : PatFrag<(ops node:$in),
1803                              (vector_shuffle node:$in, undef), [{
1804   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
1805   return ARM::isVREVMask(SVOp, 16);
1806 }]>;
1807
1808 //   VREV64   : Vector Reverse elements within 64-bit doublewords
1809
1810 class VREV64D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1811   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
1812         (ins DPR:$src), NoItinerary,
1813         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1814         [(set DPR:$dst, (Ty (vrev64_shuffle (Ty DPR:$src))))]>;
1815 class VREV64Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1816   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
1817         (ins QPR:$src), NoItinerary,
1818         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1819         [(set QPR:$dst, (Ty (vrev64_shuffle (Ty QPR:$src))))]>;
1820
1821 def VREV64d8  : VREV64D<0b00, "vrev64.8", v8i8>;
1822 def VREV64d16 : VREV64D<0b01, "vrev64.16", v4i16>;
1823 def VREV64d32 : VREV64D<0b10, "vrev64.32", v2i32>;
1824 def VREV64df  : VREV64D<0b10, "vrev64.32", v2f32>;
1825
1826 def VREV64q8  : VREV64Q<0b00, "vrev64.8", v16i8>;
1827 def VREV64q16 : VREV64Q<0b01, "vrev64.16", v8i16>;
1828 def VREV64q32 : VREV64Q<0b10, "vrev64.32", v4i32>;
1829 def VREV64qf  : VREV64Q<0b10, "vrev64.32", v4f32>;
1830
1831 //   VREV32   : Vector Reverse elements within 32-bit words
1832
1833 class VREV32D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1834   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
1835         (ins DPR:$src), NoItinerary,
1836         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1837         [(set DPR:$dst, (Ty (vrev32_shuffle (Ty DPR:$src))))]>;
1838 class VREV32Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1839   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
1840         (ins QPR:$src), NoItinerary,
1841         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1842         [(set QPR:$dst, (Ty (vrev32_shuffle (Ty QPR:$src))))]>;
1843
1844 def VREV32d8  : VREV32D<0b00, "vrev32.8", v8i8>;
1845 def VREV32d16 : VREV32D<0b01, "vrev32.16", v4i16>;
1846
1847 def VREV32q8  : VREV32Q<0b00, "vrev32.8", v16i8>;
1848 def VREV32q16 : VREV32Q<0b01, "vrev32.16", v8i16>;
1849
1850 //   VREV16   : Vector Reverse elements within 16-bit halfwords
1851
1852 class VREV16D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1853   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
1854         (ins DPR:$src), NoItinerary,
1855         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1856         [(set DPR:$dst, (Ty (vrev16_shuffle (Ty DPR:$src))))]>;
1857 class VREV16Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1858   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
1859         (ins QPR:$src), NoItinerary,
1860         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1861         [(set QPR:$dst, (Ty (vrev16_shuffle (Ty QPR:$src))))]>;
1862
1863 def VREV16d8  : VREV16D<0b00, "vrev16.8", v8i8>;
1864 def VREV16q8  : VREV16Q<0b00, "vrev16.8", v16i8>;
1865
1866 //===----------------------------------------------------------------------===//
1867 // Non-Instruction Patterns
1868 //===----------------------------------------------------------------------===//
1869
1870 // bit_convert
1871 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
1872 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
1873 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
1874 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
1875 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
1876 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
1877 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
1878 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
1879 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
1880 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
1881 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
1882 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
1883 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
1884 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
1885 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
1886 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
1887 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
1888 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
1889 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
1890 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
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1892 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
1893 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
1894 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
1895 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
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1901
1902 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
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1927 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
1928 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
1929 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
1930 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
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