lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
  20
  21 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  22 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
  23 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  24 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
  25 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
  26 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  27 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  28 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
  29 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
  30 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  31 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  32
  33 // Types for vector shift by immediates.  The "SHX" version is for long and
  34 // narrow operations where the source and destination vectors have different
  35 // types.  The "SHINS" version is for shift and insert operations.
  36 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  37                                          SDTCisVT<2, i32>]>;
  38 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  39                                          SDTCisVT<2, i32>]>;
  40 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  42
  43 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  44 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  45 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  46 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  47 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  48 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  49 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  50
  51 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  52 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  53 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  54
  55 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  56 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  57 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  58 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  59 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  60 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  61
  62 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  63 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  64 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  65
  66 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  67 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  68
  69 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  70                                          SDTCisVT<2, i32>]>;
  71 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  72 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  73
  74 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  75 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  76 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  77
  78 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  79                                            SDTCisVT<2, i32>]>;
  80 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
  81 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
  82
  83 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  84
  85 // VDUPLANE can produce a quad-register result from a double-register source,
  86 // so the result is not constrained to match the source.
  87 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  88                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  89                                                 SDTCisVT<2, i32>]>>;
  90
  91 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  92                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  93 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  94
  95 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  96 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  97 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  98 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  99
 100 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 101                                          SDTCisSameAs<0, 2>,
 102                                          SDTCisSameAs<0, 3>]>;
 103 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 104 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 105 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 106
 107 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 108                                          SDTCisSameAs<1, 2>]>;
 109 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 110 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 111
 112 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 113                                          SDTCisSameAs<0, 2>]>;
 114 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 115 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 116
 117 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 118   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 119   unsigned EltBits = 0;
 120   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 121   return (EltBits == 32 && EltVal == 0);
 122 }]>;
 123
 124 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 125   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 126   unsigned EltBits = 0;
 127   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 128   return (EltBits == 8 && EltVal == 0xff);
 129 }]>;
 130
 131 //===----------------------------------------------------------------------===//
 132 // NEON operand definitions
 133 //===----------------------------------------------------------------------===//
 134
 135 def nModImm : Operand<i32> {
 136   let PrintMethod = "printNEONModImmOperand";
 137 }
 138
 139 //===----------------------------------------------------------------------===//
 140 // NEON load / store instructions
 141 //===----------------------------------------------------------------------===//
 142
 143 // Use VLDM to load a Q register as a D register pair.
 144 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 145 def VLDMQIA
 146   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 147                     IIC_fpLoad_m, "",
 148                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 149 def VLDMQDB
 150   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 151                     IIC_fpLoad_m, "",
 152                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 153
 154 // Use VSTM to store a Q register as a D register pair.
 155 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 156 def VSTMQIA
 157   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 158                     IIC_fpStore_m, "",
 159                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 160 def VSTMQDB
 161   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 162                     IIC_fpStore_m, "",
 163                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 164
 165 // Classes for VLD* pseudo-instructions with multi-register operands.
 166 // These are expanded to real instructions after register allocation.
 167 class VLDQPseudo<InstrItinClass itin>
 168   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 169 class VLDQWBPseudo<InstrItinClass itin>
 170   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 171                 (ins addrmode6:$addr, am6offset:$offset), itin,
 172                 "$addr.addr = $wb">;
 173 class VLDQQPseudo<InstrItinClass itin>
 174   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 175 class VLDQQWBPseudo<InstrItinClass itin>
 176   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 177                 (ins addrmode6:$addr, am6offset:$offset), itin,
 178                 "$addr.addr = $wb">;
 179 class VLDQQQQWBPseudo<InstrItinClass itin>
 180   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 181                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 182                 "$addr.addr = $wb, $src = $dst">;
 183
 184 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 185
 186 //   VLD1     : Vector Load (multiple single elements)
 187 class VLD1D<bits<4> op7_4, string Dt>
 188   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 189           (ins addrmode6:$Rn), IIC_VLD1,
 190           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 191   let Rm = 0b1111;
 192   let Inst{4} = Rn{4};
 193 }
 194 class VLD1Q<bits<4> op7_4, string Dt>
 195   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 196           (ins addrmode6:$Rn), IIC_VLD1x2,
 197           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 198   let Rm = 0b1111;
 199   let Inst{5-4} = Rn{5-4};
 200 }
 201
 202 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 203 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 204 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 205 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 206
 207 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 208 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 209 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 210 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 211
 212 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 213 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 214 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 215 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 216
 217 // ...with address register writeback:
 218 class VLD1DWB<bits<4> op7_4, string Dt>
 219   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 220           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 221           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 222           "$Rn.addr = $wb", []> {
 223   let Inst{4} = Rn{4};
 224 }
 225 class VLD1QWB<bits<4> op7_4, string Dt>
 226   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 227           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 228           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 229           "$Rn.addr = $wb", []> {
 230   let Inst{5-4} = Rn{5-4};
 231 }
 232
 233 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 234 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 235 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 236 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 237
 238 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 239 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 240 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 241 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 242
 243 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 244 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 245 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 246 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 247
 248 // ...with 3 registers (some of these are only for the disassembler):
 249 class VLD1D3<bits<4> op7_4, string Dt>
 250   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 251           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 252           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 253   let Rm = 0b1111;
 254   let Inst{4} = Rn{4};
 255 }
 256 class VLD1D3WB<bits<4> op7_4, string Dt>
 257   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 258           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 259           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 260   let Inst{4} = Rn{4};
 261 }
 262
 263 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 264 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 265 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 266 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 267
 268 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 269 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 270 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 271 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 272
 273 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 274 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 275
 276 // ...with 4 registers (some of these are only for the disassembler):
 277 class VLD1D4<bits<4> op7_4, string Dt>
 278   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 279           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 280           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 281   let Rm = 0b1111;
 282   let Inst{5-4} = Rn{5-4};
 283 }
 284 class VLD1D4WB<bits<4> op7_4, string Dt>
 285   : NLdSt<0,0b10,0b0010,op7_4,
 286           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 287           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4, "vld1", Dt,
 288           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 289           []> {
 290   let Inst{5-4} = Rn{5-4};
 291 }
 292
 293 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 294 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 295 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 296 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 297
 298 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 299 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 300 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 301 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 302
 303 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 304 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 305
 306 //   VLD2     : Vector Load (multiple 2-element structures)
 307 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 308   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 309           (ins addrmode6:$Rn), IIC_VLD2,
 310           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 311   let Rm = 0b1111;
 312   let Inst{5-4} = Rn{5-4};
 313 }
 314 class VLD2Q<bits<4> op7_4, string Dt>
 315   : NLdSt<0, 0b10, 0b0011, op7_4,
 316           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 317           (ins addrmode6:$Rn), IIC_VLD2x2,
 318           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 319   let Rm = 0b1111;
 320   let Inst{5-4} = Rn{5-4};
 321 }
 322
 323 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 324 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 325 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 326
 327 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 328 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 329 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 330
 331 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 332 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 333 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 334
 335 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 336 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 337 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 338
 339 // ...with address register writeback:
 340 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 341   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 342           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 343           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 344           "$Rn.addr = $wb", []> {
 345   let Inst{5-4} = Rn{5-4};
 346 }
 347 class VLD2QWB<bits<4> op7_4, string Dt>
 348   : NLdSt<0, 0b10, 0b0011, op7_4,
 349           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 350           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 351           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 352           "$Rn.addr = $wb", []> {
 353   let Inst{5-4} = Rn{5-4};
 354 }
 355
 356 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 357 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 358 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 359
 360 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 361 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 362 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 363
 364 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 365 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 366 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 367
 368 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 369 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 370 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 371
 372 // ...with double-spaced registers (for disassembly only):
 373 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 374 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 375 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 376 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 377 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 378 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 379
 380 //   VLD3     : Vector Load (multiple 3-element structures)
 381 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 382   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 383           (ins addrmode6:$Rn), IIC_VLD3,
 384           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 385   let Rm = 0b1111;
 386   let Inst{4} = Rn{4};
 387 }
 388
 389 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 390 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 391 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 392
 393 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 394 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 395 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 396
 397 // ...with address register writeback:
 398 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 399   : NLdSt<0, 0b10, op11_8, op7_4,
 400           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 401           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 402           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 403           "$Rn.addr = $wb", []> {
 404   let Inst{4} = Rn{4};
 405 }
 406
 407 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 408 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 409 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 410
 411 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 412 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 413 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 414
 415 // ...with double-spaced registers (non-updating versions for disassembly only):
 416 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 417 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 418 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 419 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 420 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 421 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 422
 423 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 424 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 425 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 426
 427 // ...alternate versions to be allocated odd register numbers:
 428 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 429 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 430 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 431
 432 //   VLD4     : Vector Load (multiple 4-element structures)
 433 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 434   : NLdSt<0, 0b10, op11_8, op7_4,
 435           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 436           (ins addrmode6:$Rn), IIC_VLD4,
 437           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 438   let Rm = 0b1111;
 439   let Inst{5-4} = Rn{5-4};
 440 }
 441
 442 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 443 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 444 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 445
 446 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 447 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 448 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 449
 450 // ...with address register writeback:
 451 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 452   : NLdSt<0, 0b10, op11_8, op7_4,
 453           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 454           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4,
 455           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 456           "$Rn.addr = $wb", []> {
 457   let Inst{5-4} = Rn{5-4};
 458 }
 459
 460 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 461 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 462 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 463
 464 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 465 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 466 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 467
 468 // ...with double-spaced registers (non-updating versions for disassembly only):
 469 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 470 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 471 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 472 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 473 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 474 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 475
 476 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 477 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 478 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 479
 480 // ...alternate versions to be allocated odd register numbers:
 481 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 482 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 483 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 484
 485 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 486
 487 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 488 // These are expanded to real instructions after register allocation.
 489 class VLDQLNPseudo<InstrItinClass itin>
 490   : PseudoNLdSt<(outs QPR:$dst),
 491                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 492                 itin, "$src = $dst">;
 493 class VLDQLNWBPseudo<InstrItinClass itin>
 494   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 495                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 496                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 497 class VLDQQLNPseudo<InstrItinClass itin>
 498   : PseudoNLdSt<(outs QQPR:$dst),
 499                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 500                 itin, "$src = $dst">;
 501 class VLDQQLNWBPseudo<InstrItinClass itin>
 502   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 503                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 504                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 505 class VLDQQQQLNPseudo<InstrItinClass itin>
 506   : PseudoNLdSt<(outs QQQQPR:$dst),
 507                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 508                 itin, "$src = $dst">;
 509 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 510   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 511                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 512                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 513
 514 //   VLD1LN   : Vector Load (single element to one lane)
 515 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 516              PatFrag LoadOp>
 517   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 518           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 519           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 520           "$src = $Vd",
 521           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 522                                          (i32 (LoadOp addrmode6:$Rn)),
 523                                          imm:$lane))]> {
 524   let Rm = 0b1111;
 525 }
 526 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 527   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 528                                                (i32 (LoadOp addrmode6:$addr)),
 529                                                imm:$lane))];
 530 }
 531
 532 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 533   let Inst{7-5} = lane{2-0};
 534 }
 535 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 536   let Inst{7-6} = lane{1-0};
 537   let Inst{4}   = Rn{4};
 538 }
 539 def VLD1LNd32 : VLD1LN<0b1000, {?,0,?,?}, "32", v2i32, load> {
 540   let Inst{7} = lane{0};
 541   let Inst{5} = Rn{4};
 542   let Inst{4} = Rn{4};
 543 }
 544
 545 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 546 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 547 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 548
 549 def : Pat<(vector_insert (v2f32 DPR:$src),
 550                          (f32 (load addrmode6:$addr)), imm:$lane),
 551           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 552 def : Pat<(vector_insert (v4f32 QPR:$src),
 553                          (f32 (load addrmode6:$addr)), imm:$lane),
 554           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 555
 556 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 557
 558 // ...with address register writeback:
 559 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 560   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 561           (ins addrmode6:$Rn, am6offset:$Rm,
 562            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 563           "\\{$Vd[$lane]\\}, $Rn$Rm",
 564           "$src = $Vd, $Rn.addr = $wb", []>;
 565
 566 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 567   let Inst{7-5} = lane{2-0};
 568 }
 569 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 570   let Inst{7-6} = lane{1-0};
 571   let Inst{4}   = Rn{4};
 572 }
 573 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 574   let Inst{7} = lane{0};
 575   let Inst{5} = Rn{4};
 576   let Inst{4} = Rn{4};
 577 }
 578
 579 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 580 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 581 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 582
 583 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 584 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 585   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 586           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 587           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 588           "$src1 = $Vd, $src2 = $dst2", []> {
 589   let Rm = 0b1111;
 590   let Inst{4}   = Rn{4};
 591 }
 592
 593 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 594   let Inst{7-5} = lane{2-0};
 595 }
 596 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 597   let Inst{7-6} = lane{1-0};
 598 }
 599 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 600   let Inst{7} = lane{0};
 601 }
 602
 603 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 604 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 605 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 606
 607 // ...with double-spaced registers:
 608 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 609   let Inst{7-6} = lane{1-0};
 610 }
 611 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 612   let Inst{7} = lane{0};
 613 }
 614
 615 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 616 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 617
 618 // ...with address register writeback:
 619 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 620   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 621           (ins addrmode6:$Rn, am6offset:$Rm,
 622            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 623           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 624           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 625   let Inst{4}   = Rn{4};
 626 }
 627
 628 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 629   let Inst{7-5} = lane{2-0};
 630 }
 631 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 632   let Inst{7-6} = lane{1-0};
 633 }
 634 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 635   let Inst{7} = lane{0};
 636 }
 637
 638 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 639 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 640 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 641
 642 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 643   let Inst{7-6} = lane{1-0};
 644 }
 645 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 646   let Inst{7} = lane{0};
 647 }
 648
 649 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 650 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 651
 652 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 653 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 654   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 655           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 656           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 657           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 658           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 659   let Rm = 0b1111;
 660 }
 661
 662 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 663   let Inst{7-5} = lane{2-0};
 664 }
 665 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 666   let Inst{7-6} = lane{1-0};
 667 }
 668 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 669   let Inst{7}   = lane{0};
 670 }
 671
 672 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 673 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 674 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 675
 676 // ...with double-spaced registers:
 677 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 678   let Inst{7-6} = lane{1-0};
 679 }
 680 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 681   let Inst{7}   = lane{0};
 682 }
 683
 684 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 685 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 686
 687 // ...with address register writeback:
 688 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 689   : NLdStLn<1, 0b10, op11_8, op7_4,
 690           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 691           (ins addrmode6:$Rn, am6offset:$Rm,
 692            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 693           IIC_VLD3lnu, "vld3", Dt,
 694           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 695           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 696           []>;
 697
 698 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 699   let Inst{7-5} = lane{2-0};
 700 }
 701 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 702   let Inst{7-6} = lane{1-0};
 703 }
 704 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 705   let Inst{7}   = lane{0};
 706 }
 707
 708 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 709 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 710 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 711
 712 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 713   let Inst{7-6} = lane{1-0};
 714 }
 715 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 716   let Inst{7}   = lane{0};
 717 }
 718
 719 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 720 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 721
 722 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 723 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 724   : NLdStLn<1, 0b10, op11_8, op7_4,
 725           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 726           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 727           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 728           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 729           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 730   let Rm = 0b1111;
 731   let Inst{4}   = Rn{4};
 732 }
 733
 734 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 735   let Inst{7-5} = lane{2-0};
 736 }
 737 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 738   let Inst{7-6} = lane{1-0};
 739 }
 740 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 741   let Inst{7}   = lane{0};
 742   let Inst{5} = Rn{5};
 743 }
 744
 745 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 746 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 747 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 748
 749 // ...with double-spaced registers:
 750 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 751   let Inst{7-6} = lane{1-0};
 752 }
 753 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 754   let Inst{7}   = lane{0};
 755   let Inst{5} = Rn{5};
 756 }
 757
 758 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 759 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 760
 761 // ...with address register writeback:
 762 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 763   : NLdStLn<1, 0b10, op11_8, op7_4,
 764           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 765           (ins addrmode6:$Rn, am6offset:$Rm,
 766            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 767           IIC_VLD4ln, "vld4", Dt,
 768 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 769 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 770           []> {
 771   let Inst{4}   = Rn{4};
 772 }
 773
 774 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 775   let Inst{7-5} = lane{2-0};
 776 }
 777 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 778   let Inst{7-6} = lane{1-0};
 779 }
 780 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 781   let Inst{7}   = lane{0};
 782   let Inst{5} = Rn{5};
 783 }
 784
 785 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 786 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 787 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 788
 789 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 790   let Inst{7-6} = lane{1-0};
 791 }
 792 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 793   let Inst{7}   = lane{0};
 794   let Inst{5} = Rn{5};
 795 }
 796
 797 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 798 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 799
 800 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 801
 802 //   VLD1DUP  : Vector Load (single element to all lanes)
 803 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
 804   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd), (ins addrmode6dup:$Rn),
 805           IIC_VLD1dup, "vld1", Dt, "\\{$Vd[]\\}, $Rn", "",
 806           [(set DPR:$Vd, (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
 807   let Rm = 0b1111;
 808   let Inst{4} = Rn{4};
 809 }
 810 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
 811   let Pattern = [(set QPR:$dst,
 812                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
 813 }
 814
 815 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
 816 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
 817 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
 818
 819 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
 820 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
 821 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
 822
 823 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
 824           (VLD1DUPd32 addrmode6:$addr)>;
 825 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
 826           (VLD1DUPq32Pseudo addrmode6:$addr)>;
 827
 828 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 829
 830 class VLD1QDUP<bits<4> op7_4, string Dt>
 831   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2),
 832           (ins addrmode6dup:$Rn), IIC_VLD1dup,
 833           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 834   let Rm = 0b1111;
 835   let Inst{4} = Rn{4};
 836 }
 837
 838 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
 839 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
 840 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
 841
 842 // ...with address register writeback:
 843 class VLD1DUPWB<bits<4> op7_4, string Dt>
 844   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, GPR:$wb),
 845           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 846           "vld1", Dt, "\\{$Vd[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 847   let Inst{4} = Rn{4};
 848 }
 849 class VLD1QDUPWB<bits<4> op7_4, string Dt>
 850   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 851           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 852           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 853   let Inst{4} = Rn{4};
 854 }
 855
 856 def VLD1DUPd8_UPD  : VLD1DUPWB<{0,0,0,0}, "8">;
 857 def VLD1DUPd16_UPD : VLD1DUPWB<{0,1,0,?}, "16">;
 858 def VLD1DUPd32_UPD : VLD1DUPWB<{1,0,0,?}, "32">;
 859
 860 def VLD1DUPq8_UPD  : VLD1QDUPWB<{0,0,1,0}, "8">;
 861 def VLD1DUPq16_UPD : VLD1QDUPWB<{0,1,1,?}, "16">;
 862 def VLD1DUPq32_UPD : VLD1QDUPWB<{1,0,1,?}, "32">;
 863
 864 def VLD1DUPq8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1dupu>;
 865 def VLD1DUPq16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 866 def VLD1DUPq32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 867
 868 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 869 class VLD2DUP<bits<4> op7_4, string Dt>
 870   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
 871           (ins addrmode6dup:$Rn), IIC_VLD2dup,
 872           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 873   let Rm = 0b1111;
 874   let Inst{4} = Rn{4};
 875 }
 876
 877 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
 878 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
 879 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
 880
 881 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
 882 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
 883 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
 884
 885 // ...with double-spaced registers (not used for codegen):
 886 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8">;
 887 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16">;
 888 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32">;
 889
 890 // ...with address register writeback:
 891 class VLD2DUPWB<bits<4> op7_4, string Dt>
 892   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 893           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
 894           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 895   let Inst{4} = Rn{4};
 896 }
 897
 898 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
 899 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
 900 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
 901
 902 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
 903 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
 904 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
 905
 906 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
 907 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
 908 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
 909
 910 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 911 class VLD3DUP<bits<4> op7_4, string Dt>
 912   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 913           (ins addrmode6dup:$Rn), IIC_VLD3dup,
 914           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
 915   let Rm = 0b1111;
 916   let Inst{4} = Rn{4};
 917 }
 918
 919 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
 920 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
 921 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
 922
 923 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
 924 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
 925 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
 926
 927 // ...with double-spaced registers (not used for codegen):
 928 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
 929 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
 930 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
 931
 932 // ...with address register writeback:
 933 class VLD3DUPWB<bits<4> op7_4, string Dt>
 934   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 935           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
 936           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
 937           "$Rn.addr = $wb", []> {
 938   let Inst{4} = Rn{4};
 939 }
 940
 941 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
 942 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
 943 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
 944
 945 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
 946 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
 947 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
 948
 949 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
 950 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
 951 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
 952
 953 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 954 class VLD4DUP<bits<4> op7_4, string Dt>
 955   : NLdSt<1, 0b10, 0b1111, op7_4,
 956           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 957           (ins addrmode6dup:$Rn), IIC_VLD4dup,
 958           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
 959   let Rm = 0b1111;
 960   let Inst{4} = Rn{4};
 961 }
 962
 963 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
 964 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
 965 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
 966
 967 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
 968 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
 969 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
 970
 971 // ...with double-spaced registers (not used for codegen):
 972 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
 973 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
 974 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
 975
 976 // ...with address register writeback:
 977 class VLD4DUPWB<bits<4> op7_4, string Dt>
 978   : NLdSt<1, 0b10, 0b1111, op7_4,
 979           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 980           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
 981           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
 982           "$Rn.addr = $wb", []> {
 983   let Inst{4} = Rn{4};
 984 }
 985
 986 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
 987 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
 988 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
 989
 990 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
 991 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
 992 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
 993
 994 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
 995 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
 996 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
 997
 998 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 999
1000 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1001
1002 // Classes for VST* pseudo-instructions with multi-register operands.
1003 // These are expanded to real instructions after register allocation.
1004 class VSTQPseudo<InstrItinClass itin>
1005   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1006 class VSTQWBPseudo<InstrItinClass itin>
1007   : PseudoNLdSt<(outs GPR:$wb),
1008                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1009                 "$addr.addr = $wb">;
1010 class VSTQQPseudo<InstrItinClass itin>
1011   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1012 class VSTQQWBPseudo<InstrItinClass itin>
1013   : PseudoNLdSt<(outs GPR:$wb),
1014                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1015                 "$addr.addr = $wb">;
1016 class VSTQQQQWBPseudo<InstrItinClass itin>
1017   : PseudoNLdSt<(outs GPR:$wb),
1018                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1019                 "$addr.addr = $wb">;
1020
1021 //   VST1     : Vector Store (multiple single elements)
1022 class VST1D<bits<4> op7_4, string Dt>
1023   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, DPR:$Vd),
1024           IIC_VST1, "vst1", Dt, "\\{$Vd\\}, $Rn", "", []> {
1025   let Rm = 0b1111;
1026   let Inst{4} = Rn{4};
1027 }
1028 class VST1Q<bits<4> op7_4, string Dt>
1029   : NLdSt<0,0b00,0b1010,op7_4, (outs),
1030           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
1031           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1032   let Rm = 0b1111;
1033   let Inst{5-4} = Rn{5-4};
1034 }
1035
1036 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1037 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1038 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1039 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1040
1041 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1042 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1043 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1044 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1045
1046 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1047 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1048 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1049 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1050
1051 // ...with address register writeback:
1052 class VST1DWB<bits<4> op7_4, string Dt>
1053   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
1054           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
1055           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1056   let Inst{4} = Rn{4};
1057 }
1058 class VST1QWB<bits<4> op7_4, string Dt>
1059   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
1060           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1061           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1062           "$Rn.addr = $wb", []> {
1063   let Inst{5-4} = Rn{5-4};
1064 }
1065
1066 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
1067 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
1068 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
1069 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
1070
1071 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
1072 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
1073 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
1074 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
1075
1076 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
1077 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1078 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1079 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1080
1081 // ...with 3 registers (some of these are only for the disassembler):
1082 class VST1D3<bits<4> op7_4, string Dt>
1083   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1084           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
1085           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1086   let Rm = 0b1111;
1087   let Inst{4} = Rn{4};
1088 }
1089 class VST1D3WB<bits<4> op7_4, string Dt>
1090   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
1091           (ins addrmode6:$Rn, am6offset:$Rm,
1092            DPR:$Vd, DPR:$src2, DPR:$src3),
1093           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1094           "$Rn.addr = $wb", []> {
1095   let Inst{4} = Rn{4};
1096 }
1097
1098 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
1099 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
1100 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
1101 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
1102
1103 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
1104 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
1105 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
1106 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
1107
1108 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
1109 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
1110
1111 // ...with 4 registers (some of these are only for the disassembler):
1112 class VST1D4<bits<4> op7_4, string Dt>
1113   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1114           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1115           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
1116           []> {
1117   let Rm = 0b1111;
1118   let Inst{5-4} = Rn{5-4};
1119 }
1120 class VST1D4WB<bits<4> op7_4, string Dt>
1121   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
1122           (ins addrmode6:$Rn, am6offset:$Rm,
1123            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
1124           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1125           "$Rn.addr = $wb", []> {
1126   let Inst{5-4} = Rn{5-4};
1127 }
1128
1129 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
1130 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
1131 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
1132 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
1133
1134 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
1135 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
1136 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
1137 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
1138
1139 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
1140 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
1141
1142 //   VST2     : Vector Store (multiple 2-element structures)
1143 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1144   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1145           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1146           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1147   let Rm = 0b1111;
1148   let Inst{5-4} = Rn{5-4};
1149 }
1150 class VST2Q<bits<4> op7_4, string Dt>
1151   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1152           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1153           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1154           "", []> {
1155   let Rm = 0b1111;
1156   let Inst{5-4} = Rn{5-4};
1157 }
1158
1159 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1160 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1161 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1162
1163 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1164 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1165 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1166
1167 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1168 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1169 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1170
1171 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1172 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1173 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1174
1175 // ...with address register writeback:
1176 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1177   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1178           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1179           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1180           "$Rn.addr = $wb", []> {
1181   let Inst{5-4} = Rn{5-4};
1182 }
1183 class VST2QWB<bits<4> op7_4, string Dt>
1184   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1185           (ins addrmode6:$Rn, am6offset:$Rm,
1186            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1187           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1188           "$Rn.addr = $wb", []> {
1189   let Inst{5-4} = Rn{5-4};
1190 }
1191
1192 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1193 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1194 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1195
1196 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1197 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1198 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1199
1200 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1201 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1202 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1203
1204 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1205 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1206 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1207
1208 // ...with double-spaced registers (for disassembly only):
1209 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1210 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1211 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1212 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1213 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1214 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1215
1216 //   VST3     : Vector Store (multiple 3-element structures)
1217 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1218   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1219           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1220           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1221   let Rm = 0b1111;
1222   let Inst{4} = Rn{4};
1223 }
1224
1225 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1226 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1227 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1228
1229 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1230 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1231 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1232
1233 // ...with address register writeback:
1234 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1235   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1236           (ins addrmode6:$Rn, am6offset:$Rm,
1237            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1238           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1239           "$Rn.addr = $wb", []> {
1240   let Inst{4} = Rn{4};
1241 }
1242
1243 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1244 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1245 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1246
1247 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1248 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1249 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1250
1251 // ...with double-spaced registers (non-updating versions for disassembly only):
1252 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1253 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1254 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1255 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1256 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1257 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1258
1259 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1260 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1261 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1262
1263 // ...alternate versions to be allocated odd register numbers:
1264 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1265 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1266 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1267
1268 //   VST4     : Vector Store (multiple 4-element structures)
1269 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1270   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1271           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1272           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1273           "", []> {
1274   let Rm = 0b1111;
1275   let Inst{5-4} = Rn{5-4};
1276 }
1277
1278 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1279 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1280 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1281
1282 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1283 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1284 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1285
1286 // ...with address register writeback:
1287 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1288   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1289           (ins addrmode6:$Rn, am6offset:$Rm,
1290            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1291            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1292           "$Rn.addr = $wb", []> {
1293   let Inst{5-4} = Rn{5-4};
1294 }
1295
1296 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1297 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1298 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1299
1300 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1301 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1302 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1303
1304 // ...with double-spaced registers (non-updating versions for disassembly only):
1305 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1306 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1307 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1308 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1309 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1310 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1311
1312 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1313 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1314 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1315
1316 // ...alternate versions to be allocated odd register numbers:
1317 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1318 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1319 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1320
1321 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1322
1323 // Classes for VST*LN pseudo-instructions with multi-register operands.
1324 // These are expanded to real instructions after register allocation.
1325 class VSTQLNPseudo<InstrItinClass itin>
1326   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1327                 itin, "">;
1328 class VSTQLNWBPseudo<InstrItinClass itin>
1329   : PseudoNLdSt<(outs GPR:$wb),
1330                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1331                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1332 class VSTQQLNPseudo<InstrItinClass itin>
1333   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1334                 itin, "">;
1335 class VSTQQLNWBPseudo<InstrItinClass itin>
1336   : PseudoNLdSt<(outs GPR:$wb),
1337                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1338                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1339 class VSTQQQQLNPseudo<InstrItinClass itin>
1340   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1341                 itin, "">;
1342 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1343   : PseudoNLdSt<(outs GPR:$wb),
1344                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1345                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1346
1347 //   VST1LN   : Vector Store (single element from one lane)
1348 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1349              PatFrag StoreOp, SDNode ExtractOp>
1350   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1351           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1352           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1353           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1354   let Rm = 0b1111;
1355 }
1356 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1357   : VSTQLNPseudo<IIC_VST1ln> {
1358   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1359                           addrmode6:$addr)];
1360 }
1361
1362 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1363                        NEONvgetlaneu> {
1364   let Inst{7-5} = lane{2-0};
1365 }
1366 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1367                        NEONvgetlaneu> {
1368   let Inst{7-6} = lane{1-0};
1369   let Inst{4}   = Rn{5};
1370 }
1371 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1372   let Inst{7}   = lane{0};
1373   let Inst{5-4} = Rn{5-4};
1374 }
1375
1376 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1377 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1378 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1379
1380 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1381           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1382 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1383           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1384
1385 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1386
1387 // ...with address register writeback:
1388 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1389   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1390           (ins addrmode6:$Rn, am6offset:$Rm,
1391            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1392           "\\{$Vd[$lane]\\}, $Rn$Rm",
1393           "$Rn.addr = $wb", []>;
1394
1395 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8"> {
1396   let Inst{7-5} = lane{2-0};
1397 }
1398 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16"> {
1399   let Inst{7-6} = lane{1-0};
1400   let Inst{4}   = Rn{5};
1401 }
1402 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32"> {
1403   let Inst{7}   = lane{0};
1404   let Inst{5-4} = Rn{5-4};
1405 }
1406
1407 def VST1LNq8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST1lnu>;
1408 def VST1LNq16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1409 def VST1LNq32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1410
1411 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1412 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1413   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1414           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1415           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1416           "", []> {
1417   let Rm = 0b1111;
1418   let Inst{4}   = Rn{4};
1419 }
1420
1421 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1422   let Inst{7-5} = lane{2-0};
1423 }
1424 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1425   let Inst{7-6} = lane{1-0};
1426 }
1427 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1428   let Inst{7}   = lane{0};
1429 }
1430
1431 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1432 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1433 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1434
1435 // ...with double-spaced registers:
1436 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1437   let Inst{7-6} = lane{1-0};
1438   let Inst{4}   = Rn{4};
1439 }
1440 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1441   let Inst{7}   = lane{0};
1442   let Inst{4}   = Rn{4};
1443 }
1444
1445 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1446 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1447
1448 // ...with address register writeback:
1449 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1450   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1451           (ins addrmode6:$addr, am6offset:$offset,
1452            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1453           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1454           "$addr.addr = $wb", []> {
1455   let Inst{4}   = Rn{4};
1456 }
1457
1458 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1459   let Inst{7-5} = lane{2-0};
1460 }
1461 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1462   let Inst{7-6} = lane{1-0};
1463 }
1464 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1465   let Inst{7}   = lane{0};
1466 }
1467
1468 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1469 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1470 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1471
1472 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1473   let Inst{7-6} = lane{1-0};
1474 }
1475 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1476   let Inst{7}   = lane{0};
1477 }
1478
1479 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1480 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1481
1482 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1483 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1484   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1485           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1486            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1487           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1488   let Rm = 0b1111;
1489 }
1490
1491 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1492   let Inst{7-5} = lane{2-0};
1493 }
1494 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1495   let Inst{7-6} = lane{1-0};
1496 }
1497 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1498   let Inst{7}   = lane{0};
1499 }
1500
1501 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1502 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1503 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1504
1505 // ...with double-spaced registers:
1506 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1507   let Inst{7-6} = lane{1-0};
1508 }
1509 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1510   let Inst{7}   = lane{0};
1511 }
1512
1513 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1514 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1515
1516 // ...with address register writeback:
1517 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1518   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1519           (ins addrmode6:$Rn, am6offset:$Rm,
1520            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1521           IIC_VST3lnu, "vst3", Dt,
1522           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1523           "$Rn.addr = $wb", []>;
1524
1525 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1526   let Inst{7-5} = lane{2-0};
1527 }
1528 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1529   let Inst{7-6} = lane{1-0};
1530 }
1531 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1532   let Inst{7}   = lane{0};
1533 }
1534
1535 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1536 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1537 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1538
1539 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1540   let Inst{7-6} = lane{1-0};
1541 }
1542 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1543   let Inst{7}   = lane{0};
1544 }
1545
1546 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1547 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1548
1549 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1550 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1551   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1552           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1553            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1554           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1555           "", []> {
1556   let Rm = 0b1111;
1557   let Inst{4} = Rn{4};
1558 }
1559
1560 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1561   let Inst{7-5} = lane{2-0};
1562 }
1563 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1564   let Inst{7-6} = lane{1-0};
1565 }
1566 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1567   let Inst{7}   = lane{0};
1568   let Inst{5} = Rn{5};
1569 }
1570
1571 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1572 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1573 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1574
1575 // ...with double-spaced registers:
1576 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1577   let Inst{7-6} = lane{1-0};
1578 }
1579 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1580   let Inst{7}   = lane{0};
1581   let Inst{5} = Rn{5};
1582 }
1583
1584 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1585 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1586
1587 // ...with address register writeback:
1588 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1589   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1590           (ins addrmode6:$Rn, am6offset:$Rm,
1591            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1592           IIC_VST4lnu, "vst4", Dt,
1593   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1594           "$Rn.addr = $wb", []> {
1595   let Inst{4} = Rn{4};
1596 }
1597
1598 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1599   let Inst{7-5} = lane{2-0};
1600 }
1601 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1602   let Inst{7-6} = lane{1-0};
1603 }
1604 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1605   let Inst{7}   = lane{0};
1606   let Inst{5} = Rn{5};
1607 }
1608
1609 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1610 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1611 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1612
1613 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1614   let Inst{7-6} = lane{1-0};
1615 }
1616 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1617   let Inst{7}   = lane{0};
1618   let Inst{5} = Rn{5};
1619 }
1620
1621 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1622 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1623
1624 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1625
1626
1627 //===----------------------------------------------------------------------===//
1628 // NEON pattern fragments
1629 //===----------------------------------------------------------------------===//
1630
1631 // Extract D sub-registers of Q registers.
1632 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1633   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1634   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1635 }]>;
1636 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1637   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1638   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1639 }]>;
1640 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1641   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1642   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1643 }]>;
1644 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1645   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1646   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1647 }]>;
1648
1649 // Extract S sub-registers of Q/D registers.
1650 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1651   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1652   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1653 }]>;
1654
1655 // Translate lane numbers from Q registers to D subregs.
1656 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1657   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1658 }]>;
1659 def SubReg_i16_lane : SDNodeXForm<imm, [{
1660   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1661 }]>;
1662 def SubReg_i32_lane : SDNodeXForm<imm, [{
1663   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1664 }]>;
1665
1666 //===----------------------------------------------------------------------===//
1667 // Instruction Classes
1668 //===----------------------------------------------------------------------===//
1669
1670 // Basic 2-register operations: single-, double- and quad-register.
1671 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1672            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1673            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1674   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1675         (outs DPR_VFP2:$Vd), (ins DPR_VFP2:$Vm),
1676         IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm", "", []>;
1677 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1678            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1679            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1680   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1681         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
1682         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
1683 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1684            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1685            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1686   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1687         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
1688         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
1689
1690 // Basic 2-register intrinsics, both double- and quad-register.
1691 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1692               bits<2> op17_16, bits<5> op11_7, bit op4,
1693               InstrItinClass itin, string OpcodeStr, string Dt,
1694               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1695   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1696         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1697         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
1698 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1699               bits<2> op17_16, bits<5> op11_7, bit op4,
1700               InstrItinClass itin, string OpcodeStr, string Dt,
1701               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1702   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1703         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1704         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
1705
1706 // Narrow 2-register operations.
1707 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1708            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1709            InstrItinClass itin, string OpcodeStr, string Dt,
1710            ValueType TyD, ValueType TyQ, SDNode OpNode>
1711   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
1712         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1713         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
1714
1715 // Narrow 2-register intrinsics.
1716 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1717               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1718               InstrItinClass itin, string OpcodeStr, string Dt,
1719               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1720   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
1721         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1722         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
1723
1724 // Long 2-register operations (currently only used for VMOVL).
1725 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1726            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1727            InstrItinClass itin, string OpcodeStr, string Dt,
1728            ValueType TyQ, ValueType TyD, SDNode OpNode>
1729   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
1730         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1731         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
1732
1733 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1734 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1735   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
1736         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1737         OpcodeStr, Dt, "$Vd, $Vm",
1738         "$src1 = $Vd, $src2 = $Vm", []>;
1739 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1740                   InstrItinClass itin, string OpcodeStr, string Dt>
1741   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
1742         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
1743         "$src1 = $Vd, $src2 = $Vm", []>;
1744
1745 // Basic 3-register operations: single-, double- and quad-register.
1746 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1747            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1748            SDNode OpNode, bit Commutable>
1749   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1750         (outs DPR_VFP2:$Vd), (ins DPR_VFP2:$Vn, DPR_VFP2:$Vm), N3RegFrm,
1751         IIC_VBIND, OpcodeStr, Dt, "$Vd, $Vn, $Vm", "", []> {
1752   let isCommutable = Commutable;
1753 }
1754
1755 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1756            InstrItinClass itin, string OpcodeStr, string Dt,
1757            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1758   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1759         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1760         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1761         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1762   let isCommutable = Commutable;
1763 }
1764 // Same as N3VD but no data type.
1765 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1766            InstrItinClass itin, string OpcodeStr,
1767            ValueType ResTy, ValueType OpTy,
1768            SDNode OpNode, bit Commutable>
1769   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1770          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1771          OpcodeStr, "$Vd, $Vn, $Vm", "",
1772          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
1773   let isCommutable = Commutable;
1774 }
1775
1776 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1777              InstrItinClass itin, string OpcodeStr, string Dt,
1778              ValueType Ty, SDNode ShOp>
1779   : N3V<0, 1, op21_20, op11_8, 1, 0,
1780         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1781         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1782         [(set (Ty DPR:$Vd),
1783               (Ty (ShOp (Ty DPR:$Vn),
1784                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
1785   let isCommutable = 0;
1786 }
1787 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1788                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1789   : N3V<0, 1, op21_20, op11_8, 1, 0,
1790         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1791         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm[$lane]","",
1792         [(set (Ty DPR:$Vd),
1793               (Ty (ShOp (Ty DPR:$Vn),
1794                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
1795   let isCommutable = 0;
1796 }
1797
1798 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1799            InstrItinClass itin, string OpcodeStr, string Dt,
1800            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1801   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1802         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1803         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1804         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1805   let isCommutable = Commutable;
1806 }
1807 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1808            InstrItinClass itin, string OpcodeStr,
1809            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1810   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1811          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1812          OpcodeStr, "$Vd, $Vn, $Vm", "",
1813          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
1814   let isCommutable = Commutable;
1815 }
1816 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1817              InstrItinClass itin, string OpcodeStr, string Dt,
1818              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1819   : N3V<1, 1, op21_20, op11_8, 1, 0,
1820         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1821         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1822         [(set (ResTy QPR:$Vd),
1823               (ResTy (ShOp (ResTy QPR:$Vn),
1824                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
1825                                                 imm:$lane)))))]> {
1826   let isCommutable = 0;
1827 }
1828 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1829                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1830   : N3V<1, 1, op21_20, op11_8, 1, 0,
1831         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1832         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm[$lane]","",
1833         [(set (ResTy QPR:$Vd),
1834               (ResTy (ShOp (ResTy QPR:$Vn),
1835                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
1836                                                 imm:$lane)))))]> {
1837   let isCommutable = 0;
1838 }
1839
1840 // Basic 3-register intrinsics, both double- and quad-register.
1841 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1842               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1843               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1844   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1845         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1846         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1847         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1848   let isCommutable = Commutable;
1849 }
1850 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1851                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1852   : N3V<0, 1, op21_20, op11_8, 1, 0,
1853         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1854         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1855         [(set (Ty DPR:$Vd),
1856               (Ty (IntOp (Ty DPR:$Vn),
1857                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
1858                                            imm:$lane)))))]> {
1859   let isCommutable = 0;
1860 }
1861 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1862                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1863   : N3V<0, 1, op21_20, op11_8, 1, 0,
1864         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1865         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1866         [(set (Ty DPR:$Vd),
1867               (Ty (IntOp (Ty DPR:$Vn),
1868                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
1869   let isCommutable = 0;
1870 }
1871 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1872               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1873               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1874   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1875         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
1876         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1877         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
1878   let isCommutable = 0;
1879 }
1880
1881 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1882               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1883               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1884   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1885         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
1886         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1887         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1888   let isCommutable = Commutable;
1889 }
1890 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1891                 string OpcodeStr, string Dt,
1892                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1893   : N3V<1, 1, op21_20, op11_8, 1, 0,
1894         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1895         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1896         [(set (ResTy QPR:$Vd),
1897               (ResTy (IntOp (ResTy QPR:$Vn),
1898                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
1899                                                  imm:$lane)))))]> {
1900   let isCommutable = 0;
1901 }
1902 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1903                   string OpcodeStr, string Dt,
1904                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1905   : N3V<1, 1, op21_20, op11_8, 1, 0,
1906         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1907         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1908         [(set (ResTy QPR:$Vd),
1909               (ResTy (IntOp (ResTy QPR:$Vn),
1910                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
1911                                                  imm:$lane)))))]> {
1912   let isCommutable = 0;
1913 }
1914 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1915               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1916               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1917   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1918         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
1919         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1920         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
1921   let isCommutable = 0;
1922 }
1923
1924 // Multiply-Add/Sub operations: single-, double- and quad-register.
1925 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1926                 InstrItinClass itin, string OpcodeStr, string Dt,
1927                 ValueType Ty, SDPatternOperator MulOp, SDNode OpNode>
1928   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1929         (outs DPR_VFP2:$Vd),
1930         (ins DPR_VFP2:$src1, DPR_VFP2:$Vn, DPR_VFP2:$Vm), N3RegFrm, itin,
1931         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd", []>;
1932
1933 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1934                 InstrItinClass itin, string OpcodeStr, string Dt,
1935                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
1936   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1937         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1938         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1939         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1940                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
1941
1942 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1943                   string OpcodeStr, string Dt,
1944                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
1945   : N3V<0, 1, op21_20, op11_8, 1, 0,
1946         (outs DPR:$Vd),
1947         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1948         NVMulSLFrm, itin,
1949         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1950         [(set (Ty DPR:$Vd),
1951               (Ty (ShOp (Ty DPR:$src1),
1952                         (Ty (MulOp DPR:$Vn,
1953                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
1954                                                      imm:$lane)))))))]>;
1955 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1956                     string OpcodeStr, string Dt,
1957                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1958   : N3V<0, 1, op21_20, op11_8, 1, 0,
1959         (outs DPR:$Vd),
1960         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1961         NVMulSLFrm, itin,
1962         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1963         [(set (Ty DPR:$Vd),
1964               (Ty (ShOp (Ty DPR:$src1),
1965                         (Ty (MulOp DPR:$Vn,
1966                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
1967                                                      imm:$lane)))))))]>;
1968
1969 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1970                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1971                 SDPatternOperator MulOp, SDPatternOperator OpNode>
1972   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1973         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1974         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1975         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1976                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
1977 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1978                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1979                   SDPatternOperator MulOp, SDPatternOperator ShOp>
1980   : N3V<1, 1, op21_20, op11_8, 1, 0,
1981         (outs QPR:$Vd),
1982         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1983         NVMulSLFrm, itin,
1984         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1985         [(set (ResTy QPR:$Vd),
1986               (ResTy (ShOp (ResTy QPR:$src1),
1987                            (ResTy (MulOp QPR:$Vn,
1988                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
1989                                                         imm:$lane)))))))]>;
1990 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1991                     string OpcodeStr, string Dt,
1992                     ValueType ResTy, ValueType OpTy,
1993                     SDNode MulOp, SDNode ShOp>
1994   : N3V<1, 1, op21_20, op11_8, 1, 0,
1995         (outs QPR:$Vd),
1996         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1997         NVMulSLFrm, itin,
1998         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1999         [(set (ResTy QPR:$Vd),
2000               (ResTy (ShOp (ResTy QPR:$src1),
2001                            (ResTy (MulOp QPR:$Vn,
2002                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2003                                                         imm:$lane)))))))]>;
2004
2005 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2006 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2007                 InstrItinClass itin, string OpcodeStr, string Dt,
2008                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2009   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2010         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2011         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2012         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2013                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2014 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2015                 InstrItinClass itin, string OpcodeStr, string Dt,
2016                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2017   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2018         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2019         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2020         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2021                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2022
2023 // Neon 3-argument intrinsics, both double- and quad-register.
2024 // The destination register is also used as the first source operand register.
2025 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2026                InstrItinClass itin, string OpcodeStr, string Dt,
2027                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2028   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2029         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2030         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2031         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2032                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2033 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2034                InstrItinClass itin, string OpcodeStr, string Dt,
2035                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2036   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2037         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2038         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2039         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2040                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2041
2042 // Long Multiply-Add/Sub operations.
2043 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2044                 InstrItinClass itin, string OpcodeStr, string Dt,
2045                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2046   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2047         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2048         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2049         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2050                                 (TyQ (MulOp (TyD DPR:$Vn),
2051                                             (TyD DPR:$Vm)))))]>;
2052 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2053                   InstrItinClass itin, string OpcodeStr, string Dt,
2054                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2055   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2056         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2057         NVMulSLFrm, itin,
2058         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2059         [(set QPR:$Vd,
2060           (OpNode (TyQ QPR:$src1),
2061                   (TyQ (MulOp (TyD DPR:$Vn),
2062                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2063                                                  imm:$lane))))))]>;
2064 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2065                     InstrItinClass itin, string OpcodeStr, string Dt,
2066                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2067   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2068         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2069         NVMulSLFrm, itin,
2070         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2071         [(set QPR:$Vd,
2072           (OpNode (TyQ QPR:$src1),
2073                   (TyQ (MulOp (TyD DPR:$Vn),
2074                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2075                                                  imm:$lane))))))]>;
2076
2077 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2078 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2079                    InstrItinClass itin, string OpcodeStr, string Dt,
2080                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2081                    SDNode OpNode>
2082   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2083         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2084         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2085         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2086                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2087                                                         (TyD DPR:$Vm)))))))]>;
2088
2089 // Neon Long 3-argument intrinsic.  The destination register is
2090 // a quad-register and is also used as the first source operand register.
2091 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2092                InstrItinClass itin, string OpcodeStr, string Dt,
2093                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2094   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2095         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2096         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2097         [(set QPR:$Vd,
2098           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2099 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2100                  string OpcodeStr, string Dt,
2101                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2102   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2103         (outs QPR:$Vd),
2104         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2105         NVMulSLFrm, itin,
2106         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2107         [(set (ResTy QPR:$Vd),
2108               (ResTy (IntOp (ResTy QPR:$src1),
2109                             (OpTy DPR:$Vn),
2110                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2111                                                 imm:$lane)))))]>;
2112 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2113                    InstrItinClass itin, string OpcodeStr, string Dt,
2114                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2115   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2116         (outs QPR:$Vd),
2117         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2118         NVMulSLFrm, itin,
2119         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2120         [(set (ResTy QPR:$Vd),
2121               (ResTy (IntOp (ResTy QPR:$src1),
2122                             (OpTy DPR:$Vn),
2123                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2124                                                 imm:$lane)))))]>;
2125
2126 // Narrowing 3-register intrinsics.
2127 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2128               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2129               Intrinsic IntOp, bit Commutable>
2130   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2131         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2132         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2133         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2134   let isCommutable = Commutable;
2135 }
2136
2137 // Long 3-register operations.
2138 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2139            InstrItinClass itin, string OpcodeStr, string Dt,
2140            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2141   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2142         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2143         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2144         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2145   let isCommutable = Commutable;
2146 }
2147 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2148              InstrItinClass itin, string OpcodeStr, string Dt,
2149              ValueType TyQ, ValueType TyD, SDNode OpNode>
2150   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2151         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2152         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2153         [(set QPR:$Vd,
2154           (TyQ (OpNode (TyD DPR:$Vn),
2155                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2156 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2157                InstrItinClass itin, string OpcodeStr, string Dt,
2158                ValueType TyQ, ValueType TyD, SDNode OpNode>
2159   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2160         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2161         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2162         [(set QPR:$Vd,
2163           (TyQ (OpNode (TyD DPR:$Vn),
2164                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2165
2166 // Long 3-register operations with explicitly extended operands.
2167 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2168               InstrItinClass itin, string OpcodeStr, string Dt,
2169               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2170               bit Commutable>
2171   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2172         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2173         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2174         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2175                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2176   let isCommutable = Commutable;
2177 }
2178
2179 // Long 3-register intrinsics with explicit extend (VABDL).
2180 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2181                  InstrItinClass itin, string OpcodeStr, string Dt,
2182                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2183                  bit Commutable>
2184   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2185         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2186         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2187         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2188                                                 (TyD DPR:$Vm))))))]> {
2189   let isCommutable = Commutable;
2190 }
2191
2192 // Long 3-register intrinsics.
2193 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2194               InstrItinClass itin, string OpcodeStr, string Dt,
2195               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2196   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2197         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2198         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2199         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2200   let isCommutable = Commutable;
2201 }
2202 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2203                 string OpcodeStr, string Dt,
2204                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2205   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2206         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2207         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2208         [(set (ResTy QPR:$Vd),
2209               (ResTy (IntOp (OpTy DPR:$Vn),
2210                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2211                                                 imm:$lane)))))]>;
2212 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2213                   InstrItinClass itin, string OpcodeStr, string Dt,
2214                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2215   : N3V<op24, 1, op21_20, op11_8, 1, 0,
2216         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2217         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2218         [(set (ResTy QPR:$Vd),
2219               (ResTy (IntOp (OpTy DPR:$Vn),
2220                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2221                                                 imm:$lane)))))]>;
2222
2223 // Wide 3-register operations.
2224 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2225            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2226            SDNode OpNode, SDNode ExtOp, bit Commutable>
2227   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2228         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2229         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2230         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2231                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2232   let isCommutable = Commutable;
2233 }
2234
2235 // Pairwise long 2-register intrinsics, both double- and quad-register.
2236 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2237                 bits<2> op17_16, bits<5> op11_7, bit op4,
2238                 string OpcodeStr, string Dt,
2239                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2240   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2241         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2242         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2243 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2244                 bits<2> op17_16, bits<5> op11_7, bit op4,
2245                 string OpcodeStr, string Dt,
2246                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2247   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2248         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2249         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2250
2251 // Pairwise long 2-register accumulate intrinsics,
2252 // both double- and quad-register.
2253 // The destination register is also used as the first source operand register.
2254 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2255                  bits<2> op17_16, bits<5> op11_7, bit op4,
2256                  string OpcodeStr, string Dt,
2257                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2258   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2259         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2260         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2261         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2262 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2263                  bits<2> op17_16, bits<5> op11_7, bit op4,
2264                  string OpcodeStr, string Dt,
2265                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2266   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2267         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2268         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2269         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2270
2271 // Shift by immediate,
2272 // both double- and quad-register.
2273 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2274              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2275              ValueType Ty, SDNode OpNode>
2276   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2277            (outs DPR:$Vd), (ins DPR:$Vm, i32imm:$SIMM), f, itin,
2278            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2279            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2280 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2281              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2282              ValueType Ty, SDNode OpNode>
2283   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2284            (outs QPR:$Vd), (ins QPR:$Vm, i32imm:$SIMM), f, itin,
2285            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2286            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2287
2288 // Long shift by immediate.
2289 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2290              string OpcodeStr, string Dt,
2291              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2292   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2293            (outs QPR:$Vd), (ins DPR:$Vm, i32imm:$SIMM), N2RegVShLFrm,
2294            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2295            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2296                                           (i32 imm:$SIMM))))]>;
2297
2298 // Narrow shift by immediate.
2299 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2300              InstrItinClass itin, string OpcodeStr, string Dt,
2301              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2302   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2303            (outs DPR:$Vd), (ins QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, itin,
2304            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2305            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2306                                           (i32 imm:$SIMM))))]>;
2307
2308 // Shift right by immediate and accumulate,
2309 // both double- and quad-register.
2310 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2311                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2312   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2313            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2314            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2315            [(set DPR:$Vd, (Ty (add DPR:$src1,
2316                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2317 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2318                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2319   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2320            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2321            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2322            [(set QPR:$Vd, (Ty (add QPR:$src1,
2323                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2324
2325 // Shift by immediate and insert,
2326 // both double- and quad-register.
2327 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2328                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2329   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2330            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiD,
2331            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2332            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2333 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2334                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2335   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2336            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiQ,
2337            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2338            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2339
2340 // Convert, with fractional bits immediate,
2341 // both double- and quad-register.
2342 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2343               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2344               Intrinsic IntOp>
2345   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2346            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2347            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2348            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2349 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2350               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2351               Intrinsic IntOp>
2352   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2353            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2354            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2355            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2356
2357 //===----------------------------------------------------------------------===//
2358 // Multiclasses
2359 //===----------------------------------------------------------------------===//
2360
2361 // Abbreviations used in multiclass suffixes:
2362 //   Q = quarter int (8 bit) elements
2363 //   H = half int (16 bit) elements
2364 //   S = single int (32 bit) elements
2365 //   D = double int (64 bit) elements
2366
2367 // Neon 2-register vector operations -- for disassembly only.
2368
2369 // First with only element sizes of 8, 16 and 32 bits:
2370 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2371                        bits<5> op11_7, bit op4, string opc, string Dt,
2372                        string asm, SDNode OpNode> {
2373   // 64-bit vector types.
2374   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2375                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2376                   opc, !strconcat(Dt, "8"), asm, "",
2377                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2378   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2379                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2380                   opc, !strconcat(Dt, "16"), asm, "",
2381                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2382   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2383                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2384                   opc, !strconcat(Dt, "32"), asm, "",
2385                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2386   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2387                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2388                   opc, "f32", asm, "",
2389                   [(set DPR:$Vd, (v2f32 (OpNode (v2f32 DPR:$Vm))))]> {
2390     let Inst{10} = 1; // overwrite F = 1
2391   }
2392
2393   // 128-bit vector types.
2394   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2395                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2396                   opc, !strconcat(Dt, "8"), asm, "",
2397                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2398   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2399                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2400                   opc, !strconcat(Dt, "16"), asm, "",
2401                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2402   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2403                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2404                   opc, !strconcat(Dt, "32"), asm, "",
2405                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2406   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2407                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2408                   opc, "f32", asm, "",
2409                   [(set QPR:$Vd, (v4f32 (OpNode (v4f32 QPR:$Vm))))]> {
2410     let Inst{10} = 1; // overwrite F = 1
2411   }
2412 }
2413
2414 // Neon 3-register vector operations.
2415
2416 // First with only element sizes of 8, 16 and 32 bits:
2417 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2418                    InstrItinClass itinD16, InstrItinClass itinD32,
2419                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2420                    string OpcodeStr, string Dt,
2421                    SDNode OpNode, bit Commutable = 0> {
2422   // 64-bit vector types.
2423   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2424                    OpcodeStr, !strconcat(Dt, "8"),
2425                    v8i8, v8i8, OpNode, Commutable>;
2426   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2427                    OpcodeStr, !strconcat(Dt, "16"),
2428                    v4i16, v4i16, OpNode, Commutable>;
2429   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2430                    OpcodeStr, !strconcat(Dt, "32"),
2431                    v2i32, v2i32, OpNode, Commutable>;
2432
2433   // 128-bit vector types.
2434   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2435                    OpcodeStr, !strconcat(Dt, "8"),
2436                    v16i8, v16i8, OpNode, Commutable>;
2437   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2438                    OpcodeStr, !strconcat(Dt, "16"),
2439                    v8i16, v8i16, OpNode, Commutable>;
2440   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2441                    OpcodeStr, !strconcat(Dt, "32"),
2442                    v4i32, v4i32, OpNode, Commutable>;
2443 }
2444
2445 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2446   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2447                        v4i16, ShOp>;
2448   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2449                      v2i32, ShOp>;
2450   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2451                        v8i16, v4i16, ShOp>;
2452   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2453                      v4i32, v2i32, ShOp>;
2454 }
2455
2456 // ....then also with element size 64 bits:
2457 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2458                     InstrItinClass itinD, InstrItinClass itinQ,
2459                     string OpcodeStr, string Dt,
2460                     SDNode OpNode, bit Commutable = 0>
2461   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2462             OpcodeStr, Dt, OpNode, Commutable> {
2463   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2464                    OpcodeStr, !strconcat(Dt, "64"),
2465                    v1i64, v1i64, OpNode, Commutable>;
2466   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2467                    OpcodeStr, !strconcat(Dt, "64"),
2468                    v2i64, v2i64, OpNode, Commutable>;
2469 }
2470
2471
2472 // Neon Narrowing 2-register vector operations,
2473 //   source operand element sizes of 16, 32 and 64 bits:
2474 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2475                     bits<5> op11_7, bit op6, bit op4,
2476                     InstrItinClass itin, string OpcodeStr, string Dt,
2477                     SDNode OpNode> {
2478   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2479                    itin, OpcodeStr, !strconcat(Dt, "16"),
2480                    v8i8, v8i16, OpNode>;
2481   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2482                    itin, OpcodeStr, !strconcat(Dt, "32"),
2483                    v4i16, v4i32, OpNode>;
2484   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2485                    itin, OpcodeStr, !strconcat(Dt, "64"),
2486                    v2i32, v2i64, OpNode>;
2487 }
2488
2489 // Neon Narrowing 2-register vector intrinsics,
2490 //   source operand element sizes of 16, 32 and 64 bits:
2491 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2492                        bits<5> op11_7, bit op6, bit op4,
2493                        InstrItinClass itin, string OpcodeStr, string Dt,
2494                        Intrinsic IntOp> {
2495   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2496                       itin, OpcodeStr, !strconcat(Dt, "16"),
2497                       v8i8, v8i16, IntOp>;
2498   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2499                       itin, OpcodeStr, !strconcat(Dt, "32"),
2500                       v4i16, v4i32, IntOp>;
2501   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2502                       itin, OpcodeStr, !strconcat(Dt, "64"),
2503                       v2i32, v2i64, IntOp>;
2504 }
2505
2506
2507 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2508 //   source operand element sizes of 16, 32 and 64 bits:
2509 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2510                     string OpcodeStr, string Dt, SDNode OpNode> {
2511   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2512                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2513   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2514                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2515   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2516                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2517 }
2518
2519
2520 // Neon 3-register vector intrinsics.
2521
2522 // First with only element sizes of 16 and 32 bits:
2523 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2524                      InstrItinClass itinD16, InstrItinClass itinD32,
2525                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2526                      string OpcodeStr, string Dt,
2527                      Intrinsic IntOp, bit Commutable = 0> {
2528   // 64-bit vector types.
2529   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2530                       OpcodeStr, !strconcat(Dt, "16"),
2531                       v4i16, v4i16, IntOp, Commutable>;
2532   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2533                       OpcodeStr, !strconcat(Dt, "32"),
2534                       v2i32, v2i32, IntOp, Commutable>;
2535
2536   // 128-bit vector types.
2537   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2538                       OpcodeStr, !strconcat(Dt, "16"),
2539                       v8i16, v8i16, IntOp, Commutable>;
2540   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2541                       OpcodeStr, !strconcat(Dt, "32"),
2542                       v4i32, v4i32, IntOp, Commutable>;
2543 }
2544 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2545                      InstrItinClass itinD16, InstrItinClass itinD32,
2546                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2547                      string OpcodeStr, string Dt,
2548                      Intrinsic IntOp> {
2549   // 64-bit vector types.
2550   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2551                       OpcodeStr, !strconcat(Dt, "16"),
2552                       v4i16, v4i16, IntOp>;
2553   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2554                       OpcodeStr, !strconcat(Dt, "32"),
2555                       v2i32, v2i32, IntOp>;
2556
2557   // 128-bit vector types.
2558   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2559                       OpcodeStr, !strconcat(Dt, "16"),
2560                       v8i16, v8i16, IntOp>;
2561   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2562                       OpcodeStr, !strconcat(Dt, "32"),
2563                       v4i32, v4i32, IntOp>;
2564 }
2565
2566 multiclass N3VIntSL_HS<bits<4> op11_8,
2567                        InstrItinClass itinD16, InstrItinClass itinD32,
2568                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2569                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2570   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2571                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2572   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2573                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2574   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2575                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2576   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2577                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2578 }
2579
2580 // ....then also with element size of 8 bits:
2581 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2582                       InstrItinClass itinD16, InstrItinClass itinD32,
2583                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2584                       string OpcodeStr, string Dt,
2585                       Intrinsic IntOp, bit Commutable = 0>
2586   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2587               OpcodeStr, Dt, IntOp, Commutable> {
2588   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2589                       OpcodeStr, !strconcat(Dt, "8"),
2590                       v8i8, v8i8, IntOp, Commutable>;
2591   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2592                       OpcodeStr, !strconcat(Dt, "8"),
2593                       v16i8, v16i8, IntOp, Commutable>;
2594 }
2595 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2596                       InstrItinClass itinD16, InstrItinClass itinD32,
2597                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2598                       string OpcodeStr, string Dt,
2599                       Intrinsic IntOp>
2600   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2601               OpcodeStr, Dt, IntOp> {
2602   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2603                       OpcodeStr, !strconcat(Dt, "8"),
2604                       v8i8, v8i8, IntOp>;
2605   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2606                       OpcodeStr, !strconcat(Dt, "8"),
2607                       v16i8, v16i8, IntOp>;
2608 }
2609
2610
2611 // ....then also with element size of 64 bits:
2612 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2613                        InstrItinClass itinD16, InstrItinClass itinD32,
2614                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2615                        string OpcodeStr, string Dt,
2616                        Intrinsic IntOp, bit Commutable = 0>
2617   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2618                OpcodeStr, Dt, IntOp, Commutable> {
2619   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2620                       OpcodeStr, !strconcat(Dt, "64"),
2621                       v1i64, v1i64, IntOp, Commutable>;
2622   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2623                       OpcodeStr, !strconcat(Dt, "64"),
2624                       v2i64, v2i64, IntOp, Commutable>;
2625 }
2626 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2627                        InstrItinClass itinD16, InstrItinClass itinD32,
2628                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2629                        string OpcodeStr, string Dt,
2630                        Intrinsic IntOp>
2631   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2632                OpcodeStr, Dt, IntOp> {
2633   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2634                       OpcodeStr, !strconcat(Dt, "64"),
2635                       v1i64, v1i64, IntOp>;
2636   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2637                       OpcodeStr, !strconcat(Dt, "64"),
2638                       v2i64, v2i64, IntOp>;
2639 }
2640
2641 // Neon Narrowing 3-register vector intrinsics,
2642 //   source operand element sizes of 16, 32 and 64 bits:
2643 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2644                        string OpcodeStr, string Dt,
2645                        Intrinsic IntOp, bit Commutable = 0> {
2646   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2647                       OpcodeStr, !strconcat(Dt, "16"),
2648                       v8i8, v8i16, IntOp, Commutable>;
2649   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2650                       OpcodeStr, !strconcat(Dt, "32"),
2651                       v4i16, v4i32, IntOp, Commutable>;
2652   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2653                       OpcodeStr, !strconcat(Dt, "64"),
2654                       v2i32, v2i64, IntOp, Commutable>;
2655 }
2656
2657
2658 // Neon Long 3-register vector operations.
2659
2660 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2661                     InstrItinClass itin16, InstrItinClass itin32,
2662                     string OpcodeStr, string Dt,
2663                     SDNode OpNode, bit Commutable = 0> {
2664   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2665                    OpcodeStr, !strconcat(Dt, "8"),
2666                    v8i16, v8i8, OpNode, Commutable>;
2667   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2668                    OpcodeStr, !strconcat(Dt, "16"),
2669                    v4i32, v4i16, OpNode, Commutable>;
2670   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2671                    OpcodeStr, !strconcat(Dt, "32"),
2672                    v2i64, v2i32, OpNode, Commutable>;
2673 }
2674
2675 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2676                      InstrItinClass itin, string OpcodeStr, string Dt,
2677                      SDNode OpNode> {
2678   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2679                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2680   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2681                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2682 }
2683
2684 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2685                        InstrItinClass itin16, InstrItinClass itin32,
2686                        string OpcodeStr, string Dt,
2687                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2688   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2689                       OpcodeStr, !strconcat(Dt, "8"),
2690                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2691   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2692                       OpcodeStr, !strconcat(Dt, "16"),
2693                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2694   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2695                       OpcodeStr, !strconcat(Dt, "32"),
2696                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2697 }
2698
2699 // Neon Long 3-register vector intrinsics.
2700
2701 // First with only element sizes of 16 and 32 bits:
2702 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2703                       InstrItinClass itin16, InstrItinClass itin32,
2704                       string OpcodeStr, string Dt,
2705                       Intrinsic IntOp, bit Commutable = 0> {
2706   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2707                       OpcodeStr, !strconcat(Dt, "16"),
2708                       v4i32, v4i16, IntOp, Commutable>;
2709   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2710                       OpcodeStr, !strconcat(Dt, "32"),
2711                       v2i64, v2i32, IntOp, Commutable>;
2712 }
2713
2714 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2715                         InstrItinClass itin, string OpcodeStr, string Dt,
2716                         Intrinsic IntOp> {
2717   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2718                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2719   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2720                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2721 }
2722
2723 // ....then also with element size of 8 bits:
2724 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2725                        InstrItinClass itin16, InstrItinClass itin32,
2726                        string OpcodeStr, string Dt,
2727                        Intrinsic IntOp, bit Commutable = 0>
2728   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2729                IntOp, Commutable> {
2730   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2731                       OpcodeStr, !strconcat(Dt, "8"),
2732                       v8i16, v8i8, IntOp, Commutable>;
2733 }
2734
2735 // ....with explicit extend (VABDL).
2736 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2737                        InstrItinClass itin, string OpcodeStr, string Dt,
2738                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2739   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2740                          OpcodeStr, !strconcat(Dt, "8"),
2741                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2742   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2743                          OpcodeStr, !strconcat(Dt, "16"),
2744                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2745   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2746                          OpcodeStr, !strconcat(Dt, "32"),
2747                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2748 }
2749
2750
2751 // Neon Wide 3-register vector intrinsics,
2752 //   source operand element sizes of 8, 16 and 32 bits:
2753 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2754                     string OpcodeStr, string Dt,
2755                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2756   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2757                    OpcodeStr, !strconcat(Dt, "8"),
2758                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2759   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2760                    OpcodeStr, !strconcat(Dt, "16"),
2761                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2762   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2763                    OpcodeStr, !strconcat(Dt, "32"),
2764                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2765 }
2766
2767
2768 // Neon Multiply-Op vector operations,
2769 //   element sizes of 8, 16 and 32 bits:
2770 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2771                         InstrItinClass itinD16, InstrItinClass itinD32,
2772                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2773                         string OpcodeStr, string Dt, SDNode OpNode> {
2774   // 64-bit vector types.
2775   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2776                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2777   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2778                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2779   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2780                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2781
2782   // 128-bit vector types.
2783   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2784                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2785   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2786                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2787   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2788                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2789 }
2790
2791 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2792                          InstrItinClass itinD16, InstrItinClass itinD32,
2793                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2794                          string OpcodeStr, string Dt, SDNode ShOp> {
2795   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2796                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2797   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2798                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2799   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2800                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2801                             mul, ShOp>;
2802   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2803                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2804                           mul, ShOp>;
2805 }
2806
2807 // Neon Intrinsic-Op vector operations,
2808 //   element sizes of 8, 16 and 32 bits:
2809 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2810                         InstrItinClass itinD, InstrItinClass itinQ,
2811                         string OpcodeStr, string Dt, Intrinsic IntOp,
2812                         SDNode OpNode> {
2813   // 64-bit vector types.
2814   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2815                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2816   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2817                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2818   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2819                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2820
2821   // 128-bit vector types.
2822   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2823                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2824   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2825                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2826   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2827                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2828 }
2829
2830 // Neon 3-argument intrinsics,
2831 //   element sizes of 8, 16 and 32 bits:
2832 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2833                        InstrItinClass itinD, InstrItinClass itinQ,
2834                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2835   // 64-bit vector types.
2836   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2837                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2838   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2839                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2840   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2841                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2842
2843   // 128-bit vector types.
2844   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2845                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2846   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2847                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2848   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2849                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2850 }
2851
2852
2853 // Neon Long Multiply-Op vector operations,
2854 //   element sizes of 8, 16 and 32 bits:
2855 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2856                          InstrItinClass itin16, InstrItinClass itin32,
2857                          string OpcodeStr, string Dt, SDNode MulOp,
2858                          SDNode OpNode> {
2859   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2860                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2861   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2862                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2863   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2864                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2865 }
2866
2867 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2868                           string Dt, SDNode MulOp, SDNode OpNode> {
2869   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2870                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2871   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2872                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2873 }
2874
2875
2876 // Neon Long 3-argument intrinsics.
2877
2878 // First with only element sizes of 16 and 32 bits:
2879 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2880                        InstrItinClass itin16, InstrItinClass itin32,
2881                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2882   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2883                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2884   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2885                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2886 }
2887
2888 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2889                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2890   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2891                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2892   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2893                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2894 }
2895
2896 // ....then also with element size of 8 bits:
2897 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2898                         InstrItinClass itin16, InstrItinClass itin32,
2899                         string OpcodeStr, string Dt, Intrinsic IntOp>
2900   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2901   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2902                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2903 }
2904
2905 // ....with explicit extend (VABAL).
2906 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2907                             InstrItinClass itin, string OpcodeStr, string Dt,
2908                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2909   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2910                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2911                            IntOp, ExtOp, OpNode>;
2912   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2913                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2914                            IntOp, ExtOp, OpNode>;
2915   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2916                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2917                            IntOp, ExtOp, OpNode>;
2918 }
2919
2920
2921 // Neon 2-register vector intrinsics,
2922 //   element sizes of 8, 16 and 32 bits:
2923 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2924                       bits<5> op11_7, bit op4,
2925                       InstrItinClass itinD, InstrItinClass itinQ,
2926                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2927   // 64-bit vector types.
2928   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2929                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2930   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2931                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2932   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2933                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2934
2935   // 128-bit vector types.
2936   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2937                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2938   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2939                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2940   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2941                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2942 }
2943
2944
2945 // Neon Pairwise long 2-register intrinsics,
2946 //   element sizes of 8, 16 and 32 bits:
2947 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2948                         bits<5> op11_7, bit op4,
2949                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2950   // 64-bit vector types.
2951   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2952                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2953   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2954                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2955   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2956                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2957
2958   // 128-bit vector types.
2959   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2960                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2961   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2962                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2963   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2964                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2965 }
2966
2967
2968 // Neon Pairwise long 2-register accumulate intrinsics,
2969 //   element sizes of 8, 16 and 32 bits:
2970 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2971                          bits<5> op11_7, bit op4,
2972                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2973   // 64-bit vector types.
2974   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2975                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2976   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2977                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2978   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2979                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2980
2981   // 128-bit vector types.
2982   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2983                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2984   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2985                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2986   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2987                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2988 }
2989
2990
2991 // Neon 2-register vector shift by immediate,
2992 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2993 //   element sizes of 8, 16, 32 and 64 bits:
2994 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2995                      InstrItinClass itin, string OpcodeStr, string Dt,
2996                      SDNode OpNode, Format f> {
2997   // 64-bit vector types.
2998   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2999                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3000     let Inst{21-19} = 0b001; // imm6 = 001xxx
3001   }
3002   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
3003                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3004     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3005   }
3006   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
3007                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3008     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3009   }
3010   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
3011                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3012                              // imm6 = xxxxxx
3013
3014   // 128-bit vector types.
3015   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
3016                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3017     let Inst{21-19} = 0b001; // imm6 = 001xxx
3018   }
3019   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
3020                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3021     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3022   }
3023   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
3024                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3025     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3026   }
3027   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
3028                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3029                              // imm6 = xxxxxx
3030 }
3031
3032 // Neon Shift-Accumulate vector operations,
3033 //   element sizes of 8, 16, 32 and 64 bits:
3034 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3035                          string OpcodeStr, string Dt, SDNode ShOp> {
3036   // 64-bit vector types.
3037   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
3038                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3039     let Inst{21-19} = 0b001; // imm6 = 001xxx
3040   }
3041   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
3042                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3043     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3044   }
3045   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
3046                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3047     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3048   }
3049   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
3050                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3051                              // imm6 = xxxxxx
3052
3053   // 128-bit vector types.
3054   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
3055                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3056     let Inst{21-19} = 0b001; // imm6 = 001xxx
3057   }
3058   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
3059                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3060     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3061   }
3062   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
3063                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3064     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3065   }
3066   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
3067                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3068                              // imm6 = xxxxxx
3069 }
3070
3071
3072 // Neon Shift-Insert vector operations,
3073 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3074 //   element sizes of 8, 16, 32 and 64 bits:
3075 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3076                          string OpcodeStr, SDNode ShOp,
3077                          Format f> {
3078   // 64-bit vector types.
3079   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
3080                         f, OpcodeStr, "8", v8i8, ShOp> {
3081     let Inst{21-19} = 0b001; // imm6 = 001xxx
3082   }
3083   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
3084                         f, OpcodeStr, "16", v4i16, ShOp> {
3085     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3086   }
3087   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
3088                         f, OpcodeStr, "32", v2i32, ShOp> {
3089     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3090   }
3091   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
3092                         f, OpcodeStr, "64", v1i64, ShOp>;
3093                              // imm6 = xxxxxx
3094
3095   // 128-bit vector types.
3096   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
3097                         f, OpcodeStr, "8", v16i8, ShOp> {
3098     let Inst{21-19} = 0b001; // imm6 = 001xxx
3099   }
3100   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
3101                         f, OpcodeStr, "16", v8i16, ShOp> {
3102     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3103   }
3104   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
3105                         f, OpcodeStr, "32", v4i32, ShOp> {
3106     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3107   }
3108   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
3109                         f, OpcodeStr, "64", v2i64, ShOp>;
3110                              // imm6 = xxxxxx
3111 }
3112
3113 // Neon Shift Long operations,
3114 //   element sizes of 8, 16, 32 bits:
3115 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3116                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3117   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3118                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
3119     let Inst{21-19} = 0b001; // imm6 = 001xxx
3120   }
3121   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3122                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
3123     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3124   }
3125   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3126                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
3127     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3128   }
3129 }
3130
3131 // Neon Shift Narrow operations,
3132 //   element sizes of 16, 32, 64 bits:
3133 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3134                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3135                       SDNode OpNode> {
3136   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3137                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
3138     let Inst{21-19} = 0b001; // imm6 = 001xxx
3139   }
3140   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3141                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
3142     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3143   }
3144   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3145                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
3146     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3147   }
3148 }
3149
3150 //===----------------------------------------------------------------------===//
3151 // Instruction Definitions.
3152 //===----------------------------------------------------------------------===//
3153
3154 // Vector Add Operations.
3155
3156 //   VADD     : Vector Add (integer and floating-point)
3157 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3158                          add, 1>;
3159 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3160                      v2f32, v2f32, fadd, 1>;
3161 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3162                      v4f32, v4f32, fadd, 1>;
3163 //   VADDL    : Vector Add Long (Q = D + D)
3164 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3165                             "vaddl", "s", add, sext, 1>;
3166 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3167                             "vaddl", "u", add, zext, 1>;
3168 //   VADDW    : Vector Add Wide (Q = Q + D)
3169 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3170 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3171 //   VHADD    : Vector Halving Add
3172 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3173                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3174                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3175 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3176                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3177                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3178 //   VRHADD   : Vector Rounding Halving Add
3179 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3180                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3181                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3182 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3183                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3184                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3185 //   VQADD    : Vector Saturating Add
3186 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3187                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3188                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3189 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3190                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3191                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3192 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3193 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3194                             int_arm_neon_vaddhn, 1>;
3195 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3196 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3197                             int_arm_neon_vraddhn, 1>;
3198
3199 // Vector Multiply Operations.
3200
3201 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3202 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3203                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3204 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3205                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3206 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3207                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3208 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3209                      v2f32, v2f32, fmul, 1>;
3210 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3211                      v4f32, v4f32, fmul, 1>;
3212 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3213 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3214 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3215                        v2f32, fmul>;
3216
3217 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3218                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3219           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3220                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3221                                       (DSubReg_i16_reg imm:$lane))),
3222                               (SubReg_i16_lane imm:$lane)))>;
3223 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3224                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3225           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3226                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3227                                       (DSubReg_i32_reg imm:$lane))),
3228                               (SubReg_i32_lane imm:$lane)))>;
3229 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3230                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3231           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3232                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3233                                    (DSubReg_i32_reg imm:$lane))),
3234                            (SubReg_i32_lane imm:$lane)))>;
3235
3236 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3237 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3238                           IIC_VMULi16Q, IIC_VMULi32Q,
3239                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3240 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3241                             IIC_VMULi16Q, IIC_VMULi32Q,
3242                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3243 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3244                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3245                                                             imm:$lane)))),
3246           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3247                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3248                                          (DSubReg_i16_reg imm:$lane))),
3249                                  (SubReg_i16_lane imm:$lane)))>;
3250 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3251                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3252                                                             imm:$lane)))),
3253           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3254                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3255                                          (DSubReg_i32_reg imm:$lane))),
3256                                  (SubReg_i32_lane imm:$lane)))>;
3257
3258 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3259 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3260                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3261                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3262 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3263                               IIC_VMULi16Q, IIC_VMULi32Q,
3264                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3265 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3266                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3267                                                              imm:$lane)))),
3268           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3269                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3270                                           (DSubReg_i16_reg imm:$lane))),
3271                                   (SubReg_i16_lane imm:$lane)))>;
3272 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3273                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3274                                                              imm:$lane)))),
3275           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3276                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3277                                           (DSubReg_i32_reg imm:$lane))),
3278                                   (SubReg_i32_lane imm:$lane)))>;
3279
3280 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3281 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3282                          "vmull", "s", NEONvmulls, 1>;
3283 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3284                          "vmull", "u", NEONvmullu, 1>;
3285 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3286                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3287 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3288 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3289
3290 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3291 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3292                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3293 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3294                              "vqdmull", "s", int_arm_neon_vqdmull>;
3295
3296 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3297
3298 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3299 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3300                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3301 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3302                           v2f32, fmul_su, fadd_mlx>,
3303                 Requires<[HasNEON, UseFPVMLx]>;
3304 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3305                           v4f32, fmul_su, fadd_mlx>,
3306                 Requires<[HasNEON, UseFPVMLx]>;
3307 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3308                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3309 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3310                             v2f32, fmul_su, fadd_mlx>,
3311                 Requires<[HasNEON, UseFPVMLx]>;
3312 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3313                             v4f32, v2f32, fmul_su, fadd_mlx>,
3314                 Requires<[HasNEON, UseFPVMLx]>;
3315
3316 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3317                   (mul (v8i16 QPR:$src2),
3318                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3319           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3320                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3321                                       (DSubReg_i16_reg imm:$lane))),
3322                               (SubReg_i16_lane imm:$lane)))>;
3323
3324 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3325                   (mul (v4i32 QPR:$src2),
3326                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3327           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3328                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3329                                       (DSubReg_i32_reg imm:$lane))),
3330                               (SubReg_i32_lane imm:$lane)))>;
3331
3332 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3333                   (fmul_su (v4f32 QPR:$src2),
3334                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3335           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3336                            (v4f32 QPR:$src2),
3337                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3338                                    (DSubReg_i32_reg imm:$lane))),
3339                            (SubReg_i32_lane imm:$lane)))>,
3340           Requires<[HasNEON, UseFPVMLx]>;
3341
3342 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3343 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3344                               "vmlal", "s", NEONvmulls, add>;
3345 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3346                               "vmlal", "u", NEONvmullu, add>;
3347
3348 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3349 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3350
3351 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3352 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3353                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3354 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3355
3356 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3357 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3358                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3359 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3360                           v2f32, fmul_su, fsub_mlx>,
3361                 Requires<[HasNEON, UseFPVMLx]>;
3362 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3363                           v4f32, fmul_su, fsub_mlx>,
3364                 Requires<[HasNEON, UseFPVMLx]>;
3365 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3366                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3367 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3368                             v2f32, fmul_su, fsub_mlx>,
3369                 Requires<[HasNEON, UseFPVMLx]>;
3370 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3371                             v4f32, v2f32, fmul_su, fsub_mlx>,
3372                 Requires<[HasNEON, UseFPVMLx]>;
3373
3374 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3375                   (mul (v8i16 QPR:$src2),
3376                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3377           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3378                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3379                                       (DSubReg_i16_reg imm:$lane))),
3380                               (SubReg_i16_lane imm:$lane)))>;
3381
3382 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3383                   (mul (v4i32 QPR:$src2),
3384                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3385           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3386                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3387                                       (DSubReg_i32_reg imm:$lane))),
3388                               (SubReg_i32_lane imm:$lane)))>;
3389
3390 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3391                   (fmul_su (v4f32 QPR:$src2),
3392                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3393           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3394                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3395                                    (DSubReg_i32_reg imm:$lane))),
3396                            (SubReg_i32_lane imm:$lane)))>,
3397           Requires<[HasNEON, UseFPVMLx]>;
3398
3399 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3400 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3401                               "vmlsl", "s", NEONvmulls, sub>;
3402 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3403                               "vmlsl", "u", NEONvmullu, sub>;
3404
3405 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3406 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3407
3408 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3409 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3410                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3411 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3412
3413 // Vector Subtract Operations.
3414
3415 //   VSUB     : Vector Subtract (integer and floating-point)
3416 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3417                          "vsub", "i", sub, 0>;
3418 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3419                      v2f32, v2f32, fsub, 0>;
3420 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3421                      v4f32, v4f32, fsub, 0>;
3422 //   VSUBL    : Vector Subtract Long (Q = D - D)
3423 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3424                             "vsubl", "s", sub, sext, 0>;
3425 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3426                             "vsubl", "u", sub, zext, 0>;
3427 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3428 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3429 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3430 //   VHSUB    : Vector Halving Subtract
3431 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3432                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3433                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3434 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3435                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3436                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3437 //   VQSUB    : Vector Saturing Subtract
3438 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3439                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3440                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3441 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3442                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3443                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3444 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3445 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3446                             int_arm_neon_vsubhn, 0>;
3447 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3448 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3449                             int_arm_neon_vrsubhn, 0>;
3450
3451 // Vector Comparisons.
3452
3453 //   VCEQ     : Vector Compare Equal
3454 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3455                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3456 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3457                      NEONvceq, 1>;
3458 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3459                      NEONvceq, 1>;
3460
3461 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3462                             "$Vd, $Vm, #0", NEONvceqz>;
3463
3464 //   VCGE     : Vector Compare Greater Than or Equal
3465 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3466                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3467 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3468                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3469 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3470                      NEONvcge, 0>;
3471 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3472                      NEONvcge, 0>;
3473
3474 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3475                             "$Vd, $Vm, #0", NEONvcgez>;
3476 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3477                             "$Vd, $Vm, #0", NEONvclez>;
3478
3479 //   VCGT     : Vector Compare Greater Than
3480 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3481                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3482 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3483                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3484 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3485                      NEONvcgt, 0>;
3486 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3487                      NEONvcgt, 0>;
3488
3489 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3490                             "$Vd, $Vm, #0", NEONvcgtz>;
3491 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3492                             "$Vd, $Vm, #0", NEONvcltz>;
3493
3494 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3495 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3496                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3497 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3498                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3499 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3500 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3501                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3502 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3503                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3504 //   VTST     : Vector Test Bits
3505 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3506                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3507
3508 // Vector Bitwise Operations.
3509
3510 def vnotd : PatFrag<(ops node:$in),
3511                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3512 def vnotq : PatFrag<(ops node:$in),
3513                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3514
3515
3516 //   VAND     : Vector Bitwise AND
3517 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3518                       v2i32, v2i32, and, 1>;
3519 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3520                       v4i32, v4i32, and, 1>;
3521
3522 //   VEOR     : Vector Bitwise Exclusive OR
3523 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3524                       v2i32, v2i32, xor, 1>;
3525 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3526                       v4i32, v4i32, xor, 1>;
3527
3528 //   VORR     : Vector Bitwise OR
3529 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3530                       v2i32, v2i32, or, 1>;
3531 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3532                       v4i32, v4i32, or, 1>;
3533
3534 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3535                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3536                           IIC_VMOVImm,
3537                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3538                           [(set DPR:$Vd,
3539                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3540   let Inst{9} = SIMM{9};
3541 }
3542
3543 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3544                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3545                           IIC_VMOVImm,
3546                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3547                           [(set DPR:$Vd,
3548                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3549   let Inst{10-9} = SIMM{10-9};
3550 }
3551
3552 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3553                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3554                           IIC_VMOVImm,
3555                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3556                           [(set QPR:$Vd,
3557                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3558   let Inst{9} = SIMM{9};
3559 }
3560
3561 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
3562                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3563                           IIC_VMOVImm,
3564                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3565                           [(set QPR:$Vd,
3566                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3567   let Inst{10-9} = SIMM{10-9};
3568 }
3569
3570
3571 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3572 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3573                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3574                      "vbic", "$Vd, $Vn, $Vm", "",
3575                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
3576                                                  (vnotd DPR:$Vm))))]>;
3577 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3578                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3579                      "vbic", "$Vd, $Vn, $Vm", "",
3580                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
3581                                                  (vnotq QPR:$Vm))))]>;
3582
3583 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
3584                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3585                           IIC_VMOVImm,
3586                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3587                           [(set DPR:$Vd,
3588                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3589   let Inst{9} = SIMM{9};
3590 }
3591
3592 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
3593                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3594                           IIC_VMOVImm,
3595                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3596                           [(set DPR:$Vd,
3597                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3598   let Inst{10-9} = SIMM{10-9};
3599 }
3600
3601 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
3602                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3603                           IIC_VMOVImm,
3604                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3605                           [(set QPR:$Vd,
3606                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3607   let Inst{9} = SIMM{9};
3608 }
3609
3610 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
3611                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3612                           IIC_VMOVImm,
3613                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3614                           [(set QPR:$Vd,
3615                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3616   let Inst{10-9} = SIMM{10-9};
3617 }
3618
3619 //   VORN     : Vector Bitwise OR NOT
3620 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
3621                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3622                      "vorn", "$Vd, $Vn, $Vm", "",
3623                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
3624                                                 (vnotd DPR:$Vm))))]>;
3625 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
3626                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3627                      "vorn", "$Vd, $Vn, $Vm", "",
3628                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
3629                                                 (vnotq QPR:$Vm))))]>;
3630
3631 //   VMVN     : Vector Bitwise NOT (Immediate)
3632
3633 let isReMaterializable = 1 in {
3634
3635 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
3636                          (ins nModImm:$SIMM), IIC_VMOVImm,
3637                          "vmvn", "i16", "$Vd, $SIMM", "",
3638                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3639   let Inst{9} = SIMM{9};
3640 }
3641
3642 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
3643                          (ins nModImm:$SIMM), IIC_VMOVImm,
3644                          "vmvn", "i16", "$Vd, $SIMM", "",
3645                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3646   let Inst{9} = SIMM{9};
3647 }
3648
3649 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
3650                          (ins nModImm:$SIMM), IIC_VMOVImm,
3651                          "vmvn", "i32", "$Vd, $SIMM", "",
3652                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3653   let Inst{11-8} = SIMM{11-8};
3654 }
3655
3656 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
3657                          (ins nModImm:$SIMM), IIC_VMOVImm,
3658                          "vmvn", "i32", "$Vd, $SIMM", "",
3659                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3660   let Inst{11-8} = SIMM{11-8};
3661 }
3662 }
3663
3664 //   VMVN     : Vector Bitwise NOT
3665 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3666                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
3667                      "vmvn", "$Vd, $Vm", "",
3668                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
3669 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3670                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
3671                      "vmvn", "$Vd, $Vm", "",
3672                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
3673 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3674 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3675
3676 //   VBSL     : Vector Bitwise Select
3677 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3678                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3679                      N3RegFrm, IIC_VCNTiD,
3680                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3681                      [(set DPR:$Vd,
3682                        (v2i32 (or (and DPR:$Vn, DPR:$src1),
3683                                   (and DPR:$Vm, (vnotd DPR:$src1)))))]>;
3684 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3685                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3686                      N3RegFrm, IIC_VCNTiQ,
3687                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3688                      [(set QPR:$Vd,
3689                        (v4i32 (or (and QPR:$Vn, QPR:$src1),
3690                                   (and QPR:$Vm, (vnotq QPR:$src1)))))]>;
3691
3692 //   VBIF     : Vector Bitwise Insert if False
3693 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3694 // FIXME: This instruction's encoding MAY NOT BE correct.
3695 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3696                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3697                      N3RegFrm, IIC_VBINiD,
3698                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3699                      [/* For disassembly only; pattern left blank */]>;
3700 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3701                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3702                      N3RegFrm, IIC_VBINiQ,
3703                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3704                      [/* For disassembly only; pattern left blank */]>;
3705
3706 //   VBIT     : Vector Bitwise Insert if True
3707 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3708 // FIXME: This instruction's encoding MAY NOT BE correct.
3709 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3710                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3711                      N3RegFrm, IIC_VBINiD,
3712                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3713                      [/* For disassembly only; pattern left blank */]>;
3714 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3715                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3716                      N3RegFrm, IIC_VBINiQ,
3717                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3718                      [/* For disassembly only; pattern left blank */]>;
3719
3720 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3721 // for equivalent operations with different register constraints; it just
3722 // inserts copies.
3723
3724 // Vector Absolute Differences.
3725
3726 //   VABD     : Vector Absolute Difference
3727 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3728                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3729                            "vabd", "s", int_arm_neon_vabds, 1>;
3730 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3731                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3732                            "vabd", "u", int_arm_neon_vabdu, 1>;
3733 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3734                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3735 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3736                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3737
3738 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3739 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3740                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3741 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3742                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3743
3744 //   VABA     : Vector Absolute Difference and Accumulate
3745 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3746                              "vaba", "s", int_arm_neon_vabds, add>;
3747 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3748                              "vaba", "u", int_arm_neon_vabdu, add>;
3749
3750 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3751 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3752                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3753 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3754                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3755
3756 // Vector Maximum and Minimum.
3757
3758 //   VMAX     : Vector Maximum
3759 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3760                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3761                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3762 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3763                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3764                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3765 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3766                         "vmax", "f32",
3767                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3768 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3769                         "vmax", "f32",
3770                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3771
3772 //   VMIN     : Vector Minimum
3773 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3774                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3775                            "vmin", "s", int_arm_neon_vmins, 1>;
3776 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3777                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3778                            "vmin", "u", int_arm_neon_vminu, 1>;
3779 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3780                         "vmin", "f32",
3781                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3782 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3783                         "vmin", "f32",
3784                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3785
3786 // Vector Pairwise Operations.
3787
3788 //   VPADD    : Vector Pairwise Add
3789 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3790                         "vpadd", "i8",
3791                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3792 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3793                         "vpadd", "i16",
3794                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3795 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3796                         "vpadd", "i32",
3797                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3798 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3799                         IIC_VPBIND, "vpadd", "f32",
3800                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3801
3802 //   VPADDL   : Vector Pairwise Add Long
3803 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3804                              int_arm_neon_vpaddls>;
3805 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3806                              int_arm_neon_vpaddlu>;
3807
3808 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3809 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3810                               int_arm_neon_vpadals>;
3811 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3812                               int_arm_neon_vpadalu>;
3813
3814 //   VPMAX    : Vector Pairwise Maximum
3815 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3816                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3817 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3818                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3819 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3820                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3821 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3822                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3823 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3824                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3825 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3826                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3827 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
3828                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3829
3830 //   VPMIN    : Vector Pairwise Minimum
3831 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3832                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3833 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3834                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3835 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3836                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3837 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3838                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3839 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3840                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3841 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3842                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3843 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
3844                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3845
3846 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3847
3848 //   VRECPE   : Vector Reciprocal Estimate
3849 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3850                         IIC_VUNAD, "vrecpe", "u32",
3851                         v2i32, v2i32, int_arm_neon_vrecpe>;
3852 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3853                         IIC_VUNAQ, "vrecpe", "u32",
3854                         v4i32, v4i32, int_arm_neon_vrecpe>;
3855 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3856                         IIC_VUNAD, "vrecpe", "f32",
3857                         v2f32, v2f32, int_arm_neon_vrecpe>;
3858 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3859                         IIC_VUNAQ, "vrecpe", "f32",
3860                         v4f32, v4f32, int_arm_neon_vrecpe>;
3861
3862 //   VRECPS   : Vector Reciprocal Step
3863 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3864                         IIC_VRECSD, "vrecps", "f32",
3865                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3866 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3867                         IIC_VRECSQ, "vrecps", "f32",
3868                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3869
3870 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3871 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3872                          IIC_VUNAD, "vrsqrte", "u32",
3873                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3874 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3875                          IIC_VUNAQ, "vrsqrte", "u32",
3876                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3877 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3878                          IIC_VUNAD, "vrsqrte", "f32",
3879                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3880 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3881                          IIC_VUNAQ, "vrsqrte", "f32",
3882                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3883
3884 //   VRSQRTS  : Vector Reciprocal Square Root Step
3885 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3886                         IIC_VRECSD, "vrsqrts", "f32",
3887                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3888 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3889                         IIC_VRECSQ, "vrsqrts", "f32",
3890                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3891
3892 // Vector Shifts.
3893
3894 //   VSHL     : Vector Shift
3895 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
3896                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3897                             "vshl", "s", int_arm_neon_vshifts>;
3898 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
3899                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3900                             "vshl", "u", int_arm_neon_vshiftu>;
3901 //   VSHL     : Vector Shift Left (Immediate)
3902 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3903                            N2RegVShLFrm>;
3904 //   VSHR     : Vector Shift Right (Immediate)
3905 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3906                            N2RegVShRFrm>;
3907 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3908                            N2RegVShRFrm>;
3909
3910 //   VSHLL    : Vector Shift Left Long
3911 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3912 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3913
3914 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3915 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3916                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3917                 ValueType OpTy, SDNode OpNode>
3918   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3919            ResTy, OpTy, OpNode> {
3920   let Inst{21-16} = op21_16;
3921 }
3922 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3923                           v8i16, v8i8, NEONvshlli>;
3924 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3925                           v4i32, v4i16, NEONvshlli>;
3926 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3927                           v2i64, v2i32, NEONvshlli>;
3928
3929 //   VSHRN    : Vector Shift Right and Narrow
3930 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3931                            NEONvshrn>;
3932
3933 //   VRSHL    : Vector Rounding Shift
3934 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
3935                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3936                             "vrshl", "s", int_arm_neon_vrshifts>;
3937 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
3938                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3939                             "vrshl", "u", int_arm_neon_vrshiftu>;
3940 //   VRSHR    : Vector Rounding Shift Right
3941 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3942                            N2RegVShRFrm>;
3943 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3944                            N2RegVShRFrm>;
3945
3946 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3947 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3948                            NEONvrshrn>;
3949
3950 //   VQSHL    : Vector Saturating Shift
3951 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
3952                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3953                             "vqshl", "s", int_arm_neon_vqshifts>;
3954 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
3955                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3956                             "vqshl", "u", int_arm_neon_vqshiftu>;
3957 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3958 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3959                            N2RegVShLFrm>;
3960 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3961                            N2RegVShLFrm>;
3962 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3963 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3964                            N2RegVShLFrm>;
3965
3966 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3967 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3968                            NEONvqshrns>;
3969 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3970                            NEONvqshrnu>;
3971
3972 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3973 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3974                            NEONvqshrnsu>;
3975
3976 //   VQRSHL   : Vector Saturating Rounding Shift
3977 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
3978                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3979                             "vqrshl", "s", int_arm_neon_vqrshifts>;
3980 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
3981                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3982                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
3983
3984 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3985 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3986                            NEONvqrshrns>;
3987 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3988                            NEONvqrshrnu>;
3989
3990 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3991 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3992                            NEONvqrshrnsu>;
3993
3994 //   VSRA     : Vector Shift Right and Accumulate
3995 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3996 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3997 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3998 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3999 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4000
4001 //   VSLI     : Vector Shift Left and Insert
4002 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
4003 //   VSRI     : Vector Shift Right and Insert
4004 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
4005
4006 // Vector Absolute and Saturating Absolute.
4007
4008 //   VABS     : Vector Absolute Value
4009 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4010                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4011                            int_arm_neon_vabs>;
4012 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4013                         IIC_VUNAD, "vabs", "f32",
4014                         v2f32, v2f32, int_arm_neon_vabs>;
4015 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4016                         IIC_VUNAQ, "vabs", "f32",
4017                         v4f32, v4f32, int_arm_neon_vabs>;
4018
4019 //   VQABS    : Vector Saturating Absolute Value
4020 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4021                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4022                            int_arm_neon_vqabs>;
4023
4024 // Vector Negate.
4025
4026 def vnegd  : PatFrag<(ops node:$in),
4027                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4028 def vnegq  : PatFrag<(ops node:$in),
4029                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4030
4031 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4032   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4033         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4034         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4035 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4036   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4037         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4038         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4039
4040 //   VNEG     : Vector Negate (integer)
4041 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4042 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4043 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4044 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4045 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4046 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4047
4048 //   VNEG     : Vector Negate (floating-point)
4049 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4050                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4051                     "vneg", "f32", "$Vd, $Vm", "",
4052                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4053 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4054                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4055                     "vneg", "f32", "$Vd, $Vm", "",
4056                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4057
4058 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4059 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4060 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4061 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4062 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4063 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4064
4065 //   VQNEG    : Vector Saturating Negate
4066 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4067                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4068                            int_arm_neon_vqneg>;
4069
4070 // Vector Bit Counting Operations.
4071
4072 //   VCLS     : Vector Count Leading Sign Bits
4073 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4074                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4075                            int_arm_neon_vcls>;
4076 //   VCLZ     : Vector Count Leading Zeros
4077 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4078                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4079                            int_arm_neon_vclz>;
4080 //   VCNT     : Vector Count One Bits
4081 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4082                         IIC_VCNTiD, "vcnt", "8",
4083                         v8i8, v8i8, int_arm_neon_vcnt>;
4084 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4085                         IIC_VCNTiQ, "vcnt", "8",
4086                         v16i8, v16i8, int_arm_neon_vcnt>;
4087
4088 // Vector Swap -- for disassembly only.
4089 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4090                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4091                      "vswp", "$Vd, $Vm", "", []>;
4092 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4093                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4094                      "vswp", "$Vd, $Vm", "", []>;
4095
4096 // Vector Move Operations.
4097
4098 //   VMOV     : Vector Move (Register)
4099
4100 let neverHasSideEffects = 1 in {
4101 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$Vd), (ins DPR:$Vm),
4102                      N3RegFrm, IIC_VMOV, "vmov", "$Vd, $Vm", "", []> {
4103   let Vn{4-0} = Vm{4-0};
4104 }
4105 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$Vd), (ins QPR:$Vm),
4106                      N3RegFrm, IIC_VMOV, "vmov", "$Vd, $Vm", "", []> {
4107   let Vn{4-0} = Vm{4-0};
4108 }
4109
4110 // Pseudo vector move instructions for QQ and QQQQ registers. This should
4111 // be expanded after register allocation is completed.
4112 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
4113                 NoItinerary, []>;
4114
4115 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
4116                 NoItinerary, []>;
4117 } // neverHasSideEffects
4118
4119 //   VMOV     : Vector Move (Immediate)
4120
4121 let isReMaterializable = 1 in {
4122 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4123                          (ins nModImm:$SIMM), IIC_VMOVImm,
4124                          "vmov", "i8", "$Vd, $SIMM", "",
4125                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4126 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4127                          (ins nModImm:$SIMM), IIC_VMOVImm,
4128                          "vmov", "i8", "$Vd, $SIMM", "",
4129                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4130
4131 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4132                          (ins nModImm:$SIMM), IIC_VMOVImm,
4133                          "vmov", "i16", "$Vd, $SIMM", "",
4134                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4135   let Inst{9} = SIMM{9};
4136 }
4137
4138 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4139                          (ins nModImm:$SIMM), IIC_VMOVImm,
4140                          "vmov", "i16", "$Vd, $SIMM", "",
4141                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4142  let Inst{9} = SIMM{9};
4143 }
4144
4145 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4146                          (ins nModImm:$SIMM), IIC_VMOVImm,
4147                          "vmov", "i32", "$Vd, $SIMM", "",
4148                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4149   let Inst{11-8} = SIMM{11-8};
4150 }
4151
4152 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4153                          (ins nModImm:$SIMM), IIC_VMOVImm,
4154                          "vmov", "i32", "$Vd, $SIMM", "",
4155                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4156   let Inst{11-8} = SIMM{11-8};
4157 }
4158
4159 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4160                          (ins nModImm:$SIMM), IIC_VMOVImm,
4161                          "vmov", "i64", "$Vd, $SIMM", "",
4162                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4163 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4164                          (ins nModImm:$SIMM), IIC_VMOVImm,
4165                          "vmov", "i64", "$Vd, $SIMM", "",
4166                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4167 } // isReMaterializable
4168
4169 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4170
4171 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4172                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4173                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
4174                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4175                                            imm:$lane))]> {
4176   let Inst{21}  = lane{2};
4177   let Inst{6-5} = lane{1-0};
4178 }
4179 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4180                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4181                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
4182                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4183                                            imm:$lane))]> {
4184   let Inst{21} = lane{1};
4185   let Inst{6}  = lane{0};
4186 }
4187 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4188                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4189                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
4190                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4191                                            imm:$lane))]> {
4192   let Inst{21}  = lane{2};
4193   let Inst{6-5} = lane{1-0};
4194 }
4195 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4196                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4197                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
4198                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4199                                            imm:$lane))]> {
4200   let Inst{21} = lane{1};
4201   let Inst{6}  = lane{0};
4202 }
4203 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4204                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4205                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
4206                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4207                                            imm:$lane))]> {
4208   let Inst{21} = lane{0};
4209 }
4210 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4211 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4212           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4213                            (DSubReg_i8_reg imm:$lane))),
4214                      (SubReg_i8_lane imm:$lane))>;
4215 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4216           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4217                              (DSubReg_i16_reg imm:$lane))),
4218                      (SubReg_i16_lane imm:$lane))>;
4219 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4220           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4221                            (DSubReg_i8_reg imm:$lane))),
4222                      (SubReg_i8_lane imm:$lane))>;
4223 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4224           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4225                              (DSubReg_i16_reg imm:$lane))),
4226                      (SubReg_i16_lane imm:$lane))>;
4227 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4228           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4229                              (DSubReg_i32_reg imm:$lane))),
4230                      (SubReg_i32_lane imm:$lane))>;
4231 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4232           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4233                           (SSubReg_f32_reg imm:$src2))>;
4234 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4235           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4236                           (SSubReg_f32_reg imm:$src2))>;
4237 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4238 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4239 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4240           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4241
4242
4243 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4244
4245 let Constraints = "$src1 = $V" in {
4246 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4247                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4248                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
4249                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4250                                            GPR:$R, imm:$lane))]> {
4251   let Inst{21}  = lane{2};
4252   let Inst{6-5} = lane{1-0};
4253 }
4254 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4255                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4256                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
4257                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4258                                            GPR:$R, imm:$lane))]> {
4259   let Inst{21} = lane{1};
4260   let Inst{6}  = lane{0};
4261 }
4262 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4263                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4264                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
4265                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4266                                            GPR:$R, imm:$lane))]> {
4267   let Inst{21} = lane{0};
4268 }
4269 }
4270 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4271           (v16i8 (INSERT_SUBREG QPR:$src1,
4272                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4273                                    (DSubReg_i8_reg imm:$lane))),
4274                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4275                   (DSubReg_i8_reg imm:$lane)))>;
4276 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4277           (v8i16 (INSERT_SUBREG QPR:$src1,
4278                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4279                                      (DSubReg_i16_reg imm:$lane))),
4280                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4281                   (DSubReg_i16_reg imm:$lane)))>;
4282 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4283           (v4i32 (INSERT_SUBREG QPR:$src1,
4284                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4285                                      (DSubReg_i32_reg imm:$lane))),
4286                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4287                   (DSubReg_i32_reg imm:$lane)))>;
4288
4289 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4290           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4291                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4292 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4293           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4294                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4295
4296 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4297 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4298 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4299           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4300
4301 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4302           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4303 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4304           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4305 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4306           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4307
4308 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4309           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4310 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4311           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4312 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4313           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4314
4315 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4316           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4317                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4318                          dsub_0)>;
4319 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4320           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4321                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4322                          dsub_0)>;
4323 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4324           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4325                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4326                          dsub_0)>;
4327
4328 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4329
4330 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4331   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4332           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4333           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4334 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4335   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4336           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4337           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4338
4339 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4340 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4341 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4342 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4343 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4344 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4345
4346 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$V), (ins GPR:$R),
4347                       IIC_VMOVIS, "vdup", "32", "$V, $R",
4348                       [(set DPR:$V, (v2f32 (NEONvdup
4349                                               (f32 (bitconvert GPR:$R)))))]>;
4350 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$V), (ins GPR:$R),
4351                       IIC_VMOVIS, "vdup", "32", "$V, $R",
4352                       [(set QPR:$V, (v4f32 (NEONvdup
4353                                               (f32 (bitconvert GPR:$R)))))]>;
4354
4355 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4356
4357 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4358               ValueType Ty>
4359   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, nohash_imm:$lane),
4360               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm[$lane]",
4361               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4362
4363 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4364               ValueType ResTy, ValueType OpTy>
4365   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, nohash_imm:$lane),
4366               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm[$lane]",
4367               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4368                                       imm:$lane)))]>;
4369
4370 // Inst{19-16} is partially specified depending on the element size.
4371
4372 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8> {
4373   let Inst{19-17} = lane{2-0};
4374 }
4375 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16> {
4376   let Inst{19-18} = lane{1-0};
4377 }
4378 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32> {
4379   let Inst{19} = lane{0};
4380 }
4381 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32> {
4382   let Inst{19} = lane{0};
4383 }
4384 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8> {
4385   let Inst{19-17} = lane{2-0};
4386 }
4387 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16> {
4388   let Inst{19-18} = lane{1-0};
4389 }
4390 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32> {
4391   let Inst{19} = lane{0};
4392 }
4393 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32> {
4394   let Inst{19} = lane{0};
4395 }
4396
4397 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4398           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4399                                   (DSubReg_i8_reg imm:$lane))),
4400                            (SubReg_i8_lane imm:$lane)))>;
4401 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4402           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4403                                     (DSubReg_i16_reg imm:$lane))),
4404                             (SubReg_i16_lane imm:$lane)))>;
4405 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4406           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4407                                     (DSubReg_i32_reg imm:$lane))),
4408                             (SubReg_i32_lane imm:$lane)))>;
4409 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4410           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
4411                                    (DSubReg_i32_reg imm:$lane))),
4412                            (SubReg_i32_lane imm:$lane)))>;
4413
4414 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4415                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4416 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4417                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4418
4419 //   VMOVN    : Vector Narrowing Move
4420 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4421                          "vmovn", "i", trunc>;
4422 //   VQMOVN   : Vector Saturating Narrowing Move
4423 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4424                             "vqmovn", "s", int_arm_neon_vqmovns>;
4425 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4426                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4427 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4428                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4429 //   VMOVL    : Vector Lengthening Move
4430 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4431 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4432
4433 // Vector Conversions.
4434
4435 //   VCVT     : Vector Convert Between Floating-Point and Integers
4436 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4437                      v2i32, v2f32, fp_to_sint>;
4438 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4439                      v2i32, v2f32, fp_to_uint>;
4440 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4441                      v2f32, v2i32, sint_to_fp>;
4442 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4443                      v2f32, v2i32, uint_to_fp>;
4444
4445 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4446                      v4i32, v4f32, fp_to_sint>;
4447 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4448                      v4i32, v4f32, fp_to_uint>;
4449 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4450                      v4f32, v4i32, sint_to_fp>;
4451 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4452                      v4f32, v4i32, uint_to_fp>;
4453
4454 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4455 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4456                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4457 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4458                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4459 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4460                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4461 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4462                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4463
4464 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4465                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4466 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4467                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4468 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4469                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4470 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4471                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4472
4473 // Vector Reverse.
4474
4475 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4476
4477 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4478   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4479         (ins DPR:$Vm), IIC_VMOVD,
4480         OpcodeStr, Dt, "$Vd, $Vm", "",
4481         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4482 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4483   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4484         (ins QPR:$Vm), IIC_VMOVQ,
4485         OpcodeStr, Dt, "$Vd, $Vm", "",
4486         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4487
4488 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4489 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4490 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4491 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
4492
4493 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4494 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4495 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4496 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
4497
4498 //   VREV32   : Vector Reverse elements within 32-bit words
4499
4500 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4501   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4502         (ins DPR:$Vm), IIC_VMOVD,
4503         OpcodeStr, Dt, "$Vd, $Vm", "",
4504         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4505 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4506   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4507         (ins QPR:$Vm), IIC_VMOVQ,
4508         OpcodeStr, Dt, "$Vd, $Vm", "",
4509         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4510
4511 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4512 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4513
4514 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4515 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4516
4517 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4518
4519 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4520   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4521         (ins DPR:$Vm), IIC_VMOVD,
4522         OpcodeStr, Dt, "$Vd, $Vm", "",
4523         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4524 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4525   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4526         (ins QPR:$Vm), IIC_VMOVQ,
4527         OpcodeStr, Dt, "$Vd, $Vm", "",
4528         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
4529
4530 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4531 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4532
4533 // Other Vector Shuffles.
4534
4535 //   VEXT     : Vector Extract
4536
4537 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4538   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
4539         (ins DPR:$Vn, DPR:$Vm, i32imm:$index), NVExtFrm,
4540         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4541         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
4542                                       (Ty DPR:$Vm), imm:$index)))]> {
4543   bits<4> index;
4544   let Inst{11-8} = index{3-0};
4545 }
4546
4547 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4548   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
4549         (ins QPR:$Vn, QPR:$Vm, i32imm:$index), NVExtFrm,
4550         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4551         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
4552                                       (Ty QPR:$Vm), imm:$index)))]> {
4553   bits<4> index;
4554   let Inst{11-8} = index{3-0};
4555 }
4556
4557 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
4558   let Inst{11-8} = index{3-0};
4559 }
4560 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
4561   let Inst{11-9} = index{2-0};
4562   let Inst{8}    = 0b0;
4563 }
4564 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
4565   let Inst{11-10} = index{1-0};
4566   let Inst{9-8}    = 0b00;
4567 }
4568 def VEXTdf  : VEXTd<"vext", "32", v2f32> {
4569   let Inst{11}    = index{0};
4570   let Inst{10-8}  = 0b000;
4571 }
4572
4573 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
4574   let Inst{11-8} = index{3-0};
4575 }
4576 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
4577   let Inst{11-9} = index{2-0};
4578   let Inst{8}    = 0b0;
4579 }
4580 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
4581   let Inst{11-10} = index{1-0};
4582   let Inst{9-8}    = 0b00;
4583 }
4584 def VEXTqf  : VEXTq<"vext", "32", v4f32> {
4585   let Inst{11}    = index{0};
4586   let Inst{10-8}  = 0b000;
4587 }
4588
4589 //   VTRN     : Vector Transpose
4590
4591 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4592 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4593 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4594
4595 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4596 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4597 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4598
4599 //   VUZP     : Vector Unzip (Deinterleave)
4600
4601 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4602 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4603 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4604
4605 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4606 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4607 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4608
4609 //   VZIP     : Vector Zip (Interleave)
4610
4611 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4612 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4613 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4614
4615 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4616 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4617 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4618
4619 // Vector Table Lookup and Table Extension.
4620
4621 //   VTBL     : Vector Table Lookup
4622 def  VTBL1
4623   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4624         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4625         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
4626         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
4627 let hasExtraSrcRegAllocReq = 1 in {
4628 def  VTBL2
4629   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4630         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4631         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4632 def  VTBL3
4633   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4634         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4635         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4636 def  VTBL4
4637   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4638         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4639         NVTBLFrm, IIC_VTB4,
4640         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4641 } // hasExtraSrcRegAllocReq = 1
4642
4643 def  VTBL2Pseudo
4644   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4645 def  VTBL3Pseudo
4646   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4647 def  VTBL4Pseudo
4648   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4649
4650 //   VTBX     : Vector Table Extension
4651 def  VTBX1
4652   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4653         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4654         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4655         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4656                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4657 let hasExtraSrcRegAllocReq = 1 in {
4658 def  VTBX2
4659   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4660         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4661         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4662 def  VTBX3
4663   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4664         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4665         NVTBLFrm, IIC_VTBX3,
4666         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4667         "$orig = $Vd", []>;
4668 def  VTBX4
4669   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4670         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4671         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4672         "$orig = $Vd", []>;
4673 } // hasExtraSrcRegAllocReq = 1
4674
4675 def  VTBX2Pseudo
4676   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4677                 IIC_VTBX2, "$orig = $dst", []>;
4678 def  VTBX3Pseudo
4679   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4680                 IIC_VTBX3, "$orig = $dst", []>;
4681 def  VTBX4Pseudo
4682   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4683                 IIC_VTBX4, "$orig = $dst", []>;
4684
4685 //===----------------------------------------------------------------------===//
4686 // NEON instructions for single-precision FP math
4687 //===----------------------------------------------------------------------===//
4688
4689 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
4690   : NEONFPPat<(ResTy (OpNode SPR:$a)),
4691               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
4692                                                        SPR:$a, ssub_0))),
4693                               ssub_0)>;
4694
4695 class N3VSPat<SDNode OpNode, NeonI Inst>
4696   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4697               (EXTRACT_SUBREG (v2f32
4698                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4699                                                       SPR:$a, ssub_0),
4700                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4701                                                       SPR:$b, ssub_0))),
4702                               ssub_0)>;
4703
4704 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4705   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4706               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4707                                                    SPR:$acc, ssub_0),
4708                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4709                                                    SPR:$a, ssub_0),
4710                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4711                                                    SPR:$b, ssub_0)),
4712                               ssub_0)>;
4713
4714 // These need separate instructions because they must use DPR_VFP2 register
4715 // class which have SPR sub-registers.
4716
4717 // Vector Add Operations used for single-precision FP
4718 let neverHasSideEffects = 1 in
4719 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
4720 def : N3VSPat<fadd, VADDfd_sfp>;
4721
4722 // Vector Sub Operations used for single-precision FP
4723 let neverHasSideEffects = 1 in
4724 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
4725 def : N3VSPat<fsub, VSUBfd_sfp>;
4726
4727 // Vector Multiply Operations used for single-precision FP
4728 let neverHasSideEffects = 1 in
4729 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
4730 def : N3VSPat<fmul, VMULfd_sfp>;
4731
4732 // Vector Multiply-Accumulate/Subtract used for single-precision FP
4733 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
4734 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
4735
4736 let neverHasSideEffects = 1 in
4737 def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
4738                            v2f32, fmul_su, fadd>;
4739 def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>,
4740       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
4741
4742 let neverHasSideEffects = 1 in
4743 def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
4744                            v2f32, fmul_su, fsub>;
4745 def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>,
4746       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
4747
4748 // Vector Absolute used for single-precision FP
4749 let neverHasSideEffects = 1 in
4750 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
4751                       (outs DPR_VFP2:$Vd), (ins DPR_VFP2:$Vm), IIC_VUNAD,
4752                       "vabs", "f32", "$Vd, $Vm", "", []>;
4753 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
4754
4755 // Vector Negate used for single-precision FP
4756 let neverHasSideEffects = 1 in
4757 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4758                       (outs DPR_VFP2:$Vd), (ins DPR_VFP2:$Vm), IIC_VUNAD,
4759                       "vneg", "f32", "$Vd, $Vm", "", []>;
4760 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
4761
4762 // Vector Maximum used for single-precision FP
4763 let neverHasSideEffects = 1 in
4764 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$Vd),
4765                      (ins DPR_VFP2:$Vn, DPR_VFP2:$Vm), N3RegFrm, IIC_VBIND,
4766                      "vmax", "f32", "$Vd, $Vn, $Vm", "", []>;
4767 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
4768
4769 // Vector Minimum used for single-precision FP
4770 let neverHasSideEffects = 1 in
4771 def VMINfd_sfp : N3V<0, 0, 0b10, 0b1111, 0, 0, (outs DPR_VFP2:$Vd),
4772                      (ins DPR_VFP2:$Vn, DPR_VFP2:$Vm), N3RegFrm, IIC_VBIND,
4773                      "vmin", "f32", "$Vd, $Vn, $Vm", "", []>;
4774 def : N3VSPat<NEONfmin, VMINfd_sfp>;
4775
4776 // Vector Convert between single-precision FP and integer
4777 let neverHasSideEffects = 1 in
4778 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4779                          v2i32, v2f32, fp_to_sint>;
4780 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
4781
4782 let neverHasSideEffects = 1 in
4783 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4784                          v2i32, v2f32, fp_to_uint>;
4785 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
4786
4787 let neverHasSideEffects = 1 in
4788 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4789                          v2f32, v2i32, sint_to_fp>;
4790 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
4791
4792 let neverHasSideEffects = 1 in
4793 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4794                          v2f32, v2i32, uint_to_fp>;
4795 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
4796
4797 //===----------------------------------------------------------------------===//
4798 // Non-Instruction Patterns
4799 //===----------------------------------------------------------------------===//
4800
4801 // bit_convert
4802 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4803 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4804 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4805 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4806 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4807 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4808 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4809 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4810 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4811 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4812 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4813 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4814 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4815 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4816 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4817 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4818 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4819 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4820 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4821 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4822 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4823 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4824 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4825 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4826 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4827 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4828 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4829 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4830 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
4831 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
4832
4833 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4834 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4835 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4836 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4837 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4838 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4839 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4840 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4841 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4842 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4843 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4844 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4845 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4846 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
4847 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
4848 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
4849 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
4850 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
4851 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
4852 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
4853 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
4854 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
4855 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
4856 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
4857 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
4858 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
4859 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
4860 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
4861 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
4862 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;