lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVF32 : Operand<i32> {
  43   let PrintMethod = "printFPImmOperand";
  44   let ParserMatchClass = FPImmOperand;
  45 }
  46 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  47 def nImmSplatI64 : Operand<i32> {
  48   let PrintMethod = "printNEONModImmOperand";
  49   let ParserMatchClass = nImmSplatI64AsmOperand;
  50 }
  51
  52 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  53 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  54 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  55 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  56   return ((uint64_t)Imm) < 8;
  57 }]> {
  58   let ParserMatchClass = VectorIndex8Operand;
  59   let PrintMethod = "printVectorIndex";
  60   let MIOperandInfo = (ops i32imm);
  61 }
  62 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  63   return ((uint64_t)Imm) < 4;
  64 }]> {
  65   let ParserMatchClass = VectorIndex16Operand;
  66   let PrintMethod = "printVectorIndex";
  67   let MIOperandInfo = (ops i32imm);
  68 }
  69 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  70   return ((uint64_t)Imm) < 2;
  71 }]> {
  72   let ParserMatchClass = VectorIndex32Operand;
  73   let PrintMethod = "printVectorIndex";
  74   let MIOperandInfo = (ops i32imm);
  75 }
  76
  77 // Register list of one D register.
  78 def VecListOneDAsmOperand : AsmOperandClass {
  79   let Name = "VecListOneD";
  80   let ParserMethod = "parseVectorList";
  81   let RenderMethod = "addVecListOperands";
  82 }
  83 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  84   let ParserMatchClass = VecListOneDAsmOperand;
  85 }
  86 // Register list of two sequential D registers.
  87 def VecListTwoDAsmOperand : AsmOperandClass {
  88   let Name = "VecListTwoD";
  89   let ParserMethod = "parseVectorList";
  90   let RenderMethod = "addVecListOperands";
  91 }
  92 def VecListTwoD : RegisterOperand<DPR, "printVectorListTwo"> {
  93   let ParserMatchClass = VecListTwoDAsmOperand;
  94 }
  95 // Register list of three sequential D registers.
  96 def VecListThreeDAsmOperand : AsmOperandClass {
  97   let Name = "VecListThreeD";
  98   let ParserMethod = "parseVectorList";
  99   let RenderMethod = "addVecListOperands";
 100 }
 101 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 102   let ParserMatchClass = VecListThreeDAsmOperand;
 103 }
 104 // Register list of four sequential D registers.
 105 def VecListFourDAsmOperand : AsmOperandClass {
 106   let Name = "VecListFourD";
 107   let ParserMethod = "parseVectorList";
 108   let RenderMethod = "addVecListOperands";
 109 }
 110 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 111   let ParserMatchClass = VecListFourDAsmOperand;
 112 }
 113 // Register list of two D registers spaced by 2 (two sequential Q registers).
 114 def VecListTwoQAsmOperand : AsmOperandClass {
 115   let Name = "VecListTwoQ";
 116   let ParserMethod = "parseVectorList";
 117   let RenderMethod = "addVecListOperands";
 118 }
 119 def VecListTwoQ : RegisterOperand<DPR, "printVectorListTwo"> {
 120   let ParserMatchClass = VecListTwoQAsmOperand;
 121 }
 122
 123 //===----------------------------------------------------------------------===//
 124 // NEON-specific DAG Nodes.
 125 //===----------------------------------------------------------------------===//
 126
 127 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 128 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 129
 130 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 131 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 132 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 133 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 134 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 135 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 136 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 137 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 138 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 139 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 140 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 141
 142 // Types for vector shift by immediates.  The "SHX" version is for long and
 143 // narrow operations where the source and destination vectors have different
 144 // types.  The "SHINS" version is for shift and insert operations.
 145 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 146                                          SDTCisVT<2, i32>]>;
 147 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 148                                          SDTCisVT<2, i32>]>;
 149 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 150                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 151
 152 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 153 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 154 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 155 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 156 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 157 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 158 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 159
 160 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 161 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 162 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 163
 164 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 165 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 166 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 167 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 168 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 169 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 170
 171 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 172 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 173 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 174
 175 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 176 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 177
 178 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 179                                          SDTCisVT<2, i32>]>;
 180 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 181 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 182
 183 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 184 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 185 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 186 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 187
 188 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 189                                            SDTCisVT<2, i32>]>;
 190 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 191 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 192
 193 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 194                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 195                                                 SDTCisSameAs<0, 1>,
 196                                                 SDTCisSameAs<0, 2>,
 197                                                 SDTCisSameAs<0, 3>]>>;
 198
 199 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 200
 201 // VDUPLANE can produce a quad-register result from a double-register source,
 202 // so the result is not constrained to match the source.
 203 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 204                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 205                                                 SDTCisVT<2, i32>]>>;
 206
 207 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 208                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 209 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 210
 211 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 212 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 213 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 214 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 215
 216 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 217                                          SDTCisSameAs<0, 2>,
 218                                          SDTCisSameAs<0, 3>]>;
 219 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 220 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 221 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 222
 223 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 224                                          SDTCisSameAs<1, 2>]>;
 225 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 226 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 227
 228 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 229                                          SDTCisSameAs<0, 2>]>;
 230 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 231 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 232
 233 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 234   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 235   unsigned EltBits = 0;
 236   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 237   return (EltBits == 32 && EltVal == 0);
 238 }]>;
 239
 240 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 241   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 242   unsigned EltBits = 0;
 243   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 244   return (EltBits == 8 && EltVal == 0xff);
 245 }]>;
 246
 247 //===----------------------------------------------------------------------===//
 248 // NEON load / store instructions
 249 //===----------------------------------------------------------------------===//
 250
 251 // Use VLDM to load a Q register as a D register pair.
 252 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 253 def VLDMQIA
 254   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 255                     IIC_fpLoad_m, "",
 256                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 257
 258 // Use VSTM to store a Q register as a D register pair.
 259 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 260 def VSTMQIA
 261   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 262                     IIC_fpStore_m, "",
 263                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 264
 265 // Classes for VLD* pseudo-instructions with multi-register operands.
 266 // These are expanded to real instructions after register allocation.
 267 class VLDQPseudo<InstrItinClass itin>
 268   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 269 class VLDQWBPseudo<InstrItinClass itin>
 270   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 271                 (ins addrmode6:$addr, am6offset:$offset), itin,
 272                 "$addr.addr = $wb">;
 273 class VLDQWBfixedPseudo<InstrItinClass itin>
 274   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 275                 (ins addrmode6:$addr), itin,
 276                 "$addr.addr = $wb">;
 277 class VLDQWBregisterPseudo<InstrItinClass itin>
 278   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 279                 (ins addrmode6:$addr, rGPR:$offset), itin,
 280                 "$addr.addr = $wb">;
 281 class VLDQQPseudo<InstrItinClass itin>
 282   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 283 class VLDQQWBPseudo<InstrItinClass itin>
 284   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 285                 (ins addrmode6:$addr, am6offset:$offset), itin,
 286                 "$addr.addr = $wb">;
 287 class VLDQQQQPseudo<InstrItinClass itin>
 288   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 289                 "$src = $dst">;
 290 class VLDQQQQWBPseudo<InstrItinClass itin>
 291   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 292                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 293                 "$addr.addr = $wb, $src = $dst">;
 294
 295 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 296
 297 //   VLD1     : Vector Load (multiple single elements)
 298 class VLD1D<bits<4> op7_4, string Dt>
 299   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 300           (ins addrmode6:$Rn), IIC_VLD1,
 301           "vld1", Dt, "$Vd, $Rn", "", []> {
 302   let Rm = 0b1111;
 303   let Inst{4} = Rn{4};
 304   let DecoderMethod = "DecodeVLDInstruction";
 305 }
 306 class VLD1Q<bits<4> op7_4, string Dt>
 307   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd),
 308           (ins addrmode6:$Rn), IIC_VLD1x2,
 309           "vld1", Dt, "$Vd, $Rn", "", []> {
 310   let Rm = 0b1111;
 311   let Inst{5-4} = Rn{5-4};
 312   let DecoderMethod = "DecodeVLDInstruction";
 313 }
 314
 315 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 316 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 317 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 318 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 319
 320 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 321 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 322 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 323 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 324
 325 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 326 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 327 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 328 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 329
 330 // ...with address register writeback:
 331 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 332   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 333                      (ins addrmode6:$Rn), IIC_VLD1u,
 334                      "vld1", Dt, "$Vd, $Rn!",
 335                      "$Rn.addr = $wb", []> {
 336     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 337     let Inst{4} = Rn{4};
 338     let DecoderMethod = "DecodeVLDInstruction";
 339     let AsmMatchConverter = "cvtVLDwbFixed";
 340   }
 341   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 342                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 343                         "vld1", Dt, "$Vd, $Rn, $Rm",
 344                         "$Rn.addr = $wb", []> {
 345     let Inst{4} = Rn{4};
 346     let DecoderMethod = "DecodeVLDInstruction";
 347     let AsmMatchConverter = "cvtVLDwbRegister";
 348   }
 349 }
 350 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 351   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 352                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 353                      "vld1", Dt, "$Vd, $Rn!",
 354                      "$Rn.addr = $wb", []> {
 355     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 356     let Inst{5-4} = Rn{5-4};
 357     let DecoderMethod = "DecodeVLDInstruction";
 358     let AsmMatchConverter = "cvtVLDwbFixed";
 359   }
 360   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 361                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 362                         "vld1", Dt, "$Vd, $Rn, $Rm",
 363                         "$Rn.addr = $wb", []> {
 364     let Inst{5-4} = Rn{5-4};
 365     let DecoderMethod = "DecodeVLDInstruction";
 366     let AsmMatchConverter = "cvtVLDwbRegister";
 367   }
 368 }
 369
 370 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 371 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 372 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 373 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 374 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 375 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 376 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 377 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 378
 379 def VLD1q8PseudoWB_fixed  : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 380 def VLD1q16PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 381 def VLD1q32PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 382 def VLD1q64PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 383 def VLD1q8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 384 def VLD1q16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 385 def VLD1q32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 386 def VLD1q64PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 387
 388 // ...with 3 registers
 389 class VLD1D3<bits<4> op7_4, string Dt>
 390   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 391           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 392           "$Vd, $Rn", "", []> {
 393   let Rm = 0b1111;
 394   let Inst{4} = Rn{4};
 395   let DecoderMethod = "DecodeVLDInstruction";
 396 }
 397 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 398   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 399                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 400                      "vld1", Dt, "$Vd, $Rn!",
 401                      "$Rn.addr = $wb", []> {
 402     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 403     let Inst{4} = Rn{4};
 404     let DecoderMethod = "DecodeVLDInstruction";
 405     let AsmMatchConverter = "cvtVLDwbFixed";
 406   }
 407   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 408                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 409                         "vld1", Dt, "$Vd, $Rn, $Rm",
 410                         "$Rn.addr = $wb", []> {
 411     let Inst{4} = Rn{4};
 412     let DecoderMethod = "DecodeVLDInstruction";
 413     let AsmMatchConverter = "cvtVLDwbRegister";
 414   }
 415 }
 416
 417 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 418 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 419 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 420 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 421
 422 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 423 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 424 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 425 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 426
 427 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 428
 429 // ...with 4 registers
 430 class VLD1D4<bits<4> op7_4, string Dt>
 431   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 432           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 433           "$Vd, $Rn", "", []> {
 434   let Rm = 0b1111;
 435   let Inst{5-4} = Rn{5-4};
 436   let DecoderMethod = "DecodeVLDInstruction";
 437 }
 438 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 439   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 440                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 441                      "vld1", Dt, "$Vd, $Rn!",
 442                      "$Rn.addr = $wb", []> {
 443     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 444     let Inst{5-4} = Rn{5-4};
 445     let DecoderMethod = "DecodeVLDInstruction";
 446     let AsmMatchConverter = "cvtVLDwbFixed";
 447   }
 448   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 449                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 450                         "vld1", Dt, "$Vd, $Rn, $Rm",
 451                         "$Rn.addr = $wb", []> {
 452     let Inst{5-4} = Rn{5-4};
 453     let DecoderMethod = "DecodeVLDInstruction";
 454     let AsmMatchConverter = "cvtVLDwbRegister";
 455   }
 456 }
 457
 458 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 459 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 460 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 461 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 462
 463 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 464 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 465 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 466 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 467
 468 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 469
 470 //   VLD2     : Vector Load (multiple 2-element structures)
 471 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy>
 472   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 473           (ins addrmode6:$Rn), IIC_VLD2,
 474           "vld2", Dt, "$Vd, $Rn", "", []> {
 475   let Rm = 0b1111;
 476   let Inst{5-4} = Rn{5-4};
 477   let DecoderMethod = "DecodeVLDInstruction";
 478 }
 479 class VLD2Q<bits<4> op7_4, string Dt, RegisterOperand VdTy>
 480   : NLdSt<0, 0b10, 0b0011, op7_4,
 481           (outs VdTy:$Vd),
 482           (ins addrmode6:$Rn), IIC_VLD2x2,
 483           "vld2", Dt, "$Vd, $Rn", "", []> {
 484   let Rm = 0b1111;
 485   let Inst{5-4} = Rn{5-4};
 486   let DecoderMethod = "DecodeVLDInstruction";
 487 }
 488
 489 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8", VecListTwoD>;
 490 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16", VecListTwoD>;
 491 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32", VecListTwoD>;
 492
 493 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8", VecListFourD>;
 494 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16", VecListFourD>;
 495 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32", VecListFourD>;
 496
 497 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 498 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 499 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 500
 501 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 502 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 503 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 504
 505 // ...with address register writeback:
 506 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy>
 507   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 508           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 509           "vld2", Dt, "$Vd, $Rn$Rm",
 510           "$Rn.addr = $wb", []> {
 511   let Inst{5-4} = Rn{5-4};
 512   let DecoderMethod = "DecodeVLDInstruction";
 513 }
 514 class VLD2QWB<bits<4> op7_4, string Dt, RegisterOperand VdTy>
 515   : NLdSt<0, 0b10, 0b0011, op7_4,
 516           (outs VdTy:$Vd, GPR:$wb),
 517           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 518           "vld2", Dt, "$Vd, $Rn$Rm",
 519           "$Rn.addr = $wb", []> {
 520   let Inst{5-4} = Rn{5-4};
 521   let DecoderMethod = "DecodeVLDInstruction";
 522 }
 523
 524 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8", VecListTwoD>;
 525 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16", VecListTwoD>;
 526 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32", VecListTwoD>;
 527
 528 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8", VecListFourD>;
 529 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16", VecListFourD>;
 530 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32", VecListFourD>;
 531
 532 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 533 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 534 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 535
 536 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 537 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 538 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 539
 540 // ...with double-spaced registers
 541 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8", VecListTwoQ>;
 542 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
 543 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
 544 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8", VecListTwoQ>;
 545 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
 546 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
 547
 548 //   VLD3     : Vector Load (multiple 3-element structures)
 549 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 550   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 551           (ins addrmode6:$Rn), IIC_VLD3,
 552           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 553   let Rm = 0b1111;
 554   let Inst{4} = Rn{4};
 555   let DecoderMethod = "DecodeVLDInstruction";
 556 }
 557
 558 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 559 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 560 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 561
 562 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 563 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 564 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 565
 566 // ...with address register writeback:
 567 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 568   : NLdSt<0, 0b10, op11_8, op7_4,
 569           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 570           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 571           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 572           "$Rn.addr = $wb", []> {
 573   let Inst{4} = Rn{4};
 574   let DecoderMethod = "DecodeVLDInstruction";
 575 }
 576
 577 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 578 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 579 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 580
 581 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 582 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 583 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 584
 585 // ...with double-spaced registers:
 586 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 587 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 588 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 589 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 590 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 591 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 592
 593 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 594 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 595 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 596
 597 // ...alternate versions to be allocated odd register numbers:
 598 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 599 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 600 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 601
 602 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 603 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 604 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 605
 606 //   VLD4     : Vector Load (multiple 4-element structures)
 607 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 608   : NLdSt<0, 0b10, op11_8, op7_4,
 609           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 610           (ins addrmode6:$Rn), IIC_VLD4,
 611           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 612   let Rm = 0b1111;
 613   let Inst{5-4} = Rn{5-4};
 614   let DecoderMethod = "DecodeVLDInstruction";
 615 }
 616
 617 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 618 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 619 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 620
 621 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 622 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 623 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 624
 625 // ...with address register writeback:
 626 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 627   : NLdSt<0, 0b10, op11_8, op7_4,
 628           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 629           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 630           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 631           "$Rn.addr = $wb", []> {
 632   let Inst{5-4} = Rn{5-4};
 633   let DecoderMethod = "DecodeVLDInstruction";
 634 }
 635
 636 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 637 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 638 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 639
 640 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 641 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 642 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 643
 644 // ...with double-spaced registers:
 645 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 646 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 647 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 648 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 649 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 650 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 651
 652 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 653 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 654 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 655
 656 // ...alternate versions to be allocated odd register numbers:
 657 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 658 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 659 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 660
 661 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 662 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 663 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 664
 665 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 666
 667 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 668 // These are expanded to real instructions after register allocation.
 669 class VLDQLNPseudo<InstrItinClass itin>
 670   : PseudoNLdSt<(outs QPR:$dst),
 671                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 672                 itin, "$src = $dst">;
 673 class VLDQLNWBPseudo<InstrItinClass itin>
 674   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 675                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 676                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 677 class VLDQQLNPseudo<InstrItinClass itin>
 678   : PseudoNLdSt<(outs QQPR:$dst),
 679                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 680                 itin, "$src = $dst">;
 681 class VLDQQLNWBPseudo<InstrItinClass itin>
 682   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 683                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 684                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 685 class VLDQQQQLNPseudo<InstrItinClass itin>
 686   : PseudoNLdSt<(outs QQQQPR:$dst),
 687                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 688                 itin, "$src = $dst">;
 689 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 690   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 691                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 692                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 693
 694 //   VLD1LN   : Vector Load (single element to one lane)
 695 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 696              PatFrag LoadOp>
 697   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 698           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 699           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 700           "$src = $Vd",
 701           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 702                                          (i32 (LoadOp addrmode6:$Rn)),
 703                                          imm:$lane))]> {
 704   let Rm = 0b1111;
 705   let DecoderMethod = "DecodeVLD1LN";
 706 }
 707 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 708              PatFrag LoadOp>
 709   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 710           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 711           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 712           "$src = $Vd",
 713           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 714                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 715                                          imm:$lane))]> {
 716   let Rm = 0b1111;
 717   let DecoderMethod = "DecodeVLD1LN";
 718 }
 719 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 720   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 721                                                (i32 (LoadOp addrmode6:$addr)),
 722                                                imm:$lane))];
 723 }
 724
 725 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 726   let Inst{7-5} = lane{2-0};
 727 }
 728 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 729   let Inst{7-6} = lane{1-0};
 730   let Inst{4}   = Rn{4};
 731 }
 732 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 733   let Inst{7} = lane{0};
 734   let Inst{5} = Rn{4};
 735   let Inst{4} = Rn{4};
 736 }
 737
 738 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 739 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 740 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 741
 742 def : Pat<(vector_insert (v2f32 DPR:$src),
 743                          (f32 (load addrmode6:$addr)), imm:$lane),
 744           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 745 def : Pat<(vector_insert (v4f32 QPR:$src),
 746                          (f32 (load addrmode6:$addr)), imm:$lane),
 747           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 748
 749 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 750
 751 // ...with address register writeback:
 752 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 753   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 754           (ins addrmode6:$Rn, am6offset:$Rm,
 755            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 756           "\\{$Vd[$lane]\\}, $Rn$Rm",
 757           "$src = $Vd, $Rn.addr = $wb", []> {
 758   let DecoderMethod = "DecodeVLD1LN";
 759 }
 760
 761 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 762   let Inst{7-5} = lane{2-0};
 763 }
 764 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 765   let Inst{7-6} = lane{1-0};
 766   let Inst{4}   = Rn{4};
 767 }
 768 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 769   let Inst{7} = lane{0};
 770   let Inst{5} = Rn{4};
 771   let Inst{4} = Rn{4};
 772 }
 773
 774 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 775 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 776 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 777
 778 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 779 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 780   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 781           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 782           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 783           "$src1 = $Vd, $src2 = $dst2", []> {
 784   let Rm = 0b1111;
 785   let Inst{4}   = Rn{4};
 786   let DecoderMethod = "DecodeVLD2LN";
 787 }
 788
 789 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 790   let Inst{7-5} = lane{2-0};
 791 }
 792 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 793   let Inst{7-6} = lane{1-0};
 794 }
 795 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 796   let Inst{7} = lane{0};
 797 }
 798
 799 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 800 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 801 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 802
 803 // ...with double-spaced registers:
 804 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 805   let Inst{7-6} = lane{1-0};
 806 }
 807 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 808   let Inst{7} = lane{0};
 809 }
 810
 811 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 812 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 813
 814 // ...with address register writeback:
 815 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 816   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 817           (ins addrmode6:$Rn, am6offset:$Rm,
 818            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 819           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 820           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 821   let Inst{4}   = Rn{4};
 822   let DecoderMethod = "DecodeVLD2LN";
 823 }
 824
 825 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 826   let Inst{7-5} = lane{2-0};
 827 }
 828 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 829   let Inst{7-6} = lane{1-0};
 830 }
 831 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 832   let Inst{7} = lane{0};
 833 }
 834
 835 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 836 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 837 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 838
 839 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 840   let Inst{7-6} = lane{1-0};
 841 }
 842 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 843   let Inst{7} = lane{0};
 844 }
 845
 846 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 847 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 848
 849 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 850 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 851   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 852           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 853           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 854           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 855           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 856   let Rm = 0b1111;
 857   let DecoderMethod = "DecodeVLD3LN";
 858 }
 859
 860 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 861   let Inst{7-5} = lane{2-0};
 862 }
 863 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 864   let Inst{7-6} = lane{1-0};
 865 }
 866 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 867   let Inst{7}   = lane{0};
 868 }
 869
 870 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 871 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 872 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 873
 874 // ...with double-spaced registers:
 875 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 876   let Inst{7-6} = lane{1-0};
 877 }
 878 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 879   let Inst{7}   = lane{0};
 880 }
 881
 882 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 883 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 884
 885 // ...with address register writeback:
 886 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 887   : NLdStLn<1, 0b10, op11_8, op7_4,
 888           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 889           (ins addrmode6:$Rn, am6offset:$Rm,
 890            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 891           IIC_VLD3lnu, "vld3", Dt,
 892           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 893           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 894           []> {
 895   let DecoderMethod = "DecodeVLD3LN";
 896 }
 897
 898 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 899   let Inst{7-5} = lane{2-0};
 900 }
 901 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 902   let Inst{7-6} = lane{1-0};
 903 }
 904 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 905   let Inst{7}   = lane{0};
 906 }
 907
 908 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 909 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 910 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 911
 912 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 913   let Inst{7-6} = lane{1-0};
 914 }
 915 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 916   let Inst{7}   = lane{0};
 917 }
 918
 919 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 920 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 921
 922 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 923 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 924   : NLdStLn<1, 0b10, op11_8, op7_4,
 925           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 926           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 927           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 928           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 929           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 930   let Rm = 0b1111;
 931   let Inst{4}   = Rn{4};
 932   let DecoderMethod = "DecodeVLD4LN";
 933 }
 934
 935 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 936   let Inst{7-5} = lane{2-0};
 937 }
 938 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 939   let Inst{7-6} = lane{1-0};
 940 }
 941 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 942   let Inst{7}   = lane{0};
 943   let Inst{5} = Rn{5};
 944 }
 945
 946 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 947 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 948 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 949
 950 // ...with double-spaced registers:
 951 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 952   let Inst{7-6} = lane{1-0};
 953 }
 954 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 955   let Inst{7}   = lane{0};
 956   let Inst{5} = Rn{5};
 957 }
 958
 959 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 960 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 961
 962 // ...with address register writeback:
 963 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 964   : NLdStLn<1, 0b10, op11_8, op7_4,
 965           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 966           (ins addrmode6:$Rn, am6offset:$Rm,
 967            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 968           IIC_VLD4lnu, "vld4", Dt,
 969 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 970 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 971           []> {
 972   let Inst{4}   = Rn{4};
 973   let DecoderMethod = "DecodeVLD4LN"  ;
 974 }
 975
 976 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 977   let Inst{7-5} = lane{2-0};
 978 }
 979 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 980   let Inst{7-6} = lane{1-0};
 981 }
 982 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 983   let Inst{7}   = lane{0};
 984   let Inst{5} = Rn{5};
 985 }
 986
 987 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 988 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 989 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 990
 991 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 992   let Inst{7-6} = lane{1-0};
 993 }
 994 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 995   let Inst{7}   = lane{0};
 996   let Inst{5} = Rn{5};
 997 }
 998
 999 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1000 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1001
1002 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1003
1004 //   VLD1DUP  : Vector Load (single element to all lanes)
1005 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1006   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd), (ins addrmode6dup:$Rn),
1007           IIC_VLD1dup, "vld1", Dt, "\\{$Vd[]\\}, $Rn", "",
1008           [(set DPR:$Vd, (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1009   let Rm = 0b1111;
1010   let Inst{4} = Rn{4};
1011   let DecoderMethod = "DecodeVLD1DupInstruction";
1012 }
1013 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
1014   let Pattern = [(set QPR:$dst,
1015                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
1016 }
1017
1018 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1019 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1020 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1021
1022 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
1023 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
1024 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
1025
1026 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1027           (VLD1DUPd32 addrmode6:$addr)>;
1028 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1029           (VLD1DUPq32Pseudo addrmode6:$addr)>;
1030
1031 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1032
1033 class VLD1QDUP<bits<4> op7_4, string Dt>
1034   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2),
1035           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1036           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
1037   let Rm = 0b1111;
1038   let Inst{4} = Rn{4};
1039   let DecoderMethod = "DecodeVLD1DupInstruction";
1040 }
1041
1042 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
1043 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
1044 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
1045
1046 // ...with address register writeback:
1047 class VLD1DUPWB<bits<4> op7_4, string Dt>
1048   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, GPR:$wb),
1049           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
1050           "vld1", Dt, "\\{$Vd[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1051   let Inst{4} = Rn{4};
1052   let DecoderMethod = "DecodeVLD1DupInstruction";
1053 }
1054 class VLD1QDUPWB<bits<4> op7_4, string Dt>
1055   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1056           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
1057           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1058   let Inst{4} = Rn{4};
1059   let DecoderMethod = "DecodeVLD1DupInstruction";
1060 }
1061
1062 def VLD1DUPd8_UPD  : VLD1DUPWB<{0,0,0,0}, "8">;
1063 def VLD1DUPd16_UPD : VLD1DUPWB<{0,1,0,?}, "16">;
1064 def VLD1DUPd32_UPD : VLD1DUPWB<{1,0,0,?}, "32">;
1065
1066 def VLD1DUPq8_UPD  : VLD1QDUPWB<{0,0,1,0}, "8">;
1067 def VLD1DUPq16_UPD : VLD1QDUPWB<{0,1,1,?}, "16">;
1068 def VLD1DUPq32_UPD : VLD1QDUPWB<{1,0,1,?}, "32">;
1069
1070 def VLD1DUPq8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1dupu>;
1071 def VLD1DUPq16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
1072 def VLD1DUPq32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
1073
1074 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1075 class VLD2DUP<bits<4> op7_4, string Dt>
1076   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
1077           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1078           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
1079   let Rm = 0b1111;
1080   let Inst{4} = Rn{4};
1081   let DecoderMethod = "DecodeVLD2DupInstruction";
1082 }
1083
1084 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
1085 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
1086 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
1087
1088 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
1089 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
1090 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
1091
1092 // ...with double-spaced registers (not used for codegen):
1093 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8">;
1094 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16">;
1095 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32">;
1096
1097 // ...with address register writeback:
1098 class VLD2DUPWB<bits<4> op7_4, string Dt>
1099   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1100           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
1101           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1102   let Inst{4} = Rn{4};
1103   let DecoderMethod = "DecodeVLD2DupInstruction";
1104 }
1105
1106 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
1107 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
1108 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
1109
1110 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
1111 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
1112 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
1113
1114 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
1115 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1116 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1117
1118 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1119 class VLD3DUP<bits<4> op7_4, string Dt>
1120   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1121           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1122           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1123   let Rm = 0b1111;
1124   let Inst{4} = 0;
1125   let DecoderMethod = "DecodeVLD3DupInstruction";
1126 }
1127
1128 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1129 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1130 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1131
1132 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1133 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1134 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1135
1136 // ...with double-spaced registers (not used for codegen):
1137 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
1138 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
1139 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
1140
1141 // ...with address register writeback:
1142 class VLD3DUPWB<bits<4> op7_4, string Dt>
1143   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1144           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1145           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1146           "$Rn.addr = $wb", []> {
1147   let Inst{4} = 0;
1148   let DecoderMethod = "DecodeVLD3DupInstruction";
1149 }
1150
1151 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1152 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1153 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1154
1155 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1156 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1157 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1158
1159 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1160 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1161 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1162
1163 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1164 class VLD4DUP<bits<4> op7_4, string Dt>
1165   : NLdSt<1, 0b10, 0b1111, op7_4,
1166           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1167           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1168           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1169   let Rm = 0b1111;
1170   let Inst{4} = Rn{4};
1171   let DecoderMethod = "DecodeVLD4DupInstruction";
1172 }
1173
1174 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1175 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1176 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1177
1178 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1179 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1180 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1181
1182 // ...with double-spaced registers (not used for codegen):
1183 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
1184 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
1185 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1186
1187 // ...with address register writeback:
1188 class VLD4DUPWB<bits<4> op7_4, string Dt>
1189   : NLdSt<1, 0b10, 0b1111, op7_4,
1190           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1191           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1192           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1193           "$Rn.addr = $wb", []> {
1194   let Inst{4} = Rn{4};
1195   let DecoderMethod = "DecodeVLD4DupInstruction";
1196 }
1197
1198 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1199 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1200 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1201
1202 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1203 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1204 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1205
1206 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1207 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1208 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1209
1210 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1211
1212 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1213
1214 // Classes for VST* pseudo-instructions with multi-register operands.
1215 // These are expanded to real instructions after register allocation.
1216 class VSTQPseudo<InstrItinClass itin>
1217   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1218 class VSTQWBPseudo<InstrItinClass itin>
1219   : PseudoNLdSt<(outs GPR:$wb),
1220                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1221                 "$addr.addr = $wb">;
1222 class VSTQWBfixedPseudo<InstrItinClass itin>
1223   : PseudoNLdSt<(outs GPR:$wb),
1224                 (ins addrmode6:$addr, QPR:$src), itin,
1225                 "$addr.addr = $wb">;
1226 class VSTQWBregisterPseudo<InstrItinClass itin>
1227   : PseudoNLdSt<(outs GPR:$wb),
1228                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1229                 "$addr.addr = $wb">;
1230 class VSTQQPseudo<InstrItinClass itin>
1231   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1232 class VSTQQWBPseudo<InstrItinClass itin>
1233   : PseudoNLdSt<(outs GPR:$wb),
1234                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1235                 "$addr.addr = $wb">;
1236 class VSTQQQQPseudo<InstrItinClass itin>
1237   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1238 class VSTQQQQWBPseudo<InstrItinClass itin>
1239   : PseudoNLdSt<(outs GPR:$wb),
1240                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1241                 "$addr.addr = $wb">;
1242
1243 //   VST1     : Vector Store (multiple single elements)
1244 class VST1D<bits<4> op7_4, string Dt>
1245   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1246           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1247   let Rm = 0b1111;
1248   let Inst{4} = Rn{4};
1249   let DecoderMethod = "DecodeVSTInstruction";
1250 }
1251 class VST1Q<bits<4> op7_4, string Dt>
1252   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListTwoD:$Vd),
1253           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1254   let Rm = 0b1111;
1255   let Inst{5-4} = Rn{5-4};
1256   let DecoderMethod = "DecodeVSTInstruction";
1257 }
1258
1259 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1260 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1261 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1262 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1263
1264 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1265 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1266 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1267 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1268
1269 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1270 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1271 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1272 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1273
1274 // ...with address register writeback:
1275 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1276   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1277                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1278                      "vst1", Dt, "$Vd, $Rn!",
1279                      "$Rn.addr = $wb", []> {
1280     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1281     let Inst{4} = Rn{4};
1282     let DecoderMethod = "DecodeVSTInstruction";
1283     let AsmMatchConverter = "cvtVSTwbFixed";
1284   }
1285   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1286                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1287                         IIC_VLD1u,
1288                         "vst1", Dt, "$Vd, $Rn, $Rm",
1289                         "$Rn.addr = $wb", []> {
1290     let Inst{4} = Rn{4};
1291     let DecoderMethod = "DecodeVSTInstruction";
1292     let AsmMatchConverter = "cvtVSTwbRegister";
1293   }
1294 }
1295 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1296   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1297                     (ins addrmode6:$Rn, VecListTwoD:$Vd), IIC_VLD1x2u,
1298                      "vst1", Dt, "$Vd, $Rn!",
1299                      "$Rn.addr = $wb", []> {
1300     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1301     let Inst{5-4} = Rn{5-4};
1302     let DecoderMethod = "DecodeVSTInstruction";
1303     let AsmMatchConverter = "cvtVSTwbFixed";
1304   }
1305   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1306                         (ins addrmode6:$Rn, rGPR:$Rm, VecListTwoD:$Vd),
1307                         IIC_VLD1x2u,
1308                         "vst1", Dt, "$Vd, $Rn, $Rm",
1309                         "$Rn.addr = $wb", []> {
1310     let Inst{5-4} = Rn{5-4};
1311     let DecoderMethod = "DecodeVSTInstruction";
1312     let AsmMatchConverter = "cvtVSTwbRegister";
1313   }
1314 }
1315
1316 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1317 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1318 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1319 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1320
1321 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1322 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1323 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1324 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1325
1326 def VST1q8PseudoWB_fixed  : VSTQWBfixedPseudo<IIC_VST1x2u>;
1327 def VST1q16PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1328 def VST1q32PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1329 def VST1q64PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1330 def VST1q8PseudoWB_register  : VSTQWBregisterPseudo<IIC_VST1x2u>;
1331 def VST1q16PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1332 def VST1q32PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1333 def VST1q64PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1334
1335 // ...with 3 registers
1336 class VST1D3<bits<4> op7_4, string Dt>
1337   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1338           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1339           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1340   let Rm = 0b1111;
1341   let Inst{4} = Rn{4};
1342   let DecoderMethod = "DecodeVSTInstruction";
1343 }
1344 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1345   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1346                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1347                      "vst1", Dt, "$Vd, $Rn!",
1348                      "$Rn.addr = $wb", []> {
1349     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1350     let Inst{5-4} = Rn{5-4};
1351     let DecoderMethod = "DecodeVSTInstruction";
1352     let AsmMatchConverter = "cvtVSTwbFixed";
1353   }
1354   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1355                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1356                         IIC_VLD1x3u,
1357                         "vst1", Dt, "$Vd, $Rn, $Rm",
1358                         "$Rn.addr = $wb", []> {
1359     let Inst{5-4} = Rn{5-4};
1360     let DecoderMethod = "DecodeVSTInstruction";
1361     let AsmMatchConverter = "cvtVSTwbRegister";
1362   }
1363 }
1364
1365 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1366 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1367 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1368 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1369
1370 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1371 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1372 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1373 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1374
1375 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1376 def VST1d64TPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x3u>;
1377 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1378
1379 // ...with 4 registers
1380 class VST1D4<bits<4> op7_4, string Dt>
1381   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1382           (ins addrmode6:$Rn, VecListFourD:$Vd),
1383           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1384           []> {
1385   let Rm = 0b1111;
1386   let Inst{5-4} = Rn{5-4};
1387   let DecoderMethod = "DecodeVSTInstruction";
1388 }
1389 multiclass VST1D4WB<bits<4> op7_4, string Dt> {
1390   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1391                     (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1392                      "vst1", Dt, "$Vd, $Rn!",
1393                      "$Rn.addr = $wb", []> {
1394     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1395     let Inst{5-4} = Rn{5-4};
1396     let DecoderMethod = "DecodeVSTInstruction";
1397     let AsmMatchConverter = "cvtVSTwbFixed";
1398   }
1399   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1400                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1401                         IIC_VLD1x4u,
1402                         "vst1", Dt, "$Vd, $Rn, $Rm",
1403                         "$Rn.addr = $wb", []> {
1404     let Inst{5-4} = Rn{5-4};
1405     let DecoderMethod = "DecodeVSTInstruction";
1406     let AsmMatchConverter = "cvtVSTwbRegister";
1407   }
1408 }
1409
1410 def VST1d8Q     : VST1D4<{0,0,?,?}, "8">;
1411 def VST1d16Q    : VST1D4<{0,1,?,?}, "16">;
1412 def VST1d32Q    : VST1D4<{1,0,?,?}, "32">;
1413 def VST1d64Q    : VST1D4<{1,1,?,?}, "64">;
1414
1415 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8">;
1416 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16">;
1417 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32">;
1418 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64">;
1419
1420 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1421 def VST1d64QPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x4u>;
1422 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1423
1424 //   VST2     : Vector Store (multiple 2-element structures)
1425 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1426   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1427           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1428           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1429   let Rm = 0b1111;
1430   let Inst{5-4} = Rn{5-4};
1431   let DecoderMethod = "DecodeVSTInstruction";
1432 }
1433 class VST2Q<bits<4> op7_4, string Dt>
1434   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1435           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1436           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1437           "", []> {
1438   let Rm = 0b1111;
1439   let Inst{5-4} = Rn{5-4};
1440   let DecoderMethod = "DecodeVSTInstruction";
1441 }
1442
1443 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1444 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1445 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1446
1447 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1448 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1449 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1450
1451 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1452 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1453 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1454
1455 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1456 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1457 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1458
1459 // ...with address register writeback:
1460 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1461   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1462           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1463           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1464           "$Rn.addr = $wb", []> {
1465   let Inst{5-4} = Rn{5-4};
1466   let DecoderMethod = "DecodeVSTInstruction";
1467 }
1468 class VST2QWB<bits<4> op7_4, string Dt>
1469   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1470           (ins addrmode6:$Rn, am6offset:$Rm,
1471            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1472           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1473           "$Rn.addr = $wb", []> {
1474   let Inst{5-4} = Rn{5-4};
1475   let DecoderMethod = "DecodeVSTInstruction";
1476 }
1477
1478 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1479 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1480 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1481
1482 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1483 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1484 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1485
1486 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1487 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1488 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1489
1490 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1491 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1492 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1493
1494 // ...with double-spaced registers
1495 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1496 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1497 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1498 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1499 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1500 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1501
1502 //   VST3     : Vector Store (multiple 3-element structures)
1503 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1504   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1505           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1506           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1507   let Rm = 0b1111;
1508   let Inst{4} = Rn{4};
1509   let DecoderMethod = "DecodeVSTInstruction";
1510 }
1511
1512 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1513 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1514 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1515
1516 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1517 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1518 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1519
1520 // ...with address register writeback:
1521 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1522   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1523           (ins addrmode6:$Rn, am6offset:$Rm,
1524            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1525           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1526           "$Rn.addr = $wb", []> {
1527   let Inst{4} = Rn{4};
1528   let DecoderMethod = "DecodeVSTInstruction";
1529 }
1530
1531 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1532 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1533 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1534
1535 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1536 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1537 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1538
1539 // ...with double-spaced registers:
1540 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1541 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1542 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1543 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1544 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1545 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1546
1547 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1548 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1549 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1550
1551 // ...alternate versions to be allocated odd register numbers:
1552 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1553 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1554 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1555
1556 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1557 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1558 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1559
1560 //   VST4     : Vector Store (multiple 4-element structures)
1561 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1562   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1563           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1564           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1565           "", []> {
1566   let Rm = 0b1111;
1567   let Inst{5-4} = Rn{5-4};
1568   let DecoderMethod = "DecodeVSTInstruction";
1569 }
1570
1571 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1572 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1573 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1574
1575 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1576 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1577 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1578
1579 // ...with address register writeback:
1580 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1581   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1582           (ins addrmode6:$Rn, am6offset:$Rm,
1583            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1584            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1585           "$Rn.addr = $wb", []> {
1586   let Inst{5-4} = Rn{5-4};
1587   let DecoderMethod = "DecodeVSTInstruction";
1588 }
1589
1590 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1591 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1592 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1593
1594 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1595 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1596 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1597
1598 // ...with double-spaced registers:
1599 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1600 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1601 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1602 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1603 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1604 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1605
1606 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1607 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1608 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1609
1610 // ...alternate versions to be allocated odd register numbers:
1611 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1612 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1613 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1614
1615 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1616 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1617 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1618
1619 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1620
1621 // Classes for VST*LN pseudo-instructions with multi-register operands.
1622 // These are expanded to real instructions after register allocation.
1623 class VSTQLNPseudo<InstrItinClass itin>
1624   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1625                 itin, "">;
1626 class VSTQLNWBPseudo<InstrItinClass itin>
1627   : PseudoNLdSt<(outs GPR:$wb),
1628                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1629                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1630 class VSTQQLNPseudo<InstrItinClass itin>
1631   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1632                 itin, "">;
1633 class VSTQQLNWBPseudo<InstrItinClass itin>
1634   : PseudoNLdSt<(outs GPR:$wb),
1635                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1636                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1637 class VSTQQQQLNPseudo<InstrItinClass itin>
1638   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1639                 itin, "">;
1640 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1641   : PseudoNLdSt<(outs GPR:$wb),
1642                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1643                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1644
1645 //   VST1LN   : Vector Store (single element from one lane)
1646 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1647              PatFrag StoreOp, SDNode ExtractOp>
1648   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1649           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1650           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1651           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1652   let Rm = 0b1111;
1653   let DecoderMethod = "DecodeVST1LN";
1654 }
1655 class VST1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1656              PatFrag StoreOp, SDNode ExtractOp>
1657   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1658           (ins addrmode6oneL32:$Rn, DPR:$Vd, nohash_imm:$lane),
1659           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1660           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6oneL32:$Rn)]>{
1661   let Rm = 0b1111;
1662   let DecoderMethod = "DecodeVST1LN";
1663 }
1664 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1665   : VSTQLNPseudo<IIC_VST1ln> {
1666   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1667                           addrmode6:$addr)];
1668 }
1669
1670 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1671                        NEONvgetlaneu> {
1672   let Inst{7-5} = lane{2-0};
1673 }
1674 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1675                        NEONvgetlaneu> {
1676   let Inst{7-6} = lane{1-0};
1677   let Inst{4}   = Rn{5};
1678 }
1679
1680 def VST1LNd32 : VST1LN32<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1681   let Inst{7}   = lane{0};
1682   let Inst{5-4} = Rn{5-4};
1683 }
1684
1685 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1686 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1687 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1688
1689 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1690           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1691 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1692           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1693
1694 // ...with address register writeback:
1695 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1696                PatFrag StoreOp, SDNode ExtractOp>
1697   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1698           (ins addrmode6:$Rn, am6offset:$Rm,
1699            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1700           "\\{$Vd[$lane]\\}, $Rn$Rm",
1701           "$Rn.addr = $wb",
1702           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1703                                   addrmode6:$Rn, am6offset:$Rm))]> {
1704   let DecoderMethod = "DecodeVST1LN";
1705 }
1706 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1707   : VSTQLNWBPseudo<IIC_VST1lnu> {
1708   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1709                                         addrmode6:$addr, am6offset:$offset))];
1710 }
1711
1712 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
1713                              NEONvgetlaneu> {
1714   let Inst{7-5} = lane{2-0};
1715 }
1716 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
1717                              NEONvgetlaneu> {
1718   let Inst{7-6} = lane{1-0};
1719   let Inst{4}   = Rn{5};
1720 }
1721 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
1722                              extractelt> {
1723   let Inst{7}   = lane{0};
1724   let Inst{5-4} = Rn{5-4};
1725 }
1726
1727 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
1728 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
1729 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
1730
1731 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1732
1733 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1734 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1735   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1736           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1737           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1738           "", []> {
1739   let Rm = 0b1111;
1740   let Inst{4}   = Rn{4};
1741   let DecoderMethod = "DecodeVST2LN";
1742 }
1743
1744 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1745   let Inst{7-5} = lane{2-0};
1746 }
1747 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1748   let Inst{7-6} = lane{1-0};
1749 }
1750 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1751   let Inst{7}   = lane{0};
1752 }
1753
1754 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1755 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1756 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1757
1758 // ...with double-spaced registers:
1759 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1760   let Inst{7-6} = lane{1-0};
1761   let Inst{4}   = Rn{4};
1762 }
1763 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1764   let Inst{7}   = lane{0};
1765   let Inst{4}   = Rn{4};
1766 }
1767
1768 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1769 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1770
1771 // ...with address register writeback:
1772 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1773   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1774           (ins addrmode6:$addr, am6offset:$offset,
1775            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1776           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1777           "$addr.addr = $wb", []> {
1778   let Inst{4}   = Rn{4};
1779   let DecoderMethod = "DecodeVST2LN";
1780 }
1781
1782 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1783   let Inst{7-5} = lane{2-0};
1784 }
1785 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1786   let Inst{7-6} = lane{1-0};
1787 }
1788 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1789   let Inst{7}   = lane{0};
1790 }
1791
1792 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1793 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1794 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1795
1796 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1797   let Inst{7-6} = lane{1-0};
1798 }
1799 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1800   let Inst{7}   = lane{0};
1801 }
1802
1803 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1804 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1805
1806 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1807 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1808   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1809           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1810            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1811           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1812   let Rm = 0b1111;
1813   let DecoderMethod = "DecodeVST3LN";
1814 }
1815
1816 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1817   let Inst{7-5} = lane{2-0};
1818 }
1819 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1820   let Inst{7-6} = lane{1-0};
1821 }
1822 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1823   let Inst{7}   = lane{0};
1824 }
1825
1826 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1827 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1828 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1829
1830 // ...with double-spaced registers:
1831 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1832   let Inst{7-6} = lane{1-0};
1833 }
1834 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1835   let Inst{7}   = lane{0};
1836 }
1837
1838 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1839 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1840
1841 // ...with address register writeback:
1842 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1843   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1844           (ins addrmode6:$Rn, am6offset:$Rm,
1845            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1846           IIC_VST3lnu, "vst3", Dt,
1847           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1848           "$Rn.addr = $wb", []> {
1849   let DecoderMethod = "DecodeVST3LN";
1850 }
1851
1852 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1853   let Inst{7-5} = lane{2-0};
1854 }
1855 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1856   let Inst{7-6} = lane{1-0};
1857 }
1858 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1859   let Inst{7}   = lane{0};
1860 }
1861
1862 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1863 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1864 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1865
1866 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1867   let Inst{7-6} = lane{1-0};
1868 }
1869 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1870   let Inst{7}   = lane{0};
1871 }
1872
1873 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1874 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1875
1876 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1877 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1878   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1879           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1880            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1881           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1882           "", []> {
1883   let Rm = 0b1111;
1884   let Inst{4} = Rn{4};
1885   let DecoderMethod = "DecodeVST4LN";
1886 }
1887
1888 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1889   let Inst{7-5} = lane{2-0};
1890 }
1891 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1892   let Inst{7-6} = lane{1-0};
1893 }
1894 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1895   let Inst{7}   = lane{0};
1896   let Inst{5} = Rn{5};
1897 }
1898
1899 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1900 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1901 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1902
1903 // ...with double-spaced registers:
1904 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1905   let Inst{7-6} = lane{1-0};
1906 }
1907 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1908   let Inst{7}   = lane{0};
1909   let Inst{5} = Rn{5};
1910 }
1911
1912 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1913 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1914
1915 // ...with address register writeback:
1916 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1917   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1918           (ins addrmode6:$Rn, am6offset:$Rm,
1919            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1920           IIC_VST4lnu, "vst4", Dt,
1921   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1922           "$Rn.addr = $wb", []> {
1923   let Inst{4} = Rn{4};
1924   let DecoderMethod = "DecodeVST4LN";
1925 }
1926
1927 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1928   let Inst{7-5} = lane{2-0};
1929 }
1930 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1931   let Inst{7-6} = lane{1-0};
1932 }
1933 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1934   let Inst{7}   = lane{0};
1935   let Inst{5} = Rn{5};
1936 }
1937
1938 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1939 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1940 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1941
1942 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1943   let Inst{7-6} = lane{1-0};
1944 }
1945 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1946   let Inst{7}   = lane{0};
1947   let Inst{5} = Rn{5};
1948 }
1949
1950 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1951 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1952
1953 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1954
1955
1956 //===----------------------------------------------------------------------===//
1957 // NEON pattern fragments
1958 //===----------------------------------------------------------------------===//
1959
1960 // Extract D sub-registers of Q registers.
1961 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1962   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1963   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1964 }]>;
1965 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1966   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1967   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1968 }]>;
1969 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1970   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1971   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1972 }]>;
1973 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1974   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1975   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1976 }]>;
1977
1978 // Extract S sub-registers of Q/D registers.
1979 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1980   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1981   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1982 }]>;
1983
1984 // Translate lane numbers from Q registers to D subregs.
1985 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1986   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1987 }]>;
1988 def SubReg_i16_lane : SDNodeXForm<imm, [{
1989   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1990 }]>;
1991 def SubReg_i32_lane : SDNodeXForm<imm, [{
1992   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1993 }]>;
1994
1995 //===----------------------------------------------------------------------===//
1996 // Instruction Classes
1997 //===----------------------------------------------------------------------===//
1998
1999 // Basic 2-register operations: double- and quad-register.
2000 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2001            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2002            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2003   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2004         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2005         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2006 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2007            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2008            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2009   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2010         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2011         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2012
2013 // Basic 2-register intrinsics, both double- and quad-register.
2014 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2015               bits<2> op17_16, bits<5> op11_7, bit op4,
2016               InstrItinClass itin, string OpcodeStr, string Dt,
2017               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2018   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2019         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2020         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2021 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2022               bits<2> op17_16, bits<5> op11_7, bit op4,
2023               InstrItinClass itin, string OpcodeStr, string Dt,
2024               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2025   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2026         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2027         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2028
2029 // Narrow 2-register operations.
2030 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2031            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2032            InstrItinClass itin, string OpcodeStr, string Dt,
2033            ValueType TyD, ValueType TyQ, SDNode OpNode>
2034   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2035         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2036         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2037
2038 // Narrow 2-register intrinsics.
2039 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2040               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2041               InstrItinClass itin, string OpcodeStr, string Dt,
2042               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
2043   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2044         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2045         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2046
2047 // Long 2-register operations (currently only used for VMOVL).
2048 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2049            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2050            InstrItinClass itin, string OpcodeStr, string Dt,
2051            ValueType TyQ, ValueType TyD, SDNode OpNode>
2052   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2053         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2054         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2055
2056 // Long 2-register intrinsics.
2057 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2058               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2059               InstrItinClass itin, string OpcodeStr, string Dt,
2060               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2061   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2062         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2063         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2064
2065 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2066 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2067   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2068         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2069         OpcodeStr, Dt, "$Vd, $Vm",
2070         "$src1 = $Vd, $src2 = $Vm", []>;
2071 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2072                   InstrItinClass itin, string OpcodeStr, string Dt>
2073   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2074         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2075         "$src1 = $Vd, $src2 = $Vm", []>;
2076
2077 // Basic 3-register operations: double- and quad-register.
2078 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2079            InstrItinClass itin, string OpcodeStr, string Dt,
2080            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2081   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2082         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2083         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2084         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2085   let isCommutable = Commutable;
2086 }
2087 // Same as N3VD but no data type.
2088 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2089            InstrItinClass itin, string OpcodeStr,
2090            ValueType ResTy, ValueType OpTy,
2091            SDNode OpNode, bit Commutable>
2092   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2093          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2094          OpcodeStr, "$Vd, $Vn, $Vm", "",
2095          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2096   let isCommutable = Commutable;
2097 }
2098
2099 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2100              InstrItinClass itin, string OpcodeStr, string Dt,
2101              ValueType Ty, SDNode ShOp>
2102   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2103         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2104         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2105         [(set (Ty DPR:$Vd),
2106               (Ty (ShOp (Ty DPR:$Vn),
2107                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2108   let isCommutable = 0;
2109 }
2110 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2111                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2112   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2113         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2114         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2115         [(set (Ty DPR:$Vd),
2116               (Ty (ShOp (Ty DPR:$Vn),
2117                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2118   let isCommutable = 0;
2119 }
2120
2121 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2122            InstrItinClass itin, string OpcodeStr, string Dt,
2123            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2124   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2125         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2126         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2127         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2128   let isCommutable = Commutable;
2129 }
2130 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2131            InstrItinClass itin, string OpcodeStr,
2132            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2133   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2134          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2135          OpcodeStr, "$Vd, $Vn, $Vm", "",
2136          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2137   let isCommutable = Commutable;
2138 }
2139 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2140              InstrItinClass itin, string OpcodeStr, string Dt,
2141              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2142   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2143         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2144         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2145         [(set (ResTy QPR:$Vd),
2146               (ResTy (ShOp (ResTy QPR:$Vn),
2147                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2148                                                 imm:$lane)))))]> {
2149   let isCommutable = 0;
2150 }
2151 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2152                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2153   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2154         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2155         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2156         [(set (ResTy QPR:$Vd),
2157               (ResTy (ShOp (ResTy QPR:$Vn),
2158                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2159                                                 imm:$lane)))))]> {
2160   let isCommutable = 0;
2161 }
2162
2163 // Basic 3-register intrinsics, both double- and quad-register.
2164 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2165               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2166               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2167   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2168         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2169         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2170         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2171   let isCommutable = Commutable;
2172 }
2173 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2174                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2175   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2176         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2177         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2178         [(set (Ty DPR:$Vd),
2179               (Ty (IntOp (Ty DPR:$Vn),
2180                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2181                                            imm:$lane)))))]> {
2182   let isCommutable = 0;
2183 }
2184 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2185                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2186   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2187         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2188         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2189         [(set (Ty DPR:$Vd),
2190               (Ty (IntOp (Ty DPR:$Vn),
2191                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2192   let isCommutable = 0;
2193 }
2194 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2195               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2196               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2197   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2198         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2199         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2200         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2201   let isCommutable = 0;
2202 }
2203
2204 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2205               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2206               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2207   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2208         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2209         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2210         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2211   let isCommutable = Commutable;
2212 }
2213 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2214                 string OpcodeStr, string Dt,
2215                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2216   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2217         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2218         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2219         [(set (ResTy QPR:$Vd),
2220               (ResTy (IntOp (ResTy QPR:$Vn),
2221                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2222                                                  imm:$lane)))))]> {
2223   let isCommutable = 0;
2224 }
2225 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2226                   string OpcodeStr, string Dt,
2227                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2228   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2229         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2230         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2231         [(set (ResTy QPR:$Vd),
2232               (ResTy (IntOp (ResTy QPR:$Vn),
2233                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2234                                                  imm:$lane)))))]> {
2235   let isCommutable = 0;
2236 }
2237 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2238               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2239               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2240   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2241         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2242         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2243         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2244   let isCommutable = 0;
2245 }
2246
2247 // Multiply-Add/Sub operations: double- and quad-register.
2248 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2249                 InstrItinClass itin, string OpcodeStr, string Dt,
2250                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2251   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2252         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2253         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2254         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2255                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2256
2257 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2258                   string OpcodeStr, string Dt,
2259                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2260   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2261         (outs DPR:$Vd),
2262         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2263         NVMulSLFrm, itin,
2264         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2265         [(set (Ty DPR:$Vd),
2266               (Ty (ShOp (Ty DPR:$src1),
2267                         (Ty (MulOp DPR:$Vn,
2268                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2269                                                      imm:$lane)))))))]>;
2270 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2271                     string OpcodeStr, string Dt,
2272                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2273   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2274         (outs DPR:$Vd),
2275         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2276         NVMulSLFrm, itin,
2277         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2278         [(set (Ty DPR:$Vd),
2279               (Ty (ShOp (Ty DPR:$src1),
2280                         (Ty (MulOp DPR:$Vn,
2281                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2282                                                      imm:$lane)))))))]>;
2283
2284 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2285                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2286                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2287   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2288         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2289         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2290         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2291                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2292 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2293                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2294                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2295   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2296         (outs QPR:$Vd),
2297         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2298         NVMulSLFrm, itin,
2299         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2300         [(set (ResTy QPR:$Vd),
2301               (ResTy (ShOp (ResTy QPR:$src1),
2302                            (ResTy (MulOp QPR:$Vn,
2303                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2304                                                         imm:$lane)))))))]>;
2305 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2306                     string OpcodeStr, string Dt,
2307                     ValueType ResTy, ValueType OpTy,
2308                     SDNode MulOp, SDNode ShOp>
2309   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2310         (outs QPR:$Vd),
2311         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2312         NVMulSLFrm, itin,
2313         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2314         [(set (ResTy QPR:$Vd),
2315               (ResTy (ShOp (ResTy QPR:$src1),
2316                            (ResTy (MulOp QPR:$Vn,
2317                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2318                                                         imm:$lane)))))))]>;
2319
2320 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2321 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2322                 InstrItinClass itin, string OpcodeStr, string Dt,
2323                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2324   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2325         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2326         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2327         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2328                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2329 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2330                 InstrItinClass itin, string OpcodeStr, string Dt,
2331                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2332   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2333         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2334         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2335         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2336                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2337
2338 // Neon 3-argument intrinsics, both double- and quad-register.
2339 // The destination register is also used as the first source operand register.
2340 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2341                InstrItinClass itin, string OpcodeStr, string Dt,
2342                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2343   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2344         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2345         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2346         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2347                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2348 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2349                InstrItinClass itin, string OpcodeStr, string Dt,
2350                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2351   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2352         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2353         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2354         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2355                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2356
2357 // Long Multiply-Add/Sub operations.
2358 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2359                 InstrItinClass itin, string OpcodeStr, string Dt,
2360                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2361   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2362         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2363         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2364         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2365                                 (TyQ (MulOp (TyD DPR:$Vn),
2366                                             (TyD DPR:$Vm)))))]>;
2367 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2368                   InstrItinClass itin, string OpcodeStr, string Dt,
2369                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2370   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2371         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2372         NVMulSLFrm, itin,
2373         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2374         [(set QPR:$Vd,
2375           (OpNode (TyQ QPR:$src1),
2376                   (TyQ (MulOp (TyD DPR:$Vn),
2377                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2378                                                  imm:$lane))))))]>;
2379 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2380                     InstrItinClass itin, string OpcodeStr, string Dt,
2381                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2382   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2383         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2384         NVMulSLFrm, itin,
2385         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2386         [(set QPR:$Vd,
2387           (OpNode (TyQ QPR:$src1),
2388                   (TyQ (MulOp (TyD DPR:$Vn),
2389                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2390                                                  imm:$lane))))))]>;
2391
2392 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2393 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2394                    InstrItinClass itin, string OpcodeStr, string Dt,
2395                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2396                    SDNode OpNode>
2397   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2398         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2399         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2400         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2401                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2402                                                         (TyD DPR:$Vm)))))))]>;
2403
2404 // Neon Long 3-argument intrinsic.  The destination register is
2405 // a quad-register and is also used as the first source operand register.
2406 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2407                InstrItinClass itin, string OpcodeStr, string Dt,
2408                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2409   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2410         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2411         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2412         [(set QPR:$Vd,
2413           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2414 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2415                  string OpcodeStr, string Dt,
2416                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2417   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2418         (outs QPR:$Vd),
2419         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2420         NVMulSLFrm, itin,
2421         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2422         [(set (ResTy QPR:$Vd),
2423               (ResTy (IntOp (ResTy QPR:$src1),
2424                             (OpTy DPR:$Vn),
2425                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2426                                                 imm:$lane)))))]>;
2427 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2428                    InstrItinClass itin, string OpcodeStr, string Dt,
2429                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2430   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2431         (outs QPR:$Vd),
2432         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2433         NVMulSLFrm, itin,
2434         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2435         [(set (ResTy QPR:$Vd),
2436               (ResTy (IntOp (ResTy QPR:$src1),
2437                             (OpTy DPR:$Vn),
2438                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2439                                                 imm:$lane)))))]>;
2440
2441 // Narrowing 3-register intrinsics.
2442 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2443               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2444               Intrinsic IntOp, bit Commutable>
2445   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2446         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2447         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2448         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2449   let isCommutable = Commutable;
2450 }
2451
2452 // Long 3-register operations.
2453 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2454            InstrItinClass itin, string OpcodeStr, string Dt,
2455            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2456   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2457         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2458         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2459         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2460   let isCommutable = Commutable;
2461 }
2462 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2463              InstrItinClass itin, string OpcodeStr, string Dt,
2464              ValueType TyQ, ValueType TyD, SDNode OpNode>
2465   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2466         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2467         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2468         [(set QPR:$Vd,
2469           (TyQ (OpNode (TyD DPR:$Vn),
2470                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2471 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2472                InstrItinClass itin, string OpcodeStr, string Dt,
2473                ValueType TyQ, ValueType TyD, SDNode OpNode>
2474   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2475         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2476         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2477         [(set QPR:$Vd,
2478           (TyQ (OpNode (TyD DPR:$Vn),
2479                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2480
2481 // Long 3-register operations with explicitly extended operands.
2482 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2483               InstrItinClass itin, string OpcodeStr, string Dt,
2484               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2485               bit Commutable>
2486   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2487         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2488         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2489         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2490                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2491   let isCommutable = Commutable;
2492 }
2493
2494 // Long 3-register intrinsics with explicit extend (VABDL).
2495 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2496                  InstrItinClass itin, string OpcodeStr, string Dt,
2497                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2498                  bit Commutable>
2499   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2500         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2501         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2502         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2503                                                 (TyD DPR:$Vm))))))]> {
2504   let isCommutable = Commutable;
2505 }
2506
2507 // Long 3-register intrinsics.
2508 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2509               InstrItinClass itin, string OpcodeStr, string Dt,
2510               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2511   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2512         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2513         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2514         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2515   let isCommutable = Commutable;
2516 }
2517 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2518                 string OpcodeStr, string Dt,
2519                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2520   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2521         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2522         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2523         [(set (ResTy QPR:$Vd),
2524               (ResTy (IntOp (OpTy DPR:$Vn),
2525                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2526                                                 imm:$lane)))))]>;
2527 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2528                   InstrItinClass itin, string OpcodeStr, string Dt,
2529                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2530   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2531         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2532         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2533         [(set (ResTy QPR:$Vd),
2534               (ResTy (IntOp (OpTy DPR:$Vn),
2535                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2536                                                 imm:$lane)))))]>;
2537
2538 // Wide 3-register operations.
2539 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2540            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2541            SDNode OpNode, SDNode ExtOp, bit Commutable>
2542   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2543         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2544         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2545         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2546                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2547   let isCommutable = Commutable;
2548 }
2549
2550 // Pairwise long 2-register intrinsics, both double- and quad-register.
2551 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2552                 bits<2> op17_16, bits<5> op11_7, bit op4,
2553                 string OpcodeStr, string Dt,
2554                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2555   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2556         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2557         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2558 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2559                 bits<2> op17_16, bits<5> op11_7, bit op4,
2560                 string OpcodeStr, string Dt,
2561                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2562   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2563         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2564         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2565
2566 // Pairwise long 2-register accumulate intrinsics,
2567 // both double- and quad-register.
2568 // The destination register is also used as the first source operand register.
2569 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2570                  bits<2> op17_16, bits<5> op11_7, bit op4,
2571                  string OpcodeStr, string Dt,
2572                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2573   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2574         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2575         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2576         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2577 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2578                  bits<2> op17_16, bits<5> op11_7, bit op4,
2579                  string OpcodeStr, string Dt,
2580                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2581   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2582         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2583         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2584         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2585
2586 // Shift by immediate,
2587 // both double- and quad-register.
2588 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2589              Format f, InstrItinClass itin, Operand ImmTy,
2590              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2591   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2592            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2593            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2594            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2595 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2596              Format f, InstrItinClass itin, Operand ImmTy,
2597              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2598   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2599            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2600            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2601            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2602
2603 // Long shift by immediate.
2604 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2605              string OpcodeStr, string Dt,
2606              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2607   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2608            (outs QPR:$Vd), (ins DPR:$Vm, i32imm:$SIMM), N2RegVShLFrm,
2609            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2610            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2611                                           (i32 imm:$SIMM))))]>;
2612
2613 // Narrow shift by immediate.
2614 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2615              InstrItinClass itin, string OpcodeStr, string Dt,
2616              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2617   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2618            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2619            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2620            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2621                                           (i32 imm:$SIMM))))]>;
2622
2623 // Shift right by immediate and accumulate,
2624 // both double- and quad-register.
2625 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2626                 Operand ImmTy, string OpcodeStr, string Dt,
2627                 ValueType Ty, SDNode ShOp>
2628   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2629            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2630            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2631            [(set DPR:$Vd, (Ty (add DPR:$src1,
2632                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2633 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2634                 Operand ImmTy, string OpcodeStr, string Dt,
2635                 ValueType Ty, SDNode ShOp>
2636   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2637            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2638            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2639            [(set QPR:$Vd, (Ty (add QPR:$src1,
2640                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2641
2642 // Shift by immediate and insert,
2643 // both double- and quad-register.
2644 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2645                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2646                 ValueType Ty,SDNode ShOp>
2647   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2648            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2649            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2650            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2651 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2652                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2653                 ValueType Ty,SDNode ShOp>
2654   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2655            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2656            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2657            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2658
2659 // Convert, with fractional bits immediate,
2660 // both double- and quad-register.
2661 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2662               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2663               Intrinsic IntOp>
2664   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2665            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2666            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2667            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2668 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2669               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2670               Intrinsic IntOp>
2671   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2672            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2673            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2674            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2675
2676 //===----------------------------------------------------------------------===//
2677 // Multiclasses
2678 //===----------------------------------------------------------------------===//
2679
2680 // Abbreviations used in multiclass suffixes:
2681 //   Q = quarter int (8 bit) elements
2682 //   H = half int (16 bit) elements
2683 //   S = single int (32 bit) elements
2684 //   D = double int (64 bit) elements
2685
2686 // Neon 2-register vector operations and intrinsics.
2687
2688 // Neon 2-register comparisons.
2689 //   source operand element sizes of 8, 16 and 32 bits:
2690 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2691                        bits<5> op11_7, bit op4, string opc, string Dt,
2692                        string asm, SDNode OpNode> {
2693   // 64-bit vector types.
2694   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2695                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2696                   opc, !strconcat(Dt, "8"), asm, "",
2697                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2698   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2699                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2700                   opc, !strconcat(Dt, "16"), asm, "",
2701                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2702   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2703                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2704                   opc, !strconcat(Dt, "32"), asm, "",
2705                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2706   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2707                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2708                   opc, "f32", asm, "",
2709                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
2710     let Inst{10} = 1; // overwrite F = 1
2711   }
2712
2713   // 128-bit vector types.
2714   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2715                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2716                   opc, !strconcat(Dt, "8"), asm, "",
2717                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2718   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2719                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2720                   opc, !strconcat(Dt, "16"), asm, "",
2721                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2722   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2723                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2724                   opc, !strconcat(Dt, "32"), asm, "",
2725                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2726   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2727                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2728                   opc, "f32", asm, "",
2729                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
2730     let Inst{10} = 1; // overwrite F = 1
2731   }
2732 }
2733
2734
2735 // Neon 2-register vector intrinsics,
2736 //   element sizes of 8, 16 and 32 bits:
2737 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2738                       bits<5> op11_7, bit op4,
2739                       InstrItinClass itinD, InstrItinClass itinQ,
2740                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2741   // 64-bit vector types.
2742   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2743                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2744   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2745                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2746   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2747                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2748
2749   // 128-bit vector types.
2750   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2751                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2752   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2753                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2754   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2755                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2756 }
2757
2758
2759 // Neon Narrowing 2-register vector operations,
2760 //   source operand element sizes of 16, 32 and 64 bits:
2761 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2762                     bits<5> op11_7, bit op6, bit op4,
2763                     InstrItinClass itin, string OpcodeStr, string Dt,
2764                     SDNode OpNode> {
2765   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2766                    itin, OpcodeStr, !strconcat(Dt, "16"),
2767                    v8i8, v8i16, OpNode>;
2768   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2769                    itin, OpcodeStr, !strconcat(Dt, "32"),
2770                    v4i16, v4i32, OpNode>;
2771   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2772                    itin, OpcodeStr, !strconcat(Dt, "64"),
2773                    v2i32, v2i64, OpNode>;
2774 }
2775
2776 // Neon Narrowing 2-register vector intrinsics,
2777 //   source operand element sizes of 16, 32 and 64 bits:
2778 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2779                        bits<5> op11_7, bit op6, bit op4,
2780                        InstrItinClass itin, string OpcodeStr, string Dt,
2781                        Intrinsic IntOp> {
2782   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2783                       itin, OpcodeStr, !strconcat(Dt, "16"),
2784                       v8i8, v8i16, IntOp>;
2785   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2786                       itin, OpcodeStr, !strconcat(Dt, "32"),
2787                       v4i16, v4i32, IntOp>;
2788   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2789                       itin, OpcodeStr, !strconcat(Dt, "64"),
2790                       v2i32, v2i64, IntOp>;
2791 }
2792
2793
2794 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2795 //   source operand element sizes of 16, 32 and 64 bits:
2796 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2797                     string OpcodeStr, string Dt, SDNode OpNode> {
2798   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2799                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2800   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2801                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2802   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2803                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2804 }
2805
2806
2807 // Neon 3-register vector operations.
2808
2809 // First with only element sizes of 8, 16 and 32 bits:
2810 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2811                    InstrItinClass itinD16, InstrItinClass itinD32,
2812                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2813                    string OpcodeStr, string Dt,
2814                    SDNode OpNode, bit Commutable = 0> {
2815   // 64-bit vector types.
2816   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2817                    OpcodeStr, !strconcat(Dt, "8"),
2818                    v8i8, v8i8, OpNode, Commutable>;
2819   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2820                    OpcodeStr, !strconcat(Dt, "16"),
2821                    v4i16, v4i16, OpNode, Commutable>;
2822   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2823                    OpcodeStr, !strconcat(Dt, "32"),
2824                    v2i32, v2i32, OpNode, Commutable>;
2825
2826   // 128-bit vector types.
2827   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2828                    OpcodeStr, !strconcat(Dt, "8"),
2829                    v16i8, v16i8, OpNode, Commutable>;
2830   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2831                    OpcodeStr, !strconcat(Dt, "16"),
2832                    v8i16, v8i16, OpNode, Commutable>;
2833   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2834                    OpcodeStr, !strconcat(Dt, "32"),
2835                    v4i32, v4i32, OpNode, Commutable>;
2836 }
2837
2838 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2839   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2840                        v4i16, ShOp>;
2841   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2842                      v2i32, ShOp>;
2843   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2844                        v8i16, v4i16, ShOp>;
2845   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2846                      v4i32, v2i32, ShOp>;
2847 }
2848
2849 // ....then also with element size 64 bits:
2850 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2851                     InstrItinClass itinD, InstrItinClass itinQ,
2852                     string OpcodeStr, string Dt,
2853                     SDNode OpNode, bit Commutable = 0>
2854   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2855             OpcodeStr, Dt, OpNode, Commutable> {
2856   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2857                    OpcodeStr, !strconcat(Dt, "64"),
2858                    v1i64, v1i64, OpNode, Commutable>;
2859   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2860                    OpcodeStr, !strconcat(Dt, "64"),
2861                    v2i64, v2i64, OpNode, Commutable>;
2862 }
2863
2864
2865 // Neon 3-register vector intrinsics.
2866
2867 // First with only element sizes of 16 and 32 bits:
2868 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2869                      InstrItinClass itinD16, InstrItinClass itinD32,
2870                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2871                      string OpcodeStr, string Dt,
2872                      Intrinsic IntOp, bit Commutable = 0> {
2873   // 64-bit vector types.
2874   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2875                       OpcodeStr, !strconcat(Dt, "16"),
2876                       v4i16, v4i16, IntOp, Commutable>;
2877   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2878                       OpcodeStr, !strconcat(Dt, "32"),
2879                       v2i32, v2i32, IntOp, Commutable>;
2880
2881   // 128-bit vector types.
2882   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2883                       OpcodeStr, !strconcat(Dt, "16"),
2884                       v8i16, v8i16, IntOp, Commutable>;
2885   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2886                       OpcodeStr, !strconcat(Dt, "32"),
2887                       v4i32, v4i32, IntOp, Commutable>;
2888 }
2889 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2890                      InstrItinClass itinD16, InstrItinClass itinD32,
2891                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2892                      string OpcodeStr, string Dt,
2893                      Intrinsic IntOp> {
2894   // 64-bit vector types.
2895   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2896                       OpcodeStr, !strconcat(Dt, "16"),
2897                       v4i16, v4i16, IntOp>;
2898   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2899                       OpcodeStr, !strconcat(Dt, "32"),
2900                       v2i32, v2i32, IntOp>;
2901
2902   // 128-bit vector types.
2903   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2904                       OpcodeStr, !strconcat(Dt, "16"),
2905                       v8i16, v8i16, IntOp>;
2906   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2907                       OpcodeStr, !strconcat(Dt, "32"),
2908                       v4i32, v4i32, IntOp>;
2909 }
2910
2911 multiclass N3VIntSL_HS<bits<4> op11_8,
2912                        InstrItinClass itinD16, InstrItinClass itinD32,
2913                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2914                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2915   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2916                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2917   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2918                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2919   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2920                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2921   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2922                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2923 }
2924
2925 // ....then also with element size of 8 bits:
2926 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2927                       InstrItinClass itinD16, InstrItinClass itinD32,
2928                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2929                       string OpcodeStr, string Dt,
2930                       Intrinsic IntOp, bit Commutable = 0>
2931   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2932               OpcodeStr, Dt, IntOp, Commutable> {
2933   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2934                       OpcodeStr, !strconcat(Dt, "8"),
2935                       v8i8, v8i8, IntOp, Commutable>;
2936   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2937                       OpcodeStr, !strconcat(Dt, "8"),
2938                       v16i8, v16i8, IntOp, Commutable>;
2939 }
2940 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2941                       InstrItinClass itinD16, InstrItinClass itinD32,
2942                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2943                       string OpcodeStr, string Dt,
2944                       Intrinsic IntOp>
2945   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2946               OpcodeStr, Dt, IntOp> {
2947   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2948                       OpcodeStr, !strconcat(Dt, "8"),
2949                       v8i8, v8i8, IntOp>;
2950   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2951                       OpcodeStr, !strconcat(Dt, "8"),
2952                       v16i8, v16i8, IntOp>;
2953 }
2954
2955
2956 // ....then also with element size of 64 bits:
2957 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2958                        InstrItinClass itinD16, InstrItinClass itinD32,
2959                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2960                        string OpcodeStr, string Dt,
2961                        Intrinsic IntOp, bit Commutable = 0>
2962   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2963                OpcodeStr, Dt, IntOp, Commutable> {
2964   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2965                       OpcodeStr, !strconcat(Dt, "64"),
2966                       v1i64, v1i64, IntOp, Commutable>;
2967   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2968                       OpcodeStr, !strconcat(Dt, "64"),
2969                       v2i64, v2i64, IntOp, Commutable>;
2970 }
2971 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2972                        InstrItinClass itinD16, InstrItinClass itinD32,
2973                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2974                        string OpcodeStr, string Dt,
2975                        Intrinsic IntOp>
2976   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2977                OpcodeStr, Dt, IntOp> {
2978   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2979                       OpcodeStr, !strconcat(Dt, "64"),
2980                       v1i64, v1i64, IntOp>;
2981   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2982                       OpcodeStr, !strconcat(Dt, "64"),
2983                       v2i64, v2i64, IntOp>;
2984 }
2985
2986 // Neon Narrowing 3-register vector intrinsics,
2987 //   source operand element sizes of 16, 32 and 64 bits:
2988 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2989                        string OpcodeStr, string Dt,
2990                        Intrinsic IntOp, bit Commutable = 0> {
2991   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2992                       OpcodeStr, !strconcat(Dt, "16"),
2993                       v8i8, v8i16, IntOp, Commutable>;
2994   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2995                       OpcodeStr, !strconcat(Dt, "32"),
2996                       v4i16, v4i32, IntOp, Commutable>;
2997   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2998                       OpcodeStr, !strconcat(Dt, "64"),
2999                       v2i32, v2i64, IntOp, Commutable>;
3000 }
3001
3002
3003 // Neon Long 3-register vector operations.
3004
3005 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3006                     InstrItinClass itin16, InstrItinClass itin32,
3007                     string OpcodeStr, string Dt,
3008                     SDNode OpNode, bit Commutable = 0> {
3009   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3010                    OpcodeStr, !strconcat(Dt, "8"),
3011                    v8i16, v8i8, OpNode, Commutable>;
3012   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3013                    OpcodeStr, !strconcat(Dt, "16"),
3014                    v4i32, v4i16, OpNode, Commutable>;
3015   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3016                    OpcodeStr, !strconcat(Dt, "32"),
3017                    v2i64, v2i32, OpNode, Commutable>;
3018 }
3019
3020 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3021                      InstrItinClass itin, string OpcodeStr, string Dt,
3022                      SDNode OpNode> {
3023   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3024                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3025   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3026                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3027 }
3028
3029 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3030                        InstrItinClass itin16, InstrItinClass itin32,
3031                        string OpcodeStr, string Dt,
3032                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3033   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3034                       OpcodeStr, !strconcat(Dt, "8"),
3035                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3036   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3037                       OpcodeStr, !strconcat(Dt, "16"),
3038                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3039   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3040                       OpcodeStr, !strconcat(Dt, "32"),
3041                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3042 }
3043
3044 // Neon Long 3-register vector intrinsics.
3045
3046 // First with only element sizes of 16 and 32 bits:
3047 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3048                       InstrItinClass itin16, InstrItinClass itin32,
3049                       string OpcodeStr, string Dt,
3050                       Intrinsic IntOp, bit Commutable = 0> {
3051   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3052                       OpcodeStr, !strconcat(Dt, "16"),
3053                       v4i32, v4i16, IntOp, Commutable>;
3054   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3055                       OpcodeStr, !strconcat(Dt, "32"),
3056                       v2i64, v2i32, IntOp, Commutable>;
3057 }
3058
3059 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3060                         InstrItinClass itin, string OpcodeStr, string Dt,
3061                         Intrinsic IntOp> {
3062   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3063                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3064   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3065                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3066 }
3067
3068 // ....then also with element size of 8 bits:
3069 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3070                        InstrItinClass itin16, InstrItinClass itin32,
3071                        string OpcodeStr, string Dt,
3072                        Intrinsic IntOp, bit Commutable = 0>
3073   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3074                IntOp, Commutable> {
3075   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3076                       OpcodeStr, !strconcat(Dt, "8"),
3077                       v8i16, v8i8, IntOp, Commutable>;
3078 }
3079
3080 // ....with explicit extend (VABDL).
3081 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3082                        InstrItinClass itin, string OpcodeStr, string Dt,
3083                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
3084   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3085                          OpcodeStr, !strconcat(Dt, "8"),
3086                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3087   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3088                          OpcodeStr, !strconcat(Dt, "16"),
3089                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3090   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3091                          OpcodeStr, !strconcat(Dt, "32"),
3092                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3093 }
3094
3095
3096 // Neon Wide 3-register vector intrinsics,
3097 //   source operand element sizes of 8, 16 and 32 bits:
3098 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3099                     string OpcodeStr, string Dt,
3100                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3101   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3102                    OpcodeStr, !strconcat(Dt, "8"),
3103                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3104   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3105                    OpcodeStr, !strconcat(Dt, "16"),
3106                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3107   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3108                    OpcodeStr, !strconcat(Dt, "32"),
3109                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3110 }
3111
3112
3113 // Neon Multiply-Op vector operations,
3114 //   element sizes of 8, 16 and 32 bits:
3115 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3116                         InstrItinClass itinD16, InstrItinClass itinD32,
3117                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3118                         string OpcodeStr, string Dt, SDNode OpNode> {
3119   // 64-bit vector types.
3120   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3121                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3122   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3123                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3124   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3125                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3126
3127   // 128-bit vector types.
3128   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3129                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3130   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3131                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3132   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3133                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3134 }
3135
3136 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3137                          InstrItinClass itinD16, InstrItinClass itinD32,
3138                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3139                          string OpcodeStr, string Dt, SDNode ShOp> {
3140   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3141                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3142   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3143                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3144   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3145                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3146                             mul, ShOp>;
3147   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3148                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3149                           mul, ShOp>;
3150 }
3151
3152 // Neon Intrinsic-Op vector operations,
3153 //   element sizes of 8, 16 and 32 bits:
3154 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3155                         InstrItinClass itinD, InstrItinClass itinQ,
3156                         string OpcodeStr, string Dt, Intrinsic IntOp,
3157                         SDNode OpNode> {
3158   // 64-bit vector types.
3159   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3160                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3161   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3162                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3163   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3164                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3165
3166   // 128-bit vector types.
3167   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3168                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3169   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3170                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3171   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3172                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3173 }
3174
3175 // Neon 3-argument intrinsics,
3176 //   element sizes of 8, 16 and 32 bits:
3177 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3178                        InstrItinClass itinD, InstrItinClass itinQ,
3179                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3180   // 64-bit vector types.
3181   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3182                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3183   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3184                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3185   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3186                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3187
3188   // 128-bit vector types.
3189   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3190                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3191   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3192                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3193   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3194                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3195 }
3196
3197
3198 // Neon Long Multiply-Op vector operations,
3199 //   element sizes of 8, 16 and 32 bits:
3200 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3201                          InstrItinClass itin16, InstrItinClass itin32,
3202                          string OpcodeStr, string Dt, SDNode MulOp,
3203                          SDNode OpNode> {
3204   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3205                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3206   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3207                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3208   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3209                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3210 }
3211
3212 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3213                           string Dt, SDNode MulOp, SDNode OpNode> {
3214   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3215                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3216   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3217                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3218 }
3219
3220
3221 // Neon Long 3-argument intrinsics.
3222
3223 // First with only element sizes of 16 and 32 bits:
3224 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3225                        InstrItinClass itin16, InstrItinClass itin32,
3226                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3227   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3228                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3229   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3230                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3231 }
3232
3233 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3234                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3235   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3236                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3237   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3238                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3239 }
3240
3241 // ....then also with element size of 8 bits:
3242 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3243                         InstrItinClass itin16, InstrItinClass itin32,
3244                         string OpcodeStr, string Dt, Intrinsic IntOp>
3245   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3246   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3247                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3248 }
3249
3250 // ....with explicit extend (VABAL).
3251 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3252                             InstrItinClass itin, string OpcodeStr, string Dt,
3253                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3254   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3255                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3256                            IntOp, ExtOp, OpNode>;
3257   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3258                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3259                            IntOp, ExtOp, OpNode>;
3260   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3261                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3262                            IntOp, ExtOp, OpNode>;
3263 }
3264
3265
3266 // Neon Pairwise long 2-register intrinsics,
3267 //   element sizes of 8, 16 and 32 bits:
3268 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3269                         bits<5> op11_7, bit op4,
3270                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3271   // 64-bit vector types.
3272   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3273                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3274   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3275                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3276   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3277                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3278
3279   // 128-bit vector types.
3280   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3281                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3282   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3283                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3284   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3285                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3286 }
3287
3288
3289 // Neon Pairwise long 2-register accumulate intrinsics,
3290 //   element sizes of 8, 16 and 32 bits:
3291 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3292                          bits<5> op11_7, bit op4,
3293                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3294   // 64-bit vector types.
3295   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3296                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3297   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3298                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3299   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3300                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3301
3302   // 128-bit vector types.
3303   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3304                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3305   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3306                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3307   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3308                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3309 }
3310
3311
3312 // Neon 2-register vector shift by immediate,
3313 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3314 //   element sizes of 8, 16, 32 and 64 bits:
3315 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3316                        InstrItinClass itin, string OpcodeStr, string Dt,
3317                        SDNode OpNode> {
3318   // 64-bit vector types.
3319   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3320                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3321     let Inst{21-19} = 0b001; // imm6 = 001xxx
3322   }
3323   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3324                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3325     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3326   }
3327   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3328                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3329     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3330   }
3331   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3332                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3333                              // imm6 = xxxxxx
3334
3335   // 128-bit vector types.
3336   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3337                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3338     let Inst{21-19} = 0b001; // imm6 = 001xxx
3339   }
3340   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3341                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3342     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3343   }
3344   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3345                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3346     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3347   }
3348   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3349                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3350                              // imm6 = xxxxxx
3351 }
3352 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3353                        InstrItinClass itin, string OpcodeStr, string Dt,
3354                        SDNode OpNode> {
3355   // 64-bit vector types.
3356   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3357                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3358     let Inst{21-19} = 0b001; // imm6 = 001xxx
3359   }
3360   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3361                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3362     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3363   }
3364   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3365                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3366     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3367   }
3368   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3369                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3370                              // imm6 = xxxxxx
3371
3372   // 128-bit vector types.
3373   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3374                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3375     let Inst{21-19} = 0b001; // imm6 = 001xxx
3376   }
3377   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3378                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3379     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3380   }
3381   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3382                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3383     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3384   }
3385   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3386                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3387                              // imm6 = xxxxxx
3388 }
3389
3390 // Neon Shift-Accumulate vector operations,
3391 //   element sizes of 8, 16, 32 and 64 bits:
3392 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3393                          string OpcodeStr, string Dt, SDNode ShOp> {
3394   // 64-bit vector types.
3395   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3396                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3397     let Inst{21-19} = 0b001; // imm6 = 001xxx
3398   }
3399   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3400                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3401     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3402   }
3403   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3404                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3405     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3406   }
3407   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3408                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3409                              // imm6 = xxxxxx
3410
3411   // 128-bit vector types.
3412   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3413                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3414     let Inst{21-19} = 0b001; // imm6 = 001xxx
3415   }
3416   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3417                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3418     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3419   }
3420   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3421                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3422     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3423   }
3424   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3425                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3426                              // imm6 = xxxxxx
3427 }
3428
3429 // Neon Shift-Insert vector operations,
3430 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3431 //   element sizes of 8, 16, 32 and 64 bits:
3432 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3433                           string OpcodeStr> {
3434   // 64-bit vector types.
3435   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3436                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3437     let Inst{21-19} = 0b001; // imm6 = 001xxx
3438   }
3439   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3440                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3441     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3442   }
3443   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3444                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3445     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3446   }
3447   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3448                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3449                              // imm6 = xxxxxx
3450
3451   // 128-bit vector types.
3452   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3453                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3454     let Inst{21-19} = 0b001; // imm6 = 001xxx
3455   }
3456   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3457                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3458     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3459   }
3460   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3461                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3462     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3463   }
3464   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3465                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3466                              // imm6 = xxxxxx
3467 }
3468 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3469                           string OpcodeStr> {
3470   // 64-bit vector types.
3471   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3472                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3473     let Inst{21-19} = 0b001; // imm6 = 001xxx
3474   }
3475   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3476                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3477     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3478   }
3479   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3480                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3481     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3482   }
3483   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3484                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3485                              // imm6 = xxxxxx
3486
3487   // 128-bit vector types.
3488   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3489                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3490     let Inst{21-19} = 0b001; // imm6 = 001xxx
3491   }
3492   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3493                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3494     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3495   }
3496   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3497                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3498     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3499   }
3500   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3501                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3502                              // imm6 = xxxxxx
3503 }
3504
3505 // Neon Shift Long operations,
3506 //   element sizes of 8, 16, 32 bits:
3507 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3508                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3509   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3510                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
3511     let Inst{21-19} = 0b001; // imm6 = 001xxx
3512   }
3513   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3514                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
3515     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3516   }
3517   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3518                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
3519     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3520   }
3521 }
3522
3523 // Neon Shift Narrow operations,
3524 //   element sizes of 16, 32, 64 bits:
3525 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3526                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3527                       SDNode OpNode> {
3528   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3529                     OpcodeStr, !strconcat(Dt, "16"),
3530                     v8i8, v8i16, shr_imm8, OpNode> {
3531     let Inst{21-19} = 0b001; // imm6 = 001xxx
3532   }
3533   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3534                      OpcodeStr, !strconcat(Dt, "32"),
3535                      v4i16, v4i32, shr_imm16, OpNode> {
3536     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3537   }
3538   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3539                      OpcodeStr, !strconcat(Dt, "64"),
3540                      v2i32, v2i64, shr_imm32, OpNode> {
3541     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3542   }
3543 }
3544
3545 //===----------------------------------------------------------------------===//
3546 // Instruction Definitions.
3547 //===----------------------------------------------------------------------===//
3548
3549 // Vector Add Operations.
3550
3551 //   VADD     : Vector Add (integer and floating-point)
3552 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3553                          add, 1>;
3554 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3555                      v2f32, v2f32, fadd, 1>;
3556 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3557                      v4f32, v4f32, fadd, 1>;
3558 //   VADDL    : Vector Add Long (Q = D + D)
3559 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3560                             "vaddl", "s", add, sext, 1>;
3561 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3562                             "vaddl", "u", add, zext, 1>;
3563 //   VADDW    : Vector Add Wide (Q = Q + D)
3564 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3565 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3566 //   VHADD    : Vector Halving Add
3567 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3568                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3569                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3570 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3571                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3572                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3573 //   VRHADD   : Vector Rounding Halving Add
3574 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3575                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3576                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3577 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3578                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3579                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3580 //   VQADD    : Vector Saturating Add
3581 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3582                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3583                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3584 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3585                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3586                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3587 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3588 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3589                             int_arm_neon_vaddhn, 1>;
3590 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3591 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3592                             int_arm_neon_vraddhn, 1>;
3593
3594 // Vector Multiply Operations.
3595
3596 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3597 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3598                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3599 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3600                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3601 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3602                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3603 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3604                      v2f32, v2f32, fmul, 1>;
3605 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3606                      v4f32, v4f32, fmul, 1>;
3607 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3608 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3609 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3610                        v2f32, fmul>;
3611
3612 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3613                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3614           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3615                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3616                                       (DSubReg_i16_reg imm:$lane))),
3617                               (SubReg_i16_lane imm:$lane)))>;
3618 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3619                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3620           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3621                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3622                                       (DSubReg_i32_reg imm:$lane))),
3623                               (SubReg_i32_lane imm:$lane)))>;
3624 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3625                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3626           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3627                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3628                                    (DSubReg_i32_reg imm:$lane))),
3629                            (SubReg_i32_lane imm:$lane)))>;
3630
3631 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3632 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3633                           IIC_VMULi16Q, IIC_VMULi32Q,
3634                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3635 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3636                             IIC_VMULi16Q, IIC_VMULi32Q,
3637                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3638 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3639                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3640                                                             imm:$lane)))),
3641           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3642                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3643                                          (DSubReg_i16_reg imm:$lane))),
3644                                  (SubReg_i16_lane imm:$lane)))>;
3645 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3646                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3647                                                             imm:$lane)))),
3648           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3649                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3650                                          (DSubReg_i32_reg imm:$lane))),
3651                                  (SubReg_i32_lane imm:$lane)))>;
3652
3653 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3654 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3655                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3656                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3657 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3658                               IIC_VMULi16Q, IIC_VMULi32Q,
3659                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3660 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3661                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3662                                                              imm:$lane)))),
3663           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3664                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3665                                           (DSubReg_i16_reg imm:$lane))),
3666                                   (SubReg_i16_lane imm:$lane)))>;
3667 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3668                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3669                                                              imm:$lane)))),
3670           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3671                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3672                                           (DSubReg_i32_reg imm:$lane))),
3673                                   (SubReg_i32_lane imm:$lane)))>;
3674
3675 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3676 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3677                          "vmull", "s", NEONvmulls, 1>;
3678 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3679                          "vmull", "u", NEONvmullu, 1>;
3680 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3681                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3682 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3683 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3684
3685 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3686 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3687                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3688 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3689                              "vqdmull", "s", int_arm_neon_vqdmull>;
3690
3691 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3692
3693 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3694 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3695                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3696 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3697                           v2f32, fmul_su, fadd_mlx>,
3698                 Requires<[HasNEON, UseFPVMLx]>;
3699 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3700                           v4f32, fmul_su, fadd_mlx>,
3701                 Requires<[HasNEON, UseFPVMLx]>;
3702 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3703                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3704 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3705                             v2f32, fmul_su, fadd_mlx>,
3706                 Requires<[HasNEON, UseFPVMLx]>;
3707 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3708                             v4f32, v2f32, fmul_su, fadd_mlx>,
3709                 Requires<[HasNEON, UseFPVMLx]>;
3710
3711 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3712                   (mul (v8i16 QPR:$src2),
3713                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3714           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3715                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3716                                       (DSubReg_i16_reg imm:$lane))),
3717                               (SubReg_i16_lane imm:$lane)))>;
3718
3719 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3720                   (mul (v4i32 QPR:$src2),
3721                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3722           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3723                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3724                                       (DSubReg_i32_reg imm:$lane))),
3725                               (SubReg_i32_lane imm:$lane)))>;
3726
3727 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3728                   (fmul_su (v4f32 QPR:$src2),
3729                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3730           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3731                            (v4f32 QPR:$src2),
3732                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3733                                    (DSubReg_i32_reg imm:$lane))),
3734                            (SubReg_i32_lane imm:$lane)))>,
3735           Requires<[HasNEON, UseFPVMLx]>;
3736
3737 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3738 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3739                               "vmlal", "s", NEONvmulls, add>;
3740 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3741                               "vmlal", "u", NEONvmullu, add>;
3742
3743 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3744 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3745
3746 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3747 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3748                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3749 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3750
3751 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3752 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3753                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3754 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3755                           v2f32, fmul_su, fsub_mlx>,
3756                 Requires<[HasNEON, UseFPVMLx]>;
3757 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3758                           v4f32, fmul_su, fsub_mlx>,
3759                 Requires<[HasNEON, UseFPVMLx]>;
3760 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3761                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3762 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3763                             v2f32, fmul_su, fsub_mlx>,
3764                 Requires<[HasNEON, UseFPVMLx]>;
3765 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3766                             v4f32, v2f32, fmul_su, fsub_mlx>,
3767                 Requires<[HasNEON, UseFPVMLx]>;
3768
3769 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3770                   (mul (v8i16 QPR:$src2),
3771                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3772           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3773                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3774                                       (DSubReg_i16_reg imm:$lane))),
3775                               (SubReg_i16_lane imm:$lane)))>;
3776
3777 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3778                   (mul (v4i32 QPR:$src2),
3779                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3780           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3781                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3782                                       (DSubReg_i32_reg imm:$lane))),
3783                               (SubReg_i32_lane imm:$lane)))>;
3784
3785 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3786                   (fmul_su (v4f32 QPR:$src2),
3787                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3788           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3789                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3790                                    (DSubReg_i32_reg imm:$lane))),
3791                            (SubReg_i32_lane imm:$lane)))>,
3792           Requires<[HasNEON, UseFPVMLx]>;
3793
3794 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3795 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3796                               "vmlsl", "s", NEONvmulls, sub>;
3797 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3798                               "vmlsl", "u", NEONvmullu, sub>;
3799
3800 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3801 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3802
3803 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3804 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3805                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3806 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3807
3808 // Vector Subtract Operations.
3809
3810 //   VSUB     : Vector Subtract (integer and floating-point)
3811 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3812                          "vsub", "i", sub, 0>;
3813 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3814                      v2f32, v2f32, fsub, 0>;
3815 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3816                      v4f32, v4f32, fsub, 0>;
3817 //   VSUBL    : Vector Subtract Long (Q = D - D)
3818 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3819                             "vsubl", "s", sub, sext, 0>;
3820 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3821                             "vsubl", "u", sub, zext, 0>;
3822 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3823 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3824 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3825 //   VHSUB    : Vector Halving Subtract
3826 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3827                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3828                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3829 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3830                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3831                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3832 //   VQSUB    : Vector Saturing Subtract
3833 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3834                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3835                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3836 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3837                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3838                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3839 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3840 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3841                             int_arm_neon_vsubhn, 0>;
3842 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3843 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3844                             int_arm_neon_vrsubhn, 0>;
3845
3846 // Vector Comparisons.
3847
3848 //   VCEQ     : Vector Compare Equal
3849 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3850                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3851 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3852                      NEONvceq, 1>;
3853 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3854                      NEONvceq, 1>;
3855
3856 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3857                             "$Vd, $Vm, #0", NEONvceqz>;
3858
3859 //   VCGE     : Vector Compare Greater Than or Equal
3860 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3861                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3862 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3863                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3864 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3865                      NEONvcge, 0>;
3866 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3867                      NEONvcge, 0>;
3868
3869 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3870                             "$Vd, $Vm, #0", NEONvcgez>;
3871 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3872                             "$Vd, $Vm, #0", NEONvclez>;
3873
3874 //   VCGT     : Vector Compare Greater Than
3875 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3876                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3877 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3878                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3879 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3880                      NEONvcgt, 0>;
3881 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3882                      NEONvcgt, 0>;
3883
3884 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3885                             "$Vd, $Vm, #0", NEONvcgtz>;
3886 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3887                             "$Vd, $Vm, #0", NEONvcltz>;
3888
3889 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3890 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3891                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3892 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3893                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3894 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3895 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3896                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3897 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3898                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3899 //   VTST     : Vector Test Bits
3900 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3901                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3902
3903 // Vector Bitwise Operations.
3904
3905 def vnotd : PatFrag<(ops node:$in),
3906                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3907 def vnotq : PatFrag<(ops node:$in),
3908                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3909
3910
3911 //   VAND     : Vector Bitwise AND
3912 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3913                       v2i32, v2i32, and, 1>;
3914 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3915                       v4i32, v4i32, and, 1>;
3916
3917 //   VEOR     : Vector Bitwise Exclusive OR
3918 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3919                       v2i32, v2i32, xor, 1>;
3920 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3921                       v4i32, v4i32, xor, 1>;
3922
3923 //   VORR     : Vector Bitwise OR
3924 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3925                       v2i32, v2i32, or, 1>;
3926 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3927                       v4i32, v4i32, or, 1>;
3928
3929 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3930                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
3931                           IIC_VMOVImm,
3932                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3933                           [(set DPR:$Vd,
3934                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3935   let Inst{9} = SIMM{9};
3936 }
3937
3938 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3939                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
3940                           IIC_VMOVImm,
3941                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3942                           [(set DPR:$Vd,
3943                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3944   let Inst{10-9} = SIMM{10-9};
3945 }
3946
3947 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3948                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
3949                           IIC_VMOVImm,
3950                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3951                           [(set QPR:$Vd,
3952                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3953   let Inst{9} = SIMM{9};
3954 }
3955
3956 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
3957                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
3958                           IIC_VMOVImm,
3959                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3960                           [(set QPR:$Vd,
3961                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3962   let Inst{10-9} = SIMM{10-9};
3963 }
3964
3965
3966 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3967 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3968                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3969                      "vbic", "$Vd, $Vn, $Vm", "",
3970                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
3971                                                  (vnotd DPR:$Vm))))]>;
3972 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3973                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3974                      "vbic", "$Vd, $Vn, $Vm", "",
3975                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
3976                                                  (vnotq QPR:$Vm))))]>;
3977
3978 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
3979                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
3980                           IIC_VMOVImm,
3981                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3982                           [(set DPR:$Vd,
3983                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3984   let Inst{9} = SIMM{9};
3985 }
3986
3987 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
3988                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
3989                           IIC_VMOVImm,
3990                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3991                           [(set DPR:$Vd,
3992                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3993   let Inst{10-9} = SIMM{10-9};
3994 }
3995
3996 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
3997                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
3998                           IIC_VMOVImm,
3999                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4000                           [(set QPR:$Vd,
4001                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4002   let Inst{9} = SIMM{9};
4003 }
4004
4005 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4006                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4007                           IIC_VMOVImm,
4008                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4009                           [(set QPR:$Vd,
4010                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4011   let Inst{10-9} = SIMM{10-9};
4012 }
4013
4014 //   VORN     : Vector Bitwise OR NOT
4015 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4016                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4017                      "vorn", "$Vd, $Vn, $Vm", "",
4018                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4019                                                 (vnotd DPR:$Vm))))]>;
4020 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4021                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4022                      "vorn", "$Vd, $Vn, $Vm", "",
4023                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4024                                                 (vnotq QPR:$Vm))))]>;
4025
4026 //   VMVN     : Vector Bitwise NOT (Immediate)
4027
4028 let isReMaterializable = 1 in {
4029
4030 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4031                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4032                          "vmvn", "i16", "$Vd, $SIMM", "",
4033                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4034   let Inst{9} = SIMM{9};
4035 }
4036
4037 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4038                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4039                          "vmvn", "i16", "$Vd, $SIMM", "",
4040                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4041   let Inst{9} = SIMM{9};
4042 }
4043
4044 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4045                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4046                          "vmvn", "i32", "$Vd, $SIMM", "",
4047                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4048   let Inst{11-8} = SIMM{11-8};
4049 }
4050
4051 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4052                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4053                          "vmvn", "i32", "$Vd, $SIMM", "",
4054                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4055   let Inst{11-8} = SIMM{11-8};
4056 }
4057 }
4058
4059 //   VMVN     : Vector Bitwise NOT
4060 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4061                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4062                      "vmvn", "$Vd, $Vm", "",
4063                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4064 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4065                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4066                      "vmvn", "$Vd, $Vm", "",
4067                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4068 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4069 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4070
4071 //   VBSL     : Vector Bitwise Select
4072 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4073                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4074                      N3RegFrm, IIC_VCNTiD,
4075                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4076                      [(set DPR:$Vd,
4077                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4078
4079 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4080                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4081           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
4082
4083 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4084                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4085                      N3RegFrm, IIC_VCNTiQ,
4086                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4087                      [(set QPR:$Vd,
4088                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4089
4090 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4091                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4092           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
4093
4094 //   VBIF     : Vector Bitwise Insert if False
4095 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4096 // FIXME: This instruction's encoding MAY NOT BE correct.
4097 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4098                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4099                      N3RegFrm, IIC_VBINiD,
4100                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4101                      []>;
4102 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4103                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4104                      N3RegFrm, IIC_VBINiQ,
4105                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4106                      []>;
4107
4108 //   VBIT     : Vector Bitwise Insert if True
4109 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4110 // FIXME: This instruction's encoding MAY NOT BE correct.
4111 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4112                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4113                      N3RegFrm, IIC_VBINiD,
4114                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4115                      []>;
4116 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4117                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4118                      N3RegFrm, IIC_VBINiQ,
4119                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4120                      []>;
4121
4122 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4123 // for equivalent operations with different register constraints; it just
4124 // inserts copies.
4125
4126 // Vector Absolute Differences.
4127
4128 //   VABD     : Vector Absolute Difference
4129 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4130                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4131                            "vabd", "s", int_arm_neon_vabds, 1>;
4132 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4133                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4134                            "vabd", "u", int_arm_neon_vabdu, 1>;
4135 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4136                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4137 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4138                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4139
4140 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4141 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4142                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4143 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4144                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4145
4146 //   VABA     : Vector Absolute Difference and Accumulate
4147 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4148                              "vaba", "s", int_arm_neon_vabds, add>;
4149 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4150                              "vaba", "u", int_arm_neon_vabdu, add>;
4151
4152 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4153 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4154                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4155 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4156                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4157
4158 // Vector Maximum and Minimum.
4159
4160 //   VMAX     : Vector Maximum
4161 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4162                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4163                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4164 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4165                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4166                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4167 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4168                         "vmax", "f32",
4169                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4170 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4171                         "vmax", "f32",
4172                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4173
4174 //   VMIN     : Vector Minimum
4175 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4176                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4177                            "vmin", "s", int_arm_neon_vmins, 1>;
4178 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4179                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4180                            "vmin", "u", int_arm_neon_vminu, 1>;
4181 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4182                         "vmin", "f32",
4183                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4184 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4185                         "vmin", "f32",
4186                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4187
4188 // Vector Pairwise Operations.
4189
4190 //   VPADD    : Vector Pairwise Add
4191 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4192                         "vpadd", "i8",
4193                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4194 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4195                         "vpadd", "i16",
4196                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4197 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4198                         "vpadd", "i32",
4199                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4200 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4201                         IIC_VPBIND, "vpadd", "f32",
4202                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4203
4204 //   VPADDL   : Vector Pairwise Add Long
4205 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4206                              int_arm_neon_vpaddls>;
4207 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4208                              int_arm_neon_vpaddlu>;
4209
4210 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4211 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4212                               int_arm_neon_vpadals>;
4213 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4214                               int_arm_neon_vpadalu>;
4215
4216 //   VPMAX    : Vector Pairwise Maximum
4217 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4218                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4219 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4220                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4221 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4222                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4223 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4224                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4225 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4226                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4227 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4228                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4229 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4230                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4231
4232 //   VPMIN    : Vector Pairwise Minimum
4233 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4234                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4235 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4236                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4237 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4238                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4239 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4240                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4241 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4242                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4243 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4244                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4245 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4246                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4247
4248 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4249
4250 //   VRECPE   : Vector Reciprocal Estimate
4251 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4252                         IIC_VUNAD, "vrecpe", "u32",
4253                         v2i32, v2i32, int_arm_neon_vrecpe>;
4254 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4255                         IIC_VUNAQ, "vrecpe", "u32",
4256                         v4i32, v4i32, int_arm_neon_vrecpe>;
4257 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4258                         IIC_VUNAD, "vrecpe", "f32",
4259                         v2f32, v2f32, int_arm_neon_vrecpe>;
4260 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4261                         IIC_VUNAQ, "vrecpe", "f32",
4262                         v4f32, v4f32, int_arm_neon_vrecpe>;
4263
4264 //   VRECPS   : Vector Reciprocal Step
4265 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4266                         IIC_VRECSD, "vrecps", "f32",
4267                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4268 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4269                         IIC_VRECSQ, "vrecps", "f32",
4270                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4271
4272 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4273 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4274                          IIC_VUNAD, "vrsqrte", "u32",
4275                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4276 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4277                          IIC_VUNAQ, "vrsqrte", "u32",
4278                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4279 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4280                          IIC_VUNAD, "vrsqrte", "f32",
4281                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4282 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4283                          IIC_VUNAQ, "vrsqrte", "f32",
4284                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4285
4286 //   VRSQRTS  : Vector Reciprocal Square Root Step
4287 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4288                         IIC_VRECSD, "vrsqrts", "f32",
4289                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4290 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4291                         IIC_VRECSQ, "vrsqrts", "f32",
4292                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4293
4294 // Vector Shifts.
4295
4296 //   VSHL     : Vector Shift
4297 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4298                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4299                             "vshl", "s", int_arm_neon_vshifts>;
4300 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4301                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4302                             "vshl", "u", int_arm_neon_vshiftu>;
4303
4304 //   VSHL     : Vector Shift Left (Immediate)
4305 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4306
4307 //   VSHR     : Vector Shift Right (Immediate)
4308 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s",NEONvshrs>;
4309 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u",NEONvshru>;
4310
4311 //   VSHLL    : Vector Shift Left Long
4312 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4313 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4314
4315 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4316 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4317                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4318                 ValueType OpTy, SDNode OpNode>
4319   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4320            ResTy, OpTy, OpNode> {
4321   let Inst{21-16} = op21_16;
4322   let DecoderMethod = "DecodeVSHLMaxInstruction";
4323 }
4324 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4325                           v8i16, v8i8, NEONvshlli>;
4326 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4327                           v4i32, v4i16, NEONvshlli>;
4328 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4329                           v2i64, v2i32, NEONvshlli>;
4330
4331 //   VSHRN    : Vector Shift Right and Narrow
4332 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4333                            NEONvshrn>;
4334
4335 //   VRSHL    : Vector Rounding Shift
4336 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4337                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4338                             "vrshl", "s", int_arm_neon_vrshifts>;
4339 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4340                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4341                             "vrshl", "u", int_arm_neon_vrshiftu>;
4342 //   VRSHR    : Vector Rounding Shift Right
4343 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s",NEONvrshrs>;
4344 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u",NEONvrshru>;
4345
4346 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4347 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4348                            NEONvrshrn>;
4349
4350 //   VQSHL    : Vector Saturating Shift
4351 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4352                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4353                             "vqshl", "s", int_arm_neon_vqshifts>;
4354 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4355                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4356                             "vqshl", "u", int_arm_neon_vqshiftu>;
4357 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4358 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4359 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4360
4361 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4362 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4363
4364 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4365 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4366                            NEONvqshrns>;
4367 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4368                            NEONvqshrnu>;
4369
4370 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4371 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4372                            NEONvqshrnsu>;
4373
4374 //   VQRSHL   : Vector Saturating Rounding Shift
4375 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4376                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4377                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4378 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4379                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4380                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4381
4382 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4383 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4384                            NEONvqrshrns>;
4385 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4386                            NEONvqrshrnu>;
4387
4388 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4389 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4390                            NEONvqrshrnsu>;
4391
4392 //   VSRA     : Vector Shift Right and Accumulate
4393 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4394 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4395 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4396 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4397 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4398
4399 //   VSLI     : Vector Shift Left and Insert
4400 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4401
4402 //   VSRI     : Vector Shift Right and Insert
4403 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4404
4405 // Vector Absolute and Saturating Absolute.
4406
4407 //   VABS     : Vector Absolute Value
4408 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4409                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4410                            int_arm_neon_vabs>;
4411 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4412                         IIC_VUNAD, "vabs", "f32",
4413                         v2f32, v2f32, int_arm_neon_vabs>;
4414 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4415                         IIC_VUNAQ, "vabs", "f32",
4416                         v4f32, v4f32, int_arm_neon_vabs>;
4417
4418 //   VQABS    : Vector Saturating Absolute Value
4419 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4420                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4421                            int_arm_neon_vqabs>;
4422
4423 // Vector Negate.
4424
4425 def vnegd  : PatFrag<(ops node:$in),
4426                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4427 def vnegq  : PatFrag<(ops node:$in),
4428                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4429
4430 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4431   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4432         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4433         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4434 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4435   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4436         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4437         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4438
4439 //   VNEG     : Vector Negate (integer)
4440 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4441 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4442 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4443 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4444 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4445 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4446
4447 //   VNEG     : Vector Negate (floating-point)
4448 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4449                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4450                     "vneg", "f32", "$Vd, $Vm", "",
4451                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4452 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4453                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4454                     "vneg", "f32", "$Vd, $Vm", "",
4455                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4456
4457 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4458 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4459 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4460 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4461 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4462 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4463
4464 //   VQNEG    : Vector Saturating Negate
4465 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4466                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4467                            int_arm_neon_vqneg>;
4468
4469 // Vector Bit Counting Operations.
4470
4471 //   VCLS     : Vector Count Leading Sign Bits
4472 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4473                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4474                            int_arm_neon_vcls>;
4475 //   VCLZ     : Vector Count Leading Zeros
4476 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4477                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4478                            int_arm_neon_vclz>;
4479 //   VCNT     : Vector Count One Bits
4480 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4481                         IIC_VCNTiD, "vcnt", "8",
4482                         v8i8, v8i8, int_arm_neon_vcnt>;
4483 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4484                         IIC_VCNTiQ, "vcnt", "8",
4485                         v16i8, v16i8, int_arm_neon_vcnt>;
4486
4487 // Vector Swap
4488 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4489                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4490                      "vswp", "$Vd, $Vm", "", []>;
4491 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4492                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4493                      "vswp", "$Vd, $Vm", "", []>;
4494
4495 // Vector Move Operations.
4496
4497 //   VMOV     : Vector Move (Register)
4498 def : InstAlias<"vmov${p} $Vd, $Vm",
4499                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4500 def : InstAlias<"vmov${p} $Vd, $Vm",
4501                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4502 defm : VFPDTAnyNoF64InstAlias<"vmov${p}", "$Vd, $Vm",
4503                               (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4504 defm : VFPDTAnyNoF64InstAlias<"vmov${p}", "$Vd, $Vm",
4505                               (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4506
4507 //   VMOV     : Vector Move (Immediate)
4508
4509 let isReMaterializable = 1 in {
4510 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4511                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4512                          "vmov", "i8", "$Vd, $SIMM", "",
4513                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4514 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4515                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4516                          "vmov", "i8", "$Vd, $SIMM", "",
4517                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4518
4519 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4520                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4521                          "vmov", "i16", "$Vd, $SIMM", "",
4522                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4523   let Inst{9} = SIMM{9};
4524 }
4525
4526 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4527                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4528                          "vmov", "i16", "$Vd, $SIMM", "",
4529                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4530  let Inst{9} = SIMM{9};
4531 }
4532
4533 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4534                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4535                          "vmov", "i32", "$Vd, $SIMM", "",
4536                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4537   let Inst{11-8} = SIMM{11-8};
4538 }
4539
4540 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4541                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4542                          "vmov", "i32", "$Vd, $SIMM", "",
4543                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4544   let Inst{11-8} = SIMM{11-8};
4545 }
4546
4547 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4548                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4549                          "vmov", "i64", "$Vd, $SIMM", "",
4550                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4551 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4552                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4553                          "vmov", "i64", "$Vd, $SIMM", "",
4554                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4555
4556 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
4557                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4558                          "vmov", "f32", "$Vd, $SIMM", "",
4559                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
4560 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
4561                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4562                          "vmov", "f32", "$Vd, $SIMM", "",
4563                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
4564 } // isReMaterializable
4565
4566 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4567
4568 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4569                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4570                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
4571                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4572                                            imm:$lane))]> {
4573   let Inst{21}  = lane{2};
4574   let Inst{6-5} = lane{1-0};
4575 }
4576 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4577                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4578                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
4579                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4580                                            imm:$lane))]> {
4581   let Inst{21} = lane{1};
4582   let Inst{6}  = lane{0};
4583 }
4584 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4585                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4586                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
4587                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4588                                            imm:$lane))]> {
4589   let Inst{21}  = lane{2};
4590   let Inst{6-5} = lane{1-0};
4591 }
4592 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4593                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4594                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
4595                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4596                                            imm:$lane))]> {
4597   let Inst{21} = lane{1};
4598   let Inst{6}  = lane{0};
4599 }
4600 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4601                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
4602                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
4603                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4604                                            imm:$lane))]> {
4605   let Inst{21} = lane{0};
4606 }
4607 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4608 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4609           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4610                            (DSubReg_i8_reg imm:$lane))),
4611                      (SubReg_i8_lane imm:$lane))>;
4612 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4613           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4614                              (DSubReg_i16_reg imm:$lane))),
4615                      (SubReg_i16_lane imm:$lane))>;
4616 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4617           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4618                            (DSubReg_i8_reg imm:$lane))),
4619                      (SubReg_i8_lane imm:$lane))>;
4620 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4621           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4622                              (DSubReg_i16_reg imm:$lane))),
4623                      (SubReg_i16_lane imm:$lane))>;
4624 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4625           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4626                              (DSubReg_i32_reg imm:$lane))),
4627                      (SubReg_i32_lane imm:$lane))>;
4628 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4629           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4630                           (SSubReg_f32_reg imm:$src2))>;
4631 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4632           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4633                           (SSubReg_f32_reg imm:$src2))>;
4634 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4635 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4636 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4637           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4638
4639
4640 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4641
4642 let Constraints = "$src1 = $V" in {
4643 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4644                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
4645                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
4646                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4647                                            GPR:$R, imm:$lane))]> {
4648   let Inst{21}  = lane{2};
4649   let Inst{6-5} = lane{1-0};
4650 }
4651 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4652                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
4653                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
4654                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4655                                            GPR:$R, imm:$lane))]> {
4656   let Inst{21} = lane{1};
4657   let Inst{6}  = lane{0};
4658 }
4659 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4660                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
4661                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
4662                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4663                                            GPR:$R, imm:$lane))]> {
4664   let Inst{21} = lane{0};
4665 }
4666 }
4667 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4668           (v16i8 (INSERT_SUBREG QPR:$src1,
4669                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4670                                    (DSubReg_i8_reg imm:$lane))),
4671                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4672                   (DSubReg_i8_reg imm:$lane)))>;
4673 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4674           (v8i16 (INSERT_SUBREG QPR:$src1,
4675                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4676                                      (DSubReg_i16_reg imm:$lane))),
4677                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4678                   (DSubReg_i16_reg imm:$lane)))>;
4679 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4680           (v4i32 (INSERT_SUBREG QPR:$src1,
4681                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4682                                      (DSubReg_i32_reg imm:$lane))),
4683                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4684                   (DSubReg_i32_reg imm:$lane)))>;
4685
4686 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4687           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4688                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4689 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4690           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4691                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4692
4693 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4694 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4695 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4696           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4697
4698 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4699           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4700 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4701           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4702 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4703           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4704
4705 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4706           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4707 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4708           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4709 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4710           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4711
4712 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4713           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4714                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4715                          dsub_0)>;
4716 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4717           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4718                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4719                          dsub_0)>;
4720 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4721           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4722                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4723                          dsub_0)>;
4724
4725 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4726
4727 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4728   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4729           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4730           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4731 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4732   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4733           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4734           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4735
4736 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4737 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4738 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4739 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4740 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4741 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4742
4743 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
4744 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
4745
4746 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4747
4748 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4749               ValueType Ty, Operand IdxTy>
4750   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4751               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
4752               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4753
4754 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4755               ValueType ResTy, ValueType OpTy, Operand IdxTy>
4756   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4757               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
4758               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4759                                       VectorIndex32:$lane)))]>;
4760
4761 // Inst{19-16} is partially specified depending on the element size.
4762
4763 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
4764   bits<3> lane;
4765   let Inst{19-17} = lane{2-0};
4766 }
4767 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
4768   bits<2> lane;
4769   let Inst{19-18} = lane{1-0};
4770 }
4771 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
4772   bits<1> lane;
4773   let Inst{19} = lane{0};
4774 }
4775 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
4776   bits<3> lane;
4777   let Inst{19-17} = lane{2-0};
4778 }
4779 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
4780   bits<2> lane;
4781   let Inst{19-18} = lane{1-0};
4782 }
4783 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
4784   bits<1> lane;
4785   let Inst{19} = lane{0};
4786 }
4787
4788 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4789           (VDUPLN32d DPR:$Vm, imm:$lane)>;
4790
4791 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4792           (VDUPLN32q DPR:$Vm, imm:$lane)>;
4793
4794 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4795           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4796                                   (DSubReg_i8_reg imm:$lane))),
4797                            (SubReg_i8_lane imm:$lane)))>;
4798 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4799           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4800                                     (DSubReg_i16_reg imm:$lane))),
4801                             (SubReg_i16_lane imm:$lane)))>;
4802 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4803           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4804                                     (DSubReg_i32_reg imm:$lane))),
4805                             (SubReg_i32_lane imm:$lane)))>;
4806 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4807           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
4808                                    (DSubReg_i32_reg imm:$lane))),
4809                            (SubReg_i32_lane imm:$lane)))>;
4810
4811 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4812                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4813 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4814                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4815
4816 //   VMOVN    : Vector Narrowing Move
4817 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4818                          "vmovn", "i", trunc>;
4819 //   VQMOVN   : Vector Saturating Narrowing Move
4820 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4821                             "vqmovn", "s", int_arm_neon_vqmovns>;
4822 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4823                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4824 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4825                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4826 //   VMOVL    : Vector Lengthening Move
4827 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4828 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4829
4830 // Vector Conversions.
4831
4832 //   VCVT     : Vector Convert Between Floating-Point and Integers
4833 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4834                      v2i32, v2f32, fp_to_sint>;
4835 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4836                      v2i32, v2f32, fp_to_uint>;
4837 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4838                      v2f32, v2i32, sint_to_fp>;
4839 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4840                      v2f32, v2i32, uint_to_fp>;
4841
4842 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4843                      v4i32, v4f32, fp_to_sint>;
4844 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4845                      v4i32, v4f32, fp_to_uint>;
4846 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4847                      v4f32, v4i32, sint_to_fp>;
4848 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4849                      v4f32, v4i32, uint_to_fp>;
4850
4851 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4852 let DecoderMethod = "DecodeVCVTD" in {
4853 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4854                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4855 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4856                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4857 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4858                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4859 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4860                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4861 }
4862
4863 let DecoderMethod = "DecodeVCVTQ" in {
4864 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4865                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4866 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4867                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4868 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4869                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4870 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4871                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4872 }
4873
4874 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
4875 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
4876                         IIC_VUNAQ, "vcvt", "f16.f32",
4877                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
4878                 Requires<[HasNEON, HasFP16]>;
4879 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
4880                         IIC_VUNAQ, "vcvt", "f32.f16",
4881                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
4882                 Requires<[HasNEON, HasFP16]>;
4883
4884 // Vector Reverse.
4885
4886 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4887
4888 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4889   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4890         (ins DPR:$Vm), IIC_VMOVD,
4891         OpcodeStr, Dt, "$Vd, $Vm", "",
4892         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4893 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4894   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4895         (ins QPR:$Vm), IIC_VMOVQ,
4896         OpcodeStr, Dt, "$Vd, $Vm", "",
4897         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4898
4899 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4900 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4901 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4902 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
4903
4904 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4905 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4906 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4907 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
4908
4909 //   VREV32   : Vector Reverse elements within 32-bit words
4910
4911 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4912   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4913         (ins DPR:$Vm), IIC_VMOVD,
4914         OpcodeStr, Dt, "$Vd, $Vm", "",
4915         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4916 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4917   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4918         (ins QPR:$Vm), IIC_VMOVQ,
4919         OpcodeStr, Dt, "$Vd, $Vm", "",
4920         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4921
4922 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4923 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4924
4925 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4926 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4927
4928 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4929
4930 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4931   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4932         (ins DPR:$Vm), IIC_VMOVD,
4933         OpcodeStr, Dt, "$Vd, $Vm", "",
4934         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4935 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4936   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4937         (ins QPR:$Vm), IIC_VMOVQ,
4938         OpcodeStr, Dt, "$Vd, $Vm", "",
4939         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
4940
4941 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4942 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4943
4944 // Other Vector Shuffles.
4945
4946 //  Aligned extractions: really just dropping registers
4947
4948 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
4949       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
4950              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
4951
4952 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
4953
4954 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
4955
4956 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
4957
4958 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
4959
4960 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
4961
4962
4963 //   VEXT     : Vector Extract
4964
4965 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4966   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
4967         (ins DPR:$Vn, DPR:$Vm, i32imm:$index), NVExtFrm,
4968         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4969         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
4970                                       (Ty DPR:$Vm), imm:$index)))]> {
4971   bits<4> index;
4972   let Inst{11-8} = index{3-0};
4973 }
4974
4975 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4976   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
4977         (ins QPR:$Vn, QPR:$Vm, i32imm:$index), NVExtFrm,
4978         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4979         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
4980                                       (Ty QPR:$Vm), imm:$index)))]> {
4981   bits<4> index;
4982   let Inst{11-8} = index{3-0};
4983 }
4984
4985 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
4986   let Inst{11-8} = index{3-0};
4987 }
4988 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
4989   let Inst{11-9} = index{2-0};
4990   let Inst{8}    = 0b0;
4991 }
4992 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
4993   let Inst{11-10} = index{1-0};
4994   let Inst{9-8}    = 0b00;
4995 }
4996 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
4997                            (v2f32 DPR:$Vm),
4998                            (i32 imm:$index))),
4999           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
5000
5001 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
5002   let Inst{11-8} = index{3-0};
5003 }
5004 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
5005   let Inst{11-9} = index{2-0};
5006   let Inst{8}    = 0b0;
5007 }
5008 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
5009   let Inst{11-10} = index{1-0};
5010   let Inst{9-8}    = 0b00;
5011 }
5012 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
5013                            (v4f32 QPR:$Vm),
5014                            (i32 imm:$index))),
5015           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
5016
5017 //   VTRN     : Vector Transpose
5018
5019 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5020 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5021 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5022
5023 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5024 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5025 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5026
5027 //   VUZP     : Vector Unzip (Deinterleave)
5028
5029 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5030 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5031 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
5032
5033 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5034 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5035 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5036
5037 //   VZIP     : Vector Zip (Interleave)
5038
5039 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5040 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5041 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
5042
5043 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5044 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5045 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5046
5047 // Vector Table Lookup and Table Extension.
5048
5049 //   VTBL     : Vector Table Lookup
5050 let DecoderMethod = "DecodeTBLInstruction" in {
5051 def  VTBL1
5052   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5053         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5054         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5055         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5056 let hasExtraSrcRegAllocReq = 1 in {
5057 def  VTBL2
5058   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5059         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5060         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
5061 def  VTBL3
5062   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5063         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5064         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
5065 def  VTBL4
5066   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5067         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
5068         NVTBLFrm, IIC_VTB4,
5069         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
5070 } // hasExtraSrcRegAllocReq = 1
5071
5072 def  VTBL2Pseudo
5073   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
5074 def  VTBL3Pseudo
5075   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5076 def  VTBL4Pseudo
5077   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5078
5079 //   VTBX     : Vector Table Extension
5080 def  VTBX1
5081   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5082         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5083         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5084         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5085                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5086 let hasExtraSrcRegAllocReq = 1 in {
5087 def  VTBX2
5088   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5089         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5090         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
5091 def  VTBX3
5092   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5093         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
5094         NVTBLFrm, IIC_VTBX3,
5095         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
5096         "$orig = $Vd", []>;
5097 def  VTBX4
5098   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
5099         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5100         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
5101         "$orig = $Vd", []>;
5102 } // hasExtraSrcRegAllocReq = 1
5103
5104 def  VTBX2Pseudo
5105   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
5106                 IIC_VTBX2, "$orig = $dst", []>;
5107 def  VTBX3Pseudo
5108   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5109                 IIC_VTBX3, "$orig = $dst", []>;
5110 def  VTBX4Pseudo
5111   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5112                 IIC_VTBX4, "$orig = $dst", []>;
5113 } // DecoderMethod = "DecodeTBLInstruction"
5114
5115 //===----------------------------------------------------------------------===//
5116 // NEON instructions for single-precision FP math
5117 //===----------------------------------------------------------------------===//
5118
5119 class N2VSPat<SDNode OpNode, NeonI Inst>
5120   : NEONFPPat<(f32 (OpNode SPR:$a)),
5121               (EXTRACT_SUBREG
5122                (v2f32 (COPY_TO_REGCLASS (Inst
5123                 (INSERT_SUBREG
5124                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5125                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5126
5127 class N3VSPat<SDNode OpNode, NeonI Inst>
5128   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5129               (EXTRACT_SUBREG
5130                (v2f32 (COPY_TO_REGCLASS (Inst
5131                 (INSERT_SUBREG
5132                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5133                  SPR:$a, ssub_0),
5134                 (INSERT_SUBREG
5135                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5136                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5137
5138 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5139   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5140               (EXTRACT_SUBREG
5141                (v2f32 (COPY_TO_REGCLASS (Inst
5142                 (INSERT_SUBREG
5143                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5144                  SPR:$acc, ssub_0),
5145                 (INSERT_SUBREG
5146                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5147                  SPR:$a, ssub_0),
5148                 (INSERT_SUBREG
5149                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5150                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5151
5152 def : N3VSPat<fadd, VADDfd>;
5153 def : N3VSPat<fsub, VSUBfd>;
5154 def : N3VSPat<fmul, VMULfd>;
5155 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5156       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5157 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5158       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5159 def : N2VSPat<fabs, VABSfd>;
5160 def : N2VSPat<fneg, VNEGfd>;
5161 def : N3VSPat<NEONfmax, VMAXfd>;
5162 def : N3VSPat<NEONfmin, VMINfd>;
5163 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5164 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5165 def : N2VSPat<arm_sitof, VCVTs2fd>;
5166 def : N2VSPat<arm_uitof, VCVTu2fd>;
5167
5168 //===----------------------------------------------------------------------===//
5169 // Non-Instruction Patterns
5170 //===----------------------------------------------------------------------===//
5171
5172 // bit_convert
5173 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5174 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5175 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5176 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5177 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5178 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5179 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5180 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5181 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5182 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5183 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5184 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5185 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5186 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5187 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5188 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5189 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5190 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5191 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5192 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5193 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5194 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5195 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5196 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5197 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5198 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5199 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5200 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5201 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5202 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5203
5204 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5205 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5206 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5207 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5208 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5209 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5210 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5211 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5212 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5213 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5214 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5215 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5216 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5217 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5218 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5219 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5220 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5221 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5222 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5223 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5224 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5225 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5226 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5227 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5228 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5229 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5230 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5231 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5232 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5233 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
5234
5235
5236 //===----------------------------------------------------------------------===//
5237 // Assembler aliases
5238 //
5239
5240 // VAND/VEOR/VORR accept but do not require a type suffix.
5241 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5242                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5243 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5244                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5245 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5246                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5247 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5248                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5249 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5250                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5251 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5252                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5253
5254 // VLD1 requires a size suffix, but also accepts type specific variants.
5255 // Load one D register.
5256 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5257                           (VLD1d8 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5258 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5259                           (VLD1d16 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5260 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5261                           (VLD1d32 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5262 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5263                           (VLD1d64 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5264 //        with writeback, fixed stride
5265 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5266           (VLD1d8wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5267 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5268           (VLD1d16wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5269 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5270           (VLD1d32wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5271 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5272           (VLD1d64wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5273 //        with writeback, register stride
5274 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5275           (VLD1d8wb_register  VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5276                               rGPR:$Rm, pred:$p)>;
5277 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5278           (VLD1d16wb_register VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5279                               rGPR:$Rm, pred:$p)>;
5280 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5281           (VLD1d32wb_register VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5282                               rGPR:$Rm, pred:$p)>;
5283 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5284           (VLD1d64wb_register VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5285                               rGPR:$Rm, pred:$p)>;
5286
5287 // Load two D registers.
5288 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5289                           (VLD1q8 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5290 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5291                           (VLD1q16 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5292 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5293                           (VLD1q32 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5294 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5295                           (VLD1q64 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5296 //        with writeback, fixed stride
5297 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5298           (VLD1q8wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5299 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5300           (VLD1q16wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5301 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5302           (VLD1q32wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5303 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5304           (VLD1q64wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5305 //        with writeback, register stride
5306 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5307           (VLD1q8wb_register  VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5308                               rGPR:$Rm, pred:$p)>;
5309 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5310           (VLD1q16wb_register VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5311                               rGPR:$Rm, pred:$p)>;
5312 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5313           (VLD1q32wb_register VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5314                               rGPR:$Rm, pred:$p)>;
5315 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5316           (VLD1q64wb_register VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5317                               rGPR:$Rm, pred:$p)>;
5318
5319 // Load three D registers.
5320 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5321                           (VLD1d8T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5322 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5323                           (VLD1d16T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5324 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5325                           (VLD1d32T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5326 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5327                           (VLD1d64T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5328 //        with writeback, fixed stride
5329 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5330                           (VLD1d8Twb_fixed VecListThreeD:$Vd, zero_reg,
5331                                            addrmode6:$Rn, pred:$p)>;
5332 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5333                           (VLD1d16Twb_fixed VecListThreeD:$Vd, zero_reg,
5334                                             addrmode6:$Rn, pred:$p)>;
5335 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5336                           (VLD1d32Twb_fixed VecListThreeD:$Vd, zero_reg,
5337                                             addrmode6:$Rn, pred:$p)>;
5338 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5339                           (VLD1d64Twb_fixed VecListThreeD:$Vd, zero_reg,
5340                                             addrmode6:$Rn, pred:$p)>;
5341 //        with writeback, register stride
5342 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5343                         (VLD1d8Twb_register VecListThreeD:$Vd, zero_reg,
5344                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5345 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5346                         (VLD1d16Twb_register VecListThreeD:$Vd, zero_reg,
5347                                              addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5348 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5349                         (VLD1d32Twb_register VecListThreeD:$Vd, zero_reg,
5350                                              addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5351 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5352                         (VLD1d64Twb_register VecListThreeD:$Vd, zero_reg,
5353                                              addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5354
5355
5356 // Load four D registers.
5357 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5358                           (VLD1d8Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5359 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5360                           (VLD1d16Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5361 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5362                           (VLD1d32Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5363 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5364                           (VLD1d64Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5365 //        with writeback, fixed stride
5366 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5367                           (VLD1d8Qwb_fixed VecListFourD:$Vd, zero_reg,
5368                                            addrmode6:$Rn, pred:$p)>;
5369 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5370                           (VLD1d16Qwb_fixed VecListFourD:$Vd, zero_reg,
5371                                             addrmode6:$Rn, pred:$p)>;
5372 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5373                           (VLD1d32Qwb_fixed VecListFourD:$Vd, zero_reg,
5374                                             addrmode6:$Rn, pred:$p)>;
5375 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5376                           (VLD1d64Qwb_fixed VecListFourD:$Vd, zero_reg,
5377                                             addrmode6:$Rn, pred:$p)>;
5378 //        with writeback, register stride
5379 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5380                        (VLD1d8Qwb_register VecListFourD:$Vd, zero_reg,
5381                                            addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5382 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5383                        (VLD1d16Qwb_register VecListFourD:$Vd, zero_reg,
5384                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5385 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5386                        (VLD1d32Qwb_register VecListFourD:$Vd, zero_reg,
5387                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5388 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5389                        (VLD1d64Qwb_register VecListFourD:$Vd, zero_reg,
5390                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5391
5392 // VST1 requires a size suffix, but also accepts type specific variants.
5393 // Store one D register.
5394 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5395                           (VST1d8 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5396 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5397                           (VST1d16 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5398 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5399                           (VST1d32 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5400 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5401                           (VST1d64 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5402 //        with writeback, fixed stride
5403 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5404           (VST1d8wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5405 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5406           (VST1d16wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5407 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5408           (VST1d32wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5409 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5410           (VST1d64wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5411 //        with writeback, register stride
5412 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5413           (VST1d8wb_register  zero_reg, addrmode6:$Rn, rGPR:$Rm,
5414                               VecListOneD:$Vd, pred:$p)>;
5415 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5416           (VST1d16wb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5417                               VecListOneD:$Vd, pred:$p)>;
5418 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5419           (VST1d32wb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5420                               VecListOneD:$Vd, pred:$p)>;
5421 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5422           (VST1d64wb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5423                               VecListOneD:$Vd, pred:$p)>;
5424
5425 // Store two D registers.
5426 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5427                           (VST1q8 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5428 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5429                           (VST1q16 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5430 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5431                           (VST1q32 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5432 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5433                           (VST1q64 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5434 //        with writeback, fixed stride
5435 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5436           (VST1q8wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5437 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5438           (VST1q16wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5439 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5440           (VST1q32wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5441 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5442           (VST1q64wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5443 //        with writeback, register stride
5444 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5445           (VST1q8wb_register  zero_reg, addrmode6:$Rn,
5446                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5447 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5448           (VST1q16wb_register zero_reg, addrmode6:$Rn,
5449                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5450 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5451           (VST1q32wb_register zero_reg, addrmode6:$Rn,
5452                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5453 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5454           (VST1q64wb_register zero_reg, addrmode6:$Rn,
5455                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5456
5457 // Load three D registers.
5458 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5459                           (VST1d8T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5460 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5461                           (VST1d16T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5462 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5463                           (VST1d32T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5464 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5465                           (VST1d64T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5466 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5467         (VST1d8Twb_fixed zero_reg, addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5468 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5469         (VST1d16Twb_fixed zero_reg, addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5470 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5471         (VST1d32Twb_fixed zero_reg, addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5472 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5473         (VST1d64Twb_fixed zero_reg, addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5474 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5475         (VST1d8Twb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5476                             VecListThreeD:$Vd, pred:$p)>;
5477 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5478         (VST1d16Twb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5479                              VecListThreeD:$Vd, pred:$p)>;
5480 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5481         (VST1d32Twb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5482                              VecListThreeD:$Vd, pred:$p)>;
5483 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5484         (VST1d64Twb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5485                              VecListThreeD:$Vd, pred:$p)>;
5486
5487 // Load four D registers.
5488 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5489                           (VST1d8Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5490 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5491                           (VST1d16Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5492 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5493                           (VST1d32Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5494 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5495                           (VST1d64Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5496 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5497         (VST1d8Qwb_fixed zero_reg, addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5498 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5499         (VST1d16Qwb_fixed zero_reg, addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5500 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5501         (VST1d32Qwb_fixed zero_reg, addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5502 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5503         (VST1d64Qwb_fixed zero_reg, addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5504 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5505         (VST1d8Qwb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5506                             VecListFourD:$Vd, pred:$p)>;
5507 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5508         (VST1d16Qwb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5509                              VecListFourD:$Vd, pred:$p)>;
5510 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5511         (VST1d32Qwb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5512                              VecListFourD:$Vd, pred:$p)>;
5513 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5514         (VST1d64Qwb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5515                              VecListFourD:$Vd, pred:$p)>;
5516
5517
5518 // VTRN instructions data type suffix aliases for more-specific types.
5519 defm : VFPDT8ReqInstAlias <"vtrn${p}", "$Dd, $Dm",
5520                           (VTRNd8 DPR:$Dd, DPR:$Dm, pred:$p)>;
5521 defm : VFPDT16ReqInstAlias<"vtrn${p}", "$Dd, $Dm",
5522                           (VTRNd16 DPR:$Dd, DPR:$Dm, pred:$p)>;
5523 defm : VFPDT32ReqInstAlias<"vtrn${p}", "$Dd, $Dm",
5524                           (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
5525
5526 defm : VFPDT8ReqInstAlias <"vtrn${p}", "$Qd, $Qm",
5527                           (VTRNq8 QPR:$Qd, QPR:$Qm, pred:$p)>;
5528 defm : VFPDT16ReqInstAlias<"vtrn${p}", "$Qd, $Qm",
5529                           (VTRNq16 QPR:$Qd, QPR:$Qm, pred:$p)>;
5530 defm : VFPDT32ReqInstAlias<"vtrn${p}", "$Qd, $Qm",
5531                           (VTRNq32 QPR:$Qd, QPR:$Qm, pred:$p)>;