lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  69
  70 // VDUPLANE can produce a quad-register result from a double-register source,
  71 // so the result is not constrained to match the source.
  72 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  73                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  74                                                 SDTCisVT<2, i32>]>>;
  75
  76 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  77                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  78 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  79
  80 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  81 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  82 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  83 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  84
  85 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  86                                          SDTCisSameAs<0, 2>,
  87                                          SDTCisSameAs<0, 3>]>;
  88 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  89 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  90 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  91
  92 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
  93                                          SDTCisSameAs<0, 2>]>;
  94 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
  95 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
  96
  97 //===----------------------------------------------------------------------===//
  98 // NEON operand definitions
  99 //===----------------------------------------------------------------------===//
 100
 101 def h8imm  : Operand<i8> {
 102   let PrintMethod = "printHex8ImmOperand";
 103 }
 104 def h16imm : Operand<i16> {
 105   let PrintMethod = "printHex16ImmOperand";
 106 }
 107 def h32imm : Operand<i32> {
 108   let PrintMethod = "printHex32ImmOperand";
 109 }
 110 def h64imm : Operand<i64> {
 111   let PrintMethod = "printHex64ImmOperand";
 112 }
 113
 114 //===----------------------------------------------------------------------===//
 115 // NEON load / store instructions
 116 //===----------------------------------------------------------------------===//
 117
 118 // Use vldmia to load a Q register as a D register pair.
 119 def VLDRQ : NI4<(outs QPR:$dst), (ins addrmode4:$addr), IIC_fpLoadm,
 120                 "vldmia", "$addr, ${dst:dregpair}",
 121                 [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]> {
 122   let Inst{27-25} = 0b110;
 123   let Inst{24}    = 0; // P bit
 124   let Inst{23}    = 1; // U bit
 125   let Inst{20}    = 1;
 126   let Inst{11-8}  = 0b1011;
 127 }
 128
 129 // Use vstmia to store a Q register as a D register pair.
 130 def VSTRQ : NI4<(outs), (ins QPR:$src, addrmode4:$addr), IIC_fpStorem,
 131                 "vstmia", "$addr, ${src:dregpair}",
 132                 [(store (v2f64 QPR:$src), addrmode4:$addr)]> {
 133   let Inst{27-25} = 0b110;
 134   let Inst{24}    = 0; // P bit
 135   let Inst{23}    = 1; // U bit
 136   let Inst{20}    = 0;
 137   let Inst{11-8}  = 0b1011;
 138 }
 139
 140 //   VLD1     : Vector Load (multiple single elements)
 141 class VLD1D<bits<4> op7_4, string Dt, ValueType Ty>
 142   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 143           "vld1", Dt, "\\{$dst\\}, $addr", "",
 144           [(set DPR:$dst, (Ty (int_arm_neon_vld1 addrmode6:$addr)))]>;
 145 class VLD1Q<bits<4> op7_4, string Dt, ValueType Ty>
 146   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 147           "vld1", Dt, "${dst:dregpair}, $addr", "",
 148           [(set QPR:$dst, (Ty (int_arm_neon_vld1 addrmode6:$addr)))]>;
 149
 150 def  VLD1d8   : VLD1D<0b0000, "8",  v8i8>;
 151 def  VLD1d16  : VLD1D<0b0100, "16", v4i16>;
 152 def  VLD1d32  : VLD1D<0b1000, "32", v2i32>;
 153 def  VLD1df   : VLD1D<0b1000, "32", v2f32>;
 154 def  VLD1d64  : VLD1D<0b1100, "64", v1i64>;
 155
 156 def  VLD1q8   : VLD1Q<0b0000, "8",  v16i8>;
 157 def  VLD1q16  : VLD1Q<0b0100, "16", v8i16>;
 158 def  VLD1q32  : VLD1Q<0b1000, "32", v4i32>;
 159 def  VLD1qf   : VLD1Q<0b1000, "32", v4f32>;
 160 def  VLD1q64  : VLD1Q<0b1100, "64", v2i64>;
 161
 162 let mayLoad = 1 in {
 163
 164 // ...with address register writeback:
 165 class VLD1DWB<bits<4> op7_4, string Dt>
 166   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst, GPR:$wb),
 167           (ins addrmode6:$addr), IIC_VLD1,
 168           "vld1", Dt, "\\{$dst\\}, $addr",
 169           "$addr.addr = $wb", []>;
 170 class VLD1QWB<bits<4> op7_4, string Dt>
 171   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst, GPR:$wb),
 172           (ins addrmode6:$addr), IIC_VLD1,
 173           "vld1", Dt, "${dst:dregpair}, $addr",
 174           "$addr.addr = $wb", []>;
 175
 176 def VLD1d8_UPD  : VLD1DWB<0b0000, "8">;
 177 def VLD1d16_UPD : VLD1DWB<0b0100, "16">;
 178 def VLD1d32_UPD : VLD1DWB<0b1000, "32">;
 179 def VLD1d64_UPD : VLD1DWB<0b1100, "64">;
 180
 181 def VLD1q8_UPD  : VLD1QWB<0b0000, "8">;
 182 def VLD1q16_UPD : VLD1QWB<0b0100, "16">;
 183 def VLD1q32_UPD : VLD1QWB<0b1000, "32">;
 184 def VLD1q64_UPD : VLD1QWB<0b1100, "64">;
 185 } // mayLoad = 1
 186
 187 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 188
 189 // These (dreg triple/quadruple) are for disassembly only.
 190 class VLD1D3<bits<4> op7_4, string Dt>
 191   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 192           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 193           "\\{$dst1, $dst2, $dst3\\}, $addr", "",
 194           [/* For disassembly only; pattern left blank */]>;
 195 class VLD1D4<bits<4> op7_4, string Dt>
 196   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 197           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 198           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "",
 199           [/* For disassembly only; pattern left blank */]>;
 200
 201 def  VLD1d8T  : VLD1D3<0b0000, "8">;
 202 def  VLD1d16T : VLD1D3<0b0100, "16">;
 203 def  VLD1d32T : VLD1D3<0b1000, "32">;
 204 //   VLD1d64T : implemented as VLD3d64
 205
 206 def  VLD1d8Q  : VLD1D4<0b0000, "8">;
 207 def  VLD1d16Q : VLD1D4<0b0100, "16">;
 208 def  VLD1d32Q : VLD1D4<0b1000, "32">;
 209 //   VLD1d64Q : implemented as VLD4d64
 210
 211 // ...with address register writeback:
 212 class VLD1D3WB<bits<4> op7_4, string Dt>
 213   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 214           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 215           "\\{$dst1, $dst2, $dst3\\}, $addr", "$addr.addr = $wb",
 216           [/* For disassembly only; pattern left blank */]>;
 217 class VLD1D4WB<bits<4> op7_4, string Dt>
 218   : NLdSt<0,0b10,0b0010,op7_4,
 219           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 220           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 221           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "$addr.addr = $wb",
 222           [/* For disassembly only; pattern left blank */]>;
 223
 224 def VLD1d8T_UPD  : VLD1D3WB<0b0000, "8">;
 225 def VLD1d16T_UPD : VLD1D3WB<0b0100, "16">;
 226 def VLD1d32T_UPD : VLD1D3WB<0b1000, "32">;
 227 //  VLD1d64T_UPD : implemented as VLD3d64_UPD
 228
 229 def VLD1d8Q_UPD  : VLD1D4WB<0b0000, "8">;
 230 def VLD1d16Q_UPD : VLD1D4WB<0b0100, "16">;
 231 def VLD1d32Q_UPD : VLD1D4WB<0b1000, "32">;
 232 //  VLD1d64Q_UPD : implemented as VLD4d64_UPD
 233
 234 //   VLD2     : Vector Load (multiple 2-element structures)
 235 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 236   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 237           (ins addrmode6:$addr), IIC_VLD2,
 238           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 239 class VLD2Q<bits<4> op7_4, string Dt>
 240   : NLdSt<0, 0b10, 0b0011, op7_4,
 241           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 242           (ins addrmode6:$addr), IIC_VLD2,
 243           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 244
 245 def  VLD2d8   : VLD2D<0b1000, 0b0000, "8">;
 246 def  VLD2d16  : VLD2D<0b1000, 0b0100, "16">;
 247 def  VLD2d32  : VLD2D<0b1000, 0b1000, "32">;
 248 def  VLD2d64  : NLdSt<0,0b10,0b1010,0b1100, (outs DPR:$dst1, DPR:$dst2),
 249                       (ins addrmode6:$addr), IIC_VLD1,
 250                       "vld1", "64", "\\{$dst1, $dst2\\}, $addr", "", []>;
 251
 252 def  VLD2q8   : VLD2Q<0b0000, "8">;
 253 def  VLD2q16  : VLD2Q<0b0100, "16">;
 254 def  VLD2q32  : VLD2Q<0b1000, "32">;
 255
 256 // ...with address register writeback:
 257 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 258   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 259           (ins addrmode6:$addr), IIC_VLD2,
 260           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr",
 261           "$addr.addr = $wb", []>;
 262 class VLD2QWB<bits<4> op7_4, string Dt>
 263   : NLdSt<0, 0b10, 0b0011, op7_4,
 264           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 265           (ins addrmode6:$addr), IIC_VLD2,
 266           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 267           "$addr.addr = $wb", []>;
 268
 269 def VLD2d8_UPD  : VLD2DWB<0b1000, 0b0000, "8">;
 270 def VLD2d16_UPD : VLD2DWB<0b1000, 0b0100, "16">;
 271 def VLD2d32_UPD : VLD2DWB<0b1000, 0b1000, "32">;
 272 def VLD2d64_UPD : NLdSt<0,0b10,0b1010,0b1100,
 273                         (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 274                         (ins addrmode6:$addr), IIC_VLD1,
 275                         "vld1", "64", "\\{$dst1, $dst2\\}, $addr",
 276                         "$addr.addr = $wb", []>;
 277
 278 def VLD2q8_UPD  : VLD2QWB<0b0000, "8">;
 279 def VLD2q16_UPD : VLD2QWB<0b0100, "16">;
 280 def VLD2q32_UPD : VLD2QWB<0b1000, "32">;
 281
 282 // ...with double-spaced registers (for disassembly only):
 283 def VLD2b8      : VLD2D<0b1001, 0b0000, "8">;
 284 def VLD2b16     : VLD2D<0b1001, 0b0100, "16">;
 285 def VLD2b32     : VLD2D<0b1001, 0b1000, "32">;
 286 def VLD2b8_UPD  : VLD2DWB<0b1001, 0b0000, "8">;
 287 def VLD2b16_UPD : VLD2DWB<0b1001, 0b0100, "16">;
 288 def VLD2b32_UPD : VLD2DWB<0b1001, 0b1000, "32">;
 289
 290 //   VLD3     : Vector Load (multiple 3-element structures)
 291 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 292   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 293           (ins addrmode6:$addr), IIC_VLD3,
 294           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 295
 296 def  VLD3d8   : VLD3D<0b0100, 0b0000, "8">;
 297 def  VLD3d16  : VLD3D<0b0100, 0b0100, "16">;
 298 def  VLD3d32  : VLD3D<0b0100, 0b1000, "32">;
 299 def  VLD3d64  : NLdSt<0,0b10,0b0110,0b1100,
 300                       (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 301                       (ins addrmode6:$addr), IIC_VLD1,
 302                       "vld1", "64", "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 303
 304 // ...with address register writeback:
 305 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 306   : NLdSt<0, 0b10, op11_8, op7_4,
 307           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 308           (ins addrmode6:$addr), IIC_VLD3,
 309           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr",
 310           "$addr.addr = $wb", []>;
 311
 312 def VLD3d8_UPD  : VLD3DWB<0b0100, 0b0000, "8">;
 313 def VLD3d16_UPD : VLD3DWB<0b0100, 0b0100, "16">;
 314 def VLD3d32_UPD : VLD3DWB<0b0100, 0b1000, "32">;
 315 def VLD3d64_UPD : NLdSt<0,0b10,0b0110,0b1100,
 316                         (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 317                         (ins addrmode6:$addr), IIC_VLD1,
 318                         "vld1", "64", "\\{$dst1, $dst2, $dst3\\}, $addr",
 319                         "$addr.addr = $wb", []>;
 320
 321 // ...with double-spaced registers (non-updating versions for disassembly only):
 322 def VLD3q8      : VLD3D<0b0101, 0b0000, "8">;
 323 def VLD3q16     : VLD3D<0b0101, 0b0100, "16">;
 324 def VLD3q32     : VLD3D<0b0101, 0b1000, "32">;
 325 def VLD3q8_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 326 def VLD3q16_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 327 def VLD3q32_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 328
 329 // ...alternate versions to be allocated odd register numbers:
 330 def VLD3q8odd_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 331 def VLD3q16odd_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 332 def VLD3q32odd_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 333
 334 //   VLD4     : Vector Load (multiple 4-element structures)
 335 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 336   : NLdSt<0, 0b10, op11_8, op7_4,
 337           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 338           (ins addrmode6:$addr), IIC_VLD4,
 339           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 340
 341 def  VLD4d8   : VLD4D<0b0000, 0b0000, "8">;
 342 def  VLD4d16  : VLD4D<0b0000, 0b0100, "16">;
 343 def  VLD4d32  : VLD4D<0b0000, 0b1000, "32">;
 344 def  VLD4d64  : NLdSt<0,0b10,0b0010,0b1100,
 345                       (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 346                       (ins addrmode6:$addr), IIC_VLD1,
 347                       "vld1", "64", "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 348                       "", []>;
 349
 350 // ...with address register writeback:
 351 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 352   : NLdSt<0, 0b10, op11_8, op7_4,
 353           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 354           (ins addrmode6:$addr), IIC_VLD4,
 355           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 356           "$addr.addr = $wb", []>;
 357
 358 def VLD4d8_UPD  : VLD4DWB<0b0000, 0b0000, "8">;
 359 def VLD4d16_UPD : VLD4DWB<0b0000, 0b0100, "16">;
 360 def VLD4d32_UPD : VLD4DWB<0b0000, 0b1000, "32">;
 361 def VLD4d64_UPD : NLdSt<0,0b10,0b0010,0b1100,
 362                         (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4,
 363                          GPR:$wb),
 364                         (ins addrmode6:$addr), IIC_VLD1,
 365                         "vld1", "64",
 366                         "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr",
 367                         "$addr.addr = $wb", []>;
 368
 369 // ...with double-spaced registers (non-updating versions for disassembly only):
 370 def VLD4q8      : VLD4D<0b0001, 0b0000, "8">;
 371 def VLD4q16     : VLD4D<0b0001, 0b0100, "16">;
 372 def VLD4q32     : VLD4D<0b0001, 0b1000, "32">;
 373 def VLD4q8_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 374 def VLD4q16_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 375 def VLD4q32_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 376
 377 // ...alternate versions to be allocated odd register numbers:
 378 def VLD4q8odd_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 379 def VLD4q16odd_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 380 def VLD4q32odd_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 381
 382 //   VLD1LN   : Vector Load (single element to one lane)
 383 //   FIXME: Not yet implemented.
 384
 385 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 386 class VLD2LN<bits<4> op11_8, string Dt>
 387   : NLdSt<1, 0b10, op11_8, {?,?,?,?}, (outs DPR:$dst1, DPR:$dst2),
 388           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 389           IIC_VLD2, "vld2", Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 390           "$src1 = $dst1, $src2 = $dst2", []>;
 391
 392 def VLD2LNd8  : VLD2LN<0b0001, "8">;
 393 def VLD2LNd16 : VLD2LN<0b0101, "16"> { let Inst{5} = 0; }
 394 def VLD2LNd32 : VLD2LN<0b1001, "32"> { let Inst{6} = 0; }
 395
 396 // ...with double-spaced registers:
 397 def VLD2LNq16 : VLD2LN<0b0101, "16"> { let Inst{5} = 1; }
 398 def VLD2LNq32 : VLD2LN<0b1001, "32"> { let Inst{6} = 1; }
 399
 400 // ...alternate versions to be allocated odd register numbers:
 401 def VLD2LNq16odd : VLD2LN<0b0101, "16"> { let Inst{5} = 1; }
 402 def VLD2LNq32odd : VLD2LN<0b1001, "32"> { let Inst{6} = 1; }
 403
 404 // ...with address register writeback:
 405 class VLD2LNWB<bits<4> op11_8, string Dt>
 406   : NLdSt<1, 0b10, op11_8, {?,?,?,?}, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 407           (ins addrmode6:$addr,
 408            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2, "vld2", Dt,
 409           "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 410           "$src1 = $dst1, $src2 = $dst2, $addr.addr = $wb", []>;
 411
 412 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, "8">;
 413 def VLD2LNd16_UPD : VLD2LNWB<0b0101, "16"> { let Inst{5} = 0; }
 414 def VLD2LNd32_UPD : VLD2LNWB<0b1001, "32"> { let Inst{6} = 0; }
 415
 416 def VLD2LNq16_UPD : VLD2LNWB<0b0101, "16"> { let Inst{5} = 1; }
 417 def VLD2LNq32_UPD : VLD2LNWB<0b1001, "32"> { let Inst{6} = 1; }
 418
 419 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 420 class VLD3LN<bits<4> op11_8, string Dt>
 421   : NLdSt<1, 0b10, op11_8, {?,?,?,?}, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 422           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 423           nohash_imm:$lane), IIC_VLD3, "vld3", Dt,
 424           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 425           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 426
 427 def VLD3LNd8  : VLD3LN<0b0010, "8"> { let Inst{4} = 0; }
 428 def VLD3LNd16 : VLD3LN<0b0110, "16"> { let Inst{5-4} = 0b00; }
 429 def VLD3LNd32 : VLD3LN<0b1010, "32"> { let Inst{6-4} = 0b000; }
 430
 431 // ...with double-spaced registers:
 432 def VLD3LNq16 : VLD3LN<0b0110, "16"> { let Inst{5-4} = 0b10; }
 433 def VLD3LNq32 : VLD3LN<0b1010, "32"> { let Inst{6-4} = 0b100; }
 434
 435 // ...alternate versions to be allocated odd register numbers:
 436 def VLD3LNq16odd : VLD3LN<0b0110, "16"> { let Inst{5-4} = 0b10; }
 437 def VLD3LNq32odd : VLD3LN<0b1010, "32"> { let Inst{6-4} = 0b100; }
 438
 439 // ...with address register writeback:
 440 class VLD3LNWB<bits<4> op11_8, string Dt>
 441   : NLdSt<1, 0b10, op11_8, {?,?,?,?},
 442           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 443           (ins addrmode6:$addr,
 444            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 445           IIC_VLD3, "vld3", Dt,
 446           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 447           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $addr.addr = $wb",
 448           []>;
 449
 450 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, "8"> { let Inst{4} = 0; }
 451 def VLD3LNd16_UPD : VLD3LNWB<0b0110, "16"> { let Inst{5-4} = 0b00; }
 452 def VLD3LNd32_UPD : VLD3LNWB<0b1010, "32"> { let Inst{6-4} = 0b000; }
 453
 454 def VLD3LNq16_UPD : VLD3LNWB<0b0110, "16"> { let Inst{5-4} = 0b10; }
 455 def VLD3LNq32_UPD : VLD3LNWB<0b1010, "32"> { let Inst{6-4} = 0b100; }
 456
 457 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 458 class VLD4LN<bits<4> op11_8, string Dt>
 459   : NLdSt<1, 0b10, op11_8, {?,?,?,?},
 460           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 461           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 462           nohash_imm:$lane), IIC_VLD4, "vld4", Dt,
 463           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 464           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 465
 466 def VLD4LNd8  : VLD4LN<0b0011, "8">;
 467 def VLD4LNd16 : VLD4LN<0b0111, "16"> { let Inst{5} = 0; }
 468 def VLD4LNd32 : VLD4LN<0b1011, "32"> { let Inst{6} = 0; }
 469
 470 // ...with double-spaced registers:
 471 def VLD4LNq16 : VLD4LN<0b0111, "16"> { let Inst{5} = 1; }
 472 def VLD4LNq32 : VLD4LN<0b1011, "32"> { let Inst{6} = 1; }
 473
 474 // ...alternate versions to be allocated odd register numbers:
 475 def VLD4LNq16odd : VLD4LN<0b0111, "16"> { let Inst{5} = 1; }
 476 def VLD4LNq32odd : VLD4LN<0b1011, "32"> { let Inst{6} = 1; }
 477
 478 // ...with address register writeback:
 479 class VLD4LNWB<bits<4> op11_8, string Dt>
 480   : NLdSt<1, 0b10, op11_8, {?,?,?,?},
 481           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 482           (ins addrmode6:$addr,
 483            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 484           IIC_VLD4, "vld4", Dt,
 485 "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 486 "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $addr.addr = $wb",
 487           []>;
 488
 489 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, "8">;
 490 def VLD4LNd16_UPD : VLD4LNWB<0b0111, "16"> { let Inst{5} = 0; }
 491 def VLD4LNd32_UPD : VLD4LNWB<0b1011, "32"> { let Inst{6} = 0; }
 492
 493 def VLD4LNq16_UPD : VLD4LNWB<0b0111, "16"> { let Inst{5} = 1; }
 494 def VLD4LNq32_UPD : VLD4LNWB<0b1011, "32"> { let Inst{6} = 1; }
 495
 496 //   VLD1DUP  : Vector Load (single element to all lanes)
 497 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 498 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 499 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 500 //   FIXME: Not yet implemented.
 501 } // mayLoad = 1, hasExtraDefRegAllocReq = 1
 502
 503 //   VST1     : Vector Store (multiple single elements)
 504 class VST1D<bits<4> op7_4, string Dt, ValueType Ty>
 505   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 506           "vst1", Dt, "\\{$src\\}, $addr", "",
 507           [(int_arm_neon_vst1 addrmode6:$addr, (Ty DPR:$src))]>;
 508 class VST1Q<bits<4> op7_4, string Dt, ValueType Ty>
 509   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$addr, QPR:$src), IIC_VST,
 510           "vst1", Dt, "${src:dregpair}, $addr", "",
 511           [(int_arm_neon_vst1 addrmode6:$addr, (Ty QPR:$src))]>;
 512
 513 let hasExtraSrcRegAllocReq = 1 in {
 514 def  VST1d8   : VST1D<0b0000, "8",  v8i8>;
 515 def  VST1d16  : VST1D<0b0100, "16", v4i16>;
 516 def  VST1d32  : VST1D<0b1000, "32", v2i32>;
 517 def  VST1df   : VST1D<0b1000, "32", v2f32>;
 518 def  VST1d64  : VST1D<0b1100, "64", v1i64>;
 519
 520 def  VST1q8   : VST1Q<0b0000, "8",  v16i8>;
 521 def  VST1q16  : VST1Q<0b0100, "16", v8i16>;
 522 def  VST1q32  : VST1Q<0b1000, "32", v4i32>;
 523 def  VST1qf   : VST1Q<0b1000, "32", v4f32>;
 524 def  VST1q64  : VST1Q<0b1100, "64", v2i64>;
 525 } // hasExtraSrcRegAllocReq
 526
 527 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
 528
 529 // ...with address register writeback:
 530 class VST1DWB<bits<4> op7_4, string Dt>
 531   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 532           (ins addrmode6:$addr, DPR:$src), IIC_VST,
 533           "vst1", Dt, "\\{$src\\}, $addr", "$addr.addr = $wb", []>;
 534 class VST1QWB<bits<4> op7_4, string Dt>
 535   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 536           (ins addrmode6:$addr, QPR:$src), IIC_VST,
 537           "vst1", Dt, "${src:dregpair}, $addr", "$addr.addr = $wb", []>;
 538
 539 def VST1d8_UPD  : VST1DWB<0b0000, "8">;
 540 def VST1d16_UPD : VST1DWB<0b0100, "16">;
 541 def VST1d32_UPD : VST1DWB<0b1000, "32">;
 542 def VST1d64_UPD : VST1DWB<0b1100, "64">;
 543
 544 def VST1q8_UPD  : VST1QWB<0b0000, "8">;
 545 def VST1q16_UPD : VST1QWB<0b0100, "16">;
 546 def VST1q32_UPD : VST1QWB<0b1000, "32">;
 547 def VST1q64_UPD : VST1QWB<0b1100, "64">;
 548
 549 // These (dreg triple/quadruple) are for disassembly only.
 550 class VST1D3<bits<4> op7_4, string Dt>
 551   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 552           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 553           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "",
 554           [/* For disassembly only; pattern left blank */]>;
 555 class VST1D4<bits<4> op7_4, string Dt>
 556   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 557           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 558           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 559           [/* For disassembly only; pattern left blank */]>;
 560
 561 def  VST1d8T  : VST1D3<0b0000, "8">;
 562 def  VST1d16T : VST1D3<0b0100, "16">;
 563 def  VST1d32T : VST1D3<0b1000, "32">;
 564 //   VST1d64T : implemented as VST3d64
 565
 566 def  VST1d8Q  : VST1D4<0b0000, "8">;
 567 def  VST1d16Q : VST1D4<0b0100, "16">;
 568 def  VST1d32Q : VST1D4<0b1000, "32">;
 569 //   VST1d64Q : implemented as VST4d64
 570
 571 // ...with address register writeback:
 572 class VST1D3WB<bits<4> op7_4, string Dt>
 573   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 574           (ins addrmode6:$addr,
 575            DPR:$src1, DPR:$src2, DPR:$src3),
 576           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr",
 577           "$addr.addr = $wb",
 578           [/* For disassembly only; pattern left blank */]>;
 579 class VST1D4WB<bits<4> op7_4, string Dt>
 580   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 581           (ins addrmode6:$addr,
 582            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 583           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 584           "$addr.addr = $wb",
 585           [/* For disassembly only; pattern left blank */]>;
 586
 587 def VST1d8T_UPD  : VST1D3WB<0b0000, "8">;
 588 def VST1d16T_UPD : VST1D3WB<0b0100, "16">;
 589 def VST1d32T_UPD : VST1D3WB<0b1000, "32">;
 590 //  VST1d64T_UPD : implemented as VST3d64_UPD
 591
 592 def VST1d8Q_UPD  : VST1D4WB<0b0000, "8">;
 593 def VST1d16Q_UPD : VST1D4WB<0b0100, "16">;
 594 def VST1d32Q_UPD : VST1D4WB<0b1000, "32">;
 595 //  VST1d64Q_UPD : implemented as VST4d64_UPD
 596
 597 //   VST2     : Vector Store (multiple 2-element structures)
 598 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 599   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 600           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 601           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 602 class VST2Q<bits<4> op7_4, string Dt>
 603   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 604           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 605           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 606           "", []>;
 607
 608 def  VST2d8   : VST2D<0b1000, 0b0000, "8">;
 609 def  VST2d16  : VST2D<0b1000, 0b0100, "16">;
 610 def  VST2d32  : VST2D<0b1000, 0b1000, "32">;
 611 def  VST2d64  : NLdSt<0,0b00,0b1010,0b1100, (outs),
 612                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 613                       "vst1", "64", "\\{$src1, $src2\\}, $addr", "", []>;
 614
 615 def  VST2q8   : VST2Q<0b0000, "8">;
 616 def  VST2q16  : VST2Q<0b0100, "16">;
 617 def  VST2q32  : VST2Q<0b1000, "32">;
 618
 619 // ...with address register writeback:
 620 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 621   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 622           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 623           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr",
 624           "$addr.addr = $wb", []>;
 625 class VST2QWB<bits<4> op7_4, string Dt>
 626   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 627           (ins addrmode6:$addr,
 628            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 629           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 630           "$addr.addr = $wb", []>;
 631
 632 def VST2d8_UPD  : VST2DWB<0b1000, 0b0000, "8">;
 633 def VST2d16_UPD : VST2DWB<0b1000, 0b0100, "16">;
 634 def VST2d32_UPD : VST2DWB<0b1000, 0b1000, "32">;
 635 def VST2d64_UPD : NLdSt<0,0b00,0b1010,0b1100, (outs GPR:$wb),
 636                         (ins addrmode6:$addr,
 637                          DPR:$src1, DPR:$src2), IIC_VST,
 638                         "vst1", "64", "\\{$src1, $src2\\}, $addr",
 639                         "$addr.addr = $wb", []>;
 640
 641 def VST2q8_UPD  : VST2QWB<0b0000, "8">;
 642 def VST2q16_UPD : VST2QWB<0b0100, "16">;
 643 def VST2q32_UPD : VST2QWB<0b1000, "32">;
 644
 645 // ...with double-spaced registers (for disassembly only):
 646 def VST2b8      : VST2D<0b1001, 0b0000, "8">;
 647 def VST2b16     : VST2D<0b1001, 0b0100, "16">;
 648 def VST2b32     : VST2D<0b1001, 0b1000, "32">;
 649 def VST2b8_UPD  : VST2DWB<0b1001, 0b0000, "8">;
 650 def VST2b16_UPD : VST2DWB<0b1001, 0b0100, "16">;
 651 def VST2b32_UPD : VST2DWB<0b1001, 0b1000, "32">;
 652
 653 //   VST3     : Vector Store (multiple 3-element structures)
 654 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 655   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 656           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 657           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 658
 659 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
 660 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
 661 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
 662 def  VST3d64  : NLdSt<0,0b00,0b0110,0b1100, (outs),
 663                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 664                       IIC_VST,
 665                       "vst1", "64", "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 666
 667 // ...with address register writeback:
 668 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 669   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 670           (ins addrmode6:$addr,
 671            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 672           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr",
 673           "$addr.addr = $wb", []>;
 674
 675 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
 676 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
 677 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
 678 def VST3d64_UPD : NLdSt<0,0b00,0b0110,0b1100, (outs GPR:$wb),
 679                       (ins addrmode6:$addr,
 680                        DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 681                       "vst1", "64", "\\{$src1, $src2, $src3\\}, $addr",
 682                       "$addr.addr = $wb", []>;
 683
 684 // ...with double-spaced registers (non-updating versions for disassembly only):
 685 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
 686 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
 687 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
 688 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 689 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
 690 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
 691
 692 // ...alternate versions to be allocated odd register numbers:
 693 def VST3q8odd_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 694 def VST3q16odd_UPD : VST3DWB<0b0101, 0b0100, "16">;
 695 def VST3q32odd_UPD : VST3DWB<0b0101, 0b1000, "32">;
 696
 697 //   VST4     : Vector Store (multiple 4-element structures)
 698 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 699   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 700           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 701           IIC_VST, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 702           "", []>;
 703
 704 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
 705 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
 706 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
 707 def  VST4d64  : NLdSt<0,0b00,0b0010,0b1100, (outs),
 708                       (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 709                        DPR:$src4), IIC_VST,
 710                       "vst1", "64", "\\{$src1, $src2, $src3, $src4\\}, $addr",
 711                       "", []>;
 712
 713 // ...with address register writeback:
 714 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 715   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 716           (ins addrmode6:$addr,
 717            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST,
 718            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 719           "$addr.addr = $wb", []>;
 720
 721 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
 722 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
 723 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
 724 def VST4d64_UPD : NLdSt<0,0b00,0b0010,0b1100, (outs GPR:$wb),
 725                       (ins addrmode6:$addr,
 726                        DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST,
 727                       "vst1", "64",
 728                       "\\{$src1, $src2, $src3, $src4\\}, $addr",
 729                       "$addr.addr = $wb", []>;
 730
 731 // ...with double-spaced registers (non-updating versions for disassembly only):
 732 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
 733 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
 734 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
 735 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 736 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
 737 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
 738
 739 // ...alternate versions to be allocated odd register numbers:
 740 def VST4q8odd_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 741 def VST4q16odd_UPD : VST4DWB<0b0001, 0b0100, "16">;
 742 def VST4q32odd_UPD : VST4DWB<0b0001, 0b1000, "32">;
 743
 744 //   VST1LN   : Vector Store (single element from one lane)
 745 //   FIXME: Not yet implemented.
 746
 747 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 748 class VST2LN<bits<4> op11_8, string Dt>
 749   : NLdSt<1, 0b00, op11_8, {?,?,?,?}, (outs),
 750           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 751           IIC_VST, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 752           "", []>;
 753
 754 def VST2LNd8  : VST2LN<0b0001, "8">;
 755 def VST2LNd16 : VST2LN<0b0101, "16"> { let Inst{5} = 0; }
 756 def VST2LNd32 : VST2LN<0b1001, "32"> { let Inst{6} = 0; }
 757
 758 // ...with double-spaced registers:
 759 def VST2LNq16 : VST2LN<0b0101, "16"> { let Inst{5} = 1; }
 760 def VST2LNq32 : VST2LN<0b1001, "32"> { let Inst{6} = 1; }
 761
 762 // ...alternate versions to be allocated odd register numbers:
 763 def VST2LNq16odd : VST2LN<0b0101, "16"> { let Inst{5} = 1; }
 764 def VST2LNq32odd : VST2LN<0b1001, "32"> { let Inst{6} = 1; }
 765
 766 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 767 class VST3LN<bits<4> op11_8, string Dt>
 768   : NLdSt<1, 0b00, op11_8, {?,?,?,?}, (outs),
 769           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 770            nohash_imm:$lane), IIC_VST, "vst3", Dt,
 771           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 772
 773 def VST3LNd8  : VST3LN<0b0010, "8"> { let Inst{4} = 0; }
 774 def VST3LNd16 : VST3LN<0b0110, "16"> { let Inst{5-4} = 0b00; }
 775 def VST3LNd32 : VST3LN<0b1010, "32"> { let Inst{6-4} = 0b000; }
 776
 777 // ...with double-spaced registers:
 778 def VST3LNq16 : VST3LN<0b0110, "16"> { let Inst{5-4} = 0b10; }
 779 def VST3LNq32 : VST3LN<0b1010, "32"> { let Inst{6-4} = 0b100; }
 780
 781 // ...alternate versions to be allocated odd register numbers:
 782 def VST3LNq16odd : VST3LN<0b0110, "16"> { let Inst{5-4} = 0b10; }
 783 def VST3LNq32odd : VST3LN<0b1010, "32"> { let Inst{6-4} = 0b100; }
 784
 785 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 786 class VST4LN<bits<4> op11_8, string Dt>
 787   : NLdSt<1, 0b00, op11_8, {?,?,?,?}, (outs),
 788           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 789            nohash_imm:$lane), IIC_VST, "vst4", Dt,
 790           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
 791           "", []>;
 792
 793 def VST4LNd8  : VST4LN<0b0011, "8">;
 794 def VST4LNd16 : VST4LN<0b0111, "16"> { let Inst{5} = 0; }
 795 def VST4LNd32 : VST4LN<0b1011, "32"> { let Inst{6} = 0; }
 796
 797 // ...with double-spaced registers:
 798 def VST4LNq16 : VST4LN<0b0111, "16"> { let Inst{5} = 1; }
 799 def VST4LNq32 : VST4LN<0b1011, "32"> { let Inst{6} = 1; }
 800
 801 // ...alternate versions to be allocated odd register numbers:
 802 def VST4LNq16odd : VST4LN<0b0111, "16"> { let Inst{5} = 1; }
 803 def VST4LNq32odd : VST4LN<0b1011, "32"> { let Inst{6} = 1; }
 804
 805 } // mayStore = 1, hasExtraSrcRegAllocReq = 1
 806
 807
 808 //===----------------------------------------------------------------------===//
 809 // NEON pattern fragments
 810 //===----------------------------------------------------------------------===//
 811
 812 // Extract D sub-registers of Q registers.
 813 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 814 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 815   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 816 }]>;
 817 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 818   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 819 }]>;
 820 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 821   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 822 }]>;
 823 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 824   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 825 }]>;
 826 def DSubReg_f64_other_reg : SDNodeXForm<imm, [{
 827   return CurDAG->getTargetConstant(5 + (1 - N->getZExtValue()), MVT::i32);
 828 }]>;
 829
 830 // Extract S sub-registers of Q/D registers.
 831 // (arm_ssubreg_0 is 1; arm_ssubreg_1 is 2; etc.)
 832 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 833   return CurDAG->getTargetConstant(1 + N->getZExtValue(), MVT::i32);
 834 }]>;
 835
 836 // Translate lane numbers from Q registers to D subregs.
 837 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 838   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 839 }]>;
 840 def SubReg_i16_lane : SDNodeXForm<imm, [{
 841   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 842 }]>;
 843 def SubReg_i32_lane : SDNodeXForm<imm, [{
 844   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 845 }]>;
 846
 847 //===----------------------------------------------------------------------===//
 848 // Instruction Classes
 849 //===----------------------------------------------------------------------===//
 850
 851 // Basic 2-register operations: single-, double- and quad-register.
 852 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 853            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 854            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 855   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 856         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 857         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
 858 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 859            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 860            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 861   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 862         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "",
 863         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 864 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 865            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 866            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 867   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 868         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt, "$dst, $src", "",
 869         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 870
 871 // Basic 2-register intrinsics, both double- and quad-register.
 872 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 873               bits<2> op17_16, bits<5> op11_7, bit op4,
 874               InstrItinClass itin, string OpcodeStr, string Dt,
 875               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 876   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 877         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 878         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 879 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 880               bits<2> op17_16, bits<5> op11_7, bit op4,
 881               InstrItinClass itin, string OpcodeStr, string Dt,
 882               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 883   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 884         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 885         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 886
 887 // Narrow 2-register intrinsics.
 888 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 889               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 890               InstrItinClass itin, string OpcodeStr, string Dt,
 891               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 892   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 893         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 894         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 895
 896 // Long 2-register intrinsics (currently only used for VMOVL).
 897 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 898               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 899               InstrItinClass itin, string OpcodeStr, string Dt,
 900               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 901   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
 902         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 903         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 904
 905 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 906 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
 907   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 908         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 909         OpcodeStr, Dt, "$dst1, $dst2",
 910         "$src1 = $dst1, $src2 = $dst2", []>;
 911 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 912                   InstrItinClass itin, string OpcodeStr, string Dt>
 913   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 914         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
 915         "$src1 = $dst1, $src2 = $dst2", []>;
 916
 917 // Basic 3-register operations: single-, double- and quad-register.
 918 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 919            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
 920            SDNode OpNode, bit Commutable>
 921   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 922         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
 923         OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
 924   let isCommutable = Commutable;
 925 }
 926
 927 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 928            InstrItinClass itin, string OpcodeStr, string Dt,
 929            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 930   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 931         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 932         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 933         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 934   let isCommutable = Commutable;
 935 }
 936 // Same as N3VD but no data type.
 937 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 938            InstrItinClass itin, string OpcodeStr,
 939            ValueType ResTy, ValueType OpTy,
 940            SDNode OpNode, bit Commutable>
 941   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
 942          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 943          OpcodeStr, "$dst, $src1, $src2", "",
 944          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
 945   let isCommutable = Commutable;
 946 }
 947 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
 948              InstrItinClass itin, string OpcodeStr, string Dt,
 949              ValueType Ty, SDNode ShOp>
 950   : N3V<0, 1, op21_20, op11_8, 1, 0,
 951         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 952         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 953         [(set (Ty DPR:$dst),
 954               (Ty (ShOp (Ty DPR:$src1),
 955                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2), imm:$lane)))))]>{
 956   let isCommutable = 0;
 957 }
 958 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
 959                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
 960   : N3V<0, 1, op21_20, op11_8, 1, 0,
 961         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 962         IIC_VMULi16D, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 963         [(set (Ty DPR:$dst),
 964               (Ty (ShOp (Ty DPR:$src1),
 965                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
 966   let isCommutable = 0;
 967 }
 968
 969 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 970            InstrItinClass itin, string OpcodeStr, string Dt,
 971            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 972   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 973         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 974         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 975         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 976   let isCommutable = Commutable;
 977 }
 978 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 979            InstrItinClass itin, string OpcodeStr,
 980            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 981   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
 982          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 983          OpcodeStr, "$dst, $src1, $src2", "",
 984          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
 985   let isCommutable = Commutable;
 986 }
 987 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
 988              InstrItinClass itin, string OpcodeStr, string Dt,
 989              ValueType ResTy, ValueType OpTy, SDNode ShOp>
 990   : N3V<1, 1, op21_20, op11_8, 1, 0,
 991         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 992         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 993         [(set (ResTy QPR:$dst),
 994               (ResTy (ShOp (ResTy QPR:$src1),
 995                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 996                                                 imm:$lane)))))]> {
 997   let isCommutable = 0;
 998 }
 999 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1000                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1001   : N3V<1, 1, op21_20, op11_8, 1, 0,
1002         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1003         IIC_VMULi16Q, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1004         [(set (ResTy QPR:$dst),
1005               (ResTy (ShOp (ResTy QPR:$src1),
1006                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1007                                                 imm:$lane)))))]> {
1008   let isCommutable = 0;
1009 }
1010
1011 // Basic 3-register intrinsics, both double- and quad-register.
1012 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1013               InstrItinClass itin, string OpcodeStr, string Dt,
1014               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1015   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1016         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
1017         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1018         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1019   let isCommutable = Commutable;
1020 }
1021 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1022                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1023   : N3V<0, 1, op21_20, op11_8, 1, 0,
1024         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1025         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1026         [(set (Ty DPR:$dst),
1027               (Ty (IntOp (Ty DPR:$src1),
1028                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1029                                            imm:$lane)))))]> {
1030   let isCommutable = 0;
1031 }
1032 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1033                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1034   : N3V<0, 1, op21_20, op11_8, 1, 0,
1035         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1036         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1037         [(set (Ty DPR:$dst),
1038               (Ty (IntOp (Ty DPR:$src1),
1039                          (Ty (NEONvduplane (Ty DPR_8:$src2),
1040                                            imm:$lane)))))]> {
1041   let isCommutable = 0;
1042 }
1043
1044 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1045               InstrItinClass itin, string OpcodeStr, string Dt,
1046               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1047   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1048         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
1049         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1050         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1051   let isCommutable = Commutable;
1052 }
1053 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1054                 string OpcodeStr, string Dt,
1055                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1056   : N3V<1, 1, op21_20, op11_8, 1, 0,
1057         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1058         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1059         [(set (ResTy QPR:$dst),
1060               (ResTy (IntOp (ResTy QPR:$src1),
1061                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1062                                                  imm:$lane)))))]> {
1063   let isCommutable = 0;
1064 }
1065 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1066                   string OpcodeStr, string Dt,
1067                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1068   : N3V<1, 1, op21_20, op11_8, 1, 0,
1069         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1070         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1071         [(set (ResTy QPR:$dst),
1072               (ResTy (IntOp (ResTy QPR:$src1),
1073                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1074                                                  imm:$lane)))))]> {
1075   let isCommutable = 0;
1076 }
1077
1078 // Multiply-Add/Sub operations: single-, double- and quad-register.
1079 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1080                 InstrItinClass itin, string OpcodeStr, string Dt,
1081                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1082   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1083         (outs DPR_VFP2:$dst),
1084         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), itin,
1085         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1086
1087 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1088                 InstrItinClass itin, string OpcodeStr, string Dt,
1089                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1090   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1091         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
1092         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1093         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1094                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
1095 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1096                   string OpcodeStr, string Dt,
1097                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1098   : N3V<0, 1, op21_20, op11_8, 1, 0,
1099         (outs DPR:$dst),
1100         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
1101         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1102         [(set (Ty DPR:$dst),
1103               (Ty (ShOp (Ty DPR:$src1),
1104                         (Ty (MulOp DPR:$src2,
1105                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1106                                                      imm:$lane)))))))]>;
1107 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1108                     string OpcodeStr, string Dt,
1109                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1110   : N3V<0, 1, op21_20, op11_8, 1, 0,
1111         (outs DPR:$dst),
1112         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
1113         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1114         [(set (Ty DPR:$dst),
1115               (Ty (ShOp (Ty DPR:$src1),
1116                         (Ty (MulOp DPR:$src2,
1117                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
1118                                                      imm:$lane)))))))]>;
1119
1120 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1121                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1122                 SDNode MulOp, SDNode OpNode>
1123   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1124         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
1125         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1126         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1127                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
1128 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1129                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1130                   SDNode MulOp, SDNode ShOp>
1131   : N3V<1, 1, op21_20, op11_8, 1, 0,
1132         (outs QPR:$dst),
1133         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
1134         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1135         [(set (ResTy QPR:$dst),
1136               (ResTy (ShOp (ResTy QPR:$src1),
1137                            (ResTy (MulOp QPR:$src2,
1138                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1139                                                         imm:$lane)))))))]>;
1140 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1141                     string OpcodeStr, string Dt,
1142                     ValueType ResTy, ValueType OpTy,
1143                     SDNode MulOp, SDNode ShOp>
1144   : N3V<1, 1, op21_20, op11_8, 1, 0,
1145         (outs QPR:$dst),
1146         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
1147         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1148         [(set (ResTy QPR:$dst),
1149               (ResTy (ShOp (ResTy QPR:$src1),
1150                            (ResTy (MulOp QPR:$src2,
1151                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1152                                                         imm:$lane)))))))]>;
1153
1154 // Neon 3-argument intrinsics, both double- and quad-register.
1155 // The destination register is also used as the first source operand register.
1156 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1157                InstrItinClass itin, string OpcodeStr, string Dt,
1158                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1159   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1160         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
1161         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1162         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1163                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1164 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1165                InstrItinClass itin, string OpcodeStr, string Dt,
1166                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1167   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1168         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
1169         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1170         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1171                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1172
1173 // Neon Long 3-argument intrinsic.  The destination register is
1174 // a quad-register and is also used as the first source operand register.
1175 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1176                InstrItinClass itin, string OpcodeStr, string Dt,
1177                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1178   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1179         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), itin,
1180         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1181         [(set QPR:$dst,
1182           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
1183 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1184                  string OpcodeStr, string Dt,
1185                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1186   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1187         (outs QPR:$dst),
1188         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
1189         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1190         [(set (ResTy QPR:$dst),
1191               (ResTy (IntOp (ResTy QPR:$src1),
1192                             (OpTy DPR:$src2),
1193                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1194                                                 imm:$lane)))))]>;
1195 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1196                    InstrItinClass itin, string OpcodeStr, string Dt,
1197                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1198   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1199         (outs QPR:$dst),
1200         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
1201         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1202         [(set (ResTy QPR:$dst),
1203               (ResTy (IntOp (ResTy QPR:$src1),
1204                             (OpTy DPR:$src2),
1205                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1206                                                 imm:$lane)))))]>;
1207
1208 // Narrowing 3-register intrinsics.
1209 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1210               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1211               Intrinsic IntOp, bit Commutable>
1212   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1213         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VBINi4D,
1214         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1215         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1216   let isCommutable = Commutable;
1217 }
1218
1219 // Long 3-register intrinsics.
1220 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1221               InstrItinClass itin, string OpcodeStr, string Dt,
1222               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1223   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1224         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
1225         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1226         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1227   let isCommutable = Commutable;
1228 }
1229 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1230                 string OpcodeStr, string Dt,
1231                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1232   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1233         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1234         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1235         [(set (ResTy QPR:$dst),
1236               (ResTy (IntOp (OpTy DPR:$src1),
1237                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1238                                                 imm:$lane)))))]>;
1239 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1240                   InstrItinClass itin, string OpcodeStr, string Dt,
1241                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1242   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1243         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1244         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1245         [(set (ResTy QPR:$dst),
1246               (ResTy (IntOp (OpTy DPR:$src1),
1247                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1248                                                 imm:$lane)))))]>;
1249
1250 // Wide 3-register intrinsics.
1251 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1252               string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1253               Intrinsic IntOp, bit Commutable>
1254   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1255         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), IIC_VSUBiD,
1256         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1257         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
1258   let isCommutable = Commutable;
1259 }
1260
1261 // Pairwise long 2-register intrinsics, both double- and quad-register.
1262 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1263                 bits<2> op17_16, bits<5> op11_7, bit op4,
1264                 string OpcodeStr, string Dt,
1265                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1266   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1267         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1268         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1269 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1270                 bits<2> op17_16, bits<5> op11_7, bit op4,
1271                 string OpcodeStr, string Dt,
1272                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1273   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1274         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1275         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1276
1277 // Pairwise long 2-register accumulate intrinsics,
1278 // both double- and quad-register.
1279 // The destination register is also used as the first source operand register.
1280 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1281                  bits<2> op17_16, bits<5> op11_7, bit op4,
1282                  string OpcodeStr, string Dt,
1283                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1284   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1285         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1286         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1287         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1288 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1289                  bits<2> op17_16, bits<5> op11_7, bit op4,
1290                  string OpcodeStr, string Dt,
1291                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1292   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1293         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1294         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1295         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1296
1297 // Shift by immediate,
1298 // both double- and quad-register.
1299 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1300              InstrItinClass itin, string OpcodeStr, string Dt,
1301              ValueType Ty, SDNode OpNode>
1302   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1303            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), itin,
1304            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1305            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1306 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1307              InstrItinClass itin, string OpcodeStr, string Dt,
1308              ValueType Ty, SDNode OpNode>
1309   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1310            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
1311            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1312            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1313
1314 // Long shift by immediate.
1315 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1316              string OpcodeStr, string Dt,
1317              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1318   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1319            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VSHLiD,
1320            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1321            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1322                                           (i32 imm:$SIMM))))]>;
1323
1324 // Narrow shift by immediate.
1325 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1326              InstrItinClass itin, string OpcodeStr, string Dt,
1327              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1328   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1329            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
1330            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1331            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1332                                           (i32 imm:$SIMM))))]>;
1333
1334 // Shift right by immediate and accumulate,
1335 // both double- and quad-register.
1336 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1337                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1338   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1339            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), IIC_VPALiD,
1340            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1341            [(set DPR:$dst, (Ty (add DPR:$src1,
1342                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1343 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1344                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1345   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1346            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), IIC_VPALiD,
1347            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1348            [(set QPR:$dst, (Ty (add QPR:$src1,
1349                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1350
1351 // Shift by immediate and insert,
1352 // both double- and quad-register.
1353 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1354                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1355   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1356            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), IIC_VSHLiD,
1357            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1358            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1359 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1360                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1361   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1362            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), IIC_VSHLiQ,
1363            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1364            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1365
1366 // Convert, with fractional bits immediate,
1367 // both double- and quad-register.
1368 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1369               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1370               Intrinsic IntOp>
1371   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1372            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VUNAD,
1373            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1374            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1375 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1376               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1377               Intrinsic IntOp>
1378   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1379            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), IIC_VUNAQ,
1380            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1381            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1382
1383 //===----------------------------------------------------------------------===//
1384 // Multiclasses
1385 //===----------------------------------------------------------------------===//
1386
1387 // Abbreviations used in multiclass suffixes:
1388 //   Q = quarter int (8 bit) elements
1389 //   H = half int (16 bit) elements
1390 //   S = single int (32 bit) elements
1391 //   D = double int (64 bit) elements
1392
1393 // Neon 2-register vector operations -- for disassembly only.
1394
1395 // First with only element sizes of 8, 16 and 32 bits:
1396 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1397                        bits<5> op11_7, bit op4, string opc, string Dt,
1398                        string asm> {
1399   // 64-bit vector types.
1400   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1401                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1402                   opc, !strconcat(Dt, "8"), asm, "", []>;
1403   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1404                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1405                   opc, !strconcat(Dt, "16"), asm, "", []>;
1406   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1407                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1408                   opc, !strconcat(Dt, "32"), asm, "", []>;
1409   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1410                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1411                   opc, "f32", asm, "", []> {
1412     let Inst{10} = 1; // overwrite F = 1
1413   }
1414
1415   // 128-bit vector types.
1416   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1417                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1418                   opc, !strconcat(Dt, "8"), asm, "", []>;
1419   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1420                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1421                   opc, !strconcat(Dt, "16"), asm, "", []>;
1422   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1423                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1424                   opc, !strconcat(Dt, "32"), asm, "", []>;
1425   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1426                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1427                   opc, "f32", asm, "", []> {
1428     let Inst{10} = 1; // overwrite F = 1
1429   }
1430 }
1431
1432 // Neon 3-register vector operations.
1433
1434 // First with only element sizes of 8, 16 and 32 bits:
1435 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1436                    InstrItinClass itinD16, InstrItinClass itinD32,
1437                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1438                    string OpcodeStr, string Dt,
1439                    SDNode OpNode, bit Commutable = 0> {
1440   // 64-bit vector types.
1441   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1442                    OpcodeStr, !strconcat(Dt, "8"),
1443                    v8i8, v8i8, OpNode, Commutable>;
1444   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1445                    OpcodeStr, !strconcat(Dt, "16"),
1446                    v4i16, v4i16, OpNode, Commutable>;
1447   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1448                    OpcodeStr, !strconcat(Dt, "32"),
1449                    v2i32, v2i32, OpNode, Commutable>;
1450
1451   // 128-bit vector types.
1452   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1453                    OpcodeStr, !strconcat(Dt, "8"),
1454                    v16i8, v16i8, OpNode, Commutable>;
1455   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1456                    OpcodeStr, !strconcat(Dt, "16"),
1457                    v8i16, v8i16, OpNode, Commutable>;
1458   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1459                    OpcodeStr, !strconcat(Dt, "32"),
1460                    v4i32, v4i32, OpNode, Commutable>;
1461 }
1462
1463 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1464   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1465                        v4i16, ShOp>;
1466   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1467                      v2i32, ShOp>;
1468   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1469                        v8i16, v4i16, ShOp>;
1470   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1471                      v4i32, v2i32, ShOp>;
1472 }
1473
1474 // ....then also with element size 64 bits:
1475 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1476                     InstrItinClass itinD, InstrItinClass itinQ,
1477                     string OpcodeStr, string Dt,
1478                     SDNode OpNode, bit Commutable = 0>
1479   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1480             OpcodeStr, Dt, OpNode, Commutable> {
1481   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1482                    OpcodeStr, !strconcat(Dt, "64"),
1483                    v1i64, v1i64, OpNode, Commutable>;
1484   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1485                    OpcodeStr, !strconcat(Dt, "64"),
1486                    v2i64, v2i64, OpNode, Commutable>;
1487 }
1488
1489
1490 // Neon Narrowing 2-register vector intrinsics,
1491 //   source operand element sizes of 16, 32 and 64 bits:
1492 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1493                        bits<5> op11_7, bit op6, bit op4,
1494                        InstrItinClass itin, string OpcodeStr, string Dt,
1495                        Intrinsic IntOp> {
1496   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1497                       itin, OpcodeStr, !strconcat(Dt, "16"),
1498                       v8i8, v8i16, IntOp>;
1499   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1500                       itin, OpcodeStr, !strconcat(Dt, "32"),
1501                       v4i16, v4i32, IntOp>;
1502   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1503                       itin, OpcodeStr, !strconcat(Dt, "64"),
1504                       v2i32, v2i64, IntOp>;
1505 }
1506
1507
1508 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1509 //   source operand element sizes of 16, 32 and 64 bits:
1510 multiclass N2VLInt_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1511                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1512   def v8i16 : N2VLInt<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1513                       OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1514   def v4i32 : N2VLInt<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1515                       OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1516   def v2i64 : N2VLInt<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1517                       OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1518 }
1519
1520
1521 // Neon 3-register vector intrinsics.
1522
1523 // First with only element sizes of 16 and 32 bits:
1524 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1525                      InstrItinClass itinD16, InstrItinClass itinD32,
1526                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1527                      string OpcodeStr, string Dt,
1528                      Intrinsic IntOp, bit Commutable = 0> {
1529   // 64-bit vector types.
1530   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, itinD16,
1531                       OpcodeStr, !strconcat(Dt, "16"),
1532                       v4i16, v4i16, IntOp, Commutable>;
1533   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, itinD32,
1534                       OpcodeStr, !strconcat(Dt, "32"),
1535                       v2i32, v2i32, IntOp, Commutable>;
1536
1537   // 128-bit vector types.
1538   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, itinQ16,
1539                       OpcodeStr, !strconcat(Dt, "16"),
1540                       v8i16, v8i16, IntOp, Commutable>;
1541   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, itinQ32,
1542                       OpcodeStr, !strconcat(Dt, "32"),
1543                       v4i32, v4i32, IntOp, Commutable>;
1544 }
1545
1546 multiclass N3VIntSL_HS<bits<4> op11_8,
1547                        InstrItinClass itinD16, InstrItinClass itinD32,
1548                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1549                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1550   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1551                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1552   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1553                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1554   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1555                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1556   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1557                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1558 }
1559
1560 // ....then also with element size of 8 bits:
1561 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1562                       InstrItinClass itinD16, InstrItinClass itinD32,
1563                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1564                       string OpcodeStr, string Dt,
1565                       Intrinsic IntOp, bit Commutable = 0>
1566   : N3VInt_HS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1567               OpcodeStr, Dt, IntOp, Commutable> {
1568   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, itinD16,
1569                       OpcodeStr, !strconcat(Dt, "8"),
1570                       v8i8, v8i8, IntOp, Commutable>;
1571   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, itinQ16,
1572                       OpcodeStr, !strconcat(Dt, "8"),
1573                       v16i8, v16i8, IntOp, Commutable>;
1574 }
1575
1576 // ....then also with element size of 64 bits:
1577 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1578                        InstrItinClass itinD16, InstrItinClass itinD32,
1579                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1580                        string OpcodeStr, string Dt,
1581                        Intrinsic IntOp, bit Commutable = 0>
1582   : N3VInt_QHS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1583                OpcodeStr, Dt, IntOp, Commutable> {
1584   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, itinD32,
1585                       OpcodeStr, !strconcat(Dt, "64"),
1586                       v1i64, v1i64, IntOp, Commutable>;
1587   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, itinQ32,
1588                       OpcodeStr, !strconcat(Dt, "64"),
1589                       v2i64, v2i64, IntOp, Commutable>;
1590 }
1591
1592
1593 // Neon Narrowing 3-register vector intrinsics,
1594 //   source operand element sizes of 16, 32 and 64 bits:
1595 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1596                        string OpcodeStr, string Dt,
1597                        Intrinsic IntOp, bit Commutable = 0> {
1598   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
1599                       OpcodeStr, !strconcat(Dt, "16"),
1600                       v8i8, v8i16, IntOp, Commutable>;
1601   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
1602                       OpcodeStr, !strconcat(Dt, "32"),
1603                       v4i16, v4i32, IntOp, Commutable>;
1604   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
1605                       OpcodeStr, !strconcat(Dt, "64"),
1606                       v2i32, v2i64, IntOp, Commutable>;
1607 }
1608
1609
1610 // Neon Long 3-register vector intrinsics.
1611
1612 // First with only element sizes of 16 and 32 bits:
1613 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1614                       InstrItinClass itin, string OpcodeStr, string Dt,
1615                       Intrinsic IntOp, bit Commutable = 0> {
1616   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin,
1617                       OpcodeStr, !strconcat(Dt, "16"),
1618                       v4i32, v4i16, IntOp, Commutable>;
1619   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin,
1620                       OpcodeStr, !strconcat(Dt, "32"),
1621                       v2i64, v2i32, IntOp, Commutable>;
1622 }
1623
1624 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1625                         InstrItinClass itin, string OpcodeStr, string Dt,
1626                         Intrinsic IntOp> {
1627   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1628                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1629   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1630                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1631 }
1632
1633 // ....then also with element size of 8 bits:
1634 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1635                        InstrItinClass itin, string OpcodeStr, string Dt,
1636                        Intrinsic IntOp, bit Commutable = 0>
1637   : N3VLInt_HS<op24, op23, op11_8, op4, itin, OpcodeStr, Dt,
1638                IntOp, Commutable> {
1639   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin,
1640                       OpcodeStr, !strconcat(Dt, "8"),
1641                       v8i16, v8i8, IntOp, Commutable>;
1642 }
1643
1644
1645 // Neon Wide 3-register vector intrinsics,
1646 //   source operand element sizes of 8, 16 and 32 bits:
1647 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1648                        string OpcodeStr, string Dt,
1649                        Intrinsic IntOp, bit Commutable = 0> {
1650   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4,
1651                       OpcodeStr, !strconcat(Dt, "8"),
1652                       v8i16, v8i8, IntOp, Commutable>;
1653   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4,
1654                       OpcodeStr, !strconcat(Dt, "16"),
1655                       v4i32, v4i16, IntOp, Commutable>;
1656   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4,
1657                       OpcodeStr, !strconcat(Dt, "32"),
1658                       v2i64, v2i32, IntOp, Commutable>;
1659 }
1660
1661
1662 // Neon Multiply-Op vector operations,
1663 //   element sizes of 8, 16 and 32 bits:
1664 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1665                         InstrItinClass itinD16, InstrItinClass itinD32,
1666                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1667                         string OpcodeStr, string Dt, SDNode OpNode> {
1668   // 64-bit vector types.
1669   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1670                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
1671   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1672                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
1673   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1674                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
1675
1676   // 128-bit vector types.
1677   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1678                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
1679   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1680                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
1681   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1682                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
1683 }
1684
1685 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1686                          InstrItinClass itinD16, InstrItinClass itinD32,
1687                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1688                          string OpcodeStr, string Dt, SDNode ShOp> {
1689   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1690                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
1691   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1692                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
1693   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1694                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
1695                             mul, ShOp>;
1696   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1697                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
1698                           mul, ShOp>;
1699 }
1700
1701 // Neon 3-argument intrinsics,
1702 //   element sizes of 8, 16 and 32 bits:
1703 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1704                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1705   // 64-bit vector types.
1706   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1707                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1708   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1709                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
1710   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32D,
1711                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
1712
1713   // 128-bit vector types.
1714   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16Q,
1715                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
1716   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16Q,
1717                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
1718   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32Q,
1719                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
1720 }
1721
1722
1723 // Neon Long 3-argument intrinsics.
1724
1725 // First with only element sizes of 16 and 32 bits:
1726 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1727                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1728   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1729                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1730   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi16D,
1731                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1732 }
1733
1734 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1735                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1736   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1737                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
1738   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1739                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1740 }
1741
1742 // ....then also with element size of 8 bits:
1743 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1744                         string OpcodeStr, string Dt, Intrinsic IntOp>
1745   : N3VLInt3_HS<op24, op23, op11_8, op4, OpcodeStr, Dt, IntOp> {
1746   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1747                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1748 }
1749
1750
1751 // Neon 2-register vector intrinsics,
1752 //   element sizes of 8, 16 and 32 bits:
1753 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1754                       bits<5> op11_7, bit op4,
1755                       InstrItinClass itinD, InstrItinClass itinQ,
1756                       string OpcodeStr, string Dt, Intrinsic IntOp> {
1757   // 64-bit vector types.
1758   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1759                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1760   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1761                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
1762   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1763                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
1764
1765   // 128-bit vector types.
1766   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1767                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
1768   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1769                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
1770   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1771                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
1772 }
1773
1774
1775 // Neon Pairwise long 2-register intrinsics,
1776 //   element sizes of 8, 16 and 32 bits:
1777 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1778                         bits<5> op11_7, bit op4,
1779                         string OpcodeStr, string Dt, Intrinsic IntOp> {
1780   // 64-bit vector types.
1781   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1782                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1783   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1784                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1785   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1786                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1787
1788   // 128-bit vector types.
1789   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1790                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1791   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1792                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1793   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1794                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1795 }
1796
1797
1798 // Neon Pairwise long 2-register accumulate intrinsics,
1799 //   element sizes of 8, 16 and 32 bits:
1800 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1801                          bits<5> op11_7, bit op4,
1802                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1803   // 64-bit vector types.
1804   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1805                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1806   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1807                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1808   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1809                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1810
1811   // 128-bit vector types.
1812   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1813                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1814   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1815                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1816   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1817                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1818 }
1819
1820
1821 // Neon 2-register vector shift by immediate,
1822 //   element sizes of 8, 16, 32 and 64 bits:
1823 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1824                       InstrItinClass itin, string OpcodeStr, string Dt,
1825                       SDNode OpNode> {
1826   // 64-bit vector types.
1827   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1828                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
1829     let Inst{21-19} = 0b001; // imm6 = 001xxx
1830   }
1831   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1832                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
1833     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1834   }
1835   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1836                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
1837     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1838   }
1839   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, itin,
1840                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
1841                              // imm6 = xxxxxx
1842
1843   // 128-bit vector types.
1844   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1845                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
1846     let Inst{21-19} = 0b001; // imm6 = 001xxx
1847   }
1848   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1849                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
1850     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1851   }
1852   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1853                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
1854     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1855   }
1856   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, itin,
1857                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
1858                              // imm6 = xxxxxx
1859 }
1860
1861
1862 // Neon Shift-Accumulate vector operations,
1863 //   element sizes of 8, 16, 32 and 64 bits:
1864 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1865                          string OpcodeStr, string Dt, SDNode ShOp> {
1866   // 64-bit vector types.
1867   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
1868                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
1869     let Inst{21-19} = 0b001; // imm6 = 001xxx
1870   }
1871   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1872                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
1873     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1874   }
1875   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1876                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
1877     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1878   }
1879   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
1880                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
1881                              // imm6 = xxxxxx
1882
1883   // 128-bit vector types.
1884   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1885                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
1886     let Inst{21-19} = 0b001; // imm6 = 001xxx
1887   }
1888   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1889                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
1890     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1891   }
1892   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1893                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
1894     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1895   }
1896   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
1897                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
1898                              // imm6 = xxxxxx
1899 }
1900
1901
1902 // Neon Shift-Insert vector operations,
1903 //   element sizes of 8, 16, 32 and 64 bits:
1904 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1905                          string OpcodeStr, SDNode ShOp> {
1906   // 64-bit vector types.
1907   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
1908                         OpcodeStr, "8", v8i8, ShOp> {
1909     let Inst{21-19} = 0b001; // imm6 = 001xxx
1910   }
1911   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
1912                         OpcodeStr, "16", v4i16, ShOp> {
1913     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1914   }
1915   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
1916                         OpcodeStr, "32", v2i32, ShOp> {
1917     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1918   }
1919   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
1920                         OpcodeStr, "64", v1i64, ShOp>;
1921                              // imm6 = xxxxxx
1922
1923   // 128-bit vector types.
1924   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
1925                         OpcodeStr, "8", v16i8, ShOp> {
1926     let Inst{21-19} = 0b001; // imm6 = 001xxx
1927   }
1928   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
1929                         OpcodeStr, "16", v8i16, ShOp> {
1930     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1931   }
1932   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
1933                         OpcodeStr, "32", v4i32, ShOp> {
1934     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1935   }
1936   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
1937                         OpcodeStr, "64", v2i64, ShOp>;
1938                              // imm6 = xxxxxx
1939 }
1940
1941 // Neon Shift Long operations,
1942 //   element sizes of 8, 16, 32 bits:
1943 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1944                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
1945   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1946                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
1947     let Inst{21-19} = 0b001; // imm6 = 001xxx
1948   }
1949   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1950                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
1951     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1952   }
1953   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1954                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
1955     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1956   }
1957 }
1958
1959 // Neon Shift Narrow operations,
1960 //   element sizes of 16, 32, 64 bits:
1961 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1962                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
1963                       SDNode OpNode> {
1964   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1965                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
1966     let Inst{21-19} = 0b001; // imm6 = 001xxx
1967   }
1968   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1969                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
1970     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1971   }
1972   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1973                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
1974     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1975   }
1976 }
1977
1978 //===----------------------------------------------------------------------===//
1979 // Instruction Definitions.
1980 //===----------------------------------------------------------------------===//
1981
1982 // Vector Add Operations.
1983
1984 //   VADD     : Vector Add (integer and floating-point)
1985 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
1986                          add, 1>;
1987 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
1988                      v2f32, v2f32, fadd, 1>;
1989 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
1990                      v4f32, v4f32, fadd, 1>;
1991 //   VADDL    : Vector Add Long (Q = D + D)
1992 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, "vaddl", "s",
1993                             int_arm_neon_vaddls, 1>;
1994 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, "vaddl", "u",
1995                             int_arm_neon_vaddlu, 1>;
1996 //   VADDW    : Vector Add Wide (Q = Q + D)
1997 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw", "s", int_arm_neon_vaddws, 0>;
1998 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw", "u", int_arm_neon_vaddwu, 0>;
1999 //   VHADD    : Vector Halving Add
2000 defm VHADDs   : N3VInt_QHS<0,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2001                            IIC_VBINi4Q, "vhadd", "s", int_arm_neon_vhadds, 1>;
2002 defm VHADDu   : N3VInt_QHS<1,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2003                            IIC_VBINi4Q, "vhadd", "u", int_arm_neon_vhaddu, 1>;
2004 //   VRHADD   : Vector Rounding Halving Add
2005 defm VRHADDs  : N3VInt_QHS<0,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2006                            IIC_VBINi4Q, "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2007 defm VRHADDu  : N3VInt_QHS<1,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2008                            IIC_VBINi4Q, "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2009 //   VQADD    : Vector Saturating Add
2010 defm VQADDs   : N3VInt_QHSD<0,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2011                             IIC_VBINi4Q, "vqadd", "s", int_arm_neon_vqadds, 1>;
2012 defm VQADDu   : N3VInt_QHSD<1,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2013                             IIC_VBINi4Q, "vqadd", "u", int_arm_neon_vqaddu, 1>;
2014 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2015 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2016                             int_arm_neon_vaddhn, 1>;
2017 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2018 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2019                             int_arm_neon_vraddhn, 1>;
2020
2021 // Vector Multiply Operations.
2022
2023 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2024 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2025                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2026 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16D, "vmul", "p8",
2027                         v8i8, v8i8, int_arm_neon_vmulp, 1>;
2028 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16Q, "vmul", "p8",
2029                         v16i8, v16i8, int_arm_neon_vmulp, 1>;
2030 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
2031                      v2f32, v2f32, fmul, 1>;
2032 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
2033                      v4f32, v4f32, fmul, 1>;
2034 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2035 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2036 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2037                        v2f32, fmul>;
2038
2039 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2040                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2041           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2042                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2043                                       (DSubReg_i16_reg imm:$lane))),
2044                               (SubReg_i16_lane imm:$lane)))>;
2045 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2046                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2047           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2048                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2049                                       (DSubReg_i32_reg imm:$lane))),
2050                               (SubReg_i32_lane imm:$lane)))>;
2051 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2052                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2053           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2054                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2055                                    (DSubReg_i32_reg imm:$lane))),
2056                            (SubReg_i32_lane imm:$lane)))>;
2057
2058 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2059 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
2060                           IIC_VMULi16Q, IIC_VMULi32Q,
2061                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2062 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2063                             IIC_VMULi16Q, IIC_VMULi32Q,
2064                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2065 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2066                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2067                                                             imm:$lane)))),
2068           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2069                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2070                                          (DSubReg_i16_reg imm:$lane))),
2071                                  (SubReg_i16_lane imm:$lane)))>;
2072 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2073                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2074                                                             imm:$lane)))),
2075           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2076                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2077                                          (DSubReg_i32_reg imm:$lane))),
2078                                  (SubReg_i32_lane imm:$lane)))>;
2079
2080 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2081 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
2082                             IIC_VMULi16Q, IIC_VMULi32Q,
2083                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2084 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2085                               IIC_VMULi16Q, IIC_VMULi32Q,
2086                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2087 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2088                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2089                                                              imm:$lane)))),
2090           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2091                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2092                                           (DSubReg_i16_reg imm:$lane))),
2093                                   (SubReg_i16_lane imm:$lane)))>;
2094 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2095                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2096                                                              imm:$lane)))),
2097           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2098                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2099                                           (DSubReg_i32_reg imm:$lane))),
2100                                   (SubReg_i32_lane imm:$lane)))>;
2101
2102 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2103 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, "vmull", "s",
2104                             int_arm_neon_vmulls, 1>;
2105 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, "vmull", "u",
2106                             int_arm_neon_vmullu, 1>;
2107 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2108                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2109 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s",
2110                              int_arm_neon_vmulls>;
2111 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u",
2112                              int_arm_neon_vmullu>;
2113
2114 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2115 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, "vqdmull", "s",
2116                            int_arm_neon_vqdmull, 1>;
2117 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D, "vqdmull", "s",
2118                              int_arm_neon_vqdmull>;
2119
2120 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2121
2122 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2123 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2124                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2125 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2126                           v2f32, fmul, fadd>;
2127 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2128                           v4f32, fmul, fadd>;
2129 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2130                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2131 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2132                             v2f32, fmul, fadd>;
2133 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2134                             v4f32, v2f32, fmul, fadd>;
2135
2136 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2137                   (mul (v8i16 QPR:$src2),
2138                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2139           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2140                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2141                                       (DSubReg_i16_reg imm:$lane))),
2142                               (SubReg_i16_lane imm:$lane)))>;
2143
2144 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2145                   (mul (v4i32 QPR:$src2),
2146                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2147           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2148                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2149                                       (DSubReg_i32_reg imm:$lane))),
2150                               (SubReg_i32_lane imm:$lane)))>;
2151
2152 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2153                   (fmul (v4f32 QPR:$src2),
2154                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2155           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2156                            (v4f32 QPR:$src2),
2157                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2158                                    (DSubReg_i32_reg imm:$lane))),
2159                            (SubReg_i32_lane imm:$lane)))>;
2160
2161 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2162 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, "vmlal", "s", int_arm_neon_vmlals>;
2163 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, "vmlal", "u", int_arm_neon_vmlalu>;
2164
2165 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal", "s", int_arm_neon_vmlals>;
2166 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal", "u", int_arm_neon_vmlalu>;
2167
2168 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2169 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, "vqdmlal", "s",
2170                             int_arm_neon_vqdmlal>;
2171 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2172
2173 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2174 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2175                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2176 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2177                           v2f32, fmul, fsub>;
2178 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2179                           v4f32, fmul, fsub>;
2180 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2181                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2182 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2183                             v2f32, fmul, fsub>;
2184 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2185                             v4f32, v2f32, fmul, fsub>;
2186
2187 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2188                   (mul (v8i16 QPR:$src2),
2189                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2190           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2191                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2192                                       (DSubReg_i16_reg imm:$lane))),
2193                               (SubReg_i16_lane imm:$lane)))>;
2194
2195 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2196                   (mul (v4i32 QPR:$src2),
2197                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2198           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2199                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2200                                       (DSubReg_i32_reg imm:$lane))),
2201                               (SubReg_i32_lane imm:$lane)))>;
2202
2203 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2204                   (fmul (v4f32 QPR:$src2),
2205                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2206           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2207                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2208                                    (DSubReg_i32_reg imm:$lane))),
2209                            (SubReg_i32_lane imm:$lane)))>;
2210
2211 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2212 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, "vmlsl", "s", int_arm_neon_vmlsls>;
2213 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, "vmlsl", "u", int_arm_neon_vmlslu>;
2214
2215 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl", "s", int_arm_neon_vmlsls>;
2216 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl", "u", int_arm_neon_vmlslu>;
2217
2218 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
2219 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, "vqdmlsl", "s",
2220                             int_arm_neon_vqdmlsl>;
2221 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2222
2223 // Vector Subtract Operations.
2224
2225 //   VSUB     : Vector Subtract (integer and floating-point)
2226 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
2227                          "vsub", "i", sub, 0>;
2228 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
2229                      v2f32, v2f32, fsub, 0>;
2230 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
2231                      v4f32, v4f32, fsub, 0>;
2232 //   VSUBL    : Vector Subtract Long (Q = D - D)
2233 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, "vsubl", "s",
2234                             int_arm_neon_vsubls, 1>;
2235 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, "vsubl", "u",
2236                             int_arm_neon_vsublu, 1>;
2237 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
2238 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw", "s", int_arm_neon_vsubws, 0>;
2239 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw", "u", int_arm_neon_vsubwu, 0>;
2240 //   VHSUB    : Vector Halving Subtract
2241 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D,
2242                            IIC_VBINi4Q, IIC_VBINi4Q,
2243                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2244 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D,
2245                            IIC_VBINi4Q, IIC_VBINi4Q,
2246                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2247 //   VQSUB    : Vector Saturing Subtract
2248 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D,
2249                             IIC_VBINi4Q, IIC_VBINi4Q,
2250                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2251 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D,
2252                             IIC_VBINi4Q, IIC_VBINi4Q,
2253                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2254 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2255 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2256                             int_arm_neon_vsubhn, 0>;
2257 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2258 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2259                             int_arm_neon_vrsubhn, 0>;
2260
2261 // Vector Comparisons.
2262
2263 //   VCEQ     : Vector Compare Equal
2264 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2265                         IIC_VBINi4Q, "vceq", "i", NEONvceq, 1>;
2266 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2267                      NEONvceq, 1>;
2268 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2269                      NEONvceq, 1>;
2270 // For disassembly only.
2271 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2272                            "$dst, $src, #0">;
2273
2274 //   VCGE     : Vector Compare Greater Than or Equal
2275 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2276                         IIC_VBINi4Q, "vcge", "s", NEONvcge, 0>;
2277 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2278                         IIC_VBINi4Q, "vcge", "u", NEONvcgeu, 0>;
2279 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32",
2280                      v2i32, v2f32, NEONvcge, 0>;
2281 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2282                      NEONvcge, 0>;
2283 // For disassembly only.
2284 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2285                             "$dst, $src, #0">;
2286 // For disassembly only.
2287 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2288                             "$dst, $src, #0">;
2289
2290 //   VCGT     : Vector Compare Greater Than
2291 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2292                         IIC_VBINi4Q, "vcgt", "s", NEONvcgt, 0>;
2293 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2294                         IIC_VBINi4Q, "vcgt", "u", NEONvcgtu, 0>;
2295 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2296                      NEONvcgt, 0>;
2297 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2298                      NEONvcgt, 0>;
2299 // For disassembly only.
2300 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2301                             "$dst, $src, #0">;
2302 // For disassembly only.
2303 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2304                             "$dst, $src, #0">;
2305
2306 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2307 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, IIC_VBIND, "vacge", "f32",
2308                         v2i32, v2f32, int_arm_neon_vacged, 0>;
2309 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, IIC_VBINQ, "vacge", "f32",
2310                         v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2311 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2312 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, IIC_VBIND, "vacgt", "f32",
2313                         v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2314 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, IIC_VBINQ, "vacgt", "f32",
2315                         v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2316 //   VTST     : Vector Test Bits
2317 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2318                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2319
2320 // Vector Bitwise Operations.
2321
2322 //   VAND     : Vector Bitwise AND
2323 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2324                       v2i32, v2i32, and, 1>;
2325 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2326                       v4i32, v4i32, and, 1>;
2327
2328 //   VEOR     : Vector Bitwise Exclusive OR
2329 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2330                       v2i32, v2i32, xor, 1>;
2331 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2332                       v4i32, v4i32, xor, 1>;
2333
2334 //   VORR     : Vector Bitwise OR
2335 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
2336                       v2i32, v2i32, or, 1>;
2337 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
2338                       v4i32, v4i32, or, 1>;
2339
2340 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2341 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2342                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
2343                     "vbic", "$dst, $src1, $src2", "",
2344                     [(set DPR:$dst, (v2i32 (and DPR:$src1,
2345                                                 (vnot_conv DPR:$src2))))]>;
2346 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2347                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
2348                     "vbic", "$dst, $src1, $src2", "",
2349                     [(set QPR:$dst, (v4i32 (and QPR:$src1,
2350                                                 (vnot_conv QPR:$src2))))]>;
2351
2352 //   VORN     : Vector Bitwise OR NOT
2353 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2354                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
2355                     "vorn", "$dst, $src1, $src2", "",
2356                     [(set DPR:$dst, (v2i32 (or DPR:$src1,
2357                                                (vnot_conv DPR:$src2))))]>;
2358 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2359                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
2360                     "vorn", "$dst, $src1, $src2", "",
2361                     [(set QPR:$dst, (v4i32 (or QPR:$src1,
2362                                                (vnot_conv QPR:$src2))))]>;
2363
2364 //   VMVN     : Vector Bitwise NOT
2365 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2366                     (outs DPR:$dst), (ins DPR:$src), IIC_VSHLiD,
2367                     "vmvn", "$dst, $src", "",
2368                     [(set DPR:$dst, (v2i32 (vnot DPR:$src)))]>;
2369 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2370                     (outs QPR:$dst), (ins QPR:$src), IIC_VSHLiD,
2371                     "vmvn", "$dst, $src", "",
2372                     [(set QPR:$dst, (v4i32 (vnot QPR:$src)))]>;
2373 def : Pat<(v2i32 (vnot_conv DPR:$src)), (VMVNd DPR:$src)>;
2374 def : Pat<(v4i32 (vnot_conv QPR:$src)), (VMVNq QPR:$src)>;
2375
2376 //   VBSL     : Vector Bitwise Select
2377 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2378                     (ins DPR:$src1, DPR:$src2, DPR:$src3), IIC_VCNTiD,
2379                     "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2380                     [(set DPR:$dst,
2381                       (v2i32 (or (and DPR:$src2, DPR:$src1),
2382                                  (and DPR:$src3, (vnot_conv DPR:$src1)))))]>;
2383 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2384                     (ins QPR:$src1, QPR:$src2, QPR:$src3), IIC_VCNTiQ,
2385                     "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2386                     [(set QPR:$dst,
2387                       (v4i32 (or (and QPR:$src2, QPR:$src1),
2388                                  (and QPR:$src3, (vnot_conv QPR:$src1)))))]>;
2389
2390 //   VBIF     : Vector Bitwise Insert if False
2391 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2392 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2393                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2394                      IIC_VBINiD, "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2395                      [/* For disassembly only; pattern left blank */]>;
2396 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2397                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2398                      IIC_VBINiQ, "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2399                      [/* For disassembly only; pattern left blank */]>;
2400
2401 //   VBIT     : Vector Bitwise Insert if True
2402 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2403 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2404                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2405                      IIC_VBINiD, "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2406                      [/* For disassembly only; pattern left blank */]>;
2407 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2408                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2409                      IIC_VBINiQ, "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2410                      [/* For disassembly only; pattern left blank */]>;
2411
2412 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2413 // for equivalent operations with different register constraints; it just
2414 // inserts copies.
2415
2416 // Vector Absolute Differences.
2417
2418 //   VABD     : Vector Absolute Difference
2419 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D,
2420                            IIC_VBINi4Q, IIC_VBINi4Q,
2421                            "vabd", "s", int_arm_neon_vabds, 0>;
2422 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D,
2423                            IIC_VBINi4Q, IIC_VBINi4Q,
2424                            "vabd", "u", int_arm_neon_vabdu, 0>;
2425 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, IIC_VBIND,
2426                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 0>;
2427 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, IIC_VBINQ,
2428                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 0>;
2429
2430 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
2431 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VBINi4Q,
2432                             "vabdl", "s", int_arm_neon_vabdls, 0>;
2433 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VBINi4Q,
2434                              "vabdl", "u", int_arm_neon_vabdlu, 0>;
2435
2436 //   VABA     : Vector Absolute Difference and Accumulate
2437 defm VABAs    : N3VInt3_QHS<0,0,0b0111,1, "vaba", "s", int_arm_neon_vabas>;
2438 defm VABAu    : N3VInt3_QHS<1,0,0b0111,1, "vaba", "u", int_arm_neon_vabau>;
2439
2440 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
2441 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, "vabal", "s", int_arm_neon_vabals>;
2442 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, "vabal", "u", int_arm_neon_vabalu>;
2443
2444 // Vector Maximum and Minimum.
2445
2446 //   VMAX     : Vector Maximum
2447 defm VMAXs    : N3VInt_QHS<0,0,0b0110,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2448                            IIC_VBINi4Q, "vmax", "s", int_arm_neon_vmaxs, 1>;
2449 defm VMAXu    : N3VInt_QHS<1,0,0b0110,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2450                            IIC_VBINi4Q, "vmax", "u", int_arm_neon_vmaxu, 1>;
2451 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, IIC_VBIND, "vmax", "f32",
2452                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
2453 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, IIC_VBINQ, "vmax", "f32",
2454                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
2455
2456 //   VMIN     : Vector Minimum
2457 defm VMINs    : N3VInt_QHS<0,0,0b0110,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2458                            IIC_VBINi4Q, "vmin", "s", int_arm_neon_vmins, 1>;
2459 defm VMINu    : N3VInt_QHS<1,0,0b0110,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2460                            IIC_VBINi4Q, "vmin", "u", int_arm_neon_vminu, 1>;
2461 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, IIC_VBIND, "vmin", "f32",
2462                         v2f32, v2f32, int_arm_neon_vmins, 1>;
2463 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, IIC_VBINQ, "vmin", "f32",
2464                         v4f32, v4f32, int_arm_neon_vmins, 1>;
2465
2466 // Vector Pairwise Operations.
2467
2468 //   VPADD    : Vector Pairwise Add
2469 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, IIC_VBINiD, "vpadd", "i8",
2470                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
2471 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, IIC_VBINiD, "vpadd", "i16",
2472                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
2473 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, IIC_VBINiD, "vpadd", "i32",
2474                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
2475 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, IIC_VBIND, "vpadd", "f32",
2476                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
2477
2478 //   VPADDL   : Vector Pairwise Add Long
2479 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
2480                              int_arm_neon_vpaddls>;
2481 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
2482                              int_arm_neon_vpaddlu>;
2483
2484 //   VPADAL   : Vector Pairwise Add and Accumulate Long
2485 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
2486                               int_arm_neon_vpadals>;
2487 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
2488                               int_arm_neon_vpadalu>;
2489
2490 //   VPMAX    : Vector Pairwise Maximum
2491 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax", "s8",
2492                         v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
2493 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax", "s16",
2494                         v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
2495 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax", "s32",
2496                         v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
2497 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax", "u8",
2498                         v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
2499 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax", "u16",
2500                         v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
2501 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax", "u32",
2502                         v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
2503 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, IIC_VBINi4D, "vpmax", "f32",
2504                         v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
2505
2506 //   VPMIN    : Vector Pairwise Minimum
2507 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin", "s8",
2508                         v8i8, v8i8, int_arm_neon_vpmins, 0>;
2509 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin", "s16",
2510                         v4i16, v4i16, int_arm_neon_vpmins, 0>;
2511 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin", "s32",
2512                         v2i32, v2i32, int_arm_neon_vpmins, 0>;
2513 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin", "u8",
2514                         v8i8, v8i8, int_arm_neon_vpminu, 0>;
2515 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin", "u16",
2516                         v4i16, v4i16, int_arm_neon_vpminu, 0>;
2517 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin", "u32",
2518                         v2i32, v2i32, int_arm_neon_vpminu, 0>;
2519 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, IIC_VBINi4D, "vpmin", "f32",
2520                         v2f32, v2f32, int_arm_neon_vpmins, 0>;
2521
2522 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
2523
2524 //   VRECPE   : Vector Reciprocal Estimate
2525 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2526                         IIC_VUNAD, "vrecpe", "u32",
2527                         v2i32, v2i32, int_arm_neon_vrecpe>;
2528 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2529                         IIC_VUNAQ, "vrecpe", "u32",
2530                         v4i32, v4i32, int_arm_neon_vrecpe>;
2531 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2532                         IIC_VUNAD, "vrecpe", "f32",
2533                         v2f32, v2f32, int_arm_neon_vrecpe>;
2534 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2535                         IIC_VUNAQ, "vrecpe", "f32",
2536                         v4f32, v4f32, int_arm_neon_vrecpe>;
2537
2538 //   VRECPS   : Vector Reciprocal Step
2539 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1,
2540                         IIC_VRECSD, "vrecps", "f32",
2541                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
2542 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1,
2543                         IIC_VRECSQ, "vrecps", "f32",
2544                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
2545
2546 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
2547 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2548                          IIC_VUNAD, "vrsqrte", "u32",
2549                          v2i32, v2i32, int_arm_neon_vrsqrte>;
2550 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2551                          IIC_VUNAQ, "vrsqrte", "u32",
2552                          v4i32, v4i32, int_arm_neon_vrsqrte>;
2553 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2554                          IIC_VUNAD, "vrsqrte", "f32",
2555                          v2f32, v2f32, int_arm_neon_vrsqrte>;
2556 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2557                          IIC_VUNAQ, "vrsqrte", "f32",
2558                          v4f32, v4f32, int_arm_neon_vrsqrte>;
2559
2560 //   VRSQRTS  : Vector Reciprocal Square Root Step
2561 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1,
2562                         IIC_VRECSD, "vrsqrts", "f32",
2563                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
2564 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1,
2565                         IIC_VRECSQ, "vrsqrts", "f32",
2566                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
2567
2568 // Vector Shifts.
2569
2570 //   VSHL     : Vector Shift
2571 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2572                             IIC_VSHLiQ, "vshl", "s", int_arm_neon_vshifts, 0>;
2573 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2574                             IIC_VSHLiQ, "vshl", "u", int_arm_neon_vshiftu, 0>;
2575 //   VSHL     : Vector Shift Left (Immediate)
2576 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
2577 //   VSHR     : Vector Shift Right (Immediate)
2578 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs>;
2579 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru>;
2580
2581 //   VSHLL    : Vector Shift Left Long
2582 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
2583 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
2584
2585 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2586 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
2587                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
2588                 ValueType OpTy, SDNode OpNode>
2589   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
2590            ResTy, OpTy, OpNode> {
2591   let Inst{21-16} = op21_16;
2592 }
2593 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
2594                           v8i16, v8i8, NEONvshlli>;
2595 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
2596                           v4i32, v4i16, NEONvshlli>;
2597 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
2598                           v2i64, v2i32, NEONvshlli>;
2599
2600 //   VSHRN    : Vector Shift Right and Narrow
2601 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
2602                            NEONvshrn>;
2603
2604 //   VRSHL    : Vector Rounding Shift
2605 defm VRSHLs   : N3VInt_QHSD<0,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2606                             IIC_VSHLi4Q, "vrshl", "s", int_arm_neon_vrshifts,0>;
2607 defm VRSHLu   : N3VInt_QHSD<1,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2608                             IIC_VSHLi4Q, "vrshl", "u", int_arm_neon_vrshiftu,0>;
2609 //   VRSHR    : Vector Rounding Shift Right
2610 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs>;
2611 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru>;
2612
2613 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2614 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
2615                            NEONvrshrn>;
2616
2617 //   VQSHL    : Vector Saturating Shift
2618 defm VQSHLs   : N3VInt_QHSD<0,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2619                             IIC_VSHLi4Q, "vqshl", "s", int_arm_neon_vqshifts,0>;
2620 defm VQSHLu   : N3VInt_QHSD<1,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2621                             IIC_VSHLi4Q, "vqshl", "u", int_arm_neon_vqshiftu,0>;
2622 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2623 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s", NEONvqshls>;
2624 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u", NEONvqshlu>;
2625 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
2626 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D, "vqshlu","s",NEONvqshlsu>;
2627
2628 //   VQSHRN   : Vector Saturating Shift Right and Narrow
2629 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
2630                            NEONvqshrns>;
2631 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
2632                            NEONvqshrnu>;
2633
2634 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
2635 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
2636                            NEONvqshrnsu>;
2637
2638 //   VQRSHL   : Vector Saturating Rounding Shift
2639 defm VQRSHLs  : N3VInt_QHSD<0,0,0b0101,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2640                             IIC_VSHLi4Q, "vqrshl", "s",
2641                             int_arm_neon_vqrshifts, 0>;
2642 defm VQRSHLu  : N3VInt_QHSD<1,0,0b0101,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2643                             IIC_VSHLi4Q, "vqrshl", "u",
2644                             int_arm_neon_vqrshiftu, 0>;
2645
2646 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
2647 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
2648                            NEONvqrshrns>;
2649 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
2650                            NEONvqrshrnu>;
2651
2652 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
2653 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
2654                            NEONvqrshrnsu>;
2655
2656 //   VSRA     : Vector Shift Right and Accumulate
2657 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
2658 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
2659 //   VRSRA    : Vector Rounding Shift Right and Accumulate
2660 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
2661 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
2662
2663 //   VSLI     : Vector Shift Left and Insert
2664 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli>;
2665 //   VSRI     : Vector Shift Right and Insert
2666 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri>;
2667
2668 // Vector Absolute and Saturating Absolute.
2669
2670 //   VABS     : Vector Absolute Value
2671 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
2672                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
2673                            int_arm_neon_vabs>;
2674 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2675                         IIC_VUNAD, "vabs", "f32",
2676                         v2f32, v2f32, int_arm_neon_vabs>;
2677 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2678                         IIC_VUNAQ, "vabs", "f32",
2679                         v4f32, v4f32, int_arm_neon_vabs>;
2680
2681 //   VQABS    : Vector Saturating Absolute Value
2682 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2683                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
2684                            int_arm_neon_vqabs>;
2685
2686 // Vector Negate.
2687
2688 def vneg      : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
2689 def vneg_conv : PatFrag<(ops node:$in), (sub immAllZerosV_bc, node:$in)>;
2690
2691 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2692   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2693         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2694         [(set DPR:$dst, (Ty (vneg DPR:$src)))]>;
2695 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2696   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2697         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2698         [(set QPR:$dst, (Ty (vneg QPR:$src)))]>;
2699
2700 //   VNEG     : Vector Negate
2701 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
2702 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
2703 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
2704 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
2705 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
2706 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
2707
2708 //   VNEG     : Vector Negate (floating-point)
2709 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2710                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2711                     "vneg", "f32", "$dst, $src", "",
2712                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2713 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2714                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2715                     "vneg", "f32", "$dst, $src", "",
2716                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2717
2718 def : Pat<(v8i8 (vneg_conv DPR:$src)), (VNEGs8d DPR:$src)>;
2719 def : Pat<(v4i16 (vneg_conv DPR:$src)), (VNEGs16d DPR:$src)>;
2720 def : Pat<(v2i32 (vneg_conv DPR:$src)), (VNEGs32d DPR:$src)>;
2721 def : Pat<(v16i8 (vneg_conv QPR:$src)), (VNEGs8q QPR:$src)>;
2722 def : Pat<(v8i16 (vneg_conv QPR:$src)), (VNEGs16q QPR:$src)>;
2723 def : Pat<(v4i32 (vneg_conv QPR:$src)), (VNEGs32q QPR:$src)>;
2724
2725 //   VQNEG    : Vector Saturating Negate
2726 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2727                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
2728                            int_arm_neon_vqneg>;
2729
2730 // Vector Bit Counting Operations.
2731
2732 //   VCLS     : Vector Count Leading Sign Bits
2733 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2734                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
2735                            int_arm_neon_vcls>;
2736 //   VCLZ     : Vector Count Leading Zeros
2737 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2738                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
2739                            int_arm_neon_vclz>;
2740 //   VCNT     : Vector Count One Bits
2741 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2742                         IIC_VCNTiD, "vcnt", "8",
2743                         v8i8, v8i8, int_arm_neon_vcnt>;
2744 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2745                         IIC_VCNTiQ, "vcnt", "8",
2746                         v16i8, v16i8, int_arm_neon_vcnt>;
2747
2748 // Vector Swap -- for disassembly only.
2749 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
2750                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2751                      "vswp", "$dst, $src", "", []>;
2752 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
2753                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2754                      "vswp", "$dst, $src", "", []>;
2755
2756 // Vector Move Operations.
2757
2758 //   VMOV     : Vector Move (Register)
2759
2760 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2761                     IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2762 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2763                     IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2764
2765 //   VMOV     : Vector Move (Immediate)
2766
2767 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
2768 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
2769   return ARM::getVMOVImm(N, 1, *CurDAG);
2770 }]>;
2771 def vmovImm8 : PatLeaf<(build_vector), [{
2772   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
2773 }], VMOV_get_imm8>;
2774
2775 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
2776 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
2777   return ARM::getVMOVImm(N, 2, *CurDAG);
2778 }]>;
2779 def vmovImm16 : PatLeaf<(build_vector), [{
2780   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
2781 }], VMOV_get_imm16>;
2782
2783 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
2784 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
2785   return ARM::getVMOVImm(N, 4, *CurDAG);
2786 }]>;
2787 def vmovImm32 : PatLeaf<(build_vector), [{
2788   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
2789 }], VMOV_get_imm32>;
2790
2791 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
2792 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
2793   return ARM::getVMOVImm(N, 8, *CurDAG);
2794 }]>;
2795 def vmovImm64 : PatLeaf<(build_vector), [{
2796   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
2797 }], VMOV_get_imm64>;
2798
2799 // Note: Some of the cmode bits in the following VMOV instructions need to
2800 // be encoded based on the immed values.
2801
2802 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2803                          (ins h8imm:$SIMM), IIC_VMOVImm,
2804                          "vmov", "i8", "$dst, $SIMM", "",
2805                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
2806 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2807                          (ins h8imm:$SIMM), IIC_VMOVImm,
2808                          "vmov", "i8", "$dst, $SIMM", "",
2809                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
2810
2811 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2812                          (ins h16imm:$SIMM), IIC_VMOVImm,
2813                          "vmov", "i16", "$dst, $SIMM", "",
2814                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
2815 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2816                          (ins h16imm:$SIMM), IIC_VMOVImm,
2817                          "vmov", "i16", "$dst, $SIMM", "",
2818                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
2819
2820 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2821                          (ins h32imm:$SIMM), IIC_VMOVImm,
2822                          "vmov", "i32", "$dst, $SIMM", "",
2823                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
2824 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2825                          (ins h32imm:$SIMM), IIC_VMOVImm,
2826                          "vmov", "i32", "$dst, $SIMM", "",
2827                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
2828
2829 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2830                          (ins h64imm:$SIMM), IIC_VMOVImm,
2831                          "vmov", "i64", "$dst, $SIMM", "",
2832                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
2833 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2834                          (ins h64imm:$SIMM), IIC_VMOVImm,
2835                          "vmov", "i64", "$dst, $SIMM", "",
2836                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
2837
2838 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2839
2840 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
2841                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2842                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
2843                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2844                                            imm:$lane))]>;
2845 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
2846                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2847                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
2848                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2849                                            imm:$lane))]>;
2850 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
2851                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2852                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
2853                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2854                                            imm:$lane))]>;
2855 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
2856                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2857                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
2858                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2859                                            imm:$lane))]>;
2860 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
2861                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2862                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
2863                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
2864                                            imm:$lane))]>;
2865 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
2866 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
2867           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2868                            (DSubReg_i8_reg imm:$lane))),
2869                      (SubReg_i8_lane imm:$lane))>;
2870 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
2871           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2872                              (DSubReg_i16_reg imm:$lane))),
2873                      (SubReg_i16_lane imm:$lane))>;
2874 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
2875           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2876                            (DSubReg_i8_reg imm:$lane))),
2877                      (SubReg_i8_lane imm:$lane))>;
2878 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
2879           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2880                              (DSubReg_i16_reg imm:$lane))),
2881                      (SubReg_i16_lane imm:$lane))>;
2882 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
2883           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
2884                              (DSubReg_i32_reg imm:$lane))),
2885                      (SubReg_i32_lane imm:$lane))>;
2886 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
2887           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
2888                           (SSubReg_f32_reg imm:$src2))>;
2889 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
2890           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
2891                           (SSubReg_f32_reg imm:$src2))>;
2892 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
2893 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2894 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
2895           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2896
2897
2898 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
2899
2900 let Constraints = "$src1 = $dst" in {
2901 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
2902                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2903                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
2904                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
2905                                            GPR:$src2, imm:$lane))]>;
2906 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
2907                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2908                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
2909                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
2910                                            GPR:$src2, imm:$lane))]>;
2911 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
2912                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2913                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
2914                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
2915                                            GPR:$src2, imm:$lane))]>;
2916 }
2917 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
2918           (v16i8 (INSERT_SUBREG QPR:$src1,
2919                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
2920                                    (DSubReg_i8_reg imm:$lane))),
2921                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
2922                   (DSubReg_i8_reg imm:$lane)))>;
2923 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
2924           (v8i16 (INSERT_SUBREG QPR:$src1,
2925                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
2926                                      (DSubReg_i16_reg imm:$lane))),
2927                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
2928                   (DSubReg_i16_reg imm:$lane)))>;
2929 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
2930           (v4i32 (INSERT_SUBREG QPR:$src1,
2931                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
2932                                      (DSubReg_i32_reg imm:$lane))),
2933                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
2934                   (DSubReg_i32_reg imm:$lane)))>;
2935
2936 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
2937           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
2938                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2939 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
2940           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
2941                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2942
2943 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2944 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2945 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2946           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2947
2948 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
2949           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2950 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
2951           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, arm_dsubreg_0)>;
2952 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
2953           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2954
2955 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
2956           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2957 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
2958           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2959 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
2960           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2961
2962 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
2963           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
2964                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2965                          arm_dsubreg_0)>;
2966 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
2967           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
2968                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2969                          arm_dsubreg_0)>;
2970 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
2971           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
2972                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2973                          arm_dsubreg_0)>;
2974
2975 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
2976
2977 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
2978   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
2979           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
2980           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2981 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
2982   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
2983           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
2984           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2985
2986 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
2987 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
2988 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
2989 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
2990 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
2991 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
2992
2993 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
2994                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
2995                       [(set DPR:$dst, (v2f32 (NEONvdup
2996                                               (f32 (bitconvert GPR:$src)))))]>;
2997 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
2998                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
2999                       [(set QPR:$dst, (v4f32 (NEONvdup
3000                                               (f32 (bitconvert GPR:$src)))))]>;
3001
3002 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3003
3004 class VDUPLND<bits<2> op19_18, bits<2> op17_16,
3005               string OpcodeStr, string Dt, ValueType Ty>
3006   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 0, 0,
3007         (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
3008         OpcodeStr, Dt, "$dst, $src[$lane]", "",
3009         [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3010
3011 class VDUPLNQ<bits<2> op19_18, bits<2> op17_16, string OpcodeStr, string Dt,
3012               ValueType ResTy, ValueType OpTy>
3013   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 1, 0,
3014         (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
3015         OpcodeStr, Dt, "$dst, $src[$lane]", "",
3016         [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src), imm:$lane)))]>;
3017
3018 // Inst{19-16} is partially specified depending on the element size.
3019
3020 def VDUPLN8d  : VDUPLND<{?,?}, {?,1}, "vdup", "8", v8i8>;
3021 def VDUPLN16d : VDUPLND<{?,?}, {1,0}, "vdup", "16", v4i16>;
3022 def VDUPLN32d : VDUPLND<{?,1}, {0,0}, "vdup", "32", v2i32>;
3023 def VDUPLNfd  : VDUPLND<{?,1}, {0,0}, "vdup", "32", v2f32>;
3024 def VDUPLN8q  : VDUPLNQ<{?,?}, {?,1}, "vdup", "8", v16i8, v8i8>;
3025 def VDUPLN16q : VDUPLNQ<{?,?}, {1,0}, "vdup", "16", v8i16, v4i16>;
3026 def VDUPLN32q : VDUPLNQ<{?,1}, {0,0}, "vdup", "32", v4i32, v2i32>;
3027 def VDUPLNfq  : VDUPLNQ<{?,1}, {0,0}, "vdup", "32", v4f32, v2f32>;
3028
3029 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3030           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3031                                   (DSubReg_i8_reg imm:$lane))),
3032                            (SubReg_i8_lane imm:$lane)))>;
3033 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3034           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3035                                     (DSubReg_i16_reg imm:$lane))),
3036                             (SubReg_i16_lane imm:$lane)))>;
3037 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3038           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3039                                     (DSubReg_i32_reg imm:$lane))),
3040                             (SubReg_i32_lane imm:$lane)))>;
3041 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3042           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3043                                    (DSubReg_i32_reg imm:$lane))),
3044                            (SubReg_i32_lane imm:$lane)))>;
3045
3046 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
3047                     (outs DPR:$dst), (ins SPR:$src),
3048                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3049                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3050
3051 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
3052                     (outs QPR:$dst), (ins SPR:$src),
3053                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3054                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3055
3056 def : Pat<(v2i64 (NEONvduplane (v2i64 QPR:$src), imm:$lane)),
3057           (INSERT_SUBREG QPR:$src,
3058                          (i64 (EXTRACT_SUBREG QPR:$src,
3059                                (DSubReg_f64_reg imm:$lane))),
3060                          (DSubReg_f64_other_reg imm:$lane))>;
3061 def : Pat<(v2f64 (NEONvduplane (v2f64 QPR:$src), imm:$lane)),
3062           (INSERT_SUBREG QPR:$src,
3063                          (f64 (EXTRACT_SUBREG QPR:$src,
3064                                (DSubReg_f64_reg imm:$lane))),
3065                          (DSubReg_f64_other_reg imm:$lane))>;
3066
3067 //   VMOVN    : Vector Narrowing Move
3068 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
3069                             "vmovn", "i", int_arm_neon_vmovn>;
3070 //   VQMOVN   : Vector Saturating Narrowing Move
3071 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3072                             "vqmovn", "s", int_arm_neon_vqmovns>;
3073 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3074                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3075 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3076                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3077 //   VMOVL    : Vector Lengthening Move
3078 defm VMOVLs   : N2VLInt_QHS<0b01,0b10100,0,1, "vmovl", "s",
3079                             int_arm_neon_vmovls>;
3080 defm VMOVLu   : N2VLInt_QHS<0b11,0b10100,0,1, "vmovl", "u",
3081                             int_arm_neon_vmovlu>;
3082
3083 // Vector Conversions.
3084
3085 //   VCVT     : Vector Convert Between Floating-Point and Integers
3086 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3087                      v2i32, v2f32, fp_to_sint>;
3088 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3089                      v2i32, v2f32, fp_to_uint>;
3090 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3091                      v2f32, v2i32, sint_to_fp>;
3092 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3093                      v2f32, v2i32, uint_to_fp>;
3094
3095 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3096                      v4i32, v4f32, fp_to_sint>;
3097 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3098                      v4i32, v4f32, fp_to_uint>;
3099 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3100                      v4f32, v4i32, sint_to_fp>;
3101 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3102                      v4f32, v4i32, uint_to_fp>;
3103
3104 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3105 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3106                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3107 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3108                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3109 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3110                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
3111 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3112                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
3113
3114 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3115                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
3116 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3117                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
3118 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3119                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
3120 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3121                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
3122
3123 // Vector Reverse.
3124
3125 //   VREV64   : Vector Reverse elements within 64-bit doublewords
3126
3127 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3128   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
3129         (ins DPR:$src), IIC_VMOVD,
3130         OpcodeStr, Dt, "$dst, $src", "",
3131         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
3132 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3133   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
3134         (ins QPR:$src), IIC_VMOVD,
3135         OpcodeStr, Dt, "$dst, $src", "",
3136         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
3137
3138 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
3139 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
3140 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
3141 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
3142
3143 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
3144 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
3145 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
3146 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
3147
3148 //   VREV32   : Vector Reverse elements within 32-bit words
3149
3150 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3151   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
3152         (ins DPR:$src), IIC_VMOVD,
3153         OpcodeStr, Dt, "$dst, $src", "",
3154         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
3155 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3156   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
3157         (ins QPR:$src), IIC_VMOVD,
3158         OpcodeStr, Dt, "$dst, $src", "",
3159         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
3160
3161 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
3162 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
3163
3164 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
3165 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
3166
3167 //   VREV16   : Vector Reverse elements within 16-bit halfwords
3168
3169 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3170   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
3171         (ins DPR:$src), IIC_VMOVD,
3172         OpcodeStr, Dt, "$dst, $src", "",
3173         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
3174 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3175   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
3176         (ins QPR:$src), IIC_VMOVD,
3177         OpcodeStr, Dt, "$dst, $src", "",
3178         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
3179
3180 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
3181 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
3182
3183 // Other Vector Shuffles.
3184
3185 //   VEXT     : Vector Extract
3186
3187 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
3188   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
3189         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), IIC_VEXTD,
3190         OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3191         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
3192                                       (Ty DPR:$rhs), imm:$index)))]>;
3193
3194 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
3195   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
3196         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), IIC_VEXTQ,
3197         OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3198         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
3199                                       (Ty QPR:$rhs), imm:$index)))]>;
3200
3201 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
3202 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
3203 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
3204 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
3205
3206 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
3207 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
3208 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
3209 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
3210
3211 //   VTRN     : Vector Transpose
3212
3213 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
3214 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
3215 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
3216
3217 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
3218 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
3219 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
3220
3221 //   VUZP     : Vector Unzip (Deinterleave)
3222
3223 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
3224 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
3225 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
3226
3227 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
3228 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
3229 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
3230
3231 //   VZIP     : Vector Zip (Interleave)
3232
3233 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
3234 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
3235 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
3236
3237 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
3238 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3239 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3240
3241 // Vector Table Lookup and Table Extension.
3242
3243 //   VTBL     : Vector Table Lookup
3244 def  VTBL1
3245   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
3246         (ins DPR:$tbl1, DPR:$src), IIC_VTB1,
3247         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
3248         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
3249 let hasExtraSrcRegAllocReq = 1 in {
3250 def  VTBL2
3251   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
3252         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTB2,
3253         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "",
3254         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
3255                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3256 def  VTBL3
3257   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
3258         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTB3,
3259         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "",
3260         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
3261                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3262 def  VTBL4
3263   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
3264         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTB4,
3265         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "",
3266         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
3267                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3268 } // hasExtraSrcRegAllocReq = 1
3269
3270 //   VTBX     : Vector Table Extension
3271 def  VTBX1
3272   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
3273         (ins DPR:$orig, DPR:$tbl1, DPR:$src), IIC_VTBX1,
3274         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
3275         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
3276                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
3277 let hasExtraSrcRegAllocReq = 1 in {
3278 def  VTBX2
3279   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
3280         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTBX2,
3281         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst",
3282         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
3283                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3284 def  VTBX3
3285   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
3286         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTBX3,
3287         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "$orig = $dst",
3288         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
3289                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3290 def  VTBX4
3291   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
3292         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTBX4,
3293         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
3294         "$orig = $dst",
3295         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
3296                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3297 } // hasExtraSrcRegAllocReq = 1
3298
3299 //===----------------------------------------------------------------------===//
3300 // NEON instructions for single-precision FP math
3301 //===----------------------------------------------------------------------===//
3302
3303 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
3304   : NEONFPPat<(ResTy (OpNode SPR:$a)),
3305               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
3306                                                        SPR:$a, arm_ssubreg_0))),
3307                               arm_ssubreg_0)>;
3308
3309 class N3VSPat<SDNode OpNode, NeonI Inst>
3310   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
3311               (EXTRACT_SUBREG (v2f32
3312                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3313                                                       SPR:$a, arm_ssubreg_0),
3314                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3315                                                       SPR:$b, arm_ssubreg_0))),
3316                               arm_ssubreg_0)>;
3317
3318 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
3319   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
3320               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3321                                                    SPR:$acc, arm_ssubreg_0),
3322                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3323                                                    SPR:$a, arm_ssubreg_0),
3324                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3325                                                    SPR:$b, arm_ssubreg_0)),
3326                               arm_ssubreg_0)>;
3327
3328 // These need separate instructions because they must use DPR_VFP2 register
3329 // class which have SPR sub-registers.
3330
3331 // Vector Add Operations used for single-precision FP
3332 let neverHasSideEffects = 1 in
3333 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
3334 def : N3VSPat<fadd, VADDfd_sfp>;
3335
3336 // Vector Sub Operations used for single-precision FP
3337 let neverHasSideEffects = 1 in
3338 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
3339 def : N3VSPat<fsub, VSUBfd_sfp>;
3340
3341 // Vector Multiply Operations used for single-precision FP
3342 let neverHasSideEffects = 1 in
3343 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
3344 def : N3VSPat<fmul, VMULfd_sfp>;
3345
3346 // Vector Multiply-Accumulate/Subtract used for single-precision FP
3347 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3348 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3349
3350 //let neverHasSideEffects = 1 in
3351 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3352 //                            v2f32, fmul, fadd>;
3353 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3354
3355 //let neverHasSideEffects = 1 in
3356 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3357 //                            v2f32, fmul, fsub>;
3358 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3359
3360 // Vector Absolute used for single-precision FP
3361 let neverHasSideEffects = 1 in
3362 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3363                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3364                       "vabs", "f32", "$dst, $src", "", []>;
3365 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3366
3367 // Vector Negate used for single-precision FP
3368 let neverHasSideEffects = 1 in
3369 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3370                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3371                       "vneg", "f32", "$dst, $src", "", []>;
3372 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3373
3374 // Vector Maximum used for single-precision FP
3375 let neverHasSideEffects = 1 in
3376 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3377                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
3378                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
3379 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
3380
3381 // Vector Minimum used for single-precision FP
3382 let neverHasSideEffects = 1 in
3383 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3384                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
3385                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
3386 def : N3VSPat<NEONfmin, VMINfd_sfp>;
3387
3388 // Vector Convert between single-precision FP and integer
3389 let neverHasSideEffects = 1 in
3390 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3391                          v2i32, v2f32, fp_to_sint>;
3392 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3393
3394 let neverHasSideEffects = 1 in
3395 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3396                          v2i32, v2f32, fp_to_uint>;
3397 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3398
3399 let neverHasSideEffects = 1 in
3400 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3401                          v2f32, v2i32, sint_to_fp>;
3402 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3403
3404 let neverHasSideEffects = 1 in
3405 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3406                          v2f32, v2i32, uint_to_fp>;
3407 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3408
3409 //===----------------------------------------------------------------------===//
3410 // Non-Instruction Patterns
3411 //===----------------------------------------------------------------------===//
3412
3413 // bit_convert
3414 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3415 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3416 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3417 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3418 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3419 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3420 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3421 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3422 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3423 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3424 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3425 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3426 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3427 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3428 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3429 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3430 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
3431 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
3432 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
3433 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
3434 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
3435 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
3436 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
3437 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
3438 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
3439 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
3440 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
3441 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
3442 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
3443 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
3444
3445 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
3446 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
3447 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
3448 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
3449 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
3450 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
3451 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
3452 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
3453 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
3454 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
3455 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
3456 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
3457 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
3458 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
3459 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
3460 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
3461 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
3462 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
3463 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
3464 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
3465 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
3466 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
3467 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
3468 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
3469 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
3470 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
3471 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
3472 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
3473 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
3474 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;