lib/Target/ARM/ARMInstrNEON.td

   1 //===-- ARMInstrNEON.td - NEON support for ARM -------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVI32NegAsmOperand : AsmOperandClass { let Name = "NEONi32vmovNeg"; }
  43 def nImmVMOVI32Neg : Operand<i32> {
  44   let PrintMethod = "printNEONModImmOperand";
  45   let ParserMatchClass = nImmVMOVI32NegAsmOperand;
  46 }
  47 def nImmVMOVF32 : Operand<i32> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  52 def nImmSplatI64 : Operand<i32> {
  53   let PrintMethod = "printNEONModImmOperand";
  54   let ParserMatchClass = nImmSplatI64AsmOperand;
  55 }
  56
  57 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  58 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  59 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  60 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  61   return ((uint64_t)Imm) < 8;
  62 }]> {
  63   let ParserMatchClass = VectorIndex8Operand;
  64   let PrintMethod = "printVectorIndex";
  65   let MIOperandInfo = (ops i32imm);
  66 }
  67 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  68   return ((uint64_t)Imm) < 4;
  69 }]> {
  70   let ParserMatchClass = VectorIndex16Operand;
  71   let PrintMethod = "printVectorIndex";
  72   let MIOperandInfo = (ops i32imm);
  73 }
  74 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  75   return ((uint64_t)Imm) < 2;
  76 }]> {
  77   let ParserMatchClass = VectorIndex32Operand;
  78   let PrintMethod = "printVectorIndex";
  79   let MIOperandInfo = (ops i32imm);
  80 }
  81
  82 // Register list of one D register.
  83 def VecListOneDAsmOperand : AsmOperandClass {
  84   let Name = "VecListOneD";
  85   let ParserMethod = "parseVectorList";
  86   let RenderMethod = "addVecListOperands";
  87 }
  88 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  89   let ParserMatchClass = VecListOneDAsmOperand;
  90 }
  91 // Register list of two sequential D registers.
  92 def VecListDPairAsmOperand : AsmOperandClass {
  93   let Name = "VecListDPair";
  94   let ParserMethod = "parseVectorList";
  95   let RenderMethod = "addVecListOperands";
  96 }
  97 def VecListDPair : RegisterOperand<DPair, "printVectorListTwo"> {
  98   let ParserMatchClass = VecListDPairAsmOperand;
  99 }
 100 // Register list of three sequential D registers.
 101 def VecListThreeDAsmOperand : AsmOperandClass {
 102   let Name = "VecListThreeD";
 103   let ParserMethod = "parseVectorList";
 104   let RenderMethod = "addVecListOperands";
 105 }
 106 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 107   let ParserMatchClass = VecListThreeDAsmOperand;
 108 }
 109 // Register list of four sequential D registers.
 110 def VecListFourDAsmOperand : AsmOperandClass {
 111   let Name = "VecListFourD";
 112   let ParserMethod = "parseVectorList";
 113   let RenderMethod = "addVecListOperands";
 114 }
 115 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 116   let ParserMatchClass = VecListFourDAsmOperand;
 117 }
 118 // Register list of two D registers spaced by 2 (two sequential Q registers).
 119 def VecListDPairSpacedAsmOperand : AsmOperandClass {
 120   let Name = "VecListDPairSpaced";
 121   let ParserMethod = "parseVectorList";
 122   let RenderMethod = "addVecListOperands";
 123 }
 124 def VecListDPairSpaced : RegisterOperand<DPair, "printVectorListTwoSpaced"> {
 125   let ParserMatchClass = VecListDPairSpacedAsmOperand;
 126 }
 127 // Register list of three D registers spaced by 2 (three Q registers).
 128 def VecListThreeQAsmOperand : AsmOperandClass {
 129   let Name = "VecListThreeQ";
 130   let ParserMethod = "parseVectorList";
 131   let RenderMethod = "addVecListOperands";
 132 }
 133 def VecListThreeQ : RegisterOperand<DPR, "printVectorListThreeSpaced"> {
 134   let ParserMatchClass = VecListThreeQAsmOperand;
 135 }
 136 // Register list of three D registers spaced by 2 (three Q registers).
 137 def VecListFourQAsmOperand : AsmOperandClass {
 138   let Name = "VecListFourQ";
 139   let ParserMethod = "parseVectorList";
 140   let RenderMethod = "addVecListOperands";
 141 }
 142 def VecListFourQ : RegisterOperand<DPR, "printVectorListFourSpaced"> {
 143   let ParserMatchClass = VecListFourQAsmOperand;
 144 }
 145
 146 // Register list of one D register, with "all lanes" subscripting.
 147 def VecListOneDAllLanesAsmOperand : AsmOperandClass {
 148   let Name = "VecListOneDAllLanes";
 149   let ParserMethod = "parseVectorList";
 150   let RenderMethod = "addVecListOperands";
 151 }
 152 def VecListOneDAllLanes : RegisterOperand<DPR, "printVectorListOneAllLanes"> {
 153   let ParserMatchClass = VecListOneDAllLanesAsmOperand;
 154 }
 155 // Register list of two D registers, with "all lanes" subscripting.
 156 def VecListDPairAllLanesAsmOperand : AsmOperandClass {
 157   let Name = "VecListDPairAllLanes";
 158   let ParserMethod = "parseVectorList";
 159   let RenderMethod = "addVecListOperands";
 160 }
 161 def VecListDPairAllLanes : RegisterOperand<DPair,
 162                                            "printVectorListTwoAllLanes"> {
 163   let ParserMatchClass = VecListDPairAllLanesAsmOperand;
 164 }
 165 // Register list of two D registers spaced by 2 (two sequential Q registers).
 166 def VecListDPairSpacedAllLanesAsmOperand : AsmOperandClass {
 167   let Name = "VecListDPairSpacedAllLanes";
 168   let ParserMethod = "parseVectorList";
 169   let RenderMethod = "addVecListOperands";
 170 }
 171 def VecListDPairSpacedAllLanes : RegisterOperand<DPair,
 172                                          "printVectorListTwoSpacedAllLanes"> {
 173   let ParserMatchClass = VecListDPairSpacedAllLanesAsmOperand;
 174 }
 175 // Register list of three D registers, with "all lanes" subscripting.
 176 def VecListThreeDAllLanesAsmOperand : AsmOperandClass {
 177   let Name = "VecListThreeDAllLanes";
 178   let ParserMethod = "parseVectorList";
 179   let RenderMethod = "addVecListOperands";
 180 }
 181 def VecListThreeDAllLanes : RegisterOperand<DPR,
 182                                             "printVectorListThreeAllLanes"> {
 183   let ParserMatchClass = VecListThreeDAllLanesAsmOperand;
 184 }
 185 // Register list of three D registers spaced by 2 (three sequential Q regs).
 186 def VecListThreeQAllLanesAsmOperand : AsmOperandClass {
 187   let Name = "VecListThreeQAllLanes";
 188   let ParserMethod = "parseVectorList";
 189   let RenderMethod = "addVecListOperands";
 190 }
 191 def VecListThreeQAllLanes : RegisterOperand<DPR,
 192                                          "printVectorListThreeSpacedAllLanes"> {
 193   let ParserMatchClass = VecListThreeQAllLanesAsmOperand;
 194 }
 195 // Register list of four D registers, with "all lanes" subscripting.
 196 def VecListFourDAllLanesAsmOperand : AsmOperandClass {
 197   let Name = "VecListFourDAllLanes";
 198   let ParserMethod = "parseVectorList";
 199   let RenderMethod = "addVecListOperands";
 200 }
 201 def VecListFourDAllLanes : RegisterOperand<DPR, "printVectorListFourAllLanes"> {
 202   let ParserMatchClass = VecListFourDAllLanesAsmOperand;
 203 }
 204 // Register list of four D registers spaced by 2 (four sequential Q regs).
 205 def VecListFourQAllLanesAsmOperand : AsmOperandClass {
 206   let Name = "VecListFourQAllLanes";
 207   let ParserMethod = "parseVectorList";
 208   let RenderMethod = "addVecListOperands";
 209 }
 210 def VecListFourQAllLanes : RegisterOperand<DPR,
 211                                          "printVectorListFourSpacedAllLanes"> {
 212   let ParserMatchClass = VecListFourQAllLanesAsmOperand;
 213 }
 214
 215
 216 // Register list of one D register, with byte lane subscripting.
 217 def VecListOneDByteIndexAsmOperand : AsmOperandClass {
 218   let Name = "VecListOneDByteIndexed";
 219   let ParserMethod = "parseVectorList";
 220   let RenderMethod = "addVecListIndexedOperands";
 221 }
 222 def VecListOneDByteIndexed : Operand<i32> {
 223   let ParserMatchClass = VecListOneDByteIndexAsmOperand;
 224   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 225 }
 226 // ...with half-word lane subscripting.
 227 def VecListOneDHWordIndexAsmOperand : AsmOperandClass {
 228   let Name = "VecListOneDHWordIndexed";
 229   let ParserMethod = "parseVectorList";
 230   let RenderMethod = "addVecListIndexedOperands";
 231 }
 232 def VecListOneDHWordIndexed : Operand<i32> {
 233   let ParserMatchClass = VecListOneDHWordIndexAsmOperand;
 234   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 235 }
 236 // ...with word lane subscripting.
 237 def VecListOneDWordIndexAsmOperand : AsmOperandClass {
 238   let Name = "VecListOneDWordIndexed";
 239   let ParserMethod = "parseVectorList";
 240   let RenderMethod = "addVecListIndexedOperands";
 241 }
 242 def VecListOneDWordIndexed : Operand<i32> {
 243   let ParserMatchClass = VecListOneDWordIndexAsmOperand;
 244   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 245 }
 246
 247 // Register list of two D registers with byte lane subscripting.
 248 def VecListTwoDByteIndexAsmOperand : AsmOperandClass {
 249   let Name = "VecListTwoDByteIndexed";
 250   let ParserMethod = "parseVectorList";
 251   let RenderMethod = "addVecListIndexedOperands";
 252 }
 253 def VecListTwoDByteIndexed : Operand<i32> {
 254   let ParserMatchClass = VecListTwoDByteIndexAsmOperand;
 255   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 256 }
 257 // ...with half-word lane subscripting.
 258 def VecListTwoDHWordIndexAsmOperand : AsmOperandClass {
 259   let Name = "VecListTwoDHWordIndexed";
 260   let ParserMethod = "parseVectorList";
 261   let RenderMethod = "addVecListIndexedOperands";
 262 }
 263 def VecListTwoDHWordIndexed : Operand<i32> {
 264   let ParserMatchClass = VecListTwoDHWordIndexAsmOperand;
 265   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 266 }
 267 // ...with word lane subscripting.
 268 def VecListTwoDWordIndexAsmOperand : AsmOperandClass {
 269   let Name = "VecListTwoDWordIndexed";
 270   let ParserMethod = "parseVectorList";
 271   let RenderMethod = "addVecListIndexedOperands";
 272 }
 273 def VecListTwoDWordIndexed : Operand<i32> {
 274   let ParserMatchClass = VecListTwoDWordIndexAsmOperand;
 275   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 276 }
 277 // Register list of two Q registers with half-word lane subscripting.
 278 def VecListTwoQHWordIndexAsmOperand : AsmOperandClass {
 279   let Name = "VecListTwoQHWordIndexed";
 280   let ParserMethod = "parseVectorList";
 281   let RenderMethod = "addVecListIndexedOperands";
 282 }
 283 def VecListTwoQHWordIndexed : Operand<i32> {
 284   let ParserMatchClass = VecListTwoQHWordIndexAsmOperand;
 285   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 286 }
 287 // ...with word lane subscripting.
 288 def VecListTwoQWordIndexAsmOperand : AsmOperandClass {
 289   let Name = "VecListTwoQWordIndexed";
 290   let ParserMethod = "parseVectorList";
 291   let RenderMethod = "addVecListIndexedOperands";
 292 }
 293 def VecListTwoQWordIndexed : Operand<i32> {
 294   let ParserMatchClass = VecListTwoQWordIndexAsmOperand;
 295   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 296 }
 297
 298
 299 // Register list of three D registers with byte lane subscripting.
 300 def VecListThreeDByteIndexAsmOperand : AsmOperandClass {
 301   let Name = "VecListThreeDByteIndexed";
 302   let ParserMethod = "parseVectorList";
 303   let RenderMethod = "addVecListIndexedOperands";
 304 }
 305 def VecListThreeDByteIndexed : Operand<i32> {
 306   let ParserMatchClass = VecListThreeDByteIndexAsmOperand;
 307   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 308 }
 309 // ...with half-word lane subscripting.
 310 def VecListThreeDHWordIndexAsmOperand : AsmOperandClass {
 311   let Name = "VecListThreeDHWordIndexed";
 312   let ParserMethod = "parseVectorList";
 313   let RenderMethod = "addVecListIndexedOperands";
 314 }
 315 def VecListThreeDHWordIndexed : Operand<i32> {
 316   let ParserMatchClass = VecListThreeDHWordIndexAsmOperand;
 317   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 318 }
 319 // ...with word lane subscripting.
 320 def VecListThreeDWordIndexAsmOperand : AsmOperandClass {
 321   let Name = "VecListThreeDWordIndexed";
 322   let ParserMethod = "parseVectorList";
 323   let RenderMethod = "addVecListIndexedOperands";
 324 }
 325 def VecListThreeDWordIndexed : Operand<i32> {
 326   let ParserMatchClass = VecListThreeDWordIndexAsmOperand;
 327   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 328 }
 329 // Register list of three Q registers with half-word lane subscripting.
 330 def VecListThreeQHWordIndexAsmOperand : AsmOperandClass {
 331   let Name = "VecListThreeQHWordIndexed";
 332   let ParserMethod = "parseVectorList";
 333   let RenderMethod = "addVecListIndexedOperands";
 334 }
 335 def VecListThreeQHWordIndexed : Operand<i32> {
 336   let ParserMatchClass = VecListThreeQHWordIndexAsmOperand;
 337   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 338 }
 339 // ...with word lane subscripting.
 340 def VecListThreeQWordIndexAsmOperand : AsmOperandClass {
 341   let Name = "VecListThreeQWordIndexed";
 342   let ParserMethod = "parseVectorList";
 343   let RenderMethod = "addVecListIndexedOperands";
 344 }
 345 def VecListThreeQWordIndexed : Operand<i32> {
 346   let ParserMatchClass = VecListThreeQWordIndexAsmOperand;
 347   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 348 }
 349
 350 // Register list of four D registers with byte lane subscripting.
 351 def VecListFourDByteIndexAsmOperand : AsmOperandClass {
 352   let Name = "VecListFourDByteIndexed";
 353   let ParserMethod = "parseVectorList";
 354   let RenderMethod = "addVecListIndexedOperands";
 355 }
 356 def VecListFourDByteIndexed : Operand<i32> {
 357   let ParserMatchClass = VecListFourDByteIndexAsmOperand;
 358   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 359 }
 360 // ...with half-word lane subscripting.
 361 def VecListFourDHWordIndexAsmOperand : AsmOperandClass {
 362   let Name = "VecListFourDHWordIndexed";
 363   let ParserMethod = "parseVectorList";
 364   let RenderMethod = "addVecListIndexedOperands";
 365 }
 366 def VecListFourDHWordIndexed : Operand<i32> {
 367   let ParserMatchClass = VecListFourDHWordIndexAsmOperand;
 368   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 369 }
 370 // ...with word lane subscripting.
 371 def VecListFourDWordIndexAsmOperand : AsmOperandClass {
 372   let Name = "VecListFourDWordIndexed";
 373   let ParserMethod = "parseVectorList";
 374   let RenderMethod = "addVecListIndexedOperands";
 375 }
 376 def VecListFourDWordIndexed : Operand<i32> {
 377   let ParserMatchClass = VecListFourDWordIndexAsmOperand;
 378   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 379 }
 380 // Register list of four Q registers with half-word lane subscripting.
 381 def VecListFourQHWordIndexAsmOperand : AsmOperandClass {
 382   let Name = "VecListFourQHWordIndexed";
 383   let ParserMethod = "parseVectorList";
 384   let RenderMethod = "addVecListIndexedOperands";
 385 }
 386 def VecListFourQHWordIndexed : Operand<i32> {
 387   let ParserMatchClass = VecListFourQHWordIndexAsmOperand;
 388   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 389 }
 390 // ...with word lane subscripting.
 391 def VecListFourQWordIndexAsmOperand : AsmOperandClass {
 392   let Name = "VecListFourQWordIndexed";
 393   let ParserMethod = "parseVectorList";
 394   let RenderMethod = "addVecListIndexedOperands";
 395 }
 396 def VecListFourQWordIndexed : Operand<i32> {
 397   let ParserMatchClass = VecListFourQWordIndexAsmOperand;
 398   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 399 }
 400
 401 def dword_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 402   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 403 }]>;
 404 def dword_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 405                                  (store node:$val, node:$ptr), [{
 406   return cast<StoreSDNode>(N)->getAlignment() >= 8;
 407 }]>;
 408 def word_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 409   return cast<LoadSDNode>(N)->getAlignment() == 4;
 410 }]>;
 411 def word_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 412                                  (store node:$val, node:$ptr), [{
 413   return cast<StoreSDNode>(N)->getAlignment() == 4;
 414 }]>;
 415 def hword_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 416   return cast<LoadSDNode>(N)->getAlignment() == 2;
 417 }]>;
 418 def hword_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 419                                  (store node:$val, node:$ptr), [{
 420   return cast<StoreSDNode>(N)->getAlignment() == 2;
 421 }]>;
 422 def byte_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 423   return cast<LoadSDNode>(N)->getAlignment() == 1;
 424 }]>;
 425 def byte_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 426                              (store node:$val, node:$ptr), [{
 427   return cast<StoreSDNode>(N)->getAlignment() == 1;
 428 }]>;
 429 def non_word_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 430   return cast<LoadSDNode>(N)->getAlignment() < 4;
 431 }]>;
 432 def non_word_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 433                                     (store node:$val, node:$ptr), [{
 434   return cast<StoreSDNode>(N)->getAlignment() < 4;
 435 }]>;
 436
 437 //===----------------------------------------------------------------------===//
 438 // NEON-specific DAG Nodes.
 439 //===----------------------------------------------------------------------===//
 440
 441 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 442 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 443
 444 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 445 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 446 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 447 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 448 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 449 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 450 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 451 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 452 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 453 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 454 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 455
 456 // Types for vector shift by immediates.  The "SHX" version is for long and
 457 // narrow operations where the source and destination vectors have different
 458 // types.  The "SHINS" version is for shift and insert operations.
 459 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 460                                          SDTCisVT<2, i32>]>;
 461 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 462                                          SDTCisVT<2, i32>]>;
 463 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 464                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 465
 466 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 467 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 468 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 469 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 470 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 471 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 472 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 473
 474 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 475 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 476 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 477
 478 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 479 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 480 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 481 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 482 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 483 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 484
 485 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 486 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 487 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 488
 489 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 490 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 491
 492 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 493                                          SDTCisVT<2, i32>]>;
 494 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 495 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 496
 497 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 498 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 499 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 500 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 501
 502 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 503                                            SDTCisVT<2, i32>]>;
 504 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 505 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 506
 507 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 508                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 509                                                 SDTCisSameAs<0, 1>,
 510                                                 SDTCisSameAs<0, 2>,
 511                                                 SDTCisSameAs<0, 3>]>>;
 512
 513 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 514
 515 // VDUPLANE can produce a quad-register result from a double-register source,
 516 // so the result is not constrained to match the source.
 517 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 518                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 519                                                 SDTCisVT<2, i32>]>>;
 520
 521 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 522                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 523 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 524
 525 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 526 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 527 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 528 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 529
 530 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 531                                          SDTCisSameAs<0, 2>,
 532                                          SDTCisSameAs<0, 3>]>;
 533 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 534 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 535 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 536
 537 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 538                                          SDTCisSameAs<1, 2>]>;
 539 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 540 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 541
 542 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 543                                          SDTCisSameAs<0, 2>]>;
 544 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 545 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 546
 547 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 548   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 549   unsigned EltBits = 0;
 550   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 551   return (EltBits == 32 && EltVal == 0);
 552 }]>;
 553
 554 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 555   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 556   unsigned EltBits = 0;
 557   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 558   return (EltBits == 8 && EltVal == 0xff);
 559 }]>;
 560
 561 //===----------------------------------------------------------------------===//
 562 // NEON load / store instructions
 563 //===----------------------------------------------------------------------===//
 564
 565 // Use VLDM to load a Q register as a D register pair.
 566 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 567 def VLDMQIA
 568   : PseudoVFPLdStM<(outs DPair:$dst), (ins GPR:$Rn),
 569                     IIC_fpLoad_m, "",
 570                    [(set DPair:$dst, (v2f64 (load GPR:$Rn)))]>;
 571
 572 // Use VSTM to store a Q register as a D register pair.
 573 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 574 def VSTMQIA
 575   : PseudoVFPLdStM<(outs), (ins DPair:$src, GPR:$Rn),
 576                     IIC_fpStore_m, "",
 577                    [(store (v2f64 DPair:$src), GPR:$Rn)]>;
 578
 579 // Classes for VLD* pseudo-instructions with multi-register operands.
 580 // These are expanded to real instructions after register allocation.
 581 class VLDQPseudo<InstrItinClass itin>
 582   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 583 class VLDQWBPseudo<InstrItinClass itin>
 584   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 585                 (ins addrmode6:$addr, am6offset:$offset), itin,
 586                 "$addr.addr = $wb">;
 587 class VLDQWBfixedPseudo<InstrItinClass itin>
 588   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 589                 (ins addrmode6:$addr), itin,
 590                 "$addr.addr = $wb">;
 591 class VLDQWBregisterPseudo<InstrItinClass itin>
 592   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 593                 (ins addrmode6:$addr, rGPR:$offset), itin,
 594                 "$addr.addr = $wb">;
 595
 596 class VLDQQPseudo<InstrItinClass itin>
 597   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 598 class VLDQQWBPseudo<InstrItinClass itin>
 599   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 600                 (ins addrmode6:$addr, am6offset:$offset), itin,
 601                 "$addr.addr = $wb">;
 602 class VLDQQWBfixedPseudo<InstrItinClass itin>
 603   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 604                 (ins addrmode6:$addr), itin,
 605                 "$addr.addr = $wb">;
 606 class VLDQQWBregisterPseudo<InstrItinClass itin>
 607   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 608                 (ins addrmode6:$addr, rGPR:$offset), itin,
 609                 "$addr.addr = $wb">;
 610
 611
 612 class VLDQQQQPseudo<InstrItinClass itin>
 613   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 614                 "$src = $dst">;
 615 class VLDQQQQWBPseudo<InstrItinClass itin>
 616   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 617                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 618                 "$addr.addr = $wb, $src = $dst">;
 619
 620 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 621
 622 //   VLD1     : Vector Load (multiple single elements)
 623 class VLD1D<bits<4> op7_4, string Dt>
 624   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 625           (ins addrmode6:$Rn), IIC_VLD1,
 626           "vld1", Dt, "$Vd, $Rn", "", []> {
 627   let Rm = 0b1111;
 628   let Inst{4} = Rn{4};
 629   let DecoderMethod = "DecodeVLDST1Instruction";
 630 }
 631 class VLD1Q<bits<4> op7_4, string Dt>
 632   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd),
 633           (ins addrmode6:$Rn), IIC_VLD1x2,
 634           "vld1", Dt, "$Vd, $Rn", "", []> {
 635   let Rm = 0b1111;
 636   let Inst{5-4} = Rn{5-4};
 637   let DecoderMethod = "DecodeVLDST1Instruction";
 638 }
 639
 640 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 641 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 642 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 643 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 644
 645 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 646 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 647 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 648 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 649
 650 // ...with address register writeback:
 651 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 652   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 653                      (ins addrmode6:$Rn), IIC_VLD1u,
 654                      "vld1", Dt, "$Vd, $Rn!",
 655                      "$Rn.addr = $wb", []> {
 656     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 657     let Inst{4} = Rn{4};
 658     let DecoderMethod = "DecodeVLDST1Instruction";
 659     let AsmMatchConverter = "cvtVLDwbFixed";
 660   }
 661   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 662                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 663                         "vld1", Dt, "$Vd, $Rn, $Rm",
 664                         "$Rn.addr = $wb", []> {
 665     let Inst{4} = Rn{4};
 666     let DecoderMethod = "DecodeVLDST1Instruction";
 667     let AsmMatchConverter = "cvtVLDwbRegister";
 668   }
 669 }
 670 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 671   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd, GPR:$wb),
 672                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 673                      "vld1", Dt, "$Vd, $Rn!",
 674                      "$Rn.addr = $wb", []> {
 675     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 676     let Inst{5-4} = Rn{5-4};
 677     let DecoderMethod = "DecodeVLDST1Instruction";
 678     let AsmMatchConverter = "cvtVLDwbFixed";
 679   }
 680   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd, GPR:$wb),
 681                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 682                         "vld1", Dt, "$Vd, $Rn, $Rm",
 683                         "$Rn.addr = $wb", []> {
 684     let Inst{5-4} = Rn{5-4};
 685     let DecoderMethod = "DecodeVLDST1Instruction";
 686     let AsmMatchConverter = "cvtVLDwbRegister";
 687   }
 688 }
 689
 690 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 691 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 692 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 693 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 694 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 695 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 696 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 697 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 698
 699 // ...with 3 registers
 700 class VLD1D3<bits<4> op7_4, string Dt>
 701   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 702           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 703           "$Vd, $Rn", "", []> {
 704   let Rm = 0b1111;
 705   let Inst{4} = Rn{4};
 706   let DecoderMethod = "DecodeVLDST1Instruction";
 707 }
 708 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 709   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 710                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 711                      "vld1", Dt, "$Vd, $Rn!",
 712                      "$Rn.addr = $wb", []> {
 713     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 714     let Inst{4} = Rn{4};
 715     let DecoderMethod = "DecodeVLDST1Instruction";
 716     let AsmMatchConverter = "cvtVLDwbFixed";
 717   }
 718   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 719                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 720                         "vld1", Dt, "$Vd, $Rn, $Rm",
 721                         "$Rn.addr = $wb", []> {
 722     let Inst{4} = Rn{4};
 723     let DecoderMethod = "DecodeVLDST1Instruction";
 724     let AsmMatchConverter = "cvtVLDwbRegister";
 725   }
 726 }
 727
 728 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 729 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 730 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 731 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 732
 733 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 734 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 735 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 736 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 737
 738 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 739
 740 // ...with 4 registers
 741 class VLD1D4<bits<4> op7_4, string Dt>
 742   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 743           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 744           "$Vd, $Rn", "", []> {
 745   let Rm = 0b1111;
 746   let Inst{5-4} = Rn{5-4};
 747   let DecoderMethod = "DecodeVLDST1Instruction";
 748 }
 749 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 750   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 751                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 752                      "vld1", Dt, "$Vd, $Rn!",
 753                      "$Rn.addr = $wb", []> {
 754     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 755     let Inst{5-4} = Rn{5-4};
 756     let DecoderMethod = "DecodeVLDST1Instruction";
 757     let AsmMatchConverter = "cvtVLDwbFixed";
 758   }
 759   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 760                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 761                         "vld1", Dt, "$Vd, $Rn, $Rm",
 762                         "$Rn.addr = $wb", []> {
 763     let Inst{5-4} = Rn{5-4};
 764     let DecoderMethod = "DecodeVLDST1Instruction";
 765     let AsmMatchConverter = "cvtVLDwbRegister";
 766   }
 767 }
 768
 769 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 770 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 771 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 772 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 773
 774 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 775 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 776 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 777 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 778
 779 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 780
 781 //   VLD2     : Vector Load (multiple 2-element structures)
 782 class VLD2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
 783            InstrItinClass itin>
 784   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 785           (ins addrmode6:$Rn), itin,
 786           "vld2", Dt, "$Vd, $Rn", "", []> {
 787   let Rm = 0b1111;
 788   let Inst{5-4} = Rn{5-4};
 789   let DecoderMethod = "DecodeVLDST2Instruction";
 790 }
 791
 792 def  VLD2d8   : VLD2<0b1000, {0,0,?,?}, "8", VecListDPair, IIC_VLD2>;
 793 def  VLD2d16  : VLD2<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VLD2>;
 794 def  VLD2d32  : VLD2<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VLD2>;
 795
 796 def  VLD2q8   : VLD2<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2>;
 797 def  VLD2q16  : VLD2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2>;
 798 def  VLD2q32  : VLD2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2>;
 799
 800 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 801 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 802 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 803
 804 // ...with address register writeback:
 805 multiclass VLD2WB<bits<4> op11_8, bits<4> op7_4, string Dt,
 806                   RegisterOperand VdTy, InstrItinClass itin> {
 807   def _fixed : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 808                      (ins addrmode6:$Rn), itin,
 809                      "vld2", Dt, "$Vd, $Rn!",
 810                      "$Rn.addr = $wb", []> {
 811     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 812     let Inst{5-4} = Rn{5-4};
 813     let DecoderMethod = "DecodeVLDST2Instruction";
 814     let AsmMatchConverter = "cvtVLDwbFixed";
 815   }
 816   def _register : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 817                         (ins addrmode6:$Rn, rGPR:$Rm), itin,
 818                         "vld2", Dt, "$Vd, $Rn, $Rm",
 819                         "$Rn.addr = $wb", []> {
 820     let Inst{5-4} = Rn{5-4};
 821     let DecoderMethod = "DecodeVLDST2Instruction";
 822     let AsmMatchConverter = "cvtVLDwbRegister";
 823   }
 824 }
 825
 826 defm VLD2d8wb  : VLD2WB<0b1000, {0,0,?,?}, "8", VecListDPair, IIC_VLD2u>;
 827 defm VLD2d16wb : VLD2WB<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VLD2u>;
 828 defm VLD2d32wb : VLD2WB<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VLD2u>;
 829
 830 defm VLD2q8wb  : VLD2WB<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2u>;
 831 defm VLD2q16wb : VLD2WB<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2u>;
 832 defm VLD2q32wb : VLD2WB<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2u>;
 833
 834 def VLD2q8PseudoWB_fixed     : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 835 def VLD2q16PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 836 def VLD2q32PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 837 def VLD2q8PseudoWB_register  : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 838 def VLD2q16PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 839 def VLD2q32PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 840
 841 // ...with double-spaced registers
 842 def  VLD2b8    : VLD2<0b1001, {0,0,?,?}, "8", VecListDPairSpaced, IIC_VLD2>;
 843 def  VLD2b16   : VLD2<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VLD2>;
 844 def  VLD2b32   : VLD2<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VLD2>;
 845 defm VLD2b8wb  : VLD2WB<0b1001, {0,0,?,?}, "8", VecListDPairSpaced, IIC_VLD2u>;
 846 defm VLD2b16wb : VLD2WB<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VLD2u>;
 847 defm VLD2b32wb : VLD2WB<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VLD2u>;
 848
 849 //   VLD3     : Vector Load (multiple 3-element structures)
 850 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 851   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 852           (ins addrmode6:$Rn), IIC_VLD3,
 853           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 854   let Rm = 0b1111;
 855   let Inst{4} = Rn{4};
 856   let DecoderMethod = "DecodeVLDST3Instruction";
 857 }
 858
 859 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 860 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 861 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 862
 863 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 864 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 865 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 866
 867 // ...with address register writeback:
 868 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 869   : NLdSt<0, 0b10, op11_8, op7_4,
 870           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 871           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 872           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 873           "$Rn.addr = $wb", []> {
 874   let Inst{4} = Rn{4};
 875   let DecoderMethod = "DecodeVLDST3Instruction";
 876 }
 877
 878 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 879 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 880 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 881
 882 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 883 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 884 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 885
 886 // ...with double-spaced registers:
 887 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 888 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 889 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 890 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 891 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 892 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 893
 894 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 895 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 896 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 897
 898 // ...alternate versions to be allocated odd register numbers:
 899 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 900 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 901 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 902
 903 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 904 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 905 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 906
 907 //   VLD4     : Vector Load (multiple 4-element structures)
 908 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 909   : NLdSt<0, 0b10, op11_8, op7_4,
 910           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 911           (ins addrmode6:$Rn), IIC_VLD4,
 912           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 913   let Rm = 0b1111;
 914   let Inst{5-4} = Rn{5-4};
 915   let DecoderMethod = "DecodeVLDST4Instruction";
 916 }
 917
 918 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 919 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 920 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 921
 922 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 923 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 924 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 925
 926 // ...with address register writeback:
 927 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 928   : NLdSt<0, 0b10, op11_8, op7_4,
 929           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 930           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 931           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 932           "$Rn.addr = $wb", []> {
 933   let Inst{5-4} = Rn{5-4};
 934   let DecoderMethod = "DecodeVLDST4Instruction";
 935 }
 936
 937 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 938 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 939 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 940
 941 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 942 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 943 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 944
 945 // ...with double-spaced registers:
 946 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 947 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 948 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 949 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 950 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 951 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 952
 953 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 954 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 955 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 956
 957 // ...alternate versions to be allocated odd register numbers:
 958 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 959 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 960 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 961
 962 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 963 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 964 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 965
 966 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 967
 968 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 969 // These are expanded to real instructions after register allocation.
 970 class VLDQLNPseudo<InstrItinClass itin>
 971   : PseudoNLdSt<(outs QPR:$dst),
 972                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 973                 itin, "$src = $dst">;
 974 class VLDQLNWBPseudo<InstrItinClass itin>
 975   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 976                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 977                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 978 class VLDQQLNPseudo<InstrItinClass itin>
 979   : PseudoNLdSt<(outs QQPR:$dst),
 980                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 981                 itin, "$src = $dst">;
 982 class VLDQQLNWBPseudo<InstrItinClass itin>
 983   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 984                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 985                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 986 class VLDQQQQLNPseudo<InstrItinClass itin>
 987   : PseudoNLdSt<(outs QQQQPR:$dst),
 988                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 989                 itin, "$src = $dst">;
 990 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 991   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 992                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 993                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 994
 995 //   VLD1LN   : Vector Load (single element to one lane)
 996 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 997              PatFrag LoadOp>
 998   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 999           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
1000           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
1001           "$src = $Vd",
1002           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
1003                                          (i32 (LoadOp addrmode6:$Rn)),
1004                                          imm:$lane))]> {
1005   let Rm = 0b1111;
1006   let DecoderMethod = "DecodeVLD1LN";
1007 }
1008 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1009              PatFrag LoadOp>
1010   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
1011           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
1012           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
1013           "$src = $Vd",
1014           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
1015                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
1016                                          imm:$lane))]> {
1017   let Rm = 0b1111;
1018   let DecoderMethod = "DecodeVLD1LN";
1019 }
1020 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
1021   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
1022                                                (i32 (LoadOp addrmode6:$addr)),
1023                                                imm:$lane))];
1024 }
1025
1026 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
1027   let Inst{7-5} = lane{2-0};
1028 }
1029 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
1030   let Inst{7-6} = lane{1-0};
1031   let Inst{5-4} = Rn{5-4};
1032 }
1033 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
1034   let Inst{7} = lane{0};
1035   let Inst{5-4} = Rn{5-4};
1036 }
1037
1038 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
1039 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
1040 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
1041
1042 def : Pat<(vector_insert (v2f32 DPR:$src),
1043                          (f32 (load addrmode6:$addr)), imm:$lane),
1044           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1045 def : Pat<(vector_insert (v4f32 QPR:$src),
1046                          (f32 (load addrmode6:$addr)), imm:$lane),
1047           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1048
1049 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1050
1051 // ...with address register writeback:
1052 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1053   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
1054           (ins addrmode6:$Rn, am6offset:$Rm,
1055            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
1056           "\\{$Vd[$lane]\\}, $Rn$Rm",
1057           "$src = $Vd, $Rn.addr = $wb", []> {
1058   let DecoderMethod = "DecodeVLD1LN";
1059 }
1060
1061 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
1062   let Inst{7-5} = lane{2-0};
1063 }
1064 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
1065   let Inst{7-6} = lane{1-0};
1066   let Inst{4}   = Rn{4};
1067 }
1068 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
1069   let Inst{7} = lane{0};
1070   let Inst{5} = Rn{4};
1071   let Inst{4} = Rn{4};
1072 }
1073
1074 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
1075 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
1076 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
1077
1078 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
1079 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1080   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
1081           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
1082           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
1083           "$src1 = $Vd, $src2 = $dst2", []> {
1084   let Rm = 0b1111;
1085   let Inst{4}   = Rn{4};
1086   let DecoderMethod = "DecodeVLD2LN";
1087 }
1088
1089 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
1090   let Inst{7-5} = lane{2-0};
1091 }
1092 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
1093   let Inst{7-6} = lane{1-0};
1094 }
1095 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
1096   let Inst{7} = lane{0};
1097 }
1098
1099 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
1100 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
1101 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
1102
1103 // ...with double-spaced registers:
1104 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
1105   let Inst{7-6} = lane{1-0};
1106 }
1107 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
1108   let Inst{7} = lane{0};
1109 }
1110
1111 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
1112 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
1113
1114 // ...with address register writeback:
1115 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1116   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1117           (ins addrmode6:$Rn, am6offset:$Rm,
1118            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
1119           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
1120           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
1121   let Inst{4}   = Rn{4};
1122   let DecoderMethod = "DecodeVLD2LN";
1123 }
1124
1125 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
1126   let Inst{7-5} = lane{2-0};
1127 }
1128 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
1129   let Inst{7-6} = lane{1-0};
1130 }
1131 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
1132   let Inst{7} = lane{0};
1133 }
1134
1135 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
1136 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
1137 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
1138
1139 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
1140   let Inst{7-6} = lane{1-0};
1141 }
1142 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
1143   let Inst{7} = lane{0};
1144 }
1145
1146 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
1147 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
1148
1149 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
1150 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1151   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1152           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
1153           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
1154           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
1155           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
1156   let Rm = 0b1111;
1157   let DecoderMethod = "DecodeVLD3LN";
1158 }
1159
1160 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
1161   let Inst{7-5} = lane{2-0};
1162 }
1163 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
1164   let Inst{7-6} = lane{1-0};
1165 }
1166 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
1167   let Inst{7}   = lane{0};
1168 }
1169
1170 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
1171 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
1172 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
1173
1174 // ...with double-spaced registers:
1175 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
1176   let Inst{7-6} = lane{1-0};
1177 }
1178 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
1179   let Inst{7}   = lane{0};
1180 }
1181
1182 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1183 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1184
1185 // ...with address register writeback:
1186 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1187   : NLdStLn<1, 0b10, op11_8, op7_4,
1188           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1189           (ins addrmode6:$Rn, am6offset:$Rm,
1190            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1191           IIC_VLD3lnu, "vld3", Dt,
1192           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
1193           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
1194           []> {
1195   let DecoderMethod = "DecodeVLD3LN";
1196 }
1197
1198 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
1199   let Inst{7-5} = lane{2-0};
1200 }
1201 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
1202   let Inst{7-6} = lane{1-0};
1203 }
1204 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
1205   let Inst{7} = lane{0};
1206 }
1207
1208 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1209 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1210 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1211
1212 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
1213   let Inst{7-6} = lane{1-0};
1214 }
1215 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
1216   let Inst{7} = lane{0};
1217 }
1218
1219 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1220 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1221
1222 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
1223 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1224   : NLdStLn<1, 0b10, op11_8, op7_4,
1225           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1226           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1227           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
1228           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
1229           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
1230   let Rm = 0b1111;
1231   let Inst{4} = Rn{4};
1232   let DecoderMethod = "DecodeVLD4LN";
1233 }
1234
1235 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
1236   let Inst{7-5} = lane{2-0};
1237 }
1238 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
1239   let Inst{7-6} = lane{1-0};
1240 }
1241 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
1242   let Inst{7} = lane{0};
1243   let Inst{5} = Rn{5};
1244 }
1245
1246 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
1247 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1248 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1249
1250 // ...with double-spaced registers:
1251 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
1252   let Inst{7-6} = lane{1-0};
1253 }
1254 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
1255   let Inst{7} = lane{0};
1256   let Inst{5} = Rn{5};
1257 }
1258
1259 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1260 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1261
1262 // ...with address register writeback:
1263 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1264   : NLdStLn<1, 0b10, op11_8, op7_4,
1265           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1266           (ins addrmode6:$Rn, am6offset:$Rm,
1267            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1268           IIC_VLD4lnu, "vld4", Dt,
1269 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
1270 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
1271           []> {
1272   let Inst{4}   = Rn{4};
1273   let DecoderMethod = "DecodeVLD4LN"  ;
1274 }
1275
1276 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
1277   let Inst{7-5} = lane{2-0};
1278 }
1279 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
1280   let Inst{7-6} = lane{1-0};
1281 }
1282 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
1283   let Inst{7} = lane{0};
1284   let Inst{5} = Rn{5};
1285 }
1286
1287 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1288 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1289 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1290
1291 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
1292   let Inst{7-6} = lane{1-0};
1293 }
1294 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
1295   let Inst{7} = lane{0};
1296   let Inst{5} = Rn{5};
1297 }
1298
1299 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1300 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1301
1302 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1303
1304 //   VLD1DUP  : Vector Load (single element to all lanes)
1305 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1306   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListOneDAllLanes:$Vd),
1307           (ins addrmode6dup:$Rn),
1308           IIC_VLD1dup, "vld1", Dt, "$Vd, $Rn", "",
1309           [(set VecListOneDAllLanes:$Vd,
1310                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1311   let Rm = 0b1111;
1312   let Inst{4} = Rn{4};
1313   let DecoderMethod = "DecodeVLD1DupInstruction";
1314 }
1315 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1316 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1317 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1318
1319 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1320           (VLD1DUPd32 addrmode6:$addr)>;
1321
1322 class VLD1QDUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1323   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListDPairAllLanes:$Vd),
1324           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1325           "vld1", Dt, "$Vd, $Rn", "",
1326           [(set VecListDPairAllLanes:$Vd,
1327                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1328   let Rm = 0b1111;
1329   let Inst{4} = Rn{4};
1330   let DecoderMethod = "DecodeVLD1DupInstruction";
1331 }
1332
1333 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8", v16i8, extloadi8>;
1334 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16", v8i16, extloadi16>;
1335 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32", v4i32, load>;
1336
1337 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1338           (VLD1DUPq32 addrmode6:$addr)>;
1339
1340 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1341 // ...with address register writeback:
1342 multiclass VLD1DUPWB<bits<4> op7_4, string Dt> {
1343   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1344                      (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1345                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1346                      "vld1", Dt, "$Vd, $Rn!",
1347                      "$Rn.addr = $wb", []> {
1348     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1349     let Inst{4} = Rn{4};
1350     let DecoderMethod = "DecodeVLD1DupInstruction";
1351     let AsmMatchConverter = "cvtVLDwbFixed";
1352   }
1353   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1354                         (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1355                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1356                         "vld1", Dt, "$Vd, $Rn, $Rm",
1357                         "$Rn.addr = $wb", []> {
1358     let Inst{4} = Rn{4};
1359     let DecoderMethod = "DecodeVLD1DupInstruction";
1360     let AsmMatchConverter = "cvtVLDwbRegister";
1361   }
1362 }
1363 multiclass VLD1QDUPWB<bits<4> op7_4, string Dt> {
1364   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1365                      (outs VecListDPairAllLanes:$Vd, GPR:$wb),
1366                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1367                      "vld1", Dt, "$Vd, $Rn!",
1368                      "$Rn.addr = $wb", []> {
1369     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1370     let Inst{4} = Rn{4};
1371     let DecoderMethod = "DecodeVLD1DupInstruction";
1372     let AsmMatchConverter = "cvtVLDwbFixed";
1373   }
1374   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1375                         (outs VecListDPairAllLanes:$Vd, GPR:$wb),
1376                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1377                         "vld1", Dt, "$Vd, $Rn, $Rm",
1378                         "$Rn.addr = $wb", []> {
1379     let Inst{4} = Rn{4};
1380     let DecoderMethod = "DecodeVLD1DupInstruction";
1381     let AsmMatchConverter = "cvtVLDwbRegister";
1382   }
1383 }
1384
1385 defm VLD1DUPd8wb  : VLD1DUPWB<{0,0,0,0}, "8">;
1386 defm VLD1DUPd16wb : VLD1DUPWB<{0,1,0,?}, "16">;
1387 defm VLD1DUPd32wb : VLD1DUPWB<{1,0,0,?}, "32">;
1388
1389 defm VLD1DUPq8wb  : VLD1QDUPWB<{0,0,1,0}, "8">;
1390 defm VLD1DUPq16wb : VLD1QDUPWB<{0,1,1,?}, "16">;
1391 defm VLD1DUPq32wb : VLD1QDUPWB<{1,0,1,?}, "32">;
1392
1393 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1394 class VLD2DUP<bits<4> op7_4, string Dt, RegisterOperand VdTy>
1395   : NLdSt<1, 0b10, 0b1101, op7_4, (outs VdTy:$Vd),
1396           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1397           "vld2", Dt, "$Vd, $Rn", "", []> {
1398   let Rm = 0b1111;
1399   let Inst{4} = Rn{4};
1400   let DecoderMethod = "DecodeVLD2DupInstruction";
1401 }
1402
1403 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8",  VecListDPairAllLanes>;
1404 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16", VecListDPairAllLanes>;
1405 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32", VecListDPairAllLanes>;
1406
1407 // ...with double-spaced registers
1408 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8",  VecListDPairSpacedAllLanes>;
1409 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16", VecListDPairSpacedAllLanes>;
1410 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32", VecListDPairSpacedAllLanes>;
1411
1412 // ...with address register writeback:
1413 multiclass VLD2DUPWB<bits<4> op7_4, string Dt, RegisterOperand VdTy> {
1414   def _fixed : NLdSt<1, 0b10, 0b1101, op7_4,
1415                      (outs VdTy:$Vd, GPR:$wb),
1416                      (ins addrmode6dup:$Rn), IIC_VLD2dupu,
1417                      "vld2", Dt, "$Vd, $Rn!",
1418                      "$Rn.addr = $wb", []> {
1419     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1420     let Inst{4} = Rn{4};
1421     let DecoderMethod = "DecodeVLD2DupInstruction";
1422     let AsmMatchConverter = "cvtVLDwbFixed";
1423   }
1424   def _register : NLdSt<1, 0b10, 0b1101, op7_4,
1425                         (outs VdTy:$Vd, GPR:$wb),
1426                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD2dupu,
1427                         "vld2", Dt, "$Vd, $Rn, $Rm",
1428                         "$Rn.addr = $wb", []> {
1429     let Inst{4} = Rn{4};
1430     let DecoderMethod = "DecodeVLD2DupInstruction";
1431     let AsmMatchConverter = "cvtVLDwbRegister";
1432   }
1433 }
1434
1435 defm VLD2DUPd8wb    : VLD2DUPWB<{0,0,0,0}, "8",  VecListDPairAllLanes>;
1436 defm VLD2DUPd16wb   : VLD2DUPWB<{0,1,0,?}, "16", VecListDPairAllLanes>;
1437 defm VLD2DUPd32wb   : VLD2DUPWB<{1,0,0,?}, "32", VecListDPairAllLanes>;
1438
1439 defm VLD2DUPd8x2wb  : VLD2DUPWB<{0,0,1,0}, "8",  VecListDPairSpacedAllLanes>;
1440 defm VLD2DUPd16x2wb : VLD2DUPWB<{0,1,1,?}, "16", VecListDPairSpacedAllLanes>;
1441 defm VLD2DUPd32x2wb : VLD2DUPWB<{1,0,1,?}, "32", VecListDPairSpacedAllLanes>;
1442
1443 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1444 class VLD3DUP<bits<4> op7_4, string Dt>
1445   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1446           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1447           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1448   let Rm = 0b1111;
1449   let Inst{4} = 0;
1450   let DecoderMethod = "DecodeVLD3DupInstruction";
1451 }
1452
1453 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1454 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1455 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1456
1457 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1458 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1459 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1460
1461 // ...with double-spaced registers (not used for codegen):
1462 def VLD3DUPq8  : VLD3DUP<{0,0,1,?}, "8">;
1463 def VLD3DUPq16 : VLD3DUP<{0,1,1,?}, "16">;
1464 def VLD3DUPq32 : VLD3DUP<{1,0,1,?}, "32">;
1465
1466 // ...with address register writeback:
1467 class VLD3DUPWB<bits<4> op7_4, string Dt>
1468   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1469           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1470           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1471           "$Rn.addr = $wb", []> {
1472   let Inst{4} = 0;
1473   let DecoderMethod = "DecodeVLD3DupInstruction";
1474 }
1475
1476 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1477 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1478 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1479
1480 def VLD3DUPq8_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1481 def VLD3DUPq16_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1482 def VLD3DUPq32_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1483
1484 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1485 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1486 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1487
1488 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1489 class VLD4DUP<bits<4> op7_4, string Dt>
1490   : NLdSt<1, 0b10, 0b1111, op7_4,
1491           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1492           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1493           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1494   let Rm = 0b1111;
1495   let Inst{4} = Rn{4};
1496   let DecoderMethod = "DecodeVLD4DupInstruction";
1497 }
1498
1499 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1500 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1501 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1502
1503 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1504 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1505 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1506
1507 // ...with double-spaced registers (not used for codegen):
1508 def VLD4DUPq8  : VLD4DUP<{0,0,1,?}, "8">;
1509 def VLD4DUPq16 : VLD4DUP<{0,1,1,?}, "16">;
1510 def VLD4DUPq32 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1511
1512 // ...with address register writeback:
1513 class VLD4DUPWB<bits<4> op7_4, string Dt>
1514   : NLdSt<1, 0b10, 0b1111, op7_4,
1515           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1516           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1517           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1518           "$Rn.addr = $wb", []> {
1519   let Inst{4} = Rn{4};
1520   let DecoderMethod = "DecodeVLD4DupInstruction";
1521 }
1522
1523 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1524 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1525 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1526
1527 def VLD4DUPq8_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1528 def VLD4DUPq16_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1529 def VLD4DUPq32_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1530
1531 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1532 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1533 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1534
1535 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1536
1537 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1538
1539 // Classes for VST* pseudo-instructions with multi-register operands.
1540 // These are expanded to real instructions after register allocation.
1541 class VSTQPseudo<InstrItinClass itin>
1542   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1543 class VSTQWBPseudo<InstrItinClass itin>
1544   : PseudoNLdSt<(outs GPR:$wb),
1545                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1546                 "$addr.addr = $wb">;
1547 class VSTQWBfixedPseudo<InstrItinClass itin>
1548   : PseudoNLdSt<(outs GPR:$wb),
1549                 (ins addrmode6:$addr, QPR:$src), itin,
1550                 "$addr.addr = $wb">;
1551 class VSTQWBregisterPseudo<InstrItinClass itin>
1552   : PseudoNLdSt<(outs GPR:$wb),
1553                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1554                 "$addr.addr = $wb">;
1555 class VSTQQPseudo<InstrItinClass itin>
1556   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1557 class VSTQQWBPseudo<InstrItinClass itin>
1558   : PseudoNLdSt<(outs GPR:$wb),
1559                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1560                 "$addr.addr = $wb">;
1561 class VSTQQWBfixedPseudo<InstrItinClass itin>
1562   : PseudoNLdSt<(outs GPR:$wb),
1563                 (ins addrmode6:$addr, QQPR:$src), itin,
1564                 "$addr.addr = $wb">;
1565 class VSTQQWBregisterPseudo<InstrItinClass itin>
1566   : PseudoNLdSt<(outs GPR:$wb),
1567                 (ins addrmode6:$addr, rGPR:$offset, QQPR:$src), itin,
1568                 "$addr.addr = $wb">;
1569
1570 class VSTQQQQPseudo<InstrItinClass itin>
1571   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1572 class VSTQQQQWBPseudo<InstrItinClass itin>
1573   : PseudoNLdSt<(outs GPR:$wb),
1574                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1575                 "$addr.addr = $wb">;
1576
1577 //   VST1     : Vector Store (multiple single elements)
1578 class VST1D<bits<4> op7_4, string Dt>
1579   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1580           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1581   let Rm = 0b1111;
1582   let Inst{4} = Rn{4};
1583   let DecoderMethod = "DecodeVLDST1Instruction";
1584 }
1585 class VST1Q<bits<4> op7_4, string Dt>
1586   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListDPair:$Vd),
1587           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1588   let Rm = 0b1111;
1589   let Inst{5-4} = Rn{5-4};
1590   let DecoderMethod = "DecodeVLDST1Instruction";
1591 }
1592
1593 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1594 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1595 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1596 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1597
1598 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1599 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1600 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1601 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1602
1603 // ...with address register writeback:
1604 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1605   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1606                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1607                      "vst1", Dt, "$Vd, $Rn!",
1608                      "$Rn.addr = $wb", []> {
1609     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1610     let Inst{4} = Rn{4};
1611     let DecoderMethod = "DecodeVLDST1Instruction";
1612     let AsmMatchConverter = "cvtVSTwbFixed";
1613   }
1614   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1615                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1616                         IIC_VLD1u,
1617                         "vst1", Dt, "$Vd, $Rn, $Rm",
1618                         "$Rn.addr = $wb", []> {
1619     let Inst{4} = Rn{4};
1620     let DecoderMethod = "DecodeVLDST1Instruction";
1621     let AsmMatchConverter = "cvtVSTwbRegister";
1622   }
1623 }
1624 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1625   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1626                     (ins addrmode6:$Rn, VecListDPair:$Vd), IIC_VLD1x2u,
1627                      "vst1", Dt, "$Vd, $Rn!",
1628                      "$Rn.addr = $wb", []> {
1629     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1630     let Inst{5-4} = Rn{5-4};
1631     let DecoderMethod = "DecodeVLDST1Instruction";
1632     let AsmMatchConverter = "cvtVSTwbFixed";
1633   }
1634   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1635                         (ins addrmode6:$Rn, rGPR:$Rm, VecListDPair:$Vd),
1636                         IIC_VLD1x2u,
1637                         "vst1", Dt, "$Vd, $Rn, $Rm",
1638                         "$Rn.addr = $wb", []> {
1639     let Inst{5-4} = Rn{5-4};
1640     let DecoderMethod = "DecodeVLDST1Instruction";
1641     let AsmMatchConverter = "cvtVSTwbRegister";
1642   }
1643 }
1644
1645 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1646 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1647 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1648 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1649
1650 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1651 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1652 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1653 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1654
1655 // ...with 3 registers
1656 class VST1D3<bits<4> op7_4, string Dt>
1657   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1658           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1659           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1660   let Rm = 0b1111;
1661   let Inst{4} = Rn{4};
1662   let DecoderMethod = "DecodeVLDST1Instruction";
1663 }
1664 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1665   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1666                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1667                      "vst1", Dt, "$Vd, $Rn!",
1668                      "$Rn.addr = $wb", []> {
1669     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1670     let Inst{5-4} = Rn{5-4};
1671     let DecoderMethod = "DecodeVLDST1Instruction";
1672     let AsmMatchConverter = "cvtVSTwbFixed";
1673   }
1674   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1675                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1676                         IIC_VLD1x3u,
1677                         "vst1", Dt, "$Vd, $Rn, $Rm",
1678                         "$Rn.addr = $wb", []> {
1679     let Inst{5-4} = Rn{5-4};
1680     let DecoderMethod = "DecodeVLDST1Instruction";
1681     let AsmMatchConverter = "cvtVSTwbRegister";
1682   }
1683 }
1684
1685 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1686 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1687 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1688 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1689
1690 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1691 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1692 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1693 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1694
1695 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1696 def VST1d64TPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x3u>;
1697 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1698
1699 // ...with 4 registers
1700 class VST1D4<bits<4> op7_4, string Dt>
1701   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1702           (ins addrmode6:$Rn, VecListFourD:$Vd),
1703           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1704           []> {
1705   let Rm = 0b1111;
1706   let Inst{5-4} = Rn{5-4};
1707   let DecoderMethod = "DecodeVLDST1Instruction";
1708 }
1709 multiclass VST1D4WB<bits<4> op7_4, string Dt> {
1710   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1711                     (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1712                      "vst1", Dt, "$Vd, $Rn!",
1713                      "$Rn.addr = $wb", []> {
1714     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1715     let Inst{5-4} = Rn{5-4};
1716     let DecoderMethod = "DecodeVLDST1Instruction";
1717     let AsmMatchConverter = "cvtVSTwbFixed";
1718   }
1719   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1720                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1721                         IIC_VLD1x4u,
1722                         "vst1", Dt, "$Vd, $Rn, $Rm",
1723                         "$Rn.addr = $wb", []> {
1724     let Inst{5-4} = Rn{5-4};
1725     let DecoderMethod = "DecodeVLDST1Instruction";
1726     let AsmMatchConverter = "cvtVSTwbRegister";
1727   }
1728 }
1729
1730 def VST1d8Q     : VST1D4<{0,0,?,?}, "8">;
1731 def VST1d16Q    : VST1D4<{0,1,?,?}, "16">;
1732 def VST1d32Q    : VST1D4<{1,0,?,?}, "32">;
1733 def VST1d64Q    : VST1D4<{1,1,?,?}, "64">;
1734
1735 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8">;
1736 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16">;
1737 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32">;
1738 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64">;
1739
1740 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1741 def VST1d64QPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x4u>;
1742 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1743
1744 //   VST2     : Vector Store (multiple 2-element structures)
1745 class VST2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
1746             InstrItinClass itin>
1747   : NLdSt<0, 0b00, op11_8, op7_4, (outs), (ins addrmode6:$Rn, VdTy:$Vd),
1748           itin, "vst2", Dt, "$Vd, $Rn", "", []> {
1749   let Rm = 0b1111;
1750   let Inst{5-4} = Rn{5-4};
1751   let DecoderMethod = "DecodeVLDST2Instruction";
1752 }
1753
1754 def  VST2d8   : VST2<0b1000, {0,0,?,?}, "8",  VecListDPair, IIC_VST2>;
1755 def  VST2d16  : VST2<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VST2>;
1756 def  VST2d32  : VST2<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VST2>;
1757
1758 def  VST2q8   : VST2<0b0011, {0,0,?,?}, "8",  VecListFourD, IIC_VST2x2>;
1759 def  VST2q16  : VST2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VST2x2>;
1760 def  VST2q32  : VST2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VST2x2>;
1761
1762 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1763 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1764 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1765
1766 // ...with address register writeback:
1767 multiclass VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt,
1768                    RegisterOperand VdTy> {
1769   def _fixed : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1770                      (ins addrmode6:$Rn, VdTy:$Vd), IIC_VLD1u,
1771                      "vst2", Dt, "$Vd, $Rn!",
1772                      "$Rn.addr = $wb", []> {
1773     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1774     let Inst{5-4} = Rn{5-4};
1775     let DecoderMethod = "DecodeVLDST2Instruction";
1776     let AsmMatchConverter = "cvtVSTwbFixed";
1777   }
1778   def _register : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1779                         (ins addrmode6:$Rn, rGPR:$Rm, VdTy:$Vd), IIC_VLD1u,
1780                         "vst2", Dt, "$Vd, $Rn, $Rm",
1781                         "$Rn.addr = $wb", []> {
1782     let Inst{5-4} = Rn{5-4};
1783     let DecoderMethod = "DecodeVLDST2Instruction";
1784     let AsmMatchConverter = "cvtVSTwbRegister";
1785   }
1786 }
1787 multiclass VST2QWB<bits<4> op7_4, string Dt> {
1788   def _fixed : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1789                      (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1u,
1790                      "vst2", Dt, "$Vd, $Rn!",
1791                      "$Rn.addr = $wb", []> {
1792     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1793     let Inst{5-4} = Rn{5-4};
1794     let DecoderMethod = "DecodeVLDST2Instruction";
1795     let AsmMatchConverter = "cvtVSTwbFixed";
1796   }
1797   def _register : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1798                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1799                         IIC_VLD1u,
1800                         "vst2", Dt, "$Vd, $Rn, $Rm",
1801                         "$Rn.addr = $wb", []> {
1802     let Inst{5-4} = Rn{5-4};
1803     let DecoderMethod = "DecodeVLDST2Instruction";
1804     let AsmMatchConverter = "cvtVSTwbRegister";
1805   }
1806 }
1807
1808 defm VST2d8wb    : VST2DWB<0b1000, {0,0,?,?}, "8",  VecListDPair>;
1809 defm VST2d16wb   : VST2DWB<0b1000, {0,1,?,?}, "16", VecListDPair>;
1810 defm VST2d32wb   : VST2DWB<0b1000, {1,0,?,?}, "32", VecListDPair>;
1811
1812 defm VST2q8wb    : VST2QWB<{0,0,?,?}, "8">;
1813 defm VST2q16wb   : VST2QWB<{0,1,?,?}, "16">;
1814 defm VST2q32wb   : VST2QWB<{1,0,?,?}, "32">;
1815
1816 def VST2q8PseudoWB_fixed     : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1817 def VST2q16PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1818 def VST2q32PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1819 def VST2q8PseudoWB_register  : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1820 def VST2q16PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1821 def VST2q32PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1822
1823 // ...with double-spaced registers
1824 def VST2b8      : VST2<0b1001, {0,0,?,?}, "8",  VecListDPairSpaced, IIC_VST2>;
1825 def VST2b16     : VST2<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VST2>;
1826 def VST2b32     : VST2<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VST2>;
1827 defm VST2b8wb   : VST2DWB<0b1001, {0,0,?,?}, "8",  VecListDPairSpaced>;
1828 defm VST2b16wb  : VST2DWB<0b1001, {0,1,?,?}, "16", VecListDPairSpaced>;
1829 defm VST2b32wb  : VST2DWB<0b1001, {1,0,?,?}, "32", VecListDPairSpaced>;
1830
1831 //   VST3     : Vector Store (multiple 3-element structures)
1832 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1833   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1834           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1835           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1836   let Rm = 0b1111;
1837   let Inst{4} = Rn{4};
1838   let DecoderMethod = "DecodeVLDST3Instruction";
1839 }
1840
1841 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1842 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1843 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1844
1845 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1846 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1847 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1848
1849 // ...with address register writeback:
1850 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1851   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1852           (ins addrmode6:$Rn, am6offset:$Rm,
1853            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1854           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1855           "$Rn.addr = $wb", []> {
1856   let Inst{4} = Rn{4};
1857   let DecoderMethod = "DecodeVLDST3Instruction";
1858 }
1859
1860 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1861 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1862 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1863
1864 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1865 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1866 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1867
1868 // ...with double-spaced registers:
1869 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1870 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1871 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1872 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1873 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1874 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1875
1876 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1877 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1878 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1879
1880 // ...alternate versions to be allocated odd register numbers:
1881 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1882 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1883 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1884
1885 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1886 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1887 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1888
1889 //   VST4     : Vector Store (multiple 4-element structures)
1890 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1891   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1892           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1893           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1894           "", []> {
1895   let Rm = 0b1111;
1896   let Inst{5-4} = Rn{5-4};
1897   let DecoderMethod = "DecodeVLDST4Instruction";
1898 }
1899
1900 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1901 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1902 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1903
1904 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1905 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1906 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1907
1908 // ...with address register writeback:
1909 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1910   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1911           (ins addrmode6:$Rn, am6offset:$Rm,
1912            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1913            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1914           "$Rn.addr = $wb", []> {
1915   let Inst{5-4} = Rn{5-4};
1916   let DecoderMethod = "DecodeVLDST4Instruction";
1917 }
1918
1919 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1920 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1921 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1922
1923 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1924 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1925 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1926
1927 // ...with double-spaced registers:
1928 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1929 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1930 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1931 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1932 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1933 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1934
1935 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1936 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1937 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1938
1939 // ...alternate versions to be allocated odd register numbers:
1940 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1941 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1942 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1943
1944 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1945 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1946 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1947
1948 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1949
1950 // Classes for VST*LN pseudo-instructions with multi-register operands.
1951 // These are expanded to real instructions after register allocation.
1952 class VSTQLNPseudo<InstrItinClass itin>
1953   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1954                 itin, "">;
1955 class VSTQLNWBPseudo<InstrItinClass itin>
1956   : PseudoNLdSt<(outs GPR:$wb),
1957                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1958                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1959 class VSTQQLNPseudo<InstrItinClass itin>
1960   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1961                 itin, "">;
1962 class VSTQQLNWBPseudo<InstrItinClass itin>
1963   : PseudoNLdSt<(outs GPR:$wb),
1964                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1965                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1966 class VSTQQQQLNPseudo<InstrItinClass itin>
1967   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1968                 itin, "">;
1969 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1970   : PseudoNLdSt<(outs GPR:$wb),
1971                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1972                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1973
1974 //   VST1LN   : Vector Store (single element from one lane)
1975 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1976              PatFrag StoreOp, SDNode ExtractOp, Operand AddrMode>
1977   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1978           (ins AddrMode:$Rn, DPR:$Vd, nohash_imm:$lane),
1979           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1980           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), AddrMode:$Rn)]> {
1981   let Rm = 0b1111;
1982   let DecoderMethod = "DecodeVST1LN";
1983 }
1984 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1985   : VSTQLNPseudo<IIC_VST1ln> {
1986   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1987                           addrmode6:$addr)];
1988 }
1989
1990 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1991                        NEONvgetlaneu, addrmode6> {
1992   let Inst{7-5} = lane{2-0};
1993 }
1994 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1995                        NEONvgetlaneu, addrmode6> {
1996   let Inst{7-6} = lane{1-0};
1997   let Inst{4}   = Rn{4};
1998 }
1999
2000 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt,
2001                        addrmode6oneL32> {
2002   let Inst{7}   = lane{0};
2003   let Inst{5-4} = Rn{5-4};
2004 }
2005
2006 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
2007 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
2008 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
2009
2010 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
2011           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
2012 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
2013           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
2014
2015 // ...with address register writeback:
2016 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
2017                PatFrag StoreOp, SDNode ExtractOp, Operand AdrMode>
2018   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2019           (ins AdrMode:$Rn, am6offset:$Rm,
2020            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
2021           "\\{$Vd[$lane]\\}, $Rn$Rm",
2022           "$Rn.addr = $wb",
2023           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
2024                                   AdrMode:$Rn, am6offset:$Rm))]> {
2025   let DecoderMethod = "DecodeVST1LN";
2026 }
2027 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
2028   : VSTQLNWBPseudo<IIC_VST1lnu> {
2029   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
2030                                         addrmode6:$addr, am6offset:$offset))];
2031 }
2032
2033 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
2034                              NEONvgetlaneu, addrmode6> {
2035   let Inst{7-5} = lane{2-0};
2036 }
2037 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
2038                              NEONvgetlaneu, addrmode6> {
2039   let Inst{7-6} = lane{1-0};
2040   let Inst{4}   = Rn{4};
2041 }
2042 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
2043                              extractelt, addrmode6oneL32> {
2044   let Inst{7}   = lane{0};
2045   let Inst{5-4} = Rn{5-4};
2046 }
2047
2048 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
2049 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
2050 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
2051
2052 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2053
2054 //   VST2LN   : Vector Store (single 2-element structure from one lane)
2055 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2056   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2057           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
2058           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
2059           "", []> {
2060   let Rm = 0b1111;
2061   let Inst{4}   = Rn{4};
2062   let DecoderMethod = "DecodeVST2LN";
2063 }
2064
2065 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
2066   let Inst{7-5} = lane{2-0};
2067 }
2068 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
2069   let Inst{7-6} = lane{1-0};
2070 }
2071 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
2072   let Inst{7}   = lane{0};
2073 }
2074
2075 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
2076 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
2077 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
2078
2079 // ...with double-spaced registers:
2080 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
2081   let Inst{7-6} = lane{1-0};
2082   let Inst{4}   = Rn{4};
2083 }
2084 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
2085   let Inst{7}   = lane{0};
2086   let Inst{4}   = Rn{4};
2087 }
2088
2089 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
2090 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
2091
2092 // ...with address register writeback:
2093 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2094   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2095           (ins addrmode6:$Rn, am6offset:$Rm,
2096            DPR:$Vd, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
2097           "\\{$Vd[$lane], $src2[$lane]\\}, $Rn$Rm",
2098           "$Rn.addr = $wb", []> {
2099   let Inst{4}   = Rn{4};
2100   let DecoderMethod = "DecodeVST2LN";
2101 }
2102
2103 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
2104   let Inst{7-5} = lane{2-0};
2105 }
2106 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
2107   let Inst{7-6} = lane{1-0};
2108 }
2109 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
2110   let Inst{7}   = lane{0};
2111 }
2112
2113 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
2114 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2115 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2116
2117 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
2118   let Inst{7-6} = lane{1-0};
2119 }
2120 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
2121   let Inst{7}   = lane{0};
2122 }
2123
2124 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2125 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2126
2127 //   VST3LN   : Vector Store (single 3-element structure from one lane)
2128 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2129   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2130           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
2131            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
2132           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
2133   let Rm = 0b1111;
2134   let DecoderMethod = "DecodeVST3LN";
2135 }
2136
2137 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
2138   let Inst{7-5} = lane{2-0};
2139 }
2140 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
2141   let Inst{7-6} = lane{1-0};
2142 }
2143 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
2144   let Inst{7}   = lane{0};
2145 }
2146
2147 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
2148 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2149 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2150
2151 // ...with double-spaced registers:
2152 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
2153   let Inst{7-6} = lane{1-0};
2154 }
2155 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
2156   let Inst{7}   = lane{0};
2157 }
2158
2159 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2160 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2161
2162 // ...with address register writeback:
2163 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2164   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2165           (ins addrmode6:$Rn, am6offset:$Rm,
2166            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
2167           IIC_VST3lnu, "vst3", Dt,
2168           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
2169           "$Rn.addr = $wb", []> {
2170   let DecoderMethod = "DecodeVST3LN";
2171 }
2172
2173 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
2174   let Inst{7-5} = lane{2-0};
2175 }
2176 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
2177   let Inst{7-6} = lane{1-0};
2178 }
2179 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
2180   let Inst{7}   = lane{0};
2181 }
2182
2183 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
2184 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2185 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2186
2187 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
2188   let Inst{7-6} = lane{1-0};
2189 }
2190 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
2191   let Inst{7}   = lane{0};
2192 }
2193
2194 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2195 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2196
2197 //   VST4LN   : Vector Store (single 4-element structure from one lane)
2198 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2199   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2200           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
2201            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
2202           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
2203           "", []> {
2204   let Rm = 0b1111;
2205   let Inst{4} = Rn{4};
2206   let DecoderMethod = "DecodeVST4LN";
2207 }
2208
2209 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
2210   let Inst{7-5} = lane{2-0};
2211 }
2212 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
2213   let Inst{7-6} = lane{1-0};
2214 }
2215 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
2216   let Inst{7}   = lane{0};
2217   let Inst{5} = Rn{5};
2218 }
2219
2220 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
2221 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2222 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2223
2224 // ...with double-spaced registers:
2225 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
2226   let Inst{7-6} = lane{1-0};
2227 }
2228 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
2229   let Inst{7}   = lane{0};
2230   let Inst{5} = Rn{5};
2231 }
2232
2233 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2234 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2235
2236 // ...with address register writeback:
2237 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2238   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2239           (ins addrmode6:$Rn, am6offset:$Rm,
2240            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
2241           IIC_VST4lnu, "vst4", Dt,
2242   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
2243           "$Rn.addr = $wb", []> {
2244   let Inst{4} = Rn{4};
2245   let DecoderMethod = "DecodeVST4LN";
2246 }
2247
2248 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
2249   let Inst{7-5} = lane{2-0};
2250 }
2251 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
2252   let Inst{7-6} = lane{1-0};
2253 }
2254 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
2255   let Inst{7}   = lane{0};
2256   let Inst{5} = Rn{5};
2257 }
2258
2259 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
2260 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2261 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2262
2263 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
2264   let Inst{7-6} = lane{1-0};
2265 }
2266 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
2267   let Inst{7}   = lane{0};
2268   let Inst{5} = Rn{5};
2269 }
2270
2271 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2272 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2273
2274 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2275
2276 // Use vld1/vst1 for unaligned f64 load / store
2277 def : Pat<(f64 (hword_alignedload addrmode6:$addr)),
2278           (VLD1d16 addrmode6:$addr)>, Requires<[IsLE]>;
2279 def : Pat<(hword_alignedstore (f64 DPR:$value), addrmode6:$addr),
2280           (VST1d16 addrmode6:$addr, DPR:$value)>, Requires<[IsLE]>;
2281 def : Pat<(f64 (byte_alignedload addrmode6:$addr)),
2282           (VLD1d8 addrmode6:$addr)>, Requires<[IsLE]>;
2283 def : Pat<(byte_alignedstore (f64 DPR:$value), addrmode6:$addr),
2284           (VST1d8 addrmode6:$addr, DPR:$value)>, Requires<[IsLE]>;
2285 def : Pat<(f64 (non_word_alignedload addrmode6:$addr)),
2286           (VLD1d64 addrmode6:$addr)>, Requires<[IsBE]>;
2287 def : Pat<(non_word_alignedstore (f64 DPR:$value), addrmode6:$addr),
2288           (VST1d64 addrmode6:$addr, DPR:$value)>, Requires<[IsBE]>;
2289
2290 // Use vld1/vst1 for Q and QQ. Also use them for unaligned v2f64
2291 // load / store if it's legal.
2292 def : Pat<(v2f64 (dword_alignedload addrmode6:$addr)),
2293           (VLD1q64 addrmode6:$addr)>;
2294 def : Pat<(dword_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2295           (VST1q64 addrmode6:$addr, QPR:$value)>;
2296 def : Pat<(v2f64 (word_alignedload addrmode6:$addr)),
2297           (VLD1q32 addrmode6:$addr)>;
2298 def : Pat<(word_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2299           (VST1q32 addrmode6:$addr, QPR:$value)>;
2300 def : Pat<(v2f64 (hword_alignedload addrmode6:$addr)),
2301           (VLD1q16 addrmode6:$addr)>, Requires<[IsLE]>;
2302 def : Pat<(hword_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2303           (VST1q16 addrmode6:$addr, QPR:$value)>, Requires<[IsLE]>;
2304 def : Pat<(v2f64 (byte_alignedload addrmode6:$addr)),
2305           (VLD1q8 addrmode6:$addr)>, Requires<[IsLE]>;
2306 def : Pat<(byte_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2307           (VST1q8 addrmode6:$addr, QPR:$value)>, Requires<[IsLE]>;
2308
2309 //===----------------------------------------------------------------------===//
2310 // NEON pattern fragments
2311 //===----------------------------------------------------------------------===//
2312
2313 // Extract D sub-registers of Q registers.
2314 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
2315   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2316   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
2317 }]>;
2318 def DSubReg_i16_reg : SDNodeXForm<imm, [{
2319   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2320   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
2321 }]>;
2322 def DSubReg_i32_reg : SDNodeXForm<imm, [{
2323   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2324   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
2325 }]>;
2326 def DSubReg_f64_reg : SDNodeXForm<imm, [{
2327   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2328   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
2329 }]>;
2330
2331 // Extract S sub-registers of Q/D registers.
2332 def SSubReg_f32_reg : SDNodeXForm<imm, [{
2333   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
2334   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
2335 }]>;
2336
2337 // Translate lane numbers from Q registers to D subregs.
2338 def SubReg_i8_lane  : SDNodeXForm<imm, [{
2339   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
2340 }]>;
2341 def SubReg_i16_lane : SDNodeXForm<imm, [{
2342   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
2343 }]>;
2344 def SubReg_i32_lane : SDNodeXForm<imm, [{
2345   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
2346 }]>;
2347
2348 //===----------------------------------------------------------------------===//
2349 // Instruction Classes
2350 //===----------------------------------------------------------------------===//
2351
2352 // Basic 2-register operations: double- and quad-register.
2353 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2354            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2355            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2356   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2357         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2358         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2359 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2360            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2361            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2362   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2363         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2364         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2365
2366 // Basic 2-register intrinsics, both double- and quad-register.
2367 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2368               bits<2> op17_16, bits<5> op11_7, bit op4,
2369               InstrItinClass itin, string OpcodeStr, string Dt,
2370               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2371   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2372         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2373         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2374 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2375               bits<2> op17_16, bits<5> op11_7, bit op4,
2376               InstrItinClass itin, string OpcodeStr, string Dt,
2377               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2378   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2379         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2380         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2381
2382 // Same as above, but not predicated.
2383 class N2VDIntnp<bits<2> op17_16, bits<3> op10_8, bit op7,
2384               InstrItinClass itin, string OpcodeStr, string Dt,
2385               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2386   : N2Vnp<op17_16, op10_8, op7, 0,  (outs DPR:$Vd), (ins DPR:$Vm),
2387           itin, OpcodeStr, Dt, ResTy, OpTy,
2388           [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2389
2390 class N2VQIntnp<bits<2> op17_16, bits<3> op10_8, bit op7,
2391               InstrItinClass itin, string OpcodeStr, string Dt,
2392               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2393   : N2Vnp<op17_16, op10_8, op7, 1,  (outs QPR:$Vd), (ins QPR:$Vm),
2394           itin, OpcodeStr, Dt, ResTy, OpTy,
2395           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2396
2397 // Narrow 2-register operations.
2398 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2399            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2400            InstrItinClass itin, string OpcodeStr, string Dt,
2401            ValueType TyD, ValueType TyQ, SDNode OpNode>
2402   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2403         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2404         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2405
2406 // Narrow 2-register intrinsics.
2407 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2408               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2409               InstrItinClass itin, string OpcodeStr, string Dt,
2410               ValueType TyD, ValueType TyQ, SDPatternOperator IntOp>
2411   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2412         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2413         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2414
2415 // Long 2-register operations (currently only used for VMOVL).
2416 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2417            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2418            InstrItinClass itin, string OpcodeStr, string Dt,
2419            ValueType TyQ, ValueType TyD, SDNode OpNode>
2420   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2421         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2422         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2423
2424 // Long 2-register intrinsics.
2425 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2426               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2427               InstrItinClass itin, string OpcodeStr, string Dt,
2428               ValueType TyQ, ValueType TyD, SDPatternOperator IntOp>
2429   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2430         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2431         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2432
2433 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2434 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2435   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2436         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2437         OpcodeStr, Dt, "$Vd, $Vm",
2438         "$src1 = $Vd, $src2 = $Vm", []>;
2439 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2440                   InstrItinClass itin, string OpcodeStr, string Dt>
2441   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2442         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2443         "$src1 = $Vd, $src2 = $Vm", []>;
2444
2445 // Basic 3-register operations: double- and quad-register.
2446 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2447            InstrItinClass itin, string OpcodeStr, string Dt,
2448            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2449   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2450         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2451         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2452         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2453   // All of these have a two-operand InstAlias.
2454   let TwoOperandAliasConstraint = "$Vn = $Vd";
2455   let isCommutable = Commutable;
2456 }
2457 // Same as N3VD but no data type.
2458 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2459            InstrItinClass itin, string OpcodeStr,
2460            ValueType ResTy, ValueType OpTy,
2461            SDNode OpNode, bit Commutable>
2462   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2463          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2464          OpcodeStr, "$Vd, $Vn, $Vm", "",
2465          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2466   // All of these have a two-operand InstAlias.
2467   let TwoOperandAliasConstraint = "$Vn = $Vd";
2468   let isCommutable = Commutable;
2469 }
2470
2471 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2472              InstrItinClass itin, string OpcodeStr, string Dt,
2473              ValueType Ty, SDNode ShOp>
2474   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2475         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2476         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2477         [(set (Ty DPR:$Vd),
2478               (Ty (ShOp (Ty DPR:$Vn),
2479                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2480   // All of these have a two-operand InstAlias.
2481   let TwoOperandAliasConstraint = "$Vn = $Vd";
2482   let isCommutable = 0;
2483 }
2484 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2485                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2486   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2487         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2488         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2489         [(set (Ty DPR:$Vd),
2490               (Ty (ShOp (Ty DPR:$Vn),
2491                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2492   // All of these have a two-operand InstAlias.
2493   let TwoOperandAliasConstraint = "$Vn = $Vd";
2494   let isCommutable = 0;
2495 }
2496
2497 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2498            InstrItinClass itin, string OpcodeStr, string Dt,
2499            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2500   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2501         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2502         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2503         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2504   // All of these have a two-operand InstAlias.
2505   let TwoOperandAliasConstraint = "$Vn = $Vd";
2506   let isCommutable = Commutable;
2507 }
2508 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2509            InstrItinClass itin, string OpcodeStr,
2510            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2511   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2512          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2513          OpcodeStr, "$Vd, $Vn, $Vm", "",
2514          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2515   // All of these have a two-operand InstAlias.
2516   let TwoOperandAliasConstraint = "$Vn = $Vd";
2517   let isCommutable = Commutable;
2518 }
2519 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2520              InstrItinClass itin, string OpcodeStr, string Dt,
2521              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2522   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2523         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2524         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2525         [(set (ResTy QPR:$Vd),
2526               (ResTy (ShOp (ResTy QPR:$Vn),
2527                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2528                                                 imm:$lane)))))]> {
2529   // All of these have a two-operand InstAlias.
2530   let TwoOperandAliasConstraint = "$Vn = $Vd";
2531   let isCommutable = 0;
2532 }
2533 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2534                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2535   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2536         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2537         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2538         [(set (ResTy QPR:$Vd),
2539               (ResTy (ShOp (ResTy QPR:$Vn),
2540                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2541                                                 imm:$lane)))))]> {
2542   // All of these have a two-operand InstAlias.
2543   let TwoOperandAliasConstraint = "$Vn = $Vd";
2544   let isCommutable = 0;
2545 }
2546
2547 // Basic 3-register intrinsics, both double- and quad-register.
2548 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2549               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2550               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp, bit Commutable>
2551   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2552         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2553         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2554         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2555   // All of these have a two-operand InstAlias.
2556   let TwoOperandAliasConstraint = "$Vn = $Vd";
2557   let isCommutable = Commutable;
2558 }
2559
2560 class N3VDIntnp<bits<5> op27_23, bits<2> op21_20, bits<4> op11_8, bit op6,
2561                 bit op4, Format f, InstrItinClass itin, string OpcodeStr,
2562                 string Dt, ValueType ResTy, ValueType OpTy,
2563                 SDPatternOperator IntOp, bit Commutable>
2564   : N3Vnp<op27_23, op21_20, op11_8, op6, op4,
2565           (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin, OpcodeStr, Dt,
2566           ResTy, OpTy, IntOp, Commutable,
2567           [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2568
2569 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2570                 string OpcodeStr, string Dt, ValueType Ty, SDPatternOperator IntOp>
2571   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2572         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2573         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2574         [(set (Ty DPR:$Vd),
2575               (Ty (IntOp (Ty DPR:$Vn),
2576                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2577                                            imm:$lane)))))]> {
2578   let isCommutable = 0;
2579 }
2580
2581 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2582                   string OpcodeStr, string Dt, ValueType Ty, SDPatternOperator IntOp>
2583   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2584         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2585         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2586         [(set (Ty DPR:$Vd),
2587               (Ty (IntOp (Ty DPR:$Vn),
2588                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2589   let isCommutable = 0;
2590 }
2591 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2592               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2593               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2594   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2595         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2596         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2597         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2598   let TwoOperandAliasConstraint = "$Vm = $Vd";
2599   let isCommutable = 0;
2600 }
2601
2602 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2603               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2604               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp, bit Commutable>
2605   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2606         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2607         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2608         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2609   // All of these have a two-operand InstAlias.
2610   let TwoOperandAliasConstraint = "$Vn = $Vd";
2611   let isCommutable = Commutable;
2612 }
2613
2614 class N3VQIntnp<bits<5> op27_23, bits<2> op21_20, bits<4> op11_8, bit op6,
2615                 bit op4, Format f, InstrItinClass itin, string OpcodeStr,
2616                 string Dt, ValueType ResTy, ValueType OpTy,
2617                 SDPatternOperator IntOp, bit Commutable>
2618   : N3Vnp<op27_23, op21_20, op11_8, op6, op4,
2619           (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin, OpcodeStr, Dt,
2620           ResTy, OpTy, IntOp, Commutable,
2621           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2622
2623 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2624                 string OpcodeStr, string Dt,
2625                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2626   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2627         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2628         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2629         [(set (ResTy QPR:$Vd),
2630               (ResTy (IntOp (ResTy QPR:$Vn),
2631                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2632                                                  imm:$lane)))))]> {
2633   let isCommutable = 0;
2634 }
2635 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2636                   string OpcodeStr, string Dt,
2637                   ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2638   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2639         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2640         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2641         [(set (ResTy QPR:$Vd),
2642               (ResTy (IntOp (ResTy QPR:$Vn),
2643                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2644                                                  imm:$lane)))))]> {
2645   let isCommutable = 0;
2646 }
2647 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2648               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2649               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2650   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2651         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2652         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2653         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2654   let TwoOperandAliasConstraint = "$Vm = $Vd";
2655   let isCommutable = 0;
2656 }
2657
2658 // Multiply-Add/Sub operations: double- and quad-register.
2659 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2660                 InstrItinClass itin, string OpcodeStr, string Dt,
2661                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2662   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2663         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2664         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2665         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2666                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2667
2668 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2669                   string OpcodeStr, string Dt,
2670                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2671   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2672         (outs DPR:$Vd),
2673         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2674         NVMulSLFrm, itin,
2675         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2676         [(set (Ty DPR:$Vd),
2677               (Ty (ShOp (Ty DPR:$src1),
2678                         (Ty (MulOp DPR:$Vn,
2679                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2680                                                      imm:$lane)))))))]>;
2681 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2682                     string OpcodeStr, string Dt,
2683                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2684   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2685         (outs DPR:$Vd),
2686         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2687         NVMulSLFrm, itin,
2688         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2689         [(set (Ty DPR:$Vd),
2690               (Ty (ShOp (Ty DPR:$src1),
2691                         (Ty (MulOp DPR:$Vn,
2692                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2693                                                      imm:$lane)))))))]>;
2694
2695 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2696                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2697                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2698   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2699         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2700         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2701         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2702                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2703 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2704                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2705                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2706   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2707         (outs QPR:$Vd),
2708         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2709         NVMulSLFrm, itin,
2710         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2711         [(set (ResTy QPR:$Vd),
2712               (ResTy (ShOp (ResTy QPR:$src1),
2713                            (ResTy (MulOp QPR:$Vn,
2714                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2715                                                         imm:$lane)))))))]>;
2716 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2717                     string OpcodeStr, string Dt,
2718                     ValueType ResTy, ValueType OpTy,
2719                     SDNode MulOp, SDNode ShOp>
2720   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2721         (outs QPR:$Vd),
2722         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2723         NVMulSLFrm, itin,
2724         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2725         [(set (ResTy QPR:$Vd),
2726               (ResTy (ShOp (ResTy QPR:$src1),
2727                            (ResTy (MulOp QPR:$Vn,
2728                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2729                                                         imm:$lane)))))))]>;
2730
2731 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2732 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2733                 InstrItinClass itin, string OpcodeStr, string Dt,
2734                 ValueType Ty, SDPatternOperator IntOp, SDNode OpNode>
2735   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2736         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2737         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2738         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2739                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2740 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2741                 InstrItinClass itin, string OpcodeStr, string Dt,
2742                 ValueType Ty, SDPatternOperator IntOp, SDNode OpNode>
2743   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2744         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2745         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2746         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2747                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2748
2749 // Neon 3-argument intrinsics, both double- and quad-register.
2750 // The destination register is also used as the first source operand register.
2751 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2752                InstrItinClass itin, string OpcodeStr, string Dt,
2753                ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2754   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2755         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2756         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2757         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2758                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2759 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2760                InstrItinClass itin, string OpcodeStr, string Dt,
2761                ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2762   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2763         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2764         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2765         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2766                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2767
2768 // Long Multiply-Add/Sub operations.
2769 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2770                 InstrItinClass itin, string OpcodeStr, string Dt,
2771                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2772   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2773         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2774         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2775         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2776                                 (TyQ (MulOp (TyD DPR:$Vn),
2777                                             (TyD DPR:$Vm)))))]>;
2778 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2779                   InstrItinClass itin, string OpcodeStr, string Dt,
2780                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2781   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2782         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2783         NVMulSLFrm, itin,
2784         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2785         [(set QPR:$Vd,
2786           (OpNode (TyQ QPR:$src1),
2787                   (TyQ (MulOp (TyD DPR:$Vn),
2788                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2789                                                  imm:$lane))))))]>;
2790 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2791                     InstrItinClass itin, string OpcodeStr, string Dt,
2792                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2793   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2794         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2795         NVMulSLFrm, itin,
2796         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2797         [(set QPR:$Vd,
2798           (OpNode (TyQ QPR:$src1),
2799                   (TyQ (MulOp (TyD DPR:$Vn),
2800                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2801                                                  imm:$lane))))))]>;
2802
2803 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2804 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2805                    InstrItinClass itin, string OpcodeStr, string Dt,
2806                    ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, SDNode ExtOp,
2807                    SDNode OpNode>
2808   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2809         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2810         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2811         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2812                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2813                                                         (TyD DPR:$Vm)))))))]>;
2814
2815 // Neon Long 3-argument intrinsic.  The destination register is
2816 // a quad-register and is also used as the first source operand register.
2817 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2818                InstrItinClass itin, string OpcodeStr, string Dt,
2819                ValueType TyQ, ValueType TyD, SDPatternOperator IntOp>
2820   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2821         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2822         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2823         [(set QPR:$Vd,
2824           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2825 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2826                  string OpcodeStr, string Dt,
2827                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2828   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2829         (outs QPR:$Vd),
2830         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2831         NVMulSLFrm, itin,
2832         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2833         [(set (ResTy QPR:$Vd),
2834               (ResTy (IntOp (ResTy QPR:$src1),
2835                             (OpTy DPR:$Vn),
2836                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2837                                                 imm:$lane)))))]>;
2838 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2839                    InstrItinClass itin, string OpcodeStr, string Dt,
2840                    ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2841   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2842         (outs QPR:$Vd),
2843         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2844         NVMulSLFrm, itin,
2845         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2846         [(set (ResTy QPR:$Vd),
2847               (ResTy (IntOp (ResTy QPR:$src1),
2848                             (OpTy DPR:$Vn),
2849                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2850                                                 imm:$lane)))))]>;
2851
2852 // Narrowing 3-register intrinsics.
2853 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2854               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2855               SDPatternOperator IntOp, bit Commutable>
2856   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2857         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2858         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2859         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2860   let isCommutable = Commutable;
2861 }
2862
2863 // Long 3-register operations.
2864 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2865            InstrItinClass itin, string OpcodeStr, string Dt,
2866            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2867   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2868         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2869         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2870         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2871   let isCommutable = Commutable;
2872 }
2873 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2874              InstrItinClass itin, string OpcodeStr, string Dt,
2875              ValueType TyQ, ValueType TyD, SDNode OpNode>
2876   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2877         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2878         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2879         [(set QPR:$Vd,
2880           (TyQ (OpNode (TyD DPR:$Vn),
2881                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2882 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2883                InstrItinClass itin, string OpcodeStr, string Dt,
2884                ValueType TyQ, ValueType TyD, SDNode OpNode>
2885   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2886         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2887         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2888         [(set QPR:$Vd,
2889           (TyQ (OpNode (TyD DPR:$Vn),
2890                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2891
2892 // Long 3-register operations with explicitly extended operands.
2893 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2894               InstrItinClass itin, string OpcodeStr, string Dt,
2895               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2896               bit Commutable>
2897   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2898         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2899         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2900         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2901                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2902   let isCommutable = Commutable;
2903 }
2904
2905 // Long 3-register intrinsics with explicit extend (VABDL).
2906 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2907                  InstrItinClass itin, string OpcodeStr, string Dt,
2908                  ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, SDNode ExtOp,
2909                  bit Commutable>
2910   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2911         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2912         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2913         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2914                                                 (TyD DPR:$Vm))))))]> {
2915   let isCommutable = Commutable;
2916 }
2917
2918 // Long 3-register intrinsics.
2919 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2920               InstrItinClass itin, string OpcodeStr, string Dt,
2921               ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, bit Commutable>
2922   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2923         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2924         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2925         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2926   let isCommutable = Commutable;
2927 }
2928 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2929                 string OpcodeStr, string Dt,
2930                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2931   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2932         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2933         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2934         [(set (ResTy QPR:$Vd),
2935               (ResTy (IntOp (OpTy DPR:$Vn),
2936                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2937                                                 imm:$lane)))))]>;
2938 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2939                   InstrItinClass itin, string OpcodeStr, string Dt,
2940                   ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2941   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2942         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2943         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2944         [(set (ResTy QPR:$Vd),
2945               (ResTy (IntOp (OpTy DPR:$Vn),
2946                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2947                                                 imm:$lane)))))]>;
2948
2949 // Wide 3-register operations.
2950 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2951            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2952            SDNode OpNode, SDNode ExtOp, bit Commutable>
2953   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2954         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2955         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2956         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2957                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2958   // All of these have a two-operand InstAlias.
2959   let TwoOperandAliasConstraint = "$Vn = $Vd";
2960   let isCommutable = Commutable;
2961 }
2962
2963 // Pairwise long 2-register intrinsics, both double- and quad-register.
2964 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2965                 bits<2> op17_16, bits<5> op11_7, bit op4,
2966                 string OpcodeStr, string Dt,
2967                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2968   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2969         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2970         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2971 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2972                 bits<2> op17_16, bits<5> op11_7, bit op4,
2973                 string OpcodeStr, string Dt,
2974                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2975   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2976         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2977         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2978
2979 // Pairwise long 2-register accumulate intrinsics,
2980 // both double- and quad-register.
2981 // The destination register is also used as the first source operand register.
2982 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2983                  bits<2> op17_16, bits<5> op11_7, bit op4,
2984                  string OpcodeStr, string Dt,
2985                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2986   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2987         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2988         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2989         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2990 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2991                  bits<2> op17_16, bits<5> op11_7, bit op4,
2992                  string OpcodeStr, string Dt,
2993                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2994   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2995         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2996         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2997         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2998
2999 // Shift by immediate,
3000 // both double- and quad-register.
3001 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
3002 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3003              Format f, InstrItinClass itin, Operand ImmTy,
3004              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
3005   : N2VImm<op24, op23, op11_8, op7, 0, op4,
3006            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
3007            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3008            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
3009 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3010              Format f, InstrItinClass itin, Operand ImmTy,
3011              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
3012   : N2VImm<op24, op23, op11_8, op7, 1, op4,
3013            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
3014            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3015            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
3016 }
3017
3018 // Long shift by immediate.
3019 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
3020              string OpcodeStr, string Dt,
3021              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
3022   : N2VImm<op24, op23, op11_8, op7, op6, op4,
3023            (outs QPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), N2RegVShLFrm,
3024            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3025            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
3026                                           (i32 imm:$SIMM))))]>;
3027
3028 // Narrow shift by immediate.
3029 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
3030              InstrItinClass itin, string OpcodeStr, string Dt,
3031              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
3032   : N2VImm<op24, op23, op11_8, op7, op6, op4,
3033            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
3034            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3035            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
3036                                           (i32 imm:$SIMM))))]>;
3037
3038 // Shift right by immediate and accumulate,
3039 // both double- and quad-register.
3040 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
3041 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3042                 Operand ImmTy, string OpcodeStr, string Dt,
3043                 ValueType Ty, SDNode ShOp>
3044   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
3045            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
3046            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3047            [(set DPR:$Vd, (Ty (add DPR:$src1,
3048                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
3049 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3050                 Operand ImmTy, string OpcodeStr, string Dt,
3051                 ValueType Ty, SDNode ShOp>
3052   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
3053            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
3054            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3055            [(set QPR:$Vd, (Ty (add QPR:$src1,
3056                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
3057 }
3058
3059 // Shift by immediate and insert,
3060 // both double- and quad-register.
3061 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
3062 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3063                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
3064                 ValueType Ty,SDNode ShOp>
3065   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
3066            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
3067            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3068            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
3069 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3070                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
3071                 ValueType Ty,SDNode ShOp>
3072   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
3073            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
3074            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3075            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
3076 }
3077
3078 // Convert, with fractional bits immediate,
3079 // both double- and quad-register.
3080 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3081               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
3082               SDPatternOperator IntOp>
3083   : N2VImm<op24, op23, op11_8, op7, 0, op4,
3084            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
3085            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3086            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
3087 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3088               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
3089               SDPatternOperator IntOp>
3090   : N2VImm<op24, op23, op11_8, op7, 1, op4,
3091            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
3092            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3093            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
3094
3095 //===----------------------------------------------------------------------===//
3096 // Multiclasses
3097 //===----------------------------------------------------------------------===//
3098
3099 // Abbreviations used in multiclass suffixes:
3100 //   Q = quarter int (8 bit) elements
3101 //   H = half int (16 bit) elements
3102 //   S = single int (32 bit) elements
3103 //   D = double int (64 bit) elements
3104
3105 // Neon 2-register vector operations and intrinsics.
3106
3107 // Neon 2-register comparisons.
3108 //   source operand element sizes of 8, 16 and 32 bits:
3109 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3110                        bits<5> op11_7, bit op4, string opc, string Dt,
3111                        string asm, SDNode OpNode> {
3112   // 64-bit vector types.
3113   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
3114                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3115                   opc, !strconcat(Dt, "8"), asm, "",
3116                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
3117   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
3118                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3119                   opc, !strconcat(Dt, "16"), asm, "",
3120                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
3121   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
3122                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3123                   opc, !strconcat(Dt, "32"), asm, "",
3124                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
3125   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
3126                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3127                   opc, "f32", asm, "",
3128                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
3129     let Inst{10} = 1; // overwrite F = 1
3130   }
3131
3132   // 128-bit vector types.
3133   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
3134                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3135                   opc, !strconcat(Dt, "8"), asm, "",
3136                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
3137   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
3138                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3139                   opc, !strconcat(Dt, "16"), asm, "",
3140                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
3141   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
3142                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3143                   opc, !strconcat(Dt, "32"), asm, "",
3144                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
3145   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
3146                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3147                   opc, "f32", asm, "",
3148                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
3149     let Inst{10} = 1; // overwrite F = 1
3150   }
3151 }
3152
3153
3154 // Neon 2-register vector intrinsics,
3155 //   element sizes of 8, 16 and 32 bits:
3156 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3157                       bits<5> op11_7, bit op4,
3158                       InstrItinClass itinD, InstrItinClass itinQ,
3159                       string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3160   // 64-bit vector types.
3161   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3162                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3163   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3164                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
3165   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3166                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
3167
3168   // 128-bit vector types.
3169   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3170                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
3171   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3172                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
3173   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3174                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
3175 }
3176
3177
3178 // Neon Narrowing 2-register vector operations,
3179 //   source operand element sizes of 16, 32 and 64 bits:
3180 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3181                     bits<5> op11_7, bit op6, bit op4,
3182                     InstrItinClass itin, string OpcodeStr, string Dt,
3183                     SDNode OpNode> {
3184   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
3185                    itin, OpcodeStr, !strconcat(Dt, "16"),
3186                    v8i8, v8i16, OpNode>;
3187   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
3188                    itin, OpcodeStr, !strconcat(Dt, "32"),
3189                    v4i16, v4i32, OpNode>;
3190   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
3191                    itin, OpcodeStr, !strconcat(Dt, "64"),
3192                    v2i32, v2i64, OpNode>;
3193 }
3194
3195 // Neon Narrowing 2-register vector intrinsics,
3196 //   source operand element sizes of 16, 32 and 64 bits:
3197 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3198                        bits<5> op11_7, bit op6, bit op4,
3199                        InstrItinClass itin, string OpcodeStr, string Dt,
3200                        SDPatternOperator IntOp> {
3201   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
3202                       itin, OpcodeStr, !strconcat(Dt, "16"),
3203                       v8i8, v8i16, IntOp>;
3204   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
3205                       itin, OpcodeStr, !strconcat(Dt, "32"),
3206                       v4i16, v4i32, IntOp>;
3207   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
3208                       itin, OpcodeStr, !strconcat(Dt, "64"),
3209                       v2i32, v2i64, IntOp>;
3210 }
3211
3212
3213 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
3214 //   source operand element sizes of 16, 32 and 64 bits:
3215 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
3216                     string OpcodeStr, string Dt, SDNode OpNode> {
3217   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3218                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
3219   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3220                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3221   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3222                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3223 }
3224
3225
3226 // Neon 3-register vector operations.
3227
3228 // First with only element sizes of 8, 16 and 32 bits:
3229 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3230                    InstrItinClass itinD16, InstrItinClass itinD32,
3231                    InstrItinClass itinQ16, InstrItinClass itinQ32,
3232                    string OpcodeStr, string Dt,
3233                    SDNode OpNode, bit Commutable = 0> {
3234   // 64-bit vector types.
3235   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
3236                    OpcodeStr, !strconcat(Dt, "8"),
3237                    v8i8, v8i8, OpNode, Commutable>;
3238   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
3239                    OpcodeStr, !strconcat(Dt, "16"),
3240                    v4i16, v4i16, OpNode, Commutable>;
3241   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
3242                    OpcodeStr, !strconcat(Dt, "32"),
3243                    v2i32, v2i32, OpNode, Commutable>;
3244
3245   // 128-bit vector types.
3246   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
3247                    OpcodeStr, !strconcat(Dt, "8"),
3248                    v16i8, v16i8, OpNode, Commutable>;
3249   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
3250                    OpcodeStr, !strconcat(Dt, "16"),
3251                    v8i16, v8i16, OpNode, Commutable>;
3252   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
3253                    OpcodeStr, !strconcat(Dt, "32"),
3254                    v4i32, v4i32, OpNode, Commutable>;
3255 }
3256
3257 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
3258   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, "i16", v4i16, ShOp>;
3259   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, "i32", v2i32, ShOp>;
3260   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, "i16", v8i16, v4i16, ShOp>;
3261   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, "i32",
3262                      v4i32, v2i32, ShOp>;
3263 }
3264
3265 // ....then also with element size 64 bits:
3266 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3267                     InstrItinClass itinD, InstrItinClass itinQ,
3268                     string OpcodeStr, string Dt,
3269                     SDNode OpNode, bit Commutable = 0>
3270   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
3271             OpcodeStr, Dt, OpNode, Commutable> {
3272   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
3273                    OpcodeStr, !strconcat(Dt, "64"),
3274                    v1i64, v1i64, OpNode, Commutable>;
3275   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
3276                    OpcodeStr, !strconcat(Dt, "64"),
3277                    v2i64, v2i64, OpNode, Commutable>;
3278 }
3279
3280
3281 // Neon 3-register vector intrinsics.
3282
3283 // First with only element sizes of 16 and 32 bits:
3284 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3285                      InstrItinClass itinD16, InstrItinClass itinD32,
3286                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3287                      string OpcodeStr, string Dt,
3288                      SDPatternOperator IntOp, bit Commutable = 0> {
3289   // 64-bit vector types.
3290   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
3291                       OpcodeStr, !strconcat(Dt, "16"),
3292                       v4i16, v4i16, IntOp, Commutable>;
3293   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
3294                       OpcodeStr, !strconcat(Dt, "32"),
3295                       v2i32, v2i32, IntOp, Commutable>;
3296
3297   // 128-bit vector types.
3298   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3299                       OpcodeStr, !strconcat(Dt, "16"),
3300                       v8i16, v8i16, IntOp, Commutable>;
3301   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3302                       OpcodeStr, !strconcat(Dt, "32"),
3303                       v4i32, v4i32, IntOp, Commutable>;
3304 }
3305 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3306                      InstrItinClass itinD16, InstrItinClass itinD32,
3307                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3308                      string OpcodeStr, string Dt,
3309                      SDPatternOperator IntOp> {
3310   // 64-bit vector types.
3311   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
3312                       OpcodeStr, !strconcat(Dt, "16"),
3313                       v4i16, v4i16, IntOp>;
3314   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
3315                       OpcodeStr, !strconcat(Dt, "32"),
3316                       v2i32, v2i32, IntOp>;
3317
3318   // 128-bit vector types.
3319   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3320                       OpcodeStr, !strconcat(Dt, "16"),
3321                       v8i16, v8i16, IntOp>;
3322   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3323                       OpcodeStr, !strconcat(Dt, "32"),
3324                       v4i32, v4i32, IntOp>;
3325 }
3326
3327 multiclass N3VIntSL_HS<bits<4> op11_8,
3328                        InstrItinClass itinD16, InstrItinClass itinD32,
3329                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3330                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3331   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
3332                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
3333   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
3334                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
3335   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
3336                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
3337   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
3338                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
3339 }
3340
3341 // ....then also with element size of 8 bits:
3342 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3343                       InstrItinClass itinD16, InstrItinClass itinD32,
3344                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3345                       string OpcodeStr, string Dt,
3346                       SDPatternOperator IntOp, bit Commutable = 0>
3347   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3348               OpcodeStr, Dt, IntOp, Commutable> {
3349   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
3350                       OpcodeStr, !strconcat(Dt, "8"),
3351                       v8i8, v8i8, IntOp, Commutable>;
3352   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3353                       OpcodeStr, !strconcat(Dt, "8"),
3354                       v16i8, v16i8, IntOp, Commutable>;
3355 }
3356 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3357                       InstrItinClass itinD16, InstrItinClass itinD32,
3358                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3359                       string OpcodeStr, string Dt,
3360                       SDPatternOperator IntOp>
3361   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3362               OpcodeStr, Dt, IntOp> {
3363   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
3364                       OpcodeStr, !strconcat(Dt, "8"),
3365                       v8i8, v8i8, IntOp>;
3366   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3367                       OpcodeStr, !strconcat(Dt, "8"),
3368                       v16i8, v16i8, IntOp>;
3369 }
3370
3371
3372 // ....then also with element size of 64 bits:
3373 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3374                        InstrItinClass itinD16, InstrItinClass itinD32,
3375                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3376                        string OpcodeStr, string Dt,
3377                        SDPatternOperator IntOp, bit Commutable = 0>
3378   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3379                OpcodeStr, Dt, IntOp, Commutable> {
3380   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
3381                       OpcodeStr, !strconcat(Dt, "64"),
3382                       v1i64, v1i64, IntOp, Commutable>;
3383   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3384                       OpcodeStr, !strconcat(Dt, "64"),
3385                       v2i64, v2i64, IntOp, Commutable>;
3386 }
3387 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3388                        InstrItinClass itinD16, InstrItinClass itinD32,
3389                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3390                        string OpcodeStr, string Dt,
3391                        SDPatternOperator IntOp>
3392   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3393                OpcodeStr, Dt, IntOp> {
3394   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
3395                       OpcodeStr, !strconcat(Dt, "64"),
3396                       v1i64, v1i64, IntOp>;
3397   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3398                       OpcodeStr, !strconcat(Dt, "64"),
3399                       v2i64, v2i64, IntOp>;
3400 }
3401
3402 // Neon Narrowing 3-register vector intrinsics,
3403 //   source operand element sizes of 16, 32 and 64 bits:
3404 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3405                        string OpcodeStr, string Dt,
3406                        SDPatternOperator IntOp, bit Commutable = 0> {
3407   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
3408                       OpcodeStr, !strconcat(Dt, "16"),
3409                       v8i8, v8i16, IntOp, Commutable>;
3410   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
3411                       OpcodeStr, !strconcat(Dt, "32"),
3412                       v4i16, v4i32, IntOp, Commutable>;
3413   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
3414                       OpcodeStr, !strconcat(Dt, "64"),
3415                       v2i32, v2i64, IntOp, Commutable>;
3416 }
3417
3418
3419 // Neon Long 3-register vector operations.
3420
3421 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3422                     InstrItinClass itin16, InstrItinClass itin32,
3423                     string OpcodeStr, string Dt,
3424                     SDNode OpNode, bit Commutable = 0> {
3425   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3426                    OpcodeStr, !strconcat(Dt, "8"),
3427                    v8i16, v8i8, OpNode, Commutable>;
3428   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3429                    OpcodeStr, !strconcat(Dt, "16"),
3430                    v4i32, v4i16, OpNode, Commutable>;
3431   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3432                    OpcodeStr, !strconcat(Dt, "32"),
3433                    v2i64, v2i32, OpNode, Commutable>;
3434 }
3435
3436 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3437                      InstrItinClass itin, string OpcodeStr, string Dt,
3438                      SDNode OpNode> {
3439   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3440                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3441   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3442                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3443 }
3444
3445 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3446                        InstrItinClass itin16, InstrItinClass itin32,
3447                        string OpcodeStr, string Dt,
3448                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3449   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3450                       OpcodeStr, !strconcat(Dt, "8"),
3451                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3452   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3453                       OpcodeStr, !strconcat(Dt, "16"),
3454                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3455   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3456                       OpcodeStr, !strconcat(Dt, "32"),
3457                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3458 }
3459
3460 // Neon Long 3-register vector intrinsics.
3461
3462 // First with only element sizes of 16 and 32 bits:
3463 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3464                       InstrItinClass itin16, InstrItinClass itin32,
3465                       string OpcodeStr, string Dt,
3466                       SDPatternOperator IntOp, bit Commutable = 0> {
3467   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3468                       OpcodeStr, !strconcat(Dt, "16"),
3469                       v4i32, v4i16, IntOp, Commutable>;
3470   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3471                       OpcodeStr, !strconcat(Dt, "32"),
3472                       v2i64, v2i32, IntOp, Commutable>;
3473 }
3474
3475 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3476                         InstrItinClass itin, string OpcodeStr, string Dt,
3477                         SDPatternOperator IntOp> {
3478   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3479                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3480   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3481                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3482 }
3483
3484 // ....then also with element size of 8 bits:
3485 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3486                        InstrItinClass itin16, InstrItinClass itin32,
3487                        string OpcodeStr, string Dt,
3488                        SDPatternOperator IntOp, bit Commutable = 0>
3489   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3490                IntOp, Commutable> {
3491   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3492                       OpcodeStr, !strconcat(Dt, "8"),
3493                       v8i16, v8i8, IntOp, Commutable>;
3494 }
3495
3496 // ....with explicit extend (VABDL).
3497 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3498                        InstrItinClass itin, string OpcodeStr, string Dt,
3499                        SDPatternOperator IntOp, SDNode ExtOp, bit Commutable = 0> {
3500   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3501                          OpcodeStr, !strconcat(Dt, "8"),
3502                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3503   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3504                          OpcodeStr, !strconcat(Dt, "16"),
3505                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3506   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3507                          OpcodeStr, !strconcat(Dt, "32"),
3508                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3509 }
3510
3511
3512 // Neon Wide 3-register vector intrinsics,
3513 //   source operand element sizes of 8, 16 and 32 bits:
3514 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3515                     string OpcodeStr, string Dt,
3516                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3517   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3518                    OpcodeStr, !strconcat(Dt, "8"),
3519                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3520   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3521                    OpcodeStr, !strconcat(Dt, "16"),
3522                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3523   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3524                    OpcodeStr, !strconcat(Dt, "32"),
3525                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3526 }
3527
3528
3529 // Neon Multiply-Op vector operations,
3530 //   element sizes of 8, 16 and 32 bits:
3531 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3532                         InstrItinClass itinD16, InstrItinClass itinD32,
3533                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3534                         string OpcodeStr, string Dt, SDNode OpNode> {
3535   // 64-bit vector types.
3536   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3537                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3538   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3539                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3540   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3541                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3542
3543   // 128-bit vector types.
3544   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3545                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3546   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3547                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3548   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3549                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3550 }
3551
3552 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3553                          InstrItinClass itinD16, InstrItinClass itinD32,
3554                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3555                          string OpcodeStr, string Dt, SDNode ShOp> {
3556   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3557                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3558   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3559                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3560   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3561                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3562                             mul, ShOp>;
3563   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3564                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3565                           mul, ShOp>;
3566 }
3567
3568 // Neon Intrinsic-Op vector operations,
3569 //   element sizes of 8, 16 and 32 bits:
3570 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3571                         InstrItinClass itinD, InstrItinClass itinQ,
3572                         string OpcodeStr, string Dt, SDPatternOperator IntOp,
3573                         SDNode OpNode> {
3574   // 64-bit vector types.
3575   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3576                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3577   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3578                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3579   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3580                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3581
3582   // 128-bit vector types.
3583   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3584                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3585   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3586                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3587   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3588                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3589 }
3590
3591 // Neon 3-argument intrinsics,
3592 //   element sizes of 8, 16 and 32 bits:
3593 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3594                        InstrItinClass itinD, InstrItinClass itinQ,
3595                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3596   // 64-bit vector types.
3597   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3598                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3599   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3600                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3601   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3602                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3603
3604   // 128-bit vector types.
3605   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3606                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3607   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3608                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3609   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3610                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3611 }
3612
3613
3614 // Neon Long Multiply-Op vector operations,
3615 //   element sizes of 8, 16 and 32 bits:
3616 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3617                          InstrItinClass itin16, InstrItinClass itin32,
3618                          string OpcodeStr, string Dt, SDNode MulOp,
3619                          SDNode OpNode> {
3620   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3621                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3622   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3623                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3624   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3625                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3626 }
3627
3628 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3629                           string Dt, SDNode MulOp, SDNode OpNode> {
3630   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3631                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3632   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3633                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3634 }
3635
3636
3637 // Neon Long 3-argument intrinsics.
3638
3639 // First with only element sizes of 16 and 32 bits:
3640 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3641                        InstrItinClass itin16, InstrItinClass itin32,
3642                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3643   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3644                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3645   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3646                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3647 }
3648
3649 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3650                          string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3651   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3652                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3653   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3654                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3655 }
3656
3657 // ....then also with element size of 8 bits:
3658 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3659                         InstrItinClass itin16, InstrItinClass itin32,
3660                         string OpcodeStr, string Dt, SDPatternOperator IntOp>
3661   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3662   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3663                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3664 }
3665
3666 // ....with explicit extend (VABAL).
3667 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3668                             InstrItinClass itin, string OpcodeStr, string Dt,
3669                             SDPatternOperator IntOp, SDNode ExtOp, SDNode OpNode> {
3670   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3671                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3672                            IntOp, ExtOp, OpNode>;
3673   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3674                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3675                            IntOp, ExtOp, OpNode>;
3676   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3677                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3678                            IntOp, ExtOp, OpNode>;
3679 }
3680
3681
3682 // Neon Pairwise long 2-register intrinsics,
3683 //   element sizes of 8, 16 and 32 bits:
3684 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3685                         bits<5> op11_7, bit op4,
3686                         string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3687   // 64-bit vector types.
3688   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3689                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3690   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3691                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3692   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3693                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3694
3695   // 128-bit vector types.
3696   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3697                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3698   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3699                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3700   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3701                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3702 }
3703
3704
3705 // Neon Pairwise long 2-register accumulate intrinsics,
3706 //   element sizes of 8, 16 and 32 bits:
3707 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3708                          bits<5> op11_7, bit op4,
3709                          string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3710   // 64-bit vector types.
3711   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3712                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3713   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3714                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3715   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3716                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3717
3718   // 128-bit vector types.
3719   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3720                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3721   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3722                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3723   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3724                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3725 }
3726
3727
3728 // Neon 2-register vector shift by immediate,
3729 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3730 //   element sizes of 8, 16, 32 and 64 bits:
3731 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3732                        InstrItinClass itin, string OpcodeStr, string Dt,
3733                        SDNode OpNode> {
3734   // 64-bit vector types.
3735   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3736                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3737     let Inst{21-19} = 0b001; // imm6 = 001xxx
3738   }
3739   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3740                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3741     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3742   }
3743   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3744                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3745     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3746   }
3747   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3748                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3749                              // imm6 = xxxxxx
3750
3751   // 128-bit vector types.
3752   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3753                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3754     let Inst{21-19} = 0b001; // imm6 = 001xxx
3755   }
3756   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3757                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3758     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3759   }
3760   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3761                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3762     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3763   }
3764   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3765                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3766                              // imm6 = xxxxxx
3767 }
3768 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3769                        InstrItinClass itin, string OpcodeStr, string Dt,
3770                        string baseOpc, SDNode OpNode> {
3771   // 64-bit vector types.
3772   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3773                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3774     let Inst{21-19} = 0b001; // imm6 = 001xxx
3775   }
3776   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3777                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3778     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3779   }
3780   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3781                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3782     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3783   }
3784   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3785                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3786                              // imm6 = xxxxxx
3787
3788   // 128-bit vector types.
3789   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3790                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3791     let Inst{21-19} = 0b001; // imm6 = 001xxx
3792   }
3793   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3794                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3795     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3796   }
3797   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3798                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3799     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3800   }
3801   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3802                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3803                              // imm6 = xxxxxx
3804 }
3805
3806 // Neon Shift-Accumulate vector operations,
3807 //   element sizes of 8, 16, 32 and 64 bits:
3808 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3809                          string OpcodeStr, string Dt, SDNode ShOp> {
3810   // 64-bit vector types.
3811   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3812                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3813     let Inst{21-19} = 0b001; // imm6 = 001xxx
3814   }
3815   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3816                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3817     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3818   }
3819   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3820                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3821     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3822   }
3823   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3824                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3825                              // imm6 = xxxxxx
3826
3827   // 128-bit vector types.
3828   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3829                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3830     let Inst{21-19} = 0b001; // imm6 = 001xxx
3831   }
3832   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3833                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3834     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3835   }
3836   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3837                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3838     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3839   }
3840   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3841                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3842                              // imm6 = xxxxxx
3843 }
3844
3845 // Neon Shift-Insert vector operations,
3846 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3847 //   element sizes of 8, 16, 32 and 64 bits:
3848 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3849                           string OpcodeStr> {
3850   // 64-bit vector types.
3851   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3852                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3853     let Inst{21-19} = 0b001; // imm6 = 001xxx
3854   }
3855   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3856                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3857     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3858   }
3859   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3860                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3861     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3862   }
3863   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3864                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3865                              // imm6 = xxxxxx
3866
3867   // 128-bit vector types.
3868   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3869                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3870     let Inst{21-19} = 0b001; // imm6 = 001xxx
3871   }
3872   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3873                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3874     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3875   }
3876   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3877                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3878     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3879   }
3880   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3881                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3882                              // imm6 = xxxxxx
3883 }
3884 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3885                           string OpcodeStr> {
3886   // 64-bit vector types.
3887   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3888                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3889     let Inst{21-19} = 0b001; // imm6 = 001xxx
3890   }
3891   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3892                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3893     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3894   }
3895   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3896                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3897     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3898   }
3899   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3900                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3901                              // imm6 = xxxxxx
3902
3903   // 128-bit vector types.
3904   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3905                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3906     let Inst{21-19} = 0b001; // imm6 = 001xxx
3907   }
3908   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3909                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3910     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3911   }
3912   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3913                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3914     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3915   }
3916   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3917                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3918                              // imm6 = xxxxxx
3919 }
3920
3921 // Neon Shift Long operations,
3922 //   element sizes of 8, 16, 32 bits:
3923 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3924                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3925   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3926               OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, imm1_7, OpNode> {
3927     let Inst{21-19} = 0b001; // imm6 = 001xxx
3928   }
3929   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3930                OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, imm1_15, OpNode> {
3931     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3932   }
3933   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3934                OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, imm1_31, OpNode> {
3935     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3936   }
3937 }
3938
3939 // Neon Shift Narrow operations,
3940 //   element sizes of 16, 32, 64 bits:
3941 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3942                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3943                       SDNode OpNode> {
3944   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3945                     OpcodeStr, !strconcat(Dt, "16"),
3946                     v8i8, v8i16, shr_imm8, OpNode> {
3947     let Inst{21-19} = 0b001; // imm6 = 001xxx
3948   }
3949   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3950                      OpcodeStr, !strconcat(Dt, "32"),
3951                      v4i16, v4i32, shr_imm16, OpNode> {
3952     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3953   }
3954   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3955                      OpcodeStr, !strconcat(Dt, "64"),
3956                      v2i32, v2i64, shr_imm32, OpNode> {
3957     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3958   }
3959 }
3960
3961 //===----------------------------------------------------------------------===//
3962 // Instruction Definitions.
3963 //===----------------------------------------------------------------------===//
3964
3965 // Vector Add Operations.
3966
3967 //   VADD     : Vector Add (integer and floating-point)
3968 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3969                          add, 1>;
3970 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3971                      v2f32, v2f32, fadd, 1>;
3972 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3973                      v4f32, v4f32, fadd, 1>;
3974 //   VADDL    : Vector Add Long (Q = D + D)
3975 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3976                             "vaddl", "s", add, sext, 1>;
3977 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3978                             "vaddl", "u", add, zext, 1>;
3979 //   VADDW    : Vector Add Wide (Q = Q + D)
3980 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3981 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3982 //   VHADD    : Vector Halving Add
3983 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3984                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3985                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3986 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3987                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3988                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3989 //   VRHADD   : Vector Rounding Halving Add
3990 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3991                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3992                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3993 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3994                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3995                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3996 //   VQADD    : Vector Saturating Add
3997 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3998                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3999                             "vqadd", "s", int_arm_neon_vqadds, 1>;
4000 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
4001                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
4002                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
4003 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
4004 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
4005                             int_arm_neon_vaddhn, 1>;
4006 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
4007 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
4008                             int_arm_neon_vraddhn, 1>;
4009
4010 // Vector Multiply Operations.
4011
4012 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
4013 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
4014                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
4015 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
4016                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
4017 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
4018                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
4019 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
4020                      v2f32, v2f32, fmul, 1>;
4021 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
4022                      v4f32, v4f32, fmul, 1>;
4023 defm VMULsl   : N3VSL_HS<0b1000, "vmul", mul>;
4024 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
4025 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
4026                        v2f32, fmul>;
4027
4028 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
4029                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
4030           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
4031                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
4032                                       (DSubReg_i16_reg imm:$lane))),
4033                               (SubReg_i16_lane imm:$lane)))>;
4034 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
4035                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
4036           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
4037                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
4038                                       (DSubReg_i32_reg imm:$lane))),
4039                               (SubReg_i32_lane imm:$lane)))>;
4040 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
4041                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
4042           (v4f32 (VMULslfq (v4f32 QPR:$src1),
4043                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
4044                                    (DSubReg_i32_reg imm:$lane))),
4045                            (SubReg_i32_lane imm:$lane)))>;
4046
4047 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
4048 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
4049                           IIC_VMULi16Q, IIC_VMULi32Q,
4050                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
4051 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
4052                             IIC_VMULi16Q, IIC_VMULi32Q,
4053                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
4054 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
4055                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
4056                                                             imm:$lane)))),
4057           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
4058                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
4059                                          (DSubReg_i16_reg imm:$lane))),
4060                                  (SubReg_i16_lane imm:$lane)))>;
4061 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
4062                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
4063                                                             imm:$lane)))),
4064           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
4065                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
4066                                          (DSubReg_i32_reg imm:$lane))),
4067                                  (SubReg_i32_lane imm:$lane)))>;
4068
4069 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
4070 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
4071                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
4072                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
4073 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
4074                               IIC_VMULi16Q, IIC_VMULi32Q,
4075                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
4076 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
4077                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
4078                                                              imm:$lane)))),
4079           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
4080                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
4081                                           (DSubReg_i16_reg imm:$lane))),
4082                                   (SubReg_i16_lane imm:$lane)))>;
4083 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
4084                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
4085                                                              imm:$lane)))),
4086           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
4087                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
4088                                           (DSubReg_i32_reg imm:$lane))),
4089                                   (SubReg_i32_lane imm:$lane)))>;
4090
4091 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
4092 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
4093                          "vmull", "s", NEONvmulls, 1>;
4094 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
4095                          "vmull", "u", NEONvmullu, 1>;
4096 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
4097                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
4098 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
4099 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
4100
4101 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
4102 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
4103                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
4104 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
4105                              "vqdmull", "s", int_arm_neon_vqdmull>;
4106
4107 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
4108
4109 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
4110 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4111                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
4112 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
4113                           v2f32, fmul_su, fadd_mlx>,
4114                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4115 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
4116                           v4f32, fmul_su, fadd_mlx>,
4117                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4118 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
4119                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
4120 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
4121                             v2f32, fmul_su, fadd_mlx>,
4122                 Requires<[HasNEON, UseFPVMLx]>;
4123 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
4124                             v4f32, v2f32, fmul_su, fadd_mlx>,
4125                 Requires<[HasNEON, UseFPVMLx]>;
4126
4127 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
4128                   (mul (v8i16 QPR:$src2),
4129                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
4130           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
4131                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
4132                                       (DSubReg_i16_reg imm:$lane))),
4133                               (SubReg_i16_lane imm:$lane)))>;
4134
4135 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
4136                   (mul (v4i32 QPR:$src2),
4137                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
4138           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
4139                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
4140                                       (DSubReg_i32_reg imm:$lane))),
4141                               (SubReg_i32_lane imm:$lane)))>;
4142
4143 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
4144                   (fmul_su (v4f32 QPR:$src2),
4145                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
4146           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
4147                            (v4f32 QPR:$src2),
4148                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
4149                                    (DSubReg_i32_reg imm:$lane))),
4150                            (SubReg_i32_lane imm:$lane)))>,
4151           Requires<[HasNEON, UseFPVMLx]>;
4152
4153 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
4154 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
4155                               "vmlal", "s", NEONvmulls, add>;
4156 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
4157                               "vmlal", "u", NEONvmullu, add>;
4158
4159 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
4160 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
4161
4162 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
4163 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4164                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
4165 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
4166
4167 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
4168 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4169                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
4170 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
4171                           v2f32, fmul_su, fsub_mlx>,
4172                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4173 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
4174                           v4f32, fmul_su, fsub_mlx>,
4175                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4176 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
4177                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
4178 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
4179                             v2f32, fmul_su, fsub_mlx>,
4180                 Requires<[HasNEON, UseFPVMLx]>;
4181 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
4182                             v4f32, v2f32, fmul_su, fsub_mlx>,
4183                 Requires<[HasNEON, UseFPVMLx]>;
4184
4185 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
4186                   (mul (v8i16 QPR:$src2),
4187                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
4188           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
4189                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
4190                                       (DSubReg_i16_reg imm:$lane))),
4191                               (SubReg_i16_lane imm:$lane)))>;
4192
4193 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
4194                   (mul (v4i32 QPR:$src2),
4195                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
4196           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
4197                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
4198                                       (DSubReg_i32_reg imm:$lane))),
4199                               (SubReg_i32_lane imm:$lane)))>;
4200
4201 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
4202                   (fmul_su (v4f32 QPR:$src2),
4203                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
4204           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
4205                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
4206                                    (DSubReg_i32_reg imm:$lane))),
4207                            (SubReg_i32_lane imm:$lane)))>,
4208           Requires<[HasNEON, UseFPVMLx]>;
4209
4210 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
4211 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4212                               "vmlsl", "s", NEONvmulls, sub>;
4213 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4214                               "vmlsl", "u", NEONvmullu, sub>;
4215
4216 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
4217 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
4218
4219 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
4220 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
4221                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
4222 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
4223
4224 // Fused Vector Multiply-Accumulate and Fused Multiply-Subtract Operations.
4225 def  VFMAfd   : N3VDMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACD, "vfma", "f32",
4226                           v2f32, fmul_su, fadd_mlx>,
4227                 Requires<[HasVFP4,UseFusedMAC]>;
4228
4229 def  VFMAfq   : N3VQMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACQ, "vfma", "f32",
4230                           v4f32, fmul_su, fadd_mlx>,
4231                 Requires<[HasVFP4,UseFusedMAC]>;
4232
4233 //   Fused Vector Multiply Subtract (floating-point)
4234 def  VFMSfd   : N3VDMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACD, "vfms", "f32",
4235                           v2f32, fmul_su, fsub_mlx>,
4236                 Requires<[HasVFP4,UseFusedMAC]>;
4237 def  VFMSfq   : N3VQMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACQ, "vfms", "f32",
4238                           v4f32, fmul_su, fsub_mlx>,
4239                 Requires<[HasVFP4,UseFusedMAC]>;
4240
4241 // Match @llvm.fma.* intrinsics
4242 def : Pat<(v2f32 (fma DPR:$Vn, DPR:$Vm, DPR:$src1)),
4243           (VFMAfd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4244           Requires<[HasVFP4]>;
4245 def : Pat<(v4f32 (fma QPR:$Vn, QPR:$Vm, QPR:$src1)),
4246           (VFMAfq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4247           Requires<[HasVFP4]>;
4248 def : Pat<(v2f32 (fma (fneg DPR:$Vn), DPR:$Vm, DPR:$src1)),
4249           (VFMSfd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4250       Requires<[HasVFP4]>;
4251 def : Pat<(v4f32 (fma (fneg QPR:$Vn), QPR:$Vm, QPR:$src1)),
4252           (VFMSfq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4253       Requires<[HasVFP4]>;
4254
4255 // Vector Subtract Operations.
4256
4257 //   VSUB     : Vector Subtract (integer and floating-point)
4258 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
4259                          "vsub", "i", sub, 0>;
4260 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
4261                      v2f32, v2f32, fsub, 0>;
4262 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
4263                      v4f32, v4f32, fsub, 0>;
4264 //   VSUBL    : Vector Subtract Long (Q = D - D)
4265 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4266                             "vsubl", "s", sub, sext, 0>;
4267 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4268                             "vsubl", "u", sub, zext, 0>;
4269 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
4270 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
4271 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
4272 //   VHSUB    : Vector Halving Subtract
4273 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
4274                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4275                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
4276 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
4277                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4278                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
4279 //   VQSUB    : Vector Saturing Subtract
4280 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
4281                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4282                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
4283 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
4284                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4285                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
4286 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
4287 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
4288                             int_arm_neon_vsubhn, 0>;
4289 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
4290 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
4291                             int_arm_neon_vrsubhn, 0>;
4292
4293 // Vector Comparisons.
4294
4295 //   VCEQ     : Vector Compare Equal
4296 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4297                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
4298 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
4299                      NEONvceq, 1>;
4300 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
4301                      NEONvceq, 1>;
4302
4303 let TwoOperandAliasConstraint = "$Vm = $Vd" in
4304 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
4305                             "$Vd, $Vm, #0", NEONvceqz>;
4306
4307 //   VCGE     : Vector Compare Greater Than or Equal
4308 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4309                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
4310 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4311                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
4312 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
4313                      NEONvcge, 0>;
4314 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
4315                      NEONvcge, 0>;
4316
4317 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
4318 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
4319                             "$Vd, $Vm, #0", NEONvcgez>;
4320 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
4321                             "$Vd, $Vm, #0", NEONvclez>;
4322 }
4323
4324 //   VCGT     : Vector Compare Greater Than
4325 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4326                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
4327 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4328                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
4329 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
4330                      NEONvcgt, 0>;
4331 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
4332                      NEONvcgt, 0>;
4333
4334 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
4335 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
4336                             "$Vd, $Vm, #0", NEONvcgtz>;
4337 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
4338                             "$Vd, $Vm, #0", NEONvcltz>;
4339 }
4340
4341 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
4342 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
4343                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
4344 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
4345                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
4346 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
4347 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
4348                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
4349 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
4350                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
4351 //   VTST     : Vector Test Bits
4352 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
4353                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
4354
4355 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vn, $Vm",
4356                    (VACGTd DPR:$Vd, DPR:$Vm, DPR:$Vn, pred:$p)>;
4357 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vn, $Vm",
4358                    (VACGTq QPR:$Vd, QPR:$Vm, QPR:$Vn, pred:$p)>;
4359 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vn, $Vm",
4360                    (VACGEd DPR:$Vd, DPR:$Vm, DPR:$Vn, pred:$p)>;
4361 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vn, $Vm",
4362                    (VACGEq QPR:$Vd, QPR:$Vm, QPR:$Vn, pred:$p)>;
4363
4364 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vm",
4365                    (VACGTd DPR:$Vd, DPR:$Vm, DPR:$Vd, pred:$p)>;
4366 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vm",
4367                    (VACGTq QPR:$Vd, QPR:$Vm, QPR:$Vd, pred:$p)>;
4368 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vm",
4369                    (VACGEd DPR:$Vd, DPR:$Vm, DPR:$Vd, pred:$p)>;
4370 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vm",
4371                    (VACGEq QPR:$Vd, QPR:$Vm, QPR:$Vd, pred:$p)>;
4372
4373 // Vector Bitwise Operations.
4374
4375 def vnotd : PatFrag<(ops node:$in),
4376                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
4377 def vnotq : PatFrag<(ops node:$in),
4378                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
4379
4380
4381 //   VAND     : Vector Bitwise AND
4382 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
4383                       v2i32, v2i32, and, 1>;
4384 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
4385                       v4i32, v4i32, and, 1>;
4386
4387 //   VEOR     : Vector Bitwise Exclusive OR
4388 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
4389                       v2i32, v2i32, xor, 1>;
4390 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
4391                       v4i32, v4i32, xor, 1>;
4392
4393 //   VORR     : Vector Bitwise OR
4394 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
4395                       v2i32, v2i32, or, 1>;
4396 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
4397                       v4i32, v4i32, or, 1>;
4398
4399 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
4400                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4401                           IIC_VMOVImm,
4402                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4403                           [(set DPR:$Vd,
4404                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4405   let Inst{9} = SIMM{9};
4406 }
4407
4408 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
4409                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4410                           IIC_VMOVImm,
4411                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4412                           [(set DPR:$Vd,
4413                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4414   let Inst{10-9} = SIMM{10-9};
4415 }
4416
4417 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
4418                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4419                           IIC_VMOVImm,
4420                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4421                           [(set QPR:$Vd,
4422                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4423   let Inst{9} = SIMM{9};
4424 }
4425
4426 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
4427                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4428                           IIC_VMOVImm,
4429                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4430                           [(set QPR:$Vd,
4431                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4432   let Inst{10-9} = SIMM{10-9};
4433 }
4434
4435
4436 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
4437 let TwoOperandAliasConstraint = "$Vn = $Vd" in {
4438 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4439                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4440                      "vbic", "$Vd, $Vn, $Vm", "",
4441                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
4442                                                  (vnotd DPR:$Vm))))]>;
4443 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4444                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4445                      "vbic", "$Vd, $Vn, $Vm", "",
4446                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
4447                                                  (vnotq QPR:$Vm))))]>;
4448 }
4449
4450 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
4451                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4452                           IIC_VMOVImm,
4453                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4454                           [(set DPR:$Vd,
4455                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4456   let Inst{9} = SIMM{9};
4457 }
4458
4459 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
4460                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4461                           IIC_VMOVImm,
4462                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4463                           [(set DPR:$Vd,
4464                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4465   let Inst{10-9} = SIMM{10-9};
4466 }
4467
4468 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
4469                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4470                           IIC_VMOVImm,
4471                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4472                           [(set QPR:$Vd,
4473                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4474   let Inst{9} = SIMM{9};
4475 }
4476
4477 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4478                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4479                           IIC_VMOVImm,
4480                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4481                           [(set QPR:$Vd,
4482                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4483   let Inst{10-9} = SIMM{10-9};
4484 }
4485
4486 //   VORN     : Vector Bitwise OR NOT
4487 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4488                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4489                      "vorn", "$Vd, $Vn, $Vm", "",
4490                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4491                                                 (vnotd DPR:$Vm))))]>;
4492 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4493                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4494                      "vorn", "$Vd, $Vn, $Vm", "",
4495                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4496                                                 (vnotq QPR:$Vm))))]>;
4497
4498 //   VMVN     : Vector Bitwise NOT (Immediate)
4499
4500 let isReMaterializable = 1 in {
4501
4502 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4503                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4504                          "vmvn", "i16", "$Vd, $SIMM", "",
4505                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4506   let Inst{9} = SIMM{9};
4507 }
4508
4509 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4510                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4511                          "vmvn", "i16", "$Vd, $SIMM", "",
4512                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4513   let Inst{9} = SIMM{9};
4514 }
4515
4516 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4517                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4518                          "vmvn", "i32", "$Vd, $SIMM", "",
4519                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4520   let Inst{11-8} = SIMM{11-8};
4521 }
4522
4523 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4524                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4525                          "vmvn", "i32", "$Vd, $SIMM", "",
4526                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4527   let Inst{11-8} = SIMM{11-8};
4528 }
4529 }
4530
4531 //   VMVN     : Vector Bitwise NOT
4532 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4533                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4534                      "vmvn", "$Vd, $Vm", "",
4535                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4536 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4537                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4538                      "vmvn", "$Vd, $Vm", "",
4539                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4540 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4541 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4542
4543 //   VBSL     : Vector Bitwise Select
4544 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4545                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4546                      N3RegFrm, IIC_VCNTiD,
4547                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4548                      [(set DPR:$Vd,
4549                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4550 def : Pat<(v8i8 (int_arm_neon_vbsl (v8i8 DPR:$src1),
4551                                    (v8i8 DPR:$Vn), (v8i8 DPR:$Vm))),
4552           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4553         Requires<[HasNEON]>;
4554 def : Pat<(v4i16 (int_arm_neon_vbsl (v4i16 DPR:$src1),
4555                                     (v4i16 DPR:$Vn), (v4i16 DPR:$Vm))),
4556           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4557         Requires<[HasNEON]>;
4558 def : Pat<(v2i32 (int_arm_neon_vbsl (v2i32 DPR:$src1),
4559                                     (v2i32 DPR:$Vn), (v2i32 DPR:$Vm))),
4560           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4561         Requires<[HasNEON]>;
4562 def : Pat<(v2f32 (int_arm_neon_vbsl (v2f32 DPR:$src1),
4563                                     (v2f32 DPR:$Vn), (v2f32 DPR:$Vm))),
4564           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4565         Requires<[HasNEON]>;
4566 def : Pat<(v1i64 (int_arm_neon_vbsl (v1i64 DPR:$src1),
4567                                     (v1i64 DPR:$Vn), (v1i64 DPR:$Vm))),
4568           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4569         Requires<[HasNEON]>;
4570
4571 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4572                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4573           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>,
4574         Requires<[HasNEON]>;
4575
4576 def : Pat<(v1i64 (or (and DPR:$Vn, DPR:$Vd),
4577                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4578           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>,
4579         Requires<[HasNEON]>;
4580
4581 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4582                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4583                      N3RegFrm, IIC_VCNTiQ,
4584                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4585                      [(set QPR:$Vd,
4586                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4587
4588 def : Pat<(v16i8 (int_arm_neon_vbsl (v16i8 QPR:$src1),
4589                                    (v16i8 QPR:$Vn), (v16i8 QPR:$Vm))),
4590           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4591         Requires<[HasNEON]>;
4592 def : Pat<(v8i16 (int_arm_neon_vbsl (v8i16 QPR:$src1),
4593                                     (v8i16 QPR:$Vn), (v8i16 QPR:$Vm))),
4594           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4595         Requires<[HasNEON]>;
4596 def : Pat<(v4i32 (int_arm_neon_vbsl (v4i32 QPR:$src1),
4597                                     (v4i32 QPR:$Vn), (v4i32 QPR:$Vm))),
4598           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4599         Requires<[HasNEON]>;
4600 def : Pat<(v4f32 (int_arm_neon_vbsl (v4f32 QPR:$src1),
4601                                     (v4f32 QPR:$Vn), (v4f32 QPR:$Vm))),
4602           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4603         Requires<[HasNEON]>;
4604 def : Pat<(v2i64 (int_arm_neon_vbsl (v2i64 QPR:$src1),
4605                                     (v2i64 QPR:$Vn), (v2i64 QPR:$Vm))),
4606           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4607         Requires<[HasNEON]>;
4608
4609 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4610                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4611           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>,
4612         Requires<[HasNEON]>;
4613 def : Pat<(v2i64 (or (and QPR:$Vn, QPR:$Vd),
4614                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4615           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>,
4616         Requires<[HasNEON]>;
4617
4618 //   VBIF     : Vector Bitwise Insert if False
4619 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4620 // FIXME: This instruction's encoding MAY NOT BE correct.
4621 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4622                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4623                      N3RegFrm, IIC_VBINiD,
4624                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4625                      []>;
4626 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4627                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4628                      N3RegFrm, IIC_VBINiQ,
4629                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4630                      []>;
4631
4632 //   VBIT     : Vector Bitwise Insert if True
4633 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4634 // FIXME: This instruction's encoding MAY NOT BE correct.
4635 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4636                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4637                      N3RegFrm, IIC_VBINiD,
4638                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4639                      []>;
4640 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4641                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4642                      N3RegFrm, IIC_VBINiQ,
4643                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4644                      []>;
4645
4646 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4647 // for equivalent operations with different register constraints; it just
4648 // inserts copies.
4649
4650 // Vector Absolute Differences.
4651
4652 //   VABD     : Vector Absolute Difference
4653 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4654                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4655                            "vabd", "s", int_arm_neon_vabds, 1>;
4656 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4657                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4658                            "vabd", "u", int_arm_neon_vabdu, 1>;
4659 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4660                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4661 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4662                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4663
4664 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4665 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4666                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4667 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4668                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4669
4670 //   VABA     : Vector Absolute Difference and Accumulate
4671 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4672                              "vaba", "s", int_arm_neon_vabds, add>;
4673 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4674                              "vaba", "u", int_arm_neon_vabdu, add>;
4675
4676 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4677 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4678                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4679 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4680                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4681
4682 // Vector Maximum and Minimum.
4683
4684 //   VMAX     : Vector Maximum
4685 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4686                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4687                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4688 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4689                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4690                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4691 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4692                         "vmax", "f32",
4693                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4694 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4695                         "vmax", "f32",
4696                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4697
4698 // VMAXNM
4699 let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
4700   def VMAXNMND  : N3VDIntnp<0b00110, 0b00, 0b1111, 0, 1,
4701                             N3RegFrm, NoItinerary, "vmaxnm", "f32",
4702                             v2f32, v2f32, int_arm_neon_vmaxnm, 1>,
4703                             Requires<[HasV8, HasNEON]>;
4704   def VMAXNMNQ  : N3VQIntnp<0b00110, 0b00, 0b1111, 1, 1,
4705                             N3RegFrm, NoItinerary, "vmaxnm", "f32",
4706                             v4f32, v4f32, int_arm_neon_vmaxnm, 1>,
4707                             Requires<[HasV8, HasNEON]>;
4708 }
4709
4710 //   VMIN     : Vector Minimum
4711 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4712                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4713                            "vmin", "s", int_arm_neon_vmins, 1>;
4714 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4715                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4716                            "vmin", "u", int_arm_neon_vminu, 1>;
4717 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4718                         "vmin", "f32",
4719                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4720 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4721                         "vmin", "f32",
4722                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4723
4724 // VMINNM
4725 let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
4726   def VMINNMND  : N3VDIntnp<0b00110, 0b10, 0b1111, 0, 1,
4727                             N3RegFrm, NoItinerary, "vminnm", "f32",
4728                             v2f32, v2f32, int_arm_neon_vminnm, 1>,
4729                             Requires<[HasV8, HasNEON]>;
4730   def VMINNMNQ  : N3VQIntnp<0b00110, 0b10, 0b1111, 1, 1,
4731                             N3RegFrm, NoItinerary, "vminnm", "f32",
4732                             v4f32, v4f32, int_arm_neon_vminnm, 1>,
4733                             Requires<[HasV8, HasNEON]>;
4734 }
4735
4736 // Vector Pairwise Operations.
4737
4738 //   VPADD    : Vector Pairwise Add
4739 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4740                         "vpadd", "i8",
4741                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4742 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4743                         "vpadd", "i16",
4744                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4745 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4746                         "vpadd", "i32",
4747                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4748 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4749                         IIC_VPBIND, "vpadd", "f32",
4750                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4751
4752 //   VPADDL   : Vector Pairwise Add Long
4753 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4754                              int_arm_neon_vpaddls>;
4755 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4756                              int_arm_neon_vpaddlu>;
4757
4758 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4759 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4760                               int_arm_neon_vpadals>;
4761 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4762                               int_arm_neon_vpadalu>;
4763
4764 //   VPMAX    : Vector Pairwise Maximum
4765 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4766                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4767 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4768                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4769 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4770                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4771 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4772                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4773 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4774                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4775 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4776                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4777 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4778                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4779
4780 //   VPMIN    : Vector Pairwise Minimum
4781 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4782                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4783 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4784                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4785 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4786                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4787 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4788                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4789 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4790                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4791 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4792                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4793 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4794                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4795
4796 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4797
4798 //   VRECPE   : Vector Reciprocal Estimate
4799 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4800                         IIC_VUNAD, "vrecpe", "u32",
4801                         v2i32, v2i32, int_arm_neon_vrecpe>;
4802 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4803                         IIC_VUNAQ, "vrecpe", "u32",
4804                         v4i32, v4i32, int_arm_neon_vrecpe>;
4805 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4806                         IIC_VUNAD, "vrecpe", "f32",
4807                         v2f32, v2f32, int_arm_neon_vrecpe>;
4808 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4809                         IIC_VUNAQ, "vrecpe", "f32",
4810                         v4f32, v4f32, int_arm_neon_vrecpe>;
4811
4812 //   VRECPS   : Vector Reciprocal Step
4813 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4814                         IIC_VRECSD, "vrecps", "f32",
4815                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4816 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4817                         IIC_VRECSQ, "vrecps", "f32",
4818                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4819
4820 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4821 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4822                          IIC_VUNAD, "vrsqrte", "u32",
4823                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4824 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4825                          IIC_VUNAQ, "vrsqrte", "u32",
4826                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4827 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4828                          IIC_VUNAD, "vrsqrte", "f32",
4829                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4830 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4831                          IIC_VUNAQ, "vrsqrte", "f32",
4832                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4833
4834 //   VRSQRTS  : Vector Reciprocal Square Root Step
4835 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4836                         IIC_VRECSD, "vrsqrts", "f32",
4837                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4838 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4839                         IIC_VRECSQ, "vrsqrts", "f32",
4840                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4841
4842 // Vector Shifts.
4843
4844 //   VSHL     : Vector Shift
4845 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4846                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4847                             "vshl", "s", int_arm_neon_vshifts>;
4848 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4849                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4850                             "vshl", "u", int_arm_neon_vshiftu>;
4851
4852 //   VSHL     : Vector Shift Left (Immediate)
4853 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4854
4855 //   VSHR     : Vector Shift Right (Immediate)
4856 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", "VSHRs",
4857                             NEONvshrs>;
4858 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", "VSHRu",
4859                             NEONvshru>;
4860
4861 //   VSHLL    : Vector Shift Left Long
4862 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4863 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4864
4865 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4866 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4867                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4868                 ValueType OpTy, Operand ImmTy, SDNode OpNode>
4869   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4870            ResTy, OpTy, ImmTy, OpNode> {
4871   let Inst{21-16} = op21_16;
4872   let DecoderMethod = "DecodeVSHLMaxInstruction";
4873 }
4874 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4875                           v8i16, v8i8, imm8, NEONvshlli>;
4876 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4877                           v4i32, v4i16, imm16, NEONvshlli>;
4878 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4879                           v2i64, v2i32, imm32, NEONvshlli>;
4880
4881 //   VSHRN    : Vector Shift Right and Narrow
4882 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4883                            NEONvshrn>;
4884
4885 //   VRSHL    : Vector Rounding Shift
4886 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4887                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4888                             "vrshl", "s", int_arm_neon_vrshifts>;
4889 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4890                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4891                             "vrshl", "u", int_arm_neon_vrshiftu>;
4892 //   VRSHR    : Vector Rounding Shift Right
4893 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", "VRSHRs",
4894                             NEONvrshrs>;
4895 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", "VRSHRu",
4896                             NEONvrshru>;
4897
4898 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4899 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4900                            NEONvrshrn>;
4901
4902 //   VQSHL    : Vector Saturating Shift
4903 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4904                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4905                             "vqshl", "s", int_arm_neon_vqshifts>;
4906 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4907                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4908                             "vqshl", "u", int_arm_neon_vqshiftu>;
4909 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4910 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4911 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4912
4913 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4914 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4915
4916 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4917 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4918                            NEONvqshrns>;
4919 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4920                            NEONvqshrnu>;
4921
4922 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4923 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4924                            NEONvqshrnsu>;
4925
4926 //   VQRSHL   : Vector Saturating Rounding Shift
4927 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4928                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4929                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4930 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4931                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4932                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4933
4934 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4935 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4936                            NEONvqrshrns>;
4937 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4938                            NEONvqrshrnu>;
4939
4940 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4941 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4942                            NEONvqrshrnsu>;
4943
4944 //   VSRA     : Vector Shift Right and Accumulate
4945 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4946 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4947 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4948 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4949 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4950
4951 //   VSLI     : Vector Shift Left and Insert
4952 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4953
4954 //   VSRI     : Vector Shift Right and Insert
4955 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4956
4957 // Vector Absolute and Saturating Absolute.
4958
4959 //   VABS     : Vector Absolute Value
4960 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4961                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4962                            int_arm_neon_vabs>;
4963 def  VABSfd   : N2VD<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4964                      "vabs", "f32",
4965                      v2f32, v2f32, fabs>;
4966 def  VABSfq   : N2VQ<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4967                      "vabs", "f32",
4968                       v4f32, v4f32, fabs>;
4969
4970 def : Pat<(xor (v2i32 (bitconvert (v8i8 (NEONvshrs DPR:$src, (i32 7))))),
4971                (v2i32 (bitconvert (v8i8 (add DPR:$src,
4972                                              (NEONvshrs DPR:$src, (i32 7))))))),
4973           (VABSv8i8 DPR:$src)>;
4974 def : Pat<(xor (v2i32 (bitconvert (v4i16 (NEONvshrs DPR:$src, (i32 15))))),
4975                (v2i32 (bitconvert (v4i16 (add DPR:$src,
4976                                             (NEONvshrs DPR:$src, (i32 15))))))),
4977           (VABSv4i16 DPR:$src)>;
4978 def : Pat<(xor (v2i32 (NEONvshrs DPR:$src, (i32 31))),
4979                (v2i32 (add DPR:$src, (NEONvshrs DPR:$src, (i32 31))))),
4980           (VABSv2i32 DPR:$src)>;
4981 def : Pat<(xor (v4i32 (bitconvert (v16i8 (NEONvshrs QPR:$src, (i32 7))))),
4982                (v4i32 (bitconvert (v16i8 (add QPR:$src,
4983                                              (NEONvshrs QPR:$src, (i32 7))))))),
4984           (VABSv16i8 QPR:$src)>;
4985 def : Pat<(xor (v4i32 (bitconvert (v8i16 (NEONvshrs QPR:$src, (i32 15))))),
4986                (v4i32 (bitconvert (v8i16 (add QPR:$src,
4987                                             (NEONvshrs QPR:$src, (i32 15))))))),
4988           (VABSv8i16 QPR:$src)>;
4989 def : Pat<(xor (v4i32 (NEONvshrs QPR:$src, (i32 31))),
4990                (v4i32 (add QPR:$src, (NEONvshrs QPR:$src, (i32 31))))),
4991           (VABSv4i32 QPR:$src)>;
4992
4993 def : Pat<(v2f32 (int_arm_neon_vabs (v2f32 DPR:$src))), (VABSfd DPR:$src)>;
4994 def : Pat<(v4f32 (int_arm_neon_vabs (v4f32 QPR:$src))), (VABSfq QPR:$src)>;
4995
4996 //   VQABS    : Vector Saturating Absolute Value
4997 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4998                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4999                            int_arm_neon_vqabs>;
5000
5001 // Vector Negate.
5002
5003 def vnegd  : PatFrag<(ops node:$in),
5004                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
5005 def vnegq  : PatFrag<(ops node:$in),
5006                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
5007
5008 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
5009   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
5010         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
5011         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
5012 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
5013   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
5014         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
5015         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
5016
5017 //   VNEG     : Vector Negate (integer)
5018 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
5019 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
5020 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
5021 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
5022 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
5023 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
5024
5025 //   VNEG     : Vector Negate (floating-point)
5026 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
5027                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
5028                     "vneg", "f32", "$Vd, $Vm", "",
5029                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
5030 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
5031                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
5032                     "vneg", "f32", "$Vd, $Vm", "",
5033                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
5034
5035 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
5036 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
5037 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
5038 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
5039 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
5040 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
5041
5042 //   VQNEG    : Vector Saturating Negate
5043 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
5044                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
5045                            int_arm_neon_vqneg>;
5046
5047 // Vector Bit Counting Operations.
5048
5049 //   VCLS     : Vector Count Leading Sign Bits
5050 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
5051                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
5052                            int_arm_neon_vcls>;
5053 //   VCLZ     : Vector Count Leading Zeros
5054 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
5055                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
5056                            ctlz>;
5057 //   VCNT     : Vector Count One Bits
5058 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
5059                         IIC_VCNTiD, "vcnt", "8",
5060                         v8i8, v8i8, ctpop>;
5061 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
5062                         IIC_VCNTiQ, "vcnt", "8",
5063                         v16i8, v16i8, ctpop>;
5064
5065 // Vector Swap
5066 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
5067                      (outs DPR:$Vd, DPR:$Vm), (ins DPR:$in1, DPR:$in2),
5068                      NoItinerary, "vswp", "$Vd, $Vm", "$in1 = $Vd, $in2 = $Vm",
5069                      []>;
5070 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
5071                      (outs QPR:$Vd, QPR:$Vm), (ins QPR:$in1, QPR:$in2),
5072                      NoItinerary, "vswp", "$Vd, $Vm", "$in1 = $Vd, $in2 = $Vm",
5073                      []>;
5074
5075 // Vector Move Operations.
5076
5077 //   VMOV     : Vector Move (Register)
5078 def : InstAlias<"vmov${p} $Vd, $Vm",
5079                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
5080 def : InstAlias<"vmov${p} $Vd, $Vm",
5081                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
5082
5083 //   VMOV     : Vector Move (Immediate)
5084
5085 let isReMaterializable = 1 in {
5086 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
5087                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
5088                          "vmov", "i8", "$Vd, $SIMM", "",
5089                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
5090 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
5091                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
5092                          "vmov", "i8", "$Vd, $SIMM", "",
5093                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
5094
5095 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
5096                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
5097                          "vmov", "i16", "$Vd, $SIMM", "",
5098                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
5099   let Inst{9} = SIMM{9};
5100 }
5101
5102 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
5103                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
5104                          "vmov", "i16", "$Vd, $SIMM", "",
5105                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
5106  let Inst{9} = SIMM{9};
5107 }
5108
5109 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
5110                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
5111                          "vmov", "i32", "$Vd, $SIMM", "",
5112                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
5113   let Inst{11-8} = SIMM{11-8};
5114 }
5115
5116 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
5117                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
5118                          "vmov", "i32", "$Vd, $SIMM", "",
5119                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
5120   let Inst{11-8} = SIMM{11-8};
5121 }
5122
5123 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
5124                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
5125                          "vmov", "i64", "$Vd, $SIMM", "",
5126                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
5127 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
5128                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
5129                          "vmov", "i64", "$Vd, $SIMM", "",
5130                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
5131
5132 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
5133                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
5134                          "vmov", "f32", "$Vd, $SIMM", "",
5135                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
5136 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
5137                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
5138                          "vmov", "f32", "$Vd, $SIMM", "",
5139                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
5140 } // isReMaterializable
5141
5142 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
5143
5144 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
5145                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
5146                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
5147                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
5148                                            imm:$lane))]> {
5149   let Inst{21}  = lane{2};
5150   let Inst{6-5} = lane{1-0};
5151 }
5152 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
5153                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
5154                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
5155                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
5156                                            imm:$lane))]> {
5157   let Inst{21} = lane{1};
5158   let Inst{6}  = lane{0};
5159 }
5160 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
5161                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
5162                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
5163                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
5164                                            imm:$lane))]> {
5165   let Inst{21}  = lane{2};
5166   let Inst{6-5} = lane{1-0};
5167 }
5168 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
5169                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
5170                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
5171                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
5172                                            imm:$lane))]> {
5173   let Inst{21} = lane{1};
5174   let Inst{6}  = lane{0};
5175 }
5176 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
5177                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
5178                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
5179                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
5180                                            imm:$lane))]>,
5181                 Requires<[HasNEON, HasFastVGETLNi32]> {
5182   let Inst{21} = lane{0};
5183 }
5184 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
5185 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
5186           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
5187                            (DSubReg_i8_reg imm:$lane))),
5188                      (SubReg_i8_lane imm:$lane))>;
5189 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
5190           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
5191                              (DSubReg_i16_reg imm:$lane))),
5192                      (SubReg_i16_lane imm:$lane))>;
5193 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
5194           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
5195                            (DSubReg_i8_reg imm:$lane))),
5196                      (SubReg_i8_lane imm:$lane))>;
5197 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
5198           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
5199                              (DSubReg_i16_reg imm:$lane))),
5200                      (SubReg_i16_lane imm:$lane))>;
5201 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
5202           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
5203                              (DSubReg_i32_reg imm:$lane))),
5204                      (SubReg_i32_lane imm:$lane))>,
5205       Requires<[HasNEON, HasFastVGETLNi32]>;
5206 def : Pat<(extractelt (v2i32 DPR:$src), imm:$lane),
5207           (COPY_TO_REGCLASS
5208             (i32 (EXTRACT_SUBREG DPR:$src, (SSubReg_f32_reg imm:$lane))), GPR)>,
5209       Requires<[HasNEON, HasSlowVGETLNi32]>;
5210 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
5211           (COPY_TO_REGCLASS
5212             (i32 (EXTRACT_SUBREG QPR:$src, (SSubReg_f32_reg imm:$lane))), GPR)>,
5213       Requires<[HasNEON, HasSlowVGETLNi32]>;
5214 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
5215           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
5216                           (SSubReg_f32_reg imm:$src2))>;
5217 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
5218           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
5219                           (SSubReg_f32_reg imm:$src2))>;
5220 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
5221 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
5222 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
5223           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
5224
5225
5226 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
5227
5228 let Constraints = "$src1 = $V" in {
5229 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
5230                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
5231                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
5232                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
5233                                            GPR:$R, imm:$lane))]> {
5234   let Inst{21}  = lane{2};
5235   let Inst{6-5} = lane{1-0};
5236 }
5237 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
5238                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
5239                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
5240                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
5241                                            GPR:$R, imm:$lane))]> {
5242   let Inst{21} = lane{1};
5243   let Inst{6}  = lane{0};
5244 }
5245 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
5246                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
5247                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
5248                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
5249                                            GPR:$R, imm:$lane))]> {
5250   let Inst{21} = lane{0};
5251 }
5252 }
5253 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
5254           (v16i8 (INSERT_SUBREG QPR:$src1,
5255                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
5256                                    (DSubReg_i8_reg imm:$lane))),
5257                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
5258                   (DSubReg_i8_reg imm:$lane)))>;
5259 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
5260           (v8i16 (INSERT_SUBREG QPR:$src1,
5261                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
5262                                      (DSubReg_i16_reg imm:$lane))),
5263                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
5264                   (DSubReg_i16_reg imm:$lane)))>;
5265 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
5266           (v4i32 (INSERT_SUBREG QPR:$src1,
5267                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
5268                                      (DSubReg_i32_reg imm:$lane))),
5269                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
5270                   (DSubReg_i32_reg imm:$lane)))>;
5271
5272 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
5273           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
5274                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
5275 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
5276           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
5277                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
5278
5279 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
5280 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
5281 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
5282           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
5283
5284 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
5285           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
5286 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
5287           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
5288 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
5289           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
5290
5291 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
5292           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5293 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
5294           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5295 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
5296           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5297
5298 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
5299           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5300                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5301                          dsub_0)>;
5302 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
5303           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
5304                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5305                          dsub_0)>;
5306 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
5307           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
5308                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5309                          dsub_0)>;
5310
5311 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
5312
5313 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
5314   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
5315           IIC_VMOVIS, "vdup", Dt, "$V, $R",
5316           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
5317 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
5318   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
5319           IIC_VMOVIS, "vdup", Dt, "$V, $R",
5320           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
5321
5322 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
5323 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
5324 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>,
5325                 Requires<[HasNEON, HasFastVDUP32]>;
5326 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
5327 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
5328 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
5329
5330 // NEONvdup patterns for uarchs with fast VDUP.32.
5331 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>,
5332       Requires<[HasNEON,HasFastVDUP32]>;
5333 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
5334
5335 // NEONvdup patterns for uarchs with slow VDUP.32 - use VMOVDRR instead.
5336 def : Pat<(v2i32 (NEONvdup (i32 GPR:$R))), (VMOVDRR GPR:$R, GPR:$R)>,
5337       Requires<[HasNEON,HasSlowVDUP32]>;
5338 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VMOVDRR GPR:$R, GPR:$R)>,
5339       Requires<[HasNEON,HasSlowVDUP32]>;
5340
5341 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
5342
5343 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
5344               ValueType Ty, Operand IdxTy>
5345   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
5346               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
5347               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
5348
5349 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
5350               ValueType ResTy, ValueType OpTy, Operand IdxTy>
5351   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
5352               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
5353               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
5354                                       VectorIndex32:$lane)))]>;
5355
5356 // Inst{19-16} is partially specified depending on the element size.
5357
5358 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
5359   bits<3> lane;
5360   let Inst{19-17} = lane{2-0};
5361 }
5362 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
5363   bits<2> lane;
5364   let Inst{19-18} = lane{1-0};
5365 }
5366 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
5367   bits<1> lane;
5368   let Inst{19} = lane{0};
5369 }
5370 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
5371   bits<3> lane;
5372   let Inst{19-17} = lane{2-0};
5373 }
5374 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
5375   bits<2> lane;
5376   let Inst{19-18} = lane{1-0};
5377 }
5378 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
5379   bits<1> lane;
5380   let Inst{19} = lane{0};
5381 }
5382
5383 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5384           (VDUPLN32d DPR:$Vm, imm:$lane)>;
5385
5386 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5387           (VDUPLN32q DPR:$Vm, imm:$lane)>;
5388
5389 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
5390           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
5391                                   (DSubReg_i8_reg imm:$lane))),
5392                            (SubReg_i8_lane imm:$lane)))>;
5393 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
5394           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
5395                                     (DSubReg_i16_reg imm:$lane))),
5396                             (SubReg_i16_lane imm:$lane)))>;
5397 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
5398           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
5399                                     (DSubReg_i32_reg imm:$lane))),
5400                             (SubReg_i32_lane imm:$lane)))>;
5401 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
5402           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
5403                                    (DSubReg_i32_reg imm:$lane))),
5404                            (SubReg_i32_lane imm:$lane)))>;
5405
5406 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
5407                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
5408 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
5409                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
5410
5411 //   VMOVN    : Vector Narrowing Move
5412 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
5413                          "vmovn", "i", trunc>;
5414 //   VQMOVN   : Vector Saturating Narrowing Move
5415 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
5416                             "vqmovn", "s", int_arm_neon_vqmovns>;
5417 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
5418                             "vqmovn", "u", int_arm_neon_vqmovnu>;
5419 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
5420                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
5421 //   VMOVL    : Vector Lengthening Move
5422 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
5423 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
5424 def : Pat<(v8i16 (anyext (v8i8 DPR:$Vm))), (VMOVLuv8i16 DPR:$Vm)>;
5425 def : Pat<(v4i32 (anyext (v4i16 DPR:$Vm))), (VMOVLuv4i32 DPR:$Vm)>;
5426 def : Pat<(v2i64 (anyext (v2i32 DPR:$Vm))), (VMOVLuv2i64 DPR:$Vm)>;
5427
5428 // Vector Conversions.
5429
5430 //   VCVT     : Vector Convert Between Floating-Point and Integers
5431 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5432                      v2i32, v2f32, fp_to_sint>;
5433 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5434                      v2i32, v2f32, fp_to_uint>;
5435 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5436                      v2f32, v2i32, sint_to_fp>;
5437 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5438                      v2f32, v2i32, uint_to_fp>;
5439
5440 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5441                      v4i32, v4f32, fp_to_sint>;
5442 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5443                      v4i32, v4f32, fp_to_uint>;
5444 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5445                      v4f32, v4i32, sint_to_fp>;
5446 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5447                      v4f32, v4i32, uint_to_fp>;
5448
5449 // VCVT{A, N, P, M}
5450 multiclass VCVT_FPI<string op, bits<3> op10_8, SDPatternOperator IntS,
5451                     SDPatternOperator IntU> {
5452   let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
5453     def SD : N2VDIntnp<0b11, op10_8, 0, NoItinerary, !strconcat("vcvt", op),
5454                        "s32.f32", v2i32, v2f32, IntS>, Requires<[HasV8, HasNEON]>;
5455     def SQ : N2VQIntnp<0b11, op10_8, 0, NoItinerary, !strconcat("vcvt", op),
5456                        "s32.f32", v4i32, v4f32, IntS>, Requires<[HasV8, HasNEON]>;
5457     def UD : N2VDIntnp<0b11, op10_8, 1, NoItinerary, !strconcat("vcvt", op),
5458                        "u32.f32", v2i32, v2f32, IntU>, Requires<[HasV8, HasNEON]>;
5459     def UQ : N2VQIntnp<0b11, op10_8, 1, NoItinerary, !strconcat("vcvt", op),
5460                        "u32.f32", v4i32, v4f32, IntU>, Requires<[HasV8, HasNEON]>;
5461   }
5462 }
5463
5464 defm VCVTAN : VCVT_FPI<"a", 0b000, int_arm_neon_vcvtas, int_arm_neon_vcvtau>;
5465 defm VCVTNN : VCVT_FPI<"n", 0b001, int_arm_neon_vcvtns, int_arm_neon_vcvtnu>;
5466 defm VCVTPN : VCVT_FPI<"p", 0b010, int_arm_neon_vcvtps, int_arm_neon_vcvtpu>;
5467 defm VCVTMN : VCVT_FPI<"m", 0b011, int_arm_neon_vcvtms, int_arm_neon_vcvtmu>;
5468
5469 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
5470 let DecoderMethod = "DecodeVCVTD" in {
5471 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5472                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
5473 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5474                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
5475 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5476                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
5477 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5478                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
5479 }
5480
5481 let DecoderMethod = "DecodeVCVTQ" in {
5482 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5483                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
5484 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5485                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
5486 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5487                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
5488 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5489                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
5490 }
5491
5492 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
5493 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
5494                         IIC_VUNAQ, "vcvt", "f16.f32",
5495                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
5496                 Requires<[HasNEON, HasFP16]>;
5497 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
5498                         IIC_VUNAQ, "vcvt", "f32.f16",
5499                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
5500                 Requires<[HasNEON, HasFP16]>;
5501
5502 // Vector Reverse.
5503
5504 //   VREV64   : Vector Reverse elements within 64-bit doublewords
5505
5506 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5507   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
5508         (ins DPR:$Vm), IIC_VMOVD,
5509         OpcodeStr, Dt, "$Vd, $Vm", "",
5510         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
5511 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5512   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
5513         (ins QPR:$Vm), IIC_VMOVQ,
5514         OpcodeStr, Dt, "$Vd, $Vm", "",
5515         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
5516
5517 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
5518 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
5519 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
5520 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
5521
5522 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
5523 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
5524 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
5525 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
5526
5527 //   VREV32   : Vector Reverse elements within 32-bit words
5528
5529 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5530   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
5531         (ins DPR:$Vm), IIC_VMOVD,
5532         OpcodeStr, Dt, "$Vd, $Vm", "",
5533         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
5534 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5535   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
5536         (ins QPR:$Vm), IIC_VMOVQ,
5537         OpcodeStr, Dt, "$Vd, $Vm", "",
5538         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
5539
5540 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
5541 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
5542
5543 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
5544 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
5545
5546 //   VREV16   : Vector Reverse elements within 16-bit halfwords
5547
5548 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5549   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
5550         (ins DPR:$Vm), IIC_VMOVD,
5551         OpcodeStr, Dt, "$Vd, $Vm", "",
5552         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
5553 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5554   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
5555         (ins QPR:$Vm), IIC_VMOVQ,
5556         OpcodeStr, Dt, "$Vd, $Vm", "",
5557         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
5558
5559 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
5560 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
5561
5562 // Other Vector Shuffles.
5563
5564 //  Aligned extractions: really just dropping registers
5565
5566 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
5567       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
5568              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
5569
5570 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
5571
5572 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
5573
5574 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
5575
5576 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
5577
5578 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
5579
5580
5581 //   VEXT     : Vector Extract
5582
5583
5584 // All of these have a two-operand InstAlias.
5585 let TwoOperandAliasConstraint = "$Vn = $Vd" in {
5586 class VEXTd<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5587   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
5588         (ins DPR:$Vn, DPR:$Vm, immTy:$index), NVExtFrm,
5589         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5590         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
5591                                      (Ty DPR:$Vm), imm:$index)))]> {
5592   bits<3> index;
5593   let Inst{11} = 0b0;
5594   let Inst{10-8} = index{2-0};
5595 }
5596
5597 class VEXTq<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5598   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
5599         (ins QPR:$Vn, QPR:$Vm, imm0_15:$index), NVExtFrm,
5600         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5601         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
5602                                      (Ty QPR:$Vm), imm:$index)))]> {
5603   bits<4> index;
5604   let Inst{11-8} = index{3-0};
5605 }
5606 }
5607
5608 def VEXTd8  : VEXTd<"vext", "8",  v8i8, imm0_7> {
5609   let Inst{10-8} = index{2-0};
5610 }
5611 def VEXTd16 : VEXTd<"vext", "16", v4i16, imm0_3> {
5612   let Inst{10-9} = index{1-0};
5613   let Inst{8}    = 0b0;
5614 }
5615 def VEXTd32 : VEXTd<"vext", "32", v2i32, imm0_1> {
5616   let Inst{10}     = index{0};
5617   let Inst{9-8}    = 0b00;
5618 }
5619 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
5620                            (v2f32 DPR:$Vm),
5621                            (i32 imm:$index))),
5622           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
5623
5624 def VEXTq8  : VEXTq<"vext", "8",  v16i8, imm0_15> {
5625   let Inst{11-8} = index{3-0};
5626 }
5627 def VEXTq16 : VEXTq<"vext", "16", v8i16, imm0_7> {
5628   let Inst{11-9} = index{2-0};
5629   let Inst{8}    = 0b0;
5630 }
5631 def VEXTq32 : VEXTq<"vext", "32", v4i32, imm0_3> {
5632   let Inst{11-10} = index{1-0};
5633   let Inst{9-8}    = 0b00;
5634 }
5635 def VEXTq64 : VEXTq<"vext", "64", v2i64, imm0_1> {
5636   let Inst{11} = index{0};
5637   let Inst{10-8}    = 0b000;
5638 }
5639 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
5640                            (v4f32 QPR:$Vm),
5641                            (i32 imm:$index))),
5642           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
5643
5644 //   VTRN     : Vector Transpose
5645
5646 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5647 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5648 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5649
5650 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5651 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5652 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5653
5654 //   VUZP     : Vector Unzip (Deinterleave)
5655
5656 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5657 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5658 // vuzp.32 Dd, Dm is a pseudo-instruction expanded to vtrn.32 Dd, Dm.
5659 def : NEONInstAlias<"vuzp${p}.32 $Dd, $Dm",
5660                     (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
5661
5662 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5663 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5664 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5665
5666 //   VZIP     : Vector Zip (Interleave)
5667
5668 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5669 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5670 // vzip.32 Dd, Dm is a pseudo-instruction expanded to vtrn.32 Dd, Dm.
5671 def : NEONInstAlias<"vzip${p}.32 $Dd, $Dm",
5672                     (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
5673
5674 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5675 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5676 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5677
5678 // Vector Table Lookup and Table Extension.
5679
5680 //   VTBL     : Vector Table Lookup
5681 let DecoderMethod = "DecodeTBLInstruction" in {
5682 def  VTBL1
5683   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5684         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5685         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5686         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5687 let hasExtraSrcRegAllocReq = 1 in {
5688 def  VTBL2
5689   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5690         (ins VecListDPair:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5691         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5692 def  VTBL3
5693   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5694         (ins VecListThreeD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5695         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5696 def  VTBL4
5697   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5698         (ins VecListFourD:$Vn, DPR:$Vm),
5699         NVTBLFrm, IIC_VTB4,
5700         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5701 } // hasExtraSrcRegAllocReq = 1
5702
5703 def  VTBL3Pseudo
5704   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5705 def  VTBL4Pseudo
5706   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5707
5708 //   VTBX     : Vector Table Extension
5709 def  VTBX1
5710   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5711         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5712         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5713         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5714                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5715 let hasExtraSrcRegAllocReq = 1 in {
5716 def  VTBX2
5717   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5718         (ins DPR:$orig, VecListDPair:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5719         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd", []>;
5720 def  VTBX3
5721   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5722         (ins DPR:$orig, VecListThreeD:$Vn, DPR:$Vm),
5723         NVTBLFrm, IIC_VTBX3,
5724         "vtbx", "8", "$Vd, $Vn, $Vm",
5725         "$orig = $Vd", []>;
5726 def  VTBX4
5727   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd),
5728         (ins DPR:$orig, VecListFourD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5729         "vtbx", "8", "$Vd, $Vn, $Vm",
5730         "$orig = $Vd", []>;
5731 } // hasExtraSrcRegAllocReq = 1
5732
5733 def  VTBX3Pseudo
5734   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5735                 IIC_VTBX3, "$orig = $dst", []>;
5736 def  VTBX4Pseudo
5737   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5738                 IIC_VTBX4, "$orig = $dst", []>;
5739 } // DecoderMethod = "DecodeTBLInstruction"
5740
5741 //===----------------------------------------------------------------------===//
5742 // NEON instructions for single-precision FP math
5743 //===----------------------------------------------------------------------===//
5744
5745 class N2VSPat<SDNode OpNode, NeonI Inst>
5746   : NEONFPPat<(f32 (OpNode SPR:$a)),
5747               (EXTRACT_SUBREG
5748                (v2f32 (COPY_TO_REGCLASS (Inst
5749                 (INSERT_SUBREG
5750                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5751                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5752
5753 class N3VSPat<SDNode OpNode, NeonI Inst>
5754   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5755               (EXTRACT_SUBREG
5756                (v2f32 (COPY_TO_REGCLASS (Inst
5757                 (INSERT_SUBREG
5758                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5759                  SPR:$a, ssub_0),
5760                 (INSERT_SUBREG
5761                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5762                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5763
5764 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5765   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5766               (EXTRACT_SUBREG
5767                (v2f32 (COPY_TO_REGCLASS (Inst
5768                 (INSERT_SUBREG
5769                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5770                  SPR:$acc, ssub_0),
5771                 (INSERT_SUBREG
5772                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5773                  SPR:$a, ssub_0),
5774                 (INSERT_SUBREG
5775                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5776                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5777
5778 def : N3VSPat<fadd, VADDfd>;
5779 def : N3VSPat<fsub, VSUBfd>;
5780 def : N3VSPat<fmul, VMULfd>;
5781 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5782       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, DontUseFusedMAC]>;
5783 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5784       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, DontUseFusedMAC]>;
5785 def : N3VSMulOpPat<fmul, fadd, VFMAfd>,
5786       Requires<[HasVFP4, UseNEONForFP, UseFusedMAC]>;
5787 def : N3VSMulOpPat<fmul, fsub, VFMSfd>,
5788       Requires<[HasVFP4, UseNEONForFP, UseFusedMAC]>;
5789 def : N2VSPat<fabs, VABSfd>;
5790 def : N2VSPat<fneg, VNEGfd>;
5791 def : N3VSPat<NEONfmax, VMAXfd>;
5792 def : N3VSPat<NEONfmin, VMINfd>;
5793 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5794 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5795 def : N2VSPat<arm_sitof, VCVTs2fd>;
5796 def : N2VSPat<arm_uitof, VCVTu2fd>;
5797
5798 // Prefer VMOVDRR for i32 -> f32 bitcasts, it can write all DPR registers.
5799 def : Pat<(f32 (bitconvert GPR:$a)),
5800           (EXTRACT_SUBREG (VMOVDRR GPR:$a, GPR:$a), ssub_0)>,
5801         Requires<[HasNEON, DontUseVMOVSR]>;
5802
5803 //===----------------------------------------------------------------------===//
5804 // Non-Instruction Patterns
5805 //===----------------------------------------------------------------------===//
5806
5807 // bit_convert
5808 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5809 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5810 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5811 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5812 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5813 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5814 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5815 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5816 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5817 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5818 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5819 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5820 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5821 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5822 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5823 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5824 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5825 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5826 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5827 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5828 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5829 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5830 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5831 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5832 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5833 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5834 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5835 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5836 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5837 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5838
5839 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5840 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5841 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5842 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5843 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5844 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5845 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5846 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5847 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5848 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5849 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5850 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5851 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5852 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5853 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5854 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5855 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5856 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5857 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5858 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5859 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5860 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5861 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5862 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5863 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5864 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5865 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5866 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5867 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5868 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
5869
5870 // Fold extracting an element out of a v2i32 into a vfp register.
5871 def : Pat<(f32 (bitconvert (i32 (extractelt (v2i32 DPR:$src), imm:$lane)))),
5872           (f32 (EXTRACT_SUBREG DPR:$src, (SSubReg_f32_reg imm:$lane)))>;
5873
5874 // Vector lengthening move with load, matching extending loads.
5875
5876 // extload, zextload and sextload for a standard lengthening load. Example:
5877 // Lengthen_Single<"8", "i16", "8"> =
5878 //     Pat<(v8i16 (extloadvi8 addrmode6:$addr))
5879 //         (VMOVLuv8i16 (VLD1d8 addrmode6:$addr,
5880 //                              (f64 (IMPLICIT_DEF)), (i32 0)))>;
5881 multiclass Lengthen_Single<string DestLanes, string DestTy, string SrcTy> {
5882   let AddedComplexity = 10 in {
5883   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5884                     (!cast<PatFrag>("extloadvi" # SrcTy) addrmode6:$addr)),
5885                   (!cast<Instruction>("VMOVLuv" # DestLanes # DestTy)
5886                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
5887
5888   def _Z : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5889                   (!cast<PatFrag>("zextloadvi" # SrcTy) addrmode6:$addr)),
5890                 (!cast<Instruction>("VMOVLuv" # DestLanes # DestTy)
5891                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
5892
5893   def _S : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5894                   (!cast<PatFrag>("sextloadvi" # SrcTy) addrmode6:$addr)),
5895                 (!cast<Instruction>("VMOVLsv" # DestLanes # DestTy)
5896                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
5897   }
5898 }
5899
5900 // extload, zextload and sextload for a lengthening load which only uses
5901 // half the lanes available. Example:
5902 // Lengthen_HalfSingle<"4", "i16", "8", "i16", "i8"> =
5903 //     Pat<(v4i16 (extloadvi8 addrmode6oneL32:$addr)),
5904 //         (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd32 addrmode6oneL32:$addr,
5905 //                                      (f64 (IMPLICIT_DEF)), (i32 0))),
5906 //                         dsub_0)>;
5907 multiclass Lengthen_HalfSingle<string DestLanes, string DestTy, string SrcTy,
5908                                string InsnLanes, string InsnTy> {
5909   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5910                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6oneL32:$addr)),
5911        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
5912          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5913          dsub_0)>;
5914   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5915                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6oneL32:$addr)),
5916        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
5917          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5918          dsub_0)>;
5919   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5920                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6oneL32:$addr)),
5921        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # InsnLanes # InsnTy)
5922          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5923          dsub_0)>;
5924 }
5925
5926 // extload, zextload and sextload for a lengthening load followed by another
5927 // lengthening load, to quadruple the initial length.
5928 //
5929 // Lengthen_Double<"4", "i32", "i8", "8", "i16", "4", "i32"> =
5930 //     Pat<(v4i32 (extloadvi8 addrmode6oneL32:$addr))
5931 //         (EXTRACT_SUBREG (VMOVLuv4i32
5932 //           (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd32 addrmode6oneL32:$addr,
5933 //                                                   (f64 (IMPLICIT_DEF)),
5934 //                                                   (i32 0))),
5935 //                           dsub_0)),
5936 //           dsub_0)>;
5937 multiclass Lengthen_Double<string DestLanes, string DestTy, string SrcTy,
5938                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
5939                            string Insn2Ty> {
5940   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5941                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6oneL32:$addr)),
5942          (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5943            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5944              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5945              dsub_0))>;
5946   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5947                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6oneL32:$addr)),
5948          (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5949            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5950              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5951              dsub_0))>;
5952   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5953                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6oneL32:$addr)),
5954          (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
5955            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
5956              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5957              dsub_0))>;
5958 }
5959
5960 // extload, zextload and sextload for a lengthening load followed by another
5961 // lengthening load, to quadruple the initial length, but which ends up only
5962 // requiring half the available lanes (a 64-bit outcome instead of a 128-bit).
5963 //
5964 // Lengthen_HalfDouble<"2", "i32", "i8", "8", "i16", "4", "i32"> =
5965 // Pat<(v2i32 (extloadvi8 addrmode6:$addr))
5966 //     (EXTRACT_SUBREG (VMOVLuv4i32
5967 //       (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd16 addrmode6:$addr,
5968 //                                               (f64 (IMPLICIT_DEF)), (i32 0))),
5969 //                       dsub_0)),
5970 //       dsub_0)>;
5971 multiclass Lengthen_HalfDouble<string DestLanes, string DestTy, string SrcTy,
5972                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
5973                            string Insn2Ty> {
5974   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5975                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6:$addr)),
5976          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5977            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5978              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5979              dsub_0)),
5980           dsub_0)>;
5981   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5982                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6:$addr)),
5983          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5984            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5985              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5986              dsub_0)),
5987           dsub_0)>;
5988   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5989                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6:$addr)),
5990          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
5991            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
5992              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5993              dsub_0)),
5994           dsub_0)>;
5995 }
5996
5997 defm : Lengthen_Single<"8", "i16", "8">; // v8i8 -> v8i16
5998 defm : Lengthen_Single<"4", "i32", "16">; // v4i16 -> v4i32
5999 defm : Lengthen_Single<"2", "i64", "32">; // v2i32 -> v2i64
6000
6001 defm : Lengthen_HalfSingle<"4", "i16", "i8", "8", "i16">; // v4i8 -> v4i16
6002 defm : Lengthen_HalfSingle<"2", "i32", "i16", "4", "i32">; // v2i16 -> v2i32
6003
6004 // Double lengthening - v4i8 -> v4i16 -> v4i32
6005 defm : Lengthen_Double<"4", "i32", "i8", "8", "i16", "4", "i32">;
6006 // v2i8 -> v2i16 -> v2i32
6007 defm : Lengthen_HalfDouble<"2", "i32", "i8", "8", "i16", "4", "i32">;
6008 // v2i16 -> v2i32 -> v2i64
6009 defm : Lengthen_Double<"2", "i64", "i16", "4", "i32", "2", "i64">;
6010
6011 // Triple lengthening - v2i8 -> v2i16 -> v2i32 -> v2i64
6012 def : Pat<(v2i64 (extloadvi8 addrmode6:$addr)),
6013       (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
6014          (VLD1LNd16 addrmode6:$addr,
6015                     (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
6016 def : Pat<(v2i64 (zextloadvi8 addrmode6:$addr)),
6017       (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
6018          (VLD1LNd16 addrmode6:$addr,
6019                     (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
6020 def : Pat<(v2i64 (sextloadvi8 addrmode6:$addr)),
6021       (VMOVLsv2i64 (EXTRACT_SUBREG (VMOVLsv4i32 (EXTRACT_SUBREG (VMOVLsv8i16
6022          (VLD1LNd16 addrmode6:$addr,
6023                     (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
6024
6025 //===----------------------------------------------------------------------===//
6026 // Assembler aliases
6027 //
6028
6029 def : VFP2InstAlias<"fmdhr${p} $Dd, $Rn",
6030                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 1, pred:$p)>;
6031 def : VFP2InstAlias<"fmdlr${p} $Dd, $Rn",
6032                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 0, pred:$p)>;
6033
6034 // VAND/VBIC/VEOR/VORR accept but do not require a type suffix.
6035 defm : NEONDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
6036                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6037 defm : NEONDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
6038                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6039 defm : NEONDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
6040                          (VBICd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6041 defm : NEONDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
6042                          (VBICq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6043 defm : NEONDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
6044                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6045 defm : NEONDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
6046                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6047 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
6048                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6049 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
6050                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6051 // ... two-operand aliases
6052 defm : NEONDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
6053                          (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6054 defm : NEONDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
6055                          (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6056 defm : NEONDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
6057                          (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6058 defm : NEONDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
6059                          (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6060 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
6061                          (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6062 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
6063                          (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6064
6065 // VLD1 single-lane pseudo-instructions. These need special handling for
6066 // the lane index that an InstAlias can't handle, so we use these instead.
6067 def VLD1LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr",
6068                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6069 def VLD1LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr",
6070                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6071 def VLD1LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr",
6072                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6073
6074 def VLD1LNdWB_fixed_Asm_8 :
6075         NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr!",
6076                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6077 def VLD1LNdWB_fixed_Asm_16 :
6078         NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr!",
6079                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6080 def VLD1LNdWB_fixed_Asm_32 :
6081         NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr!",
6082                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6083 def VLD1LNdWB_register_Asm_8 :
6084         NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr, $Rm",
6085                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
6086                        rGPR:$Rm, pred:$p)>;
6087 def VLD1LNdWB_register_Asm_16 :
6088         NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr, $Rm",
6089                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
6090                        rGPR:$Rm, pred:$p)>;
6091 def VLD1LNdWB_register_Asm_32 :
6092         NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr, $Rm",
6093                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
6094                        rGPR:$Rm, pred:$p)>;
6095
6096
6097 // VST1 single-lane pseudo-instructions. These need special handling for
6098 // the lane index that an InstAlias can't handle, so we use these instead.
6099 def VST1LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr",
6100                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6101 def VST1LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr",
6102                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6103 def VST1LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr",
6104                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6105
6106 def VST1LNdWB_fixed_Asm_8 :
6107         NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr!",
6108                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6109 def VST1LNdWB_fixed_Asm_16 :
6110         NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr!",
6111                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6112 def VST1LNdWB_fixed_Asm_32 :
6113         NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr!",
6114                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6115 def VST1LNdWB_register_Asm_8 :
6116         NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr, $Rm",
6117                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
6118                        rGPR:$Rm, pred:$p)>;
6119 def VST1LNdWB_register_Asm_16 :
6120         NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr, $Rm",
6121                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
6122                        rGPR:$Rm, pred:$p)>;
6123 def VST1LNdWB_register_Asm_32 :
6124         NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr, $Rm",
6125                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
6126                        rGPR:$Rm, pred:$p)>;
6127
6128 // VLD2 single-lane pseudo-instructions. These need special handling for
6129 // the lane index that an InstAlias can't handle, so we use these instead.
6130 def VLD2LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr",
6131                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6132 def VLD2LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr",
6133                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6134 def VLD2LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr",
6135                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6136 def VLD2LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr",
6137                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6138 def VLD2LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr",
6139                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6140
6141 def VLD2LNdWB_fixed_Asm_8 :
6142         NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr!",
6143                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6144 def VLD2LNdWB_fixed_Asm_16 :
6145         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr!",
6146                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6147 def VLD2LNdWB_fixed_Asm_32 :
6148         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr!",
6149                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6150 def VLD2LNqWB_fixed_Asm_16 :
6151         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr!",
6152                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6153 def VLD2LNqWB_fixed_Asm_32 :
6154         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr!",
6155                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6156 def VLD2LNdWB_register_Asm_8 :
6157         NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr, $Rm",
6158                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
6159                        rGPR:$Rm, pred:$p)>;
6160 def VLD2LNdWB_register_Asm_16 :
6161         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr, $Rm",
6162                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
6163                        rGPR:$Rm, pred:$p)>;
6164 def VLD2LNdWB_register_Asm_32 :
6165         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr, $Rm",
6166                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
6167                        rGPR:$Rm, pred:$p)>;
6168 def VLD2LNqWB_register_Asm_16 :
6169         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr, $Rm",
6170                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
6171                        rGPR:$Rm, pred:$p)>;
6172 def VLD2LNqWB_register_Asm_32 :
6173         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr, $Rm",
6174                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
6175                        rGPR:$Rm, pred:$p)>;
6176
6177
6178 // VST2 single-lane pseudo-instructions. These need special handling for
6179 // the lane index that an InstAlias can't handle, so we use these instead.
6180 def VST2LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr",
6181                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6182 def VST2LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr",
6183                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6184 def VST2LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr",
6185                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6186 def VST2LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr",
6187                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6188 def VST2LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr",
6189                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6190
6191 def VST2LNdWB_fixed_Asm_8 :
6192         NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr!",
6193                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6194 def VST2LNdWB_fixed_Asm_16 :
6195         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr!",
6196                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6197 def VST2LNdWB_fixed_Asm_32 :
6198         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr!",
6199                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6200 def VST2LNqWB_fixed_Asm_16 :
6201         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr!",
6202                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6203 def VST2LNqWB_fixed_Asm_32 :
6204         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr!",
6205                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6206 def VST2LNdWB_register_Asm_8 :
6207         NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr, $Rm",
6208                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
6209                        rGPR:$Rm, pred:$p)>;
6210 def VST2LNdWB_register_Asm_16 :
6211         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16","$list, $addr, $Rm",
6212                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
6213                        rGPR:$Rm, pred:$p)>;
6214 def VST2LNdWB_register_Asm_32 :
6215         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr, $Rm",
6216                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
6217                        rGPR:$Rm, pred:$p)>;
6218 def VST2LNqWB_register_Asm_16 :
6219         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16","$list, $addr, $Rm",
6220                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
6221                        rGPR:$Rm, pred:$p)>;
6222 def VST2LNqWB_register_Asm_32 :
6223         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr, $Rm",
6224                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
6225                        rGPR:$Rm, pred:$p)>;
6226
6227 // VLD3 all-lanes pseudo-instructions. These need special handling for
6228 // the lane index that an InstAlias can't handle, so we use these instead.
6229 def VLD3DUPdAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6230                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6231 def VLD3DUPdAsm_16: NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6232                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6233 def VLD3DUPdAsm_32: NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6234                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6235 def VLD3DUPqAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6236                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6237 def VLD3DUPqAsm_16: NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6238                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6239 def VLD3DUPqAsm_32: NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6240                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6241
6242 def VLD3DUPdWB_fixed_Asm_8 :
6243         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6244                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6245 def VLD3DUPdWB_fixed_Asm_16 :
6246         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6247                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6248 def VLD3DUPdWB_fixed_Asm_32 :
6249         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6250                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6251 def VLD3DUPqWB_fixed_Asm_8 :
6252         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6253                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6254 def VLD3DUPqWB_fixed_Asm_16 :
6255         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6256                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6257 def VLD3DUPqWB_fixed_Asm_32 :
6258         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6259                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6260 def VLD3DUPdWB_register_Asm_8 :
6261         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6262                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6263                        rGPR:$Rm, pred:$p)>;
6264 def VLD3DUPdWB_register_Asm_16 :
6265         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6266                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6267                        rGPR:$Rm, pred:$p)>;
6268 def VLD3DUPdWB_register_Asm_32 :
6269         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6270                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6271                        rGPR:$Rm, pred:$p)>;
6272 def VLD3DUPqWB_register_Asm_8 :
6273         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6274                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6275                        rGPR:$Rm, pred:$p)>;
6276 def VLD3DUPqWB_register_Asm_16 :
6277         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6278                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6279                        rGPR:$Rm, pred:$p)>;
6280 def VLD3DUPqWB_register_Asm_32 :
6281         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6282                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6283                        rGPR:$Rm, pred:$p)>;
6284
6285
6286 // VLD3 single-lane pseudo-instructions. These need special handling for
6287 // the lane index that an InstAlias can't handle, so we use these instead.
6288 def VLD3LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6289                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6290 def VLD3LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6291                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6292 def VLD3LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6293                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6294 def VLD3LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6295                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6296 def VLD3LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6297                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6298
6299 def VLD3LNdWB_fixed_Asm_8 :
6300         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6301                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6302 def VLD3LNdWB_fixed_Asm_16 :
6303         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6304                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6305 def VLD3LNdWB_fixed_Asm_32 :
6306         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6307                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6308 def VLD3LNqWB_fixed_Asm_16 :
6309         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6310                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6311 def VLD3LNqWB_fixed_Asm_32 :
6312         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6313                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6314 def VLD3LNdWB_register_Asm_8 :
6315         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6316                   (ins VecListThreeDByteIndexed:$list, addrmode6:$addr,
6317                        rGPR:$Rm, pred:$p)>;
6318 def VLD3LNdWB_register_Asm_16 :
6319         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6320                   (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr,
6321                        rGPR:$Rm, pred:$p)>;
6322 def VLD3LNdWB_register_Asm_32 :
6323         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6324                   (ins VecListThreeDWordIndexed:$list, addrmode6:$addr,
6325                        rGPR:$Rm, pred:$p)>;
6326 def VLD3LNqWB_register_Asm_16 :
6327         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6328                   (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr,
6329                        rGPR:$Rm, pred:$p)>;
6330 def VLD3LNqWB_register_Asm_32 :
6331         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6332                   (ins VecListThreeQWordIndexed:$list, addrmode6:$addr,
6333                        rGPR:$Rm, pred:$p)>;
6334
6335 // VLD3 multiple structure pseudo-instructions. These need special handling for
6336 // the vector operands that the normal instructions don't yet model.
6337 // FIXME: Remove these when the register classes and instructions are updated.
6338 def VLD3dAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6339                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6340 def VLD3dAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6341                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6342 def VLD3dAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6343                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6344 def VLD3qAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6345                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6346 def VLD3qAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6347                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6348 def VLD3qAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6349                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6350
6351 def VLD3dWB_fixed_Asm_8 :
6352         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6353                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6354 def VLD3dWB_fixed_Asm_16 :
6355         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6356                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6357 def VLD3dWB_fixed_Asm_32 :
6358         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6359                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6360 def VLD3qWB_fixed_Asm_8 :
6361         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6362                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6363 def VLD3qWB_fixed_Asm_16 :
6364         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6365                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6366 def VLD3qWB_fixed_Asm_32 :
6367         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6368                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6369 def VLD3dWB_register_Asm_8 :
6370         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6371                   (ins VecListThreeD:$list, addrmode6:$addr,
6372                        rGPR:$Rm, pred:$p)>;
6373 def VLD3dWB_register_Asm_16 :
6374         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6375                   (ins VecListThreeD:$list, addrmode6:$addr,
6376                        rGPR:$Rm, pred:$p)>;
6377 def VLD3dWB_register_Asm_32 :
6378         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6379                   (ins VecListThreeD:$list, addrmode6:$addr,
6380                        rGPR:$Rm, pred:$p)>;
6381 def VLD3qWB_register_Asm_8 :
6382         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6383                   (ins VecListThreeQ:$list, addrmode6:$addr,
6384                        rGPR:$Rm, pred:$p)>;
6385 def VLD3qWB_register_Asm_16 :
6386         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6387                   (ins VecListThreeQ:$list, addrmode6:$addr,
6388                        rGPR:$Rm, pred:$p)>;
6389 def VLD3qWB_register_Asm_32 :
6390         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6391                   (ins VecListThreeQ:$list, addrmode6:$addr,
6392                        rGPR:$Rm, pred:$p)>;
6393
6394 // VST3 single-lane pseudo-instructions. These need special handling for
6395 // the lane index that an InstAlias can't handle, so we use these instead.
6396 def VST3LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6397                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6398 def VST3LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6399                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6400 def VST3LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6401                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6402 def VST3LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6403                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6404 def VST3LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6405                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6406
6407 def VST3LNdWB_fixed_Asm_8 :
6408         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6409                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6410 def VST3LNdWB_fixed_Asm_16 :
6411         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6412                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6413 def VST3LNdWB_fixed_Asm_32 :
6414         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6415                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6416 def VST3LNqWB_fixed_Asm_16 :
6417         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6418                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6419 def VST3LNqWB_fixed_Asm_32 :
6420         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6421                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6422 def VST3LNdWB_register_Asm_8 :
6423         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6424                   (ins VecListThreeDByteIndexed:$list, addrmode6:$addr,
6425                        rGPR:$Rm, pred:$p)>;
6426 def VST3LNdWB_register_Asm_16 :
6427         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6428                   (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr,
6429                        rGPR:$Rm, pred:$p)>;
6430 def VST3LNdWB_register_Asm_32 :
6431         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6432                   (ins VecListThreeDWordIndexed:$list, addrmode6:$addr,
6433                        rGPR:$Rm, pred:$p)>;
6434 def VST3LNqWB_register_Asm_16 :
6435         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6436                   (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr,
6437                        rGPR:$Rm, pred:$p)>;
6438 def VST3LNqWB_register_Asm_32 :
6439         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6440                   (ins VecListThreeQWordIndexed:$list, addrmode6:$addr,
6441                        rGPR:$Rm, pred:$p)>;
6442
6443
6444 // VST3 multiple structure pseudo-instructions. These need special handling for
6445 // the vector operands that the normal instructions don't yet model.
6446 // FIXME: Remove these when the register classes and instructions are updated.
6447 def VST3dAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6448                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6449 def VST3dAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6450                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6451 def VST3dAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6452                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6453 def VST3qAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6454                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6455 def VST3qAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6456                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6457 def VST3qAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6458                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6459
6460 def VST3dWB_fixed_Asm_8 :
6461         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6462                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6463 def VST3dWB_fixed_Asm_16 :
6464         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6465                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6466 def VST3dWB_fixed_Asm_32 :
6467         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6468                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6469 def VST3qWB_fixed_Asm_8 :
6470         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6471                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6472 def VST3qWB_fixed_Asm_16 :
6473         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6474                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6475 def VST3qWB_fixed_Asm_32 :
6476         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6477                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6478 def VST3dWB_register_Asm_8 :
6479         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6480                   (ins VecListThreeD:$list, addrmode6:$addr,
6481                        rGPR:$Rm, pred:$p)>;
6482 def VST3dWB_register_Asm_16 :
6483         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6484                   (ins VecListThreeD:$list, addrmode6:$addr,
6485                        rGPR:$Rm, pred:$p)>;
6486 def VST3dWB_register_Asm_32 :
6487         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6488                   (ins VecListThreeD:$list, addrmode6:$addr,
6489                        rGPR:$Rm, pred:$p)>;
6490 def VST3qWB_register_Asm_8 :
6491         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6492                   (ins VecListThreeQ:$list, addrmode6:$addr,
6493                        rGPR:$Rm, pred:$p)>;
6494 def VST3qWB_register_Asm_16 :
6495         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6496                   (ins VecListThreeQ:$list, addrmode6:$addr,
6497                        rGPR:$Rm, pred:$p)>;
6498 def VST3qWB_register_Asm_32 :
6499         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6500                   (ins VecListThreeQ:$list, addrmode6:$addr,
6501                        rGPR:$Rm, pred:$p)>;
6502
6503 // VLD4 all-lanes pseudo-instructions. These need special handling for
6504 // the lane index that an InstAlias can't handle, so we use these instead.
6505 def VLD4DUPdAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6506                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6507 def VLD4DUPdAsm_16: NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6508                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6509 def VLD4DUPdAsm_32: NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6510                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6511 def VLD4DUPqAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6512                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6513 def VLD4DUPqAsm_16: NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6514                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6515 def VLD4DUPqAsm_32: NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6516                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6517
6518 def VLD4DUPdWB_fixed_Asm_8 :
6519         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6520                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6521 def VLD4DUPdWB_fixed_Asm_16 :
6522         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6523                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6524 def VLD4DUPdWB_fixed_Asm_32 :
6525         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6526                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6527 def VLD4DUPqWB_fixed_Asm_8 :
6528         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6529                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6530 def VLD4DUPqWB_fixed_Asm_16 :
6531         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6532                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6533 def VLD4DUPqWB_fixed_Asm_32 :
6534         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6535                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6536 def VLD4DUPdWB_register_Asm_8 :
6537         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6538                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6539                        rGPR:$Rm, pred:$p)>;
6540 def VLD4DUPdWB_register_Asm_16 :
6541         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6542                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6543                        rGPR:$Rm, pred:$p)>;
6544 def VLD4DUPdWB_register_Asm_32 :
6545         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6546                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6547                        rGPR:$Rm, pred:$p)>;
6548 def VLD4DUPqWB_register_Asm_8 :
6549         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6550                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6551                        rGPR:$Rm, pred:$p)>;
6552 def VLD4DUPqWB_register_Asm_16 :
6553         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6554                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6555                        rGPR:$Rm, pred:$p)>;
6556 def VLD4DUPqWB_register_Asm_32 :
6557         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6558                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6559                        rGPR:$Rm, pred:$p)>;
6560
6561
6562 // VLD4 single-lane pseudo-instructions. These need special handling for
6563 // the lane index that an InstAlias can't handle, so we use these instead.
6564 def VLD4LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6565                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6566 def VLD4LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6567                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6568 def VLD4LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6569                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6570 def VLD4LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6571                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6572 def VLD4LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6573                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6574
6575 def VLD4LNdWB_fixed_Asm_8 :
6576         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6577                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6578 def VLD4LNdWB_fixed_Asm_16 :
6579         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6580                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6581 def VLD4LNdWB_fixed_Asm_32 :
6582         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6583                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6584 def VLD4LNqWB_fixed_Asm_16 :
6585         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6586                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6587 def VLD4LNqWB_fixed_Asm_32 :
6588         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6589                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6590 def VLD4LNdWB_register_Asm_8 :
6591         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6592                   (ins VecListFourDByteIndexed:$list, addrmode6:$addr,
6593                        rGPR:$Rm, pred:$p)>;
6594 def VLD4LNdWB_register_Asm_16 :
6595         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6596                   (ins VecListFourDHWordIndexed:$list, addrmode6:$addr,
6597                        rGPR:$Rm, pred:$p)>;
6598 def VLD4LNdWB_register_Asm_32 :
6599         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6600                   (ins VecListFourDWordIndexed:$list, addrmode6:$addr,
6601                        rGPR:$Rm, pred:$p)>;
6602 def VLD4LNqWB_register_Asm_16 :
6603         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6604                   (ins VecListFourQHWordIndexed:$list, addrmode6:$addr,
6605                        rGPR:$Rm, pred:$p)>;
6606 def VLD4LNqWB_register_Asm_32 :
6607         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6608                   (ins VecListFourQWordIndexed:$list, addrmode6:$addr,
6609                        rGPR:$Rm, pred:$p)>;
6610
6611
6612
6613 // VLD4 multiple structure pseudo-instructions. These need special handling for
6614 // the vector operands that the normal instructions don't yet model.
6615 // FIXME: Remove these when the register classes and instructions are updated.
6616 def VLD4dAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6617                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6618 def VLD4dAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6619                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6620 def VLD4dAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6621                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6622 def VLD4qAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6623                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6624 def VLD4qAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6625                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6626 def VLD4qAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6627                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6628
6629 def VLD4dWB_fixed_Asm_8 :
6630         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6631                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6632 def VLD4dWB_fixed_Asm_16 :
6633         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6634                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6635 def VLD4dWB_fixed_Asm_32 :
6636         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6637                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6638 def VLD4qWB_fixed_Asm_8 :
6639         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6640                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6641 def VLD4qWB_fixed_Asm_16 :
6642         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6643                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6644 def VLD4qWB_fixed_Asm_32 :
6645         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6646                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6647 def VLD4dWB_register_Asm_8 :
6648         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6649                   (ins VecListFourD:$list, addrmode6:$addr,
6650                        rGPR:$Rm, pred:$p)>;
6651 def VLD4dWB_register_Asm_16 :
6652         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6653                   (ins VecListFourD:$list, addrmode6:$addr,
6654                        rGPR:$Rm, pred:$p)>;
6655 def VLD4dWB_register_Asm_32 :
6656         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6657                   (ins VecListFourD:$list, addrmode6:$addr,
6658                        rGPR:$Rm, pred:$p)>;
6659 def VLD4qWB_register_Asm_8 :
6660         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6661                   (ins VecListFourQ:$list, addrmode6:$addr,
6662                        rGPR:$Rm, pred:$p)>;
6663 def VLD4qWB_register_Asm_16 :
6664         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6665                   (ins VecListFourQ:$list, addrmode6:$addr,
6666                        rGPR:$Rm, pred:$p)>;
6667 def VLD4qWB_register_Asm_32 :
6668         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6669                   (ins VecListFourQ:$list, addrmode6:$addr,
6670                        rGPR:$Rm, pred:$p)>;
6671
6672 // VST4 single-lane pseudo-instructions. These need special handling for
6673 // the lane index that an InstAlias can't handle, so we use these instead.
6674 def VST4LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6675                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6676 def VST4LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6677                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6678 def VST4LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6679                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6680 def VST4LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6681                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6682 def VST4LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6683                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6684
6685 def VST4LNdWB_fixed_Asm_8 :
6686         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6687                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6688 def VST4LNdWB_fixed_Asm_16 :
6689         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6690                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6691 def VST4LNdWB_fixed_Asm_32 :
6692         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6693                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6694 def VST4LNqWB_fixed_Asm_16 :
6695         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6696                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6697 def VST4LNqWB_fixed_Asm_32 :
6698         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6699                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6700 def VST4LNdWB_register_Asm_8 :
6701         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6702                   (ins VecListFourDByteIndexed:$list, addrmode6:$addr,
6703                        rGPR:$Rm, pred:$p)>;
6704 def VST4LNdWB_register_Asm_16 :
6705         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6706                   (ins VecListFourDHWordIndexed:$list, addrmode6:$addr,
6707                        rGPR:$Rm, pred:$p)>;
6708 def VST4LNdWB_register_Asm_32 :
6709         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6710                   (ins VecListFourDWordIndexed:$list, addrmode6:$addr,
6711                        rGPR:$Rm, pred:$p)>;
6712 def VST4LNqWB_register_Asm_16 :
6713         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6714                   (ins VecListFourQHWordIndexed:$list, addrmode6:$addr,
6715                        rGPR:$Rm, pred:$p)>;
6716 def VST4LNqWB_register_Asm_32 :
6717         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6718                   (ins VecListFourQWordIndexed:$list, addrmode6:$addr,
6719                        rGPR:$Rm, pred:$p)>;
6720
6721
6722 // VST4 multiple structure pseudo-instructions. These need special handling for
6723 // the vector operands that the normal instructions don't yet model.
6724 // FIXME: Remove these when the register classes and instructions are updated.
6725 def VST4dAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6726                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6727 def VST4dAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6728                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6729 def VST4dAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6730                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6731 def VST4qAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6732                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6733 def VST4qAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6734                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6735 def VST4qAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6736                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6737
6738 def VST4dWB_fixed_Asm_8 :
6739         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6740                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6741 def VST4dWB_fixed_Asm_16 :
6742         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6743                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6744 def VST4dWB_fixed_Asm_32 :
6745         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6746                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6747 def VST4qWB_fixed_Asm_8 :
6748         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6749                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6750 def VST4qWB_fixed_Asm_16 :
6751         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6752                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6753 def VST4qWB_fixed_Asm_32 :
6754         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6755                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6756 def VST4dWB_register_Asm_8 :
6757         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6758                   (ins VecListFourD:$list, addrmode6:$addr,
6759                        rGPR:$Rm, pred:$p)>;
6760 def VST4dWB_register_Asm_16 :
6761         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6762                   (ins VecListFourD:$list, addrmode6:$addr,
6763                        rGPR:$Rm, pred:$p)>;
6764 def VST4dWB_register_Asm_32 :
6765         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6766                   (ins VecListFourD:$list, addrmode6:$addr,
6767                        rGPR:$Rm, pred:$p)>;
6768 def VST4qWB_register_Asm_8 :
6769         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6770                   (ins VecListFourQ:$list, addrmode6:$addr,
6771                        rGPR:$Rm, pred:$p)>;
6772 def VST4qWB_register_Asm_16 :
6773         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6774                   (ins VecListFourQ:$list, addrmode6:$addr,
6775                        rGPR:$Rm, pred:$p)>;
6776 def VST4qWB_register_Asm_32 :
6777         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6778                   (ins VecListFourQ:$list, addrmode6:$addr,
6779                        rGPR:$Rm, pred:$p)>;
6780
6781 // VMOV/VMVN takes an optional datatype suffix
6782 defm : NEONDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
6783                          (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
6784 defm : NEONDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
6785                          (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
6786
6787 defm : NEONDTAnyInstAlias<"vmvn${p}", "$Vd, $Vm",
6788                          (VMVNd DPR:$Vd, DPR:$Vm, pred:$p)>;
6789 defm : NEONDTAnyInstAlias<"vmvn${p}", "$Vd, $Vm",
6790                          (VMVNq QPR:$Vd, QPR:$Vm, pred:$p)>;
6791
6792 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
6793 // D-register versions.
6794 def : NEONInstAlias<"vcle${p}.s8 $Dd, $Dn, $Dm",
6795                     (VCGEsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6796 def : NEONInstAlias<"vcle${p}.s16 $Dd, $Dn, $Dm",
6797                     (VCGEsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6798 def : NEONInstAlias<"vcle${p}.s32 $Dd, $Dn, $Dm",
6799                     (VCGEsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6800 def : NEONInstAlias<"vcle${p}.u8 $Dd, $Dn, $Dm",
6801                     (VCGEuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6802 def : NEONInstAlias<"vcle${p}.u16 $Dd, $Dn, $Dm",
6803                     (VCGEuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6804 def : NEONInstAlias<"vcle${p}.u32 $Dd, $Dn, $Dm",
6805                     (VCGEuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6806 def : NEONInstAlias<"vcle${p}.f32 $Dd, $Dn, $Dm",
6807                     (VCGEfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6808 // Q-register versions.
6809 def : NEONInstAlias<"vcle${p}.s8 $Qd, $Qn, $Qm",
6810                     (VCGEsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6811 def : NEONInstAlias<"vcle${p}.s16 $Qd, $Qn, $Qm",
6812                     (VCGEsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6813 def : NEONInstAlias<"vcle${p}.s32 $Qd, $Qn, $Qm",
6814                     (VCGEsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6815 def : NEONInstAlias<"vcle${p}.u8 $Qd, $Qn, $Qm",
6816                     (VCGEuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6817 def : NEONInstAlias<"vcle${p}.u16 $Qd, $Qn, $Qm",
6818                     (VCGEuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6819 def : NEONInstAlias<"vcle${p}.u32 $Qd, $Qn, $Qm",
6820                     (VCGEuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6821 def : NEONInstAlias<"vcle${p}.f32 $Qd, $Qn, $Qm",
6822                     (VCGEfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6823
6824 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
6825 // D-register versions.
6826 def : NEONInstAlias<"vclt${p}.s8 $Dd, $Dn, $Dm",
6827                     (VCGTsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6828 def : NEONInstAlias<"vclt${p}.s16 $Dd, $Dn, $Dm",
6829                     (VCGTsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6830 def : NEONInstAlias<"vclt${p}.s32 $Dd, $Dn, $Dm",
6831                     (VCGTsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6832 def : NEONInstAlias<"vclt${p}.u8 $Dd, $Dn, $Dm",
6833                     (VCGTuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6834 def : NEONInstAlias<"vclt${p}.u16 $Dd, $Dn, $Dm",
6835                     (VCGTuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6836 def : NEONInstAlias<"vclt${p}.u32 $Dd, $Dn, $Dm",
6837                     (VCGTuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6838 def : NEONInstAlias<"vclt${p}.f32 $Dd, $Dn, $Dm",
6839                     (VCGTfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6840 // Q-register versions.
6841 def : NEONInstAlias<"vclt${p}.s8 $Qd, $Qn, $Qm",
6842                     (VCGTsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6843 def : NEONInstAlias<"vclt${p}.s16 $Qd, $Qn, $Qm",
6844                     (VCGTsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6845 def : NEONInstAlias<"vclt${p}.s32 $Qd, $Qn, $Qm",
6846                     (VCGTsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6847 def : NEONInstAlias<"vclt${p}.u8 $Qd, $Qn, $Qm",
6848                     (VCGTuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6849 def : NEONInstAlias<"vclt${p}.u16 $Qd, $Qn, $Qm",
6850                     (VCGTuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6851 def : NEONInstAlias<"vclt${p}.u32 $Qd, $Qn, $Qm",
6852                     (VCGTuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6853 def : NEONInstAlias<"vclt${p}.f32 $Qd, $Qn, $Qm",
6854                     (VCGTfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6855
6856 // VSWP allows, but does not require, a type suffix.
6857 defm : NEONDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
6858                          (VSWPd DPR:$Vd, DPR:$Vm, pred:$p)>;
6859 defm : NEONDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
6860                          (VSWPq QPR:$Vd, QPR:$Vm, pred:$p)>;
6861
6862 // VBIF, VBIT, and VBSL allow, but do not require, a type suffix.
6863 defm : NEONDTAnyInstAlias<"vbif${p}", "$Vd, $Vn, $Vm",
6864                          (VBIFd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6865 defm : NEONDTAnyInstAlias<"vbit${p}", "$Vd, $Vn, $Vm",
6866                          (VBITd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6867 defm : NEONDTAnyInstAlias<"vbsl${p}", "$Vd, $Vn, $Vm",
6868                          (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6869 defm : NEONDTAnyInstAlias<"vbif${p}", "$Vd, $Vn, $Vm",
6870                          (VBIFq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6871 defm : NEONDTAnyInstAlias<"vbit${p}", "$Vd, $Vn, $Vm",
6872                          (VBITq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6873 defm : NEONDTAnyInstAlias<"vbsl${p}", "$Vd, $Vn, $Vm",
6874                          (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6875
6876 // "vmov Rd, #-imm" can be handled via "vmvn".
6877 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
6878                     (VMVNv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6879 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
6880                     (VMVNv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6881 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
6882                     (VMOVv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6883 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
6884                     (VMOVv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6885
6886 // 'gas' compatibility aliases for quad-word instructions. Strictly speaking,
6887 // these should restrict to just the Q register variants, but the register
6888 // classes are enough to match correctly regardless, so we keep it simple
6889 // and just use MnemonicAlias.
6890 def : NEONMnemonicAlias<"vbicq", "vbic">;
6891 def : NEONMnemonicAlias<"vandq", "vand">;
6892 def : NEONMnemonicAlias<"veorq", "veor">;
6893 def : NEONMnemonicAlias<"vorrq", "vorr">;
6894
6895 def : NEONMnemonicAlias<"vmovq", "vmov">;
6896 def : NEONMnemonicAlias<"vmvnq", "vmvn">;
6897 // Explicit versions for floating point so that the FPImm variants get
6898 // handled early. The parser gets confused otherwise.
6899 def : NEONMnemonicAlias<"vmovq.f32", "vmov.f32">;
6900 def : NEONMnemonicAlias<"vmovq.f64", "vmov.f64">;
6901
6902 def : NEONMnemonicAlias<"vaddq", "vadd">;
6903 def : NEONMnemonicAlias<"vsubq", "vsub">;
6904
6905 def : NEONMnemonicAlias<"vminq", "vmin">;
6906 def : NEONMnemonicAlias<"vmaxq", "vmax">;
6907
6908 def : NEONMnemonicAlias<"vmulq", "vmul">;
6909
6910 def : NEONMnemonicAlias<"vabsq", "vabs">;
6911
6912 def : NEONMnemonicAlias<"vshlq", "vshl">;
6913 def : NEONMnemonicAlias<"vshrq", "vshr">;
6914
6915 def : NEONMnemonicAlias<"vcvtq", "vcvt">;
6916
6917 def : NEONMnemonicAlias<"vcleq", "vcle">;
6918 def : NEONMnemonicAlias<"vceqq", "vceq">;
6919
6920 def : NEONMnemonicAlias<"vzipq", "vzip">;
6921 def : NEONMnemonicAlias<"vswpq", "vswp">;
6922
6923 def : NEONMnemonicAlias<"vrecpeq.f32", "vrecpe.f32">;
6924 def : NEONMnemonicAlias<"vrecpeq.u32", "vrecpe.u32">;
6925
6926
6927 // Alias for loading floating point immediates that aren't representable
6928 // using the vmov.f32 encoding but the bitpattern is representable using
6929 // the .i32 encoding.
6930 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
6931                      (VMOVv4i32 QPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;
6932 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
6933                      (VMOVv2i32 DPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;