lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  69
  70 // VDUPLANE can produce a quad-register result from a double-register source,
  71 // so the result is not constrained to match the source.
  72 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  73                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  74                                                 SDTCisVT<2, i32>]>>;
  75
  76 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  77                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  78 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  79
  80 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  81 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  82 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  83 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  84
  85 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  86                                          SDTCisSameAs<0, 2>,
  87                                          SDTCisSameAs<0, 3>]>;
  88 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  89 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  90 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  91
  92 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
  93                                          SDTCisSameAs<0, 2>]>;
  94 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
  95 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
  96
  97 //===----------------------------------------------------------------------===//
  98 // NEON operand definitions
  99 //===----------------------------------------------------------------------===//
 100
 101 def h8imm  : Operand<i8> {
 102   let PrintMethod = "printHex8ImmOperand";
 103 }
 104 def h16imm : Operand<i16> {
 105   let PrintMethod = "printHex16ImmOperand";
 106 }
 107 def h32imm : Operand<i32> {
 108   let PrintMethod = "printHex32ImmOperand";
 109 }
 110 def h64imm : Operand<i64> {
 111   let PrintMethod = "printHex64ImmOperand";
 112 }
 113
 114 //===----------------------------------------------------------------------===//
 115 // NEON load / store instructions
 116 //===----------------------------------------------------------------------===//
 117
 118 let mayLoad = 1 in {
 119 // Use vldmia to load a Q register as a D register pair.
 120 // This is equivalent to VLDMD except that it has a Q register operand
 121 // instead of a pair of D registers.
 122 def VLDMQ
 123   : AXDI5<(outs QPR:$dst), (ins addrmode5:$addr, pred:$p),
 124           IndexModeNone, IIC_fpLoadm,
 125           "vldm${addr:submode}${p}\t${addr:base}, ${dst:dregpair}", "", []>;
 126 def VLDMQ_UPD
 127   : AXDI5<(outs QPR:$dst, GPR:$wb), (ins addrmode5:$addr, pred:$p),
 128           IndexModeUpd, IIC_fpLoadm,
 129           "vldm${addr:submode}${p}\t${addr:base}!, ${dst:dregpair}",
 130           "$addr.base = $wb", []>;
 131
 132 // Use vld1 to load a Q register as a D register pair.
 133 // This alternative to VLDMQ allows an alignment to be specified.
 134 // This is equivalent to VLD1q64 except that it has a Q register operand.
 135 def VLD1q
 136   : NLdSt<0,0b10,0b1010,0b1100, (outs QPR:$dst), (ins addrmode6:$addr),
 137           IIC_VLD1, "vld1", "64", "${dst:dregpair}, $addr", "", []>;
 138 def VLD1q_UPD
 139   : NLdSt<0,0b10,0b1010,0b1100, (outs QPR:$dst, GPR:$wb),
 140           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", "64",
 141           "${dst:dregpair}, $addr$offset", "$addr.addr = $wb", []>;
 142 } // mayLoad = 1
 143
 144 let mayStore = 1 in {
 145 // Use vstmia to store a Q register as a D register pair.
 146 // This is equivalent to VSTMD except that it has a Q register operand
 147 // instead of a pair of D registers.
 148 def VSTMQ
 149   : AXDI5<(outs), (ins QPR:$src, addrmode5:$addr, pred:$p),
 150           IndexModeNone, IIC_fpStorem,
 151           "vstm${addr:submode}${p}\t${addr:base}, ${src:dregpair}", "", []>;
 152 def VSTMQ_UPD
 153   : AXDI5<(outs GPR:$wb), (ins QPR:$src, addrmode5:$addr, pred:$p),
 154           IndexModeUpd, IIC_fpStorem,
 155           "vstm${addr:submode}${p}\t${addr:base}!, ${src:dregpair}",
 156           "$addr.base = $wb", []>;
 157
 158 // Use vst1 to store a Q register as a D register pair.
 159 // This alternative to VSTMQ allows an alignment to be specified.
 160 // This is equivalent to VST1q64 except that it has a Q register operand.
 161 def VST1q
 162   : NLdSt<0,0b00,0b1010,0b1100, (outs), (ins addrmode6:$addr, QPR:$src),
 163           IIC_VST, "vst1", "64", "${src:dregpair}, $addr", "", []>;
 164 def VST1q_UPD
 165   : NLdSt<0,0b00,0b1010,0b1100, (outs GPR:$wb),
 166           (ins addrmode6:$addr, am6offset:$offset, QPR:$src),
 167           IIC_VST, "vst1", "64", "{$src:dregpair}, $addr$offset",
 168           "$addr.addr = $wb", []>;
 169 } // mayStore = 1
 170
 171 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 172
 173 //   VLD1     : Vector Load (multiple single elements)
 174 class VLD1D<bits<4> op7_4, string Dt>
 175   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst),
 176           (ins addrmode6:$addr), IIC_VLD1,
 177           "vld1", Dt, "\\{$dst\\}, $addr", "", []>;
 178 class VLD1Q<bits<4> op7_4, string Dt>
 179   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$dst1, DPR:$dst2),
 180           (ins addrmode6:$addr), IIC_VLD1,
 181           "vld1", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 182
 183 def  VLD1d8   : VLD1D<0b0000, "8">;
 184 def  VLD1d16  : VLD1D<0b0100, "16">;
 185 def  VLD1d32  : VLD1D<0b1000, "32">;
 186 def  VLD1d64  : VLD1D<0b1100, "64">;
 187
 188 def  VLD1q8   : VLD1Q<0b0000, "8">;
 189 def  VLD1q16  : VLD1Q<0b0100, "16">;
 190 def  VLD1q32  : VLD1Q<0b1000, "32">;
 191 def  VLD1q64  : VLD1Q<0b1100, "64">;
 192
 193 // ...with address register writeback:
 194 class VLD1DWB<bits<4> op7_4, string Dt>
 195   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst, GPR:$wb),
 196           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 197           "vld1", Dt, "\\{$dst\\}, $addr$offset",
 198           "$addr.addr = $wb", []>;
 199 class VLD1QWB<bits<4> op7_4, string Dt>
 200   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst, GPR:$wb),
 201           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 202           "vld1", Dt, "${dst:dregpair}, $addr$offset",
 203           "$addr.addr = $wb", []>;
 204
 205 def VLD1d8_UPD  : VLD1DWB<0b0000, "8">;
 206 def VLD1d16_UPD : VLD1DWB<0b0100, "16">;
 207 def VLD1d32_UPD : VLD1DWB<0b1000, "32">;
 208 def VLD1d64_UPD : VLD1DWB<0b1100, "64">;
 209
 210 def VLD1q8_UPD  : VLD1QWB<0b0000, "8">;
 211 def VLD1q16_UPD : VLD1QWB<0b0100, "16">;
 212 def VLD1q32_UPD : VLD1QWB<0b1000, "32">;
 213 def VLD1q64_UPD : VLD1QWB<0b1100, "64">;
 214
 215 // ...with 3 registers (some of these are only for the disassembler):
 216 class VLD1D3<bits<4> op7_4, string Dt>
 217   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 218           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 219           "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 220 class VLD1D3WB<bits<4> op7_4, string Dt>
 221   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 222           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 223           "\\{$dst1, $dst2, $dst3\\}, $addr$offset", "$addr.addr = $wb", []>;
 224
 225 def VLD1d8T      : VLD1D3<0b0000, "8">;
 226 def VLD1d16T     : VLD1D3<0b0100, "16">;
 227 def VLD1d32T     : VLD1D3<0b1000, "32">;
 228 def VLD1d64T     : VLD1D3<0b1100, "64">;
 229
 230 def VLD1d8T_UPD  : VLD1D3WB<0b0000, "8">;
 231 def VLD1d16T_UPD : VLD1D3WB<0b0100, "16">;
 232 def VLD1d32T_UPD : VLD1D3WB<0b1000, "32">;
 233 def VLD1d64T_UPD : VLD1D3WB<0b1100, "64">;
 234
 235 // ...with 4 registers (some of these are only for the disassembler):
 236 class VLD1D4<bits<4> op7_4, string Dt>
 237   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 238           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 239           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 240 class VLD1D4WB<bits<4> op7_4, string Dt>
 241   : NLdSt<0,0b10,0b0010,op7_4,
 242           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 243           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 244           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset", "$addr.addr = $wb",
 245           []>;
 246
 247 def VLD1d8Q      : VLD1D4<0b0000, "8">;
 248 def VLD1d16Q     : VLD1D4<0b0100, "16">;
 249 def VLD1d32Q     : VLD1D4<0b1000, "32">;
 250 def VLD1d64Q     : VLD1D4<0b1100, "64">;
 251
 252 def VLD1d8Q_UPD  : VLD1D4WB<0b0000, "8">;
 253 def VLD1d16Q_UPD : VLD1D4WB<0b0100, "16">;
 254 def VLD1d32Q_UPD : VLD1D4WB<0b1000, "32">;
 255 def VLD1d64Q_UPD : VLD1D4WB<0b1100, "64">;
 256
 257 //   VLD2     : Vector Load (multiple 2-element structures)
 258 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 259   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 260           (ins addrmode6:$addr), IIC_VLD2,
 261           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 262 class VLD2Q<bits<4> op7_4, string Dt>
 263   : NLdSt<0, 0b10, 0b0011, op7_4,
 264           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 265           (ins addrmode6:$addr), IIC_VLD2,
 266           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 267
 268 def  VLD2d8   : VLD2D<0b1000, 0b0000, "8">;
 269 def  VLD2d16  : VLD2D<0b1000, 0b0100, "16">;
 270 def  VLD2d32  : VLD2D<0b1000, 0b1000, "32">;
 271
 272 def  VLD2q8   : VLD2Q<0b0000, "8">;
 273 def  VLD2q16  : VLD2Q<0b0100, "16">;
 274 def  VLD2q32  : VLD2Q<0b1000, "32">;
 275
 276 // ...with address register writeback:
 277 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 278   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 279           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 280           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr$offset",
 281           "$addr.addr = $wb", []>;
 282 class VLD2QWB<bits<4> op7_4, string Dt>
 283   : NLdSt<0, 0b10, 0b0011, op7_4,
 284           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 285           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 286           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 287           "$addr.addr = $wb", []>;
 288
 289 def VLD2d8_UPD  : VLD2DWB<0b1000, 0b0000, "8">;
 290 def VLD2d16_UPD : VLD2DWB<0b1000, 0b0100, "16">;
 291 def VLD2d32_UPD : VLD2DWB<0b1000, 0b1000, "32">;
 292
 293 def VLD2q8_UPD  : VLD2QWB<0b0000, "8">;
 294 def VLD2q16_UPD : VLD2QWB<0b0100, "16">;
 295 def VLD2q32_UPD : VLD2QWB<0b1000, "32">;
 296
 297 // ...with double-spaced registers (for disassembly only):
 298 def VLD2b8      : VLD2D<0b1001, 0b0000, "8">;
 299 def VLD2b16     : VLD2D<0b1001, 0b0100, "16">;
 300 def VLD2b32     : VLD2D<0b1001, 0b1000, "32">;
 301 def VLD2b8_UPD  : VLD2DWB<0b1001, 0b0000, "8">;
 302 def VLD2b16_UPD : VLD2DWB<0b1001, 0b0100, "16">;
 303 def VLD2b32_UPD : VLD2DWB<0b1001, 0b1000, "32">;
 304
 305 //   VLD3     : Vector Load (multiple 3-element structures)
 306 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 307   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 308           (ins addrmode6:$addr), IIC_VLD3,
 309           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 310
 311 def  VLD3d8   : VLD3D<0b0100, 0b0000, "8">;
 312 def  VLD3d16  : VLD3D<0b0100, 0b0100, "16">;
 313 def  VLD3d32  : VLD3D<0b0100, 0b1000, "32">;
 314
 315 // ...with address register writeback:
 316 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 317   : NLdSt<0, 0b10, op11_8, op7_4,
 318           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 319           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD3,
 320           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr$offset",
 321           "$addr.addr = $wb", []>;
 322
 323 def VLD3d8_UPD  : VLD3DWB<0b0100, 0b0000, "8">;
 324 def VLD3d16_UPD : VLD3DWB<0b0100, 0b0100, "16">;
 325 def VLD3d32_UPD : VLD3DWB<0b0100, 0b1000, "32">;
 326
 327 // ...with double-spaced registers (non-updating versions for disassembly only):
 328 def VLD3q8      : VLD3D<0b0101, 0b0000, "8">;
 329 def VLD3q16     : VLD3D<0b0101, 0b0100, "16">;
 330 def VLD3q32     : VLD3D<0b0101, 0b1000, "32">;
 331 def VLD3q8_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 332 def VLD3q16_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 333 def VLD3q32_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 334
 335 // ...alternate versions to be allocated odd register numbers:
 336 def VLD3q8odd_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 337 def VLD3q16odd_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 338 def VLD3q32odd_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 339
 340 //   VLD4     : Vector Load (multiple 4-element structures)
 341 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 342   : NLdSt<0, 0b10, op11_8, op7_4,
 343           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 344           (ins addrmode6:$addr), IIC_VLD4,
 345           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 346
 347 def  VLD4d8   : VLD4D<0b0000, 0b0000, "8">;
 348 def  VLD4d16  : VLD4D<0b0000, 0b0100, "16">;
 349 def  VLD4d32  : VLD4D<0b0000, 0b1000, "32">;
 350
 351 // ...with address register writeback:
 352 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 353   : NLdSt<0, 0b10, op11_8, op7_4,
 354           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 355           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4,
 356           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 357           "$addr.addr = $wb", []>;
 358
 359 def VLD4d8_UPD  : VLD4DWB<0b0000, 0b0000, "8">;
 360 def VLD4d16_UPD : VLD4DWB<0b0000, 0b0100, "16">;
 361 def VLD4d32_UPD : VLD4DWB<0b0000, 0b1000, "32">;
 362
 363 // ...with double-spaced registers (non-updating versions for disassembly only):
 364 def VLD4q8      : VLD4D<0b0001, 0b0000, "8">;
 365 def VLD4q16     : VLD4D<0b0001, 0b0100, "16">;
 366 def VLD4q32     : VLD4D<0b0001, 0b1000, "32">;
 367 def VLD4q8_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 368 def VLD4q16_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 369 def VLD4q32_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 370
 371 // ...alternate versions to be allocated odd register numbers:
 372 def VLD4q8odd_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 373 def VLD4q16odd_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 374 def VLD4q32odd_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 375
 376 //   VLD1LN   : Vector Load (single element to one lane)
 377 //   FIXME: Not yet implemented.
 378
 379 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 380 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 381   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 382           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 383           IIC_VLD2, "vld2", Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 384           "$src1 = $dst1, $src2 = $dst2", []>;
 385
 386 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8">;
 387 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16">;
 388 def VLD2LNd32 : VLD2LN<0b1001, {?,0,?,?}, "32">;
 389
 390 // ...with double-spaced registers:
 391 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16">;
 392 def VLD2LNq32 : VLD2LN<0b1001, {?,1,?,?}, "32">;
 393
 394 // ...alternate versions to be allocated odd register numbers:
 395 def VLD2LNq16odd : VLD2LN<0b0101, {?,?,1,?}, "16">;
 396 def VLD2LNq32odd : VLD2LN<0b1001, {?,1,?,?}, "32">;
 397
 398 // ...with address register writeback:
 399 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 400   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 401           (ins addrmode6:$addr, am6offset:$offset,
 402            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2, "vld2", Dt,
 403           "\\{$dst1[$lane], $dst2[$lane]\\}, $addr$offset",
 404           "$src1 = $dst1, $src2 = $dst2, $addr.addr = $wb", []>;
 405
 406 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8">;
 407 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16">;
 408 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,?,?}, "32">;
 409
 410 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16">;
 411 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,?,?}, "32">;
 412
 413 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 414 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 415   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 416           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 417           nohash_imm:$lane), IIC_VLD3, "vld3", Dt,
 418           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 419           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 420
 421 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8">;
 422 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16">;
 423 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32">;
 424
 425 // ...with double-spaced registers:
 426 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16">;
 427 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32">;
 428
 429 // ...alternate versions to be allocated odd register numbers:
 430 def VLD3LNq16odd : VLD3LN<0b0110, {?,?,1,0}, "16">;
 431 def VLD3LNq32odd : VLD3LN<0b1010, {?,1,0,0}, "32">;
 432
 433 // ...with address register writeback:
 434 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 435   : NLdSt<1, 0b10, op11_8, op7_4,
 436           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 437           (ins addrmode6:$addr, am6offset:$offset,
 438            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 439           IIC_VLD3, "vld3", Dt,
 440           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr$offset",
 441           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $addr.addr = $wb",
 442           []>;
 443
 444 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8">;
 445 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16">;
 446 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32">;
 447
 448 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16">;
 449 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32">;
 450
 451 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 452 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 453   : NLdSt<1, 0b10, op11_8, op7_4,
 454           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 455           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 456           nohash_imm:$lane), IIC_VLD4, "vld4", Dt,
 457           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 458           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 459
 460 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8">;
 461 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16">;
 462 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32">;
 463
 464 // ...with double-spaced registers:
 465 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16">;
 466 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32">;
 467
 468 // ...alternate versions to be allocated odd register numbers:
 469 def VLD4LNq16odd : VLD4LN<0b0111, {?,?,1,?}, "16">;
 470 def VLD4LNq32odd : VLD4LN<0b1011, {?,1,?,?}, "32">;
 471
 472 // ...with address register writeback:
 473 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 474   : NLdSt<1, 0b10, op11_8, op7_4,
 475           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 476           (ins addrmode6:$addr, am6offset:$offset,
 477            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 478           IIC_VLD4, "vld4", Dt,
 479 "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr$offset",
 480 "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $addr.addr = $wb",
 481           []>;
 482
 483 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8">;
 484 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16">;
 485 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32">;
 486
 487 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16">;
 488 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32">;
 489
 490 //   VLD1DUP  : Vector Load (single element to all lanes)
 491 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 492 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 493 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 494 //   FIXME: Not yet implemented.
 495 } // mayLoad = 1, hasExtraDefRegAllocReq = 1
 496
 497 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
 498
 499 //   VST1     : Vector Store (multiple single elements)
 500 class VST1D<bits<4> op7_4, string Dt>
 501   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 502           "vst1", Dt, "\\{$src\\}, $addr", "", []>;
 503 class VST1Q<bits<4> op7_4, string Dt>
 504   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 505           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 506           "vst1", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 507
 508 def  VST1d8   : VST1D<0b0000, "8">;
 509 def  VST1d16  : VST1D<0b0100, "16">;
 510 def  VST1d32  : VST1D<0b1000, "32">;
 511 def  VST1d64  : VST1D<0b1100, "64">;
 512
 513 def  VST1q8   : VST1Q<0b0000, "8">;
 514 def  VST1q16  : VST1Q<0b0100, "16">;
 515 def  VST1q32  : VST1Q<0b1000, "32">;
 516 def  VST1q64  : VST1Q<0b1100, "64">;
 517
 518 // ...with address register writeback:
 519 class VST1DWB<bits<4> op7_4, string Dt>
 520   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 521           (ins addrmode6:$addr, am6offset:$offset, DPR:$src), IIC_VST,
 522           "vst1", Dt, "\\{$src\\}, $addr$offset", "$addr.addr = $wb", []>;
 523 class VST1QWB<bits<4> op7_4, string Dt>
 524   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 525           (ins addrmode6:$addr, am6offset:$offset, QPR:$src), IIC_VST,
 526           "vst1", Dt, "${src:dregpair}, $addr$offset", "$addr.addr = $wb", []>;
 527
 528 def VST1d8_UPD  : VST1DWB<0b0000, "8">;
 529 def VST1d16_UPD : VST1DWB<0b0100, "16">;
 530 def VST1d32_UPD : VST1DWB<0b1000, "32">;
 531 def VST1d64_UPD : VST1DWB<0b1100, "64">;
 532
 533 def VST1q8_UPD  : VST1QWB<0b0000, "8">;
 534 def VST1q16_UPD : VST1QWB<0b0100, "16">;
 535 def VST1q32_UPD : VST1QWB<0b1000, "32">;
 536 def VST1q64_UPD : VST1QWB<0b1100, "64">;
 537
 538 // ...with 3 registers (some of these are only for the disassembler):
 539 class VST1D3<bits<4> op7_4, string Dt>
 540   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 541           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 542           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 543 class VST1D3WB<bits<4> op7_4, string Dt>
 544   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 545           (ins addrmode6:$addr, am6offset:$offset,
 546            DPR:$src1, DPR:$src2, DPR:$src3),
 547           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 548           "$addr.addr = $wb", []>;
 549
 550 def VST1d8T      : VST1D3<0b0000, "8">;
 551 def VST1d16T     : VST1D3<0b0100, "16">;
 552 def VST1d32T     : VST1D3<0b1000, "32">;
 553 def VST1d64T     : VST1D3<0b1100, "64">;
 554
 555 def VST1d8T_UPD  : VST1D3WB<0b0000, "8">;
 556 def VST1d16T_UPD : VST1D3WB<0b0100, "16">;
 557 def VST1d32T_UPD : VST1D3WB<0b1000, "32">;
 558 def VST1d64T_UPD : VST1D3WB<0b1100, "64">;
 559
 560 // ...with 4 registers (some of these are only for the disassembler):
 561 class VST1D4<bits<4> op7_4, string Dt>
 562   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 563           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 564           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 565           []>;
 566 class VST1D4WB<bits<4> op7_4, string Dt>
 567   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 568           (ins addrmode6:$addr, am6offset:$offset,
 569            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 570           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 571           "$addr.addr = $wb", []>;
 572
 573 def VST1d8Q      : VST1D4<0b0000, "8">;
 574 def VST1d16Q     : VST1D4<0b0100, "16">;
 575 def VST1d32Q     : VST1D4<0b1000, "32">;
 576 def VST1d64Q     : VST1D4<0b1100, "64">;
 577
 578 def VST1d8Q_UPD  : VST1D4WB<0b0000, "8">;
 579 def VST1d16Q_UPD : VST1D4WB<0b0100, "16">;
 580 def VST1d32Q_UPD : VST1D4WB<0b1000, "32">;
 581 def VST1d64Q_UPD : VST1D4WB<0b1100, "64">;
 582
 583 //   VST2     : Vector Store (multiple 2-element structures)
 584 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 585   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 586           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 587           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 588 class VST2Q<bits<4> op7_4, string Dt>
 589   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 590           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 591           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 592           "", []>;
 593
 594 def  VST2d8   : VST2D<0b1000, 0b0000, "8">;
 595 def  VST2d16  : VST2D<0b1000, 0b0100, "16">;
 596 def  VST2d32  : VST2D<0b1000, 0b1000, "32">;
 597
 598 def  VST2q8   : VST2Q<0b0000, "8">;
 599 def  VST2q16  : VST2Q<0b0100, "16">;
 600 def  VST2q32  : VST2Q<0b1000, "32">;
 601
 602 // ...with address register writeback:
 603 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 604   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 605           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 606           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr$offset",
 607           "$addr.addr = $wb", []>;
 608 class VST2QWB<bits<4> op7_4, string Dt>
 609   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 610           (ins addrmode6:$addr, am6offset:$offset,
 611            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 612           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 613           "$addr.addr = $wb", []>;
 614
 615 def VST2d8_UPD  : VST2DWB<0b1000, 0b0000, "8">;
 616 def VST2d16_UPD : VST2DWB<0b1000, 0b0100, "16">;
 617 def VST2d32_UPD : VST2DWB<0b1000, 0b1000, "32">;
 618
 619 def VST2q8_UPD  : VST2QWB<0b0000, "8">;
 620 def VST2q16_UPD : VST2QWB<0b0100, "16">;
 621 def VST2q32_UPD : VST2QWB<0b1000, "32">;
 622
 623 // ...with double-spaced registers (for disassembly only):
 624 def VST2b8      : VST2D<0b1001, 0b0000, "8">;
 625 def VST2b16     : VST2D<0b1001, 0b0100, "16">;
 626 def VST2b32     : VST2D<0b1001, 0b1000, "32">;
 627 def VST2b8_UPD  : VST2DWB<0b1001, 0b0000, "8">;
 628 def VST2b16_UPD : VST2DWB<0b1001, 0b0100, "16">;
 629 def VST2b32_UPD : VST2DWB<0b1001, 0b1000, "32">;
 630
 631 //   VST3     : Vector Store (multiple 3-element structures)
 632 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 633   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 634           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 635           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 636
 637 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
 638 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
 639 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
 640
 641 // ...with address register writeback:
 642 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 643   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 644           (ins addrmode6:$addr, am6offset:$offset,
 645            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 646           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 647           "$addr.addr = $wb", []>;
 648
 649 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
 650 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
 651 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
 652
 653 // ...with double-spaced registers (non-updating versions for disassembly only):
 654 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
 655 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
 656 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
 657 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 658 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
 659 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
 660
 661 // ...alternate versions to be allocated odd register numbers:
 662 def VST3q8odd_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 663 def VST3q16odd_UPD : VST3DWB<0b0101, 0b0100, "16">;
 664 def VST3q32odd_UPD : VST3DWB<0b0101, 0b1000, "32">;
 665
 666 //   VST4     : Vector Store (multiple 4-element structures)
 667 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 668   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 669           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 670           IIC_VST, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 671           "", []>;
 672
 673 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
 674 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
 675 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
 676
 677 // ...with address register writeback:
 678 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 679   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 680           (ins addrmode6:$addr, am6offset:$offset,
 681            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST,
 682            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 683           "$addr.addr = $wb", []>;
 684
 685 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
 686 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
 687 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
 688
 689 // ...with double-spaced registers (non-updating versions for disassembly only):
 690 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
 691 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
 692 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
 693 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 694 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
 695 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
 696
 697 // ...alternate versions to be allocated odd register numbers:
 698 def VST4q8odd_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 699 def VST4q16odd_UPD : VST4DWB<0b0001, 0b0100, "16">;
 700 def VST4q32odd_UPD : VST4DWB<0b0001, 0b1000, "32">;
 701
 702 //   VST1LN   : Vector Store (single element from one lane)
 703 //   FIXME: Not yet implemented.
 704
 705 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 706 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 707   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 708           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 709           IIC_VST, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 710           "", []>;
 711
 712 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8">;
 713 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16">;
 714 def VST2LNd32 : VST2LN<0b1001, {?,0,?,?}, "32">;
 715
 716 // ...with double-spaced registers:
 717 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16">;
 718 def VST2LNq32 : VST2LN<0b1001, {?,1,?,?}, "32">;
 719
 720 // ...alternate versions to be allocated odd register numbers:
 721 def VST2LNq16odd : VST2LN<0b0101, {?,?,1,?}, "16">;
 722 def VST2LNq32odd : VST2LN<0b1001, {?,1,?,?}, "32">;
 723
 724 // ...with address register writeback:
 725 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 726   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 727           (ins addrmode6:$addr, am6offset:$offset,
 728            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST, "vst2", Dt,
 729           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
 730           "$addr.addr = $wb", []>;
 731
 732 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8">;
 733 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16">;
 734 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,?,?}, "32">;
 735
 736 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16">;
 737 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,?,?}, "32">;
 738
 739 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 740 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 741   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 742           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 743            nohash_imm:$lane), IIC_VST, "vst3", Dt,
 744           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 745
 746 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8">;
 747 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16">;
 748 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32">;
 749
 750 // ...with double-spaced registers:
 751 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16">;
 752 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32">;
 753
 754 // ...alternate versions to be allocated odd register numbers:
 755 def VST3LNq16odd : VST3LN<0b0110, {?,?,1,0}, "16">;
 756 def VST3LNq32odd : VST3LN<0b1010, {?,1,0,0}, "32">;
 757
 758 // ...with address register writeback:
 759 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 760   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 761           (ins addrmode6:$addr, am6offset:$offset,
 762            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 763           IIC_VST, "vst3", Dt,
 764           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr$offset",
 765           "$addr.addr = $wb", []>;
 766
 767 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8">;
 768 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16">;
 769 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32">;
 770
 771 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16">;
 772 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32">;
 773
 774 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 775 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 776   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 777           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 778            nohash_imm:$lane), IIC_VST, "vst4", Dt,
 779           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
 780           "", []>;
 781
 782 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8">;
 783 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16">;
 784 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32">;
 785
 786 // ...with double-spaced registers:
 787 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16">;
 788 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32">;
 789
 790 // ...alternate versions to be allocated odd register numbers:
 791 def VST4LNq16odd : VST4LN<0b0111, {?,?,1,?}, "16">;
 792 def VST4LNq32odd : VST4LN<0b1011, {?,1,?,?}, "32">;
 793
 794 // ...with address register writeback:
 795 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 796   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 797           (ins addrmode6:$addr, am6offset:$offset,
 798            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 799           IIC_VST, "vst4", Dt,
 800   "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr$offset",
 801           "$addr.addr = $wb", []>;
 802
 803 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8">;
 804 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16">;
 805 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32">;
 806
 807 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16">;
 808 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32">;
 809
 810 } // mayStore = 1, hasExtraSrcRegAllocReq = 1
 811
 812
 813 //===----------------------------------------------------------------------===//
 814 // NEON pattern fragments
 815 //===----------------------------------------------------------------------===//
 816
 817 // Extract D sub-registers of Q registers.
 818 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 819 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 820   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 821 }]>;
 822 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 823   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 824 }]>;
 825 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 826   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 827 }]>;
 828 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 829   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 830 }]>;
 831 def DSubReg_f64_other_reg : SDNodeXForm<imm, [{
 832   return CurDAG->getTargetConstant(5 + (1 - N->getZExtValue()), MVT::i32);
 833 }]>;
 834
 835 // Extract S sub-registers of Q/D registers.
 836 // (arm_ssubreg_0 is 1; arm_ssubreg_1 is 2; etc.)
 837 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 838   return CurDAG->getTargetConstant(1 + N->getZExtValue(), MVT::i32);
 839 }]>;
 840
 841 // Translate lane numbers from Q registers to D subregs.
 842 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 843   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 844 }]>;
 845 def SubReg_i16_lane : SDNodeXForm<imm, [{
 846   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 847 }]>;
 848 def SubReg_i32_lane : SDNodeXForm<imm, [{
 849   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 850 }]>;
 851
 852 //===----------------------------------------------------------------------===//
 853 // Instruction Classes
 854 //===----------------------------------------------------------------------===//
 855
 856 // Basic 2-register operations: single-, double- and quad-register.
 857 // This is used for NVCVTFrm form.
 858 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 859            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 860            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 861   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 862         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 863         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
 864 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 865            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 866            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 867   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 868         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
 869         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 870 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 871            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 872            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 873   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 874         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
 875         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 876
 877 // Basic 2-register intrinsics, both double- and quad-register.
 878 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 879               bits<2> op17_16, bits<5> op11_7, bit op4,
 880               InstrItinClass itin, string OpcodeStr, string Dt,
 881               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 882   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 883         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 884         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 885 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 886               bits<2> op17_16, bits<5> op11_7, bit op4,
 887               InstrItinClass itin, string OpcodeStr, string Dt,
 888               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 889   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 890         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 891         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 892
 893 // Narrow 2-register intrinsics.
 894 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 895               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 896               InstrItinClass itin, string OpcodeStr, string Dt,
 897               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 898   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 899         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 900         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 901
 902 // Long 2-register intrinsics (currently only used for VMOVL).
 903 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 904               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 905               InstrItinClass itin, string OpcodeStr, string Dt,
 906               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 907   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
 908         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 909         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 910
 911 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 912 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
 913   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 914         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 915         OpcodeStr, Dt, "$dst1, $dst2",
 916         "$src1 = $dst1, $src2 = $dst2", []>;
 917 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 918                   InstrItinClass itin, string OpcodeStr, string Dt>
 919   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 920         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
 921         "$src1 = $dst1, $src2 = $dst2", []>;
 922
 923 // Basic 3-register operations: single-, double- and quad-register.
 924 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 925            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
 926            SDNode OpNode, bit Commutable>
 927   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 928         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
 929         OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
 930   let isCommutable = Commutable;
 931 }
 932
 933 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 934            InstrItinClass itin, string OpcodeStr, string Dt,
 935            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 936   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 937         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 938         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 939         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 940   let isCommutable = Commutable;
 941 }
 942 // Same as N3VD but no data type.
 943 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 944            InstrItinClass itin, string OpcodeStr,
 945            ValueType ResTy, ValueType OpTy,
 946            SDNode OpNode, bit Commutable>
 947   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
 948          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 949          OpcodeStr, "$dst, $src1, $src2", "",
 950          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
 951   let isCommutable = Commutable;
 952 }
 953 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
 954              InstrItinClass itin, string OpcodeStr, string Dt,
 955              ValueType Ty, SDNode ShOp>
 956   : N3V<0, 1, op21_20, op11_8, 1, 0,
 957         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 958         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 959         [(set (Ty DPR:$dst),
 960               (Ty (ShOp (Ty DPR:$src1),
 961                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2), imm:$lane)))))]>{
 962   let isCommutable = 0;
 963 }
 964 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
 965                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
 966   : N3V<0, 1, op21_20, op11_8, 1, 0,
 967         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 968         IIC_VMULi16D, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 969         [(set (Ty DPR:$dst),
 970               (Ty (ShOp (Ty DPR:$src1),
 971                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
 972   let isCommutable = 0;
 973 }
 974
 975 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 976            InstrItinClass itin, string OpcodeStr, string Dt,
 977            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 978   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 979         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 980         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 981         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 982   let isCommutable = Commutable;
 983 }
 984 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 985            InstrItinClass itin, string OpcodeStr,
 986            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 987   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
 988          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 989          OpcodeStr, "$dst, $src1, $src2", "",
 990          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
 991   let isCommutable = Commutable;
 992 }
 993 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
 994              InstrItinClass itin, string OpcodeStr, string Dt,
 995              ValueType ResTy, ValueType OpTy, SDNode ShOp>
 996   : N3V<1, 1, op21_20, op11_8, 1, 0,
 997         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 998         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 999         [(set (ResTy QPR:$dst),
1000               (ResTy (ShOp (ResTy QPR:$src1),
1001                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1002                                                 imm:$lane)))))]> {
1003   let isCommutable = 0;
1004 }
1005 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1006                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1007   : N3V<1, 1, op21_20, op11_8, 1, 0,
1008         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1009         IIC_VMULi16Q, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1010         [(set (ResTy QPR:$dst),
1011               (ResTy (ShOp (ResTy QPR:$src1),
1012                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1013                                                 imm:$lane)))))]> {
1014   let isCommutable = 0;
1015 }
1016
1017 // Basic 3-register intrinsics, both double- and quad-register.
1018 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1019               InstrItinClass itin, string OpcodeStr, string Dt,
1020               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1021   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1022         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
1023         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1024         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1025   let isCommutable = Commutable;
1026 }
1027 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1028                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1029   : N3V<0, 1, op21_20, op11_8, 1, 0,
1030         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1031         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1032         [(set (Ty DPR:$dst),
1033               (Ty (IntOp (Ty DPR:$src1),
1034                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1035                                            imm:$lane)))))]> {
1036   let isCommutable = 0;
1037 }
1038 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1039                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1040   : N3V<0, 1, op21_20, op11_8, 1, 0,
1041         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1042         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1043         [(set (Ty DPR:$dst),
1044               (Ty (IntOp (Ty DPR:$src1),
1045                          (Ty (NEONvduplane (Ty DPR_8:$src2),
1046                                            imm:$lane)))))]> {
1047   let isCommutable = 0;
1048 }
1049
1050 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1051               InstrItinClass itin, string OpcodeStr, string Dt,
1052               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1053   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1054         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
1055         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1056         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1057   let isCommutable = Commutable;
1058 }
1059 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1060                 string OpcodeStr, string Dt,
1061                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1062   : N3V<1, 1, op21_20, op11_8, 1, 0,
1063         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1064         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1065         [(set (ResTy QPR:$dst),
1066               (ResTy (IntOp (ResTy QPR:$src1),
1067                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1068                                                  imm:$lane)))))]> {
1069   let isCommutable = 0;
1070 }
1071 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1072                   string OpcodeStr, string Dt,
1073                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1074   : N3V<1, 1, op21_20, op11_8, 1, 0,
1075         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1076         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1077         [(set (ResTy QPR:$dst),
1078               (ResTy (IntOp (ResTy QPR:$src1),
1079                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1080                                                  imm:$lane)))))]> {
1081   let isCommutable = 0;
1082 }
1083
1084 // Multiply-Add/Sub operations: single-, double- and quad-register.
1085 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1086                 InstrItinClass itin, string OpcodeStr, string Dt,
1087                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1088   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1089         (outs DPR_VFP2:$dst),
1090         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), itin,
1091         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1092
1093 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1094                 InstrItinClass itin, string OpcodeStr, string Dt,
1095                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1096   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1097         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
1098         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1099         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1100                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
1101 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1102                   string OpcodeStr, string Dt,
1103                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1104   : N3V<0, 1, op21_20, op11_8, 1, 0,
1105         (outs DPR:$dst),
1106         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
1107         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1108         [(set (Ty DPR:$dst),
1109               (Ty (ShOp (Ty DPR:$src1),
1110                         (Ty (MulOp DPR:$src2,
1111                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1112                                                      imm:$lane)))))))]>;
1113 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1114                     string OpcodeStr, string Dt,
1115                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1116   : N3V<0, 1, op21_20, op11_8, 1, 0,
1117         (outs DPR:$dst),
1118         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
1119         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1120         [(set (Ty DPR:$dst),
1121               (Ty (ShOp (Ty DPR:$src1),
1122                         (Ty (MulOp DPR:$src2,
1123                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
1124                                                      imm:$lane)))))))]>;
1125
1126 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1127                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1128                 SDNode MulOp, SDNode OpNode>
1129   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1130         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
1131         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1132         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1133                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
1134 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1135                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1136                   SDNode MulOp, SDNode ShOp>
1137   : N3V<1, 1, op21_20, op11_8, 1, 0,
1138         (outs QPR:$dst),
1139         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
1140         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1141         [(set (ResTy QPR:$dst),
1142               (ResTy (ShOp (ResTy QPR:$src1),
1143                            (ResTy (MulOp QPR:$src2,
1144                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1145                                                         imm:$lane)))))))]>;
1146 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1147                     string OpcodeStr, string Dt,
1148                     ValueType ResTy, ValueType OpTy,
1149                     SDNode MulOp, SDNode ShOp>
1150   : N3V<1, 1, op21_20, op11_8, 1, 0,
1151         (outs QPR:$dst),
1152         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
1153         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1154         [(set (ResTy QPR:$dst),
1155               (ResTy (ShOp (ResTy QPR:$src1),
1156                            (ResTy (MulOp QPR:$src2,
1157                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1158                                                         imm:$lane)))))))]>;
1159
1160 // Neon 3-argument intrinsics, both double- and quad-register.
1161 // The destination register is also used as the first source operand register.
1162 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1163                InstrItinClass itin, string OpcodeStr, string Dt,
1164                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1165   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1166         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
1167         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1168         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1169                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1170 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1171                InstrItinClass itin, string OpcodeStr, string Dt,
1172                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1173   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1174         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
1175         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1176         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1177                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1178
1179 // Neon Long 3-argument intrinsic.  The destination register is
1180 // a quad-register and is also used as the first source operand register.
1181 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1182                InstrItinClass itin, string OpcodeStr, string Dt,
1183                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1184   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1185         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), itin,
1186         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1187         [(set QPR:$dst,
1188           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
1189 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1190                  string OpcodeStr, string Dt,
1191                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1192   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1193         (outs QPR:$dst),
1194         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
1195         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1196         [(set (ResTy QPR:$dst),
1197               (ResTy (IntOp (ResTy QPR:$src1),
1198                             (OpTy DPR:$src2),
1199                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1200                                                 imm:$lane)))))]>;
1201 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1202                    InstrItinClass itin, string OpcodeStr, string Dt,
1203                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1204   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1205         (outs QPR:$dst),
1206         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
1207         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1208         [(set (ResTy QPR:$dst),
1209               (ResTy (IntOp (ResTy QPR:$src1),
1210                             (OpTy DPR:$src2),
1211                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1212                                                 imm:$lane)))))]>;
1213
1214 // Narrowing 3-register intrinsics.
1215 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1216               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1217               Intrinsic IntOp, bit Commutable>
1218   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1219         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VBINi4D,
1220         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1221         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1222   let isCommutable = Commutable;
1223 }
1224
1225 // Long 3-register intrinsics.
1226 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1227               InstrItinClass itin, string OpcodeStr, string Dt,
1228               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1229   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1230         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
1231         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1232         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1233   let isCommutable = Commutable;
1234 }
1235 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1236                 string OpcodeStr, string Dt,
1237                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1238   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1239         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1240         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1241         [(set (ResTy QPR:$dst),
1242               (ResTy (IntOp (OpTy DPR:$src1),
1243                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1244                                                 imm:$lane)))))]>;
1245 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1246                   InstrItinClass itin, string OpcodeStr, string Dt,
1247                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1248   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1249         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1250         itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1251         [(set (ResTy QPR:$dst),
1252               (ResTy (IntOp (OpTy DPR:$src1),
1253                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1254                                                 imm:$lane)))))]>;
1255
1256 // Wide 3-register intrinsics.
1257 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1258               string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1259               Intrinsic IntOp, bit Commutable>
1260   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1261         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), IIC_VSUBiD,
1262         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1263         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
1264   let isCommutable = Commutable;
1265 }
1266
1267 // Pairwise long 2-register intrinsics, both double- and quad-register.
1268 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1269                 bits<2> op17_16, bits<5> op11_7, bit op4,
1270                 string OpcodeStr, string Dt,
1271                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1272   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1273         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1274         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1275 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1276                 bits<2> op17_16, bits<5> op11_7, bit op4,
1277                 string OpcodeStr, string Dt,
1278                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1279   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1280         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1281         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1282
1283 // Pairwise long 2-register accumulate intrinsics,
1284 // both double- and quad-register.
1285 // The destination register is also used as the first source operand register.
1286 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1287                  bits<2> op17_16, bits<5> op11_7, bit op4,
1288                  string OpcodeStr, string Dt,
1289                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1290   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1291         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1292         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1293         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1294 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1295                  bits<2> op17_16, bits<5> op11_7, bit op4,
1296                  string OpcodeStr, string Dt,
1297                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1298   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1299         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1300         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1301         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1302
1303 // Shift by immediate,
1304 // both double- and quad-register.
1305 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1306              InstrItinClass itin, string OpcodeStr, string Dt,
1307              ValueType Ty, SDNode OpNode>
1308   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1309            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), itin,
1310            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1311            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1312 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1313              InstrItinClass itin, string OpcodeStr, string Dt,
1314              ValueType Ty, SDNode OpNode>
1315   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1316            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
1317            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1318            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1319
1320 // Long shift by immediate.
1321 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1322              string OpcodeStr, string Dt,
1323              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1324   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1325            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VSHLiD,
1326            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1327            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1328                                           (i32 imm:$SIMM))))]>;
1329
1330 // Narrow shift by immediate.
1331 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1332              InstrItinClass itin, string OpcodeStr, string Dt,
1333              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1334   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1335            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
1336            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1337            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1338                                           (i32 imm:$SIMM))))]>;
1339
1340 // Shift right by immediate and accumulate,
1341 // both double- and quad-register.
1342 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1343                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1344   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1345            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), IIC_VPALiD,
1346            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1347            [(set DPR:$dst, (Ty (add DPR:$src1,
1348                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1349 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1350                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1351   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1352            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), IIC_VPALiD,
1353            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1354            [(set QPR:$dst, (Ty (add QPR:$src1,
1355                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1356
1357 // Shift by immediate and insert,
1358 // both double- and quad-register.
1359 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1360                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1361   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1362            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), IIC_VSHLiD,
1363            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1364            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1365 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1366                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1367   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1368            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), IIC_VSHLiQ,
1369            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1370            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1371
1372 // Convert, with fractional bits immediate,
1373 // both double- and quad-register.
1374 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1375               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1376               Intrinsic IntOp>
1377   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1378            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VUNAD,
1379            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1380            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1381 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1382               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1383               Intrinsic IntOp>
1384   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1385            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), IIC_VUNAQ,
1386            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1387            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1388
1389 //===----------------------------------------------------------------------===//
1390 // Multiclasses
1391 //===----------------------------------------------------------------------===//
1392
1393 // Abbreviations used in multiclass suffixes:
1394 //   Q = quarter int (8 bit) elements
1395 //   H = half int (16 bit) elements
1396 //   S = single int (32 bit) elements
1397 //   D = double int (64 bit) elements
1398
1399 // Neon 2-register vector operations -- for disassembly only.
1400
1401 // First with only element sizes of 8, 16 and 32 bits:
1402 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1403                        bits<5> op11_7, bit op4, string opc, string Dt,
1404                        string asm> {
1405   // 64-bit vector types.
1406   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1407                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1408                   opc, !strconcat(Dt, "8"), asm, "", []>;
1409   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1410                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1411                   opc, !strconcat(Dt, "16"), asm, "", []>;
1412   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1413                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1414                   opc, !strconcat(Dt, "32"), asm, "", []>;
1415   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1416                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1417                   opc, "f32", asm, "", []> {
1418     let Inst{10} = 1; // overwrite F = 1
1419   }
1420
1421   // 128-bit vector types.
1422   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1423                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1424                   opc, !strconcat(Dt, "8"), asm, "", []>;
1425   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1426                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1427                   opc, !strconcat(Dt, "16"), asm, "", []>;
1428   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1429                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1430                   opc, !strconcat(Dt, "32"), asm, "", []>;
1431   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1432                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1433                   opc, "f32", asm, "", []> {
1434     let Inst{10} = 1; // overwrite F = 1
1435   }
1436 }
1437
1438 // Neon 3-register vector operations.
1439
1440 // First with only element sizes of 8, 16 and 32 bits:
1441 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1442                    InstrItinClass itinD16, InstrItinClass itinD32,
1443                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1444                    string OpcodeStr, string Dt,
1445                    SDNode OpNode, bit Commutable = 0> {
1446   // 64-bit vector types.
1447   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1448                    OpcodeStr, !strconcat(Dt, "8"),
1449                    v8i8, v8i8, OpNode, Commutable>;
1450   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1451                    OpcodeStr, !strconcat(Dt, "16"),
1452                    v4i16, v4i16, OpNode, Commutable>;
1453   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1454                    OpcodeStr, !strconcat(Dt, "32"),
1455                    v2i32, v2i32, OpNode, Commutable>;
1456
1457   // 128-bit vector types.
1458   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1459                    OpcodeStr, !strconcat(Dt, "8"),
1460                    v16i8, v16i8, OpNode, Commutable>;
1461   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1462                    OpcodeStr, !strconcat(Dt, "16"),
1463                    v8i16, v8i16, OpNode, Commutable>;
1464   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1465                    OpcodeStr, !strconcat(Dt, "32"),
1466                    v4i32, v4i32, OpNode, Commutable>;
1467 }
1468
1469 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1470   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1471                        v4i16, ShOp>;
1472   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1473                      v2i32, ShOp>;
1474   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1475                        v8i16, v4i16, ShOp>;
1476   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1477                      v4i32, v2i32, ShOp>;
1478 }
1479
1480 // ....then also with element size 64 bits:
1481 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1482                     InstrItinClass itinD, InstrItinClass itinQ,
1483                     string OpcodeStr, string Dt,
1484                     SDNode OpNode, bit Commutable = 0>
1485   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1486             OpcodeStr, Dt, OpNode, Commutable> {
1487   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1488                    OpcodeStr, !strconcat(Dt, "64"),
1489                    v1i64, v1i64, OpNode, Commutable>;
1490   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1491                    OpcodeStr, !strconcat(Dt, "64"),
1492                    v2i64, v2i64, OpNode, Commutable>;
1493 }
1494
1495
1496 // Neon Narrowing 2-register vector intrinsics,
1497 //   source operand element sizes of 16, 32 and 64 bits:
1498 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1499                        bits<5> op11_7, bit op6, bit op4,
1500                        InstrItinClass itin, string OpcodeStr, string Dt,
1501                        Intrinsic IntOp> {
1502   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1503                       itin, OpcodeStr, !strconcat(Dt, "16"),
1504                       v8i8, v8i16, IntOp>;
1505   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1506                       itin, OpcodeStr, !strconcat(Dt, "32"),
1507                       v4i16, v4i32, IntOp>;
1508   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1509                       itin, OpcodeStr, !strconcat(Dt, "64"),
1510                       v2i32, v2i64, IntOp>;
1511 }
1512
1513
1514 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1515 //   source operand element sizes of 16, 32 and 64 bits:
1516 multiclass N2VLInt_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1517                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1518   def v8i16 : N2VLInt<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1519                       OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1520   def v4i32 : N2VLInt<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1521                       OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1522   def v2i64 : N2VLInt<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1523                       OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1524 }
1525
1526
1527 // Neon 3-register vector intrinsics.
1528
1529 // First with only element sizes of 16 and 32 bits:
1530 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1531                      InstrItinClass itinD16, InstrItinClass itinD32,
1532                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1533                      string OpcodeStr, string Dt,
1534                      Intrinsic IntOp, bit Commutable = 0> {
1535   // 64-bit vector types.
1536   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, itinD16,
1537                       OpcodeStr, !strconcat(Dt, "16"),
1538                       v4i16, v4i16, IntOp, Commutable>;
1539   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, itinD32,
1540                       OpcodeStr, !strconcat(Dt, "32"),
1541                       v2i32, v2i32, IntOp, Commutable>;
1542
1543   // 128-bit vector types.
1544   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, itinQ16,
1545                       OpcodeStr, !strconcat(Dt, "16"),
1546                       v8i16, v8i16, IntOp, Commutable>;
1547   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, itinQ32,
1548                       OpcodeStr, !strconcat(Dt, "32"),
1549                       v4i32, v4i32, IntOp, Commutable>;
1550 }
1551
1552 multiclass N3VIntSL_HS<bits<4> op11_8,
1553                        InstrItinClass itinD16, InstrItinClass itinD32,
1554                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1555                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1556   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1557                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1558   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1559                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1560   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1561                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1562   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1563                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1564 }
1565
1566 // ....then also with element size of 8 bits:
1567 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1568                       InstrItinClass itinD16, InstrItinClass itinD32,
1569                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1570                       string OpcodeStr, string Dt,
1571                       Intrinsic IntOp, bit Commutable = 0>
1572   : N3VInt_HS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1573               OpcodeStr, Dt, IntOp, Commutable> {
1574   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, itinD16,
1575                       OpcodeStr, !strconcat(Dt, "8"),
1576                       v8i8, v8i8, IntOp, Commutable>;
1577   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, itinQ16,
1578                       OpcodeStr, !strconcat(Dt, "8"),
1579                       v16i8, v16i8, IntOp, Commutable>;
1580 }
1581
1582 // ....then also with element size of 64 bits:
1583 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1584                        InstrItinClass itinD16, InstrItinClass itinD32,
1585                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1586                        string OpcodeStr, string Dt,
1587                        Intrinsic IntOp, bit Commutable = 0>
1588   : N3VInt_QHS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1589                OpcodeStr, Dt, IntOp, Commutable> {
1590   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, itinD32,
1591                       OpcodeStr, !strconcat(Dt, "64"),
1592                       v1i64, v1i64, IntOp, Commutable>;
1593   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, itinQ32,
1594                       OpcodeStr, !strconcat(Dt, "64"),
1595                       v2i64, v2i64, IntOp, Commutable>;
1596 }
1597
1598
1599 // Neon Narrowing 3-register vector intrinsics,
1600 //   source operand element sizes of 16, 32 and 64 bits:
1601 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1602                        string OpcodeStr, string Dt,
1603                        Intrinsic IntOp, bit Commutable = 0> {
1604   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
1605                       OpcodeStr, !strconcat(Dt, "16"),
1606                       v8i8, v8i16, IntOp, Commutable>;
1607   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
1608                       OpcodeStr, !strconcat(Dt, "32"),
1609                       v4i16, v4i32, IntOp, Commutable>;
1610   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
1611                       OpcodeStr, !strconcat(Dt, "64"),
1612                       v2i32, v2i64, IntOp, Commutable>;
1613 }
1614
1615
1616 // Neon Long 3-register vector intrinsics.
1617
1618 // First with only element sizes of 16 and 32 bits:
1619 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1620                       InstrItinClass itin, string OpcodeStr, string Dt,
1621                       Intrinsic IntOp, bit Commutable = 0> {
1622   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin,
1623                       OpcodeStr, !strconcat(Dt, "16"),
1624                       v4i32, v4i16, IntOp, Commutable>;
1625   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin,
1626                       OpcodeStr, !strconcat(Dt, "32"),
1627                       v2i64, v2i32, IntOp, Commutable>;
1628 }
1629
1630 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1631                         InstrItinClass itin, string OpcodeStr, string Dt,
1632                         Intrinsic IntOp> {
1633   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1634                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1635   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1636                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1637 }
1638
1639 // ....then also with element size of 8 bits:
1640 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1641                        InstrItinClass itin, string OpcodeStr, string Dt,
1642                        Intrinsic IntOp, bit Commutable = 0>
1643   : N3VLInt_HS<op24, op23, op11_8, op4, itin, OpcodeStr, Dt,
1644                IntOp, Commutable> {
1645   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin,
1646                       OpcodeStr, !strconcat(Dt, "8"),
1647                       v8i16, v8i8, IntOp, Commutable>;
1648 }
1649
1650
1651 // Neon Wide 3-register vector intrinsics,
1652 //   source operand element sizes of 8, 16 and 32 bits:
1653 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1654                        string OpcodeStr, string Dt,
1655                        Intrinsic IntOp, bit Commutable = 0> {
1656   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4,
1657                       OpcodeStr, !strconcat(Dt, "8"),
1658                       v8i16, v8i8, IntOp, Commutable>;
1659   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4,
1660                       OpcodeStr, !strconcat(Dt, "16"),
1661                       v4i32, v4i16, IntOp, Commutable>;
1662   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4,
1663                       OpcodeStr, !strconcat(Dt, "32"),
1664                       v2i64, v2i32, IntOp, Commutable>;
1665 }
1666
1667
1668 // Neon Multiply-Op vector operations,
1669 //   element sizes of 8, 16 and 32 bits:
1670 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1671                         InstrItinClass itinD16, InstrItinClass itinD32,
1672                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1673                         string OpcodeStr, string Dt, SDNode OpNode> {
1674   // 64-bit vector types.
1675   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1676                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
1677   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1678                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
1679   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1680                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
1681
1682   // 128-bit vector types.
1683   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1684                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
1685   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1686                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
1687   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1688                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
1689 }
1690
1691 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1692                          InstrItinClass itinD16, InstrItinClass itinD32,
1693                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1694                          string OpcodeStr, string Dt, SDNode ShOp> {
1695   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1696                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
1697   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1698                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
1699   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1700                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
1701                             mul, ShOp>;
1702   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1703                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
1704                           mul, ShOp>;
1705 }
1706
1707 // Neon 3-argument intrinsics,
1708 //   element sizes of 8, 16 and 32 bits:
1709 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1710                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1711   // 64-bit vector types.
1712   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1713                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1714   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1715                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
1716   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32D,
1717                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
1718
1719   // 128-bit vector types.
1720   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16Q,
1721                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
1722   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16Q,
1723                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
1724   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32Q,
1725                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
1726 }
1727
1728
1729 // Neon Long 3-argument intrinsics.
1730
1731 // First with only element sizes of 16 and 32 bits:
1732 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1733                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1734   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1735                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1736   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi16D,
1737                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1738 }
1739
1740 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1741                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1742   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1743                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
1744   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1745                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1746 }
1747
1748 // ....then also with element size of 8 bits:
1749 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1750                         string OpcodeStr, string Dt, Intrinsic IntOp>
1751   : N3VLInt3_HS<op24, op23, op11_8, op4, OpcodeStr, Dt, IntOp> {
1752   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1753                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1754 }
1755
1756
1757 // Neon 2-register vector intrinsics,
1758 //   element sizes of 8, 16 and 32 bits:
1759 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1760                       bits<5> op11_7, bit op4,
1761                       InstrItinClass itinD, InstrItinClass itinQ,
1762                       string OpcodeStr, string Dt, Intrinsic IntOp> {
1763   // 64-bit vector types.
1764   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1765                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1766   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1767                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
1768   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1769                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
1770
1771   // 128-bit vector types.
1772   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1773                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
1774   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1775                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
1776   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1777                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
1778 }
1779
1780
1781 // Neon Pairwise long 2-register intrinsics,
1782 //   element sizes of 8, 16 and 32 bits:
1783 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1784                         bits<5> op11_7, bit op4,
1785                         string OpcodeStr, string Dt, Intrinsic IntOp> {
1786   // 64-bit vector types.
1787   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1788                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1789   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1790                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1791   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1792                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1793
1794   // 128-bit vector types.
1795   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1796                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1797   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1798                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1799   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1800                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1801 }
1802
1803
1804 // Neon Pairwise long 2-register accumulate intrinsics,
1805 //   element sizes of 8, 16 and 32 bits:
1806 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1807                          bits<5> op11_7, bit op4,
1808                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1809   // 64-bit vector types.
1810   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1811                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1812   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1813                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1814   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1815                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1816
1817   // 128-bit vector types.
1818   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1819                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1820   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1821                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1822   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1823                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1824 }
1825
1826
1827 // Neon 2-register vector shift by immediate,
1828 //   element sizes of 8, 16, 32 and 64 bits:
1829 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1830                       InstrItinClass itin, string OpcodeStr, string Dt,
1831                       SDNode OpNode> {
1832   // 64-bit vector types.
1833   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1834                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
1835     let Inst{21-19} = 0b001; // imm6 = 001xxx
1836   }
1837   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1838                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
1839     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1840   }
1841   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, itin,
1842                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
1843     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1844   }
1845   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, itin,
1846                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
1847                              // imm6 = xxxxxx
1848
1849   // 128-bit vector types.
1850   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1851                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
1852     let Inst{21-19} = 0b001; // imm6 = 001xxx
1853   }
1854   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1855                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
1856     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1857   }
1858   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, itin,
1859                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
1860     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1861   }
1862   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, itin,
1863                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
1864                              // imm6 = xxxxxx
1865 }
1866
1867
1868 // Neon Shift-Accumulate vector operations,
1869 //   element sizes of 8, 16, 32 and 64 bits:
1870 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1871                          string OpcodeStr, string Dt, SDNode ShOp> {
1872   // 64-bit vector types.
1873   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
1874                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
1875     let Inst{21-19} = 0b001; // imm6 = 001xxx
1876   }
1877   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1878                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
1879     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1880   }
1881   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1882                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
1883     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1884   }
1885   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
1886                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
1887                              // imm6 = xxxxxx
1888
1889   // 128-bit vector types.
1890   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1891                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
1892     let Inst{21-19} = 0b001; // imm6 = 001xxx
1893   }
1894   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1895                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
1896     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1897   }
1898   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1899                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
1900     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1901   }
1902   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
1903                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
1904                              // imm6 = xxxxxx
1905 }
1906
1907
1908 // Neon Shift-Insert vector operations,
1909 //   element sizes of 8, 16, 32 and 64 bits:
1910 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1911                          string OpcodeStr, SDNode ShOp> {
1912   // 64-bit vector types.
1913   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
1914                         OpcodeStr, "8", v8i8, ShOp> {
1915     let Inst{21-19} = 0b001; // imm6 = 001xxx
1916   }
1917   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
1918                         OpcodeStr, "16", v4i16, ShOp> {
1919     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1920   }
1921   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
1922                         OpcodeStr, "32", v2i32, ShOp> {
1923     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1924   }
1925   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
1926                         OpcodeStr, "64", v1i64, ShOp>;
1927                              // imm6 = xxxxxx
1928
1929   // 128-bit vector types.
1930   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
1931                         OpcodeStr, "8", v16i8, ShOp> {
1932     let Inst{21-19} = 0b001; // imm6 = 001xxx
1933   }
1934   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
1935                         OpcodeStr, "16", v8i16, ShOp> {
1936     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1937   }
1938   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
1939                         OpcodeStr, "32", v4i32, ShOp> {
1940     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1941   }
1942   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
1943                         OpcodeStr, "64", v2i64, ShOp>;
1944                              // imm6 = xxxxxx
1945 }
1946
1947 // Neon Shift Long operations,
1948 //   element sizes of 8, 16, 32 bits:
1949 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1950                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
1951   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1952                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
1953     let Inst{21-19} = 0b001; // imm6 = 001xxx
1954   }
1955   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1956                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
1957     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1958   }
1959   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1960                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
1961     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1962   }
1963 }
1964
1965 // Neon Shift Narrow operations,
1966 //   element sizes of 16, 32, 64 bits:
1967 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1968                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
1969                       SDNode OpNode> {
1970   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1971                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
1972     let Inst{21-19} = 0b001; // imm6 = 001xxx
1973   }
1974   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1975                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
1976     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1977   }
1978   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1979                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
1980     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1981   }
1982 }
1983
1984 //===----------------------------------------------------------------------===//
1985 // Instruction Definitions.
1986 //===----------------------------------------------------------------------===//
1987
1988 // Vector Add Operations.
1989
1990 //   VADD     : Vector Add (integer and floating-point)
1991 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
1992                          add, 1>;
1993 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
1994                      v2f32, v2f32, fadd, 1>;
1995 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
1996                      v4f32, v4f32, fadd, 1>;
1997 //   VADDL    : Vector Add Long (Q = D + D)
1998 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, "vaddl", "s",
1999                             int_arm_neon_vaddls, 1>;
2000 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, "vaddl", "u",
2001                             int_arm_neon_vaddlu, 1>;
2002 //   VADDW    : Vector Add Wide (Q = Q + D)
2003 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw", "s", int_arm_neon_vaddws, 0>;
2004 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw", "u", int_arm_neon_vaddwu, 0>;
2005 //   VHADD    : Vector Halving Add
2006 defm VHADDs   : N3VInt_QHS<0,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2007                            IIC_VBINi4Q, "vhadd", "s", int_arm_neon_vhadds, 1>;
2008 defm VHADDu   : N3VInt_QHS<1,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2009                            IIC_VBINi4Q, "vhadd", "u", int_arm_neon_vhaddu, 1>;
2010 //   VRHADD   : Vector Rounding Halving Add
2011 defm VRHADDs  : N3VInt_QHS<0,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2012                            IIC_VBINi4Q, "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2013 defm VRHADDu  : N3VInt_QHS<1,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2014                            IIC_VBINi4Q, "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2015 //   VQADD    : Vector Saturating Add
2016 defm VQADDs   : N3VInt_QHSD<0,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2017                             IIC_VBINi4Q, "vqadd", "s", int_arm_neon_vqadds, 1>;
2018 defm VQADDu   : N3VInt_QHSD<1,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2019                             IIC_VBINi4Q, "vqadd", "u", int_arm_neon_vqaddu, 1>;
2020 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2021 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2022                             int_arm_neon_vaddhn, 1>;
2023 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2024 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2025                             int_arm_neon_vraddhn, 1>;
2026
2027 // Vector Multiply Operations.
2028
2029 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2030 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2031                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2032 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16D, "vmul", "p8",
2033                         v8i8, v8i8, int_arm_neon_vmulp, 1>;
2034 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16Q, "vmul", "p8",
2035                         v16i8, v16i8, int_arm_neon_vmulp, 1>;
2036 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
2037                      v2f32, v2f32, fmul, 1>;
2038 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
2039                      v4f32, v4f32, fmul, 1>;
2040 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2041 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2042 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2043                        v2f32, fmul>;
2044
2045 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2046                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2047           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2048                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2049                                       (DSubReg_i16_reg imm:$lane))),
2050                               (SubReg_i16_lane imm:$lane)))>;
2051 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2052                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2053           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2054                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2055                                       (DSubReg_i32_reg imm:$lane))),
2056                               (SubReg_i32_lane imm:$lane)))>;
2057 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2058                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2059           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2060                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2061                                    (DSubReg_i32_reg imm:$lane))),
2062                            (SubReg_i32_lane imm:$lane)))>;
2063
2064 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2065 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
2066                           IIC_VMULi16Q, IIC_VMULi32Q,
2067                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2068 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2069                             IIC_VMULi16Q, IIC_VMULi32Q,
2070                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2071 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2072                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2073                                                             imm:$lane)))),
2074           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2075                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2076                                          (DSubReg_i16_reg imm:$lane))),
2077                                  (SubReg_i16_lane imm:$lane)))>;
2078 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2079                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2080                                                             imm:$lane)))),
2081           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2082                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2083                                          (DSubReg_i32_reg imm:$lane))),
2084                                  (SubReg_i32_lane imm:$lane)))>;
2085
2086 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2087 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
2088                             IIC_VMULi16Q, IIC_VMULi32Q,
2089                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2090 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2091                               IIC_VMULi16Q, IIC_VMULi32Q,
2092                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2093 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2094                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2095                                                              imm:$lane)))),
2096           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2097                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2098                                           (DSubReg_i16_reg imm:$lane))),
2099                                   (SubReg_i16_lane imm:$lane)))>;
2100 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2101                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2102                                                              imm:$lane)))),
2103           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2104                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2105                                           (DSubReg_i32_reg imm:$lane))),
2106                                   (SubReg_i32_lane imm:$lane)))>;
2107
2108 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2109 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, "vmull", "s",
2110                             int_arm_neon_vmulls, 1>;
2111 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, "vmull", "u",
2112                             int_arm_neon_vmullu, 1>;
2113 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2114                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2115 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s",
2116                              int_arm_neon_vmulls>;
2117 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u",
2118                              int_arm_neon_vmullu>;
2119
2120 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2121 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, "vqdmull", "s",
2122                            int_arm_neon_vqdmull, 1>;
2123 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D, "vqdmull", "s",
2124                              int_arm_neon_vqdmull>;
2125
2126 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2127
2128 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2129 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2130                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2131 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2132                           v2f32, fmul, fadd>;
2133 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2134                           v4f32, fmul, fadd>;
2135 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2136                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2137 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2138                             v2f32, fmul, fadd>;
2139 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2140                             v4f32, v2f32, fmul, fadd>;
2141
2142 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2143                   (mul (v8i16 QPR:$src2),
2144                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2145           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2146                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2147                                       (DSubReg_i16_reg imm:$lane))),
2148                               (SubReg_i16_lane imm:$lane)))>;
2149
2150 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2151                   (mul (v4i32 QPR:$src2),
2152                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2153           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2154                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2155                                       (DSubReg_i32_reg imm:$lane))),
2156                               (SubReg_i32_lane imm:$lane)))>;
2157
2158 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2159                   (fmul (v4f32 QPR:$src2),
2160                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2161           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2162                            (v4f32 QPR:$src2),
2163                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2164                                    (DSubReg_i32_reg imm:$lane))),
2165                            (SubReg_i32_lane imm:$lane)))>;
2166
2167 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2168 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, "vmlal", "s", int_arm_neon_vmlals>;
2169 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, "vmlal", "u", int_arm_neon_vmlalu>;
2170
2171 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal", "s", int_arm_neon_vmlals>;
2172 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal", "u", int_arm_neon_vmlalu>;
2173
2174 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2175 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, "vqdmlal", "s",
2176                             int_arm_neon_vqdmlal>;
2177 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2178
2179 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2180 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2181                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2182 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2183                           v2f32, fmul, fsub>;
2184 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2185                           v4f32, fmul, fsub>;
2186 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2187                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2188 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2189                             v2f32, fmul, fsub>;
2190 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2191                             v4f32, v2f32, fmul, fsub>;
2192
2193 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2194                   (mul (v8i16 QPR:$src2),
2195                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2196           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2197                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2198                                       (DSubReg_i16_reg imm:$lane))),
2199                               (SubReg_i16_lane imm:$lane)))>;
2200
2201 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2202                   (mul (v4i32 QPR:$src2),
2203                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2204           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2205                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2206                                       (DSubReg_i32_reg imm:$lane))),
2207                               (SubReg_i32_lane imm:$lane)))>;
2208
2209 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2210                   (fmul (v4f32 QPR:$src2),
2211                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2212           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2213                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2214                                    (DSubReg_i32_reg imm:$lane))),
2215                            (SubReg_i32_lane imm:$lane)))>;
2216
2217 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2218 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, "vmlsl", "s", int_arm_neon_vmlsls>;
2219 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, "vmlsl", "u", int_arm_neon_vmlslu>;
2220
2221 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl", "s", int_arm_neon_vmlsls>;
2222 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl", "u", int_arm_neon_vmlslu>;
2223
2224 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
2225 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, "vqdmlsl", "s",
2226                             int_arm_neon_vqdmlsl>;
2227 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2228
2229 // Vector Subtract Operations.
2230
2231 //   VSUB     : Vector Subtract (integer and floating-point)
2232 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
2233                          "vsub", "i", sub, 0>;
2234 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
2235                      v2f32, v2f32, fsub, 0>;
2236 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
2237                      v4f32, v4f32, fsub, 0>;
2238 //   VSUBL    : Vector Subtract Long (Q = D - D)
2239 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, "vsubl", "s",
2240                             int_arm_neon_vsubls, 1>;
2241 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, "vsubl", "u",
2242                             int_arm_neon_vsublu, 1>;
2243 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
2244 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw", "s", int_arm_neon_vsubws, 0>;
2245 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw", "u", int_arm_neon_vsubwu, 0>;
2246 //   VHSUB    : Vector Halving Subtract
2247 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D,
2248                            IIC_VBINi4Q, IIC_VBINi4Q,
2249                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2250 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D,
2251                            IIC_VBINi4Q, IIC_VBINi4Q,
2252                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2253 //   VQSUB    : Vector Saturing Subtract
2254 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D,
2255                             IIC_VBINi4Q, IIC_VBINi4Q,
2256                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2257 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D,
2258                             IIC_VBINi4Q, IIC_VBINi4Q,
2259                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2260 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2261 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2262                             int_arm_neon_vsubhn, 0>;
2263 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2264 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2265                             int_arm_neon_vrsubhn, 0>;
2266
2267 // Vector Comparisons.
2268
2269 //   VCEQ     : Vector Compare Equal
2270 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2271                         IIC_VBINi4Q, "vceq", "i", NEONvceq, 1>;
2272 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2273                      NEONvceq, 1>;
2274 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2275                      NEONvceq, 1>;
2276 // For disassembly only.
2277 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2278                            "$dst, $src, #0">;
2279
2280 //   VCGE     : Vector Compare Greater Than or Equal
2281 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2282                         IIC_VBINi4Q, "vcge", "s", NEONvcge, 0>;
2283 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2284                         IIC_VBINi4Q, "vcge", "u", NEONvcgeu, 0>;
2285 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32",
2286                      v2i32, v2f32, NEONvcge, 0>;
2287 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2288                      NEONvcge, 0>;
2289 // For disassembly only.
2290 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2291                             "$dst, $src, #0">;
2292 // For disassembly only.
2293 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2294                             "$dst, $src, #0">;
2295
2296 //   VCGT     : Vector Compare Greater Than
2297 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2298                         IIC_VBINi4Q, "vcgt", "s", NEONvcgt, 0>;
2299 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2300                         IIC_VBINi4Q, "vcgt", "u", NEONvcgtu, 0>;
2301 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2302                      NEONvcgt, 0>;
2303 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2304                      NEONvcgt, 0>;
2305 // For disassembly only.
2306 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2307                             "$dst, $src, #0">;
2308 // For disassembly only.
2309 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2310                             "$dst, $src, #0">;
2311
2312 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2313 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, IIC_VBIND, "vacge", "f32",
2314                         v2i32, v2f32, int_arm_neon_vacged, 0>;
2315 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, IIC_VBINQ, "vacge", "f32",
2316                         v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2317 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2318 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, IIC_VBIND, "vacgt", "f32",
2319                         v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2320 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, IIC_VBINQ, "vacgt", "f32",
2321                         v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2322 //   VTST     : Vector Test Bits
2323 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2324                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2325
2326 // Vector Bitwise Operations.
2327
2328 //   VAND     : Vector Bitwise AND
2329 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2330                       v2i32, v2i32, and, 1>;
2331 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2332                       v4i32, v4i32, and, 1>;
2333
2334 //   VEOR     : Vector Bitwise Exclusive OR
2335 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2336                       v2i32, v2i32, xor, 1>;
2337 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2338                       v4i32, v4i32, xor, 1>;
2339
2340 //   VORR     : Vector Bitwise OR
2341 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
2342                       v2i32, v2i32, or, 1>;
2343 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
2344                       v4i32, v4i32, or, 1>;
2345
2346 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2347 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2348                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
2349                     "vbic", "$dst, $src1, $src2", "",
2350                     [(set DPR:$dst, (v2i32 (and DPR:$src1,
2351                                                 (vnot_conv DPR:$src2))))]>;
2352 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2353                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
2354                     "vbic", "$dst, $src1, $src2", "",
2355                     [(set QPR:$dst, (v4i32 (and QPR:$src1,
2356                                                 (vnot_conv QPR:$src2))))]>;
2357
2358 //   VORN     : Vector Bitwise OR NOT
2359 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2360                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
2361                     "vorn", "$dst, $src1, $src2", "",
2362                     [(set DPR:$dst, (v2i32 (or DPR:$src1,
2363                                                (vnot_conv DPR:$src2))))]>;
2364 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2365                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
2366                     "vorn", "$dst, $src1, $src2", "",
2367                     [(set QPR:$dst, (v4i32 (or QPR:$src1,
2368                                                (vnot_conv QPR:$src2))))]>;
2369
2370 //   VMVN     : Vector Bitwise NOT
2371 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2372                     (outs DPR:$dst), (ins DPR:$src), IIC_VSHLiD,
2373                     "vmvn", "$dst, $src", "",
2374                     [(set DPR:$dst, (v2i32 (vnot DPR:$src)))]>;
2375 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2376                     (outs QPR:$dst), (ins QPR:$src), IIC_VSHLiD,
2377                     "vmvn", "$dst, $src", "",
2378                     [(set QPR:$dst, (v4i32 (vnot QPR:$src)))]>;
2379 def : Pat<(v2i32 (vnot_conv DPR:$src)), (VMVNd DPR:$src)>;
2380 def : Pat<(v4i32 (vnot_conv QPR:$src)), (VMVNq QPR:$src)>;
2381
2382 //   VBSL     : Vector Bitwise Select
2383 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2384                     (ins DPR:$src1, DPR:$src2, DPR:$src3), IIC_VCNTiD,
2385                     "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2386                     [(set DPR:$dst,
2387                       (v2i32 (or (and DPR:$src2, DPR:$src1),
2388                                  (and DPR:$src3, (vnot_conv DPR:$src1)))))]>;
2389 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2390                     (ins QPR:$src1, QPR:$src2, QPR:$src3), IIC_VCNTiQ,
2391                     "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2392                     [(set QPR:$dst,
2393                       (v4i32 (or (and QPR:$src2, QPR:$src1),
2394                                  (and QPR:$src3, (vnot_conv QPR:$src1)))))]>;
2395
2396 //   VBIF     : Vector Bitwise Insert if False
2397 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2398 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2399                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2400                      IIC_VBINiD, "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2401                      [/* For disassembly only; pattern left blank */]>;
2402 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2403                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2404                      IIC_VBINiQ, "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2405                      [/* For disassembly only; pattern left blank */]>;
2406
2407 //   VBIT     : Vector Bitwise Insert if True
2408 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2409 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2410                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2411                      IIC_VBINiD, "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2412                      [/* For disassembly only; pattern left blank */]>;
2413 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2414                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2415                      IIC_VBINiQ, "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2416                      [/* For disassembly only; pattern left blank */]>;
2417
2418 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2419 // for equivalent operations with different register constraints; it just
2420 // inserts copies.
2421
2422 // Vector Absolute Differences.
2423
2424 //   VABD     : Vector Absolute Difference
2425 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D,
2426                            IIC_VBINi4Q, IIC_VBINi4Q,
2427                            "vabd", "s", int_arm_neon_vabds, 0>;
2428 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D,
2429                            IIC_VBINi4Q, IIC_VBINi4Q,
2430                            "vabd", "u", int_arm_neon_vabdu, 0>;
2431 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, IIC_VBIND,
2432                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 0>;
2433 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, IIC_VBINQ,
2434                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 0>;
2435
2436 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
2437 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VBINi4Q,
2438                             "vabdl", "s", int_arm_neon_vabdls, 0>;
2439 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VBINi4Q,
2440                              "vabdl", "u", int_arm_neon_vabdlu, 0>;
2441
2442 //   VABA     : Vector Absolute Difference and Accumulate
2443 defm VABAs    : N3VInt3_QHS<0,0,0b0111,1, "vaba", "s", int_arm_neon_vabas>;
2444 defm VABAu    : N3VInt3_QHS<1,0,0b0111,1, "vaba", "u", int_arm_neon_vabau>;
2445
2446 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
2447 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, "vabal", "s", int_arm_neon_vabals>;
2448 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, "vabal", "u", int_arm_neon_vabalu>;
2449
2450 // Vector Maximum and Minimum.
2451
2452 //   VMAX     : Vector Maximum
2453 defm VMAXs    : N3VInt_QHS<0,0,0b0110,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2454                            IIC_VBINi4Q, "vmax", "s", int_arm_neon_vmaxs, 1>;
2455 defm VMAXu    : N3VInt_QHS<1,0,0b0110,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2456                            IIC_VBINi4Q, "vmax", "u", int_arm_neon_vmaxu, 1>;
2457 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, IIC_VBIND, "vmax", "f32",
2458                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
2459 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, IIC_VBINQ, "vmax", "f32",
2460                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
2461
2462 //   VMIN     : Vector Minimum
2463 defm VMINs    : N3VInt_QHS<0,0,0b0110,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2464                            IIC_VBINi4Q, "vmin", "s", int_arm_neon_vmins, 1>;
2465 defm VMINu    : N3VInt_QHS<1,0,0b0110,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2466                            IIC_VBINi4Q, "vmin", "u", int_arm_neon_vminu, 1>;
2467 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, IIC_VBIND, "vmin", "f32",
2468                         v2f32, v2f32, int_arm_neon_vmins, 1>;
2469 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, IIC_VBINQ, "vmin", "f32",
2470                         v4f32, v4f32, int_arm_neon_vmins, 1>;
2471
2472 // Vector Pairwise Operations.
2473
2474 //   VPADD    : Vector Pairwise Add
2475 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, IIC_VBINiD, "vpadd", "i8",
2476                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
2477 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, IIC_VBINiD, "vpadd", "i16",
2478                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
2479 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, IIC_VBINiD, "vpadd", "i32",
2480                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
2481 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, IIC_VBIND, "vpadd", "f32",
2482                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
2483
2484 //   VPADDL   : Vector Pairwise Add Long
2485 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
2486                              int_arm_neon_vpaddls>;
2487 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
2488                              int_arm_neon_vpaddlu>;
2489
2490 //   VPADAL   : Vector Pairwise Add and Accumulate Long
2491 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
2492                               int_arm_neon_vpadals>;
2493 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
2494                               int_arm_neon_vpadalu>;
2495
2496 //   VPMAX    : Vector Pairwise Maximum
2497 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax", "s8",
2498                         v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
2499 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax", "s16",
2500                         v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
2501 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax", "s32",
2502                         v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
2503 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax", "u8",
2504                         v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
2505 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax", "u16",
2506                         v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
2507 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax", "u32",
2508                         v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
2509 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, IIC_VBINi4D, "vpmax", "f32",
2510                         v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
2511
2512 //   VPMIN    : Vector Pairwise Minimum
2513 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin", "s8",
2514                         v8i8, v8i8, int_arm_neon_vpmins, 0>;
2515 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin", "s16",
2516                         v4i16, v4i16, int_arm_neon_vpmins, 0>;
2517 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin", "s32",
2518                         v2i32, v2i32, int_arm_neon_vpmins, 0>;
2519 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin", "u8",
2520                         v8i8, v8i8, int_arm_neon_vpminu, 0>;
2521 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin", "u16",
2522                         v4i16, v4i16, int_arm_neon_vpminu, 0>;
2523 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin", "u32",
2524                         v2i32, v2i32, int_arm_neon_vpminu, 0>;
2525 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, IIC_VBINi4D, "vpmin", "f32",
2526                         v2f32, v2f32, int_arm_neon_vpmins, 0>;
2527
2528 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
2529
2530 //   VRECPE   : Vector Reciprocal Estimate
2531 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2532                         IIC_VUNAD, "vrecpe", "u32",
2533                         v2i32, v2i32, int_arm_neon_vrecpe>;
2534 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2535                         IIC_VUNAQ, "vrecpe", "u32",
2536                         v4i32, v4i32, int_arm_neon_vrecpe>;
2537 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2538                         IIC_VUNAD, "vrecpe", "f32",
2539                         v2f32, v2f32, int_arm_neon_vrecpe>;
2540 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2541                         IIC_VUNAQ, "vrecpe", "f32",
2542                         v4f32, v4f32, int_arm_neon_vrecpe>;
2543
2544 //   VRECPS   : Vector Reciprocal Step
2545 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1,
2546                         IIC_VRECSD, "vrecps", "f32",
2547                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
2548 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1,
2549                         IIC_VRECSQ, "vrecps", "f32",
2550                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
2551
2552 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
2553 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2554                          IIC_VUNAD, "vrsqrte", "u32",
2555                          v2i32, v2i32, int_arm_neon_vrsqrte>;
2556 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2557                          IIC_VUNAQ, "vrsqrte", "u32",
2558                          v4i32, v4i32, int_arm_neon_vrsqrte>;
2559 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2560                          IIC_VUNAD, "vrsqrte", "f32",
2561                          v2f32, v2f32, int_arm_neon_vrsqrte>;
2562 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2563                          IIC_VUNAQ, "vrsqrte", "f32",
2564                          v4f32, v4f32, int_arm_neon_vrsqrte>;
2565
2566 //   VRSQRTS  : Vector Reciprocal Square Root Step
2567 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1,
2568                         IIC_VRECSD, "vrsqrts", "f32",
2569                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
2570 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1,
2571                         IIC_VRECSQ, "vrsqrts", "f32",
2572                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
2573
2574 // Vector Shifts.
2575
2576 //   VSHL     : Vector Shift
2577 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2578                             IIC_VSHLiQ, "vshl", "s", int_arm_neon_vshifts, 0>;
2579 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
2580                             IIC_VSHLiQ, "vshl", "u", int_arm_neon_vshiftu, 0>;
2581 //   VSHL     : Vector Shift Left (Immediate)
2582 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
2583 //   VSHR     : Vector Shift Right (Immediate)
2584 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs>;
2585 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru>;
2586
2587 //   VSHLL    : Vector Shift Left Long
2588 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
2589 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
2590
2591 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2592 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
2593                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
2594                 ValueType OpTy, SDNode OpNode>
2595   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
2596            ResTy, OpTy, OpNode> {
2597   let Inst{21-16} = op21_16;
2598 }
2599 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
2600                           v8i16, v8i8, NEONvshlli>;
2601 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
2602                           v4i32, v4i16, NEONvshlli>;
2603 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
2604                           v2i64, v2i32, NEONvshlli>;
2605
2606 //   VSHRN    : Vector Shift Right and Narrow
2607 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
2608                            NEONvshrn>;
2609
2610 //   VRSHL    : Vector Rounding Shift
2611 defm VRSHLs   : N3VInt_QHSD<0,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2612                             IIC_VSHLi4Q, "vrshl", "s", int_arm_neon_vrshifts,0>;
2613 defm VRSHLu   : N3VInt_QHSD<1,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2614                             IIC_VSHLi4Q, "vrshl", "u", int_arm_neon_vrshiftu,0>;
2615 //   VRSHR    : Vector Rounding Shift Right
2616 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs>;
2617 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru>;
2618
2619 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2620 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
2621                            NEONvrshrn>;
2622
2623 //   VQSHL    : Vector Saturating Shift
2624 defm VQSHLs   : N3VInt_QHSD<0,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2625                             IIC_VSHLi4Q, "vqshl", "s", int_arm_neon_vqshifts,0>;
2626 defm VQSHLu   : N3VInt_QHSD<1,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2627                             IIC_VSHLi4Q, "vqshl", "u", int_arm_neon_vqshiftu,0>;
2628 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2629 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s", NEONvqshls>;
2630 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u", NEONvqshlu>;
2631 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
2632 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D, "vqshlu","s",NEONvqshlsu>;
2633
2634 //   VQSHRN   : Vector Saturating Shift Right and Narrow
2635 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
2636                            NEONvqshrns>;
2637 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
2638                            NEONvqshrnu>;
2639
2640 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
2641 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
2642                            NEONvqshrnsu>;
2643
2644 //   VQRSHL   : Vector Saturating Rounding Shift
2645 defm VQRSHLs  : N3VInt_QHSD<0,0,0b0101,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2646                             IIC_VSHLi4Q, "vqrshl", "s",
2647                             int_arm_neon_vqrshifts, 0>;
2648 defm VQRSHLu  : N3VInt_QHSD<1,0,0b0101,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2649                             IIC_VSHLi4Q, "vqrshl", "u",
2650                             int_arm_neon_vqrshiftu, 0>;
2651
2652 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
2653 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
2654                            NEONvqrshrns>;
2655 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
2656                            NEONvqrshrnu>;
2657
2658 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
2659 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
2660                            NEONvqrshrnsu>;
2661
2662 //   VSRA     : Vector Shift Right and Accumulate
2663 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
2664 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
2665 //   VRSRA    : Vector Rounding Shift Right and Accumulate
2666 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
2667 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
2668
2669 //   VSLI     : Vector Shift Left and Insert
2670 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli>;
2671 //   VSRI     : Vector Shift Right and Insert
2672 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri>;
2673
2674 // Vector Absolute and Saturating Absolute.
2675
2676 //   VABS     : Vector Absolute Value
2677 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
2678                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
2679                            int_arm_neon_vabs>;
2680 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2681                         IIC_VUNAD, "vabs", "f32",
2682                         v2f32, v2f32, int_arm_neon_vabs>;
2683 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2684                         IIC_VUNAQ, "vabs", "f32",
2685                         v4f32, v4f32, int_arm_neon_vabs>;
2686
2687 //   VQABS    : Vector Saturating Absolute Value
2688 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2689                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
2690                            int_arm_neon_vqabs>;
2691
2692 // Vector Negate.
2693
2694 def vneg      : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
2695 def vneg_conv : PatFrag<(ops node:$in), (sub immAllZerosV_bc, node:$in)>;
2696
2697 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2698   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2699         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2700         [(set DPR:$dst, (Ty (vneg DPR:$src)))]>;
2701 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2702   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2703         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2704         [(set QPR:$dst, (Ty (vneg QPR:$src)))]>;
2705
2706 //   VNEG     : Vector Negate
2707 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
2708 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
2709 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
2710 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
2711 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
2712 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
2713
2714 //   VNEG     : Vector Negate (floating-point)
2715 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2716                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2717                     "vneg", "f32", "$dst, $src", "",
2718                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2719 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2720                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2721                     "vneg", "f32", "$dst, $src", "",
2722                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2723
2724 def : Pat<(v8i8 (vneg_conv DPR:$src)), (VNEGs8d DPR:$src)>;
2725 def : Pat<(v4i16 (vneg_conv DPR:$src)), (VNEGs16d DPR:$src)>;
2726 def : Pat<(v2i32 (vneg_conv DPR:$src)), (VNEGs32d DPR:$src)>;
2727 def : Pat<(v16i8 (vneg_conv QPR:$src)), (VNEGs8q QPR:$src)>;
2728 def : Pat<(v8i16 (vneg_conv QPR:$src)), (VNEGs16q QPR:$src)>;
2729 def : Pat<(v4i32 (vneg_conv QPR:$src)), (VNEGs32q QPR:$src)>;
2730
2731 //   VQNEG    : Vector Saturating Negate
2732 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2733                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
2734                            int_arm_neon_vqneg>;
2735
2736 // Vector Bit Counting Operations.
2737
2738 //   VCLS     : Vector Count Leading Sign Bits
2739 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2740                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
2741                            int_arm_neon_vcls>;
2742 //   VCLZ     : Vector Count Leading Zeros
2743 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2744                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
2745                            int_arm_neon_vclz>;
2746 //   VCNT     : Vector Count One Bits
2747 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2748                         IIC_VCNTiD, "vcnt", "8",
2749                         v8i8, v8i8, int_arm_neon_vcnt>;
2750 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2751                         IIC_VCNTiQ, "vcnt", "8",
2752                         v16i8, v16i8, int_arm_neon_vcnt>;
2753
2754 // Vector Swap -- for disassembly only.
2755 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
2756                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2757                      "vswp", "$dst, $src", "", []>;
2758 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
2759                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2760                      "vswp", "$dst, $src", "", []>;
2761
2762 // Vector Move Operations.
2763
2764 //   VMOV     : Vector Move (Register)
2765
2766 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2767                      IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2768 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2769                      IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2770
2771 //   VMOV     : Vector Move (Immediate)
2772
2773 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
2774 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
2775   return ARM::getVMOVImm(N, 1, *CurDAG);
2776 }]>;
2777 def vmovImm8 : PatLeaf<(build_vector), [{
2778   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
2779 }], VMOV_get_imm8>;
2780
2781 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
2782 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
2783   return ARM::getVMOVImm(N, 2, *CurDAG);
2784 }]>;
2785 def vmovImm16 : PatLeaf<(build_vector), [{
2786   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
2787 }], VMOV_get_imm16>;
2788
2789 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
2790 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
2791   return ARM::getVMOVImm(N, 4, *CurDAG);
2792 }]>;
2793 def vmovImm32 : PatLeaf<(build_vector), [{
2794   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
2795 }], VMOV_get_imm32>;
2796
2797 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
2798 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
2799   return ARM::getVMOVImm(N, 8, *CurDAG);
2800 }]>;
2801 def vmovImm64 : PatLeaf<(build_vector), [{
2802   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
2803 }], VMOV_get_imm64>;
2804
2805 // Note: Some of the cmode bits in the following VMOV instructions need to
2806 // be encoded based on the immed values.
2807
2808 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2809                          (ins h8imm:$SIMM), IIC_VMOVImm,
2810                          "vmov", "i8", "$dst, $SIMM", "",
2811                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
2812 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2813                          (ins h8imm:$SIMM), IIC_VMOVImm,
2814                          "vmov", "i8", "$dst, $SIMM", "",
2815                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
2816
2817 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2818                          (ins h16imm:$SIMM), IIC_VMOVImm,
2819                          "vmov", "i16", "$dst, $SIMM", "",
2820                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
2821 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2822                          (ins h16imm:$SIMM), IIC_VMOVImm,
2823                          "vmov", "i16", "$dst, $SIMM", "",
2824                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
2825
2826 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2827                          (ins h32imm:$SIMM), IIC_VMOVImm,
2828                          "vmov", "i32", "$dst, $SIMM", "",
2829                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
2830 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2831                          (ins h32imm:$SIMM), IIC_VMOVImm,
2832                          "vmov", "i32", "$dst, $SIMM", "",
2833                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
2834
2835 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2836                          (ins h64imm:$SIMM), IIC_VMOVImm,
2837                          "vmov", "i64", "$dst, $SIMM", "",
2838                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
2839 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2840                          (ins h64imm:$SIMM), IIC_VMOVImm,
2841                          "vmov", "i64", "$dst, $SIMM", "",
2842                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
2843
2844 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2845
2846 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
2847                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2848                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
2849                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2850                                            imm:$lane))]>;
2851 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
2852                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2853                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
2854                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2855                                            imm:$lane))]>;
2856 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
2857                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2858                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
2859                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2860                                            imm:$lane))]>;
2861 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
2862                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2863                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
2864                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2865                                            imm:$lane))]>;
2866 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
2867                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2868                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
2869                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
2870                                            imm:$lane))]>;
2871 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
2872 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
2873           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2874                            (DSubReg_i8_reg imm:$lane))),
2875                      (SubReg_i8_lane imm:$lane))>;
2876 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
2877           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2878                              (DSubReg_i16_reg imm:$lane))),
2879                      (SubReg_i16_lane imm:$lane))>;
2880 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
2881           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2882                            (DSubReg_i8_reg imm:$lane))),
2883                      (SubReg_i8_lane imm:$lane))>;
2884 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
2885           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2886                              (DSubReg_i16_reg imm:$lane))),
2887                      (SubReg_i16_lane imm:$lane))>;
2888 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
2889           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
2890                              (DSubReg_i32_reg imm:$lane))),
2891                      (SubReg_i32_lane imm:$lane))>;
2892 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
2893           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
2894                           (SSubReg_f32_reg imm:$src2))>;
2895 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
2896           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
2897                           (SSubReg_f32_reg imm:$src2))>;
2898 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
2899 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2900 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
2901           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2902
2903
2904 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
2905
2906 let Constraints = "$src1 = $dst" in {
2907 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
2908                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2909                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
2910                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
2911                                            GPR:$src2, imm:$lane))]>;
2912 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
2913                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2914                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
2915                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
2916                                            GPR:$src2, imm:$lane))]>;
2917 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
2918                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2919                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
2920                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
2921                                            GPR:$src2, imm:$lane))]>;
2922 }
2923 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
2924           (v16i8 (INSERT_SUBREG QPR:$src1,
2925                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
2926                                    (DSubReg_i8_reg imm:$lane))),
2927                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
2928                   (DSubReg_i8_reg imm:$lane)))>;
2929 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
2930           (v8i16 (INSERT_SUBREG QPR:$src1,
2931                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
2932                                      (DSubReg_i16_reg imm:$lane))),
2933                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
2934                   (DSubReg_i16_reg imm:$lane)))>;
2935 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
2936           (v4i32 (INSERT_SUBREG QPR:$src1,
2937                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
2938                                      (DSubReg_i32_reg imm:$lane))),
2939                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
2940                   (DSubReg_i32_reg imm:$lane)))>;
2941
2942 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
2943           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
2944                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2945 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
2946           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
2947                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2948
2949 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2950 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2951 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2952           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2953
2954 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
2955           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2956 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
2957           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, arm_dsubreg_0)>;
2958 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
2959           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2960
2961 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
2962           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2963 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
2964           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2965 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
2966           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2967
2968 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
2969           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
2970                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2971                          arm_dsubreg_0)>;
2972 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
2973           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
2974                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2975                          arm_dsubreg_0)>;
2976 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
2977           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
2978                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2979                          arm_dsubreg_0)>;
2980
2981 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
2982
2983 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
2984   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
2985           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
2986           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2987 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
2988   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
2989           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
2990           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2991
2992 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
2993 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
2994 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
2995 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
2996 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
2997 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
2998
2999 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
3000                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3001                       [(set DPR:$dst, (v2f32 (NEONvdup
3002                                               (f32 (bitconvert GPR:$src)))))]>;
3003 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
3004                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3005                       [(set QPR:$dst, (v4f32 (NEONvdup
3006                                               (f32 (bitconvert GPR:$src)))))]>;
3007
3008 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3009
3010 class VDUPLND<bits<2> op19_18, bits<2> op17_16,
3011               string OpcodeStr, string Dt, ValueType Ty>
3012   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 0, 0,
3013         (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
3014         OpcodeStr, Dt, "$dst, $src[$lane]", "",
3015         [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3016
3017 class VDUPLNQ<bits<2> op19_18, bits<2> op17_16, string OpcodeStr, string Dt,
3018               ValueType ResTy, ValueType OpTy>
3019   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 1, 0,
3020         (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
3021         OpcodeStr, Dt, "$dst, $src[$lane]", "",
3022         [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src), imm:$lane)))]>;
3023
3024 // Inst{19-16} is partially specified depending on the element size.
3025
3026 def VDUPLN8d  : VDUPLND<{?,?}, {?,1}, "vdup", "8", v8i8>;
3027 def VDUPLN16d : VDUPLND<{?,?}, {1,0}, "vdup", "16", v4i16>;
3028 def VDUPLN32d : VDUPLND<{?,1}, {0,0}, "vdup", "32", v2i32>;
3029 def VDUPLNfd  : VDUPLND<{?,1}, {0,0}, "vdup", "32", v2f32>;
3030 def VDUPLN8q  : VDUPLNQ<{?,?}, {?,1}, "vdup", "8", v16i8, v8i8>;
3031 def VDUPLN16q : VDUPLNQ<{?,?}, {1,0}, "vdup", "16", v8i16, v4i16>;
3032 def VDUPLN32q : VDUPLNQ<{?,1}, {0,0}, "vdup", "32", v4i32, v2i32>;
3033 def VDUPLNfq  : VDUPLNQ<{?,1}, {0,0}, "vdup", "32", v4f32, v2f32>;
3034
3035 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3036           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3037                                   (DSubReg_i8_reg imm:$lane))),
3038                            (SubReg_i8_lane imm:$lane)))>;
3039 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3040           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3041                                     (DSubReg_i16_reg imm:$lane))),
3042                             (SubReg_i16_lane imm:$lane)))>;
3043 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3044           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3045                                     (DSubReg_i32_reg imm:$lane))),
3046                             (SubReg_i32_lane imm:$lane)))>;
3047 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3048           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3049                                    (DSubReg_i32_reg imm:$lane))),
3050                            (SubReg_i32_lane imm:$lane)))>;
3051
3052 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
3053                     (outs DPR:$dst), (ins SPR:$src),
3054                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3055                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3056
3057 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
3058                     (outs QPR:$dst), (ins SPR:$src),
3059                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3060                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3061
3062 def : Pat<(v2i64 (NEONvduplane (v2i64 QPR:$src), imm:$lane)),
3063           (INSERT_SUBREG QPR:$src,
3064                          (i64 (EXTRACT_SUBREG QPR:$src,
3065                                (DSubReg_f64_reg imm:$lane))),
3066                          (DSubReg_f64_other_reg imm:$lane))>;
3067 def : Pat<(v2f64 (NEONvduplane (v2f64 QPR:$src), imm:$lane)),
3068           (INSERT_SUBREG QPR:$src,
3069                          (f64 (EXTRACT_SUBREG QPR:$src,
3070                                (DSubReg_f64_reg imm:$lane))),
3071                          (DSubReg_f64_other_reg imm:$lane))>;
3072
3073 //   VMOVN    : Vector Narrowing Move
3074 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
3075                             "vmovn", "i", int_arm_neon_vmovn>;
3076 //   VQMOVN   : Vector Saturating Narrowing Move
3077 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3078                             "vqmovn", "s", int_arm_neon_vqmovns>;
3079 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3080                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3081 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3082                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3083 //   VMOVL    : Vector Lengthening Move
3084 defm VMOVLs   : N2VLInt_QHS<0b01,0b10100,0,1, "vmovl", "s",
3085                             int_arm_neon_vmovls>;
3086 defm VMOVLu   : N2VLInt_QHS<0b11,0b10100,0,1, "vmovl", "u",
3087                             int_arm_neon_vmovlu>;
3088
3089 // Vector Conversions.
3090
3091 //   VCVT     : Vector Convert Between Floating-Point and Integers
3092 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3093                      v2i32, v2f32, fp_to_sint>;
3094 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3095                      v2i32, v2f32, fp_to_uint>;
3096 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3097                      v2f32, v2i32, sint_to_fp>;
3098 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3099                      v2f32, v2i32, uint_to_fp>;
3100
3101 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3102                      v4i32, v4f32, fp_to_sint>;
3103 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3104                      v4i32, v4f32, fp_to_uint>;
3105 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3106                      v4f32, v4i32, sint_to_fp>;
3107 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3108                      v4f32, v4i32, uint_to_fp>;
3109
3110 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3111 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3112                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3113 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3114                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3115 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3116                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
3117 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3118                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
3119
3120 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3121                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
3122 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3123                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
3124 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3125                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
3126 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3127                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
3128
3129 // Vector Reverse.
3130
3131 //   VREV64   : Vector Reverse elements within 64-bit doublewords
3132
3133 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3134   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
3135         (ins DPR:$src), IIC_VMOVD,
3136         OpcodeStr, Dt, "$dst, $src", "",
3137         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
3138 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3139   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
3140         (ins QPR:$src), IIC_VMOVD,
3141         OpcodeStr, Dt, "$dst, $src", "",
3142         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
3143
3144 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
3145 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
3146 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
3147 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
3148
3149 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
3150 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
3151 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
3152 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
3153
3154 //   VREV32   : Vector Reverse elements within 32-bit words
3155
3156 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3157   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
3158         (ins DPR:$src), IIC_VMOVD,
3159         OpcodeStr, Dt, "$dst, $src", "",
3160         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
3161 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3162   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
3163         (ins QPR:$src), IIC_VMOVD,
3164         OpcodeStr, Dt, "$dst, $src", "",
3165         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
3166
3167 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
3168 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
3169
3170 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
3171 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
3172
3173 //   VREV16   : Vector Reverse elements within 16-bit halfwords
3174
3175 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3176   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
3177         (ins DPR:$src), IIC_VMOVD,
3178         OpcodeStr, Dt, "$dst, $src", "",
3179         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
3180 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3181   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
3182         (ins QPR:$src), IIC_VMOVD,
3183         OpcodeStr, Dt, "$dst, $src", "",
3184         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
3185
3186 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
3187 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
3188
3189 // Other Vector Shuffles.
3190
3191 //   VEXT     : Vector Extract
3192
3193 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
3194   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
3195         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), IIC_VEXTD,
3196         OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3197         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
3198                                       (Ty DPR:$rhs), imm:$index)))]>;
3199
3200 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
3201   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
3202         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), IIC_VEXTQ,
3203         OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3204         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
3205                                       (Ty QPR:$rhs), imm:$index)))]>;
3206
3207 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
3208 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
3209 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
3210 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
3211
3212 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
3213 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
3214 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
3215 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
3216
3217 //   VTRN     : Vector Transpose
3218
3219 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
3220 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
3221 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
3222
3223 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
3224 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
3225 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
3226
3227 //   VUZP     : Vector Unzip (Deinterleave)
3228
3229 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
3230 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
3231 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
3232
3233 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
3234 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
3235 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
3236
3237 //   VZIP     : Vector Zip (Interleave)
3238
3239 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
3240 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
3241 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
3242
3243 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
3244 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3245 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3246
3247 // Vector Table Lookup and Table Extension.
3248
3249 //   VTBL     : Vector Table Lookup
3250 def  VTBL1
3251   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
3252         (ins DPR:$tbl1, DPR:$src), IIC_VTB1,
3253         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
3254         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
3255 let hasExtraSrcRegAllocReq = 1 in {
3256 def  VTBL2
3257   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
3258         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTB2,
3259         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "",
3260         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
3261                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3262 def  VTBL3
3263   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
3264         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTB3,
3265         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "",
3266         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
3267                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3268 def  VTBL4
3269   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
3270         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTB4,
3271         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "",
3272         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
3273                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3274 } // hasExtraSrcRegAllocReq = 1
3275
3276 //   VTBX     : Vector Table Extension
3277 def  VTBX1
3278   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
3279         (ins DPR:$orig, DPR:$tbl1, DPR:$src), IIC_VTBX1,
3280         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
3281         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
3282                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
3283 let hasExtraSrcRegAllocReq = 1 in {
3284 def  VTBX2
3285   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
3286         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTBX2,
3287         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst",
3288         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
3289                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3290 def  VTBX3
3291   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
3292         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTBX3,
3293         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "$orig = $dst",
3294         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
3295                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3296 def  VTBX4
3297   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
3298         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTBX4,
3299         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
3300         "$orig = $dst",
3301         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
3302                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3303 } // hasExtraSrcRegAllocReq = 1
3304
3305 //===----------------------------------------------------------------------===//
3306 // NEON instructions for single-precision FP math
3307 //===----------------------------------------------------------------------===//
3308
3309 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
3310   : NEONFPPat<(ResTy (OpNode SPR:$a)),
3311               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
3312                                                        SPR:$a, arm_ssubreg_0))),
3313                               arm_ssubreg_0)>;
3314
3315 class N3VSPat<SDNode OpNode, NeonI Inst>
3316   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
3317               (EXTRACT_SUBREG (v2f32
3318                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3319                                                       SPR:$a, arm_ssubreg_0),
3320                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3321                                                       SPR:$b, arm_ssubreg_0))),
3322                               arm_ssubreg_0)>;
3323
3324 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
3325   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
3326               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3327                                                    SPR:$acc, arm_ssubreg_0),
3328                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3329                                                    SPR:$a, arm_ssubreg_0),
3330                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3331                                                    SPR:$b, arm_ssubreg_0)),
3332                               arm_ssubreg_0)>;
3333
3334 // These need separate instructions because they must use DPR_VFP2 register
3335 // class which have SPR sub-registers.
3336
3337 // Vector Add Operations used for single-precision FP
3338 let neverHasSideEffects = 1 in
3339 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
3340 def : N3VSPat<fadd, VADDfd_sfp>;
3341
3342 // Vector Sub Operations used for single-precision FP
3343 let neverHasSideEffects = 1 in
3344 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
3345 def : N3VSPat<fsub, VSUBfd_sfp>;
3346
3347 // Vector Multiply Operations used for single-precision FP
3348 let neverHasSideEffects = 1 in
3349 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
3350 def : N3VSPat<fmul, VMULfd_sfp>;
3351
3352 // Vector Multiply-Accumulate/Subtract used for single-precision FP
3353 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3354 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3355
3356 //let neverHasSideEffects = 1 in
3357 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3358 //                            v2f32, fmul, fadd>;
3359 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3360
3361 //let neverHasSideEffects = 1 in
3362 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3363 //                            v2f32, fmul, fsub>;
3364 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3365
3366 // Vector Absolute used for single-precision FP
3367 let neverHasSideEffects = 1 in
3368 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3369                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3370                       "vabs", "f32", "$dst, $src", "", []>;
3371 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3372
3373 // Vector Negate used for single-precision FP
3374 let neverHasSideEffects = 1 in
3375 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3376                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3377                       "vneg", "f32", "$dst, $src", "", []>;
3378 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3379
3380 // Vector Maximum used for single-precision FP
3381 let neverHasSideEffects = 1 in
3382 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3383                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
3384                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
3385 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
3386
3387 // Vector Minimum used for single-precision FP
3388 let neverHasSideEffects = 1 in
3389 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3390                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
3391                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
3392 def : N3VSPat<NEONfmin, VMINfd_sfp>;
3393
3394 // Vector Convert between single-precision FP and integer
3395 let neverHasSideEffects = 1 in
3396 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3397                          v2i32, v2f32, fp_to_sint>;
3398 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3399
3400 let neverHasSideEffects = 1 in
3401 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3402                          v2i32, v2f32, fp_to_uint>;
3403 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3404
3405 let neverHasSideEffects = 1 in
3406 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3407                          v2f32, v2i32, sint_to_fp>;
3408 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3409
3410 let neverHasSideEffects = 1 in
3411 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3412                          v2f32, v2i32, uint_to_fp>;
3413 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3414
3415 //===----------------------------------------------------------------------===//
3416 // Non-Instruction Patterns
3417 //===----------------------------------------------------------------------===//
3418
3419 // bit_convert
3420 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3421 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3422 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3423 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3424 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3425 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3426 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3427 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3428 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3429 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3430 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3431 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3432 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3433 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3434 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3435 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3436 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
3437 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
3438 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
3439 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
3440 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
3441 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
3442 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
3443 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
3444 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
3445 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
3446 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
3447 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
3448 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
3449 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
3450
3451 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
3452 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
3453 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
3454 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
3455 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
3456 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
3457 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
3458 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
3459 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
3460 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
3461 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
3462 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
3463 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
3464 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
3465 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
3466 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
3467 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
3468 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
3469 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
3470 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
3471 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
3472 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
3473 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
3474 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
3475 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
3476 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
3477 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
3478 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
3479 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
3480 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;