lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  43 def nImmSplatI64 : Operand<i32> {
  44   let PrintMethod = "printNEONModImmOperand";
  45   let ParserMatchClass = nImmSplatI64AsmOperand;
  46 }
  47
  48 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  49 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  50 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  51 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  52   return ((uint64_t)Imm) < 8;
  53 }]> {
  54   let ParserMatchClass = VectorIndex8Operand;
  55   let PrintMethod = "printVectorIndex";
  56   let MIOperandInfo = (ops i32imm);
  57 }
  58 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  59   return ((uint64_t)Imm) < 4;
  60 }]> {
  61   let ParserMatchClass = VectorIndex16Operand;
  62   let PrintMethod = "printVectorIndex";
  63   let MIOperandInfo = (ops i32imm);
  64 }
  65 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  66   return ((uint64_t)Imm) < 2;
  67 }]> {
  68   let ParserMatchClass = VectorIndex32Operand;
  69   let PrintMethod = "printVectorIndex";
  70   let MIOperandInfo = (ops i32imm);
  71 }
  72
  73 def VecListOneDAsmOperand : AsmOperandClass {
  74   let Name = "VecListOneD";
  75   let ParserMethod = "parseVectorList";
  76 }
  77 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  78   let ParserMatchClass = VecListOneDAsmOperand;
  79 }
  80 // Register list of two sequential D registers.
  81 def VecListTwoDAsmOperand : AsmOperandClass {
  82   let Name = "VecListTwoD";
  83   let ParserMethod = "parseVectorList";
  84 }
  85 def VecListTwoD : RegisterOperand<DPR, "printVectorListTwo"> {
  86   let ParserMatchClass = VecListTwoDAsmOperand;
  87 }
  88 // Register list of three sequential D registers.
  89 def VecListThreeDAsmOperand : AsmOperandClass {
  90   let Name = "VecListThreeD";
  91   let ParserMethod = "parseVectorList";
  92 }
  93 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
  94   let ParserMatchClass = VecListThreeDAsmOperand;
  95 }
  96 // Register list of four sequential D registers.
  97 def VecListFourDAsmOperand : AsmOperandClass {
  98   let Name = "VecListFourD";
  99   let ParserMethod = "parseVectorList";
 100 }
 101 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 102   let ParserMatchClass = VecListFourDAsmOperand;
 103 }
 104 // Register list of two D registers spaced by 2 (two sequential Q registers).
 105 def VecListTwoQAsmOperand : AsmOperandClass {
 106   let Name = "VecListTwoQ";
 107   let ParserMethod = "parseVectorList";
 108 }
 109 def VecListTwoQ : RegisterOperand<DPR, "printVectorListTwo"> {
 110   let ParserMatchClass = VecListTwoQAsmOperand;
 111 }
 112
 113 //===----------------------------------------------------------------------===//
 114 // NEON-specific DAG Nodes.
 115 //===----------------------------------------------------------------------===//
 116
 117 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 118 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 119
 120 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 121 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 122 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 123 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 124 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 125 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 126 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 127 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 128 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 129 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 130 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 131
 132 // Types for vector shift by immediates.  The "SHX" version is for long and
 133 // narrow operations where the source and destination vectors have different
 134 // types.  The "SHINS" version is for shift and insert operations.
 135 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 136                                          SDTCisVT<2, i32>]>;
 137 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 138                                          SDTCisVT<2, i32>]>;
 139 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 140                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 141
 142 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 143 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 144 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 145 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 146 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 147 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 148 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 149
 150 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 151 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 152 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 153
 154 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 155 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 156 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 157 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 158 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 159 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 160
 161 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 162 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 163 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 164
 165 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 166 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 167
 168 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 169                                          SDTCisVT<2, i32>]>;
 170 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 171 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 172
 173 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 174 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 175 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 176
 177 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 178                                            SDTCisVT<2, i32>]>;
 179 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 180 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 181
 182 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 183                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 184                                                 SDTCisSameAs<0, 1>,
 185                                                 SDTCisSameAs<0, 2>,
 186                                                 SDTCisSameAs<0, 3>]>>;
 187
 188 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 189
 190 // VDUPLANE can produce a quad-register result from a double-register source,
 191 // so the result is not constrained to match the source.
 192 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 193                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 194                                                 SDTCisVT<2, i32>]>>;
 195
 196 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 197                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 198 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 199
 200 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 201 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 202 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 203 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 204
 205 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 206                                          SDTCisSameAs<0, 2>,
 207                                          SDTCisSameAs<0, 3>]>;
 208 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 209 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 210 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 211
 212 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 213                                          SDTCisSameAs<1, 2>]>;
 214 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 215 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 216
 217 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 218                                          SDTCisSameAs<0, 2>]>;
 219 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 220 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 221
 222 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 223   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 224   unsigned EltBits = 0;
 225   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 226   return (EltBits == 32 && EltVal == 0);
 227 }]>;
 228
 229 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 230   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 231   unsigned EltBits = 0;
 232   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 233   return (EltBits == 8 && EltVal == 0xff);
 234 }]>;
 235
 236 //===----------------------------------------------------------------------===//
 237 // NEON load / store instructions
 238 //===----------------------------------------------------------------------===//
 239
 240 // Use VLDM to load a Q register as a D register pair.
 241 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 242 def VLDMQIA
 243   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 244                     IIC_fpLoad_m, "",
 245                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 246
 247 // Use VSTM to store a Q register as a D register pair.
 248 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 249 def VSTMQIA
 250   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 251                     IIC_fpStore_m, "",
 252                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 253
 254 // Classes for VLD* pseudo-instructions with multi-register operands.
 255 // These are expanded to real instructions after register allocation.
 256 class VLDQPseudo<InstrItinClass itin>
 257   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 258 class VLDQWBPseudo<InstrItinClass itin>
 259   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 260                 (ins addrmode6:$addr, am6offset:$offset), itin,
 261                 "$addr.addr = $wb">;
 262 class VLDQWBfixedPseudo<InstrItinClass itin>
 263   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 264                 (ins addrmode6:$addr), itin,
 265                 "$addr.addr = $wb">;
 266 class VLDQWBregisterPseudo<InstrItinClass itin>
 267   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 268                 (ins addrmode6:$addr, rGPR:$offset), itin,
 269                 "$addr.addr = $wb">;
 270 class VLDQQPseudo<InstrItinClass itin>
 271   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 272 class VLDQQWBPseudo<InstrItinClass itin>
 273   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 274                 (ins addrmode6:$addr, am6offset:$offset), itin,
 275                 "$addr.addr = $wb">;
 276 class VLDQQQQPseudo<InstrItinClass itin>
 277   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 278                 "$src = $dst">;
 279 class VLDQQQQWBPseudo<InstrItinClass itin>
 280   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 281                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 282                 "$addr.addr = $wb, $src = $dst">;
 283
 284 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 285
 286 //   VLD1     : Vector Load (multiple single elements)
 287 class VLD1D<bits<4> op7_4, string Dt>
 288   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 289           (ins addrmode6:$Rn), IIC_VLD1,
 290           "vld1", Dt, "$Vd, $Rn", "", []> {
 291   let Rm = 0b1111;
 292   let Inst{4} = Rn{4};
 293   let DecoderMethod = "DecodeVLDInstruction";
 294 }
 295 class VLD1Q<bits<4> op7_4, string Dt>
 296   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd),
 297           (ins addrmode6:$Rn), IIC_VLD1x2,
 298           "vld1", Dt, "$Vd, $Rn", "", []> {
 299   let Rm = 0b1111;
 300   let Inst{5-4} = Rn{5-4};
 301   let DecoderMethod = "DecodeVLDInstruction";
 302 }
 303
 304 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 305 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 306 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 307 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 308
 309 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 310 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 311 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 312 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 313
 314 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 315 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 316 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 317 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 318
 319 // ...with address register writeback:
 320 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 321   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 322                      (ins addrmode6:$Rn), IIC_VLD1u,
 323                      "vld1", Dt, "$Vd, $Rn!",
 324                      "$Rn.addr = $wb", []> {
 325     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 326     let Inst{4} = Rn{4};
 327     let DecoderMethod = "DecodeVLDInstruction";
 328     let AsmMatchConverter = "cvtVLDwbFixed";
 329   }
 330   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 331                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 332                         "vld1", Dt, "$Vd, $Rn, $Rm",
 333                         "$Rn.addr = $wb", []> {
 334     let Inst{4} = Rn{4};
 335     let DecoderMethod = "DecodeVLDInstruction";
 336     let AsmMatchConverter = "cvtVLDwbRegister";
 337   }
 338 }
 339 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 340   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 341                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 342                      "vld1", Dt, "$Vd, $Rn!",
 343                      "$Rn.addr = $wb", []> {
 344     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 345     let Inst{5-4} = Rn{5-4};
 346     let DecoderMethod = "DecodeVLDInstruction";
 347     let AsmMatchConverter = "cvtVLDwbFixed";
 348   }
 349   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 350                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 351                         "vld1", Dt, "$Vd, $Rn, $Rm",
 352                         "$Rn.addr = $wb", []> {
 353     let Inst{5-4} = Rn{5-4};
 354     let DecoderMethod = "DecodeVLDInstruction";
 355     let AsmMatchConverter = "cvtVLDwbRegister";
 356   }
 357 }
 358
 359 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 360 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 361 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 362 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 363 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 364 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 365 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 366 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 367
 368 def VLD1q8PseudoWB_fixed  : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 369 def VLD1q16PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 370 def VLD1q32PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 371 def VLD1q64PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 372 def VLD1q8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 373 def VLD1q16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 374 def VLD1q32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 375 def VLD1q64PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 376
 377 // ...with 3 registers
 378 class VLD1D3<bits<4> op7_4, string Dt>
 379   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 380           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 381           "$Vd, $Rn", "", []> {
 382   let Rm = 0b1111;
 383   let Inst{4} = Rn{4};
 384   let DecoderMethod = "DecodeVLDInstruction";
 385 }
 386 class VLD1D3WB<bits<4> op7_4, string Dt>
 387   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 388           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 389           "$Vd, $Rn$Rm", "$Rn.addr = $wb", []> {
 390   let Inst{4} = Rn{4};
 391   let DecoderMethod = "DecodeVLDInstruction";
 392 }
 393
 394 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 395 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 396 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 397 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 398
 399 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 400 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 401 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 402 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 403
 404 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 405 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 406
 407 // ...with 4 registers
 408 class VLD1D4<bits<4> op7_4, string Dt>
 409   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 410           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 411           "$Vd, $Rn", "", []> {
 412   let Rm = 0b1111;
 413   let Inst{5-4} = Rn{5-4};
 414   let DecoderMethod = "DecodeVLDInstruction";
 415 }
 416 class VLD1D4WB<bits<4> op7_4, string Dt>
 417   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 418           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x4u, "vld1", Dt,
 419           "$Vd, $Rn$Rm", "$Rn.addr = $wb",
 420           []> {
 421   let Inst{5-4} = Rn{5-4};
 422   let DecoderMethod = "DecodeVLDInstruction";
 423 }
 424
 425 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 426 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 427 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 428 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 429
 430 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 431 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 432 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 433 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 434
 435 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 436 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 437
 438 //   VLD2     : Vector Load (multiple 2-element structures)
 439 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy>
 440   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 441           (ins addrmode6:$Rn), IIC_VLD2,
 442           "vld2", Dt, "$Vd, $Rn", "", []> {
 443   let Rm = 0b1111;
 444   let Inst{5-4} = Rn{5-4};
 445   let DecoderMethod = "DecodeVLDInstruction";
 446 }
 447 class VLD2Q<bits<4> op7_4, string Dt, RegisterOperand VdTy>
 448   : NLdSt<0, 0b10, 0b0011, op7_4,
 449           (outs VdTy:$Vd),
 450           (ins addrmode6:$Rn), IIC_VLD2x2,
 451           "vld2", Dt, "$Vd, $Rn", "", []> {
 452   let Rm = 0b1111;
 453   let Inst{5-4} = Rn{5-4};
 454   let DecoderMethod = "DecodeVLDInstruction";
 455 }
 456
 457 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8", VecListTwoD>;
 458 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16", VecListTwoD>;
 459 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32", VecListTwoD>;
 460
 461 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8", VecListFourD>;
 462 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16", VecListFourD>;
 463 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32", VecListFourD>;
 464
 465 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 466 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 467 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 468
 469 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 470 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 471 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 472
 473 // ...with address register writeback:
 474 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy>
 475   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 476           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 477           "vld2", Dt, "$Vd, $Rn$Rm",
 478           "$Rn.addr = $wb", []> {
 479   let Inst{5-4} = Rn{5-4};
 480   let DecoderMethod = "DecodeVLDInstruction";
 481 }
 482 class VLD2QWB<bits<4> op7_4, string Dt, RegisterOperand VdTy>
 483   : NLdSt<0, 0b10, 0b0011, op7_4,
 484           (outs VdTy:$Vd, GPR:$wb),
 485           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 486           "vld2", Dt, "$Vd, $Rn$Rm",
 487           "$Rn.addr = $wb", []> {
 488   let Inst{5-4} = Rn{5-4};
 489   let DecoderMethod = "DecodeVLDInstruction";
 490 }
 491
 492 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8", VecListTwoD>;
 493 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16", VecListTwoD>;
 494 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32", VecListTwoD>;
 495
 496 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8", VecListFourD>;
 497 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16", VecListFourD>;
 498 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32", VecListFourD>;
 499
 500 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 501 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 502 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 503
 504 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 505 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 506 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 507
 508 // ...with double-spaced registers
 509 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8", VecListTwoQ>;
 510 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
 511 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
 512 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8", VecListTwoQ>;
 513 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
 514 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
 515
 516 //   VLD3     : Vector Load (multiple 3-element structures)
 517 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 518   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 519           (ins addrmode6:$Rn), IIC_VLD3,
 520           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 521   let Rm = 0b1111;
 522   let Inst{4} = Rn{4};
 523   let DecoderMethod = "DecodeVLDInstruction";
 524 }
 525
 526 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 527 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 528 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 529
 530 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 531 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 532 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 533
 534 // ...with address register writeback:
 535 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 536   : NLdSt<0, 0b10, op11_8, op7_4,
 537           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 538           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 539           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 540           "$Rn.addr = $wb", []> {
 541   let Inst{4} = Rn{4};
 542   let DecoderMethod = "DecodeVLDInstruction";
 543 }
 544
 545 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 546 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 547 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 548
 549 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 550 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 551 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 552
 553 // ...with double-spaced registers:
 554 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 555 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 556 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 557 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 558 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 559 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 560
 561 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 562 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 563 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 564
 565 // ...alternate versions to be allocated odd register numbers:
 566 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 567 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 568 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 569
 570 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 571 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 572 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 573
 574 //   VLD4     : Vector Load (multiple 4-element structures)
 575 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 576   : NLdSt<0, 0b10, op11_8, op7_4,
 577           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 578           (ins addrmode6:$Rn), IIC_VLD4,
 579           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 580   let Rm = 0b1111;
 581   let Inst{5-4} = Rn{5-4};
 582   let DecoderMethod = "DecodeVLDInstruction";
 583 }
 584
 585 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 586 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 587 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 588
 589 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 590 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 591 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 592
 593 // ...with address register writeback:
 594 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 595   : NLdSt<0, 0b10, op11_8, op7_4,
 596           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 597           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 598           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 599           "$Rn.addr = $wb", []> {
 600   let Inst{5-4} = Rn{5-4};
 601   let DecoderMethod = "DecodeVLDInstruction";
 602 }
 603
 604 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 605 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 606 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 607
 608 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 609 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 610 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 611
 612 // ...with double-spaced registers:
 613 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 614 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 615 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 616 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 617 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 618 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 619
 620 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 621 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 622 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 623
 624 // ...alternate versions to be allocated odd register numbers:
 625 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 626 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 627 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 628
 629 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 630 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 631 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 632
 633 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 634
 635 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 636 // These are expanded to real instructions after register allocation.
 637 class VLDQLNPseudo<InstrItinClass itin>
 638   : PseudoNLdSt<(outs QPR:$dst),
 639                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 640                 itin, "$src = $dst">;
 641 class VLDQLNWBPseudo<InstrItinClass itin>
 642   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 643                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 644                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 645 class VLDQQLNPseudo<InstrItinClass itin>
 646   : PseudoNLdSt<(outs QQPR:$dst),
 647                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 648                 itin, "$src = $dst">;
 649 class VLDQQLNWBPseudo<InstrItinClass itin>
 650   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 651                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 652                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 653 class VLDQQQQLNPseudo<InstrItinClass itin>
 654   : PseudoNLdSt<(outs QQQQPR:$dst),
 655                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 656                 itin, "$src = $dst">;
 657 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 658   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 659                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 660                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 661
 662 //   VLD1LN   : Vector Load (single element to one lane)
 663 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 664              PatFrag LoadOp>
 665   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 666           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 667           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 668           "$src = $Vd",
 669           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 670                                          (i32 (LoadOp addrmode6:$Rn)),
 671                                          imm:$lane))]> {
 672   let Rm = 0b1111;
 673   let DecoderMethod = "DecodeVLD1LN";
 674 }
 675 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 676              PatFrag LoadOp>
 677   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 678           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 679           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 680           "$src = $Vd",
 681           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 682                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 683                                          imm:$lane))]> {
 684   let Rm = 0b1111;
 685   let DecoderMethod = "DecodeVLD1LN";
 686 }
 687 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 688   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 689                                                (i32 (LoadOp addrmode6:$addr)),
 690                                                imm:$lane))];
 691 }
 692
 693 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 694   let Inst{7-5} = lane{2-0};
 695 }
 696 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 697   let Inst{7-6} = lane{1-0};
 698   let Inst{4}   = Rn{4};
 699 }
 700 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 701   let Inst{7} = lane{0};
 702   let Inst{5} = Rn{4};
 703   let Inst{4} = Rn{4};
 704 }
 705
 706 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 707 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 708 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 709
 710 def : Pat<(vector_insert (v2f32 DPR:$src),
 711                          (f32 (load addrmode6:$addr)), imm:$lane),
 712           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 713 def : Pat<(vector_insert (v4f32 QPR:$src),
 714                          (f32 (load addrmode6:$addr)), imm:$lane),
 715           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 716
 717 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 718
 719 // ...with address register writeback:
 720 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 721   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 722           (ins addrmode6:$Rn, am6offset:$Rm,
 723            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 724           "\\{$Vd[$lane]\\}, $Rn$Rm",
 725           "$src = $Vd, $Rn.addr = $wb", []> {
 726   let DecoderMethod = "DecodeVLD1LN";
 727 }
 728
 729 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 730   let Inst{7-5} = lane{2-0};
 731 }
 732 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 733   let Inst{7-6} = lane{1-0};
 734   let Inst{4}   = Rn{4};
 735 }
 736 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 737   let Inst{7} = lane{0};
 738   let Inst{5} = Rn{4};
 739   let Inst{4} = Rn{4};
 740 }
 741
 742 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 743 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 744 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 745
 746 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 747 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 748   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 749           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 750           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 751           "$src1 = $Vd, $src2 = $dst2", []> {
 752   let Rm = 0b1111;
 753   let Inst{4}   = Rn{4};
 754   let DecoderMethod = "DecodeVLD2LN";
 755 }
 756
 757 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 758   let Inst{7-5} = lane{2-0};
 759 }
 760 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 761   let Inst{7-6} = lane{1-0};
 762 }
 763 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 764   let Inst{7} = lane{0};
 765 }
 766
 767 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 768 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 769 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 770
 771 // ...with double-spaced registers:
 772 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 773   let Inst{7-6} = lane{1-0};
 774 }
 775 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 776   let Inst{7} = lane{0};
 777 }
 778
 779 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 780 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 781
 782 // ...with address register writeback:
 783 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 784   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 785           (ins addrmode6:$Rn, am6offset:$Rm,
 786            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 787           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 788           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 789   let Inst{4}   = Rn{4};
 790   let DecoderMethod = "DecodeVLD2LN";
 791 }
 792
 793 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 794   let Inst{7-5} = lane{2-0};
 795 }
 796 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 797   let Inst{7-6} = lane{1-0};
 798 }
 799 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 800   let Inst{7} = lane{0};
 801 }
 802
 803 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 804 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 805 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 806
 807 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 808   let Inst{7-6} = lane{1-0};
 809 }
 810 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 811   let Inst{7} = lane{0};
 812 }
 813
 814 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 815 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 816
 817 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 818 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 819   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 820           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 821           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 822           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 823           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 824   let Rm = 0b1111;
 825   let DecoderMethod = "DecodeVLD3LN";
 826 }
 827
 828 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 829   let Inst{7-5} = lane{2-0};
 830 }
 831 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 832   let Inst{7-6} = lane{1-0};
 833 }
 834 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 835   let Inst{7}   = lane{0};
 836 }
 837
 838 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 839 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 840 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 841
 842 // ...with double-spaced registers:
 843 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 844   let Inst{7-6} = lane{1-0};
 845 }
 846 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 847   let Inst{7}   = lane{0};
 848 }
 849
 850 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 851 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 852
 853 // ...with address register writeback:
 854 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 855   : NLdStLn<1, 0b10, op11_8, op7_4,
 856           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 857           (ins addrmode6:$Rn, am6offset:$Rm,
 858            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 859           IIC_VLD3lnu, "vld3", Dt,
 860           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 861           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 862           []> {
 863   let DecoderMethod = "DecodeVLD3LN";
 864 }
 865
 866 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 867   let Inst{7-5} = lane{2-0};
 868 }
 869 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 870   let Inst{7-6} = lane{1-0};
 871 }
 872 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 873   let Inst{7}   = lane{0};
 874 }
 875
 876 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 877 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 878 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 879
 880 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 881   let Inst{7-6} = lane{1-0};
 882 }
 883 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 884   let Inst{7}   = lane{0};
 885 }
 886
 887 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 888 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 889
 890 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 891 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 892   : NLdStLn<1, 0b10, op11_8, op7_4,
 893           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 894           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 895           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 896           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 897           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 898   let Rm = 0b1111;
 899   let Inst{4}   = Rn{4};
 900   let DecoderMethod = "DecodeVLD4LN";
 901 }
 902
 903 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 904   let Inst{7-5} = lane{2-0};
 905 }
 906 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 907   let Inst{7-6} = lane{1-0};
 908 }
 909 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 910   let Inst{7}   = lane{0};
 911   let Inst{5} = Rn{5};
 912 }
 913
 914 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 915 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 916 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 917
 918 // ...with double-spaced registers:
 919 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 920   let Inst{7-6} = lane{1-0};
 921 }
 922 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 923   let Inst{7}   = lane{0};
 924   let Inst{5} = Rn{5};
 925 }
 926
 927 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 928 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 929
 930 // ...with address register writeback:
 931 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 932   : NLdStLn<1, 0b10, op11_8, op7_4,
 933           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 934           (ins addrmode6:$Rn, am6offset:$Rm,
 935            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 936           IIC_VLD4lnu, "vld4", Dt,
 937 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 938 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 939           []> {
 940   let Inst{4}   = Rn{4};
 941   let DecoderMethod = "DecodeVLD4LN"  ;
 942 }
 943
 944 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 945   let Inst{7-5} = lane{2-0};
 946 }
 947 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 948   let Inst{7-6} = lane{1-0};
 949 }
 950 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 951   let Inst{7}   = lane{0};
 952   let Inst{5} = Rn{5};
 953 }
 954
 955 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 956 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 957 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 958
 959 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 960   let Inst{7-6} = lane{1-0};
 961 }
 962 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 963   let Inst{7}   = lane{0};
 964   let Inst{5} = Rn{5};
 965 }
 966
 967 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 968 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 969
 970 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 971
 972 //   VLD1DUP  : Vector Load (single element to all lanes)
 973 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
 974   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd), (ins addrmode6dup:$Rn),
 975           IIC_VLD1dup, "vld1", Dt, "\\{$Vd[]\\}, $Rn", "",
 976           [(set DPR:$Vd, (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
 977   let Rm = 0b1111;
 978   let Inst{4} = Rn{4};
 979   let DecoderMethod = "DecodeVLD1DupInstruction";
 980 }
 981 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
 982   let Pattern = [(set QPR:$dst,
 983                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
 984 }
 985
 986 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
 987 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
 988 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
 989
 990 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
 991 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
 992 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
 993
 994 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
 995           (VLD1DUPd32 addrmode6:$addr)>;
 996 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
 997           (VLD1DUPq32Pseudo addrmode6:$addr)>;
 998
 999 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1000
1001 class VLD1QDUP<bits<4> op7_4, string Dt>
1002   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2),
1003           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1004           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
1005   let Rm = 0b1111;
1006   let Inst{4} = Rn{4};
1007   let DecoderMethod = "DecodeVLD1DupInstruction";
1008 }
1009
1010 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
1011 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
1012 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
1013
1014 // ...with address register writeback:
1015 class VLD1DUPWB<bits<4> op7_4, string Dt>
1016   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, GPR:$wb),
1017           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
1018           "vld1", Dt, "\\{$Vd[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1019   let Inst{4} = Rn{4};
1020   let DecoderMethod = "DecodeVLD1DupInstruction";
1021 }
1022 class VLD1QDUPWB<bits<4> op7_4, string Dt>
1023   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1024           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
1025           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1026   let Inst{4} = Rn{4};
1027   let DecoderMethod = "DecodeVLD1DupInstruction";
1028 }
1029
1030 def VLD1DUPd8_UPD  : VLD1DUPWB<{0,0,0,0}, "8">;
1031 def VLD1DUPd16_UPD : VLD1DUPWB<{0,1,0,?}, "16">;
1032 def VLD1DUPd32_UPD : VLD1DUPWB<{1,0,0,?}, "32">;
1033
1034 def VLD1DUPq8_UPD  : VLD1QDUPWB<{0,0,1,0}, "8">;
1035 def VLD1DUPq16_UPD : VLD1QDUPWB<{0,1,1,?}, "16">;
1036 def VLD1DUPq32_UPD : VLD1QDUPWB<{1,0,1,?}, "32">;
1037
1038 def VLD1DUPq8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1dupu>;
1039 def VLD1DUPq16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
1040 def VLD1DUPq32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
1041
1042 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1043 class VLD2DUP<bits<4> op7_4, string Dt>
1044   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
1045           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1046           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
1047   let Rm = 0b1111;
1048   let Inst{4} = Rn{4};
1049   let DecoderMethod = "DecodeVLD2DupInstruction";
1050 }
1051
1052 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
1053 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
1054 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
1055
1056 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
1057 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
1058 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
1059
1060 // ...with double-spaced registers (not used for codegen):
1061 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8">;
1062 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16">;
1063 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32">;
1064
1065 // ...with address register writeback:
1066 class VLD2DUPWB<bits<4> op7_4, string Dt>
1067   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1068           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
1069           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1070   let Inst{4} = Rn{4};
1071   let DecoderMethod = "DecodeVLD2DupInstruction";
1072 }
1073
1074 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
1075 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
1076 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
1077
1078 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
1079 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
1080 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
1081
1082 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
1083 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1084 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1085
1086 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1087 class VLD3DUP<bits<4> op7_4, string Dt>
1088   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1089           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1090           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1091   let Rm = 0b1111;
1092   let Inst{4} = 0;
1093   let DecoderMethod = "DecodeVLD3DupInstruction";
1094 }
1095
1096 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1097 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1098 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1099
1100 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1101 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1102 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1103
1104 // ...with double-spaced registers (not used for codegen):
1105 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
1106 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
1107 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
1108
1109 // ...with address register writeback:
1110 class VLD3DUPWB<bits<4> op7_4, string Dt>
1111   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1112           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1113           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1114           "$Rn.addr = $wb", []> {
1115   let Inst{4} = 0;
1116   let DecoderMethod = "DecodeVLD3DupInstruction";
1117 }
1118
1119 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1120 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1121 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1122
1123 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1124 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1125 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1126
1127 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1128 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1129 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1130
1131 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1132 class VLD4DUP<bits<4> op7_4, string Dt>
1133   : NLdSt<1, 0b10, 0b1111, op7_4,
1134           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1135           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1136           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1137   let Rm = 0b1111;
1138   let Inst{4} = Rn{4};
1139   let DecoderMethod = "DecodeVLD4DupInstruction";
1140 }
1141
1142 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1143 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1144 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1145
1146 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1147 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1148 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1149
1150 // ...with double-spaced registers (not used for codegen):
1151 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
1152 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
1153 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1154
1155 // ...with address register writeback:
1156 class VLD4DUPWB<bits<4> op7_4, string Dt>
1157   : NLdSt<1, 0b10, 0b1111, op7_4,
1158           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1159           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1160           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1161           "$Rn.addr = $wb", []> {
1162   let Inst{4} = Rn{4};
1163   let DecoderMethod = "DecodeVLD4DupInstruction";
1164 }
1165
1166 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1167 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1168 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1169
1170 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1171 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1172 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1173
1174 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1175 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1176 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1177
1178 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1179
1180 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1181
1182 // Classes for VST* pseudo-instructions with multi-register operands.
1183 // These are expanded to real instructions after register allocation.
1184 class VSTQPseudo<InstrItinClass itin>
1185   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1186 class VSTQWBPseudo<InstrItinClass itin>
1187   : PseudoNLdSt<(outs GPR:$wb),
1188                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1189                 "$addr.addr = $wb">;
1190 class VSTQQPseudo<InstrItinClass itin>
1191   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1192 class VSTQQWBPseudo<InstrItinClass itin>
1193   : PseudoNLdSt<(outs GPR:$wb),
1194                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1195                 "$addr.addr = $wb">;
1196 class VSTQQQQPseudo<InstrItinClass itin>
1197   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1198 class VSTQQQQWBPseudo<InstrItinClass itin>
1199   : PseudoNLdSt<(outs GPR:$wb),
1200                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1201                 "$addr.addr = $wb">;
1202
1203 //   VST1     : Vector Store (multiple single elements)
1204 class VST1D<bits<4> op7_4, string Dt>
1205   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1206           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1207   let Rm = 0b1111;
1208   let Inst{4} = Rn{4};
1209   let DecoderMethod = "DecodeVSTInstruction";
1210 }
1211 class VST1Q<bits<4> op7_4, string Dt>
1212   : NLdSt<0,0b00,0b1010,op7_4, (outs),
1213           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
1214           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1215   let Rm = 0b1111;
1216   let Inst{5-4} = Rn{5-4};
1217   let DecoderMethod = "DecodeVSTInstruction";
1218 }
1219
1220 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1221 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1222 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1223 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1224
1225 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1226 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1227 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1228 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1229
1230 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1231 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1232 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1233 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1234
1235 // ...with address register writeback:
1236 class VST1DWB<bits<4> op7_4, string Dt>
1237   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
1238           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
1239           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1240   let Inst{4} = Rn{4};
1241   let DecoderMethod = "DecodeVSTInstruction";
1242 }
1243 class VST1QWB<bits<4> op7_4, string Dt>
1244   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
1245           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1246           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1247           "$Rn.addr = $wb", []> {
1248   let Inst{5-4} = Rn{5-4};
1249   let DecoderMethod = "DecodeVSTInstruction";
1250 }
1251
1252 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
1253 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
1254 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
1255 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
1256
1257 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
1258 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
1259 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
1260 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
1261
1262 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
1263 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1264 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1265 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1266
1267 // ...with 3 registers
1268 class VST1D3<bits<4> op7_4, string Dt>
1269   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1270           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
1271           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1272   let Rm = 0b1111;
1273   let Inst{4} = Rn{4};
1274   let DecoderMethod = "DecodeVSTInstruction";
1275 }
1276 class VST1D3WB<bits<4> op7_4, string Dt>
1277   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
1278           (ins addrmode6:$Rn, am6offset:$Rm,
1279            DPR:$Vd, DPR:$src2, DPR:$src3),
1280           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1281           "$Rn.addr = $wb", []> {
1282   let Inst{4} = Rn{4};
1283   let DecoderMethod = "DecodeVSTInstruction";
1284 }
1285
1286 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
1287 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
1288 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
1289 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
1290
1291 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
1292 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
1293 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
1294 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
1295
1296 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
1297 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
1298
1299 // ...with 4 registers
1300 class VST1D4<bits<4> op7_4, string Dt>
1301   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1302           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1303           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
1304           []> {
1305   let Rm = 0b1111;
1306   let Inst{5-4} = Rn{5-4};
1307   let DecoderMethod = "DecodeVSTInstruction";
1308 }
1309 class VST1D4WB<bits<4> op7_4, string Dt>
1310   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
1311           (ins addrmode6:$Rn, am6offset:$Rm,
1312            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
1313           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1314           "$Rn.addr = $wb", []> {
1315   let Inst{5-4} = Rn{5-4};
1316   let DecoderMethod = "DecodeVSTInstruction";
1317 }
1318
1319 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
1320 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
1321 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
1322 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
1323
1324 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
1325 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
1326 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
1327 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
1328
1329 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
1330 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
1331
1332 //   VST2     : Vector Store (multiple 2-element structures)
1333 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1334   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1335           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1336           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1337   let Rm = 0b1111;
1338   let Inst{5-4} = Rn{5-4};
1339   let DecoderMethod = "DecodeVSTInstruction";
1340 }
1341 class VST2Q<bits<4> op7_4, string Dt>
1342   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1343           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1344           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1345           "", []> {
1346   let Rm = 0b1111;
1347   let Inst{5-4} = Rn{5-4};
1348   let DecoderMethod = "DecodeVSTInstruction";
1349 }
1350
1351 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1352 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1353 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1354
1355 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1356 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1357 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1358
1359 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1360 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1361 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1362
1363 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1364 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1365 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1366
1367 // ...with address register writeback:
1368 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1369   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1370           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1371           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1372           "$Rn.addr = $wb", []> {
1373   let Inst{5-4} = Rn{5-4};
1374   let DecoderMethod = "DecodeVSTInstruction";
1375 }
1376 class VST2QWB<bits<4> op7_4, string Dt>
1377   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1378           (ins addrmode6:$Rn, am6offset:$Rm,
1379            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1380           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1381           "$Rn.addr = $wb", []> {
1382   let Inst{5-4} = Rn{5-4};
1383   let DecoderMethod = "DecodeVSTInstruction";
1384 }
1385
1386 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1387 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1388 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1389
1390 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1391 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1392 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1393
1394 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1395 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1396 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1397
1398 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1399 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1400 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1401
1402 // ...with double-spaced registers
1403 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1404 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1405 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1406 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1407 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1408 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1409
1410 //   VST3     : Vector Store (multiple 3-element structures)
1411 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1412   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1413           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1414           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1415   let Rm = 0b1111;
1416   let Inst{4} = Rn{4};
1417   let DecoderMethod = "DecodeVSTInstruction";
1418 }
1419
1420 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1421 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1422 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1423
1424 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1425 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1426 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1427
1428 // ...with address register writeback:
1429 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1430   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1431           (ins addrmode6:$Rn, am6offset:$Rm,
1432            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1433           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1434           "$Rn.addr = $wb", []> {
1435   let Inst{4} = Rn{4};
1436   let DecoderMethod = "DecodeVSTInstruction";
1437 }
1438
1439 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1440 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1441 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1442
1443 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1444 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1445 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1446
1447 // ...with double-spaced registers:
1448 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1449 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1450 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1451 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1452 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1453 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1454
1455 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1456 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1457 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1458
1459 // ...alternate versions to be allocated odd register numbers:
1460 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1461 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1462 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1463
1464 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1465 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1466 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1467
1468 //   VST4     : Vector Store (multiple 4-element structures)
1469 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1470   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1471           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1472           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1473           "", []> {
1474   let Rm = 0b1111;
1475   let Inst{5-4} = Rn{5-4};
1476   let DecoderMethod = "DecodeVSTInstruction";
1477 }
1478
1479 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1480 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1481 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1482
1483 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1484 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1485 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1486
1487 // ...with address register writeback:
1488 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1489   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1490           (ins addrmode6:$Rn, am6offset:$Rm,
1491            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1492            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1493           "$Rn.addr = $wb", []> {
1494   let Inst{5-4} = Rn{5-4};
1495   let DecoderMethod = "DecodeVSTInstruction";
1496 }
1497
1498 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1499 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1500 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1501
1502 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1503 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1504 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1505
1506 // ...with double-spaced registers:
1507 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1508 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1509 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1510 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1511 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1512 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1513
1514 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1515 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1516 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1517
1518 // ...alternate versions to be allocated odd register numbers:
1519 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1520 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1521 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1522
1523 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1524 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1525 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1526
1527 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1528
1529 // Classes for VST*LN pseudo-instructions with multi-register operands.
1530 // These are expanded to real instructions after register allocation.
1531 class VSTQLNPseudo<InstrItinClass itin>
1532   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1533                 itin, "">;
1534 class VSTQLNWBPseudo<InstrItinClass itin>
1535   : PseudoNLdSt<(outs GPR:$wb),
1536                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1537                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1538 class VSTQQLNPseudo<InstrItinClass itin>
1539   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1540                 itin, "">;
1541 class VSTQQLNWBPseudo<InstrItinClass itin>
1542   : PseudoNLdSt<(outs GPR:$wb),
1543                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1544                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1545 class VSTQQQQLNPseudo<InstrItinClass itin>
1546   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1547                 itin, "">;
1548 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1549   : PseudoNLdSt<(outs GPR:$wb),
1550                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1551                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1552
1553 //   VST1LN   : Vector Store (single element from one lane)
1554 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1555              PatFrag StoreOp, SDNode ExtractOp>
1556   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1557           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1558           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1559           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1560   let Rm = 0b1111;
1561   let DecoderMethod = "DecodeVST1LN";
1562 }
1563 class VST1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1564              PatFrag StoreOp, SDNode ExtractOp>
1565   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1566           (ins addrmode6oneL32:$Rn, DPR:$Vd, nohash_imm:$lane),
1567           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1568           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6oneL32:$Rn)]>{
1569   let Rm = 0b1111;
1570   let DecoderMethod = "DecodeVST1LN";
1571 }
1572 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1573   : VSTQLNPseudo<IIC_VST1ln> {
1574   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1575                           addrmode6:$addr)];
1576 }
1577
1578 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1579                        NEONvgetlaneu> {
1580   let Inst{7-5} = lane{2-0};
1581 }
1582 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1583                        NEONvgetlaneu> {
1584   let Inst{7-6} = lane{1-0};
1585   let Inst{4}   = Rn{5};
1586 }
1587
1588 def VST1LNd32 : VST1LN32<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1589   let Inst{7}   = lane{0};
1590   let Inst{5-4} = Rn{5-4};
1591 }
1592
1593 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1594 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1595 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1596
1597 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1598           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1599 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1600           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1601
1602 // ...with address register writeback:
1603 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1604                PatFrag StoreOp, SDNode ExtractOp>
1605   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1606           (ins addrmode6:$Rn, am6offset:$Rm,
1607            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1608           "\\{$Vd[$lane]\\}, $Rn$Rm",
1609           "$Rn.addr = $wb",
1610           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1611                                   addrmode6:$Rn, am6offset:$Rm))]> {
1612   let DecoderMethod = "DecodeVST1LN";
1613 }
1614 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1615   : VSTQLNWBPseudo<IIC_VST1lnu> {
1616   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1617                                         addrmode6:$addr, am6offset:$offset))];
1618 }
1619
1620 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
1621                              NEONvgetlaneu> {
1622   let Inst{7-5} = lane{2-0};
1623 }
1624 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
1625                              NEONvgetlaneu> {
1626   let Inst{7-6} = lane{1-0};
1627   let Inst{4}   = Rn{5};
1628 }
1629 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
1630                              extractelt> {
1631   let Inst{7}   = lane{0};
1632   let Inst{5-4} = Rn{5-4};
1633 }
1634
1635 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
1636 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
1637 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
1638
1639 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1640
1641 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1642 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1643   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1644           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1645           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1646           "", []> {
1647   let Rm = 0b1111;
1648   let Inst{4}   = Rn{4};
1649   let DecoderMethod = "DecodeVST2LN";
1650 }
1651
1652 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1653   let Inst{7-5} = lane{2-0};
1654 }
1655 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1656   let Inst{7-6} = lane{1-0};
1657 }
1658 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1659   let Inst{7}   = lane{0};
1660 }
1661
1662 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1663 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1664 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1665
1666 // ...with double-spaced registers:
1667 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1668   let Inst{7-6} = lane{1-0};
1669   let Inst{4}   = Rn{4};
1670 }
1671 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1672   let Inst{7}   = lane{0};
1673   let Inst{4}   = Rn{4};
1674 }
1675
1676 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1677 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1678
1679 // ...with address register writeback:
1680 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1681   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1682           (ins addrmode6:$addr, am6offset:$offset,
1683            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1684           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1685           "$addr.addr = $wb", []> {
1686   let Inst{4}   = Rn{4};
1687   let DecoderMethod = "DecodeVST2LN";
1688 }
1689
1690 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1691   let Inst{7-5} = lane{2-0};
1692 }
1693 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1694   let Inst{7-6} = lane{1-0};
1695 }
1696 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1697   let Inst{7}   = lane{0};
1698 }
1699
1700 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1701 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1702 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1703
1704 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1705   let Inst{7-6} = lane{1-0};
1706 }
1707 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1708   let Inst{7}   = lane{0};
1709 }
1710
1711 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1712 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1713
1714 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1715 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1716   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1717           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1718            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1719           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1720   let Rm = 0b1111;
1721   let DecoderMethod = "DecodeVST3LN";
1722 }
1723
1724 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1725   let Inst{7-5} = lane{2-0};
1726 }
1727 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1728   let Inst{7-6} = lane{1-0};
1729 }
1730 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1731   let Inst{7}   = lane{0};
1732 }
1733
1734 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1735 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1736 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1737
1738 // ...with double-spaced registers:
1739 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1740   let Inst{7-6} = lane{1-0};
1741 }
1742 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1743   let Inst{7}   = lane{0};
1744 }
1745
1746 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1747 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1748
1749 // ...with address register writeback:
1750 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1751   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1752           (ins addrmode6:$Rn, am6offset:$Rm,
1753            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1754           IIC_VST3lnu, "vst3", Dt,
1755           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1756           "$Rn.addr = $wb", []> {
1757   let DecoderMethod = "DecodeVST3LN";
1758 }
1759
1760 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1761   let Inst{7-5} = lane{2-0};
1762 }
1763 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1764   let Inst{7-6} = lane{1-0};
1765 }
1766 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1767   let Inst{7}   = lane{0};
1768 }
1769
1770 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1771 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1772 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1773
1774 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1775   let Inst{7-6} = lane{1-0};
1776 }
1777 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1778   let Inst{7}   = lane{0};
1779 }
1780
1781 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1782 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1783
1784 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1785 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1786   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1787           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1788            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1789           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1790           "", []> {
1791   let Rm = 0b1111;
1792   let Inst{4} = Rn{4};
1793   let DecoderMethod = "DecodeVST4LN";
1794 }
1795
1796 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1797   let Inst{7-5} = lane{2-0};
1798 }
1799 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1800   let Inst{7-6} = lane{1-0};
1801 }
1802 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1803   let Inst{7}   = lane{0};
1804   let Inst{5} = Rn{5};
1805 }
1806
1807 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1808 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1809 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1810
1811 // ...with double-spaced registers:
1812 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1813   let Inst{7-6} = lane{1-0};
1814 }
1815 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1816   let Inst{7}   = lane{0};
1817   let Inst{5} = Rn{5};
1818 }
1819
1820 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1821 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1822
1823 // ...with address register writeback:
1824 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1825   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1826           (ins addrmode6:$Rn, am6offset:$Rm,
1827            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1828           IIC_VST4lnu, "vst4", Dt,
1829   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1830           "$Rn.addr = $wb", []> {
1831   let Inst{4} = Rn{4};
1832   let DecoderMethod = "DecodeVST4LN";
1833 }
1834
1835 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1836   let Inst{7-5} = lane{2-0};
1837 }
1838 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1839   let Inst{7-6} = lane{1-0};
1840 }
1841 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1842   let Inst{7}   = lane{0};
1843   let Inst{5} = Rn{5};
1844 }
1845
1846 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1847 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1848 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1849
1850 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1851   let Inst{7-6} = lane{1-0};
1852 }
1853 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1854   let Inst{7}   = lane{0};
1855   let Inst{5} = Rn{5};
1856 }
1857
1858 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1859 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1860
1861 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1862
1863
1864 //===----------------------------------------------------------------------===//
1865 // NEON pattern fragments
1866 //===----------------------------------------------------------------------===//
1867
1868 // Extract D sub-registers of Q registers.
1869 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1870   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1871   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1872 }]>;
1873 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1874   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1875   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1876 }]>;
1877 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1878   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1879   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1880 }]>;
1881 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1882   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1883   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1884 }]>;
1885
1886 // Extract S sub-registers of Q/D registers.
1887 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1888   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1889   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1890 }]>;
1891
1892 // Translate lane numbers from Q registers to D subregs.
1893 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1894   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1895 }]>;
1896 def SubReg_i16_lane : SDNodeXForm<imm, [{
1897   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1898 }]>;
1899 def SubReg_i32_lane : SDNodeXForm<imm, [{
1900   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1901 }]>;
1902
1903 //===----------------------------------------------------------------------===//
1904 // Instruction Classes
1905 //===----------------------------------------------------------------------===//
1906
1907 // Basic 2-register operations: double- and quad-register.
1908 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1909            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1910            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1911   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1912         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
1913         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
1914 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1915            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1916            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1917   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1918         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
1919         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
1920
1921 // Basic 2-register intrinsics, both double- and quad-register.
1922 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1923               bits<2> op17_16, bits<5> op11_7, bit op4,
1924               InstrItinClass itin, string OpcodeStr, string Dt,
1925               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1926   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1927         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1928         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
1929 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1930               bits<2> op17_16, bits<5> op11_7, bit op4,
1931               InstrItinClass itin, string OpcodeStr, string Dt,
1932               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1933   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1934         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1935         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
1936
1937 // Narrow 2-register operations.
1938 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1939            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1940            InstrItinClass itin, string OpcodeStr, string Dt,
1941            ValueType TyD, ValueType TyQ, SDNode OpNode>
1942   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
1943         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1944         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
1945
1946 // Narrow 2-register intrinsics.
1947 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1948               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1949               InstrItinClass itin, string OpcodeStr, string Dt,
1950               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1951   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
1952         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1953         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
1954
1955 // Long 2-register operations (currently only used for VMOVL).
1956 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1957            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1958            InstrItinClass itin, string OpcodeStr, string Dt,
1959            ValueType TyQ, ValueType TyD, SDNode OpNode>
1960   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
1961         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1962         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
1963
1964 // Long 2-register intrinsics.
1965 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1966               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1967               InstrItinClass itin, string OpcodeStr, string Dt,
1968               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1969   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
1970         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1971         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
1972
1973 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1974 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1975   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
1976         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1977         OpcodeStr, Dt, "$Vd, $Vm",
1978         "$src1 = $Vd, $src2 = $Vm", []>;
1979 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1980                   InstrItinClass itin, string OpcodeStr, string Dt>
1981   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
1982         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
1983         "$src1 = $Vd, $src2 = $Vm", []>;
1984
1985 // Basic 3-register operations: double- and quad-register.
1986 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1987            InstrItinClass itin, string OpcodeStr, string Dt,
1988            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1989   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1990         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1991         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1992         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1993   let isCommutable = Commutable;
1994 }
1995 // Same as N3VD but no data type.
1996 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1997            InstrItinClass itin, string OpcodeStr,
1998            ValueType ResTy, ValueType OpTy,
1999            SDNode OpNode, bit Commutable>
2000   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2001          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2002          OpcodeStr, "$Vd, $Vn, $Vm", "",
2003          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2004   let isCommutable = Commutable;
2005 }
2006
2007 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2008              InstrItinClass itin, string OpcodeStr, string Dt,
2009              ValueType Ty, SDNode ShOp>
2010   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2011         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2012         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2013         [(set (Ty DPR:$Vd),
2014               (Ty (ShOp (Ty DPR:$Vn),
2015                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2016   let isCommutable = 0;
2017 }
2018 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2019                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2020   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2021         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2022         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2023         [(set (Ty DPR:$Vd),
2024               (Ty (ShOp (Ty DPR:$Vn),
2025                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2026   let isCommutable = 0;
2027 }
2028
2029 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2030            InstrItinClass itin, string OpcodeStr, string Dt,
2031            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2032   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2033         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2034         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2035         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2036   let isCommutable = Commutable;
2037 }
2038 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2039            InstrItinClass itin, string OpcodeStr,
2040            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2041   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2042          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2043          OpcodeStr, "$Vd, $Vn, $Vm", "",
2044          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2045   let isCommutable = Commutable;
2046 }
2047 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2048              InstrItinClass itin, string OpcodeStr, string Dt,
2049              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2050   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2051         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2052         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2053         [(set (ResTy QPR:$Vd),
2054               (ResTy (ShOp (ResTy QPR:$Vn),
2055                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2056                                                 imm:$lane)))))]> {
2057   let isCommutable = 0;
2058 }
2059 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2060                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2061   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2062         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2063         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2064         [(set (ResTy QPR:$Vd),
2065               (ResTy (ShOp (ResTy QPR:$Vn),
2066                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2067                                                 imm:$lane)))))]> {
2068   let isCommutable = 0;
2069 }
2070
2071 // Basic 3-register intrinsics, both double- and quad-register.
2072 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2073               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2074               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2075   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2076         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2077         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2078         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2079   let isCommutable = Commutable;
2080 }
2081 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2082                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2083   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2084         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2085         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2086         [(set (Ty DPR:$Vd),
2087               (Ty (IntOp (Ty DPR:$Vn),
2088                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2089                                            imm:$lane)))))]> {
2090   let isCommutable = 0;
2091 }
2092 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2093                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2094   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2095         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2096         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2097         [(set (Ty DPR:$Vd),
2098               (Ty (IntOp (Ty DPR:$Vn),
2099                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2100   let isCommutable = 0;
2101 }
2102 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2103               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2104               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2105   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2106         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2107         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2108         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2109   let isCommutable = 0;
2110 }
2111
2112 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2113               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2114               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2115   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2116         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2117         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2118         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2119   let isCommutable = Commutable;
2120 }
2121 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2122                 string OpcodeStr, string Dt,
2123                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2124   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2125         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2126         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2127         [(set (ResTy QPR:$Vd),
2128               (ResTy (IntOp (ResTy QPR:$Vn),
2129                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2130                                                  imm:$lane)))))]> {
2131   let isCommutable = 0;
2132 }
2133 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2134                   string OpcodeStr, string Dt,
2135                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2136   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2137         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2138         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2139         [(set (ResTy QPR:$Vd),
2140               (ResTy (IntOp (ResTy QPR:$Vn),
2141                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2142                                                  imm:$lane)))))]> {
2143   let isCommutable = 0;
2144 }
2145 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2146               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2147               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2148   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2149         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2150         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2151         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2152   let isCommutable = 0;
2153 }
2154
2155 // Multiply-Add/Sub operations: double- and quad-register.
2156 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2157                 InstrItinClass itin, string OpcodeStr, string Dt,
2158                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2159   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2160         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2161         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2162         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2163                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2164
2165 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2166                   string OpcodeStr, string Dt,
2167                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2168   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2169         (outs DPR:$Vd),
2170         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2171         NVMulSLFrm, itin,
2172         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2173         [(set (Ty DPR:$Vd),
2174               (Ty (ShOp (Ty DPR:$src1),
2175                         (Ty (MulOp DPR:$Vn,
2176                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2177                                                      imm:$lane)))))))]>;
2178 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2179                     string OpcodeStr, string Dt,
2180                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2181   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2182         (outs DPR:$Vd),
2183         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2184         NVMulSLFrm, itin,
2185         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2186         [(set (Ty DPR:$Vd),
2187               (Ty (ShOp (Ty DPR:$src1),
2188                         (Ty (MulOp DPR:$Vn,
2189                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2190                                                      imm:$lane)))))))]>;
2191
2192 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2193                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2194                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2195   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2196         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2197         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2198         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2199                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2200 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2201                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2202                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2203   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2204         (outs QPR:$Vd),
2205         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2206         NVMulSLFrm, itin,
2207         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2208         [(set (ResTy QPR:$Vd),
2209               (ResTy (ShOp (ResTy QPR:$src1),
2210                            (ResTy (MulOp QPR:$Vn,
2211                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2212                                                         imm:$lane)))))))]>;
2213 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2214                     string OpcodeStr, string Dt,
2215                     ValueType ResTy, ValueType OpTy,
2216                     SDNode MulOp, SDNode ShOp>
2217   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2218         (outs QPR:$Vd),
2219         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2220         NVMulSLFrm, itin,
2221         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2222         [(set (ResTy QPR:$Vd),
2223               (ResTy (ShOp (ResTy QPR:$src1),
2224                            (ResTy (MulOp QPR:$Vn,
2225                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2226                                                         imm:$lane)))))))]>;
2227
2228 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2229 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2230                 InstrItinClass itin, string OpcodeStr, string Dt,
2231                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2232   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2233         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2234         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2235         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2236                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2237 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2238                 InstrItinClass itin, string OpcodeStr, string Dt,
2239                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2240   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2241         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2242         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2243         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2244                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2245
2246 // Neon 3-argument intrinsics, both double- and quad-register.
2247 // The destination register is also used as the first source operand register.
2248 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2249                InstrItinClass itin, string OpcodeStr, string Dt,
2250                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2251   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2252         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2253         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2254         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2255                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2256 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2257                InstrItinClass itin, string OpcodeStr, string Dt,
2258                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2259   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2260         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2261         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2262         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2263                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2264
2265 // Long Multiply-Add/Sub operations.
2266 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2267                 InstrItinClass itin, string OpcodeStr, string Dt,
2268                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2269   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2270         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2271         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2272         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2273                                 (TyQ (MulOp (TyD DPR:$Vn),
2274                                             (TyD DPR:$Vm)))))]>;
2275 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2276                   InstrItinClass itin, string OpcodeStr, string Dt,
2277                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2278   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2279         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2280         NVMulSLFrm, itin,
2281         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2282         [(set QPR:$Vd,
2283           (OpNode (TyQ QPR:$src1),
2284                   (TyQ (MulOp (TyD DPR:$Vn),
2285                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2286                                                  imm:$lane))))))]>;
2287 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2288                     InstrItinClass itin, string OpcodeStr, string Dt,
2289                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2290   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2291         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2292         NVMulSLFrm, itin,
2293         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2294         [(set QPR:$Vd,
2295           (OpNode (TyQ QPR:$src1),
2296                   (TyQ (MulOp (TyD DPR:$Vn),
2297                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2298                                                  imm:$lane))))))]>;
2299
2300 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2301 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2302                    InstrItinClass itin, string OpcodeStr, string Dt,
2303                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2304                    SDNode OpNode>
2305   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2306         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2307         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2308         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2309                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2310                                                         (TyD DPR:$Vm)))))))]>;
2311
2312 // Neon Long 3-argument intrinsic.  The destination register is
2313 // a quad-register and is also used as the first source operand register.
2314 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2315                InstrItinClass itin, string OpcodeStr, string Dt,
2316                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2317   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2318         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2319         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2320         [(set QPR:$Vd,
2321           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2322 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2323                  string OpcodeStr, string Dt,
2324                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2325   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2326         (outs QPR:$Vd),
2327         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2328         NVMulSLFrm, itin,
2329         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2330         [(set (ResTy QPR:$Vd),
2331               (ResTy (IntOp (ResTy QPR:$src1),
2332                             (OpTy DPR:$Vn),
2333                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2334                                                 imm:$lane)))))]>;
2335 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2336                    InstrItinClass itin, string OpcodeStr, string Dt,
2337                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2338   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2339         (outs QPR:$Vd),
2340         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2341         NVMulSLFrm, itin,
2342         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2343         [(set (ResTy QPR:$Vd),
2344               (ResTy (IntOp (ResTy QPR:$src1),
2345                             (OpTy DPR:$Vn),
2346                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2347                                                 imm:$lane)))))]>;
2348
2349 // Narrowing 3-register intrinsics.
2350 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2351               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2352               Intrinsic IntOp, bit Commutable>
2353   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2354         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2355         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2356         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2357   let isCommutable = Commutable;
2358 }
2359
2360 // Long 3-register operations.
2361 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2362            InstrItinClass itin, string OpcodeStr, string Dt,
2363            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2364   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2365         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2366         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2367         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2368   let isCommutable = Commutable;
2369 }
2370 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2371              InstrItinClass itin, string OpcodeStr, string Dt,
2372              ValueType TyQ, ValueType TyD, SDNode OpNode>
2373   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2374         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2375         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2376         [(set QPR:$Vd,
2377           (TyQ (OpNode (TyD DPR:$Vn),
2378                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2379 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2380                InstrItinClass itin, string OpcodeStr, string Dt,
2381                ValueType TyQ, ValueType TyD, SDNode OpNode>
2382   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2383         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2384         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2385         [(set QPR:$Vd,
2386           (TyQ (OpNode (TyD DPR:$Vn),
2387                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2388
2389 // Long 3-register operations with explicitly extended operands.
2390 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2391               InstrItinClass itin, string OpcodeStr, string Dt,
2392               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2393               bit Commutable>
2394   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2395         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2396         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2397         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2398                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2399   let isCommutable = Commutable;
2400 }
2401
2402 // Long 3-register intrinsics with explicit extend (VABDL).
2403 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2404                  InstrItinClass itin, string OpcodeStr, string Dt,
2405                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2406                  bit Commutable>
2407   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2408         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2409         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2410         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2411                                                 (TyD DPR:$Vm))))))]> {
2412   let isCommutable = Commutable;
2413 }
2414
2415 // Long 3-register intrinsics.
2416 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2417               InstrItinClass itin, string OpcodeStr, string Dt,
2418               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2419   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2420         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2421         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2422         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2423   let isCommutable = Commutable;
2424 }
2425 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2426                 string OpcodeStr, string Dt,
2427                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2428   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2429         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2430         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2431         [(set (ResTy QPR:$Vd),
2432               (ResTy (IntOp (OpTy DPR:$Vn),
2433                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2434                                                 imm:$lane)))))]>;
2435 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2436                   InstrItinClass itin, string OpcodeStr, string Dt,
2437                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2438   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2439         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2440         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2441         [(set (ResTy QPR:$Vd),
2442               (ResTy (IntOp (OpTy DPR:$Vn),
2443                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2444                                                 imm:$lane)))))]>;
2445
2446 // Wide 3-register operations.
2447 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2448            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2449            SDNode OpNode, SDNode ExtOp, bit Commutable>
2450   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2451         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2452         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2453         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2454                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2455   let isCommutable = Commutable;
2456 }
2457
2458 // Pairwise long 2-register intrinsics, both double- and quad-register.
2459 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2460                 bits<2> op17_16, bits<5> op11_7, bit op4,
2461                 string OpcodeStr, string Dt,
2462                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2463   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2464         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2465         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2466 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2467                 bits<2> op17_16, bits<5> op11_7, bit op4,
2468                 string OpcodeStr, string Dt,
2469                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2470   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2471         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2472         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2473
2474 // Pairwise long 2-register accumulate intrinsics,
2475 // both double- and quad-register.
2476 // The destination register is also used as the first source operand register.
2477 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2478                  bits<2> op17_16, bits<5> op11_7, bit op4,
2479                  string OpcodeStr, string Dt,
2480                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2481   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2482         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2483         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2484         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2485 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2486                  bits<2> op17_16, bits<5> op11_7, bit op4,
2487                  string OpcodeStr, string Dt,
2488                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2489   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2490         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2491         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2492         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2493
2494 // Shift by immediate,
2495 // both double- and quad-register.
2496 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2497              Format f, InstrItinClass itin, Operand ImmTy,
2498              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2499   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2500            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2501            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2502            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2503 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2504              Format f, InstrItinClass itin, Operand ImmTy,
2505              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2506   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2507            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2508            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2509            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2510
2511 // Long shift by immediate.
2512 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2513              string OpcodeStr, string Dt,
2514              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2515   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2516            (outs QPR:$Vd), (ins DPR:$Vm, i32imm:$SIMM), N2RegVShLFrm,
2517            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2518            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2519                                           (i32 imm:$SIMM))))]>;
2520
2521 // Narrow shift by immediate.
2522 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2523              InstrItinClass itin, string OpcodeStr, string Dt,
2524              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2525   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2526            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2527            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2528            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2529                                           (i32 imm:$SIMM))))]>;
2530
2531 // Shift right by immediate and accumulate,
2532 // both double- and quad-register.
2533 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2534                 Operand ImmTy, string OpcodeStr, string Dt,
2535                 ValueType Ty, SDNode ShOp>
2536   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2537            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2538            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2539            [(set DPR:$Vd, (Ty (add DPR:$src1,
2540                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2541 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2542                 Operand ImmTy, string OpcodeStr, string Dt,
2543                 ValueType Ty, SDNode ShOp>
2544   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2545            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2546            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2547            [(set QPR:$Vd, (Ty (add QPR:$src1,
2548                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2549
2550 // Shift by immediate and insert,
2551 // both double- and quad-register.
2552 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2553                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2554                 ValueType Ty,SDNode ShOp>
2555   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2556            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2557            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2558            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2559 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2560                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2561                 ValueType Ty,SDNode ShOp>
2562   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2563            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2564            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2565            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2566
2567 // Convert, with fractional bits immediate,
2568 // both double- and quad-register.
2569 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2570               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2571               Intrinsic IntOp>
2572   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2573            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2574            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2575            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2576 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2577               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2578               Intrinsic IntOp>
2579   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2580            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2581            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2582            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2583
2584 //===----------------------------------------------------------------------===//
2585 // Multiclasses
2586 //===----------------------------------------------------------------------===//
2587
2588 // Abbreviations used in multiclass suffixes:
2589 //   Q = quarter int (8 bit) elements
2590 //   H = half int (16 bit) elements
2591 //   S = single int (32 bit) elements
2592 //   D = double int (64 bit) elements
2593
2594 // Neon 2-register vector operations and intrinsics.
2595
2596 // Neon 2-register comparisons.
2597 //   source operand element sizes of 8, 16 and 32 bits:
2598 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2599                        bits<5> op11_7, bit op4, string opc, string Dt,
2600                        string asm, SDNode OpNode> {
2601   // 64-bit vector types.
2602   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2603                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2604                   opc, !strconcat(Dt, "8"), asm, "",
2605                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2606   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2607                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2608                   opc, !strconcat(Dt, "16"), asm, "",
2609                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2610   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2611                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2612                   opc, !strconcat(Dt, "32"), asm, "",
2613                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2614   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2615                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2616                   opc, "f32", asm, "",
2617                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
2618     let Inst{10} = 1; // overwrite F = 1
2619   }
2620
2621   // 128-bit vector types.
2622   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2623                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2624                   opc, !strconcat(Dt, "8"), asm, "",
2625                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2626   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2627                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2628                   opc, !strconcat(Dt, "16"), asm, "",
2629                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2630   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2631                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2632                   opc, !strconcat(Dt, "32"), asm, "",
2633                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2634   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2635                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2636                   opc, "f32", asm, "",
2637                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
2638     let Inst{10} = 1; // overwrite F = 1
2639   }
2640 }
2641
2642
2643 // Neon 2-register vector intrinsics,
2644 //   element sizes of 8, 16 and 32 bits:
2645 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2646                       bits<5> op11_7, bit op4,
2647                       InstrItinClass itinD, InstrItinClass itinQ,
2648                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2649   // 64-bit vector types.
2650   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2651                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2652   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2653                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2654   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2655                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2656
2657   // 128-bit vector types.
2658   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2659                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2660   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2661                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2662   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2663                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2664 }
2665
2666
2667 // Neon Narrowing 2-register vector operations,
2668 //   source operand element sizes of 16, 32 and 64 bits:
2669 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2670                     bits<5> op11_7, bit op6, bit op4,
2671                     InstrItinClass itin, string OpcodeStr, string Dt,
2672                     SDNode OpNode> {
2673   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2674                    itin, OpcodeStr, !strconcat(Dt, "16"),
2675                    v8i8, v8i16, OpNode>;
2676   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2677                    itin, OpcodeStr, !strconcat(Dt, "32"),
2678                    v4i16, v4i32, OpNode>;
2679   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2680                    itin, OpcodeStr, !strconcat(Dt, "64"),
2681                    v2i32, v2i64, OpNode>;
2682 }
2683
2684 // Neon Narrowing 2-register vector intrinsics,
2685 //   source operand element sizes of 16, 32 and 64 bits:
2686 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2687                        bits<5> op11_7, bit op6, bit op4,
2688                        InstrItinClass itin, string OpcodeStr, string Dt,
2689                        Intrinsic IntOp> {
2690   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2691                       itin, OpcodeStr, !strconcat(Dt, "16"),
2692                       v8i8, v8i16, IntOp>;
2693   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2694                       itin, OpcodeStr, !strconcat(Dt, "32"),
2695                       v4i16, v4i32, IntOp>;
2696   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2697                       itin, OpcodeStr, !strconcat(Dt, "64"),
2698                       v2i32, v2i64, IntOp>;
2699 }
2700
2701
2702 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2703 //   source operand element sizes of 16, 32 and 64 bits:
2704 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2705                     string OpcodeStr, string Dt, SDNode OpNode> {
2706   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2707                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2708   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2709                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2710   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2711                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2712 }
2713
2714
2715 // Neon 3-register vector operations.
2716
2717 // First with only element sizes of 8, 16 and 32 bits:
2718 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2719                    InstrItinClass itinD16, InstrItinClass itinD32,
2720                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2721                    string OpcodeStr, string Dt,
2722                    SDNode OpNode, bit Commutable = 0> {
2723   // 64-bit vector types.
2724   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2725                    OpcodeStr, !strconcat(Dt, "8"),
2726                    v8i8, v8i8, OpNode, Commutable>;
2727   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2728                    OpcodeStr, !strconcat(Dt, "16"),
2729                    v4i16, v4i16, OpNode, Commutable>;
2730   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2731                    OpcodeStr, !strconcat(Dt, "32"),
2732                    v2i32, v2i32, OpNode, Commutable>;
2733
2734   // 128-bit vector types.
2735   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2736                    OpcodeStr, !strconcat(Dt, "8"),
2737                    v16i8, v16i8, OpNode, Commutable>;
2738   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2739                    OpcodeStr, !strconcat(Dt, "16"),
2740                    v8i16, v8i16, OpNode, Commutable>;
2741   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2742                    OpcodeStr, !strconcat(Dt, "32"),
2743                    v4i32, v4i32, OpNode, Commutable>;
2744 }
2745
2746 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2747   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2748                        v4i16, ShOp>;
2749   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2750                      v2i32, ShOp>;
2751   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2752                        v8i16, v4i16, ShOp>;
2753   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2754                      v4i32, v2i32, ShOp>;
2755 }
2756
2757 // ....then also with element size 64 bits:
2758 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2759                     InstrItinClass itinD, InstrItinClass itinQ,
2760                     string OpcodeStr, string Dt,
2761                     SDNode OpNode, bit Commutable = 0>
2762   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2763             OpcodeStr, Dt, OpNode, Commutable> {
2764   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2765                    OpcodeStr, !strconcat(Dt, "64"),
2766                    v1i64, v1i64, OpNode, Commutable>;
2767   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2768                    OpcodeStr, !strconcat(Dt, "64"),
2769                    v2i64, v2i64, OpNode, Commutable>;
2770 }
2771
2772
2773 // Neon 3-register vector intrinsics.
2774
2775 // First with only element sizes of 16 and 32 bits:
2776 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2777                      InstrItinClass itinD16, InstrItinClass itinD32,
2778                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2779                      string OpcodeStr, string Dt,
2780                      Intrinsic IntOp, bit Commutable = 0> {
2781   // 64-bit vector types.
2782   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2783                       OpcodeStr, !strconcat(Dt, "16"),
2784                       v4i16, v4i16, IntOp, Commutable>;
2785   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2786                       OpcodeStr, !strconcat(Dt, "32"),
2787                       v2i32, v2i32, IntOp, Commutable>;
2788
2789   // 128-bit vector types.
2790   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2791                       OpcodeStr, !strconcat(Dt, "16"),
2792                       v8i16, v8i16, IntOp, Commutable>;
2793   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2794                       OpcodeStr, !strconcat(Dt, "32"),
2795                       v4i32, v4i32, IntOp, Commutable>;
2796 }
2797 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2798                      InstrItinClass itinD16, InstrItinClass itinD32,
2799                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2800                      string OpcodeStr, string Dt,
2801                      Intrinsic IntOp> {
2802   // 64-bit vector types.
2803   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2804                       OpcodeStr, !strconcat(Dt, "16"),
2805                       v4i16, v4i16, IntOp>;
2806   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2807                       OpcodeStr, !strconcat(Dt, "32"),
2808                       v2i32, v2i32, IntOp>;
2809
2810   // 128-bit vector types.
2811   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2812                       OpcodeStr, !strconcat(Dt, "16"),
2813                       v8i16, v8i16, IntOp>;
2814   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2815                       OpcodeStr, !strconcat(Dt, "32"),
2816                       v4i32, v4i32, IntOp>;
2817 }
2818
2819 multiclass N3VIntSL_HS<bits<4> op11_8,
2820                        InstrItinClass itinD16, InstrItinClass itinD32,
2821                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2822                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2823   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2824                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2825   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2826                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2827   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2828                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2829   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2830                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2831 }
2832
2833 // ....then also with element size of 8 bits:
2834 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2835                       InstrItinClass itinD16, InstrItinClass itinD32,
2836                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2837                       string OpcodeStr, string Dt,
2838                       Intrinsic IntOp, bit Commutable = 0>
2839   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2840               OpcodeStr, Dt, IntOp, Commutable> {
2841   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2842                       OpcodeStr, !strconcat(Dt, "8"),
2843                       v8i8, v8i8, IntOp, Commutable>;
2844   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2845                       OpcodeStr, !strconcat(Dt, "8"),
2846                       v16i8, v16i8, IntOp, Commutable>;
2847 }
2848 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2849                       InstrItinClass itinD16, InstrItinClass itinD32,
2850                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2851                       string OpcodeStr, string Dt,
2852                       Intrinsic IntOp>
2853   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2854               OpcodeStr, Dt, IntOp> {
2855   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2856                       OpcodeStr, !strconcat(Dt, "8"),
2857                       v8i8, v8i8, IntOp>;
2858   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2859                       OpcodeStr, !strconcat(Dt, "8"),
2860                       v16i8, v16i8, IntOp>;
2861 }
2862
2863
2864 // ....then also with element size of 64 bits:
2865 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2866                        InstrItinClass itinD16, InstrItinClass itinD32,
2867                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2868                        string OpcodeStr, string Dt,
2869                        Intrinsic IntOp, bit Commutable = 0>
2870   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2871                OpcodeStr, Dt, IntOp, Commutable> {
2872   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2873                       OpcodeStr, !strconcat(Dt, "64"),
2874                       v1i64, v1i64, IntOp, Commutable>;
2875   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2876                       OpcodeStr, !strconcat(Dt, "64"),
2877                       v2i64, v2i64, IntOp, Commutable>;
2878 }
2879 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2880                        InstrItinClass itinD16, InstrItinClass itinD32,
2881                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2882                        string OpcodeStr, string Dt,
2883                        Intrinsic IntOp>
2884   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2885                OpcodeStr, Dt, IntOp> {
2886   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2887                       OpcodeStr, !strconcat(Dt, "64"),
2888                       v1i64, v1i64, IntOp>;
2889   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2890                       OpcodeStr, !strconcat(Dt, "64"),
2891                       v2i64, v2i64, IntOp>;
2892 }
2893
2894 // Neon Narrowing 3-register vector intrinsics,
2895 //   source operand element sizes of 16, 32 and 64 bits:
2896 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2897                        string OpcodeStr, string Dt,
2898                        Intrinsic IntOp, bit Commutable = 0> {
2899   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2900                       OpcodeStr, !strconcat(Dt, "16"),
2901                       v8i8, v8i16, IntOp, Commutable>;
2902   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2903                       OpcodeStr, !strconcat(Dt, "32"),
2904                       v4i16, v4i32, IntOp, Commutable>;
2905   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2906                       OpcodeStr, !strconcat(Dt, "64"),
2907                       v2i32, v2i64, IntOp, Commutable>;
2908 }
2909
2910
2911 // Neon Long 3-register vector operations.
2912
2913 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2914                     InstrItinClass itin16, InstrItinClass itin32,
2915                     string OpcodeStr, string Dt,
2916                     SDNode OpNode, bit Commutable = 0> {
2917   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2918                    OpcodeStr, !strconcat(Dt, "8"),
2919                    v8i16, v8i8, OpNode, Commutable>;
2920   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2921                    OpcodeStr, !strconcat(Dt, "16"),
2922                    v4i32, v4i16, OpNode, Commutable>;
2923   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2924                    OpcodeStr, !strconcat(Dt, "32"),
2925                    v2i64, v2i32, OpNode, Commutable>;
2926 }
2927
2928 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2929                      InstrItinClass itin, string OpcodeStr, string Dt,
2930                      SDNode OpNode> {
2931   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2932                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2933   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2934                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2935 }
2936
2937 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2938                        InstrItinClass itin16, InstrItinClass itin32,
2939                        string OpcodeStr, string Dt,
2940                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2941   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2942                       OpcodeStr, !strconcat(Dt, "8"),
2943                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2944   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2945                       OpcodeStr, !strconcat(Dt, "16"),
2946                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2947   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2948                       OpcodeStr, !strconcat(Dt, "32"),
2949                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2950 }
2951
2952 // Neon Long 3-register vector intrinsics.
2953
2954 // First with only element sizes of 16 and 32 bits:
2955 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2956                       InstrItinClass itin16, InstrItinClass itin32,
2957                       string OpcodeStr, string Dt,
2958                       Intrinsic IntOp, bit Commutable = 0> {
2959   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2960                       OpcodeStr, !strconcat(Dt, "16"),
2961                       v4i32, v4i16, IntOp, Commutable>;
2962   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2963                       OpcodeStr, !strconcat(Dt, "32"),
2964                       v2i64, v2i32, IntOp, Commutable>;
2965 }
2966
2967 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2968                         InstrItinClass itin, string OpcodeStr, string Dt,
2969                         Intrinsic IntOp> {
2970   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2971                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2972   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2973                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2974 }
2975
2976 // ....then also with element size of 8 bits:
2977 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2978                        InstrItinClass itin16, InstrItinClass itin32,
2979                        string OpcodeStr, string Dt,
2980                        Intrinsic IntOp, bit Commutable = 0>
2981   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2982                IntOp, Commutable> {
2983   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2984                       OpcodeStr, !strconcat(Dt, "8"),
2985                       v8i16, v8i8, IntOp, Commutable>;
2986 }
2987
2988 // ....with explicit extend (VABDL).
2989 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2990                        InstrItinClass itin, string OpcodeStr, string Dt,
2991                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2992   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2993                          OpcodeStr, !strconcat(Dt, "8"),
2994                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2995   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2996                          OpcodeStr, !strconcat(Dt, "16"),
2997                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2998   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2999                          OpcodeStr, !strconcat(Dt, "32"),
3000                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3001 }
3002
3003
3004 // Neon Wide 3-register vector intrinsics,
3005 //   source operand element sizes of 8, 16 and 32 bits:
3006 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3007                     string OpcodeStr, string Dt,
3008                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3009   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3010                    OpcodeStr, !strconcat(Dt, "8"),
3011                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3012   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3013                    OpcodeStr, !strconcat(Dt, "16"),
3014                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3015   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3016                    OpcodeStr, !strconcat(Dt, "32"),
3017                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3018 }
3019
3020
3021 // Neon Multiply-Op vector operations,
3022 //   element sizes of 8, 16 and 32 bits:
3023 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3024                         InstrItinClass itinD16, InstrItinClass itinD32,
3025                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3026                         string OpcodeStr, string Dt, SDNode OpNode> {
3027   // 64-bit vector types.
3028   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3029                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3030   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3031                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3032   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3033                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3034
3035   // 128-bit vector types.
3036   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3037                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3038   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3039                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3040   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3041                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3042 }
3043
3044 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3045                          InstrItinClass itinD16, InstrItinClass itinD32,
3046                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3047                          string OpcodeStr, string Dt, SDNode ShOp> {
3048   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3049                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3050   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3051                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3052   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3053                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3054                             mul, ShOp>;
3055   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3056                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3057                           mul, ShOp>;
3058 }
3059
3060 // Neon Intrinsic-Op vector operations,
3061 //   element sizes of 8, 16 and 32 bits:
3062 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3063                         InstrItinClass itinD, InstrItinClass itinQ,
3064                         string OpcodeStr, string Dt, Intrinsic IntOp,
3065                         SDNode OpNode> {
3066   // 64-bit vector types.
3067   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3068                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3069   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3070                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3071   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3072                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3073
3074   // 128-bit vector types.
3075   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3076                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3077   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3078                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3079   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3080                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3081 }
3082
3083 // Neon 3-argument intrinsics,
3084 //   element sizes of 8, 16 and 32 bits:
3085 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3086                        InstrItinClass itinD, InstrItinClass itinQ,
3087                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3088   // 64-bit vector types.
3089   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3090                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3091   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3092                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3093   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3094                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3095
3096   // 128-bit vector types.
3097   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3098                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3099   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3100                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3101   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3102                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3103 }
3104
3105
3106 // Neon Long Multiply-Op vector operations,
3107 //   element sizes of 8, 16 and 32 bits:
3108 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3109                          InstrItinClass itin16, InstrItinClass itin32,
3110                          string OpcodeStr, string Dt, SDNode MulOp,
3111                          SDNode OpNode> {
3112   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3113                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3114   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3115                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3116   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3117                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3118 }
3119
3120 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3121                           string Dt, SDNode MulOp, SDNode OpNode> {
3122   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3123                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3124   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3125                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3126 }
3127
3128
3129 // Neon Long 3-argument intrinsics.
3130
3131 // First with only element sizes of 16 and 32 bits:
3132 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3133                        InstrItinClass itin16, InstrItinClass itin32,
3134                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3135   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3136                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3137   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3138                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3139 }
3140
3141 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3142                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3143   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3144                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3145   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3146                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3147 }
3148
3149 // ....then also with element size of 8 bits:
3150 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3151                         InstrItinClass itin16, InstrItinClass itin32,
3152                         string OpcodeStr, string Dt, Intrinsic IntOp>
3153   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3154   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3155                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3156 }
3157
3158 // ....with explicit extend (VABAL).
3159 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3160                             InstrItinClass itin, string OpcodeStr, string Dt,
3161                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3162   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3163                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3164                            IntOp, ExtOp, OpNode>;
3165   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3166                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3167                            IntOp, ExtOp, OpNode>;
3168   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3169                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3170                            IntOp, ExtOp, OpNode>;
3171 }
3172
3173
3174 // Neon Pairwise long 2-register intrinsics,
3175 //   element sizes of 8, 16 and 32 bits:
3176 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3177                         bits<5> op11_7, bit op4,
3178                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3179   // 64-bit vector types.
3180   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3181                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3182   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3183                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3184   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3185                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3186
3187   // 128-bit vector types.
3188   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3189                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3190   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3191                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3192   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3193                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3194 }
3195
3196
3197 // Neon Pairwise long 2-register accumulate intrinsics,
3198 //   element sizes of 8, 16 and 32 bits:
3199 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3200                          bits<5> op11_7, bit op4,
3201                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3202   // 64-bit vector types.
3203   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3204                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3205   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3206                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3207   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3208                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3209
3210   // 128-bit vector types.
3211   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3212                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3213   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3214                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3215   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3216                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3217 }
3218
3219
3220 // Neon 2-register vector shift by immediate,
3221 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3222 //   element sizes of 8, 16, 32 and 64 bits:
3223 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3224                        InstrItinClass itin, string OpcodeStr, string Dt,
3225                        SDNode OpNode> {
3226   // 64-bit vector types.
3227   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3228                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3229     let Inst{21-19} = 0b001; // imm6 = 001xxx
3230   }
3231   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3232                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3233     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3234   }
3235   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3236                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3237     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3238   }
3239   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3240                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3241                              // imm6 = xxxxxx
3242
3243   // 128-bit vector types.
3244   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3245                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3246     let Inst{21-19} = 0b001; // imm6 = 001xxx
3247   }
3248   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3249                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3250     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3251   }
3252   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3253                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3254     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3255   }
3256   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3257                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3258                              // imm6 = xxxxxx
3259 }
3260 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3261                        InstrItinClass itin, string OpcodeStr, string Dt,
3262                        SDNode OpNode> {
3263   // 64-bit vector types.
3264   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3265                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3266     let Inst{21-19} = 0b001; // imm6 = 001xxx
3267   }
3268   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3269                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3270     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3271   }
3272   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3273                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3274     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3275   }
3276   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3277                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3278                              // imm6 = xxxxxx
3279
3280   // 128-bit vector types.
3281   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3282                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3283     let Inst{21-19} = 0b001; // imm6 = 001xxx
3284   }
3285   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3286                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3287     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3288   }
3289   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3290                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3291     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3292   }
3293   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3294                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3295                              // imm6 = xxxxxx
3296 }
3297
3298 // Neon Shift-Accumulate vector operations,
3299 //   element sizes of 8, 16, 32 and 64 bits:
3300 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3301                          string OpcodeStr, string Dt, SDNode ShOp> {
3302   // 64-bit vector types.
3303   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3304                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3305     let Inst{21-19} = 0b001; // imm6 = 001xxx
3306   }
3307   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3308                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3309     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3310   }
3311   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3312                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3313     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3314   }
3315   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3316                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3317                              // imm6 = xxxxxx
3318
3319   // 128-bit vector types.
3320   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3321                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3322     let Inst{21-19} = 0b001; // imm6 = 001xxx
3323   }
3324   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3325                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3326     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3327   }
3328   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3329                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3330     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3331   }
3332   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3333                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3334                              // imm6 = xxxxxx
3335 }
3336
3337 // Neon Shift-Insert vector operations,
3338 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3339 //   element sizes of 8, 16, 32 and 64 bits:
3340 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3341                           string OpcodeStr> {
3342   // 64-bit vector types.
3343   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3344                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3345     let Inst{21-19} = 0b001; // imm6 = 001xxx
3346   }
3347   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3348                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3349     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3350   }
3351   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3352                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3353     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3354   }
3355   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3356                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3357                              // imm6 = xxxxxx
3358
3359   // 128-bit vector types.
3360   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3361                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3362     let Inst{21-19} = 0b001; // imm6 = 001xxx
3363   }
3364   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3365                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3366     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3367   }
3368   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3369                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3370     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3371   }
3372   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3373                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3374                              // imm6 = xxxxxx
3375 }
3376 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3377                           string OpcodeStr> {
3378   // 64-bit vector types.
3379   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3380                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3381     let Inst{21-19} = 0b001; // imm6 = 001xxx
3382   }
3383   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3384                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3385     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3386   }
3387   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3388                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3389     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3390   }
3391   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3392                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3393                              // imm6 = xxxxxx
3394
3395   // 128-bit vector types.
3396   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3397                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3398     let Inst{21-19} = 0b001; // imm6 = 001xxx
3399   }
3400   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3401                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3402     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3403   }
3404   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3405                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3406     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3407   }
3408   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3409                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3410                              // imm6 = xxxxxx
3411 }
3412
3413 // Neon Shift Long operations,
3414 //   element sizes of 8, 16, 32 bits:
3415 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3416                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3417   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3418                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
3419     let Inst{21-19} = 0b001; // imm6 = 001xxx
3420   }
3421   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3422                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
3423     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3424   }
3425   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3426                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
3427     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3428   }
3429 }
3430
3431 // Neon Shift Narrow operations,
3432 //   element sizes of 16, 32, 64 bits:
3433 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3434                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3435                       SDNode OpNode> {
3436   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3437                     OpcodeStr, !strconcat(Dt, "16"),
3438                     v8i8, v8i16, shr_imm8, OpNode> {
3439     let Inst{21-19} = 0b001; // imm6 = 001xxx
3440   }
3441   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3442                      OpcodeStr, !strconcat(Dt, "32"),
3443                      v4i16, v4i32, shr_imm16, OpNode> {
3444     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3445   }
3446   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3447                      OpcodeStr, !strconcat(Dt, "64"),
3448                      v2i32, v2i64, shr_imm32, OpNode> {
3449     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3450   }
3451 }
3452
3453 //===----------------------------------------------------------------------===//
3454 // Instruction Definitions.
3455 //===----------------------------------------------------------------------===//
3456
3457 // Vector Add Operations.
3458
3459 //   VADD     : Vector Add (integer and floating-point)
3460 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3461                          add, 1>;
3462 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3463                      v2f32, v2f32, fadd, 1>;
3464 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3465                      v4f32, v4f32, fadd, 1>;
3466 //   VADDL    : Vector Add Long (Q = D + D)
3467 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3468                             "vaddl", "s", add, sext, 1>;
3469 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3470                             "vaddl", "u", add, zext, 1>;
3471 //   VADDW    : Vector Add Wide (Q = Q + D)
3472 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3473 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3474 //   VHADD    : Vector Halving Add
3475 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3476                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3477                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3478 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3479                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3480                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3481 //   VRHADD   : Vector Rounding Halving Add
3482 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3483                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3484                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3485 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3486                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3487                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3488 //   VQADD    : Vector Saturating Add
3489 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3490                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3491                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3492 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3493                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3494                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3495 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3496 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3497                             int_arm_neon_vaddhn, 1>;
3498 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3499 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3500                             int_arm_neon_vraddhn, 1>;
3501
3502 // Vector Multiply Operations.
3503
3504 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3505 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3506                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3507 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3508                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3509 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3510                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3511 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3512                      v2f32, v2f32, fmul, 1>;
3513 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3514                      v4f32, v4f32, fmul, 1>;
3515 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3516 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3517 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3518                        v2f32, fmul>;
3519
3520 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3521                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3522           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3523                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3524                                       (DSubReg_i16_reg imm:$lane))),
3525                               (SubReg_i16_lane imm:$lane)))>;
3526 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3527                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3528           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3529                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3530                                       (DSubReg_i32_reg imm:$lane))),
3531                               (SubReg_i32_lane imm:$lane)))>;
3532 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3533                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3534           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3535                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3536                                    (DSubReg_i32_reg imm:$lane))),
3537                            (SubReg_i32_lane imm:$lane)))>;
3538
3539 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3540 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3541                           IIC_VMULi16Q, IIC_VMULi32Q,
3542                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3543 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3544                             IIC_VMULi16Q, IIC_VMULi32Q,
3545                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3546 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3547                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3548                                                             imm:$lane)))),
3549           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3550                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3551                                          (DSubReg_i16_reg imm:$lane))),
3552                                  (SubReg_i16_lane imm:$lane)))>;
3553 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3554                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3555                                                             imm:$lane)))),
3556           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3557                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3558                                          (DSubReg_i32_reg imm:$lane))),
3559                                  (SubReg_i32_lane imm:$lane)))>;
3560
3561 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3562 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3563                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3564                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3565 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3566                               IIC_VMULi16Q, IIC_VMULi32Q,
3567                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3568 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3569                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3570                                                              imm:$lane)))),
3571           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3572                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3573                                           (DSubReg_i16_reg imm:$lane))),
3574                                   (SubReg_i16_lane imm:$lane)))>;
3575 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3576                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3577                                                              imm:$lane)))),
3578           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3579                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3580                                           (DSubReg_i32_reg imm:$lane))),
3581                                   (SubReg_i32_lane imm:$lane)))>;
3582
3583 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3584 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3585                          "vmull", "s", NEONvmulls, 1>;
3586 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3587                          "vmull", "u", NEONvmullu, 1>;
3588 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3589                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3590 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3591 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3592
3593 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3594 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3595                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3596 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3597                              "vqdmull", "s", int_arm_neon_vqdmull>;
3598
3599 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3600
3601 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3602 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3603                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3604 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3605                           v2f32, fmul_su, fadd_mlx>,
3606                 Requires<[HasNEON, UseFPVMLx]>;
3607 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3608                           v4f32, fmul_su, fadd_mlx>,
3609                 Requires<[HasNEON, UseFPVMLx]>;
3610 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3611                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3612 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3613                             v2f32, fmul_su, fadd_mlx>,
3614                 Requires<[HasNEON, UseFPVMLx]>;
3615 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3616                             v4f32, v2f32, fmul_su, fadd_mlx>,
3617                 Requires<[HasNEON, UseFPVMLx]>;
3618
3619 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3620                   (mul (v8i16 QPR:$src2),
3621                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3622           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3623                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3624                                       (DSubReg_i16_reg imm:$lane))),
3625                               (SubReg_i16_lane imm:$lane)))>;
3626
3627 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3628                   (mul (v4i32 QPR:$src2),
3629                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3630           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3631                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3632                                       (DSubReg_i32_reg imm:$lane))),
3633                               (SubReg_i32_lane imm:$lane)))>;
3634
3635 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3636                   (fmul_su (v4f32 QPR:$src2),
3637                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3638           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3639                            (v4f32 QPR:$src2),
3640                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3641                                    (DSubReg_i32_reg imm:$lane))),
3642                            (SubReg_i32_lane imm:$lane)))>,
3643           Requires<[HasNEON, UseFPVMLx]>;
3644
3645 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3646 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3647                               "vmlal", "s", NEONvmulls, add>;
3648 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3649                               "vmlal", "u", NEONvmullu, add>;
3650
3651 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3652 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3653
3654 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3655 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3656                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3657 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3658
3659 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3660 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3661                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3662 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3663                           v2f32, fmul_su, fsub_mlx>,
3664                 Requires<[HasNEON, UseFPVMLx]>;
3665 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3666                           v4f32, fmul_su, fsub_mlx>,
3667                 Requires<[HasNEON, UseFPVMLx]>;
3668 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3669                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3670 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3671                             v2f32, fmul_su, fsub_mlx>,
3672                 Requires<[HasNEON, UseFPVMLx]>;
3673 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3674                             v4f32, v2f32, fmul_su, fsub_mlx>,
3675                 Requires<[HasNEON, UseFPVMLx]>;
3676
3677 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3678                   (mul (v8i16 QPR:$src2),
3679                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3680           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3681                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3682                                       (DSubReg_i16_reg imm:$lane))),
3683                               (SubReg_i16_lane imm:$lane)))>;
3684
3685 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3686                   (mul (v4i32 QPR:$src2),
3687                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3688           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3689                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3690                                       (DSubReg_i32_reg imm:$lane))),
3691                               (SubReg_i32_lane imm:$lane)))>;
3692
3693 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3694                   (fmul_su (v4f32 QPR:$src2),
3695                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3696           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3697                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3698                                    (DSubReg_i32_reg imm:$lane))),
3699                            (SubReg_i32_lane imm:$lane)))>,
3700           Requires<[HasNEON, UseFPVMLx]>;
3701
3702 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3703 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3704                               "vmlsl", "s", NEONvmulls, sub>;
3705 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3706                               "vmlsl", "u", NEONvmullu, sub>;
3707
3708 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3709 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3710
3711 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3712 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3713                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3714 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3715
3716 // Vector Subtract Operations.
3717
3718 //   VSUB     : Vector Subtract (integer and floating-point)
3719 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3720                          "vsub", "i", sub, 0>;
3721 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3722                      v2f32, v2f32, fsub, 0>;
3723 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3724                      v4f32, v4f32, fsub, 0>;
3725 //   VSUBL    : Vector Subtract Long (Q = D - D)
3726 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3727                             "vsubl", "s", sub, sext, 0>;
3728 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3729                             "vsubl", "u", sub, zext, 0>;
3730 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3731 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3732 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3733 //   VHSUB    : Vector Halving Subtract
3734 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3735                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3736                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3737 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3738                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3739                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3740 //   VQSUB    : Vector Saturing Subtract
3741 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3742                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3743                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3744 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3745                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3746                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3747 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3748 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3749                             int_arm_neon_vsubhn, 0>;
3750 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3751 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3752                             int_arm_neon_vrsubhn, 0>;
3753
3754 // Vector Comparisons.
3755
3756 //   VCEQ     : Vector Compare Equal
3757 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3758                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3759 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3760                      NEONvceq, 1>;
3761 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3762                      NEONvceq, 1>;
3763
3764 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3765                             "$Vd, $Vm, #0", NEONvceqz>;
3766
3767 //   VCGE     : Vector Compare Greater Than or Equal
3768 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3769                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3770 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3771                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3772 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3773                      NEONvcge, 0>;
3774 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3775                      NEONvcge, 0>;
3776
3777 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3778                             "$Vd, $Vm, #0", NEONvcgez>;
3779 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3780                             "$Vd, $Vm, #0", NEONvclez>;
3781
3782 //   VCGT     : Vector Compare Greater Than
3783 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3784                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3785 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3786                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3787 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3788                      NEONvcgt, 0>;
3789 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3790                      NEONvcgt, 0>;
3791
3792 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3793                             "$Vd, $Vm, #0", NEONvcgtz>;
3794 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3795                             "$Vd, $Vm, #0", NEONvcltz>;
3796
3797 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3798 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3799                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3800 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3801                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3802 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3803 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3804                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3805 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3806                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3807 //   VTST     : Vector Test Bits
3808 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3809                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3810
3811 // Vector Bitwise Operations.
3812
3813 def vnotd : PatFrag<(ops node:$in),
3814                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3815 def vnotq : PatFrag<(ops node:$in),
3816                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3817
3818
3819 //   VAND     : Vector Bitwise AND
3820 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3821                       v2i32, v2i32, and, 1>;
3822 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3823                       v4i32, v4i32, and, 1>;
3824
3825 //   VEOR     : Vector Bitwise Exclusive OR
3826 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3827                       v2i32, v2i32, xor, 1>;
3828 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3829                       v4i32, v4i32, xor, 1>;
3830
3831 //   VORR     : Vector Bitwise OR
3832 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3833                       v2i32, v2i32, or, 1>;
3834 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3835                       v4i32, v4i32, or, 1>;
3836
3837 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3838                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
3839                           IIC_VMOVImm,
3840                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3841                           [(set DPR:$Vd,
3842                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3843   let Inst{9} = SIMM{9};
3844 }
3845
3846 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3847                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
3848                           IIC_VMOVImm,
3849                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3850                           [(set DPR:$Vd,
3851                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3852   let Inst{10-9} = SIMM{10-9};
3853 }
3854
3855 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3856                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
3857                           IIC_VMOVImm,
3858                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3859                           [(set QPR:$Vd,
3860                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3861   let Inst{9} = SIMM{9};
3862 }
3863
3864 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
3865                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
3866                           IIC_VMOVImm,
3867                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3868                           [(set QPR:$Vd,
3869                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3870   let Inst{10-9} = SIMM{10-9};
3871 }
3872
3873
3874 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3875 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3876                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3877                      "vbic", "$Vd, $Vn, $Vm", "",
3878                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
3879                                                  (vnotd DPR:$Vm))))]>;
3880 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3881                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3882                      "vbic", "$Vd, $Vn, $Vm", "",
3883                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
3884                                                  (vnotq QPR:$Vm))))]>;
3885
3886 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
3887                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
3888                           IIC_VMOVImm,
3889                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3890                           [(set DPR:$Vd,
3891                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3892   let Inst{9} = SIMM{9};
3893 }
3894
3895 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
3896                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
3897                           IIC_VMOVImm,
3898                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3899                           [(set DPR:$Vd,
3900                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3901   let Inst{10-9} = SIMM{10-9};
3902 }
3903
3904 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
3905                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
3906                           IIC_VMOVImm,
3907                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3908                           [(set QPR:$Vd,
3909                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3910   let Inst{9} = SIMM{9};
3911 }
3912
3913 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
3914                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
3915                           IIC_VMOVImm,
3916                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3917                           [(set QPR:$Vd,
3918                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3919   let Inst{10-9} = SIMM{10-9};
3920 }
3921
3922 //   VORN     : Vector Bitwise OR NOT
3923 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
3924                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3925                      "vorn", "$Vd, $Vn, $Vm", "",
3926                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
3927                                                 (vnotd DPR:$Vm))))]>;
3928 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
3929                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3930                      "vorn", "$Vd, $Vn, $Vm", "",
3931                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
3932                                                 (vnotq QPR:$Vm))))]>;
3933
3934 //   VMVN     : Vector Bitwise NOT (Immediate)
3935
3936 let isReMaterializable = 1 in {
3937
3938 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
3939                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
3940                          "vmvn", "i16", "$Vd, $SIMM", "",
3941                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3942   let Inst{9} = SIMM{9};
3943 }
3944
3945 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
3946                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
3947                          "vmvn", "i16", "$Vd, $SIMM", "",
3948                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3949   let Inst{9} = SIMM{9};
3950 }
3951
3952 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
3953                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
3954                          "vmvn", "i32", "$Vd, $SIMM", "",
3955                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3956   let Inst{11-8} = SIMM{11-8};
3957 }
3958
3959 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
3960                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
3961                          "vmvn", "i32", "$Vd, $SIMM", "",
3962                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3963   let Inst{11-8} = SIMM{11-8};
3964 }
3965 }
3966
3967 //   VMVN     : Vector Bitwise NOT
3968 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3969                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
3970                      "vmvn", "$Vd, $Vm", "",
3971                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
3972 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3973                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
3974                      "vmvn", "$Vd, $Vm", "",
3975                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
3976 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3977 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3978
3979 //   VBSL     : Vector Bitwise Select
3980 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3981                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3982                      N3RegFrm, IIC_VCNTiD,
3983                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3984                      [(set DPR:$Vd,
3985                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
3986
3987 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
3988                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
3989           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
3990
3991 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3992                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3993                      N3RegFrm, IIC_VCNTiQ,
3994                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3995                      [(set QPR:$Vd,
3996                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
3997
3998 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
3999                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4000           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
4001
4002 //   VBIF     : Vector Bitwise Insert if False
4003 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4004 // FIXME: This instruction's encoding MAY NOT BE correct.
4005 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4006                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4007                      N3RegFrm, IIC_VBINiD,
4008                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4009                      []>;
4010 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4011                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4012                      N3RegFrm, IIC_VBINiQ,
4013                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4014                      []>;
4015
4016 //   VBIT     : Vector Bitwise Insert if True
4017 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4018 // FIXME: This instruction's encoding MAY NOT BE correct.
4019 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4020                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4021                      N3RegFrm, IIC_VBINiD,
4022                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4023                      []>;
4024 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4025                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4026                      N3RegFrm, IIC_VBINiQ,
4027                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4028                      []>;
4029
4030 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4031 // for equivalent operations with different register constraints; it just
4032 // inserts copies.
4033
4034 // Vector Absolute Differences.
4035
4036 //   VABD     : Vector Absolute Difference
4037 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4038                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4039                            "vabd", "s", int_arm_neon_vabds, 1>;
4040 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4041                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4042                            "vabd", "u", int_arm_neon_vabdu, 1>;
4043 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4044                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4045 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4046                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4047
4048 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4049 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4050                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4051 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4052                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4053
4054 //   VABA     : Vector Absolute Difference and Accumulate
4055 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4056                              "vaba", "s", int_arm_neon_vabds, add>;
4057 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4058                              "vaba", "u", int_arm_neon_vabdu, add>;
4059
4060 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4061 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4062                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4063 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4064                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4065
4066 // Vector Maximum and Minimum.
4067
4068 //   VMAX     : Vector Maximum
4069 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4070                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4071                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4072 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4073                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4074                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4075 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4076                         "vmax", "f32",
4077                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4078 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4079                         "vmax", "f32",
4080                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4081
4082 //   VMIN     : Vector Minimum
4083 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4084                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4085                            "vmin", "s", int_arm_neon_vmins, 1>;
4086 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4087                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4088                            "vmin", "u", int_arm_neon_vminu, 1>;
4089 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4090                         "vmin", "f32",
4091                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4092 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4093                         "vmin", "f32",
4094                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4095
4096 // Vector Pairwise Operations.
4097
4098 //   VPADD    : Vector Pairwise Add
4099 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4100                         "vpadd", "i8",
4101                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4102 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4103                         "vpadd", "i16",
4104                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4105 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4106                         "vpadd", "i32",
4107                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4108 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4109                         IIC_VPBIND, "vpadd", "f32",
4110                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4111
4112 //   VPADDL   : Vector Pairwise Add Long
4113 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4114                              int_arm_neon_vpaddls>;
4115 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4116                              int_arm_neon_vpaddlu>;
4117
4118 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4119 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4120                               int_arm_neon_vpadals>;
4121 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4122                               int_arm_neon_vpadalu>;
4123
4124 //   VPMAX    : Vector Pairwise Maximum
4125 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4126                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4127 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4128                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4129 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4130                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4131 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4132                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4133 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4134                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4135 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4136                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4137 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4138                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4139
4140 //   VPMIN    : Vector Pairwise Minimum
4141 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4142                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4143 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4144                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4145 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4146                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4147 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4148                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4149 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4150                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4151 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4152                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4153 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4154                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4155
4156 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4157
4158 //   VRECPE   : Vector Reciprocal Estimate
4159 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4160                         IIC_VUNAD, "vrecpe", "u32",
4161                         v2i32, v2i32, int_arm_neon_vrecpe>;
4162 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4163                         IIC_VUNAQ, "vrecpe", "u32",
4164                         v4i32, v4i32, int_arm_neon_vrecpe>;
4165 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4166                         IIC_VUNAD, "vrecpe", "f32",
4167                         v2f32, v2f32, int_arm_neon_vrecpe>;
4168 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4169                         IIC_VUNAQ, "vrecpe", "f32",
4170                         v4f32, v4f32, int_arm_neon_vrecpe>;
4171
4172 //   VRECPS   : Vector Reciprocal Step
4173 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4174                         IIC_VRECSD, "vrecps", "f32",
4175                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4176 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4177                         IIC_VRECSQ, "vrecps", "f32",
4178                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4179
4180 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4181 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4182                          IIC_VUNAD, "vrsqrte", "u32",
4183                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4184 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4185                          IIC_VUNAQ, "vrsqrte", "u32",
4186                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4187 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4188                          IIC_VUNAD, "vrsqrte", "f32",
4189                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4190 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4191                          IIC_VUNAQ, "vrsqrte", "f32",
4192                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4193
4194 //   VRSQRTS  : Vector Reciprocal Square Root Step
4195 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4196                         IIC_VRECSD, "vrsqrts", "f32",
4197                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4198 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4199                         IIC_VRECSQ, "vrsqrts", "f32",
4200                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4201
4202 // Vector Shifts.
4203
4204 //   VSHL     : Vector Shift
4205 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4206                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4207                             "vshl", "s", int_arm_neon_vshifts>;
4208 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4209                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4210                             "vshl", "u", int_arm_neon_vshiftu>;
4211
4212 //   VSHL     : Vector Shift Left (Immediate)
4213 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4214
4215 //   VSHR     : Vector Shift Right (Immediate)
4216 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s",NEONvshrs>;
4217 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u",NEONvshru>;
4218
4219 //   VSHLL    : Vector Shift Left Long
4220 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4221 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4222
4223 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4224 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4225                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4226                 ValueType OpTy, SDNode OpNode>
4227   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4228            ResTy, OpTy, OpNode> {
4229   let Inst{21-16} = op21_16;
4230   let DecoderMethod = "DecodeVSHLMaxInstruction";
4231 }
4232 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4233                           v8i16, v8i8, NEONvshlli>;
4234 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4235                           v4i32, v4i16, NEONvshlli>;
4236 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4237                           v2i64, v2i32, NEONvshlli>;
4238
4239 //   VSHRN    : Vector Shift Right and Narrow
4240 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4241                            NEONvshrn>;
4242
4243 //   VRSHL    : Vector Rounding Shift
4244 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4245                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4246                             "vrshl", "s", int_arm_neon_vrshifts>;
4247 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4248                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4249                             "vrshl", "u", int_arm_neon_vrshiftu>;
4250 //   VRSHR    : Vector Rounding Shift Right
4251 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s",NEONvrshrs>;
4252 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u",NEONvrshru>;
4253
4254 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4255 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4256                            NEONvrshrn>;
4257
4258 //   VQSHL    : Vector Saturating Shift
4259 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4260                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4261                             "vqshl", "s", int_arm_neon_vqshifts>;
4262 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4263                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4264                             "vqshl", "u", int_arm_neon_vqshiftu>;
4265 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4266 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4267 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4268
4269 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4270 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4271
4272 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4273 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4274                            NEONvqshrns>;
4275 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4276                            NEONvqshrnu>;
4277
4278 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4279 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4280                            NEONvqshrnsu>;
4281
4282 //   VQRSHL   : Vector Saturating Rounding Shift
4283 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4284                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4285                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4286 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4287                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4288                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4289
4290 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4291 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4292                            NEONvqrshrns>;
4293 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4294                            NEONvqrshrnu>;
4295
4296 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4297 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4298                            NEONvqrshrnsu>;
4299
4300 //   VSRA     : Vector Shift Right and Accumulate
4301 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4302 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4303 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4304 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4305 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4306
4307 //   VSLI     : Vector Shift Left and Insert
4308 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4309
4310 //   VSRI     : Vector Shift Right and Insert
4311 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4312
4313 // Vector Absolute and Saturating Absolute.
4314
4315 //   VABS     : Vector Absolute Value
4316 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4317                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4318                            int_arm_neon_vabs>;
4319 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4320                         IIC_VUNAD, "vabs", "f32",
4321                         v2f32, v2f32, int_arm_neon_vabs>;
4322 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4323                         IIC_VUNAQ, "vabs", "f32",
4324                         v4f32, v4f32, int_arm_neon_vabs>;
4325
4326 //   VQABS    : Vector Saturating Absolute Value
4327 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4328                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4329                            int_arm_neon_vqabs>;
4330
4331 // Vector Negate.
4332
4333 def vnegd  : PatFrag<(ops node:$in),
4334                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4335 def vnegq  : PatFrag<(ops node:$in),
4336                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4337
4338 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4339   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4340         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4341         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4342 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4343   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4344         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4345         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4346
4347 //   VNEG     : Vector Negate (integer)
4348 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4349 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4350 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4351 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4352 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4353 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4354
4355 //   VNEG     : Vector Negate (floating-point)
4356 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4357                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4358                     "vneg", "f32", "$Vd, $Vm", "",
4359                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4360 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4361                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4362                     "vneg", "f32", "$Vd, $Vm", "",
4363                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4364
4365 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4366 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4367 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4368 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4369 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4370 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4371
4372 //   VQNEG    : Vector Saturating Negate
4373 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4374                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4375                            int_arm_neon_vqneg>;
4376
4377 // Vector Bit Counting Operations.
4378
4379 //   VCLS     : Vector Count Leading Sign Bits
4380 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4381                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4382                            int_arm_neon_vcls>;
4383 //   VCLZ     : Vector Count Leading Zeros
4384 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4385                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4386                            int_arm_neon_vclz>;
4387 //   VCNT     : Vector Count One Bits
4388 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4389                         IIC_VCNTiD, "vcnt", "8",
4390                         v8i8, v8i8, int_arm_neon_vcnt>;
4391 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4392                         IIC_VCNTiQ, "vcnt", "8",
4393                         v16i8, v16i8, int_arm_neon_vcnt>;
4394
4395 // Vector Swap
4396 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4397                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4398                      "vswp", "$Vd, $Vm", "", []>;
4399 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4400                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4401                      "vswp", "$Vd, $Vm", "", []>;
4402
4403 // Vector Move Operations.
4404
4405 //   VMOV     : Vector Move (Register)
4406 def : InstAlias<"vmov${p} $Vd, $Vm",
4407                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4408 def : InstAlias<"vmov${p} $Vd, $Vm",
4409                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4410
4411 //   VMOV     : Vector Move (Immediate)
4412
4413 let isReMaterializable = 1 in {
4414 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4415                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4416                          "vmov", "i8", "$Vd, $SIMM", "",
4417                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4418 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4419                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4420                          "vmov", "i8", "$Vd, $SIMM", "",
4421                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4422
4423 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4424                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4425                          "vmov", "i16", "$Vd, $SIMM", "",
4426                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4427   let Inst{9} = SIMM{9};
4428 }
4429
4430 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4431                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4432                          "vmov", "i16", "$Vd, $SIMM", "",
4433                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4434  let Inst{9} = SIMM{9};
4435 }
4436
4437 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4438                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4439                          "vmov", "i32", "$Vd, $SIMM", "",
4440                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4441   let Inst{11-8} = SIMM{11-8};
4442 }
4443
4444 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4445                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4446                          "vmov", "i32", "$Vd, $SIMM", "",
4447                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4448   let Inst{11-8} = SIMM{11-8};
4449 }
4450
4451 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4452                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4453                          "vmov", "i64", "$Vd, $SIMM", "",
4454                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4455 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4456                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4457                          "vmov", "i64", "$Vd, $SIMM", "",
4458                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4459 } // isReMaterializable
4460
4461 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4462
4463 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4464                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4465                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
4466                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4467                                            imm:$lane))]> {
4468   let Inst{21}  = lane{2};
4469   let Inst{6-5} = lane{1-0};
4470 }
4471 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4472                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4473                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
4474                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4475                                            imm:$lane))]> {
4476   let Inst{21} = lane{1};
4477   let Inst{6}  = lane{0};
4478 }
4479 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4480                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4481                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
4482                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4483                                            imm:$lane))]> {
4484   let Inst{21}  = lane{2};
4485   let Inst{6-5} = lane{1-0};
4486 }
4487 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4488                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4489                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
4490                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4491                                            imm:$lane))]> {
4492   let Inst{21} = lane{1};
4493   let Inst{6}  = lane{0};
4494 }
4495 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4496                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
4497                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
4498                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4499                                            imm:$lane))]> {
4500   let Inst{21} = lane{0};
4501 }
4502 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4503 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4504           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4505                            (DSubReg_i8_reg imm:$lane))),
4506                      (SubReg_i8_lane imm:$lane))>;
4507 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4508           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4509                              (DSubReg_i16_reg imm:$lane))),
4510                      (SubReg_i16_lane imm:$lane))>;
4511 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4512           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4513                            (DSubReg_i8_reg imm:$lane))),
4514                      (SubReg_i8_lane imm:$lane))>;
4515 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4516           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4517                              (DSubReg_i16_reg imm:$lane))),
4518                      (SubReg_i16_lane imm:$lane))>;
4519 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4520           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4521                              (DSubReg_i32_reg imm:$lane))),
4522                      (SubReg_i32_lane imm:$lane))>;
4523 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4524           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4525                           (SSubReg_f32_reg imm:$src2))>;
4526 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4527           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4528                           (SSubReg_f32_reg imm:$src2))>;
4529 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4530 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4531 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4532           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4533
4534
4535 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4536
4537 let Constraints = "$src1 = $V" in {
4538 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4539                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
4540                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
4541                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4542                                            GPR:$R, imm:$lane))]> {
4543   let Inst{21}  = lane{2};
4544   let Inst{6-5} = lane{1-0};
4545 }
4546 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4547                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
4548                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
4549                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4550                                            GPR:$R, imm:$lane))]> {
4551   let Inst{21} = lane{1};
4552   let Inst{6}  = lane{0};
4553 }
4554 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4555                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
4556                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
4557                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4558                                            GPR:$R, imm:$lane))]> {
4559   let Inst{21} = lane{0};
4560 }
4561 }
4562 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4563           (v16i8 (INSERT_SUBREG QPR:$src1,
4564                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4565                                    (DSubReg_i8_reg imm:$lane))),
4566                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4567                   (DSubReg_i8_reg imm:$lane)))>;
4568 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4569           (v8i16 (INSERT_SUBREG QPR:$src1,
4570                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4571                                      (DSubReg_i16_reg imm:$lane))),
4572                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4573                   (DSubReg_i16_reg imm:$lane)))>;
4574 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4575           (v4i32 (INSERT_SUBREG QPR:$src1,
4576                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4577                                      (DSubReg_i32_reg imm:$lane))),
4578                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4579                   (DSubReg_i32_reg imm:$lane)))>;
4580
4581 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4582           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4583                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4584 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4585           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4586                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4587
4588 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4589 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4590 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4591           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4592
4593 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4594           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4595 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4596           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4597 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4598           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4599
4600 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4601           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4602 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4603           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4604 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4605           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4606
4607 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4608           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4609                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4610                          dsub_0)>;
4611 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4612           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4613                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4614                          dsub_0)>;
4615 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4616           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4617                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4618                          dsub_0)>;
4619
4620 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4621
4622 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4623   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4624           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4625           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4626 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4627   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4628           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4629           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4630
4631 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4632 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4633 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4634 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4635 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4636 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4637
4638 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
4639 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
4640
4641 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4642
4643 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4644               ValueType Ty, Operand IdxTy>
4645   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4646               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
4647               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4648
4649 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4650               ValueType ResTy, ValueType OpTy, Operand IdxTy>
4651   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4652               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
4653               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4654                                       VectorIndex32:$lane)))]>;
4655
4656 // Inst{19-16} is partially specified depending on the element size.
4657
4658 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
4659   bits<3> lane;
4660   let Inst{19-17} = lane{2-0};
4661 }
4662 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
4663   bits<2> lane;
4664   let Inst{19-18} = lane{1-0};
4665 }
4666 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
4667   bits<1> lane;
4668   let Inst{19} = lane{0};
4669 }
4670 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
4671   bits<3> lane;
4672   let Inst{19-17} = lane{2-0};
4673 }
4674 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
4675   bits<2> lane;
4676   let Inst{19-18} = lane{1-0};
4677 }
4678 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
4679   bits<1> lane;
4680   let Inst{19} = lane{0};
4681 }
4682
4683 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4684           (VDUPLN32d DPR:$Vm, imm:$lane)>;
4685
4686 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4687           (VDUPLN32q DPR:$Vm, imm:$lane)>;
4688
4689 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4690           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4691                                   (DSubReg_i8_reg imm:$lane))),
4692                            (SubReg_i8_lane imm:$lane)))>;
4693 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4694           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4695                                     (DSubReg_i16_reg imm:$lane))),
4696                             (SubReg_i16_lane imm:$lane)))>;
4697 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4698           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4699                                     (DSubReg_i32_reg imm:$lane))),
4700                             (SubReg_i32_lane imm:$lane)))>;
4701 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4702           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
4703                                    (DSubReg_i32_reg imm:$lane))),
4704                            (SubReg_i32_lane imm:$lane)))>;
4705
4706 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4707                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4708 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4709                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4710
4711 //   VMOVN    : Vector Narrowing Move
4712 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4713                          "vmovn", "i", trunc>;
4714 //   VQMOVN   : Vector Saturating Narrowing Move
4715 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4716                             "vqmovn", "s", int_arm_neon_vqmovns>;
4717 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4718                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4719 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4720                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4721 //   VMOVL    : Vector Lengthening Move
4722 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4723 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4724
4725 // Vector Conversions.
4726
4727 //   VCVT     : Vector Convert Between Floating-Point and Integers
4728 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4729                      v2i32, v2f32, fp_to_sint>;
4730 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4731                      v2i32, v2f32, fp_to_uint>;
4732 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4733                      v2f32, v2i32, sint_to_fp>;
4734 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4735                      v2f32, v2i32, uint_to_fp>;
4736
4737 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4738                      v4i32, v4f32, fp_to_sint>;
4739 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4740                      v4i32, v4f32, fp_to_uint>;
4741 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4742                      v4f32, v4i32, sint_to_fp>;
4743 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4744                      v4f32, v4i32, uint_to_fp>;
4745
4746 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4747 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4748                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4749 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4750                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4751 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4752                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4753 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4754                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4755
4756 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4757                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4758 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4759                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4760 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4761                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4762 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4763                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4764
4765 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
4766 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
4767                         IIC_VUNAQ, "vcvt", "f16.f32",
4768                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
4769                 Requires<[HasNEON, HasFP16]>;
4770 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
4771                         IIC_VUNAQ, "vcvt", "f32.f16",
4772                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
4773                 Requires<[HasNEON, HasFP16]>;
4774
4775 // Vector Reverse.
4776
4777 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4778
4779 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4780   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4781         (ins DPR:$Vm), IIC_VMOVD,
4782         OpcodeStr, Dt, "$Vd, $Vm", "",
4783         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4784 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4785   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4786         (ins QPR:$Vm), IIC_VMOVQ,
4787         OpcodeStr, Dt, "$Vd, $Vm", "",
4788         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4789
4790 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4791 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4792 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4793 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
4794
4795 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4796 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4797 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4798 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
4799
4800 //   VREV32   : Vector Reverse elements within 32-bit words
4801
4802 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4803   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4804         (ins DPR:$Vm), IIC_VMOVD,
4805         OpcodeStr, Dt, "$Vd, $Vm", "",
4806         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4807 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4808   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4809         (ins QPR:$Vm), IIC_VMOVQ,
4810         OpcodeStr, Dt, "$Vd, $Vm", "",
4811         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4812
4813 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4814 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4815
4816 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4817 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4818
4819 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4820
4821 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4822   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4823         (ins DPR:$Vm), IIC_VMOVD,
4824         OpcodeStr, Dt, "$Vd, $Vm", "",
4825         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4826 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4827   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4828         (ins QPR:$Vm), IIC_VMOVQ,
4829         OpcodeStr, Dt, "$Vd, $Vm", "",
4830         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
4831
4832 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4833 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4834
4835 // Other Vector Shuffles.
4836
4837 //  Aligned extractions: really just dropping registers
4838
4839 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
4840       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
4841              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
4842
4843 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
4844
4845 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
4846
4847 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
4848
4849 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
4850
4851 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
4852
4853
4854 //   VEXT     : Vector Extract
4855
4856 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4857   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
4858         (ins DPR:$Vn, DPR:$Vm, i32imm:$index), NVExtFrm,
4859         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4860         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
4861                                       (Ty DPR:$Vm), imm:$index)))]> {
4862   bits<4> index;
4863   let Inst{11-8} = index{3-0};
4864 }
4865
4866 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4867   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
4868         (ins QPR:$Vn, QPR:$Vm, i32imm:$index), NVExtFrm,
4869         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4870         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
4871                                       (Ty QPR:$Vm), imm:$index)))]> {
4872   bits<4> index;
4873   let Inst{11-8} = index{3-0};
4874 }
4875
4876 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
4877   let Inst{11-8} = index{3-0};
4878 }
4879 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
4880   let Inst{11-9} = index{2-0};
4881   let Inst{8}    = 0b0;
4882 }
4883 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
4884   let Inst{11-10} = index{1-0};
4885   let Inst{9-8}    = 0b00;
4886 }
4887 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
4888                            (v2f32 DPR:$Vm),
4889                            (i32 imm:$index))),
4890           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
4891
4892 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
4893   let Inst{11-8} = index{3-0};
4894 }
4895 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
4896   let Inst{11-9} = index{2-0};
4897   let Inst{8}    = 0b0;
4898 }
4899 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
4900   let Inst{11-10} = index{1-0};
4901   let Inst{9-8}    = 0b00;
4902 }
4903 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
4904                            (v4f32 QPR:$Vm),
4905                            (i32 imm:$index))),
4906           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
4907
4908 //   VTRN     : Vector Transpose
4909
4910 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4911 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4912 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4913
4914 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4915 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4916 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4917
4918 //   VUZP     : Vector Unzip (Deinterleave)
4919
4920 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4921 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4922 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4923
4924 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4925 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4926 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4927
4928 //   VZIP     : Vector Zip (Interleave)
4929
4930 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4931 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4932 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4933
4934 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4935 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4936 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4937
4938 // Vector Table Lookup and Table Extension.
4939
4940 //   VTBL     : Vector Table Lookup
4941 let DecoderMethod = "DecodeTBLInstruction" in {
4942 def  VTBL1
4943   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4944         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4945         "vtbl", "8", "$Vd, $Vn, $Vm", "",
4946         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
4947 let hasExtraSrcRegAllocReq = 1 in {
4948 def  VTBL2
4949   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4950         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4951         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4952 def  VTBL3
4953   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4954         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4955         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4956 def  VTBL4
4957   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4958         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4959         NVTBLFrm, IIC_VTB4,
4960         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4961 } // hasExtraSrcRegAllocReq = 1
4962
4963 def  VTBL2Pseudo
4964   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4965 def  VTBL3Pseudo
4966   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4967 def  VTBL4Pseudo
4968   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4969
4970 //   VTBX     : Vector Table Extension
4971 def  VTBX1
4972   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4973         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4974         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
4975         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4976                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
4977 let hasExtraSrcRegAllocReq = 1 in {
4978 def  VTBX2
4979   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4980         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4981         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4982 def  VTBX3
4983   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4984         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4985         NVTBLFrm, IIC_VTBX3,
4986         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4987         "$orig = $Vd", []>;
4988 def  VTBX4
4989   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4990         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4991         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4992         "$orig = $Vd", []>;
4993 } // hasExtraSrcRegAllocReq = 1
4994
4995 def  VTBX2Pseudo
4996   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4997                 IIC_VTBX2, "$orig = $dst", []>;
4998 def  VTBX3Pseudo
4999   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5000                 IIC_VTBX3, "$orig = $dst", []>;
5001 def  VTBX4Pseudo
5002   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5003                 IIC_VTBX4, "$orig = $dst", []>;
5004 } // DecoderMethod = "DecodeTBLInstruction"
5005
5006 //===----------------------------------------------------------------------===//
5007 // NEON instructions for single-precision FP math
5008 //===----------------------------------------------------------------------===//
5009
5010 class N2VSPat<SDNode OpNode, NeonI Inst>
5011   : NEONFPPat<(f32 (OpNode SPR:$a)),
5012               (EXTRACT_SUBREG
5013                (v2f32 (COPY_TO_REGCLASS (Inst
5014                 (INSERT_SUBREG
5015                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5016                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5017
5018 class N3VSPat<SDNode OpNode, NeonI Inst>
5019   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5020               (EXTRACT_SUBREG
5021                (v2f32 (COPY_TO_REGCLASS (Inst
5022                 (INSERT_SUBREG
5023                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5024                  SPR:$a, ssub_0),
5025                 (INSERT_SUBREG
5026                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5027                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5028
5029 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5030   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5031               (EXTRACT_SUBREG
5032                (v2f32 (COPY_TO_REGCLASS (Inst
5033                 (INSERT_SUBREG
5034                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5035                  SPR:$acc, ssub_0),
5036                 (INSERT_SUBREG
5037                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5038                  SPR:$a, ssub_0),
5039                 (INSERT_SUBREG
5040                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5041                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5042
5043 def : N3VSPat<fadd, VADDfd>;
5044 def : N3VSPat<fsub, VSUBfd>;
5045 def : N3VSPat<fmul, VMULfd>;
5046 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5047       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5048 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5049       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5050 def : N2VSPat<fabs, VABSfd>;
5051 def : N2VSPat<fneg, VNEGfd>;
5052 def : N3VSPat<NEONfmax, VMAXfd>;
5053 def : N3VSPat<NEONfmin, VMINfd>;
5054 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5055 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5056 def : N2VSPat<arm_sitof, VCVTs2fd>;
5057 def : N2VSPat<arm_uitof, VCVTu2fd>;
5058
5059 //===----------------------------------------------------------------------===//
5060 // Non-Instruction Patterns
5061 //===----------------------------------------------------------------------===//
5062
5063 // bit_convert
5064 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5065 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5066 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5067 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5068 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5069 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5070 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5071 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5072 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5073 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5074 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5075 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5076 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5077 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5078 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5079 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5080 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5081 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5082 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5083 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
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