lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27
  28 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  29 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  30 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  31 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  32   return ((uint64_t)Imm) < 8;
  33 }]> {
  34   let ParserMatchClass = VectorIndex8Operand;
  35   let PrintMethod = "printVectorIndex";
  36   let MIOperandInfo = (ops i32imm);
  37 }
  38 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  39   return ((uint64_t)Imm) < 4;
  40 }]> {
  41   let ParserMatchClass = VectorIndex16Operand;
  42   let PrintMethod = "printVectorIndex";
  43   let MIOperandInfo = (ops i32imm);
  44 }
  45 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  46   return ((uint64_t)Imm) < 2;
  47 }]> {
  48   let ParserMatchClass = VectorIndex32Operand;
  49   let PrintMethod = "printVectorIndex";
  50   let MIOperandInfo = (ops i32imm);
  51 }
  52
  53 //===----------------------------------------------------------------------===//
  54 // NEON-specific DAG Nodes.
  55 //===----------------------------------------------------------------------===//
  56
  57 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  58 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
  59
  60 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  61 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
  62 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  63 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
  64 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
  65 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  66 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  67 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
  68 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
  69 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  70 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  71
  72 // Types for vector shift by immediates.  The "SHX" version is for long and
  73 // narrow operations where the source and destination vectors have different
  74 // types.  The "SHINS" version is for shift and insert operations.
  75 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  76                                          SDTCisVT<2, i32>]>;
  77 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  78                                          SDTCisVT<2, i32>]>;
  79 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  80                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  81
  82 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  83 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  84 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  85 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  86 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  87 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  88 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  89
  90 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  91 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  92 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  93
  94 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  95 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  96 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  97 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  98 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  99 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 100
 101 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 102 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 103 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 104
 105 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 106 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 107
 108 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 109                                          SDTCisVT<2, i32>]>;
 110 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 111 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 112
 113 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 114 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 115 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 116
 117 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 118                                            SDTCisVT<2, i32>]>;
 119 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 120 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 121
 122 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 123                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 124                                                 SDTCisSameAs<0, 1>,
 125                                                 SDTCisSameAs<0, 2>,
 126                                                 SDTCisSameAs<0, 3>]>>;
 127
 128 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 129
 130 // VDUPLANE can produce a quad-register result from a double-register source,
 131 // so the result is not constrained to match the source.
 132 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 133                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 134                                                 SDTCisVT<2, i32>]>>;
 135
 136 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 137                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 138 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 139
 140 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 141 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 142 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 143 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 144
 145 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 146                                          SDTCisSameAs<0, 2>,
 147                                          SDTCisSameAs<0, 3>]>;
 148 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 149 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 150 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 151
 152 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 153                                          SDTCisSameAs<1, 2>]>;
 154 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 155 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 156
 157 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 158                                          SDTCisSameAs<0, 2>]>;
 159 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 160 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 161
 162 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 163   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 164   unsigned EltBits = 0;
 165   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 166   return (EltBits == 32 && EltVal == 0);
 167 }]>;
 168
 169 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 170   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 171   unsigned EltBits = 0;
 172   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 173   return (EltBits == 8 && EltVal == 0xff);
 174 }]>;
 175
 176 //===----------------------------------------------------------------------===//
 177 // NEON load / store instructions
 178 //===----------------------------------------------------------------------===//
 179
 180 // Use VLDM to load a Q register as a D register pair.
 181 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 182 def VLDMQIA
 183   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 184                     IIC_fpLoad_m, "",
 185                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 186
 187 // Use VSTM to store a Q register as a D register pair.
 188 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 189 def VSTMQIA
 190   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 191                     IIC_fpStore_m, "",
 192                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 193
 194 // Classes for VLD* pseudo-instructions with multi-register operands.
 195 // These are expanded to real instructions after register allocation.
 196 class VLDQPseudo<InstrItinClass itin>
 197   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 198 class VLDQWBPseudo<InstrItinClass itin>
 199   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 200                 (ins addrmode6:$addr, am6offset:$offset), itin,
 201                 "$addr.addr = $wb">;
 202 class VLDQQPseudo<InstrItinClass itin>
 203   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 204 class VLDQQWBPseudo<InstrItinClass itin>
 205   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 206                 (ins addrmode6:$addr, am6offset:$offset), itin,
 207                 "$addr.addr = $wb">;
 208 class VLDQQQQPseudo<InstrItinClass itin>
 209   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 210                 "$src = $dst">;
 211 class VLDQQQQWBPseudo<InstrItinClass itin>
 212   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 213                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 214                 "$addr.addr = $wb, $src = $dst">;
 215
 216 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 217
 218 //   VLD1     : Vector Load (multiple single elements)
 219 class VLD1D<bits<4> op7_4, string Dt>
 220   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 221           (ins addrmode6:$Rn), IIC_VLD1,
 222           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 223   let Rm = 0b1111;
 224   let Inst{4} = Rn{4};
 225   let DecoderMethod = "DecodeVLDInstruction";
 226 }
 227 class VLD1Q<bits<4> op7_4, string Dt>
 228   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 229           (ins addrmode6:$Rn), IIC_VLD1x2,
 230           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 231   let Rm = 0b1111;
 232   let Inst{5-4} = Rn{5-4};
 233   let DecoderMethod = "DecodeVLDInstruction";
 234 }
 235
 236 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 237 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 238 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 239 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 240
 241 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 242 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 243 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 244 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 245
 246 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 247 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 248 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 249 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 250
 251 // ...with address register writeback:
 252 class VLD1DWB<bits<4> op7_4, string Dt>
 253   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 254           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 255           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 256           "$Rn.addr = $wb", []> {
 257   let Inst{4} = Rn{4};
 258   let DecoderMethod = "DecodeVLDInstruction";
 259 }
 260 class VLD1QWB<bits<4> op7_4, string Dt>
 261   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 262           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 263           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 264           "$Rn.addr = $wb", []> {
 265   let Inst{5-4} = Rn{5-4};
 266   let DecoderMethod = "DecodeVLDInstruction";
 267 }
 268
 269 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 270 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 271 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 272 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 273
 274 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 275 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 276 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 277 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 278
 279 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 280 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 281 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 282 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 283
 284 // ...with 3 registers (some of these are only for the disassembler):
 285 class VLD1D3<bits<4> op7_4, string Dt>
 286   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 287           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 288           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 289   let Rm = 0b1111;
 290   let Inst{4} = Rn{4};
 291   let DecoderMethod = "DecodeVLDInstruction";
 292 }
 293 class VLD1D3WB<bits<4> op7_4, string Dt>
 294   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 295           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 296           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 297   let Inst{4} = Rn{4};
 298   let DecoderMethod = "DecodeVLDInstruction";
 299 }
 300
 301 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 302 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 303 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 304 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 305
 306 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 307 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 308 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 309 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 310
 311 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 312 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 313
 314 // ...with 4 registers (some of these are only for the disassembler):
 315 class VLD1D4<bits<4> op7_4, string Dt>
 316   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 317           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 318           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 319   let Rm = 0b1111;
 320   let Inst{5-4} = Rn{5-4};
 321   let DecoderMethod = "DecodeVLDInstruction";
 322 }
 323 class VLD1D4WB<bits<4> op7_4, string Dt>
 324   : NLdSt<0,0b10,0b0010,op7_4,
 325           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 326           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x4u, "vld1", Dt,
 327           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 328           []> {
 329   let Inst{5-4} = Rn{5-4};
 330   let DecoderMethod = "DecodeVLDInstruction";
 331 }
 332
 333 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 334 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 335 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 336 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 337
 338 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 339 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 340 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 341 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 342
 343 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 344 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 345
 346 //   VLD2     : Vector Load (multiple 2-element structures)
 347 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 348   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 349           (ins addrmode6:$Rn), IIC_VLD2,
 350           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 351   let Rm = 0b1111;
 352   let Inst{5-4} = Rn{5-4};
 353   let DecoderMethod = "DecodeVLDInstruction";
 354 }
 355 class VLD2Q<bits<4> op7_4, string Dt>
 356   : NLdSt<0, 0b10, 0b0011, op7_4,
 357           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 358           (ins addrmode6:$Rn), IIC_VLD2x2,
 359           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 360   let Rm = 0b1111;
 361   let Inst{5-4} = Rn{5-4};
 362   let DecoderMethod = "DecodeVLDInstruction";
 363 }
 364
 365 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 366 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 367 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 368
 369 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 370 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 371 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 372
 373 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 374 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 375 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 376
 377 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 378 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 379 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 380
 381 // ...with address register writeback:
 382 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 383   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 384           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 385           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 386           "$Rn.addr = $wb", []> {
 387   let Inst{5-4} = Rn{5-4};
 388   let DecoderMethod = "DecodeVLDInstruction";
 389 }
 390 class VLD2QWB<bits<4> op7_4, string Dt>
 391   : NLdSt<0, 0b10, 0b0011, op7_4,
 392           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 393           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 394           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 395           "$Rn.addr = $wb", []> {
 396   let Inst{5-4} = Rn{5-4};
 397   let DecoderMethod = "DecodeVLDInstruction";
 398 }
 399
 400 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 401 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 402 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 403
 404 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 405 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 406 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 407
 408 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 409 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 410 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 411
 412 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 413 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 414 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 415
 416 // ...with double-spaced registers (for disassembly only):
 417 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 418 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 419 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 420 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 421 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 422 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 423
 424 //   VLD3     : Vector Load (multiple 3-element structures)
 425 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 426   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 427           (ins addrmode6:$Rn), IIC_VLD3,
 428           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 429   let Rm = 0b1111;
 430   let Inst{4} = Rn{4};
 431   let DecoderMethod = "DecodeVLDInstruction";
 432 }
 433
 434 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 435 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 436 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 437
 438 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 439 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 440 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 441
 442 // ...with address register writeback:
 443 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 444   : NLdSt<0, 0b10, op11_8, op7_4,
 445           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 446           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 447           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 448           "$Rn.addr = $wb", []> {
 449   let Inst{4} = Rn{4};
 450   let DecoderMethod = "DecodeVLDInstruction";
 451 }
 452
 453 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 454 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 455 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 456
 457 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 458 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 459 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 460
 461 // ...with double-spaced registers:
 462 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 463 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 464 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 465 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 466 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 467 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 468
 469 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 470 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 471 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 472
 473 // ...alternate versions to be allocated odd register numbers:
 474 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 475 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 476 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 477
 478 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 479 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 480 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 481
 482 //   VLD4     : Vector Load (multiple 4-element structures)
 483 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 484   : NLdSt<0, 0b10, op11_8, op7_4,
 485           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 486           (ins addrmode6:$Rn), IIC_VLD4,
 487           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 488   let Rm = 0b1111;
 489   let Inst{5-4} = Rn{5-4};
 490   let DecoderMethod = "DecodeVLDInstruction";
 491 }
 492
 493 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 494 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 495 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 496
 497 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 498 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 499 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 500
 501 // ...with address register writeback:
 502 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 503   : NLdSt<0, 0b10, op11_8, op7_4,
 504           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 505           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 506           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 507           "$Rn.addr = $wb", []> {
 508   let Inst{5-4} = Rn{5-4};
 509   let DecoderMethod = "DecodeVLDInstruction";
 510 }
 511
 512 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 513 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 514 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 515
 516 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 517 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 518 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 519
 520 // ...with double-spaced registers:
 521 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 522 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 523 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 524 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 525 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 526 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 527
 528 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 529 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 530 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 531
 532 // ...alternate versions to be allocated odd register numbers:
 533 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 534 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 535 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 536
 537 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 538 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 539 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 540
 541 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 542
 543 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 544 // These are expanded to real instructions after register allocation.
 545 class VLDQLNPseudo<InstrItinClass itin>
 546   : PseudoNLdSt<(outs QPR:$dst),
 547                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 548                 itin, "$src = $dst">;
 549 class VLDQLNWBPseudo<InstrItinClass itin>
 550   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 551                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 552                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 553 class VLDQQLNPseudo<InstrItinClass itin>
 554   : PseudoNLdSt<(outs QQPR:$dst),
 555                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 556                 itin, "$src = $dst">;
 557 class VLDQQLNWBPseudo<InstrItinClass itin>
 558   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 559                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 560                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 561 class VLDQQQQLNPseudo<InstrItinClass itin>
 562   : PseudoNLdSt<(outs QQQQPR:$dst),
 563                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 564                 itin, "$src = $dst">;
 565 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 566   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 567                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 568                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 569
 570 //   VLD1LN   : Vector Load (single element to one lane)
 571 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 572              PatFrag LoadOp>
 573   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 574           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 575           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 576           "$src = $Vd",
 577           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 578                                          (i32 (LoadOp addrmode6:$Rn)),
 579                                          imm:$lane))]> {
 580   let Rm = 0b1111;
 581   let DecoderMethod = "DecodeVLD1LN";
 582 }
 583 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 584              PatFrag LoadOp>
 585   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 586           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 587           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 588           "$src = $Vd",
 589           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 590                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 591                                          imm:$lane))]> {
 592   let Rm = 0b1111;
 593   let DecoderMethod = "DecodeVLD1LN";
 594 }
 595 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 596   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 597                                                (i32 (LoadOp addrmode6:$addr)),
 598                                                imm:$lane))];
 599 }
 600
 601 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 602   let Inst{7-5} = lane{2-0};
 603 }
 604 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 605   let Inst{7-6} = lane{1-0};
 606   let Inst{4}   = Rn{4};
 607 }
 608 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 609   let Inst{7} = lane{0};
 610   let Inst{5} = Rn{4};
 611   let Inst{4} = Rn{4};
 612 }
 613
 614 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 615 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 616 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 617
 618 def : Pat<(vector_insert (v2f32 DPR:$src),
 619                          (f32 (load addrmode6:$addr)), imm:$lane),
 620           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 621 def : Pat<(vector_insert (v4f32 QPR:$src),
 622                          (f32 (load addrmode6:$addr)), imm:$lane),
 623           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 624
 625 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 626
 627 // ...with address register writeback:
 628 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 629   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 630           (ins addrmode6:$Rn, am6offset:$Rm,
 631            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 632           "\\{$Vd[$lane]\\}, $Rn$Rm",
 633           "$src = $Vd, $Rn.addr = $wb", []> {
 634   let DecoderMethod = "DecodeVLD1LN";
 635 }
 636
 637 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 638   let Inst{7-5} = lane{2-0};
 639 }
 640 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 641   let Inst{7-6} = lane{1-0};
 642   let Inst{4}   = Rn{4};
 643 }
 644 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 645   let Inst{7} = lane{0};
 646   let Inst{5} = Rn{4};
 647   let Inst{4} = Rn{4};
 648 }
 649
 650 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 651 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 652 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 653
 654 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 655 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 656   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 657           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 658           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 659           "$src1 = $Vd, $src2 = $dst2", []> {
 660   let Rm = 0b1111;
 661   let Inst{4}   = Rn{4};
 662   let DecoderMethod = "DecodeVLD2LN";
 663 }
 664
 665 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 666   let Inst{7-5} = lane{2-0};
 667 }
 668 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 669   let Inst{7-6} = lane{1-0};
 670 }
 671 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 672   let Inst{7} = lane{0};
 673 }
 674
 675 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 676 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 677 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 678
 679 // ...with double-spaced registers:
 680 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 681   let Inst{7-6} = lane{1-0};
 682 }
 683 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 684   let Inst{7} = lane{0};
 685 }
 686
 687 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 688 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 689
 690 // ...with address register writeback:
 691 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 692   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 693           (ins addrmode6:$Rn, am6offset:$Rm,
 694            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 695           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 696           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 697   let Inst{4}   = Rn{4};
 698   let DecoderMethod = "DecodeVLD2LN";
 699 }
 700
 701 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 702   let Inst{7-5} = lane{2-0};
 703 }
 704 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 705   let Inst{7-6} = lane{1-0};
 706 }
 707 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 708   let Inst{7} = lane{0};
 709 }
 710
 711 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 712 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 713 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 714
 715 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 716   let Inst{7-6} = lane{1-0};
 717 }
 718 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 719   let Inst{7} = lane{0};
 720 }
 721
 722 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 723 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 724
 725 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 726 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 727   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 728           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 729           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 730           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 731           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 732   let Rm = 0b1111;
 733   let DecoderMethod = "DecodeVLD3LN";
 734 }
 735
 736 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 737   let Inst{7-5} = lane{2-0};
 738 }
 739 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 740   let Inst{7-6} = lane{1-0};
 741 }
 742 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 743   let Inst{7}   = lane{0};
 744 }
 745
 746 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 747 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 748 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 749
 750 // ...with double-spaced registers:
 751 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 752   let Inst{7-6} = lane{1-0};
 753 }
 754 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 755   let Inst{7}   = lane{0};
 756 }
 757
 758 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 759 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 760
 761 // ...with address register writeback:
 762 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 763   : NLdStLn<1, 0b10, op11_8, op7_4,
 764           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 765           (ins addrmode6:$Rn, am6offset:$Rm,
 766            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 767           IIC_VLD3lnu, "vld3", Dt,
 768           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 769           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 770           []> {
 771   let DecoderMethod = "DecodeVLD3LN";
 772 }
 773
 774 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 775   let Inst{7-5} = lane{2-0};
 776 }
 777 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 778   let Inst{7-6} = lane{1-0};
 779 }
 780 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 781   let Inst{7}   = lane{0};
 782 }
 783
 784 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 785 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 786 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 787
 788 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 789   let Inst{7-6} = lane{1-0};
 790 }
 791 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 792   let Inst{7}   = lane{0};
 793 }
 794
 795 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 796 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 797
 798 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 799 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 800   : NLdStLn<1, 0b10, op11_8, op7_4,
 801           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 802           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 803           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 804           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 805           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 806   let Rm = 0b1111;
 807   let Inst{4}   = Rn{4};
 808   let DecoderMethod = "DecodeVLD4LN";
 809 }
 810
 811 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 812   let Inst{7-5} = lane{2-0};
 813 }
 814 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 815   let Inst{7-6} = lane{1-0};
 816 }
 817 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 818   let Inst{7}   = lane{0};
 819   let Inst{5} = Rn{5};
 820 }
 821
 822 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 823 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 824 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 825
 826 // ...with double-spaced registers:
 827 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 828   let Inst{7-6} = lane{1-0};
 829 }
 830 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 831   let Inst{7}   = lane{0};
 832   let Inst{5} = Rn{5};
 833 }
 834
 835 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 836 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 837
 838 // ...with address register writeback:
 839 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 840   : NLdStLn<1, 0b10, op11_8, op7_4,
 841           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 842           (ins addrmode6:$Rn, am6offset:$Rm,
 843            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 844           IIC_VLD4lnu, "vld4", Dt,
 845 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 846 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 847           []> {
 848   let Inst{4}   = Rn{4};
 849   let DecoderMethod = "DecodeVLD4LN"  ;
 850 }
 851
 852 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 853   let Inst{7-5} = lane{2-0};
 854 }
 855 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 856   let Inst{7-6} = lane{1-0};
 857 }
 858 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 859   let Inst{7}   = lane{0};
 860   let Inst{5} = Rn{5};
 861 }
 862
 863 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 864 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 865 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 866
 867 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 868   let Inst{7-6} = lane{1-0};
 869 }
 870 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 871   let Inst{7}   = lane{0};
 872   let Inst{5} = Rn{5};
 873 }
 874
 875 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 876 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 877
 878 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 879
 880 //   VLD1DUP  : Vector Load (single element to all lanes)
 881 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
 882   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd), (ins addrmode6dup:$Rn),
 883           IIC_VLD1dup, "vld1", Dt, "\\{$Vd[]\\}, $Rn", "",
 884           [(set DPR:$Vd, (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
 885   let Rm = 0b1111;
 886   let Inst{4} = Rn{4};
 887   let DecoderMethod = "DecodeVLD1DupInstruction";
 888 }
 889 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
 890   let Pattern = [(set QPR:$dst,
 891                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
 892 }
 893
 894 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
 895 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
 896 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
 897
 898 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
 899 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
 900 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
 901
 902 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
 903           (VLD1DUPd32 addrmode6:$addr)>;
 904 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
 905           (VLD1DUPq32Pseudo addrmode6:$addr)>;
 906
 907 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 908
 909 class VLD1QDUP<bits<4> op7_4, string Dt>
 910   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2),
 911           (ins addrmode6dup:$Rn), IIC_VLD1dup,
 912           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 913   let Rm = 0b1111;
 914   let Inst{4} = Rn{4};
 915   let DecoderMethod = "DecodeVLD1DupInstruction";
 916 }
 917
 918 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
 919 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
 920 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
 921
 922 // ...with address register writeback:
 923 class VLD1DUPWB<bits<4> op7_4, string Dt>
 924   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, GPR:$wb),
 925           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 926           "vld1", Dt, "\\{$Vd[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 927   let Inst{4} = Rn{4};
 928   let DecoderMethod = "DecodeVLD1DupInstruction";
 929 }
 930 class VLD1QDUPWB<bits<4> op7_4, string Dt>
 931   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 932           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 933           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 934   let Inst{4} = Rn{4};
 935   let DecoderMethod = "DecodeVLD1DupInstruction";
 936 }
 937
 938 def VLD1DUPd8_UPD  : VLD1DUPWB<{0,0,0,0}, "8">;
 939 def VLD1DUPd16_UPD : VLD1DUPWB<{0,1,0,?}, "16">;
 940 def VLD1DUPd32_UPD : VLD1DUPWB<{1,0,0,?}, "32">;
 941
 942 def VLD1DUPq8_UPD  : VLD1QDUPWB<{0,0,1,0}, "8">;
 943 def VLD1DUPq16_UPD : VLD1QDUPWB<{0,1,1,?}, "16">;
 944 def VLD1DUPq32_UPD : VLD1QDUPWB<{1,0,1,?}, "32">;
 945
 946 def VLD1DUPq8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1dupu>;
 947 def VLD1DUPq16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 948 def VLD1DUPq32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 949
 950 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 951 class VLD2DUP<bits<4> op7_4, string Dt>
 952   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
 953           (ins addrmode6dup:$Rn), IIC_VLD2dup,
 954           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 955   let Rm = 0b1111;
 956   let Inst{4} = Rn{4};
 957   let DecoderMethod = "DecodeVLD2DupInstruction";
 958 }
 959
 960 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
 961 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
 962 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
 963
 964 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
 965 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
 966 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
 967
 968 // ...with double-spaced registers (not used for codegen):
 969 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8">;
 970 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16">;
 971 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32">;
 972
 973 // ...with address register writeback:
 974 class VLD2DUPWB<bits<4> op7_4, string Dt>
 975   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 976           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
 977           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 978   let Inst{4} = Rn{4};
 979   let DecoderMethod = "DecodeVLD2DupInstruction";
 980 }
 981
 982 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
 983 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
 984 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
 985
 986 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
 987 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
 988 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
 989
 990 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
 991 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
 992 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
 993
 994 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 995 class VLD3DUP<bits<4> op7_4, string Dt>
 996   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 997           (ins addrmode6dup:$Rn), IIC_VLD3dup,
 998           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
 999   let Rm = 0b1111;
1000   let Inst{4} = 0;
1001   let DecoderMethod = "DecodeVLD3DupInstruction";
1002 }
1003
1004 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1005 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1006 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1007
1008 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1009 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1010 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1011
1012 // ...with double-spaced registers (not used for codegen):
1013 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
1014 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
1015 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
1016
1017 // ...with address register writeback:
1018 class VLD3DUPWB<bits<4> op7_4, string Dt>
1019   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1020           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1021           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1022           "$Rn.addr = $wb", []> {
1023   let Inst{4} = 0;
1024   let DecoderMethod = "DecodeVLD3DupInstruction";
1025 }
1026
1027 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1028 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1029 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1030
1031 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1032 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1033 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1034
1035 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1036 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1037 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1038
1039 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1040 class VLD4DUP<bits<4> op7_4, string Dt>
1041   : NLdSt<1, 0b10, 0b1111, op7_4,
1042           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1043           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1044           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1045   let Rm = 0b1111;
1046   let Inst{4} = Rn{4};
1047   let DecoderMethod = "DecodeVLD4DupInstruction";
1048 }
1049
1050 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1051 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1052 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1053
1054 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1055 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1056 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1057
1058 // ...with double-spaced registers (not used for codegen):
1059 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
1060 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
1061 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1062
1063 // ...with address register writeback:
1064 class VLD4DUPWB<bits<4> op7_4, string Dt>
1065   : NLdSt<1, 0b10, 0b1111, op7_4,
1066           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1067           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1068           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1069           "$Rn.addr = $wb", []> {
1070   let Inst{4} = Rn{4};
1071   let DecoderMethod = "DecodeVLD4DupInstruction";
1072 }
1073
1074 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1075 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1076 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1077
1078 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1079 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1080 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1081
1082 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1083 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1084 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1085
1086 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1087
1088 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1089
1090 // Classes for VST* pseudo-instructions with multi-register operands.
1091 // These are expanded to real instructions after register allocation.
1092 class VSTQPseudo<InstrItinClass itin>
1093   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1094 class VSTQWBPseudo<InstrItinClass itin>
1095   : PseudoNLdSt<(outs GPR:$wb),
1096                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1097                 "$addr.addr = $wb">;
1098 class VSTQQPseudo<InstrItinClass itin>
1099   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1100 class VSTQQWBPseudo<InstrItinClass itin>
1101   : PseudoNLdSt<(outs GPR:$wb),
1102                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1103                 "$addr.addr = $wb">;
1104 class VSTQQQQPseudo<InstrItinClass itin>
1105   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1106 class VSTQQQQWBPseudo<InstrItinClass itin>
1107   : PseudoNLdSt<(outs GPR:$wb),
1108                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1109                 "$addr.addr = $wb">;
1110
1111 //   VST1     : Vector Store (multiple single elements)
1112 class VST1D<bits<4> op7_4, string Dt>
1113   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, DPR:$Vd),
1114           IIC_VST1, "vst1", Dt, "\\{$Vd\\}, $Rn", "", []> {
1115   let Rm = 0b1111;
1116   let Inst{4} = Rn{4};
1117   let DecoderMethod = "DecodeVSTInstruction";
1118 }
1119 class VST1Q<bits<4> op7_4, string Dt>
1120   : NLdSt<0,0b00,0b1010,op7_4, (outs),
1121           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
1122           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1123   let Rm = 0b1111;
1124   let Inst{5-4} = Rn{5-4};
1125   let DecoderMethod = "DecodeVSTInstruction";
1126 }
1127
1128 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1129 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1130 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1131 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1132
1133 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1134 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1135 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1136 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1137
1138 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1139 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1140 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1141 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1142
1143 // ...with address register writeback:
1144 class VST1DWB<bits<4> op7_4, string Dt>
1145   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
1146           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
1147           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1148   let Inst{4} = Rn{4};
1149   let DecoderMethod = "DecodeVSTInstruction";
1150 }
1151 class VST1QWB<bits<4> op7_4, string Dt>
1152   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
1153           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1154           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1155           "$Rn.addr = $wb", []> {
1156   let Inst{5-4} = Rn{5-4};
1157   let DecoderMethod = "DecodeVSTInstruction";
1158 }
1159
1160 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
1161 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
1162 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
1163 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
1164
1165 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
1166 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
1167 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
1168 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
1169
1170 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
1171 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1172 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1173 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1174
1175 // ...with 3 registers (some of these are only for the disassembler):
1176 class VST1D3<bits<4> op7_4, string Dt>
1177   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1178           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
1179           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1180   let Rm = 0b1111;
1181   let Inst{4} = Rn{4};
1182   let DecoderMethod = "DecodeVSTInstruction";
1183 }
1184 class VST1D3WB<bits<4> op7_4, string Dt>
1185   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
1186           (ins addrmode6:$Rn, am6offset:$Rm,
1187            DPR:$Vd, DPR:$src2, DPR:$src3),
1188           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1189           "$Rn.addr = $wb", []> {
1190   let Inst{4} = Rn{4};
1191   let DecoderMethod = "DecodeVSTInstruction";
1192 }
1193
1194 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
1195 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
1196 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
1197 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
1198
1199 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
1200 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
1201 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
1202 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
1203
1204 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
1205 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
1206
1207 // ...with 4 registers (some of these are only for the disassembler):
1208 class VST1D4<bits<4> op7_4, string Dt>
1209   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1210           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1211           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
1212           []> {
1213   let Rm = 0b1111;
1214   let Inst{5-4} = Rn{5-4};
1215   let DecoderMethod = "DecodeVSTInstruction";
1216 }
1217 class VST1D4WB<bits<4> op7_4, string Dt>
1218   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
1219           (ins addrmode6:$Rn, am6offset:$Rm,
1220            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
1221           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1222           "$Rn.addr = $wb", []> {
1223   let Inst{5-4} = Rn{5-4};
1224   let DecoderMethod = "DecodeVSTInstruction";
1225 }
1226
1227 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
1228 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
1229 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
1230 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
1231
1232 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
1233 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
1234 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
1235 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
1236
1237 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
1238 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
1239
1240 //   VST2     : Vector Store (multiple 2-element structures)
1241 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1242   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1243           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1244           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1245   let Rm = 0b1111;
1246   let Inst{5-4} = Rn{5-4};
1247   let DecoderMethod = "DecodeVSTInstruction";
1248 }
1249 class VST2Q<bits<4> op7_4, string Dt>
1250   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1251           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1252           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1253           "", []> {
1254   let Rm = 0b1111;
1255   let Inst{5-4} = Rn{5-4};
1256   let DecoderMethod = "DecodeVSTInstruction";
1257 }
1258
1259 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1260 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1261 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1262
1263 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1264 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1265 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1266
1267 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1268 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1269 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1270
1271 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1272 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1273 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1274
1275 // ...with address register writeback:
1276 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1277   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1278           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1279           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1280           "$Rn.addr = $wb", []> {
1281   let Inst{5-4} = Rn{5-4};
1282   let DecoderMethod = "DecodeVSTInstruction";
1283 }
1284 class VST2QWB<bits<4> op7_4, string Dt>
1285   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1286           (ins addrmode6:$Rn, am6offset:$Rm,
1287            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1288           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1289           "$Rn.addr = $wb", []> {
1290   let Inst{5-4} = Rn{5-4};
1291   let DecoderMethod = "DecodeVSTInstruction";
1292 }
1293
1294 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1295 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1296 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1297
1298 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1299 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1300 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1301
1302 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1303 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1304 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1305
1306 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1307 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1308 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1309
1310 // ...with double-spaced registers (for disassembly only):
1311 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1312 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1313 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1314 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1315 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1316 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1317
1318 //   VST3     : Vector Store (multiple 3-element structures)
1319 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1320   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1321           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1322           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1323   let Rm = 0b1111;
1324   let Inst{4} = Rn{4};
1325   let DecoderMethod = "DecodeVSTInstruction";
1326 }
1327
1328 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1329 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1330 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1331
1332 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1333 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1334 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1335
1336 // ...with address register writeback:
1337 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1338   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1339           (ins addrmode6:$Rn, am6offset:$Rm,
1340            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1341           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1342           "$Rn.addr = $wb", []> {
1343   let Inst{4} = Rn{4};
1344   let DecoderMethod = "DecodeVSTInstruction";
1345 }
1346
1347 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1348 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1349 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1350
1351 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1352 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1353 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1354
1355 // ...with double-spaced registers:
1356 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1357 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1358 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1359 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1360 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1361 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1362
1363 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1364 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1365 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1366
1367 // ...alternate versions to be allocated odd register numbers:
1368 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1369 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1370 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1371
1372 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1373 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1374 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1375
1376 //   VST4     : Vector Store (multiple 4-element structures)
1377 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1378   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1379           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1380           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1381           "", []> {
1382   let Rm = 0b1111;
1383   let Inst{5-4} = Rn{5-4};
1384   let DecoderMethod = "DecodeVSTInstruction";
1385 }
1386
1387 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1388 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1389 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1390
1391 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1392 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1393 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1394
1395 // ...with address register writeback:
1396 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1397   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1398           (ins addrmode6:$Rn, am6offset:$Rm,
1399            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1400            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1401           "$Rn.addr = $wb", []> {
1402   let Inst{5-4} = Rn{5-4};
1403   let DecoderMethod = "DecodeVSTInstruction";
1404 }
1405
1406 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1407 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1408 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1409
1410 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1411 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1412 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1413
1414 // ...with double-spaced registers:
1415 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1416 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1417 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1418 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1419 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1420 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1421
1422 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1423 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1424 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1425
1426 // ...alternate versions to be allocated odd register numbers:
1427 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1428 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1429 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1430
1431 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1432 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1433 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1434
1435 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1436
1437 // Classes for VST*LN pseudo-instructions with multi-register operands.
1438 // These are expanded to real instructions after register allocation.
1439 class VSTQLNPseudo<InstrItinClass itin>
1440   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1441                 itin, "">;
1442 class VSTQLNWBPseudo<InstrItinClass itin>
1443   : PseudoNLdSt<(outs GPR:$wb),
1444                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1445                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1446 class VSTQQLNPseudo<InstrItinClass itin>
1447   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1448                 itin, "">;
1449 class VSTQQLNWBPseudo<InstrItinClass itin>
1450   : PseudoNLdSt<(outs GPR:$wb),
1451                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1452                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1453 class VSTQQQQLNPseudo<InstrItinClass itin>
1454   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1455                 itin, "">;
1456 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1457   : PseudoNLdSt<(outs GPR:$wb),
1458                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1459                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1460
1461 //   VST1LN   : Vector Store (single element from one lane)
1462 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1463              PatFrag StoreOp, SDNode ExtractOp>
1464   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1465           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1466           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1467           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1468   let Rm = 0b1111;
1469   let DecoderMethod = "DecodeVST1LN";
1470 }
1471 class VST1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1472              PatFrag StoreOp, SDNode ExtractOp>
1473   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1474           (ins addrmode6oneL32:$Rn, DPR:$Vd, nohash_imm:$lane),
1475           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1476           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6oneL32:$Rn)]>{
1477   let Rm = 0b1111;
1478   let DecoderMethod = "DecodeVST1LN";
1479 }
1480 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1481   : VSTQLNPseudo<IIC_VST1ln> {
1482   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1483                           addrmode6:$addr)];
1484 }
1485
1486 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1487                        NEONvgetlaneu> {
1488   let Inst{7-5} = lane{2-0};
1489 }
1490 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1491                        NEONvgetlaneu> {
1492   let Inst{7-6} = lane{1-0};
1493   let Inst{4}   = Rn{5};
1494 }
1495
1496 def VST1LNd32 : VST1LN32<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1497   let Inst{7}   = lane{0};
1498   let Inst{5-4} = Rn{5-4};
1499 }
1500
1501 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1502 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1503 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1504
1505 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1506           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1507 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1508           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1509
1510 // ...with address register writeback:
1511 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1512                PatFrag StoreOp, SDNode ExtractOp>
1513   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1514           (ins addrmode6:$Rn, am6offset:$Rm,
1515            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1516           "\\{$Vd[$lane]\\}, $Rn$Rm",
1517           "$Rn.addr = $wb",
1518           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1519                                   addrmode6:$Rn, am6offset:$Rm))]> {
1520   let DecoderMethod = "DecodeVST1LN";
1521 }
1522 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1523   : VSTQLNWBPseudo<IIC_VST1lnu> {
1524   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1525                                         addrmode6:$addr, am6offset:$offset))];
1526 }
1527
1528 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
1529                              NEONvgetlaneu> {
1530   let Inst{7-5} = lane{2-0};
1531 }
1532 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
1533                              NEONvgetlaneu> {
1534   let Inst{7-6} = lane{1-0};
1535   let Inst{4}   = Rn{5};
1536 }
1537 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
1538                              extractelt> {
1539   let Inst{7}   = lane{0};
1540   let Inst{5-4} = Rn{5-4};
1541 }
1542
1543 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
1544 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
1545 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
1546
1547 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1548
1549 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1550 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1551   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1552           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1553           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1554           "", []> {
1555   let Rm = 0b1111;
1556   let Inst{4}   = Rn{4};
1557   let DecoderMethod = "DecodeVST2LN";
1558 }
1559
1560 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1561   let Inst{7-5} = lane{2-0};
1562 }
1563 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1564   let Inst{7-6} = lane{1-0};
1565 }
1566 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1567   let Inst{7}   = lane{0};
1568 }
1569
1570 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1571 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1572 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1573
1574 // ...with double-spaced registers:
1575 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1576   let Inst{7-6} = lane{1-0};
1577   let Inst{4}   = Rn{4};
1578 }
1579 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1580   let Inst{7}   = lane{0};
1581   let Inst{4}   = Rn{4};
1582 }
1583
1584 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1585 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1586
1587 // ...with address register writeback:
1588 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1589   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1590           (ins addrmode6:$addr, am6offset:$offset,
1591            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1592           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1593           "$addr.addr = $wb", []> {
1594   let Inst{4}   = Rn{4};
1595   let DecoderMethod = "DecodeVST2LN";
1596 }
1597
1598 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1599   let Inst{7-5} = lane{2-0};
1600 }
1601 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1602   let Inst{7-6} = lane{1-0};
1603 }
1604 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1605   let Inst{7}   = lane{0};
1606 }
1607
1608 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1609 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1610 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1611
1612 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1613   let Inst{7-6} = lane{1-0};
1614 }
1615 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1616   let Inst{7}   = lane{0};
1617 }
1618
1619 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1620 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1621
1622 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1623 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1624   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1625           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1626            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1627           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1628   let Rm = 0b1111;
1629   let DecoderMethod = "DecodeVST3LN";
1630 }
1631
1632 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1633   let Inst{7-5} = lane{2-0};
1634 }
1635 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1636   let Inst{7-6} = lane{1-0};
1637 }
1638 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1639   let Inst{7}   = lane{0};
1640 }
1641
1642 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1643 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1644 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1645
1646 // ...with double-spaced registers:
1647 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1648   let Inst{7-6} = lane{1-0};
1649 }
1650 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1651   let Inst{7}   = lane{0};
1652 }
1653
1654 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1655 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1656
1657 // ...with address register writeback:
1658 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1659   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1660           (ins addrmode6:$Rn, am6offset:$Rm,
1661            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1662           IIC_VST3lnu, "vst3", Dt,
1663           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1664           "$Rn.addr = $wb", []> {
1665   let DecoderMethod = "DecodeVST3LN";
1666 }
1667
1668 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1669   let Inst{7-5} = lane{2-0};
1670 }
1671 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1672   let Inst{7-6} = lane{1-0};
1673 }
1674 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1675   let Inst{7}   = lane{0};
1676 }
1677
1678 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1679 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1680 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1681
1682 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1683   let Inst{7-6} = lane{1-0};
1684 }
1685 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1686   let Inst{7}   = lane{0};
1687 }
1688
1689 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1690 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1691
1692 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1693 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1694   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1695           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1696            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1697           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1698           "", []> {
1699   let Rm = 0b1111;
1700   let Inst{4} = Rn{4};
1701   let DecoderMethod = "DecodeVST4LN";
1702 }
1703
1704 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1705   let Inst{7-5} = lane{2-0};
1706 }
1707 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1708   let Inst{7-6} = lane{1-0};
1709 }
1710 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1711   let Inst{7}   = lane{0};
1712   let Inst{5} = Rn{5};
1713 }
1714
1715 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1716 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1717 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1718
1719 // ...with double-spaced registers:
1720 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1721   let Inst{7-6} = lane{1-0};
1722 }
1723 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1724   let Inst{7}   = lane{0};
1725   let Inst{5} = Rn{5};
1726 }
1727
1728 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1729 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1730
1731 // ...with address register writeback:
1732 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1733   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1734           (ins addrmode6:$Rn, am6offset:$Rm,
1735            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1736           IIC_VST4lnu, "vst4", Dt,
1737   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1738           "$Rn.addr = $wb", []> {
1739   let Inst{4} = Rn{4};
1740   let DecoderMethod = "DecodeVST4LN";
1741 }
1742
1743 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1744   let Inst{7-5} = lane{2-0};
1745 }
1746 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1747   let Inst{7-6} = lane{1-0};
1748 }
1749 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1750   let Inst{7}   = lane{0};
1751   let Inst{5} = Rn{5};
1752 }
1753
1754 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1755 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1756 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1757
1758 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1759   let Inst{7-6} = lane{1-0};
1760 }
1761 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1762   let Inst{7}   = lane{0};
1763   let Inst{5} = Rn{5};
1764 }
1765
1766 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1767 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1768
1769 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1770
1771
1772 //===----------------------------------------------------------------------===//
1773 // NEON pattern fragments
1774 //===----------------------------------------------------------------------===//
1775
1776 // Extract D sub-registers of Q registers.
1777 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1778   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1779   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1780 }]>;
1781 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1782   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1783   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1784 }]>;
1785 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1786   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1787   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1788 }]>;
1789 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1790   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1791   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1792 }]>;
1793
1794 // Extract S sub-registers of Q/D registers.
1795 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1796   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1797   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1798 }]>;
1799
1800 // Translate lane numbers from Q registers to D subregs.
1801 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1802   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1803 }]>;
1804 def SubReg_i16_lane : SDNodeXForm<imm, [{
1805   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1806 }]>;
1807 def SubReg_i32_lane : SDNodeXForm<imm, [{
1808   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1809 }]>;
1810
1811 //===----------------------------------------------------------------------===//
1812 // Instruction Classes
1813 //===----------------------------------------------------------------------===//
1814
1815 // Basic 2-register operations: double- and quad-register.
1816 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1817            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1818            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1819   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1820         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
1821         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
1822 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1823            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1824            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1825   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1826         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
1827         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
1828
1829 // Basic 2-register intrinsics, both double- and quad-register.
1830 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1831               bits<2> op17_16, bits<5> op11_7, bit op4,
1832               InstrItinClass itin, string OpcodeStr, string Dt,
1833               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1834   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1835         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1836         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
1837 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1838               bits<2> op17_16, bits<5> op11_7, bit op4,
1839               InstrItinClass itin, string OpcodeStr, string Dt,
1840               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1841   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1842         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1843         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
1844
1845 // Narrow 2-register operations.
1846 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1847            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1848            InstrItinClass itin, string OpcodeStr, string Dt,
1849            ValueType TyD, ValueType TyQ, SDNode OpNode>
1850   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
1851         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1852         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
1853
1854 // Narrow 2-register intrinsics.
1855 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1856               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1857               InstrItinClass itin, string OpcodeStr, string Dt,
1858               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1859   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
1860         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1861         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
1862
1863 // Long 2-register operations (currently only used for VMOVL).
1864 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1865            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1866            InstrItinClass itin, string OpcodeStr, string Dt,
1867            ValueType TyQ, ValueType TyD, SDNode OpNode>
1868   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
1869         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1870         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
1871
1872 // Long 2-register intrinsics.
1873 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1874               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1875               InstrItinClass itin, string OpcodeStr, string Dt,
1876               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1877   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
1878         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1879         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
1880
1881 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1882 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1883   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
1884         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1885         OpcodeStr, Dt, "$Vd, $Vm",
1886         "$src1 = $Vd, $src2 = $Vm", []>;
1887 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1888                   InstrItinClass itin, string OpcodeStr, string Dt>
1889   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
1890         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
1891         "$src1 = $Vd, $src2 = $Vm", []>;
1892
1893 // Basic 3-register operations: double- and quad-register.
1894 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1895            InstrItinClass itin, string OpcodeStr, string Dt,
1896            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1897   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1898         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1899         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1900         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1901   let isCommutable = Commutable;
1902 }
1903 // Same as N3VD but no data type.
1904 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1905            InstrItinClass itin, string OpcodeStr,
1906            ValueType ResTy, ValueType OpTy,
1907            SDNode OpNode, bit Commutable>
1908   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1909          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1910          OpcodeStr, "$Vd, $Vn, $Vm", "",
1911          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
1912   let isCommutable = Commutable;
1913 }
1914
1915 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1916              InstrItinClass itin, string OpcodeStr, string Dt,
1917              ValueType Ty, SDNode ShOp>
1918   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
1919         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1920         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1921         [(set (Ty DPR:$Vd),
1922               (Ty (ShOp (Ty DPR:$Vn),
1923                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
1924   let isCommutable = 0;
1925 }
1926 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1927                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1928   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
1929         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1930         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm[$lane]","",
1931         [(set (Ty DPR:$Vd),
1932               (Ty (ShOp (Ty DPR:$Vn),
1933                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
1934   let isCommutable = 0;
1935 }
1936
1937 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1938            InstrItinClass itin, string OpcodeStr, string Dt,
1939            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1940   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1941         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1942         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1943         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1944   let isCommutable = Commutable;
1945 }
1946 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1947            InstrItinClass itin, string OpcodeStr,
1948            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1949   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1950          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1951          OpcodeStr, "$Vd, $Vn, $Vm", "",
1952          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
1953   let isCommutable = Commutable;
1954 }
1955 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1956              InstrItinClass itin, string OpcodeStr, string Dt,
1957              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1958   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
1959         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1960         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1961         [(set (ResTy QPR:$Vd),
1962               (ResTy (ShOp (ResTy QPR:$Vn),
1963                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
1964                                                 imm:$lane)))))]> {
1965   let isCommutable = 0;
1966 }
1967 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1968                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1969   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
1970         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1971         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm[$lane]","",
1972         [(set (ResTy QPR:$Vd),
1973               (ResTy (ShOp (ResTy QPR:$Vn),
1974                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
1975                                                 imm:$lane)))))]> {
1976   let isCommutable = 0;
1977 }
1978
1979 // Basic 3-register intrinsics, both double- and quad-register.
1980 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1981               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1982               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1983   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1984         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1985         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1986         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1987   let isCommutable = Commutable;
1988 }
1989 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1990                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1991   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
1992         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1993         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1994         [(set (Ty DPR:$Vd),
1995               (Ty (IntOp (Ty DPR:$Vn),
1996                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
1997                                            imm:$lane)))))]> {
1998   let isCommutable = 0;
1999 }
2000 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2001                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2002   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2003         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2004         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2005         [(set (Ty DPR:$Vd),
2006               (Ty (IntOp (Ty DPR:$Vn),
2007                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2008   let isCommutable = 0;
2009 }
2010 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2011               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2012               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2013   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2014         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2015         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2016         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2017   let isCommutable = 0;
2018 }
2019
2020 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2021               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2022               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2023   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2024         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2025         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2026         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2027   let isCommutable = Commutable;
2028 }
2029 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2030                 string OpcodeStr, string Dt,
2031                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2032   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2033         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2034         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2035         [(set (ResTy QPR:$Vd),
2036               (ResTy (IntOp (ResTy QPR:$Vn),
2037                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2038                                                  imm:$lane)))))]> {
2039   let isCommutable = 0;
2040 }
2041 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2042                   string OpcodeStr, string Dt,
2043                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2044   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2045         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2046         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2047         [(set (ResTy QPR:$Vd),
2048               (ResTy (IntOp (ResTy QPR:$Vn),
2049                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2050                                                  imm:$lane)))))]> {
2051   let isCommutable = 0;
2052 }
2053 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2054               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2055               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2056   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2057         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2058         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2059         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2060   let isCommutable = 0;
2061 }
2062
2063 // Multiply-Add/Sub operations: double- and quad-register.
2064 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2065                 InstrItinClass itin, string OpcodeStr, string Dt,
2066                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2067   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2068         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2069         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2070         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2071                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2072
2073 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2074                   string OpcodeStr, string Dt,
2075                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2076   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2077         (outs DPR:$Vd),
2078         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2079         NVMulSLFrm, itin,
2080         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2081         [(set (Ty DPR:$Vd),
2082               (Ty (ShOp (Ty DPR:$src1),
2083                         (Ty (MulOp DPR:$Vn,
2084                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2085                                                      imm:$lane)))))))]>;
2086 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2087                     string OpcodeStr, string Dt,
2088                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2089   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2090         (outs DPR:$Vd),
2091         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2092         NVMulSLFrm, itin,
2093         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2094         [(set (Ty DPR:$Vd),
2095               (Ty (ShOp (Ty DPR:$src1),
2096                         (Ty (MulOp DPR:$Vn,
2097                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2098                                                      imm:$lane)))))))]>;
2099
2100 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2101                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2102                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2103   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2104         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2105         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2106         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2107                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2108 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2109                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2110                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2111   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2112         (outs QPR:$Vd),
2113         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2114         NVMulSLFrm, itin,
2115         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2116         [(set (ResTy QPR:$Vd),
2117               (ResTy (ShOp (ResTy QPR:$src1),
2118                            (ResTy (MulOp QPR:$Vn,
2119                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2120                                                         imm:$lane)))))))]>;
2121 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2122                     string OpcodeStr, string Dt,
2123                     ValueType ResTy, ValueType OpTy,
2124                     SDNode MulOp, SDNode ShOp>
2125   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2126         (outs QPR:$Vd),
2127         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2128         NVMulSLFrm, itin,
2129         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2130         [(set (ResTy QPR:$Vd),
2131               (ResTy (ShOp (ResTy QPR:$src1),
2132                            (ResTy (MulOp QPR:$Vn,
2133                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2134                                                         imm:$lane)))))))]>;
2135
2136 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2137 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2138                 InstrItinClass itin, string OpcodeStr, string Dt,
2139                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2140   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2141         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2142         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2143         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2144                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2145 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2146                 InstrItinClass itin, string OpcodeStr, string Dt,
2147                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2148   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2149         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2150         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2151         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2152                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2153
2154 // Neon 3-argument intrinsics, both double- and quad-register.
2155 // The destination register is also used as the first source operand register.
2156 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2157                InstrItinClass itin, string OpcodeStr, string Dt,
2158                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2159   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2160         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2161         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2162         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2163                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2164 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2165                InstrItinClass itin, string OpcodeStr, string Dt,
2166                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2167   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2168         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2169         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2170         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2171                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2172
2173 // Long Multiply-Add/Sub operations.
2174 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2175                 InstrItinClass itin, string OpcodeStr, string Dt,
2176                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2177   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2178         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2179         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2180         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2181                                 (TyQ (MulOp (TyD DPR:$Vn),
2182                                             (TyD DPR:$Vm)))))]>;
2183 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2184                   InstrItinClass itin, string OpcodeStr, string Dt,
2185                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2186   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2187         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2188         NVMulSLFrm, itin,
2189         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2190         [(set QPR:$Vd,
2191           (OpNode (TyQ QPR:$src1),
2192                   (TyQ (MulOp (TyD DPR:$Vn),
2193                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2194                                                  imm:$lane))))))]>;
2195 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2196                     InstrItinClass itin, string OpcodeStr, string Dt,
2197                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2198   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2199         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2200         NVMulSLFrm, itin,
2201         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2202         [(set QPR:$Vd,
2203           (OpNode (TyQ QPR:$src1),
2204                   (TyQ (MulOp (TyD DPR:$Vn),
2205                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2206                                                  imm:$lane))))))]>;
2207
2208 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2209 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2210                    InstrItinClass itin, string OpcodeStr, string Dt,
2211                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2212                    SDNode OpNode>
2213   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2214         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2215         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2216         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2217                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2218                                                         (TyD DPR:$Vm)))))))]>;
2219
2220 // Neon Long 3-argument intrinsic.  The destination register is
2221 // a quad-register and is also used as the first source operand register.
2222 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2223                InstrItinClass itin, string OpcodeStr, string Dt,
2224                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2225   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2226         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2227         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2228         [(set QPR:$Vd,
2229           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2230 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2231                  string OpcodeStr, string Dt,
2232                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2233   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2234         (outs QPR:$Vd),
2235         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2236         NVMulSLFrm, itin,
2237         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2238         [(set (ResTy QPR:$Vd),
2239               (ResTy (IntOp (ResTy QPR:$src1),
2240                             (OpTy DPR:$Vn),
2241                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2242                                                 imm:$lane)))))]>;
2243 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2244                    InstrItinClass itin, string OpcodeStr, string Dt,
2245                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2246   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2247         (outs QPR:$Vd),
2248         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2249         NVMulSLFrm, itin,
2250         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2251         [(set (ResTy QPR:$Vd),
2252               (ResTy (IntOp (ResTy QPR:$src1),
2253                             (OpTy DPR:$Vn),
2254                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2255                                                 imm:$lane)))))]>;
2256
2257 // Narrowing 3-register intrinsics.
2258 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2259               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2260               Intrinsic IntOp, bit Commutable>
2261   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2262         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2263         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2264         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2265   let isCommutable = Commutable;
2266 }
2267
2268 // Long 3-register operations.
2269 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2270            InstrItinClass itin, string OpcodeStr, string Dt,
2271            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2272   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2273         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2274         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2275         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2276   let isCommutable = Commutable;
2277 }
2278 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2279              InstrItinClass itin, string OpcodeStr, string Dt,
2280              ValueType TyQ, ValueType TyD, SDNode OpNode>
2281   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2282         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2283         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2284         [(set QPR:$Vd,
2285           (TyQ (OpNode (TyD DPR:$Vn),
2286                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2287 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2288                InstrItinClass itin, string OpcodeStr, string Dt,
2289                ValueType TyQ, ValueType TyD, SDNode OpNode>
2290   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2291         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2292         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2293         [(set QPR:$Vd,
2294           (TyQ (OpNode (TyD DPR:$Vn),
2295                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2296
2297 // Long 3-register operations with explicitly extended operands.
2298 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2299               InstrItinClass itin, string OpcodeStr, string Dt,
2300               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2301               bit Commutable>
2302   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2303         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2304         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2305         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2306                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2307   let isCommutable = Commutable;
2308 }
2309
2310 // Long 3-register intrinsics with explicit extend (VABDL).
2311 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2312                  InstrItinClass itin, string OpcodeStr, string Dt,
2313                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2314                  bit Commutable>
2315   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2316         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2317         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2318         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2319                                                 (TyD DPR:$Vm))))))]> {
2320   let isCommutable = Commutable;
2321 }
2322
2323 // Long 3-register intrinsics.
2324 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2325               InstrItinClass itin, string OpcodeStr, string Dt,
2326               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2327   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2328         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2329         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2330         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2331   let isCommutable = Commutable;
2332 }
2333 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2334                 string OpcodeStr, string Dt,
2335                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2336   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2337         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2338         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2339         [(set (ResTy QPR:$Vd),
2340               (ResTy (IntOp (OpTy DPR:$Vn),
2341                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2342                                                 imm:$lane)))))]>;
2343 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2344                   InstrItinClass itin, string OpcodeStr, string Dt,
2345                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2346   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2347         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2348         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2349         [(set (ResTy QPR:$Vd),
2350               (ResTy (IntOp (OpTy DPR:$Vn),
2351                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2352                                                 imm:$lane)))))]>;
2353
2354 // Wide 3-register operations.
2355 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2356            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2357            SDNode OpNode, SDNode ExtOp, bit Commutable>
2358   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2359         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2360         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2361         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2362                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2363   let isCommutable = Commutable;
2364 }
2365
2366 // Pairwise long 2-register intrinsics, both double- and quad-register.
2367 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2368                 bits<2> op17_16, bits<5> op11_7, bit op4,
2369                 string OpcodeStr, string Dt,
2370                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2371   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2372         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2373         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2374 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2375                 bits<2> op17_16, bits<5> op11_7, bit op4,
2376                 string OpcodeStr, string Dt,
2377                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2378   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2379         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2380         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2381
2382 // Pairwise long 2-register accumulate intrinsics,
2383 // both double- and quad-register.
2384 // The destination register is also used as the first source operand register.
2385 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2386                  bits<2> op17_16, bits<5> op11_7, bit op4,
2387                  string OpcodeStr, string Dt,
2388                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2389   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2390         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2391         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2392         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2393 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2394                  bits<2> op17_16, bits<5> op11_7, bit op4,
2395                  string OpcodeStr, string Dt,
2396                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2397   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2398         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2399         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2400         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2401
2402 // Shift by immediate,
2403 // both double- and quad-register.
2404 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2405              Format f, InstrItinClass itin, Operand ImmTy,
2406              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2407   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2408            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2409            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2410            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2411 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2412              Format f, InstrItinClass itin, Operand ImmTy,
2413              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2414   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2415            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2416            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2417            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2418
2419 // Long shift by immediate.
2420 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2421              string OpcodeStr, string Dt,
2422              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2423   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2424            (outs QPR:$Vd), (ins DPR:$Vm, i32imm:$SIMM), N2RegVShLFrm,
2425            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2426            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2427                                           (i32 imm:$SIMM))))]>;
2428
2429 // Narrow shift by immediate.
2430 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2431              InstrItinClass itin, string OpcodeStr, string Dt,
2432              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2433   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2434            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2435            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2436            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2437                                           (i32 imm:$SIMM))))]>;
2438
2439 // Shift right by immediate and accumulate,
2440 // both double- and quad-register.
2441 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2442                 Operand ImmTy, string OpcodeStr, string Dt,
2443                 ValueType Ty, SDNode ShOp>
2444   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2445            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2446            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2447            [(set DPR:$Vd, (Ty (add DPR:$src1,
2448                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2449 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2450                 Operand ImmTy, string OpcodeStr, string Dt,
2451                 ValueType Ty, SDNode ShOp>
2452   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2453            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2454            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2455            [(set QPR:$Vd, (Ty (add QPR:$src1,
2456                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2457
2458 // Shift by immediate and insert,
2459 // both double- and quad-register.
2460 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2461                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2462                 ValueType Ty,SDNode ShOp>
2463   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2464            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2465            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2466            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2467 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2468                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2469                 ValueType Ty,SDNode ShOp>
2470   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2471            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2472            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2473            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2474
2475 // Convert, with fractional bits immediate,
2476 // both double- and quad-register.
2477 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2478               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2479               Intrinsic IntOp>
2480   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2481            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2482            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2483            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2484 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2485               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2486               Intrinsic IntOp>
2487   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2488            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2489            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2490            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2491
2492 //===----------------------------------------------------------------------===//
2493 // Multiclasses
2494 //===----------------------------------------------------------------------===//
2495
2496 // Abbreviations used in multiclass suffixes:
2497 //   Q = quarter int (8 bit) elements
2498 //   H = half int (16 bit) elements
2499 //   S = single int (32 bit) elements
2500 //   D = double int (64 bit) elements
2501
2502 // Neon 2-register vector operations and intrinsics.
2503
2504 // Neon 2-register comparisons.
2505 //   source operand element sizes of 8, 16 and 32 bits:
2506 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2507                        bits<5> op11_7, bit op4, string opc, string Dt,
2508                        string asm, SDNode OpNode> {
2509   // 64-bit vector types.
2510   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2511                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2512                   opc, !strconcat(Dt, "8"), asm, "",
2513                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2514   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2515                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2516                   opc, !strconcat(Dt, "16"), asm, "",
2517                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2518   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2519                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2520                   opc, !strconcat(Dt, "32"), asm, "",
2521                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2522   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2523                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2524                   opc, "f32", asm, "",
2525                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
2526     let Inst{10} = 1; // overwrite F = 1
2527   }
2528
2529   // 128-bit vector types.
2530   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2531                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2532                   opc, !strconcat(Dt, "8"), asm, "",
2533                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2534   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2535                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2536                   opc, !strconcat(Dt, "16"), asm, "",
2537                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2538   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2539                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2540                   opc, !strconcat(Dt, "32"), asm, "",
2541                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2542   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2543                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2544                   opc, "f32", asm, "",
2545                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
2546     let Inst{10} = 1; // overwrite F = 1
2547   }
2548 }
2549
2550
2551 // Neon 2-register vector intrinsics,
2552 //   element sizes of 8, 16 and 32 bits:
2553 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2554                       bits<5> op11_7, bit op4,
2555                       InstrItinClass itinD, InstrItinClass itinQ,
2556                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2557   // 64-bit vector types.
2558   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2559                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2560   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2561                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2562   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2563                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2564
2565   // 128-bit vector types.
2566   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2567                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2568   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2569                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2570   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2571                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2572 }
2573
2574
2575 // Neon Narrowing 2-register vector operations,
2576 //   source operand element sizes of 16, 32 and 64 bits:
2577 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2578                     bits<5> op11_7, bit op6, bit op4,
2579                     InstrItinClass itin, string OpcodeStr, string Dt,
2580                     SDNode OpNode> {
2581   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2582                    itin, OpcodeStr, !strconcat(Dt, "16"),
2583                    v8i8, v8i16, OpNode>;
2584   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2585                    itin, OpcodeStr, !strconcat(Dt, "32"),
2586                    v4i16, v4i32, OpNode>;
2587   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2588                    itin, OpcodeStr, !strconcat(Dt, "64"),
2589                    v2i32, v2i64, OpNode>;
2590 }
2591
2592 // Neon Narrowing 2-register vector intrinsics,
2593 //   source operand element sizes of 16, 32 and 64 bits:
2594 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2595                        bits<5> op11_7, bit op6, bit op4,
2596                        InstrItinClass itin, string OpcodeStr, string Dt,
2597                        Intrinsic IntOp> {
2598   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2599                       itin, OpcodeStr, !strconcat(Dt, "16"),
2600                       v8i8, v8i16, IntOp>;
2601   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2602                       itin, OpcodeStr, !strconcat(Dt, "32"),
2603                       v4i16, v4i32, IntOp>;
2604   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2605                       itin, OpcodeStr, !strconcat(Dt, "64"),
2606                       v2i32, v2i64, IntOp>;
2607 }
2608
2609
2610 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2611 //   source operand element sizes of 16, 32 and 64 bits:
2612 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2613                     string OpcodeStr, string Dt, SDNode OpNode> {
2614   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2615                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2616   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2617                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2618   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2619                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2620 }
2621
2622
2623 // Neon 3-register vector operations.
2624
2625 // First with only element sizes of 8, 16 and 32 bits:
2626 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2627                    InstrItinClass itinD16, InstrItinClass itinD32,
2628                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2629                    string OpcodeStr, string Dt,
2630                    SDNode OpNode, bit Commutable = 0> {
2631   // 64-bit vector types.
2632   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2633                    OpcodeStr, !strconcat(Dt, "8"),
2634                    v8i8, v8i8, OpNode, Commutable>;
2635   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2636                    OpcodeStr, !strconcat(Dt, "16"),
2637                    v4i16, v4i16, OpNode, Commutable>;
2638   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2639                    OpcodeStr, !strconcat(Dt, "32"),
2640                    v2i32, v2i32, OpNode, Commutable>;
2641
2642   // 128-bit vector types.
2643   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2644                    OpcodeStr, !strconcat(Dt, "8"),
2645                    v16i8, v16i8, OpNode, Commutable>;
2646   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2647                    OpcodeStr, !strconcat(Dt, "16"),
2648                    v8i16, v8i16, OpNode, Commutable>;
2649   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2650                    OpcodeStr, !strconcat(Dt, "32"),
2651                    v4i32, v4i32, OpNode, Commutable>;
2652 }
2653
2654 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2655   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2656                        v4i16, ShOp>;
2657   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2658                      v2i32, ShOp>;
2659   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2660                        v8i16, v4i16, ShOp>;
2661   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2662                      v4i32, v2i32, ShOp>;
2663 }
2664
2665 // ....then also with element size 64 bits:
2666 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2667                     InstrItinClass itinD, InstrItinClass itinQ,
2668                     string OpcodeStr, string Dt,
2669                     SDNode OpNode, bit Commutable = 0>
2670   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2671             OpcodeStr, Dt, OpNode, Commutable> {
2672   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2673                    OpcodeStr, !strconcat(Dt, "64"),
2674                    v1i64, v1i64, OpNode, Commutable>;
2675   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2676                    OpcodeStr, !strconcat(Dt, "64"),
2677                    v2i64, v2i64, OpNode, Commutable>;
2678 }
2679
2680
2681 // Neon 3-register vector intrinsics.
2682
2683 // First with only element sizes of 16 and 32 bits:
2684 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2685                      InstrItinClass itinD16, InstrItinClass itinD32,
2686                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2687                      string OpcodeStr, string Dt,
2688                      Intrinsic IntOp, bit Commutable = 0> {
2689   // 64-bit vector types.
2690   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2691                       OpcodeStr, !strconcat(Dt, "16"),
2692                       v4i16, v4i16, IntOp, Commutable>;
2693   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2694                       OpcodeStr, !strconcat(Dt, "32"),
2695                       v2i32, v2i32, IntOp, Commutable>;
2696
2697   // 128-bit vector types.
2698   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2699                       OpcodeStr, !strconcat(Dt, "16"),
2700                       v8i16, v8i16, IntOp, Commutable>;
2701   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2702                       OpcodeStr, !strconcat(Dt, "32"),
2703                       v4i32, v4i32, IntOp, Commutable>;
2704 }
2705 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2706                      InstrItinClass itinD16, InstrItinClass itinD32,
2707                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2708                      string OpcodeStr, string Dt,
2709                      Intrinsic IntOp> {
2710   // 64-bit vector types.
2711   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2712                       OpcodeStr, !strconcat(Dt, "16"),
2713                       v4i16, v4i16, IntOp>;
2714   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2715                       OpcodeStr, !strconcat(Dt, "32"),
2716                       v2i32, v2i32, IntOp>;
2717
2718   // 128-bit vector types.
2719   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2720                       OpcodeStr, !strconcat(Dt, "16"),
2721                       v8i16, v8i16, IntOp>;
2722   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2723                       OpcodeStr, !strconcat(Dt, "32"),
2724                       v4i32, v4i32, IntOp>;
2725 }
2726
2727 multiclass N3VIntSL_HS<bits<4> op11_8,
2728                        InstrItinClass itinD16, InstrItinClass itinD32,
2729                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2730                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2731   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2732                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2733   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2734                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2735   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2736                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2737   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2738                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2739 }
2740
2741 // ....then also with element size of 8 bits:
2742 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2743                       InstrItinClass itinD16, InstrItinClass itinD32,
2744                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2745                       string OpcodeStr, string Dt,
2746                       Intrinsic IntOp, bit Commutable = 0>
2747   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2748               OpcodeStr, Dt, IntOp, Commutable> {
2749   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2750                       OpcodeStr, !strconcat(Dt, "8"),
2751                       v8i8, v8i8, IntOp, Commutable>;
2752   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2753                       OpcodeStr, !strconcat(Dt, "8"),
2754                       v16i8, v16i8, IntOp, Commutable>;
2755 }
2756 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2757                       InstrItinClass itinD16, InstrItinClass itinD32,
2758                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2759                       string OpcodeStr, string Dt,
2760                       Intrinsic IntOp>
2761   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2762               OpcodeStr, Dt, IntOp> {
2763   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2764                       OpcodeStr, !strconcat(Dt, "8"),
2765                       v8i8, v8i8, IntOp>;
2766   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2767                       OpcodeStr, !strconcat(Dt, "8"),
2768                       v16i8, v16i8, IntOp>;
2769 }
2770
2771
2772 // ....then also with element size of 64 bits:
2773 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2774                        InstrItinClass itinD16, InstrItinClass itinD32,
2775                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2776                        string OpcodeStr, string Dt,
2777                        Intrinsic IntOp, bit Commutable = 0>
2778   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2779                OpcodeStr, Dt, IntOp, Commutable> {
2780   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2781                       OpcodeStr, !strconcat(Dt, "64"),
2782                       v1i64, v1i64, IntOp, Commutable>;
2783   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2784                       OpcodeStr, !strconcat(Dt, "64"),
2785                       v2i64, v2i64, IntOp, Commutable>;
2786 }
2787 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2788                        InstrItinClass itinD16, InstrItinClass itinD32,
2789                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2790                        string OpcodeStr, string Dt,
2791                        Intrinsic IntOp>
2792   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2793                OpcodeStr, Dt, IntOp> {
2794   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2795                       OpcodeStr, !strconcat(Dt, "64"),
2796                       v1i64, v1i64, IntOp>;
2797   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2798                       OpcodeStr, !strconcat(Dt, "64"),
2799                       v2i64, v2i64, IntOp>;
2800 }
2801
2802 // Neon Narrowing 3-register vector intrinsics,
2803 //   source operand element sizes of 16, 32 and 64 bits:
2804 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2805                        string OpcodeStr, string Dt,
2806                        Intrinsic IntOp, bit Commutable = 0> {
2807   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2808                       OpcodeStr, !strconcat(Dt, "16"),
2809                       v8i8, v8i16, IntOp, Commutable>;
2810   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2811                       OpcodeStr, !strconcat(Dt, "32"),
2812                       v4i16, v4i32, IntOp, Commutable>;
2813   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2814                       OpcodeStr, !strconcat(Dt, "64"),
2815                       v2i32, v2i64, IntOp, Commutable>;
2816 }
2817
2818
2819 // Neon Long 3-register vector operations.
2820
2821 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2822                     InstrItinClass itin16, InstrItinClass itin32,
2823                     string OpcodeStr, string Dt,
2824                     SDNode OpNode, bit Commutable = 0> {
2825   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2826                    OpcodeStr, !strconcat(Dt, "8"),
2827                    v8i16, v8i8, OpNode, Commutable>;
2828   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2829                    OpcodeStr, !strconcat(Dt, "16"),
2830                    v4i32, v4i16, OpNode, Commutable>;
2831   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2832                    OpcodeStr, !strconcat(Dt, "32"),
2833                    v2i64, v2i32, OpNode, Commutable>;
2834 }
2835
2836 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2837                      InstrItinClass itin, string OpcodeStr, string Dt,
2838                      SDNode OpNode> {
2839   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2840                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2841   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2842                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2843 }
2844
2845 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2846                        InstrItinClass itin16, InstrItinClass itin32,
2847                        string OpcodeStr, string Dt,
2848                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2849   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2850                       OpcodeStr, !strconcat(Dt, "8"),
2851                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2852   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2853                       OpcodeStr, !strconcat(Dt, "16"),
2854                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2855   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2856                       OpcodeStr, !strconcat(Dt, "32"),
2857                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2858 }
2859
2860 // Neon Long 3-register vector intrinsics.
2861
2862 // First with only element sizes of 16 and 32 bits:
2863 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2864                       InstrItinClass itin16, InstrItinClass itin32,
2865                       string OpcodeStr, string Dt,
2866                       Intrinsic IntOp, bit Commutable = 0> {
2867   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2868                       OpcodeStr, !strconcat(Dt, "16"),
2869                       v4i32, v4i16, IntOp, Commutable>;
2870   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2871                       OpcodeStr, !strconcat(Dt, "32"),
2872                       v2i64, v2i32, IntOp, Commutable>;
2873 }
2874
2875 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2876                         InstrItinClass itin, string OpcodeStr, string Dt,
2877                         Intrinsic IntOp> {
2878   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2879                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2880   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2881                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2882 }
2883
2884 // ....then also with element size of 8 bits:
2885 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2886                        InstrItinClass itin16, InstrItinClass itin32,
2887                        string OpcodeStr, string Dt,
2888                        Intrinsic IntOp, bit Commutable = 0>
2889   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2890                IntOp, Commutable> {
2891   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2892                       OpcodeStr, !strconcat(Dt, "8"),
2893                       v8i16, v8i8, IntOp, Commutable>;
2894 }
2895
2896 // ....with explicit extend (VABDL).
2897 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2898                        InstrItinClass itin, string OpcodeStr, string Dt,
2899                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2900   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2901                          OpcodeStr, !strconcat(Dt, "8"),
2902                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2903   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2904                          OpcodeStr, !strconcat(Dt, "16"),
2905                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2906   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2907                          OpcodeStr, !strconcat(Dt, "32"),
2908                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2909 }
2910
2911
2912 // Neon Wide 3-register vector intrinsics,
2913 //   source operand element sizes of 8, 16 and 32 bits:
2914 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2915                     string OpcodeStr, string Dt,
2916                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2917   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2918                    OpcodeStr, !strconcat(Dt, "8"),
2919                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2920   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2921                    OpcodeStr, !strconcat(Dt, "16"),
2922                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2923   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2924                    OpcodeStr, !strconcat(Dt, "32"),
2925                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2926 }
2927
2928
2929 // Neon Multiply-Op vector operations,
2930 //   element sizes of 8, 16 and 32 bits:
2931 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2932                         InstrItinClass itinD16, InstrItinClass itinD32,
2933                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2934                         string OpcodeStr, string Dt, SDNode OpNode> {
2935   // 64-bit vector types.
2936   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2937                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2938   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2939                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2940   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2941                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2942
2943   // 128-bit vector types.
2944   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2945                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2946   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2947                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2948   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2949                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2950 }
2951
2952 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2953                          InstrItinClass itinD16, InstrItinClass itinD32,
2954                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2955                          string OpcodeStr, string Dt, SDNode ShOp> {
2956   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2957                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2958   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2959                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2960   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2961                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2962                             mul, ShOp>;
2963   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2964                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2965                           mul, ShOp>;
2966 }
2967
2968 // Neon Intrinsic-Op vector operations,
2969 //   element sizes of 8, 16 and 32 bits:
2970 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2971                         InstrItinClass itinD, InstrItinClass itinQ,
2972                         string OpcodeStr, string Dt, Intrinsic IntOp,
2973                         SDNode OpNode> {
2974   // 64-bit vector types.
2975   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2976                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2977   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2978                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2979   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2980                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2981
2982   // 128-bit vector types.
2983   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2984                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2985   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2986                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2987   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2988                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2989 }
2990
2991 // Neon 3-argument intrinsics,
2992 //   element sizes of 8, 16 and 32 bits:
2993 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2994                        InstrItinClass itinD, InstrItinClass itinQ,
2995                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2996   // 64-bit vector types.
2997   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2998                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2999   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3000                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3001   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3002                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3003
3004   // 128-bit vector types.
3005   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3006                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3007   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3008                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3009   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3010                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3011 }
3012
3013
3014 // Neon Long Multiply-Op vector operations,
3015 //   element sizes of 8, 16 and 32 bits:
3016 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3017                          InstrItinClass itin16, InstrItinClass itin32,
3018                          string OpcodeStr, string Dt, SDNode MulOp,
3019                          SDNode OpNode> {
3020   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3021                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3022   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3023                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3024   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3025                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3026 }
3027
3028 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3029                           string Dt, SDNode MulOp, SDNode OpNode> {
3030   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3031                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3032   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3033                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3034 }
3035
3036
3037 // Neon Long 3-argument intrinsics.
3038
3039 // First with only element sizes of 16 and 32 bits:
3040 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3041                        InstrItinClass itin16, InstrItinClass itin32,
3042                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3043   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3044                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3045   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3046                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3047 }
3048
3049 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3050                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3051   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3052                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3053   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3054                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3055 }
3056
3057 // ....then also with element size of 8 bits:
3058 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3059                         InstrItinClass itin16, InstrItinClass itin32,
3060                         string OpcodeStr, string Dt, Intrinsic IntOp>
3061   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3062   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3063                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3064 }
3065
3066 // ....with explicit extend (VABAL).
3067 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3068                             InstrItinClass itin, string OpcodeStr, string Dt,
3069                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3070   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3071                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3072                            IntOp, ExtOp, OpNode>;
3073   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3074                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3075                            IntOp, ExtOp, OpNode>;
3076   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3077                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3078                            IntOp, ExtOp, OpNode>;
3079 }
3080
3081
3082 // Neon Pairwise long 2-register intrinsics,
3083 //   element sizes of 8, 16 and 32 bits:
3084 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3085                         bits<5> op11_7, bit op4,
3086                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3087   // 64-bit vector types.
3088   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3089                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3090   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3091                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3092   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3093                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3094
3095   // 128-bit vector types.
3096   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3097                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3098   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3099                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3100   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3101                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3102 }
3103
3104
3105 // Neon Pairwise long 2-register accumulate intrinsics,
3106 //   element sizes of 8, 16 and 32 bits:
3107 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3108                          bits<5> op11_7, bit op4,
3109                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3110   // 64-bit vector types.
3111   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3112                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3113   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3114                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3115   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3116                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3117
3118   // 128-bit vector types.
3119   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3120                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3121   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3122                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3123   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3124                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3125 }
3126
3127
3128 // Neon 2-register vector shift by immediate,
3129 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3130 //   element sizes of 8, 16, 32 and 64 bits:
3131 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3132                        InstrItinClass itin, string OpcodeStr, string Dt,
3133                        SDNode OpNode> {
3134   // 64-bit vector types.
3135   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3136                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3137     let Inst{21-19} = 0b001; // imm6 = 001xxx
3138   }
3139   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3140                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3141     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3142   }
3143   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3144                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3145     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3146   }
3147   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3148                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3149                              // imm6 = xxxxxx
3150
3151   // 128-bit vector types.
3152   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3153                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3154     let Inst{21-19} = 0b001; // imm6 = 001xxx
3155   }
3156   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3157                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3158     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3159   }
3160   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3161                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3162     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3163   }
3164   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3165                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3166                              // imm6 = xxxxxx
3167 }
3168 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3169                        InstrItinClass itin, string OpcodeStr, string Dt,
3170                        SDNode OpNode> {
3171   // 64-bit vector types.
3172   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3173                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3174     let Inst{21-19} = 0b001; // imm6 = 001xxx
3175   }
3176   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3177                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3178     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3179   }
3180   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3181                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3182     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3183   }
3184   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3185                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3186                              // imm6 = xxxxxx
3187
3188   // 128-bit vector types.
3189   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3190                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3191     let Inst{21-19} = 0b001; // imm6 = 001xxx
3192   }
3193   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3194                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3195     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3196   }
3197   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3198                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3199     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3200   }
3201   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3202                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3203                              // imm6 = xxxxxx
3204 }
3205
3206 // Neon Shift-Accumulate vector operations,
3207 //   element sizes of 8, 16, 32 and 64 bits:
3208 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3209                          string OpcodeStr, string Dt, SDNode ShOp> {
3210   // 64-bit vector types.
3211   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3212                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3213     let Inst{21-19} = 0b001; // imm6 = 001xxx
3214   }
3215   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3216                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3217     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3218   }
3219   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3220                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3221     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3222   }
3223   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3224                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3225                              // imm6 = xxxxxx
3226
3227   // 128-bit vector types.
3228   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3229                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3230     let Inst{21-19} = 0b001; // imm6 = 001xxx
3231   }
3232   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3233                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3234     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3235   }
3236   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3237                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3238     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3239   }
3240   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3241                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3242                              // imm6 = xxxxxx
3243 }
3244
3245 // Neon Shift-Insert vector operations,
3246 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3247 //   element sizes of 8, 16, 32 and 64 bits:
3248 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3249                           string OpcodeStr> {
3250   // 64-bit vector types.
3251   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3252                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3253     let Inst{21-19} = 0b001; // imm6 = 001xxx
3254   }
3255   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3256                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3257     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3258   }
3259   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3260                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3261     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3262   }
3263   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3264                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3265                              // imm6 = xxxxxx
3266
3267   // 128-bit vector types.
3268   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3269                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3270     let Inst{21-19} = 0b001; // imm6 = 001xxx
3271   }
3272   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3273                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3274     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3275   }
3276   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3277                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3278     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3279   }
3280   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3281                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3282                              // imm6 = xxxxxx
3283 }
3284 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3285                           string OpcodeStr> {
3286   // 64-bit vector types.
3287   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3288                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3289     let Inst{21-19} = 0b001; // imm6 = 001xxx
3290   }
3291   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3292                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3293     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3294   }
3295   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3296                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3297     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3298   }
3299   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3300                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3301                              // imm6 = xxxxxx
3302
3303   // 128-bit vector types.
3304   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3305                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3306     let Inst{21-19} = 0b001; // imm6 = 001xxx
3307   }
3308   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3309                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3310     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3311   }
3312   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3313                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3314     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3315   }
3316   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3317                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3318                              // imm6 = xxxxxx
3319 }
3320
3321 // Neon Shift Long operations,
3322 //   element sizes of 8, 16, 32 bits:
3323 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3324                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3325   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3326                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
3327     let Inst{21-19} = 0b001; // imm6 = 001xxx
3328   }
3329   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3330                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
3331     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3332   }
3333   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3334                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
3335     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3336   }
3337 }
3338
3339 // Neon Shift Narrow operations,
3340 //   element sizes of 16, 32, 64 bits:
3341 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3342                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3343                       SDNode OpNode> {
3344   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3345                     OpcodeStr, !strconcat(Dt, "16"),
3346                     v8i8, v8i16, shr_imm8, OpNode> {
3347     let Inst{21-19} = 0b001; // imm6 = 001xxx
3348   }
3349   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3350                      OpcodeStr, !strconcat(Dt, "32"),
3351                      v4i16, v4i32, shr_imm16, OpNode> {
3352     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3353   }
3354   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3355                      OpcodeStr, !strconcat(Dt, "64"),
3356                      v2i32, v2i64, shr_imm32, OpNode> {
3357     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3358   }
3359 }
3360
3361 //===----------------------------------------------------------------------===//
3362 // Instruction Definitions.
3363 //===----------------------------------------------------------------------===//
3364
3365 // Vector Add Operations.
3366
3367 //   VADD     : Vector Add (integer and floating-point)
3368 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3369                          add, 1>;
3370 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3371                      v2f32, v2f32, fadd, 1>;
3372 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3373                      v4f32, v4f32, fadd, 1>;
3374 //   VADDL    : Vector Add Long (Q = D + D)
3375 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3376                             "vaddl", "s", add, sext, 1>;
3377 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3378                             "vaddl", "u", add, zext, 1>;
3379 //   VADDW    : Vector Add Wide (Q = Q + D)
3380 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3381 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3382 //   VHADD    : Vector Halving Add
3383 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3384                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3385                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3386 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3387                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3388                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3389 //   VRHADD   : Vector Rounding Halving Add
3390 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3391                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3392                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3393 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3394                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3395                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3396 //   VQADD    : Vector Saturating Add
3397 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3398                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3399                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3400 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3401                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3402                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3403 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3404 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3405                             int_arm_neon_vaddhn, 1>;
3406 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3407 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3408                             int_arm_neon_vraddhn, 1>;
3409
3410 // Vector Multiply Operations.
3411
3412 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3413 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3414                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3415 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3416                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3417 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3418                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3419 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3420                      v2f32, v2f32, fmul, 1>;
3421 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3422                      v4f32, v4f32, fmul, 1>;
3423 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3424 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3425 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3426                        v2f32, fmul>;
3427
3428 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3429                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3430           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3431                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3432                                       (DSubReg_i16_reg imm:$lane))),
3433                               (SubReg_i16_lane imm:$lane)))>;
3434 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3435                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3436           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3437                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3438                                       (DSubReg_i32_reg imm:$lane))),
3439                               (SubReg_i32_lane imm:$lane)))>;
3440 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3441                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3442           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3443                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3444                                    (DSubReg_i32_reg imm:$lane))),
3445                            (SubReg_i32_lane imm:$lane)))>;
3446
3447 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3448 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3449                           IIC_VMULi16Q, IIC_VMULi32Q,
3450                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3451 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3452                             IIC_VMULi16Q, IIC_VMULi32Q,
3453                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3454 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3455                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3456                                                             imm:$lane)))),
3457           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3458                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3459                                          (DSubReg_i16_reg imm:$lane))),
3460                                  (SubReg_i16_lane imm:$lane)))>;
3461 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3462                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3463                                                             imm:$lane)))),
3464           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3465                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3466                                          (DSubReg_i32_reg imm:$lane))),
3467                                  (SubReg_i32_lane imm:$lane)))>;
3468
3469 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3470 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3471                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3472                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3473 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3474                               IIC_VMULi16Q, IIC_VMULi32Q,
3475                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3476 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3477                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3478                                                              imm:$lane)))),
3479           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3480                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3481                                           (DSubReg_i16_reg imm:$lane))),
3482                                   (SubReg_i16_lane imm:$lane)))>;
3483 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3484                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3485                                                              imm:$lane)))),
3486           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3487                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3488                                           (DSubReg_i32_reg imm:$lane))),
3489                                   (SubReg_i32_lane imm:$lane)))>;
3490
3491 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3492 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3493                          "vmull", "s", NEONvmulls, 1>;
3494 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3495                          "vmull", "u", NEONvmullu, 1>;
3496 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3497                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3498 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3499 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3500
3501 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3502 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3503                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3504 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3505                              "vqdmull", "s", int_arm_neon_vqdmull>;
3506
3507 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3508
3509 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3510 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3511                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3512 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3513                           v2f32, fmul_su, fadd_mlx>,
3514                 Requires<[HasNEON, UseFPVMLx]>;
3515 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3516                           v4f32, fmul_su, fadd_mlx>,
3517                 Requires<[HasNEON, UseFPVMLx]>;
3518 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3519                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3520 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3521                             v2f32, fmul_su, fadd_mlx>,
3522                 Requires<[HasNEON, UseFPVMLx]>;
3523 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3524                             v4f32, v2f32, fmul_su, fadd_mlx>,
3525                 Requires<[HasNEON, UseFPVMLx]>;
3526
3527 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3528                   (mul (v8i16 QPR:$src2),
3529                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3530           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3531                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3532                                       (DSubReg_i16_reg imm:$lane))),
3533                               (SubReg_i16_lane imm:$lane)))>;
3534
3535 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3536                   (mul (v4i32 QPR:$src2),
3537                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3538           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3539                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3540                                       (DSubReg_i32_reg imm:$lane))),
3541                               (SubReg_i32_lane imm:$lane)))>;
3542
3543 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3544                   (fmul_su (v4f32 QPR:$src2),
3545                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3546           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3547                            (v4f32 QPR:$src2),
3548                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3549                                    (DSubReg_i32_reg imm:$lane))),
3550                            (SubReg_i32_lane imm:$lane)))>,
3551           Requires<[HasNEON, UseFPVMLx]>;
3552
3553 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3554 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3555                               "vmlal", "s", NEONvmulls, add>;
3556 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3557                               "vmlal", "u", NEONvmullu, add>;
3558
3559 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3560 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3561
3562 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3563 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3564                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3565 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3566
3567 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3568 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3569                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3570 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3571                           v2f32, fmul_su, fsub_mlx>,
3572                 Requires<[HasNEON, UseFPVMLx]>;
3573 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3574                           v4f32, fmul_su, fsub_mlx>,
3575                 Requires<[HasNEON, UseFPVMLx]>;
3576 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3577                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3578 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3579                             v2f32, fmul_su, fsub_mlx>,
3580                 Requires<[HasNEON, UseFPVMLx]>;
3581 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3582                             v4f32, v2f32, fmul_su, fsub_mlx>,
3583                 Requires<[HasNEON, UseFPVMLx]>;
3584
3585 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3586                   (mul (v8i16 QPR:$src2),
3587                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3588           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3589                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3590                                       (DSubReg_i16_reg imm:$lane))),
3591                               (SubReg_i16_lane imm:$lane)))>;
3592
3593 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3594                   (mul (v4i32 QPR:$src2),
3595                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3596           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3597                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3598                                       (DSubReg_i32_reg imm:$lane))),
3599                               (SubReg_i32_lane imm:$lane)))>;
3600
3601 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3602                   (fmul_su (v4f32 QPR:$src2),
3603                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3604           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3605                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3606                                    (DSubReg_i32_reg imm:$lane))),
3607                            (SubReg_i32_lane imm:$lane)))>,
3608           Requires<[HasNEON, UseFPVMLx]>;
3609
3610 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3611 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3612                               "vmlsl", "s", NEONvmulls, sub>;
3613 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3614                               "vmlsl", "u", NEONvmullu, sub>;
3615
3616 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3617 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3618
3619 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3620 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3621                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3622 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3623
3624 // Vector Subtract Operations.
3625
3626 //   VSUB     : Vector Subtract (integer and floating-point)
3627 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3628                          "vsub", "i", sub, 0>;
3629 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3630                      v2f32, v2f32, fsub, 0>;
3631 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3632                      v4f32, v4f32, fsub, 0>;
3633 //   VSUBL    : Vector Subtract Long (Q = D - D)
3634 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3635                             "vsubl", "s", sub, sext, 0>;
3636 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3637                             "vsubl", "u", sub, zext, 0>;
3638 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3639 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3640 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3641 //   VHSUB    : Vector Halving Subtract
3642 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3643                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3644                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3645 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3646                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3647                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3648 //   VQSUB    : Vector Saturing Subtract
3649 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3650                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3651                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3652 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3653                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3654                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3655 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3656 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3657                             int_arm_neon_vsubhn, 0>;
3658 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3659 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3660                             int_arm_neon_vrsubhn, 0>;
3661
3662 // Vector Comparisons.
3663
3664 //   VCEQ     : Vector Compare Equal
3665 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3666                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3667 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3668                      NEONvceq, 1>;
3669 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3670                      NEONvceq, 1>;
3671
3672 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3673                             "$Vd, $Vm, #0", NEONvceqz>;
3674
3675 //   VCGE     : Vector Compare Greater Than or Equal
3676 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3677                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3678 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3679                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3680 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3681                      NEONvcge, 0>;
3682 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3683                      NEONvcge, 0>;
3684
3685 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3686                             "$Vd, $Vm, #0", NEONvcgez>;
3687 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3688                             "$Vd, $Vm, #0", NEONvclez>;
3689
3690 //   VCGT     : Vector Compare Greater Than
3691 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3692                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3693 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3694                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3695 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3696                      NEONvcgt, 0>;
3697 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3698                      NEONvcgt, 0>;
3699
3700 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3701                             "$Vd, $Vm, #0", NEONvcgtz>;
3702 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3703                             "$Vd, $Vm, #0", NEONvcltz>;
3704
3705 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3706 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3707                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3708 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3709                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3710 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3711 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3712                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3713 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3714                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3715 //   VTST     : Vector Test Bits
3716 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3717                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3718
3719 // Vector Bitwise Operations.
3720
3721 def vnotd : PatFrag<(ops node:$in),
3722                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3723 def vnotq : PatFrag<(ops node:$in),
3724                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3725
3726
3727 //   VAND     : Vector Bitwise AND
3728 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3729                       v2i32, v2i32, and, 1>;
3730 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3731                       v4i32, v4i32, and, 1>;
3732
3733 //   VEOR     : Vector Bitwise Exclusive OR
3734 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3735                       v2i32, v2i32, xor, 1>;
3736 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3737                       v4i32, v4i32, xor, 1>;
3738
3739 //   VORR     : Vector Bitwise OR
3740 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3741                       v2i32, v2i32, or, 1>;
3742 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3743                       v4i32, v4i32, or, 1>;
3744
3745 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3746                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3747                           IIC_VMOVImm,
3748                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3749                           [(set DPR:$Vd,
3750                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3751   let Inst{9} = SIMM{9};
3752 }
3753
3754 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3755                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3756                           IIC_VMOVImm,
3757                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3758                           [(set DPR:$Vd,
3759                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3760   let Inst{10-9} = SIMM{10-9};
3761 }
3762
3763 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3764                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3765                           IIC_VMOVImm,
3766                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3767                           [(set QPR:$Vd,
3768                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3769   let Inst{9} = SIMM{9};
3770 }
3771
3772 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
3773                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3774                           IIC_VMOVImm,
3775                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3776                           [(set QPR:$Vd,
3777                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3778   let Inst{10-9} = SIMM{10-9};
3779 }
3780
3781
3782 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3783 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3784                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3785                      "vbic", "$Vd, $Vn, $Vm", "",
3786                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
3787                                                  (vnotd DPR:$Vm))))]>;
3788 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3789                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3790                      "vbic", "$Vd, $Vn, $Vm", "",
3791                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
3792                                                  (vnotq QPR:$Vm))))]>;
3793
3794 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
3795                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3796                           IIC_VMOVImm,
3797                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3798                           [(set DPR:$Vd,
3799                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3800   let Inst{9} = SIMM{9};
3801 }
3802
3803 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
3804                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3805                           IIC_VMOVImm,
3806                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3807                           [(set DPR:$Vd,
3808                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3809   let Inst{10-9} = SIMM{10-9};
3810 }
3811
3812 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
3813                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3814                           IIC_VMOVImm,
3815                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3816                           [(set QPR:$Vd,
3817                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3818   let Inst{9} = SIMM{9};
3819 }
3820
3821 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
3822                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3823                           IIC_VMOVImm,
3824                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3825                           [(set QPR:$Vd,
3826                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3827   let Inst{10-9} = SIMM{10-9};
3828 }
3829
3830 //   VORN     : Vector Bitwise OR NOT
3831 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
3832                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3833                      "vorn", "$Vd, $Vn, $Vm", "",
3834                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
3835                                                 (vnotd DPR:$Vm))))]>;
3836 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
3837                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3838                      "vorn", "$Vd, $Vn, $Vm", "",
3839                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
3840                                                 (vnotq QPR:$Vm))))]>;
3841
3842 //   VMVN     : Vector Bitwise NOT (Immediate)
3843
3844 let isReMaterializable = 1 in {
3845
3846 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
3847                          (ins nModImm:$SIMM), IIC_VMOVImm,
3848                          "vmvn", "i16", "$Vd, $SIMM", "",
3849                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3850   let Inst{9} = SIMM{9};
3851 }
3852
3853 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
3854                          (ins nModImm:$SIMM), IIC_VMOVImm,
3855                          "vmvn", "i16", "$Vd, $SIMM", "",
3856                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3857   let Inst{9} = SIMM{9};
3858 }
3859
3860 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
3861                          (ins nModImm:$SIMM), IIC_VMOVImm,
3862                          "vmvn", "i32", "$Vd, $SIMM", "",
3863                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3864   let Inst{11-8} = SIMM{11-8};
3865 }
3866
3867 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
3868                          (ins nModImm:$SIMM), IIC_VMOVImm,
3869                          "vmvn", "i32", "$Vd, $SIMM", "",
3870                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3871   let Inst{11-8} = SIMM{11-8};
3872 }
3873 }
3874
3875 //   VMVN     : Vector Bitwise NOT
3876 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3877                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
3878                      "vmvn", "$Vd, $Vm", "",
3879                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
3880 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3881                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
3882                      "vmvn", "$Vd, $Vm", "",
3883                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
3884 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3885 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3886
3887 //   VBSL     : Vector Bitwise Select
3888 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3889                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3890                      N3RegFrm, IIC_VCNTiD,
3891                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3892                      [(set DPR:$Vd,
3893                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
3894
3895 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
3896                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
3897           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
3898
3899 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3900                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3901                      N3RegFrm, IIC_VCNTiQ,
3902                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3903                      [(set QPR:$Vd,
3904                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
3905
3906 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
3907                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
3908           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
3909
3910 //   VBIF     : Vector Bitwise Insert if False
3911 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3912 // FIXME: This instruction's encoding MAY NOT BE correct.
3913 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3914                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3915                      N3RegFrm, IIC_VBINiD,
3916                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3917                      [/* For disassembly only; pattern left blank */]>;
3918 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3919                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3920                      N3RegFrm, IIC_VBINiQ,
3921                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3922                      [/* For disassembly only; pattern left blank */]>;
3923
3924 //   VBIT     : Vector Bitwise Insert if True
3925 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3926 // FIXME: This instruction's encoding MAY NOT BE correct.
3927 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3928                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3929                      N3RegFrm, IIC_VBINiD,
3930                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3931                      [/* For disassembly only; pattern left blank */]>;
3932 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3933                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3934                      N3RegFrm, IIC_VBINiQ,
3935                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3936                      [/* For disassembly only; pattern left blank */]>;
3937
3938 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3939 // for equivalent operations with different register constraints; it just
3940 // inserts copies.
3941
3942 // Vector Absolute Differences.
3943
3944 //   VABD     : Vector Absolute Difference
3945 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3946                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3947                            "vabd", "s", int_arm_neon_vabds, 1>;
3948 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3949                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3950                            "vabd", "u", int_arm_neon_vabdu, 1>;
3951 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3952                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3953 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3954                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3955
3956 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3957 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3958                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3959 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3960                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3961
3962 //   VABA     : Vector Absolute Difference and Accumulate
3963 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3964                              "vaba", "s", int_arm_neon_vabds, add>;
3965 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3966                              "vaba", "u", int_arm_neon_vabdu, add>;
3967
3968 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3969 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3970                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3971 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3972                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3973
3974 // Vector Maximum and Minimum.
3975
3976 //   VMAX     : Vector Maximum
3977 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3978                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3979                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3980 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3981                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3982                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3983 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3984                         "vmax", "f32",
3985                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3986 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3987                         "vmax", "f32",
3988                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3989
3990 //   VMIN     : Vector Minimum
3991 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3992                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3993                            "vmin", "s", int_arm_neon_vmins, 1>;
3994 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3995                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3996                            "vmin", "u", int_arm_neon_vminu, 1>;
3997 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3998                         "vmin", "f32",
3999                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4000 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4001                         "vmin", "f32",
4002                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4003
4004 // Vector Pairwise Operations.
4005
4006 //   VPADD    : Vector Pairwise Add
4007 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4008                         "vpadd", "i8",
4009                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4010 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4011                         "vpadd", "i16",
4012                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4013 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4014                         "vpadd", "i32",
4015                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4016 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4017                         IIC_VPBIND, "vpadd", "f32",
4018                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4019
4020 //   VPADDL   : Vector Pairwise Add Long
4021 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4022                              int_arm_neon_vpaddls>;
4023 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4024                              int_arm_neon_vpaddlu>;
4025
4026 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4027 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4028                               int_arm_neon_vpadals>;
4029 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4030                               int_arm_neon_vpadalu>;
4031
4032 //   VPMAX    : Vector Pairwise Maximum
4033 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4034                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4035 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4036                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4037 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4038                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4039 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4040                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4041 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4042                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4043 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4044                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4045 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4046                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4047
4048 //   VPMIN    : Vector Pairwise Minimum
4049 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4050                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4051 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4052                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4053 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4054                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4055 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4056                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4057 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4058                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4059 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4060                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4061 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4062                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4063
4064 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4065
4066 //   VRECPE   : Vector Reciprocal Estimate
4067 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4068                         IIC_VUNAD, "vrecpe", "u32",
4069                         v2i32, v2i32, int_arm_neon_vrecpe>;
4070 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4071                         IIC_VUNAQ, "vrecpe", "u32",
4072                         v4i32, v4i32, int_arm_neon_vrecpe>;
4073 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4074                         IIC_VUNAD, "vrecpe", "f32",
4075                         v2f32, v2f32, int_arm_neon_vrecpe>;
4076 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4077                         IIC_VUNAQ, "vrecpe", "f32",
4078                         v4f32, v4f32, int_arm_neon_vrecpe>;
4079
4080 //   VRECPS   : Vector Reciprocal Step
4081 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4082                         IIC_VRECSD, "vrecps", "f32",
4083                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4084 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4085                         IIC_VRECSQ, "vrecps", "f32",
4086                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4087
4088 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4089 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4090                          IIC_VUNAD, "vrsqrte", "u32",
4091                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4092 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4093                          IIC_VUNAQ, "vrsqrte", "u32",
4094                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4095 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4096                          IIC_VUNAD, "vrsqrte", "f32",
4097                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4098 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4099                          IIC_VUNAQ, "vrsqrte", "f32",
4100                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4101
4102 //   VRSQRTS  : Vector Reciprocal Square Root Step
4103 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4104                         IIC_VRECSD, "vrsqrts", "f32",
4105                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4106 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4107                         IIC_VRECSQ, "vrsqrts", "f32",
4108                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4109
4110 // Vector Shifts.
4111
4112 //   VSHL     : Vector Shift
4113 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4114                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4115                             "vshl", "s", int_arm_neon_vshifts>;
4116 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4117                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4118                             "vshl", "u", int_arm_neon_vshiftu>;
4119
4120 //   VSHL     : Vector Shift Left (Immediate)
4121 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4122
4123 //   VSHR     : Vector Shift Right (Immediate)
4124 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s",NEONvshrs>;
4125 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u",NEONvshru>;
4126
4127 //   VSHLL    : Vector Shift Left Long
4128 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4129 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4130
4131 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4132 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4133                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4134                 ValueType OpTy, SDNode OpNode>
4135   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4136            ResTy, OpTy, OpNode> {
4137   let Inst{21-16} = op21_16;
4138   let DecoderMethod = "DecodeVSHLMaxInstruction";
4139 }
4140 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4141                           v8i16, v8i8, NEONvshlli>;
4142 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4143                           v4i32, v4i16, NEONvshlli>;
4144 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4145                           v2i64, v2i32, NEONvshlli>;
4146
4147 //   VSHRN    : Vector Shift Right and Narrow
4148 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4149                            NEONvshrn>;
4150
4151 //   VRSHL    : Vector Rounding Shift
4152 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4153                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4154                             "vrshl", "s", int_arm_neon_vrshifts>;
4155 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4156                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4157                             "vrshl", "u", int_arm_neon_vrshiftu>;
4158 //   VRSHR    : Vector Rounding Shift Right
4159 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s",NEONvrshrs>;
4160 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u",NEONvrshru>;
4161
4162 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4163 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4164                            NEONvrshrn>;
4165
4166 //   VQSHL    : Vector Saturating Shift
4167 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4168                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4169                             "vqshl", "s", int_arm_neon_vqshifts>;
4170 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4171                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4172                             "vqshl", "u", int_arm_neon_vqshiftu>;
4173 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4174 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4175 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4176
4177 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4178 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4179
4180 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4181 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4182                            NEONvqshrns>;
4183 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4184                            NEONvqshrnu>;
4185
4186 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4187 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4188                            NEONvqshrnsu>;
4189
4190 //   VQRSHL   : Vector Saturating Rounding Shift
4191 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4192                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4193                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4194 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4195                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4196                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4197
4198 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4199 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4200                            NEONvqrshrns>;
4201 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4202                            NEONvqrshrnu>;
4203
4204 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4205 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4206                            NEONvqrshrnsu>;
4207
4208 //   VSRA     : Vector Shift Right and Accumulate
4209 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4210 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4211 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4212 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4213 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4214
4215 //   VSLI     : Vector Shift Left and Insert
4216 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4217
4218 //   VSRI     : Vector Shift Right and Insert
4219 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4220
4221 // Vector Absolute and Saturating Absolute.
4222
4223 //   VABS     : Vector Absolute Value
4224 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4225                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4226                            int_arm_neon_vabs>;
4227 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4228                         IIC_VUNAD, "vabs", "f32",
4229                         v2f32, v2f32, int_arm_neon_vabs>;
4230 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4231                         IIC_VUNAQ, "vabs", "f32",
4232                         v4f32, v4f32, int_arm_neon_vabs>;
4233
4234 //   VQABS    : Vector Saturating Absolute Value
4235 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4236                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4237                            int_arm_neon_vqabs>;
4238
4239 // Vector Negate.
4240
4241 def vnegd  : PatFrag<(ops node:$in),
4242                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4243 def vnegq  : PatFrag<(ops node:$in),
4244                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4245
4246 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4247   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4248         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4249         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4250 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4251   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4252         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4253         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4254
4255 //   VNEG     : Vector Negate (integer)
4256 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4257 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4258 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4259 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4260 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4261 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4262
4263 //   VNEG     : Vector Negate (floating-point)
4264 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4265                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4266                     "vneg", "f32", "$Vd, $Vm", "",
4267                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4268 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4269                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4270                     "vneg", "f32", "$Vd, $Vm", "",
4271                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4272
4273 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4274 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4275 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4276 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4277 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4278 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4279
4280 //   VQNEG    : Vector Saturating Negate
4281 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4282                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4283                            int_arm_neon_vqneg>;
4284
4285 // Vector Bit Counting Operations.
4286
4287 //   VCLS     : Vector Count Leading Sign Bits
4288 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4289                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4290                            int_arm_neon_vcls>;
4291 //   VCLZ     : Vector Count Leading Zeros
4292 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4293                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4294                            int_arm_neon_vclz>;
4295 //   VCNT     : Vector Count One Bits
4296 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4297                         IIC_VCNTiD, "vcnt", "8",
4298                         v8i8, v8i8, int_arm_neon_vcnt>;
4299 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4300                         IIC_VCNTiQ, "vcnt", "8",
4301                         v16i8, v16i8, int_arm_neon_vcnt>;
4302
4303 // Vector Swap -- for disassembly only.
4304 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4305                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4306                      "vswp", "$Vd, $Vm", "", []>;
4307 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4308                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4309                      "vswp", "$Vd, $Vm", "", []>;
4310
4311 // Vector Move Operations.
4312
4313 //   VMOV     : Vector Move (Register)
4314 def : InstAlias<"vmov${p} $Vd, $Vm",
4315                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4316 def : InstAlias<"vmov${p} $Vd, $Vm",
4317                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4318
4319 //   VMOV     : Vector Move (Immediate)
4320
4321 let isReMaterializable = 1 in {
4322 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4323                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4324                          "vmov", "i8", "$Vd, $SIMM", "",
4325                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4326 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4327                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4328                          "vmov", "i8", "$Vd, $SIMM", "",
4329                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4330
4331 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4332                          (ins nModImm:$SIMM), IIC_VMOVImm,
4333                          "vmov", "i16", "$Vd, $SIMM", "",
4334                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4335   let Inst{9} = SIMM{9};
4336 }
4337
4338 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4339                          (ins nModImm:$SIMM), IIC_VMOVImm,
4340                          "vmov", "i16", "$Vd, $SIMM", "",
4341                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4342  let Inst{9} = SIMM{9};
4343 }
4344
4345 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4346                          (ins nModImm:$SIMM), IIC_VMOVImm,
4347                          "vmov", "i32", "$Vd, $SIMM", "",
4348                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4349   let Inst{11-8} = SIMM{11-8};
4350 }
4351
4352 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4353                          (ins nModImm:$SIMM), IIC_VMOVImm,
4354                          "vmov", "i32", "$Vd, $SIMM", "",
4355                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4356   let Inst{11-8} = SIMM{11-8};
4357 }
4358
4359 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4360                          (ins nModImm:$SIMM), IIC_VMOVImm,
4361                          "vmov", "i64", "$Vd, $SIMM", "",
4362                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4363 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4364                          (ins nModImm:$SIMM), IIC_VMOVImm,
4365                          "vmov", "i64", "$Vd, $SIMM", "",
4366                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4367 } // isReMaterializable
4368
4369 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4370
4371 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4372                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4373                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
4374                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4375                                            imm:$lane))]> {
4376   let Inst{21}  = lane{2};
4377   let Inst{6-5} = lane{1-0};
4378 }
4379 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4380                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4381                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
4382                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4383                                            imm:$lane))]> {
4384   let Inst{21} = lane{1};
4385   let Inst{6}  = lane{0};
4386 }
4387 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4388                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4389                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
4390                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4391                                            imm:$lane))]> {
4392   let Inst{21}  = lane{2};
4393   let Inst{6-5} = lane{1-0};
4394 }
4395 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4396                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4397                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
4398                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4399                                            imm:$lane))]> {
4400   let Inst{21} = lane{1};
4401   let Inst{6}  = lane{0};
4402 }
4403 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4404                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4405                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
4406                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4407                                            imm:$lane))]> {
4408   let Inst{21} = lane{0};
4409 }
4410 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4411 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4412           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4413                            (DSubReg_i8_reg imm:$lane))),
4414                      (SubReg_i8_lane imm:$lane))>;
4415 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4416           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4417                              (DSubReg_i16_reg imm:$lane))),
4418                      (SubReg_i16_lane imm:$lane))>;
4419 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4420           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4421                            (DSubReg_i8_reg imm:$lane))),
4422                      (SubReg_i8_lane imm:$lane))>;
4423 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4424           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4425                              (DSubReg_i16_reg imm:$lane))),
4426                      (SubReg_i16_lane imm:$lane))>;
4427 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4428           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4429                              (DSubReg_i32_reg imm:$lane))),
4430                      (SubReg_i32_lane imm:$lane))>;
4431 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4432           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4433                           (SSubReg_f32_reg imm:$src2))>;
4434 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4435           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4436                           (SSubReg_f32_reg imm:$src2))>;
4437 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4438 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4439 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4440           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4441
4442
4443 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4444
4445 let Constraints = "$src1 = $V" in {
4446 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4447                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4448                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
4449                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4450                                            GPR:$R, imm:$lane))]> {
4451   let Inst{21}  = lane{2};
4452   let Inst{6-5} = lane{1-0};
4453 }
4454 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4455                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4456                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
4457                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4458                                            GPR:$R, imm:$lane))]> {
4459   let Inst{21} = lane{1};
4460   let Inst{6}  = lane{0};
4461 }
4462 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4463                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4464                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
4465                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4466                                            GPR:$R, imm:$lane))]> {
4467   let Inst{21} = lane{0};
4468 }
4469 }
4470 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4471           (v16i8 (INSERT_SUBREG QPR:$src1,
4472                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4473                                    (DSubReg_i8_reg imm:$lane))),
4474                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4475                   (DSubReg_i8_reg imm:$lane)))>;
4476 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4477           (v8i16 (INSERT_SUBREG QPR:$src1,
4478                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4479                                      (DSubReg_i16_reg imm:$lane))),
4480                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4481                   (DSubReg_i16_reg imm:$lane)))>;
4482 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4483           (v4i32 (INSERT_SUBREG QPR:$src1,
4484                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4485                                      (DSubReg_i32_reg imm:$lane))),
4486                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4487                   (DSubReg_i32_reg imm:$lane)))>;
4488
4489 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4490           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4491                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4492 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4493           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4494                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4495
4496 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4497 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4498 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4499           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4500
4501 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4502           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4503 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4504           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4505 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4506           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4507
4508 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4509           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4510 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4511           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4512 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4513           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4514
4515 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4516           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4517                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4518                          dsub_0)>;
4519 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4520           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4521                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4522                          dsub_0)>;
4523 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4524           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4525                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4526                          dsub_0)>;
4527
4528 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4529
4530 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4531   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4532           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4533           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4534 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4535   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4536           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4537           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4538
4539 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4540 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4541 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4542 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4543 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4544 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4545
4546 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
4547 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
4548
4549 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4550
4551 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4552               ValueType Ty, Operand IdxTy>
4553   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4554               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
4555               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4556
4557 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4558               ValueType ResTy, ValueType OpTy, Operand IdxTy>
4559   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4560               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
4561               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4562                                       VectorIndex32:$lane)))]>;
4563
4564 // Inst{19-16} is partially specified depending on the element size.
4565
4566 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
4567   bits<3> lane;
4568   let Inst{19-17} = lane{2-0};
4569 }
4570 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
4571   bits<2> lane;
4572   let Inst{19-18} = lane{1-0};
4573 }
4574 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
4575   bits<1> lane;
4576   let Inst{19} = lane{0};
4577 }
4578 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
4579   bits<3> lane;
4580   let Inst{19-17} = lane{2-0};
4581 }
4582 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
4583   bits<2> lane;
4584   let Inst{19-18} = lane{1-0};
4585 }
4586 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
4587   bits<1> lane;
4588   let Inst{19} = lane{0};
4589 }
4590
4591 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4592           (VDUPLN32d DPR:$Vm, imm:$lane)>;
4593
4594 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4595           (VDUPLN32q DPR:$Vm, imm:$lane)>;
4596
4597 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4598           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4599                                   (DSubReg_i8_reg imm:$lane))),
4600                            (SubReg_i8_lane imm:$lane)))>;
4601 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4602           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4603                                     (DSubReg_i16_reg imm:$lane))),
4604                             (SubReg_i16_lane imm:$lane)))>;
4605 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4606           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4607                                     (DSubReg_i32_reg imm:$lane))),
4608                             (SubReg_i32_lane imm:$lane)))>;
4609 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4610           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
4611                                    (DSubReg_i32_reg imm:$lane))),
4612                            (SubReg_i32_lane imm:$lane)))>;
4613
4614 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4615                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4616 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4617                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4618
4619 //   VMOVN    : Vector Narrowing Move
4620 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4621                          "vmovn", "i", trunc>;
4622 //   VQMOVN   : Vector Saturating Narrowing Move
4623 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4624                             "vqmovn", "s", int_arm_neon_vqmovns>;
4625 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4626                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4627 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4628                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4629 //   VMOVL    : Vector Lengthening Move
4630 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4631 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4632
4633 // Vector Conversions.
4634
4635 //   VCVT     : Vector Convert Between Floating-Point and Integers
4636 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4637                      v2i32, v2f32, fp_to_sint>;
4638 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4639                      v2i32, v2f32, fp_to_uint>;
4640 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4641                      v2f32, v2i32, sint_to_fp>;
4642 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4643                      v2f32, v2i32, uint_to_fp>;
4644
4645 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4646                      v4i32, v4f32, fp_to_sint>;
4647 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4648                      v4i32, v4f32, fp_to_uint>;
4649 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4650                      v4f32, v4i32, sint_to_fp>;
4651 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4652                      v4f32, v4i32, uint_to_fp>;
4653
4654 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4655 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4656                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4657 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4658                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4659 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4660                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4661 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4662                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4663
4664 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4665                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4666 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4667                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4668 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4669                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4670 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4671                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4672
4673 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
4674 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
4675                         IIC_VUNAQ, "vcvt", "f16.f32",
4676                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
4677                 Requires<[HasNEON, HasFP16]>;
4678 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
4679                         IIC_VUNAQ, "vcvt", "f32.f16",
4680                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
4681                 Requires<[HasNEON, HasFP16]>;
4682
4683 // Vector Reverse.
4684
4685 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4686
4687 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4688   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4689         (ins DPR:$Vm), IIC_VMOVD,
4690         OpcodeStr, Dt, "$Vd, $Vm", "",
4691         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4692 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4693   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4694         (ins QPR:$Vm), IIC_VMOVQ,
4695         OpcodeStr, Dt, "$Vd, $Vm", "",
4696         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4697
4698 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4699 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4700 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4701 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
4702
4703 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4704 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4705 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4706 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
4707
4708 //   VREV32   : Vector Reverse elements within 32-bit words
4709
4710 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4711   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4712         (ins DPR:$Vm), IIC_VMOVD,
4713         OpcodeStr, Dt, "$Vd, $Vm", "",
4714         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4715 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4716   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4717         (ins QPR:$Vm), IIC_VMOVQ,
4718         OpcodeStr, Dt, "$Vd, $Vm", "",
4719         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4720
4721 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4722 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4723
4724 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4725 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4726
4727 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4728
4729 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4730   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4731         (ins DPR:$Vm), IIC_VMOVD,
4732         OpcodeStr, Dt, "$Vd, $Vm", "",
4733         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4734 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4735   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4736         (ins QPR:$Vm), IIC_VMOVQ,
4737         OpcodeStr, Dt, "$Vd, $Vm", "",
4738         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
4739
4740 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4741 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4742
4743 // Other Vector Shuffles.
4744
4745 //  Aligned extractions: really just dropping registers
4746
4747 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
4748       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
4749              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
4750
4751 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
4752
4753 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
4754
4755 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
4756
4757 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
4758
4759 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
4760
4761
4762 //   VEXT     : Vector Extract
4763
4764 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4765   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
4766         (ins DPR:$Vn, DPR:$Vm, i32imm:$index), NVExtFrm,
4767         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4768         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
4769                                       (Ty DPR:$Vm), imm:$index)))]> {
4770   bits<4> index;
4771   let Inst{11-8} = index{3-0};
4772 }
4773
4774 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4775   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
4776         (ins QPR:$Vn, QPR:$Vm, i32imm:$index), NVExtFrm,
4777         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4778         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
4779                                       (Ty QPR:$Vm), imm:$index)))]> {
4780   bits<4> index;
4781   let Inst{11-8} = index{3-0};
4782 }
4783
4784 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
4785   let Inst{11-8} = index{3-0};
4786 }
4787 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
4788   let Inst{11-9} = index{2-0};
4789   let Inst{8}    = 0b0;
4790 }
4791 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
4792   let Inst{11-10} = index{1-0};
4793   let Inst{9-8}    = 0b00;
4794 }
4795 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
4796                            (v2f32 DPR:$Vm),
4797                            (i32 imm:$index))),
4798           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
4799
4800 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
4801   let Inst{11-8} = index{3-0};
4802 }
4803 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
4804   let Inst{11-9} = index{2-0};
4805   let Inst{8}    = 0b0;
4806 }
4807 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
4808   let Inst{11-10} = index{1-0};
4809   let Inst{9-8}    = 0b00;
4810 }
4811 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
4812                            (v4f32 QPR:$Vm),
4813                            (i32 imm:$index))),
4814           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
4815
4816 //   VTRN     : Vector Transpose
4817
4818 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4819 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4820 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4821
4822 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4823 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4824 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4825
4826 //   VUZP     : Vector Unzip (Deinterleave)
4827
4828 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4829 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4830 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4831
4832 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4833 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4834 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4835
4836 //   VZIP     : Vector Zip (Interleave)
4837
4838 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4839 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4840 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4841
4842 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4843 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4844 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4845
4846 // Vector Table Lookup and Table Extension.
4847
4848 //   VTBL     : Vector Table Lookup
4849 let DecoderMethod = "DecodeTBLInstruction" in {
4850 def  VTBL1
4851   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4852         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4853         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
4854         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
4855 let hasExtraSrcRegAllocReq = 1 in {
4856 def  VTBL2
4857   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4858         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4859         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4860 def  VTBL3
4861   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4862         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4863         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4864 def  VTBL4
4865   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4866         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4867         NVTBLFrm, IIC_VTB4,
4868         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4869 } // hasExtraSrcRegAllocReq = 1
4870
4871 def  VTBL2Pseudo
4872   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4873 def  VTBL3Pseudo
4874   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4875 def  VTBL4Pseudo
4876   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4877
4878 //   VTBX     : Vector Table Extension
4879 def  VTBX1
4880   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4881         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4882         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4883         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4884                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4885 let hasExtraSrcRegAllocReq = 1 in {
4886 def  VTBX2
4887   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4888         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4889         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4890 def  VTBX3
4891   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4892         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4893         NVTBLFrm, IIC_VTBX3,
4894         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4895         "$orig = $Vd", []>;
4896 def  VTBX4
4897   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4898         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4899         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4900         "$orig = $Vd", []>;
4901 } // hasExtraSrcRegAllocReq = 1
4902
4903 def  VTBX2Pseudo
4904   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4905                 IIC_VTBX2, "$orig = $dst", []>;
4906 def  VTBX3Pseudo
4907   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4908                 IIC_VTBX3, "$orig = $dst", []>;
4909 def  VTBX4Pseudo
4910   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4911                 IIC_VTBX4, "$orig = $dst", []>;
4912 } // DecoderMethod = "DecodeTBLInstruction"
4913
4914 //===----------------------------------------------------------------------===//
4915 // NEON instructions for single-precision FP math
4916 //===----------------------------------------------------------------------===//
4917
4918 class N2VSPat<SDNode OpNode, NeonI Inst>
4919   : NEONFPPat<(f32 (OpNode SPR:$a)),
4920               (EXTRACT_SUBREG
4921                (v2f32 (COPY_TO_REGCLASS (Inst
4922                 (INSERT_SUBREG
4923                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4924                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
4925
4926 class N3VSPat<SDNode OpNode, NeonI Inst>
4927   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4928               (EXTRACT_SUBREG
4929                (v2f32 (COPY_TO_REGCLASS (Inst
4930                 (INSERT_SUBREG
4931                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4932                  SPR:$a, ssub_0),
4933                 (INSERT_SUBREG
4934                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4935                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
4936
4937 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4938   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4939               (EXTRACT_SUBREG
4940                (v2f32 (COPY_TO_REGCLASS (Inst
4941                 (INSERT_SUBREG
4942                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4943                  SPR:$acc, ssub_0),
4944                 (INSERT_SUBREG
4945                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4946                  SPR:$a, ssub_0),
4947                 (INSERT_SUBREG
4948                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4949                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
4950
4951 def : N3VSPat<fadd, VADDfd>;
4952 def : N3VSPat<fsub, VSUBfd>;
4953 def : N3VSPat<fmul, VMULfd>;
4954 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
4955       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
4956 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
4957       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
4958 def : N2VSPat<fabs, VABSfd>;
4959 def : N2VSPat<fneg, VNEGfd>;
4960 def : N3VSPat<NEONfmax, VMAXfd>;
4961 def : N3VSPat<NEONfmin, VMINfd>;
4962 def : N2VSPat<arm_ftosi, VCVTf2sd>;
4963 def : N2VSPat<arm_ftoui, VCVTf2ud>;
4964 def : N2VSPat<arm_sitof, VCVTs2fd>;
4965 def : N2VSPat<arm_uitof, VCVTu2fd>;
4966
4967 //===----------------------------------------------------------------------===//
4968 // Non-Instruction Patterns
4969 //===----------------------------------------------------------------------===//
4970
4971 // bit_convert
4972 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4973 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4974 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4975 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4976 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4977 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4978 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4979 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4980 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4981 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4982 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4983 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4984 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4985 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4986 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4987 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4988 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4989 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4990 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4991 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4992 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4993 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4994 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4995 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4996 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4997 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4998 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4999 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5000 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5001 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5002
5003 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5004 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5005 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5006 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5007 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5008 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5009 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5010 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5011 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5012 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5013 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5014 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5015 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5016 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5017 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5018 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5019 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5020 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5021 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5022 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5023 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5024 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5025 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5026 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5027 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5028 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5029 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5030 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5031 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5032 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;