lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
  20
  21 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  22 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
  23 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  24 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
  25 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
  26 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  27 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  28 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
  29 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
  30 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  31 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  32
  33 // Types for vector shift by immediates.  The "SHX" version is for long and
  34 // narrow operations where the source and destination vectors have different
  35 // types.  The "SHINS" version is for shift and insert operations.
  36 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  37                                          SDTCisVT<2, i32>]>;
  38 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  39                                          SDTCisVT<2, i32>]>;
  40 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  42
  43 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  44 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  45 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  46 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  47 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  48 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  49 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  50
  51 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  52 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  53 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  54
  55 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  56 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  57 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  58 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  59 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  60 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  61
  62 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  63 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  64 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  65
  66 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  67 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  68
  69 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  70                                          SDTCisVT<2, i32>]>;
  71 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  72 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  73
  74 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  75 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  76 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  77
  78 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  79                                            SDTCisVT<2, i32>]>;
  80 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
  81 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
  82
  83 def NEONvbsl      : SDNode<"ARMISD::VBSL",
  84                            SDTypeProfile<1, 3, [SDTCisVec<0>,
  85                                                 SDTCisSameAs<0, 1>,
  86                                                 SDTCisSameAs<0, 2>,
  87                                                 SDTCisSameAs<0, 3>]>>;
  88
  89 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  90
  91 // VDUPLANE can produce a quad-register result from a double-register source,
  92 // so the result is not constrained to match the source.
  93 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  94                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  95                                                 SDTCisVT<2, i32>]>>;
  96
  97 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  98                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  99 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 100
 101 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 102 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 103 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 104 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 105
 106 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 107                                          SDTCisSameAs<0, 2>,
 108                                          SDTCisSameAs<0, 3>]>;
 109 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 110 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 111 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 112
 113 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 114                                          SDTCisSameAs<1, 2>]>;
 115 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 116 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 117
 118 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 119                                          SDTCisSameAs<0, 2>]>;
 120 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 121 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 122
 123 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 124   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 125   unsigned EltBits = 0;
 126   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 127   return (EltBits == 32 && EltVal == 0);
 128 }]>;
 129
 130 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 131   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 132   unsigned EltBits = 0;
 133   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 134   return (EltBits == 8 && EltVal == 0xff);
 135 }]>;
 136
 137 //===----------------------------------------------------------------------===//
 138 // NEON operand definitions
 139 //===----------------------------------------------------------------------===//
 140
 141 def nModImm : Operand<i32> {
 142   let PrintMethod = "printNEONModImmOperand";
 143 }
 144
 145 //===----------------------------------------------------------------------===//
 146 // NEON load / store instructions
 147 //===----------------------------------------------------------------------===//
 148
 149 // Use VLDM to load a Q register as a D register pair.
 150 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 151 def VLDMQIA
 152   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 153                     IIC_fpLoad_m, "",
 154                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 155
 156 // Use VSTM to store a Q register as a D register pair.
 157 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 158 def VSTMQIA
 159   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 160                     IIC_fpStore_m, "",
 161                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 162
 163 // Classes for VLD* pseudo-instructions with multi-register operands.
 164 // These are expanded to real instructions after register allocation.
 165 class VLDQPseudo<InstrItinClass itin>
 166   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 167 class VLDQWBPseudo<InstrItinClass itin>
 168   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 169                 (ins addrmode6:$addr, am6offset:$offset), itin,
 170                 "$addr.addr = $wb">;
 171 class VLDQQPseudo<InstrItinClass itin>
 172   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 173 class VLDQQWBPseudo<InstrItinClass itin>
 174   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 175                 (ins addrmode6:$addr, am6offset:$offset), itin,
 176                 "$addr.addr = $wb">;
 177 class VLDQQQQPseudo<InstrItinClass itin>
 178   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 179                 "$src = $dst">;
 180 class VLDQQQQWBPseudo<InstrItinClass itin>
 181   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 182                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 183                 "$addr.addr = $wb, $src = $dst">;
 184
 185 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 186
 187 //   VLD1     : Vector Load (multiple single elements)
 188 class VLD1D<bits<4> op7_4, string Dt>
 189   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 190           (ins addrmode6:$Rn), IIC_VLD1,
 191           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 192   let Rm = 0b1111;
 193   let Inst{4} = Rn{4};
 194   let DecoderMethod = "DecodeVLDInstruction";
 195 }
 196 class VLD1Q<bits<4> op7_4, string Dt>
 197   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 198           (ins addrmode6:$Rn), IIC_VLD1x2,
 199           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 200   let Rm = 0b1111;
 201   let Inst{5-4} = Rn{5-4};
 202   let DecoderMethod = "DecodeVLDInstruction";
 203 }
 204
 205 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 206 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 207 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 208 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 209
 210 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 211 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 212 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 213 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 214
 215 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 216 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 217 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 218 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 219
 220 // ...with address register writeback:
 221 class VLD1DWB<bits<4> op7_4, string Dt>
 222   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 223           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 224           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 225           "$Rn.addr = $wb", []> {
 226   let Inst{4} = Rn{4};
 227   let DecoderMethod = "DecodeVLDInstruction";
 228 }
 229 class VLD1QWB<bits<4> op7_4, string Dt>
 230   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 231           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 232           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 233           "$Rn.addr = $wb", []> {
 234   let Inst{5-4} = Rn{5-4};
 235   let DecoderMethod = "DecodeVLDInstruction";
 236 }
 237
 238 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 239 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 240 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 241 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 242
 243 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 244 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 245 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 246 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 247
 248 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 249 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 250 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 251 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 252
 253 // ...with 3 registers (some of these are only for the disassembler):
 254 class VLD1D3<bits<4> op7_4, string Dt>
 255   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 256           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 257           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 258   let Rm = 0b1111;
 259   let Inst{4} = Rn{4};
 260   let DecoderMethod = "DecodeVLDInstruction";
 261 }
 262 class VLD1D3WB<bits<4> op7_4, string Dt>
 263   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 264           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 265           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 266   let Inst{4} = Rn{4};
 267   let DecoderMethod = "DecodeVLDInstruction";
 268 }
 269
 270 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 271 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 272 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 273 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 274
 275 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 276 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 277 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 278 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 279
 280 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 281 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 282
 283 // ...with 4 registers (some of these are only for the disassembler):
 284 class VLD1D4<bits<4> op7_4, string Dt>
 285   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 286           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 287           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 288   let Rm = 0b1111;
 289   let Inst{5-4} = Rn{5-4};
 290   let DecoderMethod = "DecodeVLDInstruction";
 291 }
 292 class VLD1D4WB<bits<4> op7_4, string Dt>
 293   : NLdSt<0,0b10,0b0010,op7_4,
 294           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 295           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x4u, "vld1", Dt,
 296           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 297           []> {
 298   let Inst{5-4} = Rn{5-4};
 299   let DecoderMethod = "DecodeVLDInstruction";
 300 }
 301
 302 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 303 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 304 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 305 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 306
 307 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 308 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 309 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 310 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 311
 312 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 313 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 314
 315 //   VLD2     : Vector Load (multiple 2-element structures)
 316 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 317   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 318           (ins addrmode6:$Rn), IIC_VLD2,
 319           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 320   let Rm = 0b1111;
 321   let Inst{5-4} = Rn{5-4};
 322   let DecoderMethod = "DecodeVLDInstruction";
 323 }
 324 class VLD2Q<bits<4> op7_4, string Dt>
 325   : NLdSt<0, 0b10, 0b0011, op7_4,
 326           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 327           (ins addrmode6:$Rn), IIC_VLD2x2,
 328           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 329   let Rm = 0b1111;
 330   let Inst{5-4} = Rn{5-4};
 331   let DecoderMethod = "DecodeVLDInstruction";
 332 }
 333
 334 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 335 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 336 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 337
 338 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 339 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 340 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 341
 342 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 343 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 344 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 345
 346 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 347 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 348 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 349
 350 // ...with address register writeback:
 351 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 352   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 353           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 354           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 355           "$Rn.addr = $wb", []> {
 356   let Inst{5-4} = Rn{5-4};
 357   let DecoderMethod = "DecodeVLDInstruction";
 358 }
 359 class VLD2QWB<bits<4> op7_4, string Dt>
 360   : NLdSt<0, 0b10, 0b0011, op7_4,
 361           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 362           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 363           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 364           "$Rn.addr = $wb", []> {
 365   let Inst{5-4} = Rn{5-4};
 366   let DecoderMethod = "DecodeVLDInstruction";
 367 }
 368
 369 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 370 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 371 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 372
 373 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 374 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 375 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 376
 377 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 378 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 379 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 380
 381 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 382 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 383 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 384
 385 // ...with double-spaced registers (for disassembly only):
 386 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 387 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 388 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 389 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 390 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 391 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 392
 393 //   VLD3     : Vector Load (multiple 3-element structures)
 394 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 395   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 396           (ins addrmode6:$Rn), IIC_VLD3,
 397           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 398   let Rm = 0b1111;
 399   let Inst{4} = Rn{4};
 400   let DecoderMethod = "DecodeVLDInstruction";
 401 }
 402
 403 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 404 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 405 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 406
 407 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 408 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 409 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 410
 411 // ...with address register writeback:
 412 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 413   : NLdSt<0, 0b10, op11_8, op7_4,
 414           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 415           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 416           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 417           "$Rn.addr = $wb", []> {
 418   let Inst{4} = Rn{4};
 419   let DecoderMethod = "DecodeVLDInstruction";
 420 }
 421
 422 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 423 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 424 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 425
 426 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 427 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 428 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 429
 430 // ...with double-spaced registers:
 431 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 432 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 433 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 434 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 435 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 436 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 437
 438 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 439 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 440 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 441
 442 // ...alternate versions to be allocated odd register numbers:
 443 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 444 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 445 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 446
 447 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 448 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 449 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 450
 451 //   VLD4     : Vector Load (multiple 4-element structures)
 452 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 453   : NLdSt<0, 0b10, op11_8, op7_4,
 454           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 455           (ins addrmode6:$Rn), IIC_VLD4,
 456           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 457   let Rm = 0b1111;
 458   let Inst{5-4} = Rn{5-4};
 459   let DecoderMethod = "DecodeVLDInstruction";
 460 }
 461
 462 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 463 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 464 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 465
 466 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 467 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 468 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 469
 470 // ...with address register writeback:
 471 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 472   : NLdSt<0, 0b10, op11_8, op7_4,
 473           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 474           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 475           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 476           "$Rn.addr = $wb", []> {
 477   let Inst{5-4} = Rn{5-4};
 478   let DecoderMethod = "DecodeVLDInstruction";
 479 }
 480
 481 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 482 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 483 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 484
 485 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 486 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 487 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 488
 489 // ...with double-spaced registers:
 490 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 491 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 492 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 493 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 494 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 495 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 496
 497 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 498 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 499 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 500
 501 // ...alternate versions to be allocated odd register numbers:
 502 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 503 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 504 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 505
 506 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 507 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 508 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 509
 510 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 511
 512 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 513 // These are expanded to real instructions after register allocation.
 514 class VLDQLNPseudo<InstrItinClass itin>
 515   : PseudoNLdSt<(outs QPR:$dst),
 516                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 517                 itin, "$src = $dst">;
 518 class VLDQLNWBPseudo<InstrItinClass itin>
 519   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 520                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 521                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 522 class VLDQQLNPseudo<InstrItinClass itin>
 523   : PseudoNLdSt<(outs QQPR:$dst),
 524                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 525                 itin, "$src = $dst">;
 526 class VLDQQLNWBPseudo<InstrItinClass itin>
 527   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 528                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 529                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 530 class VLDQQQQLNPseudo<InstrItinClass itin>
 531   : PseudoNLdSt<(outs QQQQPR:$dst),
 532                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 533                 itin, "$src = $dst">;
 534 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 535   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 536                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 537                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 538
 539 //   VLD1LN   : Vector Load (single element to one lane)
 540 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 541              PatFrag LoadOp>
 542   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 543           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 544           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 545           "$src = $Vd",
 546           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 547                                          (i32 (LoadOp addrmode6:$Rn)),
 548                                          imm:$lane))]> {
 549   let Rm = 0b1111;
 550 }
 551 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 552              PatFrag LoadOp>
 553   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 554           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 555           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 556           "$src = $Vd",
 557           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 558                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 559                                          imm:$lane))]> {
 560   let Rm = 0b1111;
 561 }
 562 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 563   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 564                                                (i32 (LoadOp addrmode6:$addr)),
 565                                                imm:$lane))];
 566 }
 567
 568 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 569   let Inst{7-5} = lane{2-0};
 570 }
 571 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 572   let Inst{7-6} = lane{1-0};
 573   let Inst{4}   = Rn{4};
 574 }
 575 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 576   let Inst{7} = lane{0};
 577   let Inst{5} = Rn{4};
 578   let Inst{4} = Rn{4};
 579 }
 580
 581 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 582 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 583 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 584
 585 def : Pat<(vector_insert (v2f32 DPR:$src),
 586                          (f32 (load addrmode6:$addr)), imm:$lane),
 587           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 588 def : Pat<(vector_insert (v4f32 QPR:$src),
 589                          (f32 (load addrmode6:$addr)), imm:$lane),
 590           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 591
 592 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 593
 594 // ...with address register writeback:
 595 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 596   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 597           (ins addrmode6:$Rn, am6offset:$Rm,
 598            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 599           "\\{$Vd[$lane]\\}, $Rn$Rm",
 600           "$src = $Vd, $Rn.addr = $wb", []>;
 601
 602 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 603   let Inst{7-5} = lane{2-0};
 604 }
 605 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 606   let Inst{7-6} = lane{1-0};
 607   let Inst{4}   = Rn{4};
 608 }
 609 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 610   let Inst{7} = lane{0};
 611   let Inst{5} = Rn{4};
 612   let Inst{4} = Rn{4};
 613 }
 614
 615 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 616 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 617 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 618
 619 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 620 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 621   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 622           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 623           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 624           "$src1 = $Vd, $src2 = $dst2", []> {
 625   let Rm = 0b1111;
 626   let Inst{4}   = Rn{4};
 627 }
 628
 629 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 630   let Inst{7-5} = lane{2-0};
 631 }
 632 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 633   let Inst{7-6} = lane{1-0};
 634 }
 635 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 636   let Inst{7} = lane{0};
 637 }
 638
 639 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 640 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 641 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 642
 643 // ...with double-spaced registers:
 644 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 645   let Inst{7-6} = lane{1-0};
 646 }
 647 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 648   let Inst{7} = lane{0};
 649 }
 650
 651 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 652 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 653
 654 // ...with address register writeback:
 655 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 656   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 657           (ins addrmode6:$Rn, am6offset:$Rm,
 658            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 659           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 660           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 661   let Inst{4}   = Rn{4};
 662 }
 663
 664 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 665   let Inst{7-5} = lane{2-0};
 666 }
 667 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 668   let Inst{7-6} = lane{1-0};
 669 }
 670 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 671   let Inst{7} = lane{0};
 672 }
 673
 674 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 675 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 676 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 677
 678 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 679   let Inst{7-6} = lane{1-0};
 680 }
 681 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 682   let Inst{7} = lane{0};
 683 }
 684
 685 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 686 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 687
 688 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 689 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 690   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 691           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 692           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 693           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 694           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 695   let Rm = 0b1111;
 696 }
 697
 698 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 699   let Inst{7-5} = lane{2-0};
 700 }
 701 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 702   let Inst{7-6} = lane{1-0};
 703 }
 704 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 705   let Inst{7}   = lane{0};
 706 }
 707
 708 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 709 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 710 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 711
 712 // ...with double-spaced registers:
 713 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 714   let Inst{7-6} = lane{1-0};
 715 }
 716 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 717   let Inst{7}   = lane{0};
 718 }
 719
 720 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 721 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 722
 723 // ...with address register writeback:
 724 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 725   : NLdStLn<1, 0b10, op11_8, op7_4,
 726           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 727           (ins addrmode6:$Rn, am6offset:$Rm,
 728            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 729           IIC_VLD3lnu, "vld3", Dt,
 730           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 731           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 732           []>;
 733
 734 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 735   let Inst{7-5} = lane{2-0};
 736 }
 737 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 738   let Inst{7-6} = lane{1-0};
 739 }
 740 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 741   let Inst{7}   = lane{0};
 742 }
 743
 744 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 745 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 746 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 747
 748 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 749   let Inst{7-6} = lane{1-0};
 750 }
 751 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 752   let Inst{7}   = lane{0};
 753 }
 754
 755 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 756 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 757
 758 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 759 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 760   : NLdStLn<1, 0b10, op11_8, op7_4,
 761           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 762           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 763           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 764           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 765           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 766   let Rm = 0b1111;
 767   let Inst{4}   = Rn{4};
 768 }
 769
 770 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 771   let Inst{7-5} = lane{2-0};
 772 }
 773 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 774   let Inst{7-6} = lane{1-0};
 775 }
 776 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 777   let Inst{7}   = lane{0};
 778   let Inst{5} = Rn{5};
 779 }
 780
 781 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 782 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 783 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 784
 785 // ...with double-spaced registers:
 786 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 787   let Inst{7-6} = lane{1-0};
 788 }
 789 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 790   let Inst{7}   = lane{0};
 791   let Inst{5} = Rn{5};
 792 }
 793
 794 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 795 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 796
 797 // ...with address register writeback:
 798 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 799   : NLdStLn<1, 0b10, op11_8, op7_4,
 800           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 801           (ins addrmode6:$Rn, am6offset:$Rm,
 802            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 803           IIC_VLD4lnu, "vld4", Dt,
 804 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 805 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 806           []> {
 807   let Inst{4}   = Rn{4};
 808 }
 809
 810 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 811   let Inst{7-5} = lane{2-0};
 812 }
 813 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 814   let Inst{7-6} = lane{1-0};
 815 }
 816 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 817   let Inst{7}   = lane{0};
 818   let Inst{5} = Rn{5};
 819 }
 820
 821 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 822 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 823 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 824
 825 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 826   let Inst{7-6} = lane{1-0};
 827 }
 828 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 829   let Inst{7}   = lane{0};
 830   let Inst{5} = Rn{5};
 831 }
 832
 833 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 834 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 835
 836 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 837
 838 //   VLD1DUP  : Vector Load (single element to all lanes)
 839 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
 840   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd), (ins addrmode6dup:$Rn),
 841           IIC_VLD1dup, "vld1", Dt, "\\{$Vd[]\\}, $Rn", "",
 842           [(set DPR:$Vd, (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
 843   let Rm = 0b1111;
 844   let Inst{4} = Rn{4};
 845   let DecoderMethod = "DecodeVLD1DupInstruction";
 846 }
 847 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
 848   let Pattern = [(set QPR:$dst,
 849                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
 850 }
 851
 852 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
 853 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
 854 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
 855
 856 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
 857 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
 858 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
 859
 860 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
 861           (VLD1DUPd32 addrmode6:$addr)>;
 862 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
 863           (VLD1DUPq32Pseudo addrmode6:$addr)>;
 864
 865 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 866
 867 class VLD1QDUP<bits<4> op7_4, string Dt>
 868   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2),
 869           (ins addrmode6dup:$Rn), IIC_VLD1dup,
 870           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 871   let Rm = 0b1111;
 872   let Inst{4} = Rn{4};
 873   let DecoderMethod = "DecodeVLD1DupInstruction";
 874 }
 875
 876 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
 877 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
 878 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
 879
 880 // ...with address register writeback:
 881 class VLD1DUPWB<bits<4> op7_4, string Dt>
 882   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, GPR:$wb),
 883           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 884           "vld1", Dt, "\\{$Vd[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 885   let Inst{4} = Rn{4};
 886   let DecoderMethod = "DecodeVLD1DupInstruction";
 887 }
 888 class VLD1QDUPWB<bits<4> op7_4, string Dt>
 889   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 890           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
 891           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 892   let Inst{4} = Rn{4};
 893   let DecoderMethod = "DecodeVLD1DupInstruction";
 894 }
 895
 896 def VLD1DUPd8_UPD  : VLD1DUPWB<{0,0,0,0}, "8">;
 897 def VLD1DUPd16_UPD : VLD1DUPWB<{0,1,0,?}, "16">;
 898 def VLD1DUPd32_UPD : VLD1DUPWB<{1,0,0,?}, "32">;
 899
 900 def VLD1DUPq8_UPD  : VLD1QDUPWB<{0,0,1,0}, "8">;
 901 def VLD1DUPq16_UPD : VLD1QDUPWB<{0,1,1,?}, "16">;
 902 def VLD1DUPq32_UPD : VLD1QDUPWB<{1,0,1,?}, "32">;
 903
 904 def VLD1DUPq8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1dupu>;
 905 def VLD1DUPq16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 906 def VLD1DUPq32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
 907
 908 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 909 class VLD2DUP<bits<4> op7_4, string Dt>
 910   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
 911           (ins addrmode6dup:$Rn), IIC_VLD2dup,
 912           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
 913   let Rm = 0b1111;
 914   let Inst{4} = Rn{4};
 915   let DecoderMethod = "DecodeVLD2DupInstruction";
 916 }
 917
 918 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
 919 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
 920 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
 921
 922 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
 923 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
 924 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
 925
 926 // ...with double-spaced registers (not used for codegen):
 927 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8">;
 928 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16">;
 929 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32">;
 930
 931 // ...with address register writeback:
 932 class VLD2DUPWB<bits<4> op7_4, string Dt>
 933   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 934           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
 935           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 936   let Inst{4} = Rn{4};
 937   let DecoderMethod = "DecodeVLD2DupInstruction";
 938 }
 939
 940 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
 941 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
 942 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
 943
 944 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
 945 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
 946 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
 947
 948 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
 949 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
 950 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
 951
 952 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 953 class VLD3DUP<bits<4> op7_4, string Dt>
 954   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 955           (ins addrmode6dup:$Rn), IIC_VLD3dup,
 956           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
 957   let Rm = 0b1111;
 958   let Inst{4} = Rn{4};
 959   let DecoderMethod = "DecodeVLD3DupInstruction";
 960 }
 961
 962 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
 963 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
 964 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
 965
 966 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
 967 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
 968 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
 969
 970 // ...with double-spaced registers (not used for codegen):
 971 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
 972 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
 973 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
 974
 975 // ...with address register writeback:
 976 class VLD3DUPWB<bits<4> op7_4, string Dt>
 977   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 978           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
 979           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
 980           "$Rn.addr = $wb", []> {
 981   let Inst{4} = Rn{4};
 982   let DecoderMethod = "DecodeVLD3DupInstruction";
 983 }
 984
 985 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
 986 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
 987 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
 988
 989 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
 990 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
 991 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
 992
 993 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
 994 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
 995 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
 996
 997 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 998 class VLD4DUP<bits<4> op7_4, string Dt>
 999   : NLdSt<1, 0b10, 0b1111, op7_4,
1000           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1001           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1002           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1003   let Rm = 0b1111;
1004   let Inst{4} = Rn{4};
1005   let DecoderMethod = "DecodeVLD4DupInstruction";
1006 }
1007
1008 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1009 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1010 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1011
1012 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1013 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1014 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1015
1016 // ...with double-spaced registers (not used for codegen):
1017 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
1018 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
1019 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1020
1021 // ...with address register writeback:
1022 class VLD4DUPWB<bits<4> op7_4, string Dt>
1023   : NLdSt<1, 0b10, 0b1111, op7_4,
1024           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1025           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1026           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1027           "$Rn.addr = $wb", []> {
1028   let Inst{4} = Rn{4};
1029   let DecoderMethod = "DecodeVLD4DupInstruction";
1030 }
1031
1032 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1033 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1034 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1035
1036 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1037 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1038 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1039
1040 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1041 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1042 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1043
1044 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1045
1046 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1047
1048 // Classes for VST* pseudo-instructions with multi-register operands.
1049 // These are expanded to real instructions after register allocation.
1050 class VSTQPseudo<InstrItinClass itin>
1051   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1052 class VSTQWBPseudo<InstrItinClass itin>
1053   : PseudoNLdSt<(outs GPR:$wb),
1054                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1055                 "$addr.addr = $wb">;
1056 class VSTQQPseudo<InstrItinClass itin>
1057   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1058 class VSTQQWBPseudo<InstrItinClass itin>
1059   : PseudoNLdSt<(outs GPR:$wb),
1060                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1061                 "$addr.addr = $wb">;
1062 class VSTQQQQPseudo<InstrItinClass itin>
1063   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1064 class VSTQQQQWBPseudo<InstrItinClass itin>
1065   : PseudoNLdSt<(outs GPR:$wb),
1066                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1067                 "$addr.addr = $wb">;
1068
1069 //   VST1     : Vector Store (multiple single elements)
1070 class VST1D<bits<4> op7_4, string Dt>
1071   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, DPR:$Vd),
1072           IIC_VST1, "vst1", Dt, "\\{$Vd\\}, $Rn", "", []> {
1073   let Rm = 0b1111;
1074   let Inst{4} = Rn{4};
1075   let DecoderMethod = "DecodeVSTInstruction";
1076 }
1077 class VST1Q<bits<4> op7_4, string Dt>
1078   : NLdSt<0,0b00,0b1010,op7_4, (outs),
1079           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
1080           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1081   let Rm = 0b1111;
1082   let Inst{5-4} = Rn{5-4};
1083   let DecoderMethod = "DecodeVSTInstruction";
1084 }
1085
1086 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1087 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1088 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1089 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1090
1091 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1092 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1093 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1094 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1095
1096 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1097 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1098 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1099 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1100
1101 // ...with address register writeback:
1102 class VST1DWB<bits<4> op7_4, string Dt>
1103   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
1104           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
1105           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1106   let Inst{4} = Rn{4};
1107   let DecoderMethod = "DecodeVSTInstruction";
1108 }
1109 class VST1QWB<bits<4> op7_4, string Dt>
1110   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
1111           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1112           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1113           "$Rn.addr = $wb", []> {
1114   let Inst{5-4} = Rn{5-4};
1115   let DecoderMethod = "DecodeVSTInstruction";
1116 }
1117
1118 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
1119 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
1120 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
1121 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
1122
1123 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
1124 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
1125 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
1126 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
1127
1128 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
1129 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1130 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1131 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
1132
1133 // ...with 3 registers (some of these are only for the disassembler):
1134 class VST1D3<bits<4> op7_4, string Dt>
1135   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1136           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
1137           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1138   let Rm = 0b1111;
1139   let Inst{4} = Rn{4};
1140   let DecoderMethod = "DecodeVSTInstruction";
1141 }
1142 class VST1D3WB<bits<4> op7_4, string Dt>
1143   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
1144           (ins addrmode6:$Rn, am6offset:$Rm,
1145            DPR:$Vd, DPR:$src2, DPR:$src3),
1146           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1147           "$Rn.addr = $wb", []> {
1148   let Inst{4} = Rn{4};
1149   let DecoderMethod = "DecodeVSTInstruction";
1150 }
1151
1152 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
1153 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
1154 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
1155 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
1156
1157 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
1158 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
1159 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
1160 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
1161
1162 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
1163 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
1164
1165 // ...with 4 registers (some of these are only for the disassembler):
1166 class VST1D4<bits<4> op7_4, string Dt>
1167   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1168           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1169           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
1170           []> {
1171   let Rm = 0b1111;
1172   let Inst{5-4} = Rn{5-4};
1173   let DecoderMethod = "DecodeVSTInstruction";
1174 }
1175 class VST1D4WB<bits<4> op7_4, string Dt>
1176   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
1177           (ins addrmode6:$Rn, am6offset:$Rm,
1178            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
1179           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1180           "$Rn.addr = $wb", []> {
1181   let Inst{5-4} = Rn{5-4};
1182   let DecoderMethod = "DecodeVSTInstruction";
1183 }
1184
1185 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
1186 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
1187 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
1188 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
1189
1190 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
1191 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
1192 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
1193 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
1194
1195 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
1196 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
1197
1198 //   VST2     : Vector Store (multiple 2-element structures)
1199 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1200   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1201           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1202           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1203   let Rm = 0b1111;
1204   let Inst{5-4} = Rn{5-4};
1205   let DecoderMethod = "DecodeVSTInstruction";
1206 }
1207 class VST2Q<bits<4> op7_4, string Dt>
1208   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1209           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1210           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1211           "", []> {
1212   let Rm = 0b1111;
1213   let Inst{5-4} = Rn{5-4};
1214   let DecoderMethod = "DecodeVSTInstruction";
1215 }
1216
1217 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1218 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1219 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1220
1221 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1222 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1223 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1224
1225 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1226 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1227 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1228
1229 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1230 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1231 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1232
1233 // ...with address register writeback:
1234 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1235   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1236           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1237           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1238           "$Rn.addr = $wb", []> {
1239   let Inst{5-4} = Rn{5-4};
1240   let DecoderMethod = "DecodeVSTInstruction";
1241 }
1242 class VST2QWB<bits<4> op7_4, string Dt>
1243   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1244           (ins addrmode6:$Rn, am6offset:$Rm,
1245            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1246           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1247           "$Rn.addr = $wb", []> {
1248   let Inst{5-4} = Rn{5-4};
1249   let DecoderMethod = "DecodeVSTInstruction";
1250 }
1251
1252 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1253 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1254 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1255
1256 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1257 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1258 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1259
1260 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1261 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1262 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1263
1264 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1265 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1266 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1267
1268 // ...with double-spaced registers (for disassembly only):
1269 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1270 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1271 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1272 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1273 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1274 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1275
1276 //   VST3     : Vector Store (multiple 3-element structures)
1277 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1278   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1279           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1280           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1281   let Rm = 0b1111;
1282   let Inst{4} = Rn{4};
1283   let DecoderMethod = "DecodeVSTInstruction";
1284 }
1285
1286 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1287 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1288 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1289
1290 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1291 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1292 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1293
1294 // ...with address register writeback:
1295 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1296   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1297           (ins addrmode6:$Rn, am6offset:$Rm,
1298            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1299           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1300           "$Rn.addr = $wb", []> {
1301   let Inst{4} = Rn{4};
1302   let DecoderMethod = "DecodeVSTInstruction";
1303 }
1304
1305 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1306 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1307 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1308
1309 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1310 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1311 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1312
1313 // ...with double-spaced registers:
1314 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1315 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1316 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1317 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1318 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1319 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1320
1321 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1322 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1323 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1324
1325 // ...alternate versions to be allocated odd register numbers:
1326 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1327 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1328 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1329
1330 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1331 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1332 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1333
1334 //   VST4     : Vector Store (multiple 4-element structures)
1335 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1336   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1337           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1338           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1339           "", []> {
1340   let Rm = 0b1111;
1341   let Inst{5-4} = Rn{5-4};
1342   let DecoderMethod = "DecodeVSTInstruction";
1343 }
1344
1345 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1346 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1347 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1348
1349 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1350 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1351 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1352
1353 // ...with address register writeback:
1354 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1355   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1356           (ins addrmode6:$Rn, am6offset:$Rm,
1357            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1358            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1359           "$Rn.addr = $wb", []> {
1360   let Inst{5-4} = Rn{5-4};
1361   let DecoderMethod = "DecodeVSTInstruction";
1362 }
1363
1364 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1365 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1366 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1367
1368 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1369 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1370 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1371
1372 // ...with double-spaced registers:
1373 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1374 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1375 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1376 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1377 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1378 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1379
1380 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1381 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1382 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1383
1384 // ...alternate versions to be allocated odd register numbers:
1385 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1386 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1387 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1388
1389 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1390 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1391 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1392
1393 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1394
1395 // Classes for VST*LN pseudo-instructions with multi-register operands.
1396 // These are expanded to real instructions after register allocation.
1397 class VSTQLNPseudo<InstrItinClass itin>
1398   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1399                 itin, "">;
1400 class VSTQLNWBPseudo<InstrItinClass itin>
1401   : PseudoNLdSt<(outs GPR:$wb),
1402                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1403                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1404 class VSTQQLNPseudo<InstrItinClass itin>
1405   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1406                 itin, "">;
1407 class VSTQQLNWBPseudo<InstrItinClass itin>
1408   : PseudoNLdSt<(outs GPR:$wb),
1409                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1410                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1411 class VSTQQQQLNPseudo<InstrItinClass itin>
1412   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1413                 itin, "">;
1414 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1415   : PseudoNLdSt<(outs GPR:$wb),
1416                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1417                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1418
1419 //   VST1LN   : Vector Store (single element from one lane)
1420 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1421              PatFrag StoreOp, SDNode ExtractOp>
1422   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1423           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1424           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1425           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1426   let Rm = 0b1111;
1427 }
1428 class VST1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1429              PatFrag StoreOp, SDNode ExtractOp>
1430   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1431           (ins addrmode6oneL32:$Rn, DPR:$Vd, nohash_imm:$lane),
1432           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1433           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6oneL32:$Rn)]>{
1434   let Rm = 0b1111;
1435 }
1436 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1437   : VSTQLNPseudo<IIC_VST1ln> {
1438   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1439                           addrmode6:$addr)];
1440 }
1441
1442 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1443                        NEONvgetlaneu> {
1444   let Inst{7-5} = lane{2-0};
1445 }
1446 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1447                        NEONvgetlaneu> {
1448   let Inst{7-6} = lane{1-0};
1449   let Inst{4}   = Rn{5};
1450 }
1451
1452 def VST1LNd32 : VST1LN32<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1453   let Inst{7}   = lane{0};
1454   let Inst{5-4} = Rn{5-4};
1455 }
1456
1457 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1458 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1459 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1460
1461 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1462           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1463 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1464           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1465
1466 // ...with address register writeback:
1467 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1468                PatFrag StoreOp, SDNode ExtractOp>
1469   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1470           (ins addrmode6:$Rn, am6offset:$Rm,
1471            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1472           "\\{$Vd[$lane]\\}, $Rn$Rm",
1473           "$Rn.addr = $wb",
1474           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1475                                   addrmode6:$Rn, am6offset:$Rm))]>;
1476 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1477   : VSTQLNWBPseudo<IIC_VST1lnu> {
1478   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1479                                         addrmode6:$addr, am6offset:$offset))];
1480 }
1481
1482 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
1483                              NEONvgetlaneu> {
1484   let Inst{7-5} = lane{2-0};
1485 }
1486 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
1487                              NEONvgetlaneu> {
1488   let Inst{7-6} = lane{1-0};
1489   let Inst{4}   = Rn{5};
1490 }
1491 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
1492                              extractelt> {
1493   let Inst{7}   = lane{0};
1494   let Inst{5-4} = Rn{5-4};
1495 }
1496
1497 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
1498 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
1499 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
1500
1501 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1502
1503 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1504 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1505   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1506           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1507           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1508           "", []> {
1509   let Rm = 0b1111;
1510   let Inst{4}   = Rn{4};
1511 }
1512
1513 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1514   let Inst{7-5} = lane{2-0};
1515 }
1516 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1517   let Inst{7-6} = lane{1-0};
1518 }
1519 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1520   let Inst{7}   = lane{0};
1521 }
1522
1523 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1524 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1525 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1526
1527 // ...with double-spaced registers:
1528 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1529   let Inst{7-6} = lane{1-0};
1530   let Inst{4}   = Rn{4};
1531 }
1532 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1533   let Inst{7}   = lane{0};
1534   let Inst{4}   = Rn{4};
1535 }
1536
1537 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1538 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1539
1540 // ...with address register writeback:
1541 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1542   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1543           (ins addrmode6:$addr, am6offset:$offset,
1544            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1545           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1546           "$addr.addr = $wb", []> {
1547   let Inst{4}   = Rn{4};
1548 }
1549
1550 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1551   let Inst{7-5} = lane{2-0};
1552 }
1553 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1554   let Inst{7-6} = lane{1-0};
1555 }
1556 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1557   let Inst{7}   = lane{0};
1558 }
1559
1560 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1561 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1562 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1563
1564 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1565   let Inst{7-6} = lane{1-0};
1566 }
1567 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1568   let Inst{7}   = lane{0};
1569 }
1570
1571 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1572 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1573
1574 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1575 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1576   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1577           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1578            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1579           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1580   let Rm = 0b1111;
1581 }
1582
1583 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1584   let Inst{7-5} = lane{2-0};
1585 }
1586 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1587   let Inst{7-6} = lane{1-0};
1588 }
1589 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1590   let Inst{7}   = lane{0};
1591 }
1592
1593 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1594 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1595 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1596
1597 // ...with double-spaced registers:
1598 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1599   let Inst{7-6} = lane{1-0};
1600 }
1601 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1602   let Inst{7}   = lane{0};
1603 }
1604
1605 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1606 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1607
1608 // ...with address register writeback:
1609 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1610   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1611           (ins addrmode6:$Rn, am6offset:$Rm,
1612            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1613           IIC_VST3lnu, "vst3", Dt,
1614           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1615           "$Rn.addr = $wb", []>;
1616
1617 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1618   let Inst{7-5} = lane{2-0};
1619 }
1620 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1621   let Inst{7-6} = lane{1-0};
1622 }
1623 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1624   let Inst{7}   = lane{0};
1625 }
1626
1627 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1628 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1629 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1630
1631 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1632   let Inst{7-6} = lane{1-0};
1633 }
1634 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1635   let Inst{7}   = lane{0};
1636 }
1637
1638 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1639 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1640
1641 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1642 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1643   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1644           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1645            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1646           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1647           "", []> {
1648   let Rm = 0b1111;
1649   let Inst{4} = Rn{4};
1650 }
1651
1652 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1653   let Inst{7-5} = lane{2-0};
1654 }
1655 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1656   let Inst{7-6} = lane{1-0};
1657 }
1658 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1659   let Inst{7}   = lane{0};
1660   let Inst{5} = Rn{5};
1661 }
1662
1663 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1664 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1665 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1666
1667 // ...with double-spaced registers:
1668 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1669   let Inst{7-6} = lane{1-0};
1670 }
1671 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1672   let Inst{7}   = lane{0};
1673   let Inst{5} = Rn{5};
1674 }
1675
1676 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1677 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1678
1679 // ...with address register writeback:
1680 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1681   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1682           (ins addrmode6:$Rn, am6offset:$Rm,
1683            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1684           IIC_VST4lnu, "vst4", Dt,
1685   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1686           "$Rn.addr = $wb", []> {
1687   let Inst{4} = Rn{4};
1688 }
1689
1690 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1691   let Inst{7-5} = lane{2-0};
1692 }
1693 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1694   let Inst{7-6} = lane{1-0};
1695 }
1696 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1697   let Inst{7}   = lane{0};
1698   let Inst{5} = Rn{5};
1699 }
1700
1701 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1702 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1703 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1704
1705 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1706   let Inst{7-6} = lane{1-0};
1707 }
1708 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1709   let Inst{7}   = lane{0};
1710   let Inst{5} = Rn{5};
1711 }
1712
1713 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1714 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1715
1716 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1717
1718
1719 //===----------------------------------------------------------------------===//
1720 // NEON pattern fragments
1721 //===----------------------------------------------------------------------===//
1722
1723 // Extract D sub-registers of Q registers.
1724 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1725   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1726   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1727 }]>;
1728 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1729   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1730   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1731 }]>;
1732 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1733   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1734   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1735 }]>;
1736 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1737   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1738   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1739 }]>;
1740
1741 // Extract S sub-registers of Q/D registers.
1742 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1743   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1744   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1745 }]>;
1746
1747 // Translate lane numbers from Q registers to D subregs.
1748 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1749   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1750 }]>;
1751 def SubReg_i16_lane : SDNodeXForm<imm, [{
1752   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1753 }]>;
1754 def SubReg_i32_lane : SDNodeXForm<imm, [{
1755   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1756 }]>;
1757
1758 //===----------------------------------------------------------------------===//
1759 // Instruction Classes
1760 //===----------------------------------------------------------------------===//
1761
1762 // Basic 2-register operations: double- and quad-register.
1763 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1764            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1765            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1766   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1767         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
1768         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
1769 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1770            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1771            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1772   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1773         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
1774         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
1775
1776 // Basic 2-register intrinsics, both double- and quad-register.
1777 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1778               bits<2> op17_16, bits<5> op11_7, bit op4,
1779               InstrItinClass itin, string OpcodeStr, string Dt,
1780               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1781   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
1782         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1783         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
1784 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1785               bits<2> op17_16, bits<5> op11_7, bit op4,
1786               InstrItinClass itin, string OpcodeStr, string Dt,
1787               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1788   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
1789         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1790         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
1791
1792 // Narrow 2-register operations.
1793 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1794            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1795            InstrItinClass itin, string OpcodeStr, string Dt,
1796            ValueType TyD, ValueType TyQ, SDNode OpNode>
1797   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
1798         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1799         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
1800
1801 // Narrow 2-register intrinsics.
1802 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1803               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1804               InstrItinClass itin, string OpcodeStr, string Dt,
1805               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1806   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
1807         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1808         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
1809
1810 // Long 2-register operations (currently only used for VMOVL).
1811 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1812            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1813            InstrItinClass itin, string OpcodeStr, string Dt,
1814            ValueType TyQ, ValueType TyD, SDNode OpNode>
1815   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
1816         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1817         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
1818
1819 // Long 2-register intrinsics.
1820 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1821               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1822               InstrItinClass itin, string OpcodeStr, string Dt,
1823               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1824   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
1825         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
1826         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
1827
1828 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1829 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1830   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
1831         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1832         OpcodeStr, Dt, "$Vd, $Vm",
1833         "$src1 = $Vd, $src2 = $Vm", []>;
1834 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1835                   InstrItinClass itin, string OpcodeStr, string Dt>
1836   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
1837         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
1838         "$src1 = $Vd, $src2 = $Vm", []>;
1839
1840 // Basic 3-register operations: double- and quad-register.
1841 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1842            InstrItinClass itin, string OpcodeStr, string Dt,
1843            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1844   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1845         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1846         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1847         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1848   let isCommutable = Commutable;
1849 }
1850 // Same as N3VD but no data type.
1851 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1852            InstrItinClass itin, string OpcodeStr,
1853            ValueType ResTy, ValueType OpTy,
1854            SDNode OpNode, bit Commutable>
1855   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1856          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1857          OpcodeStr, "$Vd, $Vn, $Vm", "",
1858          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
1859   let isCommutable = Commutable;
1860 }
1861
1862 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1863              InstrItinClass itin, string OpcodeStr, string Dt,
1864              ValueType Ty, SDNode ShOp>
1865   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
1866         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1867         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1868         [(set (Ty DPR:$Vd),
1869               (Ty (ShOp (Ty DPR:$Vn),
1870                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
1871   let isCommutable = 0;
1872 }
1873 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1874                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1875   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
1876         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1877         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm[$lane]","",
1878         [(set (Ty DPR:$Vd),
1879               (Ty (ShOp (Ty DPR:$Vn),
1880                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
1881   let isCommutable = 0;
1882 }
1883
1884 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1885            InstrItinClass itin, string OpcodeStr, string Dt,
1886            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1887   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1888         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1889         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1890         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1891   let isCommutable = Commutable;
1892 }
1893 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1894            InstrItinClass itin, string OpcodeStr,
1895            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1896   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1897          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1898          OpcodeStr, "$Vd, $Vn, $Vm", "",
1899          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
1900   let isCommutable = Commutable;
1901 }
1902 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1903              InstrItinClass itin, string OpcodeStr, string Dt,
1904              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1905   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
1906         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1907         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1908         [(set (ResTy QPR:$Vd),
1909               (ResTy (ShOp (ResTy QPR:$Vn),
1910                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
1911                                                 imm:$lane)))))]> {
1912   let isCommutable = 0;
1913 }
1914 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1915                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1916   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
1917         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1918         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm[$lane]","",
1919         [(set (ResTy QPR:$Vd),
1920               (ResTy (ShOp (ResTy QPR:$Vn),
1921                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
1922                                                 imm:$lane)))))]> {
1923   let isCommutable = 0;
1924 }
1925
1926 // Basic 3-register intrinsics, both double- and quad-register.
1927 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1928               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1929               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1930   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1931         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1932         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1933         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1934   let isCommutable = Commutable;
1935 }
1936 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1937                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1938   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
1939         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1940         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1941         [(set (Ty DPR:$Vd),
1942               (Ty (IntOp (Ty DPR:$Vn),
1943                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
1944                                            imm:$lane)))))]> {
1945   let isCommutable = 0;
1946 }
1947 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1948                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1949   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
1950         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1951         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1952         [(set (Ty DPR:$Vd),
1953               (Ty (IntOp (Ty DPR:$Vn),
1954                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
1955   let isCommutable = 0;
1956 }
1957 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1958               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1959               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1960   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1961         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
1962         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1963         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
1964   let isCommutable = 0;
1965 }
1966
1967 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1968               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1969               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1970   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1971         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
1972         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1973         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1974   let isCommutable = Commutable;
1975 }
1976 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1977                 string OpcodeStr, string Dt,
1978                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1979   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
1980         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
1981         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1982         [(set (ResTy QPR:$Vd),
1983               (ResTy (IntOp (ResTy QPR:$Vn),
1984                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
1985                                                  imm:$lane)))))]> {
1986   let isCommutable = 0;
1987 }
1988 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1989                   string OpcodeStr, string Dt,
1990                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1991   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
1992         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1993         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
1994         [(set (ResTy QPR:$Vd),
1995               (ResTy (IntOp (ResTy QPR:$Vn),
1996                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
1997                                                  imm:$lane)))))]> {
1998   let isCommutable = 0;
1999 }
2000 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2001               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2002               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2003   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2004         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2005         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2006         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2007   let isCommutable = 0;
2008 }
2009
2010 // Multiply-Add/Sub operations: double- and quad-register.
2011 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2012                 InstrItinClass itin, string OpcodeStr, string Dt,
2013                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2014   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2015         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2016         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2017         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2018                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2019
2020 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2021                   string OpcodeStr, string Dt,
2022                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2023   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2024         (outs DPR:$Vd),
2025         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2026         NVMulSLFrm, itin,
2027         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2028         [(set (Ty DPR:$Vd),
2029               (Ty (ShOp (Ty DPR:$src1),
2030                         (Ty (MulOp DPR:$Vn,
2031                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2032                                                      imm:$lane)))))))]>;
2033 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2034                     string OpcodeStr, string Dt,
2035                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2036   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2037         (outs DPR:$Vd),
2038         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2039         NVMulSLFrm, itin,
2040         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2041         [(set (Ty DPR:$Vd),
2042               (Ty (ShOp (Ty DPR:$src1),
2043                         (Ty (MulOp DPR:$Vn,
2044                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2045                                                      imm:$lane)))))))]>;
2046
2047 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2048                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2049                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2050   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2051         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2052         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2053         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2054                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2055 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2056                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2057                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2058   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2059         (outs QPR:$Vd),
2060         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2061         NVMulSLFrm, itin,
2062         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2063         [(set (ResTy QPR:$Vd),
2064               (ResTy (ShOp (ResTy QPR:$src1),
2065                            (ResTy (MulOp QPR:$Vn,
2066                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2067                                                         imm:$lane)))))))]>;
2068 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2069                     string OpcodeStr, string Dt,
2070                     ValueType ResTy, ValueType OpTy,
2071                     SDNode MulOp, SDNode ShOp>
2072   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2073         (outs QPR:$Vd),
2074         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2075         NVMulSLFrm, itin,
2076         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2077         [(set (ResTy QPR:$Vd),
2078               (ResTy (ShOp (ResTy QPR:$src1),
2079                            (ResTy (MulOp QPR:$Vn,
2080                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2081                                                         imm:$lane)))))))]>;
2082
2083 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2084 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2085                 InstrItinClass itin, string OpcodeStr, string Dt,
2086                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2087   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2088         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2089         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2090         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2091                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2092 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2093                 InstrItinClass itin, string OpcodeStr, string Dt,
2094                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2095   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2096         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2097         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2098         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2099                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2100
2101 // Neon 3-argument intrinsics, both double- and quad-register.
2102 // The destination register is also used as the first source operand register.
2103 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2104                InstrItinClass itin, string OpcodeStr, string Dt,
2105                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2106   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2107         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2108         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2109         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2110                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2111 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2112                InstrItinClass itin, string OpcodeStr, string Dt,
2113                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2114   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2115         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2116         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2117         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2118                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2119
2120 // Long Multiply-Add/Sub operations.
2121 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2122                 InstrItinClass itin, string OpcodeStr, string Dt,
2123                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2124   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2125         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2126         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2127         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2128                                 (TyQ (MulOp (TyD DPR:$Vn),
2129                                             (TyD DPR:$Vm)))))]>;
2130 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2131                   InstrItinClass itin, string OpcodeStr, string Dt,
2132                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2133   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2134         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2135         NVMulSLFrm, itin,
2136         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2137         [(set QPR:$Vd,
2138           (OpNode (TyQ QPR:$src1),
2139                   (TyQ (MulOp (TyD DPR:$Vn),
2140                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2141                                                  imm:$lane))))))]>;
2142 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2143                     InstrItinClass itin, string OpcodeStr, string Dt,
2144                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2145   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2146         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2147         NVMulSLFrm, itin,
2148         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2149         [(set QPR:$Vd,
2150           (OpNode (TyQ QPR:$src1),
2151                   (TyQ (MulOp (TyD DPR:$Vn),
2152                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2153                                                  imm:$lane))))))]>;
2154
2155 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2156 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2157                    InstrItinClass itin, string OpcodeStr, string Dt,
2158                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2159                    SDNode OpNode>
2160   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2161         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2162         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2163         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2164                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2165                                                         (TyD DPR:$Vm)))))))]>;
2166
2167 // Neon Long 3-argument intrinsic.  The destination register is
2168 // a quad-register and is also used as the first source operand register.
2169 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2170                InstrItinClass itin, string OpcodeStr, string Dt,
2171                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2172   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2173         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2174         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2175         [(set QPR:$Vd,
2176           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2177 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2178                  string OpcodeStr, string Dt,
2179                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2180   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2181         (outs QPR:$Vd),
2182         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2183         NVMulSLFrm, itin,
2184         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2185         [(set (ResTy QPR:$Vd),
2186               (ResTy (IntOp (ResTy QPR:$src1),
2187                             (OpTy DPR:$Vn),
2188                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2189                                                 imm:$lane)))))]>;
2190 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2191                    InstrItinClass itin, string OpcodeStr, string Dt,
2192                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2193   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2194         (outs QPR:$Vd),
2195         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2196         NVMulSLFrm, itin,
2197         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
2198         [(set (ResTy QPR:$Vd),
2199               (ResTy (IntOp (ResTy QPR:$src1),
2200                             (OpTy DPR:$Vn),
2201                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2202                                                 imm:$lane)))))]>;
2203
2204 // Narrowing 3-register intrinsics.
2205 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2206               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2207               Intrinsic IntOp, bit Commutable>
2208   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2209         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2210         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2211         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2212   let isCommutable = Commutable;
2213 }
2214
2215 // Long 3-register operations.
2216 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2217            InstrItinClass itin, string OpcodeStr, string Dt,
2218            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2219   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2220         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2221         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2222         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2223   let isCommutable = Commutable;
2224 }
2225 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2226              InstrItinClass itin, string OpcodeStr, string Dt,
2227              ValueType TyQ, ValueType TyD, SDNode OpNode>
2228   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2229         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2230         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2231         [(set QPR:$Vd,
2232           (TyQ (OpNode (TyD DPR:$Vn),
2233                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2234 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2235                InstrItinClass itin, string OpcodeStr, string Dt,
2236                ValueType TyQ, ValueType TyD, SDNode OpNode>
2237   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2238         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2239         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2240         [(set QPR:$Vd,
2241           (TyQ (OpNode (TyD DPR:$Vn),
2242                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2243
2244 // Long 3-register operations with explicitly extended operands.
2245 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2246               InstrItinClass itin, string OpcodeStr, string Dt,
2247               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2248               bit Commutable>
2249   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2250         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2251         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2252         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2253                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2254   let isCommutable = Commutable;
2255 }
2256
2257 // Long 3-register intrinsics with explicit extend (VABDL).
2258 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2259                  InstrItinClass itin, string OpcodeStr, string Dt,
2260                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2261                  bit Commutable>
2262   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2263         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2264         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2265         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2266                                                 (TyD DPR:$Vm))))))]> {
2267   let isCommutable = Commutable;
2268 }
2269
2270 // Long 3-register intrinsics.
2271 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2272               InstrItinClass itin, string OpcodeStr, string Dt,
2273               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2274   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2275         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2276         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2277         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2278   let isCommutable = Commutable;
2279 }
2280 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2281                 string OpcodeStr, string Dt,
2282                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2283   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2284         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, nohash_imm:$lane),
2285         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2286         [(set (ResTy QPR:$Vd),
2287               (ResTy (IntOp (OpTy DPR:$Vn),
2288                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2289                                                 imm:$lane)))))]>;
2290 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2291                   InstrItinClass itin, string OpcodeStr, string Dt,
2292                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2293   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2294         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
2295         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "",
2296         [(set (ResTy QPR:$Vd),
2297               (ResTy (IntOp (OpTy DPR:$Vn),
2298                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2299                                                 imm:$lane)))))]>;
2300
2301 // Wide 3-register operations.
2302 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2303            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2304            SDNode OpNode, SDNode ExtOp, bit Commutable>
2305   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2306         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2307         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2308         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2309                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2310   let isCommutable = Commutable;
2311 }
2312
2313 // Pairwise long 2-register intrinsics, both double- and quad-register.
2314 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2315                 bits<2> op17_16, bits<5> op11_7, bit op4,
2316                 string OpcodeStr, string Dt,
2317                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2318   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2319         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2320         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2321 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2322                 bits<2> op17_16, bits<5> op11_7, bit op4,
2323                 string OpcodeStr, string Dt,
2324                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2325   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2326         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2327         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2328
2329 // Pairwise long 2-register accumulate intrinsics,
2330 // both double- and quad-register.
2331 // The destination register is also used as the first source operand register.
2332 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2333                  bits<2> op17_16, bits<5> op11_7, bit op4,
2334                  string OpcodeStr, string Dt,
2335                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2336   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2337         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2338         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2339         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2340 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2341                  bits<2> op17_16, bits<5> op11_7, bit op4,
2342                  string OpcodeStr, string Dt,
2343                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2344   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2345         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2346         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2347         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2348
2349 // Shift by immediate,
2350 // both double- and quad-register.
2351 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2352              Format f, InstrItinClass itin, Operand ImmTy,
2353              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2354   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2355            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2356            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2357            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2358 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2359              Format f, InstrItinClass itin, Operand ImmTy,
2360              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2361   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2362            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2363            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2364            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2365
2366 // Long shift by immediate.
2367 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2368              string OpcodeStr, string Dt,
2369              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2370   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2371            (outs QPR:$Vd), (ins DPR:$Vm, i32imm:$SIMM), N2RegVShLFrm,
2372            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2373            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2374                                           (i32 imm:$SIMM))))]>;
2375
2376 // Narrow shift by immediate.
2377 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2378              InstrItinClass itin, string OpcodeStr, string Dt,
2379              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2380   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2381            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2382            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2383            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2384                                           (i32 imm:$SIMM))))]>;
2385
2386 // Shift right by immediate and accumulate,
2387 // both double- and quad-register.
2388 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2389                 Operand ImmTy, string OpcodeStr, string Dt,
2390                 ValueType Ty, SDNode ShOp>
2391   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2392            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2393            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2394            [(set DPR:$Vd, (Ty (add DPR:$src1,
2395                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2396 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2397                 Operand ImmTy, string OpcodeStr, string Dt,
2398                 ValueType Ty, SDNode ShOp>
2399   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2400            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2401            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2402            [(set QPR:$Vd, (Ty (add QPR:$src1,
2403                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2404
2405 // Shift by immediate and insert,
2406 // both double- and quad-register.
2407 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2408                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2409                 ValueType Ty,SDNode ShOp>
2410   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2411            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2412            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2413            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2414 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2415                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2416                 ValueType Ty,SDNode ShOp>
2417   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2418            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2419            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2420            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2421
2422 // Convert, with fractional bits immediate,
2423 // both double- and quad-register.
2424 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2425               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2426               Intrinsic IntOp>
2427   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2428            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2429            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2430            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2431 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2432               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2433               Intrinsic IntOp>
2434   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2435            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2436            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2437            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2438
2439 //===----------------------------------------------------------------------===//
2440 // Multiclasses
2441 //===----------------------------------------------------------------------===//
2442
2443 // Abbreviations used in multiclass suffixes:
2444 //   Q = quarter int (8 bit) elements
2445 //   H = half int (16 bit) elements
2446 //   S = single int (32 bit) elements
2447 //   D = double int (64 bit) elements
2448
2449 // Neon 2-register vector operations and intrinsics.
2450
2451 // Neon 2-register comparisons.
2452 //   source operand element sizes of 8, 16 and 32 bits:
2453 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2454                        bits<5> op11_7, bit op4, string opc, string Dt,
2455                        string asm, SDNode OpNode> {
2456   // 64-bit vector types.
2457   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2458                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2459                   opc, !strconcat(Dt, "8"), asm, "",
2460                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2461   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2462                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2463                   opc, !strconcat(Dt, "16"), asm, "",
2464                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2465   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2466                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2467                   opc, !strconcat(Dt, "32"), asm, "",
2468                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2469   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2470                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2471                   opc, "f32", asm, "",
2472                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
2473     let Inst{10} = 1; // overwrite F = 1
2474   }
2475
2476   // 128-bit vector types.
2477   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2478                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2479                   opc, !strconcat(Dt, "8"), asm, "",
2480                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2481   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2482                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2483                   opc, !strconcat(Dt, "16"), asm, "",
2484                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2485   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2486                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2487                   opc, !strconcat(Dt, "32"), asm, "",
2488                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2489   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2490                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2491                   opc, "f32", asm, "",
2492                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
2493     let Inst{10} = 1; // overwrite F = 1
2494   }
2495 }
2496
2497
2498 // Neon 2-register vector intrinsics,
2499 //   element sizes of 8, 16 and 32 bits:
2500 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2501                       bits<5> op11_7, bit op4,
2502                       InstrItinClass itinD, InstrItinClass itinQ,
2503                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2504   // 64-bit vector types.
2505   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2506                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2507   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2508                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2509   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2510                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2511
2512   // 128-bit vector types.
2513   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2514                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2515   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2516                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2517   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2518                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2519 }
2520
2521
2522 // Neon Narrowing 2-register vector operations,
2523 //   source operand element sizes of 16, 32 and 64 bits:
2524 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2525                     bits<5> op11_7, bit op6, bit op4,
2526                     InstrItinClass itin, string OpcodeStr, string Dt,
2527                     SDNode OpNode> {
2528   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2529                    itin, OpcodeStr, !strconcat(Dt, "16"),
2530                    v8i8, v8i16, OpNode>;
2531   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2532                    itin, OpcodeStr, !strconcat(Dt, "32"),
2533                    v4i16, v4i32, OpNode>;
2534   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2535                    itin, OpcodeStr, !strconcat(Dt, "64"),
2536                    v2i32, v2i64, OpNode>;
2537 }
2538
2539 // Neon Narrowing 2-register vector intrinsics,
2540 //   source operand element sizes of 16, 32 and 64 bits:
2541 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2542                        bits<5> op11_7, bit op6, bit op4,
2543                        InstrItinClass itin, string OpcodeStr, string Dt,
2544                        Intrinsic IntOp> {
2545   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2546                       itin, OpcodeStr, !strconcat(Dt, "16"),
2547                       v8i8, v8i16, IntOp>;
2548   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2549                       itin, OpcodeStr, !strconcat(Dt, "32"),
2550                       v4i16, v4i32, IntOp>;
2551   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2552                       itin, OpcodeStr, !strconcat(Dt, "64"),
2553                       v2i32, v2i64, IntOp>;
2554 }
2555
2556
2557 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2558 //   source operand element sizes of 16, 32 and 64 bits:
2559 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2560                     string OpcodeStr, string Dt, SDNode OpNode> {
2561   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2562                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2563   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2564                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2565   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2566                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2567 }
2568
2569
2570 // Neon 3-register vector operations.
2571
2572 // First with only element sizes of 8, 16 and 32 bits:
2573 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2574                    InstrItinClass itinD16, InstrItinClass itinD32,
2575                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2576                    string OpcodeStr, string Dt,
2577                    SDNode OpNode, bit Commutable = 0> {
2578   // 64-bit vector types.
2579   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2580                    OpcodeStr, !strconcat(Dt, "8"),
2581                    v8i8, v8i8, OpNode, Commutable>;
2582   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2583                    OpcodeStr, !strconcat(Dt, "16"),
2584                    v4i16, v4i16, OpNode, Commutable>;
2585   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2586                    OpcodeStr, !strconcat(Dt, "32"),
2587                    v2i32, v2i32, OpNode, Commutable>;
2588
2589   // 128-bit vector types.
2590   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2591                    OpcodeStr, !strconcat(Dt, "8"),
2592                    v16i8, v16i8, OpNode, Commutable>;
2593   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2594                    OpcodeStr, !strconcat(Dt, "16"),
2595                    v8i16, v8i16, OpNode, Commutable>;
2596   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2597                    OpcodeStr, !strconcat(Dt, "32"),
2598                    v4i32, v4i32, OpNode, Commutable>;
2599 }
2600
2601 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2602   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2603                        v4i16, ShOp>;
2604   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2605                      v2i32, ShOp>;
2606   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2607                        v8i16, v4i16, ShOp>;
2608   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2609                      v4i32, v2i32, ShOp>;
2610 }
2611
2612 // ....then also with element size 64 bits:
2613 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2614                     InstrItinClass itinD, InstrItinClass itinQ,
2615                     string OpcodeStr, string Dt,
2616                     SDNode OpNode, bit Commutable = 0>
2617   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2618             OpcodeStr, Dt, OpNode, Commutable> {
2619   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2620                    OpcodeStr, !strconcat(Dt, "64"),
2621                    v1i64, v1i64, OpNode, Commutable>;
2622   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2623                    OpcodeStr, !strconcat(Dt, "64"),
2624                    v2i64, v2i64, OpNode, Commutable>;
2625 }
2626
2627
2628 // Neon 3-register vector intrinsics.
2629
2630 // First with only element sizes of 16 and 32 bits:
2631 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2632                      InstrItinClass itinD16, InstrItinClass itinD32,
2633                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2634                      string OpcodeStr, string Dt,
2635                      Intrinsic IntOp, bit Commutable = 0> {
2636   // 64-bit vector types.
2637   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2638                       OpcodeStr, !strconcat(Dt, "16"),
2639                       v4i16, v4i16, IntOp, Commutable>;
2640   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2641                       OpcodeStr, !strconcat(Dt, "32"),
2642                       v2i32, v2i32, IntOp, Commutable>;
2643
2644   // 128-bit vector types.
2645   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2646                       OpcodeStr, !strconcat(Dt, "16"),
2647                       v8i16, v8i16, IntOp, Commutable>;
2648   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2649                       OpcodeStr, !strconcat(Dt, "32"),
2650                       v4i32, v4i32, IntOp, Commutable>;
2651 }
2652 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2653                      InstrItinClass itinD16, InstrItinClass itinD32,
2654                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2655                      string OpcodeStr, string Dt,
2656                      Intrinsic IntOp> {
2657   // 64-bit vector types.
2658   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2659                       OpcodeStr, !strconcat(Dt, "16"),
2660                       v4i16, v4i16, IntOp>;
2661   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2662                       OpcodeStr, !strconcat(Dt, "32"),
2663                       v2i32, v2i32, IntOp>;
2664
2665   // 128-bit vector types.
2666   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2667                       OpcodeStr, !strconcat(Dt, "16"),
2668                       v8i16, v8i16, IntOp>;
2669   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2670                       OpcodeStr, !strconcat(Dt, "32"),
2671                       v4i32, v4i32, IntOp>;
2672 }
2673
2674 multiclass N3VIntSL_HS<bits<4> op11_8,
2675                        InstrItinClass itinD16, InstrItinClass itinD32,
2676                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2677                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2678   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2679                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2680   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2681                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2682   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2683                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2684   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2685                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2686 }
2687
2688 // ....then also with element size of 8 bits:
2689 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2690                       InstrItinClass itinD16, InstrItinClass itinD32,
2691                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2692                       string OpcodeStr, string Dt,
2693                       Intrinsic IntOp, bit Commutable = 0>
2694   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2695               OpcodeStr, Dt, IntOp, Commutable> {
2696   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2697                       OpcodeStr, !strconcat(Dt, "8"),
2698                       v8i8, v8i8, IntOp, Commutable>;
2699   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2700                       OpcodeStr, !strconcat(Dt, "8"),
2701                       v16i8, v16i8, IntOp, Commutable>;
2702 }
2703 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2704                       InstrItinClass itinD16, InstrItinClass itinD32,
2705                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2706                       string OpcodeStr, string Dt,
2707                       Intrinsic IntOp>
2708   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2709               OpcodeStr, Dt, IntOp> {
2710   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2711                       OpcodeStr, !strconcat(Dt, "8"),
2712                       v8i8, v8i8, IntOp>;
2713   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2714                       OpcodeStr, !strconcat(Dt, "8"),
2715                       v16i8, v16i8, IntOp>;
2716 }
2717
2718
2719 // ....then also with element size of 64 bits:
2720 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2721                        InstrItinClass itinD16, InstrItinClass itinD32,
2722                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2723                        string OpcodeStr, string Dt,
2724                        Intrinsic IntOp, bit Commutable = 0>
2725   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2726                OpcodeStr, Dt, IntOp, Commutable> {
2727   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2728                       OpcodeStr, !strconcat(Dt, "64"),
2729                       v1i64, v1i64, IntOp, Commutable>;
2730   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2731                       OpcodeStr, !strconcat(Dt, "64"),
2732                       v2i64, v2i64, IntOp, Commutable>;
2733 }
2734 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2735                        InstrItinClass itinD16, InstrItinClass itinD32,
2736                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2737                        string OpcodeStr, string Dt,
2738                        Intrinsic IntOp>
2739   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2740                OpcodeStr, Dt, IntOp> {
2741   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2742                       OpcodeStr, !strconcat(Dt, "64"),
2743                       v1i64, v1i64, IntOp>;
2744   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2745                       OpcodeStr, !strconcat(Dt, "64"),
2746                       v2i64, v2i64, IntOp>;
2747 }
2748
2749 // Neon Narrowing 3-register vector intrinsics,
2750 //   source operand element sizes of 16, 32 and 64 bits:
2751 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2752                        string OpcodeStr, string Dt,
2753                        Intrinsic IntOp, bit Commutable = 0> {
2754   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2755                       OpcodeStr, !strconcat(Dt, "16"),
2756                       v8i8, v8i16, IntOp, Commutable>;
2757   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2758                       OpcodeStr, !strconcat(Dt, "32"),
2759                       v4i16, v4i32, IntOp, Commutable>;
2760   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2761                       OpcodeStr, !strconcat(Dt, "64"),
2762                       v2i32, v2i64, IntOp, Commutable>;
2763 }
2764
2765
2766 // Neon Long 3-register vector operations.
2767
2768 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2769                     InstrItinClass itin16, InstrItinClass itin32,
2770                     string OpcodeStr, string Dt,
2771                     SDNode OpNode, bit Commutable = 0> {
2772   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2773                    OpcodeStr, !strconcat(Dt, "8"),
2774                    v8i16, v8i8, OpNode, Commutable>;
2775   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2776                    OpcodeStr, !strconcat(Dt, "16"),
2777                    v4i32, v4i16, OpNode, Commutable>;
2778   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2779                    OpcodeStr, !strconcat(Dt, "32"),
2780                    v2i64, v2i32, OpNode, Commutable>;
2781 }
2782
2783 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2784                      InstrItinClass itin, string OpcodeStr, string Dt,
2785                      SDNode OpNode> {
2786   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2787                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2788   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2789                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2790 }
2791
2792 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2793                        InstrItinClass itin16, InstrItinClass itin32,
2794                        string OpcodeStr, string Dt,
2795                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2796   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2797                       OpcodeStr, !strconcat(Dt, "8"),
2798                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2799   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2800                       OpcodeStr, !strconcat(Dt, "16"),
2801                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2802   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2803                       OpcodeStr, !strconcat(Dt, "32"),
2804                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2805 }
2806
2807 // Neon Long 3-register vector intrinsics.
2808
2809 // First with only element sizes of 16 and 32 bits:
2810 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2811                       InstrItinClass itin16, InstrItinClass itin32,
2812                       string OpcodeStr, string Dt,
2813                       Intrinsic IntOp, bit Commutable = 0> {
2814   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2815                       OpcodeStr, !strconcat(Dt, "16"),
2816                       v4i32, v4i16, IntOp, Commutable>;
2817   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2818                       OpcodeStr, !strconcat(Dt, "32"),
2819                       v2i64, v2i32, IntOp, Commutable>;
2820 }
2821
2822 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2823                         InstrItinClass itin, string OpcodeStr, string Dt,
2824                         Intrinsic IntOp> {
2825   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2826                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2827   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2828                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2829 }
2830
2831 // ....then also with element size of 8 bits:
2832 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2833                        InstrItinClass itin16, InstrItinClass itin32,
2834                        string OpcodeStr, string Dt,
2835                        Intrinsic IntOp, bit Commutable = 0>
2836   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2837                IntOp, Commutable> {
2838   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2839                       OpcodeStr, !strconcat(Dt, "8"),
2840                       v8i16, v8i8, IntOp, Commutable>;
2841 }
2842
2843 // ....with explicit extend (VABDL).
2844 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2845                        InstrItinClass itin, string OpcodeStr, string Dt,
2846                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2847   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2848                          OpcodeStr, !strconcat(Dt, "8"),
2849                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2850   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2851                          OpcodeStr, !strconcat(Dt, "16"),
2852                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2853   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2854                          OpcodeStr, !strconcat(Dt, "32"),
2855                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2856 }
2857
2858
2859 // Neon Wide 3-register vector intrinsics,
2860 //   source operand element sizes of 8, 16 and 32 bits:
2861 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2862                     string OpcodeStr, string Dt,
2863                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2864   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2865                    OpcodeStr, !strconcat(Dt, "8"),
2866                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2867   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2868                    OpcodeStr, !strconcat(Dt, "16"),
2869                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2870   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2871                    OpcodeStr, !strconcat(Dt, "32"),
2872                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2873 }
2874
2875
2876 // Neon Multiply-Op vector operations,
2877 //   element sizes of 8, 16 and 32 bits:
2878 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2879                         InstrItinClass itinD16, InstrItinClass itinD32,
2880                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2881                         string OpcodeStr, string Dt, SDNode OpNode> {
2882   // 64-bit vector types.
2883   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2884                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2885   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2886                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2887   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2888                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2889
2890   // 128-bit vector types.
2891   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2892                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2893   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2894                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2895   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2896                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2897 }
2898
2899 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2900                          InstrItinClass itinD16, InstrItinClass itinD32,
2901                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2902                          string OpcodeStr, string Dt, SDNode ShOp> {
2903   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2904                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2905   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2906                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2907   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2908                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2909                             mul, ShOp>;
2910   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2911                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2912                           mul, ShOp>;
2913 }
2914
2915 // Neon Intrinsic-Op vector operations,
2916 //   element sizes of 8, 16 and 32 bits:
2917 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2918                         InstrItinClass itinD, InstrItinClass itinQ,
2919                         string OpcodeStr, string Dt, Intrinsic IntOp,
2920                         SDNode OpNode> {
2921   // 64-bit vector types.
2922   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2923                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2924   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2925                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2926   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2927                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2928
2929   // 128-bit vector types.
2930   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2931                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2932   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2933                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2934   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2935                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2936 }
2937
2938 // Neon 3-argument intrinsics,
2939 //   element sizes of 8, 16 and 32 bits:
2940 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2941                        InstrItinClass itinD, InstrItinClass itinQ,
2942                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2943   // 64-bit vector types.
2944   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2945                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2946   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2947                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2948   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2949                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2950
2951   // 128-bit vector types.
2952   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2953                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2954   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2955                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2956   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2957                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2958 }
2959
2960
2961 // Neon Long Multiply-Op vector operations,
2962 //   element sizes of 8, 16 and 32 bits:
2963 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2964                          InstrItinClass itin16, InstrItinClass itin32,
2965                          string OpcodeStr, string Dt, SDNode MulOp,
2966                          SDNode OpNode> {
2967   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2968                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2969   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2970                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2971   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2972                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2973 }
2974
2975 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2976                           string Dt, SDNode MulOp, SDNode OpNode> {
2977   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2978                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2979   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2980                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2981 }
2982
2983
2984 // Neon Long 3-argument intrinsics.
2985
2986 // First with only element sizes of 16 and 32 bits:
2987 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2988                        InstrItinClass itin16, InstrItinClass itin32,
2989                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2990   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2991                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2992   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2993                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2994 }
2995
2996 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2997                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2998   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2999                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3000   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3001                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3002 }
3003
3004 // ....then also with element size of 8 bits:
3005 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3006                         InstrItinClass itin16, InstrItinClass itin32,
3007                         string OpcodeStr, string Dt, Intrinsic IntOp>
3008   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3009   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3010                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3011 }
3012
3013 // ....with explicit extend (VABAL).
3014 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3015                             InstrItinClass itin, string OpcodeStr, string Dt,
3016                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3017   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3018                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3019                            IntOp, ExtOp, OpNode>;
3020   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3021                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3022                            IntOp, ExtOp, OpNode>;
3023   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3024                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3025                            IntOp, ExtOp, OpNode>;
3026 }
3027
3028
3029 // Neon Pairwise long 2-register intrinsics,
3030 //   element sizes of 8, 16 and 32 bits:
3031 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3032                         bits<5> op11_7, bit op4,
3033                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3034   // 64-bit vector types.
3035   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3036                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3037   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3038                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3039   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3040                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3041
3042   // 128-bit vector types.
3043   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3044                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3045   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3046                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3047   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3048                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3049 }
3050
3051
3052 // Neon Pairwise long 2-register accumulate intrinsics,
3053 //   element sizes of 8, 16 and 32 bits:
3054 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3055                          bits<5> op11_7, bit op4,
3056                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3057   // 64-bit vector types.
3058   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3059                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3060   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3061                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3062   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3063                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3064
3065   // 128-bit vector types.
3066   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3067                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3068   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3069                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3070   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3071                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3072 }
3073
3074
3075 // Neon 2-register vector shift by immediate,
3076 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3077 //   element sizes of 8, 16, 32 and 64 bits:
3078 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3079                        InstrItinClass itin, string OpcodeStr, string Dt,
3080                        SDNode OpNode> {
3081   // 64-bit vector types.
3082   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3083                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3084     let Inst{21-19} = 0b001; // imm6 = 001xxx
3085   }
3086   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3087                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3088     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3089   }
3090   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3091                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3092     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3093   }
3094   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3095                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3096                              // imm6 = xxxxxx
3097
3098   // 128-bit vector types.
3099   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3100                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3101     let Inst{21-19} = 0b001; // imm6 = 001xxx
3102   }
3103   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3104                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3105     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3106   }
3107   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3108                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3109     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3110   }
3111   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3112                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3113                              // imm6 = xxxxxx
3114 }
3115 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3116                        InstrItinClass itin, string OpcodeStr, string Dt,
3117                        SDNode OpNode> {
3118   // 64-bit vector types.
3119   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3120                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3121     let Inst{21-19} = 0b001; // imm6 = 001xxx
3122   }
3123   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3124                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3125     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3126   }
3127   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3128                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3129     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3130   }
3131   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3132                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3133                              // imm6 = xxxxxx
3134
3135   // 128-bit vector types.
3136   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3137                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3138     let Inst{21-19} = 0b001; // imm6 = 001xxx
3139   }
3140   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3141                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3142     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3143   }
3144   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3145                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3146     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3147   }
3148   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3149                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3150                              // imm6 = xxxxxx
3151 }
3152
3153 // Neon Shift-Accumulate vector operations,
3154 //   element sizes of 8, 16, 32 and 64 bits:
3155 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3156                          string OpcodeStr, string Dt, SDNode ShOp> {
3157   // 64-bit vector types.
3158   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3159                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3160     let Inst{21-19} = 0b001; // imm6 = 001xxx
3161   }
3162   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3163                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3164     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3165   }
3166   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3167                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3168     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3169   }
3170   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3171                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3172                              // imm6 = xxxxxx
3173
3174   // 128-bit vector types.
3175   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3176                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3177     let Inst{21-19} = 0b001; // imm6 = 001xxx
3178   }
3179   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3180                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3181     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3182   }
3183   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3184                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3185     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3186   }
3187   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3188                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3189                              // imm6 = xxxxxx
3190 }
3191
3192 // Neon Shift-Insert vector operations,
3193 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3194 //   element sizes of 8, 16, 32 and 64 bits:
3195 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3196                           string OpcodeStr> {
3197   // 64-bit vector types.
3198   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3199                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3200     let Inst{21-19} = 0b001; // imm6 = 001xxx
3201   }
3202   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3203                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3204     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3205   }
3206   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3207                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3208     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3209   }
3210   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3211                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3212                              // imm6 = xxxxxx
3213
3214   // 128-bit vector types.
3215   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3216                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3217     let Inst{21-19} = 0b001; // imm6 = 001xxx
3218   }
3219   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3220                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3221     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3222   }
3223   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3224                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3225     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3226   }
3227   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3228                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3229                              // imm6 = xxxxxx
3230 }
3231 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3232                           string OpcodeStr> {
3233   // 64-bit vector types.
3234   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3235                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3236     let Inst{21-19} = 0b001; // imm6 = 001xxx
3237   }
3238   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3239                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3240     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3241   }
3242   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3243                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3244     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3245   }
3246   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3247                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3248                              // imm6 = xxxxxx
3249
3250   // 128-bit vector types.
3251   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3252                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3253     let Inst{21-19} = 0b001; // imm6 = 001xxx
3254   }
3255   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3256                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3257     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3258   }
3259   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3260                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3261     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3262   }
3263   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3264                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3265                              // imm6 = xxxxxx
3266 }
3267
3268 // Neon Shift Long operations,
3269 //   element sizes of 8, 16, 32 bits:
3270 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3271                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3272   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3273                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
3274     let Inst{21-19} = 0b001; // imm6 = 001xxx
3275   }
3276   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3277                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
3278     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3279   }
3280   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3281                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
3282     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3283   }
3284 }
3285
3286 // Neon Shift Narrow operations,
3287 //   element sizes of 16, 32, 64 bits:
3288 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3289                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3290                       SDNode OpNode> {
3291   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3292                     OpcodeStr, !strconcat(Dt, "16"),
3293                     v8i8, v8i16, shr_imm8, OpNode> {
3294     let Inst{21-19} = 0b001; // imm6 = 001xxx
3295   }
3296   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3297                      OpcodeStr, !strconcat(Dt, "32"),
3298                      v4i16, v4i32, shr_imm16, OpNode> {
3299     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3300   }
3301   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3302                      OpcodeStr, !strconcat(Dt, "64"),
3303                      v2i32, v2i64, shr_imm32, OpNode> {
3304     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3305   }
3306 }
3307
3308 //===----------------------------------------------------------------------===//
3309 // Instruction Definitions.
3310 //===----------------------------------------------------------------------===//
3311
3312 // Vector Add Operations.
3313
3314 //   VADD     : Vector Add (integer and floating-point)
3315 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3316                          add, 1>;
3317 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3318                      v2f32, v2f32, fadd, 1>;
3319 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3320                      v4f32, v4f32, fadd, 1>;
3321 //   VADDL    : Vector Add Long (Q = D + D)
3322 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3323                             "vaddl", "s", add, sext, 1>;
3324 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3325                             "vaddl", "u", add, zext, 1>;
3326 //   VADDW    : Vector Add Wide (Q = Q + D)
3327 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3328 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3329 //   VHADD    : Vector Halving Add
3330 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3331                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3332                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3333 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3334                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3335                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3336 //   VRHADD   : Vector Rounding Halving Add
3337 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3338                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3339                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3340 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3341                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3342                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3343 //   VQADD    : Vector Saturating Add
3344 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3345                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3346                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3347 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3348                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3349                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3350 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3351 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3352                             int_arm_neon_vaddhn, 1>;
3353 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3354 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3355                             int_arm_neon_vraddhn, 1>;
3356
3357 // Vector Multiply Operations.
3358
3359 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3360 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3361                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3362 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3363                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3364 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3365                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3366 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3367                      v2f32, v2f32, fmul, 1>;
3368 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3369                      v4f32, v4f32, fmul, 1>;
3370 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3371 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3372 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3373                        v2f32, fmul>;
3374
3375 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3376                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3377           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3378                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3379                                       (DSubReg_i16_reg imm:$lane))),
3380                               (SubReg_i16_lane imm:$lane)))>;
3381 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3382                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3383           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3384                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3385                                       (DSubReg_i32_reg imm:$lane))),
3386                               (SubReg_i32_lane imm:$lane)))>;
3387 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3388                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3389           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3390                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3391                                    (DSubReg_i32_reg imm:$lane))),
3392                            (SubReg_i32_lane imm:$lane)))>;
3393
3394 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3395 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3396                           IIC_VMULi16Q, IIC_VMULi32Q,
3397                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3398 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3399                             IIC_VMULi16Q, IIC_VMULi32Q,
3400                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3401 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3402                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3403                                                             imm:$lane)))),
3404           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3405                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3406                                          (DSubReg_i16_reg imm:$lane))),
3407                                  (SubReg_i16_lane imm:$lane)))>;
3408 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3409                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3410                                                             imm:$lane)))),
3411           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3412                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3413                                          (DSubReg_i32_reg imm:$lane))),
3414                                  (SubReg_i32_lane imm:$lane)))>;
3415
3416 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3417 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3418                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3419                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3420 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3421                               IIC_VMULi16Q, IIC_VMULi32Q,
3422                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3423 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3424                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3425                                                              imm:$lane)))),
3426           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3427                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3428                                           (DSubReg_i16_reg imm:$lane))),
3429                                   (SubReg_i16_lane imm:$lane)))>;
3430 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3431                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3432                                                              imm:$lane)))),
3433           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3434                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3435                                           (DSubReg_i32_reg imm:$lane))),
3436                                   (SubReg_i32_lane imm:$lane)))>;
3437
3438 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3439 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3440                          "vmull", "s", NEONvmulls, 1>;
3441 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3442                          "vmull", "u", NEONvmullu, 1>;
3443 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3444                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3445 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3446 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3447
3448 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3449 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3450                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3451 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3452                              "vqdmull", "s", int_arm_neon_vqdmull>;
3453
3454 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3455
3456 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3457 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3458                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3459 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3460                           v2f32, fmul_su, fadd_mlx>,
3461                 Requires<[HasNEON, UseFPVMLx]>;
3462 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3463                           v4f32, fmul_su, fadd_mlx>,
3464                 Requires<[HasNEON, UseFPVMLx]>;
3465 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3466                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3467 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3468                             v2f32, fmul_su, fadd_mlx>,
3469                 Requires<[HasNEON, UseFPVMLx]>;
3470 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3471                             v4f32, v2f32, fmul_su, fadd_mlx>,
3472                 Requires<[HasNEON, UseFPVMLx]>;
3473
3474 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3475                   (mul (v8i16 QPR:$src2),
3476                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3477           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3478                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3479                                       (DSubReg_i16_reg imm:$lane))),
3480                               (SubReg_i16_lane imm:$lane)))>;
3481
3482 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3483                   (mul (v4i32 QPR:$src2),
3484                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3485           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3486                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3487                                       (DSubReg_i32_reg imm:$lane))),
3488                               (SubReg_i32_lane imm:$lane)))>;
3489
3490 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3491                   (fmul_su (v4f32 QPR:$src2),
3492                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3493           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3494                            (v4f32 QPR:$src2),
3495                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3496                                    (DSubReg_i32_reg imm:$lane))),
3497                            (SubReg_i32_lane imm:$lane)))>,
3498           Requires<[HasNEON, UseFPVMLx]>;
3499
3500 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3501 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3502                               "vmlal", "s", NEONvmulls, add>;
3503 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3504                               "vmlal", "u", NEONvmullu, add>;
3505
3506 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3507 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3508
3509 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3510 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3511                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3512 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3513
3514 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3515 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3516                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3517 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3518                           v2f32, fmul_su, fsub_mlx>,
3519                 Requires<[HasNEON, UseFPVMLx]>;
3520 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3521                           v4f32, fmul_su, fsub_mlx>,
3522                 Requires<[HasNEON, UseFPVMLx]>;
3523 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3524                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3525 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3526                             v2f32, fmul_su, fsub_mlx>,
3527                 Requires<[HasNEON, UseFPVMLx]>;
3528 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3529                             v4f32, v2f32, fmul_su, fsub_mlx>,
3530                 Requires<[HasNEON, UseFPVMLx]>;
3531
3532 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3533                   (mul (v8i16 QPR:$src2),
3534                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3535           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3536                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3537                                       (DSubReg_i16_reg imm:$lane))),
3538                               (SubReg_i16_lane imm:$lane)))>;
3539
3540 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3541                   (mul (v4i32 QPR:$src2),
3542                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3543           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3544                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3545                                       (DSubReg_i32_reg imm:$lane))),
3546                               (SubReg_i32_lane imm:$lane)))>;
3547
3548 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3549                   (fmul_su (v4f32 QPR:$src2),
3550                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3551           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3552                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3553                                    (DSubReg_i32_reg imm:$lane))),
3554                            (SubReg_i32_lane imm:$lane)))>,
3555           Requires<[HasNEON, UseFPVMLx]>;
3556
3557 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3558 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3559                               "vmlsl", "s", NEONvmulls, sub>;
3560 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3561                               "vmlsl", "u", NEONvmullu, sub>;
3562
3563 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3564 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3565
3566 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3567 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3568                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3569 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3570
3571 // Vector Subtract Operations.
3572
3573 //   VSUB     : Vector Subtract (integer and floating-point)
3574 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3575                          "vsub", "i", sub, 0>;
3576 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3577                      v2f32, v2f32, fsub, 0>;
3578 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3579                      v4f32, v4f32, fsub, 0>;
3580 //   VSUBL    : Vector Subtract Long (Q = D - D)
3581 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3582                             "vsubl", "s", sub, sext, 0>;
3583 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3584                             "vsubl", "u", sub, zext, 0>;
3585 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3586 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3587 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3588 //   VHSUB    : Vector Halving Subtract
3589 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3590                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3591                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3592 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3593                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3594                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3595 //   VQSUB    : Vector Saturing Subtract
3596 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3597                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3598                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3599 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3600                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3601                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3602 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3603 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3604                             int_arm_neon_vsubhn, 0>;
3605 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3606 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3607                             int_arm_neon_vrsubhn, 0>;
3608
3609 // Vector Comparisons.
3610
3611 //   VCEQ     : Vector Compare Equal
3612 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3613                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3614 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3615                      NEONvceq, 1>;
3616 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3617                      NEONvceq, 1>;
3618
3619 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3620                             "$Vd, $Vm, #0", NEONvceqz>;
3621
3622 //   VCGE     : Vector Compare Greater Than or Equal
3623 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3624                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3625 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3626                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3627 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3628                      NEONvcge, 0>;
3629 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3630                      NEONvcge, 0>;
3631
3632 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3633                             "$Vd, $Vm, #0", NEONvcgez>;
3634 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3635                             "$Vd, $Vm, #0", NEONvclez>;
3636
3637 //   VCGT     : Vector Compare Greater Than
3638 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3639                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3640 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3641                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3642 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3643                      NEONvcgt, 0>;
3644 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3645                      NEONvcgt, 0>;
3646
3647 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3648                             "$Vd, $Vm, #0", NEONvcgtz>;
3649 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3650                             "$Vd, $Vm, #0", NEONvcltz>;
3651
3652 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3653 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3654                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3655 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3656                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3657 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3658 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3659                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3660 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3661                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3662 //   VTST     : Vector Test Bits
3663 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3664                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3665
3666 // Vector Bitwise Operations.
3667
3668 def vnotd : PatFrag<(ops node:$in),
3669                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3670 def vnotq : PatFrag<(ops node:$in),
3671                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3672
3673
3674 //   VAND     : Vector Bitwise AND
3675 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3676                       v2i32, v2i32, and, 1>;
3677 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3678                       v4i32, v4i32, and, 1>;
3679
3680 //   VEOR     : Vector Bitwise Exclusive OR
3681 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3682                       v2i32, v2i32, xor, 1>;
3683 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3684                       v4i32, v4i32, xor, 1>;
3685
3686 //   VORR     : Vector Bitwise OR
3687 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3688                       v2i32, v2i32, or, 1>;
3689 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3690                       v4i32, v4i32, or, 1>;
3691
3692 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3693                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3694                           IIC_VMOVImm,
3695                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3696                           [(set DPR:$Vd,
3697                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3698   let Inst{9} = SIMM{9};
3699 }
3700
3701 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3702                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3703                           IIC_VMOVImm,
3704                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3705                           [(set DPR:$Vd,
3706                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3707   let Inst{10-9} = SIMM{10-9};
3708 }
3709
3710 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3711                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3712                           IIC_VMOVImm,
3713                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3714                           [(set QPR:$Vd,
3715                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3716   let Inst{9} = SIMM{9};
3717 }
3718
3719 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
3720                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3721                           IIC_VMOVImm,
3722                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3723                           [(set QPR:$Vd,
3724                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3725   let Inst{10-9} = SIMM{10-9};
3726 }
3727
3728
3729 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3730 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3731                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3732                      "vbic", "$Vd, $Vn, $Vm", "",
3733                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
3734                                                  (vnotd DPR:$Vm))))]>;
3735 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3736                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3737                      "vbic", "$Vd, $Vn, $Vm", "",
3738                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
3739                                                  (vnotq QPR:$Vm))))]>;
3740
3741 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
3742                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3743                           IIC_VMOVImm,
3744                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3745                           [(set DPR:$Vd,
3746                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3747   let Inst{9} = SIMM{9};
3748 }
3749
3750 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
3751                           (outs DPR:$Vd), (ins nModImm:$SIMM, DPR:$src),
3752                           IIC_VMOVImm,
3753                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3754                           [(set DPR:$Vd,
3755                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
3756   let Inst{10-9} = SIMM{10-9};
3757 }
3758
3759 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
3760                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3761                           IIC_VMOVImm,
3762                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
3763                           [(set QPR:$Vd,
3764                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3765   let Inst{9} = SIMM{9};
3766 }
3767
3768 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
3769                           (outs QPR:$Vd), (ins nModImm:$SIMM, QPR:$src),
3770                           IIC_VMOVImm,
3771                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
3772                           [(set QPR:$Vd,
3773                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
3774   let Inst{10-9} = SIMM{10-9};
3775 }
3776
3777 //   VORN     : Vector Bitwise OR NOT
3778 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
3779                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3780                      "vorn", "$Vd, $Vn, $Vm", "",
3781                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
3782                                                 (vnotd DPR:$Vm))))]>;
3783 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
3784                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3785                      "vorn", "$Vd, $Vn, $Vm", "",
3786                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
3787                                                 (vnotq QPR:$Vm))))]>;
3788
3789 //   VMVN     : Vector Bitwise NOT (Immediate)
3790
3791 let isReMaterializable = 1 in {
3792
3793 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
3794                          (ins nModImm:$SIMM), IIC_VMOVImm,
3795                          "vmvn", "i16", "$Vd, $SIMM", "",
3796                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3797   let Inst{9} = SIMM{9};
3798 }
3799
3800 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
3801                          (ins nModImm:$SIMM), IIC_VMOVImm,
3802                          "vmvn", "i16", "$Vd, $SIMM", "",
3803                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3804   let Inst{9} = SIMM{9};
3805 }
3806
3807 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
3808                          (ins nModImm:$SIMM), IIC_VMOVImm,
3809                          "vmvn", "i32", "$Vd, $SIMM", "",
3810                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3811   let Inst{11-8} = SIMM{11-8};
3812 }
3813
3814 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
3815                          (ins nModImm:$SIMM), IIC_VMOVImm,
3816                          "vmvn", "i32", "$Vd, $SIMM", "",
3817                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3818   let Inst{11-8} = SIMM{11-8};
3819 }
3820 }
3821
3822 //   VMVN     : Vector Bitwise NOT
3823 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3824                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
3825                      "vmvn", "$Vd, $Vm", "",
3826                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
3827 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3828                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
3829                      "vmvn", "$Vd, $Vm", "",
3830                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
3831 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3832 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3833
3834 //   VBSL     : Vector Bitwise Select
3835 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3836                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3837                      N3RegFrm, IIC_VCNTiD,
3838                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3839                      [(set DPR:$Vd,
3840                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
3841
3842 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
3843                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
3844           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
3845
3846 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3847                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3848                      N3RegFrm, IIC_VCNTiQ,
3849                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3850                      [(set QPR:$Vd,
3851                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
3852
3853 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
3854                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
3855           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
3856
3857 //   VBIF     : Vector Bitwise Insert if False
3858 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3859 // FIXME: This instruction's encoding MAY NOT BE correct.
3860 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3861                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3862                      N3RegFrm, IIC_VBINiD,
3863                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3864                      [/* For disassembly only; pattern left blank */]>;
3865 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3866                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3867                      N3RegFrm, IIC_VBINiQ,
3868                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3869                      [/* For disassembly only; pattern left blank */]>;
3870
3871 //   VBIT     : Vector Bitwise Insert if True
3872 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3873 // FIXME: This instruction's encoding MAY NOT BE correct.
3874 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3875                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3876                      N3RegFrm, IIC_VBINiD,
3877                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3878                      [/* For disassembly only; pattern left blank */]>;
3879 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3880                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3881                      N3RegFrm, IIC_VBINiQ,
3882                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3883                      [/* For disassembly only; pattern left blank */]>;
3884
3885 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3886 // for equivalent operations with different register constraints; it just
3887 // inserts copies.
3888
3889 // Vector Absolute Differences.
3890
3891 //   VABD     : Vector Absolute Difference
3892 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3893                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3894                            "vabd", "s", int_arm_neon_vabds, 1>;
3895 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3896                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3897                            "vabd", "u", int_arm_neon_vabdu, 1>;
3898 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3899                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3900 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3901                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3902
3903 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3904 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3905                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3906 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3907                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3908
3909 //   VABA     : Vector Absolute Difference and Accumulate
3910 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3911                              "vaba", "s", int_arm_neon_vabds, add>;
3912 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3913                              "vaba", "u", int_arm_neon_vabdu, add>;
3914
3915 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3916 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3917                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3918 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3919                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3920
3921 // Vector Maximum and Minimum.
3922
3923 //   VMAX     : Vector Maximum
3924 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3925                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3926                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3927 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3928                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3929                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3930 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3931                         "vmax", "f32",
3932                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3933 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3934                         "vmax", "f32",
3935                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3936
3937 //   VMIN     : Vector Minimum
3938 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3939                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3940                            "vmin", "s", int_arm_neon_vmins, 1>;
3941 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3942                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3943                            "vmin", "u", int_arm_neon_vminu, 1>;
3944 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3945                         "vmin", "f32",
3946                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3947 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3948                         "vmin", "f32",
3949                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3950
3951 // Vector Pairwise Operations.
3952
3953 //   VPADD    : Vector Pairwise Add
3954 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3955                         "vpadd", "i8",
3956                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3957 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3958                         "vpadd", "i16",
3959                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3960 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3961                         "vpadd", "i32",
3962                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3963 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3964                         IIC_VPBIND, "vpadd", "f32",
3965                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3966
3967 //   VPADDL   : Vector Pairwise Add Long
3968 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3969                              int_arm_neon_vpaddls>;
3970 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3971                              int_arm_neon_vpaddlu>;
3972
3973 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3974 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3975                               int_arm_neon_vpadals>;
3976 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3977                               int_arm_neon_vpadalu>;
3978
3979 //   VPMAX    : Vector Pairwise Maximum
3980 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3981                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3982 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3983                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3984 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3985                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3986 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3987                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3988 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3989                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3990 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3991                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3992 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
3993                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3994
3995 //   VPMIN    : Vector Pairwise Minimum
3996 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3997                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3998 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3999                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4000 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4001                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4002 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4003                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4004 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4005                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4006 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4007                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4008 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4009                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4010
4011 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4012
4013 //   VRECPE   : Vector Reciprocal Estimate
4014 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4015                         IIC_VUNAD, "vrecpe", "u32",
4016                         v2i32, v2i32, int_arm_neon_vrecpe>;
4017 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4018                         IIC_VUNAQ, "vrecpe", "u32",
4019                         v4i32, v4i32, int_arm_neon_vrecpe>;
4020 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4021                         IIC_VUNAD, "vrecpe", "f32",
4022                         v2f32, v2f32, int_arm_neon_vrecpe>;
4023 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4024                         IIC_VUNAQ, "vrecpe", "f32",
4025                         v4f32, v4f32, int_arm_neon_vrecpe>;
4026
4027 //   VRECPS   : Vector Reciprocal Step
4028 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4029                         IIC_VRECSD, "vrecps", "f32",
4030                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4031 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4032                         IIC_VRECSQ, "vrecps", "f32",
4033                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4034
4035 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4036 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4037                          IIC_VUNAD, "vrsqrte", "u32",
4038                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4039 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4040                          IIC_VUNAQ, "vrsqrte", "u32",
4041                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4042 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4043                          IIC_VUNAD, "vrsqrte", "f32",
4044                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4045 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4046                          IIC_VUNAQ, "vrsqrte", "f32",
4047                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4048
4049 //   VRSQRTS  : Vector Reciprocal Square Root Step
4050 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4051                         IIC_VRECSD, "vrsqrts", "f32",
4052                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4053 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4054                         IIC_VRECSQ, "vrsqrts", "f32",
4055                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4056
4057 // Vector Shifts.
4058
4059 //   VSHL     : Vector Shift
4060 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4061                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4062                             "vshl", "s", int_arm_neon_vshifts>;
4063 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4064                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4065                             "vshl", "u", int_arm_neon_vshiftu>;
4066
4067 //   VSHL     : Vector Shift Left (Immediate)
4068 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4069
4070 //   VSHR     : Vector Shift Right (Immediate)
4071 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s",NEONvshrs>;
4072 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u",NEONvshru>;
4073
4074 //   VSHLL    : Vector Shift Left Long
4075 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4076 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4077
4078 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4079 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4080                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4081                 ValueType OpTy, SDNode OpNode>
4082   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4083            ResTy, OpTy, OpNode> {
4084   let Inst{21-16} = op21_16;
4085   let DecoderMethod = "DecodeVSHLMaxInstruction";
4086 }
4087 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4088                           v8i16, v8i8, NEONvshlli>;
4089 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4090                           v4i32, v4i16, NEONvshlli>;
4091 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4092                           v2i64, v2i32, NEONvshlli>;
4093
4094 //   VSHRN    : Vector Shift Right and Narrow
4095 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4096                            NEONvshrn>;
4097
4098 //   VRSHL    : Vector Rounding Shift
4099 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4100                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4101                             "vrshl", "s", int_arm_neon_vrshifts>;
4102 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4103                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4104                             "vrshl", "u", int_arm_neon_vrshiftu>;
4105 //   VRSHR    : Vector Rounding Shift Right
4106 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s",NEONvrshrs>;
4107 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u",NEONvrshru>;
4108
4109 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4110 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4111                            NEONvrshrn>;
4112
4113 //   VQSHL    : Vector Saturating Shift
4114 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4115                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4116                             "vqshl", "s", int_arm_neon_vqshifts>;
4117 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4118                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4119                             "vqshl", "u", int_arm_neon_vqshiftu>;
4120 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4121 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4122 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4123
4124 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4125 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4126
4127 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4128 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4129                            NEONvqshrns>;
4130 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4131                            NEONvqshrnu>;
4132
4133 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4134 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4135                            NEONvqshrnsu>;
4136
4137 //   VQRSHL   : Vector Saturating Rounding Shift
4138 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4139                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4140                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4141 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4142                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4143                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4144
4145 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4146 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4147                            NEONvqrshrns>;
4148 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4149                            NEONvqrshrnu>;
4150
4151 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4152 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4153                            NEONvqrshrnsu>;
4154
4155 //   VSRA     : Vector Shift Right and Accumulate
4156 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4157 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4158 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4159 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4160 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4161
4162 //   VSLI     : Vector Shift Left and Insert
4163 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4164
4165 //   VSRI     : Vector Shift Right and Insert
4166 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4167
4168 // Vector Absolute and Saturating Absolute.
4169
4170 //   VABS     : Vector Absolute Value
4171 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4172                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4173                            int_arm_neon_vabs>;
4174 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4175                         IIC_VUNAD, "vabs", "f32",
4176                         v2f32, v2f32, int_arm_neon_vabs>;
4177 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4178                         IIC_VUNAQ, "vabs", "f32",
4179                         v4f32, v4f32, int_arm_neon_vabs>;
4180
4181 //   VQABS    : Vector Saturating Absolute Value
4182 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4183                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4184                            int_arm_neon_vqabs>;
4185
4186 // Vector Negate.
4187
4188 def vnegd  : PatFrag<(ops node:$in),
4189                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4190 def vnegq  : PatFrag<(ops node:$in),
4191                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4192
4193 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4194   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4195         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4196         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4197 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4198   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4199         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4200         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4201
4202 //   VNEG     : Vector Negate (integer)
4203 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4204 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4205 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4206 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4207 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4208 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4209
4210 //   VNEG     : Vector Negate (floating-point)
4211 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4212                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4213                     "vneg", "f32", "$Vd, $Vm", "",
4214                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4215 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4216                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4217                     "vneg", "f32", "$Vd, $Vm", "",
4218                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4219
4220 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4221 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4222 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4223 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4224 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4225 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4226
4227 //   VQNEG    : Vector Saturating Negate
4228 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4229                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4230                            int_arm_neon_vqneg>;
4231
4232 // Vector Bit Counting Operations.
4233
4234 //   VCLS     : Vector Count Leading Sign Bits
4235 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4236                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4237                            int_arm_neon_vcls>;
4238 //   VCLZ     : Vector Count Leading Zeros
4239 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4240                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4241                            int_arm_neon_vclz>;
4242 //   VCNT     : Vector Count One Bits
4243 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4244                         IIC_VCNTiD, "vcnt", "8",
4245                         v8i8, v8i8, int_arm_neon_vcnt>;
4246 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4247                         IIC_VCNTiQ, "vcnt", "8",
4248                         v16i8, v16i8, int_arm_neon_vcnt>;
4249
4250 // Vector Swap -- for disassembly only.
4251 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4252                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4253                      "vswp", "$Vd, $Vm", "", []>;
4254 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4255                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4256                      "vswp", "$Vd, $Vm", "", []>;
4257
4258 // Vector Move Operations.
4259
4260 //   VMOV     : Vector Move (Register)
4261 def : InstAlias<"vmov${p} $Vd, $Vm",
4262                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4263 def : InstAlias<"vmov${p} $Vd, $Vm",
4264                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4265
4266 let neverHasSideEffects = 1 in {
4267 // Pseudo vector move instructions for QQ and QQQQ registers. This should
4268 // be expanded after register allocation is completed.
4269 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
4270                 NoItinerary, []>;
4271
4272 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
4273                 NoItinerary, []>;
4274 } // neverHasSideEffects
4275
4276 //   VMOV     : Vector Move (Immediate)
4277
4278 let isReMaterializable = 1 in {
4279 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4280                          (ins nModImm:$SIMM), IIC_VMOVImm,
4281                          "vmov", "i8", "$Vd, $SIMM", "",
4282                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4283 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4284                          (ins nModImm:$SIMM), IIC_VMOVImm,
4285                          "vmov", "i8", "$Vd, $SIMM", "",
4286                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4287
4288 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4289                          (ins nModImm:$SIMM), IIC_VMOVImm,
4290                          "vmov", "i16", "$Vd, $SIMM", "",
4291                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4292   let Inst{9} = SIMM{9};
4293 }
4294
4295 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4296                          (ins nModImm:$SIMM), IIC_VMOVImm,
4297                          "vmov", "i16", "$Vd, $SIMM", "",
4298                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4299  let Inst{9} = SIMM{9};
4300 }
4301
4302 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4303                          (ins nModImm:$SIMM), IIC_VMOVImm,
4304                          "vmov", "i32", "$Vd, $SIMM", "",
4305                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4306   let Inst{11-8} = SIMM{11-8};
4307 }
4308
4309 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4310                          (ins nModImm:$SIMM), IIC_VMOVImm,
4311                          "vmov", "i32", "$Vd, $SIMM", "",
4312                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4313   let Inst{11-8} = SIMM{11-8};
4314 }
4315
4316 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4317                          (ins nModImm:$SIMM), IIC_VMOVImm,
4318                          "vmov", "i64", "$Vd, $SIMM", "",
4319                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4320 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4321                          (ins nModImm:$SIMM), IIC_VMOVImm,
4322                          "vmov", "i64", "$Vd, $SIMM", "",
4323                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4324 } // isReMaterializable
4325
4326 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4327
4328 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4329                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4330                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
4331                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4332                                            imm:$lane))]> {
4333   let Inst{21}  = lane{2};
4334   let Inst{6-5} = lane{1-0};
4335 }
4336 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4337                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4338                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
4339                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4340                                            imm:$lane))]> {
4341   let Inst{21} = lane{1};
4342   let Inst{6}  = lane{0};
4343 }
4344 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4345                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4346                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
4347                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4348                                            imm:$lane))]> {
4349   let Inst{21}  = lane{2};
4350   let Inst{6-5} = lane{1-0};
4351 }
4352 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4353                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4354                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
4355                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4356                                            imm:$lane))]> {
4357   let Inst{21} = lane{1};
4358   let Inst{6}  = lane{0};
4359 }
4360 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4361                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
4362                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
4363                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4364                                            imm:$lane))]> {
4365   let Inst{21} = lane{0};
4366 }
4367 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4368 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4369           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4370                            (DSubReg_i8_reg imm:$lane))),
4371                      (SubReg_i8_lane imm:$lane))>;
4372 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4373           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4374                              (DSubReg_i16_reg imm:$lane))),
4375                      (SubReg_i16_lane imm:$lane))>;
4376 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4377           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4378                            (DSubReg_i8_reg imm:$lane))),
4379                      (SubReg_i8_lane imm:$lane))>;
4380 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4381           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4382                              (DSubReg_i16_reg imm:$lane))),
4383                      (SubReg_i16_lane imm:$lane))>;
4384 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4385           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4386                              (DSubReg_i32_reg imm:$lane))),
4387                      (SubReg_i32_lane imm:$lane))>;
4388 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4389           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4390                           (SSubReg_f32_reg imm:$src2))>;
4391 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4392           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4393                           (SSubReg_f32_reg imm:$src2))>;
4394 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4395 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4396 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4397           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4398
4399
4400 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4401
4402 let Constraints = "$src1 = $V" in {
4403 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4404                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4405                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
4406                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4407                                            GPR:$R, imm:$lane))]> {
4408   let Inst{21}  = lane{2};
4409   let Inst{6-5} = lane{1-0};
4410 }
4411 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4412                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4413                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
4414                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4415                                            GPR:$R, imm:$lane))]> {
4416   let Inst{21} = lane{1};
4417   let Inst{6}  = lane{0};
4418 }
4419 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4420                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
4421                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
4422                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4423                                            GPR:$R, imm:$lane))]> {
4424   let Inst{21} = lane{0};
4425 }
4426 }
4427 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4428           (v16i8 (INSERT_SUBREG QPR:$src1,
4429                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4430                                    (DSubReg_i8_reg imm:$lane))),
4431                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4432                   (DSubReg_i8_reg imm:$lane)))>;
4433 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4434           (v8i16 (INSERT_SUBREG QPR:$src1,
4435                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4436                                      (DSubReg_i16_reg imm:$lane))),
4437                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4438                   (DSubReg_i16_reg imm:$lane)))>;
4439 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4440           (v4i32 (INSERT_SUBREG QPR:$src1,
4441                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4442                                      (DSubReg_i32_reg imm:$lane))),
4443                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4444                   (DSubReg_i32_reg imm:$lane)))>;
4445
4446 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4447           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4448                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4449 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4450           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4451                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4452
4453 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4454 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4455 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4456           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4457
4458 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4459           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4460 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4461           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4462 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4463           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4464
4465 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4466           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4467 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4468           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4469 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4470           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4471
4472 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4473           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4474                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4475                          dsub_0)>;
4476 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4477           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4478                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4479                          dsub_0)>;
4480 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4481           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4482                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4483                          dsub_0)>;
4484
4485 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4486
4487 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4488   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4489           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4490           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4491 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4492   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4493           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4494           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4495
4496 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4497 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4498 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4499 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4500 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4501 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4502
4503 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
4504 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
4505
4506 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4507
4508 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4509               ValueType Ty>
4510   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, nohash_imm:$lane),
4511               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm[$lane]",
4512               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4513
4514 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4515               ValueType ResTy, ValueType OpTy>
4516   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, nohash_imm:$lane),
4517               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm[$lane]",
4518               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4519                                       imm:$lane)))]>;
4520
4521 // Inst{19-16} is partially specified depending on the element size.
4522
4523 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8> {
4524   let Inst{19-17} = lane{2-0};
4525 }
4526 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16> {
4527   let Inst{19-18} = lane{1-0};
4528 }
4529 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32> {
4530   let Inst{19} = lane{0};
4531 }
4532 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8> {
4533   let Inst{19-17} = lane{2-0};
4534 }
4535 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16> {
4536   let Inst{19-18} = lane{1-0};
4537 }
4538 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32> {
4539   let Inst{19} = lane{0};
4540 }
4541
4542 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4543           (VDUPLN32d DPR:$Vm, imm:$lane)>;
4544
4545 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4546           (VDUPLN32q DPR:$Vm, imm:$lane)>;
4547
4548 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4549           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4550                                   (DSubReg_i8_reg imm:$lane))),
4551                            (SubReg_i8_lane imm:$lane)))>;
4552 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4553           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4554                                     (DSubReg_i16_reg imm:$lane))),
4555                             (SubReg_i16_lane imm:$lane)))>;
4556 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4557           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4558                                     (DSubReg_i32_reg imm:$lane))),
4559                             (SubReg_i32_lane imm:$lane)))>;
4560 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4561           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
4562                                    (DSubReg_i32_reg imm:$lane))),
4563                            (SubReg_i32_lane imm:$lane)))>;
4564
4565 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4566                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4567 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4568                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4569
4570 //   VMOVN    : Vector Narrowing Move
4571 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4572                          "vmovn", "i", trunc>;
4573 //   VQMOVN   : Vector Saturating Narrowing Move
4574 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4575                             "vqmovn", "s", int_arm_neon_vqmovns>;
4576 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4577                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4578 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4579                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4580 //   VMOVL    : Vector Lengthening Move
4581 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4582 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4583
4584 // Vector Conversions.
4585
4586 //   VCVT     : Vector Convert Between Floating-Point and Integers
4587 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4588                      v2i32, v2f32, fp_to_sint>;
4589 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4590                      v2i32, v2f32, fp_to_uint>;
4591 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4592                      v2f32, v2i32, sint_to_fp>;
4593 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4594                      v2f32, v2i32, uint_to_fp>;
4595
4596 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4597                      v4i32, v4f32, fp_to_sint>;
4598 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4599                      v4i32, v4f32, fp_to_uint>;
4600 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4601                      v4f32, v4i32, sint_to_fp>;
4602 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4603                      v4f32, v4i32, uint_to_fp>;
4604
4605 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4606 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4607                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4608 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4609                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4610 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4611                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4612 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4613                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4614
4615 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4616                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4617 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4618                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4619 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4620                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4621 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4622                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4623
4624 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
4625 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
4626                         IIC_VUNAQ, "vcvt", "f16.f32",
4627                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
4628                 Requires<[HasNEON, HasFP16]>;
4629 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
4630                         IIC_VUNAQ, "vcvt", "f32.f16",
4631                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
4632                 Requires<[HasNEON, HasFP16]>;
4633
4634 // Vector Reverse.
4635
4636 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4637
4638 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4639   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4640         (ins DPR:$Vm), IIC_VMOVD,
4641         OpcodeStr, Dt, "$Vd, $Vm", "",
4642         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4643 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4644   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4645         (ins QPR:$Vm), IIC_VMOVQ,
4646         OpcodeStr, Dt, "$Vd, $Vm", "",
4647         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4648
4649 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4650 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4651 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4652 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
4653
4654 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4655 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4656 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4657 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
4658
4659 //   VREV32   : Vector Reverse elements within 32-bit words
4660
4661 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4662   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4663         (ins DPR:$Vm), IIC_VMOVD,
4664         OpcodeStr, Dt, "$Vd, $Vm", "",
4665         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4666 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4667   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4668         (ins QPR:$Vm), IIC_VMOVQ,
4669         OpcodeStr, Dt, "$Vd, $Vm", "",
4670         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4671
4672 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4673 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4674
4675 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4676 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4677
4678 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4679
4680 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4681   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4682         (ins DPR:$Vm), IIC_VMOVD,
4683         OpcodeStr, Dt, "$Vd, $Vm", "",
4684         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4685 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4686   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4687         (ins QPR:$Vm), IIC_VMOVQ,
4688         OpcodeStr, Dt, "$Vd, $Vm", "",
4689         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
4690
4691 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4692 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4693
4694 // Other Vector Shuffles.
4695
4696 //  Aligned extractions: really just dropping registers
4697
4698 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
4699       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
4700              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
4701
4702 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
4703
4704 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
4705
4706 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
4707
4708 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
4709
4710 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
4711
4712
4713 //   VEXT     : Vector Extract
4714
4715 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4716   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
4717         (ins DPR:$Vn, DPR:$Vm, i32imm:$index), NVExtFrm,
4718         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4719         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
4720                                       (Ty DPR:$Vm), imm:$index)))]> {
4721   bits<4> index;
4722   let Inst{11-8} = index{3-0};
4723 }
4724
4725 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4726   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
4727         (ins QPR:$Vn, QPR:$Vm, i32imm:$index), NVExtFrm,
4728         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4729         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
4730                                       (Ty QPR:$Vm), imm:$index)))]> {
4731   bits<4> index;
4732   let Inst{11-8} = index{3-0};
4733 }
4734
4735 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
4736   let Inst{11-8} = index{3-0};
4737 }
4738 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
4739   let Inst{11-9} = index{2-0};
4740   let Inst{8}    = 0b0;
4741 }
4742 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
4743   let Inst{11-10} = index{1-0};
4744   let Inst{9-8}    = 0b00;
4745 }
4746 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
4747                            (v2f32 DPR:$Vm),
4748                            (i32 imm:$index))),
4749           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
4750
4751 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
4752   let Inst{11-8} = index{3-0};
4753 }
4754 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
4755   let Inst{11-9} = index{2-0};
4756   let Inst{8}    = 0b0;
4757 }
4758 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
4759   let Inst{11-10} = index{1-0};
4760   let Inst{9-8}    = 0b00;
4761 }
4762 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
4763                            (v4f32 QPR:$Vm),
4764                            (i32 imm:$index))),
4765           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
4766
4767 //   VTRN     : Vector Transpose
4768
4769 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4770 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4771 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4772
4773 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4774 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4775 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4776
4777 //   VUZP     : Vector Unzip (Deinterleave)
4778
4779 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4780 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4781 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4782
4783 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4784 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4785 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4786
4787 //   VZIP     : Vector Zip (Interleave)
4788
4789 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4790 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4791 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4792
4793 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4794 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4795 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4796
4797 // Vector Table Lookup and Table Extension.
4798
4799 //   VTBL     : Vector Table Lookup
4800 let DecoderMethod = "DecodeTBLInstruction" in {
4801 def  VTBL1
4802   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4803         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4804         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
4805         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
4806 let hasExtraSrcRegAllocReq = 1 in {
4807 def  VTBL2
4808   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4809         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4810         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4811 def  VTBL3
4812   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4813         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4814         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4815 def  VTBL4
4816   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4817         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4818         NVTBLFrm, IIC_VTB4,
4819         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4820 } // hasExtraSrcRegAllocReq = 1
4821
4822 def  VTBL2Pseudo
4823   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4824 def  VTBL3Pseudo
4825   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4826 def  VTBL4Pseudo
4827   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4828
4829 //   VTBX     : Vector Table Extension
4830 def  VTBX1
4831   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4832         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4833         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4834         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4835                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4836 let hasExtraSrcRegAllocReq = 1 in {
4837 def  VTBX2
4838   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4839         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4840         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4841 def  VTBX3
4842   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4843         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4844         NVTBLFrm, IIC_VTBX3,
4845         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4846         "$orig = $Vd", []>;
4847 def  VTBX4
4848   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4849         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4850         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4851         "$orig = $Vd", []>;
4852 } // hasExtraSrcRegAllocReq = 1
4853
4854 def  VTBX2Pseudo
4855   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4856                 IIC_VTBX2, "$orig = $dst", []>;
4857 def  VTBX3Pseudo
4858   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4859                 IIC_VTBX3, "$orig = $dst", []>;
4860 def  VTBX4Pseudo
4861   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4862                 IIC_VTBX4, "$orig = $dst", []>;
4863 } // DecoderMethod = "DecodeTBLInstruction"
4864
4865 //===----------------------------------------------------------------------===//
4866 // NEON instructions for single-precision FP math
4867 //===----------------------------------------------------------------------===//
4868
4869 class N2VSPat<SDNode OpNode, NeonI Inst>
4870   : NEONFPPat<(f32 (OpNode SPR:$a)),
4871               (EXTRACT_SUBREG
4872                (v2f32 (COPY_TO_REGCLASS (Inst
4873                 (INSERT_SUBREG
4874                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4875                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
4876
4877 class N3VSPat<SDNode OpNode, NeonI Inst>
4878   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4879               (EXTRACT_SUBREG
4880                (v2f32 (COPY_TO_REGCLASS (Inst
4881                 (INSERT_SUBREG
4882                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4883                  SPR:$a, ssub_0),
4884                 (INSERT_SUBREG
4885                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4886                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
4887
4888 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4889   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4890               (EXTRACT_SUBREG
4891                (v2f32 (COPY_TO_REGCLASS (Inst
4892                 (INSERT_SUBREG
4893                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4894                  SPR:$acc, ssub_0),
4895                 (INSERT_SUBREG
4896                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4897                  SPR:$a, ssub_0),
4898                 (INSERT_SUBREG
4899                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
4900                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
4901
4902 def : N3VSPat<fadd, VADDfd>;
4903 def : N3VSPat<fsub, VSUBfd>;
4904 def : N3VSPat<fmul, VMULfd>;
4905 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
4906       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
4907 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
4908       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
4909 def : N2VSPat<fabs, VABSfd>;
4910 def : N2VSPat<fneg, VNEGfd>;
4911 def : N3VSPat<NEONfmax, VMAXfd>;
4912 def : N3VSPat<NEONfmin, VMINfd>;
4913 def : N2VSPat<arm_ftosi, VCVTf2sd>;
4914 def : N2VSPat<arm_ftoui, VCVTf2ud>;
4915 def : N2VSPat<arm_sitof, VCVTs2fd>;
4916 def : N2VSPat<arm_uitof, VCVTu2fd>;
4917
4918 //===----------------------------------------------------------------------===//
4919 // Non-Instruction Patterns
4920 //===----------------------------------------------------------------------===//
4921
4922 // bit_convert
4923 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4924 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4925 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4926 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4927 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4928 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4929 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4930 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4931 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4932 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4933 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4934 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4935 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4936 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4937 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4938 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4939 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4940 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4941 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4942 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4943 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4944 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4945 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4946 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4947 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4948 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4949 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4950 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4951 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
4952 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
4953
4954 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4955 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4956 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4957 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4958 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4959 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4960 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4961 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4962 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4963 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4964 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4965 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4966 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4967 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
4968 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
4969 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
4970 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
4971 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
4972 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
4973 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
4974 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
4975 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
4976 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
4977 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
4978 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
4979 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
4980 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
4981 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
4982 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
4983 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;