lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  69 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  70 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  71
  72 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  73
  74 // VDUPLANE can produce a quad-register result from a double-register source,
  75 // so the result is not constrained to match the source.
  76 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  77                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  78                                                 SDTCisVT<2, i32>]>>;
  79
  80 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  81                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  82 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  83
  84 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  85 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  86 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  87 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  88
  89 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  90                                          SDTCisSameAs<0, 2>,
  91                                          SDTCisSameAs<0, 3>]>;
  92 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  93 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  94 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  95
  96 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
  97                                          SDTCisSameAs<0, 2>]>;
  98 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
  99 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 100
 101 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 102   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 103   unsigned EltBits = 0;
 104   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 105   return (EltBits == 32 && EltVal == 0);
 106 }]>;
 107
 108 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 109   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 110   unsigned EltBits = 0;
 111   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 112   return (EltBits == 8 && EltVal == 0xff);
 113 }]>;
 114
 115 //===----------------------------------------------------------------------===//
 116 // NEON operand definitions
 117 //===----------------------------------------------------------------------===//
 118
 119 def nModImm : Operand<i32> {
 120   let PrintMethod = "printNEONModImmOperand";
 121 }
 122
 123 //===----------------------------------------------------------------------===//
 124 // NEON load / store instructions
 125 //===----------------------------------------------------------------------===//
 126
 127 // Use vldmia to load a Q register as a D register pair.
 128 // This is equivalent to VLDMD except that it has a Q register operand
 129 // instead of a pair of D registers.
 130 def VLDMQ
 131   : AXDI5<(outs QPR:$dst), (ins addrmode4:$addr, pred:$p),
 132           IndexModeNone, IIC_fpLoadm,
 133           "vldm${addr:submode}${p}\t$addr, ${dst:dregpair}", "",
 134           [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]>;
 135
 136 let mayLoad = 1, neverHasSideEffects = 1 in {
 137 // Use vld1 to load a Q register as a D register pair.
 138 // This alternative to VLDMQ allows an alignment to be specified.
 139 // This is equivalent to VLD1q64 except that it has a Q register operand.
 140 def VLD1q
 141   : NLdSt<0,0b10,0b1010,0b1100, (outs QPR:$dst), (ins addrmode6:$addr),
 142           IIC_VLD1, "vld1", "64", "${dst:dregpair}, $addr", "", []>;
 143 } // mayLoad = 1, neverHasSideEffects = 1
 144
 145 // Use vstmia to store a Q register as a D register pair.
 146 // This is equivalent to VSTMD except that it has a Q register operand
 147 // instead of a pair of D registers.
 148 def VSTMQ
 149   : AXDI5<(outs), (ins QPR:$src, addrmode4:$addr, pred:$p),
 150           IndexModeNone, IIC_fpStorem,
 151           "vstm${addr:submode}${p}\t$addr, ${src:dregpair}", "",
 152           [(store (v2f64 QPR:$src), addrmode4:$addr)]>;
 153
 154 let mayStore = 1, neverHasSideEffects = 1 in {
 155 // Use vst1 to store a Q register as a D register pair.
 156 // This alternative to VSTMQ allows an alignment to be specified.
 157 // This is equivalent to VST1q64 except that it has a Q register operand.
 158 def VST1q
 159   : NLdSt<0,0b00,0b1010,0b1100, (outs), (ins addrmode6:$addr, QPR:$src),
 160           IIC_VST, "vst1", "64", "${src:dregpair}, $addr", "", []>;
 161 } // mayStore = 1, neverHasSideEffects = 1
 162
 163 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 164
 165 //   VLD1     : Vector Load (multiple single elements)
 166 class VLD1D<bits<4> op7_4, string Dt>
 167   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst),
 168           (ins addrmode6:$addr), IIC_VLD1,
 169           "vld1", Dt, "\\{$dst\\}, $addr", "", []>;
 170 class VLD1Q<bits<4> op7_4, string Dt>
 171   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$dst1, DPR:$dst2),
 172           (ins addrmode6:$addr), IIC_VLD1,
 173           "vld1", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 174
 175 def  VLD1d8   : VLD1D<0b0000, "8">;
 176 def  VLD1d16  : VLD1D<0b0100, "16">;
 177 def  VLD1d32  : VLD1D<0b1000, "32">;
 178 def  VLD1d64  : VLD1D<0b1100, "64">;
 179
 180 def  VLD1q8   : VLD1Q<0b0000, "8">;
 181 def  VLD1q16  : VLD1Q<0b0100, "16">;
 182 def  VLD1q32  : VLD1Q<0b1000, "32">;
 183 def  VLD1q64  : VLD1Q<0b1100, "64">;
 184
 185 // ...with address register writeback:
 186 class VLD1DWB<bits<4> op7_4, string Dt>
 187   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst, GPR:$wb),
 188           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 189           "vld1", Dt, "\\{$dst\\}, $addr$offset",
 190           "$addr.addr = $wb", []>;
 191 class VLD1QWB<bits<4> op7_4, string Dt>
 192   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst, GPR:$wb),
 193           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 194           "vld1", Dt, "${dst:dregpair}, $addr$offset",
 195           "$addr.addr = $wb", []>;
 196
 197 def VLD1d8_UPD  : VLD1DWB<0b0000, "8">;
 198 def VLD1d16_UPD : VLD1DWB<0b0100, "16">;
 199 def VLD1d32_UPD : VLD1DWB<0b1000, "32">;
 200 def VLD1d64_UPD : VLD1DWB<0b1100, "64">;
 201
 202 def VLD1q8_UPD  : VLD1QWB<0b0000, "8">;
 203 def VLD1q16_UPD : VLD1QWB<0b0100, "16">;
 204 def VLD1q32_UPD : VLD1QWB<0b1000, "32">;
 205 def VLD1q64_UPD : VLD1QWB<0b1100, "64">;
 206
 207 // ...with 3 registers (some of these are only for the disassembler):
 208 class VLD1D3<bits<4> op7_4, string Dt>
 209   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 210           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 211           "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 212 class VLD1D3WB<bits<4> op7_4, string Dt>
 213   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 214           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 215           "\\{$dst1, $dst2, $dst3\\}, $addr$offset", "$addr.addr = $wb", []>;
 216
 217 def VLD1d8T      : VLD1D3<0b0000, "8">;
 218 def VLD1d16T     : VLD1D3<0b0100, "16">;
 219 def VLD1d32T     : VLD1D3<0b1000, "32">;
 220 def VLD1d64T     : VLD1D3<0b1100, "64">;
 221
 222 def VLD1d8T_UPD  : VLD1D3WB<0b0000, "8">;
 223 def VLD1d16T_UPD : VLD1D3WB<0b0100, "16">;
 224 def VLD1d32T_UPD : VLD1D3WB<0b1000, "32">;
 225 def VLD1d64T_UPD : VLD1D3WB<0b1100, "64">;
 226
 227 // ...with 4 registers (some of these are only for the disassembler):
 228 class VLD1D4<bits<4> op7_4, string Dt>
 229   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 230           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 231           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 232 class VLD1D4WB<bits<4> op7_4, string Dt>
 233   : NLdSt<0,0b10,0b0010,op7_4,
 234           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 235           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 236           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset", "$addr.addr = $wb",
 237           []>;
 238
 239 def VLD1d8Q      : VLD1D4<0b0000, "8">;
 240 def VLD1d16Q     : VLD1D4<0b0100, "16">;
 241 def VLD1d32Q     : VLD1D4<0b1000, "32">;
 242 def VLD1d64Q     : VLD1D4<0b1100, "64">;
 243
 244 def VLD1d8Q_UPD  : VLD1D4WB<0b0000, "8">;
 245 def VLD1d16Q_UPD : VLD1D4WB<0b0100, "16">;
 246 def VLD1d32Q_UPD : VLD1D4WB<0b1000, "32">;
 247 def VLD1d64Q_UPD : VLD1D4WB<0b1100, "64">;
 248
 249 //   VLD2     : Vector Load (multiple 2-element structures)
 250 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 251   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 252           (ins addrmode6:$addr), IIC_VLD2,
 253           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 254 class VLD2Q<bits<4> op7_4, string Dt>
 255   : NLdSt<0, 0b10, 0b0011, op7_4,
 256           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 257           (ins addrmode6:$addr), IIC_VLD2,
 258           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 259
 260 def  VLD2d8   : VLD2D<0b1000, 0b0000, "8">;
 261 def  VLD2d16  : VLD2D<0b1000, 0b0100, "16">;
 262 def  VLD2d32  : VLD2D<0b1000, 0b1000, "32">;
 263
 264 def  VLD2q8   : VLD2Q<0b0000, "8">;
 265 def  VLD2q16  : VLD2Q<0b0100, "16">;
 266 def  VLD2q32  : VLD2Q<0b1000, "32">;
 267
 268 // ...with address register writeback:
 269 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 270   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 271           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 272           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr$offset",
 273           "$addr.addr = $wb", []>;
 274 class VLD2QWB<bits<4> op7_4, string Dt>
 275   : NLdSt<0, 0b10, 0b0011, op7_4,
 276           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 277           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 278           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 279           "$addr.addr = $wb", []>;
 280
 281 def VLD2d8_UPD  : VLD2DWB<0b1000, 0b0000, "8">;
 282 def VLD2d16_UPD : VLD2DWB<0b1000, 0b0100, "16">;
 283 def VLD2d32_UPD : VLD2DWB<0b1000, 0b1000, "32">;
 284
 285 def VLD2q8_UPD  : VLD2QWB<0b0000, "8">;
 286 def VLD2q16_UPD : VLD2QWB<0b0100, "16">;
 287 def VLD2q32_UPD : VLD2QWB<0b1000, "32">;
 288
 289 // ...with double-spaced registers (for disassembly only):
 290 def VLD2b8      : VLD2D<0b1001, 0b0000, "8">;
 291 def VLD2b16     : VLD2D<0b1001, 0b0100, "16">;
 292 def VLD2b32     : VLD2D<0b1001, 0b1000, "32">;
 293 def VLD2b8_UPD  : VLD2DWB<0b1001, 0b0000, "8">;
 294 def VLD2b16_UPD : VLD2DWB<0b1001, 0b0100, "16">;
 295 def VLD2b32_UPD : VLD2DWB<0b1001, 0b1000, "32">;
 296
 297 //   VLD3     : Vector Load (multiple 3-element structures)
 298 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 299   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 300           (ins addrmode6:$addr), IIC_VLD3,
 301           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 302
 303 def  VLD3d8   : VLD3D<0b0100, 0b0000, "8">;
 304 def  VLD3d16  : VLD3D<0b0100, 0b0100, "16">;
 305 def  VLD3d32  : VLD3D<0b0100, 0b1000, "32">;
 306
 307 // ...with address register writeback:
 308 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 309   : NLdSt<0, 0b10, op11_8, op7_4,
 310           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 311           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD3,
 312           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr$offset",
 313           "$addr.addr = $wb", []>;
 314
 315 def VLD3d8_UPD  : VLD3DWB<0b0100, 0b0000, "8">;
 316 def VLD3d16_UPD : VLD3DWB<0b0100, 0b0100, "16">;
 317 def VLD3d32_UPD : VLD3DWB<0b0100, 0b1000, "32">;
 318
 319 // ...with double-spaced registers (non-updating versions for disassembly only):
 320 def VLD3q8      : VLD3D<0b0101, 0b0000, "8">;
 321 def VLD3q16     : VLD3D<0b0101, 0b0100, "16">;
 322 def VLD3q32     : VLD3D<0b0101, 0b1000, "32">;
 323 def VLD3q8_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 324 def VLD3q16_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 325 def VLD3q32_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 326
 327 // ...alternate versions to be allocated odd register numbers:
 328 def VLD3q8odd_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 329 def VLD3q16odd_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 330 def VLD3q32odd_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 331
 332 //   VLD4     : Vector Load (multiple 4-element structures)
 333 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 334   : NLdSt<0, 0b10, op11_8, op7_4,
 335           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 336           (ins addrmode6:$addr), IIC_VLD4,
 337           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 338
 339 def  VLD4d8   : VLD4D<0b0000, 0b0000, "8">;
 340 def  VLD4d16  : VLD4D<0b0000, 0b0100, "16">;
 341 def  VLD4d32  : VLD4D<0b0000, 0b1000, "32">;
 342
 343 // ...with address register writeback:
 344 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 345   : NLdSt<0, 0b10, op11_8, op7_4,
 346           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 347           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4,
 348           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 349           "$addr.addr = $wb", []>;
 350
 351 def VLD4d8_UPD  : VLD4DWB<0b0000, 0b0000, "8">;
 352 def VLD4d16_UPD : VLD4DWB<0b0000, 0b0100, "16">;
 353 def VLD4d32_UPD : VLD4DWB<0b0000, 0b1000, "32">;
 354
 355 // ...with double-spaced registers (non-updating versions for disassembly only):
 356 def VLD4q8      : VLD4D<0b0001, 0b0000, "8">;
 357 def VLD4q16     : VLD4D<0b0001, 0b0100, "16">;
 358 def VLD4q32     : VLD4D<0b0001, 0b1000, "32">;
 359 def VLD4q8_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 360 def VLD4q16_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 361 def VLD4q32_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 362
 363 // ...alternate versions to be allocated odd register numbers:
 364 def VLD4q8odd_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 365 def VLD4q16odd_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 366 def VLD4q32odd_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 367
 368 //   VLD1LN   : Vector Load (single element to one lane)
 369 //   FIXME: Not yet implemented.
 370
 371 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 372 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 373   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 374           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 375           IIC_VLD2, "vld2", Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 376           "$src1 = $dst1, $src2 = $dst2", []>;
 377
 378 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8">;
 379 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16">;
 380 def VLD2LNd32 : VLD2LN<0b1001, {?,0,?,?}, "32">;
 381
 382 // ...with double-spaced registers:
 383 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16">;
 384 def VLD2LNq32 : VLD2LN<0b1001, {?,1,?,?}, "32">;
 385
 386 // ...alternate versions to be allocated odd register numbers:
 387 def VLD2LNq16odd : VLD2LN<0b0101, {?,?,1,?}, "16">;
 388 def VLD2LNq32odd : VLD2LN<0b1001, {?,1,?,?}, "32">;
 389
 390 // ...with address register writeback:
 391 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 392   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 393           (ins addrmode6:$addr, am6offset:$offset,
 394            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2, "vld2", Dt,
 395           "\\{$dst1[$lane], $dst2[$lane]\\}, $addr$offset",
 396           "$src1 = $dst1, $src2 = $dst2, $addr.addr = $wb", []>;
 397
 398 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8">;
 399 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16">;
 400 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,?,?}, "32">;
 401
 402 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16">;
 403 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,?,?}, "32">;
 404
 405 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 406 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 407   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 408           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 409           nohash_imm:$lane), IIC_VLD3, "vld3", Dt,
 410           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 411           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 412
 413 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8">;
 414 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16">;
 415 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32">;
 416
 417 // ...with double-spaced registers:
 418 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16">;
 419 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32">;
 420
 421 // ...alternate versions to be allocated odd register numbers:
 422 def VLD3LNq16odd : VLD3LN<0b0110, {?,?,1,0}, "16">;
 423 def VLD3LNq32odd : VLD3LN<0b1010, {?,1,0,0}, "32">;
 424
 425 // ...with address register writeback:
 426 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 427   : NLdSt<1, 0b10, op11_8, op7_4,
 428           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 429           (ins addrmode6:$addr, am6offset:$offset,
 430            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 431           IIC_VLD3, "vld3", Dt,
 432           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr$offset",
 433           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $addr.addr = $wb",
 434           []>;
 435
 436 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8">;
 437 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16">;
 438 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32">;
 439
 440 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16">;
 441 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32">;
 442
 443 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 444 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 445   : NLdSt<1, 0b10, op11_8, op7_4,
 446           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 447           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 448           nohash_imm:$lane), IIC_VLD4, "vld4", Dt,
 449           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 450           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 451
 452 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8">;
 453 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16">;
 454 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32">;
 455
 456 // ...with double-spaced registers:
 457 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16">;
 458 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32">;
 459
 460 // ...alternate versions to be allocated odd register numbers:
 461 def VLD4LNq16odd : VLD4LN<0b0111, {?,?,1,?}, "16">;
 462 def VLD4LNq32odd : VLD4LN<0b1011, {?,1,?,?}, "32">;
 463
 464 // ...with address register writeback:
 465 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 466   : NLdSt<1, 0b10, op11_8, op7_4,
 467           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 468           (ins addrmode6:$addr, am6offset:$offset,
 469            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 470           IIC_VLD4, "vld4", Dt,
 471 "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr$offset",
 472 "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $addr.addr = $wb",
 473           []>;
 474
 475 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8">;
 476 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16">;
 477 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32">;
 478
 479 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16">;
 480 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32">;
 481
 482 //   VLD1DUP  : Vector Load (single element to all lanes)
 483 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 484 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 485 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 486 //   FIXME: Not yet implemented.
 487 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 488
 489 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 490
 491 // Classes for VST* pseudo-instructions with multi-register operands.
 492 // These are expanded to real instructions after register allocation.
 493 class VSTQPseudo
 494   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), IIC_VST, "">;
 495 class VSTQWBPseudo
 496   : PseudoNLdSt<(outs GPR:$wb),
 497                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), IIC_VST,
 498                 "$addr.addr = $wb">;
 499 class VSTQQPseudo
 500   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), IIC_VST, "">;
 501 class VSTQQWBPseudo
 502   : PseudoNLdSt<(outs GPR:$wb),
 503                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), IIC_VST,
 504                 "$addr.addr = $wb">;
 505 class VSTQQQQWBPseudo
 506   : PseudoNLdSt<(outs GPR:$wb),
 507                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), IIC_VST,
 508                 "$addr.addr = $wb">;
 509
 510 //   VST1     : Vector Store (multiple single elements)
 511 class VST1D<bits<4> op7_4, string Dt>
 512   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 513           "vst1", Dt, "\\{$src\\}, $addr", "", []>;
 514 class VST1Q<bits<4> op7_4, string Dt>
 515   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 516           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 517           "vst1", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 518
 519 def  VST1d8   : VST1D<0b0000, "8">;
 520 def  VST1d16  : VST1D<0b0100, "16">;
 521 def  VST1d32  : VST1D<0b1000, "32">;
 522 def  VST1d64  : VST1D<0b1100, "64">;
 523
 524 def  VST1q8   : VST1Q<0b0000, "8">;
 525 def  VST1q16  : VST1Q<0b0100, "16">;
 526 def  VST1q32  : VST1Q<0b1000, "32">;
 527 def  VST1q64  : VST1Q<0b1100, "64">;
 528
 529 def VST1q8Pseudo  : VSTQPseudo;
 530 def VST1q16Pseudo : VSTQPseudo;
 531 def VST1q32Pseudo : VSTQPseudo;
 532 def VST1q64Pseudo : VSTQPseudo;
 533
 534 // ...with address register writeback:
 535 class VST1DWB<bits<4> op7_4, string Dt>
 536   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 537           (ins addrmode6:$addr, am6offset:$offset, DPR:$src), IIC_VST,
 538           "vst1", Dt, "\\{$src\\}, $addr$offset", "$addr.addr = $wb", []>;
 539 class VST1QWB<bits<4> op7_4, string Dt>
 540   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 541           (ins addrmode6:$addr, am6offset:$offset, QPR:$src), IIC_VST,
 542           "vst1", Dt, "${src:dregpair}, $addr$offset", "$addr.addr = $wb", []>;
 543
 544 def VST1d8_UPD  : VST1DWB<0b0000, "8">;
 545 def VST1d16_UPD : VST1DWB<0b0100, "16">;
 546 def VST1d32_UPD : VST1DWB<0b1000, "32">;
 547 def VST1d64_UPD : VST1DWB<0b1100, "64">;
 548
 549 def VST1q8_UPD  : VST1QWB<0b0000, "8">;
 550 def VST1q16_UPD : VST1QWB<0b0100, "16">;
 551 def VST1q32_UPD : VST1QWB<0b1000, "32">;
 552 def VST1q64_UPD : VST1QWB<0b1100, "64">;
 553
 554 def VST1q8Pseudo_UPD  : VSTQWBPseudo;
 555 def VST1q16Pseudo_UPD : VSTQWBPseudo;
 556 def VST1q32Pseudo_UPD : VSTQWBPseudo;
 557 def VST1q64Pseudo_UPD : VSTQWBPseudo;
 558
 559 // ...with 3 registers (some of these are only for the disassembler):
 560 class VST1D3<bits<4> op7_4, string Dt>
 561   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 562           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 563           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 564 class VST1D3WB<bits<4> op7_4, string Dt>
 565   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 566           (ins addrmode6:$addr, am6offset:$offset,
 567            DPR:$src1, DPR:$src2, DPR:$src3),
 568           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 569           "$addr.addr = $wb", []>;
 570
 571 def VST1d8T      : VST1D3<0b0000, "8">;
 572 def VST1d16T     : VST1D3<0b0100, "16">;
 573 def VST1d32T     : VST1D3<0b1000, "32">;
 574 def VST1d64T     : VST1D3<0b1100, "64">;
 575
 576 def VST1d8T_UPD  : VST1D3WB<0b0000, "8">;
 577 def VST1d16T_UPD : VST1D3WB<0b0100, "16">;
 578 def VST1d32T_UPD : VST1D3WB<0b1000, "32">;
 579 def VST1d64T_UPD : VST1D3WB<0b1100, "64">;
 580
 581 def VST1d64TPseudo     : VSTQQPseudo;
 582 def VST1d64TPseudo_UPD : VSTQQWBPseudo;
 583
 584 // ...with 4 registers (some of these are only for the disassembler):
 585 class VST1D4<bits<4> op7_4, string Dt>
 586   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 587           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 588           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 589           []>;
 590 class VST1D4WB<bits<4> op7_4, string Dt>
 591   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 592           (ins addrmode6:$addr, am6offset:$offset,
 593            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 594           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 595           "$addr.addr = $wb", []>;
 596
 597 def VST1d8Q      : VST1D4<0b0000, "8">;
 598 def VST1d16Q     : VST1D4<0b0100, "16">;
 599 def VST1d32Q     : VST1D4<0b1000, "32">;
 600 def VST1d64Q     : VST1D4<0b1100, "64">;
 601
 602 def VST1d8Q_UPD  : VST1D4WB<0b0000, "8">;
 603 def VST1d16Q_UPD : VST1D4WB<0b0100, "16">;
 604 def VST1d32Q_UPD : VST1D4WB<0b1000, "32">;
 605 def VST1d64Q_UPD : VST1D4WB<0b1100, "64">;
 606
 607 def VST1d64QPseudo     : VSTQQPseudo;
 608 def VST1d64QPseudo_UPD : VSTQQWBPseudo;
 609
 610 //   VST2     : Vector Store (multiple 2-element structures)
 611 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 612   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 613           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 614           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 615 class VST2Q<bits<4> op7_4, string Dt>
 616   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 617           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 618           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 619           "", []>;
 620
 621 def  VST2d8   : VST2D<0b1000, 0b0000, "8">;
 622 def  VST2d16  : VST2D<0b1000, 0b0100, "16">;
 623 def  VST2d32  : VST2D<0b1000, 0b1000, "32">;
 624
 625 def  VST2q8   : VST2Q<0b0000, "8">;
 626 def  VST2q16  : VST2Q<0b0100, "16">;
 627 def  VST2q32  : VST2Q<0b1000, "32">;
 628
 629 def  VST2d8Pseudo  : VSTQPseudo;
 630 def  VST2d16Pseudo : VSTQPseudo;
 631 def  VST2d32Pseudo : VSTQPseudo;
 632
 633 def  VST2q8Pseudo  : VSTQQPseudo;
 634 def  VST2q16Pseudo : VSTQQPseudo;
 635 def  VST2q32Pseudo : VSTQQPseudo;
 636
 637 // ...with address register writeback:
 638 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 639   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 640           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 641           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr$offset",
 642           "$addr.addr = $wb", []>;
 643 class VST2QWB<bits<4> op7_4, string Dt>
 644   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 645           (ins addrmode6:$addr, am6offset:$offset,
 646            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 647           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 648           "$addr.addr = $wb", []>;
 649
 650 def VST2d8_UPD  : VST2DWB<0b1000, 0b0000, "8">;
 651 def VST2d16_UPD : VST2DWB<0b1000, 0b0100, "16">;
 652 def VST2d32_UPD : VST2DWB<0b1000, 0b1000, "32">;
 653
 654 def VST2q8_UPD  : VST2QWB<0b0000, "8">;
 655 def VST2q16_UPD : VST2QWB<0b0100, "16">;
 656 def VST2q32_UPD : VST2QWB<0b1000, "32">;
 657
 658 def VST2d8Pseudo_UPD  : VSTQWBPseudo;
 659 def VST2d16Pseudo_UPD : VSTQWBPseudo;
 660 def VST2d32Pseudo_UPD : VSTQWBPseudo;
 661
 662 def VST2q8Pseudo_UPD  : VSTQQWBPseudo;
 663 def VST2q16Pseudo_UPD : VSTQQWBPseudo;
 664 def VST2q32Pseudo_UPD : VSTQQWBPseudo;
 665
 666 // ...with double-spaced registers (for disassembly only):
 667 def VST2b8      : VST2D<0b1001, 0b0000, "8">;
 668 def VST2b16     : VST2D<0b1001, 0b0100, "16">;
 669 def VST2b32     : VST2D<0b1001, 0b1000, "32">;
 670 def VST2b8_UPD  : VST2DWB<0b1001, 0b0000, "8">;
 671 def VST2b16_UPD : VST2DWB<0b1001, 0b0100, "16">;
 672 def VST2b32_UPD : VST2DWB<0b1001, 0b1000, "32">;
 673
 674 //   VST3     : Vector Store (multiple 3-element structures)
 675 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 676   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 677           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 678           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 679
 680 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
 681 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
 682 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
 683
 684 def  VST3d8Pseudo  : VSTQQPseudo;
 685 def  VST3d16Pseudo : VSTQQPseudo;
 686 def  VST3d32Pseudo : VSTQQPseudo;
 687
 688 // ...with address register writeback:
 689 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 690   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 691           (ins addrmode6:$addr, am6offset:$offset,
 692            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 693           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 694           "$addr.addr = $wb", []>;
 695
 696 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
 697 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
 698 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
 699
 700 def VST3d8Pseudo_UPD  : VSTQQWBPseudo;
 701 def VST3d16Pseudo_UPD : VSTQQWBPseudo;
 702 def VST3d32Pseudo_UPD : VSTQQWBPseudo;
 703
 704 // ...with double-spaced registers (non-updating versions for disassembly only):
 705 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
 706 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
 707 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
 708 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 709 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
 710 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
 711
 712 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo;
 713 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo;
 714 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo;
 715
 716 // ...alternate versions to be allocated odd register numbers:
 717 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo;
 718 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo;
 719 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo;
 720
 721 //   VST4     : Vector Store (multiple 4-element structures)
 722 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 723   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 724           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 725           IIC_VST, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 726           "", []>;
 727
 728 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
 729 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
 730 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
 731
 732 def  VST4d8Pseudo  : VSTQQPseudo;
 733 def  VST4d16Pseudo : VSTQQPseudo;
 734 def  VST4d32Pseudo : VSTQQPseudo;
 735
 736 // ...with address register writeback:
 737 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 738   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 739           (ins addrmode6:$addr, am6offset:$offset,
 740            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST,
 741            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 742           "$addr.addr = $wb", []>;
 743
 744 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
 745 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
 746 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
 747
 748 def VST4d8Pseudo_UPD  : VSTQQWBPseudo;
 749 def VST4d16Pseudo_UPD : VSTQQWBPseudo;
 750 def VST4d32Pseudo_UPD : VSTQQWBPseudo;
 751
 752 // ...with double-spaced registers (non-updating versions for disassembly only):
 753 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
 754 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
 755 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
 756 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 757 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
 758 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
 759
 760 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo;
 761 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo;
 762 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo;
 763
 764 // ...alternate versions to be allocated odd register numbers:
 765 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo;
 766 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo;
 767 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo;
 768
 769 //   VST1LN   : Vector Store (single element from one lane)
 770 //   FIXME: Not yet implemented.
 771
 772 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 773 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 774   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 775           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 776           IIC_VST, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 777           "", []>;
 778
 779 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8">;
 780 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16">;
 781 def VST2LNd32 : VST2LN<0b1001, {?,0,?,?}, "32">;
 782
 783 // ...with double-spaced registers:
 784 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16">;
 785 def VST2LNq32 : VST2LN<0b1001, {?,1,?,?}, "32">;
 786
 787 // ...alternate versions to be allocated odd register numbers:
 788 def VST2LNq16odd : VST2LN<0b0101, {?,?,1,?}, "16">;
 789 def VST2LNq32odd : VST2LN<0b1001, {?,1,?,?}, "32">;
 790
 791 // ...with address register writeback:
 792 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 793   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 794           (ins addrmode6:$addr, am6offset:$offset,
 795            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST, "vst2", Dt,
 796           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
 797           "$addr.addr = $wb", []>;
 798
 799 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8">;
 800 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16">;
 801 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,?,?}, "32">;
 802
 803 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16">;
 804 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,?,?}, "32">;
 805
 806 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 807 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 808   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 809           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 810            nohash_imm:$lane), IIC_VST, "vst3", Dt,
 811           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 812
 813 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8">;
 814 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16">;
 815 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32">;
 816
 817 // ...with double-spaced registers:
 818 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16">;
 819 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32">;
 820
 821 // ...alternate versions to be allocated odd register numbers:
 822 def VST3LNq16odd : VST3LN<0b0110, {?,?,1,0}, "16">;
 823 def VST3LNq32odd : VST3LN<0b1010, {?,1,0,0}, "32">;
 824
 825 // ...with address register writeback:
 826 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 827   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 828           (ins addrmode6:$addr, am6offset:$offset,
 829            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 830           IIC_VST, "vst3", Dt,
 831           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr$offset",
 832           "$addr.addr = $wb", []>;
 833
 834 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8">;
 835 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16">;
 836 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32">;
 837
 838 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16">;
 839 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32">;
 840
 841 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 842 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 843   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 844           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 845            nohash_imm:$lane), IIC_VST, "vst4", Dt,
 846           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
 847           "", []>;
 848
 849 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8">;
 850 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16">;
 851 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32">;
 852
 853 // ...with double-spaced registers:
 854 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16">;
 855 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32">;
 856
 857 // ...alternate versions to be allocated odd register numbers:
 858 def VST4LNq16odd : VST4LN<0b0111, {?,?,1,?}, "16">;
 859 def VST4LNq32odd : VST4LN<0b1011, {?,1,?,?}, "32">;
 860
 861 // ...with address register writeback:
 862 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 863   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 864           (ins addrmode6:$addr, am6offset:$offset,
 865            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 866           IIC_VST, "vst4", Dt,
 867   "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr$offset",
 868           "$addr.addr = $wb", []>;
 869
 870 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8">;
 871 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16">;
 872 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32">;
 873
 874 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16">;
 875 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32">;
 876
 877 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
 878
 879
 880 //===----------------------------------------------------------------------===//
 881 // NEON pattern fragments
 882 //===----------------------------------------------------------------------===//
 883
 884 // Extract D sub-registers of Q registers.
 885 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 886   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 887   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
 888 }]>;
 889 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 890   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 891   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
 892 }]>;
 893 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 894   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 895   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
 896 }]>;
 897 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 898   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 899   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
 900 }]>;
 901
 902 // Extract S sub-registers of Q/D registers.
 903 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 904   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
 905   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
 906 }]>;
 907
 908 // Translate lane numbers from Q registers to D subregs.
 909 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 910   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 911 }]>;
 912 def SubReg_i16_lane : SDNodeXForm<imm, [{
 913   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 914 }]>;
 915 def SubReg_i32_lane : SDNodeXForm<imm, [{
 916   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 917 }]>;
 918
 919 //===----------------------------------------------------------------------===//
 920 // Instruction Classes
 921 //===----------------------------------------------------------------------===//
 922
 923 // Basic 2-register operations: single-, double- and quad-register.
 924 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 925            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 926            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 927   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 928         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 929         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
 930 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 931            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 932            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 933   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 934         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
 935         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 936 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 937            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 938            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 939   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 940         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
 941         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 942
 943 // Basic 2-register intrinsics, both double- and quad-register.
 944 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 945               bits<2> op17_16, bits<5> op11_7, bit op4,
 946               InstrItinClass itin, string OpcodeStr, string Dt,
 947               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 948   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 949         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 950         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 951 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 952               bits<2> op17_16, bits<5> op11_7, bit op4,
 953               InstrItinClass itin, string OpcodeStr, string Dt,
 954               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 955   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 956         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 957         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 958
 959 // Narrow 2-register intrinsics.
 960 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 961               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 962               InstrItinClass itin, string OpcodeStr, string Dt,
 963               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 964   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 965         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 966         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 967
 968 // Long 2-register operations (currently only used for VMOVL).
 969 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 970            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 971            InstrItinClass itin, string OpcodeStr, string Dt,
 972            ValueType TyQ, ValueType TyD, SDNode OpNode>
 973   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
 974         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 975         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
 976
 977 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 978 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
 979   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 980         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 981         OpcodeStr, Dt, "$dst1, $dst2",
 982         "$src1 = $dst1, $src2 = $dst2", []>;
 983 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 984                   InstrItinClass itin, string OpcodeStr, string Dt>
 985   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 986         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
 987         "$src1 = $dst1, $src2 = $dst2", []>;
 988
 989 // Basic 3-register operations: single-, double- and quad-register.
 990 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 991            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
 992            SDNode OpNode, bit Commutable>
 993   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 994         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
 995         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
 996   let isCommutable = Commutable;
 997 }
 998
 999 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1000            InstrItinClass itin, string OpcodeStr, string Dt,
1001            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1002   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1003         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1004         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1005         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1006   let isCommutable = Commutable;
1007 }
1008 // Same as N3VD but no data type.
1009 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1010            InstrItinClass itin, string OpcodeStr,
1011            ValueType ResTy, ValueType OpTy,
1012            SDNode OpNode, bit Commutable>
1013   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1014          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1015          OpcodeStr, "$dst, $src1, $src2", "",
1016          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
1017   let isCommutable = Commutable;
1018 }
1019
1020 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1021              InstrItinClass itin, string OpcodeStr, string Dt,
1022              ValueType Ty, SDNode ShOp>
1023   : N3V<0, 1, op21_20, op11_8, 1, 0,
1024         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1025         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1026         [(set (Ty DPR:$dst),
1027               (Ty (ShOp (Ty DPR:$src1),
1028                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1029   let isCommutable = 0;
1030 }
1031 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1032                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1033   : N3V<0, 1, op21_20, op11_8, 1, 0,
1034         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1035         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1036         [(set (Ty DPR:$dst),
1037               (Ty (ShOp (Ty DPR:$src1),
1038                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1039   let isCommutable = 0;
1040 }
1041
1042 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1043            InstrItinClass itin, string OpcodeStr, string Dt,
1044            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1045   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1046         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1047         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1048         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1049   let isCommutable = Commutable;
1050 }
1051 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1052            InstrItinClass itin, string OpcodeStr,
1053            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1054   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1055          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1056          OpcodeStr, "$dst, $src1, $src2", "",
1057          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1058   let isCommutable = Commutable;
1059 }
1060 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1061              InstrItinClass itin, string OpcodeStr, string Dt,
1062              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1063   : N3V<1, 1, op21_20, op11_8, 1, 0,
1064         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1065         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1066         [(set (ResTy QPR:$dst),
1067               (ResTy (ShOp (ResTy QPR:$src1),
1068                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1069                                                 imm:$lane)))))]> {
1070   let isCommutable = 0;
1071 }
1072 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1073                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1074   : N3V<1, 1, op21_20, op11_8, 1, 0,
1075         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1076         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1077         [(set (ResTy QPR:$dst),
1078               (ResTy (ShOp (ResTy QPR:$src1),
1079                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1080                                                 imm:$lane)))))]> {
1081   let isCommutable = 0;
1082 }
1083
1084 // Basic 3-register intrinsics, both double- and quad-register.
1085 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1086               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1087               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1088   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1089         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), f, itin,
1090         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1091         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1092   let isCommutable = Commutable;
1093 }
1094 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1095                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1096   : N3V<0, 1, op21_20, op11_8, 1, 0,
1097         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1098         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1099         [(set (Ty DPR:$dst),
1100               (Ty (IntOp (Ty DPR:$src1),
1101                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1102                                            imm:$lane)))))]> {
1103   let isCommutable = 0;
1104 }
1105 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1106                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1107   : N3V<0, 1, op21_20, op11_8, 1, 0,
1108         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1109         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1110         [(set (Ty DPR:$dst),
1111               (Ty (IntOp (Ty DPR:$src1),
1112                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1113   let isCommutable = 0;
1114 }
1115
1116 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1117               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1118               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1119   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1120         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), f, itin,
1121         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1122         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1123   let isCommutable = Commutable;
1124 }
1125 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1126                 string OpcodeStr, string Dt,
1127                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1128   : N3V<1, 1, op21_20, op11_8, 1, 0,
1129         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1130         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1131         [(set (ResTy QPR:$dst),
1132               (ResTy (IntOp (ResTy QPR:$src1),
1133                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1134                                                  imm:$lane)))))]> {
1135   let isCommutable = 0;
1136 }
1137 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1138                   string OpcodeStr, string Dt,
1139                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1140   : N3V<1, 1, op21_20, op11_8, 1, 0,
1141         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1142         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1143         [(set (ResTy QPR:$dst),
1144               (ResTy (IntOp (ResTy QPR:$src1),
1145                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1146                                                  imm:$lane)))))]> {
1147   let isCommutable = 0;
1148 }
1149
1150 // Multiply-Add/Sub operations: single-, double- and quad-register.
1151 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1152                 InstrItinClass itin, string OpcodeStr, string Dt,
1153                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1154   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1155         (outs DPR_VFP2:$dst),
1156         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1157         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1158
1159 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1160                 InstrItinClass itin, string OpcodeStr, string Dt,
1161                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1162   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1163         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1164         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1165         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1166                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
1167 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1168                   string OpcodeStr, string Dt,
1169                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1170   : N3V<0, 1, op21_20, op11_8, 1, 0,
1171         (outs DPR:$dst),
1172         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1173         NVMulSLFrm, itin,
1174         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1175         [(set (Ty DPR:$dst),
1176               (Ty (ShOp (Ty DPR:$src1),
1177                         (Ty (MulOp DPR:$src2,
1178                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1179                                                      imm:$lane)))))))]>;
1180 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1181                     string OpcodeStr, string Dt,
1182                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1183   : N3V<0, 1, op21_20, op11_8, 1, 0,
1184         (outs DPR:$dst),
1185         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1186         NVMulSLFrm, itin,
1187         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1188         [(set (Ty DPR:$dst),
1189               (Ty (ShOp (Ty DPR:$src1),
1190                         (Ty (MulOp DPR:$src2,
1191                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
1192                                                      imm:$lane)))))))]>;
1193
1194 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1195                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1196                 SDNode MulOp, SDNode OpNode>
1197   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1198         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1199         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1200         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1201                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
1202 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1203                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1204                   SDNode MulOp, SDNode ShOp>
1205   : N3V<1, 1, op21_20, op11_8, 1, 0,
1206         (outs QPR:$dst),
1207         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1208         NVMulSLFrm, itin,
1209         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1210         [(set (ResTy QPR:$dst),
1211               (ResTy (ShOp (ResTy QPR:$src1),
1212                            (ResTy (MulOp QPR:$src2,
1213                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1214                                                         imm:$lane)))))))]>;
1215 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1216                     string OpcodeStr, string Dt,
1217                     ValueType ResTy, ValueType OpTy,
1218                     SDNode MulOp, SDNode ShOp>
1219   : N3V<1, 1, op21_20, op11_8, 1, 0,
1220         (outs QPR:$dst),
1221         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1222         NVMulSLFrm, itin,
1223         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1224         [(set (ResTy QPR:$dst),
1225               (ResTy (ShOp (ResTy QPR:$src1),
1226                            (ResTy (MulOp QPR:$src2,
1227                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1228                                                         imm:$lane)))))))]>;
1229
1230 // Neon 3-argument intrinsics, both double- and quad-register.
1231 // The destination register is also used as the first source operand register.
1232 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1233                InstrItinClass itin, string OpcodeStr, string Dt,
1234                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1235   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1236         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1237         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1238         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1239                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1240 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1241                InstrItinClass itin, string OpcodeStr, string Dt,
1242                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1243   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1244         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1245         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1246         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1247                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1248
1249 // Neon Long 3-argument intrinsic.  The destination register is
1250 // a quad-register and is also used as the first source operand register.
1251 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1252                InstrItinClass itin, string OpcodeStr, string Dt,
1253                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1254   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1255         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1256         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1257         [(set QPR:$dst,
1258           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
1259 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1260                  string OpcodeStr, string Dt,
1261                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1262   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1263         (outs QPR:$dst),
1264         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1265         NVMulSLFrm, itin,
1266         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1267         [(set (ResTy QPR:$dst),
1268               (ResTy (IntOp (ResTy QPR:$src1),
1269                             (OpTy DPR:$src2),
1270                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1271                                                 imm:$lane)))))]>;
1272 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1273                    InstrItinClass itin, string OpcodeStr, string Dt,
1274                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1275   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1276         (outs QPR:$dst),
1277         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1278         NVMulSLFrm, itin,
1279         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1280         [(set (ResTy QPR:$dst),
1281               (ResTy (IntOp (ResTy QPR:$src1),
1282                             (OpTy DPR:$src2),
1283                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1284                                                 imm:$lane)))))]>;
1285
1286 // Narrowing 3-register intrinsics.
1287 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1288               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1289               Intrinsic IntOp, bit Commutable>
1290   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1291         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1292         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1293         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1294   let isCommutable = Commutable;
1295 }
1296
1297 // Long 3-register intrinsics.
1298 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1299               InstrItinClass itin, string OpcodeStr, string Dt,
1300               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1301   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1302         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1303         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1304         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1305   let isCommutable = Commutable;
1306 }
1307 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1308                 string OpcodeStr, string Dt,
1309                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1310   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1311         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1312         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1313         [(set (ResTy QPR:$dst),
1314               (ResTy (IntOp (OpTy DPR:$src1),
1315                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1316                                                 imm:$lane)))))]>;
1317 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1318                   InstrItinClass itin, string OpcodeStr, string Dt,
1319                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1320   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1321         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1322         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1323         [(set (ResTy QPR:$dst),
1324               (ResTy (IntOp (OpTy DPR:$src1),
1325                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1326                                                 imm:$lane)))))]>;
1327
1328 // Wide 3-register intrinsics.
1329 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1330               string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1331               Intrinsic IntOp, bit Commutable>
1332   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1333         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), N3RegFrm, IIC_VSUBiD,
1334         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1335         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
1336   let isCommutable = Commutable;
1337 }
1338
1339 // Pairwise long 2-register intrinsics, both double- and quad-register.
1340 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1341                 bits<2> op17_16, bits<5> op11_7, bit op4,
1342                 string OpcodeStr, string Dt,
1343                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1344   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1345         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1346         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1347 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1348                 bits<2> op17_16, bits<5> op11_7, bit op4,
1349                 string OpcodeStr, string Dt,
1350                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1351   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1352         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1353         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1354
1355 // Pairwise long 2-register accumulate intrinsics,
1356 // both double- and quad-register.
1357 // The destination register is also used as the first source operand register.
1358 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1359                  bits<2> op17_16, bits<5> op11_7, bit op4,
1360                  string OpcodeStr, string Dt,
1361                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1362   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1363         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1364         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1365         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1366 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1367                  bits<2> op17_16, bits<5> op11_7, bit op4,
1368                  string OpcodeStr, string Dt,
1369                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1370   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1371         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1372         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1373         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1374
1375 // Shift by immediate,
1376 // both double- and quad-register.
1377 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1378              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1379              ValueType Ty, SDNode OpNode>
1380   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1381            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
1382            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1383            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1384 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1385              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1386              ValueType Ty, SDNode OpNode>
1387   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1388            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
1389            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1390            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1391
1392 // Long shift by immediate.
1393 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1394              string OpcodeStr, string Dt,
1395              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1396   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1397            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
1398            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1399            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1400                                           (i32 imm:$SIMM))))]>;
1401
1402 // Narrow shift by immediate.
1403 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1404              InstrItinClass itin, string OpcodeStr, string Dt,
1405              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1406   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1407            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
1408            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1409            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1410                                           (i32 imm:$SIMM))))]>;
1411
1412 // Shift right by immediate and accumulate,
1413 // both double- and quad-register.
1414 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1415                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1416   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1417            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1418            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1419            [(set DPR:$dst, (Ty (add DPR:$src1,
1420                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1421 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1422                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1423   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1424            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1425            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1426            [(set QPR:$dst, (Ty (add QPR:$src1,
1427                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1428
1429 // Shift by immediate and insert,
1430 // both double- and quad-register.
1431 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1432                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1433   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1434            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), f, IIC_VSHLiD,
1435            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1436            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1437 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1438                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1439   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1440            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), f, IIC_VSHLiQ,
1441            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1442            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1443
1444 // Convert, with fractional bits immediate,
1445 // both double- and quad-register.
1446 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1447               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1448               Intrinsic IntOp>
1449   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1450            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NVCVTFrm,
1451            IIC_VUNAD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1452            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1453 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1454               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1455               Intrinsic IntOp>
1456   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1457            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NVCVTFrm,
1458            IIC_VUNAQ, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1459            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1460
1461 //===----------------------------------------------------------------------===//
1462 // Multiclasses
1463 //===----------------------------------------------------------------------===//
1464
1465 // Abbreviations used in multiclass suffixes:
1466 //   Q = quarter int (8 bit) elements
1467 //   H = half int (16 bit) elements
1468 //   S = single int (32 bit) elements
1469 //   D = double int (64 bit) elements
1470
1471 // Neon 2-register vector operations -- for disassembly only.
1472
1473 // First with only element sizes of 8, 16 and 32 bits:
1474 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1475                        bits<5> op11_7, bit op4, string opc, string Dt,
1476                        string asm> {
1477   // 64-bit vector types.
1478   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1479                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1480                   opc, !strconcat(Dt, "8"), asm, "", []>;
1481   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1482                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1483                   opc, !strconcat(Dt, "16"), asm, "", []>;
1484   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1485                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1486                   opc, !strconcat(Dt, "32"), asm, "", []>;
1487   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1488                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1489                   opc, "f32", asm, "", []> {
1490     let Inst{10} = 1; // overwrite F = 1
1491   }
1492
1493   // 128-bit vector types.
1494   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1495                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1496                   opc, !strconcat(Dt, "8"), asm, "", []>;
1497   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1498                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1499                   opc, !strconcat(Dt, "16"), asm, "", []>;
1500   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1501                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1502                   opc, !strconcat(Dt, "32"), asm, "", []>;
1503   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1504                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1505                   opc, "f32", asm, "", []> {
1506     let Inst{10} = 1; // overwrite F = 1
1507   }
1508 }
1509
1510 // Neon 3-register vector operations.
1511
1512 // First with only element sizes of 8, 16 and 32 bits:
1513 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1514                    InstrItinClass itinD16, InstrItinClass itinD32,
1515                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1516                    string OpcodeStr, string Dt,
1517                    SDNode OpNode, bit Commutable = 0> {
1518   // 64-bit vector types.
1519   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1520                    OpcodeStr, !strconcat(Dt, "8"),
1521                    v8i8, v8i8, OpNode, Commutable>;
1522   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1523                    OpcodeStr, !strconcat(Dt, "16"),
1524                    v4i16, v4i16, OpNode, Commutable>;
1525   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1526                    OpcodeStr, !strconcat(Dt, "32"),
1527                    v2i32, v2i32, OpNode, Commutable>;
1528
1529   // 128-bit vector types.
1530   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1531                    OpcodeStr, !strconcat(Dt, "8"),
1532                    v16i8, v16i8, OpNode, Commutable>;
1533   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1534                    OpcodeStr, !strconcat(Dt, "16"),
1535                    v8i16, v8i16, OpNode, Commutable>;
1536   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1537                    OpcodeStr, !strconcat(Dt, "32"),
1538                    v4i32, v4i32, OpNode, Commutable>;
1539 }
1540
1541 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1542   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1543                        v4i16, ShOp>;
1544   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1545                      v2i32, ShOp>;
1546   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1547                        v8i16, v4i16, ShOp>;
1548   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1549                      v4i32, v2i32, ShOp>;
1550 }
1551
1552 // ....then also with element size 64 bits:
1553 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1554                     InstrItinClass itinD, InstrItinClass itinQ,
1555                     string OpcodeStr, string Dt,
1556                     SDNode OpNode, bit Commutable = 0>
1557   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1558             OpcodeStr, Dt, OpNode, Commutable> {
1559   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1560                    OpcodeStr, !strconcat(Dt, "64"),
1561                    v1i64, v1i64, OpNode, Commutable>;
1562   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1563                    OpcodeStr, !strconcat(Dt, "64"),
1564                    v2i64, v2i64, OpNode, Commutable>;
1565 }
1566
1567
1568 // Neon Narrowing 2-register vector intrinsics,
1569 //   source operand element sizes of 16, 32 and 64 bits:
1570 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1571                        bits<5> op11_7, bit op6, bit op4,
1572                        InstrItinClass itin, string OpcodeStr, string Dt,
1573                        Intrinsic IntOp> {
1574   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1575                       itin, OpcodeStr, !strconcat(Dt, "16"),
1576                       v8i8, v8i16, IntOp>;
1577   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1578                       itin, OpcodeStr, !strconcat(Dt, "32"),
1579                       v4i16, v4i32, IntOp>;
1580   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1581                       itin, OpcodeStr, !strconcat(Dt, "64"),
1582                       v2i32, v2i64, IntOp>;
1583 }
1584
1585
1586 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1587 //   source operand element sizes of 16, 32 and 64 bits:
1588 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1589                     string OpcodeStr, string Dt, SDNode OpNode> {
1590   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1591                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
1592   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1593                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
1594   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1595                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
1596 }
1597
1598
1599 // Neon 3-register vector intrinsics.
1600
1601 // First with only element sizes of 16 and 32 bits:
1602 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1603                      InstrItinClass itinD16, InstrItinClass itinD32,
1604                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1605                      string OpcodeStr, string Dt,
1606                      Intrinsic IntOp, bit Commutable = 0> {
1607   // 64-bit vector types.
1608   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
1609                       OpcodeStr, !strconcat(Dt, "16"),
1610                       v4i16, v4i16, IntOp, Commutable>;
1611   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
1612                       OpcodeStr, !strconcat(Dt, "32"),
1613                       v2i32, v2i32, IntOp, Commutable>;
1614
1615   // 128-bit vector types.
1616   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
1617                       OpcodeStr, !strconcat(Dt, "16"),
1618                       v8i16, v8i16, IntOp, Commutable>;
1619   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
1620                       OpcodeStr, !strconcat(Dt, "32"),
1621                       v4i32, v4i32, IntOp, Commutable>;
1622 }
1623
1624 multiclass N3VIntSL_HS<bits<4> op11_8,
1625                        InstrItinClass itinD16, InstrItinClass itinD32,
1626                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1627                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1628   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1629                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1630   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1631                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1632   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1633                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1634   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1635                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1636 }
1637
1638 // ....then also with element size of 8 bits:
1639 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1640                       InstrItinClass itinD16, InstrItinClass itinD32,
1641                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1642                       string OpcodeStr, string Dt,
1643                       Intrinsic IntOp, bit Commutable = 0>
1644   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1645               OpcodeStr, Dt, IntOp, Commutable> {
1646   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
1647                       OpcodeStr, !strconcat(Dt, "8"),
1648                       v8i8, v8i8, IntOp, Commutable>;
1649   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
1650                       OpcodeStr, !strconcat(Dt, "8"),
1651                       v16i8, v16i8, IntOp, Commutable>;
1652 }
1653
1654 // ....then also with element size of 64 bits:
1655 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1656                        InstrItinClass itinD16, InstrItinClass itinD32,
1657                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1658                        string OpcodeStr, string Dt,
1659                        Intrinsic IntOp, bit Commutable = 0>
1660   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1661                OpcodeStr, Dt, IntOp, Commutable> {
1662   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
1663                       OpcodeStr, !strconcat(Dt, "64"),
1664                       v1i64, v1i64, IntOp, Commutable>;
1665   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
1666                       OpcodeStr, !strconcat(Dt, "64"),
1667                       v2i64, v2i64, IntOp, Commutable>;
1668 }
1669
1670 // Neon Narrowing 3-register vector intrinsics,
1671 //   source operand element sizes of 16, 32 and 64 bits:
1672 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1673                        string OpcodeStr, string Dt,
1674                        Intrinsic IntOp, bit Commutable = 0> {
1675   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
1676                       OpcodeStr, !strconcat(Dt, "16"),
1677                       v8i8, v8i16, IntOp, Commutable>;
1678   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
1679                       OpcodeStr, !strconcat(Dt, "32"),
1680                       v4i16, v4i32, IntOp, Commutable>;
1681   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
1682                       OpcodeStr, !strconcat(Dt, "64"),
1683                       v2i32, v2i64, IntOp, Commutable>;
1684 }
1685
1686
1687 // Neon Long 3-register vector intrinsics.
1688
1689 // First with only element sizes of 16 and 32 bits:
1690 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1691                       InstrItinClass itin16, InstrItinClass itin32,
1692                       string OpcodeStr, string Dt,
1693                       Intrinsic IntOp, bit Commutable = 0> {
1694   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
1695                       OpcodeStr, !strconcat(Dt, "16"),
1696                       v4i32, v4i16, IntOp, Commutable>;
1697   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
1698                       OpcodeStr, !strconcat(Dt, "32"),
1699                       v2i64, v2i32, IntOp, Commutable>;
1700 }
1701
1702 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1703                         InstrItinClass itin, string OpcodeStr, string Dt,
1704                         Intrinsic IntOp> {
1705   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1706                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1707   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1708                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1709 }
1710
1711 // ....then also with element size of 8 bits:
1712 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1713                        InstrItinClass itin16, InstrItinClass itin32,
1714                        string OpcodeStr, string Dt,
1715                        Intrinsic IntOp, bit Commutable = 0>
1716   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
1717                IntOp, Commutable> {
1718   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
1719                       OpcodeStr, !strconcat(Dt, "8"),
1720                       v8i16, v8i8, IntOp, Commutable>;
1721 }
1722
1723
1724 // Neon Wide 3-register vector intrinsics,
1725 //   source operand element sizes of 8, 16 and 32 bits:
1726 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1727                        string OpcodeStr, string Dt,
1728                        Intrinsic IntOp, bit Commutable = 0> {
1729   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4,
1730                       OpcodeStr, !strconcat(Dt, "8"),
1731                       v8i16, v8i8, IntOp, Commutable>;
1732   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4,
1733                       OpcodeStr, !strconcat(Dt, "16"),
1734                       v4i32, v4i16, IntOp, Commutable>;
1735   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4,
1736                       OpcodeStr, !strconcat(Dt, "32"),
1737                       v2i64, v2i32, IntOp, Commutable>;
1738 }
1739
1740
1741 // Neon Multiply-Op vector operations,
1742 //   element sizes of 8, 16 and 32 bits:
1743 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1744                         InstrItinClass itinD16, InstrItinClass itinD32,
1745                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1746                         string OpcodeStr, string Dt, SDNode OpNode> {
1747   // 64-bit vector types.
1748   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1749                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
1750   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1751                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
1752   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1753                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
1754
1755   // 128-bit vector types.
1756   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1757                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
1758   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1759                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
1760   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1761                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
1762 }
1763
1764 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1765                          InstrItinClass itinD16, InstrItinClass itinD32,
1766                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1767                          string OpcodeStr, string Dt, SDNode ShOp> {
1768   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1769                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
1770   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1771                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
1772   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1773                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
1774                             mul, ShOp>;
1775   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1776                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
1777                           mul, ShOp>;
1778 }
1779
1780 // Neon 3-argument intrinsics,
1781 //   element sizes of 8, 16 and 32 bits:
1782 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1783                        InstrItinClass itinD, InstrItinClass itinQ,
1784                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1785   // 64-bit vector types.
1786   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
1787                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1788   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
1789                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
1790   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
1791                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
1792
1793   // 128-bit vector types.
1794   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
1795                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
1796   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
1797                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
1798   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
1799                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
1800 }
1801
1802
1803 // Neon Long 3-argument intrinsics.
1804
1805 // First with only element sizes of 16 and 32 bits:
1806 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1807                        InstrItinClass itin16, InstrItinClass itin32,
1808                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1809   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
1810                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1811   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
1812                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1813 }
1814
1815 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1816                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1817   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1818                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
1819   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1820                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1821 }
1822
1823 // ....then also with element size of 8 bits:
1824 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1825                         InstrItinClass itin16, InstrItinClass itin32,
1826                         string OpcodeStr, string Dt, Intrinsic IntOp>
1827   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
1828   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
1829                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1830 }
1831
1832
1833 // Neon 2-register vector intrinsics,
1834 //   element sizes of 8, 16 and 32 bits:
1835 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1836                       bits<5> op11_7, bit op4,
1837                       InstrItinClass itinD, InstrItinClass itinQ,
1838                       string OpcodeStr, string Dt, Intrinsic IntOp> {
1839   // 64-bit vector types.
1840   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1841                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1842   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1843                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
1844   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1845                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
1846
1847   // 128-bit vector types.
1848   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1849                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
1850   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1851                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
1852   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1853                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
1854 }
1855
1856
1857 // Neon Pairwise long 2-register intrinsics,
1858 //   element sizes of 8, 16 and 32 bits:
1859 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1860                         bits<5> op11_7, bit op4,
1861                         string OpcodeStr, string Dt, Intrinsic IntOp> {
1862   // 64-bit vector types.
1863   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1864                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1865   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1866                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1867   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1868                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1869
1870   // 128-bit vector types.
1871   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1872                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1873   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1874                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1875   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1876                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1877 }
1878
1879
1880 // Neon Pairwise long 2-register accumulate intrinsics,
1881 //   element sizes of 8, 16 and 32 bits:
1882 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1883                          bits<5> op11_7, bit op4,
1884                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1885   // 64-bit vector types.
1886   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1887                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1888   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1889                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1890   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1891                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1892
1893   // 128-bit vector types.
1894   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1895                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1896   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1897                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1898   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1899                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1900 }
1901
1902
1903 // Neon 2-register vector shift by immediate,
1904 //   with f of either N2RegVShLFrm or N2RegVShRFrm
1905 //   element sizes of 8, 16, 32 and 64 bits:
1906 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1907                      InstrItinClass itin, string OpcodeStr, string Dt,
1908                      SDNode OpNode, Format f> {
1909   // 64-bit vector types.
1910   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1911                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
1912     let Inst{21-19} = 0b001; // imm6 = 001xxx
1913   }
1914   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1915                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
1916     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1917   }
1918   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1919                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
1920     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1921   }
1922   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
1923                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
1924                              // imm6 = xxxxxx
1925
1926   // 128-bit vector types.
1927   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1928                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
1929     let Inst{21-19} = 0b001; // imm6 = 001xxx
1930   }
1931   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1932                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
1933     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1934   }
1935   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1936                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
1937     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1938   }
1939   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
1940                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
1941                              // imm6 = xxxxxx
1942 }
1943
1944 // Neon Shift-Accumulate vector operations,
1945 //   element sizes of 8, 16, 32 and 64 bits:
1946 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1947                          string OpcodeStr, string Dt, SDNode ShOp> {
1948   // 64-bit vector types.
1949   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
1950                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
1951     let Inst{21-19} = 0b001; // imm6 = 001xxx
1952   }
1953   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1954                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
1955     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1956   }
1957   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1958                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
1959     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1960   }
1961   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
1962                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
1963                              // imm6 = xxxxxx
1964
1965   // 128-bit vector types.
1966   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1967                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
1968     let Inst{21-19} = 0b001; // imm6 = 001xxx
1969   }
1970   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1971                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
1972     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1973   }
1974   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1975                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
1976     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1977   }
1978   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
1979                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
1980                              // imm6 = xxxxxx
1981 }
1982
1983
1984 // Neon Shift-Insert vector operations,
1985 //   with f of either N2RegVShLFrm or N2RegVShRFrm
1986 //   element sizes of 8, 16, 32 and 64 bits:
1987 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1988                          string OpcodeStr, SDNode ShOp,
1989                          Format f> {
1990   // 64-bit vector types.
1991   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
1992                         f, OpcodeStr, "8", v8i8, ShOp> {
1993     let Inst{21-19} = 0b001; // imm6 = 001xxx
1994   }
1995   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
1996                         f, OpcodeStr, "16", v4i16, ShOp> {
1997     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1998   }
1999   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
2000                         f, OpcodeStr, "32", v2i32, ShOp> {
2001     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2002   }
2003   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
2004                         f, OpcodeStr, "64", v1i64, ShOp>;
2005                              // imm6 = xxxxxx
2006
2007   // 128-bit vector types.
2008   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
2009                         f, OpcodeStr, "8", v16i8, ShOp> {
2010     let Inst{21-19} = 0b001; // imm6 = 001xxx
2011   }
2012   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
2013                         f, OpcodeStr, "16", v8i16, ShOp> {
2014     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2015   }
2016   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
2017                         f, OpcodeStr, "32", v4i32, ShOp> {
2018     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2019   }
2020   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
2021                         f, OpcodeStr, "64", v2i64, ShOp>;
2022                              // imm6 = xxxxxx
2023 }
2024
2025 // Neon Shift Long operations,
2026 //   element sizes of 8, 16, 32 bits:
2027 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2028                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
2029   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2030                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
2031     let Inst{21-19} = 0b001; // imm6 = 001xxx
2032   }
2033   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2034                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
2035     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2036   }
2037   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2038                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
2039     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2040   }
2041 }
2042
2043 // Neon Shift Narrow operations,
2044 //   element sizes of 16, 32, 64 bits:
2045 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2046                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
2047                       SDNode OpNode> {
2048   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2049                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
2050     let Inst{21-19} = 0b001; // imm6 = 001xxx
2051   }
2052   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2053                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
2054     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2055   }
2056   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2057                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
2058     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2059   }
2060 }
2061
2062 //===----------------------------------------------------------------------===//
2063 // Instruction Definitions.
2064 //===----------------------------------------------------------------------===//
2065
2066 // Vector Add Operations.
2067
2068 //   VADD     : Vector Add (integer and floating-point)
2069 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
2070                          add, 1>;
2071 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
2072                      v2f32, v2f32, fadd, 1>;
2073 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
2074                      v4f32, v4f32, fadd, 1>;
2075 //   VADDL    : Vector Add Long (Q = D + D)
2076 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2077                             "vaddl", "s", int_arm_neon_vaddls, 1>;
2078 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2079                             "vaddl", "u", int_arm_neon_vaddlu, 1>;
2080 //   VADDW    : Vector Add Wide (Q = Q + D)
2081 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw", "s", int_arm_neon_vaddws, 0>;
2082 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw", "u", int_arm_neon_vaddwu, 0>;
2083 //   VHADD    : Vector Halving Add
2084 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2085                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2086                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2087 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2088                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2089                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2090 //   VRHADD   : Vector Rounding Halving Add
2091 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2092                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2093                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2094 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2095                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2096                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2097 //   VQADD    : Vector Saturating Add
2098 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2099                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2100                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2101 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2102                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2103                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2104 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2105 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2106                             int_arm_neon_vaddhn, 1>;
2107 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2108 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2109                             int_arm_neon_vraddhn, 1>;
2110
2111 // Vector Multiply Operations.
2112
2113 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2114 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2115                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2116 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2117                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2118 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2119                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2120 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
2121                      v2f32, v2f32, fmul, 1>;
2122 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
2123                      v4f32, v4f32, fmul, 1>;
2124 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2125 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2126 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2127                        v2f32, fmul>;
2128
2129 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2130                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2131           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2132                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2133                                       (DSubReg_i16_reg imm:$lane))),
2134                               (SubReg_i16_lane imm:$lane)))>;
2135 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2136                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2137           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2138                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2139                                       (DSubReg_i32_reg imm:$lane))),
2140                               (SubReg_i32_lane imm:$lane)))>;
2141 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2142                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2143           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2144                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2145                                    (DSubReg_i32_reg imm:$lane))),
2146                            (SubReg_i32_lane imm:$lane)))>;
2147
2148 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2149 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
2150                           IIC_VMULi16Q, IIC_VMULi32Q,
2151                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2152 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2153                             IIC_VMULi16Q, IIC_VMULi32Q,
2154                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2155 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2156                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2157                                                             imm:$lane)))),
2158           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2159                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2160                                          (DSubReg_i16_reg imm:$lane))),
2161                                  (SubReg_i16_lane imm:$lane)))>;
2162 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2163                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2164                                                             imm:$lane)))),
2165           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2166                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2167                                          (DSubReg_i32_reg imm:$lane))),
2168                                  (SubReg_i32_lane imm:$lane)))>;
2169
2170 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2171 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
2172                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
2173                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2174 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2175                               IIC_VMULi16Q, IIC_VMULi32Q,
2176                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2177 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2178                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2179                                                              imm:$lane)))),
2180           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2181                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2182                                           (DSubReg_i16_reg imm:$lane))),
2183                                   (SubReg_i16_lane imm:$lane)))>;
2184 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2185                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2186                                                              imm:$lane)))),
2187           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2188                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2189                                           (DSubReg_i32_reg imm:$lane))),
2190                                   (SubReg_i32_lane imm:$lane)))>;
2191
2192 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2193 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2194                             "vmull", "s", int_arm_neon_vmulls, 1>;
2195 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2196                             "vmull", "u", int_arm_neon_vmullu, 1>;
2197 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2198                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2199 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s",
2200                              int_arm_neon_vmulls>;
2201 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u",
2202                              int_arm_neon_vmullu>;
2203
2204 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2205 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
2206                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
2207 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
2208                              "vqdmull", "s", int_arm_neon_vqdmull>;
2209
2210 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2211
2212 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2213 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2214                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2215 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2216                           v2f32, fmul, fadd>;
2217 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2218                           v4f32, fmul, fadd>;
2219 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2220                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2221 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2222                             v2f32, fmul, fadd>;
2223 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2224                             v4f32, v2f32, fmul, fadd>;
2225
2226 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2227                   (mul (v8i16 QPR:$src2),
2228                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2229           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2230                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2231                                       (DSubReg_i16_reg imm:$lane))),
2232                               (SubReg_i16_lane imm:$lane)))>;
2233
2234 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2235                   (mul (v4i32 QPR:$src2),
2236                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2237           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2238                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2239                                       (DSubReg_i32_reg imm:$lane))),
2240                               (SubReg_i32_lane imm:$lane)))>;
2241
2242 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2243                   (fmul (v4f32 QPR:$src2),
2244                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2245           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2246                            (v4f32 QPR:$src2),
2247                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2248                                    (DSubReg_i32_reg imm:$lane))),
2249                            (SubReg_i32_lane imm:$lane)))>;
2250
2251 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2252 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2253                              "vmlal", "s", int_arm_neon_vmlals>;
2254 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2255                              "vmlal", "u", int_arm_neon_vmlalu>;
2256
2257 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal", "s", int_arm_neon_vmlals>;
2258 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal", "u", int_arm_neon_vmlalu>;
2259
2260 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2261 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2262                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
2263 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2264
2265 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2266 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2267                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2268 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2269                           v2f32, fmul, fsub>;
2270 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2271                           v4f32, fmul, fsub>;
2272 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2273                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2274 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2275                             v2f32, fmul, fsub>;
2276 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2277                             v4f32, v2f32, fmul, fsub>;
2278
2279 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2280                   (mul (v8i16 QPR:$src2),
2281                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2282           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2283                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2284                                       (DSubReg_i16_reg imm:$lane))),
2285                               (SubReg_i16_lane imm:$lane)))>;
2286
2287 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2288                   (mul (v4i32 QPR:$src2),
2289                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2290           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2291                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2292                                       (DSubReg_i32_reg imm:$lane))),
2293                               (SubReg_i32_lane imm:$lane)))>;
2294
2295 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2296                   (fmul (v4f32 QPR:$src2),
2297                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2298           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2299                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2300                                    (DSubReg_i32_reg imm:$lane))),
2301                            (SubReg_i32_lane imm:$lane)))>;
2302
2303 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2304 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2305                              "vmlsl", "s", int_arm_neon_vmlsls>;
2306 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2307                              "vmlsl", "u", int_arm_neon_vmlslu>;
2308
2309 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl", "s", int_arm_neon_vmlsls>;
2310 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl", "u", int_arm_neon_vmlslu>;
2311
2312 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
2313 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
2314                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2315 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2316
2317 // Vector Subtract Operations.
2318
2319 //   VSUB     : Vector Subtract (integer and floating-point)
2320 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
2321                          "vsub", "i", sub, 0>;
2322 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
2323                      v2f32, v2f32, fsub, 0>;
2324 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
2325                      v4f32, v4f32, fsub, 0>;
2326 //   VSUBL    : Vector Subtract Long (Q = D - D)
2327 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2328                             "vsubl", "s", int_arm_neon_vsubls, 1>;
2329 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2330                             "vsubl", "u", int_arm_neon_vsublu, 1>;
2331 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
2332 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw", "s", int_arm_neon_vsubws, 0>;
2333 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw", "u", int_arm_neon_vsubwu, 0>;
2334 //   VHSUB    : Vector Halving Subtract
2335 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
2336                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2337                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2338 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
2339                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2340                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2341 //   VQSUB    : Vector Saturing Subtract
2342 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
2343                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2344                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2345 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
2346                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2347                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2348 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2349 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2350                             int_arm_neon_vsubhn, 0>;
2351 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2352 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2353                             int_arm_neon_vrsubhn, 0>;
2354
2355 // Vector Comparisons.
2356
2357 //   VCEQ     : Vector Compare Equal
2358 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2359                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
2360 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2361                      NEONvceq, 1>;
2362 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2363                      NEONvceq, 1>;
2364 // For disassembly only.
2365 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2366                             "$dst, $src, #0">;
2367
2368 //   VCGE     : Vector Compare Greater Than or Equal
2369 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2370                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
2371 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2372                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
2373 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
2374                      NEONvcge, 0>;
2375 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2376                      NEONvcge, 0>;
2377 // For disassembly only.
2378 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2379                             "$dst, $src, #0">;
2380 // For disassembly only.
2381 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2382                             "$dst, $src, #0">;
2383
2384 //   VCGT     : Vector Compare Greater Than
2385 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2386                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
2387 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2388                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
2389 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2390                      NEONvcgt, 0>;
2391 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2392                      NEONvcgt, 0>;
2393 // For disassembly only.
2394 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2395                             "$dst, $src, #0">;
2396 // For disassembly only.
2397 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2398                             "$dst, $src, #0">;
2399
2400 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2401 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
2402                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
2403 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
2404                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2405 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2406 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
2407                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2408 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
2409                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2410 //   VTST     : Vector Test Bits
2411 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2412                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2413
2414 // Vector Bitwise Operations.
2415
2416 def vnotd : PatFrag<(ops node:$in),
2417                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
2418 def vnotq : PatFrag<(ops node:$in),
2419                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
2420
2421
2422 //   VAND     : Vector Bitwise AND
2423 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2424                       v2i32, v2i32, and, 1>;
2425 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2426                       v4i32, v4i32, and, 1>;
2427
2428 //   VEOR     : Vector Bitwise Exclusive OR
2429 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2430                       v2i32, v2i32, xor, 1>;
2431 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2432                       v4i32, v4i32, xor, 1>;
2433
2434 //   VORR     : Vector Bitwise OR
2435 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
2436                       v2i32, v2i32, or, 1>;
2437 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
2438                       v4i32, v4i32, or, 1>;
2439
2440 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2441 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2442                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2443                      "vbic", "$dst, $src1, $src2", "",
2444                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
2445                                                  (vnotd DPR:$src2))))]>;
2446 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2447                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2448                      "vbic", "$dst, $src1, $src2", "",
2449                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
2450                                                  (vnotq QPR:$src2))))]>;
2451
2452 //   VORN     : Vector Bitwise OR NOT
2453 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2454                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2455                      "vorn", "$dst, $src1, $src2", "",
2456                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
2457                                                 (vnotd DPR:$src2))))]>;
2458 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2459                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2460                      "vorn", "$dst, $src1, $src2", "",
2461                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
2462                                                 (vnotq QPR:$src2))))]>;
2463
2464 //   VMVN     : Vector Bitwise NOT (Immediate)
2465
2466 let isReMaterializable = 1 in {
2467 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
2468                          (ins nModImm:$SIMM), IIC_VMOVImm,
2469                          "vmvn", "i16", "$dst, $SIMM", "",
2470                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]>;
2471 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
2472                          (ins nModImm:$SIMM), IIC_VMOVImm,
2473                          "vmvn", "i16", "$dst, $SIMM", "",
2474                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]>;
2475
2476 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
2477                          (ins nModImm:$SIMM), IIC_VMOVImm,
2478                          "vmvn", "i32", "$dst, $SIMM", "",
2479                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]>;
2480 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
2481                          (ins nModImm:$SIMM), IIC_VMOVImm,
2482                          "vmvn", "i32", "$dst, $SIMM", "",
2483                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]>;
2484 }
2485
2486 //   VMVN     : Vector Bitwise NOT
2487 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2488                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
2489                      "vmvn", "$dst, $src", "",
2490                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
2491 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2492                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
2493                      "vmvn", "$dst, $src", "",
2494                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
2495 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
2496 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
2497
2498 //   VBSL     : Vector Bitwise Select
2499 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2500                      (ins DPR:$src1, DPR:$src2, DPR:$src3),
2501                      N3RegFrm, IIC_VCNTiD,
2502                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2503                      [(set DPR:$dst,
2504                        (v2i32 (or (and DPR:$src2, DPR:$src1),
2505                                   (and DPR:$src3, (vnotd DPR:$src1)))))]>;
2506 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2507                      (ins QPR:$src1, QPR:$src2, QPR:$src3),
2508                      N3RegFrm, IIC_VCNTiQ,
2509                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2510                      [(set QPR:$dst,
2511                        (v4i32 (or (and QPR:$src2, QPR:$src1),
2512                                   (and QPR:$src3, (vnotq QPR:$src1)))))]>;
2513
2514 //   VBIF     : Vector Bitwise Insert if False
2515 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2516 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2517                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2518                      N3RegFrm, IIC_VBINiD,
2519                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2520                      [/* For disassembly only; pattern left blank */]>;
2521 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2522                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2523                      N3RegFrm, IIC_VBINiQ,
2524                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2525                      [/* For disassembly only; pattern left blank */]>;
2526
2527 //   VBIT     : Vector Bitwise Insert if True
2528 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2529 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2530                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2531                      N3RegFrm, IIC_VBINiD,
2532                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2533                      [/* For disassembly only; pattern left blank */]>;
2534 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2535                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2536                      N3RegFrm, IIC_VBINiQ,
2537                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2538                      [/* For disassembly only; pattern left blank */]>;
2539
2540 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2541 // for equivalent operations with different register constraints; it just
2542 // inserts copies.
2543
2544 // Vector Absolute Differences.
2545
2546 //   VABD     : Vector Absolute Difference
2547 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
2548                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2549                            "vabd", "s", int_arm_neon_vabds, 0>;
2550 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
2551                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2552                            "vabd", "u", int_arm_neon_vabdu, 0>;
2553 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
2554                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 0>;
2555 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
2556                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 0>;
2557
2558 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
2559 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VSUBi4Q, IIC_VSUBi4Q,
2560                             "vabdl", "s", int_arm_neon_vabdls, 0>;
2561 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VSUBi4Q, IIC_VSUBi4Q,
2562                              "vabdl", "u", int_arm_neon_vabdlu, 0>;
2563
2564 //   VABA     : Vector Absolute Difference and Accumulate
2565 defm VABAs    : N3VInt3_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
2566                             "vaba", "s", int_arm_neon_vabas>;
2567 defm VABAu    : N3VInt3_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
2568                             "vaba", "u", int_arm_neon_vabau>;
2569
2570 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
2571 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, IIC_VABAD, IIC_VABAD,
2572                              "vabal", "s", int_arm_neon_vabals>;
2573 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, IIC_VABAD, IIC_VABAD,
2574                              "vabal", "u", int_arm_neon_vabalu>;
2575
2576 // Vector Maximum and Minimum.
2577
2578 //   VMAX     : Vector Maximum
2579 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
2580                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2581                            "vmax", "s", int_arm_neon_vmaxs, 1>;
2582 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
2583                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2584                            "vmax", "u", int_arm_neon_vmaxu, 1>;
2585 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
2586                         "vmax", "f32",
2587                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
2588 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
2589                         "vmax", "f32",
2590                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
2591
2592 //   VMIN     : Vector Minimum
2593 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
2594                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2595                            "vmin", "s", int_arm_neon_vmins, 1>;
2596 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
2597                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2598                            "vmin", "u", int_arm_neon_vminu, 1>;
2599 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
2600                         "vmin", "f32",
2601                         v2f32, v2f32, int_arm_neon_vmins, 1>;
2602 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
2603                         "vmin", "f32",
2604                         v4f32, v4f32, int_arm_neon_vmins, 1>;
2605
2606 // Vector Pairwise Operations.
2607
2608 //   VPADD    : Vector Pairwise Add
2609 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2610                         "vpadd", "i8",
2611                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
2612 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2613                         "vpadd", "i16",
2614                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
2615 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2616                         "vpadd", "i32",
2617                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
2618 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
2619                         IIC_VBIND, "vpadd", "f32",
2620                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
2621
2622 //   VPADDL   : Vector Pairwise Add Long
2623 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
2624                              int_arm_neon_vpaddls>;
2625 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
2626                              int_arm_neon_vpaddlu>;
2627
2628 //   VPADAL   : Vector Pairwise Add and Accumulate Long
2629 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
2630                               int_arm_neon_vpadals>;
2631 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
2632                               int_arm_neon_vpadalu>;
2633
2634 //   VPMAX    : Vector Pairwise Maximum
2635 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2636                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
2637 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2638                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
2639 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2640                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
2641 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2642                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
2643 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2644                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
2645 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2646                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
2647 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2648                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
2649
2650 //   VPMIN    : Vector Pairwise Minimum
2651 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2652                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
2653 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2654                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
2655 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2656                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
2657 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2658                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
2659 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2660                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
2661 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2662                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
2663 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmin",
2664                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
2665
2666 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
2667
2668 //   VRECPE   : Vector Reciprocal Estimate
2669 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2670                         IIC_VUNAD, "vrecpe", "u32",
2671                         v2i32, v2i32, int_arm_neon_vrecpe>;
2672 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2673                         IIC_VUNAQ, "vrecpe", "u32",
2674                         v4i32, v4i32, int_arm_neon_vrecpe>;
2675 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2676                         IIC_VUNAD, "vrecpe", "f32",
2677                         v2f32, v2f32, int_arm_neon_vrecpe>;
2678 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2679                         IIC_VUNAQ, "vrecpe", "f32",
2680                         v4f32, v4f32, int_arm_neon_vrecpe>;
2681
2682 //   VRECPS   : Vector Reciprocal Step
2683 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
2684                         IIC_VRECSD, "vrecps", "f32",
2685                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
2686 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
2687                         IIC_VRECSQ, "vrecps", "f32",
2688                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
2689
2690 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
2691 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2692                          IIC_VUNAD, "vrsqrte", "u32",
2693                          v2i32, v2i32, int_arm_neon_vrsqrte>;
2694 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2695                          IIC_VUNAQ, "vrsqrte", "u32",
2696                          v4i32, v4i32, int_arm_neon_vrsqrte>;
2697 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2698                          IIC_VUNAD, "vrsqrte", "f32",
2699                          v2f32, v2f32, int_arm_neon_vrsqrte>;
2700 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2701                          IIC_VUNAQ, "vrsqrte", "f32",
2702                          v4f32, v4f32, int_arm_neon_vrsqrte>;
2703
2704 //   VRSQRTS  : Vector Reciprocal Square Root Step
2705 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
2706                         IIC_VRECSD, "vrsqrts", "f32",
2707                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
2708 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
2709                         IIC_VRECSQ, "vrsqrts", "f32",
2710                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
2711
2712 // Vector Shifts.
2713
2714 //   VSHL     : Vector Shift
2715 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, N3RegVShFrm,
2716                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
2717                             "vshl", "s", int_arm_neon_vshifts, 0>;
2718 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, N3RegVShFrm,
2719                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
2720                             "vshl", "u", int_arm_neon_vshiftu, 0>;
2721 //   VSHL     : Vector Shift Left (Immediate)
2722 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
2723                            N2RegVShLFrm>;
2724 //   VSHR     : Vector Shift Right (Immediate)
2725 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
2726                            N2RegVShRFrm>;
2727 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
2728                            N2RegVShRFrm>;
2729
2730 //   VSHLL    : Vector Shift Left Long
2731 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
2732 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
2733
2734 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2735 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
2736                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
2737                 ValueType OpTy, SDNode OpNode>
2738   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
2739            ResTy, OpTy, OpNode> {
2740   let Inst{21-16} = op21_16;
2741 }
2742 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
2743                           v8i16, v8i8, NEONvshlli>;
2744 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
2745                           v4i32, v4i16, NEONvshlli>;
2746 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
2747                           v2i64, v2i32, NEONvshlli>;
2748
2749 //   VSHRN    : Vector Shift Right and Narrow
2750 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
2751                            NEONvshrn>;
2752
2753 //   VRSHL    : Vector Rounding Shift
2754 defm VRSHLs   : N3VInt_QHSD<0, 0, 0b0101, 0, N3RegVShFrm,
2755                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2756                             "vrshl", "s", int_arm_neon_vrshifts, 0>;
2757 defm VRSHLu   : N3VInt_QHSD<1, 0, 0b0101, 0, N3RegVShFrm,
2758                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2759                             "vrshl", "u", int_arm_neon_vrshiftu, 0>;
2760 //   VRSHR    : Vector Rounding Shift Right
2761 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
2762                            N2RegVShRFrm>;
2763 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
2764                            N2RegVShRFrm>;
2765
2766 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2767 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
2768                            NEONvrshrn>;
2769
2770 //   VQSHL    : Vector Saturating Shift
2771 defm VQSHLs   : N3VInt_QHSD<0, 0, 0b0100, 1, N3RegVShFrm,
2772                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2773                             "vqshl", "s", int_arm_neon_vqshifts, 0>;
2774 defm VQSHLu   : N3VInt_QHSD<1, 0, 0b0100, 1, N3RegVShFrm,
2775                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2776                             "vqshl", "u", int_arm_neon_vqshiftu, 0>;
2777 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2778 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
2779                            N2RegVShLFrm>;
2780 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
2781                            N2RegVShLFrm>;
2782 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
2783 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
2784                            N2RegVShLFrm>;
2785
2786 //   VQSHRN   : Vector Saturating Shift Right and Narrow
2787 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
2788                            NEONvqshrns>;
2789 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
2790                            NEONvqshrnu>;
2791
2792 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
2793 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
2794                            NEONvqshrnsu>;
2795
2796 //   VQRSHL   : Vector Saturating Rounding Shift
2797 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, N3RegVShFrm,
2798                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2799                             "vqrshl", "s", int_arm_neon_vqrshifts, 0>;
2800 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, N3RegVShFrm,
2801                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2802                             "vqrshl", "u", int_arm_neon_vqrshiftu, 0>;
2803
2804 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
2805 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
2806                            NEONvqrshrns>;
2807 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
2808                            NEONvqrshrnu>;
2809
2810 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
2811 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
2812                            NEONvqrshrnsu>;
2813
2814 //   VSRA     : Vector Shift Right and Accumulate
2815 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
2816 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
2817 //   VRSRA    : Vector Rounding Shift Right and Accumulate
2818 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
2819 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
2820
2821 //   VSLI     : Vector Shift Left and Insert
2822 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
2823 //   VSRI     : Vector Shift Right and Insert
2824 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
2825
2826 // Vector Absolute and Saturating Absolute.
2827
2828 //   VABS     : Vector Absolute Value
2829 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
2830                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
2831                            int_arm_neon_vabs>;
2832 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2833                         IIC_VUNAD, "vabs", "f32",
2834                         v2f32, v2f32, int_arm_neon_vabs>;
2835 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2836                         IIC_VUNAQ, "vabs", "f32",
2837                         v4f32, v4f32, int_arm_neon_vabs>;
2838
2839 //   VQABS    : Vector Saturating Absolute Value
2840 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2841                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
2842                            int_arm_neon_vqabs>;
2843
2844 // Vector Negate.
2845
2846 def vnegd  : PatFrag<(ops node:$in),
2847                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
2848 def vnegq  : PatFrag<(ops node:$in),
2849                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
2850
2851 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2852   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2853         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2854         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
2855 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2856   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2857         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2858         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
2859
2860 //   VNEG     : Vector Negate (integer)
2861 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
2862 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
2863 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
2864 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
2865 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
2866 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
2867
2868 //   VNEG     : Vector Negate (floating-point)
2869 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2870                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2871                     "vneg", "f32", "$dst, $src", "",
2872                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2873 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2874                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2875                     "vneg", "f32", "$dst, $src", "",
2876                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2877
2878 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
2879 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
2880 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
2881 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
2882 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
2883 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
2884
2885 //   VQNEG    : Vector Saturating Negate
2886 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2887                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
2888                            int_arm_neon_vqneg>;
2889
2890 // Vector Bit Counting Operations.
2891
2892 //   VCLS     : Vector Count Leading Sign Bits
2893 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2894                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
2895                            int_arm_neon_vcls>;
2896 //   VCLZ     : Vector Count Leading Zeros
2897 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2898                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
2899                            int_arm_neon_vclz>;
2900 //   VCNT     : Vector Count One Bits
2901 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2902                         IIC_VCNTiD, "vcnt", "8",
2903                         v8i8, v8i8, int_arm_neon_vcnt>;
2904 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2905                         IIC_VCNTiQ, "vcnt", "8",
2906                         v16i8, v16i8, int_arm_neon_vcnt>;
2907
2908 // Vector Swap -- for disassembly only.
2909 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
2910                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2911                      "vswp", "$dst, $src", "", []>;
2912 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
2913                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2914                      "vswp", "$dst, $src", "", []>;
2915
2916 // Vector Move Operations.
2917
2918 //   VMOV     : Vector Move (Register)
2919
2920 let neverHasSideEffects = 1 in {
2921 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2922                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2923 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2924                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2925
2926 // Pseudo vector move instructions for QQ and QQQQ registers. This should
2927 // be expanded after register allocation is completed.
2928 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
2929                 NoItinerary, "${:comment} vmov\t$dst, $src", []>;
2930
2931 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
2932                 NoItinerary, "${:comment} vmov\t$dst, $src", []>;
2933 } // neverHasSideEffects
2934
2935 //   VMOV     : Vector Move (Immediate)
2936
2937 let isReMaterializable = 1 in {
2938 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2939                          (ins nModImm:$SIMM), IIC_VMOVImm,
2940                          "vmov", "i8", "$dst, $SIMM", "",
2941                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
2942 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2943                          (ins nModImm:$SIMM), IIC_VMOVImm,
2944                          "vmov", "i8", "$dst, $SIMM", "",
2945                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
2946
2947 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
2948                          (ins nModImm:$SIMM), IIC_VMOVImm,
2949                          "vmov", "i16", "$dst, $SIMM", "",
2950                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]>;
2951 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
2952                          (ins nModImm:$SIMM), IIC_VMOVImm,
2953                          "vmov", "i16", "$dst, $SIMM", "",
2954                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]>;
2955
2956 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
2957                          (ins nModImm:$SIMM), IIC_VMOVImm,
2958                          "vmov", "i32", "$dst, $SIMM", "",
2959                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]>;
2960 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
2961                          (ins nModImm:$SIMM), IIC_VMOVImm,
2962                          "vmov", "i32", "$dst, $SIMM", "",
2963                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]>;
2964
2965 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2966                          (ins nModImm:$SIMM), IIC_VMOVImm,
2967                          "vmov", "i64", "$dst, $SIMM", "",
2968                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
2969 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2970                          (ins nModImm:$SIMM), IIC_VMOVImm,
2971                          "vmov", "i64", "$dst, $SIMM", "",
2972                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
2973 } // isReMaterializable
2974
2975 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2976
2977 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
2978                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2979                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
2980                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2981                                            imm:$lane))]>;
2982 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
2983                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2984                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
2985                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2986                                            imm:$lane))]>;
2987 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
2988                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2989                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
2990                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2991                                            imm:$lane))]>;
2992 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
2993                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2994                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
2995                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2996                                            imm:$lane))]>;
2997 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
2998                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2999                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
3000                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
3001                                            imm:$lane))]>;
3002 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
3003 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
3004           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3005                            (DSubReg_i8_reg imm:$lane))),
3006                      (SubReg_i8_lane imm:$lane))>;
3007 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
3008           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3009                              (DSubReg_i16_reg imm:$lane))),
3010                      (SubReg_i16_lane imm:$lane))>;
3011 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
3012           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3013                            (DSubReg_i8_reg imm:$lane))),
3014                      (SubReg_i8_lane imm:$lane))>;
3015 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
3016           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3017                              (DSubReg_i16_reg imm:$lane))),
3018                      (SubReg_i16_lane imm:$lane))>;
3019 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
3020           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
3021                              (DSubReg_i32_reg imm:$lane))),
3022                      (SubReg_i32_lane imm:$lane))>;
3023 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
3024           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
3025                           (SSubReg_f32_reg imm:$src2))>;
3026 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
3027           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
3028                           (SSubReg_f32_reg imm:$src2))>;
3029 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
3030 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3031 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
3032           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3033
3034
3035 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
3036
3037 let Constraints = "$src1 = $dst" in {
3038 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
3039                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3040                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
3041                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
3042                                            GPR:$src2, imm:$lane))]>;
3043 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
3044                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3045                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
3046                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
3047                                            GPR:$src2, imm:$lane))]>;
3048 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
3049                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
3050                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
3051                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
3052                                            GPR:$src2, imm:$lane))]>;
3053 }
3054 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
3055           (v16i8 (INSERT_SUBREG QPR:$src1,
3056                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
3057                                    (DSubReg_i8_reg imm:$lane))),
3058                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
3059                   (DSubReg_i8_reg imm:$lane)))>;
3060 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
3061           (v8i16 (INSERT_SUBREG QPR:$src1,
3062                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
3063                                      (DSubReg_i16_reg imm:$lane))),
3064                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
3065                   (DSubReg_i16_reg imm:$lane)))>;
3066 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
3067           (v4i32 (INSERT_SUBREG QPR:$src1,
3068                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
3069                                      (DSubReg_i32_reg imm:$lane))),
3070                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
3071                   (DSubReg_i32_reg imm:$lane)))>;
3072
3073 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
3074           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
3075                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3076 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
3077           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
3078                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3079
3080 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3081 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3082 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3083           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3084
3085 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
3086           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3087 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
3088           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
3089 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
3090           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3091
3092 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
3093           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3094 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
3095           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3096 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
3097           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3098
3099 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
3100           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3101                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3102                          dsub_0)>;
3103 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
3104           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3105                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3106                          dsub_0)>;
3107 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
3108           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3109                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3110                          dsub_0)>;
3111
3112 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
3113
3114 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3115   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
3116           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3117           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3118 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3119   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
3120           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3121           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3122
3123 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
3124 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
3125 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
3126 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
3127 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
3128 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
3129
3130 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
3131                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3132                       [(set DPR:$dst, (v2f32 (NEONvdup
3133                                               (f32 (bitconvert GPR:$src)))))]>;
3134 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
3135                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3136                       [(set QPR:$dst, (v4f32 (NEONvdup
3137                                               (f32 (bitconvert GPR:$src)))))]>;
3138
3139 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3140
3141 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
3142               ValueType Ty>
3143   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3144               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3145               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3146
3147 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
3148               ValueType ResTy, ValueType OpTy>
3149   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3150               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3151               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
3152                                       imm:$lane)))]>;
3153
3154 // Inst{19-16} is partially specified depending on the element size.
3155
3156 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8>;
3157 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16>;
3158 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32>;
3159 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32>;
3160 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8>;
3161 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16>;
3162 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32>;
3163 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32>;
3164
3165 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3166           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3167                                   (DSubReg_i8_reg imm:$lane))),
3168                            (SubReg_i8_lane imm:$lane)))>;
3169 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3170           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3171                                     (DSubReg_i16_reg imm:$lane))),
3172                             (SubReg_i16_lane imm:$lane)))>;
3173 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3174           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3175                                     (DSubReg_i32_reg imm:$lane))),
3176                             (SubReg_i32_lane imm:$lane)))>;
3177 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3178           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3179                                    (DSubReg_i32_reg imm:$lane))),
3180                            (SubReg_i32_lane imm:$lane)))>;
3181
3182 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
3183                     (outs DPR:$dst), (ins SPR:$src),
3184                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3185                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3186
3187 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
3188                     (outs QPR:$dst), (ins SPR:$src),
3189                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3190                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3191
3192 //   VMOVN    : Vector Narrowing Move
3193 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
3194                             "vmovn", "i", int_arm_neon_vmovn>;
3195 //   VQMOVN   : Vector Saturating Narrowing Move
3196 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3197                             "vqmovn", "s", int_arm_neon_vqmovns>;
3198 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3199                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3200 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3201                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3202 //   VMOVL    : Vector Lengthening Move
3203 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
3204 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
3205
3206 // Vector Conversions.
3207
3208 //   VCVT     : Vector Convert Between Floating-Point and Integers
3209 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3210                      v2i32, v2f32, fp_to_sint>;
3211 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3212                      v2i32, v2f32, fp_to_uint>;
3213 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3214                      v2f32, v2i32, sint_to_fp>;
3215 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3216                      v2f32, v2i32, uint_to_fp>;
3217
3218 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3219                      v4i32, v4f32, fp_to_sint>;
3220 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3221                      v4i32, v4f32, fp_to_uint>;
3222 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3223                      v4f32, v4i32, sint_to_fp>;
3224 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3225                      v4f32, v4i32, uint_to_fp>;
3226
3227 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3228 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3229                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3230 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3231                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3232 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3233                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
3234 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3235                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
3236
3237 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3238                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
3239 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3240                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
3241 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3242                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
3243 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3244                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
3245
3246 // Vector Reverse.
3247
3248 //   VREV64   : Vector Reverse elements within 64-bit doublewords
3249
3250 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3251   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
3252         (ins DPR:$src), IIC_VMOVD,
3253         OpcodeStr, Dt, "$dst, $src", "",
3254         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
3255 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3256   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
3257         (ins QPR:$src), IIC_VMOVD,
3258         OpcodeStr, Dt, "$dst, $src", "",
3259         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
3260
3261 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
3262 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
3263 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
3264 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
3265
3266 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
3267 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
3268 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
3269 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
3270
3271 //   VREV32   : Vector Reverse elements within 32-bit words
3272
3273 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3274   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
3275         (ins DPR:$src), IIC_VMOVD,
3276         OpcodeStr, Dt, "$dst, $src", "",
3277         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
3278 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3279   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
3280         (ins QPR:$src), IIC_VMOVD,
3281         OpcodeStr, Dt, "$dst, $src", "",
3282         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
3283
3284 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
3285 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
3286
3287 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
3288 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
3289
3290 //   VREV16   : Vector Reverse elements within 16-bit halfwords
3291
3292 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3293   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
3294         (ins DPR:$src), IIC_VMOVD,
3295         OpcodeStr, Dt, "$dst, $src", "",
3296         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
3297 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3298   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
3299         (ins QPR:$src), IIC_VMOVD,
3300         OpcodeStr, Dt, "$dst, $src", "",
3301         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
3302
3303 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
3304 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
3305
3306 // Other Vector Shuffles.
3307
3308 //   VEXT     : Vector Extract
3309
3310 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
3311   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
3312         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
3313         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3314         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
3315                                       (Ty DPR:$rhs), imm:$index)))]>;
3316
3317 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
3318   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
3319         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
3320         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3321         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
3322                                       (Ty QPR:$rhs), imm:$index)))]>;
3323
3324 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
3325 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
3326 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
3327 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
3328
3329 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
3330 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
3331 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
3332 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
3333
3334 //   VTRN     : Vector Transpose
3335
3336 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
3337 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
3338 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
3339
3340 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
3341 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
3342 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
3343
3344 //   VUZP     : Vector Unzip (Deinterleave)
3345
3346 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
3347 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
3348 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
3349
3350 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
3351 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
3352 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
3353
3354 //   VZIP     : Vector Zip (Interleave)
3355
3356 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
3357 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
3358 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
3359
3360 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
3361 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3362 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3363
3364 // Vector Table Lookup and Table Extension.
3365
3366 //   VTBL     : Vector Table Lookup
3367 def  VTBL1
3368   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
3369         (ins DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTB1,
3370         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
3371         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
3372 let hasExtraSrcRegAllocReq = 1 in {
3373 def  VTBL2
3374   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
3375         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTB2,
3376         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "", []>;
3377 def  VTBL3
3378   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
3379         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), NVTBLFrm, IIC_VTB3,
3380         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "", []>;
3381 def  VTBL4
3382   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
3383         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src),
3384         NVTBLFrm, IIC_VTB4,
3385         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "", []>;
3386 } // hasExtraSrcRegAllocReq = 1
3387
3388 //   VTBX     : Vector Table Extension
3389 def  VTBX1
3390   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
3391         (ins DPR:$orig, DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTBX1,
3392         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
3393         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
3394                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
3395 let hasExtraSrcRegAllocReq = 1 in {
3396 def  VTBX2
3397   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
3398         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTBX2,
3399         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst", []>;
3400 def  VTBX3
3401   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
3402         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src),
3403         NVTBLFrm, IIC_VTBX3,
3404         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src",
3405         "$orig = $dst", []>;
3406 def  VTBX4
3407   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
3408         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), NVTBLFrm, IIC_VTBX4,
3409         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
3410         "$orig = $dst", []>;
3411 } // hasExtraSrcRegAllocReq = 1
3412
3413 //===----------------------------------------------------------------------===//
3414 // NEON instructions for single-precision FP math
3415 //===----------------------------------------------------------------------===//
3416
3417 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
3418   : NEONFPPat<(ResTy (OpNode SPR:$a)),
3419               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
3420                                                        SPR:$a, ssub_0))),
3421                               ssub_0)>;
3422
3423 class N3VSPat<SDNode OpNode, NeonI Inst>
3424   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
3425               (EXTRACT_SUBREG (v2f32
3426                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3427                                                       SPR:$a, ssub_0),
3428                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3429                                                       SPR:$b, ssub_0))),
3430                               ssub_0)>;
3431
3432 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
3433   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
3434               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3435                                                    SPR:$acc, ssub_0),
3436                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3437                                                    SPR:$a, ssub_0),
3438                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3439                                                    SPR:$b, ssub_0)),
3440                               ssub_0)>;
3441
3442 // These need separate instructions because they must use DPR_VFP2 register
3443 // class which have SPR sub-registers.
3444
3445 // Vector Add Operations used for single-precision FP
3446 let neverHasSideEffects = 1 in
3447 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
3448 def : N3VSPat<fadd, VADDfd_sfp>;
3449
3450 // Vector Sub Operations used for single-precision FP
3451 let neverHasSideEffects = 1 in
3452 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
3453 def : N3VSPat<fsub, VSUBfd_sfp>;
3454
3455 // Vector Multiply Operations used for single-precision FP
3456 let neverHasSideEffects = 1 in
3457 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
3458 def : N3VSPat<fmul, VMULfd_sfp>;
3459
3460 // Vector Multiply-Accumulate/Subtract used for single-precision FP
3461 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3462 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3463
3464 //let neverHasSideEffects = 1 in
3465 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3466 //                           v2f32, fmul, fadd>;
3467 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3468
3469 //let neverHasSideEffects = 1 in
3470 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3471 //                           v2f32, fmul, fsub>;
3472 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3473
3474 // Vector Absolute used for single-precision FP
3475 let neverHasSideEffects = 1 in
3476 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3477                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3478                       "vabs", "f32", "$dst, $src", "", []>;
3479 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3480
3481 // Vector Negate used for single-precision FP
3482 let neverHasSideEffects = 1 in
3483 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3484                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3485                       "vneg", "f32", "$dst, $src", "", []>;
3486 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3487
3488 // Vector Maximum used for single-precision FP
3489 let neverHasSideEffects = 1 in
3490 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3491                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3492                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
3493 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
3494
3495 // Vector Minimum used for single-precision FP
3496 let neverHasSideEffects = 1 in
3497 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3498                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3499                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
3500 def : N3VSPat<NEONfmin, VMINfd_sfp>;
3501
3502 // Vector Convert between single-precision FP and integer
3503 let neverHasSideEffects = 1 in
3504 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3505                          v2i32, v2f32, fp_to_sint>;
3506 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3507
3508 let neverHasSideEffects = 1 in
3509 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3510                          v2i32, v2f32, fp_to_uint>;
3511 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3512
3513 let neverHasSideEffects = 1 in
3514 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3515                          v2f32, v2i32, sint_to_fp>;
3516 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3517
3518 let neverHasSideEffects = 1 in
3519 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3520                          v2f32, v2i32, uint_to_fp>;
3521 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3522
3523 //===----------------------------------------------------------------------===//
3524 // Non-Instruction Patterns
3525 //===----------------------------------------------------------------------===//
3526
3527 // bit_convert
3528 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3529 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3530 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3531 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3532 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3533 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3534 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3535 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3536 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3537 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3538 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3539 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3540 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3541 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3542 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3543 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3544 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
3545 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
3546 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
3547 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
3548 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
3549 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
3550 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
3551 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
3552 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
3553 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
3554 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
3555 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
3556 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
3557 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
3558
3559 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
3560 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
3561 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
3562 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
3563 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
3564 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
3565 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
3566 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
3567 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
3568 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
3569 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
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