lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  69 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  70 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  71
  72 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  73
  74 // VDUPLANE can produce a quad-register result from a double-register source,
  75 // so the result is not constrained to match the source.
  76 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  77                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  78                                                 SDTCisVT<2, i32>]>>;
  79
  80 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  81                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  82 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  83
  84 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  85 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  86 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  87 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  88
  89 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  90                                          SDTCisSameAs<0, 2>,
  91                                          SDTCisSameAs<0, 3>]>;
  92 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  93 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  94 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  95
  96 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  97                                          SDTCisSameAs<1, 2>]>;
  98 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
  99 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 100
 101 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 102                                          SDTCisSameAs<0, 2>]>;
 103 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 104 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 105
 106 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 107   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 108   unsigned EltBits = 0;
 109   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 110   return (EltBits == 32 && EltVal == 0);
 111 }]>;
 112
 113 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 114   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 115   unsigned EltBits = 0;
 116   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 117   return (EltBits == 8 && EltVal == 0xff);
 118 }]>;
 119
 120 //===----------------------------------------------------------------------===//
 121 // NEON operand definitions
 122 //===----------------------------------------------------------------------===//
 123
 124 def nModImm : Operand<i32> {
 125   let PrintMethod = "printNEONModImmOperand";
 126 }
 127
 128 //===----------------------------------------------------------------------===//
 129 // NEON load / store instructions
 130 //===----------------------------------------------------------------------===//
 131
 132 // Use VLDM to load a Q register as a D register pair.
 133 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 134 def VLDMQ
 135   : PseudoVFPLdStM<(outs QPR:$dst), (ins addrmode4:$addr), IIC_fpLoad_m, "",
 136                    [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]>;
 137
 138 // Use VSTM to store a Q register as a D register pair.
 139 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 140 def VSTMQ
 141   : PseudoVFPLdStM<(outs), (ins QPR:$src, addrmode4:$addr), IIC_fpStore_m, "",
 142                    [(store (v2f64 QPR:$src), addrmode4:$addr)]>;
 143
 144 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 145
 146 // Classes for VLD* pseudo-instructions with multi-register operands.
 147 // These are expanded to real instructions after register allocation.
 148 class VLDQPseudo<InstrItinClass itin>
 149   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 150 class VLDQWBPseudo<InstrItinClass itin>
 151   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 152                 (ins addrmode6:$addr, am6offset:$offset), itin,
 153                 "$addr.addr = $wb">;
 154 class VLDQQPseudo<InstrItinClass itin>
 155   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 156 class VLDQQWBPseudo<InstrItinClass itin>
 157   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 158                 (ins addrmode6:$addr, am6offset:$offset), itin,
 159                 "$addr.addr = $wb">;
 160 class VLDQQQQWBPseudo<InstrItinClass itin>
 161   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 162                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 163                 "$addr.addr = $wb, $src = $dst">;
 164
 165 //   VLD1     : Vector Load (multiple single elements)
 166 class VLD1D<bits<4> op7_4, string Dt>
 167   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 168           (ins addrmode6:$Rn), IIC_VLD1,
 169           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 170   let Rm = 0b1111;
 171   let Inst{4} = Rn{4};
 172 }
 173 class VLD1Q<bits<4> op7_4, string Dt>
 174   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 175           (ins addrmode6:$Rn), IIC_VLD1x2,
 176           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 177   let Rm = 0b1111;
 178   let Inst{5-4} = Rn{5-4};
 179 }
 180
 181 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 182 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 183 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 184 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 185
 186 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 187 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 188 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 189 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 190
 191 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 192 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 193 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 194 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 195
 196 // ...with address register writeback:
 197 class VLD1DWB<bits<4> op7_4, string Dt>
 198   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 199           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 200           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 201           "$Rn.addr = $wb", []> {
 202   let Inst{4} = Rn{4};
 203 }
 204 class VLD1QWB<bits<4> op7_4, string Dt>
 205   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 206           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 207           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 208           "$Rn.addr = $wb", []> {
 209   let Inst{5-4} = Rn{5-4};
 210 }
 211
 212 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 213 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 214 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 215 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 216
 217 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 218 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 219 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 220 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 221
 222 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 223 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 224 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 225 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 226
 227 // ...with 3 registers (some of these are only for the disassembler):
 228 class VLD1D3<bits<4> op7_4, string Dt>
 229   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 230           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 231           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 232   let Rm = 0b1111;
 233   let Inst{4} = Rn{4};
 234 }
 235 class VLD1D3WB<bits<4> op7_4, string Dt>
 236   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 237           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 238           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 239   let Inst{4} = Rn{4};
 240 }
 241
 242 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 243 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 244 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 245 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 246
 247 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 248 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 249 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 250 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 251
 252 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 253 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 254
 255 // ...with 4 registers (some of these are only for the disassembler):
 256 class VLD1D4<bits<4> op7_4, string Dt>
 257   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 258           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 259           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 260   let Rm = 0b1111;
 261   let Inst{5-4} = Rn{5-4};
 262 }
 263 class VLD1D4WB<bits<4> op7_4, string Dt>
 264   : NLdSt<0,0b10,0b0010,op7_4,
 265           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 266           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4, "vld1", Dt,
 267           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 268           []> {
 269   let Inst{5-4} = Rn{5-4};
 270 }
 271
 272 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 273 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 274 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 275 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 276
 277 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 278 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 279 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 280 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 281
 282 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 283 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 284
 285 //   VLD2     : Vector Load (multiple 2-element structures)
 286 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 287   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 288           (ins addrmode6:$Rn), IIC_VLD2,
 289           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 290   let Rm = 0b1111;
 291   let Inst{5-4} = Rn{5-4};
 292 }
 293 class VLD2Q<bits<4> op7_4, string Dt>
 294   : NLdSt<0, 0b10, 0b0011, op7_4,
 295           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 296           (ins addrmode6:$Rn), IIC_VLD2x2,
 297           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 298   let Rm = 0b1111;
 299   let Inst{5-4} = Rn{5-4};
 300 }
 301
 302 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 303 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 304 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 305
 306 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 307 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 308 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 309
 310 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 311 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 312 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 313
 314 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 315 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 316 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 317
 318 // ...with address register writeback:
 319 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 320   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 321           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 322           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 323           "$Rn.addr = $wb", []> {
 324   let Inst{5-4} = Rn{5-4};
 325 }
 326 class VLD2QWB<bits<4> op7_4, string Dt>
 327   : NLdSt<0, 0b10, 0b0011, op7_4,
 328           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 329           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 330           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 331           "$Rn.addr = $wb", []> {
 332   let Inst{5-4} = Rn{5-4};
 333 }
 334
 335 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 336 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 337 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 338
 339 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 340 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 341 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 342
 343 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 344 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 345 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 346
 347 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 348 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 349 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 350
 351 // ...with double-spaced registers (for disassembly only):
 352 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 353 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 354 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 355 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 356 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 357 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 358
 359 //   VLD3     : Vector Load (multiple 3-element structures)
 360 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 361   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 362           (ins addrmode6:$Rn), IIC_VLD3,
 363           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 364   let Rm = 0b1111;
 365   let Inst{4} = Rn{4};
 366 }
 367
 368 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 369 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 370 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 371
 372 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 373 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 374 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 375
 376 // ...with address register writeback:
 377 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 378   : NLdSt<0, 0b10, op11_8, op7_4,
 379           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 380           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 381           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 382           "$Rn.addr = $wb", []> {
 383   let Inst{4} = Rn{4};
 384 }
 385
 386 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 387 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 388 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 389
 390 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 391 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 392 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 393
 394 // ...with double-spaced registers (non-updating versions for disassembly only):
 395 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 396 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 397 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 398 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 399 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 400 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 401
 402 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 403 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 404 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 405
 406 // ...alternate versions to be allocated odd register numbers:
 407 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 408 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 409 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 410
 411 //   VLD4     : Vector Load (multiple 4-element structures)
 412 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 413   : NLdSt<0, 0b10, op11_8, op7_4,
 414           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 415           (ins addrmode6:$Rn), IIC_VLD4,
 416           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 417   let Rm = 0b1111;
 418   let Inst{5-4} = Rn{5-4};
 419 }
 420
 421 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 422 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 423 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 424
 425 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 426 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 427 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 428
 429 // ...with address register writeback:
 430 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 431   : NLdSt<0, 0b10, op11_8, op7_4,
 432           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 433           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4,
 434           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 435           "$Rn.addr = $wb", []> {
 436   let Inst{5-4} = Rn{5-4};
 437 }
 438
 439 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 440 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 441 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 442
 443 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 444 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 445 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 446
 447 // ...with double-spaced registers (non-updating versions for disassembly only):
 448 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 449 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 450 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 451 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 452 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 453 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 454
 455 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 456 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 457 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 458
 459 // ...alternate versions to be allocated odd register numbers:
 460 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 461 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 462 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 463
 464 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 465
 466 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 467 // These are expanded to real instructions after register allocation.
 468 class VLDQLNPseudo<InstrItinClass itin>
 469   : PseudoNLdSt<(outs QPR:$dst),
 470                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 471                 itin, "$src = $dst">;
 472 class VLDQLNWBPseudo<InstrItinClass itin>
 473   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 474                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 475                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 476 class VLDQQLNPseudo<InstrItinClass itin>
 477   : PseudoNLdSt<(outs QQPR:$dst),
 478                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 479                 itin, "$src = $dst">;
 480 class VLDQQLNWBPseudo<InstrItinClass itin>
 481   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 482                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 483                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 484 class VLDQQQQLNPseudo<InstrItinClass itin>
 485   : PseudoNLdSt<(outs QQQQPR:$dst),
 486                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 487                 itin, "$src = $dst">;
 488 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 489   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 490                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 491                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 492
 493 //   VLD1LN   : Vector Load (single element to one lane)
 494 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 495              PatFrag LoadOp>
 496   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 497           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 498           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 499           "$src = $Vd",
 500           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 501                                          (i32 (LoadOp addrmode6:$Rn)),
 502                                          imm:$lane))]> {
 503   let Rm = 0b1111;
 504   bits<3> lane;
 505 }
 506 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 507   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 508                                                (i32 (LoadOp addrmode6:$addr)),
 509                                                imm:$lane))];
 510 }
 511
 512 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 513   let Inst{7-5} = lane{2-0};
 514 }
 515 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 516   let Inst{7-6} = lane{1-0};
 517   let Inst{4}   = Rn{4};
 518 }
 519 def VLD1LNd32 : VLD1LN<0b1000, {?,0,?,?}, "32", v2i32, load> {
 520   let Inst{7} = lane{0};
 521   let Inst{5} = Rn{4};
 522   let Inst{4} = Rn{4};
 523 }
 524
 525 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 526 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 527 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 528
 529 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 530
 531 // ...with address register writeback:
 532 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 533   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 534           (ins addrmode6:$Rn, am6offset:$Rm,
 535            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 536           "\\{$Vd[$lane]\\}, $Rn$Rm",
 537           "$src = $Vd, $Rn.addr = $wb", []> {
 538   bits<3> lane;
 539 }
 540
 541 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 542   let Inst{7-5} = lane{2-0};
 543 }
 544 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 545   let Inst{7-6} = lane{1-0};
 546   let Inst{4}   = Rn{4};
 547 }
 548 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 549   let Inst{7} = lane{0};
 550   let Inst{5} = Rn{4};
 551   let Inst{4} = Rn{4};
 552 }
 553
 554 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 555 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 556 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 557
 558 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 559 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 560   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 561           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 562           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 563           "$src1 = $Vd, $src2 = $dst2", []> {
 564   let Rm = 0b1111;
 565   bits<3> lane;
 566
 567   let Inst{4}   = Rn{4};
 568 }
 569
 570 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 571   let Inst{7-5} = lane{2-0};
 572 }
 573 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 574   let Inst{7-6} = lane{1-0};
 575 }
 576 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 577   let Inst{7} = lane{0};
 578 }
 579
 580 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 581 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 582 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 583
 584 // ...with double-spaced registers:
 585 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 586   let Inst{7-6} = lane{1-0};
 587 }
 588 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 589   let Inst{7} = lane{0};
 590 }
 591
 592 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 593 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 594
 595 // ...with address register writeback:
 596 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 597   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 598           (ins addrmode6:$Rn, am6offset:$Rm,
 599            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 600           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 601           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 602   bits<3> lane;
 603   let Inst{4}   = Rn{4};
 604 }
 605
 606 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 607   let Inst{7-5} = lane{2-0};
 608 }
 609 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 610   let Inst{7-6} = lane{1-0};
 611 }
 612 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 613   let Inst{7} = lane{0};
 614 }
 615
 616 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 617 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 618 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 619
 620 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 621   let Inst{7-6} = lane{1-0};
 622 }
 623 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 624   let Inst{7} = lane{0};
 625 }
 626
 627 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 628 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 629
 630 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 631 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 632   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 633           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 634           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 635           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 636           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 637   let Rm = 0b1111;
 638   bits<3> lane;
 639 }
 640
 641 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 642   let Inst{7-5} = lane{2-0};
 643 }
 644 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 645   let Inst{7-6} = lane{1-0};
 646 }
 647 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 648   let Inst{7}   = lane{0};
 649 }
 650
 651 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 652 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 653 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 654
 655 // ...with double-spaced registers:
 656 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 657   let Inst{7-6} = lane{1-0};
 658 }
 659 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 660   let Inst{7}   = lane{0};
 661 }
 662
 663 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 664 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 665
 666 // ...with address register writeback:
 667 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 668   : NLdSt<1, 0b10, op11_8, op7_4,
 669           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 670           (ins addrmode6:$Rn, am6offset:$Rm,
 671            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 672           IIC_VLD3lnu, "vld3", Dt,
 673           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 674           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 675           []> {
 676   bits<3> lane;
 677 }
 678
 679 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 680   let Inst{7-5} = lane{2-0};
 681 }
 682 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 683   let Inst{7-6} = lane{1-0};
 684 }
 685 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 686   let Inst{7}   = lane{0};
 687 }
 688
 689 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 690 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 691 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 692
 693 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 694   let Inst{7-6} = lane{1-0};
 695 }
 696 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 697   let Inst{7}   = lane{0};
 698 }
 699
 700 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 701 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 702
 703 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 704 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 705   : NLdSt<1, 0b10, op11_8, op7_4,
 706           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 707           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 708           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 709           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 710           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 711   let Rm = 0b1111;
 712   bits<3> lane;
 713
 714   let Inst{4}   = Rn{4};
 715 }
 716
 717 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 718   let Inst{7-5} = lane{2-0};
 719 }
 720 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 721   let Inst{7-6} = lane{1-0};
 722 }
 723 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 724   let Inst{7}   = lane{0};
 725   let Inst{5} = Rn{5};
 726 }
 727
 728 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 729 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 730 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 731
 732 // ...with double-spaced registers:
 733 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 734   let Inst{7-6} = lane{1-0};
 735 }
 736 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 737   let Inst{7}   = lane{0};
 738   let Inst{5} = Rn{5};
 739 }
 740
 741 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 742 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 743
 744 // ...with address register writeback:
 745 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 746   : NLdSt<1, 0b10, op11_8, op7_4,
 747           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 748           (ins addrmode6:$Rn, am6offset:$Rm,
 749            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 750           IIC_VLD4ln, "vld4", Dt,
 751 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 752 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 753           []> {
 754   bits<3> lane;
 755   let Inst{4}   = Rn{4};
 756 }
 757
 758 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 759   let Inst{7-5} = lane{2-0};
 760 }
 761 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 762   let Inst{7-6} = lane{1-0};
 763 }
 764 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 765   let Inst{7}   = lane{0};
 766   let Inst{5} = Rn{5};
 767 }
 768
 769 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 770 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 771 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 772
 773 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 774   let Inst{7-6} = lane{1-0};
 775 }
 776 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 777   let Inst{7}   = lane{0};
 778   let Inst{5} = Rn{5};
 779 }
 780
 781 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 782 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 783
 784 //   VLD1DUP  : Vector Load (single element to all lanes)
 785 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 786 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 787 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 788 //   FIXME: Not yet implemented.
 789 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 790
 791 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 792
 793 // Classes for VST* pseudo-instructions with multi-register operands.
 794 // These are expanded to real instructions after register allocation.
 795 class VSTQPseudo<InstrItinClass itin>
 796   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
 797 class VSTQWBPseudo<InstrItinClass itin>
 798   : PseudoNLdSt<(outs GPR:$wb),
 799                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
 800                 "$addr.addr = $wb">;
 801 class VSTQQPseudo<InstrItinClass itin>
 802   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
 803 class VSTQQWBPseudo<InstrItinClass itin>
 804   : PseudoNLdSt<(outs GPR:$wb),
 805                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
 806                 "$addr.addr = $wb">;
 807 class VSTQQQQWBPseudo<InstrItinClass itin>
 808   : PseudoNLdSt<(outs GPR:$wb),
 809                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 810                 "$addr.addr = $wb">;
 811
 812 //   VST1     : Vector Store (multiple single elements)
 813 class VST1D<bits<4> op7_4, string Dt>
 814   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src),
 815           IIC_VST1, "vst1", Dt, "\\{$src\\}, $addr", "", []>;
 816 class VST1Q<bits<4> op7_4, string Dt>
 817   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 818           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST1x2,
 819           "vst1", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 820
 821 def  VST1d8   : VST1D<0b0000, "8">;
 822 def  VST1d16  : VST1D<0b0100, "16">;
 823 def  VST1d32  : VST1D<0b1000, "32">;
 824 def  VST1d64  : VST1D<0b1100, "64">;
 825
 826 def  VST1q8   : VST1Q<0b0000, "8">;
 827 def  VST1q16  : VST1Q<0b0100, "16">;
 828 def  VST1q32  : VST1Q<0b1000, "32">;
 829 def  VST1q64  : VST1Q<0b1100, "64">;
 830
 831 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
 832 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
 833 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
 834 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
 835
 836 // ...with address register writeback:
 837 class VST1DWB<bits<4> op7_4, string Dt>
 838   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 839           (ins addrmode6:$addr, am6offset:$offset, DPR:$src), IIC_VST1u,
 840           "vst1", Dt, "\\{$src\\}, $addr$offset", "$addr.addr = $wb", []>;
 841 class VST1QWB<bits<4> op7_4, string Dt>
 842   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 843           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 844           IIC_VST1x2u, "vst1", Dt, "\\{$src1, $src2\\}, $addr$offset",
 845           "$addr.addr = $wb", []>;
 846
 847 def VST1d8_UPD  : VST1DWB<0b0000, "8">;
 848 def VST1d16_UPD : VST1DWB<0b0100, "16">;
 849 def VST1d32_UPD : VST1DWB<0b1000, "32">;
 850 def VST1d64_UPD : VST1DWB<0b1100, "64">;
 851
 852 def VST1q8_UPD  : VST1QWB<0b0000, "8">;
 853 def VST1q16_UPD : VST1QWB<0b0100, "16">;
 854 def VST1q32_UPD : VST1QWB<0b1000, "32">;
 855 def VST1q64_UPD : VST1QWB<0b1100, "64">;
 856
 857 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
 858 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 859 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 860 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 861
 862 // ...with 3 registers (some of these are only for the disassembler):
 863 class VST1D3<bits<4> op7_4, string Dt>
 864   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 865           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 866           IIC_VST1x3, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 867 class VST1D3WB<bits<4> op7_4, string Dt>
 868   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 869           (ins addrmode6:$addr, am6offset:$offset,
 870            DPR:$src1, DPR:$src2, DPR:$src3),
 871           IIC_VST1x3u, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 872           "$addr.addr = $wb", []>;
 873
 874 def VST1d8T      : VST1D3<0b0000, "8">;
 875 def VST1d16T     : VST1D3<0b0100, "16">;
 876 def VST1d32T     : VST1D3<0b1000, "32">;
 877 def VST1d64T     : VST1D3<0b1100, "64">;
 878
 879 def VST1d8T_UPD  : VST1D3WB<0b0000, "8">;
 880 def VST1d16T_UPD : VST1D3WB<0b0100, "16">;
 881 def VST1d32T_UPD : VST1D3WB<0b1000, "32">;
 882 def VST1d64T_UPD : VST1D3WB<0b1100, "64">;
 883
 884 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
 885 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
 886
 887 // ...with 4 registers (some of these are only for the disassembler):
 888 class VST1D4<bits<4> op7_4, string Dt>
 889   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 890           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 891           IIC_VST1x4, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 892           []>;
 893 class VST1D4WB<bits<4> op7_4, string Dt>
 894   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 895           (ins addrmode6:$addr, am6offset:$offset,
 896            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
 897           "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 898           "$addr.addr = $wb", []>;
 899
 900 def VST1d8Q      : VST1D4<0b0000, "8">;
 901 def VST1d16Q     : VST1D4<0b0100, "16">;
 902 def VST1d32Q     : VST1D4<0b1000, "32">;
 903 def VST1d64Q     : VST1D4<0b1100, "64">;
 904
 905 def VST1d8Q_UPD  : VST1D4WB<0b0000, "8">;
 906 def VST1d16Q_UPD : VST1D4WB<0b0100, "16">;
 907 def VST1d32Q_UPD : VST1D4WB<0b1000, "32">;
 908 def VST1d64Q_UPD : VST1D4WB<0b1100, "64">;
 909
 910 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
 911 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
 912
 913 //   VST2     : Vector Store (multiple 2-element structures)
 914 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 915   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 916           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 917           IIC_VST2, "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 918 class VST2Q<bits<4> op7_4, string Dt>
 919   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 920           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 921           IIC_VST2x2, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 922           "", []>;
 923
 924 def  VST2d8   : VST2D<0b1000, 0b0000, "8">;
 925 def  VST2d16  : VST2D<0b1000, 0b0100, "16">;
 926 def  VST2d32  : VST2D<0b1000, 0b1000, "32">;
 927
 928 def  VST2q8   : VST2Q<0b0000, "8">;
 929 def  VST2q16  : VST2Q<0b0100, "16">;
 930 def  VST2q32  : VST2Q<0b1000, "32">;
 931
 932 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
 933 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
 934 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
 935
 936 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
 937 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
 938 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
 939
 940 // ...with address register writeback:
 941 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 942   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 943           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 944           IIC_VST2u, "vst2", Dt, "\\{$src1, $src2\\}, $addr$offset",
 945           "$addr.addr = $wb", []>;
 946 class VST2QWB<bits<4> op7_4, string Dt>
 947   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 948           (ins addrmode6:$addr, am6offset:$offset,
 949            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
 950           "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 951           "$addr.addr = $wb", []>;
 952
 953 def VST2d8_UPD  : VST2DWB<0b1000, 0b0000, "8">;
 954 def VST2d16_UPD : VST2DWB<0b1000, 0b0100, "16">;
 955 def VST2d32_UPD : VST2DWB<0b1000, 0b1000, "32">;
 956
 957 def VST2q8_UPD  : VST2QWB<0b0000, "8">;
 958 def VST2q16_UPD : VST2QWB<0b0100, "16">;
 959 def VST2q32_UPD : VST2QWB<0b1000, "32">;
 960
 961 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
 962 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
 963 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
 964
 965 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
 966 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
 967 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
 968
 969 // ...with double-spaced registers (for disassembly only):
 970 def VST2b8      : VST2D<0b1001, 0b0000, "8">;
 971 def VST2b16     : VST2D<0b1001, 0b0100, "16">;
 972 def VST2b32     : VST2D<0b1001, 0b1000, "32">;
 973 def VST2b8_UPD  : VST2DWB<0b1001, 0b0000, "8">;
 974 def VST2b16_UPD : VST2DWB<0b1001, 0b0100, "16">;
 975 def VST2b32_UPD : VST2DWB<0b1001, 0b1000, "32">;
 976
 977 //   VST3     : Vector Store (multiple 3-element structures)
 978 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 979   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 980           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST3,
 981           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 982
 983 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
 984 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
 985 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
 986
 987 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
 988 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
 989 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
 990
 991 // ...with address register writeback:
 992 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 993   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 994           (ins addrmode6:$addr, am6offset:$offset,
 995            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST3u,
 996           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 997           "$addr.addr = $wb", []>;
 998
 999 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
1000 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
1001 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
1002
1003 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1004 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1005 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1006
1007 // ...with double-spaced registers (non-updating versions for disassembly only):
1008 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
1009 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
1010 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
1011 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
1012 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
1013 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
1014
1015 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1016 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1017 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1018
1019 // ...alternate versions to be allocated odd register numbers:
1020 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1021 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1022 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1023
1024 //   VST4     : Vector Store (multiple 4-element structures)
1025 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1026   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1027           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
1028           IIC_VST4, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
1029           "", []>;
1030
1031 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
1032 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
1033 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
1034
1035 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1036 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1037 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1038
1039 // ...with address register writeback:
1040 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1041   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1042           (ins addrmode6:$addr, am6offset:$offset,
1043            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1044            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
1045           "$addr.addr = $wb", []>;
1046
1047 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
1048 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
1049 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
1050
1051 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1052 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1053 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1054
1055 // ...with double-spaced registers (non-updating versions for disassembly only):
1056 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
1057 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
1058 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
1059 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
1060 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
1061 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
1062
1063 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1064 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1065 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1066
1067 // ...alternate versions to be allocated odd register numbers:
1068 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1069 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1070 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1071
1072 // Classes for VST*LN pseudo-instructions with multi-register operands.
1073 // These are expanded to real instructions after register allocation.
1074 class VSTQLNPseudo<InstrItinClass itin>
1075   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1076                 itin, "">;
1077 class VSTQLNWBPseudo<InstrItinClass itin>
1078   : PseudoNLdSt<(outs GPR:$wb),
1079                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1080                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1081 class VSTQQLNPseudo<InstrItinClass itin>
1082   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1083                 itin, "">;
1084 class VSTQQLNWBPseudo<InstrItinClass itin>
1085   : PseudoNLdSt<(outs GPR:$wb),
1086                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1087                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1088 class VSTQQQQLNPseudo<InstrItinClass itin>
1089   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1090                 itin, "">;
1091 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1092   : PseudoNLdSt<(outs GPR:$wb),
1093                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1094                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1095
1096 //   VST1LN   : Vector Store (single element from one lane)
1097 //   FIXME: Not yet implemented.
1098
1099 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1100 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1101   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
1102           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
1103           IIC_VST2ln, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
1104           "", []>;
1105
1106 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8">;
1107 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16">;
1108 def VST2LNd32 : VST2LN<0b1001, {?,0,?,?}, "32">;
1109
1110 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1111 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1112 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1113
1114 // ...with double-spaced registers:
1115 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16">;
1116 def VST2LNq32 : VST2LN<0b1001, {?,1,?,?}, "32">;
1117
1118 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1119 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1120
1121 // ...with address register writeback:
1122 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1123   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1124           (ins addrmode6:$addr, am6offset:$offset,
1125            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1126           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1127           "$addr.addr = $wb", []>;
1128
1129 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8">;
1130 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16">;
1131 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,?,?}, "32">;
1132
1133 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1134 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1135 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1136
1137 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16">;
1138 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,?,?}, "32">;
1139
1140 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1141 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1142
1143 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1144 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1145   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
1146           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
1147            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1148           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
1149
1150 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8">;
1151 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16">;
1152 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32">;
1153
1154 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1155 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1156 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1157
1158 // ...with double-spaced registers:
1159 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16">;
1160 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32">;
1161
1162 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1163 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1164
1165 // ...with address register writeback:
1166 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1167   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1168           (ins addrmode6:$addr, am6offset:$offset,
1169            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1170           IIC_VST3lnu, "vst3", Dt,
1171           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr$offset",
1172           "$addr.addr = $wb", []>;
1173
1174 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8">;
1175 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16">;
1176 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32">;
1177
1178 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1179 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1180 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1181
1182 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16">;
1183 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32">;
1184
1185 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1186 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1187
1188 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1189 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1190   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
1191           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1192            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1193           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
1194           "", []>;
1195
1196 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8">;
1197 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16">;
1198 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32">;
1199
1200 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1201 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1202 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1203
1204 // ...with double-spaced registers:
1205 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16">;
1206 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32">;
1207
1208 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1209 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1210
1211 // ...with address register writeback:
1212 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1213   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1214           (ins addrmode6:$addr, am6offset:$offset,
1215            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1216           IIC_VST4lnu, "vst4", Dt,
1217   "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr$offset",
1218           "$addr.addr = $wb", []>;
1219
1220 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8">;
1221 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16">;
1222 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32">;
1223
1224 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1225 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1226 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1227
1228 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16">;
1229 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32">;
1230
1231 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1232 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1233
1234 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1235
1236
1237 //===----------------------------------------------------------------------===//
1238 // NEON pattern fragments
1239 //===----------------------------------------------------------------------===//
1240
1241 // Extract D sub-registers of Q registers.
1242 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1243   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1244   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1245 }]>;
1246 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1247   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1248   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1249 }]>;
1250 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1251   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1252   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1253 }]>;
1254 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1255   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1256   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1257 }]>;
1258
1259 // Extract S sub-registers of Q/D registers.
1260 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1261   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1262   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1263 }]>;
1264
1265 // Translate lane numbers from Q registers to D subregs.
1266 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1267   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1268 }]>;
1269 def SubReg_i16_lane : SDNodeXForm<imm, [{
1270   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1271 }]>;
1272 def SubReg_i32_lane : SDNodeXForm<imm, [{
1273   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1274 }]>;
1275
1276 //===----------------------------------------------------------------------===//
1277 // Instruction Classes
1278 //===----------------------------------------------------------------------===//
1279
1280 // Basic 2-register operations: single-, double- and quad-register.
1281 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1282            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1283            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1284   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1285         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
1286         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
1287 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1288            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1289            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1290   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1291         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
1292         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
1293 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1294            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1295            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1296   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1297         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
1298         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
1299
1300 // Basic 2-register intrinsics, both double- and quad-register.
1301 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1302               bits<2> op17_16, bits<5> op11_7, bit op4,
1303               InstrItinClass itin, string OpcodeStr, string Dt,
1304               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1305   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1306         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1307         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1308 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1309               bits<2> op17_16, bits<5> op11_7, bit op4,
1310               InstrItinClass itin, string OpcodeStr, string Dt,
1311               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1312   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1313         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1314         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1315
1316 // Narrow 2-register operations.
1317 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1318            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1319            InstrItinClass itin, string OpcodeStr, string Dt,
1320            ValueType TyD, ValueType TyQ, SDNode OpNode>
1321   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1322         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1323         [(set DPR:$dst, (TyD (OpNode (TyQ QPR:$src))))]>;
1324
1325 // Narrow 2-register intrinsics.
1326 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1327               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1328               InstrItinClass itin, string OpcodeStr, string Dt,
1329               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1330   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1331         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1332         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
1333
1334 // Long 2-register operations (currently only used for VMOVL).
1335 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1336            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1337            InstrItinClass itin, string OpcodeStr, string Dt,
1338            ValueType TyQ, ValueType TyD, SDNode OpNode>
1339   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
1340         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1341         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
1342
1343 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1344 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1345   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
1346         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1347         OpcodeStr, Dt, "$dst1, $dst2",
1348         "$src1 = $dst1, $src2 = $dst2", []>;
1349 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1350                   InstrItinClass itin, string OpcodeStr, string Dt>
1351   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
1352         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
1353         "$src1 = $dst1, $src2 = $dst2", []>;
1354
1355 // Basic 3-register operations: single-, double- and quad-register.
1356 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1357            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1358            SDNode OpNode, bit Commutable>
1359   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1360         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
1361         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
1362   let isCommutable = Commutable;
1363 }
1364
1365 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1366            InstrItinClass itin, string OpcodeStr, string Dt,
1367            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1368   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1369         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1370         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1371         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1372   let isCommutable = Commutable;
1373 }
1374 // Same as N3VD but no data type.
1375 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1376            InstrItinClass itin, string OpcodeStr,
1377            ValueType ResTy, ValueType OpTy,
1378            SDNode OpNode, bit Commutable>
1379   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1380          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1381          OpcodeStr, "$dst, $src1, $src2", "",
1382          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
1383   let isCommutable = Commutable;
1384 }
1385
1386 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1387              InstrItinClass itin, string OpcodeStr, string Dt,
1388              ValueType Ty, SDNode ShOp>
1389   : N3V<0, 1, op21_20, op11_8, 1, 0,
1390         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1391         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1392         [(set (Ty DPR:$dst),
1393               (Ty (ShOp (Ty DPR:$src1),
1394                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1395   let isCommutable = 0;
1396 }
1397 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1398                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1399   : N3V<0, 1, op21_20, op11_8, 1, 0,
1400         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1401         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1402         [(set (Ty DPR:$dst),
1403               (Ty (ShOp (Ty DPR:$src1),
1404                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1405   let isCommutable = 0;
1406 }
1407
1408 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1409            InstrItinClass itin, string OpcodeStr, string Dt,
1410            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1411   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1412         (outs QPR:$Qd), (ins QPR:$Qn, QPR:$Qm), N3RegFrm, itin,
1413         OpcodeStr, Dt, "$Qd, $Qn, $Qm", "",
1414         [(set QPR:$Qd, (ResTy (OpNode (OpTy QPR:$Qn), (OpTy QPR:$Qm))))]> {
1415   let isCommutable = Commutable;
1416 }
1417 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1418            InstrItinClass itin, string OpcodeStr,
1419            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1420   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1421          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1422          OpcodeStr, "$dst, $src1, $src2", "",
1423          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1424   let isCommutable = Commutable;
1425 }
1426 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1427              InstrItinClass itin, string OpcodeStr, string Dt,
1428              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1429   : N3V<1, 1, op21_20, op11_8, 1, 0,
1430         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1431         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1432         [(set (ResTy QPR:$dst),
1433               (ResTy (ShOp (ResTy QPR:$src1),
1434                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1435                                                 imm:$lane)))))]> {
1436   let isCommutable = 0;
1437 }
1438 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1439                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1440   : N3V<1, 1, op21_20, op11_8, 1, 0,
1441         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1442         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1443         [(set (ResTy QPR:$dst),
1444               (ResTy (ShOp (ResTy QPR:$src1),
1445                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1446                                                 imm:$lane)))))]> {
1447   let isCommutable = 0;
1448 }
1449
1450 // Basic 3-register intrinsics, both double- and quad-register.
1451 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1452               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1453               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1454   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1455         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1456         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1457         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1458   let isCommutable = Commutable;
1459 }
1460 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1461                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1462   : N3V<0, 1, op21_20, op11_8, 1, 0,
1463         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1464         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1465         [(set (Ty DPR:$dst),
1466               (Ty (IntOp (Ty DPR:$src1),
1467                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1468                                            imm:$lane)))))]> {
1469   let isCommutable = 0;
1470 }
1471 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1472                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1473   : N3V<0, 1, op21_20, op11_8, 1, 0,
1474         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1475         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1476         [(set (Ty DPR:$dst),
1477               (Ty (IntOp (Ty DPR:$src1),
1478                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1479   let isCommutable = 0;
1480 }
1481 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1482               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1483               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1484   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1485         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
1486         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1487         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
1488   let isCommutable = 0;
1489 }
1490
1491 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1492               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1493               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1494   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1495         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
1496         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1497         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1498   let isCommutable = Commutable;
1499 }
1500 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1501                 string OpcodeStr, string Dt,
1502                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1503   : N3V<1, 1, op21_20, op11_8, 1, 0,
1504         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1505         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1506         [(set (ResTy QPR:$dst),
1507               (ResTy (IntOp (ResTy QPR:$src1),
1508                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1509                                                  imm:$lane)))))]> {
1510   let isCommutable = 0;
1511 }
1512 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1513                   string OpcodeStr, string Dt,
1514                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1515   : N3V<1, 1, op21_20, op11_8, 1, 0,
1516         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1517         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1518         [(set (ResTy QPR:$dst),
1519               (ResTy (IntOp (ResTy QPR:$src1),
1520                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1521                                                  imm:$lane)))))]> {
1522   let isCommutable = 0;
1523 }
1524 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1525               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1526               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1527   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1528         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
1529         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1530         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
1531   let isCommutable = 0;
1532 }
1533
1534 // Multiply-Add/Sub operations: single-, double- and quad-register.
1535 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1536                 InstrItinClass itin, string OpcodeStr, string Dt,
1537                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1538   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1539         (outs DPR_VFP2:$dst),
1540         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1541         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1542
1543 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1544                 InstrItinClass itin, string OpcodeStr, string Dt,
1545                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1546   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1547         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1548         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1549         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1550                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
1551
1552 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1553                   string OpcodeStr, string Dt,
1554                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1555   : N3V<0, 1, op21_20, op11_8, 1, 0,
1556         (outs DPR:$dst),
1557         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1558         NVMulSLFrm, itin,
1559         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1560         [(set (Ty DPR:$dst),
1561               (Ty (ShOp (Ty DPR:$src1),
1562                         (Ty (MulOp DPR:$src2,
1563                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1564                                                      imm:$lane)))))))]>;
1565 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1566                     string OpcodeStr, string Dt,
1567                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1568   : N3V<0, 1, op21_20, op11_8, 1, 0,
1569         (outs DPR:$Vd),
1570         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1571         NVMulSLFrm, itin,
1572         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1573         [(set (Ty DPR:$Vd),
1574               (Ty (ShOp (Ty DPR:$src1),
1575                         (Ty (MulOp DPR:$Vn,
1576                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
1577                                                      imm:$lane)))))))]>;
1578
1579 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1580                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1581                 SDNode MulOp, SDNode OpNode>
1582   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1583         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1584         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1585         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1586                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
1587 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1588                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1589                   SDNode MulOp, SDNode ShOp>
1590   : N3V<1, 1, op21_20, op11_8, 1, 0,
1591         (outs QPR:$dst),
1592         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1593         NVMulSLFrm, itin,
1594         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1595         [(set (ResTy QPR:$dst),
1596               (ResTy (ShOp (ResTy QPR:$src1),
1597                            (ResTy (MulOp QPR:$src2,
1598                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1599                                                         imm:$lane)))))))]>;
1600 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1601                     string OpcodeStr, string Dt,
1602                     ValueType ResTy, ValueType OpTy,
1603                     SDNode MulOp, SDNode ShOp>
1604   : N3V<1, 1, op21_20, op11_8, 1, 0,
1605         (outs QPR:$dst),
1606         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1607         NVMulSLFrm, itin,
1608         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1609         [(set (ResTy QPR:$dst),
1610               (ResTy (ShOp (ResTy QPR:$src1),
1611                            (ResTy (MulOp QPR:$src2,
1612                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1613                                                         imm:$lane)))))))]>;
1614
1615 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1616 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1617                 InstrItinClass itin, string OpcodeStr, string Dt,
1618                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1619   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1620         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1621         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1622         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1623                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
1624 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1625                 InstrItinClass itin, string OpcodeStr, string Dt,
1626                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1627   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1628         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1629         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1630         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1631                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
1632
1633 // Neon 3-argument intrinsics, both double- and quad-register.
1634 // The destination register is also used as the first source operand register.
1635 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1636                InstrItinClass itin, string OpcodeStr, string Dt,
1637                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1638   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1639         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1640         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1641         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1642                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1643 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1644                InstrItinClass itin, string OpcodeStr, string Dt,
1645                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1646   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1647         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1648         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1649         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1650                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1651
1652 // Long Multiply-Add/Sub operations.
1653 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1654                 InstrItinClass itin, string OpcodeStr, string Dt,
1655                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1656   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1657         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1658         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1659         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1660                                 (TyQ (MulOp (TyD DPR:$Vn),
1661                                             (TyD DPR:$Vm)))))]>;
1662 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1663                   InstrItinClass itin, string OpcodeStr, string Dt,
1664                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1665   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1666         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1667         NVMulSLFrm, itin,
1668         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1669         [(set QPR:$dst,
1670           (OpNode (TyQ QPR:$src1),
1671                   (TyQ (MulOp (TyD DPR:$src2),
1672                               (TyD (NEONvduplane (TyD DPR_VFP2:$src3),
1673                                                  imm:$lane))))))]>;
1674 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1675                     InstrItinClass itin, string OpcodeStr, string Dt,
1676                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1677   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1678         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1679         NVMulSLFrm, itin,
1680         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1681         [(set QPR:$dst,
1682           (OpNode (TyQ QPR:$src1),
1683                   (TyQ (MulOp (TyD DPR:$src2),
1684                               (TyD (NEONvduplane (TyD DPR_8:$src3),
1685                                                  imm:$lane))))))]>;
1686
1687 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
1688 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1689                    InstrItinClass itin, string OpcodeStr, string Dt,
1690                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1691                    SDNode OpNode>
1692   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1693         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1694         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1695         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1696                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
1697                                                         (TyD DPR:$Vm)))))))]>;
1698
1699 // Neon Long 3-argument intrinsic.  The destination register is
1700 // a quad-register and is also used as the first source operand register.
1701 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1702                InstrItinClass itin, string OpcodeStr, string Dt,
1703                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1704   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1705         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1706         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1707         [(set QPR:$Vd,
1708           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
1709 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1710                  string OpcodeStr, string Dt,
1711                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1712   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1713         (outs QPR:$dst),
1714         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1715         NVMulSLFrm, itin,
1716         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1717         [(set (ResTy QPR:$dst),
1718               (ResTy (IntOp (ResTy QPR:$src1),
1719                             (OpTy DPR:$src2),
1720                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1721                                                 imm:$lane)))))]>;
1722 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1723                    InstrItinClass itin, string OpcodeStr, string Dt,
1724                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1725   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1726         (outs QPR:$dst),
1727         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1728         NVMulSLFrm, itin,
1729         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1730         [(set (ResTy QPR:$dst),
1731               (ResTy (IntOp (ResTy QPR:$src1),
1732                             (OpTy DPR:$src2),
1733                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1734                                                 imm:$lane)))))]>;
1735
1736 // Narrowing 3-register intrinsics.
1737 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1738               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1739               Intrinsic IntOp, bit Commutable>
1740   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1741         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1742         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1743         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1744   let isCommutable = Commutable;
1745 }
1746
1747 // Long 3-register operations.
1748 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1749            InstrItinClass itin, string OpcodeStr, string Dt,
1750            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
1751   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1752         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1753         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1754         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1755   let isCommutable = Commutable;
1756 }
1757 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1758              InstrItinClass itin, string OpcodeStr, string Dt,
1759              ValueType TyQ, ValueType TyD, SDNode OpNode>
1760   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1761         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1762         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1763         [(set QPR:$dst,
1764           (TyQ (OpNode (TyD DPR:$src1),
1765                        (TyD (NEONvduplane (TyD DPR_VFP2:$src2),imm:$lane)))))]>;
1766 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1767                InstrItinClass itin, string OpcodeStr, string Dt,
1768                ValueType TyQ, ValueType TyD, SDNode OpNode>
1769   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1770         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1771         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1772         [(set QPR:$dst,
1773           (TyQ (OpNode (TyD DPR:$src1),
1774                        (TyD (NEONvduplane (TyD DPR_8:$src2), imm:$lane)))))]>;
1775
1776 // Long 3-register operations with explicitly extended operands.
1777 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1778               InstrItinClass itin, string OpcodeStr, string Dt,
1779               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
1780               bit Commutable>
1781   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1782         (outs QPR:$Qd), (ins DPR:$Dn, DPR:$Dm), N3RegFrm, itin,
1783         OpcodeStr, Dt, "$Qd, $Dn, $Dm", "",
1784         [(set QPR:$Qd, (OpNode (TyQ (ExtOp (TyD DPR:$Dn))),
1785                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
1786   let isCommutable = Commutable;
1787 }
1788
1789 // Long 3-register intrinsics with explicit extend (VABDL).
1790 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1791                  InstrItinClass itin, string OpcodeStr, string Dt,
1792                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1793                  bit Commutable>
1794   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1795         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1796         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1797         [(set QPR:$dst, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src1),
1798                                                 (TyD DPR:$src2))))))]> {
1799   let isCommutable = Commutable;
1800 }
1801
1802 // Long 3-register intrinsics.
1803 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1804               InstrItinClass itin, string OpcodeStr, string Dt,
1805               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1806   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1807         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1808         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1809         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1810   let isCommutable = Commutable;
1811 }
1812 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1813                 string OpcodeStr, string Dt,
1814                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1815   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1816         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1817         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1818         [(set (ResTy QPR:$dst),
1819               (ResTy (IntOp (OpTy DPR:$src1),
1820                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1821                                                 imm:$lane)))))]>;
1822 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1823                   InstrItinClass itin, string OpcodeStr, string Dt,
1824                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1825   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1826         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1827         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1828         [(set (ResTy QPR:$dst),
1829               (ResTy (IntOp (OpTy DPR:$src1),
1830                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1831                                                 imm:$lane)))))]>;
1832
1833 // Wide 3-register operations.
1834 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1835            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1836            SDNode OpNode, SDNode ExtOp, bit Commutable>
1837   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1838         (outs QPR:$Qd), (ins QPR:$Qn, DPR:$Dm), N3RegFrm, IIC_VSUBiD,
1839         OpcodeStr, Dt, "$Qd, $Qn, $Dm", "",
1840         [(set QPR:$Qd, (OpNode (TyQ QPR:$Qn),
1841                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
1842   let isCommutable = Commutable;
1843 }
1844
1845 // Pairwise long 2-register intrinsics, both double- and quad-register.
1846 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1847                 bits<2> op17_16, bits<5> op11_7, bit op4,
1848                 string OpcodeStr, string Dt,
1849                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1850   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1851         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1852         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1853 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1854                 bits<2> op17_16, bits<5> op11_7, bit op4,
1855                 string OpcodeStr, string Dt,
1856                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1857   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1858         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1859         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1860
1861 // Pairwise long 2-register accumulate intrinsics,
1862 // both double- and quad-register.
1863 // The destination register is also used as the first source operand register.
1864 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1865                  bits<2> op17_16, bits<5> op11_7, bit op4,
1866                  string OpcodeStr, string Dt,
1867                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1868   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1869         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
1870         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
1871         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
1872 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1873                  bits<2> op17_16, bits<5> op11_7, bit op4,
1874                  string OpcodeStr, string Dt,
1875                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1876   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1877         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
1878         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
1879         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
1880
1881 // Shift by immediate,
1882 // both double- and quad-register.
1883 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1884              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1885              ValueType Ty, SDNode OpNode>
1886   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1887            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
1888            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1889            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1890 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1891              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1892              ValueType Ty, SDNode OpNode>
1893   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1894            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
1895            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1896            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1897
1898 // Long shift by immediate.
1899 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1900              string OpcodeStr, string Dt,
1901              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1902   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1903            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
1904            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1905            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1906                                           (i32 imm:$SIMM))))]>;
1907
1908 // Narrow shift by immediate.
1909 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1910              InstrItinClass itin, string OpcodeStr, string Dt,
1911              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1912   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1913            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
1914            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1915            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1916                                           (i32 imm:$SIMM))))]>;
1917
1918 // Shift right by immediate and accumulate,
1919 // both double- and quad-register.
1920 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1921                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1922   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
1923            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1924            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
1925            [(set DPR:$Vd, (Ty (add DPR:$src1,
1926                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
1927 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1928                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1929   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
1930            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1931            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
1932            [(set QPR:$Vd, (Ty (add QPR:$src1,
1933                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
1934
1935 // Shift by immediate and insert,
1936 // both double- and quad-register.
1937 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1938                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1939   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
1940            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiD,
1941            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
1942            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
1943 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1944                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1945   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
1946            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiQ,
1947            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
1948            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
1949
1950 // Convert, with fractional bits immediate,
1951 // both double- and quad-register.
1952 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1953               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1954               Intrinsic IntOp>
1955   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1956            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
1957            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
1958            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
1959 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1960               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1961               Intrinsic IntOp>
1962   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1963            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
1964            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
1965            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
1966
1967 //===----------------------------------------------------------------------===//
1968 // Multiclasses
1969 //===----------------------------------------------------------------------===//
1970
1971 // Abbreviations used in multiclass suffixes:
1972 //   Q = quarter int (8 bit) elements
1973 //   H = half int (16 bit) elements
1974 //   S = single int (32 bit) elements
1975 //   D = double int (64 bit) elements
1976
1977 // Neon 2-register vector operations -- for disassembly only.
1978
1979 // First with only element sizes of 8, 16 and 32 bits:
1980 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1981                        bits<5> op11_7, bit op4, string opc, string Dt,
1982                        string asm> {
1983   // 64-bit vector types.
1984   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1985                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1986                   opc, !strconcat(Dt, "8"), asm, "", []>;
1987   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1988                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1989                   opc, !strconcat(Dt, "16"), asm, "", []>;
1990   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1991                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1992                   opc, !strconcat(Dt, "32"), asm, "", []>;
1993   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1994                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1995                   opc, "f32", asm, "", []> {
1996     let Inst{10} = 1; // overwrite F = 1
1997   }
1998
1999   // 128-bit vector types.
2000   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2001                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2002                   opc, !strconcat(Dt, "8"), asm, "", []>;
2003   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2004                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2005                   opc, !strconcat(Dt, "16"), asm, "", []>;
2006   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2007                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2008                   opc, !strconcat(Dt, "32"), asm, "", []>;
2009   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2010                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2011                   opc, "f32", asm, "", []> {
2012     let Inst{10} = 1; // overwrite F = 1
2013   }
2014 }
2015
2016 // Neon 3-register vector operations.
2017
2018 // First with only element sizes of 8, 16 and 32 bits:
2019 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2020                    InstrItinClass itinD16, InstrItinClass itinD32,
2021                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2022                    string OpcodeStr, string Dt,
2023                    SDNode OpNode, bit Commutable = 0> {
2024   // 64-bit vector types.
2025   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2026                    OpcodeStr, !strconcat(Dt, "8"),
2027                    v8i8, v8i8, OpNode, Commutable>;
2028   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2029                    OpcodeStr, !strconcat(Dt, "16"),
2030                    v4i16, v4i16, OpNode, Commutable>;
2031   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2032                    OpcodeStr, !strconcat(Dt, "32"),
2033                    v2i32, v2i32, OpNode, Commutable>;
2034
2035   // 128-bit vector types.
2036   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2037                    OpcodeStr, !strconcat(Dt, "8"),
2038                    v16i8, v16i8, OpNode, Commutable>;
2039   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2040                    OpcodeStr, !strconcat(Dt, "16"),
2041                    v8i16, v8i16, OpNode, Commutable>;
2042   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2043                    OpcodeStr, !strconcat(Dt, "32"),
2044                    v4i32, v4i32, OpNode, Commutable>;
2045 }
2046
2047 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2048   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2049                        v4i16, ShOp>;
2050   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2051                      v2i32, ShOp>;
2052   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2053                        v8i16, v4i16, ShOp>;
2054   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2055                      v4i32, v2i32, ShOp>;
2056 }
2057
2058 // ....then also with element size 64 bits:
2059 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2060                     InstrItinClass itinD, InstrItinClass itinQ,
2061                     string OpcodeStr, string Dt,
2062                     SDNode OpNode, bit Commutable = 0>
2063   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2064             OpcodeStr, Dt, OpNode, Commutable> {
2065   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2066                    OpcodeStr, !strconcat(Dt, "64"),
2067                    v1i64, v1i64, OpNode, Commutable>;
2068   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2069                    OpcodeStr, !strconcat(Dt, "64"),
2070                    v2i64, v2i64, OpNode, Commutable>;
2071 }
2072
2073
2074 // Neon Narrowing 2-register vector operations,
2075 //   source operand element sizes of 16, 32 and 64 bits:
2076 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2077                     bits<5> op11_7, bit op6, bit op4,
2078                     InstrItinClass itin, string OpcodeStr, string Dt,
2079                     SDNode OpNode> {
2080   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2081                    itin, OpcodeStr, !strconcat(Dt, "16"),
2082                    v8i8, v8i16, OpNode>;
2083   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2084                    itin, OpcodeStr, !strconcat(Dt, "32"),
2085                    v4i16, v4i32, OpNode>;
2086   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2087                    itin, OpcodeStr, !strconcat(Dt, "64"),
2088                    v2i32, v2i64, OpNode>;
2089 }
2090
2091 // Neon Narrowing 2-register vector intrinsics,
2092 //   source operand element sizes of 16, 32 and 64 bits:
2093 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2094                        bits<5> op11_7, bit op6, bit op4,
2095                        InstrItinClass itin, string OpcodeStr, string Dt,
2096                        Intrinsic IntOp> {
2097   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2098                       itin, OpcodeStr, !strconcat(Dt, "16"),
2099                       v8i8, v8i16, IntOp>;
2100   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2101                       itin, OpcodeStr, !strconcat(Dt, "32"),
2102                       v4i16, v4i32, IntOp>;
2103   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2104                       itin, OpcodeStr, !strconcat(Dt, "64"),
2105                       v2i32, v2i64, IntOp>;
2106 }
2107
2108
2109 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2110 //   source operand element sizes of 16, 32 and 64 bits:
2111 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2112                     string OpcodeStr, string Dt, SDNode OpNode> {
2113   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2114                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2115   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2116                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2117   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2118                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2119 }
2120
2121
2122 // Neon 3-register vector intrinsics.
2123
2124 // First with only element sizes of 16 and 32 bits:
2125 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2126                      InstrItinClass itinD16, InstrItinClass itinD32,
2127                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2128                      string OpcodeStr, string Dt,
2129                      Intrinsic IntOp, bit Commutable = 0> {
2130   // 64-bit vector types.
2131   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2132                       OpcodeStr, !strconcat(Dt, "16"),
2133                       v4i16, v4i16, IntOp, Commutable>;
2134   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2135                       OpcodeStr, !strconcat(Dt, "32"),
2136                       v2i32, v2i32, IntOp, Commutable>;
2137
2138   // 128-bit vector types.
2139   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2140                       OpcodeStr, !strconcat(Dt, "16"),
2141                       v8i16, v8i16, IntOp, Commutable>;
2142   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2143                       OpcodeStr, !strconcat(Dt, "32"),
2144                       v4i32, v4i32, IntOp, Commutable>;
2145 }
2146 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2147                      InstrItinClass itinD16, InstrItinClass itinD32,
2148                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2149                      string OpcodeStr, string Dt,
2150                      Intrinsic IntOp> {
2151   // 64-bit vector types.
2152   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2153                       OpcodeStr, !strconcat(Dt, "16"),
2154                       v4i16, v4i16, IntOp>;
2155   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2156                       OpcodeStr, !strconcat(Dt, "32"),
2157                       v2i32, v2i32, IntOp>;
2158
2159   // 128-bit vector types.
2160   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2161                       OpcodeStr, !strconcat(Dt, "16"),
2162                       v8i16, v8i16, IntOp>;
2163   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2164                       OpcodeStr, !strconcat(Dt, "32"),
2165                       v4i32, v4i32, IntOp>;
2166 }
2167
2168 multiclass N3VIntSL_HS<bits<4> op11_8,
2169                        InstrItinClass itinD16, InstrItinClass itinD32,
2170                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2171                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2172   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2173                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2174   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2175                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2176   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2177                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2178   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2179                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2180 }
2181
2182 // ....then also with element size of 8 bits:
2183 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2184                       InstrItinClass itinD16, InstrItinClass itinD32,
2185                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2186                       string OpcodeStr, string Dt,
2187                       Intrinsic IntOp, bit Commutable = 0>
2188   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2189               OpcodeStr, Dt, IntOp, Commutable> {
2190   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2191                       OpcodeStr, !strconcat(Dt, "8"),
2192                       v8i8, v8i8, IntOp, Commutable>;
2193   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2194                       OpcodeStr, !strconcat(Dt, "8"),
2195                       v16i8, v16i8, IntOp, Commutable>;
2196 }
2197 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2198                       InstrItinClass itinD16, InstrItinClass itinD32,
2199                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2200                       string OpcodeStr, string Dt,
2201                       Intrinsic IntOp>
2202   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2203               OpcodeStr, Dt, IntOp> {
2204   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2205                       OpcodeStr, !strconcat(Dt, "8"),
2206                       v8i8, v8i8, IntOp>;
2207   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2208                       OpcodeStr, !strconcat(Dt, "8"),
2209                       v16i8, v16i8, IntOp>;
2210 }
2211
2212
2213 // ....then also with element size of 64 bits:
2214 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2215                        InstrItinClass itinD16, InstrItinClass itinD32,
2216                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2217                        string OpcodeStr, string Dt,
2218                        Intrinsic IntOp, bit Commutable = 0>
2219   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2220                OpcodeStr, Dt, IntOp, Commutable> {
2221   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2222                       OpcodeStr, !strconcat(Dt, "64"),
2223                       v1i64, v1i64, IntOp, Commutable>;
2224   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2225                       OpcodeStr, !strconcat(Dt, "64"),
2226                       v2i64, v2i64, IntOp, Commutable>;
2227 }
2228 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2229                        InstrItinClass itinD16, InstrItinClass itinD32,
2230                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2231                        string OpcodeStr, string Dt,
2232                        Intrinsic IntOp>
2233   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2234                OpcodeStr, Dt, IntOp> {
2235   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2236                       OpcodeStr, !strconcat(Dt, "64"),
2237                       v1i64, v1i64, IntOp>;
2238   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2239                       OpcodeStr, !strconcat(Dt, "64"),
2240                       v2i64, v2i64, IntOp>;
2241 }
2242
2243 // Neon Narrowing 3-register vector intrinsics,
2244 //   source operand element sizes of 16, 32 and 64 bits:
2245 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2246                        string OpcodeStr, string Dt,
2247                        Intrinsic IntOp, bit Commutable = 0> {
2248   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2249                       OpcodeStr, !strconcat(Dt, "16"),
2250                       v8i8, v8i16, IntOp, Commutable>;
2251   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2252                       OpcodeStr, !strconcat(Dt, "32"),
2253                       v4i16, v4i32, IntOp, Commutable>;
2254   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2255                       OpcodeStr, !strconcat(Dt, "64"),
2256                       v2i32, v2i64, IntOp, Commutable>;
2257 }
2258
2259
2260 // Neon Long 3-register vector operations.
2261
2262 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2263                     InstrItinClass itin16, InstrItinClass itin32,
2264                     string OpcodeStr, string Dt,
2265                     SDNode OpNode, bit Commutable = 0> {
2266   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2267                    OpcodeStr, !strconcat(Dt, "8"),
2268                    v8i16, v8i8, OpNode, Commutable>;
2269   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2270                    OpcodeStr, !strconcat(Dt, "16"),
2271                    v4i32, v4i16, OpNode, Commutable>;
2272   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2273                    OpcodeStr, !strconcat(Dt, "32"),
2274                    v2i64, v2i32, OpNode, Commutable>;
2275 }
2276
2277 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2278                      InstrItinClass itin, string OpcodeStr, string Dt,
2279                      SDNode OpNode> {
2280   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2281                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2282   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2283                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2284 }
2285
2286 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2287                        InstrItinClass itin16, InstrItinClass itin32,
2288                        string OpcodeStr, string Dt,
2289                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2290   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2291                       OpcodeStr, !strconcat(Dt, "8"),
2292                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2293   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2294                       OpcodeStr, !strconcat(Dt, "16"),
2295                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2296   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2297                       OpcodeStr, !strconcat(Dt, "32"),
2298                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2299 }
2300
2301 // Neon Long 3-register vector intrinsics.
2302
2303 // First with only element sizes of 16 and 32 bits:
2304 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2305                       InstrItinClass itin16, InstrItinClass itin32,
2306                       string OpcodeStr, string Dt,
2307                       Intrinsic IntOp, bit Commutable = 0> {
2308   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2309                       OpcodeStr, !strconcat(Dt, "16"),
2310                       v4i32, v4i16, IntOp, Commutable>;
2311   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2312                       OpcodeStr, !strconcat(Dt, "32"),
2313                       v2i64, v2i32, IntOp, Commutable>;
2314 }
2315
2316 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2317                         InstrItinClass itin, string OpcodeStr, string Dt,
2318                         Intrinsic IntOp> {
2319   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2320                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2321   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2322                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2323 }
2324
2325 // ....then also with element size of 8 bits:
2326 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2327                        InstrItinClass itin16, InstrItinClass itin32,
2328                        string OpcodeStr, string Dt,
2329                        Intrinsic IntOp, bit Commutable = 0>
2330   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2331                IntOp, Commutable> {
2332   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2333                       OpcodeStr, !strconcat(Dt, "8"),
2334                       v8i16, v8i8, IntOp, Commutable>;
2335 }
2336
2337 // ....with explicit extend (VABDL).
2338 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2339                        InstrItinClass itin, string OpcodeStr, string Dt,
2340                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2341   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2342                          OpcodeStr, !strconcat(Dt, "8"),
2343                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2344   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2345                          OpcodeStr, !strconcat(Dt, "16"),
2346                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2347   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2348                          OpcodeStr, !strconcat(Dt, "32"),
2349                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2350 }
2351
2352
2353 // Neon Wide 3-register vector intrinsics,
2354 //   source operand element sizes of 8, 16 and 32 bits:
2355 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2356                     string OpcodeStr, string Dt,
2357                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2358   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2359                    OpcodeStr, !strconcat(Dt, "8"),
2360                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2361   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2362                    OpcodeStr, !strconcat(Dt, "16"),
2363                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2364   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2365                    OpcodeStr, !strconcat(Dt, "32"),
2366                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2367 }
2368
2369
2370 // Neon Multiply-Op vector operations,
2371 //   element sizes of 8, 16 and 32 bits:
2372 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2373                         InstrItinClass itinD16, InstrItinClass itinD32,
2374                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2375                         string OpcodeStr, string Dt, SDNode OpNode> {
2376   // 64-bit vector types.
2377   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2378                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2379   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2380                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2381   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2382                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2383
2384   // 128-bit vector types.
2385   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2386                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2387   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2388                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2389   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2390                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2391 }
2392
2393 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2394                          InstrItinClass itinD16, InstrItinClass itinD32,
2395                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2396                          string OpcodeStr, string Dt, SDNode ShOp> {
2397   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2398                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2399   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2400                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2401   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2402                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2403                             mul, ShOp>;
2404   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2405                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2406                           mul, ShOp>;
2407 }
2408
2409 // Neon Intrinsic-Op vector operations,
2410 //   element sizes of 8, 16 and 32 bits:
2411 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2412                         InstrItinClass itinD, InstrItinClass itinQ,
2413                         string OpcodeStr, string Dt, Intrinsic IntOp,
2414                         SDNode OpNode> {
2415   // 64-bit vector types.
2416   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2417                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2418   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2419                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2420   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2421                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2422
2423   // 128-bit vector types.
2424   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2425                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2426   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2427                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2428   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2429                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2430 }
2431
2432 // Neon 3-argument intrinsics,
2433 //   element sizes of 8, 16 and 32 bits:
2434 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2435                        InstrItinClass itinD, InstrItinClass itinQ,
2436                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2437   // 64-bit vector types.
2438   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2439                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2440   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2441                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2442   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2443                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2444
2445   // 128-bit vector types.
2446   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2447                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2448   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2449                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2450   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2451                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2452 }
2453
2454
2455 // Neon Long Multiply-Op vector operations,
2456 //   element sizes of 8, 16 and 32 bits:
2457 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2458                          InstrItinClass itin16, InstrItinClass itin32,
2459                          string OpcodeStr, string Dt, SDNode MulOp,
2460                          SDNode OpNode> {
2461   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2462                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2463   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2464                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2465   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2466                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2467 }
2468
2469 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2470                           string Dt, SDNode MulOp, SDNode OpNode> {
2471   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2472                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2473   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2474                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2475 }
2476
2477
2478 // Neon Long 3-argument intrinsics.
2479
2480 // First with only element sizes of 16 and 32 bits:
2481 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2482                        InstrItinClass itin16, InstrItinClass itin32,
2483                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2484   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2485                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2486   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2487                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2488 }
2489
2490 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2491                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2492   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2493                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2494   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2495                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2496 }
2497
2498 // ....then also with element size of 8 bits:
2499 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2500                         InstrItinClass itin16, InstrItinClass itin32,
2501                         string OpcodeStr, string Dt, Intrinsic IntOp>
2502   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2503   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2504                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2505 }
2506
2507 // ....with explicit extend (VABAL).
2508 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2509                             InstrItinClass itin, string OpcodeStr, string Dt,
2510                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2511   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2512                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2513                            IntOp, ExtOp, OpNode>;
2514   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2515                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2516                            IntOp, ExtOp, OpNode>;
2517   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2518                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2519                            IntOp, ExtOp, OpNode>;
2520 }
2521
2522
2523 // Neon 2-register vector intrinsics,
2524 //   element sizes of 8, 16 and 32 bits:
2525 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2526                       bits<5> op11_7, bit op4,
2527                       InstrItinClass itinD, InstrItinClass itinQ,
2528                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2529   // 64-bit vector types.
2530   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2531                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2532   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2533                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2534   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2535                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2536
2537   // 128-bit vector types.
2538   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2539                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2540   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2541                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2542   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2543                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2544 }
2545
2546
2547 // Neon Pairwise long 2-register intrinsics,
2548 //   element sizes of 8, 16 and 32 bits:
2549 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2550                         bits<5> op11_7, bit op4,
2551                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2552   // 64-bit vector types.
2553   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2554                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2555   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2556                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2557   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2558                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2559
2560   // 128-bit vector types.
2561   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2562                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2563   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2564                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2565   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2566                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2567 }
2568
2569
2570 // Neon Pairwise long 2-register accumulate intrinsics,
2571 //   element sizes of 8, 16 and 32 bits:
2572 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2573                          bits<5> op11_7, bit op4,
2574                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2575   // 64-bit vector types.
2576   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2577                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2578   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2579                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2580   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2581                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2582
2583   // 128-bit vector types.
2584   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2585                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2586   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2587                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2588   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2589                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2590 }
2591
2592
2593 // Neon 2-register vector shift by immediate,
2594 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2595 //   element sizes of 8, 16, 32 and 64 bits:
2596 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2597                      InstrItinClass itin, string OpcodeStr, string Dt,
2598                      SDNode OpNode, Format f> {
2599   // 64-bit vector types.
2600   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2601                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2602     let Inst{21-19} = 0b001; // imm6 = 001xxx
2603   }
2604   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2605                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2606     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2607   }
2608   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2609                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2610     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2611   }
2612   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2613                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2614                              // imm6 = xxxxxx
2615
2616   // 128-bit vector types.
2617   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2618                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2619     let Inst{21-19} = 0b001; // imm6 = 001xxx
2620   }
2621   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2622                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2623     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2624   }
2625   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2626                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
2627     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2628   }
2629   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
2630                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
2631                              // imm6 = xxxxxx
2632 }
2633
2634 // Neon Shift-Accumulate vector operations,
2635 //   element sizes of 8, 16, 32 and 64 bits:
2636 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2637                          string OpcodeStr, string Dt, SDNode ShOp> {
2638   // 64-bit vector types.
2639   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
2640                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
2641     let Inst{21-19} = 0b001; // imm6 = 001xxx
2642   }
2643   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2644                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
2645     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2646   }
2647   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2648                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
2649     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2650   }
2651   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
2652                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
2653                              // imm6 = xxxxxx
2654
2655   // 128-bit vector types.
2656   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2657                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
2658     let Inst{21-19} = 0b001; // imm6 = 001xxx
2659   }
2660   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2661                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
2662     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2663   }
2664   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2665                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
2666     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2667   }
2668   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
2669                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
2670                              // imm6 = xxxxxx
2671 }
2672
2673
2674 // Neon Shift-Insert vector operations,
2675 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2676 //   element sizes of 8, 16, 32 and 64 bits:
2677 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2678                          string OpcodeStr, SDNode ShOp,
2679                          Format f> {
2680   // 64-bit vector types.
2681   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
2682                         f, OpcodeStr, "8", v8i8, ShOp> {
2683     let Inst{21-19} = 0b001; // imm6 = 001xxx
2684   }
2685   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
2686                         f, OpcodeStr, "16", v4i16, ShOp> {
2687     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2688   }
2689   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
2690                         f, OpcodeStr, "32", v2i32, ShOp> {
2691     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2692   }
2693   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
2694                         f, OpcodeStr, "64", v1i64, ShOp>;
2695                              // imm6 = xxxxxx
2696
2697   // 128-bit vector types.
2698   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
2699                         f, OpcodeStr, "8", v16i8, ShOp> {
2700     let Inst{21-19} = 0b001; // imm6 = 001xxx
2701   }
2702   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
2703                         f, OpcodeStr, "16", v8i16, ShOp> {
2704     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2705   }
2706   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
2707                         f, OpcodeStr, "32", v4i32, ShOp> {
2708     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2709   }
2710   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
2711                         f, OpcodeStr, "64", v2i64, ShOp>;
2712                              // imm6 = xxxxxx
2713 }
2714
2715 // Neon Shift Long operations,
2716 //   element sizes of 8, 16, 32 bits:
2717 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2718                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
2719   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2720                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
2721     let Inst{21-19} = 0b001; // imm6 = 001xxx
2722   }
2723   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2724                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
2725     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2726   }
2727   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2728                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
2729     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2730   }
2731 }
2732
2733 // Neon Shift Narrow operations,
2734 //   element sizes of 16, 32, 64 bits:
2735 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2736                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
2737                       SDNode OpNode> {
2738   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2739                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
2740     let Inst{21-19} = 0b001; // imm6 = 001xxx
2741   }
2742   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2743                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
2744     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2745   }
2746   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2747                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
2748     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2749   }
2750 }
2751
2752 //===----------------------------------------------------------------------===//
2753 // Instruction Definitions.
2754 //===----------------------------------------------------------------------===//
2755
2756 // Vector Add Operations.
2757
2758 //   VADD     : Vector Add (integer and floating-point)
2759 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
2760                          add, 1>;
2761 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
2762                      v2f32, v2f32, fadd, 1>;
2763 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
2764                      v4f32, v4f32, fadd, 1>;
2765 //   VADDL    : Vector Add Long (Q = D + D)
2766 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2767                             "vaddl", "s", add, sext, 1>;
2768 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2769                             "vaddl", "u", add, zext, 1>;
2770 //   VADDW    : Vector Add Wide (Q = Q + D)
2771 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
2772 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
2773 //   VHADD    : Vector Halving Add
2774 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2775                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2776                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2777 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2778                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2779                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2780 //   VRHADD   : Vector Rounding Halving Add
2781 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2782                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2783                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2784 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2785                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2786                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2787 //   VQADD    : Vector Saturating Add
2788 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2789                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2790                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2791 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2792                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2793                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2794 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2795 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2796                             int_arm_neon_vaddhn, 1>;
2797 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2798 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2799                             int_arm_neon_vraddhn, 1>;
2800
2801 // Vector Multiply Operations.
2802
2803 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2804 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2805                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2806 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2807                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2808 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2809                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2810 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
2811                      v2f32, v2f32, fmul, 1>;
2812 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
2813                      v4f32, v4f32, fmul, 1>;
2814 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2815 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2816 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2817                        v2f32, fmul>;
2818
2819 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2820                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2821           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2822                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2823                                       (DSubReg_i16_reg imm:$lane))),
2824                               (SubReg_i16_lane imm:$lane)))>;
2825 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2826                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2827           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2828                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2829                                       (DSubReg_i32_reg imm:$lane))),
2830                               (SubReg_i32_lane imm:$lane)))>;
2831 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2832                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2833           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2834                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2835                                    (DSubReg_i32_reg imm:$lane))),
2836                            (SubReg_i32_lane imm:$lane)))>;
2837
2838 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2839 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
2840                           IIC_VMULi16Q, IIC_VMULi32Q,
2841                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2842 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2843                             IIC_VMULi16Q, IIC_VMULi32Q,
2844                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2845 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2846                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2847                                                             imm:$lane)))),
2848           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2849                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2850                                          (DSubReg_i16_reg imm:$lane))),
2851                                  (SubReg_i16_lane imm:$lane)))>;
2852 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2853                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2854                                                             imm:$lane)))),
2855           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2856                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2857                                          (DSubReg_i32_reg imm:$lane))),
2858                                  (SubReg_i32_lane imm:$lane)))>;
2859
2860 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2861 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
2862                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
2863                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2864 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2865                               IIC_VMULi16Q, IIC_VMULi32Q,
2866                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2867 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2868                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2869                                                              imm:$lane)))),
2870           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2871                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2872                                           (DSubReg_i16_reg imm:$lane))),
2873                                   (SubReg_i16_lane imm:$lane)))>;
2874 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2875                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2876                                                              imm:$lane)))),
2877           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2878                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2879                                           (DSubReg_i32_reg imm:$lane))),
2880                                   (SubReg_i32_lane imm:$lane)))>;
2881
2882 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2883 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2884                          "vmull", "s", NEONvmulls, 1>;
2885 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2886                          "vmull", "u", NEONvmullu, 1>;
2887 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2888                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2889 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
2890 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
2891
2892 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2893 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
2894                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
2895 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
2896                              "vqdmull", "s", int_arm_neon_vqdmull>;
2897
2898 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2899
2900 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2901 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2902                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2903 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2904                           v2f32, fmul, fadd>;
2905 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2906                           v4f32, fmul, fadd>;
2907 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2908                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2909 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2910                             v2f32, fmul, fadd>;
2911 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2912                             v4f32, v2f32, fmul, fadd>;
2913
2914 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2915                   (mul (v8i16 QPR:$src2),
2916                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2917           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2918                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2919                                       (DSubReg_i16_reg imm:$lane))),
2920                               (SubReg_i16_lane imm:$lane)))>;
2921
2922 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2923                   (mul (v4i32 QPR:$src2),
2924                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2925           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2926                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2927                                       (DSubReg_i32_reg imm:$lane))),
2928                               (SubReg_i32_lane imm:$lane)))>;
2929
2930 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2931                   (fmul (v4f32 QPR:$src2),
2932                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2933           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2934                            (v4f32 QPR:$src2),
2935                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2936                                    (DSubReg_i32_reg imm:$lane))),
2937                            (SubReg_i32_lane imm:$lane)))>;
2938
2939 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2940 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2941                               "vmlal", "s", NEONvmulls, add>;
2942 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2943                               "vmlal", "u", NEONvmullu, add>;
2944
2945 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
2946 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
2947
2948 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2949 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2950                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
2951 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2952
2953 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2954 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2955                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2956 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2957                           v2f32, fmul, fsub>;
2958 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2959                           v4f32, fmul, fsub>;
2960 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2961                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2962 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2963                             v2f32, fmul, fsub>;
2964 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2965                             v4f32, v2f32, fmul, fsub>;
2966
2967 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2968                   (mul (v8i16 QPR:$src2),
2969                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2970           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2971                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2972                                       (DSubReg_i16_reg imm:$lane))),
2973                               (SubReg_i16_lane imm:$lane)))>;
2974
2975 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2976                   (mul (v4i32 QPR:$src2),
2977                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2978           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2979                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2980                                       (DSubReg_i32_reg imm:$lane))),
2981                               (SubReg_i32_lane imm:$lane)))>;
2982
2983 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2984                   (fmul (v4f32 QPR:$src2),
2985                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2986           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2987                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2988                                    (DSubReg_i32_reg imm:$lane))),
2989                            (SubReg_i32_lane imm:$lane)))>;
2990
2991 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2992 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2993                               "vmlsl", "s", NEONvmulls, sub>;
2994 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2995                               "vmlsl", "u", NEONvmullu, sub>;
2996
2997 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
2998 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
2999
3000 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3001 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3002                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3003 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3004
3005 // Vector Subtract Operations.
3006
3007 //   VSUB     : Vector Subtract (integer and floating-point)
3008 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3009                          "vsub", "i", sub, 0>;
3010 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3011                      v2f32, v2f32, fsub, 0>;
3012 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3013                      v4f32, v4f32, fsub, 0>;
3014 //   VSUBL    : Vector Subtract Long (Q = D - D)
3015 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3016                             "vsubl", "s", sub, sext, 0>;
3017 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3018                             "vsubl", "u", sub, zext, 0>;
3019 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3020 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3021 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3022 //   VHSUB    : Vector Halving Subtract
3023 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3024                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3025                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3026 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3027                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3028                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3029 //   VQSUB    : Vector Saturing Subtract
3030 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3031                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3032                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3033 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3034                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3035                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3036 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3037 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3038                             int_arm_neon_vsubhn, 0>;
3039 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3040 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3041                             int_arm_neon_vrsubhn, 0>;
3042
3043 // Vector Comparisons.
3044
3045 //   VCEQ     : Vector Compare Equal
3046 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3047                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3048 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3049                      NEONvceq, 1>;
3050 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3051                      NEONvceq, 1>;
3052 // For disassembly only.
3053 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3054                             "$dst, $src, #0">;
3055
3056 //   VCGE     : Vector Compare Greater Than or Equal
3057 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3058                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3059 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3060                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3061 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3062                      NEONvcge, 0>;
3063 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3064                      NEONvcge, 0>;
3065 // For disassembly only.
3066 // FIXME: This instruction's encoding MAY NOT BE correct.
3067 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3068                             "$dst, $src, #0">;
3069 // For disassembly only.
3070 // FIXME: This instruction's encoding MAY NOT BE correct.
3071 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3072                             "$dst, $src, #0">;
3073
3074 //   VCGT     : Vector Compare Greater Than
3075 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3076                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3077 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3078                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3079 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3080                      NEONvcgt, 0>;
3081 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3082                      NEONvcgt, 0>;
3083 // For disassembly only.
3084 // FIXME: This instruction's encoding MAY NOT BE correct.
3085 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3086                             "$dst, $src, #0">;
3087 // For disassembly only.
3088 // FIXME: This instruction's encoding MAY NOT BE correct.
3089 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3090                             "$dst, $src, #0">;
3091
3092 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3093 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3094                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3095 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3096                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3097 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3098 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3099                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3100 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3101                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3102 //   VTST     : Vector Test Bits
3103 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3104                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3105
3106 // Vector Bitwise Operations.
3107
3108 def vnotd : PatFrag<(ops node:$in),
3109                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3110 def vnotq : PatFrag<(ops node:$in),
3111                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3112
3113
3114 //   VAND     : Vector Bitwise AND
3115 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3116                       v2i32, v2i32, and, 1>;
3117 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3118                       v4i32, v4i32, and, 1>;
3119
3120 //   VEOR     : Vector Bitwise Exclusive OR
3121 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3122                       v2i32, v2i32, xor, 1>;
3123 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3124                       v4i32, v4i32, xor, 1>;
3125
3126 //   VORR     : Vector Bitwise OR
3127 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3128                       v2i32, v2i32, or, 1>;
3129 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3130                       v4i32, v4i32, or, 1>;
3131
3132 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3133 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
3134                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3135                      "vbic", "$dst, $src1, $src2", "",
3136                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
3137                                                  (vnotd DPR:$src2))))]>;
3138 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
3139                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3140                      "vbic", "$dst, $src1, $src2", "",
3141                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
3142                                                  (vnotq QPR:$src2))))]>;
3143
3144 //   VORN     : Vector Bitwise OR NOT
3145 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
3146                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3147                      "vorn", "$dst, $src1, $src2", "",
3148                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
3149                                                 (vnotd DPR:$src2))))]>;
3150 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
3151                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3152                      "vorn", "$dst, $src1, $src2", "",
3153                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
3154                                                 (vnotq QPR:$src2))))]>;
3155
3156 //   VMVN     : Vector Bitwise NOT (Immediate)
3157
3158 let isReMaterializable = 1 in {
3159
3160 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
3161                          (ins nModImm:$SIMM), IIC_VMOVImm,
3162                          "vmvn", "i16", "$dst, $SIMM", "",
3163                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3164   let Inst{9} = SIMM{9};
3165 }
3166
3167 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
3168                          (ins nModImm:$SIMM), IIC_VMOVImm,
3169                          "vmvn", "i16", "$dst, $SIMM", "",
3170                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3171   let Inst{9} = SIMM{9};
3172 }
3173
3174 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
3175                          (ins nModImm:$SIMM), IIC_VMOVImm,
3176                          "vmvn", "i32", "$dst, $SIMM", "",
3177                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3178   let Inst{11-8} = SIMM{11-8};
3179 }
3180
3181 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
3182                          (ins nModImm:$SIMM), IIC_VMOVImm,
3183                          "vmvn", "i32", "$dst, $SIMM", "",
3184                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3185   let Inst{11-8} = SIMM{11-8};
3186 }
3187 }
3188
3189 //   VMVN     : Vector Bitwise NOT
3190 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3191                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
3192                      "vmvn", "$dst, $src", "",
3193                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
3194 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3195                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
3196                      "vmvn", "$dst, $src", "",
3197                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
3198 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3199 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3200
3201 //   VBSL     : Vector Bitwise Select
3202 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3203                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3204                      N3RegFrm, IIC_VCNTiD,
3205                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3206                      [(set DPR:$Vd,
3207                        (v2i32 (or (and DPR:$Vn, DPR:$src1),
3208                                   (and DPR:$Vm, (vnotd DPR:$src1)))))]>;
3209 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3210                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3211                      N3RegFrm, IIC_VCNTiQ,
3212                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3213                      [(set QPR:$Vd,
3214                        (v4i32 (or (and QPR:$Vn, QPR:$src1),
3215                                   (and QPR:$Vm, (vnotq QPR:$src1)))))]>;
3216
3217 //   VBIF     : Vector Bitwise Insert if False
3218 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3219 // FIXME: This instruction's encoding MAY NOT BE correct.
3220 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3221                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3222                      N3RegFrm, IIC_VBINiD,
3223                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3224                      [/* For disassembly only; pattern left blank */]>;
3225 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3226                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3227                      N3RegFrm, IIC_VBINiQ,
3228                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3229                      [/* For disassembly only; pattern left blank */]>;
3230
3231 //   VBIT     : Vector Bitwise Insert if True
3232 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3233 // FIXME: This instruction's encoding MAY NOT BE correct.
3234 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3235                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3236                      N3RegFrm, IIC_VBINiD,
3237                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3238                      [/* For disassembly only; pattern left blank */]>;
3239 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3240                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3241                      N3RegFrm, IIC_VBINiQ,
3242                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3243                      [/* For disassembly only; pattern left blank */]>;
3244
3245 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3246 // for equivalent operations with different register constraints; it just
3247 // inserts copies.
3248
3249 // Vector Absolute Differences.
3250
3251 //   VABD     : Vector Absolute Difference
3252 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3253                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3254                            "vabd", "s", int_arm_neon_vabds, 1>;
3255 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3256                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3257                            "vabd", "u", int_arm_neon_vabdu, 1>;
3258 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3259                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3260 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3261                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3262
3263 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3264 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3265                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3266 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3267                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3268
3269 //   VABA     : Vector Absolute Difference and Accumulate
3270 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3271                              "vaba", "s", int_arm_neon_vabds, add>;
3272 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3273                              "vaba", "u", int_arm_neon_vabdu, add>;
3274
3275 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3276 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3277                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3278 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3279                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3280
3281 // Vector Maximum and Minimum.
3282
3283 //   VMAX     : Vector Maximum
3284 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3285                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3286                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3287 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3288                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3289                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3290 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3291                         "vmax", "f32",
3292                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3293 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3294                         "vmax", "f32",
3295                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3296
3297 //   VMIN     : Vector Minimum
3298 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3299                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3300                            "vmin", "s", int_arm_neon_vmins, 1>;
3301 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3302                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3303                            "vmin", "u", int_arm_neon_vminu, 1>;
3304 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3305                         "vmin", "f32",
3306                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3307 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3308                         "vmin", "f32",
3309                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3310
3311 // Vector Pairwise Operations.
3312
3313 //   VPADD    : Vector Pairwise Add
3314 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3315                         "vpadd", "i8",
3316                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3317 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3318                         "vpadd", "i16",
3319                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3320 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3321                         "vpadd", "i32",
3322                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3323 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3324                         IIC_VPBIND, "vpadd", "f32",
3325                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3326
3327 //   VPADDL   : Vector Pairwise Add Long
3328 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3329                              int_arm_neon_vpaddls>;
3330 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3331                              int_arm_neon_vpaddlu>;
3332
3333 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3334 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3335                               int_arm_neon_vpadals>;
3336 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3337                               int_arm_neon_vpadalu>;
3338
3339 //   VPMAX    : Vector Pairwise Maximum
3340 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3341                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3342 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3343                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3344 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3345                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3346 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3347                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3348 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3349                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3350 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3351                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3352 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
3353                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3354
3355 //   VPMIN    : Vector Pairwise Minimum
3356 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3357                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3358 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3359                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3360 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3361                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3362 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3363                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3364 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3365                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3366 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3367                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3368 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
3369                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3370
3371 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3372
3373 //   VRECPE   : Vector Reciprocal Estimate
3374 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3375                         IIC_VUNAD, "vrecpe", "u32",
3376                         v2i32, v2i32, int_arm_neon_vrecpe>;
3377 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3378                         IIC_VUNAQ, "vrecpe", "u32",
3379                         v4i32, v4i32, int_arm_neon_vrecpe>;
3380 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3381                         IIC_VUNAD, "vrecpe", "f32",
3382                         v2f32, v2f32, int_arm_neon_vrecpe>;
3383 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3384                         IIC_VUNAQ, "vrecpe", "f32",
3385                         v4f32, v4f32, int_arm_neon_vrecpe>;
3386
3387 //   VRECPS   : Vector Reciprocal Step
3388 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3389                         IIC_VRECSD, "vrecps", "f32",
3390                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3391 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3392                         IIC_VRECSQ, "vrecps", "f32",
3393                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3394
3395 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3396 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3397                          IIC_VUNAD, "vrsqrte", "u32",
3398                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3399 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3400                          IIC_VUNAQ, "vrsqrte", "u32",
3401                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3402 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3403                          IIC_VUNAD, "vrsqrte", "f32",
3404                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3405 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3406                          IIC_VUNAQ, "vrsqrte", "f32",
3407                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3408
3409 //   VRSQRTS  : Vector Reciprocal Square Root Step
3410 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3411                         IIC_VRECSD, "vrsqrts", "f32",
3412                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3413 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3414                         IIC_VRECSQ, "vrsqrts", "f32",
3415                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3416
3417 // Vector Shifts.
3418
3419 //   VSHL     : Vector Shift
3420 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
3421                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3422                             "vshl", "s", int_arm_neon_vshifts>;
3423 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
3424                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3425                             "vshl", "u", int_arm_neon_vshiftu>;
3426 //   VSHL     : Vector Shift Left (Immediate)
3427 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3428                            N2RegVShLFrm>;
3429 //   VSHR     : Vector Shift Right (Immediate)
3430 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3431                            N2RegVShRFrm>;
3432 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3433                            N2RegVShRFrm>;
3434
3435 //   VSHLL    : Vector Shift Left Long
3436 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3437 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3438
3439 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3440 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3441                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3442                 ValueType OpTy, SDNode OpNode>
3443   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3444            ResTy, OpTy, OpNode> {
3445   let Inst{21-16} = op21_16;
3446 }
3447 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3448                           v8i16, v8i8, NEONvshlli>;
3449 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3450                           v4i32, v4i16, NEONvshlli>;
3451 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3452                           v2i64, v2i32, NEONvshlli>;
3453
3454 //   VSHRN    : Vector Shift Right and Narrow
3455 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3456                            NEONvshrn>;
3457
3458 //   VRSHL    : Vector Rounding Shift
3459 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
3460                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3461                             "vrshl", "s", int_arm_neon_vrshifts>;
3462 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
3463                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3464                             "vrshl", "u", int_arm_neon_vrshiftu>;
3465 //   VRSHR    : Vector Rounding Shift Right
3466 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3467                            N2RegVShRFrm>;
3468 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3469                            N2RegVShRFrm>;
3470
3471 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3472 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3473                            NEONvrshrn>;
3474
3475 //   VQSHL    : Vector Saturating Shift
3476 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
3477                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3478                             "vqshl", "s", int_arm_neon_vqshifts>;
3479 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
3480                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3481                             "vqshl", "u", int_arm_neon_vqshiftu>;
3482 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3483 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3484                            N2RegVShLFrm>;
3485 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3486                            N2RegVShLFrm>;
3487 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3488 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3489                            N2RegVShLFrm>;
3490
3491 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3492 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3493                            NEONvqshrns>;
3494 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3495                            NEONvqshrnu>;
3496
3497 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3498 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3499                            NEONvqshrnsu>;
3500
3501 //   VQRSHL   : Vector Saturating Rounding Shift
3502 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
3503                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3504                             "vqrshl", "s", int_arm_neon_vqrshifts>;
3505 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
3506                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3507                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
3508
3509 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3510 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3511                            NEONvqrshrns>;
3512 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3513                            NEONvqrshrnu>;
3514
3515 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3516 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3517                            NEONvqrshrnsu>;
3518
3519 //   VSRA     : Vector Shift Right and Accumulate
3520 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3521 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3522 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3523 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3524 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3525
3526 //   VSLI     : Vector Shift Left and Insert
3527 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3528 //   VSRI     : Vector Shift Right and Insert
3529 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3530
3531 // Vector Absolute and Saturating Absolute.
3532
3533 //   VABS     : Vector Absolute Value
3534 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3535                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3536                            int_arm_neon_vabs>;
3537 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3538                         IIC_VUNAD, "vabs", "f32",
3539                         v2f32, v2f32, int_arm_neon_vabs>;
3540 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3541                         IIC_VUNAQ, "vabs", "f32",
3542                         v4f32, v4f32, int_arm_neon_vabs>;
3543
3544 //   VQABS    : Vector Saturating Absolute Value
3545 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3546                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3547                            int_arm_neon_vqabs>;
3548
3549 // Vector Negate.
3550
3551 def vnegd  : PatFrag<(ops node:$in),
3552                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
3553 def vnegq  : PatFrag<(ops node:$in),
3554                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
3555
3556 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3557   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
3558         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3559         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
3560 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3561   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
3562         IIC_VSHLiQ, OpcodeStr, Dt, "$dst, $src", "",
3563         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
3564
3565 //   VNEG     : Vector Negate (integer)
3566 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
3567 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
3568 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
3569 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
3570 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
3571 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
3572
3573 //   VNEG     : Vector Negate (floating-point)
3574 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3575                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
3576                     "vneg", "f32", "$dst, $src", "",
3577                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
3578 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
3579                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
3580                     "vneg", "f32", "$dst, $src", "",
3581                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
3582
3583 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
3584 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
3585 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
3586 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
3587 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
3588 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
3589
3590 //   VQNEG    : Vector Saturating Negate
3591 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
3592                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
3593                            int_arm_neon_vqneg>;
3594
3595 // Vector Bit Counting Operations.
3596
3597 //   VCLS     : Vector Count Leading Sign Bits
3598 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
3599                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
3600                            int_arm_neon_vcls>;
3601 //   VCLZ     : Vector Count Leading Zeros
3602 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
3603                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
3604                            int_arm_neon_vclz>;
3605 //   VCNT     : Vector Count One Bits
3606 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3607                         IIC_VCNTiD, "vcnt", "8",
3608                         v8i8, v8i8, int_arm_neon_vcnt>;
3609 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3610                         IIC_VCNTiQ, "vcnt", "8",
3611                         v16i8, v16i8, int_arm_neon_vcnt>;
3612
3613 // Vector Swap -- for disassembly only.
3614 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
3615                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
3616                      "vswp", "$dst, $src", "", []>;
3617 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
3618                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
3619                      "vswp", "$dst, $src", "", []>;
3620
3621 // Vector Move Operations.
3622
3623 //   VMOV     : Vector Move (Register)
3624
3625 let neverHasSideEffects = 1 in {
3626 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
3627                      N3RegFrm, IIC_VMOV, "vmov", "$dst, $src", "", []>;
3628 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
3629                      N3RegFrm, IIC_VMOV, "vmov", "$dst, $src", "", []>;
3630
3631 // Pseudo vector move instructions for QQ and QQQQ registers. This should
3632 // be expanded after register allocation is completed.
3633 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
3634                 NoItinerary, "", []>;
3635
3636 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
3637                 NoItinerary, "", []>;
3638 } // neverHasSideEffects
3639
3640 //   VMOV     : Vector Move (Immediate)
3641
3642 let isReMaterializable = 1 in {
3643 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
3644                          (ins nModImm:$SIMM), IIC_VMOVImm,
3645                          "vmov", "i8", "$dst, $SIMM", "",
3646                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
3647 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
3648                          (ins nModImm:$SIMM), IIC_VMOVImm,
3649                          "vmov", "i8", "$dst, $SIMM", "",
3650                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
3651
3652 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
3653                          (ins nModImm:$SIMM), IIC_VMOVImm,
3654                          "vmov", "i16", "$dst, $SIMM", "",
3655                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
3656   let Inst{9} = SIMM{9};
3657 }
3658
3659 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
3660                          (ins nModImm:$SIMM), IIC_VMOVImm,
3661                          "vmov", "i16", "$dst, $SIMM", "",
3662                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
3663  let Inst{9} = SIMM{9};
3664 }
3665
3666 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
3667                          (ins nModImm:$SIMM), IIC_VMOVImm,
3668                          "vmov", "i32", "$dst, $SIMM", "",
3669                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
3670   let Inst{11-8} = SIMM{11-8};
3671 }
3672
3673 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
3674                          (ins nModImm:$SIMM), IIC_VMOVImm,
3675                          "vmov", "i32", "$dst, $SIMM", "",
3676                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
3677   let Inst{11-8} = SIMM{11-8};
3678 }
3679
3680 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
3681                          (ins nModImm:$SIMM), IIC_VMOVImm,
3682                          "vmov", "i64", "$dst, $SIMM", "",
3683                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
3684 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
3685                          (ins nModImm:$SIMM), IIC_VMOVImm,
3686                          "vmov", "i64", "$dst, $SIMM", "",
3687                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
3688 } // isReMaterializable
3689
3690 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
3691
3692 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
3693                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3694                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
3695                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
3696                                            imm:$lane))]> {
3697   let Inst{21}  = lane{2};
3698   let Inst{6-5} = lane{1-0};
3699 }
3700 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
3701                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3702                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
3703                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
3704                                            imm:$lane))]> {
3705   let Inst{21} = lane{1};
3706   let Inst{6}  = lane{0};
3707 }
3708 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
3709                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3710                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
3711                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
3712                                            imm:$lane))]> {
3713   let Inst{21}  = lane{2};
3714   let Inst{6-5} = lane{1-0};
3715 }
3716 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
3717                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3718                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
3719                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
3720                                            imm:$lane))]> {
3721   let Inst{21} = lane{1};
3722   let Inst{6}  = lane{0};
3723 }
3724 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
3725                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3726                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
3727                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
3728                                            imm:$lane))]> {
3729   let Inst{21} = lane{0};
3730 }
3731 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
3732 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
3733           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3734                            (DSubReg_i8_reg imm:$lane))),
3735                      (SubReg_i8_lane imm:$lane))>;
3736 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
3737           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3738                              (DSubReg_i16_reg imm:$lane))),
3739                      (SubReg_i16_lane imm:$lane))>;
3740 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
3741           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3742                            (DSubReg_i8_reg imm:$lane))),
3743                      (SubReg_i8_lane imm:$lane))>;
3744 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
3745           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3746                              (DSubReg_i16_reg imm:$lane))),
3747                      (SubReg_i16_lane imm:$lane))>;
3748 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
3749           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
3750                              (DSubReg_i32_reg imm:$lane))),
3751                      (SubReg_i32_lane imm:$lane))>;
3752 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
3753           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
3754                           (SSubReg_f32_reg imm:$src2))>;
3755 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
3756           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
3757                           (SSubReg_f32_reg imm:$src2))>;
3758 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
3759 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3760 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
3761           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3762
3763
3764 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
3765
3766 let Constraints = "$src1 = $V" in {
3767 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
3768                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3769                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
3770                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
3771                                            GPR:$R, imm:$lane))]> {
3772   let Inst{21}  = lane{2};
3773   let Inst{6-5} = lane{1-0};
3774 }
3775 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
3776                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3777                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
3778                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
3779                                            GPR:$R, imm:$lane))]> {
3780   let Inst{21} = lane{1};
3781   let Inst{6}  = lane{0};
3782 }
3783 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
3784                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3785                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
3786                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
3787                                            GPR:$R, imm:$lane))]> {
3788   let Inst{21} = lane{0};
3789 }
3790 }
3791 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
3792           (v16i8 (INSERT_SUBREG QPR:$src1,
3793                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
3794                                    (DSubReg_i8_reg imm:$lane))),
3795                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
3796                   (DSubReg_i8_reg imm:$lane)))>;
3797 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
3798           (v8i16 (INSERT_SUBREG QPR:$src1,
3799                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
3800                                      (DSubReg_i16_reg imm:$lane))),
3801                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
3802                   (DSubReg_i16_reg imm:$lane)))>;
3803 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
3804           (v4i32 (INSERT_SUBREG QPR:$src1,
3805                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
3806                                      (DSubReg_i32_reg imm:$lane))),
3807                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
3808                   (DSubReg_i32_reg imm:$lane)))>;
3809
3810 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
3811           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
3812                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3813 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
3814           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
3815                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3816
3817 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3818 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3819 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3820           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3821
3822 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
3823           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3824 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
3825           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
3826 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
3827           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3828
3829 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
3830           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3831 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
3832           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3833 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
3834           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3835
3836 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
3837           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3838                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3839                          dsub_0)>;
3840 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
3841           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3842                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3843                          dsub_0)>;
3844 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
3845           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3846                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3847                          dsub_0)>;
3848
3849 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
3850
3851 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3852   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
3853           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3854           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3855 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3856   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
3857           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3858           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3859
3860 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
3861 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
3862 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
3863 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
3864 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
3865 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
3866
3867 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
3868                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3869                       [(set DPR:$dst, (v2f32 (NEONvdup
3870                                               (f32 (bitconvert GPR:$src)))))]>;
3871 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
3872                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3873                       [(set QPR:$dst, (v4f32 (NEONvdup
3874                                               (f32 (bitconvert GPR:$src)))))]>;
3875
3876 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3877
3878 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
3879               ValueType Ty>
3880   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3881               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3882               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3883
3884 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
3885               ValueType ResTy, ValueType OpTy>
3886   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3887               IIC_VMOVQ, OpcodeStr, Dt, "$dst, $src[$lane]",
3888               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
3889                                       imm:$lane)))]>;
3890
3891 // Inst{19-16} is partially specified depending on the element size.
3892
3893 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8> {
3894   let Inst{19-17} = lane{2-0};
3895 }
3896 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16> {
3897   let Inst{19-18} = lane{1-0};
3898 }
3899 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32> {
3900   let Inst{19} = lane{0};
3901 }
3902 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32> {
3903   let Inst{19} = lane{0};
3904 }
3905 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8> {
3906   let Inst{19-17} = lane{2-0};
3907 }
3908 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16> {
3909   let Inst{19-18} = lane{1-0};
3910 }
3911 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32> {
3912   let Inst{19} = lane{0};
3913 }
3914 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32> {
3915   let Inst{19} = lane{0};
3916 }
3917
3918 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3919           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3920                                   (DSubReg_i8_reg imm:$lane))),
3921                            (SubReg_i8_lane imm:$lane)))>;
3922 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3923           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3924                                     (DSubReg_i16_reg imm:$lane))),
3925                             (SubReg_i16_lane imm:$lane)))>;
3926 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3927           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3928                                     (DSubReg_i32_reg imm:$lane))),
3929                             (SubReg_i32_lane imm:$lane)))>;
3930 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3931           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3932                                    (DSubReg_i32_reg imm:$lane))),
3933                            (SubReg_i32_lane imm:$lane)))>;
3934
3935 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
3936                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3937 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
3938                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3939
3940 //   VMOVN    : Vector Narrowing Move
3941 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
3942                          "vmovn", "i", trunc>;
3943 //   VQMOVN   : Vector Saturating Narrowing Move
3944 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3945                             "vqmovn", "s", int_arm_neon_vqmovns>;
3946 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3947                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3948 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3949                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3950 //   VMOVL    : Vector Lengthening Move
3951 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
3952 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
3953
3954 // Vector Conversions.
3955
3956 //   VCVT     : Vector Convert Between Floating-Point and Integers
3957 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3958                      v2i32, v2f32, fp_to_sint>;
3959 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3960                      v2i32, v2f32, fp_to_uint>;
3961 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3962                      v2f32, v2i32, sint_to_fp>;
3963 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3964                      v2f32, v2i32, uint_to_fp>;
3965
3966 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3967                      v4i32, v4f32, fp_to_sint>;
3968 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3969                      v4i32, v4f32, fp_to_uint>;
3970 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3971                      v4f32, v4i32, sint_to_fp>;
3972 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3973                      v4f32, v4i32, uint_to_fp>;
3974
3975 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3976 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3977                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3978 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3979                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3980 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3981                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
3982 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3983                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
3984
3985 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3986                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
3987 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3988                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
3989 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3990                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
3991 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3992                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
3993
3994 // Vector Reverse.
3995
3996 //   VREV64   : Vector Reverse elements within 64-bit doublewords
3997
3998 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3999   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
4000         (ins DPR:$src), IIC_VMOVD,
4001         OpcodeStr, Dt, "$dst, $src", "",
4002         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
4003 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4004   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
4005         (ins QPR:$src), IIC_VMOVQ,
4006         OpcodeStr, Dt, "$dst, $src", "",
4007         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
4008
4009 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4010 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4011 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4012 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
4013
4014 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4015 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4016 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4017 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
4018
4019 //   VREV32   : Vector Reverse elements within 32-bit words
4020
4021 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4022   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
4023         (ins DPR:$src), IIC_VMOVD,
4024         OpcodeStr, Dt, "$dst, $src", "",
4025         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
4026 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4027   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
4028         (ins QPR:$src), IIC_VMOVQ,
4029         OpcodeStr, Dt, "$dst, $src", "",
4030         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
4031
4032 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4033 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4034
4035 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4036 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4037
4038 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4039
4040 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4041   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
4042         (ins DPR:$src), IIC_VMOVD,
4043         OpcodeStr, Dt, "$dst, $src", "",
4044         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
4045 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4046   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
4047         (ins QPR:$src), IIC_VMOVQ,
4048         OpcodeStr, Dt, "$dst, $src", "",
4049         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
4050
4051 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4052 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4053
4054 // Other Vector Shuffles.
4055
4056 //   VEXT     : Vector Extract
4057
4058 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4059   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
4060         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
4061         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
4062         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
4063                                       (Ty DPR:$rhs), imm:$index)))]> {
4064   bits<4> index;
4065   let Inst{11-8} = index{3-0};
4066 }
4067
4068 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4069   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
4070         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
4071         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
4072         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
4073                                       (Ty QPR:$rhs), imm:$index)))]> {
4074   bits<4> index;
4075   let Inst{11-8} = index{3-0};
4076 }
4077
4078 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
4079 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
4080 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
4081 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
4082
4083 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
4084 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
4085 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
4086 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
4087
4088 //   VTRN     : Vector Transpose
4089
4090 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4091 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4092 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4093
4094 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4095 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4096 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4097
4098 //   VUZP     : Vector Unzip (Deinterleave)
4099
4100 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4101 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4102 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4103
4104 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4105 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4106 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4107
4108 //   VZIP     : Vector Zip (Interleave)
4109
4110 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4111 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4112 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4113
4114 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4115 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4116 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4117
4118 // Vector Table Lookup and Table Extension.
4119
4120 //   VTBL     : Vector Table Lookup
4121 def  VTBL1
4122   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4123         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4124         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
4125         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
4126 let hasExtraSrcRegAllocReq = 1 in {
4127 def  VTBL2
4128   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4129         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4130         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4131 def  VTBL3
4132   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4133         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4134         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4135 def  VTBL4
4136   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4137         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4138         NVTBLFrm, IIC_VTB4,
4139         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4140 } // hasExtraSrcRegAllocReq = 1
4141
4142 def  VTBL2Pseudo
4143   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4144 def  VTBL3Pseudo
4145   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4146 def  VTBL4Pseudo
4147   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4148
4149 //   VTBX     : Vector Table Extension
4150 def  VTBX1
4151   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4152         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4153         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4154         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4155                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4156 let hasExtraSrcRegAllocReq = 1 in {
4157 def  VTBX2
4158   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4159         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4160         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4161 def  VTBX3
4162   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4163         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4164         NVTBLFrm, IIC_VTBX3,
4165         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4166         "$orig = $Vd", []>;
4167 def  VTBX4
4168   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4169         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4170         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4171         "$orig = $Vd", []>;
4172 } // hasExtraSrcRegAllocReq = 1
4173
4174 def  VTBX2Pseudo
4175   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4176                 IIC_VTBX2, "$orig = $dst", []>;
4177 def  VTBX3Pseudo
4178   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4179                 IIC_VTBX3, "$orig = $dst", []>;
4180 def  VTBX4Pseudo
4181   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4182                 IIC_VTBX4, "$orig = $dst", []>;
4183
4184 //===----------------------------------------------------------------------===//
4185 // NEON instructions for single-precision FP math
4186 //===----------------------------------------------------------------------===//
4187
4188 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
4189   : NEONFPPat<(ResTy (OpNode SPR:$a)),
4190               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
4191                                                        SPR:$a, ssub_0))),
4192                               ssub_0)>;
4193
4194 class N3VSPat<SDNode OpNode, NeonI Inst>
4195   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4196               (EXTRACT_SUBREG (v2f32
4197                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4198                                                       SPR:$a, ssub_0),
4199                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4200                                                       SPR:$b, ssub_0))),
4201                               ssub_0)>;
4202
4203 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4204   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4205               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4206                                                    SPR:$acc, ssub_0),
4207                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4208                                                    SPR:$a, ssub_0),
4209                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4210                                                    SPR:$b, ssub_0)),
4211                               ssub_0)>;
4212
4213 // These need separate instructions because they must use DPR_VFP2 register
4214 // class which have SPR sub-registers.
4215
4216 // Vector Add Operations used for single-precision FP
4217 let neverHasSideEffects = 1 in
4218 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
4219 def : N3VSPat<fadd, VADDfd_sfp>;
4220
4221 // Vector Sub Operations used for single-precision FP
4222 let neverHasSideEffects = 1 in
4223 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
4224 def : N3VSPat<fsub, VSUBfd_sfp>;
4225
4226 // Vector Multiply Operations used for single-precision FP
4227 let neverHasSideEffects = 1 in
4228 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
4229 def : N3VSPat<fmul, VMULfd_sfp>;
4230
4231 // Vector Multiply-Accumulate/Subtract used for single-precision FP
4232 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
4233 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
4234
4235 //let neverHasSideEffects = 1 in
4236 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
4237 //                           v2f32, fmul, fadd>;
4238 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
4239
4240 //let neverHasSideEffects = 1 in
4241 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
4242 //                           v2f32, fmul, fsub>;
4243 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
4244
4245 // Vector Absolute used for single-precision FP
4246 let neverHasSideEffects = 1 in
4247 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
4248                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4249                       "vabs", "f32", "$dst, $src", "", []>;
4250 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
4251
4252 // Vector Negate used for single-precision FP
4253 let neverHasSideEffects = 1 in
4254 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4255                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4256                       "vneg", "f32", "$dst, $src", "", []>;
4257 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
4258
4259 // Vector Maximum used for single-precision FP
4260 let neverHasSideEffects = 1 in
4261 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4262                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4263                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
4264 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
4265
4266 // Vector Minimum used for single-precision FP
4267 let neverHasSideEffects = 1 in
4268 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4269                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4270                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
4271 def : N3VSPat<NEONfmin, VMINfd_sfp>;
4272
4273 // Vector Convert between single-precision FP and integer
4274 let neverHasSideEffects = 1 in
4275 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4276                          v2i32, v2f32, fp_to_sint>;
4277 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
4278
4279 let neverHasSideEffects = 1 in
4280 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4281                          v2i32, v2f32, fp_to_uint>;
4282 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
4283
4284 let neverHasSideEffects = 1 in
4285 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4286                          v2f32, v2i32, sint_to_fp>;
4287 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
4288
4289 let neverHasSideEffects = 1 in
4290 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4291                          v2f32, v2i32, uint_to_fp>;
4292 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
4293
4294 //===----------------------------------------------------------------------===//
4295 // Non-Instruction Patterns
4296 //===----------------------------------------------------------------------===//
4297
4298 // bit_convert
4299 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4300 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4301 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4302 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4303 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4304 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4305 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4306 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4307 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4308 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4309 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4310 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4311 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4312 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4313 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4314 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4315 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4316 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4317 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4318 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4319 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4320 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4321 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4322 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4323 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4324 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4325 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4326 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4327 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
4328 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
4329
4330 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4331 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4332 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4333 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4334 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4335 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4336 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4337 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4338 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4339 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4340 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4341 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4342 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4343 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
4344 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
4345 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
4346 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
4347 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
4348 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
4349 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
4350 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
4351 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
4352 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
4353 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
4354 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
4355 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
4356 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
4357 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
4358 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
4359 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;