lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  75                                             [SDTCisSameAs<0, 2>,
  76                                              SDTCisSameAs<0, 3>,
  77                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  78
  79 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  80 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  81                                             [SDTCisSameAs<0, 2>,
  82                                              SDTCisSameAs<0, 3>,
  83                                              SDTCisInt<0>,
  84                                              SDTCisVT<1, i32>,
  85                                              SDTCisVT<4, i32>]>;
  86
  87 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  88                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  89                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  90 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  91 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  92
  93 // Node definitions.
  94 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  95 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  96 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  97 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  98
  99 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 100                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 101 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 102                               [SDNPHasChain, SDNPSideEffect,
 103                                SDNPOptInGlue, SDNPOutGlue]>;
 104 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 105                                 SDT_ARMStructByVal,
 106                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 107                                  SDNPMayStore, SDNPMayLoad]>;
 108
 109 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 110                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 111                                SDNPVariadic]>;
 112 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118
 119 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 120                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 121
 122 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 123                               [SDNPInGlue]>;
 124
 125 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 126                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 127
 128 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 129                               [SDNPHasChain]>;
 130 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 131                               [SDNPHasChain]>;
 132
 133 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 134                               [SDNPHasChain]>;
 135
 136 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 137                               [SDNPOutGlue]>;
 138
 139 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 143                               [SDNPOutGlue, SDNPCommutative]>;
 144
 145 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 146
 147 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 148 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 149 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 150
 151 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 152                               [SDNPCommutative]>;
 153 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 154 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 155 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 156
 157 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 158 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 159                                SDT_ARMEH_SJLJ_Setjmp,
 160                                [SDNPHasChain, SDNPSideEffect]>;
 161 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 162                                SDT_ARMEH_SJLJ_Longjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 168                                [SDNPHasChain, SDNPSideEffect]>;
 169 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 170                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 171
 172 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 173
 174 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 175                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 176
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Instruction Predicate Definitions.
 182 //
 183 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 184                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 185 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 186 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 187 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 188                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 189 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 190                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 191 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 192 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 193                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 194 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 195 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 196                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 197 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 198                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 199 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 200 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 201                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 202 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 203                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 204 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 205                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 206 def HasV8FP          : Predicate<"Subtarget->hasV8FP()">,
 207                                  AssemblerPredicate<"FeatureV8FP", "V8FP">;
 208 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 209                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 210 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 211                                  AssemblerPredicate<"FeatureFP16","half-float">;
 212 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 213                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 214 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 215                                  AssemblerPredicate<"FeatureHWDivARM">;
 216 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 217                                  AssemblerPredicate<"FeatureT2XtPk",
 218                                                      "pack/extract">;
 219 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 220                                  AssemblerPredicate<"FeatureDSPThumb2",
 221                                                     "thumb2-dsp">;
 222 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 223                                  AssemblerPredicate<"FeatureDB",
 224                                                     "data-barriers">;
 225 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 226                                  AssemblerPredicate<"FeatureMP",
 227                                                     "mp-extensions">;
 228 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 229                                  AssemblerPredicate<"FeatureTrustZone",
 230                                                     "TrustZone">;
 231 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 232 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 233 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 234                                  AssemblerPredicate<"ModeThumb", "thumb">;
 235 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 236 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 237                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 238                                                     "thumb2">;
 239 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 240                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 241 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 242                                  AssemblerPredicate<"!FeatureMClass",
 243                                                     "armv7a/r">;
 244 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 245                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 246 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 247 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 248 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 249 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 250                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 251 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 252
 253 // FIXME: Eventually this will be just "hasV6T2Ops".
 254 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 255 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 256 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 257 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 258
 259 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 260 // But only select them if more precision in FP computation is allowed.
 261 // Do not use them for Darwin platforms.
 262 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 263                                  " FPOpFusion::Fast) && "
 264                                  "!Subtarget->isTargetDarwin()">;
 265 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 266                                  " FPOpFusion::Fast &&"
 267                                  " Subtarget->hasVFP4()) || "
 268                                  "Subtarget->isTargetDarwin()">;
 269
 270 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 271 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 272 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 273
 274 // VDUP.32 is microcoded on Swift - prefer VMOV.
 275 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 276 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 277
 278 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 279 // this allows more effective execution domain optimization. See
 280 // setExecutionDomain().
 281 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 282 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 283
 284 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 285 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 286
 287 //===----------------------------------------------------------------------===//
 288 // ARM Flag Definitions.
 289
 290 class RegConstraint<string C> {
 291   string Constraints = C;
 292 }
 293
 294 //===----------------------------------------------------------------------===//
 295 //  ARM specific transformation functions and pattern fragments.
 296 //
 297
 298 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 299 def imm_neg_XFORM : SDNodeXForm<imm, [{
 300   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 301 }]>;
 302
 303 // imm_not_XFORM - Return the complement of a i32 immediate value.
 304 def imm_not_XFORM : SDNodeXForm<imm, [{
 305   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 306 }]>;
 307
 308 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 309 def imm16_31 : ImmLeaf<i32, [{
 310   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 311 }]>;
 312
 313 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 314 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 315     unsigned Value = -(unsigned)N->getZExtValue();
 316     return Value && ARM_AM::getSOImmVal(Value) != -1;
 317   }], imm_neg_XFORM> {
 318   let ParserMatchClass = so_imm_neg_asmoperand;
 319 }
 320
 321 // Note: this pattern doesn't require an encoder method and such, as it's
 322 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 323 // is handled by the destination instructions, which use so_imm.
 324 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 325 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 326     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 327   }], imm_not_XFORM> {
 328   let ParserMatchClass = so_imm_not_asmoperand;
 329 }
 330
 331 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 332 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 333   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 334 }]>;
 335
 336 /// Split a 32-bit immediate into two 16 bit parts.
 337 def hi16 : SDNodeXForm<imm, [{
 338   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 339 }]>;
 340
 341 def lo16AllZero : PatLeaf<(i32 imm), [{
 342   // Returns true if all low 16-bits are 0.
 343   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 344 }], hi16>;
 345
 346 class BinOpWithFlagFrag<dag res> :
 347       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 348 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 349 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 350
 351 // An 'and' node with a single use.
 352 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 353   return N->hasOneUse();
 354 }]>;
 355
 356 // An 'xor' node with a single use.
 357 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 358   return N->hasOneUse();
 359 }]>;
 360
 361 // An 'fmul' node with a single use.
 362 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 363   return N->hasOneUse();
 364 }]>;
 365
 366 // An 'fadd' node which checks for single non-hazardous use.
 367 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 368   return hasNoVMLxHazardUse(N);
 369 }]>;
 370
 371 // An 'fsub' node which checks for single non-hazardous use.
 372 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 373   return hasNoVMLxHazardUse(N);
 374 }]>;
 375
 376 //===----------------------------------------------------------------------===//
 377 // Operand Definitions.
 378 //
 379
 380 // Immediate operands with a shared generic asm render method.
 381 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 382
 383 // Branch target.
 384 // FIXME: rename brtarget to t2_brtarget
 385 def brtarget : Operand<OtherVT> {
 386   let EncoderMethod = "getBranchTargetOpValue";
 387   let OperandType = "OPERAND_PCREL";
 388   let DecoderMethod = "DecodeT2BROperand";
 389 }
 390
 391 // FIXME: get rid of this one?
 392 def uncondbrtarget : Operand<OtherVT> {
 393   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 394   let OperandType = "OPERAND_PCREL";
 395 }
 396
 397 // Branch target for ARM. Handles conditional/unconditional
 398 def br_target : Operand<OtherVT> {
 399   let EncoderMethod = "getARMBranchTargetOpValue";
 400   let OperandType = "OPERAND_PCREL";
 401 }
 402
 403 // Call target.
 404 // FIXME: rename bltarget to t2_bl_target?
 405 def bltarget : Operand<i32> {
 406   // Encoded the same as branch targets.
 407   let EncoderMethod = "getBranchTargetOpValue";
 408   let OperandType = "OPERAND_PCREL";
 409 }
 410
 411 // Call target for ARM. Handles conditional/unconditional
 412 // FIXME: rename bl_target to t2_bltarget?
 413 def bl_target : Operand<i32> {
 414   let EncoderMethod = "getARMBLTargetOpValue";
 415   let OperandType = "OPERAND_PCREL";
 416 }
 417
 418 def blx_target : Operand<i32> {
 419   let EncoderMethod = "getARMBLXTargetOpValue";
 420   let OperandType = "OPERAND_PCREL";
 421 }
 422
 423 // A list of registers separated by comma. Used by load/store multiple.
 424 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 425 def reglist : Operand<i32> {
 426   let EncoderMethod = "getRegisterListOpValue";
 427   let ParserMatchClass = RegListAsmOperand;
 428   let PrintMethod = "printRegisterList";
 429   let DecoderMethod = "DecodeRegListOperand";
 430 }
 431
 432 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 433
 434 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 435 def dpr_reglist : Operand<i32> {
 436   let EncoderMethod = "getRegisterListOpValue";
 437   let ParserMatchClass = DPRRegListAsmOperand;
 438   let PrintMethod = "printRegisterList";
 439   let DecoderMethod = "DecodeDPRRegListOperand";
 440 }
 441
 442 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 443 def spr_reglist : Operand<i32> {
 444   let EncoderMethod = "getRegisterListOpValue";
 445   let ParserMatchClass = SPRRegListAsmOperand;
 446   let PrintMethod = "printRegisterList";
 447   let DecoderMethod = "DecodeSPRRegListOperand";
 448 }
 449
 450 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 451 def cpinst_operand : Operand<i32> {
 452   let PrintMethod = "printCPInstOperand";
 453 }
 454
 455 // Local PC labels.
 456 def pclabel : Operand<i32> {
 457   let PrintMethod = "printPCLabel";
 458 }
 459
 460 // ADR instruction labels.
 461 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 462 def adrlabel : Operand<i32> {
 463   let EncoderMethod = "getAdrLabelOpValue";
 464   let ParserMatchClass = AdrLabelAsmOperand;
 465   let PrintMethod = "printAdrLabelOperand<0>";
 466 }
 467
 468 def neon_vcvt_imm32 : Operand<i32> {
 469   let EncoderMethod = "getNEONVcvtImm32OpValue";
 470   let DecoderMethod = "DecodeVCVTImmOperand";
 471 }
 472
 473 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 474 def rot_imm_XFORM: SDNodeXForm<imm, [{
 475   switch (N->getZExtValue()){
 476   default: assert(0);
 477   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 478   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 479   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 480   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 481   }
 482 }]>;
 483 def RotImmAsmOperand : AsmOperandClass {
 484   let Name = "RotImm";
 485   let ParserMethod = "parseRotImm";
 486 }
 487 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 488     int32_t v = N->getZExtValue();
 489     return v == 8 || v == 16 || v == 24; }],
 490     rot_imm_XFORM> {
 491   let PrintMethod = "printRotImmOperand";
 492   let ParserMatchClass = RotImmAsmOperand;
 493 }
 494
 495 // shift_imm: An integer that encodes a shift amount and the type of shift
 496 // (asr or lsl). The 6-bit immediate encodes as:
 497 //    {5}     0 ==> lsl
 498 //            1     asr
 499 //    {4-0}   imm5 shift amount.
 500 //            asr #32 encoded as imm5 == 0.
 501 def ShifterImmAsmOperand : AsmOperandClass {
 502   let Name = "ShifterImm";
 503   let ParserMethod = "parseShifterImm";
 504 }
 505 def shift_imm : Operand<i32> {
 506   let PrintMethod = "printShiftImmOperand";
 507   let ParserMatchClass = ShifterImmAsmOperand;
 508 }
 509
 510 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 511 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 512 def so_reg_reg : Operand<i32>,  // reg reg imm
 513                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 514                                 [shl, srl, sra, rotr]> {
 515   let EncoderMethod = "getSORegRegOpValue";
 516   let PrintMethod = "printSORegRegOperand";
 517   let DecoderMethod = "DecodeSORegRegOperand";
 518   let ParserMatchClass = ShiftedRegAsmOperand;
 519   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 520 }
 521
 522 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 523 def so_reg_imm : Operand<i32>, // reg imm
 524                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 525                                 [shl, srl, sra, rotr]> {
 526   let EncoderMethod = "getSORegImmOpValue";
 527   let PrintMethod = "printSORegImmOperand";
 528   let DecoderMethod = "DecodeSORegImmOperand";
 529   let ParserMatchClass = ShiftedImmAsmOperand;
 530   let MIOperandInfo = (ops GPR, i32imm);
 531 }
 532
 533 // FIXME: Does this need to be distinct from so_reg?
 534 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 535                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 536                                   [shl,srl,sra,rotr]> {
 537   let EncoderMethod = "getSORegRegOpValue";
 538   let PrintMethod = "printSORegRegOperand";
 539   let DecoderMethod = "DecodeSORegRegOperand";
 540   let ParserMatchClass = ShiftedRegAsmOperand;
 541   let MIOperandInfo = (ops GPR, GPR, i32imm);
 542 }
 543
 544 // FIXME: Does this need to be distinct from so_reg?
 545 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 546                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 547                                   [shl,srl,sra,rotr]> {
 548   let EncoderMethod = "getSORegImmOpValue";
 549   let PrintMethod = "printSORegImmOperand";
 550   let DecoderMethod = "DecodeSORegImmOperand";
 551   let ParserMatchClass = ShiftedImmAsmOperand;
 552   let MIOperandInfo = (ops GPR, i32imm);
 553 }
 554
 555
 556 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 557 // 8-bit immediate rotated by an arbitrary number of bits.
 558 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 559 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 560     return ARM_AM::getSOImmVal(Imm) != -1;
 561   }]> {
 562   let EncoderMethod = "getSOImmOpValue";
 563   let ParserMatchClass = SOImmAsmOperand;
 564   let DecoderMethod = "DecodeSOImmOperand";
 565 }
 566
 567 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 568 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 569 // get the first/second pieces.
 570 def so_imm2part : PatLeaf<(imm), [{
 571       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 572 }]>;
 573
 574 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 575 ///
 576 def arm_i32imm : PatLeaf<(imm), [{
 577   if (Subtarget->hasV6T2Ops())
 578     return true;
 579   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 580 }]>;
 581
 582 /// imm0_1 predicate - Immediate in the range [0,1].
 583 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 584 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 585
 586 /// imm0_3 predicate - Immediate in the range [0,3].
 587 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 588 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 589
 590 /// imm0_4 predicate - Immediate in the range [0,4].
 591 def Imm0_4AsmOperand : ImmAsmOperand
 592 {
 593   let Name = "Imm0_4";
 594   let DiagnosticType = "ImmRange0_4";
 595 }
 596 def imm0_4 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 5; }]> {
 597   let ParserMatchClass = Imm0_4AsmOperand;
 598   let DecoderMethod = "DecodeImm0_4";
 599 }
 600
 601 /// imm0_7 predicate - Immediate in the range [0,7].
 602 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 603 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 604   return Imm >= 0 && Imm < 8;
 605 }]> {
 606   let ParserMatchClass = Imm0_7AsmOperand;
 607 }
 608
 609 /// imm8 predicate - Immediate is exactly 8.
 610 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 611 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 612   let ParserMatchClass = Imm8AsmOperand;
 613 }
 614
 615 /// imm16 predicate - Immediate is exactly 16.
 616 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 617 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 618   let ParserMatchClass = Imm16AsmOperand;
 619 }
 620
 621 /// imm32 predicate - Immediate is exactly 32.
 622 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 623 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 624   let ParserMatchClass = Imm32AsmOperand;
 625 }
 626
 627 /// imm1_7 predicate - Immediate in the range [1,7].
 628 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 629 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 630   let ParserMatchClass = Imm1_7AsmOperand;
 631 }
 632
 633 /// imm1_15 predicate - Immediate in the range [1,15].
 634 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 635 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 636   let ParserMatchClass = Imm1_15AsmOperand;
 637 }
 638
 639 /// imm1_31 predicate - Immediate in the range [1,31].
 640 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 641 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 642   let ParserMatchClass = Imm1_31AsmOperand;
 643 }
 644
 645 /// imm0_15 predicate - Immediate in the range [0,15].
 646 def Imm0_15AsmOperand: ImmAsmOperand {
 647   let Name = "Imm0_15";
 648   let DiagnosticType = "ImmRange0_15";
 649 }
 650 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 651   return Imm >= 0 && Imm < 16;
 652 }]> {
 653   let ParserMatchClass = Imm0_15AsmOperand;
 654 }
 655
 656 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 657 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 658 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 659   return Imm >= 0 && Imm < 32;
 660 }]> {
 661   let ParserMatchClass = Imm0_31AsmOperand;
 662 }
 663
 664 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 665 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 666 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 667   return Imm >= 0 && Imm < 32;
 668 }]> {
 669   let ParserMatchClass = Imm0_32AsmOperand;
 670 }
 671
 672 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 673 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 674 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 675   return Imm >= 0 && Imm < 64;
 676 }]> {
 677   let ParserMatchClass = Imm0_63AsmOperand;
 678 }
 679
 680 /// imm0_255 predicate - Immediate in the range [0,255].
 681 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 682 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 683   let ParserMatchClass = Imm0_255AsmOperand;
 684 }
 685
 686 /// imm0_65535 - An immediate is in the range [0.65535].
 687 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 688 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 689   return Imm >= 0 && Imm < 65536;
 690 }]> {
 691   let ParserMatchClass = Imm0_65535AsmOperand;
 692 }
 693
 694 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 695 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 696   return -Imm >= 0 && -Imm < 65536;
 697 }]>;
 698
 699 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 700 // a relocatable expression.
 701 //
 702 // FIXME: This really needs a Thumb version separate from the ARM version.
 703 // While the range is the same, and can thus use the same match class,
 704 // the encoding is different so it should have a different encoder method.
 705 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 706 def imm0_65535_expr : Operand<i32> {
 707   let EncoderMethod = "getHiLo16ImmOpValue";
 708   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 709 }
 710
 711 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 712 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 713 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 714   return Imm >= 0 && Imm <= 0xffffff;
 715 }]> {
 716   let ParserMatchClass = Imm24bitAsmOperand;
 717 }
 718
 719
 720 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 721 /// e.g., 0xf000ffff
 722 def BitfieldAsmOperand : AsmOperandClass {
 723   let Name = "Bitfield";
 724   let ParserMethod = "parseBitfield";
 725 }
 726
 727 def bf_inv_mask_imm : Operand<i32>,
 728                       PatLeaf<(imm), [{
 729   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 730 }] > {
 731   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 732   let PrintMethod = "printBitfieldInvMaskImmOperand";
 733   let DecoderMethod = "DecodeBitfieldMaskOperand";
 734   let ParserMatchClass = BitfieldAsmOperand;
 735 }
 736
 737 def imm1_32_XFORM: SDNodeXForm<imm, [{
 738   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 739 }]>;
 740 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 741 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 742    uint64_t Imm = N->getZExtValue();
 743    return Imm > 0 && Imm <= 32;
 744  }],
 745     imm1_32_XFORM> {
 746   let PrintMethod = "printImmPlusOneOperand";
 747   let ParserMatchClass = Imm1_32AsmOperand;
 748 }
 749
 750 def imm1_16_XFORM: SDNodeXForm<imm, [{
 751   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 752 }]>;
 753 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 754 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 755     imm1_16_XFORM> {
 756   let PrintMethod = "printImmPlusOneOperand";
 757   let ParserMatchClass = Imm1_16AsmOperand;
 758 }
 759
 760 // Define ARM specific addressing modes.
 761 // addrmode_imm12 := reg +/- imm12
 762 //
 763 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 764 class AddrMode_Imm12 : Operand<i32>,
 765                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 766   // 12-bit immediate operand. Note that instructions using this encode
 767   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 768   // immediate values are as normal.
 769
 770   let EncoderMethod = "getAddrModeImm12OpValue";
 771   let DecoderMethod = "DecodeAddrModeImm12Operand";
 772   let ParserMatchClass = MemImm12OffsetAsmOperand;
 773   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 774 }
 775
 776 def addrmode_imm12 : AddrMode_Imm12 {
 777   let PrintMethod = "printAddrModeImm12Operand<false>";
 778 }
 779
 780 def addrmode_imm12_pre : AddrMode_Imm12 {
 781   let PrintMethod = "printAddrModeImm12Operand<true>";
 782 }
 783
 784 // ldst_so_reg := reg +/- reg shop imm
 785 //
 786 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 787 def ldst_so_reg : Operand<i32>,
 788                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 789   let EncoderMethod = "getLdStSORegOpValue";
 790   // FIXME: Simplify the printer
 791   let PrintMethod = "printAddrMode2Operand";
 792   let DecoderMethod = "DecodeSORegMemOperand";
 793   let ParserMatchClass = MemRegOffsetAsmOperand;
 794   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 795 }
 796
 797 // postidx_imm8 := +/- [0,255]
 798 //
 799 // 9 bit value:
 800 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 801 //  {7-0}     [0,255] imm8 value.
 802 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 803 def postidx_imm8 : Operand<i32> {
 804   let PrintMethod = "printPostIdxImm8Operand";
 805   let ParserMatchClass = PostIdxImm8AsmOperand;
 806   let MIOperandInfo = (ops i32imm);
 807 }
 808
 809 // postidx_imm8s4 := +/- [0,1020]
 810 //
 811 // 9 bit value:
 812 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 813 //  {7-0}     [0,255] imm8 value, scaled by 4.
 814 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 815 def postidx_imm8s4 : Operand<i32> {
 816   let PrintMethod = "printPostIdxImm8s4Operand";
 817   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 818   let MIOperandInfo = (ops i32imm);
 819 }
 820
 821
 822 // postidx_reg := +/- reg
 823 //
 824 def PostIdxRegAsmOperand : AsmOperandClass {
 825   let Name = "PostIdxReg";
 826   let ParserMethod = "parsePostIdxReg";
 827 }
 828 def postidx_reg : Operand<i32> {
 829   let EncoderMethod = "getPostIdxRegOpValue";
 830   let DecoderMethod = "DecodePostIdxReg";
 831   let PrintMethod = "printPostIdxRegOperand";
 832   let ParserMatchClass = PostIdxRegAsmOperand;
 833   let MIOperandInfo = (ops GPRnopc, i32imm);
 834 }
 835
 836
 837 // addrmode2 := reg +/- imm12
 838 //           := reg +/- reg shop imm
 839 //
 840 // FIXME: addrmode2 should be refactored the rest of the way to always
 841 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 842 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 843 def addrmode2 : Operand<i32>,
 844                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 845   let EncoderMethod = "getAddrMode2OpValue";
 846   let PrintMethod = "printAddrMode2Operand";
 847   let ParserMatchClass = AddrMode2AsmOperand;
 848   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 849 }
 850
 851 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 852   let Name = "PostIdxRegShifted";
 853   let ParserMethod = "parsePostIdxReg";
 854 }
 855 def am2offset_reg : Operand<i32>,
 856                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 857                 [], [SDNPWantRoot]> {
 858   let EncoderMethod = "getAddrMode2OffsetOpValue";
 859   let PrintMethod = "printAddrMode2OffsetOperand";
 860   // When using this for assembly, it's always as a post-index offset.
 861   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 862   let MIOperandInfo = (ops GPRnopc, i32imm);
 863 }
 864
 865 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 866 // the GPR is purely vestigal at this point.
 867 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 868 def am2offset_imm : Operand<i32>,
 869                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 870                 [], [SDNPWantRoot]> {
 871   let EncoderMethod = "getAddrMode2OffsetOpValue";
 872   let PrintMethod = "printAddrMode2OffsetOperand";
 873   let ParserMatchClass = AM2OffsetImmAsmOperand;
 874   let MIOperandInfo = (ops GPRnopc, i32imm);
 875 }
 876
 877
 878 // addrmode3 := reg +/- reg
 879 // addrmode3 := reg +/- imm8
 880 //
 881 // FIXME: split into imm vs. reg versions.
 882 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 883 class AddrMode3 : Operand<i32>,
 884                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 885   let EncoderMethod = "getAddrMode3OpValue";
 886   let ParserMatchClass = AddrMode3AsmOperand;
 887   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 888 }
 889
 890 def addrmode3 : AddrMode3
 891 {
 892   let PrintMethod = "printAddrMode3Operand<false>";
 893 }
 894
 895 def addrmode3_pre : AddrMode3
 896 {
 897   let PrintMethod = "printAddrMode3Operand<true>";
 898 }
 899
 900 // FIXME: split into imm vs. reg versions.
 901 // FIXME: parser method to handle +/- register.
 902 def AM3OffsetAsmOperand : AsmOperandClass {
 903   let Name = "AM3Offset";
 904   let ParserMethod = "parseAM3Offset";
 905 }
 906 def am3offset : Operand<i32>,
 907                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 908                                [], [SDNPWantRoot]> {
 909   let EncoderMethod = "getAddrMode3OffsetOpValue";
 910   let PrintMethod = "printAddrMode3OffsetOperand";
 911   let ParserMatchClass = AM3OffsetAsmOperand;
 912   let MIOperandInfo = (ops GPR, i32imm);
 913 }
 914
 915 // ldstm_mode := {ia, ib, da, db}
 916 //
 917 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 918   let EncoderMethod = "getLdStmModeOpValue";
 919   let PrintMethod = "printLdStmModeOperand";
 920 }
 921
 922 // addrmode5 := reg +/- imm8*4
 923 //
 924 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 925 class AddrMode5 : Operand<i32>,
 926                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 927   let EncoderMethod = "getAddrMode5OpValue";
 928   let DecoderMethod = "DecodeAddrMode5Operand";
 929   let ParserMatchClass = AddrMode5AsmOperand;
 930   let MIOperandInfo = (ops GPR:$base, i32imm);
 931 }
 932
 933 def addrmode5 : AddrMode5 {
 934    let PrintMethod = "printAddrMode5Operand<false>";
 935 }
 936
 937 def addrmode5_pre : AddrMode5 {
 938    let PrintMethod = "printAddrMode5Operand<true>";
 939 }
 940
 941 // addrmode6 := reg with optional alignment
 942 //
 943 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 944 def addrmode6 : Operand<i32>,
 945                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 946   let PrintMethod = "printAddrMode6Operand";
 947   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 948   let EncoderMethod = "getAddrMode6AddressOpValue";
 949   let DecoderMethod = "DecodeAddrMode6Operand";
 950   let ParserMatchClass = AddrMode6AsmOperand;
 951 }
 952
 953 def am6offset : Operand<i32>,
 954                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 955                                [], [SDNPWantRoot]> {
 956   let PrintMethod = "printAddrMode6OffsetOperand";
 957   let MIOperandInfo = (ops GPR);
 958   let EncoderMethod = "getAddrMode6OffsetOpValue";
 959   let DecoderMethod = "DecodeGPRRegisterClass";
 960 }
 961
 962 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 963 // (single element from one lane) for size 32.
 964 def addrmode6oneL32 : Operand<i32>,
 965                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 966   let PrintMethod = "printAddrMode6Operand";
 967   let MIOperandInfo = (ops GPR:$addr, i32imm);
 968   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 969 }
 970
 971 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 972 // instructions, specifically VLD4-dup.
 973 def addrmode6dup : Operand<i32>,
 974                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 975   let PrintMethod = "printAddrMode6Operand";
 976   let MIOperandInfo = (ops GPR:$addr, i32imm);
 977   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 978   // FIXME: This is close, but not quite right. The alignment specifier is
 979   // different.
 980   let ParserMatchClass = AddrMode6AsmOperand;
 981 }
 982
 983 // addrmodepc := pc + reg
 984 //
 985 def addrmodepc : Operand<i32>,
 986                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 987   let PrintMethod = "printAddrModePCOperand";
 988   let MIOperandInfo = (ops GPR, i32imm);
 989 }
 990
 991 // addr_offset_none := reg
 992 //
 993 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 994 def addr_offset_none : Operand<i32>,
 995                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 996   let PrintMethod = "printAddrMode7Operand";
 997   let DecoderMethod = "DecodeAddrMode7Operand";
 998   let ParserMatchClass = MemNoOffsetAsmOperand;
 999   let MIOperandInfo = (ops GPR:$base);
1000 }
1001
1002 def nohash_imm : Operand<i32> {
1003   let PrintMethod = "printNoHashImmediate";
1004 }
1005
1006 def CoprocNumAsmOperand : AsmOperandClass {
1007   let Name = "CoprocNum";
1008   let ParserMethod = "parseCoprocNumOperand";
1009 }
1010 def p_imm : Operand<i32> {
1011   let PrintMethod = "printPImmediate";
1012   let ParserMatchClass = CoprocNumAsmOperand;
1013   let DecoderMethod = "DecodeCoprocessor";
1014 }
1015
1016 def CoprocRegAsmOperand : AsmOperandClass {
1017   let Name = "CoprocReg";
1018   let ParserMethod = "parseCoprocRegOperand";
1019 }
1020 def c_imm : Operand<i32> {
1021   let PrintMethod = "printCImmediate";
1022   let ParserMatchClass = CoprocRegAsmOperand;
1023 }
1024 def CoprocOptionAsmOperand : AsmOperandClass {
1025   let Name = "CoprocOption";
1026   let ParserMethod = "parseCoprocOptionOperand";
1027 }
1028 def coproc_option_imm : Operand<i32> {
1029   let PrintMethod = "printCoprocOptionImm";
1030   let ParserMatchClass = CoprocOptionAsmOperand;
1031 }
1032
1033 //===----------------------------------------------------------------------===//
1034
1035 include "ARMInstrFormats.td"
1036
1037 //===----------------------------------------------------------------------===//
1038 // Multiclass helpers...
1039 //
1040
1041 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1042 /// binop that produces a value.
1043 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1044 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1045                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1046                         PatFrag opnode, bit Commutable = 0> {
1047   // The register-immediate version is re-materializable. This is useful
1048   // in particular for taking the address of a local.
1049   let isReMaterializable = 1 in {
1050   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1051                iii, opc, "\t$Rd, $Rn, $imm",
1052                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1053            Sched<[WriteALU, ReadALU]> {
1054     bits<4> Rd;
1055     bits<4> Rn;
1056     bits<12> imm;
1057     let Inst{25} = 1;
1058     let Inst{19-16} = Rn;
1059     let Inst{15-12} = Rd;
1060     let Inst{11-0} = imm;
1061   }
1062   }
1063   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1064                iir, opc, "\t$Rd, $Rn, $Rm",
1065                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1066            Sched<[WriteALU, ReadALU, ReadALU]> {
1067     bits<4> Rd;
1068     bits<4> Rn;
1069     bits<4> Rm;
1070     let Inst{25} = 0;
1071     let isCommutable = Commutable;
1072     let Inst{19-16} = Rn;
1073     let Inst{15-12} = Rd;
1074     let Inst{11-4} = 0b00000000;
1075     let Inst{3-0} = Rm;
1076   }
1077
1078   def rsi : AsI1<opcod, (outs GPR:$Rd),
1079                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1080                iis, opc, "\t$Rd, $Rn, $shift",
1081                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1082             Sched<[WriteALUsi, ReadALU]> {
1083     bits<4> Rd;
1084     bits<4> Rn;
1085     bits<12> shift;
1086     let Inst{25} = 0;
1087     let Inst{19-16} = Rn;
1088     let Inst{15-12} = Rd;
1089     let Inst{11-5} = shift{11-5};
1090     let Inst{4} = 0;
1091     let Inst{3-0} = shift{3-0};
1092   }
1093
1094   def rsr : AsI1<opcod, (outs GPR:$Rd),
1095                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1096                iis, opc, "\t$Rd, $Rn, $shift",
1097                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1098             Sched<[WriteALUsr, ReadALUsr]> {
1099     bits<4> Rd;
1100     bits<4> Rn;
1101     bits<12> shift;
1102     let Inst{25} = 0;
1103     let Inst{19-16} = Rn;
1104     let Inst{15-12} = Rd;
1105     let Inst{11-8} = shift{11-8};
1106     let Inst{7} = 0;
1107     let Inst{6-5} = shift{6-5};
1108     let Inst{4} = 1;
1109     let Inst{3-0} = shift{3-0};
1110   }
1111 }
1112
1113 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1114 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1115 /// it is equivalent to the AsI1_bin_irs counterpart.
1116 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1117 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1118                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1119                         PatFrag opnode, bit Commutable = 0> {
1120   // The register-immediate version is re-materializable. This is useful
1121   // in particular for taking the address of a local.
1122   let isReMaterializable = 1 in {
1123   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1124                iii, opc, "\t$Rd, $Rn, $imm",
1125                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1126            Sched<[WriteALU, ReadALU]> {
1127     bits<4> Rd;
1128     bits<4> Rn;
1129     bits<12> imm;
1130     let Inst{25} = 1;
1131     let Inst{19-16} = Rn;
1132     let Inst{15-12} = Rd;
1133     let Inst{11-0} = imm;
1134   }
1135   }
1136   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1137                iir, opc, "\t$Rd, $Rn, $Rm",
1138                [/* pattern left blank */]>,
1139            Sched<[WriteALU, ReadALU, ReadALU]> {
1140     bits<4> Rd;
1141     bits<4> Rn;
1142     bits<4> Rm;
1143     let Inst{11-4} = 0b00000000;
1144     let Inst{25} = 0;
1145     let Inst{3-0} = Rm;
1146     let Inst{15-12} = Rd;
1147     let Inst{19-16} = Rn;
1148   }
1149
1150   def rsi : AsI1<opcod, (outs GPR:$Rd),
1151                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1152                iis, opc, "\t$Rd, $Rn, $shift",
1153                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1154             Sched<[WriteALUsi, ReadALU]> {
1155     bits<4> Rd;
1156     bits<4> Rn;
1157     bits<12> shift;
1158     let Inst{25} = 0;
1159     let Inst{19-16} = Rn;
1160     let Inst{15-12} = Rd;
1161     let Inst{11-5} = shift{11-5};
1162     let Inst{4} = 0;
1163     let Inst{3-0} = shift{3-0};
1164   }
1165
1166   def rsr : AsI1<opcod, (outs GPR:$Rd),
1167                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1168                iis, opc, "\t$Rd, $Rn, $shift",
1169                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1170             Sched<[WriteALUsr, ReadALUsr]> {
1171     bits<4> Rd;
1172     bits<4> Rn;
1173     bits<12> shift;
1174     let Inst{25} = 0;
1175     let Inst{19-16} = Rn;
1176     let Inst{15-12} = Rd;
1177     let Inst{11-8} = shift{11-8};
1178     let Inst{7} = 0;
1179     let Inst{6-5} = shift{6-5};
1180     let Inst{4} = 1;
1181     let Inst{3-0} = shift{3-0};
1182   }
1183 }
1184
1185 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1186 ///
1187 /// These opcodes will be converted to the real non-S opcodes by
1188 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1189 let hasPostISelHook = 1, Defs = [CPSR] in {
1190 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1191                           InstrItinClass iis, PatFrag opnode,
1192                           bit Commutable = 0> {
1193   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1194                          4, iii,
1195                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1196                          Sched<[WriteALU, ReadALU]>;
1197
1198   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1199                          4, iir,
1200                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1201                          Sched<[WriteALU, ReadALU, ReadALU]> {
1202     let isCommutable = Commutable;
1203   }
1204   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1205                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1206                           4, iis,
1207                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1208                                                 so_reg_imm:$shift))]>,
1209                           Sched<[WriteALUsi, ReadALU]>;
1210
1211   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1212                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1213                           4, iis,
1214                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1215                                                 so_reg_reg:$shift))]>,
1216                           Sched<[WriteALUSsr, ReadALUsr]>;
1217 }
1218 }
1219
1220 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1221 /// operands are reversed.
1222 let hasPostISelHook = 1, Defs = [CPSR] in {
1223 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1224                           InstrItinClass iis, PatFrag opnode,
1225                           bit Commutable = 0> {
1226   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1227                          4, iii,
1228                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1229            Sched<[WriteALU, ReadALU]>;
1230
1231   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1232                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1233                           4, iis,
1234                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1235                                              GPR:$Rn))]>,
1236             Sched<[WriteALUsi, ReadALU]>;
1237
1238   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1239                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1240                           4, iis,
1241                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1242                                              GPR:$Rn))]>,
1243             Sched<[WriteALUSsr, ReadALUsr]>;
1244 }
1245 }
1246
1247 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1248 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1249 /// a explicit result, only implicitly set CPSR.
1250 let isCompare = 1, Defs = [CPSR] in {
1251 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1252                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1253                        PatFrag opnode, bit Commutable = 0> {
1254   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1255                opc, "\t$Rn, $imm",
1256                [(opnode GPR:$Rn, so_imm:$imm)]>,
1257            Sched<[WriteCMP, ReadALU]> {
1258     bits<4> Rn;
1259     bits<12> imm;
1260     let Inst{25} = 1;
1261     let Inst{20} = 1;
1262     let Inst{19-16} = Rn;
1263     let Inst{15-12} = 0b0000;
1264     let Inst{11-0} = imm;
1265
1266     let Unpredictable{15-12} = 0b1111;
1267   }
1268   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1269                opc, "\t$Rn, $Rm",
1270                [(opnode GPR:$Rn, GPR:$Rm)]>,
1271            Sched<[WriteCMP, ReadALU, ReadALU]> {
1272     bits<4> Rn;
1273     bits<4> Rm;
1274     let isCommutable = Commutable;
1275     let Inst{25} = 0;
1276     let Inst{20} = 1;
1277     let Inst{19-16} = Rn;
1278     let Inst{15-12} = 0b0000;
1279     let Inst{11-4} = 0b00000000;
1280     let Inst{3-0} = Rm;
1281
1282     let Unpredictable{15-12} = 0b1111;
1283   }
1284   def rsi : AI1<opcod, (outs),
1285                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1286                opc, "\t$Rn, $shift",
1287                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1288             Sched<[WriteCMPsi, ReadALU]> {
1289     bits<4> Rn;
1290     bits<12> shift;
1291     let Inst{25} = 0;
1292     let Inst{20} = 1;
1293     let Inst{19-16} = Rn;
1294     let Inst{15-12} = 0b0000;
1295     let Inst{11-5} = shift{11-5};
1296     let Inst{4} = 0;
1297     let Inst{3-0} = shift{3-0};
1298
1299     let Unpredictable{15-12} = 0b1111;
1300   }
1301   def rsr : AI1<opcod, (outs),
1302                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1303                opc, "\t$Rn, $shift",
1304                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1305             Sched<[WriteCMPsr, ReadALU]> {
1306     bits<4> Rn;
1307     bits<12> shift;
1308     let Inst{25} = 0;
1309     let Inst{20} = 1;
1310     let Inst{19-16} = Rn;
1311     let Inst{15-12} = 0b0000;
1312     let Inst{11-8} = shift{11-8};
1313     let Inst{7} = 0;
1314     let Inst{6-5} = shift{6-5};
1315     let Inst{4} = 1;
1316     let Inst{3-0} = shift{3-0};
1317
1318     let Unpredictable{15-12} = 0b1111;
1319   }
1320
1321 }
1322 }
1323
1324 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1325 /// register and one whose operand is a register rotated by 8/16/24.
1326 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1327 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1328   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1329           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1330           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1331        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1332   bits<4> Rd;
1333   bits<4> Rm;
1334   bits<2> rot;
1335   let Inst{19-16} = 0b1111;
1336   let Inst{15-12} = Rd;
1337   let Inst{11-10} = rot;
1338   let Inst{3-0}   = Rm;
1339 }
1340
1341 class AI_ext_rrot_np<bits<8> opcod, string opc>
1342   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1343           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1344        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1345   bits<2> rot;
1346   let Inst{19-16} = 0b1111;
1347   let Inst{11-10} = rot;
1348  }
1349
1350 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1351 /// register and one whose operand is a register rotated by 8/16/24.
1352 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1353   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1354           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1355           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1356                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1357         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1358   bits<4> Rd;
1359   bits<4> Rm;
1360   bits<4> Rn;
1361   bits<2> rot;
1362   let Inst{19-16} = Rn;
1363   let Inst{15-12} = Rd;
1364   let Inst{11-10} = rot;
1365   let Inst{9-4}   = 0b000111;
1366   let Inst{3-0}   = Rm;
1367 }
1368
1369 class AI_exta_rrot_np<bits<8> opcod, string opc>
1370   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1371           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1372        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1373   bits<4> Rn;
1374   bits<2> rot;
1375   let Inst{19-16} = Rn;
1376   let Inst{11-10} = rot;
1377 }
1378
1379 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1380 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1381 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1382                              bit Commutable = 0> {
1383   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1384   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1385                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1386                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1387                Requires<[IsARM]>,
1388            Sched<[WriteALU, ReadALU]> {
1389     bits<4> Rd;
1390     bits<4> Rn;
1391     bits<12> imm;
1392     let Inst{25} = 1;
1393     let Inst{15-12} = Rd;
1394     let Inst{19-16} = Rn;
1395     let Inst{11-0} = imm;
1396   }
1397   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1398                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1399                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1400                Requires<[IsARM]>,
1401            Sched<[WriteALU, ReadALU, ReadALU]> {
1402     bits<4> Rd;
1403     bits<4> Rn;
1404     bits<4> Rm;
1405     let Inst{11-4} = 0b00000000;
1406     let Inst{25} = 0;
1407     let isCommutable = Commutable;
1408     let Inst{3-0} = Rm;
1409     let Inst{15-12} = Rd;
1410     let Inst{19-16} = Rn;
1411   }
1412   def rsi : AsI1<opcod, (outs GPR:$Rd),
1413                 (ins GPR:$Rn, so_reg_imm:$shift),
1414                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1415               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1416                Requires<[IsARM]>,
1417             Sched<[WriteALUsi, ReadALU]> {
1418     bits<4> Rd;
1419     bits<4> Rn;
1420     bits<12> shift;
1421     let Inst{25} = 0;
1422     let Inst{19-16} = Rn;
1423     let Inst{15-12} = Rd;
1424     let Inst{11-5} = shift{11-5};
1425     let Inst{4} = 0;
1426     let Inst{3-0} = shift{3-0};
1427   }
1428   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1429                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1430                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1431               [(set GPRnopc:$Rd, CPSR,
1432                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1433                Requires<[IsARM]>,
1434             Sched<[WriteALUsr, ReadALUsr]> {
1435     bits<4> Rd;
1436     bits<4> Rn;
1437     bits<12> shift;
1438     let Inst{25} = 0;
1439     let Inst{19-16} = Rn;
1440     let Inst{15-12} = Rd;
1441     let Inst{11-8} = shift{11-8};
1442     let Inst{7} = 0;
1443     let Inst{6-5} = shift{6-5};
1444     let Inst{4} = 1;
1445     let Inst{3-0} = shift{3-0};
1446   }
1447   }
1448 }
1449
1450 /// AI1_rsc_irs - Define instructions and patterns for rsc
1451 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1452 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1453   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1454   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1455                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1456                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1457                Requires<[IsARM]>,
1458            Sched<[WriteALU, ReadALU]> {
1459     bits<4> Rd;
1460     bits<4> Rn;
1461     bits<12> imm;
1462     let Inst{25} = 1;
1463     let Inst{15-12} = Rd;
1464     let Inst{19-16} = Rn;
1465     let Inst{11-0} = imm;
1466   }
1467   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1468                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1469                [/* pattern left blank */]>,
1470            Sched<[WriteALU, ReadALU, ReadALU]> {
1471     bits<4> Rd;
1472     bits<4> Rn;
1473     bits<4> Rm;
1474     let Inst{11-4} = 0b00000000;
1475     let Inst{25} = 0;
1476     let Inst{3-0} = Rm;
1477     let Inst{15-12} = Rd;
1478     let Inst{19-16} = Rn;
1479   }
1480   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1481                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1482               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1483                Requires<[IsARM]>,
1484             Sched<[WriteALUsi, ReadALU]> {
1485     bits<4> Rd;
1486     bits<4> Rn;
1487     bits<12> shift;
1488     let Inst{25} = 0;
1489     let Inst{19-16} = Rn;
1490     let Inst{15-12} = Rd;
1491     let Inst{11-5} = shift{11-5};
1492     let Inst{4} = 0;
1493     let Inst{3-0} = shift{3-0};
1494   }
1495   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1496                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1497               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1498                Requires<[IsARM]>,
1499             Sched<[WriteALUsr, ReadALUsr]> {
1500     bits<4> Rd;
1501     bits<4> Rn;
1502     bits<12> shift;
1503     let Inst{25} = 0;
1504     let Inst{19-16} = Rn;
1505     let Inst{15-12} = Rd;
1506     let Inst{11-8} = shift{11-8};
1507     let Inst{7} = 0;
1508     let Inst{6-5} = shift{6-5};
1509     let Inst{4} = 1;
1510     let Inst{3-0} = shift{3-0};
1511   }
1512   }
1513 }
1514
1515 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1516 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1517            InstrItinClass iir, PatFrag opnode> {
1518   // Note: We use the complex addrmode_imm12 rather than just an input
1519   // GPR and a constrained immediate so that we can use this to match
1520   // frame index references and avoid matching constant pool references.
1521   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1522                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1523                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1524     bits<4>  Rt;
1525     bits<17> addr;
1526     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1527     let Inst{19-16} = addr{16-13};  // Rn
1528     let Inst{15-12} = Rt;
1529     let Inst{11-0}  = addr{11-0};   // imm12
1530   }
1531   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1532                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1533                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1534     bits<4>  Rt;
1535     bits<17> shift;
1536     let shift{4}    = 0;            // Inst{4} = 0
1537     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1538     let Inst{19-16} = shift{16-13}; // Rn
1539     let Inst{15-12} = Rt;
1540     let Inst{11-0}  = shift{11-0};
1541   }
1542 }
1543 }
1544
1545 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1546 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1547            InstrItinClass iir, PatFrag opnode> {
1548   // Note: We use the complex addrmode_imm12 rather than just an input
1549   // GPR and a constrained immediate so that we can use this to match
1550   // frame index references and avoid matching constant pool references.
1551   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1552                    (ins addrmode_imm12:$addr),
1553                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1554                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1555     bits<4>  Rt;
1556     bits<17> addr;
1557     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1558     let Inst{19-16} = addr{16-13};  // Rn
1559     let Inst{15-12} = Rt;
1560     let Inst{11-0}  = addr{11-0};   // imm12
1561   }
1562   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1563                    (ins ldst_so_reg:$shift),
1564                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1565                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1566     bits<4>  Rt;
1567     bits<17> shift;
1568     let shift{4}    = 0;            // Inst{4} = 0
1569     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1570     let Inst{19-16} = shift{16-13}; // Rn
1571     let Inst{15-12} = Rt;
1572     let Inst{11-0}  = shift{11-0};
1573   }
1574 }
1575 }
1576
1577
1578 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1579            InstrItinClass iir, PatFrag opnode> {
1580   // Note: We use the complex addrmode_imm12 rather than just an input
1581   // GPR and a constrained immediate so that we can use this to match
1582   // frame index references and avoid matching constant pool references.
1583   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1584                    (ins GPR:$Rt, addrmode_imm12:$addr),
1585                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1586                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1587     bits<4> Rt;
1588     bits<17> addr;
1589     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1590     let Inst{19-16} = addr{16-13};  // Rn
1591     let Inst{15-12} = Rt;
1592     let Inst{11-0}  = addr{11-0};   // imm12
1593   }
1594   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1595                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1596                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1597     bits<4> Rt;
1598     bits<17> shift;
1599     let shift{4}    = 0;            // Inst{4} = 0
1600     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1601     let Inst{19-16} = shift{16-13}; // Rn
1602     let Inst{15-12} = Rt;
1603     let Inst{11-0}  = shift{11-0};
1604   }
1605 }
1606
1607 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1608            InstrItinClass iir, PatFrag opnode> {
1609   // Note: We use the complex addrmode_imm12 rather than just an input
1610   // GPR and a constrained immediate so that we can use this to match
1611   // frame index references and avoid matching constant pool references.
1612   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1613                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1614                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1615                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1616     bits<4> Rt;
1617     bits<17> addr;
1618     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1619     let Inst{19-16} = addr{16-13};  // Rn
1620     let Inst{15-12} = Rt;
1621     let Inst{11-0}  = addr{11-0};   // imm12
1622   }
1623   def rs : AI2ldst<0b011, 0, isByte, (outs),
1624                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1625                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1626                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1627     bits<4> Rt;
1628     bits<17> shift;
1629     let shift{4}    = 0;            // Inst{4} = 0
1630     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1631     let Inst{19-16} = shift{16-13}; // Rn
1632     let Inst{15-12} = Rt;
1633     let Inst{11-0}  = shift{11-0};
1634   }
1635 }
1636
1637
1638 //===----------------------------------------------------------------------===//
1639 // Instructions
1640 //===----------------------------------------------------------------------===//
1641
1642 //===----------------------------------------------------------------------===//
1643 //  Miscellaneous Instructions.
1644 //
1645
1646 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1647 /// the function.  The first operand is the ID# for this instruction, the second
1648 /// is the index into the MachineConstantPool that this is, the third is the
1649 /// size in bytes of this constant pool entry.
1650 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1651 def CONSTPOOL_ENTRY :
1652 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1653                     i32imm:$size), NoItinerary, []>;
1654
1655 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1656 // from removing one half of the matched pairs. That breaks PEI, which assumes
1657 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1658 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1659 def ADJCALLSTACKUP :
1660 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1661            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1662
1663 def ADJCALLSTACKDOWN :
1664 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1665            [(ARMcallseq_start timm:$amt)]>;
1666 }
1667
1668 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1669 // (These pseudos use a hand-written selection code).
1670 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1671 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1672                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1673                               NoItinerary, []>;
1674 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1675                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1676                               NoItinerary, []>;
1677 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1678                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1679                               NoItinerary, []>;
1680 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1681                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1682                               NoItinerary, []>;
1683 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1684                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1685                               NoItinerary, []>;
1686 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1687                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1688                               NoItinerary, []>;
1689 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1690                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1691                               NoItinerary, []>;
1692 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1693                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1694                                       GPR:$set1, GPR:$set2),
1695                                  NoItinerary, []>;
1696 def ATOMMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1697                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1698                               NoItinerary, []>;
1699 def ATOMUMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1700                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1701                               NoItinerary, []>;
1702 def ATOMMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1703                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1704                               NoItinerary, []>;
1705 def ATOMUMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1706                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1707                               NoItinerary, []>;
1708 }
1709
1710 def HINT : AI<(outs), (ins imm0_4:$imm), MiscFrm, NoItinerary,
1711               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1712   bits<3> imm;
1713   let Inst{27-3} = 0b0011001000001111000000000;
1714   let Inst{2-0} = imm;
1715 }
1716
1717 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1718 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1719 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1720 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1721 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1722
1723 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1724              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1725   bits<4> Rd;
1726   bits<4> Rn;
1727   bits<4> Rm;
1728   let Inst{3-0} = Rm;
1729   let Inst{15-12} = Rd;
1730   let Inst{19-16} = Rn;
1731   let Inst{27-20} = 0b01101000;
1732   let Inst{7-4} = 0b1011;
1733   let Inst{11-8} = 0b1111;
1734   let Unpredictable{11-8} = 0b1111;
1735 }
1736
1737 // The 16-bit operand $val can be used by a debugger to store more information
1738 // about the breakpoint.
1739 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1740                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1741   bits<16> val;
1742   let Inst{3-0} = val{3-0};
1743   let Inst{19-8} = val{15-4};
1744   let Inst{27-20} = 0b00010010;
1745   let Inst{31-28} = 0xe; // AL
1746   let Inst{7-4} = 0b0111;
1747 }
1748
1749 // Change Processor State
1750 // FIXME: We should use InstAlias to handle the optional operands.
1751 class CPS<dag iops, string asm_ops>
1752   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1753         []>, Requires<[IsARM]> {
1754   bits<2> imod;
1755   bits<3> iflags;
1756   bits<5> mode;
1757   bit M;
1758
1759   let Inst{31-28} = 0b1111;
1760   let Inst{27-20} = 0b00010000;
1761   let Inst{19-18} = imod;
1762   let Inst{17}    = M; // Enabled if mode is set;
1763   let Inst{16-9}  = 0b00000000;
1764   let Inst{8-6}   = iflags;
1765   let Inst{5}     = 0;
1766   let Inst{4-0}   = mode;
1767 }
1768
1769 let DecoderMethod = "DecodeCPSInstruction" in {
1770 let M = 1 in
1771   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1772                   "$imod\t$iflags, $mode">;
1773 let mode = 0, M = 0 in
1774   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1775
1776 let imod = 0, iflags = 0, M = 1 in
1777   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1778 }
1779
1780 // Preload signals the memory system of possible future data/instruction access.
1781 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1782
1783   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1784                 !strconcat(opc, "\t$addr"),
1785                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1786                 Sched<[WritePreLd]> {
1787     bits<4> Rt;
1788     bits<17> addr;
1789     let Inst{31-26} = 0b111101;
1790     let Inst{25} = 0; // 0 for immediate form
1791     let Inst{24} = data;
1792     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1793     let Inst{22} = read;
1794     let Inst{21-20} = 0b01;
1795     let Inst{19-16} = addr{16-13};  // Rn
1796     let Inst{15-12} = 0b1111;
1797     let Inst{11-0}  = addr{11-0};   // imm12
1798   }
1799
1800   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1801                !strconcat(opc, "\t$shift"),
1802                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1803                Sched<[WritePreLd]> {
1804     bits<17> shift;
1805     let Inst{31-26} = 0b111101;
1806     let Inst{25} = 1; // 1 for register form
1807     let Inst{24} = data;
1808     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1809     let Inst{22} = read;
1810     let Inst{21-20} = 0b01;
1811     let Inst{19-16} = shift{16-13}; // Rn
1812     let Inst{15-12} = 0b1111;
1813     let Inst{11-0}  = shift{11-0};
1814     let Inst{4} = 0;
1815   }
1816 }
1817
1818 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1819 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1820 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1821
1822 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1823                  "setend\t$end", []>, Requires<[IsARM]> {
1824   bits<1> end;
1825   let Inst{31-10} = 0b1111000100000001000000;
1826   let Inst{9} = end;
1827   let Inst{8-0} = 0;
1828 }
1829
1830 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1831              []>, Requires<[IsARM, HasV7]> {
1832   bits<4> opt;
1833   let Inst{27-4} = 0b001100100000111100001111;
1834   let Inst{3-0} = opt;
1835 }
1836
1837 /*
1838  * A5.4 Permanently UNDEFINED instructions.
1839  *
1840  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1841  * Other UDF encodings generate SIGILL.
1842  *
1843  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1844  * Encoding A1:
1845  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1846  * Encoding T1:
1847  *  1101 1110 iiii iiii
1848  * It uses the following encoding:
1849  *  1110 0111 1111 1110 1101 1110 1111 0000
1850  *  - In ARM: UDF #60896;
1851  *  - In Thumb: UDF #254 followed by a branch-to-self.
1852  */
1853 let isBarrier = 1, isTerminator = 1 in
1854 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1855                "trap", [(trap)]>,
1856            Requires<[IsARM,UseNaClTrap]> {
1857   let Inst = 0xe7fedef0;
1858 }
1859 let isBarrier = 1, isTerminator = 1 in
1860 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1861                "trap", [(trap)]>,
1862            Requires<[IsARM,DontUseNaClTrap]> {
1863   let Inst = 0xe7ffdefe;
1864 }
1865
1866 // Address computation and loads and stores in PIC mode.
1867 let isNotDuplicable = 1 in {
1868 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1869                             4, IIC_iALUr,
1870                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1871                             Sched<[WriteALU, ReadALU]>;
1872
1873 let AddedComplexity = 10 in {
1874 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1875                             4, IIC_iLoad_r,
1876                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1877
1878 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1879                             4, IIC_iLoad_bh_r,
1880                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1881
1882 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1883                             4, IIC_iLoad_bh_r,
1884                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1885
1886 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1887                             4, IIC_iLoad_bh_r,
1888                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1889
1890 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1891                             4, IIC_iLoad_bh_r,
1892                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1893 }
1894 let AddedComplexity = 10 in {
1895 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1896       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1897
1898 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1899       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1900                                                    addrmodepc:$addr)]>;
1901
1902 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1903       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1904 }
1905 } // isNotDuplicable = 1
1906
1907
1908 // LEApcrel - Load a pc-relative address into a register without offending the
1909 // assembler.
1910 let neverHasSideEffects = 1, isReMaterializable = 1 in
1911 // The 'adr' mnemonic encodes differently if the label is before or after
1912 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1913 // know until then which form of the instruction will be used.
1914 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1915                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1916                  Sched<[WriteALU, ReadALU]> {
1917   bits<4> Rd;
1918   bits<14> label;
1919   let Inst{27-25} = 0b001;
1920   let Inst{24} = 0;
1921   let Inst{23-22} = label{13-12};
1922   let Inst{21} = 0;
1923   let Inst{20} = 0;
1924   let Inst{19-16} = 0b1111;
1925   let Inst{15-12} = Rd;
1926   let Inst{11-0} = label{11-0};
1927 }
1928
1929 let hasSideEffects = 1 in {
1930 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1931                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1932
1933 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1934                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1935                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1936 }
1937
1938 //===----------------------------------------------------------------------===//
1939 //  Control Flow Instructions.
1940 //
1941
1942 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1943   // ARMV4T and above
1944   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1945                   "bx", "\tlr", [(ARMretflag)]>,
1946                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1947     let Inst{27-0}  = 0b0001001011111111111100011110;
1948   }
1949
1950   // ARMV4 only
1951   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1952                   "mov", "\tpc, lr", [(ARMretflag)]>,
1953                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1954     let Inst{27-0} = 0b0001101000001111000000001110;
1955   }
1956 }
1957
1958 // Indirect branches
1959 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1960   // ARMV4T and above
1961   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1962                   [(brind GPR:$dst)]>,
1963               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1964     bits<4> dst;
1965     let Inst{31-4} = 0b1110000100101111111111110001;
1966     let Inst{3-0}  = dst;
1967   }
1968
1969   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1970                   "bx", "\t$dst", [/* pattern left blank */]>,
1971               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1972     bits<4> dst;
1973     let Inst{27-4} = 0b000100101111111111110001;
1974     let Inst{3-0}  = dst;
1975   }
1976 }
1977
1978 // SP is marked as a use to prevent stack-pointer assignments that appear
1979 // immediately before calls from potentially appearing dead.
1980 let isCall = 1,
1981   // FIXME:  Do we really need a non-predicated version? If so, it should
1982   // at least be a pseudo instruction expanding to the predicated version
1983   // at MC lowering time.
1984   Defs = [LR], Uses = [SP] in {
1985   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1986                 IIC_Br, "bl\t$func",
1987                 [(ARMcall tglobaladdr:$func)]>,
1988             Requires<[IsARM]>, Sched<[WriteBrL]> {
1989     let Inst{31-28} = 0b1110;
1990     bits<24> func;
1991     let Inst{23-0} = func;
1992     let DecoderMethod = "DecodeBranchImmInstruction";
1993   }
1994
1995   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1996                    IIC_Br, "bl", "\t$func",
1997                    [(ARMcall_pred tglobaladdr:$func)]>,
1998                 Requires<[IsARM]>, Sched<[WriteBrL]> {
1999     bits<24> func;
2000     let Inst{23-0} = func;
2001     let DecoderMethod = "DecodeBranchImmInstruction";
2002   }
2003
2004   // ARMv5T and above
2005   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2006                 IIC_Br, "blx\t$func",
2007                 [(ARMcall GPR:$func)]>,
2008             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2009     bits<4> func;
2010     let Inst{31-4} = 0b1110000100101111111111110011;
2011     let Inst{3-0}  = func;
2012   }
2013
2014   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2015                     IIC_Br, "blx", "\t$func",
2016                     [(ARMcall_pred GPR:$func)]>,
2017                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2018     bits<4> func;
2019     let Inst{27-4} = 0b000100101111111111110011;
2020     let Inst{3-0}  = func;
2021   }
2022
2023   // ARMv4T
2024   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2025   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2026                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2027                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2028
2029   // ARMv4
2030   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2031                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2032                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2033
2034   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2035   // return stack predictor.
2036   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2037                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2038                       Requires<[IsARM]>, Sched<[WriteBr]>;
2039 }
2040
2041 let isBranch = 1, isTerminator = 1 in {
2042   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2043   // a two-value operand where a dag node expects two operands. :(
2044   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2045                IIC_Br, "b", "\t$target",
2046                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2047                Sched<[WriteBr]>  {
2048     bits<24> target;
2049     let Inst{23-0} = target;
2050     let DecoderMethod = "DecodeBranchImmInstruction";
2051   }
2052
2053   let isBarrier = 1 in {
2054     // B is "predicable" since it's just a Bcc with an 'always' condition.
2055     let isPredicable = 1 in
2056     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2057     // should be sufficient.
2058     // FIXME: Is B really a Barrier? That doesn't seem right.
2059     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2060                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2061                 Sched<[WriteBr]>;
2062
2063     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2064     def BR_JTr : ARMPseudoInst<(outs),
2065                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2066                       0, IIC_Br,
2067                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2068                       Sched<[WriteBr]>;
2069     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2070     // into i12 and rs suffixed versions.
2071     def BR_JTm : ARMPseudoInst<(outs),
2072                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2073                      0, IIC_Br,
2074                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2075                        imm:$id)]>, Sched<[WriteBrTbl]>;
2076     def BR_JTadd : ARMPseudoInst<(outs),
2077                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2078                    0, IIC_Br,
2079                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2080                      imm:$id)]>, Sched<[WriteBrTbl]>;
2081     } // isNotDuplicable = 1, isIndirectBranch = 1
2082   } // isBarrier = 1
2083
2084 }
2085
2086 // BLX (immediate)
2087 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2088                "blx\t$target", []>,
2089            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2090   let Inst{31-25} = 0b1111101;
2091   bits<25> target;
2092   let Inst{23-0} = target{24-1};
2093   let Inst{24} = target{0};
2094 }
2095
2096 // Branch and Exchange Jazelle
2097 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2098               [/* pattern left blank */]>, Sched<[WriteBr]> {
2099   bits<4> func;
2100   let Inst{23-20} = 0b0010;
2101   let Inst{19-8} = 0xfff;
2102   let Inst{7-4} = 0b0010;
2103   let Inst{3-0} = func;
2104 }
2105
2106 // Tail calls.
2107
2108 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2109   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2110                    Sched<[WriteBr]>;
2111
2112   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2113                    Sched<[WriteBr]>;
2114
2115   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2116                                  4, IIC_Br, [],
2117                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2118                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2119
2120   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2121                                  4, IIC_Br, [],
2122                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2123                                  Requires<[IsARM]>;
2124 }
2125
2126 // Secure Monitor Call is a system instruction.
2127 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2128               []>, Requires<[IsARM, HasTrustZone]> {
2129   bits<4> opt;
2130   let Inst{23-4} = 0b01100000000000000111;
2131   let Inst{3-0} = opt;
2132 }
2133
2134 // Supervisor Call (Software Interrupt)
2135 let isCall = 1, Uses = [SP] in {
2136 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2137           Sched<[WriteBr]> {
2138   bits<24> svc;
2139   let Inst{23-0} = svc;
2140 }
2141 }
2142
2143 // Store Return State
2144 class SRSI<bit wb, string asm>
2145   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2146        NoItinerary, asm, "", []> {
2147   bits<5> mode;
2148   let Inst{31-28} = 0b1111;
2149   let Inst{27-25} = 0b100;
2150   let Inst{22} = 1;
2151   let Inst{21} = wb;
2152   let Inst{20} = 0;
2153   let Inst{19-16} = 0b1101;  // SP
2154   let Inst{15-5} = 0b00000101000;
2155   let Inst{4-0} = mode;
2156 }
2157
2158 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2159   let Inst{24-23} = 0;
2160 }
2161 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2162   let Inst{24-23} = 0;
2163 }
2164 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2165   let Inst{24-23} = 0b10;
2166 }
2167 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2168   let Inst{24-23} = 0b10;
2169 }
2170 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2171   let Inst{24-23} = 0b01;
2172 }
2173 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2174   let Inst{24-23} = 0b01;
2175 }
2176 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2177   let Inst{24-23} = 0b11;
2178 }
2179 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2180   let Inst{24-23} = 0b11;
2181 }
2182
2183 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2184 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2185
2186 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2187 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2188
2189 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2190 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2191
2192 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2193 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2194
2195 // Return From Exception
2196 class RFEI<bit wb, string asm>
2197   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2198        NoItinerary, asm, "", []> {
2199   bits<4> Rn;
2200   let Inst{31-28} = 0b1111;
2201   let Inst{27-25} = 0b100;
2202   let Inst{22} = 0;
2203   let Inst{21} = wb;
2204   let Inst{20} = 1;
2205   let Inst{19-16} = Rn;
2206   let Inst{15-0} = 0xa00;
2207 }
2208
2209 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2210   let Inst{24-23} = 0;
2211 }
2212 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2213   let Inst{24-23} = 0;
2214 }
2215 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2216   let Inst{24-23} = 0b10;
2217 }
2218 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2219   let Inst{24-23} = 0b10;
2220 }
2221 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2222   let Inst{24-23} = 0b01;
2223 }
2224 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2225   let Inst{24-23} = 0b01;
2226 }
2227 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2228   let Inst{24-23} = 0b11;
2229 }
2230 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2231   let Inst{24-23} = 0b11;
2232 }
2233
2234 //===----------------------------------------------------------------------===//
2235 //  Load / Store Instructions.
2236 //
2237
2238 // Load
2239
2240
2241 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2242                     UnOpFrag<(load node:$Src)>>;
2243 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2244                     UnOpFrag<(zextloadi8 node:$Src)>>;
2245 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2246                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2247 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2248                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2249
2250 // Special LDR for loads from non-pc-relative constpools.
2251 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2252     isReMaterializable = 1, isCodeGenOnly = 1 in
2253 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2254                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2255                  []> {
2256   bits<4> Rt;
2257   bits<17> addr;
2258   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2259   let Inst{19-16} = 0b1111;
2260   let Inst{15-12} = Rt;
2261   let Inst{11-0}  = addr{11-0};   // imm12
2262 }
2263
2264 // Loads with zero extension
2265 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2266                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2267                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2268
2269 // Loads with sign extension
2270 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2271                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2272                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2273
2274 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2275                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2276                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2277
2278 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2279 // Load doubleword
2280 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2281                  (ins addrmode3:$addr), LdMiscFrm,
2282                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2283                  []>, Requires<[IsARM, HasV5TE]>;
2284 }
2285
2286 // Indexed loads
2287 multiclass AI2_ldridx<bit isByte, string opc,
2288                       InstrItinClass iii, InstrItinClass iir> {
2289   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2290                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2291                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2292     bits<17> addr;
2293     let Inst{25} = 0;
2294     let Inst{23} = addr{12};
2295     let Inst{19-16} = addr{16-13};
2296     let Inst{11-0} = addr{11-0};
2297     let DecoderMethod = "DecodeLDRPreImm";
2298   }
2299
2300   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2301                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2302                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2303     bits<17> addr;
2304     let Inst{25} = 1;
2305     let Inst{23} = addr{12};
2306     let Inst{19-16} = addr{16-13};
2307     let Inst{11-0} = addr{11-0};
2308     let Inst{4} = 0;
2309     let DecoderMethod = "DecodeLDRPreReg";
2310   }
2311
2312   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2313                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2314                        IndexModePost, LdFrm, iir,
2315                        opc, "\t$Rt, $addr, $offset",
2316                        "$addr.base = $Rn_wb", []> {
2317      // {12}     isAdd
2318      // {11-0}   imm12/Rm
2319      bits<14> offset;
2320      bits<4> addr;
2321      let Inst{25} = 1;
2322      let Inst{23} = offset{12};
2323      let Inst{19-16} = addr;
2324      let Inst{11-0} = offset{11-0};
2325      let Inst{4} = 0;
2326
2327     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2328    }
2329
2330    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2331                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2332                       IndexModePost, LdFrm, iii,
2333                       opc, "\t$Rt, $addr, $offset",
2334                       "$addr.base = $Rn_wb", []> {
2335     // {12}     isAdd
2336     // {11-0}   imm12/Rm
2337     bits<14> offset;
2338     bits<4> addr;
2339     let Inst{25} = 0;
2340     let Inst{23} = offset{12};
2341     let Inst{19-16} = addr;
2342     let Inst{11-0} = offset{11-0};
2343
2344     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2345   }
2346
2347 }
2348
2349 let mayLoad = 1, neverHasSideEffects = 1 in {
2350 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2351 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2352 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2353 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2354 }
2355
2356 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2357   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2358                         (ins addrmode3_pre:$addr), IndexModePre,
2359                         LdMiscFrm, itin,
2360                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2361     bits<14> addr;
2362     let Inst{23}    = addr{8};      // U bit
2363     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2364     let Inst{19-16} = addr{12-9};   // Rn
2365     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2366     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2367     let DecoderMethod = "DecodeAddrMode3Instruction";
2368   }
2369   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2370                         (ins addr_offset_none:$addr, am3offset:$offset),
2371                         IndexModePost, LdMiscFrm, itin,
2372                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2373                         []> {
2374     bits<10> offset;
2375     bits<4> addr;
2376     let Inst{23}    = offset{8};      // U bit
2377     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2378     let Inst{19-16} = addr;
2379     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2380     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2381     let DecoderMethod = "DecodeAddrMode3Instruction";
2382   }
2383 }
2384
2385 let mayLoad = 1, neverHasSideEffects = 1 in {
2386 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2387 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2388 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2389 let hasExtraDefRegAllocReq = 1 in {
2390 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2391                           (ins addrmode3_pre:$addr), IndexModePre,
2392                           LdMiscFrm, IIC_iLoad_d_ru,
2393                           "ldrd", "\t$Rt, $Rt2, $addr!",
2394                           "$addr.base = $Rn_wb", []> {
2395   bits<14> addr;
2396   let Inst{23}    = addr{8};      // U bit
2397   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2398   let Inst{19-16} = addr{12-9};   // Rn
2399   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2400   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2401   let DecoderMethod = "DecodeAddrMode3Instruction";
2402 }
2403 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2404                           (ins addr_offset_none:$addr, am3offset:$offset),
2405                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2406                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2407                           "$addr.base = $Rn_wb", []> {
2408   bits<10> offset;
2409   bits<4> addr;
2410   let Inst{23}    = offset{8};      // U bit
2411   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2412   let Inst{19-16} = addr;
2413   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2414   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2415   let DecoderMethod = "DecodeAddrMode3Instruction";
2416 }
2417 } // hasExtraDefRegAllocReq = 1
2418 } // mayLoad = 1, neverHasSideEffects = 1
2419
2420 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2421 let mayLoad = 1, neverHasSideEffects = 1 in {
2422 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2423                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2424                     IndexModePost, LdFrm, IIC_iLoad_ru,
2425                     "ldrt", "\t$Rt, $addr, $offset",
2426                     "$addr.base = $Rn_wb", []> {
2427   // {12}     isAdd
2428   // {11-0}   imm12/Rm
2429   bits<14> offset;
2430   bits<4> addr;
2431   let Inst{25} = 1;
2432   let Inst{23} = offset{12};
2433   let Inst{21} = 1; // overwrite
2434   let Inst{19-16} = addr;
2435   let Inst{11-5} = offset{11-5};
2436   let Inst{4} = 0;
2437   let Inst{3-0} = offset{3-0};
2438   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2439 }
2440
2441 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2442                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2443                    IndexModePost, LdFrm, IIC_iLoad_ru,
2444                    "ldrt", "\t$Rt, $addr, $offset",
2445                    "$addr.base = $Rn_wb", []> {
2446   // {12}     isAdd
2447   // {11-0}   imm12/Rm
2448   bits<14> offset;
2449   bits<4> addr;
2450   let Inst{25} = 0;
2451   let Inst{23} = offset{12};
2452   let Inst{21} = 1; // overwrite
2453   let Inst{19-16} = addr;
2454   let Inst{11-0} = offset{11-0};
2455   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2456 }
2457
2458 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2459                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2460                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2461                      "ldrbt", "\t$Rt, $addr, $offset",
2462                      "$addr.base = $Rn_wb", []> {
2463   // {12}     isAdd
2464   // {11-0}   imm12/Rm
2465   bits<14> offset;
2466   bits<4> addr;
2467   let Inst{25} = 1;
2468   let Inst{23} = offset{12};
2469   let Inst{21} = 1; // overwrite
2470   let Inst{19-16} = addr;
2471   let Inst{11-5} = offset{11-5};
2472   let Inst{4} = 0;
2473   let Inst{3-0} = offset{3-0};
2474   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2475 }
2476
2477 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2478                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2479                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2480                     "ldrbt", "\t$Rt, $addr, $offset",
2481                     "$addr.base = $Rn_wb", []> {
2482   // {12}     isAdd
2483   // {11-0}   imm12/Rm
2484   bits<14> offset;
2485   bits<4> addr;
2486   let Inst{25} = 0;
2487   let Inst{23} = offset{12};
2488   let Inst{21} = 1; // overwrite
2489   let Inst{19-16} = addr;
2490   let Inst{11-0} = offset{11-0};
2491   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2492 }
2493
2494 multiclass AI3ldrT<bits<4> op, string opc> {
2495   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2496                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2497                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2498                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2499     bits<9> offset;
2500     let Inst{23} = offset{8};
2501     let Inst{22} = 1;
2502     let Inst{11-8} = offset{7-4};
2503     let Inst{3-0} = offset{3-0};
2504   }
2505   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2506                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2507                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2508                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2509     bits<5> Rm;
2510     let Inst{23} = Rm{4};
2511     let Inst{22} = 0;
2512     let Inst{11-8} = 0;
2513     let Unpredictable{11-8} = 0b1111;
2514     let Inst{3-0} = Rm{3-0};
2515     let DecoderMethod = "DecodeLDR";
2516   }
2517 }
2518
2519 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2520 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2521 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2522 }
2523
2524 // Store
2525
2526 // Stores with truncate
2527 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2528                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2529                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2530
2531 // Store doubleword
2532 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2533 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2534                StMiscFrm, IIC_iStore_d_r,
2535                "strd", "\t$Rt, $src2, $addr", []>,
2536            Requires<[IsARM, HasV5TE]> {
2537   let Inst{21} = 0;
2538 }
2539
2540 // Indexed stores
2541 multiclass AI2_stridx<bit isByte, string opc,
2542                       InstrItinClass iii, InstrItinClass iir> {
2543   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2544                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2545                             StFrm, iii,
2546                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2547     bits<17> addr;
2548     let Inst{25} = 0;
2549     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2550     let Inst{19-16} = addr{16-13};  // Rn
2551     let Inst{11-0}  = addr{11-0};   // imm12
2552     let DecoderMethod = "DecodeSTRPreImm";
2553   }
2554
2555   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2556                       (ins GPR:$Rt, ldst_so_reg:$addr),
2557                       IndexModePre, StFrm, iir,
2558                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2559     bits<17> addr;
2560     let Inst{25} = 1;
2561     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2562     let Inst{19-16} = addr{16-13}; // Rn
2563     let Inst{11-0}  = addr{11-0};
2564     let Inst{4}     = 0;           // Inst{4} = 0
2565     let DecoderMethod = "DecodeSTRPreReg";
2566   }
2567   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2568                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2569                 IndexModePost, StFrm, iir,
2570                 opc, "\t$Rt, $addr, $offset",
2571                 "$addr.base = $Rn_wb", []> {
2572      // {12}     isAdd
2573      // {11-0}   imm12/Rm
2574      bits<14> offset;
2575      bits<4> addr;
2576      let Inst{25} = 1;
2577      let Inst{23} = offset{12};
2578      let Inst{19-16} = addr;
2579      let Inst{11-0} = offset{11-0};
2580      let Inst{4} = 0;
2581
2582     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2583    }
2584
2585    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2586                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2587                 IndexModePost, StFrm, iii,
2588                 opc, "\t$Rt, $addr, $offset",
2589                 "$addr.base = $Rn_wb", []> {
2590     // {12}     isAdd
2591     // {11-0}   imm12/Rm
2592     bits<14> offset;
2593     bits<4> addr;
2594     let Inst{25} = 0;
2595     let Inst{23} = offset{12};
2596     let Inst{19-16} = addr;
2597     let Inst{11-0} = offset{11-0};
2598
2599     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2600   }
2601 }
2602
2603 let mayStore = 1, neverHasSideEffects = 1 in {
2604 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2605 // IIC_iStore_siu depending on whether it the offset register is shifted.
2606 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2607 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2608 }
2609
2610 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2611                          am2offset_reg:$offset),
2612              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2613                            am2offset_reg:$offset)>;
2614 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2615                          am2offset_imm:$offset),
2616              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2617                            am2offset_imm:$offset)>;
2618 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2619                              am2offset_reg:$offset),
2620              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2621                             am2offset_reg:$offset)>;
2622 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2623                              am2offset_imm:$offset),
2624              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2625                             am2offset_imm:$offset)>;
2626
2627 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2628 // put the patterns on the instruction definitions directly as ISel wants
2629 // the address base and offset to be separate operands, not a single
2630 // complex operand like we represent the instructions themselves. The
2631 // pseudos map between the two.
2632 let usesCustomInserter = 1,
2633     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2634 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2635                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2636                4, IIC_iStore_ru,
2637             [(set GPR:$Rn_wb,
2638                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2639 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2640                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2641                4, IIC_iStore_ru,
2642             [(set GPR:$Rn_wb,
2643                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2644 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2645                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2646                4, IIC_iStore_ru,
2647             [(set GPR:$Rn_wb,
2648                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2649 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2650                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2651                4, IIC_iStore_ru,
2652             [(set GPR:$Rn_wb,
2653                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2654 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2655                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2656                4, IIC_iStore_ru,
2657             [(set GPR:$Rn_wb,
2658                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2659 }
2660
2661
2662
2663 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2664                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2665                            StMiscFrm, IIC_iStore_bh_ru,
2666                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2667   bits<14> addr;
2668   let Inst{23}    = addr{8};      // U bit
2669   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2670   let Inst{19-16} = addr{12-9};   // Rn
2671   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2672   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2673   let DecoderMethod = "DecodeAddrMode3Instruction";
2674 }
2675
2676 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2677                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2678                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2679                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2680                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2681                                                       addr_offset_none:$addr,
2682                                                       am3offset:$offset))]> {
2683   bits<10> offset;
2684   bits<4> addr;
2685   let Inst{23}    = offset{8};      // U bit
2686   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2687   let Inst{19-16} = addr;
2688   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2689   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2690   let DecoderMethod = "DecodeAddrMode3Instruction";
2691 }
2692
2693 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2694 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2695                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2696                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2697                           "strd", "\t$Rt, $Rt2, $addr!",
2698                           "$addr.base = $Rn_wb", []> {
2699   bits<14> addr;
2700   let Inst{23}    = addr{8};      // U bit
2701   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2702   let Inst{19-16} = addr{12-9};   // Rn
2703   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2704   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2705   let DecoderMethod = "DecodeAddrMode3Instruction";
2706 }
2707
2708 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2709                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2710                                am3offset:$offset),
2711                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2712                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2713                           "$addr.base = $Rn_wb", []> {
2714   bits<10> offset;
2715   bits<4> addr;
2716   let Inst{23}    = offset{8};      // U bit
2717   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2718   let Inst{19-16} = addr;
2719   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2720   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2721   let DecoderMethod = "DecodeAddrMode3Instruction";
2722 }
2723 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2724
2725 // STRT, STRBT, and STRHT
2726
2727 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2728                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2729                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2730                    "strbt", "\t$Rt, $addr, $offset",
2731                    "$addr.base = $Rn_wb", []> {
2732   // {12}     isAdd
2733   // {11-0}   imm12/Rm
2734   bits<14> offset;
2735   bits<4> addr;
2736   let Inst{25} = 1;
2737   let Inst{23} = offset{12};
2738   let Inst{21} = 1; // overwrite
2739   let Inst{19-16} = addr;
2740   let Inst{11-5} = offset{11-5};
2741   let Inst{4} = 0;
2742   let Inst{3-0} = offset{3-0};
2743   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2744 }
2745
2746 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2747                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2748                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2749                    "strbt", "\t$Rt, $addr, $offset",
2750                    "$addr.base = $Rn_wb", []> {
2751   // {12}     isAdd
2752   // {11-0}   imm12/Rm
2753   bits<14> offset;
2754   bits<4> addr;
2755   let Inst{25} = 0;
2756   let Inst{23} = offset{12};
2757   let Inst{21} = 1; // overwrite
2758   let Inst{19-16} = addr;
2759   let Inst{11-0} = offset{11-0};
2760   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2761 }
2762
2763 let mayStore = 1, neverHasSideEffects = 1 in {
2764 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2765                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2766                    IndexModePost, StFrm, IIC_iStore_ru,
2767                    "strt", "\t$Rt, $addr, $offset",
2768                    "$addr.base = $Rn_wb", []> {
2769   // {12}     isAdd
2770   // {11-0}   imm12/Rm
2771   bits<14> offset;
2772   bits<4> addr;
2773   let Inst{25} = 1;
2774   let Inst{23} = offset{12};
2775   let Inst{21} = 1; // overwrite
2776   let Inst{19-16} = addr;
2777   let Inst{11-5} = offset{11-5};
2778   let Inst{4} = 0;
2779   let Inst{3-0} = offset{3-0};
2780   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2781 }
2782
2783 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2784                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2785                    IndexModePost, StFrm, IIC_iStore_ru,
2786                    "strt", "\t$Rt, $addr, $offset",
2787                    "$addr.base = $Rn_wb", []> {
2788   // {12}     isAdd
2789   // {11-0}   imm12/Rm
2790   bits<14> offset;
2791   bits<4> addr;
2792   let Inst{25} = 0;
2793   let Inst{23} = offset{12};
2794   let Inst{21} = 1; // overwrite
2795   let Inst{19-16} = addr;
2796   let Inst{11-0} = offset{11-0};
2797   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2798 }
2799 }
2800
2801
2802 multiclass AI3strT<bits<4> op, string opc> {
2803   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2804                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2805                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2806                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2807     bits<9> offset;
2808     let Inst{23} = offset{8};
2809     let Inst{22} = 1;
2810     let Inst{11-8} = offset{7-4};
2811     let Inst{3-0} = offset{3-0};
2812   }
2813   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2814                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2815                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2816                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2817     bits<5> Rm;
2818     let Inst{23} = Rm{4};
2819     let Inst{22} = 0;
2820     let Inst{11-8} = 0;
2821     let Inst{3-0} = Rm{3-0};
2822   }
2823 }
2824
2825
2826 defm STRHT : AI3strT<0b1011, "strht">;
2827
2828
2829 //===----------------------------------------------------------------------===//
2830 //  Load / store multiple Instructions.
2831 //
2832
2833 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2834                          InstrItinClass itin, InstrItinClass itin_upd> {
2835   // IA is the default, so no need for an explicit suffix on the
2836   // mnemonic here. Without it is the canonical spelling.
2837   def IA :
2838     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2839          IndexModeNone, f, itin,
2840          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2841     let Inst{24-23} = 0b01;       // Increment After
2842     let Inst{22}    = P_bit;
2843     let Inst{21}    = 0;          // No writeback
2844     let Inst{20}    = L_bit;
2845   }
2846   def IA_UPD :
2847     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2848          IndexModeUpd, f, itin_upd,
2849          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2850     let Inst{24-23} = 0b01;       // Increment After
2851     let Inst{22}    = P_bit;
2852     let Inst{21}    = 1;          // Writeback
2853     let Inst{20}    = L_bit;
2854
2855     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2856   }
2857   def DA :
2858     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2859          IndexModeNone, f, itin,
2860          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2861     let Inst{24-23} = 0b00;       // Decrement After
2862     let Inst{22}    = P_bit;
2863     let Inst{21}    = 0;          // No writeback
2864     let Inst{20}    = L_bit;
2865   }
2866   def DA_UPD :
2867     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2868          IndexModeUpd, f, itin_upd,
2869          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2870     let Inst{24-23} = 0b00;       // Decrement After
2871     let Inst{22}    = P_bit;
2872     let Inst{21}    = 1;          // Writeback
2873     let Inst{20}    = L_bit;
2874
2875     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2876   }
2877   def DB :
2878     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2879          IndexModeNone, f, itin,
2880          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2881     let Inst{24-23} = 0b10;       // Decrement Before
2882     let Inst{22}    = P_bit;
2883     let Inst{21}    = 0;          // No writeback
2884     let Inst{20}    = L_bit;
2885   }
2886   def DB_UPD :
2887     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2888          IndexModeUpd, f, itin_upd,
2889          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2890     let Inst{24-23} = 0b10;       // Decrement Before
2891     let Inst{22}    = P_bit;
2892     let Inst{21}    = 1;          // Writeback
2893     let Inst{20}    = L_bit;
2894
2895     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2896   }
2897   def IB :
2898     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2899          IndexModeNone, f, itin,
2900          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2901     let Inst{24-23} = 0b11;       // Increment Before
2902     let Inst{22}    = P_bit;
2903     let Inst{21}    = 0;          // No writeback
2904     let Inst{20}    = L_bit;
2905   }
2906   def IB_UPD :
2907     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2908          IndexModeUpd, f, itin_upd,
2909          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2910     let Inst{24-23} = 0b11;       // Increment Before
2911     let Inst{22}    = P_bit;
2912     let Inst{21}    = 1;          // Writeback
2913     let Inst{20}    = L_bit;
2914
2915     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2916   }
2917 }
2918
2919 let neverHasSideEffects = 1 in {
2920
2921 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2922 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2923                          IIC_iLoad_mu>;
2924
2925 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2926 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2927                          IIC_iStore_mu>;
2928
2929 } // neverHasSideEffects
2930
2931 // FIXME: remove when we have a way to marking a MI with these properties.
2932 // FIXME: Should pc be an implicit operand like PICADD, etc?
2933 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2934     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2935 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2936                                                  reglist:$regs, variable_ops),
2937                      4, IIC_iLoad_mBr, [],
2938                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2939       RegConstraint<"$Rn = $wb">;
2940
2941 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2942 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2943                                IIC_iLoad_mu>;
2944
2945 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2946 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2947                                IIC_iStore_mu>;
2948
2949
2950
2951 //===----------------------------------------------------------------------===//
2952 //  Move Instructions.
2953 //
2954
2955 let neverHasSideEffects = 1 in
2956 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2957                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2958   bits<4> Rd;
2959   bits<4> Rm;
2960
2961   let Inst{19-16} = 0b0000;
2962   let Inst{11-4} = 0b00000000;
2963   let Inst{25} = 0;
2964   let Inst{3-0} = Rm;
2965   let Inst{15-12} = Rd;
2966 }
2967
2968 // A version for the smaller set of tail call registers.
2969 let neverHasSideEffects = 1 in
2970 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2971                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2972   bits<4> Rd;
2973   bits<4> Rm;
2974
2975   let Inst{11-4} = 0b00000000;
2976   let Inst{25} = 0;
2977   let Inst{3-0} = Rm;
2978   let Inst{15-12} = Rd;
2979 }
2980
2981 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2982                 DPSoRegRegFrm, IIC_iMOVsr,
2983                 "mov", "\t$Rd, $src",
2984                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
2985                 Sched<[WriteALU]> {
2986   bits<4> Rd;
2987   bits<12> src;
2988   let Inst{15-12} = Rd;
2989   let Inst{19-16} = 0b0000;
2990   let Inst{11-8} = src{11-8};
2991   let Inst{7} = 0;
2992   let Inst{6-5} = src{6-5};
2993   let Inst{4} = 1;
2994   let Inst{3-0} = src{3-0};
2995   let Inst{25} = 0;
2996 }
2997
2998 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2999                 DPSoRegImmFrm, IIC_iMOVsr,
3000                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3001                 UnaryDP, Sched<[WriteALU]> {
3002   bits<4> Rd;
3003   bits<12> src;
3004   let Inst{15-12} = Rd;
3005   let Inst{19-16} = 0b0000;
3006   let Inst{11-5} = src{11-5};
3007   let Inst{4} = 0;
3008   let Inst{3-0} = src{3-0};
3009   let Inst{25} = 0;
3010 }
3011
3012 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3013 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3014                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3015                 Sched<[WriteALU]> {
3016   bits<4> Rd;
3017   bits<12> imm;
3018   let Inst{25} = 1;
3019   let Inst{15-12} = Rd;
3020   let Inst{19-16} = 0b0000;
3021   let Inst{11-0} = imm;
3022 }
3023
3024 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3025 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3026                  DPFrm, IIC_iMOVi,
3027                  "movw", "\t$Rd, $imm",
3028                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3029                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3030   bits<4> Rd;
3031   bits<16> imm;
3032   let Inst{15-12} = Rd;
3033   let Inst{11-0}  = imm{11-0};
3034   let Inst{19-16} = imm{15-12};
3035   let Inst{20} = 0;
3036   let Inst{25} = 1;
3037   let DecoderMethod = "DecodeArmMOVTWInstruction";
3038 }
3039
3040 def : InstAlias<"mov${p} $Rd, $imm",
3041                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3042         Requires<[IsARM]>;
3043
3044 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3045                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3046                       Sched<[WriteALU]>;
3047
3048 let Constraints = "$src = $Rd" in {
3049 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3050                   (ins GPR:$src, imm0_65535_expr:$imm),
3051                   DPFrm, IIC_iMOVi,
3052                   "movt", "\t$Rd, $imm",
3053                   [(set GPRnopc:$Rd,
3054                         (or (and GPR:$src, 0xffff),
3055                             lo16AllZero:$imm))]>, UnaryDP,
3056                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3057   bits<4> Rd;
3058   bits<16> imm;
3059   let Inst{15-12} = Rd;
3060   let Inst{11-0}  = imm{11-0};
3061   let Inst{19-16} = imm{15-12};
3062   let Inst{20} = 0;
3063   let Inst{25} = 1;
3064   let DecoderMethod = "DecodeArmMOVTWInstruction";
3065 }
3066
3067 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3068                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3069                       Sched<[WriteALU]>;
3070
3071 } // Constraints
3072
3073 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3074       Requires<[IsARM, HasV6T2]>;
3075
3076 let Uses = [CPSR] in
3077 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3078                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3079                     Requires<[IsARM]>, Sched<[WriteALU]>;
3080
3081 // These aren't really mov instructions, but we have to define them this way
3082 // due to flag operands.
3083
3084 let Defs = [CPSR] in {
3085 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3086                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3087                       Sched<[WriteALU]>, Requires<[IsARM]>;
3088 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3089                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3090                       Sched<[WriteALU]>, Requires<[IsARM]>;
3091 }
3092
3093 //===----------------------------------------------------------------------===//
3094 //  Extend Instructions.
3095 //
3096
3097 // Sign extenders
3098
3099 def SXTB  : AI_ext_rrot<0b01101010,
3100                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3101 def SXTH  : AI_ext_rrot<0b01101011,
3102                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3103
3104 def SXTAB : AI_exta_rrot<0b01101010,
3105                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3106 def SXTAH : AI_exta_rrot<0b01101011,
3107                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3108
3109 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3110
3111 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3112
3113 // Zero extenders
3114
3115 let AddedComplexity = 16 in {
3116 def UXTB   : AI_ext_rrot<0b01101110,
3117                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3118 def UXTH   : AI_ext_rrot<0b01101111,
3119                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3120 def UXTB16 : AI_ext_rrot<0b01101100,
3121                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3122
3123 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3124 //        The transformation should probably be done as a combiner action
3125 //        instead so we can include a check for masking back in the upper
3126 //        eight bits of the source into the lower eight bits of the result.
3127 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3128 //               (UXTB16r_rot GPR:$Src, 3)>;
3129 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3130                (UXTB16 GPR:$Src, 1)>;
3131
3132 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3133                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3134 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3135                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3136 }
3137
3138 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3139 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3140
3141
3142 def SBFX  : I<(outs GPRnopc:$Rd),
3143               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3144                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3145                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3146                Requires<[IsARM, HasV6T2]> {
3147   bits<4> Rd;
3148   bits<4> Rn;
3149   bits<5> lsb;
3150   bits<5> width;
3151   let Inst{27-21} = 0b0111101;
3152   let Inst{6-4}   = 0b101;
3153   let Inst{20-16} = width;
3154   let Inst{15-12} = Rd;
3155   let Inst{11-7}  = lsb;
3156   let Inst{3-0}   = Rn;
3157 }
3158
3159 def UBFX  : I<(outs GPR:$Rd),
3160               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3161                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3162                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3163                Requires<[IsARM, HasV6T2]> {
3164   bits<4> Rd;
3165   bits<4> Rn;
3166   bits<5> lsb;
3167   bits<5> width;
3168   let Inst{27-21} = 0b0111111;
3169   let Inst{6-4}   = 0b101;
3170   let Inst{20-16} = width;
3171   let Inst{15-12} = Rd;
3172   let Inst{11-7}  = lsb;
3173   let Inst{3-0}   = Rn;
3174 }
3175
3176 //===----------------------------------------------------------------------===//
3177 //  Arithmetic Instructions.
3178 //
3179
3180 defm ADD  : AsI1_bin_irs<0b0100, "add",
3181                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3182                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3183 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3184                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3185                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3186
3187 // ADD and SUB with 's' bit set.
3188 //
3189 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3190 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3191 // AdjustInstrPostInstrSelection where we determine whether or not to
3192 // set the "s" bit based on CPSR liveness.
3193 //
3194 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3195 // support for an optional CPSR definition that corresponds to the DAG
3196 // node's second value. We can then eliminate the implicit def of CPSR.
3197 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3198                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3199 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3200                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3201
3202 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3203               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3204 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3205               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3206
3207 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3208                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3209                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3210
3211 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3212 // CPSR and the implicit def of CPSR is not needed.
3213 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3214                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3215
3216 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3217                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3218
3219 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3220 // The assume-no-carry-in form uses the negation of the input since add/sub
3221 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3222 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3223 // details.
3224 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3225              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3226 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3227              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3228
3229 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3230              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3231              Requires<[IsARM, HasV6T2]>;
3232 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3233              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3234              Requires<[IsARM, HasV6T2]>;
3235
3236 // The with-carry-in form matches bitwise not instead of the negation.
3237 // Effectively, the inverse interpretation of the carry flag already accounts
3238 // for part of the negation.
3239 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3240              (SBCri   GPR:$src, so_imm_not:$imm)>;
3241 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3242              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3243
3244 // Note: These are implemented in C++ code, because they have to generate
3245 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3246 // cannot produce.
3247 // (mul X, 2^n+1) -> (add (X << n), X)
3248 // (mul X, 2^n-1) -> (rsb X, (X << n))
3249
3250 // ARM Arithmetic Instruction
3251 // GPR:$dst = GPR:$a op GPR:$b
3252 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3253           list<dag> pattern = [],
3254           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3255           string asm = "\t$Rd, $Rn, $Rm">
3256   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3257     Sched<[WriteALU, ReadALU, ReadALU]> {
3258   bits<4> Rn;
3259   bits<4> Rd;
3260   bits<4> Rm;
3261   let Inst{27-20} = op27_20;
3262   let Inst{11-4} = op11_4;
3263   let Inst{19-16} = Rn;
3264   let Inst{15-12} = Rd;
3265   let Inst{3-0}   = Rm;
3266
3267   let Unpredictable{11-8} = 0b1111;
3268 }
3269
3270 // Saturating add/subtract
3271
3272 let DecoderMethod = "DecodeQADDInstruction" in
3273 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3274                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3275                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3276
3277 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3278                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3279                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3280 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3281                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3282                   "\t$Rd, $Rm, $Rn">;
3283 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3284                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3285                   "\t$Rd, $Rm, $Rn">;
3286
3287 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3288 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3289 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3290 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3291 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3292 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3293 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3294 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3295 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3296 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3297 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3298 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3299
3300 // Signed/Unsigned add/subtract
3301
3302 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3303 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3304 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3305 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3306 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3307 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3308 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3309 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3310 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3311 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3312 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3313 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3314
3315 // Signed/Unsigned halving add/subtract
3316
3317 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3318 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3319 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3320 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3321 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3322 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3323 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3324 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3325 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3326 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3327 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3328 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3329
3330 // Unsigned Sum of Absolute Differences [and Accumulate].
3331
3332 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3333                 MulFrm /* for convenience */, NoItinerary, "usad8",
3334                 "\t$Rd, $Rn, $Rm", []>,
3335              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3336   bits<4> Rd;
3337   bits<4> Rn;
3338   bits<4> Rm;
3339   let Inst{27-20} = 0b01111000;
3340   let Inst{15-12} = 0b1111;
3341   let Inst{7-4} = 0b0001;
3342   let Inst{19-16} = Rd;
3343   let Inst{11-8} = Rm;
3344   let Inst{3-0} = Rn;
3345 }
3346 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3347                 MulFrm /* for convenience */, NoItinerary, "usada8",
3348                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3349              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3350   bits<4> Rd;
3351   bits<4> Rn;
3352   bits<4> Rm;
3353   bits<4> Ra;
3354   let Inst{27-20} = 0b01111000;
3355   let Inst{7-4} = 0b0001;
3356   let Inst{19-16} = Rd;
3357   let Inst{15-12} = Ra;
3358   let Inst{11-8} = Rm;
3359   let Inst{3-0} = Rn;
3360 }
3361
3362 // Signed/Unsigned saturate
3363
3364 def SSAT : AI<(outs GPRnopc:$Rd),
3365               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3366               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3367   bits<4> Rd;
3368   bits<5> sat_imm;
3369   bits<4> Rn;
3370   bits<8> sh;
3371   let Inst{27-21} = 0b0110101;
3372   let Inst{5-4} = 0b01;
3373   let Inst{20-16} = sat_imm;
3374   let Inst{15-12} = Rd;
3375   let Inst{11-7} = sh{4-0};
3376   let Inst{6} = sh{5};
3377   let Inst{3-0} = Rn;
3378 }
3379
3380 def SSAT16 : AI<(outs GPRnopc:$Rd),
3381                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3382                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3383   bits<4> Rd;
3384   bits<4> sat_imm;
3385   bits<4> Rn;
3386   let Inst{27-20} = 0b01101010;
3387   let Inst{11-4} = 0b11110011;
3388   let Inst{15-12} = Rd;
3389   let Inst{19-16} = sat_imm;
3390   let Inst{3-0} = Rn;
3391 }
3392
3393 def USAT : AI<(outs GPRnopc:$Rd),
3394               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3395               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3396   bits<4> Rd;
3397   bits<5> sat_imm;
3398   bits<4> Rn;
3399   bits<8> sh;
3400   let Inst{27-21} = 0b0110111;
3401   let Inst{5-4} = 0b01;
3402   let Inst{15-12} = Rd;
3403   let Inst{11-7} = sh{4-0};
3404   let Inst{6} = sh{5};
3405   let Inst{20-16} = sat_imm;
3406   let Inst{3-0} = Rn;
3407 }
3408
3409 def USAT16 : AI<(outs GPRnopc:$Rd),
3410                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3411                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3412   bits<4> Rd;
3413   bits<4> sat_imm;
3414   bits<4> Rn;
3415   let Inst{27-20} = 0b01101110;
3416   let Inst{11-4} = 0b11110011;
3417   let Inst{15-12} = Rd;
3418   let Inst{19-16} = sat_imm;
3419   let Inst{3-0} = Rn;
3420 }
3421
3422 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3423                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3424 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3425                (USAT imm:$pos, GPRnopc:$a, 0)>;
3426
3427 //===----------------------------------------------------------------------===//
3428 //  Bitwise Instructions.
3429 //
3430
3431 defm AND   : AsI1_bin_irs<0b0000, "and",
3432                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3433                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3434 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3435                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3436                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3437 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3438                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3439                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3440 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3441                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3442                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3443
3444 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3445 // like in the actual instruction encoding. The complexity of mapping the mask
3446 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3447 // instruction description.
3448 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3449                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3450                "bfc", "\t$Rd, $imm", "$src = $Rd",
3451                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3452                Requires<[IsARM, HasV6T2]> {
3453   bits<4> Rd;
3454   bits<10> imm;
3455   let Inst{27-21} = 0b0111110;
3456   let Inst{6-0}   = 0b0011111;
3457   let Inst{15-12} = Rd;
3458   let Inst{11-7}  = imm{4-0}; // lsb
3459   let Inst{20-16} = imm{9-5}; // msb
3460 }
3461
3462 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3463 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3464           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3465           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3466           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3467                            bf_inv_mask_imm:$imm))]>,
3468           Requires<[IsARM, HasV6T2]> {
3469   bits<4> Rd;
3470   bits<4> Rn;
3471   bits<10> imm;
3472   let Inst{27-21} = 0b0111110;
3473   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3474   let Inst{15-12} = Rd;
3475   let Inst{11-7}  = imm{4-0}; // lsb
3476   let Inst{20-16} = imm{9-5}; // width
3477   let Inst{3-0}   = Rn;
3478 }
3479
3480 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3481                   "mvn", "\t$Rd, $Rm",
3482                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3483   bits<4> Rd;
3484   bits<4> Rm;
3485   let Inst{25} = 0;
3486   let Inst{19-16} = 0b0000;
3487   let Inst{11-4} = 0b00000000;
3488   let Inst{15-12} = Rd;
3489   let Inst{3-0} = Rm;
3490 }
3491 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3492                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3493                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3494                   Sched<[WriteALU]> {
3495   bits<4> Rd;
3496   bits<12> shift;
3497   let Inst{25} = 0;
3498   let Inst{19-16} = 0b0000;
3499   let Inst{15-12} = Rd;
3500   let Inst{11-5} = shift{11-5};
3501   let Inst{4} = 0;
3502   let Inst{3-0} = shift{3-0};
3503 }
3504 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3505                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3506                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3507                   Sched<[WriteALU]> {
3508   bits<4> Rd;
3509   bits<12> shift;
3510   let Inst{25} = 0;
3511   let Inst{19-16} = 0b0000;
3512   let Inst{15-12} = Rd;
3513   let Inst{11-8} = shift{11-8};
3514   let Inst{7} = 0;
3515   let Inst{6-5} = shift{6-5};
3516   let Inst{4} = 1;
3517   let Inst{3-0} = shift{3-0};
3518 }
3519 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3520 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3521                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3522                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3523   bits<4> Rd;
3524   bits<12> imm;
3525   let Inst{25} = 1;
3526   let Inst{19-16} = 0b0000;
3527   let Inst{15-12} = Rd;
3528   let Inst{11-0} = imm;
3529 }
3530
3531 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3532              (BICri GPR:$src, so_imm_not:$imm)>;
3533
3534 //===----------------------------------------------------------------------===//
3535 //  Multiply Instructions.
3536 //
3537 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3538              string opc, string asm, list<dag> pattern>
3539   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3540   bits<4> Rd;
3541   bits<4> Rm;
3542   bits<4> Rn;
3543   let Inst{19-16} = Rd;
3544   let Inst{11-8}  = Rm;
3545   let Inst{3-0}   = Rn;
3546 }
3547 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3548              string opc, string asm, list<dag> pattern>
3549   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3550   bits<4> RdLo;
3551   bits<4> RdHi;
3552   bits<4> Rm;
3553   bits<4> Rn;
3554   let Inst{19-16} = RdHi;
3555   let Inst{15-12} = RdLo;
3556   let Inst{11-8}  = Rm;
3557   let Inst{3-0}   = Rn;
3558 }
3559 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3560              string opc, string asm, list<dag> pattern>
3561   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3562   bits<4> RdLo;
3563   bits<4> RdHi;
3564   bits<4> Rm;
3565   bits<4> Rn;
3566   let Inst{19-16} = RdHi;
3567   let Inst{15-12} = RdLo;
3568   let Inst{11-8}  = Rm;
3569   let Inst{3-0}   = Rn;
3570 }
3571
3572 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3573 //        property. Remove them when it's possible to add those properties
3574 //        on an individual MachineInstr, not just an instruction description.
3575 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3576 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3577                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3578                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3579                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3580                   Requires<[IsARM, HasV6]> {
3581   let Inst{15-12} = 0b0000;
3582   let Unpredictable{15-12} = 0b1111;
3583 }
3584
3585 let Constraints = "@earlyclobber $Rd" in
3586 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3587                                                     pred:$p, cc_out:$s),
3588                            4, IIC_iMUL32,
3589                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3590                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3591                Requires<[IsARM, NoV6, UseMulOps]>;
3592 }
3593
3594 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3595                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3596                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3597                    Requires<[IsARM, HasV6, UseMulOps]> {
3598   bits<4> Ra;
3599   let Inst{15-12} = Ra;
3600 }
3601
3602 let Constraints = "@earlyclobber $Rd" in
3603 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3604                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3605                            4, IIC_iMAC32,
3606                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3607                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3608                         Requires<[IsARM, NoV6]>;
3609
3610 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3611                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3612                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3613                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3614   bits<4> Rd;
3615   bits<4> Rm;
3616   bits<4> Rn;
3617   bits<4> Ra;
3618   let Inst{19-16} = Rd;
3619   let Inst{15-12} = Ra;
3620   let Inst{11-8}  = Rm;
3621   let Inst{3-0}   = Rn;
3622 }
3623
3624 // Extra precision multiplies with low / high results
3625 let neverHasSideEffects = 1 in {
3626 let isCommutable = 1 in {
3627 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3628                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3629                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3630                     Requires<[IsARM, HasV6]>;
3631
3632 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3633                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3634                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3635                     Requires<[IsARM, HasV6]>;
3636
3637 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3638 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3639                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3640                             4, IIC_iMUL64, [],
3641           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3642                            Requires<[IsARM, NoV6]>;
3643
3644 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3645                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3646                             4, IIC_iMUL64, [],
3647           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3648                            Requires<[IsARM, NoV6]>;
3649 }
3650 }
3651
3652 // Multiply + accumulate
3653 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3654                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3655                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3656          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3657 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3658                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3659                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3660          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3661
3662 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3663                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3664                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3665                     Requires<[IsARM, HasV6]> {
3666   bits<4> RdLo;
3667   bits<4> RdHi;
3668   bits<4> Rm;
3669   bits<4> Rn;
3670   let Inst{19-16} = RdHi;
3671   let Inst{15-12} = RdLo;
3672   let Inst{11-8}  = Rm;
3673   let Inst{3-0}   = Rn;
3674 }
3675
3676 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3677 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3678                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3679                               4, IIC_iMAC64, [],
3680              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3681                            pred:$p, cc_out:$s)>,
3682                            Requires<[IsARM, NoV6]>;
3683 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3684                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3685                               4, IIC_iMAC64, [],
3686              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3687                            pred:$p, cc_out:$s)>,
3688                            Requires<[IsARM, NoV6]>;
3689 }
3690
3691 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3692 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3693                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3694                               4, IIC_iMAC64, [],
3695           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3696                            Requires<[IsARM, NoV6]>;
3697 }
3698
3699 } // neverHasSideEffects
3700
3701 // Most significant word multiply
3702 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3703                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3704                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3705             Requires<[IsARM, HasV6]> {
3706   let Inst{15-12} = 0b1111;
3707 }
3708
3709 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3710                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3711             Requires<[IsARM, HasV6]> {
3712   let Inst{15-12} = 0b1111;
3713 }
3714
3715 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3716                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3717                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3718                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3719             Requires<[IsARM, HasV6, UseMulOps]>;
3720
3721 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3722                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3723                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3724             Requires<[IsARM, HasV6]>;
3725
3726 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3727                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3728                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3729             Requires<[IsARM, HasV6, UseMulOps]>;
3730
3731 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3732                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3733                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3734             Requires<[IsARM, HasV6]>;
3735
3736 multiclass AI_smul<string opc, PatFrag opnode> {
3737   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3738               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3739               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3740                                       (sext_inreg GPR:$Rm, i16)))]>,
3741            Requires<[IsARM, HasV5TE]>;
3742
3743   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3744               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3745               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3746                                       (sra GPR:$Rm, (i32 16))))]>,
3747            Requires<[IsARM, HasV5TE]>;
3748
3749   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3750               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3751               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3752                                       (sext_inreg GPR:$Rm, i16)))]>,
3753            Requires<[IsARM, HasV5TE]>;
3754
3755   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3756               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3757               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3758                                       (sra GPR:$Rm, (i32 16))))]>,
3759             Requires<[IsARM, HasV5TE]>;
3760
3761   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3762               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3763               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3764                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3765            Requires<[IsARM, HasV5TE]>;
3766
3767   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3768               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3769               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3770                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3771             Requires<[IsARM, HasV5TE]>;
3772 }
3773
3774
3775 multiclass AI_smla<string opc, PatFrag opnode> {
3776   let DecoderMethod = "DecodeSMLAInstruction" in {
3777   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3778               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3779               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3780               [(set GPRnopc:$Rd, (add GPR:$Ra,
3781                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3782                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3783            Requires<[IsARM, HasV5TE, UseMulOps]>;
3784
3785   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3786               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3787               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3788               [(set GPRnopc:$Rd,
3789                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3790                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3791            Requires<[IsARM, HasV5TE, UseMulOps]>;
3792
3793   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3794               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3795               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3796               [(set GPRnopc:$Rd,
3797                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3798                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3799            Requires<[IsARM, HasV5TE, UseMulOps]>;
3800
3801   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3802               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3803               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3804              [(set GPRnopc:$Rd,
3805                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3806                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3807             Requires<[IsARM, HasV5TE, UseMulOps]>;
3808
3809   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3810               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3811               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3812               [(set GPRnopc:$Rd,
3813                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3814                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3815            Requires<[IsARM, HasV5TE, UseMulOps]>;
3816
3817   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3818               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3819               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3820               [(set GPRnopc:$Rd,
3821                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3822                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3823             Requires<[IsARM, HasV5TE, UseMulOps]>;
3824   }
3825 }
3826
3827 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3828 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3829
3830 // Halfword multiply accumulate long: SMLAL<x><y>.
3831 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3832                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3833                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3834               Requires<[IsARM, HasV5TE]>;
3835
3836 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3837                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3838                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3839               Requires<[IsARM, HasV5TE]>;
3840
3841 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3842                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3843                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3844               Requires<[IsARM, HasV5TE]>;
3845
3846 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3847                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3848                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3849               Requires<[IsARM, HasV5TE]>;
3850
3851 // Helper class for AI_smld.
3852 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3853                     InstrItinClass itin, string opc, string asm>
3854   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3855   bits<4> Rn;
3856   bits<4> Rm;
3857   let Inst{27-23} = 0b01110;
3858   let Inst{22}    = long;
3859   let Inst{21-20} = 0b00;
3860   let Inst{11-8}  = Rm;
3861   let Inst{7}     = 0;
3862   let Inst{6}     = sub;
3863   let Inst{5}     = swap;
3864   let Inst{4}     = 1;
3865   let Inst{3-0}   = Rn;
3866 }
3867 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3868                 InstrItinClass itin, string opc, string asm>
3869   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3870   bits<4> Rd;
3871   let Inst{15-12} = 0b1111;
3872   let Inst{19-16} = Rd;
3873 }
3874 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3875                 InstrItinClass itin, string opc, string asm>
3876   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3877   bits<4> Ra;
3878   bits<4> Rd;
3879   let Inst{19-16} = Rd;
3880   let Inst{15-12} = Ra;
3881 }
3882 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3883                   InstrItinClass itin, string opc, string asm>
3884   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3885   bits<4> RdLo;
3886   bits<4> RdHi;
3887   let Inst{19-16} = RdHi;
3888   let Inst{15-12} = RdLo;
3889 }
3890
3891 multiclass AI_smld<bit sub, string opc> {
3892
3893   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3894                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3895                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3896
3897   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3898                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3899                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3900
3901   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3902                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3903                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3904
3905   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3906                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3907                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3908
3909 }
3910
3911 defm SMLA : AI_smld<0, "smla">;
3912 defm SMLS : AI_smld<1, "smls">;
3913
3914 multiclass AI_sdml<bit sub, string opc> {
3915
3916   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3917                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3918   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3919                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3920 }
3921
3922 defm SMUA : AI_sdml<0, "smua">;
3923 defm SMUS : AI_sdml<1, "smus">;
3924
3925 //===----------------------------------------------------------------------===//
3926 //  Division Instructions (ARMv7-A with virtualization extension)
3927 //
3928 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3929                    "sdiv", "\t$Rd, $Rn, $Rm",
3930                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3931            Requires<[IsARM, HasDivideInARM]>;
3932
3933 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3934                    "udiv", "\t$Rd, $Rn, $Rm",
3935                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3936            Requires<[IsARM, HasDivideInARM]>;
3937
3938 //===----------------------------------------------------------------------===//
3939 //  Misc. Arithmetic Instructions.
3940 //
3941
3942 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3943               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3944               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3945            Sched<[WriteALU]>;
3946
3947 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3948               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3949               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3950            Requires<[IsARM, HasV6T2]>,
3951            Sched<[WriteALU]>;
3952
3953 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3954               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3955               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3956            Sched<[WriteALU]>;
3957
3958 let AddedComplexity = 5 in
3959 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3960                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3961                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3962                Requires<[IsARM, HasV6]>,
3963            Sched<[WriteALU]>;
3964
3965 let AddedComplexity = 5 in
3966 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3967                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3968                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3969                Requires<[IsARM, HasV6]>,
3970            Sched<[WriteALU]>;
3971
3972 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3973                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3974                (REVSH GPR:$Rm)>;
3975
3976 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3977                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3978                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3979                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3980                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3981                                            0xFFFF0000)))]>,
3982                Requires<[IsARM, HasV6]>,
3983            Sched<[WriteALUsi, ReadALU]>;
3984
3985 // Alternate cases for PKHBT where identities eliminate some nodes.
3986 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3987                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3988 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3989                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3990
3991 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3992 // will match the pattern below.
3993 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3994                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3995                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3996                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3997                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3998                                            0xFFFF)))]>,
3999                Requires<[IsARM, HasV6]>,
4000            Sched<[WriteALUsi, ReadALU]>;
4001
4002 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4003 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4004 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4005 // pkhtb src1, src2, asr (17..31).
4006 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4007                    (srl GPRnopc:$src2, imm16:$sh)),
4008                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4009 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4010                    (sra GPRnopc:$src2, imm16_31:$sh)),
4011                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4012 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4013                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4014                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4015
4016 //===----------------------------------------------------------------------===//
4017 //  Comparison Instructions...
4018 //
4019
4020 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4021                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4022                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4023
4024 // ARMcmpZ can re-use the above instruction definitions.
4025 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4026              (CMPri   GPR:$src, so_imm:$imm)>;
4027 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4028              (CMPrr   GPR:$src, GPR:$rhs)>;
4029 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4030              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4031 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4032              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4033
4034 // CMN register-integer
4035 let isCompare = 1, Defs = [CPSR] in {
4036 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4037                 "cmn", "\t$Rn, $imm",
4038                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4039                 Sched<[WriteCMP, ReadALU]> {
4040   bits<4> Rn;
4041   bits<12> imm;
4042   let Inst{25} = 1;
4043   let Inst{20} = 1;
4044   let Inst{19-16} = Rn;
4045   let Inst{15-12} = 0b0000;
4046   let Inst{11-0} = imm;
4047
4048   let Unpredictable{15-12} = 0b1111;
4049 }
4050
4051 // CMN register-register/shift
4052 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4053                  "cmn", "\t$Rn, $Rm",
4054                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4055                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4056   bits<4> Rn;
4057   bits<4> Rm;
4058   let isCommutable = 1;
4059   let Inst{25} = 0;
4060   let Inst{20} = 1;
4061   let Inst{19-16} = Rn;
4062   let Inst{15-12} = 0b0000;
4063   let Inst{11-4} = 0b00000000;
4064   let Inst{3-0} = Rm;
4065
4066   let Unpredictable{15-12} = 0b1111;
4067 }
4068
4069 def CMNzrsi : AI1<0b1011, (outs),
4070                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4071                   "cmn", "\t$Rn, $shift",
4072                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4073                     GPR:$Rn, so_reg_imm:$shift)]>,
4074                     Sched<[WriteCMPsi, ReadALU]> {
4075   bits<4> Rn;
4076   bits<12> shift;
4077   let Inst{25} = 0;
4078   let Inst{20} = 1;
4079   let Inst{19-16} = Rn;
4080   let Inst{15-12} = 0b0000;
4081   let Inst{11-5} = shift{11-5};
4082   let Inst{4} = 0;
4083   let Inst{3-0} = shift{3-0};
4084
4085   let Unpredictable{15-12} = 0b1111;
4086 }
4087
4088 def CMNzrsr : AI1<0b1011, (outs),
4089                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4090                   "cmn", "\t$Rn, $shift",
4091                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4092                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4093                     Sched<[WriteCMPsr, ReadALU]> {
4094   bits<4> Rn;
4095   bits<12> shift;
4096   let Inst{25} = 0;
4097   let Inst{20} = 1;
4098   let Inst{19-16} = Rn;
4099   let Inst{15-12} = 0b0000;
4100   let Inst{11-8} = shift{11-8};
4101   let Inst{7} = 0;
4102   let Inst{6-5} = shift{6-5};
4103   let Inst{4} = 1;
4104   let Inst{3-0} = shift{3-0};
4105
4106   let Unpredictable{15-12} = 0b1111;
4107 }
4108
4109 }
4110
4111 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4112              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4113
4114 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4115              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4116
4117 // Note that TST/TEQ don't set all the same flags that CMP does!
4118 defm TST  : AI1_cmp_irs<0b1000, "tst",
4119                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4120                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4121 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4122                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4123                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4124
4125 // Pseudo i64 compares for some floating point compares.
4126 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4127     Defs = [CPSR] in {
4128 def BCCi64 : PseudoInst<(outs),
4129     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4130      IIC_Br,
4131     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4132     Sched<[WriteBr]>;
4133
4134 def BCCZi64 : PseudoInst<(outs),
4135      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4136     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4137     Sched<[WriteBr]>;
4138 } // usesCustomInserter
4139
4140
4141 // Conditional moves
4142 // FIXME: should be able to write a pattern for ARMcmov, but can't use
4143 // a two-value operand where a dag node expects two operands. :(
4144 let neverHasSideEffects = 1 in {
4145
4146 let isCommutable = 1, isSelect = 1 in
4147 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
4148                            4, IIC_iCMOVr,
4149   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
4150       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4151
4152 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4153                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
4154                            4, IIC_iCMOVsr,
4155   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
4156                             imm:$cc, CCR:$ccr))*/]>,
4157       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4158 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4159                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
4160                            4, IIC_iCMOVsr,
4161   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4162                             imm:$cc, CCR:$ccr))*/]>,
4163       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4164
4165
4166 let isMoveImm = 1 in
4167 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
4168                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
4169                              4, IIC_iMOVi,
4170                              []>,
4171       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4172       Sched<[WriteALU]>;
4173
4174 let isMoveImm = 1 in
4175 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4176                            (ins GPR:$false, so_imm:$imm, pred:$p),
4177                            4, IIC_iCMOVi,
4178    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
4179       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4180
4181 // Two instruction predicate mov immediate.
4182 let isMoveImm = 1 in
4183 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
4184                                 (ins GPR:$false, i32imm:$src, pred:$p),
4185                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
4186
4187 let isMoveImm = 1 in
4188 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4189                            (ins GPR:$false, so_imm:$imm, pred:$p),
4190                            4, IIC_iCMOVi,
4191  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
4192                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4193
4194 } // neverHasSideEffects
4195
4196
4197 //===----------------------------------------------------------------------===//
4198 // Atomic operations intrinsics
4199 //
4200
4201 def MemBarrierOptOperand : AsmOperandClass {
4202   let Name = "MemBarrierOpt";
4203   let ParserMethod = "parseMemBarrierOptOperand";
4204 }
4205 def memb_opt : Operand<i32> {
4206   let PrintMethod = "printMemBOption";
4207   let ParserMatchClass = MemBarrierOptOperand;
4208   let DecoderMethod = "DecodeMemBarrierOption";
4209 }
4210
4211 def InstSyncBarrierOptOperand : AsmOperandClass {
4212   let Name = "InstSyncBarrierOpt";
4213   let ParserMethod = "parseInstSyncBarrierOptOperand";
4214 }
4215 def instsyncb_opt : Operand<i32> {
4216   let PrintMethod = "printInstSyncBOption";
4217   let ParserMatchClass = InstSyncBarrierOptOperand;
4218   let DecoderMethod = "DecodeInstSyncBarrierOption";
4219 }
4220
4221 // memory barriers protect the atomic sequences
4222 let hasSideEffects = 1 in {
4223 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4224                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4225                 Requires<[IsARM, HasDB]> {
4226   bits<4> opt;
4227   let Inst{31-4} = 0xf57ff05;
4228   let Inst{3-0} = opt;
4229 }
4230 }
4231
4232 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4233                 "dsb", "\t$opt", []>,
4234                 Requires<[IsARM, HasDB]> {
4235   bits<4> opt;
4236   let Inst{31-4} = 0xf57ff04;
4237   let Inst{3-0} = opt;
4238 }
4239
4240 // ISB has only full system option
4241 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4242                 "isb", "\t$opt", []>,
4243                 Requires<[IsARM, HasDB]> {
4244   bits<4> opt;
4245   let Inst{31-4} = 0xf57ff06;
4246   let Inst{3-0} = opt;
4247 }
4248
4249 // Pseudo instruction that combines movs + predicated rsbmi
4250 // to implement integer ABS
4251 let usesCustomInserter = 1, Defs = [CPSR] in
4252 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4253
4254 let usesCustomInserter = 1 in {
4255   let Defs = [CPSR] in {
4256     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4257       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4258       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4259     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4260       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4261       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4262     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4263       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4264       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4265     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4266       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4267       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4268     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4269       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4270       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4271     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4272       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4273       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4274     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4275       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4276       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4277     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4278       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4279       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4280     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4281       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4282       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4283     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4284       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4285       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4286     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4287       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4288       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4289     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4290       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4291       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4292     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4293       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4294       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4295     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4296       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4297       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4298     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4299       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4300       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4301     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4302       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4303       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4304     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4305       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4306       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4307     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4308       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4309       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4310     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4311       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4312       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4313     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4314       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4315       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4316     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4317       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4318       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4319     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4320       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4321       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4322     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4323       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4324       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4325     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4326       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4327       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4328     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4329       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4330       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4331     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4332       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4333       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4334     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4335       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4336       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4337     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4338       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4339       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4340     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4341       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4342       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4343     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4344       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4345       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4346
4347     def ATOMIC_SWAP_I8 : PseudoInst<
4348       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4349       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4350     def ATOMIC_SWAP_I16 : PseudoInst<
4351       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4352       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4353     def ATOMIC_SWAP_I32 : PseudoInst<
4354       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4355       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4356
4357     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4358       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4359       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4360     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4361       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4362       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4363     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4364       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4365       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4366 }
4367 }
4368
4369 let usesCustomInserter = 1 in {
4370     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4371       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4372       NoItinerary,
4373       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4374 }
4375
4376 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4377   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4378 }]>;
4379
4380 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4381   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4382 }]>;
4383
4384 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4385   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4386 }]>;
4387
4388 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4389                       (int_arm_strex node:$val, node:$ptr), [{
4390   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4391 }]>;
4392
4393 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4394                       (int_arm_strex node:$val, node:$ptr), [{
4395   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4396 }]>;
4397
4398 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4399                       (int_arm_strex node:$val, node:$ptr), [{
4400   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4401 }]>;
4402
4403 let mayLoad = 1 in {
4404 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4405                      NoItinerary,
4406                      "ldrexb", "\t$Rt, $addr",
4407                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4408 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4409                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4410                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4411 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4412                      NoItinerary, "ldrex", "\t$Rt, $addr",
4413                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4414 let hasExtraDefRegAllocReq = 1 in
4415 def LDREXD: AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4416                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4417   let DecoderMethod = "DecodeDoubleRegLoad";
4418 }
4419 }
4420
4421 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4422 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4423                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4424                     [(set GPR:$Rd, (strex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4425 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4426                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4427                     [(set GPR:$Rd, (strex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4428 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4429                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4430                     [(set GPR:$Rd, (strex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4431 let hasExtraSrcRegAllocReq = 1 in
4432 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4433                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4434                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4435   let DecoderMethod = "DecodeDoubleRegStore";
4436 }
4437 }
4438
4439
4440 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4441                 [(int_arm_clrex)]>,
4442             Requires<[IsARM, HasV7]>  {
4443   let Inst{31-0} = 0b11110101011111111111000000011111;
4444 }
4445
4446 def : ARMPat<(and (ldrex_1 addr_offset_none:$addr), 0xff),
4447              (LDREXB addr_offset_none:$addr)>;
4448 def : ARMPat<(and (ldrex_2 addr_offset_none:$addr), 0xffff),
4449              (LDREXH addr_offset_none:$addr)>;
4450 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4451              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4452 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4453              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4454
4455 // SWP/SWPB are deprecated in V6/V7.
4456 let mayLoad = 1, mayStore = 1 in {
4457 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4458                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>;
4459 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4460                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>;
4461 }
4462
4463 //===----------------------------------------------------------------------===//
4464 // Coprocessor Instructions.
4465 //
4466
4467 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4468             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4469             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4470             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4471                           imm:$CRm, imm:$opc2)]> {
4472   bits<4> opc1;
4473   bits<4> CRn;
4474   bits<4> CRd;
4475   bits<4> cop;
4476   bits<3> opc2;
4477   bits<4> CRm;
4478
4479   let Inst{3-0}   = CRm;
4480   let Inst{4}     = 0;
4481   let Inst{7-5}   = opc2;
4482   let Inst{11-8}  = cop;
4483   let Inst{15-12} = CRd;
4484   let Inst{19-16} = CRn;
4485   let Inst{23-20} = opc1;
4486 }
4487
4488 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4489                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4490                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4491                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4492                               imm:$CRm, imm:$opc2)]> {
4493   let Inst{31-28} = 0b1111;
4494   bits<4> opc1;
4495   bits<4> CRn;
4496   bits<4> CRd;
4497   bits<4> cop;
4498   bits<3> opc2;
4499   bits<4> CRm;
4500
4501   let Inst{3-0}   = CRm;
4502   let Inst{4}     = 0;
4503   let Inst{7-5}   = opc2;
4504   let Inst{11-8}  = cop;
4505   let Inst{15-12} = CRd;
4506   let Inst{19-16} = CRn;
4507   let Inst{23-20} = opc1;
4508 }
4509
4510 class ACI<dag oops, dag iops, string opc, string asm,
4511           IndexMode im = IndexModeNone>
4512   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4513       opc, asm, "", []> {
4514   let Inst{27-25} = 0b110;
4515 }
4516 class ACInoP<dag oops, dag iops, string opc, string asm,
4517           IndexMode im = IndexModeNone>
4518   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4519          opc, asm, "", []> {
4520   let Inst{31-28} = 0b1111;
4521   let Inst{27-25} = 0b110;
4522 }
4523 multiclass LdStCop<bit load, bit Dbit, string asm> {
4524   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4525                     asm, "\t$cop, $CRd, $addr"> {
4526     bits<13> addr;
4527     bits<4> cop;
4528     bits<4> CRd;
4529     let Inst{24} = 1; // P = 1
4530     let Inst{23} = addr{8};
4531     let Inst{22} = Dbit;
4532     let Inst{21} = 0; // W = 0
4533     let Inst{20} = load;
4534     let Inst{19-16} = addr{12-9};
4535     let Inst{15-12} = CRd;
4536     let Inst{11-8} = cop;
4537     let Inst{7-0} = addr{7-0};
4538     let DecoderMethod = "DecodeCopMemInstruction";
4539   }
4540   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4541                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4542     bits<13> addr;
4543     bits<4> cop;
4544     bits<4> CRd;
4545     let Inst{24} = 1; // P = 1
4546     let Inst{23} = addr{8};
4547     let Inst{22} = Dbit;
4548     let Inst{21} = 1; // W = 1
4549     let Inst{20} = load;
4550     let Inst{19-16} = addr{12-9};
4551     let Inst{15-12} = CRd;
4552     let Inst{11-8} = cop;
4553     let Inst{7-0} = addr{7-0};
4554     let DecoderMethod = "DecodeCopMemInstruction";
4555   }
4556   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4557                               postidx_imm8s4:$offset),
4558                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4559     bits<9> offset;
4560     bits<4> addr;
4561     bits<4> cop;
4562     bits<4> CRd;
4563     let Inst{24} = 0; // P = 0
4564     let Inst{23} = offset{8};
4565     let Inst{22} = Dbit;
4566     let Inst{21} = 1; // W = 1
4567     let Inst{20} = load;
4568     let Inst{19-16} = addr;
4569     let Inst{15-12} = CRd;
4570     let Inst{11-8} = cop;
4571     let Inst{7-0} = offset{7-0};
4572     let DecoderMethod = "DecodeCopMemInstruction";
4573   }
4574   def _OPTION : ACI<(outs),
4575                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4576                          coproc_option_imm:$option),
4577       asm, "\t$cop, $CRd, $addr, $option"> {
4578     bits<8> option;
4579     bits<4> addr;
4580     bits<4> cop;
4581     bits<4> CRd;
4582     let Inst{24} = 0; // P = 0
4583     let Inst{23} = 1; // U = 1
4584     let Inst{22} = Dbit;
4585     let Inst{21} = 0; // W = 0
4586     let Inst{20} = load;
4587     let Inst{19-16} = addr;
4588     let Inst{15-12} = CRd;
4589     let Inst{11-8} = cop;
4590     let Inst{7-0} = option;
4591     let DecoderMethod = "DecodeCopMemInstruction";
4592   }
4593 }
4594 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4595   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4596                        asm, "\t$cop, $CRd, $addr"> {
4597     bits<13> addr;
4598     bits<4> cop;
4599     bits<4> CRd;
4600     let Inst{24} = 1; // P = 1
4601     let Inst{23} = addr{8};
4602     let Inst{22} = Dbit;
4603     let Inst{21} = 0; // W = 0
4604     let Inst{20} = load;
4605     let Inst{19-16} = addr{12-9};
4606     let Inst{15-12} = CRd;
4607     let Inst{11-8} = cop;
4608     let Inst{7-0} = addr{7-0};
4609     let DecoderMethod = "DecodeCopMemInstruction";
4610   }
4611   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4612                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4613     bits<13> addr;
4614     bits<4> cop;
4615     bits<4> CRd;
4616     let Inst{24} = 1; // P = 1
4617     let Inst{23} = addr{8};
4618     let Inst{22} = Dbit;
4619     let Inst{21} = 1; // W = 1
4620     let Inst{20} = load;
4621     let Inst{19-16} = addr{12-9};
4622     let Inst{15-12} = CRd;
4623     let Inst{11-8} = cop;
4624     let Inst{7-0} = addr{7-0};
4625     let DecoderMethod = "DecodeCopMemInstruction";
4626   }
4627   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4628                                  postidx_imm8s4:$offset),
4629                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4630     bits<9> offset;
4631     bits<4> addr;
4632     bits<4> cop;
4633     bits<4> CRd;
4634     let Inst{24} = 0; // P = 0
4635     let Inst{23} = offset{8};
4636     let Inst{22} = Dbit;
4637     let Inst{21} = 1; // W = 1
4638     let Inst{20} = load;
4639     let Inst{19-16} = addr;
4640     let Inst{15-12} = CRd;
4641     let Inst{11-8} = cop;
4642     let Inst{7-0} = offset{7-0};
4643     let DecoderMethod = "DecodeCopMemInstruction";
4644   }
4645   def _OPTION : ACInoP<(outs),
4646                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4647                             coproc_option_imm:$option),
4648       asm, "\t$cop, $CRd, $addr, $option"> {
4649     bits<8> option;
4650     bits<4> addr;
4651     bits<4> cop;
4652     bits<4> CRd;
4653     let Inst{24} = 0; // P = 0
4654     let Inst{23} = 1; // U = 1
4655     let Inst{22} = Dbit;
4656     let Inst{21} = 0; // W = 0
4657     let Inst{20} = load;
4658     let Inst{19-16} = addr;
4659     let Inst{15-12} = CRd;
4660     let Inst{11-8} = cop;
4661     let Inst{7-0} = option;
4662     let DecoderMethod = "DecodeCopMemInstruction";
4663   }
4664 }
4665
4666 defm LDC   : LdStCop <1, 0, "ldc">;
4667 defm LDCL  : LdStCop <1, 1, "ldcl">;
4668 defm STC   : LdStCop <0, 0, "stc">;
4669 defm STCL  : LdStCop <0, 1, "stcl">;
4670 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4671 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4672 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4673 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4674
4675 //===----------------------------------------------------------------------===//
4676 // Move between coprocessor and ARM core register.
4677 //
4678
4679 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4680                 list<dag> pattern>
4681   : ABI<0b1110, oops, iops, NoItinerary, opc,
4682         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4683   let Inst{20} = direction;
4684   let Inst{4} = 1;
4685
4686   bits<4> Rt;
4687   bits<4> cop;
4688   bits<3> opc1;
4689   bits<3> opc2;
4690   bits<4> CRm;
4691   bits<4> CRn;
4692
4693   let Inst{15-12} = Rt;
4694   let Inst{11-8}  = cop;
4695   let Inst{23-21} = opc1;
4696   let Inst{7-5}   = opc2;
4697   let Inst{3-0}   = CRm;
4698   let Inst{19-16} = CRn;
4699 }
4700
4701 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4702                     (outs),
4703                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4704                          c_imm:$CRm, imm0_7:$opc2),
4705                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4706                                   imm:$CRm, imm:$opc2)]>;
4707 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4708                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4709                         c_imm:$CRm, 0, pred:$p)>;
4710 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4711                     (outs GPRwithAPSR:$Rt),
4712                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4713                          imm0_7:$opc2), []>;
4714 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4715                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4716                         c_imm:$CRm, 0, pred:$p)>;
4717
4718 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4719              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4720
4721 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4722                  list<dag> pattern>
4723   : ABXI<0b1110, oops, iops, NoItinerary,
4724          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4725   let Inst{31-24} = 0b11111110;
4726   let Inst{20} = direction;
4727   let Inst{4} = 1;
4728
4729   bits<4> Rt;
4730   bits<4> cop;
4731   bits<3> opc1;
4732   bits<3> opc2;
4733   bits<4> CRm;
4734   bits<4> CRn;
4735
4736   let Inst{15-12} = Rt;
4737   let Inst{11-8}  = cop;
4738   let Inst{23-21} = opc1;
4739   let Inst{7-5}   = opc2;
4740   let Inst{3-0}   = CRm;
4741   let Inst{19-16} = CRn;
4742 }
4743
4744 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4745                       (outs),
4746                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4747                            c_imm:$CRm, imm0_7:$opc2),
4748                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4749                                      imm:$CRm, imm:$opc2)]>;
4750 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4751                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4752                          c_imm:$CRm, 0)>;
4753 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4754                       (outs GPRwithAPSR:$Rt),
4755                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4756                            imm0_7:$opc2), []>;
4757 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4758                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4759                          c_imm:$CRm, 0)>;
4760
4761 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4762                               imm:$CRm, imm:$opc2),
4763                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4764
4765 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4766   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4767         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4768         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4769   let Inst{23-21} = 0b010;
4770   let Inst{20} = direction;
4771
4772   bits<4> Rt;
4773   bits<4> Rt2;
4774   bits<4> cop;
4775   bits<4> opc1;
4776   bits<4> CRm;
4777
4778   let Inst{15-12} = Rt;
4779   let Inst{19-16} = Rt2;
4780   let Inst{11-8}  = cop;
4781   let Inst{7-4}   = opc1;
4782   let Inst{3-0}   = CRm;
4783 }
4784
4785 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4786                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4787                                      GPRnopc:$Rt2, imm:$CRm)]>;
4788 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4789
4790 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4791   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4792          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4793          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4794   let Inst{31-28} = 0b1111;
4795   let Inst{23-21} = 0b010;
4796   let Inst{20} = direction;
4797
4798   bits<4> Rt;
4799   bits<4> Rt2;
4800   bits<4> cop;
4801   bits<4> opc1;
4802   bits<4> CRm;
4803
4804   let Inst{15-12} = Rt;
4805   let Inst{19-16} = Rt2;
4806   let Inst{11-8}  = cop;
4807   let Inst{7-4}   = opc1;
4808   let Inst{3-0}   = CRm;
4809
4810   let DecoderMethod = "DecodeMRRC2";
4811 }
4812
4813 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4814                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4815                                         GPRnopc:$Rt2, imm:$CRm)]>;
4816 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4817
4818 //===----------------------------------------------------------------------===//
4819 // Move between special register and ARM core register
4820 //
4821
4822 // Move to ARM core register from Special Register
4823 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4824               "mrs", "\t$Rd, apsr", []> {
4825   bits<4> Rd;
4826   let Inst{23-16} = 0b00001111;
4827   let Unpredictable{19-17} = 0b111;
4828
4829   let Inst{15-12} = Rd;
4830
4831   let Inst{11-0} = 0b000000000000;
4832   let Unpredictable{11-0} = 0b110100001111;
4833 }
4834
4835 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4836          Requires<[IsARM]>;
4837
4838 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4839 // section B9.3.9, with the R bit set to 1.
4840 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4841                  "mrs", "\t$Rd, spsr", []> {
4842   bits<4> Rd;
4843   let Inst{23-16} = 0b01001111;
4844   let Unpredictable{19-16} = 0b1111;
4845
4846   let Inst{15-12} = Rd;
4847
4848   let Inst{11-0} = 0b000000000000;
4849   let Unpredictable{11-0} = 0b110100001111;
4850 }
4851
4852 // Move from ARM core register to Special Register
4853 //
4854 // No need to have both system and application versions, the encodings are the
4855 // same and the assembly parser has no way to distinguish between them. The mask
4856 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4857 // the mask with the fields to be accessed in the special register.
4858 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4859               "msr", "\t$mask, $Rn", []> {
4860   bits<5> mask;
4861   bits<4> Rn;
4862
4863   let Inst{23} = 0;
4864   let Inst{22} = mask{4}; // R bit
4865   let Inst{21-20} = 0b10;
4866   let Inst{19-16} = mask{3-0};
4867   let Inst{15-12} = 0b1111;
4868   let Inst{11-4} = 0b00000000;
4869   let Inst{3-0} = Rn;
4870 }
4871
4872 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4873                "msr", "\t$mask, $a", []> {
4874   bits<5> mask;
4875   bits<12> a;
4876
4877   let Inst{23} = 0;
4878   let Inst{22} = mask{4}; // R bit
4879   let Inst{21-20} = 0b10;
4880   let Inst{19-16} = mask{3-0};
4881   let Inst{15-12} = 0b1111;
4882   let Inst{11-0} = a;
4883 }
4884
4885 //===----------------------------------------------------------------------===//
4886 // TLS Instructions
4887 //
4888
4889 // __aeabi_read_tp preserves the registers r1-r3.
4890 // This is a pseudo inst so that we can get the encoding right,
4891 // complete with fixup for the aeabi_read_tp function.
4892 let isCall = 1,
4893   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4894   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4895                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
4896 }
4897
4898 //===----------------------------------------------------------------------===//
4899 // SJLJ Exception handling intrinsics
4900 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4901 //   address and save #0 in R0 for the non-longjmp case.
4902 //   Since by its nature we may be coming from some other function to get
4903 //   here, and we're using the stack frame for the containing function to
4904 //   save/restore registers, we can't keep anything live in regs across
4905 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4906 //   when we get here from a longjmp(). We force everything out of registers
4907 //   except for our own input by listing the relevant registers in Defs. By
4908 //   doing so, we also cause the prologue/epilogue code to actively preserve
4909 //   all of the callee-saved resgisters, which is exactly what we want.
4910 //   A constant value is passed in $val, and we use the location as a scratch.
4911 //
4912 // These are pseudo-instructions and are lowered to individual MC-insts, so
4913 // no encoding information is necessary.
4914 let Defs =
4915   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4916     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4917   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4918   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4919                                NoItinerary,
4920                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4921                            Requires<[IsARM, HasVFP2]>;
4922 }
4923
4924 let Defs =
4925   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4926   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4927   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4928                                    NoItinerary,
4929                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4930                                 Requires<[IsARM, NoVFP]>;
4931 }
4932
4933 // FIXME: Non-IOS version(s)
4934 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4935     Defs = [ R7, LR, SP ] in {
4936 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4937                              NoItinerary,
4938                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4939                                 Requires<[IsARM, IsIOS]>;
4940 }
4941
4942 // eh.sjlj.dispatchsetup pseudo-instruction.
4943 // This pseudo is used for both ARM and Thumb. Any differences are handled when
4944 // the pseudo is expanded (which happens before any passes that need the
4945 // instruction size).
4946 let isBarrier = 1 in
4947 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4948
4949
4950 //===----------------------------------------------------------------------===//
4951 // Non-Instruction Patterns
4952 //
4953
4954 // ARMv4 indirect branch using (MOVr PC, dst)
4955 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4956   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4957                     4, IIC_Br, [(brind GPR:$dst)],
4958                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4959                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
4960
4961 // Large immediate handling.
4962
4963 // 32-bit immediate using two piece so_imms or movw + movt.
4964 // This is a single pseudo instruction, the benefit is that it can be remat'd
4965 // as a single unit instead of having to handle reg inputs.
4966 // FIXME: Remove this when we can do generalized remat.
4967 let isReMaterializable = 1, isMoveImm = 1 in
4968 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4969                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4970                            Requires<[IsARM]>;
4971
4972 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4973 // It also makes it possible to rematerialize the instructions.
4974 // FIXME: Remove this when we can do generalized remat and when machine licm
4975 // can properly the instructions.
4976 let isReMaterializable = 1 in {
4977 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4978                               IIC_iMOVix2addpc,
4979                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4980                         Requires<[IsARM, UseMovt]>;
4981
4982 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4983                              IIC_iMOVix2,
4984                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4985                         Requires<[IsARM, UseMovt]>;
4986
4987 let AddedComplexity = 10 in
4988 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4989                                 IIC_iMOVix2ld,
4990                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4991                     Requires<[IsARM, UseMovt]>;
4992 } // isReMaterializable
4993
4994 // ConstantPool, GlobalAddress, and JumpTable
4995 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4996             Requires<[IsARM, DontUseMovt]>;
4997 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4998 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4999             Requires<[IsARM, UseMovt]>;
5000 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5001              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5002
5003 // TODO: add,sub,and, 3-instr forms?
5004
5005 // Tail calls. These patterns also apply to Thumb mode.
5006 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5007 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5008 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5009
5010 // Direct calls
5011 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5012 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5013              (BMOVPCB_CALL texternalsym:$func)>;
5014
5015 // zextload i1 -> zextload i8
5016 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5017 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5018
5019 // extload -> zextload
5020 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5021 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5022 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5023 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5024
5025 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5026
5027 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5028 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5029
5030 // smul* and smla*
5031 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5032                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5033                  (SMULBB GPR:$a, GPR:$b)>;
5034 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5035                  (SMULBB GPR:$a, GPR:$b)>;
5036 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5037                       (sra GPR:$b, (i32 16))),
5038                  (SMULBT GPR:$a, GPR:$b)>;
5039 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5040                  (SMULBT GPR:$a, GPR:$b)>;
5041 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5042                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5043                  (SMULTB GPR:$a, GPR:$b)>;
5044 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5045                 (SMULTB GPR:$a, GPR:$b)>;
5046 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5047                       (i32 16)),
5048                  (SMULWB GPR:$a, GPR:$b)>;
5049 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5050                  (SMULWB GPR:$a, GPR:$b)>;
5051
5052 def : ARMV5MOPat<(add GPR:$acc,
5053                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5054                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5055                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5056 def : ARMV5MOPat<(add GPR:$acc,
5057                       (mul sext_16_node:$a, sext_16_node:$b)),
5058                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5059 def : ARMV5MOPat<(add GPR:$acc,
5060                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5061                            (sra GPR:$b, (i32 16)))),
5062                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5063 def : ARMV5MOPat<(add GPR:$acc,
5064                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5065                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5066 def : ARMV5MOPat<(add GPR:$acc,
5067                       (mul (sra GPR:$a, (i32 16)),
5068                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5069                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5070 def : ARMV5MOPat<(add GPR:$acc,
5071                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5072                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5073 def : ARMV5MOPat<(add GPR:$acc,
5074                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5075                            (i32 16))),
5076                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5077 def : ARMV5MOPat<(add GPR:$acc,
5078                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5079                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5080
5081
5082 // Pre-v7 uses MCR for synchronization barriers.
5083 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5084          Requires<[IsARM, HasV6]>;
5085
5086 // SXT/UXT with no rotate
5087 let AddedComplexity = 16 in {
5088 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5089 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5090 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5091 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5092                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5093 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5094                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5095 }
5096
5097 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5098 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5099
5100 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5101                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5102 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5103                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5104
5105 // Atomic load/store patterns
5106 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5107              (LDRBrs ldst_so_reg:$src)>;
5108 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5109              (LDRBi12 addrmode_imm12:$src)>;
5110 def : ARMPat<(atomic_load_16 addrmode3:$src),
5111              (LDRH addrmode3:$src)>;
5112 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5113              (LDRrs ldst_so_reg:$src)>;
5114 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5115              (LDRi12 addrmode_imm12:$src)>;
5116 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5117              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5118 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5119              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5120 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5121              (STRH GPR:$val, addrmode3:$ptr)>;
5122 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5123              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5124 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5125              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5126
5127
5128 //===----------------------------------------------------------------------===//
5129 // Thumb Support
5130 //
5131
5132 include "ARMInstrThumb.td"
5133
5134 //===----------------------------------------------------------------------===//
5135 // Thumb2 Support
5136 //
5137
5138 include "ARMInstrThumb2.td"
5139
5140 //===----------------------------------------------------------------------===//
5141 // Floating Point Support
5142 //
5143
5144 include "ARMInstrVFP.td"
5145
5146 //===----------------------------------------------------------------------===//
5147 // Advanced SIMD (NEON) Support
5148 //
5149
5150 include "ARMInstrNEON.td"
5151
5152 //===----------------------------------------------------------------------===//
5153 // Assembler aliases
5154 //
5155
5156 // Memory barriers
5157 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5158 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5159 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5160
5161 // System instructions
5162 def : MnemonicAlias<"swi", "svc">;
5163
5164 // Load / Store Multiple
5165 def : MnemonicAlias<"ldmfd", "ldm">;
5166 def : MnemonicAlias<"ldmia", "ldm">;
5167 def : MnemonicAlias<"ldmea", "ldmdb">;
5168 def : MnemonicAlias<"stmfd", "stmdb">;
5169 def : MnemonicAlias<"stmia", "stm">;
5170 def : MnemonicAlias<"stmea", "stm">;
5171
5172 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5173 // shift amount is zero (i.e., unspecified).
5174 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5175                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5176         Requires<[IsARM, HasV6]>;
5177 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5178                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5179         Requires<[IsARM, HasV6]>;
5180
5181 // PUSH/POP aliases for STM/LDM
5182 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5183 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5184
5185 // SSAT/USAT optional shift operand.
5186 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5187                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5188 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5189                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5190
5191
5192 // Extend instruction optional rotate operand.
5193 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5194                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5195 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5196                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5197 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5198                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5199 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5200                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5201 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5202                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5203 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5204                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5205
5206 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5207                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5208 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5209                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5210 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5211                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5212 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5213                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5214 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5215                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5216 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5217                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5218
5219
5220 // RFE aliases
5221 def : MnemonicAlias<"rfefa", "rfeda">;
5222 def : MnemonicAlias<"rfeea", "rfedb">;
5223 def : MnemonicAlias<"rfefd", "rfeia">;
5224 def : MnemonicAlias<"rfeed", "rfeib">;
5225 def : MnemonicAlias<"rfe", "rfeia">;
5226
5227 // SRS aliases
5228 def : MnemonicAlias<"srsfa", "srsib">;
5229 def : MnemonicAlias<"srsea", "srsia">;
5230 def : MnemonicAlias<"srsfd", "srsdb">;
5231 def : MnemonicAlias<"srsed", "srsda">;
5232 def : MnemonicAlias<"srs", "srsia">;
5233
5234 // QSAX == QSUBADDX
5235 def : MnemonicAlias<"qsubaddx", "qsax">;
5236 // SASX == SADDSUBX
5237 def : MnemonicAlias<"saddsubx", "sasx">;
5238 // SHASX == SHADDSUBX
5239 def : MnemonicAlias<"shaddsubx", "shasx">;
5240 // SHSAX == SHSUBADDX
5241 def : MnemonicAlias<"shsubaddx", "shsax">;
5242 // SSAX == SSUBADDX
5243 def : MnemonicAlias<"ssubaddx", "ssax">;
5244 // UASX == UADDSUBX
5245 def : MnemonicAlias<"uaddsubx", "uasx">;
5246 // UHASX == UHADDSUBX
5247 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5248 // UHSAX == UHSUBADDX
5249 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5250 // UQASX == UQADDSUBX
5251 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5252 // UQSAX == UQSUBADDX
5253 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5254 // USAX == USUBADDX
5255 def : MnemonicAlias<"usubaddx", "usax">;
5256
5257 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5258 // for isel.
5259 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5260                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5261 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5262                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5263 // Same for AND <--> BIC
5264 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5265                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5266                           pred:$p, cc_out:$s)>;
5267 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5268                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5269                           pred:$p, cc_out:$s)>;
5270 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5271                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5272                           pred:$p, cc_out:$s)>;
5273 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5274                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5275                           pred:$p, cc_out:$s)>;
5276
5277 // Likewise, "add Rd, so_imm_neg" -> sub
5278 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5279                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5280 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5281                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5282 // Same for CMP <--> CMN via so_imm_neg
5283 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5284                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5285 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5286                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5287
5288 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5289 // LSR, ROR, and RRX instructions.
5290 // FIXME: We need C++ parser hooks to map the alias to the MOV
5291 //        encoding. It seems we should be able to do that sort of thing
5292 //        in tblgen, but it could get ugly.
5293 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5294 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5295                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5296                              cc_out:$s)>;
5297 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5298                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5299                              cc_out:$s)>;
5300 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5301                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5302                              cc_out:$s)>;
5303 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5304                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5305                              cc_out:$s)>;
5306 }
5307 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5308                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5309 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5310 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5311                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5312                              cc_out:$s)>;
5313 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5314                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5315                              cc_out:$s)>;
5316 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5317                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5318                              cc_out:$s)>;
5319 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5320                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5321                              cc_out:$s)>;
5322 }
5323
5324 // "neg" is and alias for "rsb rd, rn, #0"
5325 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5326                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5327
5328 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5329 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5330          Requires<[IsARM, NoV6]>;
5331
5332 // UMULL/SMULL are available on all arches, but the instruction definitions
5333 // need difference constraints pre-v6. Use these aliases for the assembly
5334 // parsing on pre-v6.
5335 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5336             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5337          Requires<[IsARM, NoV6]>;
5338 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5339             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5340          Requires<[IsARM, NoV6]>;
5341
5342 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5343 // is discarded.
5344 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;