lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  75                                             [SDTCisSameAs<0, 2>,
  76                                              SDTCisSameAs<0, 3>,
  77                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  78
  79 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  80 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  81                                             [SDTCisSameAs<0, 2>,
  82                                              SDTCisSameAs<0, 3>,
  83                                              SDTCisInt<0>,
  84                                              SDTCisVT<1, i32>,
  85                                              SDTCisVT<4, i32>]>;
  86 // Node definitions.
  87 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  88 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  89 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  90 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  91
  92 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  93                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  94 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  95                               [SDNPHasChain, SDNPSideEffect,
  96                                SDNPOptInGlue, SDNPOutGlue]>;
  97 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
  98                                 SDT_ARMStructByVal,
  99                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 100                                  SDNPMayStore, SDNPMayLoad]>;
 101
 102 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 103                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 104                                SDNPVariadic]>;
 105 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 106                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 107                                SDNPVariadic]>;
 108 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 109                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 110                                SDNPVariadic]>;
 111
 112 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 113                               [SDNPHasChain, SDNPOptInGlue]>;
 114
 115 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 116                               [SDNPInGlue]>;
 117
 118 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 119                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 120
 121 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 122                               [SDNPHasChain]>;
 123 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 124                               [SDNPHasChain]>;
 125
 126 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 127                               [SDNPHasChain]>;
 128
 129 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 130                               [SDNPOutGlue]>;
 131
 132 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 133                               [SDNPOutGlue]>;
 134
 135 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 136                               [SDNPOutGlue, SDNPCommutative]>;
 137
 138 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 139
 140 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 141 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 142 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 143
 144 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 145                               [SDNPCommutative]>;
 146 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 147 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 148 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 149
 150 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 151 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 152                                SDT_ARMEH_SJLJ_Setjmp,
 153                                [SDNPHasChain, SDNPSideEffect]>;
 154 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 155                                SDT_ARMEH_SJLJ_Longjmp,
 156                                [SDNPHasChain, SDNPSideEffect]>;
 157
 158 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 159                                [SDNPHasChain, SDNPSideEffect]>;
 160 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 161                                [SDNPHasChain, SDNPSideEffect]>;
 162 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 163                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 164
 165 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 166
 167 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 168                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 169
 170
 171 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 172
 173 //===----------------------------------------------------------------------===//
 174 // ARM Instruction Predicate Definitions.
 175 //
 176 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 177                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 178 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 179 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 180 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 181                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 182 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 183                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 184 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 185 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 186                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 187 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 188 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 189                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 190 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 191 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 192                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 193 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 194                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 195 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 196                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 197 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 198                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 199 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 200                                  AssemblerPredicate<"FeatureFP16","half-float">;
 201 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 202                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 203 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 204                                  AssemblerPredicate<"FeatureT2XtPk",
 205                                                      "pack/extract">;
 206 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 207                                  AssemblerPredicate<"FeatureDSPThumb2",
 208                                                     "thumb2-dsp">;
 209 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 210                                  AssemblerPredicate<"FeatureDB",
 211                                                     "data-barriers">;
 212 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 213                                  AssemblerPredicate<"FeatureMP",
 214                                                     "mp-extensions">;
 215 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 216 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 217 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 218                                  AssemblerPredicate<"ModeThumb", "thumb">;
 219 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 220 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 221                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 222                                                     "thumb2">;
 223 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 224                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 225 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 226                                  AssemblerPredicate<"!FeatureMClass",
 227                                                     "armv7a/r">;
 228 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 229                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 230 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 231 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 232 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 233
 234 // FIXME: Eventually this will be just "hasV6T2Ops".
 235 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 236 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 237 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 238
 239 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 240 // But only select them if more precision in FP computation is allowed.
 241 // Do not use them for Darwin platforms.
 242 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 243                                  " FPOpFusion::Fast) && "
 244                                  "!Subtarget->isTargetDarwin()">;
 245 def DontUseFusedMAC  : Predicate<"!Subtarget->hasVFP4() || "
 246                                  "Subtarget->isTargetDarwin()">;
 247
 248 def IsLE             : Predicate<"TLI.isLittleEndian()">;
 249 def IsBE             : Predicate<"TLI.isBigEndian()">;
 250
 251 //===----------------------------------------------------------------------===//
 252 // ARM Flag Definitions.
 253
 254 class RegConstraint<string C> {
 255   string Constraints = C;
 256 }
 257
 258 //===----------------------------------------------------------------------===//
 259 //  ARM specific transformation functions and pattern fragments.
 260 //
 261
 262 // imm_neg_XFORM - Return a imm value packed into the format described for
 263 // imm_neg defs below.
 264 def imm_neg_XFORM : SDNodeXForm<imm, [{
 265   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 266 }]>;
 267
 268 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 269 // so_imm_not def below.
 270 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 271   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 272 }]>;
 273
 274 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 275 def imm16_31 : ImmLeaf<i32, [{
 276   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 277 }]>;
 278
 279 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 280 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 281     unsigned Value = -(unsigned)N->getZExtValue();
 282     return Value && ARM_AM::getSOImmVal(Value) != -1;
 283   }], imm_neg_XFORM> {
 284   let ParserMatchClass = so_imm_neg_asmoperand;
 285 }
 286
 287 // Note: this pattern doesn't require an encoder method and such, as it's
 288 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 289 // is handled by the destination instructions, which use so_imm.
 290 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 291 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 292     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 293   }], so_imm_not_XFORM> {
 294   let ParserMatchClass = so_imm_not_asmoperand;
 295 }
 296
 297 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 298 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 299   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 300 }]>;
 301
 302 /// Split a 32-bit immediate into two 16 bit parts.
 303 def hi16 : SDNodeXForm<imm, [{
 304   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 305 }]>;
 306
 307 def lo16AllZero : PatLeaf<(i32 imm), [{
 308   // Returns true if all low 16-bits are 0.
 309   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 310 }], hi16>;
 311
 312 class BinOpWithFlagFrag<dag res> :
 313       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 314 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 315 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 316
 317 // An 'and' node with a single use.
 318 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 319   return N->hasOneUse();
 320 }]>;
 321
 322 // An 'xor' node with a single use.
 323 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 324   return N->hasOneUse();
 325 }]>;
 326
 327 // An 'fmul' node with a single use.
 328 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 329   return N->hasOneUse();
 330 }]>;
 331
 332 // An 'fadd' node which checks for single non-hazardous use.
 333 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 334   return hasNoVMLxHazardUse(N);
 335 }]>;
 336
 337 // An 'fsub' node which checks for single non-hazardous use.
 338 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 339   return hasNoVMLxHazardUse(N);
 340 }]>;
 341
 342 //===----------------------------------------------------------------------===//
 343 // Operand Definitions.
 344 //
 345
 346 // Immediate operands with a shared generic asm render method.
 347 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 348
 349 // Branch target.
 350 // FIXME: rename brtarget to t2_brtarget
 351 def brtarget : Operand<OtherVT> {
 352   let EncoderMethod = "getBranchTargetOpValue";
 353   let OperandType = "OPERAND_PCREL";
 354   let DecoderMethod = "DecodeT2BROperand";
 355 }
 356
 357 // FIXME: get rid of this one?
 358 def uncondbrtarget : Operand<OtherVT> {
 359   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 360   let OperandType = "OPERAND_PCREL";
 361 }
 362
 363 // Branch target for ARM. Handles conditional/unconditional
 364 def br_target : Operand<OtherVT> {
 365   let EncoderMethod = "getARMBranchTargetOpValue";
 366   let OperandType = "OPERAND_PCREL";
 367 }
 368
 369 // Call target.
 370 // FIXME: rename bltarget to t2_bl_target?
 371 def bltarget : Operand<i32> {
 372   // Encoded the same as branch targets.
 373   let EncoderMethod = "getBranchTargetOpValue";
 374   let OperandType = "OPERAND_PCREL";
 375 }
 376
 377 // Call target for ARM. Handles conditional/unconditional
 378 // FIXME: rename bl_target to t2_bltarget?
 379 def bl_target : Operand<i32> {
 380   let EncoderMethod = "getARMBLTargetOpValue";
 381   let OperandType = "OPERAND_PCREL";
 382 }
 383
 384 def blx_target : Operand<i32> {
 385   let EncoderMethod = "getARMBLXTargetOpValue";
 386   let OperandType = "OPERAND_PCREL";
 387 }
 388
 389 // A list of registers separated by comma. Used by load/store multiple.
 390 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 391 def reglist : Operand<i32> {
 392   let EncoderMethod = "getRegisterListOpValue";
 393   let ParserMatchClass = RegListAsmOperand;
 394   let PrintMethod = "printRegisterList";
 395   let DecoderMethod = "DecodeRegListOperand";
 396 }
 397
 398 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 399 def dpr_reglist : Operand<i32> {
 400   let EncoderMethod = "getRegisterListOpValue";
 401   let ParserMatchClass = DPRRegListAsmOperand;
 402   let PrintMethod = "printRegisterList";
 403   let DecoderMethod = "DecodeDPRRegListOperand";
 404 }
 405
 406 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 407 def spr_reglist : Operand<i32> {
 408   let EncoderMethod = "getRegisterListOpValue";
 409   let ParserMatchClass = SPRRegListAsmOperand;
 410   let PrintMethod = "printRegisterList";
 411   let DecoderMethod = "DecodeSPRRegListOperand";
 412 }
 413
 414 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 415 def cpinst_operand : Operand<i32> {
 416   let PrintMethod = "printCPInstOperand";
 417 }
 418
 419 // Local PC labels.
 420 def pclabel : Operand<i32> {
 421   let PrintMethod = "printPCLabel";
 422 }
 423
 424 // ADR instruction labels.
 425 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 426 def adrlabel : Operand<i32> {
 427   let EncoderMethod = "getAdrLabelOpValue";
 428   let ParserMatchClass = AdrLabelAsmOperand;
 429   let PrintMethod = "printAdrLabelOperand";
 430 }
 431
 432 def neon_vcvt_imm32 : Operand<i32> {
 433   let EncoderMethod = "getNEONVcvtImm32OpValue";
 434   let DecoderMethod = "DecodeVCVTImmOperand";
 435 }
 436
 437 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 438 def rot_imm_XFORM: SDNodeXForm<imm, [{
 439   switch (N->getZExtValue()){
 440   default: assert(0);
 441   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 442   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 443   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 444   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 445   }
 446 }]>;
 447 def RotImmAsmOperand : AsmOperandClass {
 448   let Name = "RotImm";
 449   let ParserMethod = "parseRotImm";
 450 }
 451 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 452     int32_t v = N->getZExtValue();
 453     return v == 8 || v == 16 || v == 24; }],
 454     rot_imm_XFORM> {
 455   let PrintMethod = "printRotImmOperand";
 456   let ParserMatchClass = RotImmAsmOperand;
 457 }
 458
 459 // shift_imm: An integer that encodes a shift amount and the type of shift
 460 // (asr or lsl). The 6-bit immediate encodes as:
 461 //    {5}     0 ==> lsl
 462 //            1     asr
 463 //    {4-0}   imm5 shift amount.
 464 //            asr #32 encoded as imm5 == 0.
 465 def ShifterImmAsmOperand : AsmOperandClass {
 466   let Name = "ShifterImm";
 467   let ParserMethod = "parseShifterImm";
 468 }
 469 def shift_imm : Operand<i32> {
 470   let PrintMethod = "printShiftImmOperand";
 471   let ParserMatchClass = ShifterImmAsmOperand;
 472 }
 473
 474 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 475 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 476 def so_reg_reg : Operand<i32>,  // reg reg imm
 477                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 478                                 [shl, srl, sra, rotr]> {
 479   let EncoderMethod = "getSORegRegOpValue";
 480   let PrintMethod = "printSORegRegOperand";
 481   let DecoderMethod = "DecodeSORegRegOperand";
 482   let ParserMatchClass = ShiftedRegAsmOperand;
 483   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 484 }
 485
 486 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 487 def so_reg_imm : Operand<i32>, // reg imm
 488                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 489                                 [shl, srl, sra, rotr]> {
 490   let EncoderMethod = "getSORegImmOpValue";
 491   let PrintMethod = "printSORegImmOperand";
 492   let DecoderMethod = "DecodeSORegImmOperand";
 493   let ParserMatchClass = ShiftedImmAsmOperand;
 494   let MIOperandInfo = (ops GPR, i32imm);
 495 }
 496
 497 // FIXME: Does this need to be distinct from so_reg?
 498 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 499                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 500                                   [shl,srl,sra,rotr]> {
 501   let EncoderMethod = "getSORegRegOpValue";
 502   let PrintMethod = "printSORegRegOperand";
 503   let DecoderMethod = "DecodeSORegRegOperand";
 504   let ParserMatchClass = ShiftedRegAsmOperand;
 505   let MIOperandInfo = (ops GPR, GPR, i32imm);
 506 }
 507
 508 // FIXME: Does this need to be distinct from so_reg?
 509 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 510                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 511                                   [shl,srl,sra,rotr]> {
 512   let EncoderMethod = "getSORegImmOpValue";
 513   let PrintMethod = "printSORegImmOperand";
 514   let DecoderMethod = "DecodeSORegImmOperand";
 515   let ParserMatchClass = ShiftedImmAsmOperand;
 516   let MIOperandInfo = (ops GPR, i32imm);
 517 }
 518
 519
 520 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 521 // 8-bit immediate rotated by an arbitrary number of bits.
 522 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 523 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 524     return ARM_AM::getSOImmVal(Imm) != -1;
 525   }]> {
 526   let EncoderMethod = "getSOImmOpValue";
 527   let ParserMatchClass = SOImmAsmOperand;
 528   let DecoderMethod = "DecodeSOImmOperand";
 529 }
 530
 531 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 532 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 533 // get the first/second pieces.
 534 def so_imm2part : PatLeaf<(imm), [{
 535       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 536 }]>;
 537
 538 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 539 ///
 540 def arm_i32imm : PatLeaf<(imm), [{
 541   if (Subtarget->hasV6T2Ops())
 542     return true;
 543   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 544 }]>;
 545
 546 /// imm0_1 predicate - Immediate in the range [0,1].
 547 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 548 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 549
 550 /// imm0_3 predicate - Immediate in the range [0,3].
 551 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 552 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 553
 554 /// imm0_7 predicate - Immediate in the range [0,7].
 555 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 556 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 557   return Imm >= 0 && Imm < 8;
 558 }]> {
 559   let ParserMatchClass = Imm0_7AsmOperand;
 560 }
 561
 562 /// imm8 predicate - Immediate is exactly 8.
 563 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 564 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 565   let ParserMatchClass = Imm8AsmOperand;
 566 }
 567
 568 /// imm16 predicate - Immediate is exactly 16.
 569 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 570 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 571   let ParserMatchClass = Imm16AsmOperand;
 572 }
 573
 574 /// imm32 predicate - Immediate is exactly 32.
 575 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 576 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 577   let ParserMatchClass = Imm32AsmOperand;
 578 }
 579
 580 /// imm1_7 predicate - Immediate in the range [1,7].
 581 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 582 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 583   let ParserMatchClass = Imm1_7AsmOperand;
 584 }
 585
 586 /// imm1_15 predicate - Immediate in the range [1,15].
 587 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 588 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 589   let ParserMatchClass = Imm1_15AsmOperand;
 590 }
 591
 592 /// imm1_31 predicate - Immediate in the range [1,31].
 593 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 594 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 595   let ParserMatchClass = Imm1_31AsmOperand;
 596 }
 597
 598 /// imm0_15 predicate - Immediate in the range [0,15].
 599 def Imm0_15AsmOperand: ImmAsmOperand {
 600   let Name = "Imm0_15";
 601   let DiagnosticType = "ImmRange0_15";
 602 }
 603 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 604   return Imm >= 0 && Imm < 16;
 605 }]> {
 606   let ParserMatchClass = Imm0_15AsmOperand;
 607 }
 608
 609 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 610 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 611 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 612   return Imm >= 0 && Imm < 32;
 613 }]> {
 614   let ParserMatchClass = Imm0_31AsmOperand;
 615 }
 616
 617 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 618 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 619 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 620   return Imm >= 0 && Imm < 32;
 621 }]> {
 622   let ParserMatchClass = Imm0_32AsmOperand;
 623 }
 624
 625 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 626 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 627 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 628   return Imm >= 0 && Imm < 64;
 629 }]> {
 630   let ParserMatchClass = Imm0_63AsmOperand;
 631 }
 632
 633 /// imm0_255 predicate - Immediate in the range [0,255].
 634 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 635 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 636   let ParserMatchClass = Imm0_255AsmOperand;
 637 }
 638
 639 /// imm0_65535 - An immediate is in the range [0.65535].
 640 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 641 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 642   return Imm >= 0 && Imm < 65536;
 643 }]> {
 644   let ParserMatchClass = Imm0_65535AsmOperand;
 645 }
 646
 647 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 648 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 649   return -Imm >= 0 && -Imm < 65536;
 650 }]>;
 651
 652 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 653 // a relocatable expression.
 654 //
 655 // FIXME: This really needs a Thumb version separate from the ARM version.
 656 // While the range is the same, and can thus use the same match class,
 657 // the encoding is different so it should have a different encoder method.
 658 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 659 def imm0_65535_expr : Operand<i32> {
 660   let EncoderMethod = "getHiLo16ImmOpValue";
 661   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 662 }
 663
 664 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 665 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 666 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 667   return Imm >= 0 && Imm <= 0xffffff;
 668 }]> {
 669   let ParserMatchClass = Imm24bitAsmOperand;
 670 }
 671
 672
 673 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 674 /// e.g., 0xf000ffff
 675 def BitfieldAsmOperand : AsmOperandClass {
 676   let Name = "Bitfield";
 677   let ParserMethod = "parseBitfield";
 678 }
 679
 680 def bf_inv_mask_imm : Operand<i32>,
 681                       PatLeaf<(imm), [{
 682   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 683 }] > {
 684   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 685   let PrintMethod = "printBitfieldInvMaskImmOperand";
 686   let DecoderMethod = "DecodeBitfieldMaskOperand";
 687   let ParserMatchClass = BitfieldAsmOperand;
 688 }
 689
 690 def imm1_32_XFORM: SDNodeXForm<imm, [{
 691   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 692 }]>;
 693 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 694 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 695    uint64_t Imm = N->getZExtValue();
 696    return Imm > 0 && Imm <= 32;
 697  }],
 698     imm1_32_XFORM> {
 699   let PrintMethod = "printImmPlusOneOperand";
 700   let ParserMatchClass = Imm1_32AsmOperand;
 701 }
 702
 703 def imm1_16_XFORM: SDNodeXForm<imm, [{
 704   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 705 }]>;
 706 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 707 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 708     imm1_16_XFORM> {
 709   let PrintMethod = "printImmPlusOneOperand";
 710   let ParserMatchClass = Imm1_16AsmOperand;
 711 }
 712
 713 // Define ARM specific addressing modes.
 714 // addrmode_imm12 := reg +/- imm12
 715 //
 716 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 717 def addrmode_imm12 : Operand<i32>,
 718                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 719   // 12-bit immediate operand. Note that instructions using this encode
 720   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 721   // immediate values are as normal.
 722
 723   let EncoderMethod = "getAddrModeImm12OpValue";
 724   let PrintMethod = "printAddrModeImm12Operand";
 725   let DecoderMethod = "DecodeAddrModeImm12Operand";
 726   let ParserMatchClass = MemImm12OffsetAsmOperand;
 727   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 728 }
 729 // ldst_so_reg := reg +/- reg shop imm
 730 //
 731 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 732 def ldst_so_reg : Operand<i32>,
 733                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 734   let EncoderMethod = "getLdStSORegOpValue";
 735   // FIXME: Simplify the printer
 736   let PrintMethod = "printAddrMode2Operand";
 737   let DecoderMethod = "DecodeSORegMemOperand";
 738   let ParserMatchClass = MemRegOffsetAsmOperand;
 739   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 740 }
 741
 742 // postidx_imm8 := +/- [0,255]
 743 //
 744 // 9 bit value:
 745 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 746 //  {7-0}     [0,255] imm8 value.
 747 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 748 def postidx_imm8 : Operand<i32> {
 749   let PrintMethod = "printPostIdxImm8Operand";
 750   let ParserMatchClass = PostIdxImm8AsmOperand;
 751   let MIOperandInfo = (ops i32imm);
 752 }
 753
 754 // postidx_imm8s4 := +/- [0,1020]
 755 //
 756 // 9 bit value:
 757 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 758 //  {7-0}     [0,255] imm8 value, scaled by 4.
 759 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 760 def postidx_imm8s4 : Operand<i32> {
 761   let PrintMethod = "printPostIdxImm8s4Operand";
 762   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 763   let MIOperandInfo = (ops i32imm);
 764 }
 765
 766
 767 // postidx_reg := +/- reg
 768 //
 769 def PostIdxRegAsmOperand : AsmOperandClass {
 770   let Name = "PostIdxReg";
 771   let ParserMethod = "parsePostIdxReg";
 772 }
 773 def postidx_reg : Operand<i32> {
 774   let EncoderMethod = "getPostIdxRegOpValue";
 775   let DecoderMethod = "DecodePostIdxReg";
 776   let PrintMethod = "printPostIdxRegOperand";
 777   let ParserMatchClass = PostIdxRegAsmOperand;
 778   let MIOperandInfo = (ops GPRnopc, i32imm);
 779 }
 780
 781
 782 // addrmode2 := reg +/- imm12
 783 //           := reg +/- reg shop imm
 784 //
 785 // FIXME: addrmode2 should be refactored the rest of the way to always
 786 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 787 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 788 def addrmode2 : Operand<i32>,
 789                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 790   let EncoderMethod = "getAddrMode2OpValue";
 791   let PrintMethod = "printAddrMode2Operand";
 792   let ParserMatchClass = AddrMode2AsmOperand;
 793   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 794 }
 795
 796 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 797   let Name = "PostIdxRegShifted";
 798   let ParserMethod = "parsePostIdxReg";
 799 }
 800 def am2offset_reg : Operand<i32>,
 801                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 802                 [], [SDNPWantRoot]> {
 803   let EncoderMethod = "getAddrMode2OffsetOpValue";
 804   let PrintMethod = "printAddrMode2OffsetOperand";
 805   // When using this for assembly, it's always as a post-index offset.
 806   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 807   let MIOperandInfo = (ops GPRnopc, i32imm);
 808 }
 809
 810 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 811 // the GPR is purely vestigal at this point.
 812 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 813 def am2offset_imm : Operand<i32>,
 814                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 815                 [], [SDNPWantRoot]> {
 816   let EncoderMethod = "getAddrMode2OffsetOpValue";
 817   let PrintMethod = "printAddrMode2OffsetOperand";
 818   let ParserMatchClass = AM2OffsetImmAsmOperand;
 819   let MIOperandInfo = (ops GPRnopc, i32imm);
 820 }
 821
 822
 823 // addrmode3 := reg +/- reg
 824 // addrmode3 := reg +/- imm8
 825 //
 826 // FIXME: split into imm vs. reg versions.
 827 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 828 def addrmode3 : Operand<i32>,
 829                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 830   let EncoderMethod = "getAddrMode3OpValue";
 831   let PrintMethod = "printAddrMode3Operand";
 832   let ParserMatchClass = AddrMode3AsmOperand;
 833   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 834 }
 835
 836 // FIXME: split into imm vs. reg versions.
 837 // FIXME: parser method to handle +/- register.
 838 def AM3OffsetAsmOperand : AsmOperandClass {
 839   let Name = "AM3Offset";
 840   let ParserMethod = "parseAM3Offset";
 841 }
 842 def am3offset : Operand<i32>,
 843                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 844                                [], [SDNPWantRoot]> {
 845   let EncoderMethod = "getAddrMode3OffsetOpValue";
 846   let PrintMethod = "printAddrMode3OffsetOperand";
 847   let ParserMatchClass = AM3OffsetAsmOperand;
 848   let MIOperandInfo = (ops GPR, i32imm);
 849 }
 850
 851 // ldstm_mode := {ia, ib, da, db}
 852 //
 853 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 854   let EncoderMethod = "getLdStmModeOpValue";
 855   let PrintMethod = "printLdStmModeOperand";
 856 }
 857
 858 // addrmode5 := reg +/- imm8*4
 859 //
 860 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 861 def addrmode5 : Operand<i32>,
 862                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 863   let PrintMethod = "printAddrMode5Operand";
 864   let EncoderMethod = "getAddrMode5OpValue";
 865   let DecoderMethod = "DecodeAddrMode5Operand";
 866   let ParserMatchClass = AddrMode5AsmOperand;
 867   let MIOperandInfo = (ops GPR:$base, i32imm);
 868 }
 869
 870 // addrmode6 := reg with optional alignment
 871 //
 872 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 873 def addrmode6 : Operand<i32>,
 874                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 875   let PrintMethod = "printAddrMode6Operand";
 876   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 877   let EncoderMethod = "getAddrMode6AddressOpValue";
 878   let DecoderMethod = "DecodeAddrMode6Operand";
 879   let ParserMatchClass = AddrMode6AsmOperand;
 880 }
 881
 882 def am6offset : Operand<i32>,
 883                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 884                                [], [SDNPWantRoot]> {
 885   let PrintMethod = "printAddrMode6OffsetOperand";
 886   let MIOperandInfo = (ops GPR);
 887   let EncoderMethod = "getAddrMode6OffsetOpValue";
 888   let DecoderMethod = "DecodeGPRRegisterClass";
 889 }
 890
 891 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 892 // (single element from one lane) for size 32.
 893 def addrmode6oneL32 : Operand<i32>,
 894                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 895   let PrintMethod = "printAddrMode6Operand";
 896   let MIOperandInfo = (ops GPR:$addr, i32imm);
 897   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 898 }
 899
 900 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 901 // instructions, specifically VLD4-dup.
 902 def addrmode6dup : Operand<i32>,
 903                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 904   let PrintMethod = "printAddrMode6Operand";
 905   let MIOperandInfo = (ops GPR:$addr, i32imm);
 906   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 907   // FIXME: This is close, but not quite right. The alignment specifier is
 908   // different.
 909   let ParserMatchClass = AddrMode6AsmOperand;
 910 }
 911
 912 // addrmodepc := pc + reg
 913 //
 914 def addrmodepc : Operand<i32>,
 915                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 916   let PrintMethod = "printAddrModePCOperand";
 917   let MIOperandInfo = (ops GPR, i32imm);
 918 }
 919
 920 // addr_offset_none := reg
 921 //
 922 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 923 def addr_offset_none : Operand<i32>,
 924                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 925   let PrintMethod = "printAddrMode7Operand";
 926   let DecoderMethod = "DecodeAddrMode7Operand";
 927   let ParserMatchClass = MemNoOffsetAsmOperand;
 928   let MIOperandInfo = (ops GPR:$base);
 929 }
 930
 931 def nohash_imm : Operand<i32> {
 932   let PrintMethod = "printNoHashImmediate";
 933 }
 934
 935 def CoprocNumAsmOperand : AsmOperandClass {
 936   let Name = "CoprocNum";
 937   let ParserMethod = "parseCoprocNumOperand";
 938 }
 939 def p_imm : Operand<i32> {
 940   let PrintMethod = "printPImmediate";
 941   let ParserMatchClass = CoprocNumAsmOperand;
 942   let DecoderMethod = "DecodeCoprocessor";
 943 }
 944
 945 def pf_imm : Operand<i32> {
 946   let PrintMethod = "printPImmediate";
 947   let ParserMatchClass = CoprocNumAsmOperand;
 948 }
 949
 950 def CoprocRegAsmOperand : AsmOperandClass {
 951   let Name = "CoprocReg";
 952   let ParserMethod = "parseCoprocRegOperand";
 953 }
 954 def c_imm : Operand<i32> {
 955   let PrintMethod = "printCImmediate";
 956   let ParserMatchClass = CoprocRegAsmOperand;
 957 }
 958 def CoprocOptionAsmOperand : AsmOperandClass {
 959   let Name = "CoprocOption";
 960   let ParserMethod = "parseCoprocOptionOperand";
 961 }
 962 def coproc_option_imm : Operand<i32> {
 963   let PrintMethod = "printCoprocOptionImm";
 964   let ParserMatchClass = CoprocOptionAsmOperand;
 965 }
 966
 967 //===----------------------------------------------------------------------===//
 968
 969 include "ARMInstrFormats.td"
 970
 971 //===----------------------------------------------------------------------===//
 972 // Multiclass helpers...
 973 //
 974
 975 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 976 /// binop that produces a value.
 977 let TwoOperandAliasConstraint = "$Rn = $Rd" in
 978 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 979                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 980                         PatFrag opnode, bit Commutable = 0> {
 981   // The register-immediate version is re-materializable. This is useful
 982   // in particular for taking the address of a local.
 983   let isReMaterializable = 1 in {
 984   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 985                iii, opc, "\t$Rd, $Rn, $imm",
 986                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 987     bits<4> Rd;
 988     bits<4> Rn;
 989     bits<12> imm;
 990     let Inst{25} = 1;
 991     let Inst{19-16} = Rn;
 992     let Inst{15-12} = Rd;
 993     let Inst{11-0} = imm;
 994   }
 995   }
 996   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 997                iir, opc, "\t$Rd, $Rn, $Rm",
 998                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 999     bits<4> Rd;
1000     bits<4> Rn;
1001     bits<4> Rm;
1002     let Inst{25} = 0;
1003     let isCommutable = Commutable;
1004     let Inst{19-16} = Rn;
1005     let Inst{15-12} = Rd;
1006     let Inst{11-4} = 0b00000000;
1007     let Inst{3-0} = Rm;
1008   }
1009
1010   def rsi : AsI1<opcod, (outs GPR:$Rd),
1011                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1012                iis, opc, "\t$Rd, $Rn, $shift",
1013                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
1014     bits<4> Rd;
1015     bits<4> Rn;
1016     bits<12> shift;
1017     let Inst{25} = 0;
1018     let Inst{19-16} = Rn;
1019     let Inst{15-12} = Rd;
1020     let Inst{11-5} = shift{11-5};
1021     let Inst{4} = 0;
1022     let Inst{3-0} = shift{3-0};
1023   }
1024
1025   def rsr : AsI1<opcod, (outs GPR:$Rd),
1026                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1027                iis, opc, "\t$Rd, $Rn, $shift",
1028                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
1029     bits<4> Rd;
1030     bits<4> Rn;
1031     bits<12> shift;
1032     let Inst{25} = 0;
1033     let Inst{19-16} = Rn;
1034     let Inst{15-12} = Rd;
1035     let Inst{11-8} = shift{11-8};
1036     let Inst{7} = 0;
1037     let Inst{6-5} = shift{6-5};
1038     let Inst{4} = 1;
1039     let Inst{3-0} = shift{3-0};
1040   }
1041 }
1042
1043 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1044 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1045 /// it is equivalent to the AsI1_bin_irs counterpart.
1046 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1047 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1048                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1049                         PatFrag opnode, bit Commutable = 0> {
1050   // The register-immediate version is re-materializable. This is useful
1051   // in particular for taking the address of a local.
1052   let isReMaterializable = 1 in {
1053   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1054                iii, opc, "\t$Rd, $Rn, $imm",
1055                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]> {
1056     bits<4> Rd;
1057     bits<4> Rn;
1058     bits<12> imm;
1059     let Inst{25} = 1;
1060     let Inst{19-16} = Rn;
1061     let Inst{15-12} = Rd;
1062     let Inst{11-0} = imm;
1063   }
1064   }
1065   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1066                iir, opc, "\t$Rd, $Rn, $Rm",
1067                [/* pattern left blank */]> {
1068     bits<4> Rd;
1069     bits<4> Rn;
1070     bits<4> Rm;
1071     let Inst{11-4} = 0b00000000;
1072     let Inst{25} = 0;
1073     let Inst{3-0} = Rm;
1074     let Inst{15-12} = Rd;
1075     let Inst{19-16} = Rn;
1076   }
1077
1078   def rsi : AsI1<opcod, (outs GPR:$Rd),
1079                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1080                iis, opc, "\t$Rd, $Rn, $shift",
1081                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]> {
1082     bits<4> Rd;
1083     bits<4> Rn;
1084     bits<12> shift;
1085     let Inst{25} = 0;
1086     let Inst{19-16} = Rn;
1087     let Inst{15-12} = Rd;
1088     let Inst{11-5} = shift{11-5};
1089     let Inst{4} = 0;
1090     let Inst{3-0} = shift{3-0};
1091   }
1092
1093   def rsr : AsI1<opcod, (outs GPR:$Rd),
1094                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1095                iis, opc, "\t$Rd, $Rn, $shift",
1096                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]> {
1097     bits<4> Rd;
1098     bits<4> Rn;
1099     bits<12> shift;
1100     let Inst{25} = 0;
1101     let Inst{19-16} = Rn;
1102     let Inst{15-12} = Rd;
1103     let Inst{11-8} = shift{11-8};
1104     let Inst{7} = 0;
1105     let Inst{6-5} = shift{6-5};
1106     let Inst{4} = 1;
1107     let Inst{3-0} = shift{3-0};
1108   }
1109 }
1110
1111 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1112 ///
1113 /// These opcodes will be converted to the real non-S opcodes by
1114 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1115 let hasPostISelHook = 1, Defs = [CPSR] in {
1116 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1117                           InstrItinClass iis, PatFrag opnode,
1118                           bit Commutable = 0> {
1119   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1120                          4, iii,
1121                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>;
1122
1123   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1124                          4, iir,
1125                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]> {
1126     let isCommutable = Commutable;
1127   }
1128   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1129                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1130                           4, iis,
1131                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1132                                                 so_reg_imm:$shift))]>;
1133
1134   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1135                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1136                           4, iis,
1137                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1138                                                 so_reg_reg:$shift))]>;
1139 }
1140 }
1141
1142 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1143 /// operands are reversed.
1144 let hasPostISelHook = 1, Defs = [CPSR] in {
1145 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1146                           InstrItinClass iis, PatFrag opnode,
1147                           bit Commutable = 0> {
1148   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1149                          4, iii,
1150                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>;
1151
1152   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1153                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1154                           4, iis,
1155                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1156                                              GPR:$Rn))]>;
1157
1158   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1159                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1160                           4, iis,
1161                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1162                                              GPR:$Rn))]>;
1163 }
1164 }
1165
1166 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1167 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1168 /// a explicit result, only implicitly set CPSR.
1169 let isCompare = 1, Defs = [CPSR] in {
1170 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1171                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1172                        PatFrag opnode, bit Commutable = 0> {
1173   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1174                opc, "\t$Rn, $imm",
1175                [(opnode GPR:$Rn, so_imm:$imm)]> {
1176     bits<4> Rn;
1177     bits<12> imm;
1178     let Inst{25} = 1;
1179     let Inst{20} = 1;
1180     let Inst{19-16} = Rn;
1181     let Inst{15-12} = 0b0000;
1182     let Inst{11-0} = imm;
1183
1184     let Unpredictable{15-12} = 0b1111;
1185   }
1186   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1187                opc, "\t$Rn, $Rm",
1188                [(opnode GPR:$Rn, GPR:$Rm)]> {
1189     bits<4> Rn;
1190     bits<4> Rm;
1191     let isCommutable = Commutable;
1192     let Inst{25} = 0;
1193     let Inst{20} = 1;
1194     let Inst{19-16} = Rn;
1195     let Inst{15-12} = 0b0000;
1196     let Inst{11-4} = 0b00000000;
1197     let Inst{3-0} = Rm;
1198
1199     let Unpredictable{15-12} = 0b1111;
1200   }
1201   def rsi : AI1<opcod, (outs),
1202                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1203                opc, "\t$Rn, $shift",
1204                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
1205     bits<4> Rn;
1206     bits<12> shift;
1207     let Inst{25} = 0;
1208     let Inst{20} = 1;
1209     let Inst{19-16} = Rn;
1210     let Inst{15-12} = 0b0000;
1211     let Inst{11-5} = shift{11-5};
1212     let Inst{4} = 0;
1213     let Inst{3-0} = shift{3-0};
1214
1215     let Unpredictable{15-12} = 0b1111;
1216   }
1217   def rsr : AI1<opcod, (outs),
1218                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1219                opc, "\t$Rn, $shift",
1220                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]> {
1221     bits<4> Rn;
1222     bits<12> shift;
1223     let Inst{25} = 0;
1224     let Inst{20} = 1;
1225     let Inst{19-16} = Rn;
1226     let Inst{15-12} = 0b0000;
1227     let Inst{11-8} = shift{11-8};
1228     let Inst{7} = 0;
1229     let Inst{6-5} = shift{6-5};
1230     let Inst{4} = 1;
1231     let Inst{3-0} = shift{3-0};
1232
1233     let Unpredictable{15-12} = 0b1111;
1234   }
1235
1236 }
1237 }
1238
1239 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1240 /// register and one whose operand is a register rotated by 8/16/24.
1241 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1242 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1243   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1244           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1245           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1246        Requires<[IsARM, HasV6]> {
1247   bits<4> Rd;
1248   bits<4> Rm;
1249   bits<2> rot;
1250   let Inst{19-16} = 0b1111;
1251   let Inst{15-12} = Rd;
1252   let Inst{11-10} = rot;
1253   let Inst{3-0}   = Rm;
1254 }
1255
1256 class AI_ext_rrot_np<bits<8> opcod, string opc>
1257   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1258           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1259        Requires<[IsARM, HasV6]> {
1260   bits<2> rot;
1261   let Inst{19-16} = 0b1111;
1262   let Inst{11-10} = rot;
1263 }
1264
1265 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1266 /// register and one whose operand is a register rotated by 8/16/24.
1267 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1268   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1269           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1270           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1271                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1272         Requires<[IsARM, HasV6]> {
1273   bits<4> Rd;
1274   bits<4> Rm;
1275   bits<4> Rn;
1276   bits<2> rot;
1277   let Inst{19-16} = Rn;
1278   let Inst{15-12} = Rd;
1279   let Inst{11-10} = rot;
1280   let Inst{9-4}   = 0b000111;
1281   let Inst{3-0}   = Rm;
1282 }
1283
1284 class AI_exta_rrot_np<bits<8> opcod, string opc>
1285   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1286           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1287        Requires<[IsARM, HasV6]> {
1288   bits<4> Rn;
1289   bits<2> rot;
1290   let Inst{19-16} = Rn;
1291   let Inst{11-10} = rot;
1292 }
1293
1294 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1295 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1296 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1297                              bit Commutable = 0> {
1298   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1299   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1300                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1301                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1302                Requires<[IsARM]> {
1303     bits<4> Rd;
1304     bits<4> Rn;
1305     bits<12> imm;
1306     let Inst{25} = 1;
1307     let Inst{15-12} = Rd;
1308     let Inst{19-16} = Rn;
1309     let Inst{11-0} = imm;
1310   }
1311   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1312                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1313                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1314                Requires<[IsARM]> {
1315     bits<4> Rd;
1316     bits<4> Rn;
1317     bits<4> Rm;
1318     let Inst{11-4} = 0b00000000;
1319     let Inst{25} = 0;
1320     let isCommutable = Commutable;
1321     let Inst{3-0} = Rm;
1322     let Inst{15-12} = Rd;
1323     let Inst{19-16} = Rn;
1324   }
1325   def rsi : AsI1<opcod, (outs GPR:$Rd),
1326                 (ins GPR:$Rn, so_reg_imm:$shift),
1327                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1328               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1329                Requires<[IsARM]> {
1330     bits<4> Rd;
1331     bits<4> Rn;
1332     bits<12> shift;
1333     let Inst{25} = 0;
1334     let Inst{19-16} = Rn;
1335     let Inst{15-12} = Rd;
1336     let Inst{11-5} = shift{11-5};
1337     let Inst{4} = 0;
1338     let Inst{3-0} = shift{3-0};
1339   }
1340   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1341                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1342                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1343               [(set GPRnopc:$Rd, CPSR,
1344                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1345                Requires<[IsARM]> {
1346     bits<4> Rd;
1347     bits<4> Rn;
1348     bits<12> shift;
1349     let Inst{25} = 0;
1350     let Inst{19-16} = Rn;
1351     let Inst{15-12} = Rd;
1352     let Inst{11-8} = shift{11-8};
1353     let Inst{7} = 0;
1354     let Inst{6-5} = shift{6-5};
1355     let Inst{4} = 1;
1356     let Inst{3-0} = shift{3-0};
1357   }
1358   }
1359 }
1360
1361 /// AI1_rsc_irs - Define instructions and patterns for rsc
1362 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1363 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1364   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1365   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1366                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1367                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1368                Requires<[IsARM]> {
1369     bits<4> Rd;
1370     bits<4> Rn;
1371     bits<12> imm;
1372     let Inst{25} = 1;
1373     let Inst{15-12} = Rd;
1374     let Inst{19-16} = Rn;
1375     let Inst{11-0} = imm;
1376   }
1377   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1378                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1379                [/* pattern left blank */]> {
1380     bits<4> Rd;
1381     bits<4> Rn;
1382     bits<4> Rm;
1383     let Inst{11-4} = 0b00000000;
1384     let Inst{25} = 0;
1385     let Inst{3-0} = Rm;
1386     let Inst{15-12} = Rd;
1387     let Inst{19-16} = Rn;
1388   }
1389   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1390                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1391               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1392                Requires<[IsARM]> {
1393     bits<4> Rd;
1394     bits<4> Rn;
1395     bits<12> shift;
1396     let Inst{25} = 0;
1397     let Inst{19-16} = Rn;
1398     let Inst{15-12} = Rd;
1399     let Inst{11-5} = shift{11-5};
1400     let Inst{4} = 0;
1401     let Inst{3-0} = shift{3-0};
1402   }
1403   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1404                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1405               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1406                Requires<[IsARM]> {
1407     bits<4> Rd;
1408     bits<4> Rn;
1409     bits<12> shift;
1410     let Inst{25} = 0;
1411     let Inst{19-16} = Rn;
1412     let Inst{15-12} = Rd;
1413     let Inst{11-8} = shift{11-8};
1414     let Inst{7} = 0;
1415     let Inst{6-5} = shift{6-5};
1416     let Inst{4} = 1;
1417     let Inst{3-0} = shift{3-0};
1418   }
1419   }
1420 }
1421
1422 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1423 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1424            InstrItinClass iir, PatFrag opnode> {
1425   // Note: We use the complex addrmode_imm12 rather than just an input
1426   // GPR and a constrained immediate so that we can use this to match
1427   // frame index references and avoid matching constant pool references.
1428   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1429                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1430                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1431     bits<4>  Rt;
1432     bits<17> addr;
1433     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1434     let Inst{19-16} = addr{16-13};  // Rn
1435     let Inst{15-12} = Rt;
1436     let Inst{11-0}  = addr{11-0};   // imm12
1437   }
1438   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1439                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1440                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1441     bits<4>  Rt;
1442     bits<17> shift;
1443     let shift{4}    = 0;            // Inst{4} = 0
1444     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1445     let Inst{19-16} = shift{16-13}; // Rn
1446     let Inst{15-12} = Rt;
1447     let Inst{11-0}  = shift{11-0};
1448   }
1449 }
1450 }
1451
1452 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1453 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1454            InstrItinClass iir, PatFrag opnode> {
1455   // Note: We use the complex addrmode_imm12 rather than just an input
1456   // GPR and a constrained immediate so that we can use this to match
1457   // frame index references and avoid matching constant pool references.
1458   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1459                    (ins addrmode_imm12:$addr),
1460                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1461                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1462     bits<4>  Rt;
1463     bits<17> addr;
1464     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1465     let Inst{19-16} = addr{16-13};  // Rn
1466     let Inst{15-12} = Rt;
1467     let Inst{11-0}  = addr{11-0};   // imm12
1468   }
1469   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1470                    (ins ldst_so_reg:$shift),
1471                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1472                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1473     bits<4>  Rt;
1474     bits<17> shift;
1475     let shift{4}    = 0;            // Inst{4} = 0
1476     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1477     let Inst{19-16} = shift{16-13}; // Rn
1478     let Inst{15-12} = Rt;
1479     let Inst{11-0}  = shift{11-0};
1480   }
1481 }
1482 }
1483
1484
1485 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1486            InstrItinClass iir, PatFrag opnode> {
1487   // Note: We use the complex addrmode_imm12 rather than just an input
1488   // GPR and a constrained immediate so that we can use this to match
1489   // frame index references and avoid matching constant pool references.
1490   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1491                    (ins GPR:$Rt, addrmode_imm12:$addr),
1492                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1493                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1494     bits<4> Rt;
1495     bits<17> addr;
1496     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1497     let Inst{19-16} = addr{16-13};  // Rn
1498     let Inst{15-12} = Rt;
1499     let Inst{11-0}  = addr{11-0};   // imm12
1500   }
1501   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1502                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1503                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1504     bits<4> Rt;
1505     bits<17> shift;
1506     let shift{4}    = 0;            // Inst{4} = 0
1507     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1508     let Inst{19-16} = shift{16-13}; // Rn
1509     let Inst{15-12} = Rt;
1510     let Inst{11-0}  = shift{11-0};
1511   }
1512 }
1513
1514 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1515            InstrItinClass iir, PatFrag opnode> {
1516   // Note: We use the complex addrmode_imm12 rather than just an input
1517   // GPR and a constrained immediate so that we can use this to match
1518   // frame index references and avoid matching constant pool references.
1519   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1520                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1521                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1522                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1523     bits<4> Rt;
1524     bits<17> addr;
1525     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1526     let Inst{19-16} = addr{16-13};  // Rn
1527     let Inst{15-12} = Rt;
1528     let Inst{11-0}  = addr{11-0};   // imm12
1529   }
1530   def rs : AI2ldst<0b011, 0, isByte, (outs),
1531                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1532                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1533                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1534     bits<4> Rt;
1535     bits<17> shift;
1536     let shift{4}    = 0;            // Inst{4} = 0
1537     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1538     let Inst{19-16} = shift{16-13}; // Rn
1539     let Inst{15-12} = Rt;
1540     let Inst{11-0}  = shift{11-0};
1541   }
1542 }
1543
1544
1545 //===----------------------------------------------------------------------===//
1546 // Instructions
1547 //===----------------------------------------------------------------------===//
1548
1549 //===----------------------------------------------------------------------===//
1550 //  Miscellaneous Instructions.
1551 //
1552
1553 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1554 /// the function.  The first operand is the ID# for this instruction, the second
1555 /// is the index into the MachineConstantPool that this is, the third is the
1556 /// size in bytes of this constant pool entry.
1557 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1558 def CONSTPOOL_ENTRY :
1559 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1560                     i32imm:$size), NoItinerary, []>;
1561
1562 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1563 // from removing one half of the matched pairs. That breaks PEI, which assumes
1564 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1565 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1566 def ADJCALLSTACKUP :
1567 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1568            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1569
1570 def ADJCALLSTACKDOWN :
1571 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1572            [(ARMcallseq_start timm:$amt)]>;
1573 }
1574
1575 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1576 // (These pseudos use a hand-written selection code).
1577 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1578 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1579                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1580                               NoItinerary, []>;
1581 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1582                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1583                               NoItinerary, []>;
1584 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1585                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1586                               NoItinerary, []>;
1587 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1588                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1589                               NoItinerary, []>;
1590 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1591                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1592                               NoItinerary, []>;
1593 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1594                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1595                               NoItinerary, []>;
1596 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1597                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1598                               NoItinerary, []>;
1599 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1600                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1601                                       GPR:$set1, GPR:$set2),
1602                                  NoItinerary, []>;
1603 }
1604
1605 def HINT : AI<(outs), (ins imm0_255:$imm), MiscFrm, NoItinerary,
1606               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1607   bits<8> imm;
1608   let Inst{27-8} = 0b00110010000011110000;
1609   let Inst{7-0} = imm;
1610 }
1611
1612 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1613 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1614 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1615 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1616 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1617
1618 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1619              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1620   bits<4> Rd;
1621   bits<4> Rn;
1622   bits<4> Rm;
1623   let Inst{3-0} = Rm;
1624   let Inst{15-12} = Rd;
1625   let Inst{19-16} = Rn;
1626   let Inst{27-20} = 0b01101000;
1627   let Inst{7-4} = 0b1011;
1628   let Inst{11-8} = 0b1111;
1629   let Unpredictable{11-8} = 0b1111;
1630 }
1631
1632 // The 16-bit operand $val can be used by a debugger to store more information
1633 // about the breakpoint.
1634 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1635               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1636   bits<16> val;
1637   let Inst{3-0} = val{3-0};
1638   let Inst{19-8} = val{15-4};
1639   let Inst{27-20} = 0b00010010;
1640   let Inst{7-4} = 0b0111;
1641 }
1642
1643 // Change Processor State
1644 // FIXME: We should use InstAlias to handle the optional operands.
1645 class CPS<dag iops, string asm_ops>
1646   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1647         []>, Requires<[IsARM]> {
1648   bits<2> imod;
1649   bits<3> iflags;
1650   bits<5> mode;
1651   bit M;
1652
1653   let Inst{31-28} = 0b1111;
1654   let Inst{27-20} = 0b00010000;
1655   let Inst{19-18} = imod;
1656   let Inst{17}    = M; // Enabled if mode is set;
1657   let Inst{16-9}  = 0b00000000;
1658   let Inst{8-6}   = iflags;
1659   let Inst{5}     = 0;
1660   let Inst{4-0}   = mode;
1661 }
1662
1663 let DecoderMethod = "DecodeCPSInstruction" in {
1664 let M = 1 in
1665   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1666                   "$imod\t$iflags, $mode">;
1667 let mode = 0, M = 0 in
1668   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1669
1670 let imod = 0, iflags = 0, M = 1 in
1671   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1672 }
1673
1674 // Preload signals the memory system of possible future data/instruction access.
1675 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1676
1677   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1678                 !strconcat(opc, "\t$addr"),
1679                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1680     bits<4> Rt;
1681     bits<17> addr;
1682     let Inst{31-26} = 0b111101;
1683     let Inst{25} = 0; // 0 for immediate form
1684     let Inst{24} = data;
1685     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1686     let Inst{22} = read;
1687     let Inst{21-20} = 0b01;
1688     let Inst{19-16} = addr{16-13};  // Rn
1689     let Inst{15-12} = 0b1111;
1690     let Inst{11-0}  = addr{11-0};   // imm12
1691   }
1692
1693   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1694                !strconcat(opc, "\t$shift"),
1695                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1696     bits<17> shift;
1697     let Inst{31-26} = 0b111101;
1698     let Inst{25} = 1; // 1 for register form
1699     let Inst{24} = data;
1700     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1701     let Inst{22} = read;
1702     let Inst{21-20} = 0b01;
1703     let Inst{19-16} = shift{16-13}; // Rn
1704     let Inst{15-12} = 0b1111;
1705     let Inst{11-0}  = shift{11-0};
1706     let Inst{4} = 0;
1707   }
1708 }
1709
1710 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1711 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1712 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1713
1714 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1715                  "setend\t$end", []>, Requires<[IsARM]> {
1716   bits<1> end;
1717   let Inst{31-10} = 0b1111000100000001000000;
1718   let Inst{9} = end;
1719   let Inst{8-0} = 0;
1720 }
1721
1722 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1723              []>, Requires<[IsARM, HasV7]> {
1724   bits<4> opt;
1725   let Inst{27-4} = 0b001100100000111100001111;
1726   let Inst{3-0} = opt;
1727 }
1728
1729 // A5.4 Permanently UNDEFINED instructions.
1730 let isBarrier = 1, isTerminator = 1 in
1731 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1732                "trap", [(trap)]>,
1733            Requires<[IsARM]> {
1734   let Inst = 0xe7ffdefe;
1735 }
1736
1737 // Address computation and loads and stores in PIC mode.
1738 let isNotDuplicable = 1 in {
1739 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1740                             4, IIC_iALUr,
1741                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1742
1743 let AddedComplexity = 10 in {
1744 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1745                             4, IIC_iLoad_r,
1746                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1747
1748 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1749                             4, IIC_iLoad_bh_r,
1750                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1751
1752 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1753                             4, IIC_iLoad_bh_r,
1754                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1755
1756 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1757                             4, IIC_iLoad_bh_r,
1758                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1759
1760 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1761                             4, IIC_iLoad_bh_r,
1762                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1763 }
1764 let AddedComplexity = 10 in {
1765 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1766       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1767
1768 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1769       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1770                                                    addrmodepc:$addr)]>;
1771
1772 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1773       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1774 }
1775 } // isNotDuplicable = 1
1776
1777
1778 // LEApcrel - Load a pc-relative address into a register without offending the
1779 // assembler.
1780 let neverHasSideEffects = 1, isReMaterializable = 1 in
1781 // The 'adr' mnemonic encodes differently if the label is before or after
1782 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1783 // know until then which form of the instruction will be used.
1784 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1785                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1786   bits<4> Rd;
1787   bits<14> label;
1788   let Inst{27-25} = 0b001;
1789   let Inst{24} = 0;
1790   let Inst{23-22} = label{13-12};
1791   let Inst{21} = 0;
1792   let Inst{20} = 0;
1793   let Inst{19-16} = 0b1111;
1794   let Inst{15-12} = Rd;
1795   let Inst{11-0} = label{11-0};
1796 }
1797 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1798                     4, IIC_iALUi, []>;
1799
1800 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1801                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1802                       4, IIC_iALUi, []>;
1803
1804 //===----------------------------------------------------------------------===//
1805 //  Control Flow Instructions.
1806 //
1807
1808 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1809   // ARMV4T and above
1810   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1811                   "bx", "\tlr", [(ARMretflag)]>,
1812                Requires<[IsARM, HasV4T]> {
1813     let Inst{27-0}  = 0b0001001011111111111100011110;
1814   }
1815
1816   // ARMV4 only
1817   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1818                   "mov", "\tpc, lr", [(ARMretflag)]>,
1819                Requires<[IsARM, NoV4T]> {
1820     let Inst{27-0} = 0b0001101000001111000000001110;
1821   }
1822 }
1823
1824 // Indirect branches
1825 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1826   // ARMV4T and above
1827   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1828                   [(brind GPR:$dst)]>,
1829               Requires<[IsARM, HasV4T]> {
1830     bits<4> dst;
1831     let Inst{31-4} = 0b1110000100101111111111110001;
1832     let Inst{3-0}  = dst;
1833   }
1834
1835   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1836                   "bx", "\t$dst", [/* pattern left blank */]>,
1837               Requires<[IsARM, HasV4T]> {
1838     bits<4> dst;
1839     let Inst{27-4} = 0b000100101111111111110001;
1840     let Inst{3-0}  = dst;
1841   }
1842 }
1843
1844 // SP is marked as a use to prevent stack-pointer assignments that appear
1845 // immediately before calls from potentially appearing dead.
1846 let isCall = 1,
1847   // FIXME:  Do we really need a non-predicated version? If so, it should
1848   // at least be a pseudo instruction expanding to the predicated version
1849   // at MC lowering time.
1850   Defs = [LR], Uses = [SP] in {
1851   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1852                 IIC_Br, "bl\t$func",
1853                 [(ARMcall tglobaladdr:$func)]>,
1854             Requires<[IsARM]> {
1855     let Inst{31-28} = 0b1110;
1856     bits<24> func;
1857     let Inst{23-0} = func;
1858     let DecoderMethod = "DecodeBranchImmInstruction";
1859   }
1860
1861   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1862                    IIC_Br, "bl", "\t$func",
1863                    [(ARMcall_pred tglobaladdr:$func)]>,
1864                 Requires<[IsARM]> {
1865     bits<24> func;
1866     let Inst{23-0} = func;
1867     let DecoderMethod = "DecodeBranchImmInstruction";
1868   }
1869
1870   // ARMv5T and above
1871   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
1872                 IIC_Br, "blx\t$func",
1873                 [(ARMcall GPR:$func)]>,
1874             Requires<[IsARM, HasV5T]> {
1875     bits<4> func;
1876     let Inst{31-4} = 0b1110000100101111111111110011;
1877     let Inst{3-0}  = func;
1878   }
1879
1880   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
1881                     IIC_Br, "blx", "\t$func",
1882                     [(ARMcall_pred GPR:$func)]>,
1883                  Requires<[IsARM, HasV5T]> {
1884     bits<4> func;
1885     let Inst{27-4} = 0b000100101111111111110011;
1886     let Inst{3-0}  = func;
1887   }
1888
1889   // ARMv4T
1890   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1891   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
1892                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1893                    Requires<[IsARM, HasV4T]>;
1894
1895   // ARMv4
1896   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
1897                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1898                    Requires<[IsARM, NoV4T]>;
1899
1900   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
1901   // return stack predictor.
1902   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
1903                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
1904                       Requires<[IsARM]>;
1905 }
1906
1907 let isBranch = 1, isTerminator = 1 in {
1908   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1909   // a two-value operand where a dag node expects two operands. :(
1910   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1911                IIC_Br, "b", "\t$target",
1912                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1913     bits<24> target;
1914     let Inst{23-0} = target;
1915     let DecoderMethod = "DecodeBranchImmInstruction";
1916   }
1917
1918   let isBarrier = 1 in {
1919     // B is "predicable" since it's just a Bcc with an 'always' condition.
1920     let isPredicable = 1 in
1921     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1922     // should be sufficient.
1923     // FIXME: Is B really a Barrier? That doesn't seem right.
1924     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1925                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1926
1927     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1928     def BR_JTr : ARMPseudoInst<(outs),
1929                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1930                       0, IIC_Br,
1931                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1932     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1933     // into i12 and rs suffixed versions.
1934     def BR_JTm : ARMPseudoInst<(outs),
1935                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1936                      0, IIC_Br,
1937                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1938                        imm:$id)]>;
1939     def BR_JTadd : ARMPseudoInst<(outs),
1940                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1941                    0, IIC_Br,
1942                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1943                      imm:$id)]>;
1944     } // isNotDuplicable = 1, isIndirectBranch = 1
1945   } // isBarrier = 1
1946
1947 }
1948
1949 // BLX (immediate)
1950 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
1951                "blx\t$target", []>,
1952            Requires<[IsARM, HasV5T]> {
1953   let Inst{31-25} = 0b1111101;
1954   bits<25> target;
1955   let Inst{23-0} = target{24-1};
1956   let Inst{24} = target{0};
1957 }
1958
1959 // Branch and Exchange Jazelle
1960 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1961               [/* pattern left blank */]> {
1962   bits<4> func;
1963   let Inst{23-20} = 0b0010;
1964   let Inst{19-8} = 0xfff;
1965   let Inst{7-4} = 0b0010;
1966   let Inst{3-0} = func;
1967 }
1968
1969 // Tail calls.
1970
1971 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
1972   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>;
1973
1974   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>;
1975
1976   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
1977                                  4, IIC_Br, [],
1978                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
1979                                  Requires<[IsARM]>;
1980
1981   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
1982                                  4, IIC_Br, [],
1983                                  (BX GPR:$dst)>,
1984                                  Requires<[IsARM]>;
1985 }
1986
1987 // Secure Monitor Call is a system instruction.
1988 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
1989               []> {
1990   bits<4> opt;
1991   let Inst{23-4} = 0b01100000000000000111;
1992   let Inst{3-0} = opt;
1993 }
1994
1995 // Supervisor Call (Software Interrupt)
1996 let isCall = 1, Uses = [SP] in {
1997 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
1998   bits<24> svc;
1999   let Inst{23-0} = svc;
2000 }
2001 }
2002
2003 // Store Return State
2004 class SRSI<bit wb, string asm>
2005   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2006        NoItinerary, asm, "", []> {
2007   bits<5> mode;
2008   let Inst{31-28} = 0b1111;
2009   let Inst{27-25} = 0b100;
2010   let Inst{22} = 1;
2011   let Inst{21} = wb;
2012   let Inst{20} = 0;
2013   let Inst{19-16} = 0b1101;  // SP
2014   let Inst{15-5} = 0b00000101000;
2015   let Inst{4-0} = mode;
2016 }
2017
2018 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2019   let Inst{24-23} = 0;
2020 }
2021 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2022   let Inst{24-23} = 0;
2023 }
2024 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2025   let Inst{24-23} = 0b10;
2026 }
2027 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2028   let Inst{24-23} = 0b10;
2029 }
2030 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2031   let Inst{24-23} = 0b01;
2032 }
2033 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2034   let Inst{24-23} = 0b01;
2035 }
2036 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2037   let Inst{24-23} = 0b11;
2038 }
2039 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2040   let Inst{24-23} = 0b11;
2041 }
2042
2043 // Return From Exception
2044 class RFEI<bit wb, string asm>
2045   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2046        NoItinerary, asm, "", []> {
2047   bits<4> Rn;
2048   let Inst{31-28} = 0b1111;
2049   let Inst{27-25} = 0b100;
2050   let Inst{22} = 0;
2051   let Inst{21} = wb;
2052   let Inst{20} = 1;
2053   let Inst{19-16} = Rn;
2054   let Inst{15-0} = 0xa00;
2055 }
2056
2057 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2058   let Inst{24-23} = 0;
2059 }
2060 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2061   let Inst{24-23} = 0;
2062 }
2063 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2064   let Inst{24-23} = 0b10;
2065 }
2066 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2067   let Inst{24-23} = 0b10;
2068 }
2069 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2070   let Inst{24-23} = 0b01;
2071 }
2072 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2073   let Inst{24-23} = 0b01;
2074 }
2075 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2076   let Inst{24-23} = 0b11;
2077 }
2078 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2079   let Inst{24-23} = 0b11;
2080 }
2081
2082 //===----------------------------------------------------------------------===//
2083 //  Load / Store Instructions.
2084 //
2085
2086 // Load
2087
2088
2089 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2090                     UnOpFrag<(load node:$Src)>>;
2091 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2092                     UnOpFrag<(zextloadi8 node:$Src)>>;
2093 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2094                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2095 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2096                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2097
2098 // Special LDR for loads from non-pc-relative constpools.
2099 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2100     isReMaterializable = 1, isCodeGenOnly = 1 in
2101 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2102                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2103                  []> {
2104   bits<4> Rt;
2105   bits<17> addr;
2106   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2107   let Inst{19-16} = 0b1111;
2108   let Inst{15-12} = Rt;
2109   let Inst{11-0}  = addr{11-0};   // imm12
2110 }
2111
2112 // Loads with zero extension
2113 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2114                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2115                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2116
2117 // Loads with sign extension
2118 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2119                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2120                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2121
2122 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2123                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2124                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2125
2126 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2127 // Load doubleword
2128 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2129                  (ins addrmode3:$addr), LdMiscFrm,
2130                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2131                  []>, Requires<[IsARM, HasV5TE]>;
2132 }
2133
2134 // Indexed loads
2135 multiclass AI2_ldridx<bit isByte, string opc,
2136                       InstrItinClass iii, InstrItinClass iir> {
2137   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2138                       (ins addrmode_imm12:$addr), IndexModePre, LdFrm, iii,
2139                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2140     bits<17> addr;
2141     let Inst{25} = 0;
2142     let Inst{23} = addr{12};
2143     let Inst{19-16} = addr{16-13};
2144     let Inst{11-0} = addr{11-0};
2145     let DecoderMethod = "DecodeLDRPreImm";
2146     let AsmMatchConverter = "cvtLdWriteBackRegAddrModeImm12";
2147   }
2148
2149   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2150                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2151                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2152     bits<17> addr;
2153     let Inst{25} = 1;
2154     let Inst{23} = addr{12};
2155     let Inst{19-16} = addr{16-13};
2156     let Inst{11-0} = addr{11-0};
2157     let Inst{4} = 0;
2158     let DecoderMethod = "DecodeLDRPreReg";
2159     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2160   }
2161
2162   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2163                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2164                        IndexModePost, LdFrm, iir,
2165                        opc, "\t$Rt, $addr, $offset",
2166                        "$addr.base = $Rn_wb", []> {
2167      // {12}     isAdd
2168      // {11-0}   imm12/Rm
2169      bits<14> offset;
2170      bits<4> addr;
2171      let Inst{25} = 1;
2172      let Inst{23} = offset{12};
2173      let Inst{19-16} = addr;
2174      let Inst{11-0} = offset{11-0};
2175
2176     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2177    }
2178
2179    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2180                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2181                       IndexModePost, LdFrm, iii,
2182                       opc, "\t$Rt, $addr, $offset",
2183                       "$addr.base = $Rn_wb", []> {
2184     // {12}     isAdd
2185     // {11-0}   imm12/Rm
2186     bits<14> offset;
2187     bits<4> addr;
2188     let Inst{25} = 0;
2189     let Inst{23} = offset{12};
2190     let Inst{19-16} = addr;
2191     let Inst{11-0} = offset{11-0};
2192
2193     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2194   }
2195
2196 }
2197
2198 let mayLoad = 1, neverHasSideEffects = 1 in {
2199 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2200 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2201 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2202 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2203 }
2204
2205 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2206   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2207                         (ins addrmode3:$addr), IndexModePre,
2208                         LdMiscFrm, itin,
2209                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2210     bits<14> addr;
2211     let Inst{23}    = addr{8};      // U bit
2212     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2213     let Inst{19-16} = addr{12-9};   // Rn
2214     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2215     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2216     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode3";
2217     let DecoderMethod = "DecodeAddrMode3Instruction";
2218   }
2219   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2220                         (ins addr_offset_none:$addr, am3offset:$offset),
2221                         IndexModePost, LdMiscFrm, itin,
2222                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2223                         []> {
2224     bits<10> offset;
2225     bits<4> addr;
2226     let Inst{23}    = offset{8};      // U bit
2227     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2228     let Inst{19-16} = addr;
2229     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2230     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2231     let DecoderMethod = "DecodeAddrMode3Instruction";
2232   }
2233 }
2234
2235 let mayLoad = 1, neverHasSideEffects = 1 in {
2236 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2237 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2238 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2239 let hasExtraDefRegAllocReq = 1 in {
2240 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2241                           (ins addrmode3:$addr), IndexModePre,
2242                           LdMiscFrm, IIC_iLoad_d_ru,
2243                           "ldrd", "\t$Rt, $Rt2, $addr!",
2244                           "$addr.base = $Rn_wb", []> {
2245   bits<14> addr;
2246   let Inst{23}    = addr{8};      // U bit
2247   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2248   let Inst{19-16} = addr{12-9};   // Rn
2249   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2250   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2251   let DecoderMethod = "DecodeAddrMode3Instruction";
2252   let AsmMatchConverter = "cvtLdrdPre";
2253 }
2254 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2255                           (ins addr_offset_none:$addr, am3offset:$offset),
2256                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2257                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2258                           "$addr.base = $Rn_wb", []> {
2259   bits<10> offset;
2260   bits<4> addr;
2261   let Inst{23}    = offset{8};      // U bit
2262   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2263   let Inst{19-16} = addr;
2264   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2265   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2266   let DecoderMethod = "DecodeAddrMode3Instruction";
2267 }
2268 } // hasExtraDefRegAllocReq = 1
2269 } // mayLoad = 1, neverHasSideEffects = 1
2270
2271 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2272 let mayLoad = 1, neverHasSideEffects = 1 in {
2273 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2274                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2275                     IndexModePost, LdFrm, IIC_iLoad_ru,
2276                     "ldrt", "\t$Rt, $addr, $offset",
2277                     "$addr.base = $Rn_wb", []> {
2278   // {12}     isAdd
2279   // {11-0}   imm12/Rm
2280   bits<14> offset;
2281   bits<4> addr;
2282   let Inst{25} = 1;
2283   let Inst{23} = offset{12};
2284   let Inst{21} = 1; // overwrite
2285   let Inst{19-16} = addr;
2286   let Inst{11-5} = offset{11-5};
2287   let Inst{4} = 0;
2288   let Inst{3-0} = offset{3-0};
2289   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2290 }
2291
2292 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2293                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2294                    IndexModePost, LdFrm, IIC_iLoad_ru,
2295                    "ldrt", "\t$Rt, $addr, $offset",
2296                    "$addr.base = $Rn_wb", []> {
2297   // {12}     isAdd
2298   // {11-0}   imm12/Rm
2299   bits<14> offset;
2300   bits<4> addr;
2301   let Inst{25} = 0;
2302   let Inst{23} = offset{12};
2303   let Inst{21} = 1; // overwrite
2304   let Inst{19-16} = addr;
2305   let Inst{11-0} = offset{11-0};
2306   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2307 }
2308
2309 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2310                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2311                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2312                      "ldrbt", "\t$Rt, $addr, $offset",
2313                      "$addr.base = $Rn_wb", []> {
2314   // {12}     isAdd
2315   // {11-0}   imm12/Rm
2316   bits<14> offset;
2317   bits<4> addr;
2318   let Inst{25} = 1;
2319   let Inst{23} = offset{12};
2320   let Inst{21} = 1; // overwrite
2321   let Inst{19-16} = addr;
2322   let Inst{11-5} = offset{11-5};
2323   let Inst{4} = 0;
2324   let Inst{3-0} = offset{3-0};
2325   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2326 }
2327
2328 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2329                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2330                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2331                     "ldrbt", "\t$Rt, $addr, $offset",
2332                     "$addr.base = $Rn_wb", []> {
2333   // {12}     isAdd
2334   // {11-0}   imm12/Rm
2335   bits<14> offset;
2336   bits<4> addr;
2337   let Inst{25} = 0;
2338   let Inst{23} = offset{12};
2339   let Inst{21} = 1; // overwrite
2340   let Inst{19-16} = addr;
2341   let Inst{11-0} = offset{11-0};
2342   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2343 }
2344
2345 multiclass AI3ldrT<bits<4> op, string opc> {
2346   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2347                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2348                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2349                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2350     bits<9> offset;
2351     let Inst{23} = offset{8};
2352     let Inst{22} = 1;
2353     let Inst{11-8} = offset{7-4};
2354     let Inst{3-0} = offset{3-0};
2355     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2356   }
2357   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2358                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2359                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2360                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2361     bits<5> Rm;
2362     let Inst{23} = Rm{4};
2363     let Inst{22} = 0;
2364     let Inst{11-8} = 0;
2365     let Unpredictable{11-8} = 0b1111;
2366     let Inst{3-0} = Rm{3-0};
2367     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2368     let DecoderMethod = "DecodeLDR";
2369   }
2370 }
2371
2372 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2373 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2374 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2375 }
2376
2377 // Store
2378
2379 // Stores with truncate
2380 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2381                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2382                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2383
2384 // Store doubleword
2385 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2386 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2387                StMiscFrm, IIC_iStore_d_r,
2388                "strd", "\t$Rt, $src2, $addr", []>,
2389            Requires<[IsARM, HasV5TE]> {
2390   let Inst{21} = 0;
2391 }
2392
2393 // Indexed stores
2394 multiclass AI2_stridx<bit isByte, string opc,
2395                       InstrItinClass iii, InstrItinClass iir> {
2396   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2397                             (ins GPR:$Rt, addrmode_imm12:$addr), IndexModePre,
2398                             StFrm, iii,
2399                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2400     bits<17> addr;
2401     let Inst{25} = 0;
2402     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2403     let Inst{19-16} = addr{16-13};  // Rn
2404     let Inst{11-0}  = addr{11-0};   // imm12
2405     let AsmMatchConverter = "cvtStWriteBackRegAddrModeImm12";
2406     let DecoderMethod = "DecodeSTRPreImm";
2407   }
2408
2409   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2410                       (ins GPR:$Rt, ldst_so_reg:$addr),
2411                       IndexModePre, StFrm, iir,
2412                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2413     bits<17> addr;
2414     let Inst{25} = 1;
2415     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2416     let Inst{19-16} = addr{16-13}; // Rn
2417     let Inst{11-0}  = addr{11-0};
2418     let Inst{4}     = 0;           // Inst{4} = 0
2419     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2420     let DecoderMethod = "DecodeSTRPreReg";
2421   }
2422   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2423                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2424                 IndexModePost, StFrm, iir,
2425                 opc, "\t$Rt, $addr, $offset",
2426                 "$addr.base = $Rn_wb", []> {
2427      // {12}     isAdd
2428      // {11-0}   imm12/Rm
2429      bits<14> offset;
2430      bits<4> addr;
2431      let Inst{25} = 1;
2432      let Inst{23} = offset{12};
2433      let Inst{19-16} = addr;
2434      let Inst{11-0} = offset{11-0};
2435      let Inst{4} = 0;
2436
2437     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2438    }
2439
2440    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2441                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2442                 IndexModePost, StFrm, iii,
2443                 opc, "\t$Rt, $addr, $offset",
2444                 "$addr.base = $Rn_wb", []> {
2445     // {12}     isAdd
2446     // {11-0}   imm12/Rm
2447     bits<14> offset;
2448     bits<4> addr;
2449     let Inst{25} = 0;
2450     let Inst{23} = offset{12};
2451     let Inst{19-16} = addr;
2452     let Inst{11-0} = offset{11-0};
2453
2454     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2455   }
2456 }
2457
2458 let mayStore = 1, neverHasSideEffects = 1 in {
2459 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2460 // IIC_iStore_siu depending on whether it the offset register is shifted.
2461 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2462 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2463 }
2464
2465 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2466                          am2offset_reg:$offset),
2467              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2468                            am2offset_reg:$offset)>;
2469 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2470                          am2offset_imm:$offset),
2471              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2472                            am2offset_imm:$offset)>;
2473 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2474                              am2offset_reg:$offset),
2475              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2476                             am2offset_reg:$offset)>;
2477 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2478                              am2offset_imm:$offset),
2479              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2480                             am2offset_imm:$offset)>;
2481
2482 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2483 // put the patterns on the instruction definitions directly as ISel wants
2484 // the address base and offset to be separate operands, not a single
2485 // complex operand like we represent the instructions themselves. The
2486 // pseudos map between the two.
2487 let usesCustomInserter = 1,
2488     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2489 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2490                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2491                4, IIC_iStore_ru,
2492             [(set GPR:$Rn_wb,
2493                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2494 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2495                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2496                4, IIC_iStore_ru,
2497             [(set GPR:$Rn_wb,
2498                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2499 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2500                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2501                4, IIC_iStore_ru,
2502             [(set GPR:$Rn_wb,
2503                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2504 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2505                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2506                4, IIC_iStore_ru,
2507             [(set GPR:$Rn_wb,
2508                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2509 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2510                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2511                4, IIC_iStore_ru,
2512             [(set GPR:$Rn_wb,
2513                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2514 }
2515
2516
2517
2518 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2519                            (ins GPR:$Rt, addrmode3:$addr), IndexModePre,
2520                            StMiscFrm, IIC_iStore_bh_ru,
2521                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2522   bits<14> addr;
2523   let Inst{23}    = addr{8};      // U bit
2524   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2525   let Inst{19-16} = addr{12-9};   // Rn
2526   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2527   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2528   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2529   let DecoderMethod = "DecodeAddrMode3Instruction";
2530 }
2531
2532 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2533                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2534                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2535                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2536                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2537                                                       addr_offset_none:$addr,
2538                                                       am3offset:$offset))]> {
2539   bits<10> offset;
2540   bits<4> addr;
2541   let Inst{23}    = offset{8};      // U bit
2542   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2543   let Inst{19-16} = addr;
2544   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2545   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2546   let DecoderMethod = "DecodeAddrMode3Instruction";
2547 }
2548
2549 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2550 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2551                           (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2552                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2553                           "strd", "\t$Rt, $Rt2, $addr!",
2554                           "$addr.base = $Rn_wb", []> {
2555   bits<14> addr;
2556   let Inst{23}    = addr{8};      // U bit
2557   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2558   let Inst{19-16} = addr{12-9};   // Rn
2559   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2560   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2561   let DecoderMethod = "DecodeAddrMode3Instruction";
2562   let AsmMatchConverter = "cvtStrdPre";
2563 }
2564
2565 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2566                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2567                                am3offset:$offset),
2568                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2569                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2570                           "$addr.base = $Rn_wb", []> {
2571   bits<10> offset;
2572   bits<4> addr;
2573   let Inst{23}    = offset{8};      // U bit
2574   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2575   let Inst{19-16} = addr;
2576   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2577   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2578   let DecoderMethod = "DecodeAddrMode3Instruction";
2579 }
2580 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2581
2582 // STRT, STRBT, and STRHT
2583
2584 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2585                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2586                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2587                    "strbt", "\t$Rt, $addr, $offset",
2588                    "$addr.base = $Rn_wb", []> {
2589   // {12}     isAdd
2590   // {11-0}   imm12/Rm
2591   bits<14> offset;
2592   bits<4> addr;
2593   let Inst{25} = 1;
2594   let Inst{23} = offset{12};
2595   let Inst{21} = 1; // overwrite
2596   let Inst{19-16} = addr;
2597   let Inst{11-5} = offset{11-5};
2598   let Inst{4} = 0;
2599   let Inst{3-0} = offset{3-0};
2600   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2601 }
2602
2603 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2604                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2605                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2606                    "strbt", "\t$Rt, $addr, $offset",
2607                    "$addr.base = $Rn_wb", []> {
2608   // {12}     isAdd
2609   // {11-0}   imm12/Rm
2610   bits<14> offset;
2611   bits<4> addr;
2612   let Inst{25} = 0;
2613   let Inst{23} = offset{12};
2614   let Inst{21} = 1; // overwrite
2615   let Inst{19-16} = addr;
2616   let Inst{11-0} = offset{11-0};
2617   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2618 }
2619
2620 let mayStore = 1, neverHasSideEffects = 1 in {
2621 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2622                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2623                    IndexModePost, StFrm, IIC_iStore_ru,
2624                    "strt", "\t$Rt, $addr, $offset",
2625                    "$addr.base = $Rn_wb", []> {
2626   // {12}     isAdd
2627   // {11-0}   imm12/Rm
2628   bits<14> offset;
2629   bits<4> addr;
2630   let Inst{25} = 1;
2631   let Inst{23} = offset{12};
2632   let Inst{21} = 1; // overwrite
2633   let Inst{19-16} = addr;
2634   let Inst{11-5} = offset{11-5};
2635   let Inst{4} = 0;
2636   let Inst{3-0} = offset{3-0};
2637   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2638 }
2639
2640 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2641                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2642                    IndexModePost, StFrm, IIC_iStore_ru,
2643                    "strt", "\t$Rt, $addr, $offset",
2644                    "$addr.base = $Rn_wb", []> {
2645   // {12}     isAdd
2646   // {11-0}   imm12/Rm
2647   bits<14> offset;
2648   bits<4> addr;
2649   let Inst{25} = 0;
2650   let Inst{23} = offset{12};
2651   let Inst{21} = 1; // overwrite
2652   let Inst{19-16} = addr;
2653   let Inst{11-0} = offset{11-0};
2654   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2655 }
2656 }
2657
2658
2659 multiclass AI3strT<bits<4> op, string opc> {
2660   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2661                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2662                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2663                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2664     bits<9> offset;
2665     let Inst{23} = offset{8};
2666     let Inst{22} = 1;
2667     let Inst{11-8} = offset{7-4};
2668     let Inst{3-0} = offset{3-0};
2669     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2670   }
2671   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2672                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2673                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2674                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2675     bits<5> Rm;
2676     let Inst{23} = Rm{4};
2677     let Inst{22} = 0;
2678     let Inst{11-8} = 0;
2679     let Inst{3-0} = Rm{3-0};
2680     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2681   }
2682 }
2683
2684
2685 defm STRHT : AI3strT<0b1011, "strht">;
2686
2687
2688 //===----------------------------------------------------------------------===//
2689 //  Load / store multiple Instructions.
2690 //
2691
2692 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2693                          InstrItinClass itin, InstrItinClass itin_upd> {
2694   // IA is the default, so no need for an explicit suffix on the
2695   // mnemonic here. Without it is the canonical spelling.
2696   def IA :
2697     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2698          IndexModeNone, f, itin,
2699          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2700     let Inst{24-23} = 0b01;       // Increment After
2701     let Inst{22}    = P_bit;
2702     let Inst{21}    = 0;          // No writeback
2703     let Inst{20}    = L_bit;
2704   }
2705   def IA_UPD :
2706     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2707          IndexModeUpd, f, itin_upd,
2708          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2709     let Inst{24-23} = 0b01;       // Increment After
2710     let Inst{22}    = P_bit;
2711     let Inst{21}    = 1;          // Writeback
2712     let Inst{20}    = L_bit;
2713
2714     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2715   }
2716   def DA :
2717     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2718          IndexModeNone, f, itin,
2719          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2720     let Inst{24-23} = 0b00;       // Decrement After
2721     let Inst{22}    = P_bit;
2722     let Inst{21}    = 0;          // No writeback
2723     let Inst{20}    = L_bit;
2724   }
2725   def DA_UPD :
2726     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2727          IndexModeUpd, f, itin_upd,
2728          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2729     let Inst{24-23} = 0b00;       // Decrement After
2730     let Inst{22}    = P_bit;
2731     let Inst{21}    = 1;          // Writeback
2732     let Inst{20}    = L_bit;
2733
2734     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2735   }
2736   def DB :
2737     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2738          IndexModeNone, f, itin,
2739          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2740     let Inst{24-23} = 0b10;       // Decrement Before
2741     let Inst{22}    = P_bit;
2742     let Inst{21}    = 0;          // No writeback
2743     let Inst{20}    = L_bit;
2744   }
2745   def DB_UPD :
2746     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2747          IndexModeUpd, f, itin_upd,
2748          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2749     let Inst{24-23} = 0b10;       // Decrement Before
2750     let Inst{22}    = P_bit;
2751     let Inst{21}    = 1;          // Writeback
2752     let Inst{20}    = L_bit;
2753
2754     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2755   }
2756   def IB :
2757     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2758          IndexModeNone, f, itin,
2759          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2760     let Inst{24-23} = 0b11;       // Increment Before
2761     let Inst{22}    = P_bit;
2762     let Inst{21}    = 0;          // No writeback
2763     let Inst{20}    = L_bit;
2764   }
2765   def IB_UPD :
2766     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2767          IndexModeUpd, f, itin_upd,
2768          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2769     let Inst{24-23} = 0b11;       // Increment Before
2770     let Inst{22}    = P_bit;
2771     let Inst{21}    = 1;          // Writeback
2772     let Inst{20}    = L_bit;
2773
2774     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2775   }
2776 }
2777
2778 let neverHasSideEffects = 1 in {
2779
2780 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2781 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2782                          IIC_iLoad_mu>;
2783
2784 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2785 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2786                          IIC_iStore_mu>;
2787
2788 } // neverHasSideEffects
2789
2790 // FIXME: remove when we have a way to marking a MI with these properties.
2791 // FIXME: Should pc be an implicit operand like PICADD, etc?
2792 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2793     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2794 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2795                                                  reglist:$regs, variable_ops),
2796                      4, IIC_iLoad_mBr, [],
2797                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2798       RegConstraint<"$Rn = $wb">;
2799
2800 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2801 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2802                                IIC_iLoad_mu>;
2803
2804 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2805 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2806                                IIC_iStore_mu>;
2807
2808
2809
2810 //===----------------------------------------------------------------------===//
2811 //  Move Instructions.
2812 //
2813
2814 let neverHasSideEffects = 1 in
2815 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2816                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2817   bits<4> Rd;
2818   bits<4> Rm;
2819
2820   let Inst{19-16} = 0b0000;
2821   let Inst{11-4} = 0b00000000;
2822   let Inst{25} = 0;
2823   let Inst{3-0} = Rm;
2824   let Inst{15-12} = Rd;
2825 }
2826
2827 // A version for the smaller set of tail call registers.
2828 let neverHasSideEffects = 1 in
2829 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2830                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2831   bits<4> Rd;
2832   bits<4> Rm;
2833
2834   let Inst{11-4} = 0b00000000;
2835   let Inst{25} = 0;
2836   let Inst{3-0} = Rm;
2837   let Inst{15-12} = Rd;
2838 }
2839
2840 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2841                 DPSoRegRegFrm, IIC_iMOVsr,
2842                 "mov", "\t$Rd, $src",
2843                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP {
2844   bits<4> Rd;
2845   bits<12> src;
2846   let Inst{15-12} = Rd;
2847   let Inst{19-16} = 0b0000;
2848   let Inst{11-8} = src{11-8};
2849   let Inst{7} = 0;
2850   let Inst{6-5} = src{6-5};
2851   let Inst{4} = 1;
2852   let Inst{3-0} = src{3-0};
2853   let Inst{25} = 0;
2854 }
2855
2856 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2857                 DPSoRegImmFrm, IIC_iMOVsr,
2858                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2859                 UnaryDP {
2860   bits<4> Rd;
2861   bits<12> src;
2862   let Inst{15-12} = Rd;
2863   let Inst{19-16} = 0b0000;
2864   let Inst{11-5} = src{11-5};
2865   let Inst{4} = 0;
2866   let Inst{3-0} = src{3-0};
2867   let Inst{25} = 0;
2868 }
2869
2870 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2871 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2872                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2873   bits<4> Rd;
2874   bits<12> imm;
2875   let Inst{25} = 1;
2876   let Inst{15-12} = Rd;
2877   let Inst{19-16} = 0b0000;
2878   let Inst{11-0} = imm;
2879 }
2880
2881 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2882 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2883                  DPFrm, IIC_iMOVi,
2884                  "movw", "\t$Rd, $imm",
2885                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2886                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2887   bits<4> Rd;
2888   bits<16> imm;
2889   let Inst{15-12} = Rd;
2890   let Inst{11-0}  = imm{11-0};
2891   let Inst{19-16} = imm{15-12};
2892   let Inst{20} = 0;
2893   let Inst{25} = 1;
2894   let DecoderMethod = "DecodeArmMOVTWInstruction";
2895 }
2896
2897 def : InstAlias<"mov${p} $Rd, $imm",
2898                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2899         Requires<[IsARM]>;
2900
2901 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2902                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2903
2904 let Constraints = "$src = $Rd" in {
2905 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
2906                   (ins GPR:$src, imm0_65535_expr:$imm),
2907                   DPFrm, IIC_iMOVi,
2908                   "movt", "\t$Rd, $imm",
2909                   [(set GPRnopc:$Rd,
2910                         (or (and GPR:$src, 0xffff),
2911                             lo16AllZero:$imm))]>, UnaryDP,
2912                   Requires<[IsARM, HasV6T2]> {
2913   bits<4> Rd;
2914   bits<16> imm;
2915   let Inst{15-12} = Rd;
2916   let Inst{11-0}  = imm{11-0};
2917   let Inst{19-16} = imm{15-12};
2918   let Inst{20} = 0;
2919   let Inst{25} = 1;
2920   let DecoderMethod = "DecodeArmMOVTWInstruction";
2921 }
2922
2923 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2924                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2925
2926 } // Constraints
2927
2928 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2929       Requires<[IsARM, HasV6T2]>;
2930
2931 let Uses = [CPSR] in
2932 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2933                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2934                     Requires<[IsARM]>;
2935
2936 // These aren't really mov instructions, but we have to define them this way
2937 // due to flag operands.
2938
2939 let Defs = [CPSR] in {
2940 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2941                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2942                       Requires<[IsARM]>;
2943 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2944                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2945                       Requires<[IsARM]>;
2946 }
2947
2948 //===----------------------------------------------------------------------===//
2949 //  Extend Instructions.
2950 //
2951
2952 // Sign extenders
2953
2954 def SXTB  : AI_ext_rrot<0b01101010,
2955                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2956 def SXTH  : AI_ext_rrot<0b01101011,
2957                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2958
2959 def SXTAB : AI_exta_rrot<0b01101010,
2960                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2961 def SXTAH : AI_exta_rrot<0b01101011,
2962                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2963
2964 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2965
2966 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2967
2968 // Zero extenders
2969
2970 let AddedComplexity = 16 in {
2971 def UXTB   : AI_ext_rrot<0b01101110,
2972                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2973 def UXTH   : AI_ext_rrot<0b01101111,
2974                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2975 def UXTB16 : AI_ext_rrot<0b01101100,
2976                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2977
2978 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2979 //        The transformation should probably be done as a combiner action
2980 //        instead so we can include a check for masking back in the upper
2981 //        eight bits of the source into the lower eight bits of the result.
2982 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2983 //               (UXTB16r_rot GPR:$Src, 3)>;
2984 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2985                (UXTB16 GPR:$Src, 1)>;
2986
2987 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2988                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2989 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2990                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2991 }
2992
2993 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2994 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2995
2996
2997 def SBFX  : I<(outs GPRnopc:$Rd),
2998               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
2999                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3000                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3001                Requires<[IsARM, HasV6T2]> {
3002   bits<4> Rd;
3003   bits<4> Rn;
3004   bits<5> lsb;
3005   bits<5> width;
3006   let Inst{27-21} = 0b0111101;
3007   let Inst{6-4}   = 0b101;
3008   let Inst{20-16} = width;
3009   let Inst{15-12} = Rd;
3010   let Inst{11-7}  = lsb;
3011   let Inst{3-0}   = Rn;
3012 }
3013
3014 def UBFX  : I<(outs GPR:$Rd),
3015               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3016                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3017                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3018                Requires<[IsARM, HasV6T2]> {
3019   bits<4> Rd;
3020   bits<4> Rn;
3021   bits<5> lsb;
3022   bits<5> width;
3023   let Inst{27-21} = 0b0111111;
3024   let Inst{6-4}   = 0b101;
3025   let Inst{20-16} = width;
3026   let Inst{15-12} = Rd;
3027   let Inst{11-7}  = lsb;
3028   let Inst{3-0}   = Rn;
3029 }
3030
3031 //===----------------------------------------------------------------------===//
3032 //  Arithmetic Instructions.
3033 //
3034
3035 defm ADD  : AsI1_bin_irs<0b0100, "add",
3036                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3037                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3038 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3039                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3040                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3041
3042 // ADD and SUB with 's' bit set.
3043 //
3044 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3045 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3046 // AdjustInstrPostInstrSelection where we determine whether or not to
3047 // set the "s" bit based on CPSR liveness.
3048 //
3049 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3050 // support for an optional CPSR definition that corresponds to the DAG
3051 // node's second value. We can then eliminate the implicit def of CPSR.
3052 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3053                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3054 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3055                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3056
3057 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3058               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3059 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3060               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3061
3062 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3063                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3064                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3065
3066 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3067 // CPSR and the implicit def of CPSR is not needed.
3068 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3069                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3070
3071 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3072                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3073
3074 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3075 // The assume-no-carry-in form uses the negation of the input since add/sub
3076 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3077 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3078 // details.
3079 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3080              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3081 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3082              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3083
3084 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3085              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>;
3086 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3087              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>;
3088
3089 // The with-carry-in form matches bitwise not instead of the negation.
3090 // Effectively, the inverse interpretation of the carry flag already accounts
3091 // for part of the negation.
3092 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3093              (SBCri   GPR:$src, so_imm_not:$imm)>;
3094
3095 // Note: These are implemented in C++ code, because they have to generate
3096 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3097 // cannot produce.
3098 // (mul X, 2^n+1) -> (add (X << n), X)
3099 // (mul X, 2^n-1) -> (rsb X, (X << n))
3100
3101 // ARM Arithmetic Instruction
3102 // GPR:$dst = GPR:$a op GPR:$b
3103 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3104           list<dag> pattern = [],
3105           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3106           string asm = "\t$Rd, $Rn, $Rm">
3107   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
3108   bits<4> Rn;
3109   bits<4> Rd;
3110   bits<4> Rm;
3111   let Inst{27-20} = op27_20;
3112   let Inst{11-4} = op11_4;
3113   let Inst{19-16} = Rn;
3114   let Inst{15-12} = Rd;
3115   let Inst{3-0}   = Rm;
3116
3117   let Unpredictable{11-8} = 0b1111;
3118 }
3119
3120 // Saturating add/subtract
3121
3122 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3123                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3124                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3125 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3126                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3127                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3128 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3129                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3130                   "\t$Rd, $Rm, $Rn">;
3131 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3132                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3133                   "\t$Rd, $Rm, $Rn">;
3134
3135 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3136 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3137 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3138 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3139 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3140 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3141 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3142 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3143 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3144 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3145 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3146 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3147
3148 // Signed/Unsigned add/subtract
3149
3150 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3151 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3152 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3153 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3154 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3155 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3156 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3157 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3158 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3159 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3160 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3161 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3162
3163 // Signed/Unsigned halving add/subtract
3164
3165 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3166 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3167 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3168 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3169 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3170 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3171 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3172 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3173 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3174 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3175 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3176 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3177
3178 // Unsigned Sum of Absolute Differences [and Accumulate].
3179
3180 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3181                 MulFrm /* for convenience */, NoItinerary, "usad8",
3182                 "\t$Rd, $Rn, $Rm", []>,
3183              Requires<[IsARM, HasV6]> {
3184   bits<4> Rd;
3185   bits<4> Rn;
3186   bits<4> Rm;
3187   let Inst{27-20} = 0b01111000;
3188   let Inst{15-12} = 0b1111;
3189   let Inst{7-4} = 0b0001;
3190   let Inst{19-16} = Rd;
3191   let Inst{11-8} = Rm;
3192   let Inst{3-0} = Rn;
3193 }
3194 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3195                 MulFrm /* for convenience */, NoItinerary, "usada8",
3196                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3197              Requires<[IsARM, HasV6]> {
3198   bits<4> Rd;
3199   bits<4> Rn;
3200   bits<4> Rm;
3201   bits<4> Ra;
3202   let Inst{27-20} = 0b01111000;
3203   let Inst{7-4} = 0b0001;
3204   let Inst{19-16} = Rd;
3205   let Inst{15-12} = Ra;
3206   let Inst{11-8} = Rm;
3207   let Inst{3-0} = Rn;
3208 }
3209
3210 // Signed/Unsigned saturate
3211
3212 def SSAT : AI<(outs GPRnopc:$Rd),
3213               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3214               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3215   bits<4> Rd;
3216   bits<5> sat_imm;
3217   bits<4> Rn;
3218   bits<8> sh;
3219   let Inst{27-21} = 0b0110101;
3220   let Inst{5-4} = 0b01;
3221   let Inst{20-16} = sat_imm;
3222   let Inst{15-12} = Rd;
3223   let Inst{11-7} = sh{4-0};
3224   let Inst{6} = sh{5};
3225   let Inst{3-0} = Rn;
3226 }
3227
3228 def SSAT16 : AI<(outs GPRnopc:$Rd),
3229                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3230                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3231   bits<4> Rd;
3232   bits<4> sat_imm;
3233   bits<4> Rn;
3234   let Inst{27-20} = 0b01101010;
3235   let Inst{11-4} = 0b11110011;
3236   let Inst{15-12} = Rd;
3237   let Inst{19-16} = sat_imm;
3238   let Inst{3-0} = Rn;
3239 }
3240
3241 def USAT : AI<(outs GPRnopc:$Rd),
3242               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3243               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3244   bits<4> Rd;
3245   bits<5> sat_imm;
3246   bits<4> Rn;
3247   bits<8> sh;
3248   let Inst{27-21} = 0b0110111;
3249   let Inst{5-4} = 0b01;
3250   let Inst{15-12} = Rd;
3251   let Inst{11-7} = sh{4-0};
3252   let Inst{6} = sh{5};
3253   let Inst{20-16} = sat_imm;
3254   let Inst{3-0} = Rn;
3255 }
3256
3257 def USAT16 : AI<(outs GPRnopc:$Rd),
3258                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3259                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3260   bits<4> Rd;
3261   bits<4> sat_imm;
3262   bits<4> Rn;
3263   let Inst{27-20} = 0b01101110;
3264   let Inst{11-4} = 0b11110011;
3265   let Inst{15-12} = Rd;
3266   let Inst{19-16} = sat_imm;
3267   let Inst{3-0} = Rn;
3268 }
3269
3270 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3271                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3272 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3273                (USAT imm:$pos, GPRnopc:$a, 0)>;
3274
3275 //===----------------------------------------------------------------------===//
3276 //  Bitwise Instructions.
3277 //
3278
3279 defm AND   : AsI1_bin_irs<0b0000, "and",
3280                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3281                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3282 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3283                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3284                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3285 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3286                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3287                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3288 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3289                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3290                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3291
3292 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3293 // like in the actual instruction encoding. The complexity of mapping the mask
3294 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3295 // instruction description.
3296 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3297                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3298                "bfc", "\t$Rd, $imm", "$src = $Rd",
3299                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3300                Requires<[IsARM, HasV6T2]> {
3301   bits<4> Rd;
3302   bits<10> imm;
3303   let Inst{27-21} = 0b0111110;
3304   let Inst{6-0}   = 0b0011111;
3305   let Inst{15-12} = Rd;
3306   let Inst{11-7}  = imm{4-0}; // lsb
3307   let Inst{20-16} = imm{9-5}; // msb
3308 }
3309
3310 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3311 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3312           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3313           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3314           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3315                            bf_inv_mask_imm:$imm))]>,
3316           Requires<[IsARM, HasV6T2]> {
3317   bits<4> Rd;
3318   bits<4> Rn;
3319   bits<10> imm;
3320   let Inst{27-21} = 0b0111110;
3321   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3322   let Inst{15-12} = Rd;
3323   let Inst{11-7}  = imm{4-0}; // lsb
3324   let Inst{20-16} = imm{9-5}; // width
3325   let Inst{3-0}   = Rn;
3326 }
3327
3328 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3329                   "mvn", "\t$Rd, $Rm",
3330                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
3331   bits<4> Rd;
3332   bits<4> Rm;
3333   let Inst{25} = 0;
3334   let Inst{19-16} = 0b0000;
3335   let Inst{11-4} = 0b00000000;
3336   let Inst{15-12} = Rd;
3337   let Inst{3-0} = Rm;
3338 }
3339 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3340                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3341                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
3342   bits<4> Rd;
3343   bits<12> shift;
3344   let Inst{25} = 0;
3345   let Inst{19-16} = 0b0000;
3346   let Inst{15-12} = Rd;
3347   let Inst{11-5} = shift{11-5};
3348   let Inst{4} = 0;
3349   let Inst{3-0} = shift{3-0};
3350 }
3351 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3352                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3353                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
3354   bits<4> Rd;
3355   bits<12> shift;
3356   let Inst{25} = 0;
3357   let Inst{19-16} = 0b0000;
3358   let Inst{15-12} = Rd;
3359   let Inst{11-8} = shift{11-8};
3360   let Inst{7} = 0;
3361   let Inst{6-5} = shift{6-5};
3362   let Inst{4} = 1;
3363   let Inst{3-0} = shift{3-0};
3364 }
3365 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3366 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3367                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3368                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
3369   bits<4> Rd;
3370   bits<12> imm;
3371   let Inst{25} = 1;
3372   let Inst{19-16} = 0b0000;
3373   let Inst{15-12} = Rd;
3374   let Inst{11-0} = imm;
3375 }
3376
3377 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3378              (BICri GPR:$src, so_imm_not:$imm)>;
3379
3380 //===----------------------------------------------------------------------===//
3381 //  Multiply Instructions.
3382 //
3383 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3384              string opc, string asm, list<dag> pattern>
3385   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3386   bits<4> Rd;
3387   bits<4> Rm;
3388   bits<4> Rn;
3389   let Inst{19-16} = Rd;
3390   let Inst{11-8}  = Rm;
3391   let Inst{3-0}   = Rn;
3392 }
3393 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3394              string opc, string asm, list<dag> pattern>
3395   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3396   bits<4> RdLo;
3397   bits<4> RdHi;
3398   bits<4> Rm;
3399   bits<4> Rn;
3400   let Inst{19-16} = RdHi;
3401   let Inst{15-12} = RdLo;
3402   let Inst{11-8}  = Rm;
3403   let Inst{3-0}   = Rn;
3404 }
3405
3406 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3407 //        property. Remove them when it's possible to add those properties
3408 //        on an individual MachineInstr, not just an instruction description.
3409 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3410 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3411                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3412                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3413                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3414                   Requires<[IsARM, HasV6]> {
3415   let Inst{15-12} = 0b0000;
3416   let Unpredictable{15-12} = 0b1111;
3417 }
3418
3419 let Constraints = "@earlyclobber $Rd" in
3420 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3421                                                     pred:$p, cc_out:$s),
3422                            4, IIC_iMUL32,
3423                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3424                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3425                Requires<[IsARM, NoV6]>;
3426 }
3427
3428 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3429                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3430                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3431                    Requires<[IsARM, HasV6]> {
3432   bits<4> Ra;
3433   let Inst{15-12} = Ra;
3434 }
3435
3436 let Constraints = "@earlyclobber $Rd" in
3437 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3438                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3439                            4, IIC_iMAC32,
3440                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3441                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3442                         Requires<[IsARM, NoV6]>;
3443
3444 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3445                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3446                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3447                    Requires<[IsARM, HasV6T2]> {
3448   bits<4> Rd;
3449   bits<4> Rm;
3450   bits<4> Rn;
3451   bits<4> Ra;
3452   let Inst{19-16} = Rd;
3453   let Inst{15-12} = Ra;
3454   let Inst{11-8}  = Rm;
3455   let Inst{3-0}   = Rn;
3456 }
3457
3458 // Extra precision multiplies with low / high results
3459 let neverHasSideEffects = 1 in {
3460 let isCommutable = 1 in {
3461 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3462                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3463                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3464                     Requires<[IsARM, HasV6]>;
3465
3466 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3467                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3468                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3469                     Requires<[IsARM, HasV6]>;
3470
3471 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3472 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3473                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3474                             4, IIC_iMUL64, [],
3475           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3476                            Requires<[IsARM, NoV6]>;
3477
3478 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3479                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3480                             4, IIC_iMUL64, [],
3481           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3482                            Requires<[IsARM, NoV6]>;
3483 }
3484 }
3485
3486 // Multiply + accumulate
3487 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3488                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3489                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3490                     Requires<[IsARM, HasV6]>;
3491 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3492                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3493                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3494                     Requires<[IsARM, HasV6]>;
3495
3496 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3497                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3498                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3499                     Requires<[IsARM, HasV6]> {
3500   bits<4> RdLo;
3501   bits<4> RdHi;
3502   bits<4> Rm;
3503   bits<4> Rn;
3504   let Inst{19-16} = RdHi;
3505   let Inst{15-12} = RdLo;
3506   let Inst{11-8}  = Rm;
3507   let Inst{3-0}   = Rn;
3508 }
3509
3510 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3511 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3512                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3513                               4, IIC_iMAC64, [],
3514           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3515                            Requires<[IsARM, NoV6]>;
3516 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3517                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3518                               4, IIC_iMAC64, [],
3519           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3520                            Requires<[IsARM, NoV6]>;
3521 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3522                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3523                               4, IIC_iMAC64, [],
3524           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3525                            Requires<[IsARM, NoV6]>;
3526 }
3527
3528 } // neverHasSideEffects
3529
3530 // Most significant word multiply
3531 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3532                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3533                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3534             Requires<[IsARM, HasV6]> {
3535   let Inst{15-12} = 0b1111;
3536 }
3537
3538 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3539                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3540             Requires<[IsARM, HasV6]> {
3541   let Inst{15-12} = 0b1111;
3542 }
3543
3544 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3545                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3546                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3547                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3548             Requires<[IsARM, HasV6]>;
3549
3550 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3551                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3552                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3553             Requires<[IsARM, HasV6]>;
3554
3555 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3556                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3557                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3558             Requires<[IsARM, HasV6]>;
3559
3560 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3561                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3562                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3563             Requires<[IsARM, HasV6]>;
3564
3565 multiclass AI_smul<string opc, PatFrag opnode> {
3566   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3567               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3568               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3569                                       (sext_inreg GPR:$Rm, i16)))]>,
3570            Requires<[IsARM, HasV5TE]>;
3571
3572   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3573               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3574               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3575                                       (sra GPR:$Rm, (i32 16))))]>,
3576            Requires<[IsARM, HasV5TE]>;
3577
3578   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3579               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3580               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3581                                       (sext_inreg GPR:$Rm, i16)))]>,
3582            Requires<[IsARM, HasV5TE]>;
3583
3584   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3585               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3586               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3587                                       (sra GPR:$Rm, (i32 16))))]>,
3588             Requires<[IsARM, HasV5TE]>;
3589
3590   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3591               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3592               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3593                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3594            Requires<[IsARM, HasV5TE]>;
3595
3596   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3597               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3598               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3599                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3600             Requires<[IsARM, HasV5TE]>;
3601 }
3602
3603
3604 multiclass AI_smla<string opc, PatFrag opnode> {
3605   let DecoderMethod = "DecodeSMLAInstruction" in {
3606   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3607               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3608               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3609               [(set GPRnopc:$Rd, (add GPR:$Ra,
3610                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3611                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3612            Requires<[IsARM, HasV5TE]>;
3613
3614   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3615               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3616               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3617               [(set GPRnopc:$Rd,
3618                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3619                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3620            Requires<[IsARM, HasV5TE]>;
3621
3622   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3623               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3624               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3625               [(set GPRnopc:$Rd,
3626                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3627                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3628            Requires<[IsARM, HasV5TE]>;
3629
3630   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3631               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3632               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3633              [(set GPRnopc:$Rd,
3634                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3635                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3636             Requires<[IsARM, HasV5TE]>;
3637
3638   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3639               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3640               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3641               [(set GPRnopc:$Rd,
3642                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3643                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3644            Requires<[IsARM, HasV5TE]>;
3645
3646   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3647               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3648               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3649               [(set GPRnopc:$Rd,
3650                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3651                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3652             Requires<[IsARM, HasV5TE]>;
3653   }
3654 }
3655
3656 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3657 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3658
3659 // Halfword multiply accumulate long: SMLAL<x><y>.
3660 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3661                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3662                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3663               Requires<[IsARM, HasV5TE]>;
3664
3665 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3666                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3667                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3668               Requires<[IsARM, HasV5TE]>;
3669
3670 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3671                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3672                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3673               Requires<[IsARM, HasV5TE]>;
3674
3675 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3676                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3677                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3678               Requires<[IsARM, HasV5TE]>;
3679
3680 // Helper class for AI_smld.
3681 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3682                     InstrItinClass itin, string opc, string asm>
3683   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3684   bits<4> Rn;
3685   bits<4> Rm;
3686   let Inst{27-23} = 0b01110;
3687   let Inst{22}    = long;
3688   let Inst{21-20} = 0b00;
3689   let Inst{11-8}  = Rm;
3690   let Inst{7}     = 0;
3691   let Inst{6}     = sub;
3692   let Inst{5}     = swap;
3693   let Inst{4}     = 1;
3694   let Inst{3-0}   = Rn;
3695 }
3696 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3697                 InstrItinClass itin, string opc, string asm>
3698   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3699   bits<4> Rd;
3700   let Inst{15-12} = 0b1111;
3701   let Inst{19-16} = Rd;
3702 }
3703 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3704                 InstrItinClass itin, string opc, string asm>
3705   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3706   bits<4> Ra;
3707   bits<4> Rd;
3708   let Inst{19-16} = Rd;
3709   let Inst{15-12} = Ra;
3710 }
3711 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3712                   InstrItinClass itin, string opc, string asm>
3713   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3714   bits<4> RdLo;
3715   bits<4> RdHi;
3716   let Inst{19-16} = RdHi;
3717   let Inst{15-12} = RdLo;
3718 }
3719
3720 multiclass AI_smld<bit sub, string opc> {
3721
3722   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3723                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3724                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3725
3726   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3727                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3728                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3729
3730   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3731                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3732                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3733
3734   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3735                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3736                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3737
3738 }
3739
3740 defm SMLA : AI_smld<0, "smla">;
3741 defm SMLS : AI_smld<1, "smls">;
3742
3743 multiclass AI_sdml<bit sub, string opc> {
3744
3745   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3746                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3747   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3748                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3749 }
3750
3751 defm SMUA : AI_sdml<0, "smua">;
3752 defm SMUS : AI_sdml<1, "smus">;
3753
3754 //===----------------------------------------------------------------------===//
3755 //  Misc. Arithmetic Instructions.
3756 //
3757
3758 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3759               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3760               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3761
3762 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3763               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3764               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3765            Requires<[IsARM, HasV6T2]>;
3766
3767 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3768               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3769               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3770
3771 let AddedComplexity = 5 in
3772 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3773                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3774                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3775                Requires<[IsARM, HasV6]>;
3776
3777 let AddedComplexity = 5 in
3778 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3779                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3780                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3781                Requires<[IsARM, HasV6]>;
3782
3783 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3784                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3785                (REVSH GPR:$Rm)>;
3786
3787 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3788                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3789                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3790                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3791                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3792                                            0xFFFF0000)))]>,
3793                Requires<[IsARM, HasV6]>;
3794
3795 // Alternate cases for PKHBT where identities eliminate some nodes.
3796 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3797                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3798 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3799                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3800
3801 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3802 // will match the pattern below.
3803 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3804                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3805                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3806                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3807                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3808                                            0xFFFF)))]>,
3809                Requires<[IsARM, HasV6]>;
3810
3811 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3812 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3813 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3814                    (srl GPRnopc:$src2, imm16_31:$sh)),
3815                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
3816 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3817                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
3818                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
3819
3820 //===----------------------------------------------------------------------===//
3821 //  Comparison Instructions...
3822 //
3823
3824 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3825                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3826                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3827
3828 // ARMcmpZ can re-use the above instruction definitions.
3829 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3830              (CMPri   GPR:$src, so_imm:$imm)>;
3831 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3832              (CMPrr   GPR:$src, GPR:$rhs)>;
3833 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3834              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3835 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3836              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3837
3838 // CMN register-integer
3839 let isCompare = 1, Defs = [CPSR] in {
3840 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
3841                 "cmn", "\t$Rn, $imm",
3842                 [(ARMcmn GPR:$Rn, so_imm:$imm)]> {
3843   bits<4> Rn;
3844   bits<12> imm;
3845   let Inst{25} = 1;
3846   let Inst{20} = 1;
3847   let Inst{19-16} = Rn;
3848   let Inst{15-12} = 0b0000;
3849   let Inst{11-0} = imm;
3850
3851   let Unpredictable{15-12} = 0b1111;
3852 }
3853
3854 // CMN register-register/shift
3855 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
3856                  "cmn", "\t$Rn, $Rm",
3857                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3858                    GPR:$Rn, GPR:$Rm)]> {
3859   bits<4> Rn;
3860   bits<4> Rm;
3861   let isCommutable = 1;
3862   let Inst{25} = 0;
3863   let Inst{20} = 1;
3864   let Inst{19-16} = Rn;
3865   let Inst{15-12} = 0b0000;
3866   let Inst{11-4} = 0b00000000;
3867   let Inst{3-0} = Rm;
3868
3869   let Unpredictable{15-12} = 0b1111;
3870 }
3871
3872 def CMNzrsi : AI1<0b1011, (outs),
3873                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
3874                   "cmn", "\t$Rn, $shift",
3875                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3876                     GPR:$Rn, so_reg_imm:$shift)]> {
3877   bits<4> Rn;
3878   bits<12> shift;
3879   let Inst{25} = 0;
3880   let Inst{20} = 1;
3881   let Inst{19-16} = Rn;
3882   let Inst{15-12} = 0b0000;
3883   let Inst{11-5} = shift{11-5};
3884   let Inst{4} = 0;
3885   let Inst{3-0} = shift{3-0};
3886
3887   let Unpredictable{15-12} = 0b1111;
3888 }
3889
3890 def CMNzrsr : AI1<0b1011, (outs),
3891                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
3892                   "cmn", "\t$Rn, $shift",
3893                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3894                     GPRnopc:$Rn, so_reg_reg:$shift)]> {
3895   bits<4> Rn;
3896   bits<12> shift;
3897   let Inst{25} = 0;
3898   let Inst{20} = 1;
3899   let Inst{19-16} = Rn;
3900   let Inst{15-12} = 0b0000;
3901   let Inst{11-8} = shift{11-8};
3902   let Inst{7} = 0;
3903   let Inst{6-5} = shift{6-5};
3904   let Inst{4} = 1;
3905   let Inst{3-0} = shift{3-0};
3906
3907   let Unpredictable{15-12} = 0b1111;
3908 }
3909
3910 }
3911
3912 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
3913              (CMNri   GPR:$src, so_imm_neg:$imm)>;
3914
3915 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3916              (CMNri   GPR:$src, so_imm_neg:$imm)>;
3917
3918 // Note that TST/TEQ don't set all the same flags that CMP does!
3919 defm TST  : AI1_cmp_irs<0b1000, "tst",
3920                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3921                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3922 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3923                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3924                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3925
3926 // Pseudo i64 compares for some floating point compares.
3927 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3928     Defs = [CPSR] in {
3929 def BCCi64 : PseudoInst<(outs),
3930     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3931      IIC_Br,
3932     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3933
3934 def BCCZi64 : PseudoInst<(outs),
3935      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3936     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3937 } // usesCustomInserter
3938
3939
3940 // Conditional moves
3941 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3942 // a two-value operand where a dag node expects two operands. :(
3943 let neverHasSideEffects = 1 in {
3944
3945 let isCommutable = 1, isSelect = 1 in
3946 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3947                            4, IIC_iCMOVr,
3948   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3949       RegConstraint<"$false = $Rd">;
3950
3951 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
3952                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
3953                            4, IIC_iCMOVsr,
3954   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
3955                             imm:$cc, CCR:$ccr))*/]>,
3956       RegConstraint<"$false = $Rd">;
3957 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
3958                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
3959                            4, IIC_iCMOVsr,
3960   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
3961                             imm:$cc, CCR:$ccr))*/]>,
3962       RegConstraint<"$false = $Rd">;
3963
3964
3965 let isMoveImm = 1 in
3966 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3967                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
3968                              4, IIC_iMOVi,
3969                              []>,
3970       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3971
3972 let isMoveImm = 1 in
3973 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3974                            (ins GPR:$false, so_imm:$imm, pred:$p),
3975                            4, IIC_iCMOVi,
3976    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3977       RegConstraint<"$false = $Rd">;
3978
3979 // Two instruction predicate mov immediate.
3980 let isMoveImm = 1 in
3981 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3982                                 (ins GPR:$false, i32imm:$src, pred:$p),
3983                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3984
3985 let isMoveImm = 1 in
3986 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3987                            (ins GPR:$false, so_imm:$imm, pred:$p),
3988                            4, IIC_iCMOVi,
3989  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3990                 RegConstraint<"$false = $Rd">;
3991
3992 // Conditional instructions
3993 multiclass AsI1_bincc_irs<Instruction iri, Instruction irr, Instruction irsi,
3994                           Instruction irsr,
3995                           InstrItinClass iii, InstrItinClass iir,
3996                           InstrItinClass iis> {
3997   def ri  : ARMPseudoExpand<(outs GPR:$Rd),
3998                             (ins GPR:$Rfalse, GPR:$Rn, so_imm:$imm,
3999                                  pred:$p, cc_out:$s),
4000                             4, iii, [],
4001                        (iri GPR:$Rd, GPR:$Rn, so_imm:$imm, pred:$p, cc_out:$s)>,
4002                             RegConstraint<"$Rfalse = $Rd">;
4003   def rr  : ARMPseudoExpand<(outs GPR:$Rd),
4004                             (ins GPR:$Rfalse, GPR:$Rn, GPR:$Rm,
4005                                  pred:$p, cc_out:$s),
4006                             4, iir, [],
4007                            (irr GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
4008                             RegConstraint<"$Rfalse = $Rd">;
4009   def rsi : ARMPseudoExpand<(outs GPR:$Rd),
4010                             (ins GPR:$Rfalse, GPR:$Rn, so_reg_imm:$shift,
4011                                  pred:$p, cc_out:$s),
4012                             4, iis, [],
4013                 (irsi GPR:$Rd, GPR:$Rn, so_reg_imm:$shift, pred:$p, cc_out:$s)>,
4014                             RegConstraint<"$Rfalse = $Rd">;
4015   def rsr : ARMPseudoExpand<(outs GPRnopc:$Rd),
4016                            (ins GPRnopc:$Rfalse, GPRnopc:$Rn, so_reg_reg:$shift,
4017                                 pred:$p, cc_out:$s),
4018                             4, iis, [],
4019                 (irsr GPR:$Rd, GPR:$Rn, so_reg_reg:$shift, pred:$p, cc_out:$s)>,
4020                             RegConstraint<"$Rfalse = $Rd">;
4021 }
4022
4023 defm ANDCC : AsI1_bincc_irs<ANDri, ANDrr, ANDrsi, ANDrsr,
4024                             IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4025 defm ORRCC : AsI1_bincc_irs<ORRri, ORRrr, ORRrsi, ORRrsr,
4026                             IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4027 defm EORCC : AsI1_bincc_irs<EORri, EORrr, EORrsi, EORrsr,
4028                             IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4029 defm ADDCC : AsI1_bincc_irs<ADDri, ADDrr, ADDrsi, ADDrsr,
4030                             IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4031 defm SUBCC : AsI1_bincc_irs<SUBri, SUBrr, SUBrsi, SUBrsr,
4032                             IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4033
4034 } // neverHasSideEffects
4035
4036
4037 //===----------------------------------------------------------------------===//
4038 // Atomic operations intrinsics
4039 //
4040
4041 def MemBarrierOptOperand : AsmOperandClass {
4042   let Name = "MemBarrierOpt";
4043   let ParserMethod = "parseMemBarrierOptOperand";
4044 }
4045 def memb_opt : Operand<i32> {
4046   let PrintMethod = "printMemBOption";
4047   let ParserMatchClass = MemBarrierOptOperand;
4048   let DecoderMethod = "DecodeMemBarrierOption";
4049 }
4050
4051 // memory barriers protect the atomic sequences
4052 let hasSideEffects = 1 in {
4053 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4054                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4055                 Requires<[IsARM, HasDB]> {
4056   bits<4> opt;
4057   let Inst{31-4} = 0xf57ff05;
4058   let Inst{3-0} = opt;
4059 }
4060 }
4061
4062 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4063                 "dsb", "\t$opt", []>,
4064                 Requires<[IsARM, HasDB]> {
4065   bits<4> opt;
4066   let Inst{31-4} = 0xf57ff04;
4067   let Inst{3-0} = opt;
4068 }
4069
4070 // ISB has only full system option
4071 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4072                 "isb", "\t$opt", []>,
4073                 Requires<[IsARM, HasDB]> {
4074   bits<4> opt;
4075   let Inst{31-4} = 0xf57ff06;
4076   let Inst{3-0} = opt;
4077 }
4078
4079 // Pseudo instruction that combines movs + predicated rsbmi
4080 // to implement integer ABS
4081 let usesCustomInserter = 1, Defs = [CPSR] in
4082 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4083
4084 let usesCustomInserter = 1 in {
4085   let Defs = [CPSR] in {
4086     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4087       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4088       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4089     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4090       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4091       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4092     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4093       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4094       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4095     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4096       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4097       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4098     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4099       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4100       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4101     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4102       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4103       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4104     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4105       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4106       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4107     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4108       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4109       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4110     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4111       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4112       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4113     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4114       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4115       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4116     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4117       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4118       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4119     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4120       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4121       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4122     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4123       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4124       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4125     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4126       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4127       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4128     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4129       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4130       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4131     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4132       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4133       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4134     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4135       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4136       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4137     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4138       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4139       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4140     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4141       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4142       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4143     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4144       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4145       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4146     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4147       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4148       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4149     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4150       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4151       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4152     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4153       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4154       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4155     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4156       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4157       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4158     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4159       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4160       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4161     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4162       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4163       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4164     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4165       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4166       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4167     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4168       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4169       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4170     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4171       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4172       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4173     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4174       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4175       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4176
4177     def ATOMIC_SWAP_I8 : PseudoInst<
4178       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4179       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4180     def ATOMIC_SWAP_I16 : PseudoInst<
4181       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4182       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4183     def ATOMIC_SWAP_I32 : PseudoInst<
4184       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4185       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4186
4187     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4188       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4189       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4190     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4191       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4192       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4193     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4194       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4195       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4196 }
4197 }
4198
4199 let usesCustomInserter = 1 in {
4200     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4201       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4202       NoItinerary,
4203       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4204 }
4205
4206 let mayLoad = 1 in {
4207 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4208                      NoItinerary,
4209                     "ldrexb", "\t$Rt, $addr", []>;
4210 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4211                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
4212 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4213                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
4214 let hasExtraDefRegAllocReq = 1 in
4215 def LDREXD: AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2),(ins addr_offset_none:$addr),
4216                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []> {
4217   let DecoderMethod = "DecodeDoubleRegLoad";
4218 }
4219 }
4220
4221 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4222 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4223                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
4224 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4225                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
4226 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4227                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
4228 let hasExtraSrcRegAllocReq = 1 in
4229 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4230                     (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr),
4231                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []> {
4232   let DecoderMethod = "DecodeDoubleRegStore";
4233 }
4234 }
4235
4236
4237 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex", []>,
4238             Requires<[IsARM, HasV7]>  {
4239   let Inst{31-0} = 0b11110101011111111111000000011111;
4240 }
4241
4242 // SWP/SWPB are deprecated in V6/V7.
4243 let mayLoad = 1, mayStore = 1 in {
4244 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4245                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>;
4246 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4247                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>;
4248 }
4249
4250 //===----------------------------------------------------------------------===//
4251 // Coprocessor Instructions.
4252 //
4253
4254 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4255             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4256             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4257             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4258                           imm:$CRm, imm:$opc2)]> {
4259   bits<4> opc1;
4260   bits<4> CRn;
4261   bits<4> CRd;
4262   bits<4> cop;
4263   bits<3> opc2;
4264   bits<4> CRm;
4265
4266   let Inst{3-0}   = CRm;
4267   let Inst{4}     = 0;
4268   let Inst{7-5}   = opc2;
4269   let Inst{11-8}  = cop;
4270   let Inst{15-12} = CRd;
4271   let Inst{19-16} = CRn;
4272   let Inst{23-20} = opc1;
4273 }
4274
4275 def CDP2 : ABXI<0b1110, (outs), (ins pf_imm:$cop, imm0_15:$opc1,
4276                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4277                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4278                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4279                               imm:$CRm, imm:$opc2)]> {
4280   let Inst{31-28} = 0b1111;
4281   bits<4> opc1;
4282   bits<4> CRn;
4283   bits<4> CRd;
4284   bits<4> cop;
4285   bits<3> opc2;
4286   bits<4> CRm;
4287
4288   let Inst{3-0}   = CRm;
4289   let Inst{4}     = 0;
4290   let Inst{7-5}   = opc2;
4291   let Inst{11-8}  = cop;
4292   let Inst{15-12} = CRd;
4293   let Inst{19-16} = CRn;
4294   let Inst{23-20} = opc1;
4295 }
4296
4297 class ACI<dag oops, dag iops, string opc, string asm,
4298           IndexMode im = IndexModeNone>
4299   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4300       opc, asm, "", []> {
4301   let Inst{27-25} = 0b110;
4302 }
4303 class ACInoP<dag oops, dag iops, string opc, string asm,
4304           IndexMode im = IndexModeNone>
4305   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4306          opc, asm, "", []> {
4307   let Inst{31-28} = 0b1111;
4308   let Inst{27-25} = 0b110;
4309 }
4310 multiclass LdStCop<bit load, bit Dbit, string asm> {
4311   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4312                     asm, "\t$cop, $CRd, $addr"> {
4313     bits<13> addr;
4314     bits<4> cop;
4315     bits<4> CRd;
4316     let Inst{24} = 1; // P = 1
4317     let Inst{23} = addr{8};
4318     let Inst{22} = Dbit;
4319     let Inst{21} = 0; // W = 0
4320     let Inst{20} = load;
4321     let Inst{19-16} = addr{12-9};
4322     let Inst{15-12} = CRd;
4323     let Inst{11-8} = cop;
4324     let Inst{7-0} = addr{7-0};
4325     let DecoderMethod = "DecodeCopMemInstruction";
4326   }
4327   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4328                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4329     bits<13> addr;
4330     bits<4> cop;
4331     bits<4> CRd;
4332     let Inst{24} = 1; // P = 1
4333     let Inst{23} = addr{8};
4334     let Inst{22} = Dbit;
4335     let Inst{21} = 1; // W = 1
4336     let Inst{20} = load;
4337     let Inst{19-16} = addr{12-9};
4338     let Inst{15-12} = CRd;
4339     let Inst{11-8} = cop;
4340     let Inst{7-0} = addr{7-0};
4341     let DecoderMethod = "DecodeCopMemInstruction";
4342   }
4343   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4344                               postidx_imm8s4:$offset),
4345                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4346     bits<9> offset;
4347     bits<4> addr;
4348     bits<4> cop;
4349     bits<4> CRd;
4350     let Inst{24} = 0; // P = 0
4351     let Inst{23} = offset{8};
4352     let Inst{22} = Dbit;
4353     let Inst{21} = 1; // W = 1
4354     let Inst{20} = load;
4355     let Inst{19-16} = addr;
4356     let Inst{15-12} = CRd;
4357     let Inst{11-8} = cop;
4358     let Inst{7-0} = offset{7-0};
4359     let DecoderMethod = "DecodeCopMemInstruction";
4360   }
4361   def _OPTION : ACI<(outs),
4362                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4363                          coproc_option_imm:$option),
4364       asm, "\t$cop, $CRd, $addr, $option"> {
4365     bits<8> option;
4366     bits<4> addr;
4367     bits<4> cop;
4368     bits<4> CRd;
4369     let Inst{24} = 0; // P = 0
4370     let Inst{23} = 1; // U = 1
4371     let Inst{22} = Dbit;
4372     let Inst{21} = 0; // W = 0
4373     let Inst{20} = load;
4374     let Inst{19-16} = addr;
4375     let Inst{15-12} = CRd;
4376     let Inst{11-8} = cop;
4377     let Inst{7-0} = option;
4378     let DecoderMethod = "DecodeCopMemInstruction";
4379   }
4380 }
4381 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4382   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4383                        asm, "\t$cop, $CRd, $addr"> {
4384     bits<13> addr;
4385     bits<4> cop;
4386     bits<4> CRd;
4387     let Inst{24} = 1; // P = 1
4388     let Inst{23} = addr{8};
4389     let Inst{22} = Dbit;
4390     let Inst{21} = 0; // W = 0
4391     let Inst{20} = load;
4392     let Inst{19-16} = addr{12-9};
4393     let Inst{15-12} = CRd;
4394     let Inst{11-8} = cop;
4395     let Inst{7-0} = addr{7-0};
4396     let DecoderMethod = "DecodeCopMemInstruction";
4397   }
4398   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4399                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4400     bits<13> addr;
4401     bits<4> cop;
4402     bits<4> CRd;
4403     let Inst{24} = 1; // P = 1
4404     let Inst{23} = addr{8};
4405     let Inst{22} = Dbit;
4406     let Inst{21} = 1; // W = 1
4407     let Inst{20} = load;
4408     let Inst{19-16} = addr{12-9};
4409     let Inst{15-12} = CRd;
4410     let Inst{11-8} = cop;
4411     let Inst{7-0} = addr{7-0};
4412     let DecoderMethod = "DecodeCopMemInstruction";
4413   }
4414   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4415                                  postidx_imm8s4:$offset),
4416                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4417     bits<9> offset;
4418     bits<4> addr;
4419     bits<4> cop;
4420     bits<4> CRd;
4421     let Inst{24} = 0; // P = 0
4422     let Inst{23} = offset{8};
4423     let Inst{22} = Dbit;
4424     let Inst{21} = 1; // W = 1
4425     let Inst{20} = load;
4426     let Inst{19-16} = addr;
4427     let Inst{15-12} = CRd;
4428     let Inst{11-8} = cop;
4429     let Inst{7-0} = offset{7-0};
4430     let DecoderMethod = "DecodeCopMemInstruction";
4431   }
4432   def _OPTION : ACInoP<(outs),
4433                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4434                             coproc_option_imm:$option),
4435       asm, "\t$cop, $CRd, $addr, $option"> {
4436     bits<8> option;
4437     bits<4> addr;
4438     bits<4> cop;
4439     bits<4> CRd;
4440     let Inst{24} = 0; // P = 0
4441     let Inst{23} = 1; // U = 1
4442     let Inst{22} = Dbit;
4443     let Inst{21} = 0; // W = 0
4444     let Inst{20} = load;
4445     let Inst{19-16} = addr;
4446     let Inst{15-12} = CRd;
4447     let Inst{11-8} = cop;
4448     let Inst{7-0} = option;
4449     let DecoderMethod = "DecodeCopMemInstruction";
4450   }
4451 }
4452
4453 defm LDC   : LdStCop <1, 0, "ldc">;
4454 defm LDCL  : LdStCop <1, 1, "ldcl">;
4455 defm STC   : LdStCop <0, 0, "stc">;
4456 defm STCL  : LdStCop <0, 1, "stcl">;
4457 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4458 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4459 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4460 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4461
4462 //===----------------------------------------------------------------------===//
4463 // Move between coprocessor and ARM core register.
4464 //
4465
4466 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4467                 list<dag> pattern>
4468   : ABI<0b1110, oops, iops, NoItinerary, opc,
4469         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4470   let Inst{20} = direction;
4471   let Inst{4} = 1;
4472
4473   bits<4> Rt;
4474   bits<4> cop;
4475   bits<3> opc1;
4476   bits<3> opc2;
4477   bits<4> CRm;
4478   bits<4> CRn;
4479
4480   let Inst{15-12} = Rt;
4481   let Inst{11-8}  = cop;
4482   let Inst{23-21} = opc1;
4483   let Inst{7-5}   = opc2;
4484   let Inst{3-0}   = CRm;
4485   let Inst{19-16} = CRn;
4486 }
4487
4488 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4489                     (outs),
4490                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4491                          c_imm:$CRm, imm0_7:$opc2),
4492                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4493                                   imm:$CRm, imm:$opc2)]>;
4494 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4495                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4496                         c_imm:$CRm, 0, pred:$p)>;
4497 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4498                     (outs GPR:$Rt),
4499                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4500                          imm0_7:$opc2), []>;
4501 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4502                    (MRC GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4503                         c_imm:$CRm, 0, pred:$p)>;
4504
4505 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4506              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4507
4508 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4509                  list<dag> pattern>
4510   : ABXI<0b1110, oops, iops, NoItinerary,
4511          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4512   let Inst{31-28} = 0b1111;
4513   let Inst{20} = direction;
4514   let Inst{4} = 1;
4515
4516   bits<4> Rt;
4517   bits<4> cop;
4518   bits<3> opc1;
4519   bits<3> opc2;
4520   bits<4> CRm;
4521   bits<4> CRn;
4522
4523   let Inst{15-12} = Rt;
4524   let Inst{11-8}  = cop;
4525   let Inst{23-21} = opc1;
4526   let Inst{7-5}   = opc2;
4527   let Inst{3-0}   = CRm;
4528   let Inst{19-16} = CRn;
4529 }
4530
4531 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4532                       (outs),
4533                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4534                            c_imm:$CRm, imm0_7:$opc2),
4535                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4536                                      imm:$CRm, imm:$opc2)]>;
4537 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4538                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4539                          c_imm:$CRm, 0)>;
4540 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4541                       (outs GPR:$Rt),
4542                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4543                            imm0_7:$opc2), []>;
4544 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4545                    (MRC2 GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4546                          c_imm:$CRm, 0)>;
4547
4548 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4549                               imm:$CRm, imm:$opc2),
4550                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4551
4552 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4553   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4554         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4555         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4556   let Inst{23-21} = 0b010;
4557   let Inst{20} = direction;
4558
4559   bits<4> Rt;
4560   bits<4> Rt2;
4561   bits<4> cop;
4562   bits<4> opc1;
4563   bits<4> CRm;
4564
4565   let Inst{15-12} = Rt;
4566   let Inst{19-16} = Rt2;
4567   let Inst{11-8}  = cop;
4568   let Inst{7-4}   = opc1;
4569   let Inst{3-0}   = CRm;
4570 }
4571
4572 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4573                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4574                                      GPRnopc:$Rt2, imm:$CRm)]>;
4575 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4576
4577 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4578   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4579          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4580          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4581   let Inst{31-28} = 0b1111;
4582   let Inst{23-21} = 0b010;
4583   let Inst{20} = direction;
4584
4585   bits<4> Rt;
4586   bits<4> Rt2;
4587   bits<4> cop;
4588   bits<4> opc1;
4589   bits<4> CRm;
4590
4591   let Inst{15-12} = Rt;
4592   let Inst{19-16} = Rt2;
4593   let Inst{11-8}  = cop;
4594   let Inst{7-4}   = opc1;
4595   let Inst{3-0}   = CRm;
4596
4597   let DecoderMethod = "DecodeMRRC2";
4598 }
4599
4600 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4601                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4602                                         GPRnopc:$Rt2, imm:$CRm)]>;
4603 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4604
4605 //===----------------------------------------------------------------------===//
4606 // Move between special register and ARM core register
4607 //
4608
4609 // Move to ARM core register from Special Register
4610 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4611               "mrs", "\t$Rd, apsr", []> {
4612   bits<4> Rd;
4613   let Inst{23-16} = 0b00001111;
4614   let Unpredictable{19-17} = 0b111;
4615
4616   let Inst{15-12} = Rd;
4617
4618   let Inst{11-0} = 0b000000000000;
4619   let Unpredictable{11-0} = 0b110100001111;
4620 }
4621
4622 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4623          Requires<[IsARM]>;
4624
4625 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4626 // section B9.3.9, with the R bit set to 1.
4627 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4628                  "mrs", "\t$Rd, spsr", []> {
4629   bits<4> Rd;
4630   let Inst{23-16} = 0b01001111;
4631   let Unpredictable{19-16} = 0b1111;
4632
4633   let Inst{15-12} = Rd;
4634
4635   let Inst{11-0} = 0b000000000000;
4636   let Unpredictable{11-0} = 0b110100001111;
4637 }
4638
4639 // Move from ARM core register to Special Register
4640 //
4641 // No need to have both system and application versions, the encodings are the
4642 // same and the assembly parser has no way to distinguish between them. The mask
4643 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4644 // the mask with the fields to be accessed in the special register.
4645 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4646               "msr", "\t$mask, $Rn", []> {
4647   bits<5> mask;
4648   bits<4> Rn;
4649
4650   let Inst{23} = 0;
4651   let Inst{22} = mask{4}; // R bit
4652   let Inst{21-20} = 0b10;
4653   let Inst{19-16} = mask{3-0};
4654   let Inst{15-12} = 0b1111;
4655   let Inst{11-4} = 0b00000000;
4656   let Inst{3-0} = Rn;
4657 }
4658
4659 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4660                "msr", "\t$mask, $a", []> {
4661   bits<5> mask;
4662   bits<12> a;
4663
4664   let Inst{23} = 0;
4665   let Inst{22} = mask{4}; // R bit
4666   let Inst{21-20} = 0b10;
4667   let Inst{19-16} = mask{3-0};
4668   let Inst{15-12} = 0b1111;
4669   let Inst{11-0} = a;
4670 }
4671
4672 //===----------------------------------------------------------------------===//
4673 // TLS Instructions
4674 //
4675
4676 // __aeabi_read_tp preserves the registers r1-r3.
4677 // This is a pseudo inst so that we can get the encoding right,
4678 // complete with fixup for the aeabi_read_tp function.
4679 let isCall = 1,
4680   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4681   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4682                [(set R0, ARMthread_pointer)]>;
4683 }
4684
4685 //===----------------------------------------------------------------------===//
4686 // SJLJ Exception handling intrinsics
4687 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4688 //   address and save #0 in R0 for the non-longjmp case.
4689 //   Since by its nature we may be coming from some other function to get
4690 //   here, and we're using the stack frame for the containing function to
4691 //   save/restore registers, we can't keep anything live in regs across
4692 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4693 //   when we get here from a longjmp(). We force everything out of registers
4694 //   except for our own input by listing the relevant registers in Defs. By
4695 //   doing so, we also cause the prologue/epilogue code to actively preserve
4696 //   all of the callee-saved resgisters, which is exactly what we want.
4697 //   A constant value is passed in $val, and we use the location as a scratch.
4698 //
4699 // These are pseudo-instructions and are lowered to individual MC-insts, so
4700 // no encoding information is necessary.
4701 let Defs =
4702   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4703     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4704   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4705   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4706                                NoItinerary,
4707                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4708                            Requires<[IsARM, HasVFP2]>;
4709 }
4710
4711 let Defs =
4712   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4713   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4714   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4715                                    NoItinerary,
4716                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4717                                 Requires<[IsARM, NoVFP]>;
4718 }
4719
4720 // FIXME: Non-IOS version(s)
4721 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4722     Defs = [ R7, LR, SP ] in {
4723 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4724                              NoItinerary,
4725                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4726                                 Requires<[IsARM, IsIOS]>;
4727 }
4728
4729 // eh.sjlj.dispatchsetup pseudo-instructions.
4730 // These pseudos are used for both ARM and Thumb2. Any differences are
4731 // handled when the pseudo is expanded (which happens before any passes
4732 // that need the instruction size).
4733 let Defs =
4734   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4735     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4736   isBarrier = 1 in
4737 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4738
4739 let Defs =
4740   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4741   isBarrier = 1 in
4742 def Int_eh_sjlj_dispatchsetup_nofp : PseudoInst<(outs), (ins), NoItinerary, []>;
4743
4744
4745 //===----------------------------------------------------------------------===//
4746 // Non-Instruction Patterns
4747 //
4748
4749 // ARMv4 indirect branch using (MOVr PC, dst)
4750 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4751   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4752                     4, IIC_Br, [(brind GPR:$dst)],
4753                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4754                   Requires<[IsARM, NoV4T]>;
4755
4756 // Large immediate handling.
4757
4758 // 32-bit immediate using two piece so_imms or movw + movt.
4759 // This is a single pseudo instruction, the benefit is that it can be remat'd
4760 // as a single unit instead of having to handle reg inputs.
4761 // FIXME: Remove this when we can do generalized remat.
4762 let isReMaterializable = 1, isMoveImm = 1 in
4763 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4764                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4765                            Requires<[IsARM]>;
4766
4767 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4768 // It also makes it possible to rematerialize the instructions.
4769 // FIXME: Remove this when we can do generalized remat and when machine licm
4770 // can properly the instructions.
4771 let isReMaterializable = 1 in {
4772 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4773                               IIC_iMOVix2addpc,
4774                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4775                         Requires<[IsARM, UseMovt]>;
4776
4777 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4778                              IIC_iMOVix2,
4779                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4780                         Requires<[IsARM, UseMovt]>;
4781
4782 let AddedComplexity = 10 in
4783 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4784                                 IIC_iMOVix2ld,
4785                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4786                     Requires<[IsARM, UseMovt]>;
4787 } // isReMaterializable
4788
4789 // ConstantPool, GlobalAddress, and JumpTable
4790 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4791             Requires<[IsARM, DontUseMovt]>;
4792 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4793 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4794             Requires<[IsARM, UseMovt]>;
4795 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4796              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4797
4798 // TODO: add,sub,and, 3-instr forms?
4799
4800 // Tail calls. These patterns also apply to Thumb mode.
4801 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
4802 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4803 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4804
4805 // Direct calls
4806 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
4807 def : ARMPat<(ARMcall_nolink texternalsym:$func),
4808              (BMOVPCB_CALL texternalsym:$func)>;
4809
4810 // zextload i1 -> zextload i8
4811 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4812 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4813
4814 // extload -> zextload
4815 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4816 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4817 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4818 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4819
4820 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4821
4822 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4823 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4824
4825 // smul* and smla*
4826 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4827                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4828                  (SMULBB GPR:$a, GPR:$b)>;
4829 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4830                  (SMULBB GPR:$a, GPR:$b)>;
4831 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4832                       (sra GPR:$b, (i32 16))),
4833                  (SMULBT GPR:$a, GPR:$b)>;
4834 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4835                  (SMULBT GPR:$a, GPR:$b)>;
4836 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4837                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4838                  (SMULTB GPR:$a, GPR:$b)>;
4839 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4840                 (SMULTB GPR:$a, GPR:$b)>;
4841 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4842                       (i32 16)),
4843                  (SMULWB GPR:$a, GPR:$b)>;
4844 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4845                  (SMULWB GPR:$a, GPR:$b)>;
4846
4847 def : ARMV5TEPat<(add GPR:$acc,
4848                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4849                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4850                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4851 def : ARMV5TEPat<(add GPR:$acc,
4852                       (mul sext_16_node:$a, sext_16_node:$b)),
4853                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4854 def : ARMV5TEPat<(add GPR:$acc,
4855                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4856                            (sra GPR:$b, (i32 16)))),
4857                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4858 def : ARMV5TEPat<(add GPR:$acc,
4859                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4860                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4861 def : ARMV5TEPat<(add GPR:$acc,
4862                       (mul (sra GPR:$a, (i32 16)),
4863                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4864                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4865 def : ARMV5TEPat<(add GPR:$acc,
4866                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4867                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4868 def : ARMV5TEPat<(add GPR:$acc,
4869                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4870                            (i32 16))),
4871                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4872 def : ARMV5TEPat<(add GPR:$acc,
4873                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4874                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4875
4876
4877 // Pre-v7 uses MCR for synchronization barriers.
4878 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4879          Requires<[IsARM, HasV6]>;
4880
4881 // SXT/UXT with no rotate
4882 let AddedComplexity = 16 in {
4883 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4884 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4885 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4886 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4887                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4888 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4889                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4890 }
4891
4892 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4893 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4894
4895 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
4896                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
4897 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
4898                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
4899
4900 // Atomic load/store patterns
4901 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
4902              (LDRBrs ldst_so_reg:$src)>;
4903 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
4904              (LDRBi12 addrmode_imm12:$src)>;
4905 def : ARMPat<(atomic_load_16 addrmode3:$src),
4906              (LDRH addrmode3:$src)>;
4907 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
4908              (LDRrs ldst_so_reg:$src)>;
4909 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
4910              (LDRi12 addrmode_imm12:$src)>;
4911 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
4912              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
4913 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
4914              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
4915 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
4916              (STRH GPR:$val, addrmode3:$ptr)>;
4917 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
4918              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
4919 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
4920              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
4921
4922
4923 //===----------------------------------------------------------------------===//
4924 // Thumb Support
4925 //
4926
4927 include "ARMInstrThumb.td"
4928
4929 //===----------------------------------------------------------------------===//
4930 // Thumb2 Support
4931 //
4932
4933 include "ARMInstrThumb2.td"
4934
4935 //===----------------------------------------------------------------------===//
4936 // Floating Point Support
4937 //
4938
4939 include "ARMInstrVFP.td"
4940
4941 //===----------------------------------------------------------------------===//
4942 // Advanced SIMD (NEON) Support
4943 //
4944
4945 include "ARMInstrNEON.td"
4946
4947 //===----------------------------------------------------------------------===//
4948 // Assembler aliases
4949 //
4950
4951 // Memory barriers
4952 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4953 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4954 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4955
4956 // System instructions
4957 def : MnemonicAlias<"swi", "svc">;
4958
4959 // Load / Store Multiple
4960 def : MnemonicAlias<"ldmfd", "ldm">;
4961 def : MnemonicAlias<"ldmia", "ldm">;
4962 def : MnemonicAlias<"ldmea", "ldmdb">;
4963 def : MnemonicAlias<"stmfd", "stmdb">;
4964 def : MnemonicAlias<"stmia", "stm">;
4965 def : MnemonicAlias<"stmea", "stm">;
4966
4967 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4968 // shift amount is zero (i.e., unspecified).
4969 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4970                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
4971         Requires<[IsARM, HasV6]>;
4972 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4973                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
4974         Requires<[IsARM, HasV6]>;
4975
4976 // PUSH/POP aliases for STM/LDM
4977 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4978 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4979
4980 // SSAT/USAT optional shift operand.
4981 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4982                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
4983 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4984                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
4985
4986
4987 // Extend instruction optional rotate operand.
4988 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4989                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4990 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4991                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4992 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4993                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4994 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
4995                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4996 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
4997                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4998 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
4999                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5000
5001 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5002                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5003 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5004                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5005 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5006                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5007 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5008                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5009 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5010                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5011 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5012                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5013
5014
5015 // RFE aliases
5016 def : MnemonicAlias<"rfefa", "rfeda">;
5017 def : MnemonicAlias<"rfeea", "rfedb">;
5018 def : MnemonicAlias<"rfefd", "rfeia">;
5019 def : MnemonicAlias<"rfeed", "rfeib">;
5020 def : MnemonicAlias<"rfe", "rfeia">;
5021
5022 // SRS aliases
5023 def : MnemonicAlias<"srsfa", "srsda">;
5024 def : MnemonicAlias<"srsea", "srsdb">;
5025 def : MnemonicAlias<"srsfd", "srsia">;
5026 def : MnemonicAlias<"srsed", "srsib">;
5027 def : MnemonicAlias<"srs", "srsia">;
5028
5029 // QSAX == QSUBADDX
5030 def : MnemonicAlias<"qsubaddx", "qsax">;
5031 // SASX == SADDSUBX
5032 def : MnemonicAlias<"saddsubx", "sasx">;
5033 // SHASX == SHADDSUBX
5034 def : MnemonicAlias<"shaddsubx", "shasx">;
5035 // SHSAX == SHSUBADDX
5036 def : MnemonicAlias<"shsubaddx", "shsax">;
5037 // SSAX == SSUBADDX
5038 def : MnemonicAlias<"ssubaddx", "ssax">;
5039 // UASX == UADDSUBX
5040 def : MnemonicAlias<"uaddsubx", "uasx">;
5041 // UHASX == UHADDSUBX
5042 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5043 // UHSAX == UHSUBADDX
5044 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5045 // UQASX == UQADDSUBX
5046 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5047 // UQSAX == UQSUBADDX
5048 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5049 // USAX == USUBADDX
5050 def : MnemonicAlias<"usubaddx", "usax">;
5051
5052 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5053 // for isel.
5054 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5055                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5056 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5057                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5058 // Same for AND <--> BIC
5059 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5060                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5061                           pred:$p, cc_out:$s)>;
5062 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5063                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5064                           pred:$p, cc_out:$s)>;
5065 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5066                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5067                           pred:$p, cc_out:$s)>;
5068 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5069                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5070                           pred:$p, cc_out:$s)>;
5071
5072 // Likewise, "add Rd, so_imm_neg" -> sub
5073 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5074                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5075 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5076                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5077 // Same for CMP <--> CMN via so_imm_neg
5078 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5079                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5080 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5081                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5082
5083 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5084 // LSR, ROR, and RRX instructions.
5085 // FIXME: We need C++ parser hooks to map the alias to the MOV
5086 //        encoding. It seems we should be able to do that sort of thing
5087 //        in tblgen, but it could get ugly.
5088 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5089 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5090                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5091                              cc_out:$s)>;
5092 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5093                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5094                              cc_out:$s)>;
5095 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5096                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5097                              cc_out:$s)>;
5098 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5099                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5100                              cc_out:$s)>;
5101 }
5102 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5103                         (ins GPRnopc:$Rd, GPRnopc:$Rm, pred:$p, cc_out:$s)>;
5104 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5105 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5106                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5107                              cc_out:$s)>;
5108 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5109                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5110                              cc_out:$s)>;
5111 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5112                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5113                              cc_out:$s)>;
5114 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5115                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5116                              cc_out:$s)>;
5117 }
5118
5119 // "neg" is and alias for "rsb rd, rn, #0"
5120 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5121                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5122
5123 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5124 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5125          Requires<[IsARM, NoV6]>;
5126
5127 // UMULL/SMULL are available on all arches, but the instruction definitions
5128 // need difference constraints pre-v6. Use these aliases for the assembly
5129 // parsing on pre-v6.
5130 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5131             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5132          Requires<[IsARM, NoV6]>;
5133 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5134             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5135          Requires<[IsARM, NoV6]>;
5136
5137 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5138 // is discarded.
5139 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;