lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  75                                             [SDTCisSameAs<0, 2>,
  76                                              SDTCisSameAs<0, 3>,
  77                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  78
  79 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  80 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  81                                             [SDTCisSameAs<0, 2>,
  82                                              SDTCisSameAs<0, 3>,
  83                                              SDTCisInt<0>,
  84                                              SDTCisVT<1, i32>,
  85                                              SDTCisVT<4, i32>]>;
  86
  87 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  88                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  89                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  90 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  91 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  92
  93 // Node definitions.
  94 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  95 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  96 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  97 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  98
  99 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 100                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 101 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 102                               [SDNPHasChain, SDNPSideEffect,
 103                                SDNPOptInGlue, SDNPOutGlue]>;
 104 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 105                                 SDT_ARMStructByVal,
 106                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 107                                  SDNPMayStore, SDNPMayLoad]>;
 108
 109 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 110                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 111                                SDNPVariadic]>;
 112 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118
 119 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 120                               [SDNPHasChain, SDNPOptInGlue]>;
 121
 122 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 123                               [SDNPInGlue]>;
 124
 125 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 126                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 127
 128 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 129                               [SDNPHasChain]>;
 130 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 131                               [SDNPHasChain]>;
 132
 133 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 134                               [SDNPHasChain]>;
 135
 136 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 137                               [SDNPOutGlue]>;
 138
 139 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 143                               [SDNPOutGlue, SDNPCommutative]>;
 144
 145 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 146
 147 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 148 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 149 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 150
 151 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 152                               [SDNPCommutative]>;
 153 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 154 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 155 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 156
 157 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 158 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 159                                SDT_ARMEH_SJLJ_Setjmp,
 160                                [SDNPHasChain, SDNPSideEffect]>;
 161 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 162                                SDT_ARMEH_SJLJ_Longjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 168                                [SDNPHasChain, SDNPSideEffect]>;
 169 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 170                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 171
 172 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 173
 174 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 175                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 176
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Instruction Predicate Definitions.
 182 //
 183 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 184                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 185 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 186 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 187 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 188                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 189 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 190                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 191 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 192 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 193                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 194 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 195 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 196                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 197 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 198 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 199                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 200 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 201                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 202 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 203                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 204 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 205                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 206 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 207                                  AssemblerPredicate<"FeatureFP16","half-float">;
 208 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 209                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 210 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 211                                  AssemblerPredicate<"FeatureHWDivARM">;
 212 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 213                                  AssemblerPredicate<"FeatureT2XtPk",
 214                                                      "pack/extract">;
 215 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 216                                  AssemblerPredicate<"FeatureDSPThumb2",
 217                                                     "thumb2-dsp">;
 218 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 219                                  AssemblerPredicate<"FeatureDB",
 220                                                     "data-barriers">;
 221 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 222                                  AssemblerPredicate<"FeatureMP",
 223                                                     "mp-extensions">;
 224 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 225 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 226 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 227                                  AssemblerPredicate<"ModeThumb", "thumb">;
 228 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 229 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 230                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 231                                                     "thumb2">;
 232 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 233                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 234 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 235                                  AssemblerPredicate<"!FeatureMClass",
 236                                                     "armv7a/r">;
 237 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 238                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 239 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 240 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 241 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 242
 243 // FIXME: Eventually this will be just "hasV6T2Ops".
 244 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 245 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 246 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 247 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 248
 249 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 250 // But only select them if more precision in FP computation is allowed.
 251 // Do not use them for Darwin platforms.
 252 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 253                                  " FPOpFusion::Fast) && "
 254                                  "!Subtarget->isTargetDarwin()">;
 255 def DontUseFusedMAC  : Predicate<"!Subtarget->hasVFP4() || "
 256                                  "Subtarget->isTargetDarwin()">;
 257
 258 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 259 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 260 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 261
 262 // VDUP.32 is microcoded on Swift - prefer VMOV.
 263 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 264 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 265
 266 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 267 // this allows more effective execution domain optimization. See
 268 // setExecutionDomain().
 269 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 270 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 271
 272 def IsLE             : Predicate<"TLI.isLittleEndian()">;
 273 def IsBE             : Predicate<"TLI.isBigEndian()">;
 274
 275 //===----------------------------------------------------------------------===//
 276 // ARM Flag Definitions.
 277
 278 class RegConstraint<string C> {
 279   string Constraints = C;
 280 }
 281
 282 //===----------------------------------------------------------------------===//
 283 //  ARM specific transformation functions and pattern fragments.
 284 //
 285
 286 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 287 def imm_neg_XFORM : SDNodeXForm<imm, [{
 288   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 289 }]>;
 290
 291 // imm_not_XFORM - Return the complement of a i32 immediate value.
 292 def imm_not_XFORM : SDNodeXForm<imm, [{
 293   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 294 }]>;
 295
 296 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 297 def imm16_31 : ImmLeaf<i32, [{
 298   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 299 }]>;
 300
 301 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 302 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 303     unsigned Value = -(unsigned)N->getZExtValue();
 304     return Value && ARM_AM::getSOImmVal(Value) != -1;
 305   }], imm_neg_XFORM> {
 306   let ParserMatchClass = so_imm_neg_asmoperand;
 307 }
 308
 309 // Note: this pattern doesn't require an encoder method and such, as it's
 310 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 311 // is handled by the destination instructions, which use so_imm.
 312 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 313 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 314     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 315   }], imm_not_XFORM> {
 316   let ParserMatchClass = so_imm_not_asmoperand;
 317 }
 318
 319 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 320 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 321   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 322 }]>;
 323
 324 /// Split a 32-bit immediate into two 16 bit parts.
 325 def hi16 : SDNodeXForm<imm, [{
 326   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 327 }]>;
 328
 329 def lo16AllZero : PatLeaf<(i32 imm), [{
 330   // Returns true if all low 16-bits are 0.
 331   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 332 }], hi16>;
 333
 334 class BinOpWithFlagFrag<dag res> :
 335       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 336 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 337 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 338
 339 // An 'and' node with a single use.
 340 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 341   return N->hasOneUse();
 342 }]>;
 343
 344 // An 'xor' node with a single use.
 345 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 346   return N->hasOneUse();
 347 }]>;
 348
 349 // An 'fmul' node with a single use.
 350 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 351   return N->hasOneUse();
 352 }]>;
 353
 354 // An 'fadd' node which checks for single non-hazardous use.
 355 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 356   return hasNoVMLxHazardUse(N);
 357 }]>;
 358
 359 // An 'fsub' node which checks for single non-hazardous use.
 360 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 361   return hasNoVMLxHazardUse(N);
 362 }]>;
 363
 364 //===----------------------------------------------------------------------===//
 365 // Operand Definitions.
 366 //
 367
 368 // Immediate operands with a shared generic asm render method.
 369 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 370
 371 // Branch target.
 372 // FIXME: rename brtarget to t2_brtarget
 373 def brtarget : Operand<OtherVT> {
 374   let EncoderMethod = "getBranchTargetOpValue";
 375   let OperandType = "OPERAND_PCREL";
 376   let DecoderMethod = "DecodeT2BROperand";
 377 }
 378
 379 // FIXME: get rid of this one?
 380 def uncondbrtarget : Operand<OtherVT> {
 381   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 382   let OperandType = "OPERAND_PCREL";
 383 }
 384
 385 // Branch target for ARM. Handles conditional/unconditional
 386 def br_target : Operand<OtherVT> {
 387   let EncoderMethod = "getARMBranchTargetOpValue";
 388   let OperandType = "OPERAND_PCREL";
 389 }
 390
 391 // Call target.
 392 // FIXME: rename bltarget to t2_bl_target?
 393 def bltarget : Operand<i32> {
 394   // Encoded the same as branch targets.
 395   let EncoderMethod = "getBranchTargetOpValue";
 396   let OperandType = "OPERAND_PCREL";
 397 }
 398
 399 // Call target for ARM. Handles conditional/unconditional
 400 // FIXME: rename bl_target to t2_bltarget?
 401 def bl_target : Operand<i32> {
 402   let EncoderMethod = "getARMBLTargetOpValue";
 403   let OperandType = "OPERAND_PCREL";
 404 }
 405
 406 def blx_target : Operand<i32> {
 407   let EncoderMethod = "getARMBLXTargetOpValue";
 408   let OperandType = "OPERAND_PCREL";
 409 }
 410
 411 // A list of registers separated by comma. Used by load/store multiple.
 412 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 413 def reglist : Operand<i32> {
 414   let EncoderMethod = "getRegisterListOpValue";
 415   let ParserMatchClass = RegListAsmOperand;
 416   let PrintMethod = "printRegisterList";
 417   let DecoderMethod = "DecodeRegListOperand";
 418 }
 419
 420 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 421
 422 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 423 def dpr_reglist : Operand<i32> {
 424   let EncoderMethod = "getRegisterListOpValue";
 425   let ParserMatchClass = DPRRegListAsmOperand;
 426   let PrintMethod = "printRegisterList";
 427   let DecoderMethod = "DecodeDPRRegListOperand";
 428 }
 429
 430 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 431 def spr_reglist : Operand<i32> {
 432   let EncoderMethod = "getRegisterListOpValue";
 433   let ParserMatchClass = SPRRegListAsmOperand;
 434   let PrintMethod = "printRegisterList";
 435   let DecoderMethod = "DecodeSPRRegListOperand";
 436 }
 437
 438 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 439 def cpinst_operand : Operand<i32> {
 440   let PrintMethod = "printCPInstOperand";
 441 }
 442
 443 // Local PC labels.
 444 def pclabel : Operand<i32> {
 445   let PrintMethod = "printPCLabel";
 446 }
 447
 448 // ADR instruction labels.
 449 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 450 def adrlabel : Operand<i32> {
 451   let EncoderMethod = "getAdrLabelOpValue";
 452   let ParserMatchClass = AdrLabelAsmOperand;
 453   let PrintMethod = "printAdrLabelOperand";
 454 }
 455
 456 def neon_vcvt_imm32 : Operand<i32> {
 457   let EncoderMethod = "getNEONVcvtImm32OpValue";
 458   let DecoderMethod = "DecodeVCVTImmOperand";
 459 }
 460
 461 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 462 def rot_imm_XFORM: SDNodeXForm<imm, [{
 463   switch (N->getZExtValue()){
 464   default: assert(0);
 465   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 466   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 467   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 468   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 469   }
 470 }]>;
 471 def RotImmAsmOperand : AsmOperandClass {
 472   let Name = "RotImm";
 473   let ParserMethod = "parseRotImm";
 474 }
 475 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 476     int32_t v = N->getZExtValue();
 477     return v == 8 || v == 16 || v == 24; }],
 478     rot_imm_XFORM> {
 479   let PrintMethod = "printRotImmOperand";
 480   let ParserMatchClass = RotImmAsmOperand;
 481 }
 482
 483 // shift_imm: An integer that encodes a shift amount and the type of shift
 484 // (asr or lsl). The 6-bit immediate encodes as:
 485 //    {5}     0 ==> lsl
 486 //            1     asr
 487 //    {4-0}   imm5 shift amount.
 488 //            asr #32 encoded as imm5 == 0.
 489 def ShifterImmAsmOperand : AsmOperandClass {
 490   let Name = "ShifterImm";
 491   let ParserMethod = "parseShifterImm";
 492 }
 493 def shift_imm : Operand<i32> {
 494   let PrintMethod = "printShiftImmOperand";
 495   let ParserMatchClass = ShifterImmAsmOperand;
 496 }
 497
 498 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 499 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 500 def so_reg_reg : Operand<i32>,  // reg reg imm
 501                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 502                                 [shl, srl, sra, rotr]> {
 503   let EncoderMethod = "getSORegRegOpValue";
 504   let PrintMethod = "printSORegRegOperand";
 505   let DecoderMethod = "DecodeSORegRegOperand";
 506   let ParserMatchClass = ShiftedRegAsmOperand;
 507   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 508 }
 509
 510 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 511 def so_reg_imm : Operand<i32>, // reg imm
 512                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 513                                 [shl, srl, sra, rotr]> {
 514   let EncoderMethod = "getSORegImmOpValue";
 515   let PrintMethod = "printSORegImmOperand";
 516   let DecoderMethod = "DecodeSORegImmOperand";
 517   let ParserMatchClass = ShiftedImmAsmOperand;
 518   let MIOperandInfo = (ops GPR, i32imm);
 519 }
 520
 521 // FIXME: Does this need to be distinct from so_reg?
 522 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 523                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 524                                   [shl,srl,sra,rotr]> {
 525   let EncoderMethod = "getSORegRegOpValue";
 526   let PrintMethod = "printSORegRegOperand";
 527   let DecoderMethod = "DecodeSORegRegOperand";
 528   let ParserMatchClass = ShiftedRegAsmOperand;
 529   let MIOperandInfo = (ops GPR, GPR, i32imm);
 530 }
 531
 532 // FIXME: Does this need to be distinct from so_reg?
 533 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 534                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 535                                   [shl,srl,sra,rotr]> {
 536   let EncoderMethod = "getSORegImmOpValue";
 537   let PrintMethod = "printSORegImmOperand";
 538   let DecoderMethod = "DecodeSORegImmOperand";
 539   let ParserMatchClass = ShiftedImmAsmOperand;
 540   let MIOperandInfo = (ops GPR, i32imm);
 541 }
 542
 543
 544 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 545 // 8-bit immediate rotated by an arbitrary number of bits.
 546 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 547 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 548     return ARM_AM::getSOImmVal(Imm) != -1;
 549   }]> {
 550   let EncoderMethod = "getSOImmOpValue";
 551   let ParserMatchClass = SOImmAsmOperand;
 552   let DecoderMethod = "DecodeSOImmOperand";
 553 }
 554
 555 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 556 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 557 // get the first/second pieces.
 558 def so_imm2part : PatLeaf<(imm), [{
 559       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 560 }]>;
 561
 562 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 563 ///
 564 def arm_i32imm : PatLeaf<(imm), [{
 565   if (Subtarget->hasV6T2Ops())
 566     return true;
 567   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 568 }]>;
 569
 570 /// imm0_1 predicate - Immediate in the range [0,1].
 571 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 572 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 573
 574 /// imm0_3 predicate - Immediate in the range [0,3].
 575 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 576 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 577
 578 /// imm0_7 predicate - Immediate in the range [0,7].
 579 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 580 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 581   return Imm >= 0 && Imm < 8;
 582 }]> {
 583   let ParserMatchClass = Imm0_7AsmOperand;
 584 }
 585
 586 /// imm8 predicate - Immediate is exactly 8.
 587 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 588 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 589   let ParserMatchClass = Imm8AsmOperand;
 590 }
 591
 592 /// imm16 predicate - Immediate is exactly 16.
 593 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 594 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 595   let ParserMatchClass = Imm16AsmOperand;
 596 }
 597
 598 /// imm32 predicate - Immediate is exactly 32.
 599 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 600 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 601   let ParserMatchClass = Imm32AsmOperand;
 602 }
 603
 604 /// imm1_7 predicate - Immediate in the range [1,7].
 605 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 606 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 607   let ParserMatchClass = Imm1_7AsmOperand;
 608 }
 609
 610 /// imm1_15 predicate - Immediate in the range [1,15].
 611 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 612 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 613   let ParserMatchClass = Imm1_15AsmOperand;
 614 }
 615
 616 /// imm1_31 predicate - Immediate in the range [1,31].
 617 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 618 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 619   let ParserMatchClass = Imm1_31AsmOperand;
 620 }
 621
 622 /// imm0_15 predicate - Immediate in the range [0,15].
 623 def Imm0_15AsmOperand: ImmAsmOperand {
 624   let Name = "Imm0_15";
 625   let DiagnosticType = "ImmRange0_15";
 626 }
 627 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 628   return Imm >= 0 && Imm < 16;
 629 }]> {
 630   let ParserMatchClass = Imm0_15AsmOperand;
 631 }
 632
 633 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 634 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 635 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 636   return Imm >= 0 && Imm < 32;
 637 }]> {
 638   let ParserMatchClass = Imm0_31AsmOperand;
 639 }
 640
 641 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 642 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 643 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 644   return Imm >= 0 && Imm < 32;
 645 }]> {
 646   let ParserMatchClass = Imm0_32AsmOperand;
 647 }
 648
 649 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 650 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 651 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 652   return Imm >= 0 && Imm < 64;
 653 }]> {
 654   let ParserMatchClass = Imm0_63AsmOperand;
 655 }
 656
 657 /// imm0_255 predicate - Immediate in the range [0,255].
 658 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 659 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 660   let ParserMatchClass = Imm0_255AsmOperand;
 661 }
 662
 663 /// imm0_65535 - An immediate is in the range [0.65535].
 664 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 665 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 666   return Imm >= 0 && Imm < 65536;
 667 }]> {
 668   let ParserMatchClass = Imm0_65535AsmOperand;
 669 }
 670
 671 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 672 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 673   return -Imm >= 0 && -Imm < 65536;
 674 }]>;
 675
 676 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 677 // a relocatable expression.
 678 //
 679 // FIXME: This really needs a Thumb version separate from the ARM version.
 680 // While the range is the same, and can thus use the same match class,
 681 // the encoding is different so it should have a different encoder method.
 682 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 683 def imm0_65535_expr : Operand<i32> {
 684   let EncoderMethod = "getHiLo16ImmOpValue";
 685   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 686 }
 687
 688 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 689 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 690 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 691   return Imm >= 0 && Imm <= 0xffffff;
 692 }]> {
 693   let ParserMatchClass = Imm24bitAsmOperand;
 694 }
 695
 696
 697 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 698 /// e.g., 0xf000ffff
 699 def BitfieldAsmOperand : AsmOperandClass {
 700   let Name = "Bitfield";
 701   let ParserMethod = "parseBitfield";
 702 }
 703
 704 def bf_inv_mask_imm : Operand<i32>,
 705                       PatLeaf<(imm), [{
 706   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 707 }] > {
 708   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 709   let PrintMethod = "printBitfieldInvMaskImmOperand";
 710   let DecoderMethod = "DecodeBitfieldMaskOperand";
 711   let ParserMatchClass = BitfieldAsmOperand;
 712 }
 713
 714 def imm1_32_XFORM: SDNodeXForm<imm, [{
 715   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 716 }]>;
 717 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 718 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 719    uint64_t Imm = N->getZExtValue();
 720    return Imm > 0 && Imm <= 32;
 721  }],
 722     imm1_32_XFORM> {
 723   let PrintMethod = "printImmPlusOneOperand";
 724   let ParserMatchClass = Imm1_32AsmOperand;
 725 }
 726
 727 def imm1_16_XFORM: SDNodeXForm<imm, [{
 728   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 729 }]>;
 730 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 731 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 732     imm1_16_XFORM> {
 733   let PrintMethod = "printImmPlusOneOperand";
 734   let ParserMatchClass = Imm1_16AsmOperand;
 735 }
 736
 737 // Define ARM specific addressing modes.
 738 // addrmode_imm12 := reg +/- imm12
 739 //
 740 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 741 def addrmode_imm12 : Operand<i32>,
 742                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 743   // 12-bit immediate operand. Note that instructions using this encode
 744   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 745   // immediate values are as normal.
 746
 747   let EncoderMethod = "getAddrModeImm12OpValue";
 748   let PrintMethod = "printAddrModeImm12Operand";
 749   let DecoderMethod = "DecodeAddrModeImm12Operand";
 750   let ParserMatchClass = MemImm12OffsetAsmOperand;
 751   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 752 }
 753 // ldst_so_reg := reg +/- reg shop imm
 754 //
 755 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 756 def ldst_so_reg : Operand<i32>,
 757                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 758   let EncoderMethod = "getLdStSORegOpValue";
 759   // FIXME: Simplify the printer
 760   let PrintMethod = "printAddrMode2Operand";
 761   let DecoderMethod = "DecodeSORegMemOperand";
 762   let ParserMatchClass = MemRegOffsetAsmOperand;
 763   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 764 }
 765
 766 // postidx_imm8 := +/- [0,255]
 767 //
 768 // 9 bit value:
 769 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 770 //  {7-0}     [0,255] imm8 value.
 771 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 772 def postidx_imm8 : Operand<i32> {
 773   let PrintMethod = "printPostIdxImm8Operand";
 774   let ParserMatchClass = PostIdxImm8AsmOperand;
 775   let MIOperandInfo = (ops i32imm);
 776 }
 777
 778 // postidx_imm8s4 := +/- [0,1020]
 779 //
 780 // 9 bit value:
 781 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 782 //  {7-0}     [0,255] imm8 value, scaled by 4.
 783 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 784 def postidx_imm8s4 : Operand<i32> {
 785   let PrintMethod = "printPostIdxImm8s4Operand";
 786   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 787   let MIOperandInfo = (ops i32imm);
 788 }
 789
 790
 791 // postidx_reg := +/- reg
 792 //
 793 def PostIdxRegAsmOperand : AsmOperandClass {
 794   let Name = "PostIdxReg";
 795   let ParserMethod = "parsePostIdxReg";
 796 }
 797 def postidx_reg : Operand<i32> {
 798   let EncoderMethod = "getPostIdxRegOpValue";
 799   let DecoderMethod = "DecodePostIdxReg";
 800   let PrintMethod = "printPostIdxRegOperand";
 801   let ParserMatchClass = PostIdxRegAsmOperand;
 802   let MIOperandInfo = (ops GPRnopc, i32imm);
 803 }
 804
 805
 806 // addrmode2 := reg +/- imm12
 807 //           := reg +/- reg shop imm
 808 //
 809 // FIXME: addrmode2 should be refactored the rest of the way to always
 810 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 811 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 812 def addrmode2 : Operand<i32>,
 813                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 814   let EncoderMethod = "getAddrMode2OpValue";
 815   let PrintMethod = "printAddrMode2Operand";
 816   let ParserMatchClass = AddrMode2AsmOperand;
 817   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 818 }
 819
 820 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 821   let Name = "PostIdxRegShifted";
 822   let ParserMethod = "parsePostIdxReg";
 823 }
 824 def am2offset_reg : Operand<i32>,
 825                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 826                 [], [SDNPWantRoot]> {
 827   let EncoderMethod = "getAddrMode2OffsetOpValue";
 828   let PrintMethod = "printAddrMode2OffsetOperand";
 829   // When using this for assembly, it's always as a post-index offset.
 830   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 831   let MIOperandInfo = (ops GPRnopc, i32imm);
 832 }
 833
 834 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 835 // the GPR is purely vestigal at this point.
 836 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 837 def am2offset_imm : Operand<i32>,
 838                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 839                 [], [SDNPWantRoot]> {
 840   let EncoderMethod = "getAddrMode2OffsetOpValue";
 841   let PrintMethod = "printAddrMode2OffsetOperand";
 842   let ParserMatchClass = AM2OffsetImmAsmOperand;
 843   let MIOperandInfo = (ops GPRnopc, i32imm);
 844 }
 845
 846
 847 // addrmode3 := reg +/- reg
 848 // addrmode3 := reg +/- imm8
 849 //
 850 // FIXME: split into imm vs. reg versions.
 851 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 852 def addrmode3 : Operand<i32>,
 853                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 854   let EncoderMethod = "getAddrMode3OpValue";
 855   let PrintMethod = "printAddrMode3Operand";
 856   let ParserMatchClass = AddrMode3AsmOperand;
 857   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 858 }
 859
 860 // FIXME: split into imm vs. reg versions.
 861 // FIXME: parser method to handle +/- register.
 862 def AM3OffsetAsmOperand : AsmOperandClass {
 863   let Name = "AM3Offset";
 864   let ParserMethod = "parseAM3Offset";
 865 }
 866 def am3offset : Operand<i32>,
 867                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 868                                [], [SDNPWantRoot]> {
 869   let EncoderMethod = "getAddrMode3OffsetOpValue";
 870   let PrintMethod = "printAddrMode3OffsetOperand";
 871   let ParserMatchClass = AM3OffsetAsmOperand;
 872   let MIOperandInfo = (ops GPR, i32imm);
 873 }
 874
 875 // ldstm_mode := {ia, ib, da, db}
 876 //
 877 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 878   let EncoderMethod = "getLdStmModeOpValue";
 879   let PrintMethod = "printLdStmModeOperand";
 880 }
 881
 882 // addrmode5 := reg +/- imm8*4
 883 //
 884 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 885 def addrmode5 : Operand<i32>,
 886                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 887   let PrintMethod = "printAddrMode5Operand";
 888   let EncoderMethod = "getAddrMode5OpValue";
 889   let DecoderMethod = "DecodeAddrMode5Operand";
 890   let ParserMatchClass = AddrMode5AsmOperand;
 891   let MIOperandInfo = (ops GPR:$base, i32imm);
 892 }
 893
 894 // addrmode6 := reg with optional alignment
 895 //
 896 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 897 def addrmode6 : Operand<i32>,
 898                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 899   let PrintMethod = "printAddrMode6Operand";
 900   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 901   let EncoderMethod = "getAddrMode6AddressOpValue";
 902   let DecoderMethod = "DecodeAddrMode6Operand";
 903   let ParserMatchClass = AddrMode6AsmOperand;
 904 }
 905
 906 def am6offset : Operand<i32>,
 907                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 908                                [], [SDNPWantRoot]> {
 909   let PrintMethod = "printAddrMode6OffsetOperand";
 910   let MIOperandInfo = (ops GPR);
 911   let EncoderMethod = "getAddrMode6OffsetOpValue";
 912   let DecoderMethod = "DecodeGPRRegisterClass";
 913 }
 914
 915 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 916 // (single element from one lane) for size 32.
 917 def addrmode6oneL32 : Operand<i32>,
 918                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 919   let PrintMethod = "printAddrMode6Operand";
 920   let MIOperandInfo = (ops GPR:$addr, i32imm);
 921   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 922 }
 923
 924 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 925 // instructions, specifically VLD4-dup.
 926 def addrmode6dup : Operand<i32>,
 927                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 928   let PrintMethod = "printAddrMode6Operand";
 929   let MIOperandInfo = (ops GPR:$addr, i32imm);
 930   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 931   // FIXME: This is close, but not quite right. The alignment specifier is
 932   // different.
 933   let ParserMatchClass = AddrMode6AsmOperand;
 934 }
 935
 936 // addrmodepc := pc + reg
 937 //
 938 def addrmodepc : Operand<i32>,
 939                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 940   let PrintMethod = "printAddrModePCOperand";
 941   let MIOperandInfo = (ops GPR, i32imm);
 942 }
 943
 944 // addr_offset_none := reg
 945 //
 946 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 947 def addr_offset_none : Operand<i32>,
 948                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 949   let PrintMethod = "printAddrMode7Operand";
 950   let DecoderMethod = "DecodeAddrMode7Operand";
 951   let ParserMatchClass = MemNoOffsetAsmOperand;
 952   let MIOperandInfo = (ops GPR:$base);
 953 }
 954
 955 def nohash_imm : Operand<i32> {
 956   let PrintMethod = "printNoHashImmediate";
 957 }
 958
 959 def CoprocNumAsmOperand : AsmOperandClass {
 960   let Name = "CoprocNum";
 961   let ParserMethod = "parseCoprocNumOperand";
 962 }
 963 def p_imm : Operand<i32> {
 964   let PrintMethod = "printPImmediate";
 965   let ParserMatchClass = CoprocNumAsmOperand;
 966   let DecoderMethod = "DecodeCoprocessor";
 967 }
 968
 969 def pf_imm : Operand<i32> {
 970   let PrintMethod = "printPImmediate";
 971   let ParserMatchClass = CoprocNumAsmOperand;
 972 }
 973
 974 def CoprocRegAsmOperand : AsmOperandClass {
 975   let Name = "CoprocReg";
 976   let ParserMethod = "parseCoprocRegOperand";
 977 }
 978 def c_imm : Operand<i32> {
 979   let PrintMethod = "printCImmediate";
 980   let ParserMatchClass = CoprocRegAsmOperand;
 981 }
 982 def CoprocOptionAsmOperand : AsmOperandClass {
 983   let Name = "CoprocOption";
 984   let ParserMethod = "parseCoprocOptionOperand";
 985 }
 986 def coproc_option_imm : Operand<i32> {
 987   let PrintMethod = "printCoprocOptionImm";
 988   let ParserMatchClass = CoprocOptionAsmOperand;
 989 }
 990
 991 //===----------------------------------------------------------------------===//
 992
 993 include "ARMInstrFormats.td"
 994
 995 //===----------------------------------------------------------------------===//
 996 // Multiclass helpers...
 997 //
 998
 999 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1000 /// binop that produces a value.
1001 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1002 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1003                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1004                         PatFrag opnode, bit Commutable = 0> {
1005   // The register-immediate version is re-materializable. This is useful
1006   // in particular for taking the address of a local.
1007   let isReMaterializable = 1 in {
1008   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1009                iii, opc, "\t$Rd, $Rn, $imm",
1010                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
1011     bits<4> Rd;
1012     bits<4> Rn;
1013     bits<12> imm;
1014     let Inst{25} = 1;
1015     let Inst{19-16} = Rn;
1016     let Inst{15-12} = Rd;
1017     let Inst{11-0} = imm;
1018   }
1019   }
1020   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1021                iir, opc, "\t$Rd, $Rn, $Rm",
1022                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1023     bits<4> Rd;
1024     bits<4> Rn;
1025     bits<4> Rm;
1026     let Inst{25} = 0;
1027     let isCommutable = Commutable;
1028     let Inst{19-16} = Rn;
1029     let Inst{15-12} = Rd;
1030     let Inst{11-4} = 0b00000000;
1031     let Inst{3-0} = Rm;
1032   }
1033
1034   def rsi : AsI1<opcod, (outs GPR:$Rd),
1035                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1036                iis, opc, "\t$Rd, $Rn, $shift",
1037                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
1038     bits<4> Rd;
1039     bits<4> Rn;
1040     bits<12> shift;
1041     let Inst{25} = 0;
1042     let Inst{19-16} = Rn;
1043     let Inst{15-12} = Rd;
1044     let Inst{11-5} = shift{11-5};
1045     let Inst{4} = 0;
1046     let Inst{3-0} = shift{3-0};
1047   }
1048
1049   def rsr : AsI1<opcod, (outs GPR:$Rd),
1050                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1051                iis, opc, "\t$Rd, $Rn, $shift",
1052                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
1053     bits<4> Rd;
1054     bits<4> Rn;
1055     bits<12> shift;
1056     let Inst{25} = 0;
1057     let Inst{19-16} = Rn;
1058     let Inst{15-12} = Rd;
1059     let Inst{11-8} = shift{11-8};
1060     let Inst{7} = 0;
1061     let Inst{6-5} = shift{6-5};
1062     let Inst{4} = 1;
1063     let Inst{3-0} = shift{3-0};
1064   }
1065 }
1066
1067 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1068 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1069 /// it is equivalent to the AsI1_bin_irs counterpart.
1070 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1071 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1072                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1073                         PatFrag opnode, bit Commutable = 0> {
1074   // The register-immediate version is re-materializable. This is useful
1075   // in particular for taking the address of a local.
1076   let isReMaterializable = 1 in {
1077   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1078                iii, opc, "\t$Rd, $Rn, $imm",
1079                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]> {
1080     bits<4> Rd;
1081     bits<4> Rn;
1082     bits<12> imm;
1083     let Inst{25} = 1;
1084     let Inst{19-16} = Rn;
1085     let Inst{15-12} = Rd;
1086     let Inst{11-0} = imm;
1087   }
1088   }
1089   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1090                iir, opc, "\t$Rd, $Rn, $Rm",
1091                [/* pattern left blank */]> {
1092     bits<4> Rd;
1093     bits<4> Rn;
1094     bits<4> Rm;
1095     let Inst{11-4} = 0b00000000;
1096     let Inst{25} = 0;
1097     let Inst{3-0} = Rm;
1098     let Inst{15-12} = Rd;
1099     let Inst{19-16} = Rn;
1100   }
1101
1102   def rsi : AsI1<opcod, (outs GPR:$Rd),
1103                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1104                iis, opc, "\t$Rd, $Rn, $shift",
1105                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]> {
1106     bits<4> Rd;
1107     bits<4> Rn;
1108     bits<12> shift;
1109     let Inst{25} = 0;
1110     let Inst{19-16} = Rn;
1111     let Inst{15-12} = Rd;
1112     let Inst{11-5} = shift{11-5};
1113     let Inst{4} = 0;
1114     let Inst{3-0} = shift{3-0};
1115   }
1116
1117   def rsr : AsI1<opcod, (outs GPR:$Rd),
1118                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1119                iis, opc, "\t$Rd, $Rn, $shift",
1120                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]> {
1121     bits<4> Rd;
1122     bits<4> Rn;
1123     bits<12> shift;
1124     let Inst{25} = 0;
1125     let Inst{19-16} = Rn;
1126     let Inst{15-12} = Rd;
1127     let Inst{11-8} = shift{11-8};
1128     let Inst{7} = 0;
1129     let Inst{6-5} = shift{6-5};
1130     let Inst{4} = 1;
1131     let Inst{3-0} = shift{3-0};
1132   }
1133 }
1134
1135 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1136 ///
1137 /// These opcodes will be converted to the real non-S opcodes by
1138 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1139 let hasPostISelHook = 1, Defs = [CPSR] in {
1140 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1141                           InstrItinClass iis, PatFrag opnode,
1142                           bit Commutable = 0> {
1143   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1144                          4, iii,
1145                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>;
1146
1147   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1148                          4, iir,
1149                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]> {
1150     let isCommutable = Commutable;
1151   }
1152   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1153                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1154                           4, iis,
1155                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1156                                                 so_reg_imm:$shift))]>;
1157
1158   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1159                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1160                           4, iis,
1161                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1162                                                 so_reg_reg:$shift))]>;
1163 }
1164 }
1165
1166 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1167 /// operands are reversed.
1168 let hasPostISelHook = 1, Defs = [CPSR] in {
1169 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1170                           InstrItinClass iis, PatFrag opnode,
1171                           bit Commutable = 0> {
1172   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1173                          4, iii,
1174                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>;
1175
1176   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1177                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1178                           4, iis,
1179                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1180                                              GPR:$Rn))]>;
1181
1182   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1183                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1184                           4, iis,
1185                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1186                                              GPR:$Rn))]>;
1187 }
1188 }
1189
1190 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1191 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1192 /// a explicit result, only implicitly set CPSR.
1193 let isCompare = 1, Defs = [CPSR] in {
1194 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1195                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1196                        PatFrag opnode, bit Commutable = 0> {
1197   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1198                opc, "\t$Rn, $imm",
1199                [(opnode GPR:$Rn, so_imm:$imm)]> {
1200     bits<4> Rn;
1201     bits<12> imm;
1202     let Inst{25} = 1;
1203     let Inst{20} = 1;
1204     let Inst{19-16} = Rn;
1205     let Inst{15-12} = 0b0000;
1206     let Inst{11-0} = imm;
1207
1208     let Unpredictable{15-12} = 0b1111;
1209   }
1210   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1211                opc, "\t$Rn, $Rm",
1212                [(opnode GPR:$Rn, GPR:$Rm)]> {
1213     bits<4> Rn;
1214     bits<4> Rm;
1215     let isCommutable = Commutable;
1216     let Inst{25} = 0;
1217     let Inst{20} = 1;
1218     let Inst{19-16} = Rn;
1219     let Inst{15-12} = 0b0000;
1220     let Inst{11-4} = 0b00000000;
1221     let Inst{3-0} = Rm;
1222
1223     let Unpredictable{15-12} = 0b1111;
1224   }
1225   def rsi : AI1<opcod, (outs),
1226                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1227                opc, "\t$Rn, $shift",
1228                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
1229     bits<4> Rn;
1230     bits<12> shift;
1231     let Inst{25} = 0;
1232     let Inst{20} = 1;
1233     let Inst{19-16} = Rn;
1234     let Inst{15-12} = 0b0000;
1235     let Inst{11-5} = shift{11-5};
1236     let Inst{4} = 0;
1237     let Inst{3-0} = shift{3-0};
1238
1239     let Unpredictable{15-12} = 0b1111;
1240   }
1241   def rsr : AI1<opcod, (outs),
1242                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1243                opc, "\t$Rn, $shift",
1244                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]> {
1245     bits<4> Rn;
1246     bits<12> shift;
1247     let Inst{25} = 0;
1248     let Inst{20} = 1;
1249     let Inst{19-16} = Rn;
1250     let Inst{15-12} = 0b0000;
1251     let Inst{11-8} = shift{11-8};
1252     let Inst{7} = 0;
1253     let Inst{6-5} = shift{6-5};
1254     let Inst{4} = 1;
1255     let Inst{3-0} = shift{3-0};
1256
1257     let Unpredictable{15-12} = 0b1111;
1258   }
1259
1260 }
1261 }
1262
1263 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1264 /// register and one whose operand is a register rotated by 8/16/24.
1265 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1266 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1267   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1268           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1269           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1270        Requires<[IsARM, HasV6]> {
1271   bits<4> Rd;
1272   bits<4> Rm;
1273   bits<2> rot;
1274   let Inst{19-16} = 0b1111;
1275   let Inst{15-12} = Rd;
1276   let Inst{11-10} = rot;
1277   let Inst{3-0}   = Rm;
1278 }
1279
1280 class AI_ext_rrot_np<bits<8> opcod, string opc>
1281   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1282           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1283        Requires<[IsARM, HasV6]> {
1284   bits<2> rot;
1285   let Inst{19-16} = 0b1111;
1286   let Inst{11-10} = rot;
1287 }
1288
1289 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1290 /// register and one whose operand is a register rotated by 8/16/24.
1291 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1292   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1293           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1294           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1295                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1296         Requires<[IsARM, HasV6]> {
1297   bits<4> Rd;
1298   bits<4> Rm;
1299   bits<4> Rn;
1300   bits<2> rot;
1301   let Inst{19-16} = Rn;
1302   let Inst{15-12} = Rd;
1303   let Inst{11-10} = rot;
1304   let Inst{9-4}   = 0b000111;
1305   let Inst{3-0}   = Rm;
1306 }
1307
1308 class AI_exta_rrot_np<bits<8> opcod, string opc>
1309   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1310           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1311        Requires<[IsARM, HasV6]> {
1312   bits<4> Rn;
1313   bits<2> rot;
1314   let Inst{19-16} = Rn;
1315   let Inst{11-10} = rot;
1316 }
1317
1318 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1319 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1320 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1321                              bit Commutable = 0> {
1322   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1323   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1324                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1325                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1326                Requires<[IsARM]> {
1327     bits<4> Rd;
1328     bits<4> Rn;
1329     bits<12> imm;
1330     let Inst{25} = 1;
1331     let Inst{15-12} = Rd;
1332     let Inst{19-16} = Rn;
1333     let Inst{11-0} = imm;
1334   }
1335   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1336                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1337                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1338                Requires<[IsARM]> {
1339     bits<4> Rd;
1340     bits<4> Rn;
1341     bits<4> Rm;
1342     let Inst{11-4} = 0b00000000;
1343     let Inst{25} = 0;
1344     let isCommutable = Commutable;
1345     let Inst{3-0} = Rm;
1346     let Inst{15-12} = Rd;
1347     let Inst{19-16} = Rn;
1348   }
1349   def rsi : AsI1<opcod, (outs GPR:$Rd),
1350                 (ins GPR:$Rn, so_reg_imm:$shift),
1351                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1352               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1353                Requires<[IsARM]> {
1354     bits<4> Rd;
1355     bits<4> Rn;
1356     bits<12> shift;
1357     let Inst{25} = 0;
1358     let Inst{19-16} = Rn;
1359     let Inst{15-12} = Rd;
1360     let Inst{11-5} = shift{11-5};
1361     let Inst{4} = 0;
1362     let Inst{3-0} = shift{3-0};
1363   }
1364   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1365                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1366                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1367               [(set GPRnopc:$Rd, CPSR,
1368                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1369                Requires<[IsARM]> {
1370     bits<4> Rd;
1371     bits<4> Rn;
1372     bits<12> shift;
1373     let Inst{25} = 0;
1374     let Inst{19-16} = Rn;
1375     let Inst{15-12} = Rd;
1376     let Inst{11-8} = shift{11-8};
1377     let Inst{7} = 0;
1378     let Inst{6-5} = shift{6-5};
1379     let Inst{4} = 1;
1380     let Inst{3-0} = shift{3-0};
1381   }
1382   }
1383 }
1384
1385 /// AI1_rsc_irs - Define instructions and patterns for rsc
1386 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1387 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1388   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1389   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1390                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1391                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1392                Requires<[IsARM]> {
1393     bits<4> Rd;
1394     bits<4> Rn;
1395     bits<12> imm;
1396     let Inst{25} = 1;
1397     let Inst{15-12} = Rd;
1398     let Inst{19-16} = Rn;
1399     let Inst{11-0} = imm;
1400   }
1401   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1402                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1403                [/* pattern left blank */]> {
1404     bits<4> Rd;
1405     bits<4> Rn;
1406     bits<4> Rm;
1407     let Inst{11-4} = 0b00000000;
1408     let Inst{25} = 0;
1409     let Inst{3-0} = Rm;
1410     let Inst{15-12} = Rd;
1411     let Inst{19-16} = Rn;
1412   }
1413   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1414                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1415               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1416                Requires<[IsARM]> {
1417     bits<4> Rd;
1418     bits<4> Rn;
1419     bits<12> shift;
1420     let Inst{25} = 0;
1421     let Inst{19-16} = Rn;
1422     let Inst{15-12} = Rd;
1423     let Inst{11-5} = shift{11-5};
1424     let Inst{4} = 0;
1425     let Inst{3-0} = shift{3-0};
1426   }
1427   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1428                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1429               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1430                Requires<[IsARM]> {
1431     bits<4> Rd;
1432     bits<4> Rn;
1433     bits<12> shift;
1434     let Inst{25} = 0;
1435     let Inst{19-16} = Rn;
1436     let Inst{15-12} = Rd;
1437     let Inst{11-8} = shift{11-8};
1438     let Inst{7} = 0;
1439     let Inst{6-5} = shift{6-5};
1440     let Inst{4} = 1;
1441     let Inst{3-0} = shift{3-0};
1442   }
1443   }
1444 }
1445
1446 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1447 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1448            InstrItinClass iir, PatFrag opnode> {
1449   // Note: We use the complex addrmode_imm12 rather than just an input
1450   // GPR and a constrained immediate so that we can use this to match
1451   // frame index references and avoid matching constant pool references.
1452   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1453                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1454                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1455     bits<4>  Rt;
1456     bits<17> addr;
1457     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1458     let Inst{19-16} = addr{16-13};  // Rn
1459     let Inst{15-12} = Rt;
1460     let Inst{11-0}  = addr{11-0};   // imm12
1461   }
1462   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1463                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1464                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1465     bits<4>  Rt;
1466     bits<17> shift;
1467     let shift{4}    = 0;            // Inst{4} = 0
1468     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1469     let Inst{19-16} = shift{16-13}; // Rn
1470     let Inst{15-12} = Rt;
1471     let Inst{11-0}  = shift{11-0};
1472   }
1473 }
1474 }
1475
1476 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1477 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1478            InstrItinClass iir, PatFrag opnode> {
1479   // Note: We use the complex addrmode_imm12 rather than just an input
1480   // GPR and a constrained immediate so that we can use this to match
1481   // frame index references and avoid matching constant pool references.
1482   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1483                    (ins addrmode_imm12:$addr),
1484                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1485                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1486     bits<4>  Rt;
1487     bits<17> addr;
1488     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1489     let Inst{19-16} = addr{16-13};  // Rn
1490     let Inst{15-12} = Rt;
1491     let Inst{11-0}  = addr{11-0};   // imm12
1492   }
1493   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1494                    (ins ldst_so_reg:$shift),
1495                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1496                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1497     bits<4>  Rt;
1498     bits<17> shift;
1499     let shift{4}    = 0;            // Inst{4} = 0
1500     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1501     let Inst{19-16} = shift{16-13}; // Rn
1502     let Inst{15-12} = Rt;
1503     let Inst{11-0}  = shift{11-0};
1504   }
1505 }
1506 }
1507
1508
1509 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1510            InstrItinClass iir, PatFrag opnode> {
1511   // Note: We use the complex addrmode_imm12 rather than just an input
1512   // GPR and a constrained immediate so that we can use this to match
1513   // frame index references and avoid matching constant pool references.
1514   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1515                    (ins GPR:$Rt, addrmode_imm12:$addr),
1516                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1517                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1518     bits<4> Rt;
1519     bits<17> addr;
1520     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1521     let Inst{19-16} = addr{16-13};  // Rn
1522     let Inst{15-12} = Rt;
1523     let Inst{11-0}  = addr{11-0};   // imm12
1524   }
1525   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1526                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1527                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1528     bits<4> Rt;
1529     bits<17> shift;
1530     let shift{4}    = 0;            // Inst{4} = 0
1531     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1532     let Inst{19-16} = shift{16-13}; // Rn
1533     let Inst{15-12} = Rt;
1534     let Inst{11-0}  = shift{11-0};
1535   }
1536 }
1537
1538 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1539            InstrItinClass iir, PatFrag opnode> {
1540   // Note: We use the complex addrmode_imm12 rather than just an input
1541   // GPR and a constrained immediate so that we can use this to match
1542   // frame index references and avoid matching constant pool references.
1543   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1544                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1545                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1546                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1547     bits<4> Rt;
1548     bits<17> addr;
1549     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1550     let Inst{19-16} = addr{16-13};  // Rn
1551     let Inst{15-12} = Rt;
1552     let Inst{11-0}  = addr{11-0};   // imm12
1553   }
1554   def rs : AI2ldst<0b011, 0, isByte, (outs),
1555                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1556                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1557                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1558     bits<4> Rt;
1559     bits<17> shift;
1560     let shift{4}    = 0;            // Inst{4} = 0
1561     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1562     let Inst{19-16} = shift{16-13}; // Rn
1563     let Inst{15-12} = Rt;
1564     let Inst{11-0}  = shift{11-0};
1565   }
1566 }
1567
1568
1569 //===----------------------------------------------------------------------===//
1570 // Instructions
1571 //===----------------------------------------------------------------------===//
1572
1573 //===----------------------------------------------------------------------===//
1574 //  Miscellaneous Instructions.
1575 //
1576
1577 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1578 /// the function.  The first operand is the ID# for this instruction, the second
1579 /// is the index into the MachineConstantPool that this is, the third is the
1580 /// size in bytes of this constant pool entry.
1581 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1582 def CONSTPOOL_ENTRY :
1583 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1584                     i32imm:$size), NoItinerary, []>;
1585
1586 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1587 // from removing one half of the matched pairs. That breaks PEI, which assumes
1588 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1589 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1590 def ADJCALLSTACKUP :
1591 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1592            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1593
1594 def ADJCALLSTACKDOWN :
1595 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1596            [(ARMcallseq_start timm:$amt)]>;
1597 }
1598
1599 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1600 // (These pseudos use a hand-written selection code).
1601 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1602 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1603                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1604                               NoItinerary, []>;
1605 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1606                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1607                               NoItinerary, []>;
1608 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1609                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1610                               NoItinerary, []>;
1611 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1612                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1613                               NoItinerary, []>;
1614 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1615                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1616                               NoItinerary, []>;
1617 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1618                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1619                               NoItinerary, []>;
1620 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1621                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1622                               NoItinerary, []>;
1623 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1624                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1625                                       GPR:$set1, GPR:$set2),
1626                                  NoItinerary, []>;
1627 }
1628
1629 def HINT : AI<(outs), (ins imm0_255:$imm), MiscFrm, NoItinerary,
1630               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1631   bits<8> imm;
1632   let Inst{27-8} = 0b00110010000011110000;
1633   let Inst{7-0} = imm;
1634 }
1635
1636 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1637 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1638 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1639 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1640 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1641
1642 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1643              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1644   bits<4> Rd;
1645   bits<4> Rn;
1646   bits<4> Rm;
1647   let Inst{3-0} = Rm;
1648   let Inst{15-12} = Rd;
1649   let Inst{19-16} = Rn;
1650   let Inst{27-20} = 0b01101000;
1651   let Inst{7-4} = 0b1011;
1652   let Inst{11-8} = 0b1111;
1653   let Unpredictable{11-8} = 0b1111;
1654 }
1655
1656 // The 16-bit operand $val can be used by a debugger to store more information
1657 // about the breakpoint.
1658 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1659               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1660   bits<16> val;
1661   let Inst{3-0} = val{3-0};
1662   let Inst{19-8} = val{15-4};
1663   let Inst{27-20} = 0b00010010;
1664   let Inst{7-4} = 0b0111;
1665 }
1666
1667 // Change Processor State
1668 // FIXME: We should use InstAlias to handle the optional operands.
1669 class CPS<dag iops, string asm_ops>
1670   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1671         []>, Requires<[IsARM]> {
1672   bits<2> imod;
1673   bits<3> iflags;
1674   bits<5> mode;
1675   bit M;
1676
1677   let Inst{31-28} = 0b1111;
1678   let Inst{27-20} = 0b00010000;
1679   let Inst{19-18} = imod;
1680   let Inst{17}    = M; // Enabled if mode is set;
1681   let Inst{16-9}  = 0b00000000;
1682   let Inst{8-6}   = iflags;
1683   let Inst{5}     = 0;
1684   let Inst{4-0}   = mode;
1685 }
1686
1687 let DecoderMethod = "DecodeCPSInstruction" in {
1688 let M = 1 in
1689   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1690                   "$imod\t$iflags, $mode">;
1691 let mode = 0, M = 0 in
1692   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1693
1694 let imod = 0, iflags = 0, M = 1 in
1695   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1696 }
1697
1698 // Preload signals the memory system of possible future data/instruction access.
1699 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1700
1701   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1702                 !strconcat(opc, "\t$addr"),
1703                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1704     bits<4> Rt;
1705     bits<17> addr;
1706     let Inst{31-26} = 0b111101;
1707     let Inst{25} = 0; // 0 for immediate form
1708     let Inst{24} = data;
1709     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1710     let Inst{22} = read;
1711     let Inst{21-20} = 0b01;
1712     let Inst{19-16} = addr{16-13};  // Rn
1713     let Inst{15-12} = 0b1111;
1714     let Inst{11-0}  = addr{11-0};   // imm12
1715   }
1716
1717   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1718                !strconcat(opc, "\t$shift"),
1719                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1720     bits<17> shift;
1721     let Inst{31-26} = 0b111101;
1722     let Inst{25} = 1; // 1 for register form
1723     let Inst{24} = data;
1724     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1725     let Inst{22} = read;
1726     let Inst{21-20} = 0b01;
1727     let Inst{19-16} = shift{16-13}; // Rn
1728     let Inst{15-12} = 0b1111;
1729     let Inst{11-0}  = shift{11-0};
1730     let Inst{4} = 0;
1731   }
1732 }
1733
1734 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1735 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1736 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1737
1738 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1739                  "setend\t$end", []>, Requires<[IsARM]> {
1740   bits<1> end;
1741   let Inst{31-10} = 0b1111000100000001000000;
1742   let Inst{9} = end;
1743   let Inst{8-0} = 0;
1744 }
1745
1746 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1747              []>, Requires<[IsARM, HasV7]> {
1748   bits<4> opt;
1749   let Inst{27-4} = 0b001100100000111100001111;
1750   let Inst{3-0} = opt;
1751 }
1752
1753 // A5.4 Permanently UNDEFINED instructions.
1754 let isBarrier = 1, isTerminator = 1 in
1755 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1756                "trap", [(trap)]>,
1757            Requires<[IsARM]> {
1758   let Inst = 0xe7ffdefe;
1759 }
1760
1761 // Address computation and loads and stores in PIC mode.
1762 let isNotDuplicable = 1 in {
1763 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1764                             4, IIC_iALUr,
1765                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1766
1767 let AddedComplexity = 10 in {
1768 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1769                             4, IIC_iLoad_r,
1770                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1771
1772 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1773                             4, IIC_iLoad_bh_r,
1774                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1775
1776 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1777                             4, IIC_iLoad_bh_r,
1778                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1779
1780 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1781                             4, IIC_iLoad_bh_r,
1782                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1783
1784 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1785                             4, IIC_iLoad_bh_r,
1786                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1787 }
1788 let AddedComplexity = 10 in {
1789 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1790       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1791
1792 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1793       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1794                                                    addrmodepc:$addr)]>;
1795
1796 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1797       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1798 }
1799 } // isNotDuplicable = 1
1800
1801
1802 // LEApcrel - Load a pc-relative address into a register without offending the
1803 // assembler.
1804 let neverHasSideEffects = 1, isReMaterializable = 1 in
1805 // The 'adr' mnemonic encodes differently if the label is before or after
1806 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1807 // know until then which form of the instruction will be used.
1808 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1809                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1810   bits<4> Rd;
1811   bits<14> label;
1812   let Inst{27-25} = 0b001;
1813   let Inst{24} = 0;
1814   let Inst{23-22} = label{13-12};
1815   let Inst{21} = 0;
1816   let Inst{20} = 0;
1817   let Inst{19-16} = 0b1111;
1818   let Inst{15-12} = Rd;
1819   let Inst{11-0} = label{11-0};
1820 }
1821
1822 let hasSideEffects = 1 in {
1823 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1824                     4, IIC_iALUi, []>;
1825
1826 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1827                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1828                       4, IIC_iALUi, []>;
1829 }
1830
1831 //===----------------------------------------------------------------------===//
1832 //  Control Flow Instructions.
1833 //
1834
1835 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1836   // ARMV4T and above
1837   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1838                   "bx", "\tlr", [(ARMretflag)]>,
1839                Requires<[IsARM, HasV4T]> {
1840     let Inst{27-0}  = 0b0001001011111111111100011110;
1841   }
1842
1843   // ARMV4 only
1844   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1845                   "mov", "\tpc, lr", [(ARMretflag)]>,
1846                Requires<[IsARM, NoV4T]> {
1847     let Inst{27-0} = 0b0001101000001111000000001110;
1848   }
1849 }
1850
1851 // Indirect branches
1852 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1853   // ARMV4T and above
1854   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1855                   [(brind GPR:$dst)]>,
1856               Requires<[IsARM, HasV4T]> {
1857     bits<4> dst;
1858     let Inst{31-4} = 0b1110000100101111111111110001;
1859     let Inst{3-0}  = dst;
1860   }
1861
1862   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1863                   "bx", "\t$dst", [/* pattern left blank */]>,
1864               Requires<[IsARM, HasV4T]> {
1865     bits<4> dst;
1866     let Inst{27-4} = 0b000100101111111111110001;
1867     let Inst{3-0}  = dst;
1868   }
1869 }
1870
1871 // SP is marked as a use to prevent stack-pointer assignments that appear
1872 // immediately before calls from potentially appearing dead.
1873 let isCall = 1,
1874   // FIXME:  Do we really need a non-predicated version? If so, it should
1875   // at least be a pseudo instruction expanding to the predicated version
1876   // at MC lowering time.
1877   Defs = [LR], Uses = [SP] in {
1878   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1879                 IIC_Br, "bl\t$func",
1880                 [(ARMcall tglobaladdr:$func)]>,
1881             Requires<[IsARM]> {
1882     let Inst{31-28} = 0b1110;
1883     bits<24> func;
1884     let Inst{23-0} = func;
1885     let DecoderMethod = "DecodeBranchImmInstruction";
1886   }
1887
1888   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1889                    IIC_Br, "bl", "\t$func",
1890                    [(ARMcall_pred tglobaladdr:$func)]>,
1891                 Requires<[IsARM]> {
1892     bits<24> func;
1893     let Inst{23-0} = func;
1894     let DecoderMethod = "DecodeBranchImmInstruction";
1895   }
1896
1897   // ARMv5T and above
1898   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
1899                 IIC_Br, "blx\t$func",
1900                 [(ARMcall GPR:$func)]>,
1901             Requires<[IsARM, HasV5T]> {
1902     bits<4> func;
1903     let Inst{31-4} = 0b1110000100101111111111110011;
1904     let Inst{3-0}  = func;
1905   }
1906
1907   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
1908                     IIC_Br, "blx", "\t$func",
1909                     [(ARMcall_pred GPR:$func)]>,
1910                  Requires<[IsARM, HasV5T]> {
1911     bits<4> func;
1912     let Inst{27-4} = 0b000100101111111111110011;
1913     let Inst{3-0}  = func;
1914   }
1915
1916   // ARMv4T
1917   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1918   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
1919                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1920                    Requires<[IsARM, HasV4T]>;
1921
1922   // ARMv4
1923   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
1924                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1925                    Requires<[IsARM, NoV4T]>;
1926
1927   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
1928   // return stack predictor.
1929   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
1930                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
1931                       Requires<[IsARM]>;
1932 }
1933
1934 let isBranch = 1, isTerminator = 1 in {
1935   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1936   // a two-value operand where a dag node expects two operands. :(
1937   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1938                IIC_Br, "b", "\t$target",
1939                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1940     bits<24> target;
1941     let Inst{23-0} = target;
1942     let DecoderMethod = "DecodeBranchImmInstruction";
1943   }
1944
1945   let isBarrier = 1 in {
1946     // B is "predicable" since it's just a Bcc with an 'always' condition.
1947     let isPredicable = 1 in
1948     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1949     // should be sufficient.
1950     // FIXME: Is B really a Barrier? That doesn't seem right.
1951     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1952                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1953
1954     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1955     def BR_JTr : ARMPseudoInst<(outs),
1956                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1957                       0, IIC_Br,
1958                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1959     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1960     // into i12 and rs suffixed versions.
1961     def BR_JTm : ARMPseudoInst<(outs),
1962                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1963                      0, IIC_Br,
1964                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1965                        imm:$id)]>;
1966     def BR_JTadd : ARMPseudoInst<(outs),
1967                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1968                    0, IIC_Br,
1969                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1970                      imm:$id)]>;
1971     } // isNotDuplicable = 1, isIndirectBranch = 1
1972   } // isBarrier = 1
1973
1974 }
1975
1976 // BLX (immediate)
1977 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
1978                "blx\t$target", []>,
1979            Requires<[IsARM, HasV5T]> {
1980   let Inst{31-25} = 0b1111101;
1981   bits<25> target;
1982   let Inst{23-0} = target{24-1};
1983   let Inst{24} = target{0};
1984 }
1985
1986 // Branch and Exchange Jazelle
1987 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1988               [/* pattern left blank */]> {
1989   bits<4> func;
1990   let Inst{23-20} = 0b0010;
1991   let Inst{19-8} = 0xfff;
1992   let Inst{7-4} = 0b0010;
1993   let Inst{3-0} = func;
1994 }
1995
1996 // Tail calls.
1997
1998 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
1999   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>;
2000
2001   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>;
2002
2003   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2004                                  4, IIC_Br, [],
2005                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2006                                  Requires<[IsARM]>;
2007
2008   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2009                                  4, IIC_Br, [],
2010                                  (BX GPR:$dst)>,
2011                                  Requires<[IsARM]>;
2012 }
2013
2014 // Secure Monitor Call is a system instruction.
2015 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2016               []> {
2017   bits<4> opt;
2018   let Inst{23-4} = 0b01100000000000000111;
2019   let Inst{3-0} = opt;
2020 }
2021
2022 // Supervisor Call (Software Interrupt)
2023 let isCall = 1, Uses = [SP] in {
2024 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
2025   bits<24> svc;
2026   let Inst{23-0} = svc;
2027 }
2028 }
2029
2030 // Store Return State
2031 class SRSI<bit wb, string asm>
2032   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2033        NoItinerary, asm, "", []> {
2034   bits<5> mode;
2035   let Inst{31-28} = 0b1111;
2036   let Inst{27-25} = 0b100;
2037   let Inst{22} = 1;
2038   let Inst{21} = wb;
2039   let Inst{20} = 0;
2040   let Inst{19-16} = 0b1101;  // SP
2041   let Inst{15-5} = 0b00000101000;
2042   let Inst{4-0} = mode;
2043 }
2044
2045 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2046   let Inst{24-23} = 0;
2047 }
2048 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2049   let Inst{24-23} = 0;
2050 }
2051 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2052   let Inst{24-23} = 0b10;
2053 }
2054 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2055   let Inst{24-23} = 0b10;
2056 }
2057 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2058   let Inst{24-23} = 0b01;
2059 }
2060 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2061   let Inst{24-23} = 0b01;
2062 }
2063 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2064   let Inst{24-23} = 0b11;
2065 }
2066 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2067   let Inst{24-23} = 0b11;
2068 }
2069
2070 // Return From Exception
2071 class RFEI<bit wb, string asm>
2072   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2073        NoItinerary, asm, "", []> {
2074   bits<4> Rn;
2075   let Inst{31-28} = 0b1111;
2076   let Inst{27-25} = 0b100;
2077   let Inst{22} = 0;
2078   let Inst{21} = wb;
2079   let Inst{20} = 1;
2080   let Inst{19-16} = Rn;
2081   let Inst{15-0} = 0xa00;
2082 }
2083
2084 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2085   let Inst{24-23} = 0;
2086 }
2087 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2088   let Inst{24-23} = 0;
2089 }
2090 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2091   let Inst{24-23} = 0b10;
2092 }
2093 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2094   let Inst{24-23} = 0b10;
2095 }
2096 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2097   let Inst{24-23} = 0b01;
2098 }
2099 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2100   let Inst{24-23} = 0b01;
2101 }
2102 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2103   let Inst{24-23} = 0b11;
2104 }
2105 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2106   let Inst{24-23} = 0b11;
2107 }
2108
2109 //===----------------------------------------------------------------------===//
2110 //  Load / Store Instructions.
2111 //
2112
2113 // Load
2114
2115
2116 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2117                     UnOpFrag<(load node:$Src)>>;
2118 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2119                     UnOpFrag<(zextloadi8 node:$Src)>>;
2120 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2121                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2122 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2123                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2124
2125 // Special LDR for loads from non-pc-relative constpools.
2126 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2127     isReMaterializable = 1, isCodeGenOnly = 1 in
2128 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2129                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2130                  []> {
2131   bits<4> Rt;
2132   bits<17> addr;
2133   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2134   let Inst{19-16} = 0b1111;
2135   let Inst{15-12} = Rt;
2136   let Inst{11-0}  = addr{11-0};   // imm12
2137 }
2138
2139 // Loads with zero extension
2140 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2141                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2142                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2143
2144 // Loads with sign extension
2145 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2146                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2147                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2148
2149 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2150                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2151                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2152
2153 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2154 // Load doubleword
2155 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2156                  (ins addrmode3:$addr), LdMiscFrm,
2157                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2158                  []>, Requires<[IsARM, HasV5TE]>;
2159 }
2160
2161 // Indexed loads
2162 multiclass AI2_ldridx<bit isByte, string opc,
2163                       InstrItinClass iii, InstrItinClass iir> {
2164   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2165                       (ins addrmode_imm12:$addr), IndexModePre, LdFrm, iii,
2166                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2167     bits<17> addr;
2168     let Inst{25} = 0;
2169     let Inst{23} = addr{12};
2170     let Inst{19-16} = addr{16-13};
2171     let Inst{11-0} = addr{11-0};
2172     let DecoderMethod = "DecodeLDRPreImm";
2173     let AsmMatchConverter = "cvtLdWriteBackRegAddrModeImm12";
2174   }
2175
2176   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2177                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2178                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2179     bits<17> addr;
2180     let Inst{25} = 1;
2181     let Inst{23} = addr{12};
2182     let Inst{19-16} = addr{16-13};
2183     let Inst{11-0} = addr{11-0};
2184     let Inst{4} = 0;
2185     let DecoderMethod = "DecodeLDRPreReg";
2186     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2187   }
2188
2189   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2190                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2191                        IndexModePost, LdFrm, iir,
2192                        opc, "\t$Rt, $addr, $offset",
2193                        "$addr.base = $Rn_wb", []> {
2194      // {12}     isAdd
2195      // {11-0}   imm12/Rm
2196      bits<14> offset;
2197      bits<4> addr;
2198      let Inst{25} = 1;
2199      let Inst{23} = offset{12};
2200      let Inst{19-16} = addr;
2201      let Inst{11-0} = offset{11-0};
2202
2203     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2204    }
2205
2206    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2207                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2208                       IndexModePost, LdFrm, iii,
2209                       opc, "\t$Rt, $addr, $offset",
2210                       "$addr.base = $Rn_wb", []> {
2211     // {12}     isAdd
2212     // {11-0}   imm12/Rm
2213     bits<14> offset;
2214     bits<4> addr;
2215     let Inst{25} = 0;
2216     let Inst{23} = offset{12};
2217     let Inst{19-16} = addr;
2218     let Inst{11-0} = offset{11-0};
2219
2220     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2221   }
2222
2223 }
2224
2225 let mayLoad = 1, neverHasSideEffects = 1 in {
2226 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2227 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2228 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2229 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2230 }
2231
2232 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2233   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2234                         (ins addrmode3:$addr), IndexModePre,
2235                         LdMiscFrm, itin,
2236                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2237     bits<14> addr;
2238     let Inst{23}    = addr{8};      // U bit
2239     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2240     let Inst{19-16} = addr{12-9};   // Rn
2241     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2242     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2243     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode3";
2244     let DecoderMethod = "DecodeAddrMode3Instruction";
2245   }
2246   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2247                         (ins addr_offset_none:$addr, am3offset:$offset),
2248                         IndexModePost, LdMiscFrm, itin,
2249                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2250                         []> {
2251     bits<10> offset;
2252     bits<4> addr;
2253     let Inst{23}    = offset{8};      // U bit
2254     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2255     let Inst{19-16} = addr;
2256     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2257     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2258     let DecoderMethod = "DecodeAddrMode3Instruction";
2259   }
2260 }
2261
2262 let mayLoad = 1, neverHasSideEffects = 1 in {
2263 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2264 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2265 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2266 let hasExtraDefRegAllocReq = 1 in {
2267 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2268                           (ins addrmode3:$addr), IndexModePre,
2269                           LdMiscFrm, IIC_iLoad_d_ru,
2270                           "ldrd", "\t$Rt, $Rt2, $addr!",
2271                           "$addr.base = $Rn_wb", []> {
2272   bits<14> addr;
2273   let Inst{23}    = addr{8};      // U bit
2274   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2275   let Inst{19-16} = addr{12-9};   // Rn
2276   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2277   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2278   let DecoderMethod = "DecodeAddrMode3Instruction";
2279   let AsmMatchConverter = "cvtLdrdPre";
2280 }
2281 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2282                           (ins addr_offset_none:$addr, am3offset:$offset),
2283                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2284                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2285                           "$addr.base = $Rn_wb", []> {
2286   bits<10> offset;
2287   bits<4> addr;
2288   let Inst{23}    = offset{8};      // U bit
2289   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2290   let Inst{19-16} = addr;
2291   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2292   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2293   let DecoderMethod = "DecodeAddrMode3Instruction";
2294 }
2295 } // hasExtraDefRegAllocReq = 1
2296 } // mayLoad = 1, neverHasSideEffects = 1
2297
2298 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2299 let mayLoad = 1, neverHasSideEffects = 1 in {
2300 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2301                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2302                     IndexModePost, LdFrm, IIC_iLoad_ru,
2303                     "ldrt", "\t$Rt, $addr, $offset",
2304                     "$addr.base = $Rn_wb", []> {
2305   // {12}     isAdd
2306   // {11-0}   imm12/Rm
2307   bits<14> offset;
2308   bits<4> addr;
2309   let Inst{25} = 1;
2310   let Inst{23} = offset{12};
2311   let Inst{21} = 1; // overwrite
2312   let Inst{19-16} = addr;
2313   let Inst{11-5} = offset{11-5};
2314   let Inst{4} = 0;
2315   let Inst{3-0} = offset{3-0};
2316   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2317 }
2318
2319 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2320                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2321                    IndexModePost, LdFrm, IIC_iLoad_ru,
2322                    "ldrt", "\t$Rt, $addr, $offset",
2323                    "$addr.base = $Rn_wb", []> {
2324   // {12}     isAdd
2325   // {11-0}   imm12/Rm
2326   bits<14> offset;
2327   bits<4> addr;
2328   let Inst{25} = 0;
2329   let Inst{23} = offset{12};
2330   let Inst{21} = 1; // overwrite
2331   let Inst{19-16} = addr;
2332   let Inst{11-0} = offset{11-0};
2333   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2334 }
2335
2336 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2337                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2338                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2339                      "ldrbt", "\t$Rt, $addr, $offset",
2340                      "$addr.base = $Rn_wb", []> {
2341   // {12}     isAdd
2342   // {11-0}   imm12/Rm
2343   bits<14> offset;
2344   bits<4> addr;
2345   let Inst{25} = 1;
2346   let Inst{23} = offset{12};
2347   let Inst{21} = 1; // overwrite
2348   let Inst{19-16} = addr;
2349   let Inst{11-5} = offset{11-5};
2350   let Inst{4} = 0;
2351   let Inst{3-0} = offset{3-0};
2352   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2353 }
2354
2355 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2356                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2357                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2358                     "ldrbt", "\t$Rt, $addr, $offset",
2359                     "$addr.base = $Rn_wb", []> {
2360   // {12}     isAdd
2361   // {11-0}   imm12/Rm
2362   bits<14> offset;
2363   bits<4> addr;
2364   let Inst{25} = 0;
2365   let Inst{23} = offset{12};
2366   let Inst{21} = 1; // overwrite
2367   let Inst{19-16} = addr;
2368   let Inst{11-0} = offset{11-0};
2369   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2370 }
2371
2372 multiclass AI3ldrT<bits<4> op, string opc> {
2373   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2374                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2375                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2376                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2377     bits<9> offset;
2378     let Inst{23} = offset{8};
2379     let Inst{22} = 1;
2380     let Inst{11-8} = offset{7-4};
2381     let Inst{3-0} = offset{3-0};
2382     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2383   }
2384   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2385                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2386                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2387                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2388     bits<5> Rm;
2389     let Inst{23} = Rm{4};
2390     let Inst{22} = 0;
2391     let Inst{11-8} = 0;
2392     let Unpredictable{11-8} = 0b1111;
2393     let Inst{3-0} = Rm{3-0};
2394     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2395     let DecoderMethod = "DecodeLDR";
2396   }
2397 }
2398
2399 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2400 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2401 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2402 }
2403
2404 // Store
2405
2406 // Stores with truncate
2407 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2408                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2409                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2410
2411 // Store doubleword
2412 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2413 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2414                StMiscFrm, IIC_iStore_d_r,
2415                "strd", "\t$Rt, $src2, $addr", []>,
2416            Requires<[IsARM, HasV5TE]> {
2417   let Inst{21} = 0;
2418 }
2419
2420 // Indexed stores
2421 multiclass AI2_stridx<bit isByte, string opc,
2422                       InstrItinClass iii, InstrItinClass iir> {
2423   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2424                             (ins GPR:$Rt, addrmode_imm12:$addr), IndexModePre,
2425                             StFrm, iii,
2426                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2427     bits<17> addr;
2428     let Inst{25} = 0;
2429     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2430     let Inst{19-16} = addr{16-13};  // Rn
2431     let Inst{11-0}  = addr{11-0};   // imm12
2432     let AsmMatchConverter = "cvtStWriteBackRegAddrModeImm12";
2433     let DecoderMethod = "DecodeSTRPreImm";
2434   }
2435
2436   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2437                       (ins GPR:$Rt, ldst_so_reg:$addr),
2438                       IndexModePre, StFrm, iir,
2439                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2440     bits<17> addr;
2441     let Inst{25} = 1;
2442     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2443     let Inst{19-16} = addr{16-13}; // Rn
2444     let Inst{11-0}  = addr{11-0};
2445     let Inst{4}     = 0;           // Inst{4} = 0
2446     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2447     let DecoderMethod = "DecodeSTRPreReg";
2448   }
2449   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2450                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2451                 IndexModePost, StFrm, iir,
2452                 opc, "\t$Rt, $addr, $offset",
2453                 "$addr.base = $Rn_wb", []> {
2454      // {12}     isAdd
2455      // {11-0}   imm12/Rm
2456      bits<14> offset;
2457      bits<4> addr;
2458      let Inst{25} = 1;
2459      let Inst{23} = offset{12};
2460      let Inst{19-16} = addr;
2461      let Inst{11-0} = offset{11-0};
2462      let Inst{4} = 0;
2463
2464     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2465    }
2466
2467    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2468                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2469                 IndexModePost, StFrm, iii,
2470                 opc, "\t$Rt, $addr, $offset",
2471                 "$addr.base = $Rn_wb", []> {
2472     // {12}     isAdd
2473     // {11-0}   imm12/Rm
2474     bits<14> offset;
2475     bits<4> addr;
2476     let Inst{25} = 0;
2477     let Inst{23} = offset{12};
2478     let Inst{19-16} = addr;
2479     let Inst{11-0} = offset{11-0};
2480
2481     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2482   }
2483 }
2484
2485 let mayStore = 1, neverHasSideEffects = 1 in {
2486 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2487 // IIC_iStore_siu depending on whether it the offset register is shifted.
2488 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2489 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2490 }
2491
2492 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2493                          am2offset_reg:$offset),
2494              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2495                            am2offset_reg:$offset)>;
2496 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2497                          am2offset_imm:$offset),
2498              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2499                            am2offset_imm:$offset)>;
2500 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2501                              am2offset_reg:$offset),
2502              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2503                             am2offset_reg:$offset)>;
2504 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2505                              am2offset_imm:$offset),
2506              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2507                             am2offset_imm:$offset)>;
2508
2509 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2510 // put the patterns on the instruction definitions directly as ISel wants
2511 // the address base and offset to be separate operands, not a single
2512 // complex operand like we represent the instructions themselves. The
2513 // pseudos map between the two.
2514 let usesCustomInserter = 1,
2515     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2516 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2517                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2518                4, IIC_iStore_ru,
2519             [(set GPR:$Rn_wb,
2520                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2521 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2522                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2523                4, IIC_iStore_ru,
2524             [(set GPR:$Rn_wb,
2525                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2526 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2527                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2528                4, IIC_iStore_ru,
2529             [(set GPR:$Rn_wb,
2530                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2531 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2532                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2533                4, IIC_iStore_ru,
2534             [(set GPR:$Rn_wb,
2535                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2536 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2537                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2538                4, IIC_iStore_ru,
2539             [(set GPR:$Rn_wb,
2540                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2541 }
2542
2543
2544
2545 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2546                            (ins GPR:$Rt, addrmode3:$addr), IndexModePre,
2547                            StMiscFrm, IIC_iStore_bh_ru,
2548                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2549   bits<14> addr;
2550   let Inst{23}    = addr{8};      // U bit
2551   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2552   let Inst{19-16} = addr{12-9};   // Rn
2553   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2554   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2555   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2556   let DecoderMethod = "DecodeAddrMode3Instruction";
2557 }
2558
2559 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2560                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2561                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2562                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2563                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2564                                                       addr_offset_none:$addr,
2565                                                       am3offset:$offset))]> {
2566   bits<10> offset;
2567   bits<4> addr;
2568   let Inst{23}    = offset{8};      // U bit
2569   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2570   let Inst{19-16} = addr;
2571   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2572   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2573   let DecoderMethod = "DecodeAddrMode3Instruction";
2574 }
2575
2576 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2577 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2578                           (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2579                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2580                           "strd", "\t$Rt, $Rt2, $addr!",
2581                           "$addr.base = $Rn_wb", []> {
2582   bits<14> addr;
2583   let Inst{23}    = addr{8};      // U bit
2584   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2585   let Inst{19-16} = addr{12-9};   // Rn
2586   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2587   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2588   let DecoderMethod = "DecodeAddrMode3Instruction";
2589   let AsmMatchConverter = "cvtStrdPre";
2590 }
2591
2592 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2593                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2594                                am3offset:$offset),
2595                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2596                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2597                           "$addr.base = $Rn_wb", []> {
2598   bits<10> offset;
2599   bits<4> addr;
2600   let Inst{23}    = offset{8};      // U bit
2601   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2602   let Inst{19-16} = addr;
2603   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2604   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2605   let DecoderMethod = "DecodeAddrMode3Instruction";
2606 }
2607 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2608
2609 // STRT, STRBT, and STRHT
2610
2611 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2612                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2613                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2614                    "strbt", "\t$Rt, $addr, $offset",
2615                    "$addr.base = $Rn_wb", []> {
2616   // {12}     isAdd
2617   // {11-0}   imm12/Rm
2618   bits<14> offset;
2619   bits<4> addr;
2620   let Inst{25} = 1;
2621   let Inst{23} = offset{12};
2622   let Inst{21} = 1; // overwrite
2623   let Inst{19-16} = addr;
2624   let Inst{11-5} = offset{11-5};
2625   let Inst{4} = 0;
2626   let Inst{3-0} = offset{3-0};
2627   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2628 }
2629
2630 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2631                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2632                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2633                    "strbt", "\t$Rt, $addr, $offset",
2634                    "$addr.base = $Rn_wb", []> {
2635   // {12}     isAdd
2636   // {11-0}   imm12/Rm
2637   bits<14> offset;
2638   bits<4> addr;
2639   let Inst{25} = 0;
2640   let Inst{23} = offset{12};
2641   let Inst{21} = 1; // overwrite
2642   let Inst{19-16} = addr;
2643   let Inst{11-0} = offset{11-0};
2644   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2645 }
2646
2647 let mayStore = 1, neverHasSideEffects = 1 in {
2648 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2649                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2650                    IndexModePost, StFrm, IIC_iStore_ru,
2651                    "strt", "\t$Rt, $addr, $offset",
2652                    "$addr.base = $Rn_wb", []> {
2653   // {12}     isAdd
2654   // {11-0}   imm12/Rm
2655   bits<14> offset;
2656   bits<4> addr;
2657   let Inst{25} = 1;
2658   let Inst{23} = offset{12};
2659   let Inst{21} = 1; // overwrite
2660   let Inst{19-16} = addr;
2661   let Inst{11-5} = offset{11-5};
2662   let Inst{4} = 0;
2663   let Inst{3-0} = offset{3-0};
2664   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2665 }
2666
2667 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2668                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2669                    IndexModePost, StFrm, IIC_iStore_ru,
2670                    "strt", "\t$Rt, $addr, $offset",
2671                    "$addr.base = $Rn_wb", []> {
2672   // {12}     isAdd
2673   // {11-0}   imm12/Rm
2674   bits<14> offset;
2675   bits<4> addr;
2676   let Inst{25} = 0;
2677   let Inst{23} = offset{12};
2678   let Inst{21} = 1; // overwrite
2679   let Inst{19-16} = addr;
2680   let Inst{11-0} = offset{11-0};
2681   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2682 }
2683 }
2684
2685
2686 multiclass AI3strT<bits<4> op, string opc> {
2687   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2688                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2689                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2690                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2691     bits<9> offset;
2692     let Inst{23} = offset{8};
2693     let Inst{22} = 1;
2694     let Inst{11-8} = offset{7-4};
2695     let Inst{3-0} = offset{3-0};
2696     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2697   }
2698   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2699                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2700                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2701                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2702     bits<5> Rm;
2703     let Inst{23} = Rm{4};
2704     let Inst{22} = 0;
2705     let Inst{11-8} = 0;
2706     let Inst{3-0} = Rm{3-0};
2707     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2708   }
2709 }
2710
2711
2712 defm STRHT : AI3strT<0b1011, "strht">;
2713
2714
2715 //===----------------------------------------------------------------------===//
2716 //  Load / store multiple Instructions.
2717 //
2718
2719 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2720                          InstrItinClass itin, InstrItinClass itin_upd> {
2721   // IA is the default, so no need for an explicit suffix on the
2722   // mnemonic here. Without it is the canonical spelling.
2723   def IA :
2724     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2725          IndexModeNone, f, itin,
2726          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2727     let Inst{24-23} = 0b01;       // Increment After
2728     let Inst{22}    = P_bit;
2729     let Inst{21}    = 0;          // No writeback
2730     let Inst{20}    = L_bit;
2731   }
2732   def IA_UPD :
2733     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2734          IndexModeUpd, f, itin_upd,
2735          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2736     let Inst{24-23} = 0b01;       // Increment After
2737     let Inst{22}    = P_bit;
2738     let Inst{21}    = 1;          // Writeback
2739     let Inst{20}    = L_bit;
2740
2741     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2742   }
2743   def DA :
2744     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2745          IndexModeNone, f, itin,
2746          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2747     let Inst{24-23} = 0b00;       // Decrement After
2748     let Inst{22}    = P_bit;
2749     let Inst{21}    = 0;          // No writeback
2750     let Inst{20}    = L_bit;
2751   }
2752   def DA_UPD :
2753     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2754          IndexModeUpd, f, itin_upd,
2755          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2756     let Inst{24-23} = 0b00;       // Decrement After
2757     let Inst{22}    = P_bit;
2758     let Inst{21}    = 1;          // Writeback
2759     let Inst{20}    = L_bit;
2760
2761     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2762   }
2763   def DB :
2764     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2765          IndexModeNone, f, itin,
2766          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2767     let Inst{24-23} = 0b10;       // Decrement Before
2768     let Inst{22}    = P_bit;
2769     let Inst{21}    = 0;          // No writeback
2770     let Inst{20}    = L_bit;
2771   }
2772   def DB_UPD :
2773     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2774          IndexModeUpd, f, itin_upd,
2775          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2776     let Inst{24-23} = 0b10;       // Decrement Before
2777     let Inst{22}    = P_bit;
2778     let Inst{21}    = 1;          // Writeback
2779     let Inst{20}    = L_bit;
2780
2781     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2782   }
2783   def IB :
2784     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2785          IndexModeNone, f, itin,
2786          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2787     let Inst{24-23} = 0b11;       // Increment Before
2788     let Inst{22}    = P_bit;
2789     let Inst{21}    = 0;          // No writeback
2790     let Inst{20}    = L_bit;
2791   }
2792   def IB_UPD :
2793     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2794          IndexModeUpd, f, itin_upd,
2795          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2796     let Inst{24-23} = 0b11;       // Increment Before
2797     let Inst{22}    = P_bit;
2798     let Inst{21}    = 1;          // Writeback
2799     let Inst{20}    = L_bit;
2800
2801     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2802   }
2803 }
2804
2805 let neverHasSideEffects = 1 in {
2806
2807 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2808 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2809                          IIC_iLoad_mu>;
2810
2811 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2812 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2813                          IIC_iStore_mu>;
2814
2815 } // neverHasSideEffects
2816
2817 // FIXME: remove when we have a way to marking a MI with these properties.
2818 // FIXME: Should pc be an implicit operand like PICADD, etc?
2819 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2820     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2821 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2822                                                  reglist:$regs, variable_ops),
2823                      4, IIC_iLoad_mBr, [],
2824                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2825       RegConstraint<"$Rn = $wb">;
2826
2827 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2828 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2829                                IIC_iLoad_mu>;
2830
2831 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2832 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2833                                IIC_iStore_mu>;
2834
2835
2836
2837 //===----------------------------------------------------------------------===//
2838 //  Move Instructions.
2839 //
2840
2841 let neverHasSideEffects = 1 in
2842 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2843                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2844   bits<4> Rd;
2845   bits<4> Rm;
2846
2847   let Inst{19-16} = 0b0000;
2848   let Inst{11-4} = 0b00000000;
2849   let Inst{25} = 0;
2850   let Inst{3-0} = Rm;
2851   let Inst{15-12} = Rd;
2852 }
2853
2854 // A version for the smaller set of tail call registers.
2855 let neverHasSideEffects = 1 in
2856 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2857                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2858   bits<4> Rd;
2859   bits<4> Rm;
2860
2861   let Inst{11-4} = 0b00000000;
2862   let Inst{25} = 0;
2863   let Inst{3-0} = Rm;
2864   let Inst{15-12} = Rd;
2865 }
2866
2867 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2868                 DPSoRegRegFrm, IIC_iMOVsr,
2869                 "mov", "\t$Rd, $src",
2870                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP {
2871   bits<4> Rd;
2872   bits<12> src;
2873   let Inst{15-12} = Rd;
2874   let Inst{19-16} = 0b0000;
2875   let Inst{11-8} = src{11-8};
2876   let Inst{7} = 0;
2877   let Inst{6-5} = src{6-5};
2878   let Inst{4} = 1;
2879   let Inst{3-0} = src{3-0};
2880   let Inst{25} = 0;
2881 }
2882
2883 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2884                 DPSoRegImmFrm, IIC_iMOVsr,
2885                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2886                 UnaryDP {
2887   bits<4> Rd;
2888   bits<12> src;
2889   let Inst{15-12} = Rd;
2890   let Inst{19-16} = 0b0000;
2891   let Inst{11-5} = src{11-5};
2892   let Inst{4} = 0;
2893   let Inst{3-0} = src{3-0};
2894   let Inst{25} = 0;
2895 }
2896
2897 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2898 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2899                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2900   bits<4> Rd;
2901   bits<12> imm;
2902   let Inst{25} = 1;
2903   let Inst{15-12} = Rd;
2904   let Inst{19-16} = 0b0000;
2905   let Inst{11-0} = imm;
2906 }
2907
2908 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2909 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2910                  DPFrm, IIC_iMOVi,
2911                  "movw", "\t$Rd, $imm",
2912                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2913                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2914   bits<4> Rd;
2915   bits<16> imm;
2916   let Inst{15-12} = Rd;
2917   let Inst{11-0}  = imm{11-0};
2918   let Inst{19-16} = imm{15-12};
2919   let Inst{20} = 0;
2920   let Inst{25} = 1;
2921   let DecoderMethod = "DecodeArmMOVTWInstruction";
2922 }
2923
2924 def : InstAlias<"mov${p} $Rd, $imm",
2925                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2926         Requires<[IsARM]>;
2927
2928 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2929                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2930
2931 let Constraints = "$src = $Rd" in {
2932 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
2933                   (ins GPR:$src, imm0_65535_expr:$imm),
2934                   DPFrm, IIC_iMOVi,
2935                   "movt", "\t$Rd, $imm",
2936                   [(set GPRnopc:$Rd,
2937                         (or (and GPR:$src, 0xffff),
2938                             lo16AllZero:$imm))]>, UnaryDP,
2939                   Requires<[IsARM, HasV6T2]> {
2940   bits<4> Rd;
2941   bits<16> imm;
2942   let Inst{15-12} = Rd;
2943   let Inst{11-0}  = imm{11-0};
2944   let Inst{19-16} = imm{15-12};
2945   let Inst{20} = 0;
2946   let Inst{25} = 1;
2947   let DecoderMethod = "DecodeArmMOVTWInstruction";
2948 }
2949
2950 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2951                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2952
2953 } // Constraints
2954
2955 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2956       Requires<[IsARM, HasV6T2]>;
2957
2958 let Uses = [CPSR] in
2959 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2960                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2961                     Requires<[IsARM]>;
2962
2963 // These aren't really mov instructions, but we have to define them this way
2964 // due to flag operands.
2965
2966 let Defs = [CPSR] in {
2967 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2968                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2969                       Requires<[IsARM]>;
2970 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2971                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2972                       Requires<[IsARM]>;
2973 }
2974
2975 //===----------------------------------------------------------------------===//
2976 //  Extend Instructions.
2977 //
2978
2979 // Sign extenders
2980
2981 def SXTB  : AI_ext_rrot<0b01101010,
2982                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2983 def SXTH  : AI_ext_rrot<0b01101011,
2984                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2985
2986 def SXTAB : AI_exta_rrot<0b01101010,
2987                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2988 def SXTAH : AI_exta_rrot<0b01101011,
2989                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2990
2991 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2992
2993 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2994
2995 // Zero extenders
2996
2997 let AddedComplexity = 16 in {
2998 def UXTB   : AI_ext_rrot<0b01101110,
2999                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3000 def UXTH   : AI_ext_rrot<0b01101111,
3001                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3002 def UXTB16 : AI_ext_rrot<0b01101100,
3003                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3004
3005 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3006 //        The transformation should probably be done as a combiner action
3007 //        instead so we can include a check for masking back in the upper
3008 //        eight bits of the source into the lower eight bits of the result.
3009 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3010 //               (UXTB16r_rot GPR:$Src, 3)>;
3011 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3012                (UXTB16 GPR:$Src, 1)>;
3013
3014 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3015                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3016 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3017                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3018 }
3019
3020 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3021 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3022
3023
3024 def SBFX  : I<(outs GPRnopc:$Rd),
3025               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3026                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3027                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3028                Requires<[IsARM, HasV6T2]> {
3029   bits<4> Rd;
3030   bits<4> Rn;
3031   bits<5> lsb;
3032   bits<5> width;
3033   let Inst{27-21} = 0b0111101;
3034   let Inst{6-4}   = 0b101;
3035   let Inst{20-16} = width;
3036   let Inst{15-12} = Rd;
3037   let Inst{11-7}  = lsb;
3038   let Inst{3-0}   = Rn;
3039 }
3040
3041 def UBFX  : I<(outs GPR:$Rd),
3042               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3043                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3044                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3045                Requires<[IsARM, HasV6T2]> {
3046   bits<4> Rd;
3047   bits<4> Rn;
3048   bits<5> lsb;
3049   bits<5> width;
3050   let Inst{27-21} = 0b0111111;
3051   let Inst{6-4}   = 0b101;
3052   let Inst{20-16} = width;
3053   let Inst{15-12} = Rd;
3054   let Inst{11-7}  = lsb;
3055   let Inst{3-0}   = Rn;
3056 }
3057
3058 //===----------------------------------------------------------------------===//
3059 //  Arithmetic Instructions.
3060 //
3061
3062 defm ADD  : AsI1_bin_irs<0b0100, "add",
3063                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3064                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3065 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3066                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3067                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3068
3069 // ADD and SUB with 's' bit set.
3070 //
3071 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3072 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3073 // AdjustInstrPostInstrSelection where we determine whether or not to
3074 // set the "s" bit based on CPSR liveness.
3075 //
3076 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3077 // support for an optional CPSR definition that corresponds to the DAG
3078 // node's second value. We can then eliminate the implicit def of CPSR.
3079 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3080                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3081 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3082                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3083
3084 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3085               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3086 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3087               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3088
3089 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3090                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3091                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3092
3093 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3094 // CPSR and the implicit def of CPSR is not needed.
3095 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3096                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3097
3098 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3099                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3100
3101 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3102 // The assume-no-carry-in form uses the negation of the input since add/sub
3103 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3104 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3105 // details.
3106 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3107              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3108 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3109              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3110
3111 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3112              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3113              Requires<[IsARM, HasV6T2]>;
3114 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3115              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3116              Requires<[IsARM, HasV6T2]>;
3117
3118 // The with-carry-in form matches bitwise not instead of the negation.
3119 // Effectively, the inverse interpretation of the carry flag already accounts
3120 // for part of the negation.
3121 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3122              (SBCri   GPR:$src, so_imm_not:$imm)>;
3123 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3124              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3125
3126 // Note: These are implemented in C++ code, because they have to generate
3127 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3128 // cannot produce.
3129 // (mul X, 2^n+1) -> (add (X << n), X)
3130 // (mul X, 2^n-1) -> (rsb X, (X << n))
3131
3132 // ARM Arithmetic Instruction
3133 // GPR:$dst = GPR:$a op GPR:$b
3134 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3135           list<dag> pattern = [],
3136           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3137           string asm = "\t$Rd, $Rn, $Rm">
3138   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
3139   bits<4> Rn;
3140   bits<4> Rd;
3141   bits<4> Rm;
3142   let Inst{27-20} = op27_20;
3143   let Inst{11-4} = op11_4;
3144   let Inst{19-16} = Rn;
3145   let Inst{15-12} = Rd;
3146   let Inst{3-0}   = Rm;
3147
3148   let Unpredictable{11-8} = 0b1111;
3149 }
3150
3151 // Saturating add/subtract
3152
3153 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3154                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3155                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3156 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3157                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3158                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3159 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3160                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3161                   "\t$Rd, $Rm, $Rn">;
3162 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3163                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3164                   "\t$Rd, $Rm, $Rn">;
3165
3166 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3167 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3168 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3169 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3170 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3171 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3172 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3173 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3174 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3175 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3176 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3177 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3178
3179 // Signed/Unsigned add/subtract
3180
3181 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3182 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3183 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3184 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3185 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3186 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3187 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3188 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3189 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3190 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3191 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3192 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3193
3194 // Signed/Unsigned halving add/subtract
3195
3196 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3197 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3198 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3199 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3200 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3201 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3202 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3203 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3204 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3205 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3206 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3207 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3208
3209 // Unsigned Sum of Absolute Differences [and Accumulate].
3210
3211 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3212                 MulFrm /* for convenience */, NoItinerary, "usad8",
3213                 "\t$Rd, $Rn, $Rm", []>,
3214              Requires<[IsARM, HasV6]> {
3215   bits<4> Rd;
3216   bits<4> Rn;
3217   bits<4> Rm;
3218   let Inst{27-20} = 0b01111000;
3219   let Inst{15-12} = 0b1111;
3220   let Inst{7-4} = 0b0001;
3221   let Inst{19-16} = Rd;
3222   let Inst{11-8} = Rm;
3223   let Inst{3-0} = Rn;
3224 }
3225 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3226                 MulFrm /* for convenience */, NoItinerary, "usada8",
3227                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3228              Requires<[IsARM, HasV6]> {
3229   bits<4> Rd;
3230   bits<4> Rn;
3231   bits<4> Rm;
3232   bits<4> Ra;
3233   let Inst{27-20} = 0b01111000;
3234   let Inst{7-4} = 0b0001;
3235   let Inst{19-16} = Rd;
3236   let Inst{15-12} = Ra;
3237   let Inst{11-8} = Rm;
3238   let Inst{3-0} = Rn;
3239 }
3240
3241 // Signed/Unsigned saturate
3242
3243 def SSAT : AI<(outs GPRnopc:$Rd),
3244               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3245               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3246   bits<4> Rd;
3247   bits<5> sat_imm;
3248   bits<4> Rn;
3249   bits<8> sh;
3250   let Inst{27-21} = 0b0110101;
3251   let Inst{5-4} = 0b01;
3252   let Inst{20-16} = sat_imm;
3253   let Inst{15-12} = Rd;
3254   let Inst{11-7} = sh{4-0};
3255   let Inst{6} = sh{5};
3256   let Inst{3-0} = Rn;
3257 }
3258
3259 def SSAT16 : AI<(outs GPRnopc:$Rd),
3260                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3261                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3262   bits<4> Rd;
3263   bits<4> sat_imm;
3264   bits<4> Rn;
3265   let Inst{27-20} = 0b01101010;
3266   let Inst{11-4} = 0b11110011;
3267   let Inst{15-12} = Rd;
3268   let Inst{19-16} = sat_imm;
3269   let Inst{3-0} = Rn;
3270 }
3271
3272 def USAT : AI<(outs GPRnopc:$Rd),
3273               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3274               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3275   bits<4> Rd;
3276   bits<5> sat_imm;
3277   bits<4> Rn;
3278   bits<8> sh;
3279   let Inst{27-21} = 0b0110111;
3280   let Inst{5-4} = 0b01;
3281   let Inst{15-12} = Rd;
3282   let Inst{11-7} = sh{4-0};
3283   let Inst{6} = sh{5};
3284   let Inst{20-16} = sat_imm;
3285   let Inst{3-0} = Rn;
3286 }
3287
3288 def USAT16 : AI<(outs GPRnopc:$Rd),
3289                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3290                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3291   bits<4> Rd;
3292   bits<4> sat_imm;
3293   bits<4> Rn;
3294   let Inst{27-20} = 0b01101110;
3295   let Inst{11-4} = 0b11110011;
3296   let Inst{15-12} = Rd;
3297   let Inst{19-16} = sat_imm;
3298   let Inst{3-0} = Rn;
3299 }
3300
3301 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3302                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3303 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3304                (USAT imm:$pos, GPRnopc:$a, 0)>;
3305
3306 //===----------------------------------------------------------------------===//
3307 //  Bitwise Instructions.
3308 //
3309
3310 defm AND   : AsI1_bin_irs<0b0000, "and",
3311                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3312                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3313 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3314                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3315                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3316 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3317                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3318                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3319 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3320                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3321                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3322
3323 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3324 // like in the actual instruction encoding. The complexity of mapping the mask
3325 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3326 // instruction description.
3327 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3328                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3329                "bfc", "\t$Rd, $imm", "$src = $Rd",
3330                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3331                Requires<[IsARM, HasV6T2]> {
3332   bits<4> Rd;
3333   bits<10> imm;
3334   let Inst{27-21} = 0b0111110;
3335   let Inst{6-0}   = 0b0011111;
3336   let Inst{15-12} = Rd;
3337   let Inst{11-7}  = imm{4-0}; // lsb
3338   let Inst{20-16} = imm{9-5}; // msb
3339 }
3340
3341 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3342 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3343           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3344           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3345           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3346                            bf_inv_mask_imm:$imm))]>,
3347           Requires<[IsARM, HasV6T2]> {
3348   bits<4> Rd;
3349   bits<4> Rn;
3350   bits<10> imm;
3351   let Inst{27-21} = 0b0111110;
3352   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3353   let Inst{15-12} = Rd;
3354   let Inst{11-7}  = imm{4-0}; // lsb
3355   let Inst{20-16} = imm{9-5}; // width
3356   let Inst{3-0}   = Rn;
3357 }
3358
3359 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3360                   "mvn", "\t$Rd, $Rm",
3361                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
3362   bits<4> Rd;
3363   bits<4> Rm;
3364   let Inst{25} = 0;
3365   let Inst{19-16} = 0b0000;
3366   let Inst{11-4} = 0b00000000;
3367   let Inst{15-12} = Rd;
3368   let Inst{3-0} = Rm;
3369 }
3370 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3371                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3372                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
3373   bits<4> Rd;
3374   bits<12> shift;
3375   let Inst{25} = 0;
3376   let Inst{19-16} = 0b0000;
3377   let Inst{15-12} = Rd;
3378   let Inst{11-5} = shift{11-5};
3379   let Inst{4} = 0;
3380   let Inst{3-0} = shift{3-0};
3381 }
3382 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3383                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3384                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
3385   bits<4> Rd;
3386   bits<12> shift;
3387   let Inst{25} = 0;
3388   let Inst{19-16} = 0b0000;
3389   let Inst{15-12} = Rd;
3390   let Inst{11-8} = shift{11-8};
3391   let Inst{7} = 0;
3392   let Inst{6-5} = shift{6-5};
3393   let Inst{4} = 1;
3394   let Inst{3-0} = shift{3-0};
3395 }
3396 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3397 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3398                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3399                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
3400   bits<4> Rd;
3401   bits<12> imm;
3402   let Inst{25} = 1;
3403   let Inst{19-16} = 0b0000;
3404   let Inst{15-12} = Rd;
3405   let Inst{11-0} = imm;
3406 }
3407
3408 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3409              (BICri GPR:$src, so_imm_not:$imm)>;
3410
3411 //===----------------------------------------------------------------------===//
3412 //  Multiply Instructions.
3413 //
3414 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3415              string opc, string asm, list<dag> pattern>
3416   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3417   bits<4> Rd;
3418   bits<4> Rm;
3419   bits<4> Rn;
3420   let Inst{19-16} = Rd;
3421   let Inst{11-8}  = Rm;
3422   let Inst{3-0}   = Rn;
3423 }
3424 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3425              string opc, string asm, list<dag> pattern>
3426   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3427   bits<4> RdLo;
3428   bits<4> RdHi;
3429   bits<4> Rm;
3430   bits<4> Rn;
3431   let Inst{19-16} = RdHi;
3432   let Inst{15-12} = RdLo;
3433   let Inst{11-8}  = Rm;
3434   let Inst{3-0}   = Rn;
3435 }
3436 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3437              string opc, string asm, list<dag> pattern>
3438   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3439   bits<4> RdLo;
3440   bits<4> RdHi;
3441   bits<4> Rm;
3442   bits<4> Rn;
3443   let Inst{19-16} = RdHi;
3444   let Inst{15-12} = RdLo;
3445   let Inst{11-8}  = Rm;
3446   let Inst{3-0}   = Rn;
3447 }
3448
3449 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3450 //        property. Remove them when it's possible to add those properties
3451 //        on an individual MachineInstr, not just an instruction description.
3452 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3453 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3454                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3455                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3456                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3457                   Requires<[IsARM, HasV6]> {
3458   let Inst{15-12} = 0b0000;
3459   let Unpredictable{15-12} = 0b1111;
3460 }
3461
3462 let Constraints = "@earlyclobber $Rd" in
3463 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3464                                                     pred:$p, cc_out:$s),
3465                            4, IIC_iMUL32,
3466                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3467                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3468                Requires<[IsARM, NoV6, UseMulOps]>;
3469 }
3470
3471 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3472                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3473                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3474                    Requires<[IsARM, HasV6, UseMulOps]> {
3475   bits<4> Ra;
3476   let Inst{15-12} = Ra;
3477 }
3478
3479 let Constraints = "@earlyclobber $Rd" in
3480 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3481                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3482                            4, IIC_iMAC32,
3483                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3484                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3485                         Requires<[IsARM, NoV6]>;
3486
3487 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3488                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3489                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3490                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3491   bits<4> Rd;
3492   bits<4> Rm;
3493   bits<4> Rn;
3494   bits<4> Ra;
3495   let Inst{19-16} = Rd;
3496   let Inst{15-12} = Ra;
3497   let Inst{11-8}  = Rm;
3498   let Inst{3-0}   = Rn;
3499 }
3500
3501 // Extra precision multiplies with low / high results
3502 let neverHasSideEffects = 1 in {
3503 let isCommutable = 1 in {
3504 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3505                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3506                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3507                     Requires<[IsARM, HasV6]>;
3508
3509 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3510                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3511                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3512                     Requires<[IsARM, HasV6]>;
3513
3514 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3515 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3516                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3517                             4, IIC_iMUL64, [],
3518           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3519                            Requires<[IsARM, NoV6]>;
3520
3521 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3522                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3523                             4, IIC_iMUL64, [],
3524           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3525                            Requires<[IsARM, NoV6]>;
3526 }
3527 }
3528
3529 // Multiply + accumulate
3530 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3531                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3532                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3533          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3534 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3535                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3536                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3537          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3538
3539 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3540                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3541                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3542                     Requires<[IsARM, HasV6]> {
3543   bits<4> RdLo;
3544   bits<4> RdHi;
3545   bits<4> Rm;
3546   bits<4> Rn;
3547   let Inst{19-16} = RdHi;
3548   let Inst{15-12} = RdLo;
3549   let Inst{11-8}  = Rm;
3550   let Inst{3-0}   = Rn;
3551 }
3552
3553 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3554 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3555                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3556                               4, IIC_iMAC64, [],
3557              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3558                            pred:$p, cc_out:$s)>,
3559                            Requires<[IsARM, NoV6]>;
3560 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3561                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3562                               4, IIC_iMAC64, [],
3563              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3564                            pred:$p, cc_out:$s)>,
3565                            Requires<[IsARM, NoV6]>;
3566 }
3567
3568 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3569 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3570                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3571                               4, IIC_iMAC64, [],
3572           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3573                            Requires<[IsARM, NoV6]>;
3574 }
3575
3576 } // neverHasSideEffects
3577
3578 // Most significant word multiply
3579 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3580                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3581                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3582             Requires<[IsARM, HasV6]> {
3583   let Inst{15-12} = 0b1111;
3584 }
3585
3586 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3587                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3588             Requires<[IsARM, HasV6]> {
3589   let Inst{15-12} = 0b1111;
3590 }
3591
3592 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3593                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3594                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3595                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3596             Requires<[IsARM, HasV6, UseMulOps]>;
3597
3598 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3599                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3600                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3601             Requires<[IsARM, HasV6]>;
3602
3603 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3604                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3605                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3606             Requires<[IsARM, HasV6, UseMulOps]>;
3607
3608 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3609                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3610                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3611             Requires<[IsARM, HasV6]>;
3612
3613 multiclass AI_smul<string opc, PatFrag opnode> {
3614   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3615               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3616               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3617                                       (sext_inreg GPR:$Rm, i16)))]>,
3618            Requires<[IsARM, HasV5TE]>;
3619
3620   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3621               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3622               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3623                                       (sra GPR:$Rm, (i32 16))))]>,
3624            Requires<[IsARM, HasV5TE]>;
3625
3626   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3627               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3628               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3629                                       (sext_inreg GPR:$Rm, i16)))]>,
3630            Requires<[IsARM, HasV5TE]>;
3631
3632   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3633               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3634               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3635                                       (sra GPR:$Rm, (i32 16))))]>,
3636             Requires<[IsARM, HasV5TE]>;
3637
3638   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3639               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3640               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3641                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3642            Requires<[IsARM, HasV5TE]>;
3643
3644   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3645               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3646               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3647                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3648             Requires<[IsARM, HasV5TE]>;
3649 }
3650
3651
3652 multiclass AI_smla<string opc, PatFrag opnode> {
3653   let DecoderMethod = "DecodeSMLAInstruction" in {
3654   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3655               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3656               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3657               [(set GPRnopc:$Rd, (add GPR:$Ra,
3658                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3659                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3660            Requires<[IsARM, HasV5TE, UseMulOps]>;
3661
3662   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3663               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3664               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3665               [(set GPRnopc:$Rd,
3666                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3667                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3668            Requires<[IsARM, HasV5TE, UseMulOps]>;
3669
3670   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3671               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3672               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3673               [(set GPRnopc:$Rd,
3674                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3675                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3676            Requires<[IsARM, HasV5TE, UseMulOps]>;
3677
3678   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3679               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3680               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3681              [(set GPRnopc:$Rd,
3682                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3683                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3684             Requires<[IsARM, HasV5TE, UseMulOps]>;
3685
3686   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3687               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3688               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3689               [(set GPRnopc:$Rd,
3690                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3691                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3692            Requires<[IsARM, HasV5TE, UseMulOps]>;
3693
3694   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3695               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3696               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3697               [(set GPRnopc:$Rd,
3698                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3699                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3700             Requires<[IsARM, HasV5TE, UseMulOps]>;
3701   }
3702 }
3703
3704 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3705 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3706
3707 // Halfword multiply accumulate long: SMLAL<x><y>.
3708 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3709                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3710                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3711               Requires<[IsARM, HasV5TE]>;
3712
3713 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3714                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3715                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3716               Requires<[IsARM, HasV5TE]>;
3717
3718 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3719                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3720                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3721               Requires<[IsARM, HasV5TE]>;
3722
3723 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3724                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3725                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3726               Requires<[IsARM, HasV5TE]>;
3727
3728 // Helper class for AI_smld.
3729 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3730                     InstrItinClass itin, string opc, string asm>
3731   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3732   bits<4> Rn;
3733   bits<4> Rm;
3734   let Inst{27-23} = 0b01110;
3735   let Inst{22}    = long;
3736   let Inst{21-20} = 0b00;
3737   let Inst{11-8}  = Rm;
3738   let Inst{7}     = 0;
3739   let Inst{6}     = sub;
3740   let Inst{5}     = swap;
3741   let Inst{4}     = 1;
3742   let Inst{3-0}   = Rn;
3743 }
3744 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3745                 InstrItinClass itin, string opc, string asm>
3746   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3747   bits<4> Rd;
3748   let Inst{15-12} = 0b1111;
3749   let Inst{19-16} = Rd;
3750 }
3751 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3752                 InstrItinClass itin, string opc, string asm>
3753   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3754   bits<4> Ra;
3755   bits<4> Rd;
3756   let Inst{19-16} = Rd;
3757   let Inst{15-12} = Ra;
3758 }
3759 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3760                   InstrItinClass itin, string opc, string asm>
3761   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3762   bits<4> RdLo;
3763   bits<4> RdHi;
3764   let Inst{19-16} = RdHi;
3765   let Inst{15-12} = RdLo;
3766 }
3767
3768 multiclass AI_smld<bit sub, string opc> {
3769
3770   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3771                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3772                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3773
3774   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3775                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3776                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3777
3778   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3779                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3780                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3781
3782   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3783                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3784                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3785
3786 }
3787
3788 defm SMLA : AI_smld<0, "smla">;
3789 defm SMLS : AI_smld<1, "smls">;
3790
3791 multiclass AI_sdml<bit sub, string opc> {
3792
3793   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3794                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3795   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3796                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3797 }
3798
3799 defm SMUA : AI_sdml<0, "smua">;
3800 defm SMUS : AI_sdml<1, "smus">;
3801
3802 //===----------------------------------------------------------------------===//
3803 //  Division Instructions (ARMv7-A with virtualization extension)
3804 //
3805 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3806                    "sdiv", "\t$Rd, $Rn, $Rm",
3807                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3808            Requires<[IsARM, HasDivideInARM]>;
3809
3810 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3811                    "udiv", "\t$Rd, $Rn, $Rm",
3812                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3813            Requires<[IsARM, HasDivideInARM]>;
3814
3815 //===----------------------------------------------------------------------===//
3816 //  Misc. Arithmetic Instructions.
3817 //
3818
3819 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3820               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3821               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3822
3823 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3824               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3825               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3826            Requires<[IsARM, HasV6T2]>;
3827
3828 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3829               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3830               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3831
3832 let AddedComplexity = 5 in
3833 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3834                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3835                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3836                Requires<[IsARM, HasV6]>;
3837
3838 let AddedComplexity = 5 in
3839 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3840                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3841                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3842                Requires<[IsARM, HasV6]>;
3843
3844 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3845                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3846                (REVSH GPR:$Rm)>;
3847
3848 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3849                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3850                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3851                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3852                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3853                                            0xFFFF0000)))]>,
3854                Requires<[IsARM, HasV6]>;
3855
3856 // Alternate cases for PKHBT where identities eliminate some nodes.
3857 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3858                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3859 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3860                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3861
3862 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3863 // will match the pattern below.
3864 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3865                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3866                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3867                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3868                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3869                                            0xFFFF)))]>,
3870                Requires<[IsARM, HasV6]>;
3871
3872 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3873 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3874 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3875                    (srl GPRnopc:$src2, imm16_31:$sh)),
3876                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
3877 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3878                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
3879                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
3880
3881 //===----------------------------------------------------------------------===//
3882 //  Comparison Instructions...
3883 //
3884
3885 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3886                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3887                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3888
3889 // ARMcmpZ can re-use the above instruction definitions.
3890 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3891              (CMPri   GPR:$src, so_imm:$imm)>;
3892 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3893              (CMPrr   GPR:$src, GPR:$rhs)>;
3894 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3895              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3896 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3897              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3898
3899 // CMN register-integer
3900 let isCompare = 1, Defs = [CPSR] in {
3901 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
3902                 "cmn", "\t$Rn, $imm",
3903                 [(ARMcmn GPR:$Rn, so_imm:$imm)]> {
3904   bits<4> Rn;
3905   bits<12> imm;
3906   let Inst{25} = 1;
3907   let Inst{20} = 1;
3908   let Inst{19-16} = Rn;
3909   let Inst{15-12} = 0b0000;
3910   let Inst{11-0} = imm;
3911
3912   let Unpredictable{15-12} = 0b1111;
3913 }
3914
3915 // CMN register-register/shift
3916 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
3917                  "cmn", "\t$Rn, $Rm",
3918                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3919                    GPR:$Rn, GPR:$Rm)]> {
3920   bits<4> Rn;
3921   bits<4> Rm;
3922   let isCommutable = 1;
3923   let Inst{25} = 0;
3924   let Inst{20} = 1;
3925   let Inst{19-16} = Rn;
3926   let Inst{15-12} = 0b0000;
3927   let Inst{11-4} = 0b00000000;
3928   let Inst{3-0} = Rm;
3929
3930   let Unpredictable{15-12} = 0b1111;
3931 }
3932
3933 def CMNzrsi : AI1<0b1011, (outs),
3934                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
3935                   "cmn", "\t$Rn, $shift",
3936                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3937                     GPR:$Rn, so_reg_imm:$shift)]> {
3938   bits<4> Rn;
3939   bits<12> shift;
3940   let Inst{25} = 0;
3941   let Inst{20} = 1;
3942   let Inst{19-16} = Rn;
3943   let Inst{15-12} = 0b0000;
3944   let Inst{11-5} = shift{11-5};
3945   let Inst{4} = 0;
3946   let Inst{3-0} = shift{3-0};
3947
3948   let Unpredictable{15-12} = 0b1111;
3949 }
3950
3951 def CMNzrsr : AI1<0b1011, (outs),
3952                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
3953                   "cmn", "\t$Rn, $shift",
3954                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3955                     GPRnopc:$Rn, so_reg_reg:$shift)]> {
3956   bits<4> Rn;
3957   bits<12> shift;
3958   let Inst{25} = 0;
3959   let Inst{20} = 1;
3960   let Inst{19-16} = Rn;
3961   let Inst{15-12} = 0b0000;
3962   let Inst{11-8} = shift{11-8};
3963   let Inst{7} = 0;
3964   let Inst{6-5} = shift{6-5};
3965   let Inst{4} = 1;
3966   let Inst{3-0} = shift{3-0};
3967
3968   let Unpredictable{15-12} = 0b1111;
3969 }
3970
3971 }
3972
3973 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
3974              (CMNri   GPR:$src, so_imm_neg:$imm)>;
3975
3976 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3977              (CMNri   GPR:$src, so_imm_neg:$imm)>;
3978
3979 // Note that TST/TEQ don't set all the same flags that CMP does!
3980 defm TST  : AI1_cmp_irs<0b1000, "tst",
3981                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3982                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3983 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3984                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3985                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3986
3987 // Pseudo i64 compares for some floating point compares.
3988 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3989     Defs = [CPSR] in {
3990 def BCCi64 : PseudoInst<(outs),
3991     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3992      IIC_Br,
3993     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3994
3995 def BCCZi64 : PseudoInst<(outs),
3996      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3997     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3998 } // usesCustomInserter
3999
4000
4001 // Conditional moves
4002 // FIXME: should be able to write a pattern for ARMcmov, but can't use
4003 // a two-value operand where a dag node expects two operands. :(
4004 let neverHasSideEffects = 1 in {
4005
4006 let isCommutable = 1, isSelect = 1 in
4007 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
4008                            4, IIC_iCMOVr,
4009   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
4010       RegConstraint<"$false = $Rd">;
4011
4012 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4013                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
4014                            4, IIC_iCMOVsr,
4015   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
4016                             imm:$cc, CCR:$ccr))*/]>,
4017       RegConstraint<"$false = $Rd">;
4018 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4019                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
4020                            4, IIC_iCMOVsr,
4021   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4022                             imm:$cc, CCR:$ccr))*/]>,
4023       RegConstraint<"$false = $Rd">;
4024
4025
4026 let isMoveImm = 1 in
4027 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
4028                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
4029                              4, IIC_iMOVi,
4030                              []>,
4031       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4032
4033 let isMoveImm = 1 in
4034 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4035                            (ins GPR:$false, so_imm:$imm, pred:$p),
4036                            4, IIC_iCMOVi,
4037    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
4038       RegConstraint<"$false = $Rd">;
4039
4040 // Two instruction predicate mov immediate.
4041 let isMoveImm = 1 in
4042 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
4043                                 (ins GPR:$false, i32imm:$src, pred:$p),
4044                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
4045
4046 let isMoveImm = 1 in
4047 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4048                            (ins GPR:$false, so_imm:$imm, pred:$p),
4049                            4, IIC_iCMOVi,
4050  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
4051                 RegConstraint<"$false = $Rd">;
4052
4053 } // neverHasSideEffects
4054
4055
4056 //===----------------------------------------------------------------------===//
4057 // Atomic operations intrinsics
4058 //
4059
4060 def MemBarrierOptOperand : AsmOperandClass {
4061   let Name = "MemBarrierOpt";
4062   let ParserMethod = "parseMemBarrierOptOperand";
4063 }
4064 def memb_opt : Operand<i32> {
4065   let PrintMethod = "printMemBOption";
4066   let ParserMatchClass = MemBarrierOptOperand;
4067   let DecoderMethod = "DecodeMemBarrierOption";
4068 }
4069
4070 // memory barriers protect the atomic sequences
4071 let hasSideEffects = 1 in {
4072 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4073                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4074                 Requires<[IsARM, HasDB]> {
4075   bits<4> opt;
4076   let Inst{31-4} = 0xf57ff05;
4077   let Inst{3-0} = opt;
4078 }
4079 }
4080
4081 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4082                 "dsb", "\t$opt", []>,
4083                 Requires<[IsARM, HasDB]> {
4084   bits<4> opt;
4085   let Inst{31-4} = 0xf57ff04;
4086   let Inst{3-0} = opt;
4087 }
4088
4089 // ISB has only full system option
4090 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4091                 "isb", "\t$opt", []>,
4092                 Requires<[IsARM, HasDB]> {
4093   bits<4> opt;
4094   let Inst{31-4} = 0xf57ff06;
4095   let Inst{3-0} = opt;
4096 }
4097
4098 // Pseudo instruction that combines movs + predicated rsbmi
4099 // to implement integer ABS
4100 let usesCustomInserter = 1, Defs = [CPSR] in
4101 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4102
4103 let usesCustomInserter = 1 in {
4104   let Defs = [CPSR] in {
4105     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4106       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4107       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4108     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4109       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4110       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4111     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4112       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4113       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4114     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4115       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4116       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4117     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4118       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4119       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4120     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4121       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4122       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4123     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4124       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4125       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4126     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4127       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4128       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4129     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4130       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4131       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4132     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4133       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4134       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4135     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4136       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4137       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4138     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4139       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4140       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4141     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4142       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4143       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4144     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4145       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4146       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4147     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4148       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4149       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4150     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4151       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4152       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4153     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4154       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4155       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4156     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4157       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4158       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4159     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4160       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4161       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4162     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4163       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4164       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4165     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4166       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4167       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4168     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4169       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4170       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4171     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4172       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4173       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4174     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4175       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4176       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4177     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4178       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4179       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4180     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4181       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4182       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4183     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4184       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4185       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4186     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4187       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4188       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4189     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4190       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4191       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4192     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4193       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4194       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4195
4196     def ATOMIC_SWAP_I8 : PseudoInst<
4197       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4198       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4199     def ATOMIC_SWAP_I16 : PseudoInst<
4200       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4201       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4202     def ATOMIC_SWAP_I32 : PseudoInst<
4203       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4204       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4205
4206     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4207       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4208       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4209     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4210       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4211       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4212     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4213       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4214       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4215 }
4216 }
4217
4218 let usesCustomInserter = 1 in {
4219     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4220       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4221       NoItinerary,
4222       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4223 }
4224
4225 let mayLoad = 1 in {
4226 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4227                      NoItinerary,
4228                     "ldrexb", "\t$Rt, $addr", []>;
4229 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4230                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
4231 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4232                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
4233 let hasExtraDefRegAllocReq = 1 in
4234 def LDREXD: AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4235                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4236   let DecoderMethod = "DecodeDoubleRegLoad";
4237 }
4238 }
4239
4240 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4241 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4242                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
4243 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4244                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
4245 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4246                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
4247 let hasExtraSrcRegAllocReq = 1 in
4248 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4249                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4250                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4251   let DecoderMethod = "DecodeDoubleRegStore";
4252 }
4253 }
4254
4255
4256 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex", []>,
4257             Requires<[IsARM, HasV7]>  {
4258   let Inst{31-0} = 0b11110101011111111111000000011111;
4259 }
4260
4261 // SWP/SWPB are deprecated in V6/V7.
4262 let mayLoad = 1, mayStore = 1 in {
4263 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4264                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>;
4265 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4266                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>;
4267 }
4268
4269 //===----------------------------------------------------------------------===//
4270 // Coprocessor Instructions.
4271 //
4272
4273 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4274             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4275             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4276             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4277                           imm:$CRm, imm:$opc2)]> {
4278   bits<4> opc1;
4279   bits<4> CRn;
4280   bits<4> CRd;
4281   bits<4> cop;
4282   bits<3> opc2;
4283   bits<4> CRm;
4284
4285   let Inst{3-0}   = CRm;
4286   let Inst{4}     = 0;
4287   let Inst{7-5}   = opc2;
4288   let Inst{11-8}  = cop;
4289   let Inst{15-12} = CRd;
4290   let Inst{19-16} = CRn;
4291   let Inst{23-20} = opc1;
4292 }
4293
4294 def CDP2 : ABXI<0b1110, (outs), (ins pf_imm:$cop, imm0_15:$opc1,
4295                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4296                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4297                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4298                               imm:$CRm, imm:$opc2)]> {
4299   let Inst{31-28} = 0b1111;
4300   bits<4> opc1;
4301   bits<4> CRn;
4302   bits<4> CRd;
4303   bits<4> cop;
4304   bits<3> opc2;
4305   bits<4> CRm;
4306
4307   let Inst{3-0}   = CRm;
4308   let Inst{4}     = 0;
4309   let Inst{7-5}   = opc2;
4310   let Inst{11-8}  = cop;
4311   let Inst{15-12} = CRd;
4312   let Inst{19-16} = CRn;
4313   let Inst{23-20} = opc1;
4314 }
4315
4316 class ACI<dag oops, dag iops, string opc, string asm,
4317           IndexMode im = IndexModeNone>
4318   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4319       opc, asm, "", []> {
4320   let Inst{27-25} = 0b110;
4321 }
4322 class ACInoP<dag oops, dag iops, string opc, string asm,
4323           IndexMode im = IndexModeNone>
4324   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4325          opc, asm, "", []> {
4326   let Inst{31-28} = 0b1111;
4327   let Inst{27-25} = 0b110;
4328 }
4329 multiclass LdStCop<bit load, bit Dbit, string asm> {
4330   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4331                     asm, "\t$cop, $CRd, $addr"> {
4332     bits<13> addr;
4333     bits<4> cop;
4334     bits<4> CRd;
4335     let Inst{24} = 1; // P = 1
4336     let Inst{23} = addr{8};
4337     let Inst{22} = Dbit;
4338     let Inst{21} = 0; // W = 0
4339     let Inst{20} = load;
4340     let Inst{19-16} = addr{12-9};
4341     let Inst{15-12} = CRd;
4342     let Inst{11-8} = cop;
4343     let Inst{7-0} = addr{7-0};
4344     let DecoderMethod = "DecodeCopMemInstruction";
4345   }
4346   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4347                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4348     bits<13> addr;
4349     bits<4> cop;
4350     bits<4> CRd;
4351     let Inst{24} = 1; // P = 1
4352     let Inst{23} = addr{8};
4353     let Inst{22} = Dbit;
4354     let Inst{21} = 1; // W = 1
4355     let Inst{20} = load;
4356     let Inst{19-16} = addr{12-9};
4357     let Inst{15-12} = CRd;
4358     let Inst{11-8} = cop;
4359     let Inst{7-0} = addr{7-0};
4360     let DecoderMethod = "DecodeCopMemInstruction";
4361   }
4362   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4363                               postidx_imm8s4:$offset),
4364                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4365     bits<9> offset;
4366     bits<4> addr;
4367     bits<4> cop;
4368     bits<4> CRd;
4369     let Inst{24} = 0; // P = 0
4370     let Inst{23} = offset{8};
4371     let Inst{22} = Dbit;
4372     let Inst{21} = 1; // W = 1
4373     let Inst{20} = load;
4374     let Inst{19-16} = addr;
4375     let Inst{15-12} = CRd;
4376     let Inst{11-8} = cop;
4377     let Inst{7-0} = offset{7-0};
4378     let DecoderMethod = "DecodeCopMemInstruction";
4379   }
4380   def _OPTION : ACI<(outs),
4381                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4382                          coproc_option_imm:$option),
4383       asm, "\t$cop, $CRd, $addr, $option"> {
4384     bits<8> option;
4385     bits<4> addr;
4386     bits<4> cop;
4387     bits<4> CRd;
4388     let Inst{24} = 0; // P = 0
4389     let Inst{23} = 1; // U = 1
4390     let Inst{22} = Dbit;
4391     let Inst{21} = 0; // W = 0
4392     let Inst{20} = load;
4393     let Inst{19-16} = addr;
4394     let Inst{15-12} = CRd;
4395     let Inst{11-8} = cop;
4396     let Inst{7-0} = option;
4397     let DecoderMethod = "DecodeCopMemInstruction";
4398   }
4399 }
4400 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4401   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4402                        asm, "\t$cop, $CRd, $addr"> {
4403     bits<13> addr;
4404     bits<4> cop;
4405     bits<4> CRd;
4406     let Inst{24} = 1; // P = 1
4407     let Inst{23} = addr{8};
4408     let Inst{22} = Dbit;
4409     let Inst{21} = 0; // W = 0
4410     let Inst{20} = load;
4411     let Inst{19-16} = addr{12-9};
4412     let Inst{15-12} = CRd;
4413     let Inst{11-8} = cop;
4414     let Inst{7-0} = addr{7-0};
4415     let DecoderMethod = "DecodeCopMemInstruction";
4416   }
4417   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4418                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4419     bits<13> addr;
4420     bits<4> cop;
4421     bits<4> CRd;
4422     let Inst{24} = 1; // P = 1
4423     let Inst{23} = addr{8};
4424     let Inst{22} = Dbit;
4425     let Inst{21} = 1; // W = 1
4426     let Inst{20} = load;
4427     let Inst{19-16} = addr{12-9};
4428     let Inst{15-12} = CRd;
4429     let Inst{11-8} = cop;
4430     let Inst{7-0} = addr{7-0};
4431     let DecoderMethod = "DecodeCopMemInstruction";
4432   }
4433   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4434                                  postidx_imm8s4:$offset),
4435                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4436     bits<9> offset;
4437     bits<4> addr;
4438     bits<4> cop;
4439     bits<4> CRd;
4440     let Inst{24} = 0; // P = 0
4441     let Inst{23} = offset{8};
4442     let Inst{22} = Dbit;
4443     let Inst{21} = 1; // W = 1
4444     let Inst{20} = load;
4445     let Inst{19-16} = addr;
4446     let Inst{15-12} = CRd;
4447     let Inst{11-8} = cop;
4448     let Inst{7-0} = offset{7-0};
4449     let DecoderMethod = "DecodeCopMemInstruction";
4450   }
4451   def _OPTION : ACInoP<(outs),
4452                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4453                             coproc_option_imm:$option),
4454       asm, "\t$cop, $CRd, $addr, $option"> {
4455     bits<8> option;
4456     bits<4> addr;
4457     bits<4> cop;
4458     bits<4> CRd;
4459     let Inst{24} = 0; // P = 0
4460     let Inst{23} = 1; // U = 1
4461     let Inst{22} = Dbit;
4462     let Inst{21} = 0; // W = 0
4463     let Inst{20} = load;
4464     let Inst{19-16} = addr;
4465     let Inst{15-12} = CRd;
4466     let Inst{11-8} = cop;
4467     let Inst{7-0} = option;
4468     let DecoderMethod = "DecodeCopMemInstruction";
4469   }
4470 }
4471
4472 defm LDC   : LdStCop <1, 0, "ldc">;
4473 defm LDCL  : LdStCop <1, 1, "ldcl">;
4474 defm STC   : LdStCop <0, 0, "stc">;
4475 defm STCL  : LdStCop <0, 1, "stcl">;
4476 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4477 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4478 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4479 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4480
4481 //===----------------------------------------------------------------------===//
4482 // Move between coprocessor and ARM core register.
4483 //
4484
4485 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4486                 list<dag> pattern>
4487   : ABI<0b1110, oops, iops, NoItinerary, opc,
4488         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4489   let Inst{20} = direction;
4490   let Inst{4} = 1;
4491
4492   bits<4> Rt;
4493   bits<4> cop;
4494   bits<3> opc1;
4495   bits<3> opc2;
4496   bits<4> CRm;
4497   bits<4> CRn;
4498
4499   let Inst{15-12} = Rt;
4500   let Inst{11-8}  = cop;
4501   let Inst{23-21} = opc1;
4502   let Inst{7-5}   = opc2;
4503   let Inst{3-0}   = CRm;
4504   let Inst{19-16} = CRn;
4505 }
4506
4507 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4508                     (outs),
4509                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4510                          c_imm:$CRm, imm0_7:$opc2),
4511                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4512                                   imm:$CRm, imm:$opc2)]>;
4513 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4514                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4515                         c_imm:$CRm, 0, pred:$p)>;
4516 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4517                     (outs GPR:$Rt),
4518                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4519                          imm0_7:$opc2), []>;
4520 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4521                    (MRC GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4522                         c_imm:$CRm, 0, pred:$p)>;
4523
4524 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4525              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4526
4527 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4528                  list<dag> pattern>
4529   : ABXI<0b1110, oops, iops, NoItinerary,
4530          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4531   let Inst{31-28} = 0b1111;
4532   let Inst{20} = direction;
4533   let Inst{4} = 1;
4534
4535   bits<4> Rt;
4536   bits<4> cop;
4537   bits<3> opc1;
4538   bits<3> opc2;
4539   bits<4> CRm;
4540   bits<4> CRn;
4541
4542   let Inst{15-12} = Rt;
4543   let Inst{11-8}  = cop;
4544   let Inst{23-21} = opc1;
4545   let Inst{7-5}   = opc2;
4546   let Inst{3-0}   = CRm;
4547   let Inst{19-16} = CRn;
4548 }
4549
4550 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4551                       (outs),
4552                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4553                            c_imm:$CRm, imm0_7:$opc2),
4554                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4555                                      imm:$CRm, imm:$opc2)]>;
4556 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4557                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4558                          c_imm:$CRm, 0)>;
4559 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4560                       (outs GPR:$Rt),
4561                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4562                            imm0_7:$opc2), []>;
4563 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4564                    (MRC2 GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4565                          c_imm:$CRm, 0)>;
4566
4567 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4568                               imm:$CRm, imm:$opc2),
4569                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4570
4571 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4572   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4573         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4574         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4575   let Inst{23-21} = 0b010;
4576   let Inst{20} = direction;
4577
4578   bits<4> Rt;
4579   bits<4> Rt2;
4580   bits<4> cop;
4581   bits<4> opc1;
4582   bits<4> CRm;
4583
4584   let Inst{15-12} = Rt;
4585   let Inst{19-16} = Rt2;
4586   let Inst{11-8}  = cop;
4587   let Inst{7-4}   = opc1;
4588   let Inst{3-0}   = CRm;
4589 }
4590
4591 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4592                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4593                                      GPRnopc:$Rt2, imm:$CRm)]>;
4594 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4595
4596 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4597   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4598          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4599          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4600   let Inst{31-28} = 0b1111;
4601   let Inst{23-21} = 0b010;
4602   let Inst{20} = direction;
4603
4604   bits<4> Rt;
4605   bits<4> Rt2;
4606   bits<4> cop;
4607   bits<4> opc1;
4608   bits<4> CRm;
4609
4610   let Inst{15-12} = Rt;
4611   let Inst{19-16} = Rt2;
4612   let Inst{11-8}  = cop;
4613   let Inst{7-4}   = opc1;
4614   let Inst{3-0}   = CRm;
4615
4616   let DecoderMethod = "DecodeMRRC2";
4617 }
4618
4619 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4620                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4621                                         GPRnopc:$Rt2, imm:$CRm)]>;
4622 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4623
4624 //===----------------------------------------------------------------------===//
4625 // Move between special register and ARM core register
4626 //
4627
4628 // Move to ARM core register from Special Register
4629 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4630               "mrs", "\t$Rd, apsr", []> {
4631   bits<4> Rd;
4632   let Inst{23-16} = 0b00001111;
4633   let Unpredictable{19-17} = 0b111;
4634
4635   let Inst{15-12} = Rd;
4636
4637   let Inst{11-0} = 0b000000000000;
4638   let Unpredictable{11-0} = 0b110100001111;
4639 }
4640
4641 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4642          Requires<[IsARM]>;
4643
4644 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4645 // section B9.3.9, with the R bit set to 1.
4646 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4647                  "mrs", "\t$Rd, spsr", []> {
4648   bits<4> Rd;
4649   let Inst{23-16} = 0b01001111;
4650   let Unpredictable{19-16} = 0b1111;
4651
4652   let Inst{15-12} = Rd;
4653
4654   let Inst{11-0} = 0b000000000000;
4655   let Unpredictable{11-0} = 0b110100001111;
4656 }
4657
4658 // Move from ARM core register to Special Register
4659 //
4660 // No need to have both system and application versions, the encodings are the
4661 // same and the assembly parser has no way to distinguish between them. The mask
4662 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4663 // the mask with the fields to be accessed in the special register.
4664 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4665               "msr", "\t$mask, $Rn", []> {
4666   bits<5> mask;
4667   bits<4> Rn;
4668
4669   let Inst{23} = 0;
4670   let Inst{22} = mask{4}; // R bit
4671   let Inst{21-20} = 0b10;
4672   let Inst{19-16} = mask{3-0};
4673   let Inst{15-12} = 0b1111;
4674   let Inst{11-4} = 0b00000000;
4675   let Inst{3-0} = Rn;
4676 }
4677
4678 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4679                "msr", "\t$mask, $a", []> {
4680   bits<5> mask;
4681   bits<12> a;
4682
4683   let Inst{23} = 0;
4684   let Inst{22} = mask{4}; // R bit
4685   let Inst{21-20} = 0b10;
4686   let Inst{19-16} = mask{3-0};
4687   let Inst{15-12} = 0b1111;
4688   let Inst{11-0} = a;
4689 }
4690
4691 //===----------------------------------------------------------------------===//
4692 // TLS Instructions
4693 //
4694
4695 // __aeabi_read_tp preserves the registers r1-r3.
4696 // This is a pseudo inst so that we can get the encoding right,
4697 // complete with fixup for the aeabi_read_tp function.
4698 let isCall = 1,
4699   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4700   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4701                [(set R0, ARMthread_pointer)]>;
4702 }
4703
4704 //===----------------------------------------------------------------------===//
4705 // SJLJ Exception handling intrinsics
4706 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4707 //   address and save #0 in R0 for the non-longjmp case.
4708 //   Since by its nature we may be coming from some other function to get
4709 //   here, and we're using the stack frame for the containing function to
4710 //   save/restore registers, we can't keep anything live in regs across
4711 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4712 //   when we get here from a longjmp(). We force everything out of registers
4713 //   except for our own input by listing the relevant registers in Defs. By
4714 //   doing so, we also cause the prologue/epilogue code to actively preserve
4715 //   all of the callee-saved resgisters, which is exactly what we want.
4716 //   A constant value is passed in $val, and we use the location as a scratch.
4717 //
4718 // These are pseudo-instructions and are lowered to individual MC-insts, so
4719 // no encoding information is necessary.
4720 let Defs =
4721   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4722     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4723   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4724   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4725                                NoItinerary,
4726                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4727                            Requires<[IsARM, HasVFP2]>;
4728 }
4729
4730 let Defs =
4731   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4732   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4733   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4734                                    NoItinerary,
4735                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4736                                 Requires<[IsARM, NoVFP]>;
4737 }
4738
4739 // FIXME: Non-IOS version(s)
4740 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4741     Defs = [ R7, LR, SP ] in {
4742 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4743                              NoItinerary,
4744                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4745                                 Requires<[IsARM, IsIOS]>;
4746 }
4747
4748 // eh.sjlj.dispatchsetup pseudo-instruction.
4749 // This pseudo is used for both ARM and Thumb. Any differences are handled when
4750 // the pseudo is expanded (which happens before any passes that need the
4751 // instruction size).
4752 let isBarrier = 1 in
4753 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4754
4755
4756 //===----------------------------------------------------------------------===//
4757 // Non-Instruction Patterns
4758 //
4759
4760 // ARMv4 indirect branch using (MOVr PC, dst)
4761 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4762   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4763                     4, IIC_Br, [(brind GPR:$dst)],
4764                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4765                   Requires<[IsARM, NoV4T]>;
4766
4767 // Large immediate handling.
4768
4769 // 32-bit immediate using two piece so_imms or movw + movt.
4770 // This is a single pseudo instruction, the benefit is that it can be remat'd
4771 // as a single unit instead of having to handle reg inputs.
4772 // FIXME: Remove this when we can do generalized remat.
4773 let isReMaterializable = 1, isMoveImm = 1 in
4774 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4775                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4776                            Requires<[IsARM]>;
4777
4778 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4779 // It also makes it possible to rematerialize the instructions.
4780 // FIXME: Remove this when we can do generalized remat and when machine licm
4781 // can properly the instructions.
4782 let isReMaterializable = 1 in {
4783 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4784                               IIC_iMOVix2addpc,
4785                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4786                         Requires<[IsARM, UseMovt]>;
4787
4788 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4789                              IIC_iMOVix2,
4790                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4791                         Requires<[IsARM, UseMovt]>;
4792
4793 let AddedComplexity = 10 in
4794 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4795                                 IIC_iMOVix2ld,
4796                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4797                     Requires<[IsARM, UseMovt]>;
4798 } // isReMaterializable
4799
4800 // ConstantPool, GlobalAddress, and JumpTable
4801 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4802             Requires<[IsARM, DontUseMovt]>;
4803 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4804 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4805             Requires<[IsARM, UseMovt]>;
4806 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4807              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4808
4809 // TODO: add,sub,and, 3-instr forms?
4810
4811 // Tail calls. These patterns also apply to Thumb mode.
4812 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
4813 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4814 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4815
4816 // Direct calls
4817 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
4818 def : ARMPat<(ARMcall_nolink texternalsym:$func),
4819              (BMOVPCB_CALL texternalsym:$func)>;
4820
4821 // zextload i1 -> zextload i8
4822 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4823 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4824
4825 // extload -> zextload
4826 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4827 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4828 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4829 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4830
4831 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4832
4833 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4834 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4835
4836 // smul* and smla*
4837 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4838                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4839                  (SMULBB GPR:$a, GPR:$b)>;
4840 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4841                  (SMULBB GPR:$a, GPR:$b)>;
4842 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4843                       (sra GPR:$b, (i32 16))),
4844                  (SMULBT GPR:$a, GPR:$b)>;
4845 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4846                  (SMULBT GPR:$a, GPR:$b)>;
4847 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4848                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4849                  (SMULTB GPR:$a, GPR:$b)>;
4850 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4851                 (SMULTB GPR:$a, GPR:$b)>;
4852 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4853                       (i32 16)),
4854                  (SMULWB GPR:$a, GPR:$b)>;
4855 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4856                  (SMULWB GPR:$a, GPR:$b)>;
4857
4858 def : ARMV5MOPat<(add GPR:$acc,
4859                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4860                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4861                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4862 def : ARMV5MOPat<(add GPR:$acc,
4863                       (mul sext_16_node:$a, sext_16_node:$b)),
4864                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4865 def : ARMV5MOPat<(add GPR:$acc,
4866                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4867                            (sra GPR:$b, (i32 16)))),
4868                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4869 def : ARMV5MOPat<(add GPR:$acc,
4870                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4871                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4872 def : ARMV5MOPat<(add GPR:$acc,
4873                       (mul (sra GPR:$a, (i32 16)),
4874                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4875                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4876 def : ARMV5MOPat<(add GPR:$acc,
4877                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4878                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4879 def : ARMV5MOPat<(add GPR:$acc,
4880                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4881                            (i32 16))),
4882                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4883 def : ARMV5MOPat<(add GPR:$acc,
4884                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4885                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4886
4887
4888 // Pre-v7 uses MCR for synchronization barriers.
4889 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4890          Requires<[IsARM, HasV6]>;
4891
4892 // SXT/UXT with no rotate
4893 let AddedComplexity = 16 in {
4894 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4895 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4896 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4897 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4898                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4899 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4900                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4901 }
4902
4903 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4904 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4905
4906 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
4907                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
4908 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
4909                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
4910
4911 // Atomic load/store patterns
4912 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
4913              (LDRBrs ldst_so_reg:$src)>;
4914 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
4915              (LDRBi12 addrmode_imm12:$src)>;
4916 def : ARMPat<(atomic_load_16 addrmode3:$src),
4917              (LDRH addrmode3:$src)>;
4918 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
4919              (LDRrs ldst_so_reg:$src)>;
4920 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
4921              (LDRi12 addrmode_imm12:$src)>;
4922 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
4923              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
4924 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
4925              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
4926 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
4927              (STRH GPR:$val, addrmode3:$ptr)>;
4928 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
4929              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
4930 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
4931              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
4932
4933
4934 //===----------------------------------------------------------------------===//
4935 // Thumb Support
4936 //
4937
4938 include "ARMInstrThumb.td"
4939
4940 //===----------------------------------------------------------------------===//
4941 // Thumb2 Support
4942 //
4943
4944 include "ARMInstrThumb2.td"
4945
4946 //===----------------------------------------------------------------------===//
4947 // Floating Point Support
4948 //
4949
4950 include "ARMInstrVFP.td"
4951
4952 //===----------------------------------------------------------------------===//
4953 // Advanced SIMD (NEON) Support
4954 //
4955
4956 include "ARMInstrNEON.td"
4957
4958 //===----------------------------------------------------------------------===//
4959 // Assembler aliases
4960 //
4961
4962 // Memory barriers
4963 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4964 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4965 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4966
4967 // System instructions
4968 def : MnemonicAlias<"swi", "svc">;
4969
4970 // Load / Store Multiple
4971 def : MnemonicAlias<"ldmfd", "ldm">;
4972 def : MnemonicAlias<"ldmia", "ldm">;
4973 def : MnemonicAlias<"ldmea", "ldmdb">;
4974 def : MnemonicAlias<"stmfd", "stmdb">;
4975 def : MnemonicAlias<"stmia", "stm">;
4976 def : MnemonicAlias<"stmea", "stm">;
4977
4978 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4979 // shift amount is zero (i.e., unspecified).
4980 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4981                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
4982         Requires<[IsARM, HasV6]>;
4983 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4984                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
4985         Requires<[IsARM, HasV6]>;
4986
4987 // PUSH/POP aliases for STM/LDM
4988 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4989 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4990
4991 // SSAT/USAT optional shift operand.
4992 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4993                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
4994 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4995                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
4996
4997
4998 // Extend instruction optional rotate operand.
4999 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5000                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5001 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5002                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5003 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5004                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5005 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5006                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5007 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5008                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5009 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5010                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5011
5012 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5013                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5014 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5015                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5016 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5017                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5018 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5019                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5020 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5021                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5022 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5023                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5024
5025
5026 // RFE aliases
5027 def : MnemonicAlias<"rfefa", "rfeda">;
5028 def : MnemonicAlias<"rfeea", "rfedb">;
5029 def : MnemonicAlias<"rfefd", "rfeia">;
5030 def : MnemonicAlias<"rfeed", "rfeib">;
5031 def : MnemonicAlias<"rfe", "rfeia">;
5032
5033 // SRS aliases
5034 def : MnemonicAlias<"srsfa", "srsda">;
5035 def : MnemonicAlias<"srsea", "srsdb">;
5036 def : MnemonicAlias<"srsfd", "srsia">;
5037 def : MnemonicAlias<"srsed", "srsib">;
5038 def : MnemonicAlias<"srs", "srsia">;
5039
5040 // QSAX == QSUBADDX
5041 def : MnemonicAlias<"qsubaddx", "qsax">;
5042 // SASX == SADDSUBX
5043 def : MnemonicAlias<"saddsubx", "sasx">;
5044 // SHASX == SHADDSUBX
5045 def : MnemonicAlias<"shaddsubx", "shasx">;
5046 // SHSAX == SHSUBADDX
5047 def : MnemonicAlias<"shsubaddx", "shsax">;
5048 // SSAX == SSUBADDX
5049 def : MnemonicAlias<"ssubaddx", "ssax">;
5050 // UASX == UADDSUBX
5051 def : MnemonicAlias<"uaddsubx", "uasx">;
5052 // UHASX == UHADDSUBX
5053 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5054 // UHSAX == UHSUBADDX
5055 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5056 // UQASX == UQADDSUBX
5057 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5058 // UQSAX == UQSUBADDX
5059 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5060 // USAX == USUBADDX
5061 def : MnemonicAlias<"usubaddx", "usax">;
5062
5063 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5064 // for isel.
5065 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5066                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5067 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5068                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5069 // Same for AND <--> BIC
5070 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5071                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5072                           pred:$p, cc_out:$s)>;
5073 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5074                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5075                           pred:$p, cc_out:$s)>;
5076 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5077                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5078                           pred:$p, cc_out:$s)>;
5079 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5080                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5081                           pred:$p, cc_out:$s)>;
5082
5083 // Likewise, "add Rd, so_imm_neg" -> sub
5084 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5085                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5086 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5087                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5088 // Same for CMP <--> CMN via so_imm_neg
5089 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5090                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5091 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5092                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5093
5094 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5095 // LSR, ROR, and RRX instructions.
5096 // FIXME: We need C++ parser hooks to map the alias to the MOV
5097 //        encoding. It seems we should be able to do that sort of thing
5098 //        in tblgen, but it could get ugly.
5099 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5100 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5101                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5102                              cc_out:$s)>;
5103 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5104                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5105                              cc_out:$s)>;
5106 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5107                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5108                              cc_out:$s)>;
5109 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5110                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5111                              cc_out:$s)>;
5112 }
5113 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5114                         (ins GPRnopc:$Rd, GPRnopc:$Rm, pred:$p, cc_out:$s)>;
5115 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5116 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5117                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5118                              cc_out:$s)>;
5119 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5120                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5121                              cc_out:$s)>;
5122 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5123                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5124                              cc_out:$s)>;
5125 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5126                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5127                              cc_out:$s)>;
5128 }
5129
5130 // "neg" is and alias for "rsb rd, rn, #0"
5131 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5132                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5133
5134 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5135 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5136          Requires<[IsARM, NoV6]>;
5137
5138 // UMULL/SMULL are available on all arches, but the instruction definitions
5139 // need difference constraints pre-v6. Use these aliases for the assembly
5140 // parsing on pre-v6.
5141 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5142             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5143          Requires<[IsARM, NoV6]>;
5144 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5145             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5146          Requires<[IsARM, NoV6]>;
5147
5148 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5149 // is discarded.
5150 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;