lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  42
  43 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  44                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  45
  46 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  47 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
  48
  49 // Node definitions.
  50 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  51 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  52
  53 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  54                               [SDNPHasChain, SDNPOutFlag]>;
  55 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  56                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  57
  58 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  59                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  60 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  61                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  62 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  63                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  64
  65 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  66                               [SDNPHasChain, SDNPOptInFlag]>;
  67
  68 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  69                               [SDNPInFlag]>;
  70 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  71                               [SDNPInFlag]>;
  72
  73 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  74                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  75
  76 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
  77                               [SDNPHasChain]>;
  78 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
  79                               [SDNPHasChain]>;
  80
  81 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
  82                               [SDNPOutFlag]>;
  83
  84 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
  85                               [SDNPOutFlag,SDNPCommutative]>;
  86
  87 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
  88
  89 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  90 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  91 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
  92
  93 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
  94 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP", SDT_ARMEH_SJLJ_Setjmp>;
  95
  96 //===----------------------------------------------------------------------===//
  97 // ARM Instruction Predicate Definitions.
  98 //
  99 def HasV5T    : Predicate<"Subtarget->hasV5TOps()">;
 100 def HasV5TE   : Predicate<"Subtarget->hasV5TEOps()">;
 101 def HasV6     : Predicate<"Subtarget->hasV6Ops()">;
 102 def HasV6T2   : Predicate<"Subtarget->hasV6T2Ops()">;
 103 def NoV6T2    : Predicate<"!Subtarget->hasV6T2Ops()">;
 104 def HasV7     : Predicate<"Subtarget->hasV7Ops()">;
 105 def HasVFP2   : Predicate<"Subtarget->hasVFP2()">;
 106 def HasVFP3   : Predicate<"Subtarget->hasVFP3()">;
 107 def HasNEON   : Predicate<"Subtarget->hasNEON()">;
 108 def UseNEONForFP : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 109 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 110 def IsThumb   : Predicate<"Subtarget->isThumb()">;
 111 def IsThumb1Only : Predicate<"Subtarget->isThumb1Only()">;
 112 def IsThumb2  : Predicate<"Subtarget->isThumb2()">;
 113 def IsARM     : Predicate<"!Subtarget->isThumb()">;
 114 def IsDarwin    : Predicate<"Subtarget->isTargetDarwin()">;
 115 def IsNotDarwin : Predicate<"!Subtarget->isTargetDarwin()">;
 116 def CarryDefIsUnused : Predicate<"!N.getNode()->hasAnyUseOfValue(1)">;
 117 def CarryDefIsUsed   : Predicate<"N.getNode()->hasAnyUseOfValue(1)">;
 118
 119 //===----------------------------------------------------------------------===//
 120 // ARM Flag Definitions.
 121
 122 class RegConstraint<string C> {
 123   string Constraints = C;
 124 }
 125
 126 //===----------------------------------------------------------------------===//
 127 //  ARM specific transformation functions and pattern fragments.
 128 //
 129
 130 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 131 // so_imm_neg def below.
 132 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 133   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 134 }]>;
 135
 136 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 137 // so_imm_not def below.
 138 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 139   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 140 }]>;
 141
 142 // rot_imm predicate - True if the 32-bit immediate is equal to 8, 16, or 24.
 143 def rot_imm : PatLeaf<(i32 imm), [{
 144   int32_t v = (int32_t)N->getZExtValue();
 145   return v == 8 || v == 16 || v == 24;
 146 }]>;
 147
 148 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 149 def imm1_15 : PatLeaf<(i32 imm), [{
 150   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 151 }]>;
 152
 153 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 154 def imm16_31 : PatLeaf<(i32 imm), [{
 155   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 156 }]>;
 157
 158 def so_imm_neg :
 159   PatLeaf<(imm), [{
 160     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 161   }], so_imm_neg_XFORM>;
 162
 163 def so_imm_not :
 164   PatLeaf<(imm), [{
 165     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 166   }], so_imm_not_XFORM>;
 167
 168 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 169 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 170   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 171 }]>;
 172
 173 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 174 /// e.g., 0xf000ffff
 175 def bf_inv_mask_imm : Operand<i32>,
 176                       PatLeaf<(imm), [{
 177   uint32_t v = (uint32_t)N->getZExtValue();
 178   if (v == 0xffffffff)
 179     return 0;
 180   // there can be 1's on either or both "outsides", all the "inside"
 181   // bits must be 0's
 182   unsigned int lsb = 0, msb = 31;
 183   while (v & (1 << msb)) --msb;
 184   while (v & (1 << lsb)) ++lsb;
 185   for (unsigned int i = lsb; i <= msb; ++i) {
 186     if (v & (1 << i))
 187       return 0;
 188   }
 189   return 1;
 190 }] > {
 191   let PrintMethod = "printBitfieldInvMaskImmOperand";
 192 }
 193
 194 /// Split a 32-bit immediate into two 16 bit parts.
 195 def lo16 : SDNodeXForm<imm, [{
 196   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() & 0xffff,
 197                                    MVT::i32);
 198 }]>;
 199
 200 def hi16 : SDNodeXForm<imm, [{
 201   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 202 }]>;
 203
 204 def lo16AllZero : PatLeaf<(i32 imm), [{
 205   // Returns true if all low 16-bits are 0.
 206   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 207   }], hi16>;
 208
 209 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 210 /// [0.65535].
 211 def imm0_65535 : PatLeaf<(i32 imm), [{
 212   return (uint32_t)N->getZExtValue() < 65536;
 213 }]>;
 214
 215 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 216 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 217
 218 //===----------------------------------------------------------------------===//
 219 // Operand Definitions.
 220 //
 221
 222 // Branch target.
 223 def brtarget : Operand<OtherVT>;
 224
 225 // A list of registers separated by comma. Used by load/store multiple.
 226 def reglist : Operand<i32> {
 227   let PrintMethod = "printRegisterList";
 228 }
 229
 230 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 231 def cpinst_operand : Operand<i32> {
 232   let PrintMethod = "printCPInstOperand";
 233 }
 234
 235 def jtblock_operand : Operand<i32> {
 236   let PrintMethod = "printJTBlockOperand";
 237 }
 238 def jt2block_operand : Operand<i32> {
 239   let PrintMethod = "printJT2BlockOperand";
 240 }
 241
 242 // Local PC labels.
 243 def pclabel : Operand<i32> {
 244   let PrintMethod = "printPCLabel";
 245 }
 246
 247 // shifter_operand operands: so_reg and so_imm.
 248 def so_reg : Operand<i32>,    // reg reg imm
 249             ComplexPattern<i32, 3, "SelectShifterOperandReg",
 250                             [shl,srl,sra,rotr]> {
 251   let PrintMethod = "printSORegOperand";
 252   let MIOperandInfo = (ops GPR, GPR, i32imm);
 253 }
 254
 255 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 256 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 257 // represented in the imm field in the same 12-bit form that they are encoded
 258 // into so_imm instructions: the 8-bit immediate is the least significant bits
 259 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 260 def so_imm : Operand<i32>,
 261              PatLeaf<(imm), [{
 262       return ARM_AM::getSOImmVal(N->getZExtValue()) != -1;
 263     }]> {
 264   let PrintMethod = "printSOImmOperand";
 265 }
 266
 267 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 268 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 269 // get the first/second pieces.
 270 def so_imm2part : Operand<i32>,
 271                   PatLeaf<(imm), [{
 272       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 273     }]> {
 274   let PrintMethod = "printSOImm2PartOperand";
 275 }
 276
 277 def so_imm2part_1 : SDNodeXForm<imm, [{
 278   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 279   return CurDAG->getTargetConstant(V, MVT::i32);
 280 }]>;
 281
 282 def so_imm2part_2 : SDNodeXForm<imm, [{
 283   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 284   return CurDAG->getTargetConstant(V, MVT::i32);
 285 }]>;
 286
 287
 288 // Define ARM specific addressing modes.
 289
 290 // addrmode2 := reg +/- reg shop imm
 291 // addrmode2 := reg +/- imm12
 292 //
 293 def addrmode2 : Operand<i32>,
 294                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 295   let PrintMethod = "printAddrMode2Operand";
 296   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 297 }
 298
 299 def am2offset : Operand<i32>,
 300                 ComplexPattern<i32, 2, "SelectAddrMode2Offset", []> {
 301   let PrintMethod = "printAddrMode2OffsetOperand";
 302   let MIOperandInfo = (ops GPR, i32imm);
 303 }
 304
 305 // addrmode3 := reg +/- reg
 306 // addrmode3 := reg +/- imm8
 307 //
 308 def addrmode3 : Operand<i32>,
 309                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 310   let PrintMethod = "printAddrMode3Operand";
 311   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 312 }
 313
 314 def am3offset : Operand<i32>,
 315                 ComplexPattern<i32, 2, "SelectAddrMode3Offset", []> {
 316   let PrintMethod = "printAddrMode3OffsetOperand";
 317   let MIOperandInfo = (ops GPR, i32imm);
 318 }
 319
 320 // addrmode4 := reg, <mode|W>
 321 //
 322 def addrmode4 : Operand<i32>,
 323                 ComplexPattern<i32, 2, "SelectAddrMode4", []> {
 324   let PrintMethod = "printAddrMode4Operand";
 325   let MIOperandInfo = (ops GPR, i32imm);
 326 }
 327
 328 // addrmode5 := reg +/- imm8*4
 329 //
 330 def addrmode5 : Operand<i32>,
 331                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 332   let PrintMethod = "printAddrMode5Operand";
 333   let MIOperandInfo = (ops GPR, i32imm);
 334 }
 335
 336 // addrmode6 := reg with optional writeback
 337 //
 338 def addrmode6 : Operand<i32>,
 339                 ComplexPattern<i32, 3, "SelectAddrMode6", []> {
 340   let PrintMethod = "printAddrMode6Operand";
 341   let MIOperandInfo = (ops GPR:$addr, GPR:$upd, i32imm);
 342 }
 343
 344 // addrmodepc := pc + reg
 345 //
 346 def addrmodepc : Operand<i32>,
 347                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 348   let PrintMethod = "printAddrModePCOperand";
 349   let MIOperandInfo = (ops GPR, i32imm);
 350 }
 351
 352 def nohash_imm : Operand<i32> {
 353   let PrintMethod = "printNoHashImmediate";
 354 }
 355
 356 //===----------------------------------------------------------------------===//
 357
 358 include "ARMInstrFormats.td"
 359
 360 //===----------------------------------------------------------------------===//
 361 // Multiclass helpers...
 362 //
 363
 364 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 365 /// binop that produces a value.
 366 multiclass AsI1_bin_irs<bits<4> opcod, string opc, PatFrag opnode,
 367                         bit Commutable = 0> {
 368   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 369                IIC_iALUi, opc, " $dst, $a, $b",
 370                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 371     let Inst{25} = 1;
 372   }
 373   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 374                IIC_iALUr, opc, " $dst, $a, $b",
 375                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 376     let Inst{25} = 0;
 377     let isCommutable = Commutable;
 378   }
 379   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 380                IIC_iALUsr, opc, " $dst, $a, $b",
 381                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 382     let Inst{25} = 0;
 383   }
 384 }
 385
 386 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 387 /// instruction modifies the CSPR register.
 388 let Defs = [CPSR] in {
 389 multiclass AI1_bin_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 390                          bit Commutable = 0> {
 391   def ri : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 392                IIC_iALUi, opc, "s $dst, $a, $b",
 393                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 394     let Inst{25} = 1;
 395   }
 396   def rr : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 397                IIC_iALUr, opc, "s $dst, $a, $b",
 398                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 399     let isCommutable = Commutable;
 400         let Inst{25} = 0;
 401   }
 402   def rs : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 403                IIC_iALUsr, opc, "s $dst, $a, $b",
 404                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 405     let Inst{25} = 0;
 406   }
 407 }
 408 }
 409
 410 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 411 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 412 /// a explicit result, only implicitly set CPSR.
 413 let Defs = [CPSR] in {
 414 multiclass AI1_cmp_irs<bits<4> opcod, string opc, PatFrag opnode,
 415                        bit Commutable = 0> {
 416   def ri : AI1<opcod, (outs), (ins GPR:$a, so_imm:$b), DPFrm, IIC_iCMPi,
 417                opc, " $a, $b",
 418                [(opnode GPR:$a, so_imm:$b)]> {
 419     let Inst{25} = 1;
 420   }
 421   def rr : AI1<opcod, (outs), (ins GPR:$a, GPR:$b), DPFrm, IIC_iCMPr,
 422                opc, " $a, $b",
 423                [(opnode GPR:$a, GPR:$b)]> {
 424     let Inst{25} = 0;
 425     let isCommutable = Commutable;
 426   }
 427   def rs : AI1<opcod, (outs), (ins GPR:$a, so_reg:$b), DPSoRegFrm, IIC_iCMPsr,
 428                opc, " $a, $b",
 429                [(opnode GPR:$a, so_reg:$b)]> {
 430     let Inst{25} = 0;
 431   }
 432 }
 433 }
 434
 435 /// AI_unary_rrot - A unary operation with two forms: one whose operand is a
 436 /// register and one whose operand is a register rotated by 8/16/24.
 437 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 438 multiclass AI_unary_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 439   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src),
 440                  IIC_iUNAr, opc, " $dst, $src",
 441                  [(set GPR:$dst, (opnode GPR:$src))]>,
 442               Requires<[IsARM, HasV6]> {
 443                 let Inst{19-16} = 0b1111;
 444               }
 445   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src, i32imm:$rot),
 446                  IIC_iUNAsi, opc, " $dst, $src, ror $rot",
 447                  [(set GPR:$dst, (opnode (rotr GPR:$src, rot_imm:$rot)))]>,
 448               Requires<[IsARM, HasV6]> {
 449                 let Inst{19-16} = 0b1111;
 450               }
 451 }
 452
 453 /// AI_bin_rrot - A binary operation with two forms: one whose operand is a
 454 /// register and one whose operand is a register rotated by 8/16/24.
 455 multiclass AI_bin_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 456   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 457                   IIC_iALUr, opc, " $dst, $LHS, $RHS",
 458                   [(set GPR:$dst, (opnode GPR:$LHS, GPR:$RHS))]>,
 459                   Requires<[IsARM, HasV6]>;
 460   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS, i32imm:$rot),
 461                   IIC_iALUsi, opc, " $dst, $LHS, $RHS, ror $rot",
 462                   [(set GPR:$dst, (opnode GPR:$LHS,
 463                                           (rotr GPR:$RHS, rot_imm:$rot)))]>,
 464                   Requires<[IsARM, HasV6]>;
 465 }
 466
 467 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 468 let Uses = [CPSR] in {
 469 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 470                              bit Commutable = 0> {
 471   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 472                 DPFrm, IIC_iALUi, opc, " $dst, $a, $b",
 473                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 474                Requires<[IsARM, CarryDefIsUnused]> {
 475     let Inst{25} = 1;
 476   }
 477   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 478                 DPFrm, IIC_iALUr, opc, " $dst, $a, $b",
 479                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 480                Requires<[IsARM, CarryDefIsUnused]> {
 481     let isCommutable = Commutable;
 482     let Inst{25} = 0;
 483   }
 484   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 485                 DPSoRegFrm, IIC_iALUsr, opc, " $dst, $a, $b",
 486                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 487                Requires<[IsARM, CarryDefIsUnused]> {
 488     let Inst{25} = 0;
 489   }
 490   // Carry setting variants
 491   def Sri : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 492                 DPFrm, IIC_iALUi, !strconcat(opc, "s $dst, $a, $b"),
 493                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 494                Requires<[IsARM, CarryDefIsUsed]> {
 495     let Defs = [CPSR];
 496     let Inst{25} = 1;
 497   }
 498   def Srr : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 499                 DPFrm, IIC_iALUr, !strconcat(opc, "s $dst, $a, $b"),
 500                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 501                Requires<[IsARM, CarryDefIsUsed]> {
 502     let Defs = [CPSR];
 503     let Inst{25} = 0;
 504   }
 505   def Srs : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 506                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "s $dst, $a, $b"),
 507                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 508                Requires<[IsARM, CarryDefIsUsed]> {
 509     let Defs = [CPSR];
 510     let Inst{25} = 0;
 511   }
 512 }
 513 }
 514
 515 //===----------------------------------------------------------------------===//
 516 // Instructions
 517 //===----------------------------------------------------------------------===//
 518
 519 //===----------------------------------------------------------------------===//
 520 //  Miscellaneous Instructions.
 521 //
 522
 523 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 524 /// the function.  The first operand is the ID# for this instruction, the second
 525 /// is the index into the MachineConstantPool that this is, the third is the
 526 /// size in bytes of this constant pool entry.
 527 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 528 def CONSTPOOL_ENTRY :
 529 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 530                     i32imm:$size), NoItinerary,
 531            "${instid:label} ${cpidx:cpentry}", []>;
 532
 533 let Defs = [SP], Uses = [SP] in {
 534 def ADJCALLSTACKUP :
 535 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 536            "@ ADJCALLSTACKUP $amt1",
 537            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 538
 539 def ADJCALLSTACKDOWN :
 540 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 541            "@ ADJCALLSTACKDOWN $amt",
 542            [(ARMcallseq_start timm:$amt)]>;
 543 }
 544
 545 def DWARF_LOC :
 546 PseudoInst<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file), NoItinerary,
 547            ".loc $file, $line, $col",
 548            [(dwarf_loc (i32 imm:$line), (i32 imm:$col), (i32 imm:$file))]>;
 549
 550
 551 // Address computation and loads and stores in PIC mode.
 552 let isNotDuplicable = 1 in {
 553 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
 554                   Pseudo, IIC_iALUr, "\n$cp:\n\tadd$p $dst, pc, $a",
 555                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
 556
 557 let AddedComplexity = 10 in {
 558 let canFoldAsLoad = 1 in
 559 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 560                   Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr$p $dst, $addr",
 561                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
 562
 563 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 564                  Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}h $dst, $addr",
 565                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
 566
 567 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 568                  Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}b $dst, $addr",
 569                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
 570
 571 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 572                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}sh $dst, $addr",
 573                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
 574
 575 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 576                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}sb $dst, $addr",
 577                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
 578 }
 579 let AddedComplexity = 10 in {
 580 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 581                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr$p $src, $addr",
 582                [(store GPR:$src, addrmodepc:$addr)]>;
 583
 584 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 585                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr${p}h $src, $addr",
 586                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
 587
 588 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 589                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr${p}b $src, $addr",
 590                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
 591 }
 592 } // isNotDuplicable = 1
 593
 594
 595 // LEApcrel - Load a pc-relative address into a register without offending the
 596 // assembler.
 597 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
 598                     Pseudo, IIC_iALUi,
 599             !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, ($label-(",
 600                                   "${:private}PCRELL${:uid}+8))\n"),
 601                        !strconcat("${:private}PCRELL${:uid}:\n\t",
 602                                   "add$p $dst, pc, #${:private}PCRELV${:uid}")),
 603                    []>;
 604
 605 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
 606                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
 607           Pseudo, IIC_iALUi,
 608    !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, "
 609                          "(${label}_${id}-(",
 610                                   "${:private}PCRELL${:uid}+8))\n"),
 611                        !strconcat("${:private}PCRELL${:uid}:\n\t",
 612                                   "add$p $dst, pc, #${:private}PCRELV${:uid}")),
 613                    []> {
 614     let Inst{25} = 1;
 615 }
 616
 617 //===----------------------------------------------------------------------===//
 618 //  Control Flow Instructions.
 619 //
 620
 621 let isReturn = 1, isTerminator = 1, isBarrier = 1 in
 622   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
 623                   "bx", " lr", [(ARMretflag)]> {
 624   let Inst{7-4}   = 0b0001;
 625   let Inst{19-8}  = 0b111111111111;
 626   let Inst{27-20} = 0b00010010;
 627 }
 628
 629 // FIXME: remove when we have a way to marking a MI with these properties.
 630 // FIXME: Should pc be an implicit operand like PICADD, etc?
 631 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1 in
 632   def LDM_RET : AXI4ld<(outs),
 633                     (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
 634                     LdStMulFrm, IIC_Br, "ldm${p}${addr:submode} $addr, $wb",
 635                     []>;
 636
 637 // On non-Darwin platforms R9 is callee-saved.
 638 let isCall = 1,
 639   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 640           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 641           D16, D17, D18, D19, D20, D21, D22, D23,
 642           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 643   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 644                 IIC_Br, "bl ${func:call}",
 645                 [(ARMcall tglobaladdr:$func)]>,
 646             Requires<[IsARM, IsNotDarwin]>;
 647
 648   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 649                    IIC_Br, "bl", " ${func:call}",
 650                    [(ARMcall_pred tglobaladdr:$func)]>,
 651                 Requires<[IsARM, IsNotDarwin]>;
 652
 653   // ARMv5T and above
 654   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 655                 IIC_Br, "blx $func",
 656                 [(ARMcall GPR:$func)]>,
 657             Requires<[IsARM, HasV5T, IsNotDarwin]> {
 658     let Inst{7-4}   = 0b0011;
 659     let Inst{19-8}  = 0b111111111111;
 660     let Inst{27-20} = 0b00010010;
 661   }
 662
 663   // ARMv4T
 664   def BX : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 665                   IIC_Br, "mov lr, pc\n\tbx $func",
 666                   [(ARMcall_nolink GPR:$func)]>,
 667            Requires<[IsARM, IsNotDarwin]> {
 668     let Inst{7-4}   = 0b0001;
 669     let Inst{19-8}  = 0b111111111111;
 670     let Inst{27-20} = 0b00010010;
 671   }
 672 }
 673
 674 // On Darwin R9 is call-clobbered.
 675 let isCall = 1,
 676   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 677           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 678           D16, D17, D18, D19, D20, D21, D22, D23,
 679           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 680   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 681                 IIC_Br, "bl ${func:call}",
 682                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]>;
 683
 684   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 685                    IIC_Br, "bl", " ${func:call}",
 686                    [(ARMcall_pred tglobaladdr:$func)]>,
 687                   Requires<[IsARM, IsDarwin]>;
 688
 689   // ARMv5T and above
 690   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 691                 IIC_Br, "blx $func",
 692                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
 693     let Inst{7-4}   = 0b0011;
 694     let Inst{19-8}  = 0b111111111111;
 695     let Inst{27-20} = 0b00010010;
 696   }
 697
 698   // ARMv4T
 699   def BXr9 : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 700                   IIC_Br, "mov lr, pc\n\tbx $func",
 701                   [(ARMcall_nolink GPR:$func)]>, Requires<[IsARM, IsDarwin]> {
 702     let Inst{7-4}   = 0b0001;
 703     let Inst{19-8}  = 0b111111111111;
 704     let Inst{27-20} = 0b00010010;
 705   }
 706 }
 707
 708 let isBranch = 1, isTerminator = 1 in {
 709   // B is "predicable" since it can be xformed into a Bcc.
 710   let isBarrier = 1 in {
 711     let isPredicable = 1 in
 712     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
 713                 "b $target", [(br bb:$target)]>;
 714
 715   let isNotDuplicable = 1, isIndirectBranch = 1 in {
 716   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
 717                     IIC_Br, "mov pc, $target \n$jt",
 718                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
 719     let Inst{20}    = 0; // S Bit
 720     let Inst{24-21} = 0b1101;
 721     let Inst{27-25} = 0b000;
 722   }
 723   def BR_JTm : JTI<(outs),
 724                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
 725                    IIC_Br, "ldr pc, $target \n$jt",
 726                    [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
 727                      imm:$id)]> {
 728     let Inst{20}    = 1; // L bit
 729     let Inst{21}    = 0; // W bit
 730     let Inst{22}    = 0; // B bit
 731     let Inst{24}    = 1; // P bit
 732     let Inst{27-25} = 0b011;
 733   }
 734   def BR_JTadd : JTI<(outs),
 735                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
 736                     IIC_Br, "add pc, $target, $idx \n$jt",
 737                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
 738                       imm:$id)]> {
 739     let Inst{20}    = 0; // S bit
 740     let Inst{24-21} = 0b0100;
 741     let Inst{27-25} = 0b000;
 742   }
 743   } // isNotDuplicable = 1, isIndirectBranch = 1
 744   } // isBarrier = 1
 745
 746   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 747   // a two-value operand where a dag node expects two operands. :(
 748   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
 749                IIC_Br, "b", " $target",
 750                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
 751 }
 752
 753 //===----------------------------------------------------------------------===//
 754 //  Load / store Instructions.
 755 //
 756
 757 // Load
 758 let canFoldAsLoad = 1 in
 759 def LDR  : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
 760                "ldr", " $dst, $addr",
 761                [(set GPR:$dst, (load addrmode2:$addr))]>;
 762
 763 // Special LDR for loads from non-pc-relative constpools.
 764 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1 in
 765 def LDRcp : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
 766                  "ldr", " $dst, $addr", []>;
 767
 768 // Loads with zero extension
 769 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 770                   IIC_iLoadr, "ldr", "h $dst, $addr",
 771                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
 772
 773 def LDRB  : AI2ldb<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
 774                   IIC_iLoadr, "ldr", "b $dst, $addr",
 775                   [(set GPR:$dst, (zextloadi8 addrmode2:$addr))]>;
 776
 777 // Loads with sign extension
 778 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 779                    IIC_iLoadr, "ldr", "sh $dst, $addr",
 780                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
 781
 782 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 783                    IIC_iLoadr, "ldr", "sb $dst, $addr",
 784                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
 785
 786 let mayLoad = 1 in {
 787 // Load doubleword
 788 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
 789                  IIC_iLoadr, "ldr", "d $dst1, $addr",
 790                  []>, Requires<[IsARM, HasV5TE]>;
 791
 792 // Indexed loads
 793 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
 794                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
 795                      "ldr", " $dst, $addr!", "$addr.base = $base_wb", []>;
 796
 797 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
 798                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoadru,
 799                      "ldr", " $dst, [$base], $offset", "$base = $base_wb", []>;
 800
 801 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
 802                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 803                      "ldr", "h $dst, $addr!", "$addr.base = $base_wb", []>;
 804
 805 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
 806                      (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 807                      "ldr", "h $dst, [$base], $offset", "$base = $base_wb", []>;
 808
 809 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
 810                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
 811                      "ldr", "b $dst, $addr!", "$addr.base = $base_wb", []>;
 812
 813 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
 814                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoadru,
 815                      "ldr", "b $dst, [$base], $offset", "$base = $base_wb", []>;
 816
 817 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
 818                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 819                       "ldr", "sh $dst, $addr!", "$addr.base = $base_wb", []>;
 820
 821 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
 822                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 823                     "ldr", "sh $dst, [$base], $offset", "$base = $base_wb", []>;
 824
 825 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
 826                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 827                       "ldr", "sb $dst, $addr!", "$addr.base = $base_wb", []>;
 828
 829 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
 830                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 831                     "ldr", "sb $dst, [$base], $offset", "$base = $base_wb", []>;
 832 }
 833
 834 // Store
 835 def STR  : AI2stw<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
 836                "str", " $src, $addr",
 837                [(store GPR:$src, addrmode2:$addr)]>;
 838
 839 // Stores with truncate
 840 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm, IIC_iStorer,
 841                "str", "h $src, $addr",
 842                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
 843
 844 def STRB : AI2stb<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
 845                "str", "b $src, $addr",
 846                [(truncstorei8 GPR:$src, addrmode2:$addr)]>;
 847
 848 // Store doubleword
 849 let mayStore = 1 in
 850 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
 851                StMiscFrm, IIC_iStorer,
 852                "str", "d $src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
 853
 854 // Indexed stores
 855 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
 856                      (ins GPR:$src, GPR:$base, am2offset:$offset),
 857                      StFrm, IIC_iStoreru,
 858                     "str", " $src, [$base, $offset]!", "$base = $base_wb",
 859                     [(set GPR:$base_wb,
 860                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 861
 862 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
 863                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 864                      StFrm, IIC_iStoreru,
 865                     "str", " $src, [$base], $offset", "$base = $base_wb",
 866                     [(set GPR:$base_wb,
 867                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 868
 869 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
 870                      (ins GPR:$src, GPR:$base,am3offset:$offset),
 871                      StMiscFrm, IIC_iStoreru,
 872                      "str", "h $src, [$base, $offset]!", "$base = $base_wb",
 873                     [(set GPR:$base_wb,
 874                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
 875
 876 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
 877                      (ins GPR:$src, GPR:$base,am3offset:$offset),
 878                      StMiscFrm, IIC_iStoreru,
 879                      "str", "h $src, [$base], $offset", "$base = $base_wb",
 880                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
 881                                          GPR:$base, am3offset:$offset))]>;
 882
 883 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
 884                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 885                      StFrm, IIC_iStoreru,
 886                      "str", "b $src, [$base, $offset]!", "$base = $base_wb",
 887                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
 888                                          GPR:$base, am2offset:$offset))]>;
 889
 890 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
 891                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 892                      StFrm, IIC_iStoreru,
 893                      "str", "b $src, [$base], $offset", "$base = $base_wb",
 894                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
 895                                          GPR:$base, am2offset:$offset))]>;
 896
 897 //===----------------------------------------------------------------------===//
 898 //  Load / store multiple Instructions.
 899 //
 900
 901 let mayLoad = 1 in
 902 def LDM : AXI4ld<(outs),
 903                (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
 904                LdStMulFrm, IIC_iLoadm, "ldm${p}${addr:submode} $addr, $wb",
 905                []>;
 906
 907 let mayStore = 1 in
 908 def STM : AXI4st<(outs),
 909                (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
 910                LdStMulFrm, IIC_iStorem, "stm${p}${addr:submode} $addr, $wb",
 911                []>;
 912
 913 //===----------------------------------------------------------------------===//
 914 //  Move Instructions.
 915 //
 916
 917 let neverHasSideEffects = 1 in
 918 def MOVr : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
 919                 "mov", " $dst, $src", []>, UnaryDP;
 920 def MOVs : AsI1<0b1101, (outs GPR:$dst), (ins so_reg:$src),
 921                 DPSoRegFrm, IIC_iMOVsr,
 922                 "mov", " $dst, $src", [(set GPR:$dst, so_reg:$src)]>, UnaryDP;
 923
 924 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 925 def MOVi : AsI1<0b1101, (outs GPR:$dst), (ins so_imm:$src), DPFrm, IIC_iMOVi,
 926                 "mov", " $dst, $src", [(set GPR:$dst, so_imm:$src)]>, UnaryDP {
 927   let Inst{25} = 1;
 928 }
 929
 930 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 931 def MOVi16 : AI1<0b1000, (outs GPR:$dst), (ins i32imm:$src),
 932                  DPFrm, IIC_iMOVi,
 933                  "movw", " $dst, $src",
 934                  [(set GPR:$dst, imm0_65535:$src)]>,
 935                  Requires<[IsARM, HasV6T2]> {
 936   let Inst{25} = 1;
 937 }
 938
 939 let Constraints = "$src = $dst" in
 940 def MOVTi16 : AI1<0b1010, (outs GPR:$dst), (ins GPR:$src, i32imm:$imm),
 941                   DPFrm, IIC_iMOVi,
 942                   "movt", " $dst, $imm",
 943                   [(set GPR:$dst,
 944                         (or (and GPR:$src, 0xffff),
 945                             lo16AllZero:$imm))]>, UnaryDP,
 946                   Requires<[IsARM, HasV6T2]> {
 947   let Inst{25} = 1;
 948 }
 949
 950 let Uses = [CPSR] in
 951 def MOVrx : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo, IIC_iMOVsi,
 952                  "mov", " $dst, $src, rrx",
 953                  [(set GPR:$dst, (ARMrrx GPR:$src))]>, UnaryDP;
 954
 955 // These aren't really mov instructions, but we have to define them this way
 956 // due to flag operands.
 957
 958 let Defs = [CPSR] in {
 959 def MOVsrl_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
 960                       IIC_iMOVsi, "mov", "s $dst, $src, lsr #1",
 961                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP;
 962 def MOVsra_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
 963                       IIC_iMOVsi, "mov", "s $dst, $src, asr #1",
 964                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP;
 965 }
 966
 967 //===----------------------------------------------------------------------===//
 968 //  Extend Instructions.
 969 //
 970
 971 // Sign extenders
 972
 973 defm SXTB  : AI_unary_rrot<0b01101010,
 974                            "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
 975 defm SXTH  : AI_unary_rrot<0b01101011,
 976                            "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
 977
 978 defm SXTAB : AI_bin_rrot<0b01101010,
 979                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
 980 defm SXTAH : AI_bin_rrot<0b01101011,
 981                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
 982
 983 // TODO: SXT(A){B|H}16
 984
 985 // Zero extenders
 986
 987 let AddedComplexity = 16 in {
 988 defm UXTB   : AI_unary_rrot<0b01101110,
 989                             "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
 990 defm UXTH   : AI_unary_rrot<0b01101111,
 991                             "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
 992 defm UXTB16 : AI_unary_rrot<0b01101100,
 993                             "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
 994
 995 def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
 996                (UXTB16r_rot GPR:$Src, 24)>;
 997 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
 998                (UXTB16r_rot GPR:$Src, 8)>;
 999
1000 defm UXTAB : AI_bin_rrot<0b01101110, "uxtab",
1001                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1002 defm UXTAH : AI_bin_rrot<0b01101111, "uxtah",
1003                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1004 }
1005
1006 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
1007 //defm UXTAB16 : xxx<"uxtab16", 0xff00ff>;
1008
1009 // TODO: UXT(A){B|H}16
1010
1011 //===----------------------------------------------------------------------===//
1012 //  Arithmetic Instructions.
1013 //
1014
1015 defm ADD  : AsI1_bin_irs<0b0100, "add",
1016                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1017 defm SUB  : AsI1_bin_irs<0b0010, "sub",
1018                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1019
1020 // ADD and SUB with 's' bit set.
1021 defm ADDS : AI1_bin_s_irs<0b0100, "add",
1022                           BinOpFrag<(addc node:$LHS, node:$RHS)>>;
1023 defm SUBS : AI1_bin_s_irs<0b0010, "sub",
1024                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1025
1026 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
1027                              BinOpFrag<(adde node:$LHS, node:$RHS)>, 1>;
1028 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
1029                              BinOpFrag<(sube node:$LHS, node:$RHS)>>;
1030
1031 // These don't define reg/reg forms, because they are handled above.
1032 def RSBri : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1033                   IIC_iALUi, "rsb", " $dst, $a, $b",
1034                   [(set GPR:$dst, (sub so_imm:$b, GPR:$a))]> {
1035     let Inst{25} = 1;
1036 }
1037
1038 def RSBrs : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1039                   IIC_iALUsr, "rsb", " $dst, $a, $b",
1040                   [(set GPR:$dst, (sub so_reg:$b, GPR:$a))]>;
1041
1042 // RSB with 's' bit set.
1043 let Defs = [CPSR] in {
1044 def RSBSri : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1045                  IIC_iALUi, "rsb", "s $dst, $a, $b",
1046                  [(set GPR:$dst, (subc so_imm:$b, GPR:$a))]> {
1047     let Inst{25} = 1;
1048 }
1049 def RSBSrs : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1050                  IIC_iALUsr, "rsb", "s $dst, $a, $b",
1051                  [(set GPR:$dst, (subc so_reg:$b, GPR:$a))]>;
1052 }
1053
1054 let Uses = [CPSR] in {
1055 def RSCri : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1056                  DPFrm, IIC_iALUi, "rsc", " $dst, $a, $b",
1057                  [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>,
1058                  Requires<[IsARM, CarryDefIsUnused]> {
1059     let Inst{25} = 1;
1060 }
1061 def RSCrs : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1062                  DPSoRegFrm, IIC_iALUsr, "rsc", " $dst, $a, $b",
1063                  [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>,
1064                  Requires<[IsARM, CarryDefIsUnused]>;
1065 }
1066
1067 // FIXME: Allow these to be predicated.
1068 let Defs = [CPSR], Uses = [CPSR] in {
1069 def RSCSri : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1070                   DPFrm, IIC_iALUi, "rscs $dst, $a, $b",
1071                   [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>,
1072                   Requires<[IsARM, CarryDefIsUnused]> {
1073     let Inst{25} = 1;
1074 }
1075 def RSCSrs : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1076                   DPSoRegFrm, IIC_iALUsr, "rscs $dst, $a, $b",
1077                   [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>,
1078                   Requires<[IsARM, CarryDefIsUnused]>;
1079 }
1080
1081 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1082 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
1083              (SUBri  GPR:$src, so_imm_neg:$imm)>;
1084
1085 //def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
1086 //             (SUBSri GPR:$src, so_imm_neg:$imm)>;
1087 //def : ARMPat<(adde   GPR:$src, so_imm_neg:$imm),
1088 //             (SBCri  GPR:$src, so_imm_neg:$imm)>;
1089
1090 // Note: These are implemented in C++ code, because they have to generate
1091 // ADD/SUBrs instructions, which use a complex pattern that a xform function
1092 // cannot produce.
1093 // (mul X, 2^n+1) -> (add (X << n), X)
1094 // (mul X, 2^n-1) -> (rsb X, (X << n))
1095
1096
1097 //===----------------------------------------------------------------------===//
1098 //  Bitwise Instructions.
1099 //
1100
1101 defm AND   : AsI1_bin_irs<0b0000, "and",
1102                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
1103 defm ORR   : AsI1_bin_irs<0b1100, "orr",
1104                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
1105 defm EOR   : AsI1_bin_irs<0b0001, "eor",
1106                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
1107 defm BIC   : AsI1_bin_irs<0b1110, "bic",
1108                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
1109
1110 def BFC    : I<(outs GPR:$dst), (ins GPR:$src, bf_inv_mask_imm:$imm),
1111                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1112                "bfc", " $dst, $imm", "$src = $dst",
1113                [(set GPR:$dst, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
1114                Requires<[IsARM, HasV6T2]> {
1115   let Inst{27-21} = 0b0111110;
1116   let Inst{6-0}   = 0b0011111;
1117 }
1118
1119 def  MVNr  : AsI1<0b1111, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
1120                   "mvn", " $dst, $src",
1121                   [(set GPR:$dst, (not GPR:$src))]>, UnaryDP;
1122 def  MVNs  : AsI1<0b1111, (outs GPR:$dst), (ins so_reg:$src), DPSoRegFrm,
1123                   IIC_iMOVsr, "mvn", " $dst, $src",
1124                   [(set GPR:$dst, (not so_reg:$src))]>, UnaryDP;
1125 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1126 def  MVNi  : AsI1<0b1111, (outs GPR:$dst), (ins so_imm:$imm), DPFrm,
1127                   IIC_iMOVi, "mvn", " $dst, $imm",
1128                   [(set GPR:$dst, so_imm_not:$imm)]>,UnaryDP {
1129     let Inst{25} = 1;
1130 }
1131
1132 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
1133              (BICri GPR:$src, so_imm_not:$imm)>;
1134
1135 //===----------------------------------------------------------------------===//
1136 //  Multiply Instructions.
1137 //
1138
1139 let isCommutable = 1 in
1140 def MUL   : AsMul1I<0b0000000, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1141                    IIC_iMUL32, "mul", " $dst, $a, $b",
1142                    [(set GPR:$dst, (mul GPR:$a, GPR:$b))]>;
1143
1144 def MLA   : AsMul1I<0b0000001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1145                     IIC_iMAC32, "mla", " $dst, $a, $b, $c",
1146                    [(set GPR:$dst, (add (mul GPR:$a, GPR:$b), GPR:$c))]>;
1147
1148 def MLS   : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1149                    IIC_iMAC32, "mls", " $dst, $a, $b, $c",
1150                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
1151                    Requires<[IsARM, HasV6T2]>;
1152
1153 // Extra precision multiplies with low / high results
1154 let neverHasSideEffects = 1 in {
1155 let isCommutable = 1 in {
1156 def SMULL : AsMul1I<0b0000110, (outs GPR:$ldst, GPR:$hdst),
1157                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1158                     "smull", " $ldst, $hdst, $a, $b", []>;
1159
1160 def UMULL : AsMul1I<0b0000100, (outs GPR:$ldst, GPR:$hdst),
1161                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1162                     "umull", " $ldst, $hdst, $a, $b", []>;
1163 }
1164
1165 // Multiply + accumulate
1166 def SMLAL : AsMul1I<0b0000111, (outs GPR:$ldst, GPR:$hdst),
1167                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1168                     "smlal", " $ldst, $hdst, $a, $b", []>;
1169
1170 def UMLAL : AsMul1I<0b0000101, (outs GPR:$ldst, GPR:$hdst),
1171                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1172                     "umlal", " $ldst, $hdst, $a, $b", []>;
1173
1174 def UMAAL : AMul1I <0b0000010, (outs GPR:$ldst, GPR:$hdst),
1175                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1176                     "umaal", " $ldst, $hdst, $a, $b", []>,
1177                     Requires<[IsARM, HasV6]>;
1178 } // neverHasSideEffects
1179
1180 // Most significant word multiply
1181 def SMMUL : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1182                IIC_iMUL32, "smmul", " $dst, $a, $b",
1183                [(set GPR:$dst, (mulhs GPR:$a, GPR:$b))]>,
1184             Requires<[IsARM, HasV6]> {
1185   let Inst{7-4}   = 0b0001;
1186   let Inst{15-12} = 0b1111;
1187 }
1188
1189 def SMMLA : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1190                IIC_iMAC32, "smmla", " $dst, $a, $b, $c",
1191                [(set GPR:$dst, (add (mulhs GPR:$a, GPR:$b), GPR:$c))]>,
1192             Requires<[IsARM, HasV6]> {
1193   let Inst{7-4}   = 0b0001;
1194 }
1195
1196
1197 def SMMLS : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1198                IIC_iMAC32, "smmls", " $dst, $a, $b, $c",
1199                [(set GPR:$dst, (sub GPR:$c, (mulhs GPR:$a, GPR:$b)))]>,
1200             Requires<[IsARM, HasV6]> {
1201   let Inst{7-4}   = 0b1101;
1202 }
1203
1204 multiclass AI_smul<string opc, PatFrag opnode> {
1205   def BB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1206               IIC_iMUL32, !strconcat(opc, "bb"), " $dst, $a, $b",
1207               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1208                                       (sext_inreg GPR:$b, i16)))]>,
1209            Requires<[IsARM, HasV5TE]> {
1210              let Inst{5} = 0;
1211              let Inst{6} = 0;
1212            }
1213
1214   def BT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1215               IIC_iMUL32, !strconcat(opc, "bt"), " $dst, $a, $b",
1216               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1217                                       (sra GPR:$b, (i32 16))))]>,
1218            Requires<[IsARM, HasV5TE]> {
1219              let Inst{5} = 0;
1220              let Inst{6} = 1;
1221            }
1222
1223   def TB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1224               IIC_iMUL32, !strconcat(opc, "tb"), " $dst, $a, $b",
1225               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1226                                       (sext_inreg GPR:$b, i16)))]>,
1227            Requires<[IsARM, HasV5TE]> {
1228              let Inst{5} = 1;
1229              let Inst{6} = 0;
1230            }
1231
1232   def TT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1233               IIC_iMUL32, !strconcat(opc, "tt"), " $dst, $a, $b",
1234               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1235                                       (sra GPR:$b, (i32 16))))]>,
1236             Requires<[IsARM, HasV5TE]> {
1237              let Inst{5} = 1;
1238              let Inst{6} = 1;
1239            }
1240
1241   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1242               IIC_iMUL16, !strconcat(opc, "wb"), " $dst, $a, $b",
1243               [(set GPR:$dst, (sra (opnode GPR:$a,
1244                                     (sext_inreg GPR:$b, i16)), (i32 16)))]>,
1245            Requires<[IsARM, HasV5TE]> {
1246              let Inst{5} = 1;
1247              let Inst{6} = 0;
1248            }
1249
1250   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1251               IIC_iMUL16, !strconcat(opc, "wt"), " $dst, $a, $b",
1252               [(set GPR:$dst, (sra (opnode GPR:$a,
1253                                     (sra GPR:$b, (i32 16))), (i32 16)))]>,
1254             Requires<[IsARM, HasV5TE]> {
1255              let Inst{5} = 1;
1256              let Inst{6} = 1;
1257            }
1258 }
1259
1260
1261 multiclass AI_smla<string opc, PatFrag opnode> {
1262   def BB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1263               IIC_iMAC16, !strconcat(opc, "bb"), " $dst, $a, $b, $acc",
1264               [(set GPR:$dst, (add GPR:$acc,
1265                                (opnode (sext_inreg GPR:$a, i16),
1266                                        (sext_inreg GPR:$b, i16))))]>,
1267            Requires<[IsARM, HasV5TE]> {
1268              let Inst{5} = 0;
1269              let Inst{6} = 0;
1270            }
1271
1272   def BT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1273               IIC_iMAC16, !strconcat(opc, "bt"), " $dst, $a, $b, $acc",
1274               [(set GPR:$dst, (add GPR:$acc, (opnode (sext_inreg GPR:$a, i16),
1275                                                      (sra GPR:$b, (i32 16)))))]>,
1276            Requires<[IsARM, HasV5TE]> {
1277              let Inst{5} = 0;
1278              let Inst{6} = 1;
1279            }
1280
1281   def TB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1282               IIC_iMAC16, !strconcat(opc, "tb"), " $dst, $a, $b, $acc",
1283               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1284                                                  (sext_inreg GPR:$b, i16))))]>,
1285            Requires<[IsARM, HasV5TE]> {
1286              let Inst{5} = 1;
1287              let Inst{6} = 0;
1288            }
1289
1290   def TT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1291               IIC_iMAC16, !strconcat(opc, "tt"), " $dst, $a, $b, $acc",
1292               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1293                                                      (sra GPR:$b, (i32 16)))))]>,
1294             Requires<[IsARM, HasV5TE]> {
1295              let Inst{5} = 1;
1296              let Inst{6} = 1;
1297            }
1298
1299   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1300               IIC_iMAC16, !strconcat(opc, "wb"), " $dst, $a, $b, $acc",
1301               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1302                                        (sext_inreg GPR:$b, i16)), (i32 16))))]>,
1303            Requires<[IsARM, HasV5TE]> {
1304              let Inst{5} = 0;
1305              let Inst{6} = 0;
1306            }
1307
1308   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1309               IIC_iMAC16, !strconcat(opc, "wt"), " $dst, $a, $b, $acc",
1310               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1311                                          (sra GPR:$b, (i32 16))), (i32 16))))]>,
1312             Requires<[IsARM, HasV5TE]> {
1313              let Inst{5} = 0;
1314              let Inst{6} = 1;
1315            }
1316 }
1317
1318 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1319 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1320
1321 // TODO: Halfword multiple accumulate long: SMLAL<x><y>
1322 // TODO: Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
1323
1324 //===----------------------------------------------------------------------===//
1325 //  Misc. Arithmetic Instructions.
1326 //
1327
1328 def CLZ  : AMiscA1I<0b000010110, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1329               "clz", " $dst, $src",
1330               [(set GPR:$dst, (ctlz GPR:$src))]>, Requires<[IsARM, HasV5T]> {
1331   let Inst{7-4}   = 0b0001;
1332   let Inst{11-8}  = 0b1111;
1333   let Inst{19-16} = 0b1111;
1334 }
1335
1336 def REV  : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1337               "rev", " $dst, $src",
1338               [(set GPR:$dst, (bswap GPR:$src))]>, Requires<[IsARM, HasV6]> {
1339   let Inst{7-4}   = 0b0011;
1340   let Inst{11-8}  = 0b1111;
1341   let Inst{19-16} = 0b1111;
1342 }
1343
1344 def REV16 : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1345                "rev16", " $dst, $src",
1346                [(set GPR:$dst,
1347                    (or (and (srl GPR:$src, (i32 8)), 0xFF),
1348                        (or (and (shl GPR:$src, (i32 8)), 0xFF00),
1349                            (or (and (srl GPR:$src, (i32 8)), 0xFF0000),
1350                                (and (shl GPR:$src, (i32 8)), 0xFF000000)))))]>,
1351                Requires<[IsARM, HasV6]> {
1352   let Inst{7-4}   = 0b1011;
1353   let Inst{11-8}  = 0b1111;
1354   let Inst{19-16} = 0b1111;
1355 }
1356
1357 def REVSH : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1358                "revsh", " $dst, $src",
1359                [(set GPR:$dst,
1360                   (sext_inreg
1361                     (or (srl (and GPR:$src, 0xFF00), (i32 8)),
1362                         (shl GPR:$src, (i32 8))), i16))]>,
1363                Requires<[IsARM, HasV6]> {
1364   let Inst{7-4}   = 0b1011;
1365   let Inst{11-8}  = 0b1111;
1366   let Inst{19-16} = 0b1111;
1367 }
1368
1369 def PKHBT : AMiscA1I<0b01101000, (outs GPR:$dst),
1370                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1371                IIC_iALUsi, "pkhbt", " $dst, $src1, $src2, LSL $shamt",
1372                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF),
1373                                    (and (shl GPR:$src2, (i32 imm:$shamt)),
1374                                         0xFFFF0000)))]>,
1375                Requires<[IsARM, HasV6]> {
1376   let Inst{6-4} = 0b001;
1377 }
1378
1379 // Alternate cases for PKHBT where identities eliminate some nodes.
1380 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (and GPR:$src2, 0xFFFF0000)),
1381                (PKHBT GPR:$src1, GPR:$src2, 0)>;
1382 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (shl GPR:$src2, imm16_31:$shamt)),
1383                (PKHBT GPR:$src1, GPR:$src2, imm16_31:$shamt)>;
1384
1385
1386 def PKHTB : AMiscA1I<0b01101000, (outs GPR:$dst),
1387                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1388                IIC_iALUsi, "pkhtb", " $dst, $src1, $src2, ASR $shamt",
1389                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF0000),
1390                                    (and (sra GPR:$src2, imm16_31:$shamt),
1391                                         0xFFFF)))]>, Requires<[IsARM, HasV6]> {
1392   let Inst{6-4} = 0b101;
1393 }
1394
1395 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
1396 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
1397 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, (i32 16))),
1398                (PKHTB GPR:$src1, GPR:$src2, 16)>;
1399 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
1400                    (and (srl GPR:$src2, imm1_15:$shamt), 0xFFFF)),
1401                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$shamt)>;
1402
1403 //===----------------------------------------------------------------------===//
1404 //  Comparison Instructions...
1405 //
1406
1407 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
1408                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
1409 defm CMN  : AI1_cmp_irs<0b1011, "cmn",
1410                         BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
1411
1412 // Note that TST/TEQ don't set all the same flags that CMP does!
1413 defm TST  : AI1_cmp_irs<0b1000, "tst",
1414                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
1415 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
1416                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
1417
1418 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
1419                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
1420 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
1421                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
1422
1423 def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
1424              (CMNri  GPR:$src, so_imm_neg:$imm)>;
1425
1426 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
1427              (CMNri  GPR:$src, so_imm_neg:$imm)>;
1428
1429
1430 // Conditional moves
1431 // FIXME: should be able to write a pattern for ARMcmov, but can't use
1432 // a two-value operand where a dag node expects two operands. :(
1433 def MOVCCr : AI1<0b1101, (outs GPR:$dst), (ins GPR:$false, GPR:$true), DPFrm,
1434                 IIC_iCMOVr, "mov", " $dst, $true",
1435       [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc, CCR:$ccr))*/]>,
1436                 RegConstraint<"$false = $dst">, UnaryDP;
1437
1438 def MOVCCs : AI1<0b1101, (outs GPR:$dst),
1439                         (ins GPR:$false, so_reg:$true), DPSoRegFrm, IIC_iCMOVsr,
1440                 "mov", " $dst, $true",
1441    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_reg:$true, imm:$cc, CCR:$ccr))*/]>,
1442                 RegConstraint<"$false = $dst">, UnaryDP;
1443
1444 def MOVCCi : AI1<0b1101, (outs GPR:$dst),
1445                         (ins GPR:$false, so_imm:$true), DPFrm, IIC_iCMOVi,
1446                 "mov", " $dst, $true",
1447    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
1448                 RegConstraint<"$false = $dst">, UnaryDP {
1449     let Inst{25} = 1;
1450 }
1451
1452
1453 //===----------------------------------------------------------------------===//
1454 // TLS Instructions
1455 //
1456
1457 // __aeabi_read_tp preserves the registers r1-r3.
1458 let isCall = 1,
1459   Defs = [R0, R12, LR, CPSR] in {
1460   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
1461                "bl __aeabi_read_tp",
1462                [(set R0, ARMthread_pointer)]>;
1463 }
1464
1465 //===----------------------------------------------------------------------===//
1466 // SJLJ Exception handling intrinsics
1467 //   eh_sjlj_setjmp() is an instruction sequence to store the return
1468 //   address and save #0 in R0 for the non-longjmp case.
1469 //   Since by its nature we may be coming from some other function to get
1470 //   here, and we're using the stack frame for the containing function to
1471 //   save/restore registers, we can't keep anything live in regs across
1472 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
1473 //   when we get here from a longjmp(). We force everthing out of registers
1474 //   except for our own input by listing the relevant registers in Defs. By
1475 //   doing so, we also cause the prologue/epilogue code to actively preserve
1476 //   all of the callee-saved resgisters, which is exactly what we want.
1477 let Defs =
1478   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
1479     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
1480     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
1481     D31 ] in {
1482   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src),
1483                                AddrModeNone, SizeSpecial, IndexModeNone,
1484                                Pseudo, NoItinerary,
1485                                "str sp, [$src, #+8] @ eh_setjmp begin\n\t"
1486                                "add r12, pc, #8\n\t"
1487                                "str r12, [$src, #+4]\n\t"
1488                                "mov r0, #0\n\t"
1489                                "add pc, pc, #0\n\t"
1490                                "mov r0, #1 @ eh_setjmp end", "",
1491                                [(set R0, (ARMeh_sjlj_setjmp GPR:$src))]>;
1492 }
1493
1494 //===----------------------------------------------------------------------===//
1495 // Non-Instruction Patterns
1496 //
1497
1498 // ConstantPool, GlobalAddress, and JumpTable
1499 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>;
1500 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
1501 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1502              (LEApcrelJT tjumptable:$dst, imm:$id)>;
1503
1504 // Large immediate handling.
1505
1506 // Two piece so_imms.
1507 let isReMaterializable = 1 in
1508 def MOVi2pieces : AI1x2<(outs GPR:$dst), (ins so_imm2part:$src),
1509                          Pseudo, IIC_iMOVi,
1510                          "mov", " $dst, $src",
1511                          [(set GPR:$dst, so_imm2part:$src)]>,
1512                   Requires<[IsARM, NoV6T2]>;
1513
1514 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
1515              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1516                     (so_imm2part_2 imm:$RHS))>;
1517 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
1518              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1519                     (so_imm2part_2 imm:$RHS))>;
1520
1521 // 32-bit immediate using movw + movt.
1522 // This is a single pseudo instruction to make it re-materializable. Remove
1523 // when we can do generalized remat.
1524 let isReMaterializable = 1 in
1525 def MOVi32imm : AI1x2<(outs GPR:$dst), (ins i32imm:$src), Pseudo, IIC_iMOVi,
1526                      "movw", " $dst, ${src:lo16}\n\tmovt${p} $dst, ${src:hi16}",
1527                      [(set GPR:$dst, (i32 imm:$src))]>,
1528                Requires<[IsARM, HasV6T2]>;
1529
1530 // TODO: add,sub,and, 3-instr forms?
1531
1532
1533 // Direct calls
1534 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
1535       Requires<[IsARM, IsNotDarwin]>;
1536 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
1537       Requires<[IsARM, IsDarwin]>;
1538
1539 // zextload i1 -> zextload i8
1540 def : ARMPat<(zextloadi1 addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1541
1542 // extload -> zextload
1543 def : ARMPat<(extloadi1  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1544 def : ARMPat<(extloadi8  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1545 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
1546
1547 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
1548 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
1549
1550 // smul* and smla*
1551 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1552                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1553                  (SMULBB GPR:$a, GPR:$b)>;
1554 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
1555                  (SMULBB GPR:$a, GPR:$b)>;
1556 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1557                       (sra GPR:$b, (i32 16))),
1558                  (SMULBT GPR:$a, GPR:$b)>;
1559 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
1560                  (SMULBT GPR:$a, GPR:$b)>;
1561 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
1562                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1563                  (SMULTB GPR:$a, GPR:$b)>;
1564 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
1565                 (SMULTB GPR:$a, GPR:$b)>;
1566 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1567                       (i32 16)),
1568                  (SMULWB GPR:$a, GPR:$b)>;
1569 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
1570                  (SMULWB GPR:$a, GPR:$b)>;
1571
1572 def : ARMV5TEPat<(add GPR:$acc,
1573                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1574                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1575                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1576 def : ARMV5TEPat<(add GPR:$acc,
1577                       (mul sext_16_node:$a, sext_16_node:$b)),
1578                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1579 def : ARMV5TEPat<(add GPR:$acc,
1580                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1581                            (sra GPR:$b, (i32 16)))),
1582                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1583 def : ARMV5TEPat<(add GPR:$acc,
1584                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
1585                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1586 def : ARMV5TEPat<(add GPR:$acc,
1587                       (mul (sra GPR:$a, (i32 16)),
1588                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1589                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1590 def : ARMV5TEPat<(add GPR:$acc,
1591                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
1592                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1593 def : ARMV5TEPat<(add GPR:$acc,
1594                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1595                            (i32 16))),
1596                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1597 def : ARMV5TEPat<(add GPR:$acc,
1598                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
1599                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1600
1601 //===----------------------------------------------------------------------===//
1602 // Thumb Support
1603 //
1604
1605 include "ARMInstrThumb.td"
1606
1607 //===----------------------------------------------------------------------===//
1608 // Thumb2 Support
1609 //
1610
1611 include "ARMInstrThumb2.td"
1612
1613 //===----------------------------------------------------------------------===//
1614 // Floating Point Support
1615 //
1616
1617 include "ARMInstrVFP.td"
1618
1619 //===----------------------------------------------------------------------===//
1620 // Advanced SIMD (NEON) Support
1621 //
1622
1623 include "ARMInstrNEON.td"