lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  73
  74 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  75                               [SDNPHasChain, SDNPOutFlag]>;
  76 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  77                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  78
  79 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  80                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  81                                SDNPVariadic]>;
  82 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  83                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  84                                SDNPVariadic]>;
  85 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  86                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  87                                SDNPVariadic]>;
  88
  89 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  90                               [SDNPHasChain, SDNPOptInFlag]>;
  91
  92 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  93                               [SDNPInFlag]>;
  94 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  95                               [SDNPInFlag]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutFlag]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutFlag, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDTPrefetch,
 134                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 135
 136 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 137
 138 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 139                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 140
 141
 142 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 143
 144 //===----------------------------------------------------------------------===//
 145 // ARM Instruction Predicate Definitions.
 146 //
 147 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 148 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 149 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 150 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 151 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 152 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 153 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 154 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 155 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 156 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 157 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 158 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 159 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 160 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 161                                  AssemblerPredicate;
 162 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 163                                  AssemblerPredicate;
 164 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 165                                  AssemblerPredicate;
 166 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 167 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 168 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 169 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 170 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 171 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 172 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 173 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 174
 175 // FIXME: Eventually this will be just "hasV6T2Ops".
 176 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 177 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 178 def UseVMLx          : Predicate<"Subtarget->useVMLx()">;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Flag Definitions.
 182
 183 class RegConstraint<string C> {
 184   string Constraints = C;
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 //  ARM specific transformation functions and pattern fragments.
 189 //
 190
 191 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 192 // so_imm_neg def below.
 193 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 194   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 195 }]>;
 196
 197 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 198 // so_imm_not def below.
 199 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 200   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 201 }]>;
 202
 203 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 204 def imm1_15 : PatLeaf<(i32 imm), [{
 205   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 206 }]>;
 207
 208 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 209 def imm16_31 : PatLeaf<(i32 imm), [{
 210   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 211 }]>;
 212
 213 def so_imm_neg :
 214   PatLeaf<(imm), [{
 215     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 216   }], so_imm_neg_XFORM>;
 217
 218 def so_imm_not :
 219   PatLeaf<(imm), [{
 220     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 221   }], so_imm_not_XFORM>;
 222
 223 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 224 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 225   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 226 }]>;
 227
 228 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 229 /// e.g., 0xf000ffff
 230 def bf_inv_mask_imm : Operand<i32>,
 231                       PatLeaf<(imm), [{
 232   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 233 }] > {
 234   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 235   let PrintMethod = "printBitfieldInvMaskImmOperand";
 236 }
 237
 238 /// Split a 32-bit immediate into two 16 bit parts.
 239 def hi16 : SDNodeXForm<imm, [{
 240   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 241 }]>;
 242
 243 def lo16AllZero : PatLeaf<(i32 imm), [{
 244   // Returns true if all low 16-bits are 0.
 245   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 246 }], hi16>;
 247
 248 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 249 /// [0.65535].
 250 def imm0_65535 : PatLeaf<(i32 imm), [{
 251   return (uint32_t)N->getZExtValue() < 65536;
 252 }]>;
 253
 254 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 255 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 256
 257 /// adde and sube predicates - True based on whether the carry flag output
 258 /// will be needed or not.
 259 def adde_dead_carry :
 260   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 261   [{return !N->hasAnyUseOfValue(1);}]>;
 262 def sube_dead_carry :
 263   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 264   [{return !N->hasAnyUseOfValue(1);}]>;
 265 def adde_live_carry :
 266   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 267   [{return N->hasAnyUseOfValue(1);}]>;
 268 def sube_live_carry :
 269   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 270   [{return N->hasAnyUseOfValue(1);}]>;
 271
 272 // An 'and' node with a single use.
 273 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 274   return N->hasOneUse();
 275 }]>;
 276
 277 // An 'xor' node with a single use.
 278 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 279   return N->hasOneUse();
 280 }]>;
 281
 282 //===----------------------------------------------------------------------===//
 283 // Operand Definitions.
 284 //
 285
 286 // Branch target.
 287 def brtarget : Operand<OtherVT> {
 288   let EncoderMethod = "getBranchTargetOpValue";
 289 }
 290
 291 // Call target.
 292 def bltarget : Operand<i32> {
 293   // Encoded the same as branch targets.
 294   let EncoderMethod = "getBranchTargetOpValue";
 295 }
 296
 297 // A list of registers separated by comma. Used by load/store multiple.
 298 def RegListAsmOperand : AsmOperandClass {
 299   let Name = "RegList";
 300   let SuperClasses = [];
 301 }
 302
 303 def DPRRegListAsmOperand : AsmOperandClass {
 304   let Name = "DPRRegList";
 305   let SuperClasses = [];
 306 }
 307
 308 def SPRRegListAsmOperand : AsmOperandClass {
 309   let Name = "SPRRegList";
 310   let SuperClasses = [];
 311 }
 312
 313 def reglist : Operand<i32> {
 314   let EncoderMethod = "getRegisterListOpValue";
 315   let ParserMatchClass = RegListAsmOperand;
 316   let PrintMethod = "printRegisterList";
 317 }
 318
 319 def dpr_reglist : Operand<i32> {
 320   let EncoderMethod = "getRegisterListOpValue";
 321   let ParserMatchClass = DPRRegListAsmOperand;
 322   let PrintMethod = "printRegisterList";
 323 }
 324
 325 def spr_reglist : Operand<i32> {
 326   let EncoderMethod = "getRegisterListOpValue";
 327   let ParserMatchClass = SPRRegListAsmOperand;
 328   let PrintMethod = "printRegisterList";
 329 }
 330
 331 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 332 def cpinst_operand : Operand<i32> {
 333   let PrintMethod = "printCPInstOperand";
 334 }
 335
 336 def jtblock_operand : Operand<i32> {
 337   let PrintMethod = "printJTBlockOperand";
 338 }
 339 def jt2block_operand : Operand<i32> {
 340   let PrintMethod = "printJT2BlockOperand";
 341 }
 342
 343 // Local PC labels.
 344 def pclabel : Operand<i32> {
 345   let PrintMethod = "printPCLabel";
 346 }
 347
 348 def neon_vcvt_imm32 : Operand<i32> {
 349   let EncoderMethod = "getNEONVcvtImm32OpValue";
 350 }
 351
 352 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 353 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 354     int32_t v = (int32_t)N->getZExtValue();
 355     return v == 8 || v == 16 || v == 24; }]> {
 356   let EncoderMethod = "getRotImmOpValue";
 357 }
 358
 359 // shift_imm: An integer that encodes a shift amount and the type of shift
 360 // (currently either asr or lsl) using the same encoding used for the
 361 // immediates in so_reg operands.
 362 def shift_imm : Operand<i32> {
 363   let PrintMethod = "printShiftImmOperand";
 364 }
 365
 366 // shifter_operand operands: so_reg and so_imm.
 367 def so_reg : Operand<i32>,    // reg reg imm
 368              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 369                             [shl,srl,sra,rotr]> {
 370   let EncoderMethod = "getSORegOpValue";
 371   let PrintMethod = "printSORegOperand";
 372   let MIOperandInfo = (ops GPR, GPR, i32imm);
 373 }
 374 def shift_so_reg : Operand<i32>,    // reg reg imm
 375                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 376                                   [shl,srl,sra,rotr]> {
 377   let EncoderMethod = "getSORegOpValue";
 378   let PrintMethod = "printSORegOperand";
 379   let MIOperandInfo = (ops GPR, GPR, i32imm);
 380 }
 381
 382 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 383 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 384 // represented in the imm field in the same 12-bit form that they are encoded
 385 // into so_imm instructions: the 8-bit immediate is the least significant bits
 386 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 387 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 388   let EncoderMethod = "getSOImmOpValue";
 389   let PrintMethod = "printSOImmOperand";
 390 }
 391
 392 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 393 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 394 // get the first/second pieces.
 395 def so_imm2part : PatLeaf<(imm), [{
 396       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 397 }]>;
 398
 399 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 400 ///
 401 def arm_i32imm : PatLeaf<(imm), [{
 402   if (Subtarget->hasV6T2Ops())
 403     return true;
 404   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 405 }]>;
 406
 407 def so_imm2part_1 : SDNodeXForm<imm, [{
 408   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 409   return CurDAG->getTargetConstant(V, MVT::i32);
 410 }]>;
 411
 412 def so_imm2part_2 : SDNodeXForm<imm, [{
 413   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 414   return CurDAG->getTargetConstant(V, MVT::i32);
 415 }]>;
 416
 417 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 418       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 419     }]> {
 420   let PrintMethod = "printSOImm2PartOperand";
 421 }
 422
 423 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 424   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 425   return CurDAG->getTargetConstant(V, MVT::i32);
 426 }]>;
 427
 428 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 429   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 430   return CurDAG->getTargetConstant(V, MVT::i32);
 431 }]>;
 432
 433 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 434 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 435   return (int32_t)N->getZExtValue() < 32;
 436 }]>;
 437
 438 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 439 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 440   return (int32_t)N->getZExtValue() < 32;
 441 }]> {
 442   let EncoderMethod = "getImmMinusOneOpValue";
 443 }
 444
 445 // Define ARM specific addressing modes.
 446
 447
 448 // addrmode_imm12 := reg +/- imm12
 449 //
 450 def addrmode_imm12 : Operand<i32>,
 451                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 452   // 12-bit immediate operand. Note that instructions using this encode
 453   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 454   // immediate values are as normal.
 455
 456   let EncoderMethod = "getAddrModeImm12OpValue";
 457   let PrintMethod = "printAddrModeImm12Operand";
 458   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 459 }
 460 // ldst_so_reg := reg +/- reg shop imm
 461 //
 462 def ldst_so_reg : Operand<i32>,
 463                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 464   let EncoderMethod = "getLdStSORegOpValue";
 465   // FIXME: Simplify the printer
 466   let PrintMethod = "printAddrMode2Operand";
 467   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 468 }
 469
 470 // addrmode2 := reg +/- imm12
 471 //           := reg +/- reg shop imm
 472 //
 473 def addrmode2 : Operand<i32>,
 474                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 475   string EncoderMethod = "getAddrMode2OpValue";
 476   let PrintMethod = "printAddrMode2Operand";
 477   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 478 }
 479
 480 def am2offset : Operand<i32>,
 481                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 482                 [], [SDNPWantRoot]> {
 483   string EncoderMethod = "getAddrMode2OffsetOpValue";
 484   let PrintMethod = "printAddrMode2OffsetOperand";
 485   let MIOperandInfo = (ops GPR, i32imm);
 486 }
 487
 488 // addrmode3 := reg +/- reg
 489 // addrmode3 := reg +/- imm8
 490 //
 491 def addrmode3 : Operand<i32>,
 492                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 493   let EncoderMethod = "getAddrMode3OpValue";
 494   let PrintMethod = "printAddrMode3Operand";
 495   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 496 }
 497
 498 def am3offset : Operand<i32>,
 499                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 500                                [], [SDNPWantRoot]> {
 501   let EncoderMethod = "getAddrMode3OffsetOpValue";
 502   let PrintMethod = "printAddrMode3OffsetOperand";
 503   let MIOperandInfo = (ops GPR, i32imm);
 504 }
 505
 506 // ldstm_mode := {ia, ib, da, db}
 507 //
 508 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 509   let EncoderMethod = "getLdStmModeOpValue";
 510   let PrintMethod = "printLdStmModeOperand";
 511 }
 512
 513 def MemMode5AsmOperand : AsmOperandClass {
 514   let Name = "MemMode5";
 515   let SuperClasses = [];
 516 }
 517
 518 // addrmode5 := reg +/- imm8*4
 519 //
 520 def addrmode5 : Operand<i32>,
 521                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 522   let PrintMethod = "printAddrMode5Operand";
 523   let MIOperandInfo = (ops GPR:$base, i32imm);
 524   let ParserMatchClass = MemMode5AsmOperand;
 525   let EncoderMethod = "getAddrMode5OpValue";
 526 }
 527
 528 // addrmode6 := reg with optional writeback
 529 //
 530 def addrmode6 : Operand<i32>,
 531                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 532   let PrintMethod = "printAddrMode6Operand";
 533   let MIOperandInfo = (ops GPR:$addr, i32imm);
 534   let EncoderMethod = "getAddrMode6AddressOpValue";
 535 }
 536
 537 def am6offset : Operand<i32> {
 538   let PrintMethod = "printAddrMode6OffsetOperand";
 539   let MIOperandInfo = (ops GPR);
 540   let EncoderMethod = "getAddrMode6OffsetOpValue";
 541 }
 542
 543 // addrmodepc := pc + reg
 544 //
 545 def addrmodepc : Operand<i32>,
 546                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 547   let PrintMethod = "printAddrModePCOperand";
 548   let MIOperandInfo = (ops GPR, i32imm);
 549 }
 550
 551 def nohash_imm : Operand<i32> {
 552   let PrintMethod = "printNoHashImmediate";
 553 }
 554
 555 //===----------------------------------------------------------------------===//
 556
 557 include "ARMInstrFormats.td"
 558
 559 //===----------------------------------------------------------------------===//
 560 // Multiclass helpers...
 561 //
 562
 563 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 564 /// binop that produces a value.
 565 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 566                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 567                         PatFrag opnode, bit Commutable = 0> {
 568   // The register-immediate version is re-materializable. This is useful
 569   // in particular for taking the address of a local.
 570   let isReMaterializable = 1 in {
 571   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 572                iii, opc, "\t$Rd, $Rn, $imm",
 573                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 574     bits<4> Rd;
 575     bits<4> Rn;
 576     bits<12> imm;
 577     let Inst{25} = 1;
 578     let Inst{19-16} = Rn;
 579     let Inst{15-12} = Rd;
 580     let Inst{11-0} = imm;
 581   }
 582   }
 583   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 584                iir, opc, "\t$Rd, $Rn, $Rm",
 585                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 586     bits<4> Rd;
 587     bits<4> Rn;
 588     bits<4> Rm;
 589     let Inst{25} = 0;
 590     let isCommutable = Commutable;
 591     let Inst{19-16} = Rn;
 592     let Inst{15-12} = Rd;
 593     let Inst{11-4} = 0b00000000;
 594     let Inst{3-0} = Rm;
 595   }
 596   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 597                iis, opc, "\t$Rd, $Rn, $shift",
 598                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 599     bits<4> Rd;
 600     bits<4> Rn;
 601     bits<12> shift;
 602     let Inst{25} = 0;
 603     let Inst{19-16} = Rn;
 604     let Inst{15-12} = Rd;
 605     let Inst{11-0} = shift;
 606   }
 607 }
 608
 609 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 610 /// instruction modifies the CPSR register.
 611 let Defs = [CPSR] in {
 612 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 613                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 614                          PatFrag opnode, bit Commutable = 0> {
 615   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 616                iii, opc, "\t$Rd, $Rn, $imm",
 617                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 618     bits<4> Rd;
 619     bits<4> Rn;
 620     bits<12> imm;
 621     let Inst{25} = 1;
 622     let Inst{20} = 1;
 623     let Inst{19-16} = Rn;
 624     let Inst{15-12} = Rd;
 625     let Inst{11-0} = imm;
 626   }
 627   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 628                iir, opc, "\t$Rd, $Rn, $Rm",
 629                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 630     bits<4> Rd;
 631     bits<4> Rn;
 632     bits<4> Rm;
 633     let isCommutable = Commutable;
 634     let Inst{25} = 0;
 635     let Inst{20} = 1;
 636     let Inst{19-16} = Rn;
 637     let Inst{15-12} = Rd;
 638     let Inst{11-4} = 0b00000000;
 639     let Inst{3-0} = Rm;
 640   }
 641   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 642                iis, opc, "\t$Rd, $Rn, $shift",
 643                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 644     bits<4> Rd;
 645     bits<4> Rn;
 646     bits<12> shift;
 647     let Inst{25} = 0;
 648     let Inst{20} = 1;
 649     let Inst{19-16} = Rn;
 650     let Inst{15-12} = Rd;
 651     let Inst{11-0} = shift;
 652   }
 653 }
 654 }
 655
 656 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 657 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 658 /// a explicit result, only implicitly set CPSR.
 659 let isCompare = 1, Defs = [CPSR] in {
 660 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 661                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 662                        PatFrag opnode, bit Commutable = 0> {
 663   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 664                opc, "\t$Rn, $imm",
 665                [(opnode GPR:$Rn, so_imm:$imm)]> {
 666     bits<4> Rn;
 667     bits<12> imm;
 668     let Inst{25} = 1;
 669     let Inst{20} = 1;
 670     let Inst{19-16} = Rn;
 671     let Inst{15-12} = 0b0000;
 672     let Inst{11-0} = imm;
 673   }
 674   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 675                opc, "\t$Rn, $Rm",
 676                [(opnode GPR:$Rn, GPR:$Rm)]> {
 677     bits<4> Rn;
 678     bits<4> Rm;
 679     let isCommutable = Commutable;
 680     let Inst{25} = 0;
 681     let Inst{20} = 1;
 682     let Inst{19-16} = Rn;
 683     let Inst{15-12} = 0b0000;
 684     let Inst{11-4} = 0b00000000;
 685     let Inst{3-0} = Rm;
 686   }
 687   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 688                opc, "\t$Rn, $shift",
 689                [(opnode GPR:$Rn, so_reg:$shift)]> {
 690     bits<4> Rn;
 691     bits<12> shift;
 692     let Inst{25} = 0;
 693     let Inst{20} = 1;
 694     let Inst{19-16} = Rn;
 695     let Inst{15-12} = 0b0000;
 696     let Inst{11-0} = shift;
 697   }
 698 }
 699 }
 700
 701 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 702 /// register and one whose operand is a register rotated by 8/16/24.
 703 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 704 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 705   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 706                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 707                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 708               Requires<[IsARM, HasV6]> {
 709     bits<4> Rd;
 710     bits<4> Rm;
 711     let Inst{19-16} = 0b1111;
 712     let Inst{15-12} = Rd;
 713     let Inst{11-10} = 0b00;
 714     let Inst{3-0}   = Rm;
 715   }
 716   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 717                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 718                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 719               Requires<[IsARM, HasV6]> {
 720     bits<4> Rd;
 721     bits<4> Rm;
 722     bits<2> rot;
 723     let Inst{19-16} = 0b1111;
 724     let Inst{15-12} = Rd;
 725     let Inst{11-10} = rot;
 726     let Inst{3-0}   = Rm;
 727   }
 728 }
 729
 730 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 731   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 732                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 733                  [/* For disassembly only; pattern left blank */]>,
 734               Requires<[IsARM, HasV6]> {
 735     let Inst{19-16} = 0b1111;
 736     let Inst{11-10} = 0b00;
 737   }
 738   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 739                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 740                  [/* For disassembly only; pattern left blank */]>,
 741               Requires<[IsARM, HasV6]> {
 742     bits<2> rot;
 743     let Inst{19-16} = 0b1111;
 744     let Inst{11-10} = rot;
 745   }
 746 }
 747
 748 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 749 /// register and one whose operand is a register rotated by 8/16/24.
 750 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 751   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 752                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 753                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 754                Requires<[IsARM, HasV6]> {
 755     let Inst{11-10} = 0b00;
 756   }
 757   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 758                                              rot_imm:$rot),
 759                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 760                   [(set GPR:$Rd, (opnode GPR:$Rn,
 761                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 762                   Requires<[IsARM, HasV6]> {
 763     bits<4> Rn;
 764     bits<2> rot;
 765     let Inst{19-16} = Rn;
 766     let Inst{11-10} = rot;
 767   }
 768 }
 769
 770 // For disassembly only.
 771 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 772   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 773                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 774                   [/* For disassembly only; pattern left blank */]>,
 775                Requires<[IsARM, HasV6]> {
 776     let Inst{11-10} = 0b00;
 777   }
 778   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 779                                              rot_imm:$rot),
 780                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 781                   [/* For disassembly only; pattern left blank */]>,
 782                   Requires<[IsARM, HasV6]> {
 783     bits<4> Rn;
 784     bits<2> rot;
 785     let Inst{19-16} = Rn;
 786     let Inst{11-10} = rot;
 787   }
 788 }
 789
 790 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 791 let Uses = [CPSR] in {
 792 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 793                              bit Commutable = 0> {
 794   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 795                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 796                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 797                Requires<[IsARM]> {
 798     bits<4> Rd;
 799     bits<4> Rn;
 800     bits<12> imm;
 801     let Inst{25} = 1;
 802     let Inst{15-12} = Rd;
 803     let Inst{19-16} = Rn;
 804     let Inst{11-0} = imm;
 805   }
 806   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 807                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 808                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 809                Requires<[IsARM]> {
 810     bits<4> Rd;
 811     bits<4> Rn;
 812     bits<4> Rm;
 813     let Inst{11-4} = 0b00000000;
 814     let Inst{25} = 0;
 815     let isCommutable = Commutable;
 816     let Inst{3-0} = Rm;
 817     let Inst{15-12} = Rd;
 818     let Inst{19-16} = Rn;
 819   }
 820   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 821                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 822                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 823                Requires<[IsARM]> {
 824     bits<4> Rd;
 825     bits<4> Rn;
 826     bits<12> shift;
 827     let Inst{25} = 0;
 828     let Inst{11-0} = shift;
 829     let Inst{15-12} = Rd;
 830     let Inst{19-16} = Rn;
 831   }
 832 }
 833 // Carry setting variants
 834 let Defs = [CPSR] in {
 835 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 836                              bit Commutable = 0> {
 837   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 838                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 839                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 840                Requires<[IsARM]> {
 841     bits<4> Rd;
 842     bits<4> Rn;
 843     bits<12> imm;
 844     let Inst{15-12} = Rd;
 845     let Inst{19-16} = Rn;
 846     let Inst{11-0} = imm;
 847     let Inst{20} = 1;
 848     let Inst{25} = 1;
 849   }
 850   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 851                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 852                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 853                Requires<[IsARM]> {
 854     bits<4> Rd;
 855     bits<4> Rn;
 856     bits<4> Rm;
 857     let Inst{11-4} = 0b00000000;
 858     let isCommutable = Commutable;
 859     let Inst{3-0} = Rm;
 860     let Inst{15-12} = Rd;
 861     let Inst{19-16} = Rn;
 862     let Inst{20} = 1;
 863     let Inst{25} = 0;
 864   }
 865   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 866                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 867                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 868                Requires<[IsARM]> {
 869     bits<4> Rd;
 870     bits<4> Rn;
 871     bits<12> shift;
 872     let Inst{11-0} = shift;
 873     let Inst{15-12} = Rd;
 874     let Inst{19-16} = Rn;
 875     let Inst{20} = 1;
 876     let Inst{25} = 0;
 877   }
 878 }
 879 }
 880 }
 881
 882 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 883 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
 884            InstrItinClass iir, PatFrag opnode> {
 885   // Note: We use the complex addrmode_imm12 rather than just an input
 886   // GPR and a constrained immediate so that we can use this to match
 887   // frame index references and avoid matching constant pool references.
 888   def i12: AIldst1<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 889                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 890                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 891     bits<4>  Rt;
 892     bits<17> addr;
 893     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 894     let Inst{19-16} = addr{16-13};  // Rn
 895     let Inst{15-12} = Rt;
 896     let Inst{11-0}  = addr{11-0};   // imm12
 897   }
 898   def rs : AIldst1<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 899                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 900                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 901     bits<4>  Rt;
 902     bits<17> shift;
 903     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 904     let Inst{19-16} = shift{16-13}; // Rn
 905     let Inst{15-12} = Rt;
 906     let Inst{11-0}  = shift{11-0};
 907   }
 908 }
 909 }
 910
 911 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
 912            InstrItinClass iir, PatFrag opnode> {
 913   // Note: We use the complex addrmode_imm12 rather than just an input
 914   // GPR and a constrained immediate so that we can use this to match
 915   // frame index references and avoid matching constant pool references.
 916   def i12 : AIldst1<0b010, 0, isByte, (outs),
 917                    (ins GPR:$Rt, addrmode_imm12:$addr),
 918                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 919                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 920     bits<4> Rt;
 921     bits<17> addr;
 922     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 923     let Inst{19-16} = addr{16-13};  // Rn
 924     let Inst{15-12} = Rt;
 925     let Inst{11-0}  = addr{11-0};   // imm12
 926   }
 927   def rs : AIldst1<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 928                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 929                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
 930     bits<4> Rt;
 931     bits<17> shift;
 932     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 933     let Inst{19-16} = shift{16-13}; // Rn
 934     let Inst{15-12} = Rt;
 935     let Inst{11-0}  = shift{11-0};
 936   }
 937 }
 938 //===----------------------------------------------------------------------===//
 939 // Instructions
 940 //===----------------------------------------------------------------------===//
 941
 942 //===----------------------------------------------------------------------===//
 943 //  Miscellaneous Instructions.
 944 //
 945
 946 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 947 /// the function.  The first operand is the ID# for this instruction, the second
 948 /// is the index into the MachineConstantPool that this is, the third is the
 949 /// size in bytes of this constant pool entry.
 950 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 951 def CONSTPOOL_ENTRY :
 952 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 953                     i32imm:$size), NoItinerary, "", []>;
 954
 955 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 956 // from removing one half of the matched pairs. That breaks PEI, which assumes
 957 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 958 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 959 def ADJCALLSTACKUP :
 960 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary, "",
 961            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 962
 963 def ADJCALLSTACKDOWN :
 964 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary, "",
 965            [(ARMcallseq_start timm:$amt)]>;
 966 }
 967
 968 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 969              [/* For disassembly only; pattern left blank */]>,
 970           Requires<[IsARM, HasV6T2]> {
 971   let Inst{27-16} = 0b001100100000;
 972   let Inst{15-8} = 0b11110000;
 973   let Inst{7-0} = 0b00000000;
 974 }
 975
 976 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 977              [/* For disassembly only; pattern left blank */]>,
 978           Requires<[IsARM, HasV6T2]> {
 979   let Inst{27-16} = 0b001100100000;
 980   let Inst{15-8} = 0b11110000;
 981   let Inst{7-0} = 0b00000001;
 982 }
 983
 984 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
 985              [/* For disassembly only; pattern left blank */]>,
 986           Requires<[IsARM, HasV6T2]> {
 987   let Inst{27-16} = 0b001100100000;
 988   let Inst{15-8} = 0b11110000;
 989   let Inst{7-0} = 0b00000010;
 990 }
 991
 992 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
 993              [/* For disassembly only; pattern left blank */]>,
 994           Requires<[IsARM, HasV6T2]> {
 995   let Inst{27-16} = 0b001100100000;
 996   let Inst{15-8} = 0b11110000;
 997   let Inst{7-0} = 0b00000011;
 998 }
 999
1000 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1001              "\t$dst, $a, $b",
1002              [/* For disassembly only; pattern left blank */]>,
1003           Requires<[IsARM, HasV6]> {
1004   bits<4> Rd;
1005   bits<4> Rn;
1006   bits<4> Rm;
1007   let Inst{3-0} = Rm;
1008   let Inst{15-12} = Rd;
1009   let Inst{19-16} = Rn;
1010   let Inst{27-20} = 0b01101000;
1011   let Inst{7-4} = 0b1011;
1012   let Inst{11-8} = 0b1111;
1013 }
1014
1015 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1016              [/* For disassembly only; pattern left blank */]>,
1017           Requires<[IsARM, HasV6T2]> {
1018   let Inst{27-16} = 0b001100100000;
1019   let Inst{15-8} = 0b11110000;
1020   let Inst{7-0} = 0b00000100;
1021 }
1022
1023 // The i32imm operand $val can be used by a debugger to store more information
1024 // about the breakpoint.
1025 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1026               [/* For disassembly only; pattern left blank */]>,
1027            Requires<[IsARM]> {
1028   bits<16> val;
1029   let Inst{3-0} = val{3-0};
1030   let Inst{19-8} = val{15-4};
1031   let Inst{27-20} = 0b00010010;
1032   let Inst{7-4} = 0b0111;
1033 }
1034
1035 // Change Processor State is a system instruction -- for disassembly only.
1036 // The singleton $opt operand contains the following information:
1037 // opt{4-0} = mode from Inst{4-0}
1038 // opt{5} = changemode from Inst{17}
1039 // opt{8-6} = AIF from Inst{8-6}
1040 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
1041 // FIXME: Integrated assembler will need these split out.
1042 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
1043               [/* For disassembly only; pattern left blank */]>,
1044           Requires<[IsARM]> {
1045   let Inst{31-28} = 0b1111;
1046   let Inst{27-20} = 0b00010000;
1047   let Inst{16} = 0;
1048   let Inst{5} = 0;
1049 }
1050
1051 // Preload signals the memory system of possible future data/instruction access.
1052 // These are for disassembly only.
1053 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1054
1055   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1056                 !strconcat(opc, "\t$addr"),
1057                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1058     bits<4> Rt;
1059     bits<17> addr;
1060     let Inst{31-26} = 0b111101;
1061     let Inst{25} = 0; // 0 for immediate form
1062     let Inst{24} = data;
1063     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1064     let Inst{22} = read;
1065     let Inst{21-20} = 0b01;
1066     let Inst{19-16} = addr{16-13};  // Rn
1067     let Inst{15-12} = Rt;
1068     let Inst{11-0}  = addr{11-0};   // imm12
1069   }
1070
1071   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1072                !strconcat(opc, "\t$shift"),
1073                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1074     bits<4> Rt;
1075     bits<17> shift;
1076     let Inst{31-26} = 0b111101;
1077     let Inst{25} = 1; // 1 for register form
1078     let Inst{24} = data;
1079     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1080     let Inst{22} = read;
1081     let Inst{21-20} = 0b01;
1082     let Inst{19-16} = shift{16-13}; // Rn
1083     let Inst{11-0}  = shift{11-0};
1084   }
1085 }
1086
1087 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1088 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1089 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1090
1091 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1092                  "setend\t$end",
1093                  [/* For disassembly only; pattern left blank */]>,
1094                Requires<[IsARM]> {
1095   bits<1> end;
1096   let Inst{31-10} = 0b1111000100000001000000;
1097   let Inst{9} = end;
1098   let Inst{8-0} = 0;
1099 }
1100
1101 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1102              [/* For disassembly only; pattern left blank */]>,
1103           Requires<[IsARM, HasV7]> {
1104   bits<4> opt;
1105   let Inst{27-4} = 0b001100100000111100001111;
1106   let Inst{3-0} = opt;
1107 }
1108
1109 // A5.4 Permanently UNDEFINED instructions.
1110 let isBarrier = 1, isTerminator = 1 in
1111 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1112                "trap", [(trap)]>,
1113            Requires<[IsARM]> {
1114   let Inst{27-25} = 0b011;
1115   let Inst{24-20} = 0b11111;
1116   let Inst{7-5} = 0b111;
1117   let Inst{4} = 0b1;
1118 }
1119
1120 // Address computation and loads and stores in PIC mode.
1121 // FIXME: These PIC insn patterns are pseudos, but derive from the normal insn
1122 //        classes (AXI1, et.al.) and so have encoding information and such,
1123 //        which is suboptimal. Once the rest of the code emitter (including
1124 //        JIT) is MC-ized we should look at refactoring these into true
1125 //        pseudos. As is, the encoding information ends up being ignored,
1126 //        as these instructions are lowered to individual MC-insts.
1127 let isNotDuplicable = 1 in {
1128 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1129                   Pseudo, IIC_iALUr, "",
1130                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1131
1132 let AddedComplexity = 10 in {
1133 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1134                   Pseudo, IIC_iLoad_r, "",
1135                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
1136
1137 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1138             Pseudo, IIC_iLoad_bh_r, "",
1139                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
1140
1141 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1142             Pseudo, IIC_iLoad_bh_r, "",
1143                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
1144
1145 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1146            Pseudo, IIC_iLoad_bh_r, "",
1147                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
1148
1149 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1150            Pseudo, IIC_iLoad_bh_r, "",
1151                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
1152 }
1153 let AddedComplexity = 10 in {
1154 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1155                Pseudo, IIC_iStore_r, "",
1156                [(store GPR:$src, addrmodepc:$addr)]>;
1157
1158 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1159            Pseudo, IIC_iStore_bh_r, "",
1160                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
1161
1162 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1163            Pseudo, IIC_iStore_bh_r, "",
1164                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1165 }
1166 } // isNotDuplicable = 1
1167
1168
1169 // LEApcrel - Load a pc-relative address into a register without offending the
1170 // assembler.
1171 // FIXME: These are marked as pseudos, but they're really not(?). They're just
1172 // the ADR instruction. Is this the right way to handle that? They need
1173 // encoding information regardless.
1174 let neverHasSideEffects = 1 in {
1175 let isReMaterializable = 1 in
1176 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
1177                     Pseudo, IIC_iALUi,
1178                     "adr$p\t$dst, #$label", []>;
1179
1180 } // neverHasSideEffects
1181 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
1182                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
1183                       Pseudo, IIC_iALUi,
1184                       "adr$p\t$dst, #${label}_${id}", []> {
1185     let Inst{25} = 1;
1186 }
1187
1188 //===----------------------------------------------------------------------===//
1189 //  Control Flow Instructions.
1190 //
1191
1192 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1193   // ARMV4T and above
1194   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1195                   "bx", "\tlr", [(ARMretflag)]>,
1196                Requires<[IsARM, HasV4T]> {
1197     let Inst{27-0}  = 0b0001001011111111111100011110;
1198   }
1199
1200   // ARMV4 only
1201   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1202                   "mov", "\tpc, lr", [(ARMretflag)]>,
1203                Requires<[IsARM, NoV4T]> {
1204     let Inst{27-0} = 0b0001101000001111000000001110;
1205   }
1206 }
1207
1208 // Indirect branches
1209 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1210   // ARMV4T and above
1211   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1212                   [(brind GPR:$dst)]>,
1213               Requires<[IsARM, HasV4T]> {
1214     bits<4> dst;
1215     let Inst{31-4} = 0b1110000100101111111111110001;
1216     let Inst{3-0}  = dst;
1217   }
1218
1219   // ARMV4 only
1220   def MOVPCRX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "mov\tpc, $dst",
1221                   [(brind GPR:$dst)]>,
1222               Requires<[IsARM, NoV4T]> {
1223     bits<4> dst;
1224     let Inst{31-4} = 0b1110000110100000111100000000;
1225     let Inst{3-0}   = dst;
1226   }
1227 }
1228
1229 // On non-Darwin platforms R9 is callee-saved.
1230 let isCall = 1,
1231   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1232           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1233           D16, D17, D18, D19, D20, D21, D22, D23,
1234           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1235   def BL  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1236                 IIC_Br, "bl\t$func",
1237                 [(ARMcall tglobaladdr:$func)]>,
1238             Requires<[IsARM, IsNotDarwin]> {
1239     let Inst{31-28} = 0b1110;
1240     bits<24> func;
1241     let Inst{23-0} = func;
1242   }
1243
1244   def BL_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1245                    IIC_Br, "bl", "\t$func",
1246                    [(ARMcall_pred tglobaladdr:$func)]>,
1247                 Requires<[IsARM, IsNotDarwin]> {
1248     bits<24> func;
1249     let Inst{23-0} = func;
1250   }
1251
1252   // ARMv5T and above
1253   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1254                 IIC_Br, "blx\t$func",
1255                 [(ARMcall GPR:$func)]>,
1256             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1257     bits<4> func;
1258     let Inst{27-4} = 0b000100101111111111110011;
1259     let Inst{3-0}   = func;
1260   }
1261
1262   // ARMv4T
1263   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1264   def BX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1265                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1266                   [(ARMcall_nolink tGPR:$func)]>,
1267            Requires<[IsARM, HasV4T, IsNotDarwin]> {
1268     bits<4> func;
1269     let Inst{27-4} = 0b000100101111111111110001;
1270     let Inst{3-0}   = func;
1271   }
1272
1273   // ARMv4
1274   def BMOVPCRX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1275                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1276                  [(ARMcall_nolink tGPR:$func)]>,
1277            Requires<[IsARM, NoV4T, IsNotDarwin]> {
1278     bits<4> func;
1279     let Inst{27-4} = 0b000110100000111100000000;
1280     let Inst{3-0}   = func;
1281   }
1282 }
1283
1284 // On Darwin R9 is call-clobbered.
1285 let isCall = 1,
1286   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1287           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1288           D16, D17, D18, D19, D20, D21, D22, D23,
1289           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1290   def BLr9  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1291                 IIC_Br, "bl\t$func",
1292                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1293     let Inst{31-28} = 0b1110;
1294     bits<24> func;
1295     let Inst{23-0} = func;
1296   }
1297
1298   def BLr9_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1299                    IIC_Br, "bl", "\t$func",
1300                    [(ARMcall_pred tglobaladdr:$func)]>,
1301                   Requires<[IsARM, IsDarwin]> {
1302     bits<24> func;
1303     let Inst{23-0} = func;
1304   }
1305
1306   // ARMv5T and above
1307   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1308                 IIC_Br, "blx\t$func",
1309                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1310     bits<4> func;
1311     let Inst{27-4} = 0b000100101111111111110011;
1312     let Inst{3-0}   = func;
1313   }
1314
1315   // ARMv4T
1316   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1317   def BXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1318                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1319                   [(ARMcall_nolink tGPR:$func)]>,
1320              Requires<[IsARM, HasV4T, IsDarwin]> {
1321     bits<4> func;
1322     let Inst{27-4} = 0b000100101111111111110001;
1323     let Inst{3-0}   = func;
1324   }
1325
1326   // ARMv4
1327   def BMOVPCRXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1328                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1329                  [(ARMcall_nolink tGPR:$func)]>,
1330            Requires<[IsARM, NoV4T, IsDarwin]> {
1331     bits<4> func;
1332     let Inst{27-4} = 0b000110100000111100000000;
1333     let Inst{3-0}   = func;
1334   }
1335 }
1336
1337 // Tail calls.
1338
1339 // FIXME: These should probably be xformed into the non-TC versions of the
1340 // instructions as part of MC lowering.
1341 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1342   // Darwin versions.
1343   let Defs = [R0, R1, R2, R3, R9, R12,
1344               D0, D1, D2, D3, D4, D5, D6, D7,
1345               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1346               D27, D28, D29, D30, D31, PC],
1347       Uses = [SP] in {
1348     def TCRETURNdi : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1349                        Pseudo, IIC_Br,
1350                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1351
1352     def TCRETURNri : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1353                        Pseudo, IIC_Br,
1354                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1355
1356     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1357                    IIC_Br, "b\t$dst  @ TAILCALL",
1358                    []>, Requires<[IsDarwin]>;
1359
1360     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1361                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1362                    []>, Requires<[IsDarwin]>;
1363
1364     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1365                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1366                    []>, Requires<[IsDarwin]> {
1367       bits<4> dst;
1368       let Inst{31-4} = 0b1110000100101111111111110001;
1369       let Inst{3-0}  = dst;
1370     }
1371   }
1372
1373   // Non-Darwin versions (the difference is R9).
1374   let Defs = [R0, R1, R2, R3, R12,
1375               D0, D1, D2, D3, D4, D5, D6, D7,
1376               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1377               D27, D28, D29, D30, D31, PC],
1378       Uses = [SP] in {
1379     def TCRETURNdiND : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1380                        Pseudo, IIC_Br,
1381                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1382
1383     def TCRETURNriND : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1384                        Pseudo, IIC_Br,
1385                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1386
1387     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1388                    IIC_Br, "b\t$dst  @ TAILCALL",
1389                    []>, Requires<[IsARM, IsNotDarwin]>;
1390
1391     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1392                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1393                    []>, Requires<[IsThumb, IsNotDarwin]>;
1394
1395     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1396                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1397                    []>, Requires<[IsNotDarwin]> {
1398       bits<4> dst;
1399       let Inst{31-4} = 0b1110000100101111111111110001;
1400       let Inst{3-0}  = dst;
1401     }
1402   }
1403 }
1404
1405 let isBranch = 1, isTerminator = 1 in {
1406   // B is "predicable" since it can be xformed into a Bcc.
1407   let isBarrier = 1 in {
1408     let isPredicable = 1 in
1409     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1410                 "b\t$target", [(br bb:$target)]> {
1411       bits<24> target;
1412       let Inst{31-28} = 0b1110;
1413       let Inst{23-0} = target;
1414     }
1415
1416     let isNotDuplicable = 1, isIndirectBranch = 1,
1417         // FIXME: $imm field is not specified by asm string.  Mark as cgonly.
1418         isCodeGenOnly = 1 in {
1419     def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
1420                       IIC_Br, "mov\tpc, $target$jt",
1421                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
1422       let Inst{11-4}  = 0b00000000;
1423       let Inst{15-12} = 0b1111;
1424       let Inst{20}    = 0; // S Bit
1425       let Inst{24-21} = 0b1101;
1426       let Inst{27-25} = 0b000;
1427     }
1428     def BR_JTm : JTI<(outs),
1429                      (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
1430                      IIC_Br, "ldr\tpc, $target$jt",
1431                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1432                        imm:$id)]> {
1433       let Inst{15-12} = 0b1111;
1434       let Inst{20}    = 1; // L bit
1435       let Inst{21}    = 0; // W bit
1436       let Inst{22}    = 0; // B bit
1437       let Inst{24}    = 1; // P bit
1438       let Inst{27-25} = 0b011;
1439     }
1440     def BR_JTadd : JTI<(outs),
1441                      (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
1442                       IIC_Br, "add\tpc, $target, $idx$jt",
1443                       [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1444                         imm:$id)]> {
1445       let Inst{15-12} = 0b1111;
1446       let Inst{20}    = 0; // S bit
1447       let Inst{24-21} = 0b0100;
1448       let Inst{27-25} = 0b000;
1449     }
1450     } // isNotDuplicable = 1, isIndirectBranch = 1
1451   } // isBarrier = 1
1452
1453   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1454   // a two-value operand where a dag node expects two operands. :(
1455   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1456                IIC_Br, "b", "\t$target",
1457                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1458     bits<24> target;
1459     let Inst{23-0} = target;
1460   }
1461 }
1462
1463 // Branch and Exchange Jazelle -- for disassembly only
1464 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1465               [/* For disassembly only; pattern left blank */]> {
1466   let Inst{23-20} = 0b0010;
1467   //let Inst{19-8} = 0xfff;
1468   let Inst{7-4} = 0b0010;
1469 }
1470
1471 // Secure Monitor Call is a system instruction -- for disassembly only
1472 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1473               [/* For disassembly only; pattern left blank */]> {
1474   bits<4> opt;
1475   let Inst{23-4} = 0b01100000000000000111;
1476   let Inst{3-0} = opt;
1477 }
1478
1479 // Supervisor Call (Software Interrupt) -- for disassembly only
1480 let isCall = 1 in {
1481 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1482               [/* For disassembly only; pattern left blank */]> {
1483   bits<24> svc;
1484   let Inst{23-0} = svc;
1485 }
1486 }
1487
1488 // Store Return State is a system instruction -- for disassembly only
1489 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1490 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1491                 NoItinerary, "srs${amode}\tsp!, $mode",
1492                 [/* For disassembly only; pattern left blank */]> {
1493   let Inst{31-28} = 0b1111;
1494   let Inst{22-20} = 0b110; // W = 1
1495 }
1496
1497 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1498                 NoItinerary, "srs${amode}\tsp, $mode",
1499                 [/* For disassembly only; pattern left blank */]> {
1500   let Inst{31-28} = 0b1111;
1501   let Inst{22-20} = 0b100; // W = 0
1502 }
1503
1504 // Return From Exception is a system instruction -- for disassembly only
1505 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1506                 NoItinerary, "rfe${amode}\t$base!",
1507                 [/* For disassembly only; pattern left blank */]> {
1508   let Inst{31-28} = 0b1111;
1509   let Inst{22-20} = 0b011; // W = 1
1510 }
1511
1512 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1513                 NoItinerary, "rfe${amode}\t$base",
1514                 [/* For disassembly only; pattern left blank */]> {
1515   let Inst{31-28} = 0b1111;
1516   let Inst{22-20} = 0b001; // W = 0
1517 }
1518 } // isCodeGenOnly = 1
1519
1520 //===----------------------------------------------------------------------===//
1521 //  Load / store Instructions.
1522 //
1523
1524 // Load
1525
1526
1527 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1528                     UnOpFrag<(load node:$Src)>>;
1529 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1530                     UnOpFrag<(zextloadi8 node:$Src)>>;
1531 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1532                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1533 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1534                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1535
1536 // Special LDR for loads from non-pc-relative constpools.
1537 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1538     isReMaterializable = 1 in
1539 def LDRcp : AIldst1<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1540                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1541                  []> {
1542   bits<4> Rt;
1543   bits<17> addr;
1544   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1545   let Inst{19-16} = 0b1111;
1546   let Inst{15-12} = Rt;
1547   let Inst{11-0}  = addr{11-0};   // imm12
1548 }
1549
1550 // Loads with zero extension
1551 def LDRH  : AI3ldh<(outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1552                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1553                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1554
1555 // Loads with sign extension
1556 def LDRSH : AI3ldsh<(outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1557                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1558                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1559
1560 def LDRSB : AI3ldsb<(outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1561                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1562                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1563
1564 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1565     isCodeGenOnly = 1 in { // $dst2 doesn't exist in asmstring?
1566 // Load doubleword
1567 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
1568                  IIC_iLoad_d_r, "ldrd", "\t$dst1, $addr",
1569                  []>, Requires<[IsARM, HasV5TE]>;
1570
1571 // Indexed loads
1572 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1573   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1574                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1575                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1576     // {17-14}  Rn
1577     // {13}     1 == Rm, 0 == imm12
1578     // {12}     isAdd
1579     // {11-0}   imm12/Rm
1580     bits<18> addr;
1581     let Inst{25} = addr{13};
1582     let Inst{23} = addr{12};
1583     let Inst{19-16} = addr{17-14};
1584     let Inst{11-0} = addr{11-0};
1585   }
1586   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1587                       (ins GPR:$Rn, am2offset:$offset),
1588                       IndexModePost, LdFrm, itin,
1589                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1590     // {13}     1 == Rm, 0 == imm12
1591     // {12}     isAdd
1592     // {11-0}   imm12/Rm
1593     bits<14> offset;
1594     bits<4> Rn;
1595     let Inst{25} = offset{13};
1596     let Inst{23} = offset{12};
1597     let Inst{19-16} = Rn;
1598     let Inst{11-0} = offset{11-0};
1599   }
1600 }
1601
1602 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1603 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1604
1605 def LDRH_PRE  : AI3ldhpr<(outs GPR:$Rt, GPR:$Rn_wb),
1606                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1607                      "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1608
1609 def LDRH_POST : AI3ldhpo<(outs GPR:$Rt, GPR:$Rn_wb),
1610                   (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1611                     "ldrh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1612
1613 def LDRSH_PRE : AI3ldshpr<(outs GPR:$Rt, GPR:$Rn_wb),
1614                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1615                       "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1616
1617 def LDRSH_POST: AI3ldshpo<(outs GPR:$Rt, GPR:$Rn_wb),
1618                   (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1619                    "ldrsh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1620
1621 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$Rt, GPR:$Rn_wb),
1622                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1623                       "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1624
1625 def LDRSB_POST: AI3ldsbpo<(outs GPR:$Rt, GPR:$Rn_wb),
1626                     (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_ru,
1627                    "ldrsb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1628
1629 // For disassembly only
1630 def LDRD_PRE : AI3lddpr<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1631                         (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_d_ru,
1632                  "ldrd", "\t$dst1, $dst2, $addr!", "$addr.base = $base_wb", []>,
1633                 Requires<[IsARM, HasV5TE]>;
1634
1635 // For disassembly only
1636 def LDRD_POST : AI3lddpo<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1637                    (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_d_ru,
1638             "ldrd", "\t$dst1, $dst2, [$base], $offset", "$base = $base_wb", []>,
1639                 Requires<[IsARM, HasV5TE]>;
1640
1641 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1642
1643 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1644
1645 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$dst, GPR:$base_wb),
1646                    (ins GPR:$base, am2offset:$offset), IndexModeNone,
1647                    LdFrm, IIC_iLoad_ru,
1648                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1649   let Inst{21} = 1; // overwrite
1650 }
1651
1652 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1653                   (ins GPR:$base,am2offset:$offset), IndexModeNone,
1654                   LdFrm, IIC_iLoad_bh_ru,
1655                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1656   let Inst{21} = 1; // overwrite
1657 }
1658
1659 def LDRSBT : AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1660                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1661                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1662   let Inst{21} = 1; // overwrite
1663 }
1664
1665 def LDRHT : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1666                  (ins GPR:$base, am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1667                   "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1668   let Inst{21} = 1; // overwrite
1669 }
1670
1671 def LDRSHT : AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1672                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1673                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1674   let Inst{21} = 1; // overwrite
1675 }
1676
1677 // Store
1678
1679 // Stores with truncate
1680 def STRH : AI3sth<(outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1681                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1682                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1683
1684 // Store doubleword
1685 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1686     isCodeGenOnly = 1 in  // $src2 doesn't exist in asm string
1687 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1688                StMiscFrm, IIC_iStore_d_r,
1689                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1690
1691 // Indexed stores
1692 def STR_PRE  : AI2ldstidx<0, 0, 1, (outs GPR:$Rn_wb),
1693                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1694                      IndexModePre, StFrm, IIC_iStore_ru,
1695                     "str", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1696                     [(set GPR:$Rn_wb,
1697                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]> {
1698   // {13}     1 == Rm, 0 == imm12
1699   // {12}     isAdd
1700   // {11-0}   imm12/Rm
1701   bits<14> offset;
1702   bits<4> Rn;
1703   let Inst{25} = offset{13};
1704   let Inst{23} = offset{12};
1705   let Inst{19-16} = Rn;
1706   let Inst{11-0} = offset{11-0};
1707 }
1708
1709 def STR_POST : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
1710                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1711                      IndexModePost, StFrm, IIC_iStore_ru,
1712                     "str", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1713                     [(set GPR:$Rn_wb,
1714                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]> {
1715   // {13}     1 == Rm, 0 == imm12
1716   // {12}     isAdd
1717   // {11-0}   imm12/Rm
1718   bits<14> offset;
1719   bits<4> Rn;
1720   let Inst{25} = offset{13};
1721   let Inst{23} = offset{12};
1722   let Inst{19-16} = Rn;
1723   let Inst{11-0} = offset{11-0};
1724 }
1725
1726 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1727                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1728                      StMiscFrm, IIC_iStore_ru,
1729                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1730                     [(set GPR:$base_wb,
1731                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1732
1733 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1734                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1735                      StMiscFrm, IIC_iStore_bh_ru,
1736                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1737                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1738                                          GPR:$base, am3offset:$offset))]>;
1739
1740 def STRB_PRE : AI2ldstidx<0, 1, 1, (outs GPR:$Rn_wb),
1741                      (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1742                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1743                      "strb", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1744                     [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1745                                          GPR:$Rn, am2offset:$offset))]> {
1746   // {13}     1 == Rm, 0 == imm12
1747   // {12}     isAdd
1748   // {11-0}   imm12/Rm
1749   bits<14> offset;
1750   bits<4> Rn;
1751   let Inst{25} = offset{13};
1752   let Inst{23} = offset{12};
1753   let Inst{19-16} = Rn;
1754   let Inst{11-0} = offset{11-0};
1755 }
1756
1757 def STRB_POST: AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
1758                      (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1759                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1760                      "strb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1761                     [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1762                                          GPR:$Rn, am2offset:$offset))]> {
1763   // {13}     1 == Rm, 0 == imm12
1764   // {12}     isAdd
1765   // {11-0}   imm12/Rm
1766   bits<14> offset;
1767   bits<4> Rn;
1768   let Inst{25} = offset{13};
1769   let Inst{23} = offset{12};
1770   let Inst{19-16} = Rn;
1771   let Inst{11-0} = offset{11-0};
1772 }
1773
1774 // For disassembly only
1775 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1776                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1777                      StMiscFrm, IIC_iStore_d_ru,
1778                      "strd", "\t$src1, $src2, [$base, $offset]!",
1779                      "$base = $base_wb", []>;
1780
1781 // For disassembly only
1782 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1783                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1784                      StMiscFrm, IIC_iStore_d_ru,
1785                      "strd", "\t$src1, $src2, [$base], $offset",
1786                      "$base = $base_wb", []>;
1787
1788 // STRT, STRBT, and STRHT are for disassembly only.
1789
1790 def STRT : AI2ldstidx<0, 0, 0, (outs GPR:$base_wb),
1791                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1792                     IndexModeNone, StFrm, IIC_iStore_ru,
1793                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1794                     [/* For disassembly only; pattern left blank */]> {
1795   let Inst{21} = 1; // overwrite
1796 }
1797
1798 def STRBT : AI2ldstidx<0, 1, 0, (outs GPR:$base_wb),
1799                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1800                      IndexModeNone, StFrm, IIC_iStore_bh_ru,
1801                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1802                      [/* For disassembly only; pattern left blank */]> {
1803   let Inst{21} = 1; // overwrite
1804 }
1805
1806 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1807                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1808                     StMiscFrm, IIC_iStore_bh_ru,
1809                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1810                     [/* For disassembly only; pattern left blank */]> {
1811   let Inst{21} = 1; // overwrite
1812 }
1813
1814 //===----------------------------------------------------------------------===//
1815 //  Load / store multiple Instructions.
1816 //
1817
1818 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1819                          InstrItinClass itin, InstrItinClass itin_upd> {
1820   def IA :
1821     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1822          IndexModeNone, f, itin,
1823          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1824     let Inst{24-23} = 0b01;       // Increment After
1825     let Inst{21}    = 0;          // No writeback
1826     let Inst{20}    = L_bit;
1827   }
1828   def IA_UPD :
1829     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1830          IndexModeUpd, f, itin_upd,
1831          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1832     let Inst{24-23} = 0b01;       // Increment After
1833     let Inst{21}    = 1;          // Writeback
1834     let Inst{20}    = L_bit;
1835   }
1836   def DA :
1837     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1838          IndexModeNone, f, itin,
1839          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1840     let Inst{24-23} = 0b00;       // Decrement After
1841     let Inst{21}    = 0;          // No writeback
1842     let Inst{20}    = L_bit;
1843   }
1844   def DA_UPD :
1845     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1846          IndexModeUpd, f, itin_upd,
1847          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1848     let Inst{24-23} = 0b00;       // Decrement After
1849     let Inst{21}    = 1;          // Writeback
1850     let Inst{20}    = L_bit;
1851   }
1852   def DB :
1853     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1854          IndexModeNone, f, itin,
1855          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1856     let Inst{24-23} = 0b10;       // Decrement Before
1857     let Inst{21}    = 0;          // No writeback
1858     let Inst{20}    = L_bit;
1859   }
1860   def DB_UPD :
1861     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1862          IndexModeUpd, f, itin_upd,
1863          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1864     let Inst{24-23} = 0b10;       // Decrement Before
1865     let Inst{21}    = 1;          // Writeback
1866     let Inst{20}    = L_bit;
1867   }
1868   def IB :
1869     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1870          IndexModeNone, f, itin,
1871          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1872     let Inst{24-23} = 0b11;       // Increment Before
1873     let Inst{21}    = 0;          // No writeback
1874     let Inst{20}    = L_bit;
1875   }
1876   def IB_UPD :
1877     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1878          IndexModeUpd, f, itin_upd,
1879          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1880     let Inst{24-23} = 0b11;       // Increment Before
1881     let Inst{21}    = 1;          // Writeback
1882     let Inst{20}    = L_bit;
1883   }
1884 }
1885
1886 let neverHasSideEffects = 1 in {
1887
1888 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1889 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
1890
1891 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1892 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
1893
1894 } // neverHasSideEffects
1895
1896 // Load / Store Multiple Mnemnoic Aliases
1897 def : MnemonicAlias<"ldm", "ldmia">;
1898 def : MnemonicAlias<"stm", "stmia">;
1899
1900 // FIXME: remove when we have a way to marking a MI with these properties.
1901 // FIXME: Should pc be an implicit operand like PICADD, etc?
1902 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1903     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1904 def LDMIA_RET : AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
1905                                       reglist:$regs, variable_ops),
1906                      IndexModeUpd, LdStMulFrm, IIC_iLoad_mBr,
1907                      "ldmia${p}\t$Rn!, $regs",
1908                      "$Rn = $wb", []> {
1909   let Inst{24-23} = 0b01;       // Increment After
1910   let Inst{21}    = 1;          // Writeback
1911   let Inst{20}    = 1;          // Load
1912 }
1913
1914 //===----------------------------------------------------------------------===//
1915 //  Move Instructions.
1916 //
1917
1918 let neverHasSideEffects = 1 in
1919 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1920                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1921   bits<4> Rd;
1922   bits<4> Rm;
1923
1924   let Inst{11-4} = 0b00000000;
1925   let Inst{25} = 0;
1926   let Inst{3-0} = Rm;
1927   let Inst{15-12} = Rd;
1928 }
1929
1930 // A version for the smaller set of tail call registers.
1931 let neverHasSideEffects = 1 in
1932 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1933                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1934   bits<4> Rd;
1935   bits<4> Rm;
1936
1937   let Inst{11-4} = 0b00000000;
1938   let Inst{25} = 0;
1939   let Inst{3-0} = Rm;
1940   let Inst{15-12} = Rd;
1941 }
1942
1943 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1944                 DPSoRegFrm, IIC_iMOVsr,
1945                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1946                 UnaryDP {
1947   bits<4> Rd;
1948   bits<12> src;
1949   let Inst{15-12} = Rd;
1950   let Inst{11-0} = src;
1951   let Inst{25} = 0;
1952 }
1953
1954 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1955 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1956                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1957   bits<4> Rd;
1958   bits<12> imm;
1959   let Inst{25} = 1;
1960   let Inst{15-12} = Rd;
1961   let Inst{19-16} = 0b0000;
1962   let Inst{11-0} = imm;
1963 }
1964
1965 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1966 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm:$imm),
1967                  DPFrm, IIC_iMOVi,
1968                  "movw", "\t$Rd, $imm",
1969                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1970                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1971   bits<4> Rd;
1972   bits<16> imm;
1973   let Inst{15-12} = Rd;
1974   let Inst{11-0}  = imm{11-0};
1975   let Inst{19-16} = imm{15-12};
1976   let Inst{20} = 0;
1977   let Inst{25} = 1;
1978 }
1979
1980 let Constraints = "$src = $Rd" in
1981 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm:$imm),
1982                   DPFrm, IIC_iMOVi,
1983                   "movt", "\t$Rd, $imm",
1984                   [(set GPR:$Rd,
1985                         (or (and GPR:$src, 0xffff),
1986                             lo16AllZero:$imm))]>, UnaryDP,
1987                   Requires<[IsARM, HasV6T2]> {
1988   bits<4> Rd;
1989   bits<16> imm;
1990   let Inst{15-12} = Rd;
1991   let Inst{11-0}  = imm{11-0};
1992   let Inst{19-16} = imm{15-12};
1993   let Inst{20} = 0;
1994   let Inst{25} = 1;
1995 }
1996
1997 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1998       Requires<[IsARM, HasV6T2]>;
1999
2000 let Uses = [CPSR] in
2001 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi, "",
2002                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2003                     Requires<[IsARM]>;
2004
2005 // These aren't really mov instructions, but we have to define them this way
2006 // due to flag operands.
2007
2008 let Defs = [CPSR] in {
2009 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi, "",
2010                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2011                       Requires<[IsARM]>;
2012 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi, "",
2013                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2014                       Requires<[IsARM]>;
2015 }
2016
2017 //===----------------------------------------------------------------------===//
2018 //  Extend Instructions.
2019 //
2020
2021 // Sign extenders
2022
2023 defm SXTB  : AI_ext_rrot<0b01101010,
2024                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2025 defm SXTH  : AI_ext_rrot<0b01101011,
2026                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2027
2028 defm SXTAB : AI_exta_rrot<0b01101010,
2029                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2030 defm SXTAH : AI_exta_rrot<0b01101011,
2031                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2032
2033 // For disassembly only
2034 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2035
2036 // For disassembly only
2037 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2038
2039 // Zero extenders
2040
2041 let AddedComplexity = 16 in {
2042 defm UXTB   : AI_ext_rrot<0b01101110,
2043                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2044 defm UXTH   : AI_ext_rrot<0b01101111,
2045                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2046 defm UXTB16 : AI_ext_rrot<0b01101100,
2047                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2048
2049 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2050 //        The transformation should probably be done as a combiner action
2051 //        instead so we can include a check for masking back in the upper
2052 //        eight bits of the source into the lower eight bits of the result.
2053 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2054 //               (UXTB16r_rot GPR:$Src, 24)>;
2055 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2056                (UXTB16r_rot GPR:$Src, 8)>;
2057
2058 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2059                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2060 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2061                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2062 }
2063
2064 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2065 // For disassembly only
2066 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2067
2068
2069 def SBFX  : I<(outs GPR:$Rd),
2070               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2071                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2072                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2073                Requires<[IsARM, HasV6T2]> {
2074   bits<4> Rd;
2075   bits<4> Rn;
2076   bits<5> lsb;
2077   bits<5> width;
2078   let Inst{27-21} = 0b0111101;
2079   let Inst{6-4}   = 0b101;
2080   let Inst{20-16} = width;
2081   let Inst{15-12} = Rd;
2082   let Inst{11-7}  = lsb;
2083   let Inst{3-0}   = Rn;
2084 }
2085
2086 def UBFX  : I<(outs GPR:$Rd),
2087               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2088                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2089                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2090                Requires<[IsARM, HasV6T2]> {
2091   bits<4> Rd;
2092   bits<4> Rn;
2093   bits<5> lsb;
2094   bits<5> width;
2095   let Inst{27-21} = 0b0111111;
2096   let Inst{6-4}   = 0b101;
2097   let Inst{20-16} = width;
2098   let Inst{15-12} = Rd;
2099   let Inst{11-7}  = lsb;
2100   let Inst{3-0}   = Rn;
2101 }
2102
2103 //===----------------------------------------------------------------------===//
2104 //  Arithmetic Instructions.
2105 //
2106
2107 defm ADD  : AsI1_bin_irs<0b0100, "add",
2108                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2109                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
2110 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2111                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2112                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
2113
2114 // ADD and SUB with 's' bit set.
2115 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2116                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2117                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2118 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2119                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2120                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2121
2122 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2123                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2124 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2125                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2126 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
2127                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2128 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
2129                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2130
2131 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2132                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2133                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2134   bits<4> Rd;
2135   bits<4> Rn;
2136   bits<12> imm;
2137   let Inst{25} = 1;
2138   let Inst{15-12} = Rd;
2139   let Inst{19-16} = Rn;
2140   let Inst{11-0} = imm;
2141 }
2142
2143 // The reg/reg form is only defined for the disassembler; for codegen it is
2144 // equivalent to SUBrr.
2145 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2146                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2147                  [/* For disassembly only; pattern left blank */]> {
2148   bits<4> Rd;
2149   bits<4> Rn;
2150   bits<4> Rm;
2151   let Inst{11-4} = 0b00000000;
2152   let Inst{25} = 0;
2153   let Inst{3-0} = Rm;
2154   let Inst{15-12} = Rd;
2155   let Inst{19-16} = Rn;
2156 }
2157
2158 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2159                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2160                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2161   bits<4> Rd;
2162   bits<4> Rn;
2163   bits<12> shift;
2164   let Inst{25} = 0;
2165   let Inst{11-0} = shift;
2166   let Inst{15-12} = Rd;
2167   let Inst{19-16} = Rn;
2168 }
2169
2170 // RSB with 's' bit set.
2171 let Defs = [CPSR] in {
2172 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2173                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
2174                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
2175   bits<4> Rd;
2176   bits<4> Rn;
2177   bits<12> imm;
2178   let Inst{25} = 1;
2179   let Inst{20} = 1;
2180   let Inst{15-12} = Rd;
2181   let Inst{19-16} = Rn;
2182   let Inst{11-0} = imm;
2183 }
2184 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2185                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
2186                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
2187   bits<4> Rd;
2188   bits<4> Rn;
2189   bits<12> shift;
2190   let Inst{25} = 0;
2191   let Inst{20} = 1;
2192   let Inst{11-0} = shift;
2193   let Inst{15-12} = Rd;
2194   let Inst{19-16} = Rn;
2195 }
2196 }
2197
2198 let Uses = [CPSR] in {
2199 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2200                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2201                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2202                  Requires<[IsARM]> {
2203   bits<4> Rd;
2204   bits<4> Rn;
2205   bits<12> imm;
2206   let Inst{25} = 1;
2207   let Inst{15-12} = Rd;
2208   let Inst{19-16} = Rn;
2209   let Inst{11-0} = imm;
2210 }
2211 // The reg/reg form is only defined for the disassembler; for codegen it is
2212 // equivalent to SUBrr.
2213 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2214                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2215                  [/* For disassembly only; pattern left blank */]> {
2216   bits<4> Rd;
2217   bits<4> Rn;
2218   bits<4> Rm;
2219   let Inst{11-4} = 0b00000000;
2220   let Inst{25} = 0;
2221   let Inst{3-0} = Rm;
2222   let Inst{15-12} = Rd;
2223   let Inst{19-16} = Rn;
2224 }
2225 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2226                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2227                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2228                  Requires<[IsARM]> {
2229   bits<4> Rd;
2230   bits<4> Rn;
2231   bits<12> shift;
2232   let Inst{25} = 0;
2233   let Inst{11-0} = shift;
2234   let Inst{15-12} = Rd;
2235   let Inst{19-16} = Rn;
2236 }
2237 }
2238
2239 // FIXME: Allow these to be predicated.
2240 let Defs = [CPSR], Uses = [CPSR] in {
2241 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2242                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2243                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2244                   Requires<[IsARM]> {
2245   bits<4> Rd;
2246   bits<4> Rn;
2247   bits<12> imm;
2248   let Inst{25} = 1;
2249   let Inst{20} = 1;
2250   let Inst{15-12} = Rd;
2251   let Inst{19-16} = Rn;
2252   let Inst{11-0} = imm;
2253 }
2254 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2255                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2256                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2257                   Requires<[IsARM]> {
2258   bits<4> Rd;
2259   bits<4> Rn;
2260   bits<12> shift;
2261   let Inst{25} = 0;
2262   let Inst{20} = 1;
2263   let Inst{11-0} = shift;
2264   let Inst{15-12} = Rd;
2265   let Inst{19-16} = Rn;
2266 }
2267 }
2268
2269 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2270 // The assume-no-carry-in form uses the negation of the input since add/sub
2271 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2272 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2273 // details.
2274 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2275              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2276 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2277              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2278 // The with-carry-in form matches bitwise not instead of the negation.
2279 // Effectively, the inverse interpretation of the carry flag already accounts
2280 // for part of the negation.
2281 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2282              (SBCri  GPR:$src, so_imm_not:$imm)>;
2283
2284 // Note: These are implemented in C++ code, because they have to generate
2285 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2286 // cannot produce.
2287 // (mul X, 2^n+1) -> (add (X << n), X)
2288 // (mul X, 2^n-1) -> (rsb X, (X << n))
2289
2290 // ARM Arithmetic Instruction -- for disassembly only
2291 // GPR:$dst = GPR:$a op GPR:$b
2292 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2293           list<dag> pattern = [/* For disassembly only; pattern left blank */]>
2294   : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iALUr,
2295        opc, "\t$Rd, $Rn, $Rm", pattern> {
2296   bits<4> Rd;
2297   bits<4> Rn;
2298   bits<4> Rm;
2299   let Inst{27-20} = op27_20;
2300   let Inst{11-4} = op11_4;
2301   let Inst{19-16} = Rn;
2302   let Inst{15-12} = Rd;
2303   let Inst{3-0}   = Rm;
2304 }
2305
2306 // Saturating add/subtract -- for disassembly only
2307
2308 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2309                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rn, GPR:$Rm))]>;
2310 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2311                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rn, GPR:$Rm))]>;
2312 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd">;
2313 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub">;
2314
2315 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2316 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2317 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2318 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2319 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2320 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2321 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2322 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2323 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2324 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2325 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2326 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2327
2328 // Signed/Unsigned add/subtract -- for disassembly only
2329
2330 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2331 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2332 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2333 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2334 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2335 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2336 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2337 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2338 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2339 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2340 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2341 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2342
2343 // Signed/Unsigned halving add/subtract -- for disassembly only
2344
2345 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2346 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2347 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2348 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2349 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2350 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2351 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2352 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2353 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2354 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2355 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2356 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2357
2358 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2359
2360 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2361                 MulFrm /* for convenience */, NoItinerary, "usad8",
2362                 "\t$Rd, $Rn, $Rm", []>,
2363              Requires<[IsARM, HasV6]> {
2364   bits<4> Rd;
2365   bits<4> Rn;
2366   bits<4> Rm;
2367   let Inst{27-20} = 0b01111000;
2368   let Inst{15-12} = 0b1111;
2369   let Inst{7-4} = 0b0001;
2370   let Inst{19-16} = Rd;
2371   let Inst{11-8} = Rm;
2372   let Inst{3-0} = Rn;
2373 }
2374 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2375                 MulFrm /* for convenience */, NoItinerary, "usada8",
2376                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2377              Requires<[IsARM, HasV6]> {
2378   bits<4> Rd;
2379   bits<4> Rn;
2380   bits<4> Rm;
2381   bits<4> Ra;
2382   let Inst{27-20} = 0b01111000;
2383   let Inst{7-4} = 0b0001;
2384   let Inst{19-16} = Rd;
2385   let Inst{15-12} = Ra;
2386   let Inst{11-8} = Rm;
2387   let Inst{3-0} = Rn;
2388 }
2389
2390 // Signed/Unsigned saturate -- for disassembly only
2391
2392 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2393               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2394               [/* For disassembly only; pattern left blank */]> {
2395   bits<4> Rd;
2396   bits<5> sat_imm;
2397   bits<4> Rn;
2398   bits<8> sh;
2399   let Inst{27-21} = 0b0110101;
2400   let Inst{5-4} = 0b01;
2401   let Inst{20-16} = sat_imm;
2402   let Inst{15-12} = Rd;
2403   let Inst{11-7} = sh{7-3};
2404   let Inst{6} = sh{0};
2405   let Inst{3-0} = Rn;
2406 }
2407
2408 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2409                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2410                 [/* For disassembly only; pattern left blank */]> {
2411   bits<4> Rd;
2412   bits<4> sat_imm;
2413   bits<4> Rn;
2414   let Inst{27-20} = 0b01101010;
2415   let Inst{11-4} = 0b11110011;
2416   let Inst{15-12} = Rd;
2417   let Inst{19-16} = sat_imm;
2418   let Inst{3-0} = Rn;
2419 }
2420
2421 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2422               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2423               [/* For disassembly only; pattern left blank */]> {
2424   bits<4> Rd;
2425   bits<5> sat_imm;
2426   bits<4> Rn;
2427   bits<8> sh;
2428   let Inst{27-21} = 0b0110111;
2429   let Inst{5-4} = 0b01;
2430   let Inst{15-12} = Rd;
2431   let Inst{11-7} = sh{7-3};
2432   let Inst{6} = sh{0};
2433   let Inst{20-16} = sat_imm;
2434   let Inst{3-0} = Rn;
2435 }
2436
2437 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2438                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2439                 [/* For disassembly only; pattern left blank */]> {
2440   bits<4> Rd;
2441   bits<4> sat_imm;
2442   bits<4> Rn;
2443   let Inst{27-20} = 0b01101110;
2444   let Inst{11-4} = 0b11110011;
2445   let Inst{15-12} = Rd;
2446   let Inst{19-16} = sat_imm;
2447   let Inst{3-0} = Rn;
2448 }
2449
2450 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2451 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2452
2453 //===----------------------------------------------------------------------===//
2454 //  Bitwise Instructions.
2455 //
2456
2457 defm AND   : AsI1_bin_irs<0b0000, "and",
2458                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2459                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2460 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2461                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2462                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2463 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2464                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2465                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2466 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2467                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2468                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2469
2470 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2471                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2472                "bfc", "\t$Rd, $imm", "$src = $Rd",
2473                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2474                Requires<[IsARM, HasV6T2]> {
2475   bits<4> Rd;
2476   bits<10> imm;
2477   let Inst{27-21} = 0b0111110;
2478   let Inst{6-0}   = 0b0011111;
2479   let Inst{15-12} = Rd;
2480   let Inst{11-7}  = imm{4-0}; // lsb
2481   let Inst{20-16} = imm{9-5}; // width
2482 }
2483
2484 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2485 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2486                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2487                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2488                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2489                                 bf_inv_mask_imm:$imm))]>,
2490                Requires<[IsARM, HasV6T2]> {
2491   bits<4> Rd;
2492   bits<4> Rn;
2493   bits<10> imm;
2494   let Inst{27-21} = 0b0111110;
2495   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2496   let Inst{15-12} = Rd;
2497   let Inst{11-7}  = imm{4-0}; // lsb
2498   let Inst{20-16} = imm{9-5}; // width
2499   let Inst{3-0}   = Rn;
2500 }
2501
2502 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2503                   "mvn", "\t$Rd, $Rm",
2504                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2505   bits<4> Rd;
2506   bits<4> Rm;
2507   let Inst{25} = 0;
2508   let Inst{19-16} = 0b0000;
2509   let Inst{11-4} = 0b00000000;
2510   let Inst{15-12} = Rd;
2511   let Inst{3-0} = Rm;
2512 }
2513 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2514                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2515                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2516   bits<4> Rd;
2517   bits<12> shift;
2518   let Inst{25} = 0;
2519   let Inst{19-16} = 0b0000;
2520   let Inst{15-12} = Rd;
2521   let Inst{11-0} = shift;
2522 }
2523 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2524 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2525                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2526                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2527   bits<4> Rd;
2528   bits<12> imm;
2529   let Inst{25} = 1;
2530   let Inst{19-16} = 0b0000;
2531   let Inst{15-12} = Rd;
2532   let Inst{11-0} = imm;
2533 }
2534
2535 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2536              (BICri GPR:$src, so_imm_not:$imm)>;
2537
2538 //===----------------------------------------------------------------------===//
2539 //  Multiply Instructions.
2540 //
2541 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2542              string opc, string asm, list<dag> pattern>
2543   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2544   bits<4> Rd;
2545   bits<4> Rm;
2546   bits<4> Rn;
2547   let Inst{19-16} = Rd;
2548   let Inst{11-8}  = Rm;
2549   let Inst{3-0}   = Rn;
2550 }
2551 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2552              string opc, string asm, list<dag> pattern>
2553   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2554   bits<4> RdLo;
2555   bits<4> RdHi;
2556   bits<4> Rm;
2557   bits<4> Rn;
2558   let Inst{19-16} = RdHi;
2559   let Inst{15-12} = RdLo;
2560   let Inst{11-8}  = Rm;
2561   let Inst{3-0}   = Rn;
2562 }
2563
2564 let isCommutable = 1 in
2565 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2566                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2567                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>;
2568
2569 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2570                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2571                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]> {
2572   bits<4> Ra;
2573   let Inst{15-12} = Ra;
2574 }
2575
2576 def MLS  : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
2577                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
2578                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
2579                    Requires<[IsARM, HasV6T2]> {
2580   bits<4> Rd;
2581   bits<4> Rm;
2582   bits<4> Rn;
2583   let Inst{19-16} = Rd;
2584   let Inst{11-8}  = Rm;
2585   let Inst{3-0}   = Rn;
2586 }
2587
2588 // Extra precision multiplies with low / high results
2589
2590 let neverHasSideEffects = 1 in {
2591 let isCommutable = 1 in {
2592 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2593                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2594                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2595
2596 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2597                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2598                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2599 }
2600
2601 // Multiply + accumulate
2602 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2603                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2604                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2605
2606 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2607                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2608                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2609
2610 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2611                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2612                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2613                     Requires<[IsARM, HasV6]> {
2614   bits<4> RdLo;
2615   bits<4> RdHi;
2616   bits<4> Rm;
2617   bits<4> Rn;
2618   let Inst{19-16} = RdLo;
2619   let Inst{15-12} = RdHi;
2620   let Inst{11-8}  = Rm;
2621   let Inst{3-0}   = Rn;
2622 }
2623 } // neverHasSideEffects
2624
2625 // Most significant word multiply
2626 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2627                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2628                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2629             Requires<[IsARM, HasV6]> {
2630   let Inst{15-12} = 0b1111;
2631 }
2632
2633 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2634                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2635                [/* For disassembly only; pattern left blank */]>,
2636             Requires<[IsARM, HasV6]> {
2637   let Inst{15-12} = 0b1111;
2638 }
2639
2640 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2641                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2642                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2643                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2644             Requires<[IsARM, HasV6]>;
2645
2646 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2647                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2648                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2649                [/* For disassembly only; pattern left blank */]>,
2650             Requires<[IsARM, HasV6]>;
2651
2652 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2653                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2654                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2655                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2656             Requires<[IsARM, HasV6]>;
2657
2658 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2659                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2660                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2661                [/* For disassembly only; pattern left blank */]>,
2662             Requires<[IsARM, HasV6]>;
2663
2664 multiclass AI_smul<string opc, PatFrag opnode> {
2665   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2666               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2667               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2668                                       (sext_inreg GPR:$Rm, i16)))]>,
2669            Requires<[IsARM, HasV5TE]>;
2670
2671   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2672               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2673               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2674                                       (sra GPR:$Rm, (i32 16))))]>,
2675            Requires<[IsARM, HasV5TE]>;
2676
2677   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2678               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2679               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2680                                       (sext_inreg GPR:$Rm, i16)))]>,
2681            Requires<[IsARM, HasV5TE]>;
2682
2683   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2684               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2685               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2686                                       (sra GPR:$Rm, (i32 16))))]>,
2687             Requires<[IsARM, HasV5TE]>;
2688
2689   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2690               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2691               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2692                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2693            Requires<[IsARM, HasV5TE]>;
2694
2695   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2696               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2697               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2698                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2699             Requires<[IsARM, HasV5TE]>;
2700 }
2701
2702
2703 multiclass AI_smla<string opc, PatFrag opnode> {
2704   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2705               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2706               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2707               [(set GPR:$Rd, (add GPR:$Ra,
2708                                (opnode (sext_inreg GPR:$Rn, i16),
2709                                        (sext_inreg GPR:$Rm, i16))))]>,
2710            Requires<[IsARM, HasV5TE]>;
2711
2712   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2713               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2714               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2715               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2716                                                    (sra GPR:$Rm, (i32 16)))))]>,
2717            Requires<[IsARM, HasV5TE]>;
2718
2719   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2720               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2721               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2722               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2723                                                 (sext_inreg GPR:$Rm, i16))))]>,
2724            Requires<[IsARM, HasV5TE]>;
2725
2726   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2727               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2728               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2729              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2730                                                    (sra GPR:$Rm, (i32 16)))))]>,
2731             Requires<[IsARM, HasV5TE]>;
2732
2733   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2734               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2735               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2736               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2737                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2738            Requires<[IsARM, HasV5TE]>;
2739
2740   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2741               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2742               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2743               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2744                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2745             Requires<[IsARM, HasV5TE]>;
2746 }
2747
2748 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2749 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2750
2751 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2752 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2753                       (ins GPR:$Rn, GPR:$Rm),
2754                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2755                       [/* For disassembly only; pattern left blank */]>,
2756               Requires<[IsARM, HasV5TE]>;
2757
2758 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2759                       (ins GPR:$Rn, GPR:$Rm),
2760                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2761                       [/* For disassembly only; pattern left blank */]>,
2762               Requires<[IsARM, HasV5TE]>;
2763
2764 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2765                       (ins GPR:$Rn, GPR:$Rm),
2766                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2767                       [/* For disassembly only; pattern left blank */]>,
2768               Requires<[IsARM, HasV5TE]>;
2769
2770 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2771                       (ins GPR:$Rn, GPR:$Rm),
2772                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2773                       [/* For disassembly only; pattern left blank */]>,
2774               Requires<[IsARM, HasV5TE]>;
2775
2776 // Helper class for AI_smld -- for disassembly only
2777 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2778                     InstrItinClass itin, string opc, string asm>
2779   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2780   bits<4> Rn;
2781   bits<4> Rm;
2782   let Inst{4}     = 1;
2783   let Inst{5}     = swap;
2784   let Inst{6}     = sub;
2785   let Inst{7}     = 0;
2786   let Inst{21-20} = 0b00;
2787   let Inst{22}    = long;
2788   let Inst{27-23} = 0b01110;
2789   let Inst{11-8}  = Rm;
2790   let Inst{3-0}   = Rn;
2791 }
2792 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2793                 InstrItinClass itin, string opc, string asm>
2794   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2795   bits<4> Rd;
2796   let Inst{15-12} = 0b1111;
2797   let Inst{19-16} = Rd;
2798 }
2799 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2800                 InstrItinClass itin, string opc, string asm>
2801   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2802   bits<4> Ra;
2803   let Inst{15-12} = Ra;
2804 }
2805 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2806                   InstrItinClass itin, string opc, string asm>
2807   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2808   bits<4> RdLo;
2809   bits<4> RdHi;
2810   let Inst{19-16} = RdHi;
2811   let Inst{15-12} = RdLo;
2812 }
2813
2814 multiclass AI_smld<bit sub, string opc> {
2815
2816   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2817                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2818
2819   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2820                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2821
2822   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2823                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2824                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2825
2826   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2827                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2828                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2829
2830 }
2831
2832 defm SMLA : AI_smld<0, "smla">;
2833 defm SMLS : AI_smld<1, "smls">;
2834
2835 multiclass AI_sdml<bit sub, string opc> {
2836
2837   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2838                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2839   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2840                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2841 }
2842
2843 defm SMUA : AI_sdml<0, "smua">;
2844 defm SMUS : AI_sdml<1, "smus">;
2845
2846 //===----------------------------------------------------------------------===//
2847 //  Misc. Arithmetic Instructions.
2848 //
2849
2850 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2851               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2852               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2853
2854 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2855               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2856               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2857            Requires<[IsARM, HasV6T2]>;
2858
2859 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2860               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2861               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2862
2863 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2864                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2865                [(set GPR:$Rd,
2866                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2867                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2868                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2869                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2870                Requires<[IsARM, HasV6]>;
2871
2872 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2873                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2874                [(set GPR:$Rd,
2875                   (sext_inreg
2876                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2877                         (shl GPR:$Rm, (i32 8))), i16))]>,
2878                Requires<[IsARM, HasV6]>;
2879
2880 def lsl_shift_imm : SDNodeXForm<imm, [{
2881   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2882   return CurDAG->getTargetConstant(Sh, MVT::i32);
2883 }]>;
2884
2885 def lsl_amt : PatLeaf<(i32 imm), [{
2886   return (N->getZExtValue() < 32);
2887 }], lsl_shift_imm>;
2888
2889 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
2890                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2891                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2892                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
2893                                   (and (shl GPR:$Rm, lsl_amt:$sh),
2894                                        0xFFFF0000)))]>,
2895                Requires<[IsARM, HasV6]>;
2896
2897 // Alternate cases for PKHBT where identities eliminate some nodes.
2898 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
2899                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
2900 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
2901                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
2902
2903 def asr_shift_imm : SDNodeXForm<imm, [{
2904   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
2905   return CurDAG->getTargetConstant(Sh, MVT::i32);
2906 }]>;
2907
2908 def asr_amt : PatLeaf<(i32 imm), [{
2909   return (N->getZExtValue() <= 32);
2910 }], asr_shift_imm>;
2911
2912 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2913 // will match the pattern below.
2914 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
2915                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2916                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2917                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
2918                                   (and (sra GPR:$Rm, asr_amt:$sh),
2919                                        0xFFFF)))]>,
2920                Requires<[IsARM, HasV6]>;
2921
2922 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2923 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2924 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
2925                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
2926 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2927                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
2928                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
2929
2930 //===----------------------------------------------------------------------===//
2931 //  Comparison Instructions...
2932 //
2933
2934 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2935                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2936                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2937
2938 // FIXME: We have to be careful when using the CMN instruction and comparison
2939 // with 0. One would expect these two pieces of code should give identical
2940 // results:
2941 //
2942 //   rsbs r1, r1, 0
2943 //   cmp  r0, r1
2944 //   mov  r0, #0
2945 //   it   ls
2946 //   mov  r0, #1
2947 //
2948 // and:
2949 //
2950 //   cmn  r0, r1
2951 //   mov  r0, #0
2952 //   it   ls
2953 //   mov  r0, #1
2954 //
2955 // However, the CMN gives the *opposite* result when r1 is 0. This is because
2956 // the carry flag is set in the CMP case but not in the CMN case. In short, the
2957 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
2958 // value of r0 and the carry bit (because the "carry bit" parameter to
2959 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
2960 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
2961 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
2962 // parameter to AddWithCarry is defined as 0).
2963 //
2964 // When x is 0 and unsigned:
2965 //
2966 //    x = 0
2967 //   ~x = 0xFFFF FFFF
2968 //   ~x + 1 = 0x1 0000 0000
2969 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
2970 //
2971 // Therefore, we should disable CMN when comparing against zero, until we can
2972 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
2973 // when it's a comparison which doesn't look at the 'carry' flag).
2974 //
2975 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
2976 //
2977 // This is related to <rdar://problem/7569620>.
2978 //
2979 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2980 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2981
2982 // Note that TST/TEQ don't set all the same flags that CMP does!
2983 defm TST  : AI1_cmp_irs<0b1000, "tst",
2984                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2985                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
2986 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2987                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2988                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
2989
2990 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
2991                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2992                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2993 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
2994                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2995                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2996
2997 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
2998 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
2999
3000 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3001              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3002
3003 // Pseudo i64 compares for some floating point compares.
3004 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3005     Defs = [CPSR] in {
3006 def BCCi64 : PseudoInst<(outs),
3007     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3008      IIC_Br, "",
3009     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3010
3011 def BCCZi64 : PseudoInst<(outs),
3012      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br, "",
3013     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3014 } // usesCustomInserter
3015
3016
3017 // Conditional moves
3018 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3019 // a two-value operand where a dag node expects two operands. :(
3020 // FIXME: These should all be pseudo-instructions that get expanded to
3021 //        the normal MOV instructions. That would fix the dependency on
3022 //        special casing them in tblgen.
3023 let neverHasSideEffects = 1 in {
3024 def MOVCCr : AI1<0b1101, (outs GPR:$Rd), (ins GPR:$false, GPR:$Rm), DPFrm,
3025                 IIC_iCMOVr, "mov", "\t$Rd, $Rm",
3026       [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3027                 RegConstraint<"$false = $Rd">, UnaryDP {
3028   bits<4> Rd;
3029   bits<4> Rm;
3030   let Inst{25} = 0;
3031   let Inst{20} = 0;
3032   let Inst{15-12} = Rd;
3033   let Inst{11-4} = 0b00000000;
3034   let Inst{3-0} = Rm;
3035 }
3036
3037 def MOVCCs : AI1<0b1101, (outs GPR:$Rd),
3038                  (ins GPR:$false, so_reg:$shift), DPSoRegFrm, IIC_iCMOVsr,
3039                 "mov", "\t$Rd, $shift",
3040    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3041                 RegConstraint<"$false = $Rd">, UnaryDP {
3042   bits<4> Rd;
3043   bits<12> shift;
3044   let Inst{25} = 0;
3045   let Inst{20} = 0;
3046   let Inst{19-16} = 0;
3047   let Inst{15-12} = Rd;
3048   let Inst{11-0} = shift;
3049 }
3050
3051 let isMoveImm = 1 in
3052 def MOVCCi16 : AI1<0b1000, (outs GPR:$Rd), (ins GPR:$false, i32imm:$imm),
3053                  DPFrm, IIC_iMOVi,
3054                  "movw", "\t$Rd, $imm",
3055                  []>,
3056                  RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
3057                  UnaryDP {
3058   bits<4> Rd;
3059   bits<16> imm;
3060   let Inst{25} = 1;
3061   let Inst{20} = 0;
3062   let Inst{19-16} = imm{15-12};
3063   let Inst{15-12} = Rd;
3064   let Inst{11-0}  = imm{11-0};
3065 }
3066
3067 let isMoveImm = 1 in
3068 def MOVCCi : AI1<0b1101, (outs GPR:$Rd),
3069                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3070                 "mov", "\t$Rd, $imm",
3071    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3072                 RegConstraint<"$false = $Rd">, UnaryDP {
3073   bits<4> Rd;
3074   bits<12> imm;
3075   let Inst{25} = 1;
3076   let Inst{20} = 0;
3077   let Inst{19-16} = 0b0000;
3078   let Inst{15-12} = Rd;
3079   let Inst{11-0} = imm;
3080 }
3081
3082 // Two instruction predicate mov immediate.
3083 let isMoveImm = 1 in
3084 def MOVCCi32imm : PseudoInst<(outs GPR:$Rd),
3085                              (ins GPR:$false, i32imm:$src, pred:$p),
3086                   IIC_iCMOVix2, "", []>, RegConstraint<"$false = $Rd">;
3087
3088 let isMoveImm = 1 in
3089 def MVNCCi : AI1<0b1111, (outs GPR:$Rd),
3090                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3091                 "mvn", "\t$Rd, $imm",
3092  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3093                 RegConstraint<"$false = $Rd">, UnaryDP {
3094   bits<4> Rd;
3095   bits<12> imm;
3096   let Inst{25} = 1;
3097   let Inst{20} = 0;
3098   let Inst{19-16} = 0b0000;
3099   let Inst{15-12} = Rd;
3100   let Inst{11-0} = imm;
3101 }
3102 } // neverHasSideEffects
3103
3104 //===----------------------------------------------------------------------===//
3105 // Atomic operations intrinsics
3106 //
3107
3108 def memb_opt : Operand<i32> {
3109   let PrintMethod = "printMemBOption";
3110 }
3111
3112 // memory barriers protect the atomic sequences
3113 let hasSideEffects = 1 in {
3114 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3115                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3116                 Requires<[IsARM, HasDB]> {
3117   bits<4> opt;
3118   let Inst{31-4} = 0xf57ff05;
3119   let Inst{3-0} = opt;
3120 }
3121
3122 def DMB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
3123                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
3124                        [(ARMMemBarrierMCR GPR:$zero)]>,
3125                        Requires<[IsARM, HasV6]> {
3126   // FIXME: add encoding
3127 }
3128 }
3129
3130 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3131                 "dsb", "\t$opt",
3132                 [/* For disassembly only; pattern left blank */]>,
3133                 Requires<[IsARM, HasDB]> {
3134   bits<4> opt;
3135   let Inst{31-4} = 0xf57ff04;
3136   let Inst{3-0} = opt;
3137 }
3138
3139 // ISB has only full system option -- for disassembly only
3140 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3141                 Requires<[IsARM, HasDB]> {
3142   let Inst{31-4} = 0xf57ff06;
3143   let Inst{3-0} = 0b1111;
3144 }
3145
3146 let usesCustomInserter = 1 in {
3147   let Uses = [CPSR] in {
3148     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3149       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3150       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3151     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3152       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3153       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3154     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3155       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3156       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3157     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3158       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3159       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3160     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3161       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3162       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3163     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3164       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3165       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3166     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3167       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3168       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3169     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3170       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3171       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3172     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3173       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3174       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3175     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3176       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3177       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3178     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3179       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3180       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3181     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3182       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3183       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3184     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3185       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3186       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3187     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3188       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3189       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3190     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3191       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3192       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3193     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3194       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3195       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3196     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3197       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3198       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3199     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3200       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3201       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3202
3203     def ATOMIC_SWAP_I8 : PseudoInst<
3204       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3205       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3206     def ATOMIC_SWAP_I16 : PseudoInst<
3207       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3208       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3209     def ATOMIC_SWAP_I32 : PseudoInst<
3210       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3211       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3212
3213     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3214       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3215       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3216     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3217       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3218       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3219     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3220       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3221       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3222 }
3223 }
3224
3225 let mayLoad = 1 in {
3226 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3227                     "ldrexb", "\t$Rt, [$Rn]",
3228                     []>;
3229 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3230                     "ldrexh", "\t$Rt, [$Rn]",
3231                     []>;
3232 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3233                     "ldrex", "\t$Rt, [$Rn]",
3234                     []>;
3235 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3236                     NoItinerary,
3237                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3238                     []>;
3239 }
3240
3241 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3242 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3243                     NoItinerary,
3244                     "strexb", "\t$Rd, $src, [$Rn]",
3245                     []>;
3246 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3247                     NoItinerary,
3248                     "strexh", "\t$Rd, $Rt, [$Rn]",
3249                     []>;
3250 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3251                     NoItinerary,
3252                     "strex", "\t$Rd, $Rt, [$Rn]",
3253                     []>;
3254 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3255                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3256                     NoItinerary,
3257                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3258                     []>;
3259 }
3260
3261 // Clear-Exclusive is for disassembly only.
3262 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3263                 [/* For disassembly only; pattern left blank */]>,
3264             Requires<[IsARM, HasV7]>  {
3265   let Inst{31-0} = 0b11110101011111111111000000011111;
3266 }
3267
3268 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3269 let mayLoad = 1 in {
3270 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3271              [/* For disassembly only; pattern left blank */]>;
3272 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3273              [/* For disassembly only; pattern left blank */]>;
3274 }
3275
3276 //===----------------------------------------------------------------------===//
3277 // TLS Instructions
3278 //
3279
3280 // __aeabi_read_tp preserves the registers r1-r3.
3281 // FIXME: This needs to be a pseudo of some sort so that we can get the
3282 // encoding right, complete with fixup for the aeabi_read_tp function.
3283 let isCall = 1,
3284   Defs = [R0, R12, LR, CPSR] in {
3285   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
3286                "bl\t__aeabi_read_tp",
3287                [(set R0, ARMthread_pointer)]>;
3288 }
3289
3290 //===----------------------------------------------------------------------===//
3291 // SJLJ Exception handling intrinsics
3292 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3293 //   address and save #0 in R0 for the non-longjmp case.
3294 //   Since by its nature we may be coming from some other function to get
3295 //   here, and we're using the stack frame for the containing function to
3296 //   save/restore registers, we can't keep anything live in regs across
3297 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3298 //   when we get here from a longjmp(). We force everthing out of registers
3299 //   except for our own input by listing the relevant registers in Defs. By
3300 //   doing so, we also cause the prologue/epilogue code to actively preserve
3301 //   all of the callee-saved resgisters, which is exactly what we want.
3302 //   A constant value is passed in $val, and we use the location as a scratch.
3303 //
3304 // These are pseudo-instructions and are lowered to individual MC-insts, so
3305 // no encoding information is necessary.
3306 let Defs =
3307   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3308     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3309     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3310     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3311   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
3312                                AddrModeNone, SizeSpecial, IndexModeNone,
3313                                Pseudo, NoItinerary, "", "",
3314                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3315                            Requires<[IsARM, HasVFP2]>;
3316 }
3317
3318 let Defs =
3319   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3320   hasSideEffects = 1, isBarrier = 1 in {
3321   def Int_eh_sjlj_setjmp_nofp : XI<(outs), (ins GPR:$src, GPR:$val),
3322                                    AddrModeNone, SizeSpecial, IndexModeNone,
3323                                    Pseudo, NoItinerary, "", "",
3324                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3325                                 Requires<[IsARM, NoVFP]>;
3326 }
3327
3328 // FIXME: Non-Darwin version(s)
3329 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3330     Defs = [ R7, LR, SP ] in {
3331 def Int_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
3332                              AddrModeNone, SizeSpecial, IndexModeNone,
3333                              Pseudo, NoItinerary, "", "",
3334                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3335                                 Requires<[IsARM, IsDarwin]>;
3336 }
3337
3338 // eh.sjlj.dispatchsetup pseudo-instruction.
3339 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3340 // handled when the pseudo is expanded (which happens before any passes
3341 // that need the instruction size).
3342 let isBarrier = 1, hasSideEffects = 1 in
3343 def Int_eh_sjlj_dispatchsetup :
3344  PseudoInst<(outs), (ins GPR:$src), NoItinerary, "",
3345             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3346               Requires<[IsDarwin]>;
3347
3348 //===----------------------------------------------------------------------===//
3349 // Non-Instruction Patterns
3350 //
3351
3352 // Large immediate handling.
3353
3354 // 32-bit immediate using two piece so_imms or movw + movt.
3355 // This is a single pseudo instruction, the benefit is that it can be remat'd
3356 // as a single unit instead of having to handle reg inputs.
3357 // FIXME: Remove this when we can do generalized remat.
3358 let isReMaterializable = 1, isMoveImm = 1 in
3359 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2, "",
3360                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3361                            Requires<[IsARM]>;
3362
3363 // ConstantPool, GlobalAddress, and JumpTable
3364 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3365             Requires<[IsARM, DontUseMovt]>;
3366 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3367 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3368             Requires<[IsARM, UseMovt]>;
3369 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3370              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3371
3372 // TODO: add,sub,and, 3-instr forms?
3373
3374 // Tail calls
3375 def : ARMPat<(ARMtcret tcGPR:$dst),
3376           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3377
3378 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3379           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3380
3381 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3382           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3383
3384 def : ARMPat<(ARMtcret tcGPR:$dst),
3385           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3386
3387 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3388           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3389
3390 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3391           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3392
3393 // Direct calls
3394 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3395       Requires<[IsARM, IsNotDarwin]>;
3396 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3397       Requires<[IsARM, IsDarwin]>;
3398
3399 // zextload i1 -> zextload i8
3400 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3401 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3402
3403 // extload -> zextload
3404 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3405 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3406 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3407 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3408
3409 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3410
3411 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3412 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3413
3414 // smul* and smla*
3415 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3416                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3417                  (SMULBB GPR:$a, GPR:$b)>;
3418 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3419                  (SMULBB GPR:$a, GPR:$b)>;
3420 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3421                       (sra GPR:$b, (i32 16))),
3422                  (SMULBT GPR:$a, GPR:$b)>;
3423 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3424                  (SMULBT GPR:$a, GPR:$b)>;
3425 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3426                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3427                  (SMULTB GPR:$a, GPR:$b)>;
3428 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3429                 (SMULTB GPR:$a, GPR:$b)>;
3430 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3431                       (i32 16)),
3432                  (SMULWB GPR:$a, GPR:$b)>;
3433 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3434                  (SMULWB GPR:$a, GPR:$b)>;
3435
3436 def : ARMV5TEPat<(add GPR:$acc,
3437                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3438                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3439                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3440 def : ARMV5TEPat<(add GPR:$acc,
3441                       (mul sext_16_node:$a, sext_16_node:$b)),
3442                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3443 def : ARMV5TEPat<(add GPR:$acc,
3444                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3445                            (sra GPR:$b, (i32 16)))),
3446                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3447 def : ARMV5TEPat<(add GPR:$acc,
3448                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3449                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3450 def : ARMV5TEPat<(add GPR:$acc,
3451                       (mul (sra GPR:$a, (i32 16)),
3452                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3453                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3454 def : ARMV5TEPat<(add GPR:$acc,
3455                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3456                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3457 def : ARMV5TEPat<(add GPR:$acc,
3458                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3459                            (i32 16))),
3460                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3461 def : ARMV5TEPat<(add GPR:$acc,
3462                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3463                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3464
3465 //===----------------------------------------------------------------------===//
3466 // Thumb Support
3467 //
3468
3469 include "ARMInstrThumb.td"
3470
3471 //===----------------------------------------------------------------------===//
3472 // Thumb2 Support
3473 //
3474
3475 include "ARMInstrThumb2.td"
3476
3477 //===----------------------------------------------------------------------===//
3478 // Floating Point Support
3479 //
3480
3481 include "ARMInstrVFP.td"
3482
3483 //===----------------------------------------------------------------------===//
3484 // Advanced SIMD (NEON) Support
3485 //
3486
3487 include "ARMInstrNEON.td"
3488
3489 //===----------------------------------------------------------------------===//
3490 // Coprocessor Instructions.  For disassembly only.
3491 //
3492
3493 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3494             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3495             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3496               [/* For disassembly only; pattern left blank */]> {
3497   let Inst{4} = 0;
3498 }
3499
3500 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3501                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3502                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3503                [/* For disassembly only; pattern left blank */]> {
3504   let Inst{31-28} = 0b1111;
3505   let Inst{4} = 0;
3506 }
3507
3508 class ACI<dag oops, dag iops, string opc, string asm>
3509   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3510       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3511   let Inst{27-25} = 0b110;
3512 }
3513
3514 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3515
3516   def _OFFSET : ACI<(outs),
3517       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3518       opc, "\tp$cop, cr$CRd, $addr"> {
3519     let Inst{31-28} = op31_28;
3520     let Inst{24} = 1; // P = 1
3521     let Inst{21} = 0; // W = 0
3522     let Inst{22} = 0; // D = 0
3523     let Inst{20} = load;
3524   }
3525
3526   def _PRE : ACI<(outs),
3527       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3528       opc, "\tp$cop, cr$CRd, $addr!"> {
3529     let Inst{31-28} = op31_28;
3530     let Inst{24} = 1; // P = 1
3531     let Inst{21} = 1; // W = 1
3532     let Inst{22} = 0; // D = 0
3533     let Inst{20} = load;
3534   }
3535
3536   def _POST : ACI<(outs),
3537       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3538       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3539     let Inst{31-28} = op31_28;
3540     let Inst{24} = 0; // P = 0
3541     let Inst{21} = 1; // W = 1
3542     let Inst{22} = 0; // D = 0
3543     let Inst{20} = load;
3544   }
3545
3546   def _OPTION : ACI<(outs),
3547       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3548       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3549     let Inst{31-28} = op31_28;
3550     let Inst{24} = 0; // P = 0
3551     let Inst{23} = 1; // U = 1
3552     let Inst{21} = 0; // W = 0
3553     let Inst{22} = 0; // D = 0
3554     let Inst{20} = load;
3555   }
3556
3557   def L_OFFSET : ACI<(outs),
3558       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3559       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3560     let Inst{31-28} = op31_28;
3561     let Inst{24} = 1; // P = 1
3562     let Inst{21} = 0; // W = 0
3563     let Inst{22} = 1; // D = 1
3564     let Inst{20} = load;
3565   }
3566
3567   def L_PRE : ACI<(outs),
3568       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3569       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3570     let Inst{31-28} = op31_28;
3571     let Inst{24} = 1; // P = 1
3572     let Inst{21} = 1; // W = 1
3573     let Inst{22} = 1; // D = 1
3574     let Inst{20} = load;
3575   }
3576
3577   def L_POST : ACI<(outs),
3578       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3579       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3580     let Inst{31-28} = op31_28;
3581     let Inst{24} = 0; // P = 0
3582     let Inst{21} = 1; // W = 1
3583     let Inst{22} = 1; // D = 1
3584     let Inst{20} = load;
3585   }
3586
3587   def L_OPTION : ACI<(outs),
3588       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3589       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3590     let Inst{31-28} = op31_28;
3591     let Inst{24} = 0; // P = 0
3592     let Inst{23} = 1; // U = 1
3593     let Inst{21} = 0; // W = 0
3594     let Inst{22} = 1; // D = 1
3595     let Inst{20} = load;
3596   }
3597 }
3598
3599 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3600 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3601 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3602 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3603
3604 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3605               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3606               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3607               [/* For disassembly only; pattern left blank */]> {
3608   let Inst{20} = 0;
3609   let Inst{4} = 1;
3610 }
3611
3612 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3613                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3614                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3615                 [/* For disassembly only; pattern left blank */]> {
3616   let Inst{31-28} = 0b1111;
3617   let Inst{20} = 0;
3618   let Inst{4} = 1;
3619 }
3620
3621 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3622               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3623               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3624               [/* For disassembly only; pattern left blank */]> {
3625   let Inst{20} = 1;
3626   let Inst{4} = 1;
3627 }
3628
3629 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3630                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3631                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3632                 [/* For disassembly only; pattern left blank */]> {
3633   let Inst{31-28} = 0b1111;
3634   let Inst{20} = 1;
3635   let Inst{4} = 1;
3636 }
3637
3638 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3639                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3640                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3641                [/* For disassembly only; pattern left blank */]> {
3642   let Inst{23-20} = 0b0100;
3643 }
3644
3645 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3646                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3647                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3648                  [/* For disassembly only; pattern left blank */]> {
3649   let Inst{31-28} = 0b1111;
3650   let Inst{23-20} = 0b0100;
3651 }
3652
3653 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3654                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3655                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3656                [/* For disassembly only; pattern left blank */]> {
3657   let Inst{23-20} = 0b0101;
3658 }
3659
3660 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3661                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3662                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3663                  [/* For disassembly only; pattern left blank */]> {
3664   let Inst{31-28} = 0b1111;
3665   let Inst{23-20} = 0b0101;
3666 }
3667
3668 //===----------------------------------------------------------------------===//
3669 // Move between special register and ARM core register -- for disassembly only
3670 //
3671
3672 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
3673               [/* For disassembly only; pattern left blank */]> {
3674   let Inst{23-20} = 0b0000;
3675   let Inst{7-4} = 0b0000;
3676 }
3677
3678 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
3679               [/* For disassembly only; pattern left blank */]> {
3680   let Inst{23-20} = 0b0100;
3681   let Inst{7-4} = 0b0000;
3682 }
3683
3684 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3685               "msr", "\tcpsr$mask, $src",
3686               [/* For disassembly only; pattern left blank */]> {
3687   let Inst{23-20} = 0b0010;
3688   let Inst{7-4} = 0b0000;
3689 }
3690
3691 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3692               "msr", "\tcpsr$mask, $a",
3693               [/* For disassembly only; pattern left blank */]> {
3694   let Inst{23-20} = 0b0010;
3695   let Inst{7-4} = 0b0000;
3696 }
3697
3698 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3699               "msr", "\tspsr$mask, $src",
3700               [/* For disassembly only; pattern left blank */]> {
3701   let Inst{23-20} = 0b0110;
3702   let Inst{7-4} = 0b0000;
3703 }
3704
3705 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3706               "msr", "\tspsr$mask, $a",
3707               [/* For disassembly only; pattern left blank */]> {
3708   let Inst{23-20} = 0b0110;
3709   let Inst{7-4} = 0b0000;
3710 }