lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  75                                             [SDTCisSameAs<0, 2>,
  76                                              SDTCisSameAs<0, 3>,
  77                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  78
  79 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  80 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  81                                             [SDTCisSameAs<0, 2>,
  82                                              SDTCisSameAs<0, 3>,
  83                                              SDTCisInt<0>,
  84                                              SDTCisVT<1, i32>,
  85                                              SDTCisVT<4, i32>]>;
  86
  87 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  88                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  89                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  90 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  91 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  92
  93 // Node definitions.
  94 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  95 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  96 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  97 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  98
  99 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 100                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 101 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 102                               [SDNPHasChain, SDNPSideEffect,
 103                                SDNPOptInGlue, SDNPOutGlue]>;
 104 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 105                                 SDT_ARMStructByVal,
 106                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 107                                  SDNPMayStore, SDNPMayLoad]>;
 108
 109 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 110                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 111                                SDNPVariadic]>;
 112 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118
 119 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 120                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 121
 122 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 123                               [SDNPInGlue]>;
 124
 125 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 126                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 127
 128 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 129                               [SDNPHasChain]>;
 130 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 131                               [SDNPHasChain]>;
 132
 133 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 134                               [SDNPHasChain]>;
 135
 136 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 137                               [SDNPOutGlue]>;
 138
 139 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 143                               [SDNPOutGlue, SDNPCommutative]>;
 144
 145 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 146
 147 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 148 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 149 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 150
 151 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 152                               [SDNPCommutative]>;
 153 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 154 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 155 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 156
 157 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 158 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 159                                SDT_ARMEH_SJLJ_Setjmp,
 160                                [SDNPHasChain, SDNPSideEffect]>;
 161 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 162                                SDT_ARMEH_SJLJ_Longjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 168                                [SDNPHasChain, SDNPSideEffect]>;
 169 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 170                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 171
 172 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 173
 174 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 175                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 176
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Instruction Predicate Definitions.
 182 //
 183 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 184                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 185 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 186 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 187 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 188                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 189 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 190                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 191 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 192 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 193                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 194 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 195 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 196                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 197 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 198 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 199                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 200 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 201                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 202 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 203                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 204 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 205                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 206 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 207                                  AssemblerPredicate<"FeatureFP16","half-float">;
 208 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 209                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 210 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 211                                  AssemblerPredicate<"FeatureHWDivARM">;
 212 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 213                                  AssemblerPredicate<"FeatureT2XtPk",
 214                                                      "pack/extract">;
 215 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 216                                  AssemblerPredicate<"FeatureDSPThumb2",
 217                                                     "thumb2-dsp">;
 218 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 219                                  AssemblerPredicate<"FeatureDB",
 220                                                     "data-barriers">;
 221 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 222                                  AssemblerPredicate<"FeatureMP",
 223                                                     "mp-extensions">;
 224 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 225                                  AssemblerPredicate<"FeatureTrustZone",
 226                                                     "TrustZone">;
 227 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 228 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 229 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 230                                  AssemblerPredicate<"ModeThumb", "thumb">;
 231 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 232 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 233                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 234                                                     "thumb2">;
 235 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 236                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 237 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 238                                  AssemblerPredicate<"!FeatureMClass",
 239                                                     "armv7a/r">;
 240 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 241                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 242 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 243 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 244 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 245 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 246                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 247 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 248
 249 // FIXME: Eventually this will be just "hasV6T2Ops".
 250 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 251 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 252 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 253 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 254
 255 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 256 // But only select them if more precision in FP computation is allowed.
 257 // Do not use them for Darwin platforms.
 258 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 259                                  " FPOpFusion::Fast) && "
 260                                  "!Subtarget->isTargetDarwin()">;
 261 def DontUseFusedMAC  : Predicate<"!Subtarget->hasVFP4() || "
 262                                  "Subtarget->isTargetDarwin()">;
 263
 264 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 265 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 266 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 267
 268 // VDUP.32 is microcoded on Swift - prefer VMOV.
 269 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 270 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 271
 272 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 273 // this allows more effective execution domain optimization. See
 274 // setExecutionDomain().
 275 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 276 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 277
 278 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 279 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 280
 281 //===----------------------------------------------------------------------===//
 282 // ARM Flag Definitions.
 283
 284 class RegConstraint<string C> {
 285   string Constraints = C;
 286 }
 287
 288 //===----------------------------------------------------------------------===//
 289 //  ARM specific transformation functions and pattern fragments.
 290 //
 291
 292 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 293 def imm_neg_XFORM : SDNodeXForm<imm, [{
 294   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 295 }]>;
 296
 297 // imm_not_XFORM - Return the complement of a i32 immediate value.
 298 def imm_not_XFORM : SDNodeXForm<imm, [{
 299   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 300 }]>;
 301
 302 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 303 def imm16_31 : ImmLeaf<i32, [{
 304   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 305 }]>;
 306
 307 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 308 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 309     unsigned Value = -(unsigned)N->getZExtValue();
 310     return Value && ARM_AM::getSOImmVal(Value) != -1;
 311   }], imm_neg_XFORM> {
 312   let ParserMatchClass = so_imm_neg_asmoperand;
 313 }
 314
 315 // Note: this pattern doesn't require an encoder method and such, as it's
 316 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 317 // is handled by the destination instructions, which use so_imm.
 318 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 319 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 320     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 321   }], imm_not_XFORM> {
 322   let ParserMatchClass = so_imm_not_asmoperand;
 323 }
 324
 325 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 326 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 327   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 328 }]>;
 329
 330 /// Split a 32-bit immediate into two 16 bit parts.
 331 def hi16 : SDNodeXForm<imm, [{
 332   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 333 }]>;
 334
 335 def lo16AllZero : PatLeaf<(i32 imm), [{
 336   // Returns true if all low 16-bits are 0.
 337   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 338 }], hi16>;
 339
 340 class BinOpWithFlagFrag<dag res> :
 341       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 342 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 343 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 344
 345 // An 'and' node with a single use.
 346 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 347   return N->hasOneUse();
 348 }]>;
 349
 350 // An 'xor' node with a single use.
 351 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 352   return N->hasOneUse();
 353 }]>;
 354
 355 // An 'fmul' node with a single use.
 356 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 357   return N->hasOneUse();
 358 }]>;
 359
 360 // An 'fadd' node which checks for single non-hazardous use.
 361 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 362   return hasNoVMLxHazardUse(N);
 363 }]>;
 364
 365 // An 'fsub' node which checks for single non-hazardous use.
 366 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 367   return hasNoVMLxHazardUse(N);
 368 }]>;
 369
 370 //===----------------------------------------------------------------------===//
 371 // Operand Definitions.
 372 //
 373
 374 // Immediate operands with a shared generic asm render method.
 375 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 376
 377 // Branch target.
 378 // FIXME: rename brtarget to t2_brtarget
 379 def brtarget : Operand<OtherVT> {
 380   let EncoderMethod = "getBranchTargetOpValue";
 381   let OperandType = "OPERAND_PCREL";
 382   let DecoderMethod = "DecodeT2BROperand";
 383 }
 384
 385 // FIXME: get rid of this one?
 386 def uncondbrtarget : Operand<OtherVT> {
 387   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 388   let OperandType = "OPERAND_PCREL";
 389 }
 390
 391 // Branch target for ARM. Handles conditional/unconditional
 392 def br_target : Operand<OtherVT> {
 393   let EncoderMethod = "getARMBranchTargetOpValue";
 394   let OperandType = "OPERAND_PCREL";
 395 }
 396
 397 // Call target.
 398 // FIXME: rename bltarget to t2_bl_target?
 399 def bltarget : Operand<i32> {
 400   // Encoded the same as branch targets.
 401   let EncoderMethod = "getBranchTargetOpValue";
 402   let OperandType = "OPERAND_PCREL";
 403 }
 404
 405 // Call target for ARM. Handles conditional/unconditional
 406 // FIXME: rename bl_target to t2_bltarget?
 407 def bl_target : Operand<i32> {
 408   let EncoderMethod = "getARMBLTargetOpValue";
 409   let OperandType = "OPERAND_PCREL";
 410 }
 411
 412 def blx_target : Operand<i32> {
 413   let EncoderMethod = "getARMBLXTargetOpValue";
 414   let OperandType = "OPERAND_PCREL";
 415 }
 416
 417 // A list of registers separated by comma. Used by load/store multiple.
 418 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 419 def reglist : Operand<i32> {
 420   let EncoderMethod = "getRegisterListOpValue";
 421   let ParserMatchClass = RegListAsmOperand;
 422   let PrintMethod = "printRegisterList";
 423   let DecoderMethod = "DecodeRegListOperand";
 424 }
 425
 426 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 427
 428 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 429 def dpr_reglist : Operand<i32> {
 430   let EncoderMethod = "getRegisterListOpValue";
 431   let ParserMatchClass = DPRRegListAsmOperand;
 432   let PrintMethod = "printRegisterList";
 433   let DecoderMethod = "DecodeDPRRegListOperand";
 434 }
 435
 436 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 437 def spr_reglist : Operand<i32> {
 438   let EncoderMethod = "getRegisterListOpValue";
 439   let ParserMatchClass = SPRRegListAsmOperand;
 440   let PrintMethod = "printRegisterList";
 441   let DecoderMethod = "DecodeSPRRegListOperand";
 442 }
 443
 444 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 445 def cpinst_operand : Operand<i32> {
 446   let PrintMethod = "printCPInstOperand";
 447 }
 448
 449 // Local PC labels.
 450 def pclabel : Operand<i32> {
 451   let PrintMethod = "printPCLabel";
 452 }
 453
 454 // ADR instruction labels.
 455 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 456 def adrlabel : Operand<i32> {
 457   let EncoderMethod = "getAdrLabelOpValue";
 458   let ParserMatchClass = AdrLabelAsmOperand;
 459   let PrintMethod = "printAdrLabelOperand";
 460 }
 461
 462 def neon_vcvt_imm32 : Operand<i32> {
 463   let EncoderMethod = "getNEONVcvtImm32OpValue";
 464   let DecoderMethod = "DecodeVCVTImmOperand";
 465 }
 466
 467 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 468 def rot_imm_XFORM: SDNodeXForm<imm, [{
 469   switch (N->getZExtValue()){
 470   default: assert(0);
 471   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 472   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 473   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 474   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 475   }
 476 }]>;
 477 def RotImmAsmOperand : AsmOperandClass {
 478   let Name = "RotImm";
 479   let ParserMethod = "parseRotImm";
 480 }
 481 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 482     int32_t v = N->getZExtValue();
 483     return v == 8 || v == 16 || v == 24; }],
 484     rot_imm_XFORM> {
 485   let PrintMethod = "printRotImmOperand";
 486   let ParserMatchClass = RotImmAsmOperand;
 487 }
 488
 489 // shift_imm: An integer that encodes a shift amount and the type of shift
 490 // (asr or lsl). The 6-bit immediate encodes as:
 491 //    {5}     0 ==> lsl
 492 //            1     asr
 493 //    {4-0}   imm5 shift amount.
 494 //            asr #32 encoded as imm5 == 0.
 495 def ShifterImmAsmOperand : AsmOperandClass {
 496   let Name = "ShifterImm";
 497   let ParserMethod = "parseShifterImm";
 498 }
 499 def shift_imm : Operand<i32> {
 500   let PrintMethod = "printShiftImmOperand";
 501   let ParserMatchClass = ShifterImmAsmOperand;
 502 }
 503
 504 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 505 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 506 def so_reg_reg : Operand<i32>,  // reg reg imm
 507                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 508                                 [shl, srl, sra, rotr]> {
 509   let EncoderMethod = "getSORegRegOpValue";
 510   let PrintMethod = "printSORegRegOperand";
 511   let DecoderMethod = "DecodeSORegRegOperand";
 512   let ParserMatchClass = ShiftedRegAsmOperand;
 513   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 514 }
 515
 516 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 517 def so_reg_imm : Operand<i32>, // reg imm
 518                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 519                                 [shl, srl, sra, rotr]> {
 520   let EncoderMethod = "getSORegImmOpValue";
 521   let PrintMethod = "printSORegImmOperand";
 522   let DecoderMethod = "DecodeSORegImmOperand";
 523   let ParserMatchClass = ShiftedImmAsmOperand;
 524   let MIOperandInfo = (ops GPR, i32imm);
 525 }
 526
 527 // FIXME: Does this need to be distinct from so_reg?
 528 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 529                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 530                                   [shl,srl,sra,rotr]> {
 531   let EncoderMethod = "getSORegRegOpValue";
 532   let PrintMethod = "printSORegRegOperand";
 533   let DecoderMethod = "DecodeSORegRegOperand";
 534   let ParserMatchClass = ShiftedRegAsmOperand;
 535   let MIOperandInfo = (ops GPR, GPR, i32imm);
 536 }
 537
 538 // FIXME: Does this need to be distinct from so_reg?
 539 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 540                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 541                                   [shl,srl,sra,rotr]> {
 542   let EncoderMethod = "getSORegImmOpValue";
 543   let PrintMethod = "printSORegImmOperand";
 544   let DecoderMethod = "DecodeSORegImmOperand";
 545   let ParserMatchClass = ShiftedImmAsmOperand;
 546   let MIOperandInfo = (ops GPR, i32imm);
 547 }
 548
 549
 550 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 551 // 8-bit immediate rotated by an arbitrary number of bits.
 552 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 553 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 554     return ARM_AM::getSOImmVal(Imm) != -1;
 555   }]> {
 556   let EncoderMethod = "getSOImmOpValue";
 557   let ParserMatchClass = SOImmAsmOperand;
 558   let DecoderMethod = "DecodeSOImmOperand";
 559 }
 560
 561 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 562 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 563 // get the first/second pieces.
 564 def so_imm2part : PatLeaf<(imm), [{
 565       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 566 }]>;
 567
 568 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 569 ///
 570 def arm_i32imm : PatLeaf<(imm), [{
 571   if (Subtarget->hasV6T2Ops())
 572     return true;
 573   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 574 }]>;
 575
 576 /// imm0_1 predicate - Immediate in the range [0,1].
 577 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 578 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 579
 580 /// imm0_3 predicate - Immediate in the range [0,3].
 581 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 582 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 583
 584 /// imm0_4 predicate - Immediate in the range [0,4].
 585 def Imm0_4AsmOperand : ImmAsmOperand
 586 {
 587   let Name = "Imm0_4";
 588   let DiagnosticType = "ImmRange0_4";
 589 }
 590 def imm0_4 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 5; }]> {
 591   let ParserMatchClass = Imm0_4AsmOperand;
 592   let DecoderMethod = "DecodeImm0_4";
 593 }
 594
 595 /// imm0_7 predicate - Immediate in the range [0,7].
 596 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 597 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 598   return Imm >= 0 && Imm < 8;
 599 }]> {
 600   let ParserMatchClass = Imm0_7AsmOperand;
 601 }
 602
 603 /// imm8 predicate - Immediate is exactly 8.
 604 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 605 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 606   let ParserMatchClass = Imm8AsmOperand;
 607 }
 608
 609 /// imm16 predicate - Immediate is exactly 16.
 610 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 611 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 612   let ParserMatchClass = Imm16AsmOperand;
 613 }
 614
 615 /// imm32 predicate - Immediate is exactly 32.
 616 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 617 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 618   let ParserMatchClass = Imm32AsmOperand;
 619 }
 620
 621 /// imm1_7 predicate - Immediate in the range [1,7].
 622 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 623 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 624   let ParserMatchClass = Imm1_7AsmOperand;
 625 }
 626
 627 /// imm1_15 predicate - Immediate in the range [1,15].
 628 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 629 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 630   let ParserMatchClass = Imm1_15AsmOperand;
 631 }
 632
 633 /// imm1_31 predicate - Immediate in the range [1,31].
 634 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 635 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 636   let ParserMatchClass = Imm1_31AsmOperand;
 637 }
 638
 639 /// imm0_15 predicate - Immediate in the range [0,15].
 640 def Imm0_15AsmOperand: ImmAsmOperand {
 641   let Name = "Imm0_15";
 642   let DiagnosticType = "ImmRange0_15";
 643 }
 644 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 645   return Imm >= 0 && Imm < 16;
 646 }]> {
 647   let ParserMatchClass = Imm0_15AsmOperand;
 648 }
 649
 650 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 651 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 652 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 653   return Imm >= 0 && Imm < 32;
 654 }]> {
 655   let ParserMatchClass = Imm0_31AsmOperand;
 656 }
 657
 658 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 659 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 660 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 661   return Imm >= 0 && Imm < 32;
 662 }]> {
 663   let ParserMatchClass = Imm0_32AsmOperand;
 664 }
 665
 666 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 667 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 668 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 669   return Imm >= 0 && Imm < 64;
 670 }]> {
 671   let ParserMatchClass = Imm0_63AsmOperand;
 672 }
 673
 674 /// imm0_255 predicate - Immediate in the range [0,255].
 675 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 676 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 677   let ParserMatchClass = Imm0_255AsmOperand;
 678 }
 679
 680 /// imm0_65535 - An immediate is in the range [0.65535].
 681 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 682 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 683   return Imm >= 0 && Imm < 65536;
 684 }]> {
 685   let ParserMatchClass = Imm0_65535AsmOperand;
 686 }
 687
 688 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 689 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 690   return -Imm >= 0 && -Imm < 65536;
 691 }]>;
 692
 693 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 694 // a relocatable expression.
 695 //
 696 // FIXME: This really needs a Thumb version separate from the ARM version.
 697 // While the range is the same, and can thus use the same match class,
 698 // the encoding is different so it should have a different encoder method.
 699 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 700 def imm0_65535_expr : Operand<i32> {
 701   let EncoderMethod = "getHiLo16ImmOpValue";
 702   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 703 }
 704
 705 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 706 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 707 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 708   return Imm >= 0 && Imm <= 0xffffff;
 709 }]> {
 710   let ParserMatchClass = Imm24bitAsmOperand;
 711 }
 712
 713
 714 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 715 /// e.g., 0xf000ffff
 716 def BitfieldAsmOperand : AsmOperandClass {
 717   let Name = "Bitfield";
 718   let ParserMethod = "parseBitfield";
 719 }
 720
 721 def bf_inv_mask_imm : Operand<i32>,
 722                       PatLeaf<(imm), [{
 723   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 724 }] > {
 725   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 726   let PrintMethod = "printBitfieldInvMaskImmOperand";
 727   let DecoderMethod = "DecodeBitfieldMaskOperand";
 728   let ParserMatchClass = BitfieldAsmOperand;
 729 }
 730
 731 def imm1_32_XFORM: SDNodeXForm<imm, [{
 732   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 733 }]>;
 734 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 735 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 736    uint64_t Imm = N->getZExtValue();
 737    return Imm > 0 && Imm <= 32;
 738  }],
 739     imm1_32_XFORM> {
 740   let PrintMethod = "printImmPlusOneOperand";
 741   let ParserMatchClass = Imm1_32AsmOperand;
 742 }
 743
 744 def imm1_16_XFORM: SDNodeXForm<imm, [{
 745   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 746 }]>;
 747 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 748 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 749     imm1_16_XFORM> {
 750   let PrintMethod = "printImmPlusOneOperand";
 751   let ParserMatchClass = Imm1_16AsmOperand;
 752 }
 753
 754 // Define ARM specific addressing modes.
 755 // addrmode_imm12 := reg +/- imm12
 756 //
 757 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 758 class AddrMode_Imm12 : Operand<i32>,
 759                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 760   // 12-bit immediate operand. Note that instructions using this encode
 761   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 762   // immediate values are as normal.
 763
 764   let EncoderMethod = "getAddrModeImm12OpValue";
 765   let DecoderMethod = "DecodeAddrModeImm12Operand";
 766   let ParserMatchClass = MemImm12OffsetAsmOperand;
 767   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 768 }
 769
 770 def addrmode_imm12 : AddrMode_Imm12 {
 771   let PrintMethod = "printAddrModeImm12Operand<false>";
 772 }
 773
 774 def addrmode_imm12_pre : AddrMode_Imm12 {
 775   let PrintMethod = "printAddrModeImm12Operand<true>";
 776 }
 777
 778 // ldst_so_reg := reg +/- reg shop imm
 779 //
 780 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 781 def ldst_so_reg : Operand<i32>,
 782                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 783   let EncoderMethod = "getLdStSORegOpValue";
 784   // FIXME: Simplify the printer
 785   let PrintMethod = "printAddrMode2Operand";
 786   let DecoderMethod = "DecodeSORegMemOperand";
 787   let ParserMatchClass = MemRegOffsetAsmOperand;
 788   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 789 }
 790
 791 // postidx_imm8 := +/- [0,255]
 792 //
 793 // 9 bit value:
 794 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 795 //  {7-0}     [0,255] imm8 value.
 796 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 797 def postidx_imm8 : Operand<i32> {
 798   let PrintMethod = "printPostIdxImm8Operand";
 799   let ParserMatchClass = PostIdxImm8AsmOperand;
 800   let MIOperandInfo = (ops i32imm);
 801 }
 802
 803 // postidx_imm8s4 := +/- [0,1020]
 804 //
 805 // 9 bit value:
 806 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 807 //  {7-0}     [0,255] imm8 value, scaled by 4.
 808 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 809 def postidx_imm8s4 : Operand<i32> {
 810   let PrintMethod = "printPostIdxImm8s4Operand";
 811   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 812   let MIOperandInfo = (ops i32imm);
 813 }
 814
 815
 816 // postidx_reg := +/- reg
 817 //
 818 def PostIdxRegAsmOperand : AsmOperandClass {
 819   let Name = "PostIdxReg";
 820   let ParserMethod = "parsePostIdxReg";
 821 }
 822 def postidx_reg : Operand<i32> {
 823   let EncoderMethod = "getPostIdxRegOpValue";
 824   let DecoderMethod = "DecodePostIdxReg";
 825   let PrintMethod = "printPostIdxRegOperand";
 826   let ParserMatchClass = PostIdxRegAsmOperand;
 827   let MIOperandInfo = (ops GPRnopc, i32imm);
 828 }
 829
 830
 831 // addrmode2 := reg +/- imm12
 832 //           := reg +/- reg shop imm
 833 //
 834 // FIXME: addrmode2 should be refactored the rest of the way to always
 835 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 836 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 837 def addrmode2 : Operand<i32>,
 838                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 839   let EncoderMethod = "getAddrMode2OpValue";
 840   let PrintMethod = "printAddrMode2Operand";
 841   let ParserMatchClass = AddrMode2AsmOperand;
 842   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 843 }
 844
 845 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 846   let Name = "PostIdxRegShifted";
 847   let ParserMethod = "parsePostIdxReg";
 848 }
 849 def am2offset_reg : Operand<i32>,
 850                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 851                 [], [SDNPWantRoot]> {
 852   let EncoderMethod = "getAddrMode2OffsetOpValue";
 853   let PrintMethod = "printAddrMode2OffsetOperand";
 854   // When using this for assembly, it's always as a post-index offset.
 855   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 856   let MIOperandInfo = (ops GPRnopc, i32imm);
 857 }
 858
 859 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 860 // the GPR is purely vestigal at this point.
 861 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 862 def am2offset_imm : Operand<i32>,
 863                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 864                 [], [SDNPWantRoot]> {
 865   let EncoderMethod = "getAddrMode2OffsetOpValue";
 866   let PrintMethod = "printAddrMode2OffsetOperand";
 867   let ParserMatchClass = AM2OffsetImmAsmOperand;
 868   let MIOperandInfo = (ops GPRnopc, i32imm);
 869 }
 870
 871
 872 // addrmode3 := reg +/- reg
 873 // addrmode3 := reg +/- imm8
 874 //
 875 // FIXME: split into imm vs. reg versions.
 876 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 877 class AddrMode3 : Operand<i32>,
 878                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 879   let EncoderMethod = "getAddrMode3OpValue";
 880   let ParserMatchClass = AddrMode3AsmOperand;
 881   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 882 }
 883
 884 def addrmode3 : AddrMode3
 885 {
 886   let PrintMethod = "printAddrMode3Operand<false>";
 887 }
 888
 889 def addrmode3_pre : AddrMode3
 890 {
 891   let PrintMethod = "printAddrMode3Operand<true>";
 892 }
 893
 894 // FIXME: split into imm vs. reg versions.
 895 // FIXME: parser method to handle +/- register.
 896 def AM3OffsetAsmOperand : AsmOperandClass {
 897   let Name = "AM3Offset";
 898   let ParserMethod = "parseAM3Offset";
 899 }
 900 def am3offset : Operand<i32>,
 901                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 902                                [], [SDNPWantRoot]> {
 903   let EncoderMethod = "getAddrMode3OffsetOpValue";
 904   let PrintMethod = "printAddrMode3OffsetOperand";
 905   let ParserMatchClass = AM3OffsetAsmOperand;
 906   let MIOperandInfo = (ops GPR, i32imm);
 907 }
 908
 909 // ldstm_mode := {ia, ib, da, db}
 910 //
 911 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 912   let EncoderMethod = "getLdStmModeOpValue";
 913   let PrintMethod = "printLdStmModeOperand";
 914 }
 915
 916 // addrmode5 := reg +/- imm8*4
 917 //
 918 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 919 class AddrMode5 : Operand<i32>,
 920                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 921   let EncoderMethod = "getAddrMode5OpValue";
 922   let DecoderMethod = "DecodeAddrMode5Operand";
 923   let ParserMatchClass = AddrMode5AsmOperand;
 924   let MIOperandInfo = (ops GPR:$base, i32imm);
 925 }
 926
 927 def addrmode5 : AddrMode5 {
 928    let PrintMethod = "printAddrMode5Operand<false>";
 929 }
 930
 931 def addrmode5_pre : AddrMode5 {
 932    let PrintMethod = "printAddrMode5Operand<true>";
 933 }
 934
 935 // addrmode6 := reg with optional alignment
 936 //
 937 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 938 def addrmode6 : Operand<i32>,
 939                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 940   let PrintMethod = "printAddrMode6Operand";
 941   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 942   let EncoderMethod = "getAddrMode6AddressOpValue";
 943   let DecoderMethod = "DecodeAddrMode6Operand";
 944   let ParserMatchClass = AddrMode6AsmOperand;
 945 }
 946
 947 def am6offset : Operand<i32>,
 948                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 949                                [], [SDNPWantRoot]> {
 950   let PrintMethod = "printAddrMode6OffsetOperand";
 951   let MIOperandInfo = (ops GPR);
 952   let EncoderMethod = "getAddrMode6OffsetOpValue";
 953   let DecoderMethod = "DecodeGPRRegisterClass";
 954 }
 955
 956 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 957 // (single element from one lane) for size 32.
 958 def addrmode6oneL32 : Operand<i32>,
 959                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 960   let PrintMethod = "printAddrMode6Operand";
 961   let MIOperandInfo = (ops GPR:$addr, i32imm);
 962   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 963 }
 964
 965 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 966 // instructions, specifically VLD4-dup.
 967 def addrmode6dup : Operand<i32>,
 968                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 969   let PrintMethod = "printAddrMode6Operand";
 970   let MIOperandInfo = (ops GPR:$addr, i32imm);
 971   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 972   // FIXME: This is close, but not quite right. The alignment specifier is
 973   // different.
 974   let ParserMatchClass = AddrMode6AsmOperand;
 975 }
 976
 977 // addrmodepc := pc + reg
 978 //
 979 def addrmodepc : Operand<i32>,
 980                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 981   let PrintMethod = "printAddrModePCOperand";
 982   let MIOperandInfo = (ops GPR, i32imm);
 983 }
 984
 985 // addr_offset_none := reg
 986 //
 987 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 988 def addr_offset_none : Operand<i32>,
 989                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 990   let PrintMethod = "printAddrMode7Operand";
 991   let DecoderMethod = "DecodeAddrMode7Operand";
 992   let ParserMatchClass = MemNoOffsetAsmOperand;
 993   let MIOperandInfo = (ops GPR:$base);
 994 }
 995
 996 def nohash_imm : Operand<i32> {
 997   let PrintMethod = "printNoHashImmediate";
 998 }
 999
1000 def CoprocNumAsmOperand : AsmOperandClass {
1001   let Name = "CoprocNum";
1002   let ParserMethod = "parseCoprocNumOperand";
1003 }
1004 def p_imm : Operand<i32> {
1005   let PrintMethod = "printPImmediate";
1006   let ParserMatchClass = CoprocNumAsmOperand;
1007   let DecoderMethod = "DecodeCoprocessor";
1008 }
1009
1010 def CoprocRegAsmOperand : AsmOperandClass {
1011   let Name = "CoprocReg";
1012   let ParserMethod = "parseCoprocRegOperand";
1013 }
1014 def c_imm : Operand<i32> {
1015   let PrintMethod = "printCImmediate";
1016   let ParserMatchClass = CoprocRegAsmOperand;
1017 }
1018 def CoprocOptionAsmOperand : AsmOperandClass {
1019   let Name = "CoprocOption";
1020   let ParserMethod = "parseCoprocOptionOperand";
1021 }
1022 def coproc_option_imm : Operand<i32> {
1023   let PrintMethod = "printCoprocOptionImm";
1024   let ParserMatchClass = CoprocOptionAsmOperand;
1025 }
1026
1027 //===----------------------------------------------------------------------===//
1028
1029 include "ARMInstrFormats.td"
1030
1031 //===----------------------------------------------------------------------===//
1032 // Multiclass helpers...
1033 //
1034
1035 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1036 /// binop that produces a value.
1037 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1038 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1039                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1040                         PatFrag opnode, bit Commutable = 0> {
1041   // The register-immediate version is re-materializable. This is useful
1042   // in particular for taking the address of a local.
1043   let isReMaterializable = 1 in {
1044   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1045                iii, opc, "\t$Rd, $Rn, $imm",
1046                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1047            Sched<[WriteALU, ReadALU]> {
1048     bits<4> Rd;
1049     bits<4> Rn;
1050     bits<12> imm;
1051     let Inst{25} = 1;
1052     let Inst{19-16} = Rn;
1053     let Inst{15-12} = Rd;
1054     let Inst{11-0} = imm;
1055   }
1056   }
1057   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1058                iir, opc, "\t$Rd, $Rn, $Rm",
1059                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1060            Sched<[WriteALU, ReadALU, ReadALU]> {
1061     bits<4> Rd;
1062     bits<4> Rn;
1063     bits<4> Rm;
1064     let Inst{25} = 0;
1065     let isCommutable = Commutable;
1066     let Inst{19-16} = Rn;
1067     let Inst{15-12} = Rd;
1068     let Inst{11-4} = 0b00000000;
1069     let Inst{3-0} = Rm;
1070   }
1071
1072   def rsi : AsI1<opcod, (outs GPR:$Rd),
1073                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1074                iis, opc, "\t$Rd, $Rn, $shift",
1075                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1076             Sched<[WriteALUsi, ReadALU]> {
1077     bits<4> Rd;
1078     bits<4> Rn;
1079     bits<12> shift;
1080     let Inst{25} = 0;
1081     let Inst{19-16} = Rn;
1082     let Inst{15-12} = Rd;
1083     let Inst{11-5} = shift{11-5};
1084     let Inst{4} = 0;
1085     let Inst{3-0} = shift{3-0};
1086   }
1087
1088   def rsr : AsI1<opcod, (outs GPR:$Rd),
1089                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1090                iis, opc, "\t$Rd, $Rn, $shift",
1091                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1092             Sched<[WriteALUsr, ReadALUsr]> {
1093     bits<4> Rd;
1094     bits<4> Rn;
1095     bits<12> shift;
1096     let Inst{25} = 0;
1097     let Inst{19-16} = Rn;
1098     let Inst{15-12} = Rd;
1099     let Inst{11-8} = shift{11-8};
1100     let Inst{7} = 0;
1101     let Inst{6-5} = shift{6-5};
1102     let Inst{4} = 1;
1103     let Inst{3-0} = shift{3-0};
1104   }
1105 }
1106
1107 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1108 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1109 /// it is equivalent to the AsI1_bin_irs counterpart.
1110 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1111 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1112                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1113                         PatFrag opnode, bit Commutable = 0> {
1114   // The register-immediate version is re-materializable. This is useful
1115   // in particular for taking the address of a local.
1116   let isReMaterializable = 1 in {
1117   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1118                iii, opc, "\t$Rd, $Rn, $imm",
1119                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1120            Sched<[WriteALU, ReadALU]> {
1121     bits<4> Rd;
1122     bits<4> Rn;
1123     bits<12> imm;
1124     let Inst{25} = 1;
1125     let Inst{19-16} = Rn;
1126     let Inst{15-12} = Rd;
1127     let Inst{11-0} = imm;
1128   }
1129   }
1130   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1131                iir, opc, "\t$Rd, $Rn, $Rm",
1132                [/* pattern left blank */]>,
1133            Sched<[WriteALU, ReadALU, ReadALU]> {
1134     bits<4> Rd;
1135     bits<4> Rn;
1136     bits<4> Rm;
1137     let Inst{11-4} = 0b00000000;
1138     let Inst{25} = 0;
1139     let Inst{3-0} = Rm;
1140     let Inst{15-12} = Rd;
1141     let Inst{19-16} = Rn;
1142   }
1143
1144   def rsi : AsI1<opcod, (outs GPR:$Rd),
1145                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1146                iis, opc, "\t$Rd, $Rn, $shift",
1147                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1148             Sched<[WriteALUsi, ReadALU]> {
1149     bits<4> Rd;
1150     bits<4> Rn;
1151     bits<12> shift;
1152     let Inst{25} = 0;
1153     let Inst{19-16} = Rn;
1154     let Inst{15-12} = Rd;
1155     let Inst{11-5} = shift{11-5};
1156     let Inst{4} = 0;
1157     let Inst{3-0} = shift{3-0};
1158   }
1159
1160   def rsr : AsI1<opcod, (outs GPR:$Rd),
1161                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1162                iis, opc, "\t$Rd, $Rn, $shift",
1163                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1164             Sched<[WriteALUsr, ReadALUsr]> {
1165     bits<4> Rd;
1166     bits<4> Rn;
1167     bits<12> shift;
1168     let Inst{25} = 0;
1169     let Inst{19-16} = Rn;
1170     let Inst{15-12} = Rd;
1171     let Inst{11-8} = shift{11-8};
1172     let Inst{7} = 0;
1173     let Inst{6-5} = shift{6-5};
1174     let Inst{4} = 1;
1175     let Inst{3-0} = shift{3-0};
1176   }
1177 }
1178
1179 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1180 ///
1181 /// These opcodes will be converted to the real non-S opcodes by
1182 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1183 let hasPostISelHook = 1, Defs = [CPSR] in {
1184 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1185                           InstrItinClass iis, PatFrag opnode,
1186                           bit Commutable = 0> {
1187   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1188                          4, iii,
1189                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1190                          Sched<[WriteALU, ReadALU]>;
1191
1192   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1193                          4, iir,
1194                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1195                          Sched<[WriteALU, ReadALU, ReadALU]> {
1196     let isCommutable = Commutable;
1197   }
1198   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1199                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1200                           4, iis,
1201                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1202                                                 so_reg_imm:$shift))]>,
1203                           Sched<[WriteALUsi, ReadALU]>;
1204
1205   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1206                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1207                           4, iis,
1208                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1209                                                 so_reg_reg:$shift))]>,
1210                           Sched<[WriteALUSsr, ReadALUsr]>;
1211 }
1212 }
1213
1214 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1215 /// operands are reversed.
1216 let hasPostISelHook = 1, Defs = [CPSR] in {
1217 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1218                           InstrItinClass iis, PatFrag opnode,
1219                           bit Commutable = 0> {
1220   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1221                          4, iii,
1222                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1223            Sched<[WriteALU, ReadALU]>;
1224
1225   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1226                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1227                           4, iis,
1228                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1229                                              GPR:$Rn))]>,
1230             Sched<[WriteALUsi, ReadALU]>;
1231
1232   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1233                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1234                           4, iis,
1235                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1236                                              GPR:$Rn))]>,
1237             Sched<[WriteALUSsr, ReadALUsr]>;
1238 }
1239 }
1240
1241 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1242 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1243 /// a explicit result, only implicitly set CPSR.
1244 let isCompare = 1, Defs = [CPSR] in {
1245 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1246                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1247                        PatFrag opnode, bit Commutable = 0> {
1248   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1249                opc, "\t$Rn, $imm",
1250                [(opnode GPR:$Rn, so_imm:$imm)]>,
1251            Sched<[WriteCMP, ReadALU]> {
1252     bits<4> Rn;
1253     bits<12> imm;
1254     let Inst{25} = 1;
1255     let Inst{20} = 1;
1256     let Inst{19-16} = Rn;
1257     let Inst{15-12} = 0b0000;
1258     let Inst{11-0} = imm;
1259
1260     let Unpredictable{15-12} = 0b1111;
1261   }
1262   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1263                opc, "\t$Rn, $Rm",
1264                [(opnode GPR:$Rn, GPR:$Rm)]>,
1265            Sched<[WriteCMP, ReadALU, ReadALU]> {
1266     bits<4> Rn;
1267     bits<4> Rm;
1268     let isCommutable = Commutable;
1269     let Inst{25} = 0;
1270     let Inst{20} = 1;
1271     let Inst{19-16} = Rn;
1272     let Inst{15-12} = 0b0000;
1273     let Inst{11-4} = 0b00000000;
1274     let Inst{3-0} = Rm;
1275
1276     let Unpredictable{15-12} = 0b1111;
1277   }
1278   def rsi : AI1<opcod, (outs),
1279                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1280                opc, "\t$Rn, $shift",
1281                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1282             Sched<[WriteCMPsi, ReadALU]> {
1283     bits<4> Rn;
1284     bits<12> shift;
1285     let Inst{25} = 0;
1286     let Inst{20} = 1;
1287     let Inst{19-16} = Rn;
1288     let Inst{15-12} = 0b0000;
1289     let Inst{11-5} = shift{11-5};
1290     let Inst{4} = 0;
1291     let Inst{3-0} = shift{3-0};
1292
1293     let Unpredictable{15-12} = 0b1111;
1294   }
1295   def rsr : AI1<opcod, (outs),
1296                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1297                opc, "\t$Rn, $shift",
1298                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1299             Sched<[WriteCMPsr, ReadALU]> {
1300     bits<4> Rn;
1301     bits<12> shift;
1302     let Inst{25} = 0;
1303     let Inst{20} = 1;
1304     let Inst{19-16} = Rn;
1305     let Inst{15-12} = 0b0000;
1306     let Inst{11-8} = shift{11-8};
1307     let Inst{7} = 0;
1308     let Inst{6-5} = shift{6-5};
1309     let Inst{4} = 1;
1310     let Inst{3-0} = shift{3-0};
1311
1312     let Unpredictable{15-12} = 0b1111;
1313   }
1314
1315 }
1316 }
1317
1318 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1319 /// register and one whose operand is a register rotated by 8/16/24.
1320 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1321 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1322   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1323           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1324           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1325        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1326   bits<4> Rd;
1327   bits<4> Rm;
1328   bits<2> rot;
1329   let Inst{19-16} = 0b1111;
1330   let Inst{15-12} = Rd;
1331   let Inst{11-10} = rot;
1332   let Inst{3-0}   = Rm;
1333 }
1334
1335 class AI_ext_rrot_np<bits<8> opcod, string opc>
1336   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1337           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1338        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1339   bits<2> rot;
1340   let Inst{19-16} = 0b1111;
1341   let Inst{11-10} = rot;
1342  }
1343
1344 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1345 /// register and one whose operand is a register rotated by 8/16/24.
1346 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1347   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1348           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1349           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1350                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1351         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1352   bits<4> Rd;
1353   bits<4> Rm;
1354   bits<4> Rn;
1355   bits<2> rot;
1356   let Inst{19-16} = Rn;
1357   let Inst{15-12} = Rd;
1358   let Inst{11-10} = rot;
1359   let Inst{9-4}   = 0b000111;
1360   let Inst{3-0}   = Rm;
1361 }
1362
1363 class AI_exta_rrot_np<bits<8> opcod, string opc>
1364   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1365           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1366        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1367   bits<4> Rn;
1368   bits<2> rot;
1369   let Inst{19-16} = Rn;
1370   let Inst{11-10} = rot;
1371 }
1372
1373 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1374 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1375 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1376                              bit Commutable = 0> {
1377   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1378   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1379                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1380                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1381                Requires<[IsARM]>,
1382            Sched<[WriteALU, ReadALU]> {
1383     bits<4> Rd;
1384     bits<4> Rn;
1385     bits<12> imm;
1386     let Inst{25} = 1;
1387     let Inst{15-12} = Rd;
1388     let Inst{19-16} = Rn;
1389     let Inst{11-0} = imm;
1390   }
1391   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1392                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1393                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1394                Requires<[IsARM]>,
1395            Sched<[WriteALU, ReadALU, ReadALU]> {
1396     bits<4> Rd;
1397     bits<4> Rn;
1398     bits<4> Rm;
1399     let Inst{11-4} = 0b00000000;
1400     let Inst{25} = 0;
1401     let isCommutable = Commutable;
1402     let Inst{3-0} = Rm;
1403     let Inst{15-12} = Rd;
1404     let Inst{19-16} = Rn;
1405   }
1406   def rsi : AsI1<opcod, (outs GPR:$Rd),
1407                 (ins GPR:$Rn, so_reg_imm:$shift),
1408                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1409               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1410                Requires<[IsARM]>,
1411             Sched<[WriteALUsi, ReadALU]> {
1412     bits<4> Rd;
1413     bits<4> Rn;
1414     bits<12> shift;
1415     let Inst{25} = 0;
1416     let Inst{19-16} = Rn;
1417     let Inst{15-12} = Rd;
1418     let Inst{11-5} = shift{11-5};
1419     let Inst{4} = 0;
1420     let Inst{3-0} = shift{3-0};
1421   }
1422   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1423                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1424                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1425               [(set GPRnopc:$Rd, CPSR,
1426                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1427                Requires<[IsARM]>,
1428             Sched<[WriteALUsr, ReadALUsr]> {
1429     bits<4> Rd;
1430     bits<4> Rn;
1431     bits<12> shift;
1432     let Inst{25} = 0;
1433     let Inst{19-16} = Rn;
1434     let Inst{15-12} = Rd;
1435     let Inst{11-8} = shift{11-8};
1436     let Inst{7} = 0;
1437     let Inst{6-5} = shift{6-5};
1438     let Inst{4} = 1;
1439     let Inst{3-0} = shift{3-0};
1440   }
1441   }
1442 }
1443
1444 /// AI1_rsc_irs - Define instructions and patterns for rsc
1445 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1446 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1447   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1448   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1449                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1450                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1451                Requires<[IsARM]>,
1452            Sched<[WriteALU, ReadALU]> {
1453     bits<4> Rd;
1454     bits<4> Rn;
1455     bits<12> imm;
1456     let Inst{25} = 1;
1457     let Inst{15-12} = Rd;
1458     let Inst{19-16} = Rn;
1459     let Inst{11-0} = imm;
1460   }
1461   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1462                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1463                [/* pattern left blank */]>,
1464            Sched<[WriteALU, ReadALU, ReadALU]> {
1465     bits<4> Rd;
1466     bits<4> Rn;
1467     bits<4> Rm;
1468     let Inst{11-4} = 0b00000000;
1469     let Inst{25} = 0;
1470     let Inst{3-0} = Rm;
1471     let Inst{15-12} = Rd;
1472     let Inst{19-16} = Rn;
1473   }
1474   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1475                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1476               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1477                Requires<[IsARM]>,
1478             Sched<[WriteALUsi, ReadALU]> {
1479     bits<4> Rd;
1480     bits<4> Rn;
1481     bits<12> shift;
1482     let Inst{25} = 0;
1483     let Inst{19-16} = Rn;
1484     let Inst{15-12} = Rd;
1485     let Inst{11-5} = shift{11-5};
1486     let Inst{4} = 0;
1487     let Inst{3-0} = shift{3-0};
1488   }
1489   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1490                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1491               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1492                Requires<[IsARM]>,
1493             Sched<[WriteALUsr, ReadALUsr]> {
1494     bits<4> Rd;
1495     bits<4> Rn;
1496     bits<12> shift;
1497     let Inst{25} = 0;
1498     let Inst{19-16} = Rn;
1499     let Inst{15-12} = Rd;
1500     let Inst{11-8} = shift{11-8};
1501     let Inst{7} = 0;
1502     let Inst{6-5} = shift{6-5};
1503     let Inst{4} = 1;
1504     let Inst{3-0} = shift{3-0};
1505   }
1506   }
1507 }
1508
1509 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1510 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1511            InstrItinClass iir, PatFrag opnode> {
1512   // Note: We use the complex addrmode_imm12 rather than just an input
1513   // GPR and a constrained immediate so that we can use this to match
1514   // frame index references and avoid matching constant pool references.
1515   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1516                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1517                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1518     bits<4>  Rt;
1519     bits<17> addr;
1520     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1521     let Inst{19-16} = addr{16-13};  // Rn
1522     let Inst{15-12} = Rt;
1523     let Inst{11-0}  = addr{11-0};   // imm12
1524   }
1525   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1526                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1527                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1528     bits<4>  Rt;
1529     bits<17> shift;
1530     let shift{4}    = 0;            // Inst{4} = 0
1531     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1532     let Inst{19-16} = shift{16-13}; // Rn
1533     let Inst{15-12} = Rt;
1534     let Inst{11-0}  = shift{11-0};
1535   }
1536 }
1537 }
1538
1539 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1540 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1541            InstrItinClass iir, PatFrag opnode> {
1542   // Note: We use the complex addrmode_imm12 rather than just an input
1543   // GPR and a constrained immediate so that we can use this to match
1544   // frame index references and avoid matching constant pool references.
1545   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1546                    (ins addrmode_imm12:$addr),
1547                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1548                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1549     bits<4>  Rt;
1550     bits<17> addr;
1551     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1552     let Inst{19-16} = addr{16-13};  // Rn
1553     let Inst{15-12} = Rt;
1554     let Inst{11-0}  = addr{11-0};   // imm12
1555   }
1556   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1557                    (ins ldst_so_reg:$shift),
1558                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1559                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1560     bits<4>  Rt;
1561     bits<17> shift;
1562     let shift{4}    = 0;            // Inst{4} = 0
1563     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1564     let Inst{19-16} = shift{16-13}; // Rn
1565     let Inst{15-12} = Rt;
1566     let Inst{11-0}  = shift{11-0};
1567   }
1568 }
1569 }
1570
1571
1572 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1573            InstrItinClass iir, PatFrag opnode> {
1574   // Note: We use the complex addrmode_imm12 rather than just an input
1575   // GPR and a constrained immediate so that we can use this to match
1576   // frame index references and avoid matching constant pool references.
1577   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1578                    (ins GPR:$Rt, addrmode_imm12:$addr),
1579                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1580                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1581     bits<4> Rt;
1582     bits<17> addr;
1583     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1584     let Inst{19-16} = addr{16-13};  // Rn
1585     let Inst{15-12} = Rt;
1586     let Inst{11-0}  = addr{11-0};   // imm12
1587   }
1588   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1589                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1590                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1591     bits<4> Rt;
1592     bits<17> shift;
1593     let shift{4}    = 0;            // Inst{4} = 0
1594     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1595     let Inst{19-16} = shift{16-13}; // Rn
1596     let Inst{15-12} = Rt;
1597     let Inst{11-0}  = shift{11-0};
1598   }
1599 }
1600
1601 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1602            InstrItinClass iir, PatFrag opnode> {
1603   // Note: We use the complex addrmode_imm12 rather than just an input
1604   // GPR and a constrained immediate so that we can use this to match
1605   // frame index references and avoid matching constant pool references.
1606   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1607                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1608                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1609                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1610     bits<4> Rt;
1611     bits<17> addr;
1612     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1613     let Inst{19-16} = addr{16-13};  // Rn
1614     let Inst{15-12} = Rt;
1615     let Inst{11-0}  = addr{11-0};   // imm12
1616   }
1617   def rs : AI2ldst<0b011, 0, isByte, (outs),
1618                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1619                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1620                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1621     bits<4> Rt;
1622     bits<17> shift;
1623     let shift{4}    = 0;            // Inst{4} = 0
1624     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1625     let Inst{19-16} = shift{16-13}; // Rn
1626     let Inst{15-12} = Rt;
1627     let Inst{11-0}  = shift{11-0};
1628   }
1629 }
1630
1631
1632 //===----------------------------------------------------------------------===//
1633 // Instructions
1634 //===----------------------------------------------------------------------===//
1635
1636 //===----------------------------------------------------------------------===//
1637 //  Miscellaneous Instructions.
1638 //
1639
1640 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1641 /// the function.  The first operand is the ID# for this instruction, the second
1642 /// is the index into the MachineConstantPool that this is, the third is the
1643 /// size in bytes of this constant pool entry.
1644 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1645 def CONSTPOOL_ENTRY :
1646 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1647                     i32imm:$size), NoItinerary, []>;
1648
1649 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1650 // from removing one half of the matched pairs. That breaks PEI, which assumes
1651 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1652 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1653 def ADJCALLSTACKUP :
1654 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1655            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1656
1657 def ADJCALLSTACKDOWN :
1658 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1659            [(ARMcallseq_start timm:$amt)]>;
1660 }
1661
1662 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1663 // (These pseudos use a hand-written selection code).
1664 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1665 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1666                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1667                               NoItinerary, []>;
1668 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1669                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1670                               NoItinerary, []>;
1671 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1672                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1673                               NoItinerary, []>;
1674 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1675                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1676                               NoItinerary, []>;
1677 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1678                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1679                               NoItinerary, []>;
1680 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1681                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1682                               NoItinerary, []>;
1683 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1684                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1685                               NoItinerary, []>;
1686 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1687                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1688                                       GPR:$set1, GPR:$set2),
1689                                  NoItinerary, []>;
1690 def ATOMMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1691                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1692                               NoItinerary, []>;
1693 def ATOMUMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1694                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1695                               NoItinerary, []>;
1696 def ATOMMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1697                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1698                               NoItinerary, []>;
1699 def ATOMUMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1700                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1701                               NoItinerary, []>;
1702 }
1703
1704 def HINT : AI<(outs), (ins imm0_4:$imm), MiscFrm, NoItinerary,
1705               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1706   bits<3> imm;
1707   let Inst{27-3} = 0b0011001000001111000000000;
1708   let Inst{2-0} = imm;
1709 }
1710
1711 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1712 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1713 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1714 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1715 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1716
1717 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1718              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1719   bits<4> Rd;
1720   bits<4> Rn;
1721   bits<4> Rm;
1722   let Inst{3-0} = Rm;
1723   let Inst{15-12} = Rd;
1724   let Inst{19-16} = Rn;
1725   let Inst{27-20} = 0b01101000;
1726   let Inst{7-4} = 0b1011;
1727   let Inst{11-8} = 0b1111;
1728   let Unpredictable{11-8} = 0b1111;
1729 }
1730
1731 // The 16-bit operand $val can be used by a debugger to store more information
1732 // about the breakpoint.
1733 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1734                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1735   bits<16> val;
1736   let Inst{3-0} = val{3-0};
1737   let Inst{19-8} = val{15-4};
1738   let Inst{27-20} = 0b00010010;
1739   let Inst{31-28} = 0xe; // AL
1740   let Inst{7-4} = 0b0111;
1741 }
1742
1743 // Change Processor State
1744 // FIXME: We should use InstAlias to handle the optional operands.
1745 class CPS<dag iops, string asm_ops>
1746   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1747         []>, Requires<[IsARM]> {
1748   bits<2> imod;
1749   bits<3> iflags;
1750   bits<5> mode;
1751   bit M;
1752
1753   let Inst{31-28} = 0b1111;
1754   let Inst{27-20} = 0b00010000;
1755   let Inst{19-18} = imod;
1756   let Inst{17}    = M; // Enabled if mode is set;
1757   let Inst{16-9}  = 0b00000000;
1758   let Inst{8-6}   = iflags;
1759   let Inst{5}     = 0;
1760   let Inst{4-0}   = mode;
1761 }
1762
1763 let DecoderMethod = "DecodeCPSInstruction" in {
1764 let M = 1 in
1765   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1766                   "$imod\t$iflags, $mode">;
1767 let mode = 0, M = 0 in
1768   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1769
1770 let imod = 0, iflags = 0, M = 1 in
1771   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1772 }
1773
1774 // Preload signals the memory system of possible future data/instruction access.
1775 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1776
1777   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1778                 !strconcat(opc, "\t$addr"),
1779                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1780                 Sched<[WritePreLd]> {
1781     bits<4> Rt;
1782     bits<17> addr;
1783     let Inst{31-26} = 0b111101;
1784     let Inst{25} = 0; // 0 for immediate form
1785     let Inst{24} = data;
1786     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1787     let Inst{22} = read;
1788     let Inst{21-20} = 0b01;
1789     let Inst{19-16} = addr{16-13};  // Rn
1790     let Inst{15-12} = 0b1111;
1791     let Inst{11-0}  = addr{11-0};   // imm12
1792   }
1793
1794   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1795                !strconcat(opc, "\t$shift"),
1796                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1797                Sched<[WritePreLd]> {
1798     bits<17> shift;
1799     let Inst{31-26} = 0b111101;
1800     let Inst{25} = 1; // 1 for register form
1801     let Inst{24} = data;
1802     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1803     let Inst{22} = read;
1804     let Inst{21-20} = 0b01;
1805     let Inst{19-16} = shift{16-13}; // Rn
1806     let Inst{15-12} = 0b1111;
1807     let Inst{11-0}  = shift{11-0};
1808     let Inst{4} = 0;
1809   }
1810 }
1811
1812 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1813 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1814 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1815
1816 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1817                  "setend\t$end", []>, Requires<[IsARM]> {
1818   bits<1> end;
1819   let Inst{31-10} = 0b1111000100000001000000;
1820   let Inst{9} = end;
1821   let Inst{8-0} = 0;
1822 }
1823
1824 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1825              []>, Requires<[IsARM, HasV7]> {
1826   bits<4> opt;
1827   let Inst{27-4} = 0b001100100000111100001111;
1828   let Inst{3-0} = opt;
1829 }
1830
1831 /*
1832  * A5.4 Permanently UNDEFINED instructions.
1833  *
1834  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1835  * Other UDF encodings generate SIGILL.
1836  *
1837  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1838  * Encoding A1:
1839  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1840  * Encoding T1:
1841  *  1101 1110 iiii iiii
1842  * It uses the following encoding:
1843  *  1110 0111 1111 1110 1101 1110 1111 0000
1844  *  - In ARM: UDF #60896;
1845  *  - In Thumb: UDF #254 followed by a branch-to-self.
1846  */
1847 let isBarrier = 1, isTerminator = 1 in
1848 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1849                "trap", [(trap)]>,
1850            Requires<[IsARM,UseNaClTrap]> {
1851   let Inst = 0xe7fedef0;
1852 }
1853 let isBarrier = 1, isTerminator = 1 in
1854 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1855                "trap", [(trap)]>,
1856            Requires<[IsARM,DontUseNaClTrap]> {
1857   let Inst = 0xe7ffdefe;
1858 }
1859
1860 // Address computation and loads and stores in PIC mode.
1861 let isNotDuplicable = 1 in {
1862 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1863                             4, IIC_iALUr,
1864                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1865                             Sched<[WriteALU, ReadALU]>;
1866
1867 let AddedComplexity = 10 in {
1868 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1869                             4, IIC_iLoad_r,
1870                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1871
1872 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1873                             4, IIC_iLoad_bh_r,
1874                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1875
1876 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1877                             4, IIC_iLoad_bh_r,
1878                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1879
1880 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1881                             4, IIC_iLoad_bh_r,
1882                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1883
1884 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1885                             4, IIC_iLoad_bh_r,
1886                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1887 }
1888 let AddedComplexity = 10 in {
1889 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1890       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1891
1892 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1893       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1894                                                    addrmodepc:$addr)]>;
1895
1896 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1897       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1898 }
1899 } // isNotDuplicable = 1
1900
1901
1902 // LEApcrel - Load a pc-relative address into a register without offending the
1903 // assembler.
1904 let neverHasSideEffects = 1, isReMaterializable = 1 in
1905 // The 'adr' mnemonic encodes differently if the label is before or after
1906 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1907 // know until then which form of the instruction will be used.
1908 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1909                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1910                  Sched<[WriteALU, ReadALU]> {
1911   bits<4> Rd;
1912   bits<14> label;
1913   let Inst{27-25} = 0b001;
1914   let Inst{24} = 0;
1915   let Inst{23-22} = label{13-12};
1916   let Inst{21} = 0;
1917   let Inst{20} = 0;
1918   let Inst{19-16} = 0b1111;
1919   let Inst{15-12} = Rd;
1920   let Inst{11-0} = label{11-0};
1921 }
1922
1923 let hasSideEffects = 1 in {
1924 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1925                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1926
1927 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1928                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1929                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1930 }
1931
1932 //===----------------------------------------------------------------------===//
1933 //  Control Flow Instructions.
1934 //
1935
1936 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1937   // ARMV4T and above
1938   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1939                   "bx", "\tlr", [(ARMretflag)]>,
1940                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1941     let Inst{27-0}  = 0b0001001011111111111100011110;
1942   }
1943
1944   // ARMV4 only
1945   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1946                   "mov", "\tpc, lr", [(ARMretflag)]>,
1947                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1948     let Inst{27-0} = 0b0001101000001111000000001110;
1949   }
1950 }
1951
1952 // Indirect branches
1953 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1954   // ARMV4T and above
1955   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1956                   [(brind GPR:$dst)]>,
1957               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1958     bits<4> dst;
1959     let Inst{31-4} = 0b1110000100101111111111110001;
1960     let Inst{3-0}  = dst;
1961   }
1962
1963   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1964                   "bx", "\t$dst", [/* pattern left blank */]>,
1965               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1966     bits<4> dst;
1967     let Inst{27-4} = 0b000100101111111111110001;
1968     let Inst{3-0}  = dst;
1969   }
1970 }
1971
1972 // SP is marked as a use to prevent stack-pointer assignments that appear
1973 // immediately before calls from potentially appearing dead.
1974 let isCall = 1,
1975   // FIXME:  Do we really need a non-predicated version? If so, it should
1976   // at least be a pseudo instruction expanding to the predicated version
1977   // at MC lowering time.
1978   Defs = [LR], Uses = [SP] in {
1979   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1980                 IIC_Br, "bl\t$func",
1981                 [(ARMcall tglobaladdr:$func)]>,
1982             Requires<[IsARM]>, Sched<[WriteBrL]> {
1983     let Inst{31-28} = 0b1110;
1984     bits<24> func;
1985     let Inst{23-0} = func;
1986     let DecoderMethod = "DecodeBranchImmInstruction";
1987   }
1988
1989   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1990                    IIC_Br, "bl", "\t$func",
1991                    [(ARMcall_pred tglobaladdr:$func)]>,
1992                 Requires<[IsARM]>, Sched<[WriteBrL]> {
1993     bits<24> func;
1994     let Inst{23-0} = func;
1995     let DecoderMethod = "DecodeBranchImmInstruction";
1996   }
1997
1998   // ARMv5T and above
1999   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2000                 IIC_Br, "blx\t$func",
2001                 [(ARMcall GPR:$func)]>,
2002             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2003     bits<4> func;
2004     let Inst{31-4} = 0b1110000100101111111111110011;
2005     let Inst{3-0}  = func;
2006   }
2007
2008   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2009                     IIC_Br, "blx", "\t$func",
2010                     [(ARMcall_pred GPR:$func)]>,
2011                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2012     bits<4> func;
2013     let Inst{27-4} = 0b000100101111111111110011;
2014     let Inst{3-0}  = func;
2015   }
2016
2017   // ARMv4T
2018   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2019   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2020                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2021                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2022
2023   // ARMv4
2024   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2025                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2026                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2027
2028   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2029   // return stack predictor.
2030   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2031                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2032                       Requires<[IsARM]>, Sched<[WriteBr]>;
2033 }
2034
2035 let isBranch = 1, isTerminator = 1 in {
2036   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2037   // a two-value operand where a dag node expects two operands. :(
2038   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2039                IIC_Br, "b", "\t$target",
2040                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2041                Sched<[WriteBr]>  {
2042     bits<24> target;
2043     let Inst{23-0} = target;
2044     let DecoderMethod = "DecodeBranchImmInstruction";
2045   }
2046
2047   let isBarrier = 1 in {
2048     // B is "predicable" since it's just a Bcc with an 'always' condition.
2049     let isPredicable = 1 in
2050     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2051     // should be sufficient.
2052     // FIXME: Is B really a Barrier? That doesn't seem right.
2053     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2054                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2055                 Sched<[WriteBr]>;
2056
2057     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2058     def BR_JTr : ARMPseudoInst<(outs),
2059                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2060                       0, IIC_Br,
2061                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2062                       Sched<[WriteBr]>;
2063     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2064     // into i12 and rs suffixed versions.
2065     def BR_JTm : ARMPseudoInst<(outs),
2066                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2067                      0, IIC_Br,
2068                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2069                        imm:$id)]>, Sched<[WriteBrTbl]>;
2070     def BR_JTadd : ARMPseudoInst<(outs),
2071                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2072                    0, IIC_Br,
2073                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2074                      imm:$id)]>, Sched<[WriteBrTbl]>;
2075     } // isNotDuplicable = 1, isIndirectBranch = 1
2076   } // isBarrier = 1
2077
2078 }
2079
2080 // BLX (immediate)
2081 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2082                "blx\t$target", []>,
2083            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2084   let Inst{31-25} = 0b1111101;
2085   bits<25> target;
2086   let Inst{23-0} = target{24-1};
2087   let Inst{24} = target{0};
2088 }
2089
2090 // Branch and Exchange Jazelle
2091 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2092               [/* pattern left blank */]>, Sched<[WriteBr]> {
2093   bits<4> func;
2094   let Inst{23-20} = 0b0010;
2095   let Inst{19-8} = 0xfff;
2096   let Inst{7-4} = 0b0010;
2097   let Inst{3-0} = func;
2098 }
2099
2100 // Tail calls.
2101
2102 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2103   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2104                    Sched<[WriteBr]>;
2105
2106   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2107                    Sched<[WriteBr]>;
2108
2109   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2110                                  4, IIC_Br, [],
2111                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2112                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2113
2114   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2115                                  4, IIC_Br, [],
2116                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2117                                  Requires<[IsARM]>;
2118 }
2119
2120 // Secure Monitor Call is a system instruction.
2121 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2122               []>, Requires<[IsARM, HasTrustZone]> {
2123   bits<4> opt;
2124   let Inst{23-4} = 0b01100000000000000111;
2125   let Inst{3-0} = opt;
2126 }
2127
2128 // Supervisor Call (Software Interrupt)
2129 let isCall = 1, Uses = [SP] in {
2130 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2131           Sched<[WriteBr]> {
2132   bits<24> svc;
2133   let Inst{23-0} = svc;
2134 }
2135 }
2136
2137 // Store Return State
2138 class SRSI<bit wb, string asm>
2139   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2140        NoItinerary, asm, "", []> {
2141   bits<5> mode;
2142   let Inst{31-28} = 0b1111;
2143   let Inst{27-25} = 0b100;
2144   let Inst{22} = 1;
2145   let Inst{21} = wb;
2146   let Inst{20} = 0;
2147   let Inst{19-16} = 0b1101;  // SP
2148   let Inst{15-5} = 0b00000101000;
2149   let Inst{4-0} = mode;
2150 }
2151
2152 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2153   let Inst{24-23} = 0;
2154 }
2155 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2156   let Inst{24-23} = 0;
2157 }
2158 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2159   let Inst{24-23} = 0b10;
2160 }
2161 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2162   let Inst{24-23} = 0b10;
2163 }
2164 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2165   let Inst{24-23} = 0b01;
2166 }
2167 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2168   let Inst{24-23} = 0b01;
2169 }
2170 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2171   let Inst{24-23} = 0b11;
2172 }
2173 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2174   let Inst{24-23} = 0b11;
2175 }
2176
2177 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2178 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2179
2180 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2181 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2182
2183 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2184 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2185
2186 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2187 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2188
2189 // Return From Exception
2190 class RFEI<bit wb, string asm>
2191   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2192        NoItinerary, asm, "", []> {
2193   bits<4> Rn;
2194   let Inst{31-28} = 0b1111;
2195   let Inst{27-25} = 0b100;
2196   let Inst{22} = 0;
2197   let Inst{21} = wb;
2198   let Inst{20} = 1;
2199   let Inst{19-16} = Rn;
2200   let Inst{15-0} = 0xa00;
2201 }
2202
2203 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2204   let Inst{24-23} = 0;
2205 }
2206 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2207   let Inst{24-23} = 0;
2208 }
2209 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2210   let Inst{24-23} = 0b10;
2211 }
2212 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2213   let Inst{24-23} = 0b10;
2214 }
2215 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2216   let Inst{24-23} = 0b01;
2217 }
2218 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2219   let Inst{24-23} = 0b01;
2220 }
2221 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2222   let Inst{24-23} = 0b11;
2223 }
2224 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2225   let Inst{24-23} = 0b11;
2226 }
2227
2228 //===----------------------------------------------------------------------===//
2229 //  Load / Store Instructions.
2230 //
2231
2232 // Load
2233
2234
2235 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2236                     UnOpFrag<(load node:$Src)>>;
2237 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2238                     UnOpFrag<(zextloadi8 node:$Src)>>;
2239 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2240                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2241 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2242                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2243
2244 // Special LDR for loads from non-pc-relative constpools.
2245 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2246     isReMaterializable = 1, isCodeGenOnly = 1 in
2247 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2248                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2249                  []> {
2250   bits<4> Rt;
2251   bits<17> addr;
2252   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2253   let Inst{19-16} = 0b1111;
2254   let Inst{15-12} = Rt;
2255   let Inst{11-0}  = addr{11-0};   // imm12
2256 }
2257
2258 // Loads with zero extension
2259 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2260                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2261                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2262
2263 // Loads with sign extension
2264 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2265                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2266                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2267
2268 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2269                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2270                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2271
2272 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2273 // Load doubleword
2274 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2275                  (ins addrmode3:$addr), LdMiscFrm,
2276                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2277                  []>, Requires<[IsARM, HasV5TE]>;
2278 }
2279
2280 // Indexed loads
2281 multiclass AI2_ldridx<bit isByte, string opc,
2282                       InstrItinClass iii, InstrItinClass iir> {
2283   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2284                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2285                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2286     bits<17> addr;
2287     let Inst{25} = 0;
2288     let Inst{23} = addr{12};
2289     let Inst{19-16} = addr{16-13};
2290     let Inst{11-0} = addr{11-0};
2291     let DecoderMethod = "DecodeLDRPreImm";
2292     let AsmMatchConverter = "cvtLdWriteBackRegAddrModeImm12";
2293   }
2294
2295   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2296                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2297                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2298     bits<17> addr;
2299     let Inst{25} = 1;
2300     let Inst{23} = addr{12};
2301     let Inst{19-16} = addr{16-13};
2302     let Inst{11-0} = addr{11-0};
2303     let Inst{4} = 0;
2304     let DecoderMethod = "DecodeLDRPreReg";
2305     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2306   }
2307
2308   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2309                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2310                        IndexModePost, LdFrm, iir,
2311                        opc, "\t$Rt, $addr, $offset",
2312                        "$addr.base = $Rn_wb", []> {
2313      // {12}     isAdd
2314      // {11-0}   imm12/Rm
2315      bits<14> offset;
2316      bits<4> addr;
2317      let Inst{25} = 1;
2318      let Inst{23} = offset{12};
2319      let Inst{19-16} = addr;
2320      let Inst{11-0} = offset{11-0};
2321      let Inst{4} = 0;
2322
2323     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2324    }
2325
2326    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2327                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2328                       IndexModePost, LdFrm, iii,
2329                       opc, "\t$Rt, $addr, $offset",
2330                       "$addr.base = $Rn_wb", []> {
2331     // {12}     isAdd
2332     // {11-0}   imm12/Rm
2333     bits<14> offset;
2334     bits<4> addr;
2335     let Inst{25} = 0;
2336     let Inst{23} = offset{12};
2337     let Inst{19-16} = addr;
2338     let Inst{11-0} = offset{11-0};
2339
2340     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2341   }
2342
2343 }
2344
2345 let mayLoad = 1, neverHasSideEffects = 1 in {
2346 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2347 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2348 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2349 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2350 }
2351
2352 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2353   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2354                         (ins addrmode3_pre:$addr), IndexModePre,
2355                         LdMiscFrm, itin,
2356                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2357     bits<14> addr;
2358     let Inst{23}    = addr{8};      // U bit
2359     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2360     let Inst{19-16} = addr{12-9};   // Rn
2361     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2362     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2363     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode3";
2364     let DecoderMethod = "DecodeAddrMode3Instruction";
2365   }
2366   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2367                         (ins addr_offset_none:$addr, am3offset:$offset),
2368                         IndexModePost, LdMiscFrm, itin,
2369                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2370                         []> {
2371     bits<10> offset;
2372     bits<4> addr;
2373     let Inst{23}    = offset{8};      // U bit
2374     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2375     let Inst{19-16} = addr;
2376     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2377     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2378     let DecoderMethod = "DecodeAddrMode3Instruction";
2379   }
2380 }
2381
2382 let mayLoad = 1, neverHasSideEffects = 1 in {
2383 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2384 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2385 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2386 let hasExtraDefRegAllocReq = 1 in {
2387 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2388                           (ins addrmode3_pre:$addr), IndexModePre,
2389                           LdMiscFrm, IIC_iLoad_d_ru,
2390                           "ldrd", "\t$Rt, $Rt2, $addr!",
2391                           "$addr.base = $Rn_wb", []> {
2392   bits<14> addr;
2393   let Inst{23}    = addr{8};      // U bit
2394   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2395   let Inst{19-16} = addr{12-9};   // Rn
2396   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2397   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2398   let DecoderMethod = "DecodeAddrMode3Instruction";
2399   let AsmMatchConverter = "cvtLdrdPre";
2400 }
2401 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2402                           (ins addr_offset_none:$addr, am3offset:$offset),
2403                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2404                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2405                           "$addr.base = $Rn_wb", []> {
2406   bits<10> offset;
2407   bits<4> addr;
2408   let Inst{23}    = offset{8};      // U bit
2409   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2410   let Inst{19-16} = addr;
2411   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2412   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2413   let DecoderMethod = "DecodeAddrMode3Instruction";
2414 }
2415 } // hasExtraDefRegAllocReq = 1
2416 } // mayLoad = 1, neverHasSideEffects = 1
2417
2418 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2419 let mayLoad = 1, neverHasSideEffects = 1 in {
2420 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2421                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2422                     IndexModePost, LdFrm, IIC_iLoad_ru,
2423                     "ldrt", "\t$Rt, $addr, $offset",
2424                     "$addr.base = $Rn_wb", []> {
2425   // {12}     isAdd
2426   // {11-0}   imm12/Rm
2427   bits<14> offset;
2428   bits<4> addr;
2429   let Inst{25} = 1;
2430   let Inst{23} = offset{12};
2431   let Inst{21} = 1; // overwrite
2432   let Inst{19-16} = addr;
2433   let Inst{11-5} = offset{11-5};
2434   let Inst{4} = 0;
2435   let Inst{3-0} = offset{3-0};
2436   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2437 }
2438
2439 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2440                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2441                    IndexModePost, LdFrm, IIC_iLoad_ru,
2442                    "ldrt", "\t$Rt, $addr, $offset",
2443                    "$addr.base = $Rn_wb", []> {
2444   // {12}     isAdd
2445   // {11-0}   imm12/Rm
2446   bits<14> offset;
2447   bits<4> addr;
2448   let Inst{25} = 0;
2449   let Inst{23} = offset{12};
2450   let Inst{21} = 1; // overwrite
2451   let Inst{19-16} = addr;
2452   let Inst{11-0} = offset{11-0};
2453   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2454 }
2455
2456 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2457                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2458                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2459                      "ldrbt", "\t$Rt, $addr, $offset",
2460                      "$addr.base = $Rn_wb", []> {
2461   // {12}     isAdd
2462   // {11-0}   imm12/Rm
2463   bits<14> offset;
2464   bits<4> addr;
2465   let Inst{25} = 1;
2466   let Inst{23} = offset{12};
2467   let Inst{21} = 1; // overwrite
2468   let Inst{19-16} = addr;
2469   let Inst{11-5} = offset{11-5};
2470   let Inst{4} = 0;
2471   let Inst{3-0} = offset{3-0};
2472   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2473 }
2474
2475 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2476                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2477                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2478                     "ldrbt", "\t$Rt, $addr, $offset",
2479                     "$addr.base = $Rn_wb", []> {
2480   // {12}     isAdd
2481   // {11-0}   imm12/Rm
2482   bits<14> offset;
2483   bits<4> addr;
2484   let Inst{25} = 0;
2485   let Inst{23} = offset{12};
2486   let Inst{21} = 1; // overwrite
2487   let Inst{19-16} = addr;
2488   let Inst{11-0} = offset{11-0};
2489   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2490 }
2491
2492 multiclass AI3ldrT<bits<4> op, string opc> {
2493   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2494                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2495                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2496                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2497     bits<9> offset;
2498     let Inst{23} = offset{8};
2499     let Inst{22} = 1;
2500     let Inst{11-8} = offset{7-4};
2501     let Inst{3-0} = offset{3-0};
2502     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2503   }
2504   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2505                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2506                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2507                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2508     bits<5> Rm;
2509     let Inst{23} = Rm{4};
2510     let Inst{22} = 0;
2511     let Inst{11-8} = 0;
2512     let Unpredictable{11-8} = 0b1111;
2513     let Inst{3-0} = Rm{3-0};
2514     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2515     let DecoderMethod = "DecodeLDR";
2516   }
2517 }
2518
2519 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2520 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2521 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2522 }
2523
2524 // Store
2525
2526 // Stores with truncate
2527 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2528                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2529                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2530
2531 // Store doubleword
2532 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2533 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2534                StMiscFrm, IIC_iStore_d_r,
2535                "strd", "\t$Rt, $src2, $addr", []>,
2536            Requires<[IsARM, HasV5TE]> {
2537   let Inst{21} = 0;
2538 }
2539
2540 // Indexed stores
2541 multiclass AI2_stridx<bit isByte, string opc,
2542                       InstrItinClass iii, InstrItinClass iir> {
2543   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2544                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2545                             StFrm, iii,
2546                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2547     bits<17> addr;
2548     let Inst{25} = 0;
2549     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2550     let Inst{19-16} = addr{16-13};  // Rn
2551     let Inst{11-0}  = addr{11-0};   // imm12
2552     let AsmMatchConverter = "cvtStWriteBackRegAddrModeImm12";
2553     let DecoderMethod = "DecodeSTRPreImm";
2554   }
2555
2556   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2557                       (ins GPR:$Rt, ldst_so_reg:$addr),
2558                       IndexModePre, StFrm, iir,
2559                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2560     bits<17> addr;
2561     let Inst{25} = 1;
2562     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2563     let Inst{19-16} = addr{16-13}; // Rn
2564     let Inst{11-0}  = addr{11-0};
2565     let Inst{4}     = 0;           // Inst{4} = 0
2566     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2567     let DecoderMethod = "DecodeSTRPreReg";
2568   }
2569   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2570                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2571                 IndexModePost, StFrm, iir,
2572                 opc, "\t$Rt, $addr, $offset",
2573                 "$addr.base = $Rn_wb", []> {
2574      // {12}     isAdd
2575      // {11-0}   imm12/Rm
2576      bits<14> offset;
2577      bits<4> addr;
2578      let Inst{25} = 1;
2579      let Inst{23} = offset{12};
2580      let Inst{19-16} = addr;
2581      let Inst{11-0} = offset{11-0};
2582      let Inst{4} = 0;
2583
2584     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2585    }
2586
2587    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2588                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2589                 IndexModePost, StFrm, iii,
2590                 opc, "\t$Rt, $addr, $offset",
2591                 "$addr.base = $Rn_wb", []> {
2592     // {12}     isAdd
2593     // {11-0}   imm12/Rm
2594     bits<14> offset;
2595     bits<4> addr;
2596     let Inst{25} = 0;
2597     let Inst{23} = offset{12};
2598     let Inst{19-16} = addr;
2599     let Inst{11-0} = offset{11-0};
2600
2601     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2602   }
2603 }
2604
2605 let mayStore = 1, neverHasSideEffects = 1 in {
2606 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2607 // IIC_iStore_siu depending on whether it the offset register is shifted.
2608 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2609 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2610 }
2611
2612 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2613                          am2offset_reg:$offset),
2614              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2615                            am2offset_reg:$offset)>;
2616 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2617                          am2offset_imm:$offset),
2618              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2619                            am2offset_imm:$offset)>;
2620 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2621                              am2offset_reg:$offset),
2622              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2623                             am2offset_reg:$offset)>;
2624 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2625                              am2offset_imm:$offset),
2626              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2627                             am2offset_imm:$offset)>;
2628
2629 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2630 // put the patterns on the instruction definitions directly as ISel wants
2631 // the address base and offset to be separate operands, not a single
2632 // complex operand like we represent the instructions themselves. The
2633 // pseudos map between the two.
2634 let usesCustomInserter = 1,
2635     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2636 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2637                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2638                4, IIC_iStore_ru,
2639             [(set GPR:$Rn_wb,
2640                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2641 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2642                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2643                4, IIC_iStore_ru,
2644             [(set GPR:$Rn_wb,
2645                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2646 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2647                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2648                4, IIC_iStore_ru,
2649             [(set GPR:$Rn_wb,
2650                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2651 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2652                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2653                4, IIC_iStore_ru,
2654             [(set GPR:$Rn_wb,
2655                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2656 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2657                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2658                4, IIC_iStore_ru,
2659             [(set GPR:$Rn_wb,
2660                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2661 }
2662
2663
2664
2665 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2666                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2667                            StMiscFrm, IIC_iStore_bh_ru,
2668                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2669   bits<14> addr;
2670   let Inst{23}    = addr{8};      // U bit
2671   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2672   let Inst{19-16} = addr{12-9};   // Rn
2673   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2674   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2675   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2676   let DecoderMethod = "DecodeAddrMode3Instruction";
2677 }
2678
2679 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2680                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2681                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2682                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2683                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2684                                                       addr_offset_none:$addr,
2685                                                       am3offset:$offset))]> {
2686   bits<10> offset;
2687   bits<4> addr;
2688   let Inst{23}    = offset{8};      // U bit
2689   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2690   let Inst{19-16} = addr;
2691   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2692   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2693   let DecoderMethod = "DecodeAddrMode3Instruction";
2694 }
2695
2696 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2697 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2698                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2699                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2700                           "strd", "\t$Rt, $Rt2, $addr!",
2701                           "$addr.base = $Rn_wb", []> {
2702   bits<14> addr;
2703   let Inst{23}    = addr{8};      // U bit
2704   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2705   let Inst{19-16} = addr{12-9};   // Rn
2706   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2707   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2708   let DecoderMethod = "DecodeAddrMode3Instruction";
2709   let AsmMatchConverter = "cvtStrdPre";
2710 }
2711
2712 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2713                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2714                                am3offset:$offset),
2715                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2716                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2717                           "$addr.base = $Rn_wb", []> {
2718   bits<10> offset;
2719   bits<4> addr;
2720   let Inst{23}    = offset{8};      // U bit
2721   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2722   let Inst{19-16} = addr;
2723   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2724   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2725   let DecoderMethod = "DecodeAddrMode3Instruction";
2726 }
2727 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2728
2729 // STRT, STRBT, and STRHT
2730
2731 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2732                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2733                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2734                    "strbt", "\t$Rt, $addr, $offset",
2735                    "$addr.base = $Rn_wb", []> {
2736   // {12}     isAdd
2737   // {11-0}   imm12/Rm
2738   bits<14> offset;
2739   bits<4> addr;
2740   let Inst{25} = 1;
2741   let Inst{23} = offset{12};
2742   let Inst{21} = 1; // overwrite
2743   let Inst{19-16} = addr;
2744   let Inst{11-5} = offset{11-5};
2745   let Inst{4} = 0;
2746   let Inst{3-0} = offset{3-0};
2747   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2748 }
2749
2750 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2751                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2752                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2753                    "strbt", "\t$Rt, $addr, $offset",
2754                    "$addr.base = $Rn_wb", []> {
2755   // {12}     isAdd
2756   // {11-0}   imm12/Rm
2757   bits<14> offset;
2758   bits<4> addr;
2759   let Inst{25} = 0;
2760   let Inst{23} = offset{12};
2761   let Inst{21} = 1; // overwrite
2762   let Inst{19-16} = addr;
2763   let Inst{11-0} = offset{11-0};
2764   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2765 }
2766
2767 let mayStore = 1, neverHasSideEffects = 1 in {
2768 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2769                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2770                    IndexModePost, StFrm, IIC_iStore_ru,
2771                    "strt", "\t$Rt, $addr, $offset",
2772                    "$addr.base = $Rn_wb", []> {
2773   // {12}     isAdd
2774   // {11-0}   imm12/Rm
2775   bits<14> offset;
2776   bits<4> addr;
2777   let Inst{25} = 1;
2778   let Inst{23} = offset{12};
2779   let Inst{21} = 1; // overwrite
2780   let Inst{19-16} = addr;
2781   let Inst{11-5} = offset{11-5};
2782   let Inst{4} = 0;
2783   let Inst{3-0} = offset{3-0};
2784   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2785 }
2786
2787 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2788                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2789                    IndexModePost, StFrm, IIC_iStore_ru,
2790                    "strt", "\t$Rt, $addr, $offset",
2791                    "$addr.base = $Rn_wb", []> {
2792   // {12}     isAdd
2793   // {11-0}   imm12/Rm
2794   bits<14> offset;
2795   bits<4> addr;
2796   let Inst{25} = 0;
2797   let Inst{23} = offset{12};
2798   let Inst{21} = 1; // overwrite
2799   let Inst{19-16} = addr;
2800   let Inst{11-0} = offset{11-0};
2801   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2802 }
2803 }
2804
2805
2806 multiclass AI3strT<bits<4> op, string opc> {
2807   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2808                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2809                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2810                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2811     bits<9> offset;
2812     let Inst{23} = offset{8};
2813     let Inst{22} = 1;
2814     let Inst{11-8} = offset{7-4};
2815     let Inst{3-0} = offset{3-0};
2816     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2817   }
2818   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2819                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2820                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2821                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2822     bits<5> Rm;
2823     let Inst{23} = Rm{4};
2824     let Inst{22} = 0;
2825     let Inst{11-8} = 0;
2826     let Inst{3-0} = Rm{3-0};
2827     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2828   }
2829 }
2830
2831
2832 defm STRHT : AI3strT<0b1011, "strht">;
2833
2834
2835 //===----------------------------------------------------------------------===//
2836 //  Load / store multiple Instructions.
2837 //
2838
2839 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2840                          InstrItinClass itin, InstrItinClass itin_upd> {
2841   // IA is the default, so no need for an explicit suffix on the
2842   // mnemonic here. Without it is the canonical spelling.
2843   def IA :
2844     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2845          IndexModeNone, f, itin,
2846          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2847     let Inst{24-23} = 0b01;       // Increment After
2848     let Inst{22}    = P_bit;
2849     let Inst{21}    = 0;          // No writeback
2850     let Inst{20}    = L_bit;
2851   }
2852   def IA_UPD :
2853     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2854          IndexModeUpd, f, itin_upd,
2855          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2856     let Inst{24-23} = 0b01;       // Increment After
2857     let Inst{22}    = P_bit;
2858     let Inst{21}    = 1;          // Writeback
2859     let Inst{20}    = L_bit;
2860
2861     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2862   }
2863   def DA :
2864     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2865          IndexModeNone, f, itin,
2866          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2867     let Inst{24-23} = 0b00;       // Decrement After
2868     let Inst{22}    = P_bit;
2869     let Inst{21}    = 0;          // No writeback
2870     let Inst{20}    = L_bit;
2871   }
2872   def DA_UPD :
2873     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2874          IndexModeUpd, f, itin_upd,
2875          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2876     let Inst{24-23} = 0b00;       // Decrement After
2877     let Inst{22}    = P_bit;
2878     let Inst{21}    = 1;          // Writeback
2879     let Inst{20}    = L_bit;
2880
2881     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2882   }
2883   def DB :
2884     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2885          IndexModeNone, f, itin,
2886          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2887     let Inst{24-23} = 0b10;       // Decrement Before
2888     let Inst{22}    = P_bit;
2889     let Inst{21}    = 0;          // No writeback
2890     let Inst{20}    = L_bit;
2891   }
2892   def DB_UPD :
2893     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2894          IndexModeUpd, f, itin_upd,
2895          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2896     let Inst{24-23} = 0b10;       // Decrement Before
2897     let Inst{22}    = P_bit;
2898     let Inst{21}    = 1;          // Writeback
2899     let Inst{20}    = L_bit;
2900
2901     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2902   }
2903   def IB :
2904     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2905          IndexModeNone, f, itin,
2906          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2907     let Inst{24-23} = 0b11;       // Increment Before
2908     let Inst{22}    = P_bit;
2909     let Inst{21}    = 0;          // No writeback
2910     let Inst{20}    = L_bit;
2911   }
2912   def IB_UPD :
2913     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2914          IndexModeUpd, f, itin_upd,
2915          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2916     let Inst{24-23} = 0b11;       // Increment Before
2917     let Inst{22}    = P_bit;
2918     let Inst{21}    = 1;          // Writeback
2919     let Inst{20}    = L_bit;
2920
2921     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2922   }
2923 }
2924
2925 let neverHasSideEffects = 1 in {
2926
2927 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2928 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2929                          IIC_iLoad_mu>;
2930
2931 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2932 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2933                          IIC_iStore_mu>;
2934
2935 } // neverHasSideEffects
2936
2937 // FIXME: remove when we have a way to marking a MI with these properties.
2938 // FIXME: Should pc be an implicit operand like PICADD, etc?
2939 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2940     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2941 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2942                                                  reglist:$regs, variable_ops),
2943                      4, IIC_iLoad_mBr, [],
2944                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2945       RegConstraint<"$Rn = $wb">;
2946
2947 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2948 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2949                                IIC_iLoad_mu>;
2950
2951 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2952 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2953                                IIC_iStore_mu>;
2954
2955
2956
2957 //===----------------------------------------------------------------------===//
2958 //  Move Instructions.
2959 //
2960
2961 let neverHasSideEffects = 1 in
2962 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2963                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2964   bits<4> Rd;
2965   bits<4> Rm;
2966
2967   let Inst{19-16} = 0b0000;
2968   let Inst{11-4} = 0b00000000;
2969   let Inst{25} = 0;
2970   let Inst{3-0} = Rm;
2971   let Inst{15-12} = Rd;
2972 }
2973
2974 // A version for the smaller set of tail call registers.
2975 let neverHasSideEffects = 1 in
2976 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2977                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2978   bits<4> Rd;
2979   bits<4> Rm;
2980
2981   let Inst{11-4} = 0b00000000;
2982   let Inst{25} = 0;
2983   let Inst{3-0} = Rm;
2984   let Inst{15-12} = Rd;
2985 }
2986
2987 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2988                 DPSoRegRegFrm, IIC_iMOVsr,
2989                 "mov", "\t$Rd, $src",
2990                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
2991                 Sched<[WriteALU]> {
2992   bits<4> Rd;
2993   bits<12> src;
2994   let Inst{15-12} = Rd;
2995   let Inst{19-16} = 0b0000;
2996   let Inst{11-8} = src{11-8};
2997   let Inst{7} = 0;
2998   let Inst{6-5} = src{6-5};
2999   let Inst{4} = 1;
3000   let Inst{3-0} = src{3-0};
3001   let Inst{25} = 0;
3002 }
3003
3004 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3005                 DPSoRegImmFrm, IIC_iMOVsr,
3006                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3007                 UnaryDP, Sched<[WriteALU]> {
3008   bits<4> Rd;
3009   bits<12> src;
3010   let Inst{15-12} = Rd;
3011   let Inst{19-16} = 0b0000;
3012   let Inst{11-5} = src{11-5};
3013   let Inst{4} = 0;
3014   let Inst{3-0} = src{3-0};
3015   let Inst{25} = 0;
3016 }
3017
3018 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3019 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3020                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3021                 Sched<[WriteALU]> {
3022   bits<4> Rd;
3023   bits<12> imm;
3024   let Inst{25} = 1;
3025   let Inst{15-12} = Rd;
3026   let Inst{19-16} = 0b0000;
3027   let Inst{11-0} = imm;
3028 }
3029
3030 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3031 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3032                  DPFrm, IIC_iMOVi,
3033                  "movw", "\t$Rd, $imm",
3034                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3035                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3036   bits<4> Rd;
3037   bits<16> imm;
3038   let Inst{15-12} = Rd;
3039   let Inst{11-0}  = imm{11-0};
3040   let Inst{19-16} = imm{15-12};
3041   let Inst{20} = 0;
3042   let Inst{25} = 1;
3043   let DecoderMethod = "DecodeArmMOVTWInstruction";
3044 }
3045
3046 def : InstAlias<"mov${p} $Rd, $imm",
3047                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3048         Requires<[IsARM]>;
3049
3050 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3051                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3052                       Sched<[WriteALU]>;
3053
3054 let Constraints = "$src = $Rd" in {
3055 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3056                   (ins GPR:$src, imm0_65535_expr:$imm),
3057                   DPFrm, IIC_iMOVi,
3058                   "movt", "\t$Rd, $imm",
3059                   [(set GPRnopc:$Rd,
3060                         (or (and GPR:$src, 0xffff),
3061                             lo16AllZero:$imm))]>, UnaryDP,
3062                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3063   bits<4> Rd;
3064   bits<16> imm;
3065   let Inst{15-12} = Rd;
3066   let Inst{11-0}  = imm{11-0};
3067   let Inst{19-16} = imm{15-12};
3068   let Inst{20} = 0;
3069   let Inst{25} = 1;
3070   let DecoderMethod = "DecodeArmMOVTWInstruction";
3071 }
3072
3073 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3074                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3075                       Sched<[WriteALU]>;
3076
3077 } // Constraints
3078
3079 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3080       Requires<[IsARM, HasV6T2]>;
3081
3082 let Uses = [CPSR] in
3083 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3084                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3085                     Requires<[IsARM]>, Sched<[WriteALU]>;
3086
3087 // These aren't really mov instructions, but we have to define them this way
3088 // due to flag operands.
3089
3090 let Defs = [CPSR] in {
3091 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3092                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3093                       Sched<[WriteALU]>, Requires<[IsARM]>;
3094 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3095                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3096                       Sched<[WriteALU]>, Requires<[IsARM]>;
3097 }
3098
3099 //===----------------------------------------------------------------------===//
3100 //  Extend Instructions.
3101 //
3102
3103 // Sign extenders
3104
3105 def SXTB  : AI_ext_rrot<0b01101010,
3106                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3107 def SXTH  : AI_ext_rrot<0b01101011,
3108                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3109
3110 def SXTAB : AI_exta_rrot<0b01101010,
3111                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3112 def SXTAH : AI_exta_rrot<0b01101011,
3113                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3114
3115 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3116
3117 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3118
3119 // Zero extenders
3120
3121 let AddedComplexity = 16 in {
3122 def UXTB   : AI_ext_rrot<0b01101110,
3123                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3124 def UXTH   : AI_ext_rrot<0b01101111,
3125                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3126 def UXTB16 : AI_ext_rrot<0b01101100,
3127                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3128
3129 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3130 //        The transformation should probably be done as a combiner action
3131 //        instead so we can include a check for masking back in the upper
3132 //        eight bits of the source into the lower eight bits of the result.
3133 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3134 //               (UXTB16r_rot GPR:$Src, 3)>;
3135 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3136                (UXTB16 GPR:$Src, 1)>;
3137
3138 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3139                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3140 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3141                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3142 }
3143
3144 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3145 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3146
3147
3148 def SBFX  : I<(outs GPRnopc:$Rd),
3149               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3150                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3151                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3152                Requires<[IsARM, HasV6T2]> {
3153   bits<4> Rd;
3154   bits<4> Rn;
3155   bits<5> lsb;
3156   bits<5> width;
3157   let Inst{27-21} = 0b0111101;
3158   let Inst{6-4}   = 0b101;
3159   let Inst{20-16} = width;
3160   let Inst{15-12} = Rd;
3161   let Inst{11-7}  = lsb;
3162   let Inst{3-0}   = Rn;
3163 }
3164
3165 def UBFX  : I<(outs GPR:$Rd),
3166               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3167                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3168                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3169                Requires<[IsARM, HasV6T2]> {
3170   bits<4> Rd;
3171   bits<4> Rn;
3172   bits<5> lsb;
3173   bits<5> width;
3174   let Inst{27-21} = 0b0111111;
3175   let Inst{6-4}   = 0b101;
3176   let Inst{20-16} = width;
3177   let Inst{15-12} = Rd;
3178   let Inst{11-7}  = lsb;
3179   let Inst{3-0}   = Rn;
3180 }
3181
3182 //===----------------------------------------------------------------------===//
3183 //  Arithmetic Instructions.
3184 //
3185
3186 defm ADD  : AsI1_bin_irs<0b0100, "add",
3187                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3188                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3189 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3190                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3191                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3192
3193 // ADD and SUB with 's' bit set.
3194 //
3195 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3196 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3197 // AdjustInstrPostInstrSelection where we determine whether or not to
3198 // set the "s" bit based on CPSR liveness.
3199 //
3200 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3201 // support for an optional CPSR definition that corresponds to the DAG
3202 // node's second value. We can then eliminate the implicit def of CPSR.
3203 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3204                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3205 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3206                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3207
3208 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3209               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3210 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3211               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3212
3213 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3214                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3215                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3216
3217 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3218 // CPSR and the implicit def of CPSR is not needed.
3219 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3220                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3221
3222 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3223                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3224
3225 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3226 // The assume-no-carry-in form uses the negation of the input since add/sub
3227 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3228 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3229 // details.
3230 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3231              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3232 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3233              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3234
3235 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3236              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3237              Requires<[IsARM, HasV6T2]>;
3238 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3239              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3240              Requires<[IsARM, HasV6T2]>;
3241
3242 // The with-carry-in form matches bitwise not instead of the negation.
3243 // Effectively, the inverse interpretation of the carry flag already accounts
3244 // for part of the negation.
3245 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3246              (SBCri   GPR:$src, so_imm_not:$imm)>;
3247 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3248              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3249
3250 // Note: These are implemented in C++ code, because they have to generate
3251 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3252 // cannot produce.
3253 // (mul X, 2^n+1) -> (add (X << n), X)
3254 // (mul X, 2^n-1) -> (rsb X, (X << n))
3255
3256 // ARM Arithmetic Instruction
3257 // GPR:$dst = GPR:$a op GPR:$b
3258 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3259           list<dag> pattern = [],
3260           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3261           string asm = "\t$Rd, $Rn, $Rm">
3262   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3263     Sched<[WriteALU, ReadALU, ReadALU]> {
3264   bits<4> Rn;
3265   bits<4> Rd;
3266   bits<4> Rm;
3267   let Inst{27-20} = op27_20;
3268   let Inst{11-4} = op11_4;
3269   let Inst{19-16} = Rn;
3270   let Inst{15-12} = Rd;
3271   let Inst{3-0}   = Rm;
3272
3273   let Unpredictable{11-8} = 0b1111;
3274 }
3275
3276 // Saturating add/subtract
3277
3278 let DecoderMethod = "DecodeQADDInstruction" in
3279 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3280                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3281                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3282
3283 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3284                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3285                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3286 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3287                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3288                   "\t$Rd, $Rm, $Rn">;
3289 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3290                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3291                   "\t$Rd, $Rm, $Rn">;
3292
3293 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3294 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3295 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3296 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3297 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3298 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3299 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3300 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3301 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3302 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3303 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3304 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3305
3306 // Signed/Unsigned add/subtract
3307
3308 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3309 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3310 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3311 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3312 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3313 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3314 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3315 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3316 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3317 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3318 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3319 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3320
3321 // Signed/Unsigned halving add/subtract
3322
3323 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3324 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3325 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3326 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3327 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3328 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3329 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3330 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3331 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3332 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3333 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3334 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3335
3336 // Unsigned Sum of Absolute Differences [and Accumulate].
3337
3338 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3339                 MulFrm /* for convenience */, NoItinerary, "usad8",
3340                 "\t$Rd, $Rn, $Rm", []>,
3341              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3342   bits<4> Rd;
3343   bits<4> Rn;
3344   bits<4> Rm;
3345   let Inst{27-20} = 0b01111000;
3346   let Inst{15-12} = 0b1111;
3347   let Inst{7-4} = 0b0001;
3348   let Inst{19-16} = Rd;
3349   let Inst{11-8} = Rm;
3350   let Inst{3-0} = Rn;
3351 }
3352 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3353                 MulFrm /* for convenience */, NoItinerary, "usada8",
3354                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3355              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3356   bits<4> Rd;
3357   bits<4> Rn;
3358   bits<4> Rm;
3359   bits<4> Ra;
3360   let Inst{27-20} = 0b01111000;
3361   let Inst{7-4} = 0b0001;
3362   let Inst{19-16} = Rd;
3363   let Inst{15-12} = Ra;
3364   let Inst{11-8} = Rm;
3365   let Inst{3-0} = Rn;
3366 }
3367
3368 // Signed/Unsigned saturate
3369
3370 def SSAT : AI<(outs GPRnopc:$Rd),
3371               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3372               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3373   bits<4> Rd;
3374   bits<5> sat_imm;
3375   bits<4> Rn;
3376   bits<8> sh;
3377   let Inst{27-21} = 0b0110101;
3378   let Inst{5-4} = 0b01;
3379   let Inst{20-16} = sat_imm;
3380   let Inst{15-12} = Rd;
3381   let Inst{11-7} = sh{4-0};
3382   let Inst{6} = sh{5};
3383   let Inst{3-0} = Rn;
3384 }
3385
3386 def SSAT16 : AI<(outs GPRnopc:$Rd),
3387                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3388                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3389   bits<4> Rd;
3390   bits<4> sat_imm;
3391   bits<4> Rn;
3392   let Inst{27-20} = 0b01101010;
3393   let Inst{11-4} = 0b11110011;
3394   let Inst{15-12} = Rd;
3395   let Inst{19-16} = sat_imm;
3396   let Inst{3-0} = Rn;
3397 }
3398
3399 def USAT : AI<(outs GPRnopc:$Rd),
3400               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3401               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3402   bits<4> Rd;
3403   bits<5> sat_imm;
3404   bits<4> Rn;
3405   bits<8> sh;
3406   let Inst{27-21} = 0b0110111;
3407   let Inst{5-4} = 0b01;
3408   let Inst{15-12} = Rd;
3409   let Inst{11-7} = sh{4-0};
3410   let Inst{6} = sh{5};
3411   let Inst{20-16} = sat_imm;
3412   let Inst{3-0} = Rn;
3413 }
3414
3415 def USAT16 : AI<(outs GPRnopc:$Rd),
3416                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3417                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3418   bits<4> Rd;
3419   bits<4> sat_imm;
3420   bits<4> Rn;
3421   let Inst{27-20} = 0b01101110;
3422   let Inst{11-4} = 0b11110011;
3423   let Inst{15-12} = Rd;
3424   let Inst{19-16} = sat_imm;
3425   let Inst{3-0} = Rn;
3426 }
3427
3428 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3429                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3430 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3431                (USAT imm:$pos, GPRnopc:$a, 0)>;
3432
3433 //===----------------------------------------------------------------------===//
3434 //  Bitwise Instructions.
3435 //
3436
3437 defm AND   : AsI1_bin_irs<0b0000, "and",
3438                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3439                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3440 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3441                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3442                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3443 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3444                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3445                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3446 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3447                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3448                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3449
3450 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3451 // like in the actual instruction encoding. The complexity of mapping the mask
3452 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3453 // instruction description.
3454 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3455                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3456                "bfc", "\t$Rd, $imm", "$src = $Rd",
3457                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3458                Requires<[IsARM, HasV6T2]> {
3459   bits<4> Rd;
3460   bits<10> imm;
3461   let Inst{27-21} = 0b0111110;
3462   let Inst{6-0}   = 0b0011111;
3463   let Inst{15-12} = Rd;
3464   let Inst{11-7}  = imm{4-0}; // lsb
3465   let Inst{20-16} = imm{9-5}; // msb
3466 }
3467
3468 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3469 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3470           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3471           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3472           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3473                            bf_inv_mask_imm:$imm))]>,
3474           Requires<[IsARM, HasV6T2]> {
3475   bits<4> Rd;
3476   bits<4> Rn;
3477   bits<10> imm;
3478   let Inst{27-21} = 0b0111110;
3479   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3480   let Inst{15-12} = Rd;
3481   let Inst{11-7}  = imm{4-0}; // lsb
3482   let Inst{20-16} = imm{9-5}; // width
3483   let Inst{3-0}   = Rn;
3484 }
3485
3486 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3487                   "mvn", "\t$Rd, $Rm",
3488                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3489   bits<4> Rd;
3490   bits<4> Rm;
3491   let Inst{25} = 0;
3492   let Inst{19-16} = 0b0000;
3493   let Inst{11-4} = 0b00000000;
3494   let Inst{15-12} = Rd;
3495   let Inst{3-0} = Rm;
3496 }
3497 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3498                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3499                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3500                   Sched<[WriteALU]> {
3501   bits<4> Rd;
3502   bits<12> shift;
3503   let Inst{25} = 0;
3504   let Inst{19-16} = 0b0000;
3505   let Inst{15-12} = Rd;
3506   let Inst{11-5} = shift{11-5};
3507   let Inst{4} = 0;
3508   let Inst{3-0} = shift{3-0};
3509 }
3510 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3511                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3512                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3513                   Sched<[WriteALU]> {
3514   bits<4> Rd;
3515   bits<12> shift;
3516   let Inst{25} = 0;
3517   let Inst{19-16} = 0b0000;
3518   let Inst{15-12} = Rd;
3519   let Inst{11-8} = shift{11-8};
3520   let Inst{7} = 0;
3521   let Inst{6-5} = shift{6-5};
3522   let Inst{4} = 1;
3523   let Inst{3-0} = shift{3-0};
3524 }
3525 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3526 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3527                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3528                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3529   bits<4> Rd;
3530   bits<12> imm;
3531   let Inst{25} = 1;
3532   let Inst{19-16} = 0b0000;
3533   let Inst{15-12} = Rd;
3534   let Inst{11-0} = imm;
3535 }
3536
3537 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3538              (BICri GPR:$src, so_imm_not:$imm)>;
3539
3540 //===----------------------------------------------------------------------===//
3541 //  Multiply Instructions.
3542 //
3543 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3544              string opc, string asm, list<dag> pattern>
3545   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3546   bits<4> Rd;
3547   bits<4> Rm;
3548   bits<4> Rn;
3549   let Inst{19-16} = Rd;
3550   let Inst{11-8}  = Rm;
3551   let Inst{3-0}   = Rn;
3552 }
3553 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3554              string opc, string asm, list<dag> pattern>
3555   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3556   bits<4> RdLo;
3557   bits<4> RdHi;
3558   bits<4> Rm;
3559   bits<4> Rn;
3560   let Inst{19-16} = RdHi;
3561   let Inst{15-12} = RdLo;
3562   let Inst{11-8}  = Rm;
3563   let Inst{3-0}   = Rn;
3564 }
3565 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3566              string opc, string asm, list<dag> pattern>
3567   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3568   bits<4> RdLo;
3569   bits<4> RdHi;
3570   bits<4> Rm;
3571   bits<4> Rn;
3572   let Inst{19-16} = RdHi;
3573   let Inst{15-12} = RdLo;
3574   let Inst{11-8}  = Rm;
3575   let Inst{3-0}   = Rn;
3576 }
3577
3578 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3579 //        property. Remove them when it's possible to add those properties
3580 //        on an individual MachineInstr, not just an instruction description.
3581 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3582 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3583                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3584                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3585                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3586                   Requires<[IsARM, HasV6]> {
3587   let Inst{15-12} = 0b0000;
3588   let Unpredictable{15-12} = 0b1111;
3589 }
3590
3591 let Constraints = "@earlyclobber $Rd" in
3592 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3593                                                     pred:$p, cc_out:$s),
3594                            4, IIC_iMUL32,
3595                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3596                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3597                Requires<[IsARM, NoV6, UseMulOps]>;
3598 }
3599
3600 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3601                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3602                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3603                    Requires<[IsARM, HasV6, UseMulOps]> {
3604   bits<4> Ra;
3605   let Inst{15-12} = Ra;
3606 }
3607
3608 let Constraints = "@earlyclobber $Rd" in
3609 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3610                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3611                            4, IIC_iMAC32,
3612                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3613                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3614                         Requires<[IsARM, NoV6]>;
3615
3616 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3617                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3618                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3619                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3620   bits<4> Rd;
3621   bits<4> Rm;
3622   bits<4> Rn;
3623   bits<4> Ra;
3624   let Inst{19-16} = Rd;
3625   let Inst{15-12} = Ra;
3626   let Inst{11-8}  = Rm;
3627   let Inst{3-0}   = Rn;
3628 }
3629
3630 // Extra precision multiplies with low / high results
3631 let neverHasSideEffects = 1 in {
3632 let isCommutable = 1 in {
3633 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3634                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3635                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3636                     Requires<[IsARM, HasV6]>;
3637
3638 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3639                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3640                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3641                     Requires<[IsARM, HasV6]>;
3642
3643 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3644 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3645                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3646                             4, IIC_iMUL64, [],
3647           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3648                            Requires<[IsARM, NoV6]>;
3649
3650 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3651                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3652                             4, IIC_iMUL64, [],
3653           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3654                            Requires<[IsARM, NoV6]>;
3655 }
3656 }
3657
3658 // Multiply + accumulate
3659 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3660                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3661                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3662          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3663 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3664                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3665                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3666          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3667
3668 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3669                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3670                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3671                     Requires<[IsARM, HasV6]> {
3672   bits<4> RdLo;
3673   bits<4> RdHi;
3674   bits<4> Rm;
3675   bits<4> Rn;
3676   let Inst{19-16} = RdHi;
3677   let Inst{15-12} = RdLo;
3678   let Inst{11-8}  = Rm;
3679   let Inst{3-0}   = Rn;
3680 }
3681
3682 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3683 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3684                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3685                               4, IIC_iMAC64, [],
3686              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3687                            pred:$p, cc_out:$s)>,
3688                            Requires<[IsARM, NoV6]>;
3689 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3690                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3691                               4, IIC_iMAC64, [],
3692              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3693                            pred:$p, cc_out:$s)>,
3694                            Requires<[IsARM, NoV6]>;
3695 }
3696
3697 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3698 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3699                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3700                               4, IIC_iMAC64, [],
3701           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3702                            Requires<[IsARM, NoV6]>;
3703 }
3704
3705 } // neverHasSideEffects
3706
3707 // Most significant word multiply
3708 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3709                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3710                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3711             Requires<[IsARM, HasV6]> {
3712   let Inst{15-12} = 0b1111;
3713 }
3714
3715 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3716                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3717             Requires<[IsARM, HasV6]> {
3718   let Inst{15-12} = 0b1111;
3719 }
3720
3721 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3722                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3723                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3724                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3725             Requires<[IsARM, HasV6, UseMulOps]>;
3726
3727 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3728                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3729                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3730             Requires<[IsARM, HasV6]>;
3731
3732 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3733                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3734                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3735             Requires<[IsARM, HasV6, UseMulOps]>;
3736
3737 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3738                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3739                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3740             Requires<[IsARM, HasV6]>;
3741
3742 multiclass AI_smul<string opc, PatFrag opnode> {
3743   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3744               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3745               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3746                                       (sext_inreg GPR:$Rm, i16)))]>,
3747            Requires<[IsARM, HasV5TE]>;
3748
3749   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3750               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3751               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3752                                       (sra GPR:$Rm, (i32 16))))]>,
3753            Requires<[IsARM, HasV5TE]>;
3754
3755   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3756               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3757               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3758                                       (sext_inreg GPR:$Rm, i16)))]>,
3759            Requires<[IsARM, HasV5TE]>;
3760
3761   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3762               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3763               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3764                                       (sra GPR:$Rm, (i32 16))))]>,
3765             Requires<[IsARM, HasV5TE]>;
3766
3767   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3768               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3769               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3770                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3771            Requires<[IsARM, HasV5TE]>;
3772
3773   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3774               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3775               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3776                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3777             Requires<[IsARM, HasV5TE]>;
3778 }
3779
3780
3781 multiclass AI_smla<string opc, PatFrag opnode> {
3782   let DecoderMethod = "DecodeSMLAInstruction" in {
3783   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3784               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3785               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3786               [(set GPRnopc:$Rd, (add GPR:$Ra,
3787                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3788                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3789            Requires<[IsARM, HasV5TE, UseMulOps]>;
3790
3791   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3792               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3793               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3794               [(set GPRnopc:$Rd,
3795                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3796                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3797            Requires<[IsARM, HasV5TE, UseMulOps]>;
3798
3799   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3800               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3801               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3802               [(set GPRnopc:$Rd,
3803                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3804                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3805            Requires<[IsARM, HasV5TE, UseMulOps]>;
3806
3807   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3808               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3809               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3810              [(set GPRnopc:$Rd,
3811                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3812                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3813             Requires<[IsARM, HasV5TE, UseMulOps]>;
3814
3815   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3816               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3817               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3818               [(set GPRnopc:$Rd,
3819                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3820                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3821            Requires<[IsARM, HasV5TE, UseMulOps]>;
3822
3823   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3824               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3825               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3826               [(set GPRnopc:$Rd,
3827                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3828                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3829             Requires<[IsARM, HasV5TE, UseMulOps]>;
3830   }
3831 }
3832
3833 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3834 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3835
3836 // Halfword multiply accumulate long: SMLAL<x><y>.
3837 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3838                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3839                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3840               Requires<[IsARM, HasV5TE]>;
3841
3842 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3843                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3844                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3845               Requires<[IsARM, HasV5TE]>;
3846
3847 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3848                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3849                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3850               Requires<[IsARM, HasV5TE]>;
3851
3852 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3853                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3854                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3855               Requires<[IsARM, HasV5TE]>;
3856
3857 // Helper class for AI_smld.
3858 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3859                     InstrItinClass itin, string opc, string asm>
3860   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3861   bits<4> Rn;
3862   bits<4> Rm;
3863   let Inst{27-23} = 0b01110;
3864   let Inst{22}    = long;
3865   let Inst{21-20} = 0b00;
3866   let Inst{11-8}  = Rm;
3867   let Inst{7}     = 0;
3868   let Inst{6}     = sub;
3869   let Inst{5}     = swap;
3870   let Inst{4}     = 1;
3871   let Inst{3-0}   = Rn;
3872 }
3873 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3874                 InstrItinClass itin, string opc, string asm>
3875   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3876   bits<4> Rd;
3877   let Inst{15-12} = 0b1111;
3878   let Inst{19-16} = Rd;
3879 }
3880 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3881                 InstrItinClass itin, string opc, string asm>
3882   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3883   bits<4> Ra;
3884   bits<4> Rd;
3885   let Inst{19-16} = Rd;
3886   let Inst{15-12} = Ra;
3887 }
3888 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3889                   InstrItinClass itin, string opc, string asm>
3890   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3891   bits<4> RdLo;
3892   bits<4> RdHi;
3893   let Inst{19-16} = RdHi;
3894   let Inst{15-12} = RdLo;
3895 }
3896
3897 multiclass AI_smld<bit sub, string opc> {
3898
3899   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3900                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3901                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3902
3903   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3904                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3905                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3906
3907   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3908                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3909                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3910
3911   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3912                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3913                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3914
3915 }
3916
3917 defm SMLA : AI_smld<0, "smla">;
3918 defm SMLS : AI_smld<1, "smls">;
3919
3920 multiclass AI_sdml<bit sub, string opc> {
3921
3922   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3923                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3924   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3925                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3926 }
3927
3928 defm SMUA : AI_sdml<0, "smua">;
3929 defm SMUS : AI_sdml<1, "smus">;
3930
3931 //===----------------------------------------------------------------------===//
3932 //  Division Instructions (ARMv7-A with virtualization extension)
3933 //
3934 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3935                    "sdiv", "\t$Rd, $Rn, $Rm",
3936                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3937            Requires<[IsARM, HasDivideInARM]>;
3938
3939 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3940                    "udiv", "\t$Rd, $Rn, $Rm",
3941                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3942            Requires<[IsARM, HasDivideInARM]>;
3943
3944 //===----------------------------------------------------------------------===//
3945 //  Misc. Arithmetic Instructions.
3946 //
3947
3948 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3949               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3950               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3951            Sched<[WriteALU]>;
3952
3953 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3954               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3955               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3956            Requires<[IsARM, HasV6T2]>,
3957            Sched<[WriteALU]>;
3958
3959 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3960               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3961               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3962            Sched<[WriteALU]>;
3963
3964 let AddedComplexity = 5 in
3965 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3966                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3967                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3968                Requires<[IsARM, HasV6]>,
3969            Sched<[WriteALU]>;
3970
3971 let AddedComplexity = 5 in
3972 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3973                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3974                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3975                Requires<[IsARM, HasV6]>,
3976            Sched<[WriteALU]>;
3977
3978 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3979                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3980                (REVSH GPR:$Rm)>;
3981
3982 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3983                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3984                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3985                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3986                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3987                                            0xFFFF0000)))]>,
3988                Requires<[IsARM, HasV6]>,
3989            Sched<[WriteALUsi, ReadALU]>;
3990
3991 // Alternate cases for PKHBT where identities eliminate some nodes.
3992 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3993                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3994 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3995                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3996
3997 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3998 // will match the pattern below.
3999 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4000                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4001                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4002                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4003                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4004                                            0xFFFF)))]>,
4005                Requires<[IsARM, HasV6]>,
4006            Sched<[WriteALUsi, ReadALU]>;
4007
4008 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4009 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4010 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4011                    (srl GPRnopc:$src2, imm16_31:$sh)),
4012                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4013 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4014                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4015                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4016
4017 //===----------------------------------------------------------------------===//
4018 //  Comparison Instructions...
4019 //
4020
4021 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4022                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4023                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4024
4025 // ARMcmpZ can re-use the above instruction definitions.
4026 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4027              (CMPri   GPR:$src, so_imm:$imm)>;
4028 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4029              (CMPrr   GPR:$src, GPR:$rhs)>;
4030 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4031              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4032 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4033              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4034
4035 // CMN register-integer
4036 let isCompare = 1, Defs = [CPSR] in {
4037 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4038                 "cmn", "\t$Rn, $imm",
4039                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4040                 Sched<[WriteCMP, ReadALU]> {
4041   bits<4> Rn;
4042   bits<12> imm;
4043   let Inst{25} = 1;
4044   let Inst{20} = 1;
4045   let Inst{19-16} = Rn;
4046   let Inst{15-12} = 0b0000;
4047   let Inst{11-0} = imm;
4048
4049   let Unpredictable{15-12} = 0b1111;
4050 }
4051
4052 // CMN register-register/shift
4053 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4054                  "cmn", "\t$Rn, $Rm",
4055                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4056                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4057   bits<4> Rn;
4058   bits<4> Rm;
4059   let isCommutable = 1;
4060   let Inst{25} = 0;
4061   let Inst{20} = 1;
4062   let Inst{19-16} = Rn;
4063   let Inst{15-12} = 0b0000;
4064   let Inst{11-4} = 0b00000000;
4065   let Inst{3-0} = Rm;
4066
4067   let Unpredictable{15-12} = 0b1111;
4068 }
4069
4070 def CMNzrsi : AI1<0b1011, (outs),
4071                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4072                   "cmn", "\t$Rn, $shift",
4073                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4074                     GPR:$Rn, so_reg_imm:$shift)]>,
4075                     Sched<[WriteCMPsi, ReadALU]> {
4076   bits<4> Rn;
4077   bits<12> shift;
4078   let Inst{25} = 0;
4079   let Inst{20} = 1;
4080   let Inst{19-16} = Rn;
4081   let Inst{15-12} = 0b0000;
4082   let Inst{11-5} = shift{11-5};
4083   let Inst{4} = 0;
4084   let Inst{3-0} = shift{3-0};
4085
4086   let Unpredictable{15-12} = 0b1111;
4087 }
4088
4089 def CMNzrsr : AI1<0b1011, (outs),
4090                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4091                   "cmn", "\t$Rn, $shift",
4092                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4093                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4094                     Sched<[WriteCMPsr, ReadALU]> {
4095   bits<4> Rn;
4096   bits<12> shift;
4097   let Inst{25} = 0;
4098   let Inst{20} = 1;
4099   let Inst{19-16} = Rn;
4100   let Inst{15-12} = 0b0000;
4101   let Inst{11-8} = shift{11-8};
4102   let Inst{7} = 0;
4103   let Inst{6-5} = shift{6-5};
4104   let Inst{4} = 1;
4105   let Inst{3-0} = shift{3-0};
4106
4107   let Unpredictable{15-12} = 0b1111;
4108 }
4109
4110 }
4111
4112 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4113              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4114
4115 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4116              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4117
4118 // Note that TST/TEQ don't set all the same flags that CMP does!
4119 defm TST  : AI1_cmp_irs<0b1000, "tst",
4120                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4121                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4122 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4123                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4124                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4125
4126 // Pseudo i64 compares for some floating point compares.
4127 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4128     Defs = [CPSR] in {
4129 def BCCi64 : PseudoInst<(outs),
4130     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4131      IIC_Br,
4132     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4133     Sched<[WriteBr]>;
4134
4135 def BCCZi64 : PseudoInst<(outs),
4136      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4137     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4138     Sched<[WriteBr]>;
4139 } // usesCustomInserter
4140
4141
4142 // Conditional moves
4143 // FIXME: should be able to write a pattern for ARMcmov, but can't use
4144 // a two-value operand where a dag node expects two operands. :(
4145 let neverHasSideEffects = 1 in {
4146
4147 let isCommutable = 1, isSelect = 1 in
4148 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
4149                            4, IIC_iCMOVr,
4150   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
4151       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4152
4153 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4154                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
4155                            4, IIC_iCMOVsr,
4156   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
4157                             imm:$cc, CCR:$ccr))*/]>,
4158       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4159 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4160                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
4161                            4, IIC_iCMOVsr,
4162   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4163                             imm:$cc, CCR:$ccr))*/]>,
4164       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4165
4166
4167 let isMoveImm = 1 in
4168 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
4169                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
4170                              4, IIC_iMOVi,
4171                              []>,
4172       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4173       Sched<[WriteALU]>;
4174
4175 let isMoveImm = 1 in
4176 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4177                            (ins GPR:$false, so_imm:$imm, pred:$p),
4178                            4, IIC_iCMOVi,
4179    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
4180       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4181
4182 // Two instruction predicate mov immediate.
4183 let isMoveImm = 1 in
4184 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
4185                                 (ins GPR:$false, i32imm:$src, pred:$p),
4186                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
4187
4188 let isMoveImm = 1 in
4189 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4190                            (ins GPR:$false, so_imm:$imm, pred:$p),
4191                            4, IIC_iCMOVi,
4192  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
4193                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4194
4195 } // neverHasSideEffects
4196
4197
4198 //===----------------------------------------------------------------------===//
4199 // Atomic operations intrinsics
4200 //
4201
4202 def MemBarrierOptOperand : AsmOperandClass {
4203   let Name = "MemBarrierOpt";
4204   let ParserMethod = "parseMemBarrierOptOperand";
4205 }
4206 def memb_opt : Operand<i32> {
4207   let PrintMethod = "printMemBOption";
4208   let ParserMatchClass = MemBarrierOptOperand;
4209   let DecoderMethod = "DecodeMemBarrierOption";
4210 }
4211
4212 def InstSyncBarrierOptOperand : AsmOperandClass {
4213   let Name = "InstSyncBarrierOpt";
4214   let ParserMethod = "parseInstSyncBarrierOptOperand";
4215 }
4216 def instsyncb_opt : Operand<i32> {
4217   let PrintMethod = "printInstSyncBOption";
4218   let ParserMatchClass = InstSyncBarrierOptOperand;
4219   let DecoderMethod = "DecodeInstSyncBarrierOption";
4220 }
4221
4222 // memory barriers protect the atomic sequences
4223 let hasSideEffects = 1 in {
4224 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4225                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4226                 Requires<[IsARM, HasDB]> {
4227   bits<4> opt;
4228   let Inst{31-4} = 0xf57ff05;
4229   let Inst{3-0} = opt;
4230 }
4231 }
4232
4233 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4234                 "dsb", "\t$opt", []>,
4235                 Requires<[IsARM, HasDB]> {
4236   bits<4> opt;
4237   let Inst{31-4} = 0xf57ff04;
4238   let Inst{3-0} = opt;
4239 }
4240
4241 // ISB has only full system option
4242 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4243                 "isb", "\t$opt", []>,
4244                 Requires<[IsARM, HasDB]> {
4245   bits<4> opt;
4246   let Inst{31-4} = 0xf57ff06;
4247   let Inst{3-0} = opt;
4248 }
4249
4250 // Pseudo instruction that combines movs + predicated rsbmi
4251 // to implement integer ABS
4252 let usesCustomInserter = 1, Defs = [CPSR] in
4253 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4254
4255 let usesCustomInserter = 1 in {
4256   let Defs = [CPSR] in {
4257     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4258       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4259       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4260     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4261       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4262       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4263     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4264       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4265       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4266     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4267       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4268       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4269     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4270       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4271       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4272     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4273       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4274       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4275     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4276       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4277       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4278     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4279       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4280       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4281     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4282       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4283       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4284     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4285       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4286       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4287     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4288       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4289       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4290     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4291       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4292       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4293     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4294       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4295       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4296     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4297       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4298       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4299     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4300       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4301       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4302     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4303       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4304       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4305     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4306       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4307       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4308     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4309       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4310       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4311     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4312       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4313       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4314     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4315       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4316       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4317     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4318       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4319       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4320     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4321       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4322       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4323     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4324       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4325       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4326     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4327       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4328       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4329     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4330       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4331       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4332     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4333       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4334       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4335     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4336       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4337       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4338     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4339       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4340       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4341     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4342       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4343       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4344     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4345       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4346       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4347
4348     def ATOMIC_SWAP_I8 : PseudoInst<
4349       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4350       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4351     def ATOMIC_SWAP_I16 : PseudoInst<
4352       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4353       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4354     def ATOMIC_SWAP_I32 : PseudoInst<
4355       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4356       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4357
4358     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4359       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4360       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4361     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4362       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4363       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4364     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4365       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4366       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4367 }
4368 }
4369
4370 let usesCustomInserter = 1 in {
4371     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4372       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4373       NoItinerary,
4374       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4375 }
4376
4377 let mayLoad = 1 in {
4378 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4379                      NoItinerary,
4380                     "ldrexb", "\t$Rt, $addr", []>;
4381 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4382                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
4383 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4384                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
4385 let hasExtraDefRegAllocReq = 1 in
4386 def LDREXD: AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4387                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4388   let DecoderMethod = "DecodeDoubleRegLoad";
4389 }
4390 }
4391
4392 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4393 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4394                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
4395 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4396                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
4397 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4398                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
4399 let hasExtraSrcRegAllocReq = 1 in
4400 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4401                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4402                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4403   let DecoderMethod = "DecodeDoubleRegStore";
4404 }
4405 }
4406
4407
4408 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex", []>,
4409             Requires<[IsARM, HasV7]>  {
4410   let Inst{31-0} = 0b11110101011111111111000000011111;
4411 }
4412
4413 // SWP/SWPB are deprecated in V6/V7.
4414 let mayLoad = 1, mayStore = 1 in {
4415 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4416                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>;
4417 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4418                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>;
4419 }
4420
4421 //===----------------------------------------------------------------------===//
4422 // Coprocessor Instructions.
4423 //
4424
4425 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4426             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4427             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4428             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4429                           imm:$CRm, imm:$opc2)]> {
4430   bits<4> opc1;
4431   bits<4> CRn;
4432   bits<4> CRd;
4433   bits<4> cop;
4434   bits<3> opc2;
4435   bits<4> CRm;
4436
4437   let Inst{3-0}   = CRm;
4438   let Inst{4}     = 0;
4439   let Inst{7-5}   = opc2;
4440   let Inst{11-8}  = cop;
4441   let Inst{15-12} = CRd;
4442   let Inst{19-16} = CRn;
4443   let Inst{23-20} = opc1;
4444 }
4445
4446 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4447                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4448                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4449                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4450                               imm:$CRm, imm:$opc2)]> {
4451   let Inst{31-28} = 0b1111;
4452   bits<4> opc1;
4453   bits<4> CRn;
4454   bits<4> CRd;
4455   bits<4> cop;
4456   bits<3> opc2;
4457   bits<4> CRm;
4458
4459   let Inst{3-0}   = CRm;
4460   let Inst{4}     = 0;
4461   let Inst{7-5}   = opc2;
4462   let Inst{11-8}  = cop;
4463   let Inst{15-12} = CRd;
4464   let Inst{19-16} = CRn;
4465   let Inst{23-20} = opc1;
4466 }
4467
4468 class ACI<dag oops, dag iops, string opc, string asm,
4469           IndexMode im = IndexModeNone>
4470   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4471       opc, asm, "", []> {
4472   let Inst{27-25} = 0b110;
4473 }
4474 class ACInoP<dag oops, dag iops, string opc, string asm,
4475           IndexMode im = IndexModeNone>
4476   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4477          opc, asm, "", []> {
4478   let Inst{31-28} = 0b1111;
4479   let Inst{27-25} = 0b110;
4480 }
4481 multiclass LdStCop<bit load, bit Dbit, string asm> {
4482   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4483                     asm, "\t$cop, $CRd, $addr"> {
4484     bits<13> addr;
4485     bits<4> cop;
4486     bits<4> CRd;
4487     let Inst{24} = 1; // P = 1
4488     let Inst{23} = addr{8};
4489     let Inst{22} = Dbit;
4490     let Inst{21} = 0; // W = 0
4491     let Inst{20} = load;
4492     let Inst{19-16} = addr{12-9};
4493     let Inst{15-12} = CRd;
4494     let Inst{11-8} = cop;
4495     let Inst{7-0} = addr{7-0};
4496     let DecoderMethod = "DecodeCopMemInstruction";
4497   }
4498   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4499                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4500     bits<13> addr;
4501     bits<4> cop;
4502     bits<4> CRd;
4503     let Inst{24} = 1; // P = 1
4504     let Inst{23} = addr{8};
4505     let Inst{22} = Dbit;
4506     let Inst{21} = 1; // W = 1
4507     let Inst{20} = load;
4508     let Inst{19-16} = addr{12-9};
4509     let Inst{15-12} = CRd;
4510     let Inst{11-8} = cop;
4511     let Inst{7-0} = addr{7-0};
4512     let DecoderMethod = "DecodeCopMemInstruction";
4513   }
4514   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4515                               postidx_imm8s4:$offset),
4516                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4517     bits<9> offset;
4518     bits<4> addr;
4519     bits<4> cop;
4520     bits<4> CRd;
4521     let Inst{24} = 0; // P = 0
4522     let Inst{23} = offset{8};
4523     let Inst{22} = Dbit;
4524     let Inst{21} = 1; // W = 1
4525     let Inst{20} = load;
4526     let Inst{19-16} = addr;
4527     let Inst{15-12} = CRd;
4528     let Inst{11-8} = cop;
4529     let Inst{7-0} = offset{7-0};
4530     let DecoderMethod = "DecodeCopMemInstruction";
4531   }
4532   def _OPTION : ACI<(outs),
4533                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4534                          coproc_option_imm:$option),
4535       asm, "\t$cop, $CRd, $addr, $option"> {
4536     bits<8> option;
4537     bits<4> addr;
4538     bits<4> cop;
4539     bits<4> CRd;
4540     let Inst{24} = 0; // P = 0
4541     let Inst{23} = 1; // U = 1
4542     let Inst{22} = Dbit;
4543     let Inst{21} = 0; // W = 0
4544     let Inst{20} = load;
4545     let Inst{19-16} = addr;
4546     let Inst{15-12} = CRd;
4547     let Inst{11-8} = cop;
4548     let Inst{7-0} = option;
4549     let DecoderMethod = "DecodeCopMemInstruction";
4550   }
4551 }
4552 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4553   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4554                        asm, "\t$cop, $CRd, $addr"> {
4555     bits<13> addr;
4556     bits<4> cop;
4557     bits<4> CRd;
4558     let Inst{24} = 1; // P = 1
4559     let Inst{23} = addr{8};
4560     let Inst{22} = Dbit;
4561     let Inst{21} = 0; // W = 0
4562     let Inst{20} = load;
4563     let Inst{19-16} = addr{12-9};
4564     let Inst{15-12} = CRd;
4565     let Inst{11-8} = cop;
4566     let Inst{7-0} = addr{7-0};
4567     let DecoderMethod = "DecodeCopMemInstruction";
4568   }
4569   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4570                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4571     bits<13> addr;
4572     bits<4> cop;
4573     bits<4> CRd;
4574     let Inst{24} = 1; // P = 1
4575     let Inst{23} = addr{8};
4576     let Inst{22} = Dbit;
4577     let Inst{21} = 1; // W = 1
4578     let Inst{20} = load;
4579     let Inst{19-16} = addr{12-9};
4580     let Inst{15-12} = CRd;
4581     let Inst{11-8} = cop;
4582     let Inst{7-0} = addr{7-0};
4583     let DecoderMethod = "DecodeCopMemInstruction";
4584   }
4585   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4586                                  postidx_imm8s4:$offset),
4587                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4588     bits<9> offset;
4589     bits<4> addr;
4590     bits<4> cop;
4591     bits<4> CRd;
4592     let Inst{24} = 0; // P = 0
4593     let Inst{23} = offset{8};
4594     let Inst{22} = Dbit;
4595     let Inst{21} = 1; // W = 1
4596     let Inst{20} = load;
4597     let Inst{19-16} = addr;
4598     let Inst{15-12} = CRd;
4599     let Inst{11-8} = cop;
4600     let Inst{7-0} = offset{7-0};
4601     let DecoderMethod = "DecodeCopMemInstruction";
4602   }
4603   def _OPTION : ACInoP<(outs),
4604                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4605                             coproc_option_imm:$option),
4606       asm, "\t$cop, $CRd, $addr, $option"> {
4607     bits<8> option;
4608     bits<4> addr;
4609     bits<4> cop;
4610     bits<4> CRd;
4611     let Inst{24} = 0; // P = 0
4612     let Inst{23} = 1; // U = 1
4613     let Inst{22} = Dbit;
4614     let Inst{21} = 0; // W = 0
4615     let Inst{20} = load;
4616     let Inst{19-16} = addr;
4617     let Inst{15-12} = CRd;
4618     let Inst{11-8} = cop;
4619     let Inst{7-0} = option;
4620     let DecoderMethod = "DecodeCopMemInstruction";
4621   }
4622 }
4623
4624 defm LDC   : LdStCop <1, 0, "ldc">;
4625 defm LDCL  : LdStCop <1, 1, "ldcl">;
4626 defm STC   : LdStCop <0, 0, "stc">;
4627 defm STCL  : LdStCop <0, 1, "stcl">;
4628 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4629 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4630 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4631 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4632
4633 //===----------------------------------------------------------------------===//
4634 // Move between coprocessor and ARM core register.
4635 //
4636
4637 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4638                 list<dag> pattern>
4639   : ABI<0b1110, oops, iops, NoItinerary, opc,
4640         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4641   let Inst{20} = direction;
4642   let Inst{4} = 1;
4643
4644   bits<4> Rt;
4645   bits<4> cop;
4646   bits<3> opc1;
4647   bits<3> opc2;
4648   bits<4> CRm;
4649   bits<4> CRn;
4650
4651   let Inst{15-12} = Rt;
4652   let Inst{11-8}  = cop;
4653   let Inst{23-21} = opc1;
4654   let Inst{7-5}   = opc2;
4655   let Inst{3-0}   = CRm;
4656   let Inst{19-16} = CRn;
4657 }
4658
4659 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4660                     (outs),
4661                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4662                          c_imm:$CRm, imm0_7:$opc2),
4663                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4664                                   imm:$CRm, imm:$opc2)]>;
4665 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4666                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4667                         c_imm:$CRm, 0, pred:$p)>;
4668 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4669                     (outs GPRwithAPSR:$Rt),
4670                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4671                          imm0_7:$opc2), []>;
4672 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4673                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4674                         c_imm:$CRm, 0, pred:$p)>;
4675
4676 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4677              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4678
4679 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4680                  list<dag> pattern>
4681   : ABXI<0b1110, oops, iops, NoItinerary,
4682          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4683   let Inst{31-24} = 0b11111110;
4684   let Inst{20} = direction;
4685   let Inst{4} = 1;
4686
4687   bits<4> Rt;
4688   bits<4> cop;
4689   bits<3> opc1;
4690   bits<3> opc2;
4691   bits<4> CRm;
4692   bits<4> CRn;
4693
4694   let Inst{15-12} = Rt;
4695   let Inst{11-8}  = cop;
4696   let Inst{23-21} = opc1;
4697   let Inst{7-5}   = opc2;
4698   let Inst{3-0}   = CRm;
4699   let Inst{19-16} = CRn;
4700 }
4701
4702 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4703                       (outs),
4704                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4705                            c_imm:$CRm, imm0_7:$opc2),
4706                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4707                                      imm:$CRm, imm:$opc2)]>;
4708 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4709                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4710                          c_imm:$CRm, 0)>;
4711 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4712                       (outs GPRwithAPSR:$Rt),
4713                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4714                            imm0_7:$opc2), []>;
4715 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4716                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4717                          c_imm:$CRm, 0)>;
4718
4719 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4720                               imm:$CRm, imm:$opc2),
4721                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4722
4723 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4724   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4725         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4726         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4727   let Inst{23-21} = 0b010;
4728   let Inst{20} = direction;
4729
4730   bits<4> Rt;
4731   bits<4> Rt2;
4732   bits<4> cop;
4733   bits<4> opc1;
4734   bits<4> CRm;
4735
4736   let Inst{15-12} = Rt;
4737   let Inst{19-16} = Rt2;
4738   let Inst{11-8}  = cop;
4739   let Inst{7-4}   = opc1;
4740   let Inst{3-0}   = CRm;
4741 }
4742
4743 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4744                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4745                                      GPRnopc:$Rt2, imm:$CRm)]>;
4746 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4747
4748 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4749   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4750          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4751          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4752   let Inst{31-28} = 0b1111;
4753   let Inst{23-21} = 0b010;
4754   let Inst{20} = direction;
4755
4756   bits<4> Rt;
4757   bits<4> Rt2;
4758   bits<4> cop;
4759   bits<4> opc1;
4760   bits<4> CRm;
4761
4762   let Inst{15-12} = Rt;
4763   let Inst{19-16} = Rt2;
4764   let Inst{11-8}  = cop;
4765   let Inst{7-4}   = opc1;
4766   let Inst{3-0}   = CRm;
4767
4768   let DecoderMethod = "DecodeMRRC2";
4769 }
4770
4771 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4772                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4773                                         GPRnopc:$Rt2, imm:$CRm)]>;
4774 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4775
4776 //===----------------------------------------------------------------------===//
4777 // Move between special register and ARM core register
4778 //
4779
4780 // Move to ARM core register from Special Register
4781 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4782               "mrs", "\t$Rd, apsr", []> {
4783   bits<4> Rd;
4784   let Inst{23-16} = 0b00001111;
4785   let Unpredictable{19-17} = 0b111;
4786
4787   let Inst{15-12} = Rd;
4788
4789   let Inst{11-0} = 0b000000000000;
4790   let Unpredictable{11-0} = 0b110100001111;
4791 }
4792
4793 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4794          Requires<[IsARM]>;
4795
4796 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4797 // section B9.3.9, with the R bit set to 1.
4798 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4799                  "mrs", "\t$Rd, spsr", []> {
4800   bits<4> Rd;
4801   let Inst{23-16} = 0b01001111;
4802   let Unpredictable{19-16} = 0b1111;
4803
4804   let Inst{15-12} = Rd;
4805
4806   let Inst{11-0} = 0b000000000000;
4807   let Unpredictable{11-0} = 0b110100001111;
4808 }
4809
4810 // Move from ARM core register to Special Register
4811 //
4812 // No need to have both system and application versions, the encodings are the
4813 // same and the assembly parser has no way to distinguish between them. The mask
4814 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4815 // the mask with the fields to be accessed in the special register.
4816 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4817               "msr", "\t$mask, $Rn", []> {
4818   bits<5> mask;
4819   bits<4> Rn;
4820
4821   let Inst{23} = 0;
4822   let Inst{22} = mask{4}; // R bit
4823   let Inst{21-20} = 0b10;
4824   let Inst{19-16} = mask{3-0};
4825   let Inst{15-12} = 0b1111;
4826   let Inst{11-4} = 0b00000000;
4827   let Inst{3-0} = Rn;
4828 }
4829
4830 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4831                "msr", "\t$mask, $a", []> {
4832   bits<5> mask;
4833   bits<12> a;
4834
4835   let Inst{23} = 0;
4836   let Inst{22} = mask{4}; // R bit
4837   let Inst{21-20} = 0b10;
4838   let Inst{19-16} = mask{3-0};
4839   let Inst{15-12} = 0b1111;
4840   let Inst{11-0} = a;
4841 }
4842
4843 //===----------------------------------------------------------------------===//
4844 // TLS Instructions
4845 //
4846
4847 // __aeabi_read_tp preserves the registers r1-r3.
4848 // This is a pseudo inst so that we can get the encoding right,
4849 // complete with fixup for the aeabi_read_tp function.
4850 let isCall = 1,
4851   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4852   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4853                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
4854 }
4855
4856 //===----------------------------------------------------------------------===//
4857 // SJLJ Exception handling intrinsics
4858 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4859 //   address and save #0 in R0 for the non-longjmp case.
4860 //   Since by its nature we may be coming from some other function to get
4861 //   here, and we're using the stack frame for the containing function to
4862 //   save/restore registers, we can't keep anything live in regs across
4863 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4864 //   when we get here from a longjmp(). We force everything out of registers
4865 //   except for our own input by listing the relevant registers in Defs. By
4866 //   doing so, we also cause the prologue/epilogue code to actively preserve
4867 //   all of the callee-saved resgisters, which is exactly what we want.
4868 //   A constant value is passed in $val, and we use the location as a scratch.
4869 //
4870 // These are pseudo-instructions and are lowered to individual MC-insts, so
4871 // no encoding information is necessary.
4872 let Defs =
4873   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4874     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4875   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4876   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4877                                NoItinerary,
4878                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4879                            Requires<[IsARM, HasVFP2]>;
4880 }
4881
4882 let Defs =
4883   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4884   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4885   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4886                                    NoItinerary,
4887                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4888                                 Requires<[IsARM, NoVFP]>;
4889 }
4890
4891 // FIXME: Non-IOS version(s)
4892 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4893     Defs = [ R7, LR, SP ] in {
4894 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4895                              NoItinerary,
4896                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4897                                 Requires<[IsARM, IsIOS]>;
4898 }
4899
4900 // eh.sjlj.dispatchsetup pseudo-instruction.
4901 // This pseudo is used for both ARM and Thumb. Any differences are handled when
4902 // the pseudo is expanded (which happens before any passes that need the
4903 // instruction size).
4904 let isBarrier = 1 in
4905 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4906
4907
4908 //===----------------------------------------------------------------------===//
4909 // Non-Instruction Patterns
4910 //
4911
4912 // ARMv4 indirect branch using (MOVr PC, dst)
4913 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4914   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4915                     4, IIC_Br, [(brind GPR:$dst)],
4916                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4917                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
4918
4919 // Large immediate handling.
4920
4921 // 32-bit immediate using two piece so_imms or movw + movt.
4922 // This is a single pseudo instruction, the benefit is that it can be remat'd
4923 // as a single unit instead of having to handle reg inputs.
4924 // FIXME: Remove this when we can do generalized remat.
4925 let isReMaterializable = 1, isMoveImm = 1 in
4926 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4927                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4928                            Requires<[IsARM]>;
4929
4930 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4931 // It also makes it possible to rematerialize the instructions.
4932 // FIXME: Remove this when we can do generalized remat and when machine licm
4933 // can properly the instructions.
4934 let isReMaterializable = 1 in {
4935 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4936                               IIC_iMOVix2addpc,
4937                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4938                         Requires<[IsARM, UseMovt]>;
4939
4940 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4941                              IIC_iMOVix2,
4942                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4943                         Requires<[IsARM, UseMovt]>;
4944
4945 let AddedComplexity = 10 in
4946 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4947                                 IIC_iMOVix2ld,
4948                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4949                     Requires<[IsARM, UseMovt]>;
4950 } // isReMaterializable
4951
4952 // ConstantPool, GlobalAddress, and JumpTable
4953 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4954             Requires<[IsARM, DontUseMovt]>;
4955 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4956 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4957             Requires<[IsARM, UseMovt]>;
4958 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4959              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4960
4961 // TODO: add,sub,and, 3-instr forms?
4962
4963 // Tail calls. These patterns also apply to Thumb mode.
4964 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
4965 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4966 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4967
4968 // Direct calls
4969 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
4970 def : ARMPat<(ARMcall_nolink texternalsym:$func),
4971              (BMOVPCB_CALL texternalsym:$func)>;
4972
4973 // zextload i1 -> zextload i8
4974 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4975 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4976
4977 // extload -> zextload
4978 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4979 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4980 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4981 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4982
4983 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4984
4985 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4986 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4987
4988 // smul* and smla*
4989 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4990                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4991                  (SMULBB GPR:$a, GPR:$b)>;
4992 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4993                  (SMULBB GPR:$a, GPR:$b)>;
4994 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4995                       (sra GPR:$b, (i32 16))),
4996                  (SMULBT GPR:$a, GPR:$b)>;
4997 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4998                  (SMULBT GPR:$a, GPR:$b)>;
4999 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5000                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5001                  (SMULTB GPR:$a, GPR:$b)>;
5002 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5003                 (SMULTB GPR:$a, GPR:$b)>;
5004 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5005                       (i32 16)),
5006                  (SMULWB GPR:$a, GPR:$b)>;
5007 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5008                  (SMULWB GPR:$a, GPR:$b)>;
5009
5010 def : ARMV5MOPat<(add GPR:$acc,
5011                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5012                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5013                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5014 def : ARMV5MOPat<(add GPR:$acc,
5015                       (mul sext_16_node:$a, sext_16_node:$b)),
5016                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5017 def : ARMV5MOPat<(add GPR:$acc,
5018                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5019                            (sra GPR:$b, (i32 16)))),
5020                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5021 def : ARMV5MOPat<(add GPR:$acc,
5022                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5023                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5024 def : ARMV5MOPat<(add GPR:$acc,
5025                       (mul (sra GPR:$a, (i32 16)),
5026                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5027                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5028 def : ARMV5MOPat<(add GPR:$acc,
5029                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5030                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5031 def : ARMV5MOPat<(add GPR:$acc,
5032                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5033                            (i32 16))),
5034                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5035 def : ARMV5MOPat<(add GPR:$acc,
5036                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5037                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5038
5039
5040 // Pre-v7 uses MCR for synchronization barriers.
5041 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5042          Requires<[IsARM, HasV6]>;
5043
5044 // SXT/UXT with no rotate
5045 let AddedComplexity = 16 in {
5046 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5047 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5048 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5049 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5050                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5051 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5052                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5053 }
5054
5055 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5056 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5057
5058 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5059                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5060 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5061                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5062
5063 // Atomic load/store patterns
5064 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5065              (LDRBrs ldst_so_reg:$src)>;
5066 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5067              (LDRBi12 addrmode_imm12:$src)>;
5068 def : ARMPat<(atomic_load_16 addrmode3:$src),
5069              (LDRH addrmode3:$src)>;
5070 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5071              (LDRrs ldst_so_reg:$src)>;
5072 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5073              (LDRi12 addrmode_imm12:$src)>;
5074 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5075              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5076 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5077              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5078 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5079              (STRH GPR:$val, addrmode3:$ptr)>;
5080 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5081              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5082 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5083              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5084
5085
5086 //===----------------------------------------------------------------------===//
5087 // Thumb Support
5088 //
5089
5090 include "ARMInstrThumb.td"
5091
5092 //===----------------------------------------------------------------------===//
5093 // Thumb2 Support
5094 //
5095
5096 include "ARMInstrThumb2.td"
5097
5098 //===----------------------------------------------------------------------===//
5099 // Floating Point Support
5100 //
5101
5102 include "ARMInstrVFP.td"
5103
5104 //===----------------------------------------------------------------------===//
5105 // Advanced SIMD (NEON) Support
5106 //
5107
5108 include "ARMInstrNEON.td"
5109
5110 //===----------------------------------------------------------------------===//
5111 // Assembler aliases
5112 //
5113
5114 // Memory barriers
5115 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5116 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5117 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5118
5119 // System instructions
5120 def : MnemonicAlias<"swi", "svc">;
5121
5122 // Load / Store Multiple
5123 def : MnemonicAlias<"ldmfd", "ldm">;
5124 def : MnemonicAlias<"ldmia", "ldm">;
5125 def : MnemonicAlias<"ldmea", "ldmdb">;
5126 def : MnemonicAlias<"stmfd", "stmdb">;
5127 def : MnemonicAlias<"stmia", "stm">;
5128 def : MnemonicAlias<"stmea", "stm">;
5129
5130 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5131 // shift amount is zero (i.e., unspecified).
5132 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5133                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5134         Requires<[IsARM, HasV6]>;
5135 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5136                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5137         Requires<[IsARM, HasV6]>;
5138
5139 // PUSH/POP aliases for STM/LDM
5140 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5141 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5142
5143 // SSAT/USAT optional shift operand.
5144 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5145                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5146 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5147                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5148
5149
5150 // Extend instruction optional rotate operand.
5151 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5152                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5153 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5154                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5155 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5156                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5157 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5158                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5159 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5160                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5161 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5162                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5163
5164 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5165                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5166 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5167                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5168 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5169                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5170 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5171                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5172 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5173                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5174 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5175                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5176
5177
5178 // RFE aliases
5179 def : MnemonicAlias<"rfefa", "rfeda">;
5180 def : MnemonicAlias<"rfeea", "rfedb">;
5181 def : MnemonicAlias<"rfefd", "rfeia">;
5182 def : MnemonicAlias<"rfeed", "rfeib">;
5183 def : MnemonicAlias<"rfe", "rfeia">;
5184
5185 // SRS aliases
5186 def : MnemonicAlias<"srsfa", "srsda">;
5187 def : MnemonicAlias<"srsea", "srsdb">;
5188 def : MnemonicAlias<"srsfd", "srsia">;
5189 def : MnemonicAlias<"srsed", "srsib">;
5190 def : MnemonicAlias<"srs", "srsia">;
5191
5192 // QSAX == QSUBADDX
5193 def : MnemonicAlias<"qsubaddx", "qsax">;
5194 // SASX == SADDSUBX
5195 def : MnemonicAlias<"saddsubx", "sasx">;
5196 // SHASX == SHADDSUBX
5197 def : MnemonicAlias<"shaddsubx", "shasx">;
5198 // SHSAX == SHSUBADDX
5199 def : MnemonicAlias<"shsubaddx", "shsax">;
5200 // SSAX == SSUBADDX
5201 def : MnemonicAlias<"ssubaddx", "ssax">;
5202 // UASX == UADDSUBX
5203 def : MnemonicAlias<"uaddsubx", "uasx">;
5204 // UHASX == UHADDSUBX
5205 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5206 // UHSAX == UHSUBADDX
5207 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5208 // UQASX == UQADDSUBX
5209 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5210 // UQSAX == UQSUBADDX
5211 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5212 // USAX == USUBADDX
5213 def : MnemonicAlias<"usubaddx", "usax">;
5214
5215 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5216 // for isel.
5217 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5218                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5219 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5220                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5221 // Same for AND <--> BIC
5222 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5223                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5224                           pred:$p, cc_out:$s)>;
5225 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5226                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5227                           pred:$p, cc_out:$s)>;
5228 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5229                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5230                           pred:$p, cc_out:$s)>;
5231 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5232                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5233                           pred:$p, cc_out:$s)>;
5234
5235 // Likewise, "add Rd, so_imm_neg" -> sub
5236 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5237                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5238 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5239                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5240 // Same for CMP <--> CMN via so_imm_neg
5241 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5242                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5243 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5244                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5245
5246 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5247 // LSR, ROR, and RRX instructions.
5248 // FIXME: We need C++ parser hooks to map the alias to the MOV
5249 //        encoding. It seems we should be able to do that sort of thing
5250 //        in tblgen, but it could get ugly.
5251 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5252 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5253                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5254                              cc_out:$s)>;
5255 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5256                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5257                              cc_out:$s)>;
5258 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5259                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5260                              cc_out:$s)>;
5261 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5262                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5263                              cc_out:$s)>;
5264 }
5265 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5266                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5267 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5268 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5269                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5270                              cc_out:$s)>;
5271 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5272                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5273                              cc_out:$s)>;
5274 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5275                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5276                              cc_out:$s)>;
5277 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5278                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5279                              cc_out:$s)>;
5280 }
5281
5282 // "neg" is and alias for "rsb rd, rn, #0"
5283 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5284                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5285
5286 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5287 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5288          Requires<[IsARM, NoV6]>;
5289
5290 // UMULL/SMULL are available on all arches, but the instruction definitions
5291 // need difference constraints pre-v6. Use these aliases for the assembly
5292 // parsing on pre-v6.
5293 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5294             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5295          Requires<[IsARM, NoV6]>;
5296 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5297             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5298          Requires<[IsARM, NoV6]>;
5299
5300 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5301 // is discarded.
5302 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;