lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  75                                             [SDTCisSameAs<0, 2>,
  76                                              SDTCisSameAs<0, 3>,
  77                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  78
  79 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  80 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  81                                             [SDTCisSameAs<0, 2>,
  82                                              SDTCisSameAs<0, 3>,
  83                                              SDTCisInt<0>,
  84                                              SDTCisVT<1, i32>,
  85                                              SDTCisVT<4, i32>]>;
  86
  87 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  88                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  89                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  90 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  91 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  92
  93 // Node definitions.
  94 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  95 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  96 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  97 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  98
  99 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 100                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 101 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 102                               [SDNPHasChain, SDNPSideEffect,
 103                                SDNPOptInGlue, SDNPOutGlue]>;
 104 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 105                                 SDT_ARMStructByVal,
 106                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 107                                  SDNPMayStore, SDNPMayLoad]>;
 108
 109 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 110                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 111                                SDNPVariadic]>;
 112 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118
 119 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 120                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 121
 122 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 123                               [SDNPInGlue]>;
 124
 125 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 126                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 127
 128 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 129                               [SDNPHasChain]>;
 130 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 131                               [SDNPHasChain]>;
 132
 133 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 134                               [SDNPHasChain]>;
 135
 136 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 137                               [SDNPOutGlue]>;
 138
 139 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 143                               [SDNPOutGlue, SDNPCommutative]>;
 144
 145 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 146
 147 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 148 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 149 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 150
 151 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 152                               [SDNPCommutative]>;
 153 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 154 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 155 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 156
 157 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 158 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 159                                SDT_ARMEH_SJLJ_Setjmp,
 160                                [SDNPHasChain, SDNPSideEffect]>;
 161 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 162                                SDT_ARMEH_SJLJ_Longjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 168                                [SDNPHasChain, SDNPSideEffect]>;
 169 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 170                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 171
 172 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 173
 174 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 175                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 176
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Instruction Predicate Definitions.
 182 //
 183 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 184                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 185 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 186 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 187 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 188                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 189 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 190                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 191 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 192 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 193                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 194 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 195 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 196                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 197 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 198 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 199                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 200 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 201                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 202 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 203                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 204 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 205                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 206 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 207                                  AssemblerPredicate<"FeatureFP16","half-float">;
 208 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 209                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 210 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 211                                  AssemblerPredicate<"FeatureHWDivARM">;
 212 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 213                                  AssemblerPredicate<"FeatureT2XtPk",
 214                                                      "pack/extract">;
 215 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 216                                  AssemblerPredicate<"FeatureDSPThumb2",
 217                                                     "thumb2-dsp">;
 218 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 219                                  AssemblerPredicate<"FeatureDB",
 220                                                     "data-barriers">;
 221 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 222                                  AssemblerPredicate<"FeatureMP",
 223                                                     "mp-extensions">;
 224 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 225                                  AssemblerPredicate<"FeatureTrustZone",
 226                                                     "TrustZone">;
 227 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 228 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 229 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 230                                  AssemblerPredicate<"ModeThumb", "thumb">;
 231 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 232 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 233                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 234                                                     "thumb2">;
 235 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 236                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 237 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 238                                  AssemblerPredicate<"!FeatureMClass",
 239                                                     "armv7a/r">;
 240 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 241                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 242 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 243 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 244 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 245 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 246                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 247 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 248
 249 // FIXME: Eventually this will be just "hasV6T2Ops".
 250 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 251 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 252 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 253 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 254
 255 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 256 // But only select them if more precision in FP computation is allowed.
 257 // Do not use them for Darwin platforms.
 258 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 259                                  " FPOpFusion::Fast) && "
 260                                  "!Subtarget->isTargetDarwin()">;
 261 def DontUseFusedMAC  : Predicate<"!Subtarget->hasVFP4() || "
 262                                  "Subtarget->isTargetDarwin()">;
 263
 264 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 265 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 266 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 267
 268 // VDUP.32 is microcoded on Swift - prefer VMOV.
 269 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 270 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 271
 272 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 273 // this allows more effective execution domain optimization. See
 274 // setExecutionDomain().
 275 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 276 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 277
 278 def IsLE             : Predicate<"TLI.isLittleEndian()">;
 279 def IsBE             : Predicate<"TLI.isBigEndian()">;
 280
 281 //===----------------------------------------------------------------------===//
 282 // ARM Flag Definitions.
 283
 284 class RegConstraint<string C> {
 285   string Constraints = C;
 286 }
 287
 288 //===----------------------------------------------------------------------===//
 289 //  ARM specific transformation functions and pattern fragments.
 290 //
 291
 292 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 293 def imm_neg_XFORM : SDNodeXForm<imm, [{
 294   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 295 }]>;
 296
 297 // imm_not_XFORM - Return the complement of a i32 immediate value.
 298 def imm_not_XFORM : SDNodeXForm<imm, [{
 299   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 300 }]>;
 301
 302 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 303 def imm16_31 : ImmLeaf<i32, [{
 304   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 305 }]>;
 306
 307 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 308 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 309     unsigned Value = -(unsigned)N->getZExtValue();
 310     return Value && ARM_AM::getSOImmVal(Value) != -1;
 311   }], imm_neg_XFORM> {
 312   let ParserMatchClass = so_imm_neg_asmoperand;
 313 }
 314
 315 // Note: this pattern doesn't require an encoder method and such, as it's
 316 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 317 // is handled by the destination instructions, which use so_imm.
 318 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 319 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 320     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 321   }], imm_not_XFORM> {
 322   let ParserMatchClass = so_imm_not_asmoperand;
 323 }
 324
 325 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 326 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 327   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 328 }]>;
 329
 330 /// Split a 32-bit immediate into two 16 bit parts.
 331 def hi16 : SDNodeXForm<imm, [{
 332   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 333 }]>;
 334
 335 def lo16AllZero : PatLeaf<(i32 imm), [{
 336   // Returns true if all low 16-bits are 0.
 337   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 338 }], hi16>;
 339
 340 class BinOpWithFlagFrag<dag res> :
 341       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 342 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 343 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 344
 345 // An 'and' node with a single use.
 346 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 347   return N->hasOneUse();
 348 }]>;
 349
 350 // An 'xor' node with a single use.
 351 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 352   return N->hasOneUse();
 353 }]>;
 354
 355 // An 'fmul' node with a single use.
 356 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 357   return N->hasOneUse();
 358 }]>;
 359
 360 // An 'fadd' node which checks for single non-hazardous use.
 361 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 362   return hasNoVMLxHazardUse(N);
 363 }]>;
 364
 365 // An 'fsub' node which checks for single non-hazardous use.
 366 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 367   return hasNoVMLxHazardUse(N);
 368 }]>;
 369
 370 //===----------------------------------------------------------------------===//
 371 // Operand Definitions.
 372 //
 373
 374 // Immediate operands with a shared generic asm render method.
 375 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 376
 377 // Branch target.
 378 // FIXME: rename brtarget to t2_brtarget
 379 def brtarget : Operand<OtherVT> {
 380   let EncoderMethod = "getBranchTargetOpValue";
 381   let OperandType = "OPERAND_PCREL";
 382   let DecoderMethod = "DecodeT2BROperand";
 383 }
 384
 385 // FIXME: get rid of this one?
 386 def uncondbrtarget : Operand<OtherVT> {
 387   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 388   let OperandType = "OPERAND_PCREL";
 389 }
 390
 391 // Branch target for ARM. Handles conditional/unconditional
 392 def br_target : Operand<OtherVT> {
 393   let EncoderMethod = "getARMBranchTargetOpValue";
 394   let OperandType = "OPERAND_PCREL";
 395 }
 396
 397 // Call target.
 398 // FIXME: rename bltarget to t2_bl_target?
 399 def bltarget : Operand<i32> {
 400   // Encoded the same as branch targets.
 401   let EncoderMethod = "getBranchTargetOpValue";
 402   let OperandType = "OPERAND_PCREL";
 403 }
 404
 405 // Call target for ARM. Handles conditional/unconditional
 406 // FIXME: rename bl_target to t2_bltarget?
 407 def bl_target : Operand<i32> {
 408   let EncoderMethod = "getARMBLTargetOpValue";
 409   let OperandType = "OPERAND_PCREL";
 410 }
 411
 412 def blx_target : Operand<i32> {
 413   let EncoderMethod = "getARMBLXTargetOpValue";
 414   let OperandType = "OPERAND_PCREL";
 415 }
 416
 417 // A list of registers separated by comma. Used by load/store multiple.
 418 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 419 def reglist : Operand<i32> {
 420   let EncoderMethod = "getRegisterListOpValue";
 421   let ParserMatchClass = RegListAsmOperand;
 422   let PrintMethod = "printRegisterList";
 423   let DecoderMethod = "DecodeRegListOperand";
 424 }
 425
 426 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 427
 428 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 429 def dpr_reglist : Operand<i32> {
 430   let EncoderMethod = "getRegisterListOpValue";
 431   let ParserMatchClass = DPRRegListAsmOperand;
 432   let PrintMethod = "printRegisterList";
 433   let DecoderMethod = "DecodeDPRRegListOperand";
 434 }
 435
 436 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 437 def spr_reglist : Operand<i32> {
 438   let EncoderMethod = "getRegisterListOpValue";
 439   let ParserMatchClass = SPRRegListAsmOperand;
 440   let PrintMethod = "printRegisterList";
 441   let DecoderMethod = "DecodeSPRRegListOperand";
 442 }
 443
 444 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 445 def cpinst_operand : Operand<i32> {
 446   let PrintMethod = "printCPInstOperand";
 447 }
 448
 449 // Local PC labels.
 450 def pclabel : Operand<i32> {
 451   let PrintMethod = "printPCLabel";
 452 }
 453
 454 // ADR instruction labels.
 455 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 456 def adrlabel : Operand<i32> {
 457   let EncoderMethod = "getAdrLabelOpValue";
 458   let ParserMatchClass = AdrLabelAsmOperand;
 459   let PrintMethod = "printAdrLabelOperand";
 460 }
 461
 462 def neon_vcvt_imm32 : Operand<i32> {
 463   let EncoderMethod = "getNEONVcvtImm32OpValue";
 464   let DecoderMethod = "DecodeVCVTImmOperand";
 465 }
 466
 467 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 468 def rot_imm_XFORM: SDNodeXForm<imm, [{
 469   switch (N->getZExtValue()){
 470   default: assert(0);
 471   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 472   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 473   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 474   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 475   }
 476 }]>;
 477 def RotImmAsmOperand : AsmOperandClass {
 478   let Name = "RotImm";
 479   let ParserMethod = "parseRotImm";
 480 }
 481 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 482     int32_t v = N->getZExtValue();
 483     return v == 8 || v == 16 || v == 24; }],
 484     rot_imm_XFORM> {
 485   let PrintMethod = "printRotImmOperand";
 486   let ParserMatchClass = RotImmAsmOperand;
 487 }
 488
 489 // shift_imm: An integer that encodes a shift amount and the type of shift
 490 // (asr or lsl). The 6-bit immediate encodes as:
 491 //    {5}     0 ==> lsl
 492 //            1     asr
 493 //    {4-0}   imm5 shift amount.
 494 //            asr #32 encoded as imm5 == 0.
 495 def ShifterImmAsmOperand : AsmOperandClass {
 496   let Name = "ShifterImm";
 497   let ParserMethod = "parseShifterImm";
 498 }
 499 def shift_imm : Operand<i32> {
 500   let PrintMethod = "printShiftImmOperand";
 501   let ParserMatchClass = ShifterImmAsmOperand;
 502 }
 503
 504 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 505 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 506 def so_reg_reg : Operand<i32>,  // reg reg imm
 507                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 508                                 [shl, srl, sra, rotr]> {
 509   let EncoderMethod = "getSORegRegOpValue";
 510   let PrintMethod = "printSORegRegOperand";
 511   let DecoderMethod = "DecodeSORegRegOperand";
 512   let ParserMatchClass = ShiftedRegAsmOperand;
 513   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 514 }
 515
 516 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 517 def so_reg_imm : Operand<i32>, // reg imm
 518                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 519                                 [shl, srl, sra, rotr]> {
 520   let EncoderMethod = "getSORegImmOpValue";
 521   let PrintMethod = "printSORegImmOperand";
 522   let DecoderMethod = "DecodeSORegImmOperand";
 523   let ParserMatchClass = ShiftedImmAsmOperand;
 524   let MIOperandInfo = (ops GPR, i32imm);
 525 }
 526
 527 // FIXME: Does this need to be distinct from so_reg?
 528 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 529                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 530                                   [shl,srl,sra,rotr]> {
 531   let EncoderMethod = "getSORegRegOpValue";
 532   let PrintMethod = "printSORegRegOperand";
 533   let DecoderMethod = "DecodeSORegRegOperand";
 534   let ParserMatchClass = ShiftedRegAsmOperand;
 535   let MIOperandInfo = (ops GPR, GPR, i32imm);
 536 }
 537
 538 // FIXME: Does this need to be distinct from so_reg?
 539 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 540                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 541                                   [shl,srl,sra,rotr]> {
 542   let EncoderMethod = "getSORegImmOpValue";
 543   let PrintMethod = "printSORegImmOperand";
 544   let DecoderMethod = "DecodeSORegImmOperand";
 545   let ParserMatchClass = ShiftedImmAsmOperand;
 546   let MIOperandInfo = (ops GPR, i32imm);
 547 }
 548
 549
 550 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 551 // 8-bit immediate rotated by an arbitrary number of bits.
 552 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 553 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 554     return ARM_AM::getSOImmVal(Imm) != -1;
 555   }]> {
 556   let EncoderMethod = "getSOImmOpValue";
 557   let ParserMatchClass = SOImmAsmOperand;
 558   let DecoderMethod = "DecodeSOImmOperand";
 559 }
 560
 561 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 562 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 563 // get the first/second pieces.
 564 def so_imm2part : PatLeaf<(imm), [{
 565       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 566 }]>;
 567
 568 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 569 ///
 570 def arm_i32imm : PatLeaf<(imm), [{
 571   if (Subtarget->hasV6T2Ops())
 572     return true;
 573   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 574 }]>;
 575
 576 /// imm0_1 predicate - Immediate in the range [0,1].
 577 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 578 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 579
 580 /// imm0_3 predicate - Immediate in the range [0,3].
 581 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 582 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 583
 584 /// imm0_7 predicate - Immediate in the range [0,7].
 585 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 586 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 587   return Imm >= 0 && Imm < 8;
 588 }]> {
 589   let ParserMatchClass = Imm0_7AsmOperand;
 590 }
 591
 592 /// imm8 predicate - Immediate is exactly 8.
 593 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 594 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 595   let ParserMatchClass = Imm8AsmOperand;
 596 }
 597
 598 /// imm16 predicate - Immediate is exactly 16.
 599 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 600 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 601   let ParserMatchClass = Imm16AsmOperand;
 602 }
 603
 604 /// imm32 predicate - Immediate is exactly 32.
 605 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 606 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 607   let ParserMatchClass = Imm32AsmOperand;
 608 }
 609
 610 /// imm1_7 predicate - Immediate in the range [1,7].
 611 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 612 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 613   let ParserMatchClass = Imm1_7AsmOperand;
 614 }
 615
 616 /// imm1_15 predicate - Immediate in the range [1,15].
 617 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 618 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 619   let ParserMatchClass = Imm1_15AsmOperand;
 620 }
 621
 622 /// imm1_31 predicate - Immediate in the range [1,31].
 623 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 624 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 625   let ParserMatchClass = Imm1_31AsmOperand;
 626 }
 627
 628 /// imm0_15 predicate - Immediate in the range [0,15].
 629 def Imm0_15AsmOperand: ImmAsmOperand {
 630   let Name = "Imm0_15";
 631   let DiagnosticType = "ImmRange0_15";
 632 }
 633 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 634   return Imm >= 0 && Imm < 16;
 635 }]> {
 636   let ParserMatchClass = Imm0_15AsmOperand;
 637 }
 638
 639 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 640 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 641 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 642   return Imm >= 0 && Imm < 32;
 643 }]> {
 644   let ParserMatchClass = Imm0_31AsmOperand;
 645 }
 646
 647 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 648 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 649 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 650   return Imm >= 0 && Imm < 32;
 651 }]> {
 652   let ParserMatchClass = Imm0_32AsmOperand;
 653 }
 654
 655 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 656 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 657 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 658   return Imm >= 0 && Imm < 64;
 659 }]> {
 660   let ParserMatchClass = Imm0_63AsmOperand;
 661 }
 662
 663 /// imm0_255 predicate - Immediate in the range [0,255].
 664 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 665 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 666   let ParserMatchClass = Imm0_255AsmOperand;
 667 }
 668
 669 /// imm0_65535 - An immediate is in the range [0.65535].
 670 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 671 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 672   return Imm >= 0 && Imm < 65536;
 673 }]> {
 674   let ParserMatchClass = Imm0_65535AsmOperand;
 675 }
 676
 677 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 678 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 679   return -Imm >= 0 && -Imm < 65536;
 680 }]>;
 681
 682 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 683 // a relocatable expression.
 684 //
 685 // FIXME: This really needs a Thumb version separate from the ARM version.
 686 // While the range is the same, and can thus use the same match class,
 687 // the encoding is different so it should have a different encoder method.
 688 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 689 def imm0_65535_expr : Operand<i32> {
 690   let EncoderMethod = "getHiLo16ImmOpValue";
 691   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 692 }
 693
 694 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 695 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 696 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 697   return Imm >= 0 && Imm <= 0xffffff;
 698 }]> {
 699   let ParserMatchClass = Imm24bitAsmOperand;
 700 }
 701
 702
 703 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 704 /// e.g., 0xf000ffff
 705 def BitfieldAsmOperand : AsmOperandClass {
 706   let Name = "Bitfield";
 707   let ParserMethod = "parseBitfield";
 708 }
 709
 710 def bf_inv_mask_imm : Operand<i32>,
 711                       PatLeaf<(imm), [{
 712   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 713 }] > {
 714   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 715   let PrintMethod = "printBitfieldInvMaskImmOperand";
 716   let DecoderMethod = "DecodeBitfieldMaskOperand";
 717   let ParserMatchClass = BitfieldAsmOperand;
 718 }
 719
 720 def imm1_32_XFORM: SDNodeXForm<imm, [{
 721   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 722 }]>;
 723 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 724 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 725    uint64_t Imm = N->getZExtValue();
 726    return Imm > 0 && Imm <= 32;
 727  }],
 728     imm1_32_XFORM> {
 729   let PrintMethod = "printImmPlusOneOperand";
 730   let ParserMatchClass = Imm1_32AsmOperand;
 731 }
 732
 733 def imm1_16_XFORM: SDNodeXForm<imm, [{
 734   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 735 }]>;
 736 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 737 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 738     imm1_16_XFORM> {
 739   let PrintMethod = "printImmPlusOneOperand";
 740   let ParserMatchClass = Imm1_16AsmOperand;
 741 }
 742
 743 // Define ARM specific addressing modes.
 744 // addrmode_imm12 := reg +/- imm12
 745 //
 746 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 747 def addrmode_imm12 : Operand<i32>,
 748                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 749   // 12-bit immediate operand. Note that instructions using this encode
 750   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 751   // immediate values are as normal.
 752
 753   let EncoderMethod = "getAddrModeImm12OpValue";
 754   let PrintMethod = "printAddrModeImm12Operand";
 755   let DecoderMethod = "DecodeAddrModeImm12Operand";
 756   let ParserMatchClass = MemImm12OffsetAsmOperand;
 757   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 758 }
 759 // ldst_so_reg := reg +/- reg shop imm
 760 //
 761 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 762 def ldst_so_reg : Operand<i32>,
 763                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 764   let EncoderMethod = "getLdStSORegOpValue";
 765   // FIXME: Simplify the printer
 766   let PrintMethod = "printAddrMode2Operand";
 767   let DecoderMethod = "DecodeSORegMemOperand";
 768   let ParserMatchClass = MemRegOffsetAsmOperand;
 769   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 770 }
 771
 772 // postidx_imm8 := +/- [0,255]
 773 //
 774 // 9 bit value:
 775 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 776 //  {7-0}     [0,255] imm8 value.
 777 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 778 def postidx_imm8 : Operand<i32> {
 779   let PrintMethod = "printPostIdxImm8Operand";
 780   let ParserMatchClass = PostIdxImm8AsmOperand;
 781   let MIOperandInfo = (ops i32imm);
 782 }
 783
 784 // postidx_imm8s4 := +/- [0,1020]
 785 //
 786 // 9 bit value:
 787 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 788 //  {7-0}     [0,255] imm8 value, scaled by 4.
 789 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 790 def postidx_imm8s4 : Operand<i32> {
 791   let PrintMethod = "printPostIdxImm8s4Operand";
 792   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 793   let MIOperandInfo = (ops i32imm);
 794 }
 795
 796
 797 // postidx_reg := +/- reg
 798 //
 799 def PostIdxRegAsmOperand : AsmOperandClass {
 800   let Name = "PostIdxReg";
 801   let ParserMethod = "parsePostIdxReg";
 802 }
 803 def postidx_reg : Operand<i32> {
 804   let EncoderMethod = "getPostIdxRegOpValue";
 805   let DecoderMethod = "DecodePostIdxReg";
 806   let PrintMethod = "printPostIdxRegOperand";
 807   let ParserMatchClass = PostIdxRegAsmOperand;
 808   let MIOperandInfo = (ops GPRnopc, i32imm);
 809 }
 810
 811
 812 // addrmode2 := reg +/- imm12
 813 //           := reg +/- reg shop imm
 814 //
 815 // FIXME: addrmode2 should be refactored the rest of the way to always
 816 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 817 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 818 def addrmode2 : Operand<i32>,
 819                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 820   let EncoderMethod = "getAddrMode2OpValue";
 821   let PrintMethod = "printAddrMode2Operand";
 822   let ParserMatchClass = AddrMode2AsmOperand;
 823   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 824 }
 825
 826 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 827   let Name = "PostIdxRegShifted";
 828   let ParserMethod = "parsePostIdxReg";
 829 }
 830 def am2offset_reg : Operand<i32>,
 831                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 832                 [], [SDNPWantRoot]> {
 833   let EncoderMethod = "getAddrMode2OffsetOpValue";
 834   let PrintMethod = "printAddrMode2OffsetOperand";
 835   // When using this for assembly, it's always as a post-index offset.
 836   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 837   let MIOperandInfo = (ops GPRnopc, i32imm);
 838 }
 839
 840 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 841 // the GPR is purely vestigal at this point.
 842 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 843 def am2offset_imm : Operand<i32>,
 844                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 845                 [], [SDNPWantRoot]> {
 846   let EncoderMethod = "getAddrMode2OffsetOpValue";
 847   let PrintMethod = "printAddrMode2OffsetOperand";
 848   let ParserMatchClass = AM2OffsetImmAsmOperand;
 849   let MIOperandInfo = (ops GPRnopc, i32imm);
 850 }
 851
 852
 853 // addrmode3 := reg +/- reg
 854 // addrmode3 := reg +/- imm8
 855 //
 856 // FIXME: split into imm vs. reg versions.
 857 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 858 def addrmode3 : Operand<i32>,
 859                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 860   let EncoderMethod = "getAddrMode3OpValue";
 861   let PrintMethod = "printAddrMode3Operand";
 862   let ParserMatchClass = AddrMode3AsmOperand;
 863   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 864 }
 865
 866 // FIXME: split into imm vs. reg versions.
 867 // FIXME: parser method to handle +/- register.
 868 def AM3OffsetAsmOperand : AsmOperandClass {
 869   let Name = "AM3Offset";
 870   let ParserMethod = "parseAM3Offset";
 871 }
 872 def am3offset : Operand<i32>,
 873                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 874                                [], [SDNPWantRoot]> {
 875   let EncoderMethod = "getAddrMode3OffsetOpValue";
 876   let PrintMethod = "printAddrMode3OffsetOperand";
 877   let ParserMatchClass = AM3OffsetAsmOperand;
 878   let MIOperandInfo = (ops GPR, i32imm);
 879 }
 880
 881 // ldstm_mode := {ia, ib, da, db}
 882 //
 883 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 884   let EncoderMethod = "getLdStmModeOpValue";
 885   let PrintMethod = "printLdStmModeOperand";
 886 }
 887
 888 // addrmode5 := reg +/- imm8*4
 889 //
 890 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 891 def addrmode5 : Operand<i32>,
 892                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 893   let PrintMethod = "printAddrMode5Operand";
 894   let EncoderMethod = "getAddrMode5OpValue";
 895   let DecoderMethod = "DecodeAddrMode5Operand";
 896   let ParserMatchClass = AddrMode5AsmOperand;
 897   let MIOperandInfo = (ops GPR:$base, i32imm);
 898 }
 899
 900 // addrmode6 := reg with optional alignment
 901 //
 902 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 903 def addrmode6 : Operand<i32>,
 904                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 905   let PrintMethod = "printAddrMode6Operand";
 906   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 907   let EncoderMethod = "getAddrMode6AddressOpValue";
 908   let DecoderMethod = "DecodeAddrMode6Operand";
 909   let ParserMatchClass = AddrMode6AsmOperand;
 910 }
 911
 912 def am6offset : Operand<i32>,
 913                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 914                                [], [SDNPWantRoot]> {
 915   let PrintMethod = "printAddrMode6OffsetOperand";
 916   let MIOperandInfo = (ops GPR);
 917   let EncoderMethod = "getAddrMode6OffsetOpValue";
 918   let DecoderMethod = "DecodeGPRRegisterClass";
 919 }
 920
 921 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 922 // (single element from one lane) for size 32.
 923 def addrmode6oneL32 : Operand<i32>,
 924                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 925   let PrintMethod = "printAddrMode6Operand";
 926   let MIOperandInfo = (ops GPR:$addr, i32imm);
 927   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 928 }
 929
 930 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 931 // instructions, specifically VLD4-dup.
 932 def addrmode6dup : Operand<i32>,
 933                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 934   let PrintMethod = "printAddrMode6Operand";
 935   let MIOperandInfo = (ops GPR:$addr, i32imm);
 936   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 937   // FIXME: This is close, but not quite right. The alignment specifier is
 938   // different.
 939   let ParserMatchClass = AddrMode6AsmOperand;
 940 }
 941
 942 // addrmodepc := pc + reg
 943 //
 944 def addrmodepc : Operand<i32>,
 945                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 946   let PrintMethod = "printAddrModePCOperand";
 947   let MIOperandInfo = (ops GPR, i32imm);
 948 }
 949
 950 // addr_offset_none := reg
 951 //
 952 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 953 def addr_offset_none : Operand<i32>,
 954                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 955   let PrintMethod = "printAddrMode7Operand";
 956   let DecoderMethod = "DecodeAddrMode7Operand";
 957   let ParserMatchClass = MemNoOffsetAsmOperand;
 958   let MIOperandInfo = (ops GPR:$base);
 959 }
 960
 961 def nohash_imm : Operand<i32> {
 962   let PrintMethod = "printNoHashImmediate";
 963 }
 964
 965 def CoprocNumAsmOperand : AsmOperandClass {
 966   let Name = "CoprocNum";
 967   let ParserMethod = "parseCoprocNumOperand";
 968 }
 969 def p_imm : Operand<i32> {
 970   let PrintMethod = "printPImmediate";
 971   let ParserMatchClass = CoprocNumAsmOperand;
 972   let DecoderMethod = "DecodeCoprocessor";
 973 }
 974
 975 def pf_imm : Operand<i32> {
 976   let PrintMethod = "printPImmediate";
 977   let ParserMatchClass = CoprocNumAsmOperand;
 978 }
 979
 980 def CoprocRegAsmOperand : AsmOperandClass {
 981   let Name = "CoprocReg";
 982   let ParserMethod = "parseCoprocRegOperand";
 983 }
 984 def c_imm : Operand<i32> {
 985   let PrintMethod = "printCImmediate";
 986   let ParserMatchClass = CoprocRegAsmOperand;
 987 }
 988 def CoprocOptionAsmOperand : AsmOperandClass {
 989   let Name = "CoprocOption";
 990   let ParserMethod = "parseCoprocOptionOperand";
 991 }
 992 def coproc_option_imm : Operand<i32> {
 993   let PrintMethod = "printCoprocOptionImm";
 994   let ParserMatchClass = CoprocOptionAsmOperand;
 995 }
 996
 997 //===----------------------------------------------------------------------===//
 998
 999 include "ARMInstrFormats.td"
1000
1001 //===----------------------------------------------------------------------===//
1002 // Multiclass helpers...
1003 //
1004
1005 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1006 /// binop that produces a value.
1007 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1008 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1009                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1010                         PatFrag opnode, bit Commutable = 0> {
1011   // The register-immediate version is re-materializable. This is useful
1012   // in particular for taking the address of a local.
1013   let isReMaterializable = 1 in {
1014   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1015                iii, opc, "\t$Rd, $Rn, $imm",
1016                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1017            Sched<[WriteALU, ReadALU]> {
1018     bits<4> Rd;
1019     bits<4> Rn;
1020     bits<12> imm;
1021     let Inst{25} = 1;
1022     let Inst{19-16} = Rn;
1023     let Inst{15-12} = Rd;
1024     let Inst{11-0} = imm;
1025   }
1026   }
1027   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1028                iir, opc, "\t$Rd, $Rn, $Rm",
1029                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1030            Sched<[WriteALU, ReadALU, ReadALU]> {
1031     bits<4> Rd;
1032     bits<4> Rn;
1033     bits<4> Rm;
1034     let Inst{25} = 0;
1035     let isCommutable = Commutable;
1036     let Inst{19-16} = Rn;
1037     let Inst{15-12} = Rd;
1038     let Inst{11-4} = 0b00000000;
1039     let Inst{3-0} = Rm;
1040   }
1041
1042   def rsi : AsI1<opcod, (outs GPR:$Rd),
1043                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1044                iis, opc, "\t$Rd, $Rn, $shift",
1045                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1046             Sched<[WriteALUsi, ReadALU]> {
1047     bits<4> Rd;
1048     bits<4> Rn;
1049     bits<12> shift;
1050     let Inst{25} = 0;
1051     let Inst{19-16} = Rn;
1052     let Inst{15-12} = Rd;
1053     let Inst{11-5} = shift{11-5};
1054     let Inst{4} = 0;
1055     let Inst{3-0} = shift{3-0};
1056   }
1057
1058   def rsr : AsI1<opcod, (outs GPR:$Rd),
1059                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1060                iis, opc, "\t$Rd, $Rn, $shift",
1061                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1062             Sched<[WriteALUsr, ReadALUsr]> {
1063     bits<4> Rd;
1064     bits<4> Rn;
1065     bits<12> shift;
1066     let Inst{25} = 0;
1067     let Inst{19-16} = Rn;
1068     let Inst{15-12} = Rd;
1069     let Inst{11-8} = shift{11-8};
1070     let Inst{7} = 0;
1071     let Inst{6-5} = shift{6-5};
1072     let Inst{4} = 1;
1073     let Inst{3-0} = shift{3-0};
1074   }
1075 }
1076
1077 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1078 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1079 /// it is equivalent to the AsI1_bin_irs counterpart.
1080 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1081 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1082                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1083                         PatFrag opnode, bit Commutable = 0> {
1084   // The register-immediate version is re-materializable. This is useful
1085   // in particular for taking the address of a local.
1086   let isReMaterializable = 1 in {
1087   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1088                iii, opc, "\t$Rd, $Rn, $imm",
1089                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1090            Sched<[WriteALU, ReadALU]> {
1091     bits<4> Rd;
1092     bits<4> Rn;
1093     bits<12> imm;
1094     let Inst{25} = 1;
1095     let Inst{19-16} = Rn;
1096     let Inst{15-12} = Rd;
1097     let Inst{11-0} = imm;
1098   }
1099   }
1100   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1101                iir, opc, "\t$Rd, $Rn, $Rm",
1102                [/* pattern left blank */]>,
1103            Sched<[WriteALU, ReadALU, ReadALU]> {
1104     bits<4> Rd;
1105     bits<4> Rn;
1106     bits<4> Rm;
1107     let Inst{11-4} = 0b00000000;
1108     let Inst{25} = 0;
1109     let Inst{3-0} = Rm;
1110     let Inst{15-12} = Rd;
1111     let Inst{19-16} = Rn;
1112   }
1113
1114   def rsi : AsI1<opcod, (outs GPR:$Rd),
1115                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1116                iis, opc, "\t$Rd, $Rn, $shift",
1117                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1118             Sched<[WriteALUsi, ReadALU]> {
1119     bits<4> Rd;
1120     bits<4> Rn;
1121     bits<12> shift;
1122     let Inst{25} = 0;
1123     let Inst{19-16} = Rn;
1124     let Inst{15-12} = Rd;
1125     let Inst{11-5} = shift{11-5};
1126     let Inst{4} = 0;
1127     let Inst{3-0} = shift{3-0};
1128   }
1129
1130   def rsr : AsI1<opcod, (outs GPR:$Rd),
1131                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1132                iis, opc, "\t$Rd, $Rn, $shift",
1133                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1134             Sched<[WriteALUsr, ReadALUsr]> {
1135     bits<4> Rd;
1136     bits<4> Rn;
1137     bits<12> shift;
1138     let Inst{25} = 0;
1139     let Inst{19-16} = Rn;
1140     let Inst{15-12} = Rd;
1141     let Inst{11-8} = shift{11-8};
1142     let Inst{7} = 0;
1143     let Inst{6-5} = shift{6-5};
1144     let Inst{4} = 1;
1145     let Inst{3-0} = shift{3-0};
1146   }
1147 }
1148
1149 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1150 ///
1151 /// These opcodes will be converted to the real non-S opcodes by
1152 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1153 let hasPostISelHook = 1, Defs = [CPSR] in {
1154 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1155                           InstrItinClass iis, PatFrag opnode,
1156                           bit Commutable = 0> {
1157   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1158                          4, iii,
1159                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1160                          Sched<[WriteALU, ReadALU]>;
1161
1162   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1163                          4, iir,
1164                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1165                          Sched<[WriteALU, ReadALU, ReadALU]> {
1166     let isCommutable = Commutable;
1167   }
1168   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1169                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1170                           4, iis,
1171                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1172                                                 so_reg_imm:$shift))]>,
1173                           Sched<[WriteALUsi, ReadALU]>;
1174
1175   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1176                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1177                           4, iis,
1178                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1179                                                 so_reg_reg:$shift))]>,
1180                           Sched<[WriteALUSsr, ReadALUsr]>;
1181 }
1182 }
1183
1184 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1185 /// operands are reversed.
1186 let hasPostISelHook = 1, Defs = [CPSR] in {
1187 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1188                           InstrItinClass iis, PatFrag opnode,
1189                           bit Commutable = 0> {
1190   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1191                          4, iii,
1192                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1193            Sched<[WriteALU, ReadALU]>;
1194
1195   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1196                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1197                           4, iis,
1198                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1199                                              GPR:$Rn))]>,
1200             Sched<[WriteALUsi, ReadALU]>;
1201
1202   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1203                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1204                           4, iis,
1205                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1206                                              GPR:$Rn))]>,
1207             Sched<[WriteALUSsr, ReadALUsr]>;
1208 }
1209 }
1210
1211 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1212 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1213 /// a explicit result, only implicitly set CPSR.
1214 let isCompare = 1, Defs = [CPSR] in {
1215 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1216                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1217                        PatFrag opnode, bit Commutable = 0> {
1218   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1219                opc, "\t$Rn, $imm",
1220                [(opnode GPR:$Rn, so_imm:$imm)]>,
1221            Sched<[WriteCMP, ReadALU]> {
1222     bits<4> Rn;
1223     bits<12> imm;
1224     let Inst{25} = 1;
1225     let Inst{20} = 1;
1226     let Inst{19-16} = Rn;
1227     let Inst{15-12} = 0b0000;
1228     let Inst{11-0} = imm;
1229
1230     let Unpredictable{15-12} = 0b1111;
1231   }
1232   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1233                opc, "\t$Rn, $Rm",
1234                [(opnode GPR:$Rn, GPR:$Rm)]>,
1235            Sched<[WriteCMP, ReadALU, ReadALU]> {
1236     bits<4> Rn;
1237     bits<4> Rm;
1238     let isCommutable = Commutable;
1239     let Inst{25} = 0;
1240     let Inst{20} = 1;
1241     let Inst{19-16} = Rn;
1242     let Inst{15-12} = 0b0000;
1243     let Inst{11-4} = 0b00000000;
1244     let Inst{3-0} = Rm;
1245
1246     let Unpredictable{15-12} = 0b1111;
1247   }
1248   def rsi : AI1<opcod, (outs),
1249                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1250                opc, "\t$Rn, $shift",
1251                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1252             Sched<[WriteCMPsi, ReadALU]> {
1253     bits<4> Rn;
1254     bits<12> shift;
1255     let Inst{25} = 0;
1256     let Inst{20} = 1;
1257     let Inst{19-16} = Rn;
1258     let Inst{15-12} = 0b0000;
1259     let Inst{11-5} = shift{11-5};
1260     let Inst{4} = 0;
1261     let Inst{3-0} = shift{3-0};
1262
1263     let Unpredictable{15-12} = 0b1111;
1264   }
1265   def rsr : AI1<opcod, (outs),
1266                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1267                opc, "\t$Rn, $shift",
1268                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1269             Sched<[WriteCMPsr, ReadALU]> {
1270     bits<4> Rn;
1271     bits<12> shift;
1272     let Inst{25} = 0;
1273     let Inst{20} = 1;
1274     let Inst{19-16} = Rn;
1275     let Inst{15-12} = 0b0000;
1276     let Inst{11-8} = shift{11-8};
1277     let Inst{7} = 0;
1278     let Inst{6-5} = shift{6-5};
1279     let Inst{4} = 1;
1280     let Inst{3-0} = shift{3-0};
1281
1282     let Unpredictable{15-12} = 0b1111;
1283   }
1284
1285 }
1286 }
1287
1288 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1289 /// register and one whose operand is a register rotated by 8/16/24.
1290 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1291 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1292   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1293           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1294           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1295        Requires<[IsARM, HasV6]> {
1296   bits<4> Rd;
1297   bits<4> Rm;
1298   bits<2> rot;
1299   let Inst{19-16} = 0b1111;
1300   let Inst{15-12} = Rd;
1301   let Inst{11-10} = rot;
1302   let Inst{3-0}   = Rm;
1303 }
1304
1305 class AI_ext_rrot_np<bits<8> opcod, string opc>
1306   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1307           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1308        Requires<[IsARM, HasV6]> {
1309   bits<2> rot;
1310   let Inst{19-16} = 0b1111;
1311   let Inst{11-10} = rot;
1312 }
1313
1314 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1315 /// register and one whose operand is a register rotated by 8/16/24.
1316 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1317   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1318           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1319           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1320                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1321         Requires<[IsARM, HasV6]> {
1322   bits<4> Rd;
1323   bits<4> Rm;
1324   bits<4> Rn;
1325   bits<2> rot;
1326   let Inst{19-16} = Rn;
1327   let Inst{15-12} = Rd;
1328   let Inst{11-10} = rot;
1329   let Inst{9-4}   = 0b000111;
1330   let Inst{3-0}   = Rm;
1331 }
1332
1333 class AI_exta_rrot_np<bits<8> opcod, string opc>
1334   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1335           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1336        Requires<[IsARM, HasV6]> {
1337   bits<4> Rn;
1338   bits<2> rot;
1339   let Inst{19-16} = Rn;
1340   let Inst{11-10} = rot;
1341 }
1342
1343 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1344 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1345 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1346                              bit Commutable = 0> {
1347   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1348   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1349                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1350                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1351                Requires<[IsARM]>,
1352            Sched<[WriteALU, ReadALU]> {
1353     bits<4> Rd;
1354     bits<4> Rn;
1355     bits<12> imm;
1356     let Inst{25} = 1;
1357     let Inst{15-12} = Rd;
1358     let Inst{19-16} = Rn;
1359     let Inst{11-0} = imm;
1360   }
1361   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1362                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1363                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1364                Requires<[IsARM]>,
1365            Sched<[WriteALU, ReadALU, ReadALU]> {
1366     bits<4> Rd;
1367     bits<4> Rn;
1368     bits<4> Rm;
1369     let Inst{11-4} = 0b00000000;
1370     let Inst{25} = 0;
1371     let isCommutable = Commutable;
1372     let Inst{3-0} = Rm;
1373     let Inst{15-12} = Rd;
1374     let Inst{19-16} = Rn;
1375   }
1376   def rsi : AsI1<opcod, (outs GPR:$Rd),
1377                 (ins GPR:$Rn, so_reg_imm:$shift),
1378                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1379               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1380                Requires<[IsARM]>,
1381             Sched<[WriteALUsi, ReadALU]> {
1382     bits<4> Rd;
1383     bits<4> Rn;
1384     bits<12> shift;
1385     let Inst{25} = 0;
1386     let Inst{19-16} = Rn;
1387     let Inst{15-12} = Rd;
1388     let Inst{11-5} = shift{11-5};
1389     let Inst{4} = 0;
1390     let Inst{3-0} = shift{3-0};
1391   }
1392   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1393                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1394                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1395               [(set GPRnopc:$Rd, CPSR,
1396                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1397                Requires<[IsARM]>,
1398             Sched<[WriteALUsr, ReadALUsr]> {
1399     bits<4> Rd;
1400     bits<4> Rn;
1401     bits<12> shift;
1402     let Inst{25} = 0;
1403     let Inst{19-16} = Rn;
1404     let Inst{15-12} = Rd;
1405     let Inst{11-8} = shift{11-8};
1406     let Inst{7} = 0;
1407     let Inst{6-5} = shift{6-5};
1408     let Inst{4} = 1;
1409     let Inst{3-0} = shift{3-0};
1410   }
1411   }
1412 }
1413
1414 /// AI1_rsc_irs - Define instructions and patterns for rsc
1415 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1416 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1417   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1418   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1419                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1420                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1421                Requires<[IsARM]>,
1422            Sched<[WriteALU, ReadALU]> {
1423     bits<4> Rd;
1424     bits<4> Rn;
1425     bits<12> imm;
1426     let Inst{25} = 1;
1427     let Inst{15-12} = Rd;
1428     let Inst{19-16} = Rn;
1429     let Inst{11-0} = imm;
1430   }
1431   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1432                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1433                [/* pattern left blank */]>,
1434            Sched<[WriteALU, ReadALU, ReadALU]> {
1435     bits<4> Rd;
1436     bits<4> Rn;
1437     bits<4> Rm;
1438     let Inst{11-4} = 0b00000000;
1439     let Inst{25} = 0;
1440     let Inst{3-0} = Rm;
1441     let Inst{15-12} = Rd;
1442     let Inst{19-16} = Rn;
1443   }
1444   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1445                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1446               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1447                Requires<[IsARM]>,
1448             Sched<[WriteALUsi, ReadALU]> {
1449     bits<4> Rd;
1450     bits<4> Rn;
1451     bits<12> shift;
1452     let Inst{25} = 0;
1453     let Inst{19-16} = Rn;
1454     let Inst{15-12} = Rd;
1455     let Inst{11-5} = shift{11-5};
1456     let Inst{4} = 0;
1457     let Inst{3-0} = shift{3-0};
1458   }
1459   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1460                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1461               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1462                Requires<[IsARM]>,
1463             Sched<[WriteALUsr, ReadALUsr]> {
1464     bits<4> Rd;
1465     bits<4> Rn;
1466     bits<12> shift;
1467     let Inst{25} = 0;
1468     let Inst{19-16} = Rn;
1469     let Inst{15-12} = Rd;
1470     let Inst{11-8} = shift{11-8};
1471     let Inst{7} = 0;
1472     let Inst{6-5} = shift{6-5};
1473     let Inst{4} = 1;
1474     let Inst{3-0} = shift{3-0};
1475   }
1476   }
1477 }
1478
1479 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1480 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1481            InstrItinClass iir, PatFrag opnode> {
1482   // Note: We use the complex addrmode_imm12 rather than just an input
1483   // GPR and a constrained immediate so that we can use this to match
1484   // frame index references and avoid matching constant pool references.
1485   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1486                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1487                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1488     bits<4>  Rt;
1489     bits<17> addr;
1490     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1491     let Inst{19-16} = addr{16-13};  // Rn
1492     let Inst{15-12} = Rt;
1493     let Inst{11-0}  = addr{11-0};   // imm12
1494   }
1495   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1496                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1497                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1498     bits<4>  Rt;
1499     bits<17> shift;
1500     let shift{4}    = 0;            // Inst{4} = 0
1501     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1502     let Inst{19-16} = shift{16-13}; // Rn
1503     let Inst{15-12} = Rt;
1504     let Inst{11-0}  = shift{11-0};
1505   }
1506 }
1507 }
1508
1509 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1510 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1511            InstrItinClass iir, PatFrag opnode> {
1512   // Note: We use the complex addrmode_imm12 rather than just an input
1513   // GPR and a constrained immediate so that we can use this to match
1514   // frame index references and avoid matching constant pool references.
1515   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1516                    (ins addrmode_imm12:$addr),
1517                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1518                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1519     bits<4>  Rt;
1520     bits<17> addr;
1521     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1522     let Inst{19-16} = addr{16-13};  // Rn
1523     let Inst{15-12} = Rt;
1524     let Inst{11-0}  = addr{11-0};   // imm12
1525   }
1526   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1527                    (ins ldst_so_reg:$shift),
1528                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1529                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1530     bits<4>  Rt;
1531     bits<17> shift;
1532     let shift{4}    = 0;            // Inst{4} = 0
1533     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1534     let Inst{19-16} = shift{16-13}; // Rn
1535     let Inst{15-12} = Rt;
1536     let Inst{11-0}  = shift{11-0};
1537   }
1538 }
1539 }
1540
1541
1542 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1543            InstrItinClass iir, PatFrag opnode> {
1544   // Note: We use the complex addrmode_imm12 rather than just an input
1545   // GPR and a constrained immediate so that we can use this to match
1546   // frame index references and avoid matching constant pool references.
1547   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1548                    (ins GPR:$Rt, addrmode_imm12:$addr),
1549                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1550                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1551     bits<4> Rt;
1552     bits<17> addr;
1553     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1554     let Inst{19-16} = addr{16-13};  // Rn
1555     let Inst{15-12} = Rt;
1556     let Inst{11-0}  = addr{11-0};   // imm12
1557   }
1558   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1559                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1560                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1561     bits<4> Rt;
1562     bits<17> shift;
1563     let shift{4}    = 0;            // Inst{4} = 0
1564     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1565     let Inst{19-16} = shift{16-13}; // Rn
1566     let Inst{15-12} = Rt;
1567     let Inst{11-0}  = shift{11-0};
1568   }
1569 }
1570
1571 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1572            InstrItinClass iir, PatFrag opnode> {
1573   // Note: We use the complex addrmode_imm12 rather than just an input
1574   // GPR and a constrained immediate so that we can use this to match
1575   // frame index references and avoid matching constant pool references.
1576   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1577                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1578                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1579                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1580     bits<4> Rt;
1581     bits<17> addr;
1582     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1583     let Inst{19-16} = addr{16-13};  // Rn
1584     let Inst{15-12} = Rt;
1585     let Inst{11-0}  = addr{11-0};   // imm12
1586   }
1587   def rs : AI2ldst<0b011, 0, isByte, (outs),
1588                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1589                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1590                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1591     bits<4> Rt;
1592     bits<17> shift;
1593     let shift{4}    = 0;            // Inst{4} = 0
1594     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1595     let Inst{19-16} = shift{16-13}; // Rn
1596     let Inst{15-12} = Rt;
1597     let Inst{11-0}  = shift{11-0};
1598   }
1599 }
1600
1601
1602 //===----------------------------------------------------------------------===//
1603 // Instructions
1604 //===----------------------------------------------------------------------===//
1605
1606 //===----------------------------------------------------------------------===//
1607 //  Miscellaneous Instructions.
1608 //
1609
1610 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1611 /// the function.  The first operand is the ID# for this instruction, the second
1612 /// is the index into the MachineConstantPool that this is, the third is the
1613 /// size in bytes of this constant pool entry.
1614 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1615 def CONSTPOOL_ENTRY :
1616 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1617                     i32imm:$size), NoItinerary, []>;
1618
1619 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1620 // from removing one half of the matched pairs. That breaks PEI, which assumes
1621 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1622 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1623 def ADJCALLSTACKUP :
1624 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1625            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1626
1627 def ADJCALLSTACKDOWN :
1628 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1629            [(ARMcallseq_start timm:$amt)]>;
1630 }
1631
1632 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1633 // (These pseudos use a hand-written selection code).
1634 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1635 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1636                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1637                               NoItinerary, []>;
1638 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1639                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1640                               NoItinerary, []>;
1641 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1642                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1643                               NoItinerary, []>;
1644 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1645                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1646                               NoItinerary, []>;
1647 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1648                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1649                               NoItinerary, []>;
1650 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1651                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1652                               NoItinerary, []>;
1653 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1654                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1655                               NoItinerary, []>;
1656 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1657                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1658                                       GPR:$set1, GPR:$set2),
1659                                  NoItinerary, []>;
1660 def ATOMMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1661                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1662                               NoItinerary, []>;
1663 def ATOMUMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1664                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1665                               NoItinerary, []>;
1666 def ATOMMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1667                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1668                               NoItinerary, []>;
1669 def ATOMUMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1670                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1671                               NoItinerary, []>;
1672 }
1673
1674 def HINT : AI<(outs), (ins imm0_255:$imm), MiscFrm, NoItinerary,
1675               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1676   bits<8> imm;
1677   let Inst{27-8} = 0b00110010000011110000;
1678   let Inst{7-0} = imm;
1679 }
1680
1681 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1682 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1683 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1684 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1685 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1686
1687 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1688              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1689   bits<4> Rd;
1690   bits<4> Rn;
1691   bits<4> Rm;
1692   let Inst{3-0} = Rm;
1693   let Inst{15-12} = Rd;
1694   let Inst{19-16} = Rn;
1695   let Inst{27-20} = 0b01101000;
1696   let Inst{7-4} = 0b1011;
1697   let Inst{11-8} = 0b1111;
1698   let Unpredictable{11-8} = 0b1111;
1699 }
1700
1701 // The 16-bit operand $val can be used by a debugger to store more information
1702 // about the breakpoint.
1703 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1704               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1705   bits<16> val;
1706   let Inst{3-0} = val{3-0};
1707   let Inst{19-8} = val{15-4};
1708   let Inst{27-20} = 0b00010010;
1709   let Inst{7-4} = 0b0111;
1710 }
1711
1712 // Change Processor State
1713 // FIXME: We should use InstAlias to handle the optional operands.
1714 class CPS<dag iops, string asm_ops>
1715   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1716         []>, Requires<[IsARM]> {
1717   bits<2> imod;
1718   bits<3> iflags;
1719   bits<5> mode;
1720   bit M;
1721
1722   let Inst{31-28} = 0b1111;
1723   let Inst{27-20} = 0b00010000;
1724   let Inst{19-18} = imod;
1725   let Inst{17}    = M; // Enabled if mode is set;
1726   let Inst{16-9}  = 0b00000000;
1727   let Inst{8-6}   = iflags;
1728   let Inst{5}     = 0;
1729   let Inst{4-0}   = mode;
1730 }
1731
1732 let DecoderMethod = "DecodeCPSInstruction" in {
1733 let M = 1 in
1734   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1735                   "$imod\t$iflags, $mode">;
1736 let mode = 0, M = 0 in
1737   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1738
1739 let imod = 0, iflags = 0, M = 1 in
1740   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1741 }
1742
1743 // Preload signals the memory system of possible future data/instruction access.
1744 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1745
1746   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1747                 !strconcat(opc, "\t$addr"),
1748                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1749     bits<4> Rt;
1750     bits<17> addr;
1751     let Inst{31-26} = 0b111101;
1752     let Inst{25} = 0; // 0 for immediate form
1753     let Inst{24} = data;
1754     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1755     let Inst{22} = read;
1756     let Inst{21-20} = 0b01;
1757     let Inst{19-16} = addr{16-13};  // Rn
1758     let Inst{15-12} = 0b1111;
1759     let Inst{11-0}  = addr{11-0};   // imm12
1760   }
1761
1762   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1763                !strconcat(opc, "\t$shift"),
1764                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1765     bits<17> shift;
1766     let Inst{31-26} = 0b111101;
1767     let Inst{25} = 1; // 1 for register form
1768     let Inst{24} = data;
1769     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1770     let Inst{22} = read;
1771     let Inst{21-20} = 0b01;
1772     let Inst{19-16} = shift{16-13}; // Rn
1773     let Inst{15-12} = 0b1111;
1774     let Inst{11-0}  = shift{11-0};
1775     let Inst{4} = 0;
1776   }
1777 }
1778
1779 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1780 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1781 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1782
1783 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1784                  "setend\t$end", []>, Requires<[IsARM]> {
1785   bits<1> end;
1786   let Inst{31-10} = 0b1111000100000001000000;
1787   let Inst{9} = end;
1788   let Inst{8-0} = 0;
1789 }
1790
1791 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1792              []>, Requires<[IsARM, HasV7]> {
1793   bits<4> opt;
1794   let Inst{27-4} = 0b001100100000111100001111;
1795   let Inst{3-0} = opt;
1796 }
1797
1798 /*
1799  * A5.4 Permanently UNDEFINED instructions.
1800  *
1801  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1802  * Other UDF encodings generate SIGILL.
1803  *
1804  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1805  * Encoding A1:
1806  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1807  * Encoding T1:
1808  *  1101 1110 iiii iiii
1809  * It uses the following encoding:
1810  *  1110 0111 1111 1110 1101 1110 1111 0000
1811  *  - In ARM: UDF #60896;
1812  *  - In Thumb: UDF #254 followed by a branch-to-self.
1813  */
1814 let isBarrier = 1, isTerminator = 1 in
1815 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1816                "trap", [(trap)]>,
1817            Requires<[IsARM,UseNaClTrap]> {
1818   let Inst = 0xe7fedef0;
1819 }
1820 let isBarrier = 1, isTerminator = 1 in
1821 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1822                "trap", [(trap)]>,
1823            Requires<[IsARM,DontUseNaClTrap]> {
1824   let Inst = 0xe7ffdefe;
1825 }
1826
1827 // Address computation and loads and stores in PIC mode.
1828 let isNotDuplicable = 1 in {
1829 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1830                             4, IIC_iALUr,
1831                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1832
1833 let AddedComplexity = 10 in {
1834 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1835                             4, IIC_iLoad_r,
1836                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1837
1838 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1839                             4, IIC_iLoad_bh_r,
1840                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1841
1842 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1843                             4, IIC_iLoad_bh_r,
1844                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1845
1846 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1847                             4, IIC_iLoad_bh_r,
1848                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1849
1850 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1851                             4, IIC_iLoad_bh_r,
1852                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1853 }
1854 let AddedComplexity = 10 in {
1855 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1856       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1857
1858 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1859       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1860                                                    addrmodepc:$addr)]>;
1861
1862 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1863       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1864 }
1865 } // isNotDuplicable = 1
1866
1867
1868 // LEApcrel - Load a pc-relative address into a register without offending the
1869 // assembler.
1870 let neverHasSideEffects = 1, isReMaterializable = 1 in
1871 // The 'adr' mnemonic encodes differently if the label is before or after
1872 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1873 // know until then which form of the instruction will be used.
1874 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1875                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1876                  Sched<[WriteALU, ReadALU]> {
1877   bits<4> Rd;
1878   bits<14> label;
1879   let Inst{27-25} = 0b001;
1880   let Inst{24} = 0;
1881   let Inst{23-22} = label{13-12};
1882   let Inst{21} = 0;
1883   let Inst{20} = 0;
1884   let Inst{19-16} = 0b1111;
1885   let Inst{15-12} = Rd;
1886   let Inst{11-0} = label{11-0};
1887 }
1888
1889 let hasSideEffects = 1 in {
1890 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1891                     4, IIC_iALUi, []>;
1892
1893 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1894                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1895                       4, IIC_iALUi, []>;
1896 }
1897
1898 //===----------------------------------------------------------------------===//
1899 //  Control Flow Instructions.
1900 //
1901
1902 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1903   // ARMV4T and above
1904   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1905                   "bx", "\tlr", [(ARMretflag)]>,
1906                Requires<[IsARM, HasV4T]> {
1907     let Inst{27-0}  = 0b0001001011111111111100011110;
1908   }
1909
1910   // ARMV4 only
1911   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1912                   "mov", "\tpc, lr", [(ARMretflag)]>,
1913                Requires<[IsARM, NoV4T]> {
1914     let Inst{27-0} = 0b0001101000001111000000001110;
1915   }
1916 }
1917
1918 // Indirect branches
1919 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1920   // ARMV4T and above
1921   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1922                   [(brind GPR:$dst)]>,
1923               Requires<[IsARM, HasV4T]> {
1924     bits<4> dst;
1925     let Inst{31-4} = 0b1110000100101111111111110001;
1926     let Inst{3-0}  = dst;
1927   }
1928
1929   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1930                   "bx", "\t$dst", [/* pattern left blank */]>,
1931               Requires<[IsARM, HasV4T]> {
1932     bits<4> dst;
1933     let Inst{27-4} = 0b000100101111111111110001;
1934     let Inst{3-0}  = dst;
1935   }
1936 }
1937
1938 // SP is marked as a use to prevent stack-pointer assignments that appear
1939 // immediately before calls from potentially appearing dead.
1940 let isCall = 1,
1941   // FIXME:  Do we really need a non-predicated version? If so, it should
1942   // at least be a pseudo instruction expanding to the predicated version
1943   // at MC lowering time.
1944   Defs = [LR], Uses = [SP] in {
1945   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1946                 IIC_Br, "bl\t$func",
1947                 [(ARMcall tglobaladdr:$func)]>,
1948             Requires<[IsARM]> {
1949     let Inst{31-28} = 0b1110;
1950     bits<24> func;
1951     let Inst{23-0} = func;
1952     let DecoderMethod = "DecodeBranchImmInstruction";
1953   }
1954
1955   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1956                    IIC_Br, "bl", "\t$func",
1957                    [(ARMcall_pred tglobaladdr:$func)]>,
1958                 Requires<[IsARM]> {
1959     bits<24> func;
1960     let Inst{23-0} = func;
1961     let DecoderMethod = "DecodeBranchImmInstruction";
1962   }
1963
1964   // ARMv5T and above
1965   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
1966                 IIC_Br, "blx\t$func",
1967                 [(ARMcall GPR:$func)]>,
1968             Requires<[IsARM, HasV5T]> {
1969     bits<4> func;
1970     let Inst{31-4} = 0b1110000100101111111111110011;
1971     let Inst{3-0}  = func;
1972   }
1973
1974   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
1975                     IIC_Br, "blx", "\t$func",
1976                     [(ARMcall_pred GPR:$func)]>,
1977                  Requires<[IsARM, HasV5T]> {
1978     bits<4> func;
1979     let Inst{27-4} = 0b000100101111111111110011;
1980     let Inst{3-0}  = func;
1981   }
1982
1983   // ARMv4T
1984   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1985   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
1986                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1987                    Requires<[IsARM, HasV4T]>;
1988
1989   // ARMv4
1990   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
1991                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1992                    Requires<[IsARM, NoV4T]>;
1993
1994   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
1995   // return stack predictor.
1996   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
1997                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
1998                       Requires<[IsARM]>;
1999 }
2000
2001 let isBranch = 1, isTerminator = 1 in {
2002   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2003   // a two-value operand where a dag node expects two operands. :(
2004   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2005                IIC_Br, "b", "\t$target",
2006                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
2007     bits<24> target;
2008     let Inst{23-0} = target;
2009     let DecoderMethod = "DecodeBranchImmInstruction";
2010   }
2011
2012   let isBarrier = 1 in {
2013     // B is "predicable" since it's just a Bcc with an 'always' condition.
2014     let isPredicable = 1 in
2015     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2016     // should be sufficient.
2017     // FIXME: Is B really a Barrier? That doesn't seem right.
2018     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2019                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
2020
2021     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2022     def BR_JTr : ARMPseudoInst<(outs),
2023                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2024                       0, IIC_Br,
2025                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
2026     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2027     // into i12 and rs suffixed versions.
2028     def BR_JTm : ARMPseudoInst<(outs),
2029                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2030                      0, IIC_Br,
2031                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2032                        imm:$id)]>;
2033     def BR_JTadd : ARMPseudoInst<(outs),
2034                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2035                    0, IIC_Br,
2036                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2037                      imm:$id)]>;
2038     } // isNotDuplicable = 1, isIndirectBranch = 1
2039   } // isBarrier = 1
2040
2041 }
2042
2043 // BLX (immediate)
2044 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2045                "blx\t$target", []>,
2046            Requires<[IsARM, HasV5T]> {
2047   let Inst{31-25} = 0b1111101;
2048   bits<25> target;
2049   let Inst{23-0} = target{24-1};
2050   let Inst{24} = target{0};
2051 }
2052
2053 // Branch and Exchange Jazelle
2054 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2055               [/* pattern left blank */]> {
2056   bits<4> func;
2057   let Inst{23-20} = 0b0010;
2058   let Inst{19-8} = 0xfff;
2059   let Inst{7-4} = 0b0010;
2060   let Inst{3-0} = func;
2061 }
2062
2063 // Tail calls.
2064
2065 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2066   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>;
2067
2068   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>;
2069
2070   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2071                                  4, IIC_Br, [],
2072                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2073                                  Requires<[IsARM]>;
2074
2075   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2076                                  4, IIC_Br, [],
2077                                  (BX GPR:$dst)>,
2078                                  Requires<[IsARM]>;
2079 }
2080
2081 // Secure Monitor Call is a system instruction.
2082 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2083               []>, Requires<[IsARM, HasTrustZone]> {
2084   bits<4> opt;
2085   let Inst{23-4} = 0b01100000000000000111;
2086   let Inst{3-0} = opt;
2087 }
2088
2089 // Supervisor Call (Software Interrupt)
2090 let isCall = 1, Uses = [SP] in {
2091 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
2092   bits<24> svc;
2093   let Inst{23-0} = svc;
2094 }
2095 }
2096
2097 // Store Return State
2098 class SRSI<bit wb, string asm>
2099   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2100        NoItinerary, asm, "", []> {
2101   bits<5> mode;
2102   let Inst{31-28} = 0b1111;
2103   let Inst{27-25} = 0b100;
2104   let Inst{22} = 1;
2105   let Inst{21} = wb;
2106   let Inst{20} = 0;
2107   let Inst{19-16} = 0b1101;  // SP
2108   let Inst{15-5} = 0b00000101000;
2109   let Inst{4-0} = mode;
2110 }
2111
2112 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2113   let Inst{24-23} = 0;
2114 }
2115 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2116   let Inst{24-23} = 0;
2117 }
2118 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2119   let Inst{24-23} = 0b10;
2120 }
2121 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2122   let Inst{24-23} = 0b10;
2123 }
2124 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2125   let Inst{24-23} = 0b01;
2126 }
2127 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2128   let Inst{24-23} = 0b01;
2129 }
2130 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2131   let Inst{24-23} = 0b11;
2132 }
2133 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2134   let Inst{24-23} = 0b11;
2135 }
2136
2137 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2138 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2139
2140 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2141 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2142
2143 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2144 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2145
2146 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2147 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2148
2149 // Return From Exception
2150 class RFEI<bit wb, string asm>
2151   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2152        NoItinerary, asm, "", []> {
2153   bits<4> Rn;
2154   let Inst{31-28} = 0b1111;
2155   let Inst{27-25} = 0b100;
2156   let Inst{22} = 0;
2157   let Inst{21} = wb;
2158   let Inst{20} = 1;
2159   let Inst{19-16} = Rn;
2160   let Inst{15-0} = 0xa00;
2161 }
2162
2163 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2164   let Inst{24-23} = 0;
2165 }
2166 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2167   let Inst{24-23} = 0;
2168 }
2169 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2170   let Inst{24-23} = 0b10;
2171 }
2172 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2173   let Inst{24-23} = 0b10;
2174 }
2175 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2176   let Inst{24-23} = 0b01;
2177 }
2178 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2179   let Inst{24-23} = 0b01;
2180 }
2181 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2182   let Inst{24-23} = 0b11;
2183 }
2184 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2185   let Inst{24-23} = 0b11;
2186 }
2187
2188 //===----------------------------------------------------------------------===//
2189 //  Load / Store Instructions.
2190 //
2191
2192 // Load
2193
2194
2195 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2196                     UnOpFrag<(load node:$Src)>>;
2197 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2198                     UnOpFrag<(zextloadi8 node:$Src)>>;
2199 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2200                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2201 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2202                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2203
2204 // Special LDR for loads from non-pc-relative constpools.
2205 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2206     isReMaterializable = 1, isCodeGenOnly = 1 in
2207 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2208                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2209                  []> {
2210   bits<4> Rt;
2211   bits<17> addr;
2212   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2213   let Inst{19-16} = 0b1111;
2214   let Inst{15-12} = Rt;
2215   let Inst{11-0}  = addr{11-0};   // imm12
2216 }
2217
2218 // Loads with zero extension
2219 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2220                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2221                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2222
2223 // Loads with sign extension
2224 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2225                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2226                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2227
2228 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2229                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2230                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2231
2232 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2233 // Load doubleword
2234 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2235                  (ins addrmode3:$addr), LdMiscFrm,
2236                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2237                  []>, Requires<[IsARM, HasV5TE]>;
2238 }
2239
2240 // Indexed loads
2241 multiclass AI2_ldridx<bit isByte, string opc,
2242                       InstrItinClass iii, InstrItinClass iir> {
2243   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2244                       (ins addrmode_imm12:$addr), IndexModePre, LdFrm, iii,
2245                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2246     bits<17> addr;
2247     let Inst{25} = 0;
2248     let Inst{23} = addr{12};
2249     let Inst{19-16} = addr{16-13};
2250     let Inst{11-0} = addr{11-0};
2251     let DecoderMethod = "DecodeLDRPreImm";
2252     let AsmMatchConverter = "cvtLdWriteBackRegAddrModeImm12";
2253   }
2254
2255   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2256                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2257                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2258     bits<17> addr;
2259     let Inst{25} = 1;
2260     let Inst{23} = addr{12};
2261     let Inst{19-16} = addr{16-13};
2262     let Inst{11-0} = addr{11-0};
2263     let Inst{4} = 0;
2264     let DecoderMethod = "DecodeLDRPreReg";
2265     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2266   }
2267
2268   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2269                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2270                        IndexModePost, LdFrm, iir,
2271                        opc, "\t$Rt, $addr, $offset",
2272                        "$addr.base = $Rn_wb", []> {
2273      // {12}     isAdd
2274      // {11-0}   imm12/Rm
2275      bits<14> offset;
2276      bits<4> addr;
2277      let Inst{25} = 1;
2278      let Inst{23} = offset{12};
2279      let Inst{19-16} = addr;
2280      let Inst{11-0} = offset{11-0};
2281
2282     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2283    }
2284
2285    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2286                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2287                       IndexModePost, LdFrm, iii,
2288                       opc, "\t$Rt, $addr, $offset",
2289                       "$addr.base = $Rn_wb", []> {
2290     // {12}     isAdd
2291     // {11-0}   imm12/Rm
2292     bits<14> offset;
2293     bits<4> addr;
2294     let Inst{25} = 0;
2295     let Inst{23} = offset{12};
2296     let Inst{19-16} = addr;
2297     let Inst{11-0} = offset{11-0};
2298
2299     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2300   }
2301
2302 }
2303
2304 let mayLoad = 1, neverHasSideEffects = 1 in {
2305 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2306 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2307 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2308 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2309 }
2310
2311 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2312   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2313                         (ins addrmode3:$addr), IndexModePre,
2314                         LdMiscFrm, itin,
2315                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2316     bits<14> addr;
2317     let Inst{23}    = addr{8};      // U bit
2318     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2319     let Inst{19-16} = addr{12-9};   // Rn
2320     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2321     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2322     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode3";
2323     let DecoderMethod = "DecodeAddrMode3Instruction";
2324   }
2325   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2326                         (ins addr_offset_none:$addr, am3offset:$offset),
2327                         IndexModePost, LdMiscFrm, itin,
2328                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2329                         []> {
2330     bits<10> offset;
2331     bits<4> addr;
2332     let Inst{23}    = offset{8};      // U bit
2333     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2334     let Inst{19-16} = addr;
2335     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2336     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2337     let DecoderMethod = "DecodeAddrMode3Instruction";
2338   }
2339 }
2340
2341 let mayLoad = 1, neverHasSideEffects = 1 in {
2342 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2343 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2344 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2345 let hasExtraDefRegAllocReq = 1 in {
2346 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2347                           (ins addrmode3:$addr), IndexModePre,
2348                           LdMiscFrm, IIC_iLoad_d_ru,
2349                           "ldrd", "\t$Rt, $Rt2, $addr!",
2350                           "$addr.base = $Rn_wb", []> {
2351   bits<14> addr;
2352   let Inst{23}    = addr{8};      // U bit
2353   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2354   let Inst{19-16} = addr{12-9};   // Rn
2355   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2356   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2357   let DecoderMethod = "DecodeAddrMode3Instruction";
2358   let AsmMatchConverter = "cvtLdrdPre";
2359 }
2360 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2361                           (ins addr_offset_none:$addr, am3offset:$offset),
2362                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2363                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2364                           "$addr.base = $Rn_wb", []> {
2365   bits<10> offset;
2366   bits<4> addr;
2367   let Inst{23}    = offset{8};      // U bit
2368   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2369   let Inst{19-16} = addr;
2370   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2371   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2372   let DecoderMethod = "DecodeAddrMode3Instruction";
2373 }
2374 } // hasExtraDefRegAllocReq = 1
2375 } // mayLoad = 1, neverHasSideEffects = 1
2376
2377 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2378 let mayLoad = 1, neverHasSideEffects = 1 in {
2379 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2380                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2381                     IndexModePost, LdFrm, IIC_iLoad_ru,
2382                     "ldrt", "\t$Rt, $addr, $offset",
2383                     "$addr.base = $Rn_wb", []> {
2384   // {12}     isAdd
2385   // {11-0}   imm12/Rm
2386   bits<14> offset;
2387   bits<4> addr;
2388   let Inst{25} = 1;
2389   let Inst{23} = offset{12};
2390   let Inst{21} = 1; // overwrite
2391   let Inst{19-16} = addr;
2392   let Inst{11-5} = offset{11-5};
2393   let Inst{4} = 0;
2394   let Inst{3-0} = offset{3-0};
2395   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2396 }
2397
2398 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2399                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2400                    IndexModePost, LdFrm, IIC_iLoad_ru,
2401                    "ldrt", "\t$Rt, $addr, $offset",
2402                    "$addr.base = $Rn_wb", []> {
2403   // {12}     isAdd
2404   // {11-0}   imm12/Rm
2405   bits<14> offset;
2406   bits<4> addr;
2407   let Inst{25} = 0;
2408   let Inst{23} = offset{12};
2409   let Inst{21} = 1; // overwrite
2410   let Inst{19-16} = addr;
2411   let Inst{11-0} = offset{11-0};
2412   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2413 }
2414
2415 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2416                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2417                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2418                      "ldrbt", "\t$Rt, $addr, $offset",
2419                      "$addr.base = $Rn_wb", []> {
2420   // {12}     isAdd
2421   // {11-0}   imm12/Rm
2422   bits<14> offset;
2423   bits<4> addr;
2424   let Inst{25} = 1;
2425   let Inst{23} = offset{12};
2426   let Inst{21} = 1; // overwrite
2427   let Inst{19-16} = addr;
2428   let Inst{11-5} = offset{11-5};
2429   let Inst{4} = 0;
2430   let Inst{3-0} = offset{3-0};
2431   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2432 }
2433
2434 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2435                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2436                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2437                     "ldrbt", "\t$Rt, $addr, $offset",
2438                     "$addr.base = $Rn_wb", []> {
2439   // {12}     isAdd
2440   // {11-0}   imm12/Rm
2441   bits<14> offset;
2442   bits<4> addr;
2443   let Inst{25} = 0;
2444   let Inst{23} = offset{12};
2445   let Inst{21} = 1; // overwrite
2446   let Inst{19-16} = addr;
2447   let Inst{11-0} = offset{11-0};
2448   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2449 }
2450
2451 multiclass AI3ldrT<bits<4> op, string opc> {
2452   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2453                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2454                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2455                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2456     bits<9> offset;
2457     let Inst{23} = offset{8};
2458     let Inst{22} = 1;
2459     let Inst{11-8} = offset{7-4};
2460     let Inst{3-0} = offset{3-0};
2461     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2462   }
2463   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2464                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2465                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2466                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2467     bits<5> Rm;
2468     let Inst{23} = Rm{4};
2469     let Inst{22} = 0;
2470     let Inst{11-8} = 0;
2471     let Unpredictable{11-8} = 0b1111;
2472     let Inst{3-0} = Rm{3-0};
2473     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2474     let DecoderMethod = "DecodeLDR";
2475   }
2476 }
2477
2478 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2479 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2480 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2481 }
2482
2483 // Store
2484
2485 // Stores with truncate
2486 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2487                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2488                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2489
2490 // Store doubleword
2491 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2492 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2493                StMiscFrm, IIC_iStore_d_r,
2494                "strd", "\t$Rt, $src2, $addr", []>,
2495            Requires<[IsARM, HasV5TE]> {
2496   let Inst{21} = 0;
2497 }
2498
2499 // Indexed stores
2500 multiclass AI2_stridx<bit isByte, string opc,
2501                       InstrItinClass iii, InstrItinClass iir> {
2502   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2503                             (ins GPR:$Rt, addrmode_imm12:$addr), IndexModePre,
2504                             StFrm, iii,
2505                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2506     bits<17> addr;
2507     let Inst{25} = 0;
2508     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2509     let Inst{19-16} = addr{16-13};  // Rn
2510     let Inst{11-0}  = addr{11-0};   // imm12
2511     let AsmMatchConverter = "cvtStWriteBackRegAddrModeImm12";
2512     let DecoderMethod = "DecodeSTRPreImm";
2513   }
2514
2515   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2516                       (ins GPR:$Rt, ldst_so_reg:$addr),
2517                       IndexModePre, StFrm, iir,
2518                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2519     bits<17> addr;
2520     let Inst{25} = 1;
2521     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2522     let Inst{19-16} = addr{16-13}; // Rn
2523     let Inst{11-0}  = addr{11-0};
2524     let Inst{4}     = 0;           // Inst{4} = 0
2525     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2526     let DecoderMethod = "DecodeSTRPreReg";
2527   }
2528   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2529                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2530                 IndexModePost, StFrm, iir,
2531                 opc, "\t$Rt, $addr, $offset",
2532                 "$addr.base = $Rn_wb", []> {
2533      // {12}     isAdd
2534      // {11-0}   imm12/Rm
2535      bits<14> offset;
2536      bits<4> addr;
2537      let Inst{25} = 1;
2538      let Inst{23} = offset{12};
2539      let Inst{19-16} = addr;
2540      let Inst{11-0} = offset{11-0};
2541      let Inst{4} = 0;
2542
2543     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2544    }
2545
2546    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2547                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2548                 IndexModePost, StFrm, iii,
2549                 opc, "\t$Rt, $addr, $offset",
2550                 "$addr.base = $Rn_wb", []> {
2551     // {12}     isAdd
2552     // {11-0}   imm12/Rm
2553     bits<14> offset;
2554     bits<4> addr;
2555     let Inst{25} = 0;
2556     let Inst{23} = offset{12};
2557     let Inst{19-16} = addr;
2558     let Inst{11-0} = offset{11-0};
2559
2560     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2561   }
2562 }
2563
2564 let mayStore = 1, neverHasSideEffects = 1 in {
2565 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2566 // IIC_iStore_siu depending on whether it the offset register is shifted.
2567 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2568 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2569 }
2570
2571 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2572                          am2offset_reg:$offset),
2573              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2574                            am2offset_reg:$offset)>;
2575 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2576                          am2offset_imm:$offset),
2577              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2578                            am2offset_imm:$offset)>;
2579 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2580                              am2offset_reg:$offset),
2581              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2582                             am2offset_reg:$offset)>;
2583 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2584                              am2offset_imm:$offset),
2585              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2586                             am2offset_imm:$offset)>;
2587
2588 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2589 // put the patterns on the instruction definitions directly as ISel wants
2590 // the address base and offset to be separate operands, not a single
2591 // complex operand like we represent the instructions themselves. The
2592 // pseudos map between the two.
2593 let usesCustomInserter = 1,
2594     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2595 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2596                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2597                4, IIC_iStore_ru,
2598             [(set GPR:$Rn_wb,
2599                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2600 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2601                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2602                4, IIC_iStore_ru,
2603             [(set GPR:$Rn_wb,
2604                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2605 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2606                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2607                4, IIC_iStore_ru,
2608             [(set GPR:$Rn_wb,
2609                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2610 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2611                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2612                4, IIC_iStore_ru,
2613             [(set GPR:$Rn_wb,
2614                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2615 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2616                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2617                4, IIC_iStore_ru,
2618             [(set GPR:$Rn_wb,
2619                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2620 }
2621
2622
2623
2624 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2625                            (ins GPR:$Rt, addrmode3:$addr), IndexModePre,
2626                            StMiscFrm, IIC_iStore_bh_ru,
2627                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2628   bits<14> addr;
2629   let Inst{23}    = addr{8};      // U bit
2630   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2631   let Inst{19-16} = addr{12-9};   // Rn
2632   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2633   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2634   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2635   let DecoderMethod = "DecodeAddrMode3Instruction";
2636 }
2637
2638 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2639                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2640                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2641                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2642                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2643                                                       addr_offset_none:$addr,
2644                                                       am3offset:$offset))]> {
2645   bits<10> offset;
2646   bits<4> addr;
2647   let Inst{23}    = offset{8};      // U bit
2648   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2649   let Inst{19-16} = addr;
2650   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2651   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2652   let DecoderMethod = "DecodeAddrMode3Instruction";
2653 }
2654
2655 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2656 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2657                           (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2658                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2659                           "strd", "\t$Rt, $Rt2, $addr!",
2660                           "$addr.base = $Rn_wb", []> {
2661   bits<14> addr;
2662   let Inst{23}    = addr{8};      // U bit
2663   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2664   let Inst{19-16} = addr{12-9};   // Rn
2665   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2666   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2667   let DecoderMethod = "DecodeAddrMode3Instruction";
2668   let AsmMatchConverter = "cvtStrdPre";
2669 }
2670
2671 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2672                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2673                                am3offset:$offset),
2674                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2675                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2676                           "$addr.base = $Rn_wb", []> {
2677   bits<10> offset;
2678   bits<4> addr;
2679   let Inst{23}    = offset{8};      // U bit
2680   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2681   let Inst{19-16} = addr;
2682   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2683   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2684   let DecoderMethod = "DecodeAddrMode3Instruction";
2685 }
2686 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2687
2688 // STRT, STRBT, and STRHT
2689
2690 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2691                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2692                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2693                    "strbt", "\t$Rt, $addr, $offset",
2694                    "$addr.base = $Rn_wb", []> {
2695   // {12}     isAdd
2696   // {11-0}   imm12/Rm
2697   bits<14> offset;
2698   bits<4> addr;
2699   let Inst{25} = 1;
2700   let Inst{23} = offset{12};
2701   let Inst{21} = 1; // overwrite
2702   let Inst{19-16} = addr;
2703   let Inst{11-5} = offset{11-5};
2704   let Inst{4} = 0;
2705   let Inst{3-0} = offset{3-0};
2706   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2707 }
2708
2709 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2710                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2711                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2712                    "strbt", "\t$Rt, $addr, $offset",
2713                    "$addr.base = $Rn_wb", []> {
2714   // {12}     isAdd
2715   // {11-0}   imm12/Rm
2716   bits<14> offset;
2717   bits<4> addr;
2718   let Inst{25} = 0;
2719   let Inst{23} = offset{12};
2720   let Inst{21} = 1; // overwrite
2721   let Inst{19-16} = addr;
2722   let Inst{11-0} = offset{11-0};
2723   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2724 }
2725
2726 let mayStore = 1, neverHasSideEffects = 1 in {
2727 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2728                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2729                    IndexModePost, StFrm, IIC_iStore_ru,
2730                    "strt", "\t$Rt, $addr, $offset",
2731                    "$addr.base = $Rn_wb", []> {
2732   // {12}     isAdd
2733   // {11-0}   imm12/Rm
2734   bits<14> offset;
2735   bits<4> addr;
2736   let Inst{25} = 1;
2737   let Inst{23} = offset{12};
2738   let Inst{21} = 1; // overwrite
2739   let Inst{19-16} = addr;
2740   let Inst{11-5} = offset{11-5};
2741   let Inst{4} = 0;
2742   let Inst{3-0} = offset{3-0};
2743   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2744 }
2745
2746 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2747                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2748                    IndexModePost, StFrm, IIC_iStore_ru,
2749                    "strt", "\t$Rt, $addr, $offset",
2750                    "$addr.base = $Rn_wb", []> {
2751   // {12}     isAdd
2752   // {11-0}   imm12/Rm
2753   bits<14> offset;
2754   bits<4> addr;
2755   let Inst{25} = 0;
2756   let Inst{23} = offset{12};
2757   let Inst{21} = 1; // overwrite
2758   let Inst{19-16} = addr;
2759   let Inst{11-0} = offset{11-0};
2760   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2761 }
2762 }
2763
2764
2765 multiclass AI3strT<bits<4> op, string opc> {
2766   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2767                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2768                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2769                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2770     bits<9> offset;
2771     let Inst{23} = offset{8};
2772     let Inst{22} = 1;
2773     let Inst{11-8} = offset{7-4};
2774     let Inst{3-0} = offset{3-0};
2775     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2776   }
2777   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2778                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2779                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2780                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2781     bits<5> Rm;
2782     let Inst{23} = Rm{4};
2783     let Inst{22} = 0;
2784     let Inst{11-8} = 0;
2785     let Inst{3-0} = Rm{3-0};
2786     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2787   }
2788 }
2789
2790
2791 defm STRHT : AI3strT<0b1011, "strht">;
2792
2793
2794 //===----------------------------------------------------------------------===//
2795 //  Load / store multiple Instructions.
2796 //
2797
2798 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2799                          InstrItinClass itin, InstrItinClass itin_upd> {
2800   // IA is the default, so no need for an explicit suffix on the
2801   // mnemonic here. Without it is the canonical spelling.
2802   def IA :
2803     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2804          IndexModeNone, f, itin,
2805          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2806     let Inst{24-23} = 0b01;       // Increment After
2807     let Inst{22}    = P_bit;
2808     let Inst{21}    = 0;          // No writeback
2809     let Inst{20}    = L_bit;
2810   }
2811   def IA_UPD :
2812     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2813          IndexModeUpd, f, itin_upd,
2814          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2815     let Inst{24-23} = 0b01;       // Increment After
2816     let Inst{22}    = P_bit;
2817     let Inst{21}    = 1;          // Writeback
2818     let Inst{20}    = L_bit;
2819
2820     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2821   }
2822   def DA :
2823     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2824          IndexModeNone, f, itin,
2825          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2826     let Inst{24-23} = 0b00;       // Decrement After
2827     let Inst{22}    = P_bit;
2828     let Inst{21}    = 0;          // No writeback
2829     let Inst{20}    = L_bit;
2830   }
2831   def DA_UPD :
2832     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2833          IndexModeUpd, f, itin_upd,
2834          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2835     let Inst{24-23} = 0b00;       // Decrement After
2836     let Inst{22}    = P_bit;
2837     let Inst{21}    = 1;          // Writeback
2838     let Inst{20}    = L_bit;
2839
2840     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2841   }
2842   def DB :
2843     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2844          IndexModeNone, f, itin,
2845          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2846     let Inst{24-23} = 0b10;       // Decrement Before
2847     let Inst{22}    = P_bit;
2848     let Inst{21}    = 0;          // No writeback
2849     let Inst{20}    = L_bit;
2850   }
2851   def DB_UPD :
2852     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2853          IndexModeUpd, f, itin_upd,
2854          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2855     let Inst{24-23} = 0b10;       // Decrement Before
2856     let Inst{22}    = P_bit;
2857     let Inst{21}    = 1;          // Writeback
2858     let Inst{20}    = L_bit;
2859
2860     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2861   }
2862   def IB :
2863     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2864          IndexModeNone, f, itin,
2865          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2866     let Inst{24-23} = 0b11;       // Increment Before
2867     let Inst{22}    = P_bit;
2868     let Inst{21}    = 0;          // No writeback
2869     let Inst{20}    = L_bit;
2870   }
2871   def IB_UPD :
2872     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2873          IndexModeUpd, f, itin_upd,
2874          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2875     let Inst{24-23} = 0b11;       // Increment Before
2876     let Inst{22}    = P_bit;
2877     let Inst{21}    = 1;          // Writeback
2878     let Inst{20}    = L_bit;
2879
2880     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2881   }
2882 }
2883
2884 let neverHasSideEffects = 1 in {
2885
2886 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2887 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2888                          IIC_iLoad_mu>;
2889
2890 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2891 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2892                          IIC_iStore_mu>;
2893
2894 } // neverHasSideEffects
2895
2896 // FIXME: remove when we have a way to marking a MI with these properties.
2897 // FIXME: Should pc be an implicit operand like PICADD, etc?
2898 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2899     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2900 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2901                                                  reglist:$regs, variable_ops),
2902                      4, IIC_iLoad_mBr, [],
2903                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2904       RegConstraint<"$Rn = $wb">;
2905
2906 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2907 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2908                                IIC_iLoad_mu>;
2909
2910 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2911 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2912                                IIC_iStore_mu>;
2913
2914
2915
2916 //===----------------------------------------------------------------------===//
2917 //  Move Instructions.
2918 //
2919
2920 let neverHasSideEffects = 1 in
2921 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2922                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2923   bits<4> Rd;
2924   bits<4> Rm;
2925
2926   let Inst{19-16} = 0b0000;
2927   let Inst{11-4} = 0b00000000;
2928   let Inst{25} = 0;
2929   let Inst{3-0} = Rm;
2930   let Inst{15-12} = Rd;
2931 }
2932
2933 // A version for the smaller set of tail call registers.
2934 let neverHasSideEffects = 1 in
2935 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2936                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2937   bits<4> Rd;
2938   bits<4> Rm;
2939
2940   let Inst{11-4} = 0b00000000;
2941   let Inst{25} = 0;
2942   let Inst{3-0} = Rm;
2943   let Inst{15-12} = Rd;
2944 }
2945
2946 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2947                 DPSoRegRegFrm, IIC_iMOVsr,
2948                 "mov", "\t$Rd, $src",
2949                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP {
2950   bits<4> Rd;
2951   bits<12> src;
2952   let Inst{15-12} = Rd;
2953   let Inst{19-16} = 0b0000;
2954   let Inst{11-8} = src{11-8};
2955   let Inst{7} = 0;
2956   let Inst{6-5} = src{6-5};
2957   let Inst{4} = 1;
2958   let Inst{3-0} = src{3-0};
2959   let Inst{25} = 0;
2960 }
2961
2962 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2963                 DPSoRegImmFrm, IIC_iMOVsr,
2964                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2965                 UnaryDP {
2966   bits<4> Rd;
2967   bits<12> src;
2968   let Inst{15-12} = Rd;
2969   let Inst{19-16} = 0b0000;
2970   let Inst{11-5} = src{11-5};
2971   let Inst{4} = 0;
2972   let Inst{3-0} = src{3-0};
2973   let Inst{25} = 0;
2974 }
2975
2976 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2977 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2978                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2979   bits<4> Rd;
2980   bits<12> imm;
2981   let Inst{25} = 1;
2982   let Inst{15-12} = Rd;
2983   let Inst{19-16} = 0b0000;
2984   let Inst{11-0} = imm;
2985 }
2986
2987 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2988 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2989                  DPFrm, IIC_iMOVi,
2990                  "movw", "\t$Rd, $imm",
2991                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2992                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2993   bits<4> Rd;
2994   bits<16> imm;
2995   let Inst{15-12} = Rd;
2996   let Inst{11-0}  = imm{11-0};
2997   let Inst{19-16} = imm{15-12};
2998   let Inst{20} = 0;
2999   let Inst{25} = 1;
3000   let DecoderMethod = "DecodeArmMOVTWInstruction";
3001 }
3002
3003 def : InstAlias<"mov${p} $Rd, $imm",
3004                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3005         Requires<[IsARM]>;
3006
3007 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3008                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
3009
3010 let Constraints = "$src = $Rd" in {
3011 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3012                   (ins GPR:$src, imm0_65535_expr:$imm),
3013                   DPFrm, IIC_iMOVi,
3014                   "movt", "\t$Rd, $imm",
3015                   [(set GPRnopc:$Rd,
3016                         (or (and GPR:$src, 0xffff),
3017                             lo16AllZero:$imm))]>, UnaryDP,
3018                   Requires<[IsARM, HasV6T2]> {
3019   bits<4> Rd;
3020   bits<16> imm;
3021   let Inst{15-12} = Rd;
3022   let Inst{11-0}  = imm{11-0};
3023   let Inst{19-16} = imm{15-12};
3024   let Inst{20} = 0;
3025   let Inst{25} = 1;
3026   let DecoderMethod = "DecodeArmMOVTWInstruction";
3027 }
3028
3029 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3030                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
3031
3032 } // Constraints
3033
3034 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3035       Requires<[IsARM, HasV6T2]>;
3036
3037 let Uses = [CPSR] in
3038 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3039                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3040                     Requires<[IsARM]>;
3041
3042 // These aren't really mov instructions, but we have to define them this way
3043 // due to flag operands.
3044
3045 let Defs = [CPSR] in {
3046 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3047                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3048                       Requires<[IsARM]>;
3049 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3050                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3051                       Requires<[IsARM]>;
3052 }
3053
3054 //===----------------------------------------------------------------------===//
3055 //  Extend Instructions.
3056 //
3057
3058 // Sign extenders
3059
3060 def SXTB  : AI_ext_rrot<0b01101010,
3061                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3062 def SXTH  : AI_ext_rrot<0b01101011,
3063                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3064
3065 def SXTAB : AI_exta_rrot<0b01101010,
3066                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3067 def SXTAH : AI_exta_rrot<0b01101011,
3068                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3069
3070 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3071
3072 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3073
3074 // Zero extenders
3075
3076 let AddedComplexity = 16 in {
3077 def UXTB   : AI_ext_rrot<0b01101110,
3078                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3079 def UXTH   : AI_ext_rrot<0b01101111,
3080                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3081 def UXTB16 : AI_ext_rrot<0b01101100,
3082                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3083
3084 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3085 //        The transformation should probably be done as a combiner action
3086 //        instead so we can include a check for masking back in the upper
3087 //        eight bits of the source into the lower eight bits of the result.
3088 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3089 //               (UXTB16r_rot GPR:$Src, 3)>;
3090 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3091                (UXTB16 GPR:$Src, 1)>;
3092
3093 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3094                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3095 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3096                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3097 }
3098
3099 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3100 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3101
3102
3103 def SBFX  : I<(outs GPRnopc:$Rd),
3104               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3105                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3106                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3107                Requires<[IsARM, HasV6T2]> {
3108   bits<4> Rd;
3109   bits<4> Rn;
3110   bits<5> lsb;
3111   bits<5> width;
3112   let Inst{27-21} = 0b0111101;
3113   let Inst{6-4}   = 0b101;
3114   let Inst{20-16} = width;
3115   let Inst{15-12} = Rd;
3116   let Inst{11-7}  = lsb;
3117   let Inst{3-0}   = Rn;
3118 }
3119
3120 def UBFX  : I<(outs GPR:$Rd),
3121               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3122                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3123                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3124                Requires<[IsARM, HasV6T2]> {
3125   bits<4> Rd;
3126   bits<4> Rn;
3127   bits<5> lsb;
3128   bits<5> width;
3129   let Inst{27-21} = 0b0111111;
3130   let Inst{6-4}   = 0b101;
3131   let Inst{20-16} = width;
3132   let Inst{15-12} = Rd;
3133   let Inst{11-7}  = lsb;
3134   let Inst{3-0}   = Rn;
3135 }
3136
3137 //===----------------------------------------------------------------------===//
3138 //  Arithmetic Instructions.
3139 //
3140
3141 defm ADD  : AsI1_bin_irs<0b0100, "add",
3142                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3143                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3144 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3145                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3146                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3147
3148 // ADD and SUB with 's' bit set.
3149 //
3150 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3151 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3152 // AdjustInstrPostInstrSelection where we determine whether or not to
3153 // set the "s" bit based on CPSR liveness.
3154 //
3155 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3156 // support for an optional CPSR definition that corresponds to the DAG
3157 // node's second value. We can then eliminate the implicit def of CPSR.
3158 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3159                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3160 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3161                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3162
3163 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3164               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3165 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3166               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3167
3168 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3169                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3170                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3171
3172 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3173 // CPSR and the implicit def of CPSR is not needed.
3174 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3175                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3176
3177 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3178                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3179
3180 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3181 // The assume-no-carry-in form uses the negation of the input since add/sub
3182 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3183 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3184 // details.
3185 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3186              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3187 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3188              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3189
3190 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3191              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3192              Requires<[IsARM, HasV6T2]>;
3193 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3194              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3195              Requires<[IsARM, HasV6T2]>;
3196
3197 // The with-carry-in form matches bitwise not instead of the negation.
3198 // Effectively, the inverse interpretation of the carry flag already accounts
3199 // for part of the negation.
3200 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3201              (SBCri   GPR:$src, so_imm_not:$imm)>;
3202 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3203              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3204
3205 // Note: These are implemented in C++ code, because they have to generate
3206 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3207 // cannot produce.
3208 // (mul X, 2^n+1) -> (add (X << n), X)
3209 // (mul X, 2^n-1) -> (rsb X, (X << n))
3210
3211 // ARM Arithmetic Instruction
3212 // GPR:$dst = GPR:$a op GPR:$b
3213 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3214           list<dag> pattern = [],
3215           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3216           string asm = "\t$Rd, $Rn, $Rm">
3217   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
3218   bits<4> Rn;
3219   bits<4> Rd;
3220   bits<4> Rm;
3221   let Inst{27-20} = op27_20;
3222   let Inst{11-4} = op11_4;
3223   let Inst{19-16} = Rn;
3224   let Inst{15-12} = Rd;
3225   let Inst{3-0}   = Rm;
3226
3227   let Unpredictable{11-8} = 0b1111;
3228 }
3229
3230 // Saturating add/subtract
3231
3232 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3233                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3234                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3235 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3236                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3237                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3238 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3239                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3240                   "\t$Rd, $Rm, $Rn">;
3241 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3242                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3243                   "\t$Rd, $Rm, $Rn">;
3244
3245 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3246 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3247 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3248 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3249 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3250 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3251 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3252 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3253 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3254 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3255 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3256 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3257
3258 // Signed/Unsigned add/subtract
3259
3260 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3261 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3262 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3263 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3264 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3265 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3266 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3267 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3268 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3269 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3270 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3271 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3272
3273 // Signed/Unsigned halving add/subtract
3274
3275 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3276 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3277 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3278 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3279 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3280 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3281 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3282 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3283 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3284 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3285 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3286 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3287
3288 // Unsigned Sum of Absolute Differences [and Accumulate].
3289
3290 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3291                 MulFrm /* for convenience */, NoItinerary, "usad8",
3292                 "\t$Rd, $Rn, $Rm", []>,
3293              Requires<[IsARM, HasV6]> {
3294   bits<4> Rd;
3295   bits<4> Rn;
3296   bits<4> Rm;
3297   let Inst{27-20} = 0b01111000;
3298   let Inst{15-12} = 0b1111;
3299   let Inst{7-4} = 0b0001;
3300   let Inst{19-16} = Rd;
3301   let Inst{11-8} = Rm;
3302   let Inst{3-0} = Rn;
3303 }
3304 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3305                 MulFrm /* for convenience */, NoItinerary, "usada8",
3306                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3307              Requires<[IsARM, HasV6]> {
3308   bits<4> Rd;
3309   bits<4> Rn;
3310   bits<4> Rm;
3311   bits<4> Ra;
3312   let Inst{27-20} = 0b01111000;
3313   let Inst{7-4} = 0b0001;
3314   let Inst{19-16} = Rd;
3315   let Inst{15-12} = Ra;
3316   let Inst{11-8} = Rm;
3317   let Inst{3-0} = Rn;
3318 }
3319
3320 // Signed/Unsigned saturate
3321
3322 def SSAT : AI<(outs GPRnopc:$Rd),
3323               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3324               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3325   bits<4> Rd;
3326   bits<5> sat_imm;
3327   bits<4> Rn;
3328   bits<8> sh;
3329   let Inst{27-21} = 0b0110101;
3330   let Inst{5-4} = 0b01;
3331   let Inst{20-16} = sat_imm;
3332   let Inst{15-12} = Rd;
3333   let Inst{11-7} = sh{4-0};
3334   let Inst{6} = sh{5};
3335   let Inst{3-0} = Rn;
3336 }
3337
3338 def SSAT16 : AI<(outs GPRnopc:$Rd),
3339                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3340                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3341   bits<4> Rd;
3342   bits<4> sat_imm;
3343   bits<4> Rn;
3344   let Inst{27-20} = 0b01101010;
3345   let Inst{11-4} = 0b11110011;
3346   let Inst{15-12} = Rd;
3347   let Inst{19-16} = sat_imm;
3348   let Inst{3-0} = Rn;
3349 }
3350
3351 def USAT : AI<(outs GPRnopc:$Rd),
3352               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3353               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3354   bits<4> Rd;
3355   bits<5> sat_imm;
3356   bits<4> Rn;
3357   bits<8> sh;
3358   let Inst{27-21} = 0b0110111;
3359   let Inst{5-4} = 0b01;
3360   let Inst{15-12} = Rd;
3361   let Inst{11-7} = sh{4-0};
3362   let Inst{6} = sh{5};
3363   let Inst{20-16} = sat_imm;
3364   let Inst{3-0} = Rn;
3365 }
3366
3367 def USAT16 : AI<(outs GPRnopc:$Rd),
3368                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3369                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3370   bits<4> Rd;
3371   bits<4> sat_imm;
3372   bits<4> Rn;
3373   let Inst{27-20} = 0b01101110;
3374   let Inst{11-4} = 0b11110011;
3375   let Inst{15-12} = Rd;
3376   let Inst{19-16} = sat_imm;
3377   let Inst{3-0} = Rn;
3378 }
3379
3380 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3381                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3382 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3383                (USAT imm:$pos, GPRnopc:$a, 0)>;
3384
3385 //===----------------------------------------------------------------------===//
3386 //  Bitwise Instructions.
3387 //
3388
3389 defm AND   : AsI1_bin_irs<0b0000, "and",
3390                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3391                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3392 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3393                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3394                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3395 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3396                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3397                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3398 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3399                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3400                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3401
3402 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3403 // like in the actual instruction encoding. The complexity of mapping the mask
3404 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3405 // instruction description.
3406 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3407                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3408                "bfc", "\t$Rd, $imm", "$src = $Rd",
3409                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3410                Requires<[IsARM, HasV6T2]> {
3411   bits<4> Rd;
3412   bits<10> imm;
3413   let Inst{27-21} = 0b0111110;
3414   let Inst{6-0}   = 0b0011111;
3415   let Inst{15-12} = Rd;
3416   let Inst{11-7}  = imm{4-0}; // lsb
3417   let Inst{20-16} = imm{9-5}; // msb
3418 }
3419
3420 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3421 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3422           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3423           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3424           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3425                            bf_inv_mask_imm:$imm))]>,
3426           Requires<[IsARM, HasV6T2]> {
3427   bits<4> Rd;
3428   bits<4> Rn;
3429   bits<10> imm;
3430   let Inst{27-21} = 0b0111110;
3431   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3432   let Inst{15-12} = Rd;
3433   let Inst{11-7}  = imm{4-0}; // lsb
3434   let Inst{20-16} = imm{9-5}; // width
3435   let Inst{3-0}   = Rn;
3436 }
3437
3438 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3439                   "mvn", "\t$Rd, $Rm",
3440                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
3441   bits<4> Rd;
3442   bits<4> Rm;
3443   let Inst{25} = 0;
3444   let Inst{19-16} = 0b0000;
3445   let Inst{11-4} = 0b00000000;
3446   let Inst{15-12} = Rd;
3447   let Inst{3-0} = Rm;
3448 }
3449 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3450                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3451                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
3452   bits<4> Rd;
3453   bits<12> shift;
3454   let Inst{25} = 0;
3455   let Inst{19-16} = 0b0000;
3456   let Inst{15-12} = Rd;
3457   let Inst{11-5} = shift{11-5};
3458   let Inst{4} = 0;
3459   let Inst{3-0} = shift{3-0};
3460 }
3461 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3462                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3463                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
3464   bits<4> Rd;
3465   bits<12> shift;
3466   let Inst{25} = 0;
3467   let Inst{19-16} = 0b0000;
3468   let Inst{15-12} = Rd;
3469   let Inst{11-8} = shift{11-8};
3470   let Inst{7} = 0;
3471   let Inst{6-5} = shift{6-5};
3472   let Inst{4} = 1;
3473   let Inst{3-0} = shift{3-0};
3474 }
3475 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3476 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3477                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3478                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
3479   bits<4> Rd;
3480   bits<12> imm;
3481   let Inst{25} = 1;
3482   let Inst{19-16} = 0b0000;
3483   let Inst{15-12} = Rd;
3484   let Inst{11-0} = imm;
3485 }
3486
3487 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3488              (BICri GPR:$src, so_imm_not:$imm)>;
3489
3490 //===----------------------------------------------------------------------===//
3491 //  Multiply Instructions.
3492 //
3493 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3494              string opc, string asm, list<dag> pattern>
3495   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3496   bits<4> Rd;
3497   bits<4> Rm;
3498   bits<4> Rn;
3499   let Inst{19-16} = Rd;
3500   let Inst{11-8}  = Rm;
3501   let Inst{3-0}   = Rn;
3502 }
3503 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3504              string opc, string asm, list<dag> pattern>
3505   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3506   bits<4> RdLo;
3507   bits<4> RdHi;
3508   bits<4> Rm;
3509   bits<4> Rn;
3510   let Inst{19-16} = RdHi;
3511   let Inst{15-12} = RdLo;
3512   let Inst{11-8}  = Rm;
3513   let Inst{3-0}   = Rn;
3514 }
3515 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3516              string opc, string asm, list<dag> pattern>
3517   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3518   bits<4> RdLo;
3519   bits<4> RdHi;
3520   bits<4> Rm;
3521   bits<4> Rn;
3522   let Inst{19-16} = RdHi;
3523   let Inst{15-12} = RdLo;
3524   let Inst{11-8}  = Rm;
3525   let Inst{3-0}   = Rn;
3526 }
3527
3528 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3529 //        property. Remove them when it's possible to add those properties
3530 //        on an individual MachineInstr, not just an instruction description.
3531 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3532 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3533                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3534                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3535                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3536                   Requires<[IsARM, HasV6]> {
3537   let Inst{15-12} = 0b0000;
3538   let Unpredictable{15-12} = 0b1111;
3539 }
3540
3541 let Constraints = "@earlyclobber $Rd" in
3542 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3543                                                     pred:$p, cc_out:$s),
3544                            4, IIC_iMUL32,
3545                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3546                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3547                Requires<[IsARM, NoV6, UseMulOps]>;
3548 }
3549
3550 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3551                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3552                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3553                    Requires<[IsARM, HasV6, UseMulOps]> {
3554   bits<4> Ra;
3555   let Inst{15-12} = Ra;
3556 }
3557
3558 let Constraints = "@earlyclobber $Rd" in
3559 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3560                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3561                            4, IIC_iMAC32,
3562                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3563                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3564                         Requires<[IsARM, NoV6]>;
3565
3566 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3567                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3568                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3569                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3570   bits<4> Rd;
3571   bits<4> Rm;
3572   bits<4> Rn;
3573   bits<4> Ra;
3574   let Inst{19-16} = Rd;
3575   let Inst{15-12} = Ra;
3576   let Inst{11-8}  = Rm;
3577   let Inst{3-0}   = Rn;
3578 }
3579
3580 // Extra precision multiplies with low / high results
3581 let neverHasSideEffects = 1 in {
3582 let isCommutable = 1 in {
3583 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3584                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3585                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3586                     Requires<[IsARM, HasV6]>;
3587
3588 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3589                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3590                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3591                     Requires<[IsARM, HasV6]>;
3592
3593 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3594 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3595                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3596                             4, IIC_iMUL64, [],
3597           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3598                            Requires<[IsARM, NoV6]>;
3599
3600 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3601                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3602                             4, IIC_iMUL64, [],
3603           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3604                            Requires<[IsARM, NoV6]>;
3605 }
3606 }
3607
3608 // Multiply + accumulate
3609 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3610                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3611                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3612          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3613 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3614                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3615                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3616          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3617
3618 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3619                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3620                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3621                     Requires<[IsARM, HasV6]> {
3622   bits<4> RdLo;
3623   bits<4> RdHi;
3624   bits<4> Rm;
3625   bits<4> Rn;
3626   let Inst{19-16} = RdHi;
3627   let Inst{15-12} = RdLo;
3628   let Inst{11-8}  = Rm;
3629   let Inst{3-0}   = Rn;
3630 }
3631
3632 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3633 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3634                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3635                               4, IIC_iMAC64, [],
3636              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3637                            pred:$p, cc_out:$s)>,
3638                            Requires<[IsARM, NoV6]>;
3639 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3640                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3641                               4, IIC_iMAC64, [],
3642              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3643                            pred:$p, cc_out:$s)>,
3644                            Requires<[IsARM, NoV6]>;
3645 }
3646
3647 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3648 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3649                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3650                               4, IIC_iMAC64, [],
3651           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3652                            Requires<[IsARM, NoV6]>;
3653 }
3654
3655 } // neverHasSideEffects
3656
3657 // Most significant word multiply
3658 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3659                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3660                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3661             Requires<[IsARM, HasV6]> {
3662   let Inst{15-12} = 0b1111;
3663 }
3664
3665 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3666                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3667             Requires<[IsARM, HasV6]> {
3668   let Inst{15-12} = 0b1111;
3669 }
3670
3671 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3672                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3673                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3674                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3675             Requires<[IsARM, HasV6, UseMulOps]>;
3676
3677 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3678                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3679                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3680             Requires<[IsARM, HasV6]>;
3681
3682 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3683                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3684                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3685             Requires<[IsARM, HasV6, UseMulOps]>;
3686
3687 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3688                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3689                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3690             Requires<[IsARM, HasV6]>;
3691
3692 multiclass AI_smul<string opc, PatFrag opnode> {
3693   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3694               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3695               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3696                                       (sext_inreg GPR:$Rm, i16)))]>,
3697            Requires<[IsARM, HasV5TE]>;
3698
3699   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3700               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3701               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3702                                       (sra GPR:$Rm, (i32 16))))]>,
3703            Requires<[IsARM, HasV5TE]>;
3704
3705   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3706               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3707               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3708                                       (sext_inreg GPR:$Rm, i16)))]>,
3709            Requires<[IsARM, HasV5TE]>;
3710
3711   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3712               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3713               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3714                                       (sra GPR:$Rm, (i32 16))))]>,
3715             Requires<[IsARM, HasV5TE]>;
3716
3717   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3718               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3719               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3720                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3721            Requires<[IsARM, HasV5TE]>;
3722
3723   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3724               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3725               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3726                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3727             Requires<[IsARM, HasV5TE]>;
3728 }
3729
3730
3731 multiclass AI_smla<string opc, PatFrag opnode> {
3732   let DecoderMethod = "DecodeSMLAInstruction" in {
3733   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3734               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3735               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3736               [(set GPRnopc:$Rd, (add GPR:$Ra,
3737                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3738                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3739            Requires<[IsARM, HasV5TE, UseMulOps]>;
3740
3741   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3742               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3743               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3744               [(set GPRnopc:$Rd,
3745                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3746                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3747            Requires<[IsARM, HasV5TE, UseMulOps]>;
3748
3749   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3750               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3751               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3752               [(set GPRnopc:$Rd,
3753                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3754                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3755            Requires<[IsARM, HasV5TE, UseMulOps]>;
3756
3757   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3758               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3759               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3760              [(set GPRnopc:$Rd,
3761                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3762                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3763             Requires<[IsARM, HasV5TE, UseMulOps]>;
3764
3765   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3766               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3767               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3768               [(set GPRnopc:$Rd,
3769                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3770                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3771            Requires<[IsARM, HasV5TE, UseMulOps]>;
3772
3773   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3774               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3775               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3776               [(set GPRnopc:$Rd,
3777                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3778                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3779             Requires<[IsARM, HasV5TE, UseMulOps]>;
3780   }
3781 }
3782
3783 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3784 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3785
3786 // Halfword multiply accumulate long: SMLAL<x><y>.
3787 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3788                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3789                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3790               Requires<[IsARM, HasV5TE]>;
3791
3792 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3793                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3794                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3795               Requires<[IsARM, HasV5TE]>;
3796
3797 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3798                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3799                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3800               Requires<[IsARM, HasV5TE]>;
3801
3802 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3803                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3804                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3805               Requires<[IsARM, HasV5TE]>;
3806
3807 // Helper class for AI_smld.
3808 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3809                     InstrItinClass itin, string opc, string asm>
3810   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3811   bits<4> Rn;
3812   bits<4> Rm;
3813   let Inst{27-23} = 0b01110;
3814   let Inst{22}    = long;
3815   let Inst{21-20} = 0b00;
3816   let Inst{11-8}  = Rm;
3817   let Inst{7}     = 0;
3818   let Inst{6}     = sub;
3819   let Inst{5}     = swap;
3820   let Inst{4}     = 1;
3821   let Inst{3-0}   = Rn;
3822 }
3823 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3824                 InstrItinClass itin, string opc, string asm>
3825   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3826   bits<4> Rd;
3827   let Inst{15-12} = 0b1111;
3828   let Inst{19-16} = Rd;
3829 }
3830 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3831                 InstrItinClass itin, string opc, string asm>
3832   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3833   bits<4> Ra;
3834   bits<4> Rd;
3835   let Inst{19-16} = Rd;
3836   let Inst{15-12} = Ra;
3837 }
3838 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3839                   InstrItinClass itin, string opc, string asm>
3840   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3841   bits<4> RdLo;
3842   bits<4> RdHi;
3843   let Inst{19-16} = RdHi;
3844   let Inst{15-12} = RdLo;
3845 }
3846
3847 multiclass AI_smld<bit sub, string opc> {
3848
3849   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3850                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3851                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3852
3853   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3854                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3855                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3856
3857   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3858                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3859                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3860
3861   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3862                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3863                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3864
3865 }
3866
3867 defm SMLA : AI_smld<0, "smla">;
3868 defm SMLS : AI_smld<1, "smls">;
3869
3870 multiclass AI_sdml<bit sub, string opc> {
3871
3872   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3873                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3874   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3875                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3876 }
3877
3878 defm SMUA : AI_sdml<0, "smua">;
3879 defm SMUS : AI_sdml<1, "smus">;
3880
3881 //===----------------------------------------------------------------------===//
3882 //  Division Instructions (ARMv7-A with virtualization extension)
3883 //
3884 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3885                    "sdiv", "\t$Rd, $Rn, $Rm",
3886                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3887            Requires<[IsARM, HasDivideInARM]>;
3888
3889 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3890                    "udiv", "\t$Rd, $Rn, $Rm",
3891                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3892            Requires<[IsARM, HasDivideInARM]>;
3893
3894 //===----------------------------------------------------------------------===//
3895 //  Misc. Arithmetic Instructions.
3896 //
3897
3898 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3899               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3900               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3901            Sched<[WriteALU]>;
3902
3903 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3904               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3905               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3906            Requires<[IsARM, HasV6T2]>,
3907            Sched<[WriteALU]>;
3908
3909 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3910               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3911               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3912            Sched<[WriteALU]>;
3913
3914 let AddedComplexity = 5 in
3915 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3916                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3917                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3918                Requires<[IsARM, HasV6]>,
3919            Sched<[WriteALU]>;
3920
3921 let AddedComplexity = 5 in
3922 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3923                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3924                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3925                Requires<[IsARM, HasV6]>,
3926            Sched<[WriteALU]>;
3927
3928 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3929                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3930                (REVSH GPR:$Rm)>;
3931
3932 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3933                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3934                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3935                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3936                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3937                                            0xFFFF0000)))]>,
3938                Requires<[IsARM, HasV6]>,
3939            Sched<[WriteALUsi, ReadALU]>;
3940
3941 // Alternate cases for PKHBT where identities eliminate some nodes.
3942 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3943                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3944 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3945                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3946
3947 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3948 // will match the pattern below.
3949 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3950                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3951                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3952                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3953                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3954                                            0xFFFF)))]>,
3955                Requires<[IsARM, HasV6]>,
3956            Sched<[WriteALUsi, ReadALU]>;
3957
3958 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3959 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3960 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3961                    (srl GPRnopc:$src2, imm16_31:$sh)),
3962                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
3963 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3964                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
3965                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
3966
3967 //===----------------------------------------------------------------------===//
3968 //  Comparison Instructions...
3969 //
3970
3971 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3972                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3973                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3974
3975 // ARMcmpZ can re-use the above instruction definitions.
3976 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3977              (CMPri   GPR:$src, so_imm:$imm)>;
3978 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3979              (CMPrr   GPR:$src, GPR:$rhs)>;
3980 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3981              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3982 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3983              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3984
3985 // CMN register-integer
3986 let isCompare = 1, Defs = [CPSR] in {
3987 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
3988                 "cmn", "\t$Rn, $imm",
3989                 [(ARMcmn GPR:$Rn, so_imm:$imm)]> {
3990   bits<4> Rn;
3991   bits<12> imm;
3992   let Inst{25} = 1;
3993   let Inst{20} = 1;
3994   let Inst{19-16} = Rn;
3995   let Inst{15-12} = 0b0000;
3996   let Inst{11-0} = imm;
3997
3998   let Unpredictable{15-12} = 0b1111;
3999 }
4000
4001 // CMN register-register/shift
4002 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4003                  "cmn", "\t$Rn, $Rm",
4004                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4005                    GPR:$Rn, GPR:$Rm)]> {
4006   bits<4> Rn;
4007   bits<4> Rm;
4008   let isCommutable = 1;
4009   let Inst{25} = 0;
4010   let Inst{20} = 1;
4011   let Inst{19-16} = Rn;
4012   let Inst{15-12} = 0b0000;
4013   let Inst{11-4} = 0b00000000;
4014   let Inst{3-0} = Rm;
4015
4016   let Unpredictable{15-12} = 0b1111;
4017 }
4018
4019 def CMNzrsi : AI1<0b1011, (outs),
4020                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4021                   "cmn", "\t$Rn, $shift",
4022                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4023                     GPR:$Rn, so_reg_imm:$shift)]> {
4024   bits<4> Rn;
4025   bits<12> shift;
4026   let Inst{25} = 0;
4027   let Inst{20} = 1;
4028   let Inst{19-16} = Rn;
4029   let Inst{15-12} = 0b0000;
4030   let Inst{11-5} = shift{11-5};
4031   let Inst{4} = 0;
4032   let Inst{3-0} = shift{3-0};
4033
4034   let Unpredictable{15-12} = 0b1111;
4035 }
4036
4037 def CMNzrsr : AI1<0b1011, (outs),
4038                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4039                   "cmn", "\t$Rn, $shift",
4040                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4041                     GPRnopc:$Rn, so_reg_reg:$shift)]> {
4042   bits<4> Rn;
4043   bits<12> shift;
4044   let Inst{25} = 0;
4045   let Inst{20} = 1;
4046   let Inst{19-16} = Rn;
4047   let Inst{15-12} = 0b0000;
4048   let Inst{11-8} = shift{11-8};
4049   let Inst{7} = 0;
4050   let Inst{6-5} = shift{6-5};
4051   let Inst{4} = 1;
4052   let Inst{3-0} = shift{3-0};
4053
4054   let Unpredictable{15-12} = 0b1111;
4055 }
4056
4057 }
4058
4059 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4060              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4061
4062 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4063              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4064
4065 // Note that TST/TEQ don't set all the same flags that CMP does!
4066 defm TST  : AI1_cmp_irs<0b1000, "tst",
4067                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4068                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4069 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4070                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4071                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4072
4073 // Pseudo i64 compares for some floating point compares.
4074 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4075     Defs = [CPSR] in {
4076 def BCCi64 : PseudoInst<(outs),
4077     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4078      IIC_Br,
4079     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
4080
4081 def BCCZi64 : PseudoInst<(outs),
4082      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4083     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
4084 } // usesCustomInserter
4085
4086
4087 // Conditional moves
4088 // FIXME: should be able to write a pattern for ARMcmov, but can't use
4089 // a two-value operand where a dag node expects two operands. :(
4090 let neverHasSideEffects = 1 in {
4091
4092 let isCommutable = 1, isSelect = 1 in
4093 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
4094                            4, IIC_iCMOVr,
4095   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
4096       RegConstraint<"$false = $Rd">;
4097
4098 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4099                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
4100                            4, IIC_iCMOVsr,
4101   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
4102                             imm:$cc, CCR:$ccr))*/]>,
4103       RegConstraint<"$false = $Rd">;
4104 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4105                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
4106                            4, IIC_iCMOVsr,
4107   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4108                             imm:$cc, CCR:$ccr))*/]>,
4109       RegConstraint<"$false = $Rd">;
4110
4111
4112 let isMoveImm = 1 in
4113 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
4114                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
4115                              4, IIC_iMOVi,
4116                              []>,
4117       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4118
4119 let isMoveImm = 1 in
4120 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4121                            (ins GPR:$false, so_imm:$imm, pred:$p),
4122                            4, IIC_iCMOVi,
4123    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
4124       RegConstraint<"$false = $Rd">;
4125
4126 // Two instruction predicate mov immediate.
4127 let isMoveImm = 1 in
4128 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
4129                                 (ins GPR:$false, i32imm:$src, pred:$p),
4130                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
4131
4132 let isMoveImm = 1 in
4133 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4134                            (ins GPR:$false, so_imm:$imm, pred:$p),
4135                            4, IIC_iCMOVi,
4136  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
4137                 RegConstraint<"$false = $Rd">;
4138
4139 } // neverHasSideEffects
4140
4141
4142 //===----------------------------------------------------------------------===//
4143 // Atomic operations intrinsics
4144 //
4145
4146 def MemBarrierOptOperand : AsmOperandClass {
4147   let Name = "MemBarrierOpt";
4148   let ParserMethod = "parseMemBarrierOptOperand";
4149 }
4150 def memb_opt : Operand<i32> {
4151   let PrintMethod = "printMemBOption";
4152   let ParserMatchClass = MemBarrierOptOperand;
4153   let DecoderMethod = "DecodeMemBarrierOption";
4154 }
4155
4156 // memory barriers protect the atomic sequences
4157 let hasSideEffects = 1 in {
4158 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4159                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4160                 Requires<[IsARM, HasDB]> {
4161   bits<4> opt;
4162   let Inst{31-4} = 0xf57ff05;
4163   let Inst{3-0} = opt;
4164 }
4165 }
4166
4167 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4168                 "dsb", "\t$opt", []>,
4169                 Requires<[IsARM, HasDB]> {
4170   bits<4> opt;
4171   let Inst{31-4} = 0xf57ff04;
4172   let Inst{3-0} = opt;
4173 }
4174
4175 // ISB has only full system option
4176 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4177                 "isb", "\t$opt", []>,
4178                 Requires<[IsARM, HasDB]> {
4179   bits<4> opt;
4180   let Inst{31-4} = 0xf57ff06;
4181   let Inst{3-0} = opt;
4182 }
4183
4184 // Pseudo instruction that combines movs + predicated rsbmi
4185 // to implement integer ABS
4186 let usesCustomInserter = 1, Defs = [CPSR] in
4187 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4188
4189 let usesCustomInserter = 1 in {
4190   let Defs = [CPSR] in {
4191     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4192       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4193       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4194     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4195       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4196       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4197     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4198       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4199       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4200     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4201       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4202       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4203     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4204       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4205       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4206     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4207       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4208       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4209     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4210       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4211       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4212     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4213       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4214       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4215     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4216       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4217       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4218     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4219       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4220       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4221     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4222       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4223       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4224     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4225       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4226       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4227     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4228       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4229       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4230     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4231       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4232       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4233     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4234       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4235       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4236     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4237       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4238       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4239     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4240       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4241       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4242     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4243       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4244       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4245     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4246       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4247       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4248     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4249       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4250       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4251     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4252       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4253       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4254     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4255       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4256       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4257     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4258       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4259       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4260     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4261       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4262       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4263     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4264       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4265       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4266     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4267       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4268       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4269     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4270       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4271       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4272     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4273       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4274       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4275     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4276       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4277       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4278     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4279       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4280       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4281
4282     def ATOMIC_SWAP_I8 : PseudoInst<
4283       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4284       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4285     def ATOMIC_SWAP_I16 : PseudoInst<
4286       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4287       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4288     def ATOMIC_SWAP_I32 : PseudoInst<
4289       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4290       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4291
4292     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4293       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4294       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4295     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4296       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4297       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4298     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4299       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4300       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4301 }
4302 }
4303
4304 let usesCustomInserter = 1 in {
4305     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4306       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4307       NoItinerary,
4308       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4309 }
4310
4311 let mayLoad = 1 in {
4312 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4313                      NoItinerary,
4314                     "ldrexb", "\t$Rt, $addr", []>;
4315 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4316                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
4317 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4318                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
4319 let hasExtraDefRegAllocReq = 1 in
4320 def LDREXD: AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4321                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4322   let DecoderMethod = "DecodeDoubleRegLoad";
4323 }
4324 }
4325
4326 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4327 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4328                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
4329 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4330                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
4331 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4332                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
4333 let hasExtraSrcRegAllocReq = 1 in
4334 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4335                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4336                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4337   let DecoderMethod = "DecodeDoubleRegStore";
4338 }
4339 }
4340
4341
4342 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex", []>,
4343             Requires<[IsARM, HasV7]>  {
4344   let Inst{31-0} = 0b11110101011111111111000000011111;
4345 }
4346
4347 // SWP/SWPB are deprecated in V6/V7.
4348 let mayLoad = 1, mayStore = 1 in {
4349 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4350                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>;
4351 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4352                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>;
4353 }
4354
4355 //===----------------------------------------------------------------------===//
4356 // Coprocessor Instructions.
4357 //
4358
4359 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4360             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4361             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4362             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4363                           imm:$CRm, imm:$opc2)]> {
4364   bits<4> opc1;
4365   bits<4> CRn;
4366   bits<4> CRd;
4367   bits<4> cop;
4368   bits<3> opc2;
4369   bits<4> CRm;
4370
4371   let Inst{3-0}   = CRm;
4372   let Inst{4}     = 0;
4373   let Inst{7-5}   = opc2;
4374   let Inst{11-8}  = cop;
4375   let Inst{15-12} = CRd;
4376   let Inst{19-16} = CRn;
4377   let Inst{23-20} = opc1;
4378 }
4379
4380 def CDP2 : ABXI<0b1110, (outs), (ins pf_imm:$cop, imm0_15:$opc1,
4381                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4382                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4383                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4384                               imm:$CRm, imm:$opc2)]> {
4385   let Inst{31-28} = 0b1111;
4386   bits<4> opc1;
4387   bits<4> CRn;
4388   bits<4> CRd;
4389   bits<4> cop;
4390   bits<3> opc2;
4391   bits<4> CRm;
4392
4393   let Inst{3-0}   = CRm;
4394   let Inst{4}     = 0;
4395   let Inst{7-5}   = opc2;
4396   let Inst{11-8}  = cop;
4397   let Inst{15-12} = CRd;
4398   let Inst{19-16} = CRn;
4399   let Inst{23-20} = opc1;
4400 }
4401
4402 class ACI<dag oops, dag iops, string opc, string asm,
4403           IndexMode im = IndexModeNone>
4404   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4405       opc, asm, "", []> {
4406   let Inst{27-25} = 0b110;
4407 }
4408 class ACInoP<dag oops, dag iops, string opc, string asm,
4409           IndexMode im = IndexModeNone>
4410   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4411          opc, asm, "", []> {
4412   let Inst{31-28} = 0b1111;
4413   let Inst{27-25} = 0b110;
4414 }
4415 multiclass LdStCop<bit load, bit Dbit, string asm> {
4416   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4417                     asm, "\t$cop, $CRd, $addr"> {
4418     bits<13> addr;
4419     bits<4> cop;
4420     bits<4> CRd;
4421     let Inst{24} = 1; // P = 1
4422     let Inst{23} = addr{8};
4423     let Inst{22} = Dbit;
4424     let Inst{21} = 0; // W = 0
4425     let Inst{20} = load;
4426     let Inst{19-16} = addr{12-9};
4427     let Inst{15-12} = CRd;
4428     let Inst{11-8} = cop;
4429     let Inst{7-0} = addr{7-0};
4430     let DecoderMethod = "DecodeCopMemInstruction";
4431   }
4432   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4433                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4434     bits<13> addr;
4435     bits<4> cop;
4436     bits<4> CRd;
4437     let Inst{24} = 1; // P = 1
4438     let Inst{23} = addr{8};
4439     let Inst{22} = Dbit;
4440     let Inst{21} = 1; // W = 1
4441     let Inst{20} = load;
4442     let Inst{19-16} = addr{12-9};
4443     let Inst{15-12} = CRd;
4444     let Inst{11-8} = cop;
4445     let Inst{7-0} = addr{7-0};
4446     let DecoderMethod = "DecodeCopMemInstruction";
4447   }
4448   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4449                               postidx_imm8s4:$offset),
4450                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4451     bits<9> offset;
4452     bits<4> addr;
4453     bits<4> cop;
4454     bits<4> CRd;
4455     let Inst{24} = 0; // P = 0
4456     let Inst{23} = offset{8};
4457     let Inst{22} = Dbit;
4458     let Inst{21} = 1; // W = 1
4459     let Inst{20} = load;
4460     let Inst{19-16} = addr;
4461     let Inst{15-12} = CRd;
4462     let Inst{11-8} = cop;
4463     let Inst{7-0} = offset{7-0};
4464     let DecoderMethod = "DecodeCopMemInstruction";
4465   }
4466   def _OPTION : ACI<(outs),
4467                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4468                          coproc_option_imm:$option),
4469       asm, "\t$cop, $CRd, $addr, $option"> {
4470     bits<8> option;
4471     bits<4> addr;
4472     bits<4> cop;
4473     bits<4> CRd;
4474     let Inst{24} = 0; // P = 0
4475     let Inst{23} = 1; // U = 1
4476     let Inst{22} = Dbit;
4477     let Inst{21} = 0; // W = 0
4478     let Inst{20} = load;
4479     let Inst{19-16} = addr;
4480     let Inst{15-12} = CRd;
4481     let Inst{11-8} = cop;
4482     let Inst{7-0} = option;
4483     let DecoderMethod = "DecodeCopMemInstruction";
4484   }
4485 }
4486 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4487   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4488                        asm, "\t$cop, $CRd, $addr"> {
4489     bits<13> addr;
4490     bits<4> cop;
4491     bits<4> CRd;
4492     let Inst{24} = 1; // P = 1
4493     let Inst{23} = addr{8};
4494     let Inst{22} = Dbit;
4495     let Inst{21} = 0; // W = 0
4496     let Inst{20} = load;
4497     let Inst{19-16} = addr{12-9};
4498     let Inst{15-12} = CRd;
4499     let Inst{11-8} = cop;
4500     let Inst{7-0} = addr{7-0};
4501     let DecoderMethod = "DecodeCopMemInstruction";
4502   }
4503   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4504                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4505     bits<13> addr;
4506     bits<4> cop;
4507     bits<4> CRd;
4508     let Inst{24} = 1; // P = 1
4509     let Inst{23} = addr{8};
4510     let Inst{22} = Dbit;
4511     let Inst{21} = 1; // W = 1
4512     let Inst{20} = load;
4513     let Inst{19-16} = addr{12-9};
4514     let Inst{15-12} = CRd;
4515     let Inst{11-8} = cop;
4516     let Inst{7-0} = addr{7-0};
4517     let DecoderMethod = "DecodeCopMemInstruction";
4518   }
4519   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4520                                  postidx_imm8s4:$offset),
4521                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4522     bits<9> offset;
4523     bits<4> addr;
4524     bits<4> cop;
4525     bits<4> CRd;
4526     let Inst{24} = 0; // P = 0
4527     let Inst{23} = offset{8};
4528     let Inst{22} = Dbit;
4529     let Inst{21} = 1; // W = 1
4530     let Inst{20} = load;
4531     let Inst{19-16} = addr;
4532     let Inst{15-12} = CRd;
4533     let Inst{11-8} = cop;
4534     let Inst{7-0} = offset{7-0};
4535     let DecoderMethod = "DecodeCopMemInstruction";
4536   }
4537   def _OPTION : ACInoP<(outs),
4538                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4539                             coproc_option_imm:$option),
4540       asm, "\t$cop, $CRd, $addr, $option"> {
4541     bits<8> option;
4542     bits<4> addr;
4543     bits<4> cop;
4544     bits<4> CRd;
4545     let Inst{24} = 0; // P = 0
4546     let Inst{23} = 1; // U = 1
4547     let Inst{22} = Dbit;
4548     let Inst{21} = 0; // W = 0
4549     let Inst{20} = load;
4550     let Inst{19-16} = addr;
4551     let Inst{15-12} = CRd;
4552     let Inst{11-8} = cop;
4553     let Inst{7-0} = option;
4554     let DecoderMethod = "DecodeCopMemInstruction";
4555   }
4556 }
4557
4558 defm LDC   : LdStCop <1, 0, "ldc">;
4559 defm LDCL  : LdStCop <1, 1, "ldcl">;
4560 defm STC   : LdStCop <0, 0, "stc">;
4561 defm STCL  : LdStCop <0, 1, "stcl">;
4562 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4563 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4564 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4565 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4566
4567 //===----------------------------------------------------------------------===//
4568 // Move between coprocessor and ARM core register.
4569 //
4570
4571 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4572                 list<dag> pattern>
4573   : ABI<0b1110, oops, iops, NoItinerary, opc,
4574         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4575   let Inst{20} = direction;
4576   let Inst{4} = 1;
4577
4578   bits<4> Rt;
4579   bits<4> cop;
4580   bits<3> opc1;
4581   bits<3> opc2;
4582   bits<4> CRm;
4583   bits<4> CRn;
4584
4585   let Inst{15-12} = Rt;
4586   let Inst{11-8}  = cop;
4587   let Inst{23-21} = opc1;
4588   let Inst{7-5}   = opc2;
4589   let Inst{3-0}   = CRm;
4590   let Inst{19-16} = CRn;
4591 }
4592
4593 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4594                     (outs),
4595                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4596                          c_imm:$CRm, imm0_7:$opc2),
4597                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4598                                   imm:$CRm, imm:$opc2)]>;
4599 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4600                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4601                         c_imm:$CRm, 0, pred:$p)>;
4602 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4603                     (outs GPR:$Rt),
4604                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4605                          imm0_7:$opc2), []>;
4606 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4607                    (MRC GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4608                         c_imm:$CRm, 0, pred:$p)>;
4609
4610 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4611              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4612
4613 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4614                  list<dag> pattern>
4615   : ABXI<0b1110, oops, iops, NoItinerary,
4616          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4617   let Inst{31-28} = 0b1111;
4618   let Inst{20} = direction;
4619   let Inst{4} = 1;
4620
4621   bits<4> Rt;
4622   bits<4> cop;
4623   bits<3> opc1;
4624   bits<3> opc2;
4625   bits<4> CRm;
4626   bits<4> CRn;
4627
4628   let Inst{15-12} = Rt;
4629   let Inst{11-8}  = cop;
4630   let Inst{23-21} = opc1;
4631   let Inst{7-5}   = opc2;
4632   let Inst{3-0}   = CRm;
4633   let Inst{19-16} = CRn;
4634 }
4635
4636 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4637                       (outs),
4638                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4639                            c_imm:$CRm, imm0_7:$opc2),
4640                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4641                                      imm:$CRm, imm:$opc2)]>;
4642 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4643                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4644                          c_imm:$CRm, 0)>;
4645 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4646                       (outs GPR:$Rt),
4647                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4648                            imm0_7:$opc2), []>;
4649 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4650                    (MRC2 GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4651                          c_imm:$CRm, 0)>;
4652
4653 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4654                               imm:$CRm, imm:$opc2),
4655                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4656
4657 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4658   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4659         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4660         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4661   let Inst{23-21} = 0b010;
4662   let Inst{20} = direction;
4663
4664   bits<4> Rt;
4665   bits<4> Rt2;
4666   bits<4> cop;
4667   bits<4> opc1;
4668   bits<4> CRm;
4669
4670   let Inst{15-12} = Rt;
4671   let Inst{19-16} = Rt2;
4672   let Inst{11-8}  = cop;
4673   let Inst{7-4}   = opc1;
4674   let Inst{3-0}   = CRm;
4675 }
4676
4677 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4678                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4679                                      GPRnopc:$Rt2, imm:$CRm)]>;
4680 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4681
4682 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4683   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4684          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4685          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4686   let Inst{31-28} = 0b1111;
4687   let Inst{23-21} = 0b010;
4688   let Inst{20} = direction;
4689
4690   bits<4> Rt;
4691   bits<4> Rt2;
4692   bits<4> cop;
4693   bits<4> opc1;
4694   bits<4> CRm;
4695
4696   let Inst{15-12} = Rt;
4697   let Inst{19-16} = Rt2;
4698   let Inst{11-8}  = cop;
4699   let Inst{7-4}   = opc1;
4700   let Inst{3-0}   = CRm;
4701
4702   let DecoderMethod = "DecodeMRRC2";
4703 }
4704
4705 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4706                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4707                                         GPRnopc:$Rt2, imm:$CRm)]>;
4708 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4709
4710 //===----------------------------------------------------------------------===//
4711 // Move between special register and ARM core register
4712 //
4713
4714 // Move to ARM core register from Special Register
4715 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4716               "mrs", "\t$Rd, apsr", []> {
4717   bits<4> Rd;
4718   let Inst{23-16} = 0b00001111;
4719   let Unpredictable{19-17} = 0b111;
4720
4721   let Inst{15-12} = Rd;
4722
4723   let Inst{11-0} = 0b000000000000;
4724   let Unpredictable{11-0} = 0b110100001111;
4725 }
4726
4727 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4728          Requires<[IsARM]>;
4729
4730 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4731 // section B9.3.9, with the R bit set to 1.
4732 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4733                  "mrs", "\t$Rd, spsr", []> {
4734   bits<4> Rd;
4735   let Inst{23-16} = 0b01001111;
4736   let Unpredictable{19-16} = 0b1111;
4737
4738   let Inst{15-12} = Rd;
4739
4740   let Inst{11-0} = 0b000000000000;
4741   let Unpredictable{11-0} = 0b110100001111;
4742 }
4743
4744 // Move from ARM core register to Special Register
4745 //
4746 // No need to have both system and application versions, the encodings are the
4747 // same and the assembly parser has no way to distinguish between them. The mask
4748 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4749 // the mask with the fields to be accessed in the special register.
4750 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4751               "msr", "\t$mask, $Rn", []> {
4752   bits<5> mask;
4753   bits<4> Rn;
4754
4755   let Inst{23} = 0;
4756   let Inst{22} = mask{4}; // R bit
4757   let Inst{21-20} = 0b10;
4758   let Inst{19-16} = mask{3-0};
4759   let Inst{15-12} = 0b1111;
4760   let Inst{11-4} = 0b00000000;
4761   let Inst{3-0} = Rn;
4762 }
4763
4764 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4765                "msr", "\t$mask, $a", []> {
4766   bits<5> mask;
4767   bits<12> a;
4768
4769   let Inst{23} = 0;
4770   let Inst{22} = mask{4}; // R bit
4771   let Inst{21-20} = 0b10;
4772   let Inst{19-16} = mask{3-0};
4773   let Inst{15-12} = 0b1111;
4774   let Inst{11-0} = a;
4775 }
4776
4777 //===----------------------------------------------------------------------===//
4778 // TLS Instructions
4779 //
4780
4781 // __aeabi_read_tp preserves the registers r1-r3.
4782 // This is a pseudo inst so that we can get the encoding right,
4783 // complete with fixup for the aeabi_read_tp function.
4784 let isCall = 1,
4785   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4786   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4787                [(set R0, ARMthread_pointer)]>;
4788 }
4789
4790 //===----------------------------------------------------------------------===//
4791 // SJLJ Exception handling intrinsics
4792 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4793 //   address and save #0 in R0 for the non-longjmp case.
4794 //   Since by its nature we may be coming from some other function to get
4795 //   here, and we're using the stack frame for the containing function to
4796 //   save/restore registers, we can't keep anything live in regs across
4797 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4798 //   when we get here from a longjmp(). We force everything out of registers
4799 //   except for our own input by listing the relevant registers in Defs. By
4800 //   doing so, we also cause the prologue/epilogue code to actively preserve
4801 //   all of the callee-saved resgisters, which is exactly what we want.
4802 //   A constant value is passed in $val, and we use the location as a scratch.
4803 //
4804 // These are pseudo-instructions and are lowered to individual MC-insts, so
4805 // no encoding information is necessary.
4806 let Defs =
4807   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4808     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4809   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4810   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4811                                NoItinerary,
4812                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4813                            Requires<[IsARM, HasVFP2]>;
4814 }
4815
4816 let Defs =
4817   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4818   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4819   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4820                                    NoItinerary,
4821                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4822                                 Requires<[IsARM, NoVFP]>;
4823 }
4824
4825 // FIXME: Non-IOS version(s)
4826 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4827     Defs = [ R7, LR, SP ] in {
4828 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4829                              NoItinerary,
4830                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4831                                 Requires<[IsARM, IsIOS]>;
4832 }
4833
4834 // eh.sjlj.dispatchsetup pseudo-instruction.
4835 // This pseudo is used for both ARM and Thumb. Any differences are handled when
4836 // the pseudo is expanded (which happens before any passes that need the
4837 // instruction size).
4838 let isBarrier = 1 in
4839 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4840
4841
4842 //===----------------------------------------------------------------------===//
4843 // Non-Instruction Patterns
4844 //
4845
4846 // ARMv4 indirect branch using (MOVr PC, dst)
4847 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4848   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4849                     4, IIC_Br, [(brind GPR:$dst)],
4850                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4851                   Requires<[IsARM, NoV4T]>;
4852
4853 // Large immediate handling.
4854
4855 // 32-bit immediate using two piece so_imms or movw + movt.
4856 // This is a single pseudo instruction, the benefit is that it can be remat'd
4857 // as a single unit instead of having to handle reg inputs.
4858 // FIXME: Remove this when we can do generalized remat.
4859 let isReMaterializable = 1, isMoveImm = 1 in
4860 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4861                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4862                            Requires<[IsARM]>;
4863
4864 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4865 // It also makes it possible to rematerialize the instructions.
4866 // FIXME: Remove this when we can do generalized remat and when machine licm
4867 // can properly the instructions.
4868 let isReMaterializable = 1 in {
4869 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4870                               IIC_iMOVix2addpc,
4871                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4872                         Requires<[IsARM, UseMovt]>;
4873
4874 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4875                              IIC_iMOVix2,
4876                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4877                         Requires<[IsARM, UseMovt]>;
4878
4879 let AddedComplexity = 10 in
4880 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4881                                 IIC_iMOVix2ld,
4882                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4883                     Requires<[IsARM, UseMovt]>;
4884 } // isReMaterializable
4885
4886 // ConstantPool, GlobalAddress, and JumpTable
4887 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4888             Requires<[IsARM, DontUseMovt]>;
4889 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4890 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4891             Requires<[IsARM, UseMovt]>;
4892 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4893              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4894
4895 // TODO: add,sub,and, 3-instr forms?
4896
4897 // Tail calls. These patterns also apply to Thumb mode.
4898 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
4899 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4900 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4901
4902 // Direct calls
4903 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
4904 def : ARMPat<(ARMcall_nolink texternalsym:$func),
4905              (BMOVPCB_CALL texternalsym:$func)>;
4906
4907 // zextload i1 -> zextload i8
4908 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4909 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4910
4911 // extload -> zextload
4912 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4913 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4914 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4915 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4916
4917 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4918
4919 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4920 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4921
4922 // smul* and smla*
4923 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4924                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4925                  (SMULBB GPR:$a, GPR:$b)>;
4926 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4927                  (SMULBB GPR:$a, GPR:$b)>;
4928 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4929                       (sra GPR:$b, (i32 16))),
4930                  (SMULBT GPR:$a, GPR:$b)>;
4931 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4932                  (SMULBT GPR:$a, GPR:$b)>;
4933 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4934                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4935                  (SMULTB GPR:$a, GPR:$b)>;
4936 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4937                 (SMULTB GPR:$a, GPR:$b)>;
4938 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4939                       (i32 16)),
4940                  (SMULWB GPR:$a, GPR:$b)>;
4941 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4942                  (SMULWB GPR:$a, GPR:$b)>;
4943
4944 def : ARMV5MOPat<(add GPR:$acc,
4945                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4946                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4947                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4948 def : ARMV5MOPat<(add GPR:$acc,
4949                       (mul sext_16_node:$a, sext_16_node:$b)),
4950                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4951 def : ARMV5MOPat<(add GPR:$acc,
4952                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4953                            (sra GPR:$b, (i32 16)))),
4954                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4955 def : ARMV5MOPat<(add GPR:$acc,
4956                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4957                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4958 def : ARMV5MOPat<(add GPR:$acc,
4959                       (mul (sra GPR:$a, (i32 16)),
4960                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4961                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4962 def : ARMV5MOPat<(add GPR:$acc,
4963                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4964                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4965 def : ARMV5MOPat<(add GPR:$acc,
4966                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4967                            (i32 16))),
4968                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4969 def : ARMV5MOPat<(add GPR:$acc,
4970                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4971                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4972
4973
4974 // Pre-v7 uses MCR for synchronization barriers.
4975 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4976          Requires<[IsARM, HasV6]>;
4977
4978 // SXT/UXT with no rotate
4979 let AddedComplexity = 16 in {
4980 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4981 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4982 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4983 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4984                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4985 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4986                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4987 }
4988
4989 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4990 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4991
4992 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
4993                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
4994 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
4995                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
4996
4997 // Atomic load/store patterns
4998 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
4999              (LDRBrs ldst_so_reg:$src)>;
5000 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5001              (LDRBi12 addrmode_imm12:$src)>;
5002 def : ARMPat<(atomic_load_16 addrmode3:$src),
5003              (LDRH addrmode3:$src)>;
5004 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5005              (LDRrs ldst_so_reg:$src)>;
5006 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5007              (LDRi12 addrmode_imm12:$src)>;
5008 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5009              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5010 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5011              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5012 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5013              (STRH GPR:$val, addrmode3:$ptr)>;
5014 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5015              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5016 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5017              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5018
5019
5020 //===----------------------------------------------------------------------===//
5021 // Thumb Support
5022 //
5023
5024 include "ARMInstrThumb.td"
5025
5026 //===----------------------------------------------------------------------===//
5027 // Thumb2 Support
5028 //
5029
5030 include "ARMInstrThumb2.td"
5031
5032 //===----------------------------------------------------------------------===//
5033 // Floating Point Support
5034 //
5035
5036 include "ARMInstrVFP.td"
5037
5038 //===----------------------------------------------------------------------===//
5039 // Advanced SIMD (NEON) Support
5040 //
5041
5042 include "ARMInstrNEON.td"
5043
5044 //===----------------------------------------------------------------------===//
5045 // Assembler aliases
5046 //
5047
5048 // Memory barriers
5049 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5050 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5051 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5052
5053 // System instructions
5054 def : MnemonicAlias<"swi", "svc">;
5055
5056 // Load / Store Multiple
5057 def : MnemonicAlias<"ldmfd", "ldm">;
5058 def : MnemonicAlias<"ldmia", "ldm">;
5059 def : MnemonicAlias<"ldmea", "ldmdb">;
5060 def : MnemonicAlias<"stmfd", "stmdb">;
5061 def : MnemonicAlias<"stmia", "stm">;
5062 def : MnemonicAlias<"stmea", "stm">;
5063
5064 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5065 // shift amount is zero (i.e., unspecified).
5066 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5067                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5068         Requires<[IsARM, HasV6]>;
5069 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5070                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5071         Requires<[IsARM, HasV6]>;
5072
5073 // PUSH/POP aliases for STM/LDM
5074 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5075 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5076
5077 // SSAT/USAT optional shift operand.
5078 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5079                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5080 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5081                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5082
5083
5084 // Extend instruction optional rotate operand.
5085 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5086                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5087 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5088                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5089 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5090                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5091 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5092                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5093 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5094                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5095 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5096                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5097
5098 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5099                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5100 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5101                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5102 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5103                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5104 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5105                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5106 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5107                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5108 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5109                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5110
5111
5112 // RFE aliases
5113 def : MnemonicAlias<"rfefa", "rfeda">;
5114 def : MnemonicAlias<"rfeea", "rfedb">;
5115 def : MnemonicAlias<"rfefd", "rfeia">;
5116 def : MnemonicAlias<"rfeed", "rfeib">;
5117 def : MnemonicAlias<"rfe", "rfeia">;
5118
5119 // SRS aliases
5120 def : MnemonicAlias<"srsfa", "srsda">;
5121 def : MnemonicAlias<"srsea", "srsdb">;
5122 def : MnemonicAlias<"srsfd", "srsia">;
5123 def : MnemonicAlias<"srsed", "srsib">;
5124 def : MnemonicAlias<"srs", "srsia">;
5125
5126 // QSAX == QSUBADDX
5127 def : MnemonicAlias<"qsubaddx", "qsax">;
5128 // SASX == SADDSUBX
5129 def : MnemonicAlias<"saddsubx", "sasx">;
5130 // SHASX == SHADDSUBX
5131 def : MnemonicAlias<"shaddsubx", "shasx">;
5132 // SHSAX == SHSUBADDX
5133 def : MnemonicAlias<"shsubaddx", "shsax">;
5134 // SSAX == SSUBADDX
5135 def : MnemonicAlias<"ssubaddx", "ssax">;
5136 // UASX == UADDSUBX
5137 def : MnemonicAlias<"uaddsubx", "uasx">;
5138 // UHASX == UHADDSUBX
5139 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5140 // UHSAX == UHSUBADDX
5141 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5142 // UQASX == UQADDSUBX
5143 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5144 // UQSAX == UQSUBADDX
5145 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5146 // USAX == USUBADDX
5147 def : MnemonicAlias<"usubaddx", "usax">;
5148
5149 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5150 // for isel.
5151 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5152                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5153 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5154                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5155 // Same for AND <--> BIC
5156 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5157                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5158                           pred:$p, cc_out:$s)>;
5159 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5160                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5161                           pred:$p, cc_out:$s)>;
5162 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5163                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5164                           pred:$p, cc_out:$s)>;
5165 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5166                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5167                           pred:$p, cc_out:$s)>;
5168
5169 // Likewise, "add Rd, so_imm_neg" -> sub
5170 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5171                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5172 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5173                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5174 // Same for CMP <--> CMN via so_imm_neg
5175 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5176                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5177 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5178                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5179
5180 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5181 // LSR, ROR, and RRX instructions.
5182 // FIXME: We need C++ parser hooks to map the alias to the MOV
5183 //        encoding. It seems we should be able to do that sort of thing
5184 //        in tblgen, but it could get ugly.
5185 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5186 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5187                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5188                              cc_out:$s)>;
5189 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5190                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5191                              cc_out:$s)>;
5192 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5193                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5194                              cc_out:$s)>;
5195 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5196                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5197                              cc_out:$s)>;
5198 }
5199 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5200                         (ins GPRnopc:$Rd, GPRnopc:$Rm, pred:$p, cc_out:$s)>;
5201 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5202 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5203                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5204                              cc_out:$s)>;
5205 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5206                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5207                              cc_out:$s)>;
5208 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5209                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5210                              cc_out:$s)>;
5211 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5212                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5213                              cc_out:$s)>;
5214 }
5215
5216 // "neg" is and alias for "rsb rd, rn, #0"
5217 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5218                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5219
5220 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5221 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5222          Requires<[IsARM, NoV6]>;
5223
5224 // UMULL/SMULL are available on all arches, but the instruction definitions
5225 // need difference constraints pre-v6. Use these aliases for the assembly
5226 // parsing on pre-v6.
5227 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5228             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5229          Requires<[IsARM, NoV6]>;
5230 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5231             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5232          Requires<[IsARM, NoV6]>;
5233
5234 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5235 // is discarded.
5236 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;