lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  73
  74 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  75                               [SDNPHasChain, SDNPOutFlag]>;
  76 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  77                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  78
  79 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  80                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  81                                SDNPVariadic]>;
  82 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  83                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  84                                SDNPVariadic]>;
  85 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  86                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  87                                SDNPVariadic]>;
  88
  89 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  90                               [SDNPHasChain, SDNPOptInFlag]>;
  91
  92 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  93                               [SDNPInFlag]>;
  94 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  95                               [SDNPInFlag]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutFlag]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutFlag, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDTPrefetch,
 134                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 135
 136 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 137
 138 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 139                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 140
 141
 142 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 143
 144 //===----------------------------------------------------------------------===//
 145 // ARM Instruction Predicate Definitions.
 146 //
 147 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 148 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 149 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 150 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 151 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 152 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 153 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 154 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 155 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 156 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 157 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 158 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 159 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 160 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 161                                  AssemblerPredicate;
 162 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 163                                  AssemblerPredicate;
 164 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 165                                  AssemblerPredicate;
 166 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 167 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 168 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 169 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 170 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 171 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 172 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 173 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 174
 175 // FIXME: Eventually this will be just "hasV6T2Ops".
 176 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 177 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 178 def UseVMLx          : Predicate<"Subtarget->useVMLx()">;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Flag Definitions.
 182
 183 class RegConstraint<string C> {
 184   string Constraints = C;
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 //  ARM specific transformation functions and pattern fragments.
 189 //
 190
 191 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 192 // so_imm_neg def below.
 193 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 194   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 195 }]>;
 196
 197 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 198 // so_imm_not def below.
 199 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 200   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 201 }]>;
 202
 203 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 204 def imm1_15 : PatLeaf<(i32 imm), [{
 205   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 206 }]>;
 207
 208 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 209 def imm16_31 : PatLeaf<(i32 imm), [{
 210   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 211 }]>;
 212
 213 def so_imm_neg :
 214   PatLeaf<(imm), [{
 215     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 216   }], so_imm_neg_XFORM>;
 217
 218 def so_imm_not :
 219   PatLeaf<(imm), [{
 220     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 221   }], so_imm_not_XFORM>;
 222
 223 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 224 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 225   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 226 }]>;
 227
 228 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 229 /// e.g., 0xf000ffff
 230 def bf_inv_mask_imm : Operand<i32>,
 231                       PatLeaf<(imm), [{
 232   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 233 }] > {
 234   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 235   let PrintMethod = "printBitfieldInvMaskImmOperand";
 236 }
 237
 238 /// Split a 32-bit immediate into two 16 bit parts.
 239 def hi16 : SDNodeXForm<imm, [{
 240   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 241 }]>;
 242
 243 def lo16AllZero : PatLeaf<(i32 imm), [{
 244   // Returns true if all low 16-bits are 0.
 245   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 246 }], hi16>;
 247
 248 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 249 /// [0.65535].
 250 def imm0_65535 : PatLeaf<(i32 imm), [{
 251   return (uint32_t)N->getZExtValue() < 65536;
 252 }]>;
 253
 254 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 255 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 256
 257 /// adde and sube predicates - True based on whether the carry flag output
 258 /// will be needed or not.
 259 def adde_dead_carry :
 260   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 261   [{return !N->hasAnyUseOfValue(1);}]>;
 262 def sube_dead_carry :
 263   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 264   [{return !N->hasAnyUseOfValue(1);}]>;
 265 def adde_live_carry :
 266   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 267   [{return N->hasAnyUseOfValue(1);}]>;
 268 def sube_live_carry :
 269   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 270   [{return N->hasAnyUseOfValue(1);}]>;
 271
 272 // An 'and' node with a single use.
 273 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 274   return N->hasOneUse();
 275 }]>;
 276
 277 // An 'xor' node with a single use.
 278 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 279   return N->hasOneUse();
 280 }]>;
 281
 282 //===----------------------------------------------------------------------===//
 283 // Operand Definitions.
 284 //
 285
 286 // Branch target.
 287 def brtarget : Operand<OtherVT> {
 288   let EncoderMethod = "getBranchTargetOpValue";
 289 }
 290
 291 // Call target.
 292 def bltarget : Operand<i32> {
 293   // Encoded the same as branch targets.
 294   let EncoderMethod = "getBranchTargetOpValue";
 295 }
 296
 297 // A list of registers separated by comma. Used by load/store multiple.
 298 def RegListAsmOperand : AsmOperandClass {
 299   let Name = "RegList";
 300   let SuperClasses = [];
 301 }
 302
 303 def DPRRegListAsmOperand : AsmOperandClass {
 304   let Name = "DPRRegList";
 305   let SuperClasses = [];
 306 }
 307
 308 def SPRRegListAsmOperand : AsmOperandClass {
 309   let Name = "SPRRegList";
 310   let SuperClasses = [];
 311 }
 312
 313 def reglist : Operand<i32> {
 314   let EncoderMethod = "getRegisterListOpValue";
 315   let ParserMatchClass = RegListAsmOperand;
 316   let PrintMethod = "printRegisterList";
 317 }
 318
 319 def dpr_reglist : Operand<i32> {
 320   let EncoderMethod = "getRegisterListOpValue";
 321   let ParserMatchClass = DPRRegListAsmOperand;
 322   let PrintMethod = "printRegisterList";
 323 }
 324
 325 def spr_reglist : Operand<i32> {
 326   let EncoderMethod = "getRegisterListOpValue";
 327   let ParserMatchClass = SPRRegListAsmOperand;
 328   let PrintMethod = "printRegisterList";
 329 }
 330
 331 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 332 def cpinst_operand : Operand<i32> {
 333   let PrintMethod = "printCPInstOperand";
 334 }
 335
 336 def jtblock_operand : Operand<i32> {
 337   let PrintMethod = "printJTBlockOperand";
 338 }
 339 def jt2block_operand : Operand<i32> {
 340   let PrintMethod = "printJT2BlockOperand";
 341 }
 342
 343 // Local PC labels.
 344 def pclabel : Operand<i32> {
 345   let PrintMethod = "printPCLabel";
 346 }
 347
 348 def neon_vcvt_imm32 : Operand<i32> {
 349   let EncoderMethod = "getNEONVcvtImm32OpValue";
 350 }
 351
 352 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 353 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 354     int32_t v = (int32_t)N->getZExtValue();
 355     return v == 8 || v == 16 || v == 24; }]> {
 356   let EncoderMethod = "getRotImmOpValue";
 357 }
 358
 359 // shift_imm: An integer that encodes a shift amount and the type of shift
 360 // (currently either asr or lsl) using the same encoding used for the
 361 // immediates in so_reg operands.
 362 def shift_imm : Operand<i32> {
 363   let PrintMethod = "printShiftImmOperand";
 364 }
 365
 366 // shifter_operand operands: so_reg and so_imm.
 367 def so_reg : Operand<i32>,    // reg reg imm
 368              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 369                             [shl,srl,sra,rotr]> {
 370   let EncoderMethod = "getSORegOpValue";
 371   let PrintMethod = "printSORegOperand";
 372   let MIOperandInfo = (ops GPR, GPR, i32imm);
 373 }
 374 def shift_so_reg : Operand<i32>,    // reg reg imm
 375                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 376                                   [shl,srl,sra,rotr]> {
 377   let EncoderMethod = "getSORegOpValue";
 378   let PrintMethod = "printSORegOperand";
 379   let MIOperandInfo = (ops GPR, GPR, i32imm);
 380 }
 381
 382 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 383 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 384 // represented in the imm field in the same 12-bit form that they are encoded
 385 // into so_imm instructions: the 8-bit immediate is the least significant bits
 386 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 387 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 388   let EncoderMethod = "getSOImmOpValue";
 389   let PrintMethod = "printSOImmOperand";
 390 }
 391
 392 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 393 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 394 // get the first/second pieces.
 395 def so_imm2part : PatLeaf<(imm), [{
 396       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 397 }]>;
 398
 399 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 400 ///
 401 def arm_i32imm : PatLeaf<(imm), [{
 402   if (Subtarget->hasV6T2Ops())
 403     return true;
 404   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 405 }]>;
 406
 407 def so_imm2part_1 : SDNodeXForm<imm, [{
 408   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 409   return CurDAG->getTargetConstant(V, MVT::i32);
 410 }]>;
 411
 412 def so_imm2part_2 : SDNodeXForm<imm, [{
 413   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 414   return CurDAG->getTargetConstant(V, MVT::i32);
 415 }]>;
 416
 417 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 418       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 419     }]> {
 420   let PrintMethod = "printSOImm2PartOperand";
 421 }
 422
 423 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 424   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 425   return CurDAG->getTargetConstant(V, MVT::i32);
 426 }]>;
 427
 428 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 429   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 430   return CurDAG->getTargetConstant(V, MVT::i32);
 431 }]>;
 432
 433 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 434 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 435   return (int32_t)N->getZExtValue() < 32;
 436 }]>;
 437
 438 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 439 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 440   return (int32_t)N->getZExtValue() < 32;
 441 }]> {
 442   let EncoderMethod = "getImmMinusOneOpValue";
 443 }
 444
 445 // Define ARM specific addressing modes.
 446
 447
 448 // addrmode_imm12 := reg +/- imm12
 449 //
 450 def addrmode_imm12 : Operand<i32>,
 451                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 452   // 12-bit immediate operand. Note that instructions using this encode
 453   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 454   // immediate values are as normal.
 455
 456   let EncoderMethod = "getAddrModeImm12OpValue";
 457   let PrintMethod = "printAddrModeImm12Operand";
 458   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 459 }
 460 // ldst_so_reg := reg +/- reg shop imm
 461 //
 462 def ldst_so_reg : Operand<i32>,
 463                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 464   let EncoderMethod = "getLdStSORegOpValue";
 465   // FIXME: Simplify the printer
 466   let PrintMethod = "printAddrMode2Operand";
 467   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 468 }
 469
 470 // addrmode2 := reg +/- imm12
 471 //           := reg +/- reg shop imm
 472 //
 473 def addrmode2 : Operand<i32>,
 474                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 475   string EncoderMethod = "getAddrMode2OpValue";
 476   let PrintMethod = "printAddrMode2Operand";
 477   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 478 }
 479
 480 def am2offset : Operand<i32>,
 481                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 482                 [], [SDNPWantRoot]> {
 483   string EncoderMethod = "getAddrMode2OffsetOpValue";
 484   let PrintMethod = "printAddrMode2OffsetOperand";
 485   let MIOperandInfo = (ops GPR, i32imm);
 486 }
 487
 488 // addrmode3 := reg +/- reg
 489 // addrmode3 := reg +/- imm8
 490 //
 491 def addrmode3 : Operand<i32>,
 492                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 493   let EncoderMethod = "getAddrMode3OpValue";
 494   let PrintMethod = "printAddrMode3Operand";
 495   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 496 }
 497
 498 def am3offset : Operand<i32>,
 499                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 500                                [], [SDNPWantRoot]> {
 501   let EncoderMethod = "getAddrMode3OffsetOpValue";
 502   let PrintMethod = "printAddrMode3OffsetOperand";
 503   let MIOperandInfo = (ops GPR, i32imm);
 504 }
 505
 506 // ldstm_mode := {ia, ib, da, db}
 507 //
 508 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 509   let EncoderMethod = "getLdStmModeOpValue";
 510   let PrintMethod = "printLdStmModeOperand";
 511 }
 512
 513 def MemMode5AsmOperand : AsmOperandClass {
 514   let Name = "MemMode5";
 515   let SuperClasses = [];
 516 }
 517
 518 // addrmode5 := reg +/- imm8*4
 519 //
 520 def addrmode5 : Operand<i32>,
 521                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 522   let PrintMethod = "printAddrMode5Operand";
 523   let MIOperandInfo = (ops GPR:$base, i32imm);
 524   let ParserMatchClass = MemMode5AsmOperand;
 525   let EncoderMethod = "getAddrMode5OpValue";
 526 }
 527
 528 // addrmode6 := reg with optional writeback
 529 //
 530 def addrmode6 : Operand<i32>,
 531                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 532   let PrintMethod = "printAddrMode6Operand";
 533   let MIOperandInfo = (ops GPR:$addr, i32imm);
 534   let EncoderMethod = "getAddrMode6AddressOpValue";
 535 }
 536
 537 def am6offset : Operand<i32> {
 538   let PrintMethod = "printAddrMode6OffsetOperand";
 539   let MIOperandInfo = (ops GPR);
 540   let EncoderMethod = "getAddrMode6OffsetOpValue";
 541 }
 542
 543 // addrmodepc := pc + reg
 544 //
 545 def addrmodepc : Operand<i32>,
 546                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 547   let PrintMethod = "printAddrModePCOperand";
 548   let MIOperandInfo = (ops GPR, i32imm);
 549 }
 550
 551 def nohash_imm : Operand<i32> {
 552   let PrintMethod = "printNoHashImmediate";
 553 }
 554
 555 //===----------------------------------------------------------------------===//
 556
 557 include "ARMInstrFormats.td"
 558
 559 //===----------------------------------------------------------------------===//
 560 // Multiclass helpers...
 561 //
 562
 563 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 564 /// binop that produces a value.
 565 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 566                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 567                         PatFrag opnode, bit Commutable = 0> {
 568   // The register-immediate version is re-materializable. This is useful
 569   // in particular for taking the address of a local.
 570   let isReMaterializable = 1 in {
 571   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 572                iii, opc, "\t$Rd, $Rn, $imm",
 573                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 574     bits<4> Rd;
 575     bits<4> Rn;
 576     bits<12> imm;
 577     let Inst{25} = 1;
 578     let Inst{19-16} = Rn;
 579     let Inst{15-12} = Rd;
 580     let Inst{11-0} = imm;
 581   }
 582   }
 583   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 584                iir, opc, "\t$Rd, $Rn, $Rm",
 585                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 586     bits<4> Rd;
 587     bits<4> Rn;
 588     bits<4> Rm;
 589     let Inst{25} = 0;
 590     let isCommutable = Commutable;
 591     let Inst{19-16} = Rn;
 592     let Inst{15-12} = Rd;
 593     let Inst{11-4} = 0b00000000;
 594     let Inst{3-0} = Rm;
 595   }
 596   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 597                iis, opc, "\t$Rd, $Rn, $shift",
 598                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 599     bits<4> Rd;
 600     bits<4> Rn;
 601     bits<12> shift;
 602     let Inst{25} = 0;
 603     let Inst{19-16} = Rn;
 604     let Inst{15-12} = Rd;
 605     let Inst{11-0} = shift;
 606   }
 607 }
 608
 609 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 610 /// instruction modifies the CPSR register.
 611 let Defs = [CPSR] in {
 612 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 613                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 614                          PatFrag opnode, bit Commutable = 0> {
 615   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 616                iii, opc, "\t$Rd, $Rn, $imm",
 617                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 618     bits<4> Rd;
 619     bits<4> Rn;
 620     bits<12> imm;
 621     let Inst{25} = 1;
 622     let Inst{20} = 1;
 623     let Inst{19-16} = Rn;
 624     let Inst{15-12} = Rd;
 625     let Inst{11-0} = imm;
 626   }
 627   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 628                iir, opc, "\t$Rd, $Rn, $Rm",
 629                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 630     bits<4> Rd;
 631     bits<4> Rn;
 632     bits<4> Rm;
 633     let isCommutable = Commutable;
 634     let Inst{25} = 0;
 635     let Inst{20} = 1;
 636     let Inst{19-16} = Rn;
 637     let Inst{15-12} = Rd;
 638     let Inst{11-4} = 0b00000000;
 639     let Inst{3-0} = Rm;
 640   }
 641   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 642                iis, opc, "\t$Rd, $Rn, $shift",
 643                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 644     bits<4> Rd;
 645     bits<4> Rn;
 646     bits<12> shift;
 647     let Inst{25} = 0;
 648     let Inst{20} = 1;
 649     let Inst{19-16} = Rn;
 650     let Inst{15-12} = Rd;
 651     let Inst{11-0} = shift;
 652   }
 653 }
 654 }
 655
 656 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 657 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 658 /// a explicit result, only implicitly set CPSR.
 659 let isCompare = 1, Defs = [CPSR] in {
 660 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 661                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 662                        PatFrag opnode, bit Commutable = 0> {
 663   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 664                opc, "\t$Rn, $imm",
 665                [(opnode GPR:$Rn, so_imm:$imm)]> {
 666     bits<4> Rn;
 667     bits<12> imm;
 668     let Inst{25} = 1;
 669     let Inst{20} = 1;
 670     let Inst{19-16} = Rn;
 671     let Inst{15-12} = 0b0000;
 672     let Inst{11-0} = imm;
 673   }
 674   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 675                opc, "\t$Rn, $Rm",
 676                [(opnode GPR:$Rn, GPR:$Rm)]> {
 677     bits<4> Rn;
 678     bits<4> Rm;
 679     let isCommutable = Commutable;
 680     let Inst{25} = 0;
 681     let Inst{20} = 1;
 682     let Inst{19-16} = Rn;
 683     let Inst{15-12} = 0b0000;
 684     let Inst{11-4} = 0b00000000;
 685     let Inst{3-0} = Rm;
 686   }
 687   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 688                opc, "\t$Rn, $shift",
 689                [(opnode GPR:$Rn, so_reg:$shift)]> {
 690     bits<4> Rn;
 691     bits<12> shift;
 692     let Inst{25} = 0;
 693     let Inst{20} = 1;
 694     let Inst{19-16} = Rn;
 695     let Inst{15-12} = 0b0000;
 696     let Inst{11-0} = shift;
 697   }
 698 }
 699 }
 700
 701 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 702 /// register and one whose operand is a register rotated by 8/16/24.
 703 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 704 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 705   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 706                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 707                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 708               Requires<[IsARM, HasV6]> {
 709     bits<4> Rd;
 710     bits<4> Rm;
 711     let Inst{19-16} = 0b1111;
 712     let Inst{15-12} = Rd;
 713     let Inst{11-10} = 0b00;
 714     let Inst{3-0}   = Rm;
 715   }
 716   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 717                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 718                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 719               Requires<[IsARM, HasV6]> {
 720     bits<4> Rd;
 721     bits<4> Rm;
 722     bits<2> rot;
 723     let Inst{19-16} = 0b1111;
 724     let Inst{15-12} = Rd;
 725     let Inst{11-10} = rot;
 726     let Inst{3-0}   = Rm;
 727   }
 728 }
 729
 730 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 731   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 732                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 733                  [/* For disassembly only; pattern left blank */]>,
 734               Requires<[IsARM, HasV6]> {
 735     let Inst{19-16} = 0b1111;
 736     let Inst{11-10} = 0b00;
 737   }
 738   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 739                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 740                  [/* For disassembly only; pattern left blank */]>,
 741               Requires<[IsARM, HasV6]> {
 742     bits<2> rot;
 743     let Inst{19-16} = 0b1111;
 744     let Inst{11-10} = rot;
 745   }
 746 }
 747
 748 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 749 /// register and one whose operand is a register rotated by 8/16/24.
 750 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 751   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 752                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 753                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 754                Requires<[IsARM, HasV6]> {
 755     bits<4> Rd;
 756     bits<4> Rm;
 757     bits<4> Rn;
 758     let Inst{19-16} = Rn;
 759     let Inst{15-12} = Rd;
 760     let Inst{11-10} = 0b00;
 761     let Inst{9-4}   = 0b000111;
 762     let Inst{3-0}   = Rm;
 763   }
 764   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 765                                              rot_imm:$rot),
 766                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 767                   [(set GPR:$Rd, (opnode GPR:$Rn,
 768                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 769                   Requires<[IsARM, HasV6]> {
 770     bits<4> Rd;
 771     bits<4> Rm;
 772     bits<4> Rn;
 773     bits<2> rot;
 774     let Inst{19-16} = Rn;
 775     let Inst{15-12} = Rd;
 776     let Inst{11-10} = rot;
 777     let Inst{9-4}   = 0b000111;
 778     let Inst{3-0}   = Rm;
 779   }
 780 }
 781
 782 // For disassembly only.
 783 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 784   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 785                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 786                   [/* For disassembly only; pattern left blank */]>,
 787                Requires<[IsARM, HasV6]> {
 788     let Inst{11-10} = 0b00;
 789   }
 790   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 791                                              rot_imm:$rot),
 792                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 793                   [/* For disassembly only; pattern left blank */]>,
 794                   Requires<[IsARM, HasV6]> {
 795     bits<4> Rn;
 796     bits<2> rot;
 797     let Inst{19-16} = Rn;
 798     let Inst{11-10} = rot;
 799   }
 800 }
 801
 802 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 803 let Uses = [CPSR] in {
 804 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 805                              bit Commutable = 0> {
 806   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 807                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 808                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 809                Requires<[IsARM]> {
 810     bits<4> Rd;
 811     bits<4> Rn;
 812     bits<12> imm;
 813     let Inst{25} = 1;
 814     let Inst{15-12} = Rd;
 815     let Inst{19-16} = Rn;
 816     let Inst{11-0} = imm;
 817   }
 818   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 819                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 820                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 821                Requires<[IsARM]> {
 822     bits<4> Rd;
 823     bits<4> Rn;
 824     bits<4> Rm;
 825     let Inst{11-4} = 0b00000000;
 826     let Inst{25} = 0;
 827     let isCommutable = Commutable;
 828     let Inst{3-0} = Rm;
 829     let Inst{15-12} = Rd;
 830     let Inst{19-16} = Rn;
 831   }
 832   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 833                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 834                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 835                Requires<[IsARM]> {
 836     bits<4> Rd;
 837     bits<4> Rn;
 838     bits<12> shift;
 839     let Inst{25} = 0;
 840     let Inst{11-0} = shift;
 841     let Inst{15-12} = Rd;
 842     let Inst{19-16} = Rn;
 843   }
 844 }
 845 // Carry setting variants
 846 let Defs = [CPSR] in {
 847 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 848                              bit Commutable = 0> {
 849   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 850                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 851                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 852                Requires<[IsARM]> {
 853     bits<4> Rd;
 854     bits<4> Rn;
 855     bits<12> imm;
 856     let Inst{15-12} = Rd;
 857     let Inst{19-16} = Rn;
 858     let Inst{11-0} = imm;
 859     let Inst{20} = 1;
 860     let Inst{25} = 1;
 861   }
 862   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 863                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 864                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 865                Requires<[IsARM]> {
 866     bits<4> Rd;
 867     bits<4> Rn;
 868     bits<4> Rm;
 869     let Inst{11-4} = 0b00000000;
 870     let isCommutable = Commutable;
 871     let Inst{3-0} = Rm;
 872     let Inst{15-12} = Rd;
 873     let Inst{19-16} = Rn;
 874     let Inst{20} = 1;
 875     let Inst{25} = 0;
 876   }
 877   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 878                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 879                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 880                Requires<[IsARM]> {
 881     bits<4> Rd;
 882     bits<4> Rn;
 883     bits<12> shift;
 884     let Inst{11-0} = shift;
 885     let Inst{15-12} = Rd;
 886     let Inst{19-16} = Rn;
 887     let Inst{20} = 1;
 888     let Inst{25} = 0;
 889   }
 890 }
 891 }
 892 }
 893
 894 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 895 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
 896            InstrItinClass iir, PatFrag opnode> {
 897   // Note: We use the complex addrmode_imm12 rather than just an input
 898   // GPR and a constrained immediate so that we can use this to match
 899   // frame index references and avoid matching constant pool references.
 900   def i12: AIldst1<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 901                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 902                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 903     bits<4>  Rt;
 904     bits<17> addr;
 905     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 906     let Inst{19-16} = addr{16-13};  // Rn
 907     let Inst{15-12} = Rt;
 908     let Inst{11-0}  = addr{11-0};   // imm12
 909   }
 910   def rs : AIldst1<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 911                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 912                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 913     bits<4>  Rt;
 914     bits<17> shift;
 915     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 916     let Inst{19-16} = shift{16-13}; // Rn
 917     let Inst{15-12} = Rt;
 918     let Inst{11-0}  = shift{11-0};
 919   }
 920 }
 921 }
 922
 923 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
 924            InstrItinClass iir, PatFrag opnode> {
 925   // Note: We use the complex addrmode_imm12 rather than just an input
 926   // GPR and a constrained immediate so that we can use this to match
 927   // frame index references and avoid matching constant pool references.
 928   def i12 : AIldst1<0b010, 0, isByte, (outs),
 929                    (ins GPR:$Rt, addrmode_imm12:$addr),
 930                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 931                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 932     bits<4> Rt;
 933     bits<17> addr;
 934     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 935     let Inst{19-16} = addr{16-13};  // Rn
 936     let Inst{15-12} = Rt;
 937     let Inst{11-0}  = addr{11-0};   // imm12
 938   }
 939   def rs : AIldst1<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 940                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 941                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
 942     bits<4> Rt;
 943     bits<17> shift;
 944     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 945     let Inst{19-16} = shift{16-13}; // Rn
 946     let Inst{15-12} = Rt;
 947     let Inst{11-0}  = shift{11-0};
 948   }
 949 }
 950 //===----------------------------------------------------------------------===//
 951 // Instructions
 952 //===----------------------------------------------------------------------===//
 953
 954 //===----------------------------------------------------------------------===//
 955 //  Miscellaneous Instructions.
 956 //
 957
 958 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 959 /// the function.  The first operand is the ID# for this instruction, the second
 960 /// is the index into the MachineConstantPool that this is, the third is the
 961 /// size in bytes of this constant pool entry.
 962 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 963 def CONSTPOOL_ENTRY :
 964 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 965                     i32imm:$size), NoItinerary, []>;
 966
 967 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 968 // from removing one half of the matched pairs. That breaks PEI, which assumes
 969 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 970 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 971 def ADJCALLSTACKUP :
 972 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 973            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 974
 975 def ADJCALLSTACKDOWN :
 976 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 977            [(ARMcallseq_start timm:$amt)]>;
 978 }
 979
 980 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 981              [/* For disassembly only; pattern left blank */]>,
 982           Requires<[IsARM, HasV6T2]> {
 983   let Inst{27-16} = 0b001100100000;
 984   let Inst{15-8} = 0b11110000;
 985   let Inst{7-0} = 0b00000000;
 986 }
 987
 988 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 989              [/* For disassembly only; pattern left blank */]>,
 990           Requires<[IsARM, HasV6T2]> {
 991   let Inst{27-16} = 0b001100100000;
 992   let Inst{15-8} = 0b11110000;
 993   let Inst{7-0} = 0b00000001;
 994 }
 995
 996 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
 997              [/* For disassembly only; pattern left blank */]>,
 998           Requires<[IsARM, HasV6T2]> {
 999   let Inst{27-16} = 0b001100100000;
1000   let Inst{15-8} = 0b11110000;
1001   let Inst{7-0} = 0b00000010;
1002 }
1003
1004 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1005              [/* For disassembly only; pattern left blank */]>,
1006           Requires<[IsARM, HasV6T2]> {
1007   let Inst{27-16} = 0b001100100000;
1008   let Inst{15-8} = 0b11110000;
1009   let Inst{7-0} = 0b00000011;
1010 }
1011
1012 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1013              "\t$dst, $a, $b",
1014              [/* For disassembly only; pattern left blank */]>,
1015           Requires<[IsARM, HasV6]> {
1016   bits<4> Rd;
1017   bits<4> Rn;
1018   bits<4> Rm;
1019   let Inst{3-0} = Rm;
1020   let Inst{15-12} = Rd;
1021   let Inst{19-16} = Rn;
1022   let Inst{27-20} = 0b01101000;
1023   let Inst{7-4} = 0b1011;
1024   let Inst{11-8} = 0b1111;
1025 }
1026
1027 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1028              [/* For disassembly only; pattern left blank */]>,
1029           Requires<[IsARM, HasV6T2]> {
1030   let Inst{27-16} = 0b001100100000;
1031   let Inst{15-8} = 0b11110000;
1032   let Inst{7-0} = 0b00000100;
1033 }
1034
1035 // The i32imm operand $val can be used by a debugger to store more information
1036 // about the breakpoint.
1037 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1038               [/* For disassembly only; pattern left blank */]>,
1039            Requires<[IsARM]> {
1040   bits<16> val;
1041   let Inst{3-0} = val{3-0};
1042   let Inst{19-8} = val{15-4};
1043   let Inst{27-20} = 0b00010010;
1044   let Inst{7-4} = 0b0111;
1045 }
1046
1047 // Change Processor State is a system instruction -- for disassembly only.
1048 // The singleton $opt operand contains the following information:
1049 // opt{4-0} = mode from Inst{4-0}
1050 // opt{5} = changemode from Inst{17}
1051 // opt{8-6} = AIF from Inst{8-6}
1052 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
1053 // FIXME: Integrated assembler will need these split out.
1054 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
1055               [/* For disassembly only; pattern left blank */]>,
1056           Requires<[IsARM]> {
1057   let Inst{31-28} = 0b1111;
1058   let Inst{27-20} = 0b00010000;
1059   let Inst{16} = 0;
1060   let Inst{5} = 0;
1061 }
1062
1063 // Preload signals the memory system of possible future data/instruction access.
1064 // These are for disassembly only.
1065 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1066
1067   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1068                 !strconcat(opc, "\t$addr"),
1069                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1070     bits<4> Rt;
1071     bits<17> addr;
1072     let Inst{31-26} = 0b111101;
1073     let Inst{25} = 0; // 0 for immediate form
1074     let Inst{24} = data;
1075     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1076     let Inst{22} = read;
1077     let Inst{21-20} = 0b01;
1078     let Inst{19-16} = addr{16-13};  // Rn
1079     let Inst{15-12} = Rt;
1080     let Inst{11-0}  = addr{11-0};   // imm12
1081   }
1082
1083   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1084                !strconcat(opc, "\t$shift"),
1085                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1086     bits<4> Rt;
1087     bits<17> shift;
1088     let Inst{31-26} = 0b111101;
1089     let Inst{25} = 1; // 1 for register form
1090     let Inst{24} = data;
1091     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1092     let Inst{22} = read;
1093     let Inst{21-20} = 0b01;
1094     let Inst{19-16} = shift{16-13}; // Rn
1095     let Inst{11-0}  = shift{11-0};
1096   }
1097 }
1098
1099 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1100 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1101 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1102
1103 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1104                  "setend\t$end",
1105                  [/* For disassembly only; pattern left blank */]>,
1106                Requires<[IsARM]> {
1107   bits<1> end;
1108   let Inst{31-10} = 0b1111000100000001000000;
1109   let Inst{9} = end;
1110   let Inst{8-0} = 0;
1111 }
1112
1113 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1114              [/* For disassembly only; pattern left blank */]>,
1115           Requires<[IsARM, HasV7]> {
1116   bits<4> opt;
1117   let Inst{27-4} = 0b001100100000111100001111;
1118   let Inst{3-0} = opt;
1119 }
1120
1121 // A5.4 Permanently UNDEFINED instructions.
1122 let isBarrier = 1, isTerminator = 1 in
1123 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1124                "trap", [(trap)]>,
1125            Requires<[IsARM]> {
1126   let Inst{27-25} = 0b011;
1127   let Inst{24-20} = 0b11111;
1128   let Inst{7-5} = 0b111;
1129   let Inst{4} = 0b1;
1130 }
1131
1132 // Address computation and loads and stores in PIC mode.
1133 let isNotDuplicable = 1 in {
1134 def PICADD : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1135                            IIC_iALUr,
1136                            [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1137
1138 let AddedComplexity = 10 in {
1139 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1140                             IIC_iLoad_r,
1141                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1142
1143 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1144                             IIC_iLoad_bh_r,
1145                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1146
1147 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1148                             IIC_iLoad_bh_r,
1149                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1150
1151 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1152                             IIC_iLoad_bh_r,
1153                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1154
1155 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1156                             IIC_iLoad_bh_r,
1157                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1158 }
1159 let AddedComplexity = 10 in {
1160 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1161                Pseudo, IIC_iStore_r, "",
1162                [(store GPR:$src, addrmodepc:$addr)]>;
1163
1164 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1165            Pseudo, IIC_iStore_bh_r, "",
1166                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
1167
1168 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1169            Pseudo, IIC_iStore_bh_r, "",
1170                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1171 }
1172 } // isNotDuplicable = 1
1173
1174
1175 // LEApcrel - Load a pc-relative address into a register without offending the
1176 // assembler.
1177 let neverHasSideEffects = 1 in {
1178 let isReMaterializable = 1 in
1179 // FIXME: We want one cannonical LEApcrel instruction and to express one or
1180 // both of these as pseudo-instructions that get expanded to it.
1181 def LEApcrel : AXI1<0, (outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1182                     MiscFrm, IIC_iALUi,
1183                     "adr$p\t$Rd, #$label", []>;
1184
1185 } // neverHasSideEffects
1186 def LEApcrelJT : AXI1<0b0100, (outs GPR:$Rd),
1187                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
1188                       MiscFrm, IIC_iALUi,
1189                       "adr$p\t$Rd, #${label}_${id}", []> {
1190   bits<4> p;
1191   bits<4> Rd;
1192   let Inst{31-28} = p;
1193   let Inst{27-25} = 0b001;
1194   let Inst{20} = 0;
1195   let Inst{19-16} = 0b1111;
1196   let Inst{15-12} = Rd;
1197   // FIXME: Add label encoding/fixup
1198 }
1199
1200 //===----------------------------------------------------------------------===//
1201 //  Control Flow Instructions.
1202 //
1203
1204 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1205   // ARMV4T and above
1206   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1207                   "bx", "\tlr", [(ARMretflag)]>,
1208                Requires<[IsARM, HasV4T]> {
1209     let Inst{27-0}  = 0b0001001011111111111100011110;
1210   }
1211
1212   // ARMV4 only
1213   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1214                   "mov", "\tpc, lr", [(ARMretflag)]>,
1215                Requires<[IsARM, NoV4T]> {
1216     let Inst{27-0} = 0b0001101000001111000000001110;
1217   }
1218 }
1219
1220 // Indirect branches
1221 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1222   // ARMV4T and above
1223   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1224                   [(brind GPR:$dst)]>,
1225               Requires<[IsARM, HasV4T]> {
1226     bits<4> dst;
1227     let Inst{31-4} = 0b1110000100101111111111110001;
1228     let Inst{3-0}  = dst;
1229   }
1230
1231   // ARMV4 only
1232   def MOVPCRX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "mov\tpc, $dst",
1233                   [(brind GPR:$dst)]>,
1234               Requires<[IsARM, NoV4T]> {
1235     bits<4> dst;
1236     let Inst{31-4} = 0b1110000110100000111100000000;
1237     let Inst{3-0}   = dst;
1238   }
1239 }
1240
1241 // On non-Darwin platforms R9 is callee-saved.
1242 let isCall = 1,
1243   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1244           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1245           D16, D17, D18, D19, D20, D21, D22, D23,
1246           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1247   def BL  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1248                 IIC_Br, "bl\t$func",
1249                 [(ARMcall tglobaladdr:$func)]>,
1250             Requires<[IsARM, IsNotDarwin]> {
1251     let Inst{31-28} = 0b1110;
1252     bits<24> func;
1253     let Inst{23-0} = func;
1254   }
1255
1256   def BL_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1257                    IIC_Br, "bl", "\t$func",
1258                    [(ARMcall_pred tglobaladdr:$func)]>,
1259                 Requires<[IsARM, IsNotDarwin]> {
1260     bits<24> func;
1261     let Inst{23-0} = func;
1262   }
1263
1264   // ARMv5T and above
1265   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1266                 IIC_Br, "blx\t$func",
1267                 [(ARMcall GPR:$func)]>,
1268             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1269     bits<4> func;
1270     let Inst{27-4} = 0b000100101111111111110011;
1271     let Inst{3-0}   = func;
1272   }
1273
1274   // ARMv4T
1275   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1276   def BX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1277                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1278                   [(ARMcall_nolink tGPR:$func)]>,
1279            Requires<[IsARM, HasV4T, IsNotDarwin]> {
1280     bits<4> func;
1281     let Inst{27-4} = 0b000100101111111111110001;
1282     let Inst{3-0}   = func;
1283   }
1284
1285   // ARMv4
1286   def BMOVPCRX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1287                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1288                  [(ARMcall_nolink tGPR:$func)]>,
1289            Requires<[IsARM, NoV4T, IsNotDarwin]> {
1290     bits<4> func;
1291     let Inst{27-4} = 0b000110100000111100000000;
1292     let Inst{3-0}   = func;
1293   }
1294 }
1295
1296 // On Darwin R9 is call-clobbered.
1297 let isCall = 1,
1298   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1299           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1300           D16, D17, D18, D19, D20, D21, D22, D23,
1301           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1302   def BLr9  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1303                 IIC_Br, "bl\t$func",
1304                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1305     let Inst{31-28} = 0b1110;
1306     bits<24> func;
1307     let Inst{23-0} = func;
1308   }
1309
1310   def BLr9_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1311                    IIC_Br, "bl", "\t$func",
1312                    [(ARMcall_pred tglobaladdr:$func)]>,
1313                   Requires<[IsARM, IsDarwin]> {
1314     bits<24> func;
1315     let Inst{23-0} = func;
1316   }
1317
1318   // ARMv5T and above
1319   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1320                 IIC_Br, "blx\t$func",
1321                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1322     bits<4> func;
1323     let Inst{27-4} = 0b000100101111111111110011;
1324     let Inst{3-0}   = func;
1325   }
1326
1327   // ARMv4T
1328   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1329   def BXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1330                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1331                   [(ARMcall_nolink tGPR:$func)]>,
1332              Requires<[IsARM, HasV4T, IsDarwin]> {
1333     bits<4> func;
1334     let Inst{27-4} = 0b000100101111111111110001;
1335     let Inst{3-0}   = func;
1336   }
1337
1338   // ARMv4
1339   def BMOVPCRXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1340                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1341                  [(ARMcall_nolink tGPR:$func)]>,
1342            Requires<[IsARM, NoV4T, IsDarwin]> {
1343     bits<4> func;
1344     let Inst{27-4} = 0b000110100000111100000000;
1345     let Inst{3-0}   = func;
1346   }
1347 }
1348
1349 // Tail calls.
1350
1351 // FIXME: These should probably be xformed into the non-TC versions of the
1352 // instructions as part of MC lowering.
1353 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1354   // Darwin versions.
1355   let Defs = [R0, R1, R2, R3, R9, R12,
1356               D0, D1, D2, D3, D4, D5, D6, D7,
1357               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1358               D27, D28, D29, D30, D31, PC],
1359       Uses = [SP] in {
1360     def TCRETURNdi : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1361                        Pseudo, IIC_Br,
1362                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1363
1364     def TCRETURNri : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1365                        Pseudo, IIC_Br,
1366                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1367
1368     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1369                    IIC_Br, "b\t$dst  @ TAILCALL",
1370                    []>, Requires<[IsDarwin]>;
1371
1372     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1373                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1374                    []>, Requires<[IsDarwin]>;
1375
1376     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1377                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1378                    []>, Requires<[IsDarwin]> {
1379       bits<4> dst;
1380       let Inst{31-4} = 0b1110000100101111111111110001;
1381       let Inst{3-0}  = dst;
1382     }
1383   }
1384
1385   // Non-Darwin versions (the difference is R9).
1386   let Defs = [R0, R1, R2, R3, R12,
1387               D0, D1, D2, D3, D4, D5, D6, D7,
1388               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1389               D27, D28, D29, D30, D31, PC],
1390       Uses = [SP] in {
1391     def TCRETURNdiND : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1392                        Pseudo, IIC_Br,
1393                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1394
1395     def TCRETURNriND : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1396                        Pseudo, IIC_Br,
1397                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1398
1399     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1400                    IIC_Br, "b\t$dst  @ TAILCALL",
1401                    []>, Requires<[IsARM, IsNotDarwin]>;
1402
1403     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1404                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1405                    []>, Requires<[IsThumb, IsNotDarwin]>;
1406
1407     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1408                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1409                    []>, Requires<[IsNotDarwin]> {
1410       bits<4> dst;
1411       let Inst{31-4} = 0b1110000100101111111111110001;
1412       let Inst{3-0}  = dst;
1413     }
1414   }
1415 }
1416
1417 let isBranch = 1, isTerminator = 1 in {
1418   // B is "predicable" since it can be xformed into a Bcc.
1419   let isBarrier = 1 in {
1420     let isPredicable = 1 in
1421     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1422                 "b\t$target", [(br bb:$target)]> {
1423       bits<24> target;
1424       let Inst{31-28} = 0b1110;
1425       let Inst{23-0} = target;
1426     }
1427
1428     let isNotDuplicable = 1, isIndirectBranch = 1,
1429         // FIXME: $imm field is not specified by asm string.  Mark as cgonly.
1430         isCodeGenOnly = 1 in {
1431     def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
1432                       IIC_Br, "mov\tpc, $target$jt",
1433                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
1434       let Inst{11-4}  = 0b00000000;
1435       let Inst{15-12} = 0b1111;
1436       let Inst{20}    = 0; // S Bit
1437       let Inst{24-21} = 0b1101;
1438       let Inst{27-25} = 0b000;
1439     }
1440     def BR_JTm : JTI<(outs),
1441                      (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
1442                      IIC_Br, "ldr\tpc, $target$jt",
1443                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1444                        imm:$id)]> {
1445       let Inst{15-12} = 0b1111;
1446       let Inst{20}    = 1; // L bit
1447       let Inst{21}    = 0; // W bit
1448       let Inst{22}    = 0; // B bit
1449       let Inst{24}    = 1; // P bit
1450       let Inst{27-25} = 0b011;
1451     }
1452     def BR_JTadd : PseudoInst<(outs),
1453                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
1454                    IIC_Br,
1455                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1456                      imm:$id)]>;
1457     } // isNotDuplicable = 1, isIndirectBranch = 1
1458   } // isBarrier = 1
1459
1460   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1461   // a two-value operand where a dag node expects two operands. :(
1462   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1463                IIC_Br, "b", "\t$target",
1464                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1465     bits<24> target;
1466     let Inst{23-0} = target;
1467   }
1468 }
1469
1470 // Branch and Exchange Jazelle -- for disassembly only
1471 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1472               [/* For disassembly only; pattern left blank */]> {
1473   let Inst{23-20} = 0b0010;
1474   //let Inst{19-8} = 0xfff;
1475   let Inst{7-4} = 0b0010;
1476 }
1477
1478 // Secure Monitor Call is a system instruction -- for disassembly only
1479 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1480               [/* For disassembly only; pattern left blank */]> {
1481   bits<4> opt;
1482   let Inst{23-4} = 0b01100000000000000111;
1483   let Inst{3-0} = opt;
1484 }
1485
1486 // Supervisor Call (Software Interrupt) -- for disassembly only
1487 let isCall = 1 in {
1488 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1489               [/* For disassembly only; pattern left blank */]> {
1490   bits<24> svc;
1491   let Inst{23-0} = svc;
1492 }
1493 }
1494
1495 // Store Return State is a system instruction -- for disassembly only
1496 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1497 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1498                 NoItinerary, "srs${amode}\tsp!, $mode",
1499                 [/* For disassembly only; pattern left blank */]> {
1500   let Inst{31-28} = 0b1111;
1501   let Inst{22-20} = 0b110; // W = 1
1502 }
1503
1504 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1505                 NoItinerary, "srs${amode}\tsp, $mode",
1506                 [/* For disassembly only; pattern left blank */]> {
1507   let Inst{31-28} = 0b1111;
1508   let Inst{22-20} = 0b100; // W = 0
1509 }
1510
1511 // Return From Exception is a system instruction -- for disassembly only
1512 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1513                 NoItinerary, "rfe${amode}\t$base!",
1514                 [/* For disassembly only; pattern left blank */]> {
1515   let Inst{31-28} = 0b1111;
1516   let Inst{22-20} = 0b011; // W = 1
1517 }
1518
1519 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1520                 NoItinerary, "rfe${amode}\t$base",
1521                 [/* For disassembly only; pattern left blank */]> {
1522   let Inst{31-28} = 0b1111;
1523   let Inst{22-20} = 0b001; // W = 0
1524 }
1525 } // isCodeGenOnly = 1
1526
1527 //===----------------------------------------------------------------------===//
1528 //  Load / store Instructions.
1529 //
1530
1531 // Load
1532
1533
1534 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1535                     UnOpFrag<(load node:$Src)>>;
1536 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1537                     UnOpFrag<(zextloadi8 node:$Src)>>;
1538 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1539                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1540 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1541                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1542
1543 // Special LDR for loads from non-pc-relative constpools.
1544 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1545     isReMaterializable = 1 in
1546 def LDRcp : AIldst1<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1547                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1548                  []> {
1549   bits<4> Rt;
1550   bits<17> addr;
1551   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1552   let Inst{19-16} = 0b1111;
1553   let Inst{15-12} = Rt;
1554   let Inst{11-0}  = addr{11-0};   // imm12
1555 }
1556
1557 // Loads with zero extension
1558 def LDRH  : AI3ld<0b1011, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1559                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1560                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1561
1562 // Loads with sign extension
1563 def LDRSH : AI3ld<0b1111, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1564                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1565                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1566
1567 def LDRSB : AI3ld<0b1101, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1568                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1569                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1570
1571 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1572     isCodeGenOnly = 1 in { // $dst2 doesn't exist in asmstring?
1573 // Load doubleword
1574 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
1575                  IIC_iLoad_d_r, "ldrd", "\t$dst1, $addr",
1576                  []>, Requires<[IsARM, HasV5TE]>;
1577
1578 // Indexed loads
1579 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1580   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1581                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1582                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1583     // {17-14}  Rn
1584     // {13}     1 == Rm, 0 == imm12
1585     // {12}     isAdd
1586     // {11-0}   imm12/Rm
1587     bits<18> addr;
1588     let Inst{25} = addr{13};
1589     let Inst{23} = addr{12};
1590     let Inst{19-16} = addr{17-14};
1591     let Inst{11-0} = addr{11-0};
1592   }
1593   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1594                       (ins GPR:$Rn, am2offset:$offset),
1595                       IndexModePost, LdFrm, itin,
1596                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1597     // {13}     1 == Rm, 0 == imm12
1598     // {12}     isAdd
1599     // {11-0}   imm12/Rm
1600     bits<14> offset;
1601     bits<4> Rn;
1602     let Inst{25} = offset{13};
1603     let Inst{23} = offset{12};
1604     let Inst{19-16} = Rn;
1605     let Inst{11-0} = offset{11-0};
1606   }
1607 }
1608
1609 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1610 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1611
1612 def LDRH_PRE  : AI3ldhpr<(outs GPR:$Rt, GPR:$Rn_wb),
1613                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1614                      "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1615
1616 def LDRH_POST : AI3ldhpo<(outs GPR:$Rt, GPR:$Rn_wb),
1617                   (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1618                     "ldrh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1619
1620 def LDRSH_PRE : AI3ldshpr<(outs GPR:$Rt, GPR:$Rn_wb),
1621                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1622                       "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1623
1624 def LDRSH_POST: AI3ldshpo<(outs GPR:$Rt, GPR:$Rn_wb),
1625                   (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1626                    "ldrsh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1627
1628 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$Rt, GPR:$Rn_wb),
1629                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1630                       "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1631
1632 def LDRSB_POST: AI3ldsbpo<(outs GPR:$Rt, GPR:$Rn_wb),
1633                     (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_ru,
1634                    "ldrsb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1635
1636 // For disassembly only
1637 def LDRD_PRE : AI3lddpr<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1638                         (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_d_ru,
1639                  "ldrd", "\t$dst1, $dst2, $addr!", "$addr.base = $base_wb", []>,
1640                 Requires<[IsARM, HasV5TE]>;
1641
1642 // For disassembly only
1643 def LDRD_POST : AI3lddpo<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1644                    (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_d_ru,
1645             "ldrd", "\t$dst1, $dst2, [$base], $offset", "$base = $base_wb", []>,
1646                 Requires<[IsARM, HasV5TE]>;
1647
1648 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1649
1650 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1651
1652 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$dst, GPR:$base_wb),
1653                    (ins GPR:$base, am2offset:$offset), IndexModeNone,
1654                    LdFrm, IIC_iLoad_ru,
1655                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1656   let Inst{21} = 1; // overwrite
1657 }
1658
1659 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1660                   (ins GPR:$base,am2offset:$offset), IndexModeNone,
1661                   LdFrm, IIC_iLoad_bh_ru,
1662                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1663   let Inst{21} = 1; // overwrite
1664 }
1665
1666 def LDRSBT : AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1667                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1668                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1669   let Inst{21} = 1; // overwrite
1670 }
1671
1672 def LDRHT : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1673                  (ins GPR:$base, am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1674                   "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1675   let Inst{21} = 1; // overwrite
1676 }
1677
1678 def LDRSHT : AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1679                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1680                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1681   let Inst{21} = 1; // overwrite
1682 }
1683
1684 // Store
1685
1686 // Stores with truncate
1687 def STRH : AI3sth<(outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1688                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1689                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1690
1691 // Store doubleword
1692 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1693     isCodeGenOnly = 1 in  // $src2 doesn't exist in asm string
1694 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1695                StMiscFrm, IIC_iStore_d_r,
1696                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1697
1698 // Indexed stores
1699 def STR_PRE  : AI2ldstidx<0, 0, 1, (outs GPR:$Rn_wb),
1700                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1701                      IndexModePre, StFrm, IIC_iStore_ru,
1702                     "str", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1703                     [(set GPR:$Rn_wb,
1704                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]> {
1705   // {13}     1 == Rm, 0 == imm12
1706   // {12}     isAdd
1707   // {11-0}   imm12/Rm
1708   bits<14> offset;
1709   bits<4> Rn;
1710   let Inst{25} = offset{13};
1711   let Inst{23} = offset{12};
1712   let Inst{19-16} = Rn;
1713   let Inst{11-0} = offset{11-0};
1714 }
1715
1716 def STR_POST : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
1717                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1718                      IndexModePost, StFrm, IIC_iStore_ru,
1719                     "str", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1720                     [(set GPR:$Rn_wb,
1721                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]> {
1722   // {13}     1 == Rm, 0 == imm12
1723   // {12}     isAdd
1724   // {11-0}   imm12/Rm
1725   bits<14> offset;
1726   bits<4> Rn;
1727   let Inst{25} = offset{13};
1728   let Inst{23} = offset{12};
1729   let Inst{19-16} = Rn;
1730   let Inst{11-0} = offset{11-0};
1731 }
1732
1733 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1734                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1735                      StMiscFrm, IIC_iStore_ru,
1736                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1737                     [(set GPR:$base_wb,
1738                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1739
1740 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1741                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1742                      StMiscFrm, IIC_iStore_bh_ru,
1743                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1744                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1745                                          GPR:$base, am3offset:$offset))]>;
1746
1747 def STRB_PRE : AI2ldstidx<0, 1, 1, (outs GPR:$Rn_wb),
1748                      (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1749                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1750                      "strb", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1751                     [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1752                                          GPR:$Rn, am2offset:$offset))]> {
1753   // {13}     1 == Rm, 0 == imm12
1754   // {12}     isAdd
1755   // {11-0}   imm12/Rm
1756   bits<14> offset;
1757   bits<4> Rn;
1758   let Inst{25} = offset{13};
1759   let Inst{23} = offset{12};
1760   let Inst{19-16} = Rn;
1761   let Inst{11-0} = offset{11-0};
1762 }
1763
1764 def STRB_POST: AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
1765                      (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1766                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1767                      "strb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1768                     [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1769                                          GPR:$Rn, am2offset:$offset))]> {
1770   // {13}     1 == Rm, 0 == imm12
1771   // {12}     isAdd
1772   // {11-0}   imm12/Rm
1773   bits<14> offset;
1774   bits<4> Rn;
1775   let Inst{25} = offset{13};
1776   let Inst{23} = offset{12};
1777   let Inst{19-16} = Rn;
1778   let Inst{11-0} = offset{11-0};
1779 }
1780
1781 // For disassembly only
1782 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1783                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1784                      StMiscFrm, IIC_iStore_d_ru,
1785                      "strd", "\t$src1, $src2, [$base, $offset]!",
1786                      "$base = $base_wb", []>;
1787
1788 // For disassembly only
1789 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1790                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1791                      StMiscFrm, IIC_iStore_d_ru,
1792                      "strd", "\t$src1, $src2, [$base], $offset",
1793                      "$base = $base_wb", []>;
1794
1795 // STRT, STRBT, and STRHT are for disassembly only.
1796
1797 def STRT : AI2ldstidx<0, 0, 0, (outs GPR:$base_wb),
1798                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1799                     IndexModeNone, StFrm, IIC_iStore_ru,
1800                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1801                     [/* For disassembly only; pattern left blank */]> {
1802   let Inst{21} = 1; // overwrite
1803 }
1804
1805 def STRBT : AI2ldstidx<0, 1, 0, (outs GPR:$base_wb),
1806                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1807                      IndexModeNone, StFrm, IIC_iStore_bh_ru,
1808                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1809                      [/* For disassembly only; pattern left blank */]> {
1810   let Inst{21} = 1; // overwrite
1811 }
1812
1813 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1814                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1815                     StMiscFrm, IIC_iStore_bh_ru,
1816                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1817                     [/* For disassembly only; pattern left blank */]> {
1818   let Inst{21} = 1; // overwrite
1819 }
1820
1821 //===----------------------------------------------------------------------===//
1822 //  Load / store multiple Instructions.
1823 //
1824
1825 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1826                          InstrItinClass itin, InstrItinClass itin_upd> {
1827   def IA :
1828     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1829          IndexModeNone, f, itin,
1830          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1831     let Inst{24-23} = 0b01;       // Increment After
1832     let Inst{21}    = 0;          // No writeback
1833     let Inst{20}    = L_bit;
1834   }
1835   def IA_UPD :
1836     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1837          IndexModeUpd, f, itin_upd,
1838          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1839     let Inst{24-23} = 0b01;       // Increment After
1840     let Inst{21}    = 1;          // Writeback
1841     let Inst{20}    = L_bit;
1842   }
1843   def DA :
1844     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1845          IndexModeNone, f, itin,
1846          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1847     let Inst{24-23} = 0b00;       // Decrement After
1848     let Inst{21}    = 0;          // No writeback
1849     let Inst{20}    = L_bit;
1850   }
1851   def DA_UPD :
1852     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1853          IndexModeUpd, f, itin_upd,
1854          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1855     let Inst{24-23} = 0b00;       // Decrement After
1856     let Inst{21}    = 1;          // Writeback
1857     let Inst{20}    = L_bit;
1858   }
1859   def DB :
1860     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1861          IndexModeNone, f, itin,
1862          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1863     let Inst{24-23} = 0b10;       // Decrement Before
1864     let Inst{21}    = 0;          // No writeback
1865     let Inst{20}    = L_bit;
1866   }
1867   def DB_UPD :
1868     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1869          IndexModeUpd, f, itin_upd,
1870          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1871     let Inst{24-23} = 0b10;       // Decrement Before
1872     let Inst{21}    = 1;          // Writeback
1873     let Inst{20}    = L_bit;
1874   }
1875   def IB :
1876     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1877          IndexModeNone, f, itin,
1878          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1879     let Inst{24-23} = 0b11;       // Increment Before
1880     let Inst{21}    = 0;          // No writeback
1881     let Inst{20}    = L_bit;
1882   }
1883   def IB_UPD :
1884     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1885          IndexModeUpd, f, itin_upd,
1886          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1887     let Inst{24-23} = 0b11;       // Increment Before
1888     let Inst{21}    = 1;          // Writeback
1889     let Inst{20}    = L_bit;
1890   }
1891 }
1892
1893 let neverHasSideEffects = 1 in {
1894
1895 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1896 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
1897
1898 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1899 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
1900
1901 } // neverHasSideEffects
1902
1903 // Load / Store Multiple Mnemnoic Aliases
1904 def : MnemonicAlias<"ldm", "ldmia">;
1905 def : MnemonicAlias<"stm", "stmia">;
1906
1907 // FIXME: remove when we have a way to marking a MI with these properties.
1908 // FIXME: Should pc be an implicit operand like PICADD, etc?
1909 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1910     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1911 def LDMIA_RET : AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
1912                                       reglist:$regs, variable_ops),
1913                      IndexModeUpd, LdStMulFrm, IIC_iLoad_mBr,
1914                      "ldmia${p}\t$Rn!, $regs",
1915                      "$Rn = $wb", []> {
1916   let Inst{24-23} = 0b01;       // Increment After
1917   let Inst{21}    = 1;          // Writeback
1918   let Inst{20}    = 1;          // Load
1919 }
1920
1921 //===----------------------------------------------------------------------===//
1922 //  Move Instructions.
1923 //
1924
1925 let neverHasSideEffects = 1 in
1926 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1927                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1928   bits<4> Rd;
1929   bits<4> Rm;
1930
1931   let Inst{11-4} = 0b00000000;
1932   let Inst{25} = 0;
1933   let Inst{3-0} = Rm;
1934   let Inst{15-12} = Rd;
1935 }
1936
1937 // A version for the smaller set of tail call registers.
1938 let neverHasSideEffects = 1 in
1939 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1940                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1941   bits<4> Rd;
1942   bits<4> Rm;
1943
1944   let Inst{11-4} = 0b00000000;
1945   let Inst{25} = 0;
1946   let Inst{3-0} = Rm;
1947   let Inst{15-12} = Rd;
1948 }
1949
1950 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1951                 DPSoRegFrm, IIC_iMOVsr,
1952                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1953                 UnaryDP {
1954   bits<4> Rd;
1955   bits<12> src;
1956   let Inst{15-12} = Rd;
1957   let Inst{11-0} = src;
1958   let Inst{25} = 0;
1959 }
1960
1961 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1962 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1963                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1964   bits<4> Rd;
1965   bits<12> imm;
1966   let Inst{25} = 1;
1967   let Inst{15-12} = Rd;
1968   let Inst{19-16} = 0b0000;
1969   let Inst{11-0} = imm;
1970 }
1971
1972 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1973 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm:$imm),
1974                  DPFrm, IIC_iMOVi,
1975                  "movw", "\t$Rd, $imm",
1976                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1977                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1978   bits<4> Rd;
1979   bits<16> imm;
1980   let Inst{15-12} = Rd;
1981   let Inst{11-0}  = imm{11-0};
1982   let Inst{19-16} = imm{15-12};
1983   let Inst{20} = 0;
1984   let Inst{25} = 1;
1985 }
1986
1987 let Constraints = "$src = $Rd" in
1988 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm:$imm),
1989                   DPFrm, IIC_iMOVi,
1990                   "movt", "\t$Rd, $imm",
1991                   [(set GPR:$Rd,
1992                         (or (and GPR:$src, 0xffff),
1993                             lo16AllZero:$imm))]>, UnaryDP,
1994                   Requires<[IsARM, HasV6T2]> {
1995   bits<4> Rd;
1996   bits<16> imm;
1997   let Inst{15-12} = Rd;
1998   let Inst{11-0}  = imm{11-0};
1999   let Inst{19-16} = imm{15-12};
2000   let Inst{20} = 0;
2001   let Inst{25} = 1;
2002 }
2003
2004 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2005       Requires<[IsARM, HasV6T2]>;
2006
2007 let Uses = [CPSR] in
2008 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2009                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2010                     Requires<[IsARM]>;
2011
2012 // These aren't really mov instructions, but we have to define them this way
2013 // due to flag operands.
2014
2015 let Defs = [CPSR] in {
2016 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2017                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2018                       Requires<[IsARM]>;
2019 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2020                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2021                       Requires<[IsARM]>;
2022 }
2023
2024 //===----------------------------------------------------------------------===//
2025 //  Extend Instructions.
2026 //
2027
2028 // Sign extenders
2029
2030 defm SXTB  : AI_ext_rrot<0b01101010,
2031                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2032 defm SXTH  : AI_ext_rrot<0b01101011,
2033                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2034
2035 defm SXTAB : AI_exta_rrot<0b01101010,
2036                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2037 defm SXTAH : AI_exta_rrot<0b01101011,
2038                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2039
2040 // For disassembly only
2041 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2042
2043 // For disassembly only
2044 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2045
2046 // Zero extenders
2047
2048 let AddedComplexity = 16 in {
2049 defm UXTB   : AI_ext_rrot<0b01101110,
2050                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2051 defm UXTH   : AI_ext_rrot<0b01101111,
2052                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2053 defm UXTB16 : AI_ext_rrot<0b01101100,
2054                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2055
2056 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2057 //        The transformation should probably be done as a combiner action
2058 //        instead so we can include a check for masking back in the upper
2059 //        eight bits of the source into the lower eight bits of the result.
2060 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2061 //               (UXTB16r_rot GPR:$Src, 24)>;
2062 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2063                (UXTB16r_rot GPR:$Src, 8)>;
2064
2065 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2066                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2067 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2068                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2069 }
2070
2071 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2072 // For disassembly only
2073 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2074
2075
2076 def SBFX  : I<(outs GPR:$Rd),
2077               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2078                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2079                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2080                Requires<[IsARM, HasV6T2]> {
2081   bits<4> Rd;
2082   bits<4> Rn;
2083   bits<5> lsb;
2084   bits<5> width;
2085   let Inst{27-21} = 0b0111101;
2086   let Inst{6-4}   = 0b101;
2087   let Inst{20-16} = width;
2088   let Inst{15-12} = Rd;
2089   let Inst{11-7}  = lsb;
2090   let Inst{3-0}   = Rn;
2091 }
2092
2093 def UBFX  : I<(outs GPR:$Rd),
2094               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2095                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2096                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2097                Requires<[IsARM, HasV6T2]> {
2098   bits<4> Rd;
2099   bits<4> Rn;
2100   bits<5> lsb;
2101   bits<5> width;
2102   let Inst{27-21} = 0b0111111;
2103   let Inst{6-4}   = 0b101;
2104   let Inst{20-16} = width;
2105   let Inst{15-12} = Rd;
2106   let Inst{11-7}  = lsb;
2107   let Inst{3-0}   = Rn;
2108 }
2109
2110 //===----------------------------------------------------------------------===//
2111 //  Arithmetic Instructions.
2112 //
2113
2114 defm ADD  : AsI1_bin_irs<0b0100, "add",
2115                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2116                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
2117 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2118                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2119                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
2120
2121 // ADD and SUB with 's' bit set.
2122 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2123                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2124                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2125 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2126                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2127                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2128
2129 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2130                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2131 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2132                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2133 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
2134                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2135 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
2136                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2137
2138 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2139                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2140                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2141   bits<4> Rd;
2142   bits<4> Rn;
2143   bits<12> imm;
2144   let Inst{25} = 1;
2145   let Inst{15-12} = Rd;
2146   let Inst{19-16} = Rn;
2147   let Inst{11-0} = imm;
2148 }
2149
2150 // The reg/reg form is only defined for the disassembler; for codegen it is
2151 // equivalent to SUBrr.
2152 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2153                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2154                  [/* For disassembly only; pattern left blank */]> {
2155   bits<4> Rd;
2156   bits<4> Rn;
2157   bits<4> Rm;
2158   let Inst{11-4} = 0b00000000;
2159   let Inst{25} = 0;
2160   let Inst{3-0} = Rm;
2161   let Inst{15-12} = Rd;
2162   let Inst{19-16} = Rn;
2163 }
2164
2165 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2166                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2167                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2168   bits<4> Rd;
2169   bits<4> Rn;
2170   bits<12> shift;
2171   let Inst{25} = 0;
2172   let Inst{11-0} = shift;
2173   let Inst{15-12} = Rd;
2174   let Inst{19-16} = Rn;
2175 }
2176
2177 // RSB with 's' bit set.
2178 let Defs = [CPSR] in {
2179 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2180                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
2181                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
2182   bits<4> Rd;
2183   bits<4> Rn;
2184   bits<12> imm;
2185   let Inst{25} = 1;
2186   let Inst{20} = 1;
2187   let Inst{15-12} = Rd;
2188   let Inst{19-16} = Rn;
2189   let Inst{11-0} = imm;
2190 }
2191 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2192                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
2193                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
2194   bits<4> Rd;
2195   bits<4> Rn;
2196   bits<12> shift;
2197   let Inst{25} = 0;
2198   let Inst{20} = 1;
2199   let Inst{11-0} = shift;
2200   let Inst{15-12} = Rd;
2201   let Inst{19-16} = Rn;
2202 }
2203 }
2204
2205 let Uses = [CPSR] in {
2206 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2207                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2208                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2209                  Requires<[IsARM]> {
2210   bits<4> Rd;
2211   bits<4> Rn;
2212   bits<12> imm;
2213   let Inst{25} = 1;
2214   let Inst{15-12} = Rd;
2215   let Inst{19-16} = Rn;
2216   let Inst{11-0} = imm;
2217 }
2218 // The reg/reg form is only defined for the disassembler; for codegen it is
2219 // equivalent to SUBrr.
2220 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2221                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2222                  [/* For disassembly only; pattern left blank */]> {
2223   bits<4> Rd;
2224   bits<4> Rn;
2225   bits<4> Rm;
2226   let Inst{11-4} = 0b00000000;
2227   let Inst{25} = 0;
2228   let Inst{3-0} = Rm;
2229   let Inst{15-12} = Rd;
2230   let Inst{19-16} = Rn;
2231 }
2232 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2233                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2234                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2235                  Requires<[IsARM]> {
2236   bits<4> Rd;
2237   bits<4> Rn;
2238   bits<12> shift;
2239   let Inst{25} = 0;
2240   let Inst{11-0} = shift;
2241   let Inst{15-12} = Rd;
2242   let Inst{19-16} = Rn;
2243 }
2244 }
2245
2246 // FIXME: Allow these to be predicated.
2247 let Defs = [CPSR], Uses = [CPSR] in {
2248 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2249                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2250                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2251                   Requires<[IsARM]> {
2252   bits<4> Rd;
2253   bits<4> Rn;
2254   bits<12> imm;
2255   let Inst{25} = 1;
2256   let Inst{20} = 1;
2257   let Inst{15-12} = Rd;
2258   let Inst{19-16} = Rn;
2259   let Inst{11-0} = imm;
2260 }
2261 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2262                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2263                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2264                   Requires<[IsARM]> {
2265   bits<4> Rd;
2266   bits<4> Rn;
2267   bits<12> shift;
2268   let Inst{25} = 0;
2269   let Inst{20} = 1;
2270   let Inst{11-0} = shift;
2271   let Inst{15-12} = Rd;
2272   let Inst{19-16} = Rn;
2273 }
2274 }
2275
2276 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2277 // The assume-no-carry-in form uses the negation of the input since add/sub
2278 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2279 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2280 // details.
2281 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2282              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2283 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2284              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2285 // The with-carry-in form matches bitwise not instead of the negation.
2286 // Effectively, the inverse interpretation of the carry flag already accounts
2287 // for part of the negation.
2288 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2289              (SBCri  GPR:$src, so_imm_not:$imm)>;
2290
2291 // Note: These are implemented in C++ code, because they have to generate
2292 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2293 // cannot produce.
2294 // (mul X, 2^n+1) -> (add (X << n), X)
2295 // (mul X, 2^n-1) -> (rsb X, (X << n))
2296
2297 // ARM Arithmetic Instruction -- for disassembly only
2298 // GPR:$dst = GPR:$a op GPR:$b
2299 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2300           list<dag> pattern = [/* For disassembly only; pattern left blank */]>
2301   : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iALUr,
2302        opc, "\t$Rd, $Rn, $Rm", pattern> {
2303   bits<4> Rd;
2304   bits<4> Rn;
2305   bits<4> Rm;
2306   let Inst{27-20} = op27_20;
2307   let Inst{11-4} = op11_4;
2308   let Inst{19-16} = Rn;
2309   let Inst{15-12} = Rd;
2310   let Inst{3-0}   = Rm;
2311 }
2312
2313 // Saturating add/subtract -- for disassembly only
2314
2315 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2316                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rn, GPR:$Rm))]>;
2317 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2318                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rn, GPR:$Rm))]>;
2319 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd">;
2320 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub">;
2321
2322 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2323 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2324 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2325 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2326 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2327 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2328 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2329 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2330 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2331 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2332 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2333 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2334
2335 // Signed/Unsigned add/subtract -- for disassembly only
2336
2337 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2338 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2339 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2340 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2341 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2342 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2343 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2344 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2345 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2346 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2347 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2348 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2349
2350 // Signed/Unsigned halving add/subtract -- for disassembly only
2351
2352 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2353 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2354 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2355 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2356 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2357 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2358 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2359 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2360 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2361 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2362 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2363 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2364
2365 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2366
2367 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2368                 MulFrm /* for convenience */, NoItinerary, "usad8",
2369                 "\t$Rd, $Rn, $Rm", []>,
2370              Requires<[IsARM, HasV6]> {
2371   bits<4> Rd;
2372   bits<4> Rn;
2373   bits<4> Rm;
2374   let Inst{27-20} = 0b01111000;
2375   let Inst{15-12} = 0b1111;
2376   let Inst{7-4} = 0b0001;
2377   let Inst{19-16} = Rd;
2378   let Inst{11-8} = Rm;
2379   let Inst{3-0} = Rn;
2380 }
2381 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2382                 MulFrm /* for convenience */, NoItinerary, "usada8",
2383                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2384              Requires<[IsARM, HasV6]> {
2385   bits<4> Rd;
2386   bits<4> Rn;
2387   bits<4> Rm;
2388   bits<4> Ra;
2389   let Inst{27-20} = 0b01111000;
2390   let Inst{7-4} = 0b0001;
2391   let Inst{19-16} = Rd;
2392   let Inst{15-12} = Ra;
2393   let Inst{11-8} = Rm;
2394   let Inst{3-0} = Rn;
2395 }
2396
2397 // Signed/Unsigned saturate -- for disassembly only
2398
2399 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2400               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2401               [/* For disassembly only; pattern left blank */]> {
2402   bits<4> Rd;
2403   bits<5> sat_imm;
2404   bits<4> Rn;
2405   bits<8> sh;
2406   let Inst{27-21} = 0b0110101;
2407   let Inst{5-4} = 0b01;
2408   let Inst{20-16} = sat_imm;
2409   let Inst{15-12} = Rd;
2410   let Inst{11-7} = sh{7-3};
2411   let Inst{6} = sh{0};
2412   let Inst{3-0} = Rn;
2413 }
2414
2415 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2416                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2417                 [/* For disassembly only; pattern left blank */]> {
2418   bits<4> Rd;
2419   bits<4> sat_imm;
2420   bits<4> Rn;
2421   let Inst{27-20} = 0b01101010;
2422   let Inst{11-4} = 0b11110011;
2423   let Inst{15-12} = Rd;
2424   let Inst{19-16} = sat_imm;
2425   let Inst{3-0} = Rn;
2426 }
2427
2428 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2429               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2430               [/* For disassembly only; pattern left blank */]> {
2431   bits<4> Rd;
2432   bits<5> sat_imm;
2433   bits<4> Rn;
2434   bits<8> sh;
2435   let Inst{27-21} = 0b0110111;
2436   let Inst{5-4} = 0b01;
2437   let Inst{15-12} = Rd;
2438   let Inst{11-7} = sh{7-3};
2439   let Inst{6} = sh{0};
2440   let Inst{20-16} = sat_imm;
2441   let Inst{3-0} = Rn;
2442 }
2443
2444 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2445                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2446                 [/* For disassembly only; pattern left blank */]> {
2447   bits<4> Rd;
2448   bits<4> sat_imm;
2449   bits<4> Rn;
2450   let Inst{27-20} = 0b01101110;
2451   let Inst{11-4} = 0b11110011;
2452   let Inst{15-12} = Rd;
2453   let Inst{19-16} = sat_imm;
2454   let Inst{3-0} = Rn;
2455 }
2456
2457 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2458 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2459
2460 //===----------------------------------------------------------------------===//
2461 //  Bitwise Instructions.
2462 //
2463
2464 defm AND   : AsI1_bin_irs<0b0000, "and",
2465                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2466                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2467 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2468                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2469                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2470 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2471                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2472                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2473 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2474                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2475                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2476
2477 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2478                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2479                "bfc", "\t$Rd, $imm", "$src = $Rd",
2480                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2481                Requires<[IsARM, HasV6T2]> {
2482   bits<4> Rd;
2483   bits<10> imm;
2484   let Inst{27-21} = 0b0111110;
2485   let Inst{6-0}   = 0b0011111;
2486   let Inst{15-12} = Rd;
2487   let Inst{11-7}  = imm{4-0}; // lsb
2488   let Inst{20-16} = imm{9-5}; // width
2489 }
2490
2491 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2492 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2493                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2494                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2495                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2496                                 bf_inv_mask_imm:$imm))]>,
2497                Requires<[IsARM, HasV6T2]> {
2498   bits<4> Rd;
2499   bits<4> Rn;
2500   bits<10> imm;
2501   let Inst{27-21} = 0b0111110;
2502   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2503   let Inst{15-12} = Rd;
2504   let Inst{11-7}  = imm{4-0}; // lsb
2505   let Inst{20-16} = imm{9-5}; // width
2506   let Inst{3-0}   = Rn;
2507 }
2508
2509 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2510                   "mvn", "\t$Rd, $Rm",
2511                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2512   bits<4> Rd;
2513   bits<4> Rm;
2514   let Inst{25} = 0;
2515   let Inst{19-16} = 0b0000;
2516   let Inst{11-4} = 0b00000000;
2517   let Inst{15-12} = Rd;
2518   let Inst{3-0} = Rm;
2519 }
2520 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2521                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2522                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2523   bits<4> Rd;
2524   bits<12> shift;
2525   let Inst{25} = 0;
2526   let Inst{19-16} = 0b0000;
2527   let Inst{15-12} = Rd;
2528   let Inst{11-0} = shift;
2529 }
2530 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2531 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2532                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2533                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2534   bits<4> Rd;
2535   bits<12> imm;
2536   let Inst{25} = 1;
2537   let Inst{19-16} = 0b0000;
2538   let Inst{15-12} = Rd;
2539   let Inst{11-0} = imm;
2540 }
2541
2542 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2543              (BICri GPR:$src, so_imm_not:$imm)>;
2544
2545 //===----------------------------------------------------------------------===//
2546 //  Multiply Instructions.
2547 //
2548 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2549              string opc, string asm, list<dag> pattern>
2550   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2551   bits<4> Rd;
2552   bits<4> Rm;
2553   bits<4> Rn;
2554   let Inst{19-16} = Rd;
2555   let Inst{11-8}  = Rm;
2556   let Inst{3-0}   = Rn;
2557 }
2558 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2559              string opc, string asm, list<dag> pattern>
2560   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2561   bits<4> RdLo;
2562   bits<4> RdHi;
2563   bits<4> Rm;
2564   bits<4> Rn;
2565   let Inst{19-16} = RdHi;
2566   let Inst{15-12} = RdLo;
2567   let Inst{11-8}  = Rm;
2568   let Inst{3-0}   = Rn;
2569 }
2570
2571 let isCommutable = 1 in
2572 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2573                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2574                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>;
2575
2576 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2577                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2578                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]> {
2579   bits<4> Ra;
2580   let Inst{15-12} = Ra;
2581 }
2582
2583 def MLS  : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
2584                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
2585                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
2586                    Requires<[IsARM, HasV6T2]> {
2587   bits<4> Rd;
2588   bits<4> Rm;
2589   bits<4> Rn;
2590   let Inst{19-16} = Rd;
2591   let Inst{11-8}  = Rm;
2592   let Inst{3-0}   = Rn;
2593 }
2594
2595 // Extra precision multiplies with low / high results
2596
2597 let neverHasSideEffects = 1 in {
2598 let isCommutable = 1 in {
2599 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2600                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2601                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2602
2603 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2604                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2605                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2606 }
2607
2608 // Multiply + accumulate
2609 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2610                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2611                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2612
2613 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2614                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2615                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2616
2617 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2618                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2619                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2620                     Requires<[IsARM, HasV6]> {
2621   bits<4> RdLo;
2622   bits<4> RdHi;
2623   bits<4> Rm;
2624   bits<4> Rn;
2625   let Inst{19-16} = RdLo;
2626   let Inst{15-12} = RdHi;
2627   let Inst{11-8}  = Rm;
2628   let Inst{3-0}   = Rn;
2629 }
2630 } // neverHasSideEffects
2631
2632 // Most significant word multiply
2633 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2634                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2635                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2636             Requires<[IsARM, HasV6]> {
2637   let Inst{15-12} = 0b1111;
2638 }
2639
2640 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2641                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2642                [/* For disassembly only; pattern left blank */]>,
2643             Requires<[IsARM, HasV6]> {
2644   let Inst{15-12} = 0b1111;
2645 }
2646
2647 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2648                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2649                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2650                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2651             Requires<[IsARM, HasV6]>;
2652
2653 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2654                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2655                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2656                [/* For disassembly only; pattern left blank */]>,
2657             Requires<[IsARM, HasV6]>;
2658
2659 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2660                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2661                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2662                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2663             Requires<[IsARM, HasV6]>;
2664
2665 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2666                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2667                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2668                [/* For disassembly only; pattern left blank */]>,
2669             Requires<[IsARM, HasV6]>;
2670
2671 multiclass AI_smul<string opc, PatFrag opnode> {
2672   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2673               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2674               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2675                                       (sext_inreg GPR:$Rm, i16)))]>,
2676            Requires<[IsARM, HasV5TE]>;
2677
2678   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2679               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2680               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2681                                       (sra GPR:$Rm, (i32 16))))]>,
2682            Requires<[IsARM, HasV5TE]>;
2683
2684   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2685               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2686               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2687                                       (sext_inreg GPR:$Rm, i16)))]>,
2688            Requires<[IsARM, HasV5TE]>;
2689
2690   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2691               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2692               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2693                                       (sra GPR:$Rm, (i32 16))))]>,
2694             Requires<[IsARM, HasV5TE]>;
2695
2696   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2697               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2698               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2699                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2700            Requires<[IsARM, HasV5TE]>;
2701
2702   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2703               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2704               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2705                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2706             Requires<[IsARM, HasV5TE]>;
2707 }
2708
2709
2710 multiclass AI_smla<string opc, PatFrag opnode> {
2711   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2712               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2713               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2714               [(set GPR:$Rd, (add GPR:$Ra,
2715                                (opnode (sext_inreg GPR:$Rn, i16),
2716                                        (sext_inreg GPR:$Rm, i16))))]>,
2717            Requires<[IsARM, HasV5TE]>;
2718
2719   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2720               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2721               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2722               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2723                                                    (sra GPR:$Rm, (i32 16)))))]>,
2724            Requires<[IsARM, HasV5TE]>;
2725
2726   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2727               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2728               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2729               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2730                                                 (sext_inreg GPR:$Rm, i16))))]>,
2731            Requires<[IsARM, HasV5TE]>;
2732
2733   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2734               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2735               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2736              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2737                                                    (sra GPR:$Rm, (i32 16)))))]>,
2738             Requires<[IsARM, HasV5TE]>;
2739
2740   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2741               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2742               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2743               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2744                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2745            Requires<[IsARM, HasV5TE]>;
2746
2747   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2748               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2749               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2750               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2751                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2752             Requires<[IsARM, HasV5TE]>;
2753 }
2754
2755 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2756 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2757
2758 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2759 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2760                       (ins GPR:$Rn, GPR:$Rm),
2761                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2762                       [/* For disassembly only; pattern left blank */]>,
2763               Requires<[IsARM, HasV5TE]>;
2764
2765 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2766                       (ins GPR:$Rn, GPR:$Rm),
2767                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2768                       [/* For disassembly only; pattern left blank */]>,
2769               Requires<[IsARM, HasV5TE]>;
2770
2771 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2772                       (ins GPR:$Rn, GPR:$Rm),
2773                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2774                       [/* For disassembly only; pattern left blank */]>,
2775               Requires<[IsARM, HasV5TE]>;
2776
2777 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2778                       (ins GPR:$Rn, GPR:$Rm),
2779                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2780                       [/* For disassembly only; pattern left blank */]>,
2781               Requires<[IsARM, HasV5TE]>;
2782
2783 // Helper class for AI_smld -- for disassembly only
2784 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2785                     InstrItinClass itin, string opc, string asm>
2786   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2787   bits<4> Rn;
2788   bits<4> Rm;
2789   let Inst{4}     = 1;
2790   let Inst{5}     = swap;
2791   let Inst{6}     = sub;
2792   let Inst{7}     = 0;
2793   let Inst{21-20} = 0b00;
2794   let Inst{22}    = long;
2795   let Inst{27-23} = 0b01110;
2796   let Inst{11-8}  = Rm;
2797   let Inst{3-0}   = Rn;
2798 }
2799 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2800                 InstrItinClass itin, string opc, string asm>
2801   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2802   bits<4> Rd;
2803   let Inst{15-12} = 0b1111;
2804   let Inst{19-16} = Rd;
2805 }
2806 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2807                 InstrItinClass itin, string opc, string asm>
2808   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2809   bits<4> Ra;
2810   let Inst{15-12} = Ra;
2811 }
2812 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2813                   InstrItinClass itin, string opc, string asm>
2814   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2815   bits<4> RdLo;
2816   bits<4> RdHi;
2817   let Inst{19-16} = RdHi;
2818   let Inst{15-12} = RdLo;
2819 }
2820
2821 multiclass AI_smld<bit sub, string opc> {
2822
2823   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2824                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2825
2826   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2827                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2828
2829   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2830                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2831                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2832
2833   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2834                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2835                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2836
2837 }
2838
2839 defm SMLA : AI_smld<0, "smla">;
2840 defm SMLS : AI_smld<1, "smls">;
2841
2842 multiclass AI_sdml<bit sub, string opc> {
2843
2844   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2845                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2846   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2847                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2848 }
2849
2850 defm SMUA : AI_sdml<0, "smua">;
2851 defm SMUS : AI_sdml<1, "smus">;
2852
2853 //===----------------------------------------------------------------------===//
2854 //  Misc. Arithmetic Instructions.
2855 //
2856
2857 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2858               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2859               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2860
2861 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2862               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2863               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2864            Requires<[IsARM, HasV6T2]>;
2865
2866 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2867               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2868               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2869
2870 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2871                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2872                [(set GPR:$Rd,
2873                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2874                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2875                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2876                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2877                Requires<[IsARM, HasV6]>;
2878
2879 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2880                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2881                [(set GPR:$Rd,
2882                   (sext_inreg
2883                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2884                         (shl GPR:$Rm, (i32 8))), i16))]>,
2885                Requires<[IsARM, HasV6]>;
2886
2887 def lsl_shift_imm : SDNodeXForm<imm, [{
2888   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2889   return CurDAG->getTargetConstant(Sh, MVT::i32);
2890 }]>;
2891
2892 def lsl_amt : PatLeaf<(i32 imm), [{
2893   return (N->getZExtValue() < 32);
2894 }], lsl_shift_imm>;
2895
2896 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
2897                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2898                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2899                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
2900                                   (and (shl GPR:$Rm, lsl_amt:$sh),
2901                                        0xFFFF0000)))]>,
2902                Requires<[IsARM, HasV6]>;
2903
2904 // Alternate cases for PKHBT where identities eliminate some nodes.
2905 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
2906                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
2907 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
2908                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
2909
2910 def asr_shift_imm : SDNodeXForm<imm, [{
2911   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
2912   return CurDAG->getTargetConstant(Sh, MVT::i32);
2913 }]>;
2914
2915 def asr_amt : PatLeaf<(i32 imm), [{
2916   return (N->getZExtValue() <= 32);
2917 }], asr_shift_imm>;
2918
2919 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2920 // will match the pattern below.
2921 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
2922                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2923                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2924                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
2925                                   (and (sra GPR:$Rm, asr_amt:$sh),
2926                                        0xFFFF)))]>,
2927                Requires<[IsARM, HasV6]>;
2928
2929 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2930 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2931 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
2932                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
2933 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2934                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
2935                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
2936
2937 //===----------------------------------------------------------------------===//
2938 //  Comparison Instructions...
2939 //
2940
2941 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2942                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2943                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2944
2945 // FIXME: We have to be careful when using the CMN instruction and comparison
2946 // with 0. One would expect these two pieces of code should give identical
2947 // results:
2948 //
2949 //   rsbs r1, r1, 0
2950 //   cmp  r0, r1
2951 //   mov  r0, #0
2952 //   it   ls
2953 //   mov  r0, #1
2954 //
2955 // and:
2956 //
2957 //   cmn  r0, r1
2958 //   mov  r0, #0
2959 //   it   ls
2960 //   mov  r0, #1
2961 //
2962 // However, the CMN gives the *opposite* result when r1 is 0. This is because
2963 // the carry flag is set in the CMP case but not in the CMN case. In short, the
2964 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
2965 // value of r0 and the carry bit (because the "carry bit" parameter to
2966 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
2967 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
2968 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
2969 // parameter to AddWithCarry is defined as 0).
2970 //
2971 // When x is 0 and unsigned:
2972 //
2973 //    x = 0
2974 //   ~x = 0xFFFF FFFF
2975 //   ~x + 1 = 0x1 0000 0000
2976 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
2977 //
2978 // Therefore, we should disable CMN when comparing against zero, until we can
2979 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
2980 // when it's a comparison which doesn't look at the 'carry' flag).
2981 //
2982 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
2983 //
2984 // This is related to <rdar://problem/7569620>.
2985 //
2986 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2987 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2988
2989 // Note that TST/TEQ don't set all the same flags that CMP does!
2990 defm TST  : AI1_cmp_irs<0b1000, "tst",
2991                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2992                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
2993 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2994                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2995                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
2996
2997 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
2998                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2999                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
3000 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3001                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3002                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3003
3004 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3005 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3006
3007 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3008              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3009
3010 // Pseudo i64 compares for some floating point compares.
3011 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3012     Defs = [CPSR] in {
3013 def BCCi64 : PseudoInst<(outs),
3014     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3015      IIC_Br,
3016     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3017
3018 def BCCZi64 : PseudoInst<(outs),
3019      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3020     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3021 } // usesCustomInserter
3022
3023
3024 // Conditional moves
3025 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3026 // a two-value operand where a dag node expects two operands. :(
3027 // FIXME: These should all be pseudo-instructions that get expanded to
3028 //        the normal MOV instructions. That would fix the dependency on
3029 //        special casing them in tblgen.
3030 let neverHasSideEffects = 1 in {
3031 def MOVCCr : AI1<0b1101, (outs GPR:$Rd), (ins GPR:$false, GPR:$Rm), DPFrm,
3032                 IIC_iCMOVr, "mov", "\t$Rd, $Rm",
3033       [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3034                 RegConstraint<"$false = $Rd">, UnaryDP {
3035   bits<4> Rd;
3036   bits<4> Rm;
3037   let Inst{25} = 0;
3038   let Inst{20} = 0;
3039   let Inst{15-12} = Rd;
3040   let Inst{11-4} = 0b00000000;
3041   let Inst{3-0} = Rm;
3042 }
3043
3044 def MOVCCs : AI1<0b1101, (outs GPR:$Rd),
3045                  (ins GPR:$false, so_reg:$shift), DPSoRegFrm, IIC_iCMOVsr,
3046                 "mov", "\t$Rd, $shift",
3047    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3048                 RegConstraint<"$false = $Rd">, UnaryDP {
3049   bits<4> Rd;
3050   bits<12> shift;
3051   let Inst{25} = 0;
3052   let Inst{20} = 0;
3053   let Inst{19-16} = 0;
3054   let Inst{15-12} = Rd;
3055   let Inst{11-0} = shift;
3056 }
3057
3058 let isMoveImm = 1 in
3059 def MOVCCi16 : AI1<0b1000, (outs GPR:$Rd), (ins GPR:$false, i32imm:$imm),
3060                  DPFrm, IIC_iMOVi,
3061                  "movw", "\t$Rd, $imm",
3062                  []>,
3063                  RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
3064                  UnaryDP {
3065   bits<4> Rd;
3066   bits<16> imm;
3067   let Inst{25} = 1;
3068   let Inst{20} = 0;
3069   let Inst{19-16} = imm{15-12};
3070   let Inst{15-12} = Rd;
3071   let Inst{11-0}  = imm{11-0};
3072 }
3073
3074 let isMoveImm = 1 in
3075 def MOVCCi : AI1<0b1101, (outs GPR:$Rd),
3076                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3077                 "mov", "\t$Rd, $imm",
3078    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3079                 RegConstraint<"$false = $Rd">, UnaryDP {
3080   bits<4> Rd;
3081   bits<12> imm;
3082   let Inst{25} = 1;
3083   let Inst{20} = 0;
3084   let Inst{19-16} = 0b0000;
3085   let Inst{15-12} = Rd;
3086   let Inst{11-0} = imm;
3087 }
3088
3089 // Two instruction predicate mov immediate.
3090 let isMoveImm = 1 in
3091 def MOVCCi32imm : PseudoInst<(outs GPR:$Rd),
3092                              (ins GPR:$false, i32imm:$src, pred:$p),
3093                   IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3094
3095 let isMoveImm = 1 in
3096 def MVNCCi : AI1<0b1111, (outs GPR:$Rd),
3097                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3098                 "mvn", "\t$Rd, $imm",
3099  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3100                 RegConstraint<"$false = $Rd">, UnaryDP {
3101   bits<4> Rd;
3102   bits<12> imm;
3103   let Inst{25} = 1;
3104   let Inst{20} = 0;
3105   let Inst{19-16} = 0b0000;
3106   let Inst{15-12} = Rd;
3107   let Inst{11-0} = imm;
3108 }
3109 } // neverHasSideEffects
3110
3111 //===----------------------------------------------------------------------===//
3112 // Atomic operations intrinsics
3113 //
3114
3115 def memb_opt : Operand<i32> {
3116   let PrintMethod = "printMemBOption";
3117 }
3118
3119 // memory barriers protect the atomic sequences
3120 let hasSideEffects = 1 in {
3121 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3122                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3123                 Requires<[IsARM, HasDB]> {
3124   bits<4> opt;
3125   let Inst{31-4} = 0xf57ff05;
3126   let Inst{3-0} = opt;
3127 }
3128
3129 def DMB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
3130                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
3131                        [(ARMMemBarrierMCR GPR:$zero)]>,
3132                        Requires<[IsARM, HasV6]> {
3133   // FIXME: add encoding
3134 }
3135 }
3136
3137 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3138                 "dsb", "\t$opt",
3139                 [/* For disassembly only; pattern left blank */]>,
3140                 Requires<[IsARM, HasDB]> {
3141   bits<4> opt;
3142   let Inst{31-4} = 0xf57ff04;
3143   let Inst{3-0} = opt;
3144 }
3145
3146 // ISB has only full system option -- for disassembly only
3147 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3148                 Requires<[IsARM, HasDB]> {
3149   let Inst{31-4} = 0xf57ff06;
3150   let Inst{3-0} = 0b1111;
3151 }
3152
3153 let usesCustomInserter = 1 in {
3154   let Uses = [CPSR] in {
3155     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3156       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3157       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3158     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3159       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3160       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3161     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3162       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3163       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3164     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3165       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3166       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3167     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3168       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3169       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3170     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3171       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3172       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3173     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3174       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3175       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3176     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3177       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3178       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3179     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3180       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3181       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3182     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3183       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3184       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3185     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3186       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3187       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3188     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3189       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3190       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3191     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3192       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3193       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3194     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3195       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3196       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3197     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3198       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3199       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3200     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3201       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3202       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3203     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3204       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3205       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3206     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3207       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3208       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3209
3210     def ATOMIC_SWAP_I8 : PseudoInst<
3211       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3212       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3213     def ATOMIC_SWAP_I16 : PseudoInst<
3214       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3215       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3216     def ATOMIC_SWAP_I32 : PseudoInst<
3217       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3218       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3219
3220     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3221       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3222       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3223     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3224       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3225       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3226     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3227       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3228       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3229 }
3230 }
3231
3232 let mayLoad = 1 in {
3233 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3234                     "ldrexb", "\t$Rt, [$Rn]",
3235                     []>;
3236 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3237                     "ldrexh", "\t$Rt, [$Rn]",
3238                     []>;
3239 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3240                     "ldrex", "\t$Rt, [$Rn]",
3241                     []>;
3242 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3243                     NoItinerary,
3244                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3245                     []>;
3246 }
3247
3248 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3249 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3250                     NoItinerary,
3251                     "strexb", "\t$Rd, $src, [$Rn]",
3252                     []>;
3253 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3254                     NoItinerary,
3255                     "strexh", "\t$Rd, $Rt, [$Rn]",
3256                     []>;
3257 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3258                     NoItinerary,
3259                     "strex", "\t$Rd, $Rt, [$Rn]",
3260                     []>;
3261 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3262                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3263                     NoItinerary,
3264                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3265                     []>;
3266 }
3267
3268 // Clear-Exclusive is for disassembly only.
3269 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3270                 [/* For disassembly only; pattern left blank */]>,
3271             Requires<[IsARM, HasV7]>  {
3272   let Inst{31-0} = 0b11110101011111111111000000011111;
3273 }
3274
3275 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3276 let mayLoad = 1 in {
3277 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3278              [/* For disassembly only; pattern left blank */]>;
3279 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3280              [/* For disassembly only; pattern left blank */]>;
3281 }
3282
3283 //===----------------------------------------------------------------------===//
3284 // TLS Instructions
3285 //
3286
3287 // __aeabi_read_tp preserves the registers r1-r3.
3288 // FIXME: This needs to be a pseudo of some sort so that we can get the
3289 // encoding right, complete with fixup for the aeabi_read_tp function.
3290 let isCall = 1,
3291   Defs = [R0, R12, LR, CPSR] in {
3292   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
3293                "bl\t__aeabi_read_tp",
3294                [(set R0, ARMthread_pointer)]>;
3295 }
3296
3297 //===----------------------------------------------------------------------===//
3298 // SJLJ Exception handling intrinsics
3299 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3300 //   address and save #0 in R0 for the non-longjmp case.
3301 //   Since by its nature we may be coming from some other function to get
3302 //   here, and we're using the stack frame for the containing function to
3303 //   save/restore registers, we can't keep anything live in regs across
3304 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3305 //   when we get here from a longjmp(). We force everthing out of registers
3306 //   except for our own input by listing the relevant registers in Defs. By
3307 //   doing so, we also cause the prologue/epilogue code to actively preserve
3308 //   all of the callee-saved resgisters, which is exactly what we want.
3309 //   A constant value is passed in $val, and we use the location as a scratch.
3310 //
3311 // These are pseudo-instructions and are lowered to individual MC-insts, so
3312 // no encoding information is necessary.
3313 let Defs =
3314   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3315     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3316     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3317     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3318   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
3319                                AddrModeNone, SizeSpecial, IndexModeNone,
3320                                Pseudo, NoItinerary, "", "",
3321                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3322                            Requires<[IsARM, HasVFP2]>;
3323 }
3324
3325 let Defs =
3326   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3327   hasSideEffects = 1, isBarrier = 1 in {
3328   def Int_eh_sjlj_setjmp_nofp : XI<(outs), (ins GPR:$src, GPR:$val),
3329                                    AddrModeNone, SizeSpecial, IndexModeNone,
3330                                    Pseudo, NoItinerary, "", "",
3331                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3332                                 Requires<[IsARM, NoVFP]>;
3333 }
3334
3335 // FIXME: Non-Darwin version(s)
3336 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3337     Defs = [ R7, LR, SP ] in {
3338 def Int_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
3339                              AddrModeNone, SizeSpecial, IndexModeNone,
3340                              Pseudo, NoItinerary, "", "",
3341                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3342                                 Requires<[IsARM, IsDarwin]>;
3343 }
3344
3345 // eh.sjlj.dispatchsetup pseudo-instruction.
3346 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3347 // handled when the pseudo is expanded (which happens before any passes
3348 // that need the instruction size).
3349 let isBarrier = 1, hasSideEffects = 1 in
3350 def Int_eh_sjlj_dispatchsetup :
3351  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3352             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3353               Requires<[IsDarwin]>;
3354
3355 //===----------------------------------------------------------------------===//
3356 // Non-Instruction Patterns
3357 //
3358
3359 // Large immediate handling.
3360
3361 // 32-bit immediate using two piece so_imms or movw + movt.
3362 // This is a single pseudo instruction, the benefit is that it can be remat'd
3363 // as a single unit instead of having to handle reg inputs.
3364 // FIXME: Remove this when we can do generalized remat.
3365 let isReMaterializable = 1, isMoveImm = 1 in
3366 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3367                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3368                            Requires<[IsARM]>;
3369
3370 // ConstantPool, GlobalAddress, and JumpTable
3371 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3372             Requires<[IsARM, DontUseMovt]>;
3373 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3374 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3375             Requires<[IsARM, UseMovt]>;
3376 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3377              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3378
3379 // TODO: add,sub,and, 3-instr forms?
3380
3381 // Tail calls
3382 def : ARMPat<(ARMtcret tcGPR:$dst),
3383           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3384
3385 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3386           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3387
3388 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3389           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3390
3391 def : ARMPat<(ARMtcret tcGPR:$dst),
3392           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3393
3394 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3395           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3396
3397 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3398           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3399
3400 // Direct calls
3401 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3402       Requires<[IsARM, IsNotDarwin]>;
3403 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3404       Requires<[IsARM, IsDarwin]>;
3405
3406 // zextload i1 -> zextload i8
3407 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3408 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3409
3410 // extload -> zextload
3411 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3412 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3413 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3414 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3415
3416 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3417
3418 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3419 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3420
3421 // smul* and smla*
3422 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3423                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3424                  (SMULBB GPR:$a, GPR:$b)>;
3425 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3426                  (SMULBB GPR:$a, GPR:$b)>;
3427 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3428                       (sra GPR:$b, (i32 16))),
3429                  (SMULBT GPR:$a, GPR:$b)>;
3430 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3431                  (SMULBT GPR:$a, GPR:$b)>;
3432 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3433                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3434                  (SMULTB GPR:$a, GPR:$b)>;
3435 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3436                 (SMULTB GPR:$a, GPR:$b)>;
3437 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3438                       (i32 16)),
3439                  (SMULWB GPR:$a, GPR:$b)>;
3440 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3441                  (SMULWB GPR:$a, GPR:$b)>;
3442
3443 def : ARMV5TEPat<(add GPR:$acc,
3444                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3445                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3446                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3447 def : ARMV5TEPat<(add GPR:$acc,
3448                       (mul sext_16_node:$a, sext_16_node:$b)),
3449                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3450 def : ARMV5TEPat<(add GPR:$acc,
3451                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3452                            (sra GPR:$b, (i32 16)))),
3453                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3454 def : ARMV5TEPat<(add GPR:$acc,
3455                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3456                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3457 def : ARMV5TEPat<(add GPR:$acc,
3458                       (mul (sra GPR:$a, (i32 16)),
3459                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3460                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3461 def : ARMV5TEPat<(add GPR:$acc,
3462                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3463                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3464 def : ARMV5TEPat<(add GPR:$acc,
3465                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3466                            (i32 16))),
3467                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3468 def : ARMV5TEPat<(add GPR:$acc,
3469                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3470                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3471
3472 //===----------------------------------------------------------------------===//
3473 // Thumb Support
3474 //
3475
3476 include "ARMInstrThumb.td"
3477
3478 //===----------------------------------------------------------------------===//
3479 // Thumb2 Support
3480 //
3481
3482 include "ARMInstrThumb2.td"
3483
3484 //===----------------------------------------------------------------------===//
3485 // Floating Point Support
3486 //
3487
3488 include "ARMInstrVFP.td"
3489
3490 //===----------------------------------------------------------------------===//
3491 // Advanced SIMD (NEON) Support
3492 //
3493
3494 include "ARMInstrNEON.td"
3495
3496 //===----------------------------------------------------------------------===//
3497 // Coprocessor Instructions.  For disassembly only.
3498 //
3499
3500 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3501             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3502             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3503               [/* For disassembly only; pattern left blank */]> {
3504   let Inst{4} = 0;
3505 }
3506
3507 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3508                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3509                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3510                [/* For disassembly only; pattern left blank */]> {
3511   let Inst{31-28} = 0b1111;
3512   let Inst{4} = 0;
3513 }
3514
3515 class ACI<dag oops, dag iops, string opc, string asm>
3516   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3517       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3518   let Inst{27-25} = 0b110;
3519 }
3520
3521 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3522
3523   def _OFFSET : ACI<(outs),
3524       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3525       opc, "\tp$cop, cr$CRd, $addr"> {
3526     let Inst{31-28} = op31_28;
3527     let Inst{24} = 1; // P = 1
3528     let Inst{21} = 0; // W = 0
3529     let Inst{22} = 0; // D = 0
3530     let Inst{20} = load;
3531   }
3532
3533   def _PRE : ACI<(outs),
3534       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3535       opc, "\tp$cop, cr$CRd, $addr!"> {
3536     let Inst{31-28} = op31_28;
3537     let Inst{24} = 1; // P = 1
3538     let Inst{21} = 1; // W = 1
3539     let Inst{22} = 0; // D = 0
3540     let Inst{20} = load;
3541   }
3542
3543   def _POST : ACI<(outs),
3544       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3545       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3546     let Inst{31-28} = op31_28;
3547     let Inst{24} = 0; // P = 0
3548     let Inst{21} = 1; // W = 1
3549     let Inst{22} = 0; // D = 0
3550     let Inst{20} = load;
3551   }
3552
3553   def _OPTION : ACI<(outs),
3554       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3555       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3556     let Inst{31-28} = op31_28;
3557     let Inst{24} = 0; // P = 0
3558     let Inst{23} = 1; // U = 1
3559     let Inst{21} = 0; // W = 0
3560     let Inst{22} = 0; // D = 0
3561     let Inst{20} = load;
3562   }
3563
3564   def L_OFFSET : ACI<(outs),
3565       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3566       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3567     let Inst{31-28} = op31_28;
3568     let Inst{24} = 1; // P = 1
3569     let Inst{21} = 0; // W = 0
3570     let Inst{22} = 1; // D = 1
3571     let Inst{20} = load;
3572   }
3573
3574   def L_PRE : ACI<(outs),
3575       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3576       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3577     let Inst{31-28} = op31_28;
3578     let Inst{24} = 1; // P = 1
3579     let Inst{21} = 1; // W = 1
3580     let Inst{22} = 1; // D = 1
3581     let Inst{20} = load;
3582   }
3583
3584   def L_POST : ACI<(outs),
3585       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3586       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3587     let Inst{31-28} = op31_28;
3588     let Inst{24} = 0; // P = 0
3589     let Inst{21} = 1; // W = 1
3590     let Inst{22} = 1; // D = 1
3591     let Inst{20} = load;
3592   }
3593
3594   def L_OPTION : ACI<(outs),
3595       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3596       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3597     let Inst{31-28} = op31_28;
3598     let Inst{24} = 0; // P = 0
3599     let Inst{23} = 1; // U = 1
3600     let Inst{21} = 0; // W = 0
3601     let Inst{22} = 1; // D = 1
3602     let Inst{20} = load;
3603   }
3604 }
3605
3606 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3607 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3608 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3609 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3610
3611 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3612               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3613               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3614               [/* For disassembly only; pattern left blank */]> {
3615   let Inst{20} = 0;
3616   let Inst{4} = 1;
3617 }
3618
3619 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3620                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3621                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3622                 [/* For disassembly only; pattern left blank */]> {
3623   let Inst{31-28} = 0b1111;
3624   let Inst{20} = 0;
3625   let Inst{4} = 1;
3626 }
3627
3628 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3629               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3630               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3631               [/* For disassembly only; pattern left blank */]> {
3632   let Inst{20} = 1;
3633   let Inst{4} = 1;
3634 }
3635
3636 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3637                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3638                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3639                 [/* For disassembly only; pattern left blank */]> {
3640   let Inst{31-28} = 0b1111;
3641   let Inst{20} = 1;
3642   let Inst{4} = 1;
3643 }
3644
3645 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3646                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3647                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3648                [/* For disassembly only; pattern left blank */]> {
3649   let Inst{23-20} = 0b0100;
3650 }
3651
3652 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3653                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3654                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3655                  [/* For disassembly only; pattern left blank */]> {
3656   let Inst{31-28} = 0b1111;
3657   let Inst{23-20} = 0b0100;
3658 }
3659
3660 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3661                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3662                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3663                [/* For disassembly only; pattern left blank */]> {
3664   let Inst{23-20} = 0b0101;
3665 }
3666
3667 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3668                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3669                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3670                  [/* For disassembly only; pattern left blank */]> {
3671   let Inst{31-28} = 0b1111;
3672   let Inst{23-20} = 0b0101;
3673 }
3674
3675 //===----------------------------------------------------------------------===//
3676 // Move between special register and ARM core register -- for disassembly only
3677 //
3678
3679 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
3680               [/* For disassembly only; pattern left blank */]> {
3681   let Inst{23-20} = 0b0000;
3682   let Inst{7-4} = 0b0000;
3683 }
3684
3685 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
3686               [/* For disassembly only; pattern left blank */]> {
3687   let Inst{23-20} = 0b0100;
3688   let Inst{7-4} = 0b0000;
3689 }
3690
3691 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3692               "msr", "\tcpsr$mask, $src",
3693               [/* For disassembly only; pattern left blank */]> {
3694   let Inst{23-20} = 0b0010;
3695   let Inst{7-4} = 0b0000;
3696 }
3697
3698 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3699               "msr", "\tcpsr$mask, $a",
3700               [/* For disassembly only; pattern left blank */]> {
3701   let Inst{23-20} = 0b0010;
3702   let Inst{7-4} = 0b0000;
3703 }
3704
3705 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3706               "msr", "\tspsr$mask, $src",
3707               [/* For disassembly only; pattern left blank */]> {
3708   let Inst{23-20} = 0b0110;
3709   let Inst{7-4} = 0b0000;
3710 }
3711
3712 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3713               "msr", "\tspsr$mask, $a",
3714               [/* For disassembly only; pattern left blank */]> {
3715   let Inst{23-20} = 0b0110;
3716   let Inst{7-4} = 0b0000;
3717 }