lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  73
  74 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  75                               [SDNPHasChain, SDNPOutFlag]>;
  76 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  77                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  78
  79 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  80                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  81                                SDNPVariadic]>;
  82 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  83                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  84                                SDNPVariadic]>;
  85 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  86                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  87                                SDNPVariadic]>;
  88
  89 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  90                               [SDNPHasChain, SDNPOptInFlag]>;
  91
  92 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  93                               [SDNPInFlag]>;
  94 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  95                               [SDNPInFlag]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutFlag]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutFlag, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133
 134 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 135
 136 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 137                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 138
 139
 140 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 141
 142 //===----------------------------------------------------------------------===//
 143 // ARM Instruction Predicate Definitions.
 144 //
 145 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 146 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 147 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 148 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 149 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 150 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 151 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 152 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 153 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 154 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 155 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 156 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 157 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 158 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 159                                  AssemblerPredicate;
 160 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 161                                  AssemblerPredicate;
 162 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 163 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 164 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 165 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 166 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 167 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 168 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 169 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 170
 171 // FIXME: Eventually this will be just "hasV6T2Ops".
 172 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 173 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 174 def UseVMLx          : Predicate<"Subtarget->useVMLx()">;
 175
 176 //===----------------------------------------------------------------------===//
 177 // ARM Flag Definitions.
 178
 179 class RegConstraint<string C> {
 180   string Constraints = C;
 181 }
 182
 183 //===----------------------------------------------------------------------===//
 184 //  ARM specific transformation functions and pattern fragments.
 185 //
 186
 187 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 188 // so_imm_neg def below.
 189 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 190   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 191 }]>;
 192
 193 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 194 // so_imm_not def below.
 195 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 196   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 197 }]>;
 198
 199 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 200 def imm1_15 : PatLeaf<(i32 imm), [{
 201   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 202 }]>;
 203
 204 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 205 def imm16_31 : PatLeaf<(i32 imm), [{
 206   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 207 }]>;
 208
 209 def so_imm_neg :
 210   PatLeaf<(imm), [{
 211     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 212   }], so_imm_neg_XFORM>;
 213
 214 def so_imm_not :
 215   PatLeaf<(imm), [{
 216     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 217   }], so_imm_not_XFORM>;
 218
 219 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 220 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 221   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 222 }]>;
 223
 224 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 225 /// e.g., 0xf000ffff
 226 def bf_inv_mask_imm : Operand<i32>,
 227                       PatLeaf<(imm), [{
 228   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 229 }] > {
 230   string EncoderMethod = "getBitfieldInvertedMaskOpValue";
 231   let PrintMethod = "printBitfieldInvMaskImmOperand";
 232 }
 233
 234 /// Split a 32-bit immediate into two 16 bit parts.
 235 def hi16 : SDNodeXForm<imm, [{
 236   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 237 }]>;
 238
 239 def lo16AllZero : PatLeaf<(i32 imm), [{
 240   // Returns true if all low 16-bits are 0.
 241   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 242 }], hi16>;
 243
 244 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 245 /// [0.65535].
 246 def imm0_65535 : PatLeaf<(i32 imm), [{
 247   return (uint32_t)N->getZExtValue() < 65536;
 248 }]>;
 249
 250 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 251 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 252
 253 /// adde and sube predicates - True based on whether the carry flag output
 254 /// will be needed or not.
 255 def adde_dead_carry :
 256   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 257   [{return !N->hasAnyUseOfValue(1);}]>;
 258 def sube_dead_carry :
 259   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 260   [{return !N->hasAnyUseOfValue(1);}]>;
 261 def adde_live_carry :
 262   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 263   [{return N->hasAnyUseOfValue(1);}]>;
 264 def sube_live_carry :
 265   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 266   [{return N->hasAnyUseOfValue(1);}]>;
 267
 268 //===----------------------------------------------------------------------===//
 269 // Operand Definitions.
 270 //
 271
 272 // Branch target.
 273 def brtarget : Operand<OtherVT>;
 274
 275 // A list of registers separated by comma. Used by load/store multiple.
 276 def reglist : Operand<i32> {
 277   string EncoderMethod = "getRegisterListOpValue";
 278   let PrintMethod = "printRegisterList";
 279 }
 280
 281 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 282 def cpinst_operand : Operand<i32> {
 283   let PrintMethod = "printCPInstOperand";
 284 }
 285
 286 def jtblock_operand : Operand<i32> {
 287   let PrintMethod = "printJTBlockOperand";
 288 }
 289 def jt2block_operand : Operand<i32> {
 290   let PrintMethod = "printJT2BlockOperand";
 291 }
 292
 293 // Local PC labels.
 294 def pclabel : Operand<i32> {
 295   let PrintMethod = "printPCLabel";
 296 }
 297
 298 def neon_vcvt_imm32 : Operand<i32> {
 299   string EncoderMethod = "getNEONVcvtImm32OpValue";
 300 }
 301
 302 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 303 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 304   int32_t v = (int32_t)N->getZExtValue();
 305   return v == 8 || v == 16 || v == 24; }]> {
 306   string EncoderMethod = "getRotImmOpValue";
 307 }
 308
 309 // shift_imm: An integer that encodes a shift amount and the type of shift
 310 // (currently either asr or lsl) using the same encoding used for the
 311 // immediates in so_reg operands.
 312 def shift_imm : Operand<i32> {
 313   let PrintMethod = "printShiftImmOperand";
 314 }
 315
 316 // shifter_operand operands: so_reg and so_imm.
 317 def so_reg : Operand<i32>,    // reg reg imm
 318              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 319                             [shl,srl,sra,rotr]> {
 320   string EncoderMethod = "getSORegOpValue";
 321   let PrintMethod = "printSORegOperand";
 322   let MIOperandInfo = (ops GPR, GPR, i32imm);
 323 }
 324 def shift_so_reg : Operand<i32>,    // reg reg imm
 325                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 326                                   [shl,srl,sra,rotr]> {
 327   string EncoderMethod = "getSORegOpValue";
 328   let PrintMethod = "printSORegOperand";
 329   let MIOperandInfo = (ops GPR, GPR, i32imm);
 330 }
 331
 332 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 333 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 334 // represented in the imm field in the same 12-bit form that they are encoded
 335 // into so_imm instructions: the 8-bit immediate is the least significant bits
 336 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 337 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 338   string EncoderMethod = "getSOImmOpValue";
 339   let PrintMethod = "printSOImmOperand";
 340 }
 341
 342 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 343 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 344 // get the first/second pieces.
 345 def so_imm2part : Operand<i32>,
 346                   PatLeaf<(imm), [{
 347       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 348     }]> {
 349   let PrintMethod = "printSOImm2PartOperand";
 350 }
 351
 352 def so_imm2part_1 : SDNodeXForm<imm, [{
 353   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 354   return CurDAG->getTargetConstant(V, MVT::i32);
 355 }]>;
 356
 357 def so_imm2part_2 : SDNodeXForm<imm, [{
 358   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 359   return CurDAG->getTargetConstant(V, MVT::i32);
 360 }]>;
 361
 362 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 363       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 364     }]> {
 365   let PrintMethod = "printSOImm2PartOperand";
 366 }
 367
 368 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 369   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 370   return CurDAG->getTargetConstant(V, MVT::i32);
 371 }]>;
 372
 373 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 374   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 375   return CurDAG->getTargetConstant(V, MVT::i32);
 376 }]>;
 377
 378 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 379 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 380   return (int32_t)N->getZExtValue() < 32;
 381 }]>;
 382
 383 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 384 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 385   return (int32_t)N->getZExtValue() < 32;
 386 }]> {
 387   string EncoderMethod = "getImmMinusOneOpValue";
 388 }
 389
 390 // Define ARM specific addressing modes.
 391
 392
 393 // addrmode_imm12 := reg +/- imm12
 394 //
 395 def addrmode_imm12 : Operand<i32>,
 396                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 397   // 12-bit immediate operand. Note that instructions using this encode
 398   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 399   // immediate values are as normal.
 400
 401   string EncoderMethod = "getAddrModeImm12OpValue";
 402   let PrintMethod = "printAddrModeImm12Operand";
 403   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 404 }
 405 // ldst_so_reg := reg +/- reg shop imm
 406 //
 407 def ldst_so_reg : Operand<i32>,
 408                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 409   // FIXME: Simplify the printer
 410   // FIXME: Add EncoderMethod for this addressing mode
 411   let PrintMethod = "printAddrMode2Operand";
 412   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 413 }
 414
 415 // addrmode2 := reg +/- imm12
 416 //           := reg +/- reg shop imm
 417 //
 418 def addrmode2 : Operand<i32>,
 419                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 420   let PrintMethod = "printAddrMode2Operand";
 421   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 422 }
 423
 424 def am2offset : Operand<i32>,
 425                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 426                 [], [SDNPWantRoot]> {
 427   let PrintMethod = "printAddrMode2OffsetOperand";
 428   let MIOperandInfo = (ops GPR, i32imm);
 429 }
 430
 431 // addrmode3 := reg +/- reg
 432 // addrmode3 := reg +/- imm8
 433 //
 434 def addrmode3 : Operand<i32>,
 435                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 436   let PrintMethod = "printAddrMode3Operand";
 437   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 438 }
 439
 440 def am3offset : Operand<i32>,
 441                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 442                                [], [SDNPWantRoot]> {
 443   let PrintMethod = "printAddrMode3OffsetOperand";
 444   let MIOperandInfo = (ops GPR, i32imm);
 445 }
 446
 447 // addrmode4 := reg, <mode|W>
 448 //
 449 def addrmode4 : Operand<i32>,
 450                 ComplexPattern<i32, 2, "SelectAddrMode4", []> {
 451   let PrintMethod = "printAddrMode4Operand";
 452   let MIOperandInfo = (ops GPR:$addr, i32imm);
 453 }
 454
 455 def ARMMemMode5AsmOperand : AsmOperandClass {
 456   let Name = "MemMode5";
 457   let SuperClasses = [];
 458 }
 459
 460 // addrmode5 := reg +/- imm8*4
 461 //
 462 def addrmode5 : Operand<i32>,
 463                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 464   let PrintMethod = "printAddrMode5Operand";
 465   let MIOperandInfo = (ops GPR:$base, i32imm);
 466   let ParserMatchClass = ARMMemMode5AsmOperand;
 467 }
 468
 469 // addrmode6 := reg with optional writeback
 470 //
 471 def addrmode6 : Operand<i32>,
 472                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 473   let PrintMethod = "printAddrMode6Operand";
 474   let MIOperandInfo = (ops GPR:$addr, i32imm);
 475 }
 476
 477 def am6offset : Operand<i32> {
 478   let PrintMethod = "printAddrMode6OffsetOperand";
 479   let MIOperandInfo = (ops GPR);
 480 }
 481
 482 // addrmodepc := pc + reg
 483 //
 484 def addrmodepc : Operand<i32>,
 485                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 486   let PrintMethod = "printAddrModePCOperand";
 487   let MIOperandInfo = (ops GPR, i32imm);
 488 }
 489
 490 def nohash_imm : Operand<i32> {
 491   let PrintMethod = "printNoHashImmediate";
 492 }
 493
 494 //===----------------------------------------------------------------------===//
 495
 496 include "ARMInstrFormats.td"
 497
 498 //===----------------------------------------------------------------------===//
 499 // Multiclass helpers...
 500 //
 501
 502 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 503 /// binop that produces a value.
 504 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 505                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 506                         PatFrag opnode, bit Commutable = 0> {
 507   // The register-immediate version is re-materializable. This is useful
 508   // in particular for taking the address of a local.
 509   let isReMaterializable = 1 in {
 510   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 511                iii, opc, "\t$Rd, $Rn, $imm",
 512                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 513     bits<4> Rd;
 514     bits<4> Rn;
 515     bits<12> imm;
 516     let Inst{25} = 1;
 517     let Inst{15-12} = Rd;
 518     let Inst{19-16} = Rn;
 519     let Inst{11-0} = imm;
 520   }
 521   }
 522   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 523                iir, opc, "\t$Rd, $Rn, $Rm",
 524                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 525     bits<4> Rd;
 526     bits<4> Rn;
 527     bits<4> Rm;
 528     let Inst{11-4} = 0b00000000;
 529     let Inst{25} = 0;
 530     let isCommutable = Commutable;
 531     let Inst{3-0} = Rm;
 532     let Inst{15-12} = Rd;
 533     let Inst{19-16} = Rn;
 534   }
 535   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 536                iis, opc, "\t$Rd, $Rn, $shift",
 537                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 538     bits<4> Rd;
 539     bits<4> Rn;
 540     bits<12> shift;
 541     let Inst{25} = 0;
 542     let Inst{11-0} = shift;
 543     let Inst{15-12} = Rd;
 544     let Inst{19-16} = Rn;
 545   }
 546 }
 547
 548 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 549 /// instruction modifies the CPSR register.
 550 let Defs = [CPSR] in {
 551 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 552                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 553                          PatFrag opnode, bit Commutable = 0> {
 554   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 555                iii, opc, "\t$Rd, $Rn, $imm",
 556                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 557     bits<4> Rd;
 558     bits<4> Rn;
 559     bits<12> imm;
 560     let Inst{25} = 1;
 561     let Inst{15-12} = Rd;
 562     let Inst{19-16} = Rn;
 563     let Inst{11-0} = imm;
 564     let Inst{20} = 1;
 565   }
 566   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 567                iir, opc, "\t$Rd, $Rn, $Rm",
 568                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 569     bits<4> Rd;
 570     bits<4> Rn;
 571     bits<4> Rm;
 572     let Inst{11-4} = 0b00000000;
 573     let Inst{25} = 0;
 574     let isCommutable = Commutable;
 575     let Inst{3-0} = Rm;
 576     let Inst{15-12} = Rd;
 577     let Inst{19-16} = Rn;
 578     let Inst{20} = 1;
 579   }
 580   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 581                iis, opc, "\t$Rd, $Rn, $shift",
 582                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 583     bits<4> Rd;
 584     bits<4> Rn;
 585     bits<12> shift;
 586     let Inst{25} = 0;
 587     let Inst{11-0} = shift;
 588     let Inst{15-12} = Rd;
 589     let Inst{19-16} = Rn;
 590     let Inst{20} = 1;
 591   }
 592 }
 593 }
 594
 595 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 596 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 597 /// a explicit result, only implicitly set CPSR.
 598 let isCompare = 1, Defs = [CPSR] in {
 599 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 600                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 601                        PatFrag opnode, bit Commutable = 0> {
 602   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 603                opc, "\t$Rn, $imm",
 604                [(opnode GPR:$Rn, so_imm:$imm)]> {
 605     bits<4> Rn;
 606     bits<12> imm;
 607     let Inst{25} = 1;
 608     let Inst{15-12} = 0b0000;
 609     let Inst{19-16} = Rn;
 610     let Inst{11-0} = imm;
 611     let Inst{20} = 1;
 612     let Inst{20} = 1;
 613   }
 614   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 615                opc, "\t$Rn, $Rm",
 616                [(opnode GPR:$Rn, GPR:$Rm)]> {
 617     bits<4> Rn;
 618     bits<4> Rm;
 619     let Inst{11-4} = 0b00000000;
 620     let Inst{25} = 0;
 621     let isCommutable = Commutable;
 622     let Inst{3-0} = Rm;
 623     let Inst{15-12} = 0b0000;
 624     let Inst{19-16} = Rn;
 625     let Inst{20} = 1;
 626   }
 627   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 628                opc, "\t$Rn, $shift",
 629                [(opnode GPR:$Rn, so_reg:$shift)]> {
 630     bits<4> Rn;
 631     bits<12> shift;
 632     let Inst{25} = 0;
 633     let Inst{11-0} = shift;
 634     let Inst{15-12} = 0b0000;
 635     let Inst{19-16} = Rn;
 636     let Inst{20} = 1;
 637   }
 638 }
 639 }
 640
 641 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 642 /// register and one whose operand is a register rotated by 8/16/24.
 643 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 644 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 645   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 646                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 647                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 648               Requires<[IsARM, HasV6]> {
 649     bits<4> Rd;
 650     bits<4> Rm;
 651     let Inst{15-12} = Rd;
 652     let Inst{3-0}   = Rm;
 653     let Inst{11-10} = 0b00;
 654     let Inst{19-16} = 0b1111;
 655   }
 656   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 657                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 658                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 659               Requires<[IsARM, HasV6]> {
 660     bits<4> Rd;
 661     bits<4> Rm;
 662     bits<2> rot;
 663     let Inst{15-12} = Rd;
 664     let Inst{11-10} = rot;
 665     let Inst{3-0}   = Rm;
 666     let Inst{19-16} = 0b1111;
 667   }
 668 }
 669
 670 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 671   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 672                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 673                  [/* For disassembly only; pattern left blank */]>,
 674               Requires<[IsARM, HasV6]> {
 675     let Inst{11-10} = 0b00;
 676     let Inst{19-16} = 0b1111;
 677   }
 678   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 679                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 680                  [/* For disassembly only; pattern left blank */]>,
 681               Requires<[IsARM, HasV6]> {
 682     bits<2> rot;
 683     let Inst{11-10} = rot;
 684     let Inst{19-16} = 0b1111;
 685   }
 686 }
 687
 688 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 689 /// register and one whose operand is a register rotated by 8/16/24.
 690 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 691   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 692                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 693                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 694                Requires<[IsARM, HasV6]> {
 695     let Inst{11-10} = 0b00;
 696   }
 697   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 698                                              rot_imm:$rot),
 699                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 700                   [(set GPR:$Rd, (opnode GPR:$Rn,
 701                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 702                   Requires<[IsARM, HasV6]> {
 703     bits<4> Rn;
 704     bits<2> rot;
 705     let Inst{19-16} = Rn;
 706     let Inst{11-10} = rot;
 707   }
 708 }
 709
 710 // For disassembly only.
 711 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 712   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 713                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 714                   [/* For disassembly only; pattern left blank */]>,
 715                Requires<[IsARM, HasV6]> {
 716     let Inst{11-10} = 0b00;
 717   }
 718   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 719                                              rot_imm:$rot),
 720                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 721                   [/* For disassembly only; pattern left blank */]>,
 722                   Requires<[IsARM, HasV6]> {
 723     bits<4> Rn;
 724     bits<2> rot;
 725     let Inst{19-16} = Rn;
 726     let Inst{11-10} = rot;
 727   }
 728 }
 729
 730 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 731 let Uses = [CPSR] in {
 732 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 733                              bit Commutable = 0> {
 734   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 735                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 736                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 737                Requires<[IsARM]> {
 738     bits<4> Rd;
 739     bits<4> Rn;
 740     bits<12> imm;
 741     let Inst{25} = 1;
 742     let Inst{15-12} = Rd;
 743     let Inst{19-16} = Rn;
 744     let Inst{11-0} = imm;
 745   }
 746   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 747                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 748                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 749                Requires<[IsARM]> {
 750     bits<4> Rd;
 751     bits<4> Rn;
 752     bits<4> Rm;
 753     let Inst{11-4} = 0b00000000;
 754     let Inst{25} = 0;
 755     let isCommutable = Commutable;
 756     let Inst{3-0} = Rm;
 757     let Inst{15-12} = Rd;
 758     let Inst{19-16} = Rn;
 759   }
 760   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 761                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 762                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 763                Requires<[IsARM]> {
 764     bits<4> Rd;
 765     bits<4> Rn;
 766     bits<12> shift;
 767     let Inst{25} = 0;
 768     let Inst{11-0} = shift;
 769     let Inst{15-12} = Rd;
 770     let Inst{19-16} = Rn;
 771   }
 772 }
 773 // Carry setting variants
 774 let Defs = [CPSR] in {
 775 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 776                              bit Commutable = 0> {
 777   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 778                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 779                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 780                Requires<[IsARM]> {
 781     bits<4> Rd;
 782     bits<4> Rn;
 783     bits<12> imm;
 784     let Inst{15-12} = Rd;
 785     let Inst{19-16} = Rn;
 786     let Inst{11-0} = imm;
 787     let Inst{20} = 1;
 788     let Inst{25} = 1;
 789   }
 790   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 791                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 792                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 793                Requires<[IsARM]> {
 794     bits<4> Rd;
 795     bits<4> Rn;
 796     bits<4> Rm;
 797     let Inst{11-4} = 0b00000000;
 798     let isCommutable = Commutable;
 799     let Inst{3-0} = Rm;
 800     let Inst{15-12} = Rd;
 801     let Inst{19-16} = Rn;
 802     let Inst{20} = 1;
 803     let Inst{25} = 0;
 804   }
 805   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 806                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 807                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 808                Requires<[IsARM]> {
 809     bits<4> Rd;
 810     bits<4> Rn;
 811     bits<12> shift;
 812     let Inst{11-0} = shift;
 813     let Inst{15-12} = Rd;
 814     let Inst{19-16} = Rn;
 815     let Inst{20} = 1;
 816     let Inst{25} = 0;
 817   }
 818 }
 819 }
 820 }
 821
 822 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 823 multiclass AI_ldr1<bit opc22, string opc, InstrItinClass iii,
 824            InstrItinClass iir, PatFrag opnode> {
 825   // Note: We use the complex addrmode_imm12 rather than just an input
 826   // GPR and a constrained immediate so that we can use this to match
 827   // frame index references and avoid matching constant pool references.
 828   def i12 : AIldst1<0b010, opc22, 1, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 829                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 830                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 831     bits<4> Rt;
 832     bits<17> addr;
 833     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 834     let Inst{19-16} = addr{16-13};  // Rn
 835     let Inst{15-12} = Rt;
 836     let Inst{11-0}  = addr{11-0};   // imm12
 837   }
 838   def rs : AIldst1<0b011, opc22, 1, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 839                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 840                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 841     bits<4> Rt;
 842     bits<17> shift;
 843     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 844     let Inst{19-16} = shift{16-13}; // Rn
 845     let Inst{11-0}  = shift{11-0};
 846   }
 847 }
 848 }
 849
 850 multiclass AI_str1<bit opc22, string opc, InstrItinClass iii,
 851            InstrItinClass iir, PatFrag opnode> {
 852   // Note: We use the complex addrmode_imm12 rather than just an input
 853   // GPR and a constrained immediate so that we can use this to match
 854   // frame index references and avoid matching constant pool references.
 855   def i12 : AIldst1<0b010, opc22, 0, (outs),
 856                    (ins GPR:$Rt, addrmode_imm12:$addr),
 857                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 858                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 859     bits<4> Rt;
 860     bits<17> addr;
 861     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 862     let Inst{19-16} = addr{16-13};  // Rn
 863     let Inst{15-12} = Rt;
 864     let Inst{11-0}  = addr{11-0};   // imm12
 865   }
 866   def rs : AIldst1<0b011, opc22, 0, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 867                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 868                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
 869     bits<4> Rt;
 870     bits<17> shift;
 871     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 872     let Inst{19-16} = shift{16-13}; // Rn
 873     let Inst{11-0}  = shift{11-0};
 874   }
 875 }
 876 //===----------------------------------------------------------------------===//
 877 // Instructions
 878 //===----------------------------------------------------------------------===//
 879
 880 //===----------------------------------------------------------------------===//
 881 //  Miscellaneous Instructions.
 882 //
 883
 884 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 885 /// the function.  The first operand is the ID# for this instruction, the second
 886 /// is the index into the MachineConstantPool that this is, the third is the
 887 /// size in bytes of this constant pool entry.
 888 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 889 def CONSTPOOL_ENTRY :
 890 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 891                     i32imm:$size), NoItinerary, "", []>;
 892
 893 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 894 // from removing one half of the matched pairs. That breaks PEI, which assumes
 895 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 896 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 897 def ADJCALLSTACKUP :
 898 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary, "",
 899            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 900
 901 def ADJCALLSTACKDOWN :
 902 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary, "",
 903            [(ARMcallseq_start timm:$amt)]>;
 904 }
 905
 906 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 907              [/* For disassembly only; pattern left blank */]>,
 908           Requires<[IsARM, HasV6T2]> {
 909   let Inst{27-16} = 0b001100100000;
 910   let Inst{15-8} = 0b11110000;
 911   let Inst{7-0} = 0b00000000;
 912 }
 913
 914 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 915              [/* For disassembly only; pattern left blank */]>,
 916           Requires<[IsARM, HasV6T2]> {
 917   let Inst{27-16} = 0b001100100000;
 918   let Inst{15-8} = 0b11110000;
 919   let Inst{7-0} = 0b00000001;
 920 }
 921
 922 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
 923              [/* For disassembly only; pattern left blank */]>,
 924           Requires<[IsARM, HasV6T2]> {
 925   let Inst{27-16} = 0b001100100000;
 926   let Inst{15-8} = 0b11110000;
 927   let Inst{7-0} = 0b00000010;
 928 }
 929
 930 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
 931              [/* For disassembly only; pattern left blank */]>,
 932           Requires<[IsARM, HasV6T2]> {
 933   let Inst{27-16} = 0b001100100000;
 934   let Inst{15-8} = 0b11110000;
 935   let Inst{7-0} = 0b00000011;
 936 }
 937
 938 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
 939              "\t$dst, $a, $b",
 940              [/* For disassembly only; pattern left blank */]>,
 941           Requires<[IsARM, HasV6]> {
 942   bits<4> Rd;
 943   bits<4> Rn;
 944   bits<4> Rm;
 945   let Inst{3-0} = Rm;
 946   let Inst{15-12} = Rd;
 947   let Inst{19-16} = Rn;
 948   let Inst{27-20} = 0b01101000;
 949   let Inst{7-4} = 0b1011;
 950   let Inst{11-8} = 0b1111;
 951 }
 952
 953 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
 954              [/* For disassembly only; pattern left blank */]>,
 955           Requires<[IsARM, HasV6T2]> {
 956   let Inst{27-16} = 0b001100100000;
 957   let Inst{15-8} = 0b11110000;
 958   let Inst{7-0} = 0b00000100;
 959 }
 960
 961 // The i32imm operand $val can be used by a debugger to store more information
 962 // about the breakpoint.
 963 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
 964               [/* For disassembly only; pattern left blank */]>,
 965            Requires<[IsARM]> {
 966   bits<16> val;
 967   let Inst{3-0} = val{3-0};
 968   let Inst{19-8} = val{15-4};
 969   let Inst{27-20} = 0b00010010;
 970   let Inst{7-4} = 0b0111;
 971 }
 972
 973 // Change Processor State is a system instruction -- for disassembly only.
 974 // The singleton $opt operand contains the following information:
 975 // opt{4-0} = mode from Inst{4-0}
 976 // opt{5} = changemode from Inst{17}
 977 // opt{8-6} = AIF from Inst{8-6}
 978 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
 979 // FIXME: Integrated assembler will need these split out.
 980 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
 981               [/* For disassembly only; pattern left blank */]>,
 982           Requires<[IsARM]> {
 983   let Inst{31-28} = 0b1111;
 984   let Inst{27-20} = 0b00010000;
 985   let Inst{16} = 0;
 986   let Inst{5} = 0;
 987 }
 988
 989 // Preload signals the memory system of possible future data/instruction access.
 990 // These are for disassembly only.
 991 //
 992 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 993 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 994 multiclass APreLoad<bit data, bit read, string opc> {
 995
 996   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, NoItinerary,
 997                 !strconcat(opc, "\t$addr"), []> {
 998     bits<4> Rt;
 999     bits<17> addr;
1000     let Inst{31-26} = 0b111101;
1001     let Inst{25} = 0; // 0 for immediate form
1002     let Inst{24} = data;
1003     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1004     let Inst{22} = read;
1005     let Inst{21-20} = 0b01;
1006     let Inst{19-16} = addr{16-13};  // Rn
1007     let Inst{15-12} = Rt;
1008     let Inst{11-0}  = addr{11-0};   // imm12
1009   }
1010
1011   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, NoItinerary,
1012                !strconcat(opc, "\t$shift"), []> {
1013     bits<4> Rt;
1014     bits<17> shift;
1015     let Inst{31-26} = 0b111101;
1016     let Inst{25} = 1; // 1 for register form
1017     let Inst{24} = data;
1018     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1019     let Inst{22} = read;
1020     let Inst{21-20} = 0b01;
1021     let Inst{19-16} = shift{16-13}; // Rn
1022     let Inst{11-0}  = shift{11-0};
1023   }
1024 }
1025
1026 defm PLD  : APreLoad<1, 1, "pld">;
1027 defm PLDW : APreLoad<1, 0, "pldw">;
1028 defm PLI  : APreLoad<0, 1, "pli">;
1029
1030 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1031                  "setend\t$end",
1032                  [/* For disassembly only; pattern left blank */]>,
1033                Requires<[IsARM]> {
1034   bits<1> end;
1035   let Inst{31-10} = 0b1111000100000001000000;
1036   let Inst{9} = end;
1037   let Inst{8-0} = 0;
1038 }
1039
1040 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1041              [/* For disassembly only; pattern left blank */]>,
1042           Requires<[IsARM, HasV7]> {
1043   bits<4> opt;
1044   let Inst{27-4} = 0b001100100000111100001111;
1045   let Inst{3-0} = opt;
1046 }
1047
1048 // A5.4 Permanently UNDEFINED instructions.
1049 let isBarrier = 1, isTerminator = 1 in
1050 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1051                "trap", [(trap)]>,
1052            Requires<[IsARM]> {
1053   let Inst{27-25} = 0b011;
1054   let Inst{24-20} = 0b11111;
1055   let Inst{7-5} = 0b111;
1056   let Inst{4} = 0b1;
1057 }
1058
1059 // Address computation and loads and stores in PIC mode.
1060 // FIXME: These PIC insn patterns are pseudos, but derive from the normal insn
1061 //        classes (AXI1, et.al.) and so have encoding information and such,
1062 //        which is suboptimal. Once the rest of the code emitter (including
1063 //        JIT) is MC-ized we should look at refactoring these into true
1064 //        pseudos. As is, the encoding information ends up being ignored,
1065 //        as these instructions are lowered to individual MC-insts.
1066 let isNotDuplicable = 1 in {
1067 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1068                   Pseudo, IIC_iALUr, "",
1069                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1070
1071 let AddedComplexity = 10 in {
1072 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1073                   Pseudo, IIC_iLoad_r, "",
1074                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
1075
1076 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1077             Pseudo, IIC_iLoad_bh_r, "",
1078                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
1079
1080 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1081             Pseudo, IIC_iLoad_bh_r, "",
1082                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
1083
1084 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1085            Pseudo, IIC_iLoad_bh_r, "",
1086                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
1087
1088 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1089            Pseudo, IIC_iLoad_bh_r, "",
1090                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
1091 }
1092 let AddedComplexity = 10 in {
1093 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1094                Pseudo, IIC_iStore_r, "",
1095                [(store GPR:$src, addrmodepc:$addr)]>;
1096
1097 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1098            Pseudo, IIC_iStore_bh_r, "",
1099                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
1100
1101 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1102            Pseudo, IIC_iStore_bh_r, "",
1103                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1104 }
1105 } // isNotDuplicable = 1
1106
1107
1108 // LEApcrel - Load a pc-relative address into a register without offending the
1109 // assembler.
1110 // FIXME: These are marked as pseudos, but they're really not(?). They're just
1111 // the ADR instruction. Is this the right way to handle that? They need
1112 // encoding information regardless.
1113 let neverHasSideEffects = 1 in {
1114 let isReMaterializable = 1 in
1115 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
1116                     Pseudo, IIC_iALUi,
1117                     "adr$p\t$dst, #$label", []>;
1118
1119 } // neverHasSideEffects
1120 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
1121                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
1122                       Pseudo, IIC_iALUi,
1123                       "adr$p\t$dst, #${label}_${id}", []> {
1124     let Inst{25} = 1;
1125 }
1126
1127 //===----------------------------------------------------------------------===//
1128 //  Control Flow Instructions.
1129 //
1130
1131 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1132   // ARMV4T and above
1133   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1134                   "bx", "\tlr", [(ARMretflag)]>,
1135                Requires<[IsARM, HasV4T]> {
1136     let Inst{27-0}  = 0b0001001011111111111100011110;
1137   }
1138
1139   // ARMV4 only
1140   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1141                   "mov", "\tpc, lr", [(ARMretflag)]>,
1142                Requires<[IsARM, NoV4T]> {
1143     let Inst{27-0} = 0b0001101000001111000000001110;
1144   }
1145 }
1146
1147 // Indirect branches
1148 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1149   // ARMV4T and above
1150   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1151                   [(brind GPR:$dst)]>,
1152               Requires<[IsARM, HasV4T]> {
1153     bits<4> dst;
1154     let Inst{31-4} = 0b1110000100101111111111110001;
1155     let Inst{3-0}  = dst;
1156   }
1157
1158   // ARMV4 only
1159   def MOVPCRX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "mov\tpc, $dst",
1160                   [(brind GPR:$dst)]>,
1161               Requires<[IsARM, NoV4T]> {
1162     bits<4> dst;
1163     let Inst{31-4} = 0b1110000110100000111100000000;
1164     let Inst{3-0}   = dst;
1165   }
1166 }
1167
1168 // FIXME: remove when we have a way to marking a MI with these properties.
1169 // FIXME: Should pc be an implicit operand like PICADD, etc?
1170 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1171     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1172   def LDM_RET : AXI4ld<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1173                                         reglist:$dsts, variable_ops),
1174                        IndexModeUpd, LdStMulFrm, IIC_iLoad_mBr,
1175                        "ldm${addr:submode}${p}\t$addr!, $dsts",
1176                        "$addr.addr = $wb", []>;
1177
1178 // On non-Darwin platforms R9 is callee-saved.
1179 let isCall = 1,
1180   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1181           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1182           D16, D17, D18, D19, D20, D21, D22, D23,
1183           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1184   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1185                 IIC_Br, "bl\t$func",
1186                 [(ARMcall tglobaladdr:$func)]>,
1187             Requires<[IsARM, IsNotDarwin]> {
1188     let Inst{31-28} = 0b1110;
1189     // FIXME: Encoding info for $func. Needs fixups bits.
1190   }
1191
1192   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1193                    IIC_Br, "bl", "\t$func",
1194                    [(ARMcall_pred tglobaladdr:$func)]>,
1195                 Requires<[IsARM, IsNotDarwin]>;
1196
1197   // ARMv5T and above
1198   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1199                 IIC_Br, "blx\t$func",
1200                 [(ARMcall GPR:$func)]>,
1201             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1202     bits<4> func;
1203     let Inst{27-4} = 0b000100101111111111110011;
1204     let Inst{3-0}   = func;
1205   }
1206
1207   // ARMv4T
1208   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1209   def BX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1210                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1211                   [(ARMcall_nolink tGPR:$func)]>,
1212            Requires<[IsARM, HasV4T, IsNotDarwin]> {
1213     bits<4> func;
1214     let Inst{27-4} = 0b000100101111111111110001;
1215     let Inst{3-0}   = func;
1216   }
1217
1218   // ARMv4
1219   def BMOVPCRX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1220                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1221                  [(ARMcall_nolink tGPR:$func)]>,
1222            Requires<[IsARM, NoV4T, IsNotDarwin]> {
1223     bits<4> func;
1224     let Inst{27-4} = 0b000110100000111100000000;
1225     let Inst{3-0}   = func;
1226   }
1227 }
1228
1229 // On Darwin R9 is call-clobbered.
1230 let isCall = 1,
1231   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1232           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1233           D16, D17, D18, D19, D20, D21, D22, D23,
1234           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1235   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1236                 IIC_Br, "bl\t$func",
1237                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1238     let Inst{31-28} = 0b1110;
1239     // FIXME: Encoding info for $func. Needs fixups bits.
1240   }
1241
1242   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1243                    IIC_Br, "bl", "\t$func",
1244                    [(ARMcall_pred tglobaladdr:$func)]>,
1245                   Requires<[IsARM, IsDarwin]>;
1246
1247   // ARMv5T and above
1248   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1249                 IIC_Br, "blx\t$func",
1250                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1251     bits<4> func;
1252     let Inst{27-4} = 0b000100101111111111110011;
1253     let Inst{3-0}   = func;
1254   }
1255
1256   // ARMv4T
1257   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1258   def BXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1259                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1260                   [(ARMcall_nolink tGPR:$func)]>,
1261              Requires<[IsARM, HasV4T, IsDarwin]> {
1262     bits<4> func;
1263     let Inst{27-4} = 0b000100101111111111110001;
1264     let Inst{3-0}   = func;
1265   }
1266
1267   // ARMv4
1268   def BMOVPCRXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1269                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1270                  [(ARMcall_nolink tGPR:$func)]>,
1271            Requires<[IsARM, NoV4T, IsDarwin]> {
1272     bits<4> func;
1273     let Inst{27-4} = 0b000110100000111100000000;
1274     let Inst{3-0}   = func;
1275   }
1276 }
1277
1278 // Tail calls.
1279
1280 // FIXME: These should probably be xformed into the non-TC versions of the
1281 // instructions as part of MC lowering.
1282 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1283   // Darwin versions.
1284   let Defs = [R0, R1, R2, R3, R9, R12,
1285               D0, D1, D2, D3, D4, D5, D6, D7,
1286               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1287               D27, D28, D29, D30, D31, PC],
1288       Uses = [SP] in {
1289     def TCRETURNdi : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1290                        Pseudo, IIC_Br,
1291                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1292
1293     def TCRETURNri : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1294                        Pseudo, IIC_Br,
1295                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1296
1297     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1298                    IIC_Br, "b\t$dst  @ TAILCALL",
1299                    []>, Requires<[IsDarwin]>;
1300
1301     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1302                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1303                    []>, Requires<[IsDarwin]>;
1304
1305     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1306                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1307                    []>, Requires<[IsDarwin]> {
1308       bits<4> dst;
1309       let Inst{31-4} = 0b1110000100101111111111110001;
1310       let Inst{3-0}  = dst;
1311     }
1312   }
1313
1314   // Non-Darwin versions (the difference is R9).
1315   let Defs = [R0, R1, R2, R3, R12,
1316               D0, D1, D2, D3, D4, D5, D6, D7,
1317               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1318               D27, D28, D29, D30, D31, PC],
1319       Uses = [SP] in {
1320     def TCRETURNdiND : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1321                        Pseudo, IIC_Br,
1322                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1323
1324     def TCRETURNriND : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1325                        Pseudo, IIC_Br,
1326                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1327
1328     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1329                    IIC_Br, "b\t$dst  @ TAILCALL",
1330                    []>, Requires<[IsARM, IsNotDarwin]>;
1331
1332     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1333                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1334                    []>, Requires<[IsThumb, IsNotDarwin]>;
1335
1336     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1337                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1338                    []>, Requires<[IsNotDarwin]> {
1339       bits<4> dst;
1340       let Inst{31-4} = 0b1110000100101111111111110001;
1341       let Inst{3-0}  = dst;
1342     }
1343   }
1344 }
1345
1346 let isBranch = 1, isTerminator = 1 in {
1347   // B is "predicable" since it can be xformed into a Bcc.
1348   let isBarrier = 1 in {
1349     let isPredicable = 1 in
1350     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1351                 "b\t$target", [(br bb:$target)]>;
1352
1353   let isNotDuplicable = 1, isIndirectBranch = 1 in {
1354   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
1355                     IIC_Br, "mov\tpc, $target$jt",
1356                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
1357     let Inst{11-4}  = 0b00000000;
1358     let Inst{15-12} = 0b1111;
1359     let Inst{20}    = 0; // S Bit
1360     let Inst{24-21} = 0b1101;
1361     let Inst{27-25} = 0b000;
1362   }
1363   def BR_JTm : JTI<(outs),
1364                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
1365                    IIC_Br, "ldr\tpc, $target$jt",
1366                    [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1367                      imm:$id)]> {
1368     let Inst{15-12} = 0b1111;
1369     let Inst{20}    = 1; // L bit
1370     let Inst{21}    = 0; // W bit
1371     let Inst{22}    = 0; // B bit
1372     let Inst{24}    = 1; // P bit
1373     let Inst{27-25} = 0b011;
1374   }
1375   def BR_JTadd : JTI<(outs),
1376                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
1377                     IIC_Br, "add\tpc, $target, $idx$jt",
1378                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1379                       imm:$id)]> {
1380     let Inst{15-12} = 0b1111;
1381     let Inst{20}    = 0; // S bit
1382     let Inst{24-21} = 0b0100;
1383     let Inst{27-25} = 0b000;
1384   }
1385   } // isNotDuplicable = 1, isIndirectBranch = 1
1386   } // isBarrier = 1
1387
1388   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1389   // a two-value operand where a dag node expects two operands. :(
1390   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1391                IIC_Br, "b", "\t$target",
1392                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
1393 }
1394
1395 // Branch and Exchange Jazelle -- for disassembly only
1396 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1397               [/* For disassembly only; pattern left blank */]> {
1398   let Inst{23-20} = 0b0010;
1399   //let Inst{19-8} = 0xfff;
1400   let Inst{7-4} = 0b0010;
1401 }
1402
1403 // Secure Monitor Call is a system instruction -- for disassembly only
1404 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1405               [/* For disassembly only; pattern left blank */]> {
1406   bits<4> opt;
1407   let Inst{23-4} = 0b01100000000000000111;
1408   let Inst{3-0} = opt;
1409 }
1410
1411 // Supervisor Call (Software Interrupt) -- for disassembly only
1412 let isCall = 1 in {
1413 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1414               [/* For disassembly only; pattern left blank */]> {
1415   bits<24> svc;
1416   let Inst{23-0} = svc;
1417 }
1418 }
1419
1420 // Store Return State is a system instruction -- for disassembly only
1421 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1422 def SRSW : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, i32imm:$mode),
1423                 NoItinerary, "srs${addr:submode}\tsp!, $mode",
1424                 [/* For disassembly only; pattern left blank */]> {
1425   let Inst{31-28} = 0b1111;
1426   let Inst{22-20} = 0b110; // W = 1
1427 }
1428
1429 def SRS  : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, i32imm:$mode),
1430                 NoItinerary, "srs${addr:submode}\tsp, $mode",
1431                 [/* For disassembly only; pattern left blank */]> {
1432   let Inst{31-28} = 0b1111;
1433   let Inst{22-20} = 0b100; // W = 0
1434 }
1435
1436 // Return From Exception is a system instruction -- for disassembly only
1437 def RFEW : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, GPR:$base),
1438                 NoItinerary, "rfe${addr:submode}\t$base!",
1439                 [/* For disassembly only; pattern left blank */]> {
1440   let Inst{31-28} = 0b1111;
1441   let Inst{22-20} = 0b011; // W = 1
1442 }
1443
1444 def RFE  : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, GPR:$base),
1445                 NoItinerary, "rfe${addr:submode}\t$base",
1446                 [/* For disassembly only; pattern left blank */]> {
1447   let Inst{31-28} = 0b1111;
1448   let Inst{22-20} = 0b001; // W = 0
1449 }
1450 } // isCodeGenOnly = 1
1451
1452 //===----------------------------------------------------------------------===//
1453 //  Load / store Instructions.
1454 //
1455
1456 // Load
1457
1458
1459 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1460                     UnOpFrag<(load node:$Src)>>;
1461 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1462                     UnOpFrag<(zextloadi8 node:$Src)>>;
1463 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1464                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1465 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1466                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1467
1468 // Special LDR for loads from non-pc-relative constpools.
1469 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1470     isReMaterializable = 1 in
1471 def LDRcp : AIldst1<0b010, 0, 1, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1472                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr", []> {
1473   bits<4> Rt;
1474   bits<17> addr;
1475   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1476   let Inst{19-16} = 0b1111;
1477   let Inst{15-12} = Rt;
1478   let Inst{11-0}  = addr{11-0};   // imm12
1479 }
1480
1481 // Loads with zero extension
1482 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1483                   IIC_iLoad_bh_r, "ldrh", "\t$dst, $addr",
1484                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
1485
1486 // Loads with sign extension
1487 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1488                    IIC_iLoad_bh_r, "ldrsh", "\t$dst, $addr",
1489                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
1490
1491 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1492                    IIC_iLoad_bh_r, "ldrsb", "\t$dst, $addr",
1493                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
1494
1495 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1496 // Load doubleword
1497 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
1498                  IIC_iLoad_d_r, "ldrd", "\t$dst1, $addr",
1499                  []>, Requires<[IsARM, HasV5TE]>;
1500
1501 // Indexed loads
1502 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
1503                      (ins addrmode2:$addr), LdFrm, IIC_iLoad_ru,
1504                      "ldr", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1505
1506 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1507                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoad_ru,
1508                      "ldr", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1509
1510 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
1511                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1512                      "ldrh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1513
1514 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1515                   (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1516                     "ldrh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1517
1518 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
1519                      (ins addrmode2:$addr), LdFrm, IIC_iLoad_bh_ru,
1520                      "ldrb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1521
1522 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1523                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoad_bh_ru,
1524                     "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1525
1526 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
1527                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1528                       "ldrsh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1529
1530 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1531                   (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1532                    "ldrsh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1533
1534 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
1535                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1536                       "ldrsb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1537
1538 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1539                     (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_ru,
1540                    "ldrsb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1541
1542 // For disassembly only
1543 def LDRD_PRE : AI3lddpr<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1544                         (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_d_ru,
1545                  "ldrd", "\t$dst1, $dst2, $addr!", "$addr.base = $base_wb", []>,
1546                 Requires<[IsARM, HasV5TE]>;
1547
1548 // For disassembly only
1549 def LDRD_POST : AI3lddpo<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1550                    (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_d_ru,
1551             "ldrd", "\t$dst1, $dst2, [$base], $offset", "$base = $base_wb", []>,
1552                 Requires<[IsARM, HasV5TE]>;
1553
1554 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1555
1556 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1557
1558 def LDRT : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1559                    (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoad_ru,
1560                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1561   let Inst{21} = 1; // overwrite
1562 }
1563
1564 def LDRBT : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1565                   (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoad_bh_ru,
1566                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1567   let Inst{21} = 1; // overwrite
1568 }
1569
1570 def LDRSBT : AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1571                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1572                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1573   let Inst{21} = 1; // overwrite
1574 }
1575
1576 def LDRHT : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1577                  (ins GPR:$base, am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1578                   "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1579   let Inst{21} = 1; // overwrite
1580 }
1581
1582 def LDRSHT : AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1583                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1584                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1585   let Inst{21} = 1; // overwrite
1586 }
1587
1588 // Store
1589
1590 // Stores with truncate
1591 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm,
1592                IIC_iStore_bh_r, "strh", "\t$src, $addr",
1593                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
1594
1595 // Store doubleword
1596 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1597 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1598                StMiscFrm, IIC_iStore_d_r,
1599                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1600
1601 // Indexed stores
1602 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
1603                      (ins GPR:$src, GPR:$base, am2offset:$offset),
1604                      StFrm, IIC_iStore_ru,
1605                     "str", "\t$src, [$base, $offset]!", "$base = $base_wb",
1606                     [(set GPR:$base_wb,
1607                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1608
1609 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
1610                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1611                      StFrm, IIC_iStore_ru,
1612                     "str", "\t$src, [$base], $offset", "$base = $base_wb",
1613                     [(set GPR:$base_wb,
1614                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1615
1616 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1617                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1618                      StMiscFrm, IIC_iStore_ru,
1619                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1620                     [(set GPR:$base_wb,
1621                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1622
1623 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1624                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1625                      StMiscFrm, IIC_iStore_bh_ru,
1626                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1627                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1628                                          GPR:$base, am3offset:$offset))]>;
1629
1630 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
1631                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1632                      StFrm, IIC_iStore_bh_ru,
1633                      "strb", "\t$src, [$base, $offset]!", "$base = $base_wb",
1634                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
1635                                          GPR:$base, am2offset:$offset))]>;
1636
1637 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
1638                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1639                      StFrm, IIC_iStore_bh_ru,
1640                      "strb", "\t$src, [$base], $offset", "$base = $base_wb",
1641                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
1642                                          GPR:$base, am2offset:$offset))]>;
1643
1644 // For disassembly only
1645 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1646                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1647                      StMiscFrm, IIC_iStore_d_ru,
1648                      "strd", "\t$src1, $src2, [$base, $offset]!",
1649                      "$base = $base_wb", []>;
1650
1651 // For disassembly only
1652 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1653                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1654                      StMiscFrm, IIC_iStore_d_ru,
1655                      "strd", "\t$src1, $src2, [$base], $offset",
1656                      "$base = $base_wb", []>;
1657
1658 // STRT, STRBT, and STRHT are for disassembly only.
1659
1660 def STRT : AI2stwpo<(outs GPR:$base_wb),
1661                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1662                     StFrm, IIC_iStore_ru,
1663                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1664                     [/* For disassembly only; pattern left blank */]> {
1665   let Inst{21} = 1; // overwrite
1666 }
1667
1668 def STRBT : AI2stbpo<(outs GPR:$base_wb),
1669                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1670                      StFrm, IIC_iStore_bh_ru,
1671                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1672                      [/* For disassembly only; pattern left blank */]> {
1673   let Inst{21} = 1; // overwrite
1674 }
1675
1676 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1677                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1678                     StMiscFrm, IIC_iStore_bh_ru,
1679                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1680                     [/* For disassembly only; pattern left blank */]> {
1681   let Inst{21} = 1; // overwrite
1682 }
1683
1684 //===----------------------------------------------------------------------===//
1685 //  Load / store multiple Instructions.
1686 //
1687
1688 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1689     isCodeGenOnly = 1 in {
1690 def LDM : AXI4ld<(outs), (ins addrmode4:$addr, pred:$p,
1691                           reglist:$dsts, variable_ops),
1692                  IndexModeNone, LdStMulFrm, IIC_iLoad_m,
1693                  "ldm${addr:submode}${p}\t$addr, $dsts", "", []>;
1694
1695 def LDM_UPD : AXI4ld<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1696                                       reglist:$dsts, variable_ops),
1697                      IndexModeUpd, LdStMulFrm, IIC_iLoad_mu,
1698                      "ldm${addr:submode}${p}\t$addr!, $dsts",
1699                      "$addr.addr = $wb", []>;
1700 } // mayLoad, neverHasSideEffects, hasExtraDefRegAllocReq
1701
1702 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1703     isCodeGenOnly = 1 in {
1704 def STM : AXI4st<(outs), (ins addrmode4:$addr, pred:$p,
1705                           reglist:$srcs, variable_ops),
1706                  IndexModeNone, LdStMulFrm, IIC_iStore_m,
1707                  "stm${addr:submode}${p}\t$addr, $srcs", "", []>;
1708
1709 def STM_UPD : AXI4st<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1710                                       reglist:$srcs, variable_ops),
1711                      IndexModeUpd, LdStMulFrm, IIC_iStore_mu,
1712                      "stm${addr:submode}${p}\t$addr!, $srcs",
1713                      "$addr.addr = $wb", []>;
1714 } // mayStore, neverHasSideEffects, hasExtraSrcRegAllocReq
1715
1716 //===----------------------------------------------------------------------===//
1717 //  Move Instructions.
1718 //
1719
1720 let neverHasSideEffects = 1 in
1721 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1722                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1723   bits<4> Rd;
1724   bits<4> Rm;
1725
1726   let Inst{11-4} = 0b00000000;
1727   let Inst{25} = 0;
1728   let Inst{3-0} = Rm;
1729   let Inst{15-12} = Rd;
1730 }
1731
1732 // A version for the smaller set of tail call registers.
1733 let neverHasSideEffects = 1 in
1734 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1735                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1736   bits<4> Rd;
1737   bits<4> Rm;
1738
1739   let Inst{11-4} = 0b00000000;
1740   let Inst{25} = 0;
1741   let Inst{3-0} = Rm;
1742   let Inst{15-12} = Rd;
1743 }
1744
1745 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1746                 DPSoRegFrm, IIC_iMOVsr,
1747                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1748                 UnaryDP {
1749   bits<4> Rd;
1750   bits<12> src;
1751   let Inst{15-12} = Rd;
1752   let Inst{11-0} = src;
1753   let Inst{25} = 0;
1754 }
1755
1756 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1757 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1758                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1759   bits<4> Rd;
1760   bits<12> imm;
1761   let Inst{25} = 1;
1762   let Inst{15-12} = Rd;
1763   let Inst{19-16} = 0b0000;
1764   let Inst{11-0} = imm;
1765 }
1766
1767 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1768 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm:$imm),
1769                  DPFrm, IIC_iMOVi,
1770                  "movw", "\t$Rd, $imm",
1771                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1772                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1773   bits<4> Rd;
1774   bits<16> imm;
1775   let Inst{15-12} = Rd;
1776   let Inst{11-0}  = imm{11-0};
1777   let Inst{19-16} = imm{15-12};
1778   let Inst{20} = 0;
1779   let Inst{25} = 1;
1780 }
1781
1782 let Constraints = "$src = $Rd" in
1783 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm:$imm),
1784                   DPFrm, IIC_iMOVi,
1785                   "movt", "\t$Rd, $imm",
1786                   [(set GPR:$Rd,
1787                         (or (and GPR:$src, 0xffff),
1788                             lo16AllZero:$imm))]>, UnaryDP,
1789                   Requires<[IsARM, HasV6T2]> {
1790   bits<4> Rd;
1791   bits<16> imm;
1792   let Inst{15-12} = Rd;
1793   let Inst{11-0}  = imm{11-0};
1794   let Inst{19-16} = imm{15-12};
1795   let Inst{20} = 0;
1796   let Inst{25} = 1;
1797 }
1798
1799 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1800       Requires<[IsARM, HasV6T2]>;
1801
1802 let Uses = [CPSR] in
1803 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi, "",
1804                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
1805                     Requires<[IsARM]>;
1806
1807 // These aren't really mov instructions, but we have to define them this way
1808 // due to flag operands.
1809
1810 let Defs = [CPSR] in {
1811 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi, "",
1812                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
1813                       Requires<[IsARM]>;
1814 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi, "",
1815                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
1816                       Requires<[IsARM]>;
1817 }
1818
1819 //===----------------------------------------------------------------------===//
1820 //  Extend Instructions.
1821 //
1822
1823 // Sign extenders
1824
1825 defm SXTB  : AI_ext_rrot<0b01101010,
1826                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
1827 defm SXTH  : AI_ext_rrot<0b01101011,
1828                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
1829
1830 defm SXTAB : AI_exta_rrot<0b01101010,
1831                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1832 defm SXTAH : AI_exta_rrot<0b01101011,
1833                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1834
1835 // For disassembly only
1836 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
1837
1838 // For disassembly only
1839 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
1840
1841 // Zero extenders
1842
1843 let AddedComplexity = 16 in {
1844 defm UXTB   : AI_ext_rrot<0b01101110,
1845                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
1846 defm UXTH   : AI_ext_rrot<0b01101111,
1847                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1848 defm UXTB16 : AI_ext_rrot<0b01101100,
1849                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1850
1851 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1852 //        The transformation should probably be done as a combiner action
1853 //        instead so we can include a check for masking back in the upper
1854 //        eight bits of the source into the lower eight bits of the result.
1855 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1856 //               (UXTB16r_rot GPR:$Src, 24)>;
1857 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
1858                (UXTB16r_rot GPR:$Src, 8)>;
1859
1860 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
1861                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1862 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
1863                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1864 }
1865
1866 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
1867 // For disassembly only
1868 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
1869
1870
1871 def SBFX  : I<(outs GPR:$Rd),
1872               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
1873                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1874                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
1875                Requires<[IsARM, HasV6T2]> {
1876   bits<4> Rd;
1877   bits<4> Rn;
1878   bits<5> lsb;
1879   bits<5> width;
1880   let Inst{27-21} = 0b0111101;
1881   let Inst{6-4}   = 0b101;
1882   let Inst{20-16} = width;
1883   let Inst{15-12} = Rd;
1884   let Inst{11-7}  = lsb;
1885   let Inst{3-0}   = Rn;
1886 }
1887
1888 def UBFX  : I<(outs GPR:$Rd),
1889               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
1890                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1891                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
1892                Requires<[IsARM, HasV6T2]> {
1893   bits<4> Rd;
1894   bits<4> Rn;
1895   bits<5> lsb;
1896   bits<5> width;
1897   let Inst{27-21} = 0b0111111;
1898   let Inst{6-4}   = 0b101;
1899   let Inst{20-16} = width;
1900   let Inst{15-12} = Rd;
1901   let Inst{11-7}  = lsb;
1902   let Inst{3-0}   = Rn;
1903 }
1904
1905 //===----------------------------------------------------------------------===//
1906 //  Arithmetic Instructions.
1907 //
1908
1909 defm ADD  : AsI1_bin_irs<0b0100, "add",
1910                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1911                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1912 defm SUB  : AsI1_bin_irs<0b0010, "sub",
1913                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1914                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1915
1916 // ADD and SUB with 's' bit set.
1917 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
1918                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1919                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1920 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
1921                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1922                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1923
1924 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
1925                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
1926 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
1927                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
1928 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
1929                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
1930 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
1931                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
1932
1933 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1934                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
1935                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
1936   bits<4> Rd;
1937   bits<4> Rn;
1938   bits<12> imm;
1939   let Inst{25} = 1;
1940   let Inst{15-12} = Rd;
1941   let Inst{19-16} = Rn;
1942   let Inst{11-0} = imm;
1943 }
1944
1945 // The reg/reg form is only defined for the disassembler; for codegen it is
1946 // equivalent to SUBrr.
1947 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1948                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
1949                  [/* For disassembly only; pattern left blank */]> {
1950   bits<4> Rd;
1951   bits<4> Rn;
1952   bits<4> Rm;
1953   let Inst{11-4} = 0b00000000;
1954   let Inst{25} = 0;
1955   let Inst{3-0} = Rm;
1956   let Inst{15-12} = Rd;
1957   let Inst{19-16} = Rn;
1958 }
1959
1960 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1961                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
1962                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
1963   bits<4> Rd;
1964   bits<4> Rn;
1965   bits<12> shift;
1966   let Inst{25} = 0;
1967   let Inst{11-0} = shift;
1968   let Inst{15-12} = Rd;
1969   let Inst{19-16} = Rn;
1970 }
1971
1972 // RSB with 's' bit set.
1973 let Defs = [CPSR] in {
1974 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1975                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
1976                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
1977   bits<4> Rd;
1978   bits<4> Rn;
1979   bits<12> imm;
1980   let Inst{25} = 1;
1981   let Inst{20} = 1;
1982   let Inst{15-12} = Rd;
1983   let Inst{19-16} = Rn;
1984   let Inst{11-0} = imm;
1985 }
1986 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1987                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
1988                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
1989   bits<4> Rd;
1990   bits<4> Rn;
1991   bits<12> shift;
1992   let Inst{25} = 0;
1993   let Inst{20} = 1;
1994   let Inst{11-0} = shift;
1995   let Inst{15-12} = Rd;
1996   let Inst{19-16} = Rn;
1997 }
1998 }
1999
2000 let Uses = [CPSR] in {
2001 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2002                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2003                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2004                  Requires<[IsARM]> {
2005   bits<4> Rd;
2006   bits<4> Rn;
2007   bits<12> imm;
2008   let Inst{25} = 1;
2009   let Inst{15-12} = Rd;
2010   let Inst{19-16} = Rn;
2011   let Inst{11-0} = imm;
2012 }
2013 // The reg/reg form is only defined for the disassembler; for codegen it is
2014 // equivalent to SUBrr.
2015 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2016                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2017                  [/* For disassembly only; pattern left blank */]> {
2018   bits<4> Rd;
2019   bits<4> Rn;
2020   bits<4> Rm;
2021   let Inst{11-4} = 0b00000000;
2022   let Inst{25} = 0;
2023   let Inst{3-0} = Rm;
2024   let Inst{15-12} = Rd;
2025   let Inst{19-16} = Rn;
2026 }
2027 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2028                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2029                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2030                  Requires<[IsARM]> {
2031   bits<4> Rd;
2032   bits<4> Rn;
2033   bits<12> shift;
2034   let Inst{25} = 0;
2035   let Inst{11-0} = shift;
2036   let Inst{15-12} = Rd;
2037   let Inst{19-16} = Rn;
2038 }
2039 }
2040
2041 // FIXME: Allow these to be predicated.
2042 let Defs = [CPSR], Uses = [CPSR] in {
2043 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2044                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2045                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2046                   Requires<[IsARM]> {
2047   bits<4> Rd;
2048   bits<4> Rn;
2049   bits<12> imm;
2050   let Inst{25} = 1;
2051   let Inst{20} = 1;
2052   let Inst{15-12} = Rd;
2053   let Inst{19-16} = Rn;
2054   let Inst{11-0} = imm;
2055 }
2056 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2057                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2058                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2059                   Requires<[IsARM]> {
2060   bits<4> Rd;
2061   bits<4> Rn;
2062   bits<12> shift;
2063   let Inst{25} = 0;
2064   let Inst{20} = 1;
2065   let Inst{11-0} = shift;
2066   let Inst{15-12} = Rd;
2067   let Inst{19-16} = Rn;
2068 }
2069 }
2070
2071 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2072 // The assume-no-carry-in form uses the negation of the input since add/sub
2073 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2074 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2075 // details.
2076 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2077              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2078 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2079              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2080 // The with-carry-in form matches bitwise not instead of the negation.
2081 // Effectively, the inverse interpretation of the carry flag already accounts
2082 // for part of the negation.
2083 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2084              (SBCri  GPR:$src, so_imm_not:$imm)>;
2085
2086 // Note: These are implemented in C++ code, because they have to generate
2087 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2088 // cannot produce.
2089 // (mul X, 2^n+1) -> (add (X << n), X)
2090 // (mul X, 2^n-1) -> (rsb X, (X << n))
2091
2092 // ARM Arithmetic Instruction -- for disassembly only
2093 // GPR:$dst = GPR:$a op GPR:$b
2094 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2095           list<dag> pattern = [/* For disassembly only; pattern left blank */]>
2096   : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iALUr,
2097        opc, "\t$Rd, $Rn, $Rm", pattern> {
2098   bits<4> Rd;
2099   bits<4> Rn;
2100   bits<4> Rm;
2101   let Inst{27-20} = op27_20;
2102   let Inst{11-4} = op11_4;
2103   let Inst{19-16} = Rn;
2104   let Inst{15-12} = Rd;
2105   let Inst{3-0}   = Rm;
2106 }
2107
2108 // Saturating add/subtract -- for disassembly only
2109
2110 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2111                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rn, GPR:$Rm))]>;
2112 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2113                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rn, GPR:$Rm))]>;
2114 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd">;
2115 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub">;
2116
2117 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2118 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2119 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2120 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2121 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2122 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2123 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2124 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2125 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2126 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2127 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2128 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2129
2130 // Signed/Unsigned add/subtract -- for disassembly only
2131
2132 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2133 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2134 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2135 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2136 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2137 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2138 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2139 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2140 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2141 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2142 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2143 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2144
2145 // Signed/Unsigned halving add/subtract -- for disassembly only
2146
2147 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2148 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2149 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2150 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2151 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2152 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2153 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2154 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2155 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2156 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2157 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2158 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2159
2160 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2161
2162 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2163                 MulFrm /* for convenience */, NoItinerary, "usad8",
2164                 "\t$Rd, $Rn, $Rm", []>,
2165              Requires<[IsARM, HasV6]> {
2166   bits<4> Rd;
2167   bits<4> Rn;
2168   bits<4> Rm;
2169   let Inst{27-20} = 0b01111000;
2170   let Inst{15-12} = 0b1111;
2171   let Inst{7-4} = 0b0001;
2172   let Inst{19-16} = Rd;
2173   let Inst{11-8} = Rm;
2174   let Inst{3-0} = Rn;
2175 }
2176 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2177                 MulFrm /* for convenience */, NoItinerary, "usada8",
2178                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2179              Requires<[IsARM, HasV6]> {
2180   bits<4> Rd;
2181   bits<4> Rn;
2182   bits<4> Rm;
2183   bits<4> Ra;
2184   let Inst{27-20} = 0b01111000;
2185   let Inst{7-4} = 0b0001;
2186   let Inst{19-16} = Rd;
2187   let Inst{15-12} = Ra;
2188   let Inst{11-8} = Rm;
2189   let Inst{3-0} = Rn;
2190 }
2191
2192 // Signed/Unsigned saturate -- for disassembly only
2193
2194 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2195               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2196               [/* For disassembly only; pattern left blank */]> {
2197   bits<4> Rd;
2198   bits<5> sat_imm;
2199   bits<4> Rn;
2200   bits<8> sh;
2201   let Inst{27-21} = 0b0110101;
2202   let Inst{5-4} = 0b01;
2203   let Inst{20-16} = sat_imm;
2204   let Inst{15-12} = Rd;
2205   let Inst{11-7} = sh{7-3};
2206   let Inst{6} = sh{0};
2207   let Inst{3-0} = Rn;
2208 }
2209
2210 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2211                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2212                 [/* For disassembly only; pattern left blank */]> {
2213   bits<4> Rd;
2214   bits<4> sat_imm;
2215   bits<4> Rn;
2216   let Inst{27-20} = 0b01101010;
2217   let Inst{11-4} = 0b11110011;
2218   let Inst{15-12} = Rd;
2219   let Inst{19-16} = sat_imm;
2220   let Inst{3-0} = Rn;
2221 }
2222
2223 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2224               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2225               [/* For disassembly only; pattern left blank */]> {
2226   bits<4> Rd;
2227   bits<5> sat_imm;
2228   bits<4> Rn;
2229   bits<8> sh;
2230   let Inst{27-21} = 0b0110111;
2231   let Inst{5-4} = 0b01;
2232   let Inst{15-12} = Rd;
2233   let Inst{11-7} = sh{7-3};
2234   let Inst{6} = sh{0};
2235   let Inst{20-16} = sat_imm;
2236   let Inst{3-0} = Rn;
2237 }
2238
2239 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2240                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2241                 [/* For disassembly only; pattern left blank */]> {
2242   bits<4> Rd;
2243   bits<4> sat_imm;
2244   bits<4> Rn;
2245   let Inst{27-20} = 0b01101110;
2246   let Inst{11-4} = 0b11110011;
2247   let Inst{15-12} = Rd;
2248   let Inst{19-16} = sat_imm;
2249   let Inst{3-0} = Rn;
2250 }
2251
2252 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2253 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2254
2255 //===----------------------------------------------------------------------===//
2256 //  Bitwise Instructions.
2257 //
2258
2259 defm AND   : AsI1_bin_irs<0b0000, "and",
2260                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2261                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2262 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2263                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2264                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2265 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2266                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2267                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2268 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2269                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2270                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2271
2272 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2273                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2274                "bfc", "\t$Rd, $imm", "$src = $Rd",
2275                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2276                Requires<[IsARM, HasV6T2]> {
2277   bits<4> Rd;
2278   bits<10> imm;
2279   let Inst{27-21} = 0b0111110;
2280   let Inst{6-0}   = 0b0011111;
2281   let Inst{15-12} = Rd;
2282   let Inst{11-7}  = imm{4-0}; // lsb
2283   let Inst{20-16} = imm{9-5}; // width
2284 }
2285
2286 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2287 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2288                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2289                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2290                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2291                                 bf_inv_mask_imm:$imm))]>,
2292                Requires<[IsARM, HasV6T2]> {
2293   bits<4> Rd;
2294   bits<4> Rn;
2295   bits<10> imm;
2296   let Inst{27-21} = 0b0111110;
2297   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2298   let Inst{15-12} = Rd;
2299   let Inst{11-7}  = imm{4-0}; // lsb
2300   let Inst{20-16} = imm{9-5}; // width
2301   let Inst{3-0}   = Rn;
2302 }
2303
2304 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2305                   "mvn", "\t$Rd, $Rm",
2306                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2307   bits<4> Rd;
2308   bits<4> Rm;
2309   let Inst{25} = 0;
2310   let Inst{19-16} = 0b0000;
2311   let Inst{11-4} = 0b00000000;
2312   let Inst{15-12} = Rd;
2313   let Inst{3-0} = Rm;
2314 }
2315 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2316                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2317                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2318   bits<4> Rd;
2319   bits<4> Rm;
2320   bits<12> shift;
2321   let Inst{25} = 0;
2322   let Inst{19-16} = 0b0000;
2323   let Inst{15-12} = Rd;
2324   let Inst{11-0} = shift;
2325 }
2326 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
2327 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2328                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2329                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2330   bits<4> Rd;
2331   bits<4> Rm;
2332   bits<12> imm;
2333   let Inst{25} = 1;
2334   let Inst{19-16} = 0b0000;
2335   let Inst{15-12} = Rd;
2336   let Inst{11-0} = imm;
2337 }
2338
2339 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2340              (BICri GPR:$src, so_imm_not:$imm)>;
2341
2342 //===----------------------------------------------------------------------===//
2343 //  Multiply Instructions.
2344 //
2345 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2346              string opc, string asm, list<dag> pattern>
2347   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2348   bits<4> Rd;
2349   bits<4> Rm;
2350   bits<4> Rn;
2351   let Inst{19-16} = Rd;
2352   let Inst{11-8}  = Rm;
2353   let Inst{3-0}   = Rn;
2354 }
2355 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2356              string opc, string asm, list<dag> pattern>
2357   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2358   bits<4> RdLo;
2359   bits<4> RdHi;
2360   bits<4> Rm;
2361   bits<4> Rn;
2362   let Inst{19-16} = RdHi;
2363   let Inst{15-12} = RdLo;
2364   let Inst{11-8}  = Rm;
2365   let Inst{3-0}   = Rn;
2366 }
2367
2368 let isCommutable = 1 in
2369 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2370                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2371                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>;
2372
2373 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2374                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2375                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]> {
2376   bits<4> Ra;
2377   let Inst{15-12} = Ra;
2378 }
2379
2380 def MLS  : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
2381                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
2382                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
2383                    Requires<[IsARM, HasV6T2]> {
2384   bits<4> Rd;
2385   bits<4> Rm;
2386   bits<4> Rn;
2387   let Inst{19-16} = Rd;
2388   let Inst{11-8}  = Rm;
2389   let Inst{3-0}   = Rn;
2390 }
2391
2392 // Extra precision multiplies with low / high results
2393
2394 let neverHasSideEffects = 1 in {
2395 let isCommutable = 1 in {
2396 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2397                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2398                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2399
2400 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2401                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2402                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2403 }
2404
2405 // Multiply + accumulate
2406 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2407                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2408                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2409
2410 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2411                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2412                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2413
2414 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2415                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2416                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2417                     Requires<[IsARM, HasV6]> {
2418   bits<4> RdLo;
2419   bits<4> RdHi;
2420   bits<4> Rm;
2421   bits<4> Rn;
2422   let Inst{19-16} = RdLo;
2423   let Inst{15-12} = RdHi;
2424   let Inst{11-8}  = Rm;
2425   let Inst{3-0}   = Rn;
2426 }
2427 } // neverHasSideEffects
2428
2429 // Most significant word multiply
2430 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2431                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2432                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2433             Requires<[IsARM, HasV6]> {
2434   let Inst{15-12} = 0b1111;
2435 }
2436
2437 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2438                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2439                [/* For disassembly only; pattern left blank */]>,
2440             Requires<[IsARM, HasV6]> {
2441   let Inst{15-12} = 0b1111;
2442 }
2443
2444 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2445                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2446                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2447                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2448             Requires<[IsARM, HasV6]>;
2449
2450 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2451                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2452                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2453                [/* For disassembly only; pattern left blank */]>,
2454             Requires<[IsARM, HasV6]>;
2455
2456 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2457                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2458                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2459                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2460             Requires<[IsARM, HasV6]>;
2461
2462 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2463                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2464                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2465                [/* For disassembly only; pattern left blank */]>,
2466             Requires<[IsARM, HasV6]>;
2467
2468 multiclass AI_smul<string opc, PatFrag opnode> {
2469   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2470               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2471               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2472                                       (sext_inreg GPR:$Rm, i16)))]>,
2473            Requires<[IsARM, HasV5TE]>;
2474
2475   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2476               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2477               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2478                                       (sra GPR:$Rm, (i32 16))))]>,
2479            Requires<[IsARM, HasV5TE]>;
2480
2481   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2482               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2483               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2484                                       (sext_inreg GPR:$Rm, i16)))]>,
2485            Requires<[IsARM, HasV5TE]>;
2486
2487   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2488               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2489               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2490                                       (sra GPR:$Rm, (i32 16))))]>,
2491             Requires<[IsARM, HasV5TE]>;
2492
2493   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2494               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2495               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2496                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2497            Requires<[IsARM, HasV5TE]>;
2498
2499   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2500               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2501               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2502                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2503             Requires<[IsARM, HasV5TE]>;
2504 }
2505
2506
2507 multiclass AI_smla<string opc, PatFrag opnode> {
2508   def BB : AMulxyI<0b0001000, 0b00, (outs GPR:$Rd),
2509               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2510               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2511               [(set GPR:$Rd, (add GPR:$Ra,
2512                                (opnode (sext_inreg GPR:$Rn, i16),
2513                                        (sext_inreg GPR:$Rm, i16))))]>,
2514            Requires<[IsARM, HasV5TE]>;
2515
2516   def BT : AMulxyI<0b0001000, 0b10, (outs GPR:$Rd),
2517               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2518               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2519               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2520                                                    (sra GPR:$Rm, (i32 16)))))]>,
2521            Requires<[IsARM, HasV5TE]>;
2522
2523   def TB : AMulxyI<0b0001000, 0b01, (outs GPR:$Rd),
2524               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2525               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2526               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2527                                                 (sext_inreg GPR:$Rm, i16))))]>,
2528            Requires<[IsARM, HasV5TE]>;
2529
2530   def TT : AMulxyI<0b0001000, 0b11, (outs GPR:$Rd),
2531               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2532               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2533              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2534                                                    (sra GPR:$Rm, (i32 16)))))]>,
2535             Requires<[IsARM, HasV5TE]>;
2536
2537   def WB : AMulxyI<0b0001001, 0b00, (outs GPR:$Rd),
2538               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2539               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2540               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2541                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2542            Requires<[IsARM, HasV5TE]>;
2543
2544   def WT : AMulxyI<0b0001001, 0b10, (outs GPR:$Rd),
2545               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2546               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2547               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2548                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2549             Requires<[IsARM, HasV5TE]>;
2550 }
2551
2552 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2553 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2554
2555 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2556 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2557                       (ins GPR:$Rn, GPR:$Rm),
2558                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2559                       [/* For disassembly only; pattern left blank */]>,
2560               Requires<[IsARM, HasV5TE]>;
2561
2562 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2563                       (ins GPR:$Rn, GPR:$Rm),
2564                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2565                       [/* For disassembly only; pattern left blank */]>,
2566               Requires<[IsARM, HasV5TE]>;
2567
2568 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2569                       (ins GPR:$Rn, GPR:$Rm),
2570                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2571                       [/* For disassembly only; pattern left blank */]>,
2572               Requires<[IsARM, HasV5TE]>;
2573
2574 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2575                       (ins GPR:$Rn, GPR:$Rm),
2576                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2577                       [/* For disassembly only; pattern left blank */]>,
2578               Requires<[IsARM, HasV5TE]>;
2579
2580 // Helper class for AI_smld -- for disassembly only
2581 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2582                     InstrItinClass itin, string opc, string asm>
2583   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2584   bits<4> Rn;
2585   bits<4> Rm;
2586   let Inst{4}     = 1;
2587   let Inst{5}     = swap;
2588   let Inst{6}     = sub;
2589   let Inst{7}     = 0;
2590   let Inst{21-20} = 0b00;
2591   let Inst{22}    = long;
2592   let Inst{27-23} = 0b01110;
2593   let Inst{11-8}  = Rm;
2594   let Inst{3-0}   = Rn;
2595 }
2596 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2597                 InstrItinClass itin, string opc, string asm>
2598   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2599   bits<4> Rd;
2600   let Inst{15-12} = 0b1111;
2601   let Inst{19-16} = Rd;
2602 }
2603 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2604                 InstrItinClass itin, string opc, string asm>
2605   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2606   bits<4> Ra;
2607   let Inst{15-12} = Ra;
2608 }
2609 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2610                   InstrItinClass itin, string opc, string asm>
2611   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2612   bits<4> RdLo;
2613   bits<4> RdHi;
2614   let Inst{19-16} = RdHi;
2615   let Inst{15-12} = RdLo;
2616 }
2617
2618 multiclass AI_smld<bit sub, string opc> {
2619
2620   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2621                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2622
2623   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2624                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2625
2626   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2627                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2628                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2629
2630   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2631                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2632                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2633
2634 }
2635
2636 defm SMLA : AI_smld<0, "smla">;
2637 defm SMLS : AI_smld<1, "smls">;
2638
2639 multiclass AI_sdml<bit sub, string opc> {
2640
2641   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2642                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2643   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2644                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2645 }
2646
2647 defm SMUA : AI_sdml<0, "smua">;
2648 defm SMUS : AI_sdml<1, "smus">;
2649
2650 //===----------------------------------------------------------------------===//
2651 //  Misc. Arithmetic Instructions.
2652 //
2653
2654 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2655               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2656               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2657
2658 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2659               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2660               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2661            Requires<[IsARM, HasV6T2]>;
2662
2663 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2664               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2665               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2666
2667 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2668                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2669                [(set GPR:$Rd,
2670                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2671                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2672                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2673                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2674                Requires<[IsARM, HasV6]>;
2675
2676 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2677                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2678                [(set GPR:$Rd,
2679                   (sext_inreg
2680                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2681                         (shl GPR:$Rm, (i32 8))), i16))]>,
2682                Requires<[IsARM, HasV6]>;
2683
2684 def lsl_shift_imm : SDNodeXForm<imm, [{
2685   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2686   return CurDAG->getTargetConstant(Sh, MVT::i32);
2687 }]>;
2688
2689 def lsl_amt : PatLeaf<(i32 imm), [{
2690   return (N->getZExtValue() < 32);
2691 }], lsl_shift_imm>;
2692
2693 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
2694                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2695                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2696                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
2697                                   (and (shl GPR:$Rm, lsl_amt:$sh),
2698                                        0xFFFF0000)))]>,
2699                Requires<[IsARM, HasV6]>;
2700
2701 // Alternate cases for PKHBT where identities eliminate some nodes.
2702 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
2703                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
2704 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
2705                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
2706
2707 def asr_shift_imm : SDNodeXForm<imm, [{
2708   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
2709   return CurDAG->getTargetConstant(Sh, MVT::i32);
2710 }]>;
2711
2712 def asr_amt : PatLeaf<(i32 imm), [{
2713   return (N->getZExtValue() <= 32);
2714 }], asr_shift_imm>;
2715
2716 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2717 // will match the pattern below.
2718 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
2719                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2720                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2721                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
2722                                   (and (sra GPR:$Rm, asr_amt:$sh),
2723                                        0xFFFF)))]>,
2724                Requires<[IsARM, HasV6]>;
2725
2726 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2727 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2728 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
2729                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
2730 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2731                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
2732                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
2733
2734 //===----------------------------------------------------------------------===//
2735 //  Comparison Instructions...
2736 //
2737
2738 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2739                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2740                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2741
2742 // FIXME: We have to be careful when using the CMN instruction and comparison
2743 // with 0. One would expect these two pieces of code should give identical
2744 // results:
2745 //
2746 //   rsbs r1, r1, 0
2747 //   cmp  r0, r1
2748 //   mov  r0, #0
2749 //   it   ls
2750 //   mov  r0, #1
2751 //
2752 // and:
2753 //
2754 //   cmn  r0, r1
2755 //   mov  r0, #0
2756 //   it   ls
2757 //   mov  r0, #1
2758 //
2759 // However, the CMN gives the *opposite* result when r1 is 0. This is because
2760 // the carry flag is set in the CMP case but not in the CMN case. In short, the
2761 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
2762 // value of r0 and the carry bit (because the "carry bit" parameter to
2763 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
2764 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
2765 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
2766 // parameter to AddWithCarry is defined as 0).
2767 //
2768 // When x is 0 and unsigned:
2769 //
2770 //    x = 0
2771 //   ~x = 0xFFFF FFFF
2772 //   ~x + 1 = 0x1 0000 0000
2773 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
2774 //
2775 // Therefore, we should disable CMN when comparing against zero, until we can
2776 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
2777 // when it's a comparison which doesn't look at the 'carry' flag).
2778 //
2779 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
2780 //
2781 // This is related to <rdar://problem/7569620>.
2782 //
2783 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2784 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2785
2786 // Note that TST/TEQ don't set all the same flags that CMP does!
2787 defm TST  : AI1_cmp_irs<0b1000, "tst",
2788                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2789                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
2790 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2791                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2792                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
2793
2794 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
2795                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2796                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2797 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
2798                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2799                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2800
2801 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
2802 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
2803
2804 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
2805              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
2806
2807 // Pseudo i64 compares for some floating point compares.
2808 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
2809     Defs = [CPSR] in {
2810 def BCCi64 : PseudoInst<(outs),
2811     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
2812      IIC_Br, "",
2813     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
2814
2815 def BCCZi64 : PseudoInst<(outs),
2816      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br, "",
2817     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
2818 } // usesCustomInserter
2819
2820
2821 // Conditional moves
2822 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2823 // a two-value operand where a dag node expects two operands. :(
2824 // FIXME: These should all be pseudo-instructions that get expanded to
2825 //        the normal MOV instructions. That would fix the dependency on
2826 //        special casing them in tblgen.
2827 let neverHasSideEffects = 1 in {
2828 def MOVCCr : AI1<0b1101, (outs GPR:$Rd), (ins GPR:$false, GPR:$Rm), DPFrm,
2829                 IIC_iCMOVr, "mov", "\t$Rd, $Rm",
2830       [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2831                 RegConstraint<"$false = $Rd">, UnaryDP {
2832   bits<4> Rd;
2833   bits<4> Rm;
2834   let Inst{25} = 0;
2835   let Inst{20} = 0;
2836   let Inst{15-12} = Rd;
2837   let Inst{11-4} = 0b00000000;
2838   let Inst{3-0} = Rm;
2839 }
2840
2841 def MOVCCs : AI1<0b1101, (outs GPR:$Rd),
2842                  (ins GPR:$false, so_reg:$shift), DPSoRegFrm, IIC_iCMOVsr,
2843                 "mov", "\t$Rd, $shift",
2844    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
2845                 RegConstraint<"$false = $Rd">, UnaryDP {
2846   bits<4> Rd;
2847   bits<4> Rn;
2848   bits<12> shift;
2849   let Inst{25} = 0;
2850   let Inst{20} = 0;
2851   let Inst{19-16} = Rn;
2852   let Inst{15-12} = Rd;
2853   let Inst{11-0} = shift;
2854 }
2855
2856 def MOVCCi16 : AI1<0b1000, (outs GPR:$Rd), (ins GPR:$false, i32imm:$imm),
2857                  DPFrm, IIC_iMOVi,
2858                  "movw", "\t$Rd, $imm",
2859                  []>,
2860                  RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
2861                  UnaryDP {
2862   bits<4> Rd;
2863   bits<16> imm;
2864   let Inst{25} = 1;
2865   let Inst{20} = 0;
2866   let Inst{19-16} = imm{15-12};
2867   let Inst{15-12} = Rd;
2868   let Inst{11-0}  = imm{11-0};
2869 }
2870
2871 def MOVCCi : AI1<0b1101, (outs GPR:$Rd),
2872                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
2873                 "mov", "\t$Rd, $imm",
2874    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
2875                 RegConstraint<"$false = $Rd">, UnaryDP {
2876   bits<4> Rd;
2877   bits<12> imm;
2878   let Inst{25} = 1;
2879   let Inst{20} = 0;
2880   let Inst{19-16} = 0b0000;
2881   let Inst{15-12} = Rd;
2882   let Inst{11-0} = imm;
2883 }
2884 } // neverHasSideEffects
2885
2886 //===----------------------------------------------------------------------===//
2887 // Atomic operations intrinsics
2888 //
2889
2890 def memb_opt : Operand<i32> {
2891   let PrintMethod = "printMemBOption";
2892 }
2893
2894 // memory barriers protect the atomic sequences
2895 let hasSideEffects = 1 in {
2896 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
2897                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
2898                 Requires<[IsARM, HasDB]> {
2899   bits<4> opt;
2900   let Inst{31-4} = 0xf57ff05;
2901   let Inst{3-0} = opt;
2902 }
2903
2904 def DMB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
2905                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
2906                        [(ARMMemBarrierMCR GPR:$zero)]>,
2907                        Requires<[IsARM, HasV6]> {
2908   // FIXME: add encoding
2909 }
2910 }
2911
2912 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
2913                 "dsb", "\t$opt",
2914                 [/* For disassembly only; pattern left blank */]>,
2915                 Requires<[IsARM, HasDB]> {
2916   bits<4> opt;
2917   let Inst{31-4} = 0xf57ff04;
2918   let Inst{3-0} = opt;
2919 }
2920
2921 // ISB has only full system option -- for disassembly only
2922 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
2923                 Requires<[IsARM, HasDB]> {
2924   let Inst{31-4} = 0xf57ff06;
2925   let Inst{3-0} = 0b1111;
2926 }
2927
2928 let usesCustomInserter = 1 in {
2929   let Uses = [CPSR] in {
2930     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
2931       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2932       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
2933     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
2934       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2935       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
2936     def ATOMIC_LOAD_AND_I8 : PseudoInst<
2937       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2938       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
2939     def ATOMIC_LOAD_OR_I8 : PseudoInst<
2940       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2941       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
2942     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
2943       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2944       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
2945     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
2946       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2947       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
2948     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
2949       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2950       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
2951     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
2952       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2953       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
2954     def ATOMIC_LOAD_AND_I16 : PseudoInst<
2955       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2956       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
2957     def ATOMIC_LOAD_OR_I16 : PseudoInst<
2958       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2959       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
2960     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
2961       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2962       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
2963     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
2964       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2965       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
2966     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
2967       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2968       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
2969     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
2970       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2971       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
2972     def ATOMIC_LOAD_AND_I32 : PseudoInst<
2973       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2974       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
2975     def ATOMIC_LOAD_OR_I32 : PseudoInst<
2976       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2977       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
2978     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
2979       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2980       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
2981     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
2982       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2983       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
2984
2985     def ATOMIC_SWAP_I8 : PseudoInst<
2986       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
2987       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
2988     def ATOMIC_SWAP_I16 : PseudoInst<
2989       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
2990       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
2991     def ATOMIC_SWAP_I32 : PseudoInst<
2992       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
2993       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
2994
2995     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
2996       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
2997       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
2998     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
2999       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3000       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3001     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3002       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3003       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3004 }
3005 }
3006
3007 let mayLoad = 1 in {
3008 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3009                     "ldrexb", "\t$Rt, [$Rn]",
3010                     []>;
3011 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3012                     "ldrexh", "\t$Rt, [$Rn]",
3013                     []>;
3014 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3015                     "ldrex", "\t$Rt, [$Rn]",
3016                     []>;
3017 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3018                     NoItinerary,
3019                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3020                     []>;
3021 }
3022
3023 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3024 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3025                     NoItinerary,
3026                     "strexb", "\t$Rd, $src, [$Rn]",
3027                     []>;
3028 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3029                     NoItinerary,
3030                     "strexh", "\t$Rd, $Rt, [$Rn]",
3031                     []>;
3032 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3033                     NoItinerary,
3034                     "strex", "\t$Rd, $Rt, [$Rn]",
3035                     []>;
3036 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3037                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3038                     NoItinerary,
3039                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3040                     []>;
3041 }
3042
3043 // Clear-Exclusive is for disassembly only.
3044 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3045                 [/* For disassembly only; pattern left blank */]>,
3046             Requires<[IsARM, HasV7]>  {
3047   let Inst{31-0} = 0b11110101011111111111000000011111;
3048 }
3049
3050 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3051 let mayLoad = 1 in {
3052 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3053              [/* For disassembly only; pattern left blank */]>;
3054 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3055              [/* For disassembly only; pattern left blank */]>;
3056 }
3057
3058 //===----------------------------------------------------------------------===//
3059 // TLS Instructions
3060 //
3061
3062 // __aeabi_read_tp preserves the registers r1-r3.
3063 // FIXME: This needs to be a pseudo of some sort so that we can get the
3064 // encoding right, complete with fixup for the aeabi_read_tp function.
3065 let isCall = 1,
3066   Defs = [R0, R12, LR, CPSR] in {
3067   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
3068                "bl\t__aeabi_read_tp",
3069                [(set R0, ARMthread_pointer)]>;
3070 }
3071
3072 //===----------------------------------------------------------------------===//
3073 // SJLJ Exception handling intrinsics
3074 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3075 //   address and save #0 in R0 for the non-longjmp case.
3076 //   Since by its nature we may be coming from some other function to get
3077 //   here, and we're using the stack frame for the containing function to
3078 //   save/restore registers, we can't keep anything live in regs across
3079 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3080 //   when we get here from a longjmp(). We force everthing out of registers
3081 //   except for our own input by listing the relevant registers in Defs. By
3082 //   doing so, we also cause the prologue/epilogue code to actively preserve
3083 //   all of the callee-saved resgisters, which is exactly what we want.
3084 //   A constant value is passed in $val, and we use the location as a scratch.
3085 //
3086 // These are pseudo-instructions and are lowered to individual MC-insts, so
3087 // no encoding information is necessary.
3088 let Defs =
3089   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3090     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3091     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3092     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3093   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
3094                                AddrModeNone, SizeSpecial, IndexModeNone,
3095                                Pseudo, NoItinerary, "", "",
3096                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3097                            Requires<[IsARM, HasVFP2]>;
3098 }
3099
3100 let Defs =
3101   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3102   hasSideEffects = 1, isBarrier = 1 in {
3103   def Int_eh_sjlj_setjmp_nofp : XI<(outs), (ins GPR:$src, GPR:$val),
3104                                    AddrModeNone, SizeSpecial, IndexModeNone,
3105                                    Pseudo, NoItinerary, "", "",
3106                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3107                                 Requires<[IsARM, NoVFP]>;
3108 }
3109
3110 // FIXME: Non-Darwin version(s)
3111 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3112     Defs = [ R7, LR, SP ] in {
3113 def Int_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
3114                              AddrModeNone, SizeSpecial, IndexModeNone,
3115                              Pseudo, NoItinerary, "", "",
3116                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3117                                 Requires<[IsARM, IsDarwin]>;
3118 }
3119
3120 // eh.sjlj.dispatchsetup pseudo-instruction.
3121 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3122 // handled when the pseudo is expanded (which happens before any passes
3123 // that need the instruction size).
3124 let isBarrier = 1, hasSideEffects = 1 in
3125 def Int_eh_sjlj_dispatchsetup :
3126  PseudoInst<(outs), (ins GPR:$src), NoItinerary, "",
3127             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3128               Requires<[IsDarwin]>;
3129
3130 //===----------------------------------------------------------------------===//
3131 // Non-Instruction Patterns
3132 //
3133
3134 // Large immediate handling.
3135
3136 // Two piece so_imms.
3137 // FIXME: Remove this when we can do generalized remat.
3138 let isReMaterializable = 1 in
3139 def MOVi2pieces : PseudoInst<(outs GPR:$dst), (ins so_imm2part:$src),
3140                              IIC_iMOVix2, "",
3141                              [(set GPR:$dst, (so_imm2part:$src))]>,
3142                   Requires<[IsARM, NoV6T2]>;
3143
3144 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
3145              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3146                     (so_imm2part_2 imm:$RHS))>;
3147 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
3148              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3149                     (so_imm2part_2 imm:$RHS))>;
3150 def : ARMPat<(add GPR:$LHS, so_imm2part:$RHS),
3151              (ADDri (ADDri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3152                     (so_imm2part_2 imm:$RHS))>;
3153 def : ARMPat<(add GPR:$LHS, so_neg_imm2part:$RHS),
3154              (SUBri (SUBri GPR:$LHS, (so_neg_imm2part_1 imm:$RHS)),
3155                     (so_neg_imm2part_2 imm:$RHS))>;
3156
3157 // 32-bit immediate using movw + movt.
3158 // This is a single pseudo instruction, the benefit is that it can be remat'd
3159 // as a single unit instead of having to handle reg inputs.
3160 // FIXME: Remove this when we can do generalized remat.
3161 let isReMaterializable = 1 in
3162 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2, "",
3163                            [(set GPR:$dst, (i32 imm:$src))]>,
3164                            Requires<[IsARM, HasV6T2]>;
3165
3166 // ConstantPool, GlobalAddress, and JumpTable
3167 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3168             Requires<[IsARM, DontUseMovt]>;
3169 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3170 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3171             Requires<[IsARM, UseMovt]>;
3172 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3173              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3174
3175 // TODO: add,sub,and, 3-instr forms?
3176
3177 // Tail calls
3178 def : ARMPat<(ARMtcret tcGPR:$dst),
3179           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3180
3181 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3182           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3183
3184 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3185           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3186
3187 def : ARMPat<(ARMtcret tcGPR:$dst),
3188           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3189
3190 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3191           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3192
3193 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3194           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3195
3196 // Direct calls
3197 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3198       Requires<[IsARM, IsNotDarwin]>;
3199 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3200       Requires<[IsARM, IsDarwin]>;
3201
3202 // zextload i1 -> zextload i8
3203 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3204 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3205
3206 // extload -> zextload
3207 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3208 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3209 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3210 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3211
3212 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3213
3214 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3215 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3216
3217 // smul* and smla*
3218 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3219                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3220                  (SMULBB GPR:$a, GPR:$b)>;
3221 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3222                  (SMULBB GPR:$a, GPR:$b)>;
3223 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3224                       (sra GPR:$b, (i32 16))),
3225                  (SMULBT GPR:$a, GPR:$b)>;
3226 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3227                  (SMULBT GPR:$a, GPR:$b)>;
3228 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3229                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3230                  (SMULTB GPR:$a, GPR:$b)>;
3231 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3232                 (SMULTB GPR:$a, GPR:$b)>;
3233 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3234                       (i32 16)),
3235                  (SMULWB GPR:$a, GPR:$b)>;
3236 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3237                  (SMULWB GPR:$a, GPR:$b)>;
3238
3239 def : ARMV5TEPat<(add GPR:$acc,
3240                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3241                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3242                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3243 def : ARMV5TEPat<(add GPR:$acc,
3244                       (mul sext_16_node:$a, sext_16_node:$b)),
3245                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3246 def : ARMV5TEPat<(add GPR:$acc,
3247                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3248                            (sra GPR:$b, (i32 16)))),
3249                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3250 def : ARMV5TEPat<(add GPR:$acc,
3251                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3252                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3253 def : ARMV5TEPat<(add GPR:$acc,
3254                       (mul (sra GPR:$a, (i32 16)),
3255                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3256                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3257 def : ARMV5TEPat<(add GPR:$acc,
3258                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3259                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3260 def : ARMV5TEPat<(add GPR:$acc,
3261                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3262                            (i32 16))),
3263                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3264 def : ARMV5TEPat<(add GPR:$acc,
3265                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3266                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3267
3268 //===----------------------------------------------------------------------===//
3269 // Thumb Support
3270 //
3271
3272 include "ARMInstrThumb.td"
3273
3274 //===----------------------------------------------------------------------===//
3275 // Thumb2 Support
3276 //
3277
3278 include "ARMInstrThumb2.td"
3279
3280 //===----------------------------------------------------------------------===//
3281 // Floating Point Support
3282 //
3283
3284 include "ARMInstrVFP.td"
3285
3286 //===----------------------------------------------------------------------===//
3287 // Advanced SIMD (NEON) Support
3288 //
3289
3290 include "ARMInstrNEON.td"
3291
3292 //===----------------------------------------------------------------------===//
3293 // Coprocessor Instructions.  For disassembly only.
3294 //
3295
3296 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3297             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3298             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3299               [/* For disassembly only; pattern left blank */]> {
3300   let Inst{4} = 0;
3301 }
3302
3303 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3304                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3305                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3306                [/* For disassembly only; pattern left blank */]> {
3307   let Inst{31-28} = 0b1111;
3308   let Inst{4} = 0;
3309 }
3310
3311 class ACI<dag oops, dag iops, string opc, string asm>
3312   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3313       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3314   let Inst{27-25} = 0b110;
3315 }
3316
3317 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3318
3319   def _OFFSET : ACI<(outs),
3320       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3321       opc, "\tp$cop, cr$CRd, $addr"> {
3322     let Inst{31-28} = op31_28;
3323     let Inst{24} = 1; // P = 1
3324     let Inst{21} = 0; // W = 0
3325     let Inst{22} = 0; // D = 0
3326     let Inst{20} = load;
3327   }
3328
3329   def _PRE : ACI<(outs),
3330       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3331       opc, "\tp$cop, cr$CRd, $addr!"> {
3332     let Inst{31-28} = op31_28;
3333     let Inst{24} = 1; // P = 1
3334     let Inst{21} = 1; // W = 1
3335     let Inst{22} = 0; // D = 0
3336     let Inst{20} = load;
3337   }
3338
3339   def _POST : ACI<(outs),
3340       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3341       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3342     let Inst{31-28} = op31_28;
3343     let Inst{24} = 0; // P = 0
3344     let Inst{21} = 1; // W = 1
3345     let Inst{22} = 0; // D = 0
3346     let Inst{20} = load;
3347   }
3348
3349   def _OPTION : ACI<(outs),
3350       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3351       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3352     let Inst{31-28} = op31_28;
3353     let Inst{24} = 0; // P = 0
3354     let Inst{23} = 1; // U = 1
3355     let Inst{21} = 0; // W = 0
3356     let Inst{22} = 0; // D = 0
3357     let Inst{20} = load;
3358   }
3359
3360   def L_OFFSET : ACI<(outs),
3361       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3362       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3363     let Inst{31-28} = op31_28;
3364     let Inst{24} = 1; // P = 1
3365     let Inst{21} = 0; // W = 0
3366     let Inst{22} = 1; // D = 1
3367     let Inst{20} = load;
3368   }
3369
3370   def L_PRE : ACI<(outs),
3371       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3372       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3373     let Inst{31-28} = op31_28;
3374     let Inst{24} = 1; // P = 1
3375     let Inst{21} = 1; // W = 1
3376     let Inst{22} = 1; // D = 1
3377     let Inst{20} = load;
3378   }
3379
3380   def L_POST : ACI<(outs),
3381       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3382       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3383     let Inst{31-28} = op31_28;
3384     let Inst{24} = 0; // P = 0
3385     let Inst{21} = 1; // W = 1
3386     let Inst{22} = 1; // D = 1
3387     let Inst{20} = load;
3388   }
3389
3390   def L_OPTION : ACI<(outs),
3391       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3392       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3393     let Inst{31-28} = op31_28;
3394     let Inst{24} = 0; // P = 0
3395     let Inst{23} = 1; // U = 1
3396     let Inst{21} = 0; // W = 0
3397     let Inst{22} = 1; // D = 1
3398     let Inst{20} = load;
3399   }
3400 }
3401
3402 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3403 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3404 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3405 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3406
3407 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3408               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3409               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3410               [/* For disassembly only; pattern left blank */]> {
3411   let Inst{20} = 0;
3412   let Inst{4} = 1;
3413 }
3414
3415 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3416                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3417                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3418                 [/* For disassembly only; pattern left blank */]> {
3419   let Inst{31-28} = 0b1111;
3420   let Inst{20} = 0;
3421   let Inst{4} = 1;
3422 }
3423
3424 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3425               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3426               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3427               [/* For disassembly only; pattern left blank */]> {
3428   let Inst{20} = 1;
3429   let Inst{4} = 1;
3430 }
3431
3432 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3433                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3434                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3435                 [/* For disassembly only; pattern left blank */]> {
3436   let Inst{31-28} = 0b1111;
3437   let Inst{20} = 1;
3438   let Inst{4} = 1;
3439 }
3440
3441 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3442                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3443                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3444                [/* For disassembly only; pattern left blank */]> {
3445   let Inst{23-20} = 0b0100;
3446 }
3447
3448 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3449                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3450                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3451                  [/* For disassembly only; pattern left blank */]> {
3452   let Inst{31-28} = 0b1111;
3453   let Inst{23-20} = 0b0100;
3454 }
3455
3456 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3457                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3458                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3459                [/* For disassembly only; pattern left blank */]> {
3460   let Inst{23-20} = 0b0101;
3461 }
3462
3463 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3464                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3465                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3466                  [/* For disassembly only; pattern left blank */]> {
3467   let Inst{31-28} = 0b1111;
3468   let Inst{23-20} = 0b0101;
3469 }
3470
3471 //===----------------------------------------------------------------------===//
3472 // Move between special register and ARM core register -- for disassembly only
3473 //
3474
3475 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
3476               [/* For disassembly only; pattern left blank */]> {
3477   let Inst{23-20} = 0b0000;
3478   let Inst{7-4} = 0b0000;
3479 }
3480
3481 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
3482               [/* For disassembly only; pattern left blank */]> {
3483   let Inst{23-20} = 0b0100;
3484   let Inst{7-4} = 0b0000;
3485 }
3486
3487 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3488               "msr", "\tcpsr$mask, $src",
3489               [/* For disassembly only; pattern left blank */]> {
3490   let Inst{23-20} = 0b0010;
3491   let Inst{7-4} = 0b0000;
3492 }
3493
3494 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3495               "msr", "\tcpsr$mask, $a",
3496               [/* For disassembly only; pattern left blank */]> {
3497   let Inst{23-20} = 0b0010;
3498   let Inst{7-4} = 0b0000;
3499 }
3500
3501 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3502               "msr", "\tspsr$mask, $src",
3503               [/* For disassembly only; pattern left blank */]> {
3504   let Inst{23-20} = 0b0110;
3505   let Inst{7-4} = 0b0000;
3506 }
3507
3508 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3509               "msr", "\tspsr$mask, $a",
3510               [/* For disassembly only; pattern left blank */]> {
3511   let Inst{23-20} = 0b0110;
3512   let Inst{7-4} = 0b0000;
3513 }