lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  38
  39 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  40                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  41
  42 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  43 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
  44
  45 // Node definitions.
  46 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  47 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  48
  49 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  50                               [SDNPHasChain, SDNPOutFlag]>;
  51 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  52                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  53
  54 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  55                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  56 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  57                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  58 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  59                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  60
  61 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  62                               [SDNPHasChain, SDNPOptInFlag]>;
  63
  64 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  65                               [SDNPInFlag]>;
  66 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  67                               [SDNPInFlag]>;
  68
  69 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  70                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  71
  72 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
  73                               [SDNPHasChain]>;
  74
  75 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
  76                               [SDNPOutFlag]>;
  77
  78 def ARMcmpNZ         : SDNode<"ARMISD::CMPNZ", SDT_ARMCmp,
  79                               [SDNPOutFlag]>;
  80
  81 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
  82
  83 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  84 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  85 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
  86
  87 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
  88 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP", SDT_ARMEH_SJLJ_Setjmp>;
  89
  90 //===----------------------------------------------------------------------===//
  91 // ARM Instruction Predicate Definitions.
  92 //
  93 def HasV5T    : Predicate<"Subtarget->hasV5TOps()">;
  94 def HasV5TE   : Predicate<"Subtarget->hasV5TEOps()">;
  95 def HasV6     : Predicate<"Subtarget->hasV6Ops()">;
  96 def HasV7     : Predicate<"Subtarget->hasV7Ops()">;
  97 def HasVFP2   : Predicate<"Subtarget->hasVFP2()">;
  98 def HasVFP3   : Predicate<"Subtarget->hasVFP3()">;
  99 def HasNEON   : Predicate<"Subtarget->hasNEON()">;
 100 def IsThumb   : Predicate<"Subtarget->isThumb()">;
 101 def HasThumb2 : Predicate<"Subtarget->hasThumb2()">;
 102 def IsARM     : Predicate<"!Subtarget->isThumb()">;
 103 def IsDarwin    : Predicate<"Subtarget->isTargetDarwin()">;
 104 def IsNotDarwin : Predicate<"!Subtarget->isTargetDarwin()">;
 105
 106 //===----------------------------------------------------------------------===//
 107 // ARM Flag Definitions.
 108
 109 class RegConstraint<string C> {
 110   string Constraints = C;
 111 }
 112
 113 //===----------------------------------------------------------------------===//
 114 //  ARM specific transformation functions and pattern fragments.
 115 //
 116
 117 // so_imm_XFORM - Return a so_imm value packed into the format described for
 118 // so_imm def below.
 119 def so_imm_XFORM : SDNodeXForm<imm, [{
 120   return CurDAG->getTargetConstant(ARM_AM::getSOImmVal(N->getZExtValue()),
 121                                    MVT::i32);
 122 }]>;
 123
 124 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 125 // so_imm_neg def below.
 126 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 127   return CurDAG->getTargetConstant(ARM_AM::getSOImmVal(-(int)N->getZExtValue()),
 128                                    MVT::i32);
 129 }]>;
 130
 131 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 132 // so_imm_not def below.
 133 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 134   return CurDAG->getTargetConstant(ARM_AM::getSOImmVal(~(int)N->getZExtValue()),
 135                                    MVT::i32);
 136 }]>;
 137
 138 // rot_imm predicate - True if the 32-bit immediate is equal to 8, 16, or 24.
 139 def rot_imm : PatLeaf<(i32 imm), [{
 140   int32_t v = (int32_t)N->getZExtValue();
 141   return v == 8 || v == 16 || v == 24;
 142 }]>;
 143
 144 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 145 def imm1_15 : PatLeaf<(i32 imm), [{
 146   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 147 }]>;
 148
 149 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 150 def imm16_31 : PatLeaf<(i32 imm), [{
 151   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 152 }]>;
 153
 154 def so_imm_neg :
 155   PatLeaf<(imm), [{
 156     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 157   }], so_imm_neg_XFORM>;
 158
 159 def so_imm_not :
 160   PatLeaf<(imm), [{
 161     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 162   }], so_imm_not_XFORM>;
 163
 164 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 165 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 166   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 167 }]>;
 168
 169 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 170 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 171
 172 //===----------------------------------------------------------------------===//
 173 // Operand Definitions.
 174 //
 175
 176 // Branch target.
 177 def brtarget : Operand<OtherVT>;
 178
 179 // A list of registers separated by comma. Used by load/store multiple.
 180 def reglist : Operand<i32> {
 181   let PrintMethod = "printRegisterList";
 182 }
 183
 184 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 185 def cpinst_operand : Operand<i32> {
 186   let PrintMethod = "printCPInstOperand";
 187 }
 188
 189 def jtblock_operand : Operand<i32> {
 190   let PrintMethod = "printJTBlockOperand";
 191 }
 192
 193 // Local PC labels.
 194 def pclabel : Operand<i32> {
 195   let PrintMethod = "printPCLabel";
 196 }
 197
 198 // shifter_operand operands: so_reg and so_imm.
 199 def so_reg : Operand<i32>,    // reg reg imm
 200             ComplexPattern<i32, 3, "SelectShifterOperandReg",
 201                             [shl,srl,sra,rotr]> {
 202   let PrintMethod = "printSORegOperand";
 203   let MIOperandInfo = (ops GPR, GPR, i32imm);
 204 }
 205
 206 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 207 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 208 // represented in the imm field in the same 12-bit form that they are encoded
 209 // into so_imm instructions: the 8-bit immediate is the least significant bits
 210 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 211 def so_imm : Operand<i32>,
 212              PatLeaf<(imm),
 213                      [{ return ARM_AM::getSOImmVal(N->getZExtValue()) != -1; }],
 214                      so_imm_XFORM> {
 215   let PrintMethod = "printSOImmOperand";
 216 }
 217
 218 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 219 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 220 // get the first/second pieces.
 221 def so_imm2part : Operand<i32>,
 222                   PatLeaf<(imm), [{
 223       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 224     }]> {
 225   let PrintMethod = "printSOImm2PartOperand";
 226 }
 227
 228 def so_imm2part_1 : SDNodeXForm<imm, [{
 229   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 230   return CurDAG->getTargetConstant(ARM_AM::getSOImmVal(V), MVT::i32);
 231 }]>;
 232
 233 def so_imm2part_2 : SDNodeXForm<imm, [{
 234   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 235   return CurDAG->getTargetConstant(ARM_AM::getSOImmVal(V), MVT::i32);
 236 }]>;
 237
 238
 239 // Define ARM specific addressing modes.
 240
 241 // addrmode2 := reg +/- reg shop imm
 242 // addrmode2 := reg +/- imm12
 243 //
 244 def addrmode2 : Operand<i32>,
 245                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 246   let PrintMethod = "printAddrMode2Operand";
 247   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 248 }
 249
 250 def am2offset : Operand<i32>,
 251                 ComplexPattern<i32, 2, "SelectAddrMode2Offset", []> {
 252   let PrintMethod = "printAddrMode2OffsetOperand";
 253   let MIOperandInfo = (ops GPR, i32imm);
 254 }
 255
 256 // addrmode3 := reg +/- reg
 257 // addrmode3 := reg +/- imm8
 258 //
 259 def addrmode3 : Operand<i32>,
 260                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 261   let PrintMethod = "printAddrMode3Operand";
 262   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 263 }
 264
 265 def am3offset : Operand<i32>,
 266                 ComplexPattern<i32, 2, "SelectAddrMode3Offset", []> {
 267   let PrintMethod = "printAddrMode3OffsetOperand";
 268   let MIOperandInfo = (ops GPR, i32imm);
 269 }
 270
 271 // addrmode4 := reg, <mode|W>
 272 //
 273 def addrmode4 : Operand<i32>,
 274                 ComplexPattern<i32, 2, "", []> {
 275   let PrintMethod = "printAddrMode4Operand";
 276   let MIOperandInfo = (ops GPR, i32imm);
 277 }
 278
 279 // addrmode5 := reg +/- imm8*4
 280 //
 281 def addrmode5 : Operand<i32>,
 282                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 283   let PrintMethod = "printAddrMode5Operand";
 284   let MIOperandInfo = (ops GPR, i32imm);
 285 }
 286
 287 // addrmodepc := pc + reg
 288 //
 289 def addrmodepc : Operand<i32>,
 290                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 291   let PrintMethod = "printAddrModePCOperand";
 292   let MIOperandInfo = (ops GPR, i32imm);
 293 }
 294
 295 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 296 // register whose default is 0 (no register).
 297 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 298                                      (ops (i32 14), (i32 zero_reg))> {
 299   let PrintMethod = "printPredicateOperand";
 300 }
 301
 302 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 303 //
 304 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 305   let PrintMethod = "printSBitModifierOperand";
 306 }
 307
 308 //===----------------------------------------------------------------------===//
 309 // ARM Instruction flags.  These need to match ARMInstrInfo.h.
 310 //
 311
 312 // Addressing mode.
 313 class AddrMode<bits<4> val> {
 314   bits<4> Value = val;
 315 }
 316 def AddrModeNone : AddrMode<0>;
 317 def AddrMode1    : AddrMode<1>;
 318 def AddrMode2    : AddrMode<2>;
 319 def AddrMode3    : AddrMode<3>;
 320 def AddrMode4    : AddrMode<4>;
 321 def AddrMode5    : AddrMode<5>;
 322 def AddrModeT1   : AddrMode<6>;
 323 def AddrModeT2   : AddrMode<7>;
 324 def AddrModeT4   : AddrMode<8>;
 325 def AddrModeTs   : AddrMode<9>;
 326
 327 // Instruction size.
 328 class SizeFlagVal<bits<3> val> {
 329   bits<3> Value = val;
 330 }
 331 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 332 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 333 def Size8Bytes   : SizeFlagVal<2>;
 334 def Size4Bytes   : SizeFlagVal<3>;
 335 def Size2Bytes   : SizeFlagVal<4>;
 336
 337 // Load / store index mode.
 338 class IndexMode<bits<2> val> {
 339   bits<2> Value = val;
 340 }
 341 def IndexModeNone : IndexMode<0>;
 342 def IndexModePre  : IndexMode<1>;
 343 def IndexModePost : IndexMode<2>;
 344
 345 //===----------------------------------------------------------------------===//
 346
 347 include "ARMInstrFormats.td"
 348
 349 //===----------------------------------------------------------------------===//
 350 // Multiclass helpers...
 351 //
 352
 353 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 354 /// binop that produces a value.
 355 multiclass AsI1_bin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 356   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 357                opc, " $dst, $a, $b",
 358                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>;
 359   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 360                opc, " $dst, $a, $b",
 361                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>;
 362   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 363                opc, " $dst, $a, $b",
 364                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>;
 365 }
 366
 367 /// ASI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 368 /// instruction modifies the CSPR register.
 369 let Defs = [CPSR] in {
 370 multiclass ASI1_bin_s_irs<bits<4> opcod, string opc, PatFrag opnode> {
 371   def ri : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 372                opc, "s $dst, $a, $b",
 373                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>;
 374   def rr : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 375                opc, "s $dst, $a, $b",
 376                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>;
 377   def rs : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 378                opc, "s $dst, $a, $b",
 379                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>;
 380 }
 381 }
 382
 383 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 384 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 385 /// a explicit result, only implicitly set CPSR.
 386 let Defs = [CPSR] in {
 387 multiclass AI1_cmp_irs<bits<4> opcod, string opc, PatFrag opnode> {
 388   def ri : AI1<opcod, (outs), (ins GPR:$a, so_imm:$b), DPFrm,
 389                opc, " $a, $b",
 390                [(opnode GPR:$a, so_imm:$b)]>;
 391   def rr : AI1<opcod, (outs), (ins GPR:$a, GPR:$b), DPFrm,
 392                opc, " $a, $b",
 393                [(opnode GPR:$a, GPR:$b)]>;
 394   def rs : AI1<opcod, (outs), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 395                opc, " $a, $b",
 396                [(opnode GPR:$a, so_reg:$b)]>;
 397 }
 398 }
 399
 400 /// AI_unary_rrot - A unary operation with two forms: one whose operand is a
 401 /// register and one whose operand is a register rotated by 8/16/24.
 402 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 403 multiclass AI_unary_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 404   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$Src),
 405                  opc, " $dst, $Src",
 406                  [(set GPR:$dst, (opnode GPR:$Src))]>,
 407               Requires<[IsARM, HasV6]> {
 408                 let Inst{19-16} = 0b1111;
 409               }
 410   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$Src, i32imm:$rot),
 411                  opc, " $dst, $Src, ror $rot",
 412                  [(set GPR:$dst, (opnode (rotr GPR:$Src, rot_imm:$rot)))]>,
 413               Requires<[IsARM, HasV6]> {
 414                 let Inst{19-16} = 0b1111;
 415               }
 416 }
 417
 418 /// AI_bin_rrot - A binary operation with two forms: one whose operand is a
 419 /// register and one whose operand is a register rotated by 8/16/24.
 420 multiclass AI_bin_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 421   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 422                   opc, " $dst, $LHS, $RHS",
 423                   [(set GPR:$dst, (opnode GPR:$LHS, GPR:$RHS))]>,
 424                   Requires<[IsARM, HasV6]>;
 425   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS, i32imm:$rot),
 426                   opc, " $dst, $LHS, $RHS, ror $rot",
 427                   [(set GPR:$dst, (opnode GPR:$LHS,
 428                                           (rotr GPR:$RHS, rot_imm:$rot)))]>,
 429                   Requires<[IsARM, HasV6]>;
 430 }
 431
 432 /// AsXI1_bin_c_irs - Same as AsI1_bin_irs but without the predicate operand and
 433 /// setting carry bit. But it can optionally set CPSR.
 434 let Uses = [CPSR] in {
 435 multiclass AsXI1_bin_c_irs<bits<4> opcod, string opc, PatFrag opnode> {
 436   def ri : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b, cc_out:$s),
 437                 DPFrm, !strconcat(opc, "${s} $dst, $a, $b"),
 438                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>;
 439   def rr : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b, cc_out:$s),
 440                 DPFrm, !strconcat(opc, "${s} $dst, $a, $b"),
 441                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>;
 442   def rs : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b, cc_out:$s),
 443                 DPSoRegFrm, !strconcat(opc, "${s} $dst, $a, $b"),
 444                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>;
 445 }
 446 }
 447
 448 //===----------------------------------------------------------------------===//
 449 // Instructions
 450 //===----------------------------------------------------------------------===//
 451
 452 //===----------------------------------------------------------------------===//
 453 //  Miscellaneous Instructions.
 454 //
 455
 456 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 457 /// the function.  The first operand is the ID# for this instruction, the second
 458 /// is the index into the MachineConstantPool that this is, the third is the
 459 /// size in bytes of this constant pool entry.
 460 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 461 def CONSTPOOL_ENTRY :
 462 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 463                     i32imm:$size),
 464            "${instid:label} ${cpidx:cpentry}", []>;
 465
 466 let Defs = [SP], Uses = [SP] in {
 467 def ADJCALLSTACKUP :
 468 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p),
 469            "@ ADJCALLSTACKUP $amt1",
 470            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 471
 472 def ADJCALLSTACKDOWN :
 473 PseudoInst<(outs), (ins i32imm:$amt, pred:$p),
 474            "@ ADJCALLSTACKDOWN $amt",
 475            [(ARMcallseq_start timm:$amt)]>;
 476 }
 477
 478 def DWARF_LOC :
 479 PseudoInst<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file),
 480            ".loc $file, $line, $col",
 481            [(dwarf_loc (i32 imm:$line), (i32 imm:$col), (i32 imm:$file))]>;
 482
 483
 484 // Address computation and loads and stores in PIC mode.
 485 let isNotDuplicable = 1 in {
 486 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
 487                   Pseudo, "$cp:\n\tadd$p $dst, pc, $a",
 488                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
 489
 490 let AddedComplexity = 10 in {
 491 let canFoldAsLoad = 1 in
 492 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 493                   Pseudo, "${addr:label}:\n\tldr$p $dst, $addr",
 494                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
 495
 496 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 497                   Pseudo, "${addr:label}:\n\tldr${p}h $dst, $addr",
 498                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
 499
 500 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 501                   Pseudo, "${addr:label}:\n\tldr${p}b $dst, $addr",
 502                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
 503
 504 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 505                   Pseudo, "${addr:label}:\n\tldr${p}sh $dst, $addr",
 506                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
 507
 508 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 509                   Pseudo, "${addr:label}:\n\tldr${p}sb $dst, $addr",
 510                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
 511 }
 512 let AddedComplexity = 10 in {
 513 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 514                Pseudo, "${addr:label}:\n\tstr$p $src, $addr",
 515                [(store GPR:$src, addrmodepc:$addr)]>;
 516
 517 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 518                Pseudo, "${addr:label}:\n\tstr${p}h $src, $addr",
 519                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
 520
 521 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 522                Pseudo, "${addr:label}:\n\tstr${p}b $src, $addr",
 523                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
 524 }
 525 } // isNotDuplicable = 1
 526
 527 //===----------------------------------------------------------------------===//
 528 //  Control Flow Instructions.
 529 //
 530
 531 let isReturn = 1, isTerminator = 1 in
 532   def BX_RET : AI<(outs), (ins), BrMiscFrm, "bx", " lr", [(ARMretflag)]> {
 533   let Inst{7-4}   = 0b0001;
 534   let Inst{19-8}  = 0b111111111111;
 535   let Inst{27-20} = 0b00010010;
 536 }
 537
 538 // FIXME: remove when we have a way to marking a MI with these properties.
 539 // FIXME: $dst1 should be a def. But the extra ops must be in the end of the
 540 // operand list.
 541 // FIXME: Should pc be an implicit operand like PICADD, etc?
 542 let isReturn = 1, isTerminator = 1 in
 543   def LDM_RET : AXI4ld<(outs),
 544                     (ins addrmode4:$addr, pred:$p, reglist:$dst1, variable_ops),
 545                     LdStMulFrm, "ldm${p}${addr:submode} $addr, $dst1",
 546                     []>;
 547
 548 // On non-Darwin platforms R9 is callee-saved.
 549 let isCall = 1, Itinerary = IIC_Br,
 550   Defs = [R0, R1, R2, R3, R12, LR,
 551           D0, D1, D2, D3, D4, D5, D6, D7, CPSR] in {
 552   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 553                 "bl ${func:call}",
 554                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsNotDarwin]>;
 555
 556   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 557                    "bl", " ${func:call}",
 558                    [(ARMcall_pred tglobaladdr:$func)]>, Requires<[IsNotDarwin]>;
 559
 560   // ARMv5T and above
 561   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 562                 "blx $func",
 563                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsNotDarwin]> {
 564     let Inst{7-4}   = 0b0011;
 565     let Inst{19-8}  = 0b111111111111;
 566     let Inst{27-20} = 0b00010010;
 567   }
 568
 569   let Uses = [LR] in {
 570     // ARMv4T
 571     def BX : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 572                      "mov lr, pc\n\tbx $func",
 573                     [(ARMcall_nolink GPR:$func)]>, Requires<[IsNotDarwin]>;
 574   }
 575 }
 576
 577 // On Darwin R9 is call-clobbered.
 578 let isCall = 1, Itinerary = IIC_Br,
 579   Defs = [R0, R1, R2, R3, R9, R12, LR,
 580           D0, D1, D2, D3, D4, D5, D6, D7, CPSR] in {
 581   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 582                 "bl ${func:call}",
 583                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsDarwin]>;
 584
 585   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 586                    "bl", " ${func:call}",
 587                    [(ARMcall_pred tglobaladdr:$func)]>, Requires<[IsDarwin]>;
 588
 589   // ARMv5T and above
 590   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 591                 "blx $func",
 592                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
 593     let Inst{7-4}   = 0b0011;
 594     let Inst{19-8}  = 0b111111111111;
 595     let Inst{27-20} = 0b00010010;
 596   }
 597
 598   let Uses = [LR] in {
 599     // ARMv4T
 600     def BXr9 : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 601                      "mov lr, pc\n\tbx $func",
 602                     [(ARMcall_nolink GPR:$func)]>, Requires<[IsDarwin]>;
 603   }
 604 }
 605
 606 let isBranch = 1, isTerminator = 1, Itinerary = IIC_Br in {
 607   // B is "predicable" since it can be xformed into a Bcc.
 608   let isBarrier = 1 in {
 609     let isPredicable = 1 in
 610     def B : ABXI<0b1010, (outs), (ins brtarget:$target), "b $target",
 611                 [(br bb:$target)]>;
 612
 613   let isNotDuplicable = 1, isIndirectBranch = 1 in {
 614   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
 615                     "mov pc, $target \n$jt",
 616                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
 617     let Inst{20}    = 0; // S Bit
 618     let Inst{24-21} = 0b1101;
 619     let Inst{27-26} = {0,0};
 620   }
 621   def BR_JTm : JTI<(outs),
 622                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
 623                    "ldr pc, $target \n$jt",
 624                   [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
 625                     imm:$id)]> {
 626     let Inst{20}    = 1; // L bit
 627     let Inst{21}    = 0; // W bit
 628     let Inst{22}    = 0; // B bit
 629     let Inst{24}    = 1; // P bit
 630     let Inst{27-26} = {0,1};
 631   }
 632   def BR_JTadd : JTI<(outs),
 633                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
 634                      "add pc, $target, $idx \n$jt",
 635                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
 636                       imm:$id)]> {
 637     let Inst{20}    = 0; // S bit
 638     let Inst{24-21} = 0b0100;
 639     let Inst{27-26} = {0,0};
 640   }
 641   } // isNotDuplicable = 1, isIndirectBranch = 1
 642   } // isBarrier = 1
 643
 644   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 645   // a two-value operand where a dag node expects two operands. :(
 646   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
 647                "b", " $target",
 648                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
 649 }
 650
 651 //===----------------------------------------------------------------------===//
 652 //  Load / store Instructions.
 653 //
 654
 655 // Load
 656 let canFoldAsLoad = 1 in
 657 def LDR  : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
 658                "ldr", " $dst, $addr",
 659                [(set GPR:$dst, (load addrmode2:$addr))]>;
 660
 661 // Special LDR for loads from non-pc-relative constpools.
 662 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1 in
 663 def LDRcp : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
 664                  "ldr", " $dst, $addr", []>;
 665
 666 // Loads with zero extension
 667 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 668                  "ldr", "h $dst, $addr",
 669                 [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
 670
 671 def LDRB  : AI2ldb<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
 672                  "ldr", "b $dst, $addr",
 673                 [(set GPR:$dst, (zextloadi8 addrmode2:$addr))]>;
 674
 675 // Loads with sign extension
 676 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 677                  "ldr", "sh $dst, $addr",
 678                 [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
 679
 680 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 681                  "ldr", "sb $dst, $addr",
 682                 [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
 683
 684 let mayLoad = 1 in {
 685 // Load doubleword
 686 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
 687                 "ldr", "d $dst1, $addr", []>, Requires<[IsARM, HasV5T]>;
 688
 689 // Indexed loads
 690 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
 691                      (ins addrmode2:$addr), LdFrm,
 692                      "ldr", " $dst, $addr!", "$addr.base = $base_wb", []>;
 693
 694 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
 695                      (ins GPR:$base, am2offset:$offset), LdFrm,
 696                      "ldr", " $dst, [$base], $offset", "$base = $base_wb", []>;
 697
 698 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
 699                      (ins addrmode3:$addr), LdMiscFrm,
 700                      "ldr", "h $dst, $addr!", "$addr.base = $base_wb", []>;
 701
 702 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
 703                      (ins GPR:$base,am3offset:$offset), LdMiscFrm,
 704                      "ldr", "h $dst, [$base], $offset", "$base = $base_wb", []>;
 705
 706 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
 707                      (ins addrmode2:$addr), LdFrm,
 708                      "ldr", "b $dst, $addr!", "$addr.base = $base_wb", []>;
 709
 710 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
 711                      (ins GPR:$base,am2offset:$offset), LdFrm,
 712                      "ldr", "b $dst, [$base], $offset", "$base = $base_wb", []>;
 713
 714 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
 715                       (ins addrmode3:$addr), LdMiscFrm,
 716                       "ldr", "sh $dst, $addr!", "$addr.base = $base_wb", []>;
 717
 718 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
 719                       (ins GPR:$base,am3offset:$offset), LdMiscFrm,
 720                     "ldr", "sh $dst, [$base], $offset", "$base = $base_wb", []>;
 721
 722 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
 723                       (ins addrmode3:$addr), LdMiscFrm,
 724                       "ldr", "sb $dst, $addr!", "$addr.base = $base_wb", []>;
 725
 726 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
 727                       (ins GPR:$base,am3offset:$offset), LdMiscFrm,
 728                       "ldr", "sb $dst, [$base], $offset", "$base = $base_wb", []>;
 729 }
 730
 731 // Store
 732 def STR  : AI2stw<(outs), (ins GPR:$src, addrmode2:$addr), StFrm,
 733                "str", " $src, $addr",
 734                [(store GPR:$src, addrmode2:$addr)]>;
 735
 736 // Stores with truncate
 737 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm,
 738                "str", "h $src, $addr",
 739                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
 740
 741 def STRB : AI2stb<(outs), (ins GPR:$src, addrmode2:$addr), StFrm,
 742                "str", "b $src, $addr",
 743                [(truncstorei8 GPR:$src, addrmode2:$addr)]>;
 744
 745 // Store doubleword
 746 let mayStore = 1 in
 747 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),StMiscFrm,
 748                "str", "d $src1, $addr", []>, Requires<[IsARM, HasV5T]>;
 749
 750 // Indexed stores
 751 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
 752                      (ins GPR:$src, GPR:$base, am2offset:$offset), StFrm,
 753                     "str", " $src, [$base, $offset]!", "$base = $base_wb",
 754                     [(set GPR:$base_wb,
 755                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 756
 757 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
 758                      (ins GPR:$src, GPR:$base,am2offset:$offset), StFrm,
 759                     "str", " $src, [$base], $offset", "$base = $base_wb",
 760                     [(set GPR:$base_wb,
 761                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 762
 763 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
 764                      (ins GPR:$src, GPR:$base,am3offset:$offset), StMiscFrm,
 765                      "str", "h $src, [$base, $offset]!", "$base = $base_wb",
 766                     [(set GPR:$base_wb,
 767                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
 768
 769 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
 770                      (ins GPR:$src, GPR:$base,am3offset:$offset), StMiscFrm,
 771                      "str", "h $src, [$base], $offset", "$base = $base_wb",
 772                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
 773                                          GPR:$base, am3offset:$offset))]>;
 774
 775 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
 776                      (ins GPR:$src, GPR:$base,am2offset:$offset), StFrm,
 777                      "str", "b $src, [$base, $offset]!", "$base = $base_wb",
 778                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
 779                                          GPR:$base, am2offset:$offset))]>;
 780
 781 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
 782                      (ins GPR:$src, GPR:$base,am2offset:$offset), StFrm,
 783                      "str", "b $src, [$base], $offset", "$base = $base_wb",
 784                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
 785                                          GPR:$base, am2offset:$offset))]>;
 786
 787 //===----------------------------------------------------------------------===//
 788 //  Load / store multiple Instructions.
 789 //
 790
 791 // FIXME: $dst1 should be a def.
 792 let mayLoad = 1 in
 793 def LDM : AXI4ld<(outs),
 794                (ins addrmode4:$addr, pred:$p, reglist:$dst1, variable_ops),
 795                LdStMulFrm, "ldm${p}${addr:submode} $addr, $dst1",
 796                []>;
 797
 798 let mayStore = 1 in
 799 def STM : AXI4st<(outs),
 800                (ins addrmode4:$addr, pred:$p, reglist:$src1, variable_ops),
 801                LdStMulFrm, "stm${p}${addr:submode} $addr, $src1",
 802                []>;
 803
 804 //===----------------------------------------------------------------------===//
 805 //  Move Instructions.
 806 //
 807
 808 let neverHasSideEffects = 1 in
 809 def MOVr : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), DPFrm,
 810                  "mov", " $dst, $src", []>, UnaryDP;
 811 def MOVs : AsI1<0b1101, (outs GPR:$dst), (ins so_reg:$src), DPSoRegFrm,
 812                  "mov", " $dst, $src", [(set GPR:$dst, so_reg:$src)]>, UnaryDP;
 813
 814 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 815 def MOVi : AsI1<0b1101, (outs GPR:$dst), (ins so_imm:$src), DPFrm,
 816                  "mov", " $dst, $src", [(set GPR:$dst, so_imm:$src)]>, UnaryDP;
 817
 818 def MOVrx : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
 819                  "mov", " $dst, $src, rrx",
 820                  [(set GPR:$dst, (ARMrrx GPR:$src))]>, UnaryDP;
 821
 822 // These aren't really mov instructions, but we have to define them this way
 823 // due to flag operands.
 824
 825 let Defs = [CPSR] in {
 826 def MOVsrl_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
 827                       "mov", "s $dst, $src, lsr #1",
 828                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP;
 829 def MOVsra_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
 830                       "mov", "s $dst, $src, asr #1",
 831                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP;
 832 }
 833
 834 //===----------------------------------------------------------------------===//
 835 //  Extend Instructions.
 836 //
 837
 838 // Sign extenders
 839
 840 defm SXTB  : AI_unary_rrot<0b01101010,
 841                            "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
 842 defm SXTH  : AI_unary_rrot<0b01101011,
 843                            "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
 844
 845 defm SXTAB : AI_bin_rrot<0b01101010,
 846                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
 847 defm SXTAH : AI_bin_rrot<0b01101011,
 848                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
 849
 850 // TODO: SXT(A){B|H}16
 851
 852 // Zero extenders
 853
 854 let AddedComplexity = 16 in {
 855 defm UXTB   : AI_unary_rrot<0b01101110,
 856                             "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
 857 defm UXTH   : AI_unary_rrot<0b01101111,
 858                             "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
 859 defm UXTB16 : AI_unary_rrot<0b01101100,
 860                             "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
 861
 862 def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
 863                (UXTB16r_rot GPR:$Src, 24)>;
 864 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
 865                (UXTB16r_rot GPR:$Src, 8)>;
 866
 867 defm UXTAB : AI_bin_rrot<0b01101110, "uxtab",
 868                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
 869 defm UXTAH : AI_bin_rrot<0b01101111, "uxtah",
 870                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
 871 }
 872
 873 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
 874 //defm UXTAB16 : xxx<"uxtab16", 0xff00ff>;
 875
 876 // TODO: UXT(A){B|H}16
 877
 878 //===----------------------------------------------------------------------===//
 879 //  Arithmetic Instructions.
 880 //
 881
 882 defm ADD  : AsI1_bin_irs<0b0100, "add",
 883                          BinOpFrag<(add  node:$LHS, node:$RHS)>>;
 884 defm SUB  : AsI1_bin_irs<0b0010, "sub",
 885                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
 886
 887 // ADD and SUB with 's' bit set.
 888 defm ADDS : ASI1_bin_s_irs<0b0100, "add",
 889                            BinOpFrag<(addc node:$LHS, node:$RHS)>>;
 890 defm SUBS : ASI1_bin_s_irs<0b0010, "sub",
 891                            BinOpFrag<(subc node:$LHS, node:$RHS)>>;
 892
 893 // FIXME: Do not allow ADC / SBC to be predicated for now.
 894 defm ADC  : AsXI1_bin_c_irs<0b0101, "adc",
 895                             BinOpFrag<(adde node:$LHS, node:$RHS)>>;
 896 defm SBC  : AsXI1_bin_c_irs<0b0110, "sbc",
 897                             BinOpFrag<(sube node:$LHS, node:$RHS)>>;
 898
 899 // These don't define reg/reg forms, because they are handled above.
 900 def RSBri : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 901                   "rsb", " $dst, $a, $b",
 902                   [(set GPR:$dst, (sub so_imm:$b, GPR:$a))]>;
 903
 904 def RSBrs : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 905                   "rsb", " $dst, $a, $b",
 906                   [(set GPR:$dst, (sub so_reg:$b, GPR:$a))]>;
 907
 908 // RSB with 's' bit set.
 909 let Defs = [CPSR] in {
 910 def RSBSri : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 911                  "rsb", "s $dst, $a, $b",
 912                  [(set GPR:$dst, (subc so_imm:$b, GPR:$a))]>;
 913 def RSBSrs : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 914                  "rsb", "s $dst, $a, $b",
 915                  [(set GPR:$dst, (subc so_reg:$b, GPR:$a))]>;
 916 }
 917
 918 // FIXME: Do not allow RSC to be predicated for now. But they can set CPSR.
 919 let Uses = [CPSR] in {
 920 def RSCri : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b, cc_out:$s),
 921                  DPFrm, "rsc${s} $dst, $a, $b",
 922                  [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>;
 923 def RSCrs : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b, cc_out:$s),
 924                  DPSoRegFrm, "rsc${s} $dst, $a, $b",
 925                  [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>;
 926 }
 927
 928 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
 929 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
 930              (SUBri  GPR:$src, so_imm_neg:$imm)>;
 931
 932 //def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
 933 //             (SUBSri GPR:$src, so_imm_neg:$imm)>;
 934 //def : ARMPat<(adde   GPR:$src, so_imm_neg:$imm),
 935 //             (SBCri  GPR:$src, so_imm_neg:$imm)>;
 936
 937 // Note: These are implemented in C++ code, because they have to generate
 938 // ADD/SUBrs instructions, which use a complex pattern that a xform function
 939 // cannot produce.
 940 // (mul X, 2^n+1) -> (add (X << n), X)
 941 // (mul X, 2^n-1) -> (rsb X, (X << n))
 942
 943
 944 //===----------------------------------------------------------------------===//
 945 //  Bitwise Instructions.
 946 //
 947
 948 defm AND   : AsI1_bin_irs<0b0000, "and",
 949                           BinOpFrag<(and node:$LHS, node:$RHS)>>;
 950 defm ORR   : AsI1_bin_irs<0b1100, "orr",
 951                           BinOpFrag<(or  node:$LHS, node:$RHS)>>;
 952 defm EOR   : AsI1_bin_irs<0b0001, "eor",
 953                           BinOpFrag<(xor node:$LHS, node:$RHS)>>;
 954 defm BIC   : AsI1_bin_irs<0b1110, "bic",
 955                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 956
 957 def  MVNr  : AsI1<0b1111, (outs GPR:$dst), (ins GPR:$src), DPFrm,
 958                   "mvn", " $dst, $src",
 959                   [(set GPR:$dst, (not GPR:$src))]>, UnaryDP;
 960 def  MVNs  : AsI1<0b1111, (outs GPR:$dst), (ins so_reg:$src), DPSoRegFrm,
 961                   "mvn", " $dst, $src",
 962                   [(set GPR:$dst, (not so_reg:$src))]>, UnaryDP;
 963 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 964 def  MVNi  : AsI1<0b1111, (outs GPR:$dst), (ins so_imm:$imm), DPFrm,
 965                   "mvn", " $dst, $imm",
 966                   [(set GPR:$dst, so_imm_not:$imm)]>,UnaryDP;
 967
 968 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
 969              (BICri GPR:$src, so_imm_not:$imm)>;
 970
 971 //===----------------------------------------------------------------------===//
 972 //  Multiply Instructions.
 973 //
 974
 975 def MUL   : AsMul1I<0b0000000, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 976                     "mul", " $dst, $a, $b",
 977                    [(set GPR:$dst, (mul GPR:$a, GPR:$b))]>;
 978
 979 def MLA   : AsMul1I<0b0000001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
 980                     "mla", " $dst, $a, $b, $c",
 981                    [(set GPR:$dst, (add (mul GPR:$a, GPR:$b), GPR:$c))]>;
 982
 983 // Extra precision multiplies with low / high results
 984 let neverHasSideEffects = 1 in {
 985 def SMULL : AsMul1I<0b0000110, (outs GPR:$ldst, GPR:$hdst),
 986                                (ins GPR:$a, GPR:$b),
 987                     "smull", " $ldst, $hdst, $a, $b", []>;
 988
 989 def UMULL : AsMul1I<0b0000100, (outs GPR:$ldst, GPR:$hdst),
 990                                (ins GPR:$a, GPR:$b),
 991                     "umull", " $ldst, $hdst, $a, $b", []>;
 992
 993 // Multiply + accumulate
 994 def SMLAL : AsMul1I<0b0000111, (outs GPR:$ldst, GPR:$hdst),
 995                                (ins GPR:$a, GPR:$b),
 996                     "smlal", " $ldst, $hdst, $a, $b", []>;
 997
 998 def UMLAL : AsMul1I<0b0000101, (outs GPR:$ldst, GPR:$hdst),
 999                                (ins GPR:$a, GPR:$b),
1000                     "umlal", " $ldst, $hdst, $a, $b", []>;
1001
1002 def UMAAL : AMul1I <0b0000010, (outs GPR:$ldst, GPR:$hdst),
1003                                (ins GPR:$a, GPR:$b),
1004                     "umaal", " $ldst, $hdst, $a, $b", []>,
1005                     Requires<[IsARM, HasV6]>;
1006 } // neverHasSideEffects
1007
1008 // Most significant word multiply
1009 def SMMUL : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1010                "smmul", " $dst, $a, $b",
1011                [(set GPR:$dst, (mulhs GPR:$a, GPR:$b))]>,
1012             Requires<[IsARM, HasV6]> {
1013   let Inst{7-4}   = 0b0001;
1014   let Inst{15-12} = 0b1111;
1015 }
1016
1017 def SMMLA : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1018                "smmla", " $dst, $a, $b, $c",
1019                [(set GPR:$dst, (add (mulhs GPR:$a, GPR:$b), GPR:$c))]>,
1020             Requires<[IsARM, HasV6]> {
1021   let Inst{7-4}   = 0b0001;
1022 }
1023
1024
1025 def SMMLS : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1026                "smmls", " $dst, $a, $b, $c",
1027                [(set GPR:$dst, (sub GPR:$c, (mulhs GPR:$a, GPR:$b)))]>,
1028             Requires<[IsARM, HasV6]> {
1029   let Inst{7-4}   = 0b1101;
1030 }
1031
1032 multiclass AI_smul<string opc, PatFrag opnode> {
1033   def BB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1034               !strconcat(opc, "bb"), " $dst, $a, $b",
1035               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1036                                       (sext_inreg GPR:$b, i16)))]>,
1037            Requires<[IsARM, HasV5TE]> {
1038              let Inst{5} = 0;
1039              let Inst{6} = 0;
1040            }
1041
1042   def BT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1043               !strconcat(opc, "bt"), " $dst, $a, $b",
1044               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1045                                       (sra GPR:$b, (i32 16))))]>,
1046            Requires<[IsARM, HasV5TE]> {
1047              let Inst{5} = 0;
1048              let Inst{6} = 1;
1049            }
1050
1051   def TB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1052               !strconcat(opc, "tb"), " $dst, $a, $b",
1053               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1054                                       (sext_inreg GPR:$b, i16)))]>,
1055            Requires<[IsARM, HasV5TE]> {
1056              let Inst{5} = 1;
1057              let Inst{6} = 0;
1058            }
1059
1060   def TT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1061               !strconcat(opc, "tt"), " $dst, $a, $b",
1062               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1063                                       (sra GPR:$b, (i32 16))))]>,
1064             Requires<[IsARM, HasV5TE]> {
1065              let Inst{5} = 1;
1066              let Inst{6} = 1;
1067            }
1068
1069   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1070               !strconcat(opc, "wb"), " $dst, $a, $b",
1071               [(set GPR:$dst, (sra (opnode GPR:$a,
1072                                     (sext_inreg GPR:$b, i16)), (i32 16)))]>,
1073            Requires<[IsARM, HasV5TE]> {
1074              let Inst{5} = 1;
1075              let Inst{6} = 0;
1076            }
1077
1078   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1079               !strconcat(opc, "wt"), " $dst, $a, $b",
1080               [(set GPR:$dst, (sra (opnode GPR:$a,
1081                                     (sra GPR:$b, (i32 16))), (i32 16)))]>,
1082             Requires<[IsARM, HasV5TE]> {
1083              let Inst{5} = 1;
1084              let Inst{6} = 1;
1085            }
1086 }
1087
1088
1089 multiclass AI_smla<string opc, PatFrag opnode> {
1090   def BB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1091               !strconcat(opc, "bb"), " $dst, $a, $b, $acc",
1092               [(set GPR:$dst, (add GPR:$acc,
1093                                (opnode (sext_inreg GPR:$a, i16),
1094                                        (sext_inreg GPR:$b, i16))))]>,
1095            Requires<[IsARM, HasV5TE]> {
1096              let Inst{5} = 0;
1097              let Inst{6} = 0;
1098            }
1099
1100   def BT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1101               !strconcat(opc, "bt"), " $dst, $a, $b, $acc",
1102               [(set GPR:$dst, (add GPR:$acc, (opnode (sext_inreg GPR:$a, i16),
1103                                                      (sra GPR:$b, (i32 16)))))]>,
1104            Requires<[IsARM, HasV5TE]> {
1105              let Inst{5} = 0;
1106              let Inst{6} = 1;
1107            }
1108
1109   def TB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1110               !strconcat(opc, "tb"), " $dst, $a, $b, $acc",
1111               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1112                                                  (sext_inreg GPR:$b, i16))))]>,
1113            Requires<[IsARM, HasV5TE]> {
1114              let Inst{5} = 1;
1115              let Inst{6} = 0;
1116            }
1117
1118   def TT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1119               !strconcat(opc, "tt"), " $dst, $a, $b, $acc",
1120               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1121                                                      (sra GPR:$b, (i32 16)))))]>,
1122             Requires<[IsARM, HasV5TE]> {
1123              let Inst{5} = 1;
1124              let Inst{6} = 1;
1125            }
1126
1127   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1128               !strconcat(opc, "wb"), " $dst, $a, $b, $acc",
1129               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1130                                        (sext_inreg GPR:$b, i16)), (i32 16))))]>,
1131            Requires<[IsARM, HasV5TE]> {
1132              let Inst{5} = 0;
1133              let Inst{6} = 0;
1134            }
1135
1136   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1137               !strconcat(opc, "wt"), " $dst, $a, $b, $acc",
1138               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1139                                          (sra GPR:$b, (i32 16))), (i32 16))))]>,
1140             Requires<[IsARM, HasV5TE]> {
1141              let Inst{5} = 0;
1142              let Inst{6} = 1;
1143            }
1144 }
1145
1146 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1147 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1148
1149 // TODO: Halfword multiple accumulate long: SMLAL<x><y>
1150 // TODO: Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
1151
1152 //===----------------------------------------------------------------------===//
1153 //  Misc. Arithmetic Instructions.
1154 //
1155
1156 def CLZ  : AMiscA1I<0b000010110, (outs GPR:$dst), (ins GPR:$src),
1157               "clz", " $dst, $src",
1158               [(set GPR:$dst, (ctlz GPR:$src))]>, Requires<[IsARM, HasV5T]> {
1159   let Inst{7-4}   = 0b0001;
1160   let Inst{11-8}  = 0b1111;
1161   let Inst{19-16} = 0b1111;
1162 }
1163
1164 def REV  : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src),
1165               "rev", " $dst, $src",
1166               [(set GPR:$dst, (bswap GPR:$src))]>, Requires<[IsARM, HasV6]> {
1167   let Inst{7-4}   = 0b0011;
1168   let Inst{11-8}  = 0b1111;
1169   let Inst{19-16} = 0b1111;
1170 }
1171
1172 def REV16 : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src),
1173                "rev16", " $dst, $src",
1174                [(set GPR:$dst,
1175                    (or (and (srl GPR:$src, (i32 8)), 0xFF),
1176                        (or (and (shl GPR:$src, (i32 8)), 0xFF00),
1177                            (or (and (srl GPR:$src, (i32 8)), 0xFF0000),
1178                                (and (shl GPR:$src, (i32 8)), 0xFF000000)))))]>,
1179                Requires<[IsARM, HasV6]> {
1180   let Inst{7-4}   = 0b1011;
1181   let Inst{11-8}  = 0b1111;
1182   let Inst{19-16} = 0b1111;
1183 }
1184
1185 def REVSH : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src),
1186                "revsh", " $dst, $src",
1187                [(set GPR:$dst,
1188                   (sext_inreg
1189                     (or (srl (and GPR:$src, 0xFF00), (i32 8)),
1190                         (shl GPR:$src, (i32 8))), i16))]>,
1191                Requires<[IsARM, HasV6]> {
1192   let Inst{7-4}   = 0b1011;
1193   let Inst{11-8}  = 0b1111;
1194   let Inst{19-16} = 0b1111;
1195 }
1196
1197 def PKHBT : AMiscA1I<0b01101000, (outs GPR:$dst),
1198                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1199                "pkhbt", " $dst, $src1, $src2, LSL $shamt",
1200                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF),
1201                                    (and (shl GPR:$src2, (i32 imm:$shamt)),
1202                                         0xFFFF0000)))]>,
1203                Requires<[IsARM, HasV6]> {
1204   let Inst{6-4} = 0b001;
1205 }
1206
1207 // Alternate cases for PKHBT where identities eliminate some nodes.
1208 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (and GPR:$src2, 0xFFFF0000)),
1209                (PKHBT GPR:$src1, GPR:$src2, 0)>;
1210 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (shl GPR:$src2, imm16_31:$shamt)),
1211                (PKHBT GPR:$src1, GPR:$src2, imm16_31:$shamt)>;
1212
1213
1214 def PKHTB : AMiscA1I<0b01101000, (outs GPR:$dst),
1215                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1216                "pkhtb", " $dst, $src1, $src2, ASR $shamt",
1217                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF0000),
1218                                    (and (sra GPR:$src2, imm16_31:$shamt),
1219                                         0xFFFF)))]>, Requires<[IsARM, HasV6]> {
1220   let Inst{6-4} = 0b101;
1221 }
1222
1223 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
1224 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
1225 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, (i32 16))),
1226                (PKHTB GPR:$src1, GPR:$src2, 16)>;
1227 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
1228                    (and (srl GPR:$src2, imm1_15:$shamt), 0xFFFF)),
1229                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$shamt)>;
1230
1231 //===----------------------------------------------------------------------===//
1232 //  Comparison Instructions...
1233 //
1234
1235 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
1236                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
1237 defm CMN  : AI1_cmp_irs<0b1011, "cmn",
1238                         BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
1239
1240 // Note that TST/TEQ don't set all the same flags that CMP does!
1241 defm TST  : AI1_cmp_irs<0b1000, "tst",
1242                         BinOpFrag<(ARMcmpNZ (and node:$LHS, node:$RHS), 0)>>;
1243 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
1244                         BinOpFrag<(ARMcmpNZ (xor node:$LHS, node:$RHS), 0)>>;
1245
1246 defm CMPnz : AI1_cmp_irs<0b1010, "cmp",
1247                          BinOpFrag<(ARMcmpNZ node:$LHS, node:$RHS)>>;
1248 defm CMNnz : AI1_cmp_irs<0b1011, "cmn",
1249                          BinOpFrag<(ARMcmpNZ node:$LHS,(ineg node:$RHS))>>;
1250
1251 def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
1252              (CMNri  GPR:$src, so_imm_neg:$imm)>;
1253
1254 def : ARMPat<(ARMcmpNZ GPR:$src, so_imm_neg:$imm),
1255              (CMNri  GPR:$src, so_imm_neg:$imm)>;
1256
1257
1258 // Conditional moves
1259 // FIXME: should be able to write a pattern for ARMcmov, but can't use
1260 // a two-value operand where a dag node expects two operands. :(
1261 def MOVCCr : AI1<0b1101, (outs GPR:$dst), (ins GPR:$false, GPR:$true), DPFrm,
1262                 "mov", " $dst, $true",
1263       [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc, CCR:$ccr))*/]>,
1264                 RegConstraint<"$false = $dst">, UnaryDP;
1265
1266 def MOVCCs : AI1<0b1101, (outs GPR:$dst),
1267                         (ins GPR:$false, so_reg:$true), DPSoRegFrm,
1268                 "mov", " $dst, $true",
1269    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_reg:$true, imm:$cc, CCR:$ccr))*/]>,
1270                 RegConstraint<"$false = $dst">, UnaryDP;
1271
1272 def MOVCCi : AI1<0b1101, (outs GPR:$dst),
1273                         (ins GPR:$false, so_imm:$true), DPFrm,
1274                 "mov", " $dst, $true",
1275    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
1276                 RegConstraint<"$false = $dst">, UnaryDP;
1277
1278
1279 // LEApcrel - Load a pc-relative address into a register without offending the
1280 // assembler.
1281 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p), Pseudo,
1282                    !strconcat(!strconcat(".set PCRELV${:uid}, ($label-(",
1283                                          "${:private}PCRELL${:uid}+8))\n"),
1284                               !strconcat("${:private}PCRELL${:uid}:\n\t",
1285                                          "add$p $dst, pc, #PCRELV${:uid}")),
1286                    []>;
1287
1288 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, i32imm:$id, pred:$p),
1289           Pseudo,
1290           !strconcat(!strconcat(".set PCRELV${:uid}, (${label}_${id:no_hash}-(",
1291                                          "${:private}PCRELL${:uid}+8))\n"),
1292                               !strconcat("${:private}PCRELL${:uid}:\n\t",
1293                                          "add$p $dst, pc, #PCRELV${:uid}")),
1294                    []>;
1295
1296 //===----------------------------------------------------------------------===//
1297 // TLS Instructions
1298 //
1299
1300 // __aeabi_read_tp preserves the registers r1-r3.
1301 let isCall = 1,
1302   Defs = [R0, R12, LR, CPSR] in {
1303   def TPsoft : ABXI<0b1011, (outs), (ins),
1304                "bl __aeabi_read_tp",
1305                [(set R0, ARMthread_pointer)]>;
1306 }
1307
1308 //===----------------------------------------------------------------------===//
1309 // SJLJ Exception handling intrinsics
1310 //   eh_sjlj_setjmp() is a three instruction sequence to store the return
1311 //   address and save #0 in R0 for the non-longjmp case.
1312 //   Since by its nature we may be coming from some other function to get
1313 //   here, and we're using the stack frame for the containing function to
1314 //   save/restore registers, we can't keep anything live in regs across
1315 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
1316 //   when we get here from a longjmp(). We force everthing out of registers
1317 //   except for our own input by listing the relevant registers in Defs. By
1318 //   doing so, we also cause the prologue/epilogue code to actively preserve
1319 //   all of the callee-saved resgisters, which is exactly what we want.
1320 let Defs =
1321   [ R0, R1, R3, R4, R5, R6, R7, R8, R9, R10, R11, R12, LR,
1322     D0, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12, D13, D14, D15 ] in {
1323   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src),
1324                                AddrModeNone, SizeSpecial, IndexModeNone, Pseudo,
1325                                "add r0, pc, #4\n\t"
1326                                "str r0, [$src, #+4]\n\t"
1327                                "mov r0, #0 @ eh_setjmp", "",
1328                                [(set R0, (ARMeh_sjlj_setjmp GPR:$src))]>;
1329 }
1330
1331 //===----------------------------------------------------------------------===//
1332 // Non-Instruction Patterns
1333 //
1334
1335 // ConstantPool, GlobalAddress, and JumpTable
1336 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>;
1337 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
1338 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1339              (LEApcrelJT tjumptable:$dst, imm:$id)>;
1340
1341 // Large immediate handling.
1342
1343 // Two piece so_imms.
1344 let isReMaterializable = 1 in
1345 def MOVi2pieces : AI1x2<(outs GPR:$dst), (ins so_imm2part:$src), Pseudo,
1346                          "mov", " $dst, $src",
1347                          [(set GPR:$dst, so_imm2part:$src)]>;
1348
1349 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
1350               (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1351                      (so_imm2part_2 imm:$RHS))>;
1352 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
1353               (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1354                      (so_imm2part_2 imm:$RHS))>;
1355
1356 // TODO: add,sub,and, 3-instr forms?
1357
1358
1359 // Direct calls
1360 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
1361       Requires<[IsNotDarwin]>;
1362 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
1363       Requires<[IsDarwin]>;
1364
1365 // zextload i1 -> zextload i8
1366 def : ARMPat<(zextloadi1 addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1367
1368 // extload -> zextload
1369 def : ARMPat<(extloadi1  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1370 def : ARMPat<(extloadi8  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1371 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
1372
1373 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
1374 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
1375
1376 // smul* and smla*
1377 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1378                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1379                  (SMULBB GPR:$a, GPR:$b)>;
1380 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
1381                  (SMULBB GPR:$a, GPR:$b)>;
1382 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1383                       (sra GPR:$b, (i32 16))),
1384                  (SMULBT GPR:$a, GPR:$b)>;
1385 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
1386                  (SMULBT GPR:$a, GPR:$b)>;
1387 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
1388                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1389                  (SMULTB GPR:$a, GPR:$b)>;
1390 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
1391                 (SMULTB GPR:$a, GPR:$b)>;
1392 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1393                       (i32 16)),
1394                  (SMULWB GPR:$a, GPR:$b)>;
1395 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
1396                  (SMULWB GPR:$a, GPR:$b)>;
1397
1398 def : ARMV5TEPat<(add GPR:$acc,
1399                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1400                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1401                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1402 def : ARMV5TEPat<(add GPR:$acc,
1403                       (mul sext_16_node:$a, sext_16_node:$b)),
1404                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1405 def : ARMV5TEPat<(add GPR:$acc,
1406                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1407                            (sra GPR:$b, (i32 16)))),
1408                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1409 def : ARMV5TEPat<(add GPR:$acc,
1410                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
1411                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1412 def : ARMV5TEPat<(add GPR:$acc,
1413                       (mul (sra GPR:$a, (i32 16)),
1414                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1415                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1416 def : ARMV5TEPat<(add GPR:$acc,
1417                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
1418                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1419 def : ARMV5TEPat<(add GPR:$acc,
1420                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1421                            (i32 16))),
1422                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1423 def : ARMV5TEPat<(add GPR:$acc,
1424                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
1425                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1426
1427 //===----------------------------------------------------------------------===//
1428 // Thumb Support
1429 //
1430
1431 include "ARMInstrThumb.td"
1432
1433 //===----------------------------------------------------------------------===//
1434 // Thumb2 Support
1435 //
1436
1437 include "ARMInstrThumb2.td"
1438
1439 //===----------------------------------------------------------------------===//
1440 // Floating Point Support
1441 //
1442
1443 include "ARMInstrVFP.td"
1444
1445 //===----------------------------------------------------------------------===//
1446 // Advanced SIMD (NEON) Support
1447 //
1448
1449 include "ARMInstrNEON.td"