lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  75                                             [SDTCisSameAs<0, 2>,
  76                                              SDTCisSameAs<0, 3>,
  77                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  78
  79 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  80 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  81                                             [SDTCisSameAs<0, 2>,
  82                                              SDTCisSameAs<0, 3>,
  83                                              SDTCisInt<0>,
  84                                              SDTCisVT<1, i32>,
  85                                              SDTCisVT<4, i32>]>;
  86 // Node definitions.
  87 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  88 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  89 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  90 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  91
  92 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  93                               [SDNPHasChain, SDNPOutGlue]>;
  94 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  95                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  96 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
  97                                 SDT_ARMStructByVal,
  98                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
  99                                  SDNPMayStore, SDNPMayLoad]>;
 100
 101 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 102                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 103                                SDNPVariadic]>;
 104 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 105                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 106                                SDNPVariadic]>;
 107 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 108                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 109                                SDNPVariadic]>;
 110
 111 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 112                               [SDNPHasChain, SDNPOptInGlue]>;
 113
 114 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 115                               [SDNPInGlue]>;
 116
 117 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 118                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 119
 120 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 121                               [SDNPHasChain]>;
 122 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 123                               [SDNPHasChain]>;
 124
 125 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 126                               [SDNPHasChain]>;
 127
 128 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 129                               [SDNPOutGlue]>;
 130
 131 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 132                               [SDNPOutGlue]>;
 133
 134 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 135                               [SDNPOutGlue, SDNPCommutative]>;
 136
 137 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 138
 139 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 140 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 141 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 142
 143 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 144                               [SDNPCommutative]>;
 145 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 146 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 147 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 148
 149 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 150 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 151                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 152 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 153                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 154
 155 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 156                                [SDNPHasChain]>;
 157 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 158                                [SDNPHasChain]>;
 159 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 160                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 161
 162 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 163
 164 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 165                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 166
 167
 168 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 169
 170 //===----------------------------------------------------------------------===//
 171 // ARM Instruction Predicate Definitions.
 172 //
 173 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 174                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 175 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 176 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 177 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 178                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 179 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 180                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 181 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 182 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 183                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 184 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 185 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 186                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 187 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 188 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 189                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 190 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 191                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 192 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 193                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 194 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 195                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 196 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 197                                  AssemblerPredicate<"FeatureFP16","half-float">;
 198 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 199                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 200 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 201                                  AssemblerPredicate<"FeatureT2XtPk",
 202                                                      "pack/extract">;
 203 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 204                                  AssemblerPredicate<"FeatureDSPThumb2",
 205                                                     "thumb2-dsp">;
 206 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 207                                  AssemblerPredicate<"FeatureDB",
 208                                                     "data-barriers">;
 209 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 210                                  AssemblerPredicate<"FeatureMP",
 211                                                     "mp-extensions">;
 212 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 213 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 214 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 215                                  AssemblerPredicate<"ModeThumb", "thumb">;
 216 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 217 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 218                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 219                                                     "thumb2">;
 220 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 221                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 222 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 223                                  AssemblerPredicate<"!FeatureMClass",
 224                                                     "armv7a/r">;
 225 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 226                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 227 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 228 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 229 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 230
 231 // FIXME: Eventually this will be just "hasV6T2Ops".
 232 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 233 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 234 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 235
 236 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 237 // But only select them if more precision in FP computation is allowed.
 238 // Do not use them for Darwin platforms.
 239 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 240                                  " FPOpFusion::Fast) && "
 241                                  "!Subtarget->isTargetDarwin()">;
 242 def DontUseFusedMAC  : Predicate<"!Subtarget->hasVFP4() || "
 243                                  "Subtarget->isTargetDarwin()">;
 244
 245 //===----------------------------------------------------------------------===//
 246 // ARM Flag Definitions.
 247
 248 class RegConstraint<string C> {
 249   string Constraints = C;
 250 }
 251
 252 //===----------------------------------------------------------------------===//
 253 //  ARM specific transformation functions and pattern fragments.
 254 //
 255
 256 // imm_neg_XFORM - Return a imm value packed into the format described for
 257 // imm_neg defs below.
 258 def imm_neg_XFORM : SDNodeXForm<imm, [{
 259   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 260 }]>;
 261
 262 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 263 // so_imm_not def below.
 264 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 265   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 266 }]>;
 267
 268 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 269 def imm16_31 : ImmLeaf<i32, [{
 270   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 271 }]>;
 272
 273 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 274 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 275     int64_t Value = -(int)N->getZExtValue();
 276     return Value && ARM_AM::getSOImmVal(Value) != -1;
 277   }], imm_neg_XFORM> {
 278   let ParserMatchClass = so_imm_neg_asmoperand;
 279 }
 280
 281 // Note: this pattern doesn't require an encoder method and such, as it's
 282 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 283 // is handled by the destination instructions, which use so_imm.
 284 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 285 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 286     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 287   }], so_imm_not_XFORM> {
 288   let ParserMatchClass = so_imm_not_asmoperand;
 289 }
 290
 291 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 292 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 293   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 294 }]>;
 295
 296 /// Split a 32-bit immediate into two 16 bit parts.
 297 def hi16 : SDNodeXForm<imm, [{
 298   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 299 }]>;
 300
 301 def lo16AllZero : PatLeaf<(i32 imm), [{
 302   // Returns true if all low 16-bits are 0.
 303   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 304 }], hi16>;
 305
 306 class BinOpWithFlagFrag<dag res> :
 307       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 308 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 309 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 310
 311 // An 'and' node with a single use.
 312 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 313   return N->hasOneUse();
 314 }]>;
 315
 316 // An 'xor' node with a single use.
 317 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 318   return N->hasOneUse();
 319 }]>;
 320
 321 // An 'fmul' node with a single use.
 322 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 323   return N->hasOneUse();
 324 }]>;
 325
 326 // An 'fadd' node which checks for single non-hazardous use.
 327 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 328   return hasNoVMLxHazardUse(N);
 329 }]>;
 330
 331 // An 'fsub' node which checks for single non-hazardous use.
 332 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 333   return hasNoVMLxHazardUse(N);
 334 }]>;
 335
 336 //===----------------------------------------------------------------------===//
 337 // Operand Definitions.
 338 //
 339
 340 // Immediate operands with a shared generic asm render method.
 341 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 342
 343 // Branch target.
 344 // FIXME: rename brtarget to t2_brtarget
 345 def brtarget : Operand<OtherVT> {
 346   let EncoderMethod = "getBranchTargetOpValue";
 347   let OperandType = "OPERAND_PCREL";
 348   let DecoderMethod = "DecodeT2BROperand";
 349 }
 350
 351 // FIXME: get rid of this one?
 352 def uncondbrtarget : Operand<OtherVT> {
 353   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 354   let OperandType = "OPERAND_PCREL";
 355 }
 356
 357 // Branch target for ARM. Handles conditional/unconditional
 358 def br_target : Operand<OtherVT> {
 359   let EncoderMethod = "getARMBranchTargetOpValue";
 360   let OperandType = "OPERAND_PCREL";
 361 }
 362
 363 // Call target.
 364 // FIXME: rename bltarget to t2_bl_target?
 365 def bltarget : Operand<i32> {
 366   // Encoded the same as branch targets.
 367   let EncoderMethod = "getBranchTargetOpValue";
 368   let OperandType = "OPERAND_PCREL";
 369 }
 370
 371 // Call target for ARM. Handles conditional/unconditional
 372 // FIXME: rename bl_target to t2_bltarget?
 373 def bl_target : Operand<i32> {
 374   let EncoderMethod = "getARMBLTargetOpValue";
 375   let OperandType = "OPERAND_PCREL";
 376 }
 377
 378 def blx_target : Operand<i32> {
 379   let EncoderMethod = "getARMBLXTargetOpValue";
 380   let OperandType = "OPERAND_PCREL";
 381 }
 382
 383 // A list of registers separated by comma. Used by load/store multiple.
 384 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 385 def reglist : Operand<i32> {
 386   let EncoderMethod = "getRegisterListOpValue";
 387   let ParserMatchClass = RegListAsmOperand;
 388   let PrintMethod = "printRegisterList";
 389   let DecoderMethod = "DecodeRegListOperand";
 390 }
 391
 392 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 393 def dpr_reglist : Operand<i32> {
 394   let EncoderMethod = "getRegisterListOpValue";
 395   let ParserMatchClass = DPRRegListAsmOperand;
 396   let PrintMethod = "printRegisterList";
 397   let DecoderMethod = "DecodeDPRRegListOperand";
 398 }
 399
 400 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 401 def spr_reglist : Operand<i32> {
 402   let EncoderMethod = "getRegisterListOpValue";
 403   let ParserMatchClass = SPRRegListAsmOperand;
 404   let PrintMethod = "printRegisterList";
 405   let DecoderMethod = "DecodeSPRRegListOperand";
 406 }
 407
 408 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 409 def cpinst_operand : Operand<i32> {
 410   let PrintMethod = "printCPInstOperand";
 411 }
 412
 413 // Local PC labels.
 414 def pclabel : Operand<i32> {
 415   let PrintMethod = "printPCLabel";
 416 }
 417
 418 // ADR instruction labels.
 419 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 420 def adrlabel : Operand<i32> {
 421   let EncoderMethod = "getAdrLabelOpValue";
 422   let ParserMatchClass = AdrLabelAsmOperand;
 423   let PrintMethod = "printAdrLabelOperand";
 424 }
 425
 426 def neon_vcvt_imm32 : Operand<i32> {
 427   let EncoderMethod = "getNEONVcvtImm32OpValue";
 428   let DecoderMethod = "DecodeVCVTImmOperand";
 429 }
 430
 431 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 432 def rot_imm_XFORM: SDNodeXForm<imm, [{
 433   switch (N->getZExtValue()){
 434   default: assert(0);
 435   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 436   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 437   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 438   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 439   }
 440 }]>;
 441 def RotImmAsmOperand : AsmOperandClass {
 442   let Name = "RotImm";
 443   let ParserMethod = "parseRotImm";
 444 }
 445 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 446     int32_t v = N->getZExtValue();
 447     return v == 8 || v == 16 || v == 24; }],
 448     rot_imm_XFORM> {
 449   let PrintMethod = "printRotImmOperand";
 450   let ParserMatchClass = RotImmAsmOperand;
 451 }
 452
 453 // shift_imm: An integer that encodes a shift amount and the type of shift
 454 // (asr or lsl). The 6-bit immediate encodes as:
 455 //    {5}     0 ==> lsl
 456 //            1     asr
 457 //    {4-0}   imm5 shift amount.
 458 //            asr #32 encoded as imm5 == 0.
 459 def ShifterImmAsmOperand : AsmOperandClass {
 460   let Name = "ShifterImm";
 461   let ParserMethod = "parseShifterImm";
 462 }
 463 def shift_imm : Operand<i32> {
 464   let PrintMethod = "printShiftImmOperand";
 465   let ParserMatchClass = ShifterImmAsmOperand;
 466 }
 467
 468 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 469 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 470 def so_reg_reg : Operand<i32>,  // reg reg imm
 471                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 472                                 [shl, srl, sra, rotr]> {
 473   let EncoderMethod = "getSORegRegOpValue";
 474   let PrintMethod = "printSORegRegOperand";
 475   let DecoderMethod = "DecodeSORegRegOperand";
 476   let ParserMatchClass = ShiftedRegAsmOperand;
 477   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 478 }
 479
 480 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 481 def so_reg_imm : Operand<i32>, // reg imm
 482                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 483                                 [shl, srl, sra, rotr]> {
 484   let EncoderMethod = "getSORegImmOpValue";
 485   let PrintMethod = "printSORegImmOperand";
 486   let DecoderMethod = "DecodeSORegImmOperand";
 487   let ParserMatchClass = ShiftedImmAsmOperand;
 488   let MIOperandInfo = (ops GPR, i32imm);
 489 }
 490
 491 // FIXME: Does this need to be distinct from so_reg?
 492 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 493                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 494                                   [shl,srl,sra,rotr]> {
 495   let EncoderMethod = "getSORegRegOpValue";
 496   let PrintMethod = "printSORegRegOperand";
 497   let DecoderMethod = "DecodeSORegRegOperand";
 498   let ParserMatchClass = ShiftedRegAsmOperand;
 499   let MIOperandInfo = (ops GPR, GPR, i32imm);
 500 }
 501
 502 // FIXME: Does this need to be distinct from so_reg?
 503 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 504                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 505                                   [shl,srl,sra,rotr]> {
 506   let EncoderMethod = "getSORegImmOpValue";
 507   let PrintMethod = "printSORegImmOperand";
 508   let DecoderMethod = "DecodeSORegImmOperand";
 509   let ParserMatchClass = ShiftedImmAsmOperand;
 510   let MIOperandInfo = (ops GPR, i32imm);
 511 }
 512
 513
 514 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 515 // 8-bit immediate rotated by an arbitrary number of bits.
 516 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 517 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 518     return ARM_AM::getSOImmVal(Imm) != -1;
 519   }]> {
 520   let EncoderMethod = "getSOImmOpValue";
 521   let ParserMatchClass = SOImmAsmOperand;
 522   let DecoderMethod = "DecodeSOImmOperand";
 523 }
 524
 525 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 526 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 527 // get the first/second pieces.
 528 def so_imm2part : PatLeaf<(imm), [{
 529       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 530 }]>;
 531
 532 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 533 ///
 534 def arm_i32imm : PatLeaf<(imm), [{
 535   if (Subtarget->hasV6T2Ops())
 536     return true;
 537   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 538 }]>;
 539
 540 /// imm0_1 predicate - Immediate in the range [0,1].
 541 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 542 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 543
 544 /// imm0_3 predicate - Immediate in the range [0,3].
 545 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 546 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 547
 548 /// imm0_7 predicate - Immediate in the range [0,7].
 549 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 550 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 551   return Imm >= 0 && Imm < 8;
 552 }]> {
 553   let ParserMatchClass = Imm0_7AsmOperand;
 554 }
 555
 556 /// imm8 predicate - Immediate is exactly 8.
 557 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 558 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 559   let ParserMatchClass = Imm8AsmOperand;
 560 }
 561
 562 /// imm16 predicate - Immediate is exactly 16.
 563 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 564 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 565   let ParserMatchClass = Imm16AsmOperand;
 566 }
 567
 568 /// imm32 predicate - Immediate is exactly 32.
 569 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 570 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 571   let ParserMatchClass = Imm32AsmOperand;
 572 }
 573
 574 /// imm1_7 predicate - Immediate in the range [1,7].
 575 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 576 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 577   let ParserMatchClass = Imm1_7AsmOperand;
 578 }
 579
 580 /// imm1_15 predicate - Immediate in the range [1,15].
 581 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 582 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 583   let ParserMatchClass = Imm1_15AsmOperand;
 584 }
 585
 586 /// imm1_31 predicate - Immediate in the range [1,31].
 587 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 588 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 589   let ParserMatchClass = Imm1_31AsmOperand;
 590 }
 591
 592 /// imm0_15 predicate - Immediate in the range [0,15].
 593 def Imm0_15AsmOperand: ImmAsmOperand {
 594   let Name = "Imm0_15";
 595   let DiagnosticType = "ImmRange0_15";
 596 }
 597 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 598   return Imm >= 0 && Imm < 16;
 599 }]> {
 600   let ParserMatchClass = Imm0_15AsmOperand;
 601 }
 602
 603 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 604 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 605 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 606   return Imm >= 0 && Imm < 32;
 607 }]> {
 608   let ParserMatchClass = Imm0_31AsmOperand;
 609 }
 610
 611 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 612 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 613 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 614   return Imm >= 0 && Imm < 32;
 615 }]> {
 616   let ParserMatchClass = Imm0_32AsmOperand;
 617 }
 618
 619 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 620 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 621 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 622   return Imm >= 0 && Imm < 64;
 623 }]> {
 624   let ParserMatchClass = Imm0_63AsmOperand;
 625 }
 626
 627 /// imm0_255 predicate - Immediate in the range [0,255].
 628 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 629 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 630   let ParserMatchClass = Imm0_255AsmOperand;
 631 }
 632
 633 /// imm0_65535 - An immediate is in the range [0.65535].
 634 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 635 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 636   return Imm >= 0 && Imm < 65536;
 637 }]> {
 638   let ParserMatchClass = Imm0_65535AsmOperand;
 639 }
 640
 641 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 642 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 643   return -Imm >= 0 && -Imm < 65536;
 644 }]>;
 645
 646 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 647 // a relocatable expression.
 648 //
 649 // FIXME: This really needs a Thumb version separate from the ARM version.
 650 // While the range is the same, and can thus use the same match class,
 651 // the encoding is different so it should have a different encoder method.
 652 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 653 def imm0_65535_expr : Operand<i32> {
 654   let EncoderMethod = "getHiLo16ImmOpValue";
 655   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 656 }
 657
 658 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 659 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 660 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 661   return Imm >= 0 && Imm <= 0xffffff;
 662 }]> {
 663   let ParserMatchClass = Imm24bitAsmOperand;
 664 }
 665
 666
 667 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 668 /// e.g., 0xf000ffff
 669 def BitfieldAsmOperand : AsmOperandClass {
 670   let Name = "Bitfield";
 671   let ParserMethod = "parseBitfield";
 672 }
 673
 674 def bf_inv_mask_imm : Operand<i32>,
 675                       PatLeaf<(imm), [{
 676   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 677 }] > {
 678   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 679   let PrintMethod = "printBitfieldInvMaskImmOperand";
 680   let DecoderMethod = "DecodeBitfieldMaskOperand";
 681   let ParserMatchClass = BitfieldAsmOperand;
 682 }
 683
 684 def imm1_32_XFORM: SDNodeXForm<imm, [{
 685   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 686 }]>;
 687 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 688 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 689    uint64_t Imm = N->getZExtValue();
 690    return Imm > 0 && Imm <= 32;
 691  }],
 692     imm1_32_XFORM> {
 693   let PrintMethod = "printImmPlusOneOperand";
 694   let ParserMatchClass = Imm1_32AsmOperand;
 695 }
 696
 697 def imm1_16_XFORM: SDNodeXForm<imm, [{
 698   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 699 }]>;
 700 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 701 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 702     imm1_16_XFORM> {
 703   let PrintMethod = "printImmPlusOneOperand";
 704   let ParserMatchClass = Imm1_16AsmOperand;
 705 }
 706
 707 // Define ARM specific addressing modes.
 708 // addrmode_imm12 := reg +/- imm12
 709 //
 710 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 711 def addrmode_imm12 : Operand<i32>,
 712                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 713   // 12-bit immediate operand. Note that instructions using this encode
 714   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 715   // immediate values are as normal.
 716
 717   let EncoderMethod = "getAddrModeImm12OpValue";
 718   let PrintMethod = "printAddrModeImm12Operand";
 719   let DecoderMethod = "DecodeAddrModeImm12Operand";
 720   let ParserMatchClass = MemImm12OffsetAsmOperand;
 721   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 722 }
 723 // ldst_so_reg := reg +/- reg shop imm
 724 //
 725 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 726 def ldst_so_reg : Operand<i32>,
 727                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 728   let EncoderMethod = "getLdStSORegOpValue";
 729   // FIXME: Simplify the printer
 730   let PrintMethod = "printAddrMode2Operand";
 731   let DecoderMethod = "DecodeSORegMemOperand";
 732   let ParserMatchClass = MemRegOffsetAsmOperand;
 733   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 734 }
 735
 736 // postidx_imm8 := +/- [0,255]
 737 //
 738 // 9 bit value:
 739 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 740 //  {7-0}     [0,255] imm8 value.
 741 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 742 def postidx_imm8 : Operand<i32> {
 743   let PrintMethod = "printPostIdxImm8Operand";
 744   let ParserMatchClass = PostIdxImm8AsmOperand;
 745   let MIOperandInfo = (ops i32imm);
 746 }
 747
 748 // postidx_imm8s4 := +/- [0,1020]
 749 //
 750 // 9 bit value:
 751 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 752 //  {7-0}     [0,255] imm8 value, scaled by 4.
 753 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 754 def postidx_imm8s4 : Operand<i32> {
 755   let PrintMethod = "printPostIdxImm8s4Operand";
 756   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 757   let MIOperandInfo = (ops i32imm);
 758 }
 759
 760
 761 // postidx_reg := +/- reg
 762 //
 763 def PostIdxRegAsmOperand : AsmOperandClass {
 764   let Name = "PostIdxReg";
 765   let ParserMethod = "parsePostIdxReg";
 766 }
 767 def postidx_reg : Operand<i32> {
 768   let EncoderMethod = "getPostIdxRegOpValue";
 769   let DecoderMethod = "DecodePostIdxReg";
 770   let PrintMethod = "printPostIdxRegOperand";
 771   let ParserMatchClass = PostIdxRegAsmOperand;
 772   let MIOperandInfo = (ops GPRnopc, i32imm);
 773 }
 774
 775
 776 // addrmode2 := reg +/- imm12
 777 //           := reg +/- reg shop imm
 778 //
 779 // FIXME: addrmode2 should be refactored the rest of the way to always
 780 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 781 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 782 def addrmode2 : Operand<i32>,
 783                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 784   let EncoderMethod = "getAddrMode2OpValue";
 785   let PrintMethod = "printAddrMode2Operand";
 786   let ParserMatchClass = AddrMode2AsmOperand;
 787   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 788 }
 789
 790 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 791   let Name = "PostIdxRegShifted";
 792   let ParserMethod = "parsePostIdxReg";
 793 }
 794 def am2offset_reg : Operand<i32>,
 795                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 796                 [], [SDNPWantRoot]> {
 797   let EncoderMethod = "getAddrMode2OffsetOpValue";
 798   let PrintMethod = "printAddrMode2OffsetOperand";
 799   // When using this for assembly, it's always as a post-index offset.
 800   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 801   let MIOperandInfo = (ops GPRnopc, i32imm);
 802 }
 803
 804 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 805 // the GPR is purely vestigal at this point.
 806 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 807 def am2offset_imm : Operand<i32>,
 808                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 809                 [], [SDNPWantRoot]> {
 810   let EncoderMethod = "getAddrMode2OffsetOpValue";
 811   let PrintMethod = "printAddrMode2OffsetOperand";
 812   let ParserMatchClass = AM2OffsetImmAsmOperand;
 813   let MIOperandInfo = (ops GPRnopc, i32imm);
 814 }
 815
 816
 817 // addrmode3 := reg +/- reg
 818 // addrmode3 := reg +/- imm8
 819 //
 820 // FIXME: split into imm vs. reg versions.
 821 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 822 def addrmode3 : Operand<i32>,
 823                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 824   let EncoderMethod = "getAddrMode3OpValue";
 825   let PrintMethod = "printAddrMode3Operand";
 826   let ParserMatchClass = AddrMode3AsmOperand;
 827   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 828 }
 829
 830 // FIXME: split into imm vs. reg versions.
 831 // FIXME: parser method to handle +/- register.
 832 def AM3OffsetAsmOperand : AsmOperandClass {
 833   let Name = "AM3Offset";
 834   let ParserMethod = "parseAM3Offset";
 835 }
 836 def am3offset : Operand<i32>,
 837                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 838                                [], [SDNPWantRoot]> {
 839   let EncoderMethod = "getAddrMode3OffsetOpValue";
 840   let PrintMethod = "printAddrMode3OffsetOperand";
 841   let ParserMatchClass = AM3OffsetAsmOperand;
 842   let MIOperandInfo = (ops GPR, i32imm);
 843 }
 844
 845 // ldstm_mode := {ia, ib, da, db}
 846 //
 847 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 848   let EncoderMethod = "getLdStmModeOpValue";
 849   let PrintMethod = "printLdStmModeOperand";
 850 }
 851
 852 // addrmode5 := reg +/- imm8*4
 853 //
 854 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 855 def addrmode5 : Operand<i32>,
 856                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 857   let PrintMethod = "printAddrMode5Operand";
 858   let EncoderMethod = "getAddrMode5OpValue";
 859   let DecoderMethod = "DecodeAddrMode5Operand";
 860   let ParserMatchClass = AddrMode5AsmOperand;
 861   let MIOperandInfo = (ops GPR:$base, i32imm);
 862 }
 863
 864 // addrmode6 := reg with optional alignment
 865 //
 866 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 867 def addrmode6 : Operand<i32>,
 868                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 869   let PrintMethod = "printAddrMode6Operand";
 870   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 871   let EncoderMethod = "getAddrMode6AddressOpValue";
 872   let DecoderMethod = "DecodeAddrMode6Operand";
 873   let ParserMatchClass = AddrMode6AsmOperand;
 874 }
 875
 876 def am6offset : Operand<i32>,
 877                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 878                                [], [SDNPWantRoot]> {
 879   let PrintMethod = "printAddrMode6OffsetOperand";
 880   let MIOperandInfo = (ops GPR);
 881   let EncoderMethod = "getAddrMode6OffsetOpValue";
 882   let DecoderMethod = "DecodeGPRRegisterClass";
 883 }
 884
 885 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 886 // (single element from one lane) for size 32.
 887 def addrmode6oneL32 : Operand<i32>,
 888                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 889   let PrintMethod = "printAddrMode6Operand";
 890   let MIOperandInfo = (ops GPR:$addr, i32imm);
 891   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 892 }
 893
 894 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 895 // instructions, specifically VLD4-dup.
 896 def addrmode6dup : Operand<i32>,
 897                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 898   let PrintMethod = "printAddrMode6Operand";
 899   let MIOperandInfo = (ops GPR:$addr, i32imm);
 900   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 901   // FIXME: This is close, but not quite right. The alignment specifier is
 902   // different.
 903   let ParserMatchClass = AddrMode6AsmOperand;
 904 }
 905
 906 // addrmodepc := pc + reg
 907 //
 908 def addrmodepc : Operand<i32>,
 909                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 910   let PrintMethod = "printAddrModePCOperand";
 911   let MIOperandInfo = (ops GPR, i32imm);
 912 }
 913
 914 // addr_offset_none := reg
 915 //
 916 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 917 def addr_offset_none : Operand<i32>,
 918                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 919   let PrintMethod = "printAddrMode7Operand";
 920   let DecoderMethod = "DecodeAddrMode7Operand";
 921   let ParserMatchClass = MemNoOffsetAsmOperand;
 922   let MIOperandInfo = (ops GPR:$base);
 923 }
 924
 925 def nohash_imm : Operand<i32> {
 926   let PrintMethod = "printNoHashImmediate";
 927 }
 928
 929 def CoprocNumAsmOperand : AsmOperandClass {
 930   let Name = "CoprocNum";
 931   let ParserMethod = "parseCoprocNumOperand";
 932 }
 933 def p_imm : Operand<i32> {
 934   let PrintMethod = "printPImmediate";
 935   let ParserMatchClass = CoprocNumAsmOperand;
 936   let DecoderMethod = "DecodeCoprocessor";
 937 }
 938
 939 def pf_imm : Operand<i32> {
 940   let PrintMethod = "printPImmediate";
 941   let ParserMatchClass = CoprocNumAsmOperand;
 942 }
 943
 944 def CoprocRegAsmOperand : AsmOperandClass {
 945   let Name = "CoprocReg";
 946   let ParserMethod = "parseCoprocRegOperand";
 947 }
 948 def c_imm : Operand<i32> {
 949   let PrintMethod = "printCImmediate";
 950   let ParserMatchClass = CoprocRegAsmOperand;
 951 }
 952 def CoprocOptionAsmOperand : AsmOperandClass {
 953   let Name = "CoprocOption";
 954   let ParserMethod = "parseCoprocOptionOperand";
 955 }
 956 def coproc_option_imm : Operand<i32> {
 957   let PrintMethod = "printCoprocOptionImm";
 958   let ParserMatchClass = CoprocOptionAsmOperand;
 959 }
 960
 961 //===----------------------------------------------------------------------===//
 962
 963 include "ARMInstrFormats.td"
 964
 965 //===----------------------------------------------------------------------===//
 966 // Multiclass helpers...
 967 //
 968
 969 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 970 /// binop that produces a value.
 971 let TwoOperandAliasConstraint = "$Rn = $Rd" in
 972 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 973                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 974                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 975   // The register-immediate version is re-materializable. This is useful
 976   // in particular for taking the address of a local.
 977   let isReMaterializable = 1 in {
 978   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 979                iii, opc, "\t$Rd, $Rn, $imm",
 980                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 981     bits<4> Rd;
 982     bits<4> Rn;
 983     bits<12> imm;
 984     let Inst{25} = 1;
 985     let Inst{19-16} = Rn;
 986     let Inst{15-12} = Rd;
 987     let Inst{11-0} = imm;
 988   }
 989   }
 990   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 991                iir, opc, "\t$Rd, $Rn, $Rm",
 992                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 993     bits<4> Rd;
 994     bits<4> Rn;
 995     bits<4> Rm;
 996     let Inst{25} = 0;
 997     let isCommutable = Commutable;
 998     let Inst{19-16} = Rn;
 999     let Inst{15-12} = Rd;
1000     let Inst{11-4} = 0b00000000;
1001     let Inst{3-0} = Rm;
1002   }
1003
1004   def rsi : AsI1<opcod, (outs GPR:$Rd),
1005                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1006                iis, opc, "\t$Rd, $Rn, $shift",
1007                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
1008     bits<4> Rd;
1009     bits<4> Rn;
1010     bits<12> shift;
1011     let Inst{25} = 0;
1012     let Inst{19-16} = Rn;
1013     let Inst{15-12} = Rd;
1014     let Inst{11-5} = shift{11-5};
1015     let Inst{4} = 0;
1016     let Inst{3-0} = shift{3-0};
1017   }
1018
1019   def rsr : AsI1<opcod, (outs GPR:$Rd),
1020                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1021                iis, opc, "\t$Rd, $Rn, $shift",
1022                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
1023     bits<4> Rd;
1024     bits<4> Rn;
1025     bits<12> shift;
1026     let Inst{25} = 0;
1027     let Inst{19-16} = Rn;
1028     let Inst{15-12} = Rd;
1029     let Inst{11-8} = shift{11-8};
1030     let Inst{7} = 0;
1031     let Inst{6-5} = shift{6-5};
1032     let Inst{4} = 1;
1033     let Inst{3-0} = shift{3-0};
1034   }
1035 }
1036
1037 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1038 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1039 /// it is equivalent to the AsI1_bin_irs counterpart.
1040 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1041 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1042                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1043                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
1044   // The register-immediate version is re-materializable. This is useful
1045   // in particular for taking the address of a local.
1046   let isReMaterializable = 1 in {
1047   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1048                iii, opc, "\t$Rd, $Rn, $imm",
1049                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]> {
1050     bits<4> Rd;
1051     bits<4> Rn;
1052     bits<12> imm;
1053     let Inst{25} = 1;
1054     let Inst{19-16} = Rn;
1055     let Inst{15-12} = Rd;
1056     let Inst{11-0} = imm;
1057   }
1058   }
1059   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1060                iir, opc, "\t$Rd, $Rn, $Rm",
1061                [/* pattern left blank */]> {
1062     bits<4> Rd;
1063     bits<4> Rn;
1064     bits<4> Rm;
1065     let Inst{11-4} = 0b00000000;
1066     let Inst{25} = 0;
1067     let Inst{3-0} = Rm;
1068     let Inst{15-12} = Rd;
1069     let Inst{19-16} = Rn;
1070   }
1071
1072   def rsi : AsI1<opcod, (outs GPR:$Rd),
1073                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1074                iis, opc, "\t$Rd, $Rn, $shift",
1075                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]> {
1076     bits<4> Rd;
1077     bits<4> Rn;
1078     bits<12> shift;
1079     let Inst{25} = 0;
1080     let Inst{19-16} = Rn;
1081     let Inst{15-12} = Rd;
1082     let Inst{11-5} = shift{11-5};
1083     let Inst{4} = 0;
1084     let Inst{3-0} = shift{3-0};
1085   }
1086
1087   def rsr : AsI1<opcod, (outs GPR:$Rd),
1088                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1089                iis, opc, "\t$Rd, $Rn, $shift",
1090                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]> {
1091     bits<4> Rd;
1092     bits<4> Rn;
1093     bits<12> shift;
1094     let Inst{25} = 0;
1095     let Inst{19-16} = Rn;
1096     let Inst{15-12} = Rd;
1097     let Inst{11-8} = shift{11-8};
1098     let Inst{7} = 0;
1099     let Inst{6-5} = shift{6-5};
1100     let Inst{4} = 1;
1101     let Inst{3-0} = shift{3-0};
1102   }
1103 }
1104
1105 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1106 ///
1107 /// These opcodes will be converted to the real non-S opcodes by
1108 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1109 let hasPostISelHook = 1, Defs = [CPSR] in {
1110 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1111                           InstrItinClass iis, PatFrag opnode,
1112                           bit Commutable = 0> {
1113   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1114                          4, iii,
1115                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>;
1116
1117   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1118                          4, iir,
1119                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]> {
1120     let isCommutable = Commutable;
1121   }
1122   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1123                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1124                           4, iis,
1125                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1126                                                 so_reg_imm:$shift))]>;
1127
1128   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1129                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1130                           4, iis,
1131                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1132                                                 so_reg_reg:$shift))]>;
1133 }
1134 }
1135
1136 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1137 /// operands are reversed.
1138 let hasPostISelHook = 1, Defs = [CPSR] in {
1139 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1140                           InstrItinClass iis, PatFrag opnode,
1141                           bit Commutable = 0> {
1142   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1143                          4, iii,
1144                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>;
1145
1146   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1147                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1148                           4, iis,
1149                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1150                                              GPR:$Rn))]>;
1151
1152   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1153                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1154                           4, iis,
1155                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1156                                              GPR:$Rn))]>;
1157 }
1158 }
1159
1160 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1161 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1162 /// a explicit result, only implicitly set CPSR.
1163 let isCompare = 1, Defs = [CPSR] in {
1164 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1165                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1166                        PatFrag opnode, bit Commutable = 0> {
1167   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1168                opc, "\t$Rn, $imm",
1169                [(opnode GPR:$Rn, so_imm:$imm)]> {
1170     bits<4> Rn;
1171     bits<12> imm;
1172     let Inst{25} = 1;
1173     let Inst{20} = 1;
1174     let Inst{19-16} = Rn;
1175     let Inst{15-12} = 0b0000;
1176     let Inst{11-0} = imm;
1177
1178     let Unpredictable{15-12} = 0b1111;
1179   }
1180   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1181                opc, "\t$Rn, $Rm",
1182                [(opnode GPR:$Rn, GPR:$Rm)]> {
1183     bits<4> Rn;
1184     bits<4> Rm;
1185     let isCommutable = Commutable;
1186     let Inst{25} = 0;
1187     let Inst{20} = 1;
1188     let Inst{19-16} = Rn;
1189     let Inst{15-12} = 0b0000;
1190     let Inst{11-4} = 0b00000000;
1191     let Inst{3-0} = Rm;
1192
1193     let Unpredictable{15-12} = 0b1111;
1194   }
1195   def rsi : AI1<opcod, (outs),
1196                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1197                opc, "\t$Rn, $shift",
1198                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
1199     bits<4> Rn;
1200     bits<12> shift;
1201     let Inst{25} = 0;
1202     let Inst{20} = 1;
1203     let Inst{19-16} = Rn;
1204     let Inst{15-12} = 0b0000;
1205     let Inst{11-5} = shift{11-5};
1206     let Inst{4} = 0;
1207     let Inst{3-0} = shift{3-0};
1208
1209     let Unpredictable{15-12} = 0b1111;
1210   }
1211   def rsr : AI1<opcod, (outs),
1212                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1213                opc, "\t$Rn, $shift",
1214                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]> {
1215     bits<4> Rn;
1216     bits<12> shift;
1217     let Inst{25} = 0;
1218     let Inst{20} = 1;
1219     let Inst{19-16} = Rn;
1220     let Inst{15-12} = 0b0000;
1221     let Inst{11-8} = shift{11-8};
1222     let Inst{7} = 0;
1223     let Inst{6-5} = shift{6-5};
1224     let Inst{4} = 1;
1225     let Inst{3-0} = shift{3-0};
1226
1227     let Unpredictable{15-12} = 0b1111;
1228   }
1229
1230 }
1231 }
1232
1233 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1234 /// register and one whose operand is a register rotated by 8/16/24.
1235 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1236 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1237   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1238           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1239           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1240        Requires<[IsARM, HasV6]> {
1241   bits<4> Rd;
1242   bits<4> Rm;
1243   bits<2> rot;
1244   let Inst{19-16} = 0b1111;
1245   let Inst{15-12} = Rd;
1246   let Inst{11-10} = rot;
1247   let Inst{3-0}   = Rm;
1248 }
1249
1250 class AI_ext_rrot_np<bits<8> opcod, string opc>
1251   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1252           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1253        Requires<[IsARM, HasV6]> {
1254   bits<2> rot;
1255   let Inst{19-16} = 0b1111;
1256   let Inst{11-10} = rot;
1257 }
1258
1259 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1260 /// register and one whose operand is a register rotated by 8/16/24.
1261 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1262   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1263           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1264           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1265                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1266         Requires<[IsARM, HasV6]> {
1267   bits<4> Rd;
1268   bits<4> Rm;
1269   bits<4> Rn;
1270   bits<2> rot;
1271   let Inst{19-16} = Rn;
1272   let Inst{15-12} = Rd;
1273   let Inst{11-10} = rot;
1274   let Inst{9-4}   = 0b000111;
1275   let Inst{3-0}   = Rm;
1276 }
1277
1278 class AI_exta_rrot_np<bits<8> opcod, string opc>
1279   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1280           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1281        Requires<[IsARM, HasV6]> {
1282   bits<4> Rn;
1283   bits<2> rot;
1284   let Inst{19-16} = Rn;
1285   let Inst{11-10} = rot;
1286 }
1287
1288 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1289 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1290 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1291                              string baseOpc, bit Commutable = 0> {
1292   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1293   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1294                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1295                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1296                Requires<[IsARM]> {
1297     bits<4> Rd;
1298     bits<4> Rn;
1299     bits<12> imm;
1300     let Inst{25} = 1;
1301     let Inst{15-12} = Rd;
1302     let Inst{19-16} = Rn;
1303     let Inst{11-0} = imm;
1304   }
1305   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1306                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1307                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1308                Requires<[IsARM]> {
1309     bits<4> Rd;
1310     bits<4> Rn;
1311     bits<4> Rm;
1312     let Inst{11-4} = 0b00000000;
1313     let Inst{25} = 0;
1314     let isCommutable = Commutable;
1315     let Inst{3-0} = Rm;
1316     let Inst{15-12} = Rd;
1317     let Inst{19-16} = Rn;
1318   }
1319   def rsi : AsI1<opcod, (outs GPR:$Rd),
1320                 (ins GPR:$Rn, so_reg_imm:$shift),
1321                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1322               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1323                Requires<[IsARM]> {
1324     bits<4> Rd;
1325     bits<4> Rn;
1326     bits<12> shift;
1327     let Inst{25} = 0;
1328     let Inst{19-16} = Rn;
1329     let Inst{15-12} = Rd;
1330     let Inst{11-5} = shift{11-5};
1331     let Inst{4} = 0;
1332     let Inst{3-0} = shift{3-0};
1333   }
1334   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1335                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1336                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1337               [(set GPRnopc:$Rd, CPSR,
1338                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1339                Requires<[IsARM]> {
1340     bits<4> Rd;
1341     bits<4> Rn;
1342     bits<12> shift;
1343     let Inst{25} = 0;
1344     let Inst{19-16} = Rn;
1345     let Inst{15-12} = Rd;
1346     let Inst{11-8} = shift{11-8};
1347     let Inst{7} = 0;
1348     let Inst{6-5} = shift{6-5};
1349     let Inst{4} = 1;
1350     let Inst{3-0} = shift{3-0};
1351   }
1352   }
1353 }
1354
1355 /// AI1_rsc_irs - Define instructions and patterns for rsc
1356 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1357 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode,
1358                        string baseOpc> {
1359   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1360   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1361                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1362                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1363                Requires<[IsARM]> {
1364     bits<4> Rd;
1365     bits<4> Rn;
1366     bits<12> imm;
1367     let Inst{25} = 1;
1368     let Inst{15-12} = Rd;
1369     let Inst{19-16} = Rn;
1370     let Inst{11-0} = imm;
1371   }
1372   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1373                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1374                [/* pattern left blank */]> {
1375     bits<4> Rd;
1376     bits<4> Rn;
1377     bits<4> Rm;
1378     let Inst{11-4} = 0b00000000;
1379     let Inst{25} = 0;
1380     let Inst{3-0} = Rm;
1381     let Inst{15-12} = Rd;
1382     let Inst{19-16} = Rn;
1383   }
1384   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1385                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1386               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1387                Requires<[IsARM]> {
1388     bits<4> Rd;
1389     bits<4> Rn;
1390     bits<12> shift;
1391     let Inst{25} = 0;
1392     let Inst{19-16} = Rn;
1393     let Inst{15-12} = Rd;
1394     let Inst{11-5} = shift{11-5};
1395     let Inst{4} = 0;
1396     let Inst{3-0} = shift{3-0};
1397   }
1398   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1399                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1400               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1401                Requires<[IsARM]> {
1402     bits<4> Rd;
1403     bits<4> Rn;
1404     bits<12> shift;
1405     let Inst{25} = 0;
1406     let Inst{19-16} = Rn;
1407     let Inst{15-12} = Rd;
1408     let Inst{11-8} = shift{11-8};
1409     let Inst{7} = 0;
1410     let Inst{6-5} = shift{6-5};
1411     let Inst{4} = 1;
1412     let Inst{3-0} = shift{3-0};
1413   }
1414   }
1415 }
1416
1417 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1418 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1419            InstrItinClass iir, PatFrag opnode> {
1420   // Note: We use the complex addrmode_imm12 rather than just an input
1421   // GPR and a constrained immediate so that we can use this to match
1422   // frame index references and avoid matching constant pool references.
1423   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1424                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1425                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1426     bits<4>  Rt;
1427     bits<17> addr;
1428     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1429     let Inst{19-16} = addr{16-13};  // Rn
1430     let Inst{15-12} = Rt;
1431     let Inst{11-0}  = addr{11-0};   // imm12
1432   }
1433   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1434                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1435                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1436     bits<4>  Rt;
1437     bits<17> shift;
1438     let shift{4}    = 0;            // Inst{4} = 0
1439     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1440     let Inst{19-16} = shift{16-13}; // Rn
1441     let Inst{15-12} = Rt;
1442     let Inst{11-0}  = shift{11-0};
1443   }
1444 }
1445 }
1446
1447 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1448 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1449            InstrItinClass iir, PatFrag opnode> {
1450   // Note: We use the complex addrmode_imm12 rather than just an input
1451   // GPR and a constrained immediate so that we can use this to match
1452   // frame index references and avoid matching constant pool references.
1453   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1454                    (ins addrmode_imm12:$addr),
1455                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1456                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1457     bits<4>  Rt;
1458     bits<17> addr;
1459     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1460     let Inst{19-16} = addr{16-13};  // Rn
1461     let Inst{15-12} = Rt;
1462     let Inst{11-0}  = addr{11-0};   // imm12
1463   }
1464   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1465                    (ins ldst_so_reg:$shift),
1466                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1467                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1468     bits<4>  Rt;
1469     bits<17> shift;
1470     let shift{4}    = 0;            // Inst{4} = 0
1471     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1472     let Inst{19-16} = shift{16-13}; // Rn
1473     let Inst{15-12} = Rt;
1474     let Inst{11-0}  = shift{11-0};
1475   }
1476 }
1477 }
1478
1479
1480 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1481            InstrItinClass iir, PatFrag opnode> {
1482   // Note: We use the complex addrmode_imm12 rather than just an input
1483   // GPR and a constrained immediate so that we can use this to match
1484   // frame index references and avoid matching constant pool references.
1485   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1486                    (ins GPR:$Rt, addrmode_imm12:$addr),
1487                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1488                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1489     bits<4> Rt;
1490     bits<17> addr;
1491     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1492     let Inst{19-16} = addr{16-13};  // Rn
1493     let Inst{15-12} = Rt;
1494     let Inst{11-0}  = addr{11-0};   // imm12
1495   }
1496   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1497                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1498                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1499     bits<4> Rt;
1500     bits<17> shift;
1501     let shift{4}    = 0;            // Inst{4} = 0
1502     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1503     let Inst{19-16} = shift{16-13}; // Rn
1504     let Inst{15-12} = Rt;
1505     let Inst{11-0}  = shift{11-0};
1506   }
1507 }
1508
1509 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1510            InstrItinClass iir, PatFrag opnode> {
1511   // Note: We use the complex addrmode_imm12 rather than just an input
1512   // GPR and a constrained immediate so that we can use this to match
1513   // frame index references and avoid matching constant pool references.
1514   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1515                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1516                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1517                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1518     bits<4> Rt;
1519     bits<17> addr;
1520     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1521     let Inst{19-16} = addr{16-13};  // Rn
1522     let Inst{15-12} = Rt;
1523     let Inst{11-0}  = addr{11-0};   // imm12
1524   }
1525   def rs : AI2ldst<0b011, 0, isByte, (outs),
1526                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1527                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1528                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1529     bits<4> Rt;
1530     bits<17> shift;
1531     let shift{4}    = 0;            // Inst{4} = 0
1532     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1533     let Inst{19-16} = shift{16-13}; // Rn
1534     let Inst{15-12} = Rt;
1535     let Inst{11-0}  = shift{11-0};
1536   }
1537 }
1538
1539
1540 //===----------------------------------------------------------------------===//
1541 // Instructions
1542 //===----------------------------------------------------------------------===//
1543
1544 //===----------------------------------------------------------------------===//
1545 //  Miscellaneous Instructions.
1546 //
1547
1548 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1549 /// the function.  The first operand is the ID# for this instruction, the second
1550 /// is the index into the MachineConstantPool that this is, the third is the
1551 /// size in bytes of this constant pool entry.
1552 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1553 def CONSTPOOL_ENTRY :
1554 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1555                     i32imm:$size), NoItinerary, []>;
1556
1557 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1558 // from removing one half of the matched pairs. That breaks PEI, which assumes
1559 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1560 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1561 def ADJCALLSTACKUP :
1562 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1563            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1564
1565 def ADJCALLSTACKDOWN :
1566 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1567            [(ARMcallseq_start timm:$amt)]>;
1568 }
1569
1570 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1571 // (These pseudos use a hand-written selection code).
1572 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1573 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1574                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1575                               NoItinerary, []>;
1576 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1577                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1578                               NoItinerary, []>;
1579 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1580                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1581                               NoItinerary, []>;
1582 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1583                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1584                               NoItinerary, []>;
1585 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1586                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1587                               NoItinerary, []>;
1588 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1589                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1590                               NoItinerary, []>;
1591 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1592                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1593                               NoItinerary, []>;
1594 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1595                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1596                                       GPR:$set1, GPR:$set2),
1597                                  NoItinerary, []>;
1598 }
1599
1600 def HINT : AI<(outs), (ins imm0_255:$imm), MiscFrm, NoItinerary,
1601               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1602   bits<8> imm;
1603   let Inst{27-8} = 0b00110010000011110000;
1604   let Inst{7-0} = imm;
1605 }
1606
1607 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1608 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1609 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1610 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1611 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1612
1613 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1614              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1615   bits<4> Rd;
1616   bits<4> Rn;
1617   bits<4> Rm;
1618   let Inst{3-0} = Rm;
1619   let Inst{15-12} = Rd;
1620   let Inst{19-16} = Rn;
1621   let Inst{27-20} = 0b01101000;
1622   let Inst{7-4} = 0b1011;
1623   let Inst{11-8} = 0b1111;
1624   let Unpredictable{11-8} = 0b1111;
1625 }
1626
1627 // The 16-bit operand $val can be used by a debugger to store more information
1628 // about the breakpoint.
1629 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1630               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1631   bits<16> val;
1632   let Inst{3-0} = val{3-0};
1633   let Inst{19-8} = val{15-4};
1634   let Inst{27-20} = 0b00010010;
1635   let Inst{7-4} = 0b0111;
1636 }
1637
1638 // Change Processor State
1639 // FIXME: We should use InstAlias to handle the optional operands.
1640 class CPS<dag iops, string asm_ops>
1641   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1642         []>, Requires<[IsARM]> {
1643   bits<2> imod;
1644   bits<3> iflags;
1645   bits<5> mode;
1646   bit M;
1647
1648   let Inst{31-28} = 0b1111;
1649   let Inst{27-20} = 0b00010000;
1650   let Inst{19-18} = imod;
1651   let Inst{17}    = M; // Enabled if mode is set;
1652   let Inst{16-9}  = 0b00000000;
1653   let Inst{8-6}   = iflags;
1654   let Inst{5}     = 0;
1655   let Inst{4-0}   = mode;
1656 }
1657
1658 let DecoderMethod = "DecodeCPSInstruction" in {
1659 let M = 1 in
1660   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1661                   "$imod\t$iflags, $mode">;
1662 let mode = 0, M = 0 in
1663   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1664
1665 let imod = 0, iflags = 0, M = 1 in
1666   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1667 }
1668
1669 // Preload signals the memory system of possible future data/instruction access.
1670 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1671
1672   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1673                 !strconcat(opc, "\t$addr"),
1674                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1675     bits<4> Rt;
1676     bits<17> addr;
1677     let Inst{31-26} = 0b111101;
1678     let Inst{25} = 0; // 0 for immediate form
1679     let Inst{24} = data;
1680     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1681     let Inst{22} = read;
1682     let Inst{21-20} = 0b01;
1683     let Inst{19-16} = addr{16-13};  // Rn
1684     let Inst{15-12} = 0b1111;
1685     let Inst{11-0}  = addr{11-0};   // imm12
1686   }
1687
1688   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1689                !strconcat(opc, "\t$shift"),
1690                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1691     bits<17> shift;
1692     let Inst{31-26} = 0b111101;
1693     let Inst{25} = 1; // 1 for register form
1694     let Inst{24} = data;
1695     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1696     let Inst{22} = read;
1697     let Inst{21-20} = 0b01;
1698     let Inst{19-16} = shift{16-13}; // Rn
1699     let Inst{15-12} = 0b1111;
1700     let Inst{11-0}  = shift{11-0};
1701     let Inst{4} = 0;
1702   }
1703 }
1704
1705 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1706 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1707 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1708
1709 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1710                  "setend\t$end", []>, Requires<[IsARM]> {
1711   bits<1> end;
1712   let Inst{31-10} = 0b1111000100000001000000;
1713   let Inst{9} = end;
1714   let Inst{8-0} = 0;
1715 }
1716
1717 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1718              []>, Requires<[IsARM, HasV7]> {
1719   bits<4> opt;
1720   let Inst{27-4} = 0b001100100000111100001111;
1721   let Inst{3-0} = opt;
1722 }
1723
1724 // A5.4 Permanently UNDEFINED instructions.
1725 let isBarrier = 1, isTerminator = 1 in
1726 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1727                "trap", [(trap)]>,
1728            Requires<[IsARM]> {
1729   let Inst = 0xe7ffdefe;
1730 }
1731
1732 // Address computation and loads and stores in PIC mode.
1733 let isNotDuplicable = 1 in {
1734 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1735                             4, IIC_iALUr,
1736                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1737
1738 let AddedComplexity = 10 in {
1739 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1740                             4, IIC_iLoad_r,
1741                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1742
1743 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1744                             4, IIC_iLoad_bh_r,
1745                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1746
1747 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1748                             4, IIC_iLoad_bh_r,
1749                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1750
1751 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1752                             4, IIC_iLoad_bh_r,
1753                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1754
1755 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1756                             4, IIC_iLoad_bh_r,
1757                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1758 }
1759 let AddedComplexity = 10 in {
1760 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1761       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1762
1763 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1764       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1765                                                    addrmodepc:$addr)]>;
1766
1767 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1768       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1769 }
1770 } // isNotDuplicable = 1
1771
1772
1773 // LEApcrel - Load a pc-relative address into a register without offending the
1774 // assembler.
1775 let neverHasSideEffects = 1, isReMaterializable = 1 in
1776 // The 'adr' mnemonic encodes differently if the label is before or after
1777 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1778 // know until then which form of the instruction will be used.
1779 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1780                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1781   bits<4> Rd;
1782   bits<14> label;
1783   let Inst{27-25} = 0b001;
1784   let Inst{24} = 0;
1785   let Inst{23-22} = label{13-12};
1786   let Inst{21} = 0;
1787   let Inst{20} = 0;
1788   let Inst{19-16} = 0b1111;
1789   let Inst{15-12} = Rd;
1790   let Inst{11-0} = label{11-0};
1791 }
1792 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1793                     4, IIC_iALUi, []>;
1794
1795 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1796                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1797                       4, IIC_iALUi, []>;
1798
1799 //===----------------------------------------------------------------------===//
1800 //  Control Flow Instructions.
1801 //
1802
1803 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1804   // ARMV4T and above
1805   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1806                   "bx", "\tlr", [(ARMretflag)]>,
1807                Requires<[IsARM, HasV4T]> {
1808     let Inst{27-0}  = 0b0001001011111111111100011110;
1809   }
1810
1811   // ARMV4 only
1812   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1813                   "mov", "\tpc, lr", [(ARMretflag)]>,
1814                Requires<[IsARM, NoV4T]> {
1815     let Inst{27-0} = 0b0001101000001111000000001110;
1816   }
1817 }
1818
1819 // Indirect branches
1820 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1821   // ARMV4T and above
1822   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1823                   [(brind GPR:$dst)]>,
1824               Requires<[IsARM, HasV4T]> {
1825     bits<4> dst;
1826     let Inst{31-4} = 0b1110000100101111111111110001;
1827     let Inst{3-0}  = dst;
1828   }
1829
1830   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1831                   "bx", "\t$dst", [/* pattern left blank */]>,
1832               Requires<[IsARM, HasV4T]> {
1833     bits<4> dst;
1834     let Inst{27-4} = 0b000100101111111111110001;
1835     let Inst{3-0}  = dst;
1836   }
1837 }
1838
1839 // SP is marked as a use to prevent stack-pointer assignments that appear
1840 // immediately before calls from potentially appearing dead.
1841 let isCall = 1,
1842   // FIXME:  Do we really need a non-predicated version? If so, it should
1843   // at least be a pseudo instruction expanding to the predicated version
1844   // at MC lowering time.
1845   Defs = [LR], Uses = [SP] in {
1846   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1847                 IIC_Br, "bl\t$func",
1848                 [(ARMcall tglobaladdr:$func)]>,
1849             Requires<[IsARM]> {
1850     let Inst{31-28} = 0b1110;
1851     bits<24> func;
1852     let Inst{23-0} = func;
1853     let DecoderMethod = "DecodeBranchImmInstruction";
1854   }
1855
1856   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1857                    IIC_Br, "bl", "\t$func",
1858                    [(ARMcall_pred tglobaladdr:$func)]>,
1859                 Requires<[IsARM]> {
1860     bits<24> func;
1861     let Inst{23-0} = func;
1862     let DecoderMethod = "DecodeBranchImmInstruction";
1863   }
1864
1865   // ARMv5T and above
1866   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
1867                 IIC_Br, "blx\t$func",
1868                 [(ARMcall GPR:$func)]>,
1869             Requires<[IsARM, HasV5T]> {
1870     bits<4> func;
1871     let Inst{31-4} = 0b1110000100101111111111110011;
1872     let Inst{3-0}  = func;
1873   }
1874
1875   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
1876                     IIC_Br, "blx", "\t$func",
1877                     [(ARMcall_pred GPR:$func)]>,
1878                  Requires<[IsARM, HasV5T]> {
1879     bits<4> func;
1880     let Inst{27-4} = 0b000100101111111111110011;
1881     let Inst{3-0}  = func;
1882   }
1883
1884   // ARMv4T
1885   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1886   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
1887                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1888                    Requires<[IsARM, HasV4T]>;
1889
1890   // ARMv4
1891   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
1892                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1893                    Requires<[IsARM, NoV4T]>;
1894
1895   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
1896   // return stack predictor.
1897   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
1898                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
1899                       Requires<[IsARM]>;
1900 }
1901
1902 let isBranch = 1, isTerminator = 1 in {
1903   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1904   // a two-value operand where a dag node expects two operands. :(
1905   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1906                IIC_Br, "b", "\t$target",
1907                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1908     bits<24> target;
1909     let Inst{23-0} = target;
1910     let DecoderMethod = "DecodeBranchImmInstruction";
1911   }
1912
1913   let isBarrier = 1 in {
1914     // B is "predicable" since it's just a Bcc with an 'always' condition.
1915     let isPredicable = 1 in
1916     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1917     // should be sufficient.
1918     // FIXME: Is B really a Barrier? That doesn't seem right.
1919     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1920                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1921
1922     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1923     def BR_JTr : ARMPseudoInst<(outs),
1924                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1925                       0, IIC_Br,
1926                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1927     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1928     // into i12 and rs suffixed versions.
1929     def BR_JTm : ARMPseudoInst<(outs),
1930                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1931                      0, IIC_Br,
1932                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1933                        imm:$id)]>;
1934     def BR_JTadd : ARMPseudoInst<(outs),
1935                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1936                    0, IIC_Br,
1937                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1938                      imm:$id)]>;
1939     } // isNotDuplicable = 1, isIndirectBranch = 1
1940   } // isBarrier = 1
1941
1942 }
1943
1944 // BLX (immediate)
1945 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
1946                "blx\t$target", []>,
1947            Requires<[IsARM, HasV5T]> {
1948   let Inst{31-25} = 0b1111101;
1949   bits<25> target;
1950   let Inst{23-0} = target{24-1};
1951   let Inst{24} = target{0};
1952 }
1953
1954 // Branch and Exchange Jazelle
1955 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1956               [/* pattern left blank */]> {
1957   bits<4> func;
1958   let Inst{23-20} = 0b0010;
1959   let Inst{19-8} = 0xfff;
1960   let Inst{7-4} = 0b0010;
1961   let Inst{3-0} = func;
1962 }
1963
1964 // Tail calls.
1965
1966 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
1967   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>;
1968
1969   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>;
1970
1971   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
1972                                  4, IIC_Br, [],
1973                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
1974                                  Requires<[IsARM]>;
1975
1976   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
1977                                  4, IIC_Br, [],
1978                                  (BX GPR:$dst)>,
1979                                  Requires<[IsARM]>;
1980 }
1981
1982 // Secure Monitor Call is a system instruction.
1983 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
1984               []> {
1985   bits<4> opt;
1986   let Inst{23-4} = 0b01100000000000000111;
1987   let Inst{3-0} = opt;
1988 }
1989
1990 // Supervisor Call (Software Interrupt)
1991 let isCall = 1, Uses = [SP] in {
1992 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
1993   bits<24> svc;
1994   let Inst{23-0} = svc;
1995 }
1996 }
1997
1998 // Store Return State
1999 class SRSI<bit wb, string asm>
2000   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2001        NoItinerary, asm, "", []> {
2002   bits<5> mode;
2003   let Inst{31-28} = 0b1111;
2004   let Inst{27-25} = 0b100;
2005   let Inst{22} = 1;
2006   let Inst{21} = wb;
2007   let Inst{20} = 0;
2008   let Inst{19-16} = 0b1101;  // SP
2009   let Inst{15-5} = 0b00000101000;
2010   let Inst{4-0} = mode;
2011 }
2012
2013 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2014   let Inst{24-23} = 0;
2015 }
2016 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2017   let Inst{24-23} = 0;
2018 }
2019 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2020   let Inst{24-23} = 0b10;
2021 }
2022 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2023   let Inst{24-23} = 0b10;
2024 }
2025 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2026   let Inst{24-23} = 0b01;
2027 }
2028 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2029   let Inst{24-23} = 0b01;
2030 }
2031 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2032   let Inst{24-23} = 0b11;
2033 }
2034 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2035   let Inst{24-23} = 0b11;
2036 }
2037
2038 // Return From Exception
2039 class RFEI<bit wb, string asm>
2040   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2041        NoItinerary, asm, "", []> {
2042   bits<4> Rn;
2043   let Inst{31-28} = 0b1111;
2044   let Inst{27-25} = 0b100;
2045   let Inst{22} = 0;
2046   let Inst{21} = wb;
2047   let Inst{20} = 1;
2048   let Inst{19-16} = Rn;
2049   let Inst{15-0} = 0xa00;
2050 }
2051
2052 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2053   let Inst{24-23} = 0;
2054 }
2055 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2056   let Inst{24-23} = 0;
2057 }
2058 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2059   let Inst{24-23} = 0b10;
2060 }
2061 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2062   let Inst{24-23} = 0b10;
2063 }
2064 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2065   let Inst{24-23} = 0b01;
2066 }
2067 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2068   let Inst{24-23} = 0b01;
2069 }
2070 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2071   let Inst{24-23} = 0b11;
2072 }
2073 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2074   let Inst{24-23} = 0b11;
2075 }
2076
2077 //===----------------------------------------------------------------------===//
2078 //  Load / Store Instructions.
2079 //
2080
2081 // Load
2082
2083
2084 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2085                     UnOpFrag<(load node:$Src)>>;
2086 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2087                     UnOpFrag<(zextloadi8 node:$Src)>>;
2088 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2089                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2090 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2091                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2092
2093 // Special LDR for loads from non-pc-relative constpools.
2094 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2095     isReMaterializable = 1, isCodeGenOnly = 1 in
2096 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2097                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2098                  []> {
2099   bits<4> Rt;
2100   bits<17> addr;
2101   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2102   let Inst{19-16} = 0b1111;
2103   let Inst{15-12} = Rt;
2104   let Inst{11-0}  = addr{11-0};   // imm12
2105 }
2106
2107 // Loads with zero extension
2108 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2109                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2110                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2111
2112 // Loads with sign extension
2113 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2114                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2115                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2116
2117 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2118                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2119                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2120
2121 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2122 // Load doubleword
2123 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2124                  (ins addrmode3:$addr), LdMiscFrm,
2125                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2126                  []>, Requires<[IsARM, HasV5TE]>;
2127 }
2128
2129 // Indexed loads
2130 multiclass AI2_ldridx<bit isByte, string opc,
2131                       InstrItinClass iii, InstrItinClass iir> {
2132   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2133                       (ins addrmode_imm12:$addr), IndexModePre, LdFrm, iii,
2134                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2135     bits<17> addr;
2136     let Inst{25} = 0;
2137     let Inst{23} = addr{12};
2138     let Inst{19-16} = addr{16-13};
2139     let Inst{11-0} = addr{11-0};
2140     let DecoderMethod = "DecodeLDRPreImm";
2141     let AsmMatchConverter = "cvtLdWriteBackRegAddrModeImm12";
2142   }
2143
2144   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2145                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2146                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2147     bits<17> addr;
2148     let Inst{25} = 1;
2149     let Inst{23} = addr{12};
2150     let Inst{19-16} = addr{16-13};
2151     let Inst{11-0} = addr{11-0};
2152     let Inst{4} = 0;
2153     let DecoderMethod = "DecodeLDRPreReg";
2154     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2155   }
2156
2157   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2158                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2159                        IndexModePost, LdFrm, iir,
2160                        opc, "\t$Rt, $addr, $offset",
2161                        "$addr.base = $Rn_wb", []> {
2162      // {12}     isAdd
2163      // {11-0}   imm12/Rm
2164      bits<14> offset;
2165      bits<4> addr;
2166      let Inst{25} = 1;
2167      let Inst{23} = offset{12};
2168      let Inst{19-16} = addr;
2169      let Inst{11-0} = offset{11-0};
2170
2171     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2172    }
2173
2174    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2175                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2176                       IndexModePost, LdFrm, iii,
2177                       opc, "\t$Rt, $addr, $offset",
2178                       "$addr.base = $Rn_wb", []> {
2179     // {12}     isAdd
2180     // {11-0}   imm12/Rm
2181     bits<14> offset;
2182     bits<4> addr;
2183     let Inst{25} = 0;
2184     let Inst{23} = offset{12};
2185     let Inst{19-16} = addr;
2186     let Inst{11-0} = offset{11-0};
2187
2188     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2189   }
2190
2191 }
2192
2193 let mayLoad = 1, neverHasSideEffects = 1 in {
2194 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2195 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2196 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2197 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2198 }
2199
2200 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2201   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2202                         (ins addrmode3:$addr), IndexModePre,
2203                         LdMiscFrm, itin,
2204                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2205     bits<14> addr;
2206     let Inst{23}    = addr{8};      // U bit
2207     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2208     let Inst{19-16} = addr{12-9};   // Rn
2209     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2210     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2211     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode3";
2212     let DecoderMethod = "DecodeAddrMode3Instruction";
2213   }
2214   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2215                         (ins addr_offset_none:$addr, am3offset:$offset),
2216                         IndexModePost, LdMiscFrm, itin,
2217                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2218                         []> {
2219     bits<10> offset;
2220     bits<4> addr;
2221     let Inst{23}    = offset{8};      // U bit
2222     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2223     let Inst{19-16} = addr;
2224     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2225     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2226     let DecoderMethod = "DecodeAddrMode3Instruction";
2227   }
2228 }
2229
2230 let mayLoad = 1, neverHasSideEffects = 1 in {
2231 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2232 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2233 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2234 let hasExtraDefRegAllocReq = 1 in {
2235 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2236                           (ins addrmode3:$addr), IndexModePre,
2237                           LdMiscFrm, IIC_iLoad_d_ru,
2238                           "ldrd", "\t$Rt, $Rt2, $addr!",
2239                           "$addr.base = $Rn_wb", []> {
2240   bits<14> addr;
2241   let Inst{23}    = addr{8};      // U bit
2242   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2243   let Inst{19-16} = addr{12-9};   // Rn
2244   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2245   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2246   let DecoderMethod = "DecodeAddrMode3Instruction";
2247   let AsmMatchConverter = "cvtLdrdPre";
2248 }
2249 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2250                           (ins addr_offset_none:$addr, am3offset:$offset),
2251                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2252                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2253                           "$addr.base = $Rn_wb", []> {
2254   bits<10> offset;
2255   bits<4> addr;
2256   let Inst{23}    = offset{8};      // U bit
2257   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2258   let Inst{19-16} = addr;
2259   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2260   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2261   let DecoderMethod = "DecodeAddrMode3Instruction";
2262 }
2263 } // hasExtraDefRegAllocReq = 1
2264 } // mayLoad = 1, neverHasSideEffects = 1
2265
2266 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2267 let mayLoad = 1, neverHasSideEffects = 1 in {
2268 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2269                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2270                     IndexModePost, LdFrm, IIC_iLoad_ru,
2271                     "ldrt", "\t$Rt, $addr, $offset",
2272                     "$addr.base = $Rn_wb", []> {
2273   // {12}     isAdd
2274   // {11-0}   imm12/Rm
2275   bits<14> offset;
2276   bits<4> addr;
2277   let Inst{25} = 1;
2278   let Inst{23} = offset{12};
2279   let Inst{21} = 1; // overwrite
2280   let Inst{19-16} = addr;
2281   let Inst{11-5} = offset{11-5};
2282   let Inst{4} = 0;
2283   let Inst{3-0} = offset{3-0};
2284   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2285 }
2286
2287 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2288                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2289                    IndexModePost, LdFrm, IIC_iLoad_ru,
2290                    "ldrt", "\t$Rt, $addr, $offset",
2291                    "$addr.base = $Rn_wb", []> {
2292   // {12}     isAdd
2293   // {11-0}   imm12/Rm
2294   bits<14> offset;
2295   bits<4> addr;
2296   let Inst{25} = 0;
2297   let Inst{23} = offset{12};
2298   let Inst{21} = 1; // overwrite
2299   let Inst{19-16} = addr;
2300   let Inst{11-0} = offset{11-0};
2301   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2302 }
2303
2304 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2305                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2306                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2307                      "ldrbt", "\t$Rt, $addr, $offset",
2308                      "$addr.base = $Rn_wb", []> {
2309   // {12}     isAdd
2310   // {11-0}   imm12/Rm
2311   bits<14> offset;
2312   bits<4> addr;
2313   let Inst{25} = 1;
2314   let Inst{23} = offset{12};
2315   let Inst{21} = 1; // overwrite
2316   let Inst{19-16} = addr;
2317   let Inst{11-5} = offset{11-5};
2318   let Inst{4} = 0;
2319   let Inst{3-0} = offset{3-0};
2320   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2321 }
2322
2323 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2324                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2325                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2326                     "ldrbt", "\t$Rt, $addr, $offset",
2327                     "$addr.base = $Rn_wb", []> {
2328   // {12}     isAdd
2329   // {11-0}   imm12/Rm
2330   bits<14> offset;
2331   bits<4> addr;
2332   let Inst{25} = 0;
2333   let Inst{23} = offset{12};
2334   let Inst{21} = 1; // overwrite
2335   let Inst{19-16} = addr;
2336   let Inst{11-0} = offset{11-0};
2337   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2338 }
2339
2340 multiclass AI3ldrT<bits<4> op, string opc> {
2341   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2342                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2343                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2344                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2345     bits<9> offset;
2346     let Inst{23} = offset{8};
2347     let Inst{22} = 1;
2348     let Inst{11-8} = offset{7-4};
2349     let Inst{3-0} = offset{3-0};
2350     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2351   }
2352   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2353                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2354                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2355                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2356     bits<5> Rm;
2357     let Inst{23} = Rm{4};
2358     let Inst{22} = 0;
2359     let Inst{11-8} = 0;
2360     let Unpredictable{11-8} = 0b1111;
2361     let Inst{3-0} = Rm{3-0};
2362     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2363     let DecoderMethod = "DecodeLDR";
2364   }
2365 }
2366
2367 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2368 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2369 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2370 }
2371
2372 // Store
2373
2374 // Stores with truncate
2375 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2376                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2377                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2378
2379 // Store doubleword
2380 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2381 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2382                StMiscFrm, IIC_iStore_d_r,
2383                "strd", "\t$Rt, $src2, $addr", []>,
2384            Requires<[IsARM, HasV5TE]> {
2385   let Inst{21} = 0;
2386 }
2387
2388 // Indexed stores
2389 multiclass AI2_stridx<bit isByte, string opc,
2390                       InstrItinClass iii, InstrItinClass iir> {
2391   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2392                             (ins GPR:$Rt, addrmode_imm12:$addr), IndexModePre,
2393                             StFrm, iii,
2394                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2395     bits<17> addr;
2396     let Inst{25} = 0;
2397     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2398     let Inst{19-16} = addr{16-13};  // Rn
2399     let Inst{11-0}  = addr{11-0};   // imm12
2400     let AsmMatchConverter = "cvtStWriteBackRegAddrModeImm12";
2401     let DecoderMethod = "DecodeSTRPreImm";
2402   }
2403
2404   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2405                       (ins GPR:$Rt, ldst_so_reg:$addr),
2406                       IndexModePre, StFrm, iir,
2407                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2408     bits<17> addr;
2409     let Inst{25} = 1;
2410     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2411     let Inst{19-16} = addr{16-13}; // Rn
2412     let Inst{11-0}  = addr{11-0};
2413     let Inst{4}     = 0;           // Inst{4} = 0
2414     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2415     let DecoderMethod = "DecodeSTRPreReg";
2416   }
2417   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2418                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2419                 IndexModePost, StFrm, iir,
2420                 opc, "\t$Rt, $addr, $offset",
2421                 "$addr.base = $Rn_wb", []> {
2422      // {12}     isAdd
2423      // {11-0}   imm12/Rm
2424      bits<14> offset;
2425      bits<4> addr;
2426      let Inst{25} = 1;
2427      let Inst{23} = offset{12};
2428      let Inst{19-16} = addr;
2429      let Inst{11-0} = offset{11-0};
2430      let Inst{4} = 0;
2431
2432     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2433    }
2434
2435    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2436                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2437                 IndexModePost, StFrm, iii,
2438                 opc, "\t$Rt, $addr, $offset",
2439                 "$addr.base = $Rn_wb", []> {
2440     // {12}     isAdd
2441     // {11-0}   imm12/Rm
2442     bits<14> offset;
2443     bits<4> addr;
2444     let Inst{25} = 0;
2445     let Inst{23} = offset{12};
2446     let Inst{19-16} = addr;
2447     let Inst{11-0} = offset{11-0};
2448
2449     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2450   }
2451 }
2452
2453 let mayStore = 1, neverHasSideEffects = 1 in {
2454 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2455 // IIC_iStore_siu depending on whether it the offset register is shifted.
2456 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2457 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2458 }
2459
2460 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2461                          am2offset_reg:$offset),
2462              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2463                            am2offset_reg:$offset)>;
2464 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2465                          am2offset_imm:$offset),
2466              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2467                            am2offset_imm:$offset)>;
2468 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2469                              am2offset_reg:$offset),
2470              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2471                             am2offset_reg:$offset)>;
2472 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2473                              am2offset_imm:$offset),
2474              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2475                             am2offset_imm:$offset)>;
2476
2477 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2478 // put the patterns on the instruction definitions directly as ISel wants
2479 // the address base and offset to be separate operands, not a single
2480 // complex operand like we represent the instructions themselves. The
2481 // pseudos map between the two.
2482 let usesCustomInserter = 1,
2483     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2484 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2485                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2486                4, IIC_iStore_ru,
2487             [(set GPR:$Rn_wb,
2488                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2489 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2490                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2491                4, IIC_iStore_ru,
2492             [(set GPR:$Rn_wb,
2493                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2494 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2495                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2496                4, IIC_iStore_ru,
2497             [(set GPR:$Rn_wb,
2498                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2499 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2500                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2501                4, IIC_iStore_ru,
2502             [(set GPR:$Rn_wb,
2503                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2504 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2505                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2506                4, IIC_iStore_ru,
2507             [(set GPR:$Rn_wb,
2508                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2509 }
2510
2511
2512
2513 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2514                            (ins GPR:$Rt, addrmode3:$addr), IndexModePre,
2515                            StMiscFrm, IIC_iStore_bh_ru,
2516                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2517   bits<14> addr;
2518   let Inst{23}    = addr{8};      // U bit
2519   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2520   let Inst{19-16} = addr{12-9};   // Rn
2521   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2522   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2523   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2524   let DecoderMethod = "DecodeAddrMode3Instruction";
2525 }
2526
2527 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2528                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2529                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2530                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2531                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2532                                                       addr_offset_none:$addr,
2533                                                       am3offset:$offset))]> {
2534   bits<10> offset;
2535   bits<4> addr;
2536   let Inst{23}    = offset{8};      // U bit
2537   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2538   let Inst{19-16} = addr;
2539   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2540   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2541   let DecoderMethod = "DecodeAddrMode3Instruction";
2542 }
2543
2544 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2545 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2546                           (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2547                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2548                           "strd", "\t$Rt, $Rt2, $addr!",
2549                           "$addr.base = $Rn_wb", []> {
2550   bits<14> addr;
2551   let Inst{23}    = addr{8};      // U bit
2552   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2553   let Inst{19-16} = addr{12-9};   // Rn
2554   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2555   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2556   let DecoderMethod = "DecodeAddrMode3Instruction";
2557   let AsmMatchConverter = "cvtStrdPre";
2558 }
2559
2560 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2561                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2562                                am3offset:$offset),
2563                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2564                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2565                           "$addr.base = $Rn_wb", []> {
2566   bits<10> offset;
2567   bits<4> addr;
2568   let Inst{23}    = offset{8};      // U bit
2569   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2570   let Inst{19-16} = addr;
2571   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2572   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2573   let DecoderMethod = "DecodeAddrMode3Instruction";
2574 }
2575 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2576
2577 // STRT, STRBT, and STRHT
2578
2579 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2580                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2581                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2582                    "strbt", "\t$Rt, $addr, $offset",
2583                    "$addr.base = $Rn_wb", []> {
2584   // {12}     isAdd
2585   // {11-0}   imm12/Rm
2586   bits<14> offset;
2587   bits<4> addr;
2588   let Inst{25} = 1;
2589   let Inst{23} = offset{12};
2590   let Inst{21} = 1; // overwrite
2591   let Inst{19-16} = addr;
2592   let Inst{11-5} = offset{11-5};
2593   let Inst{4} = 0;
2594   let Inst{3-0} = offset{3-0};
2595   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2596 }
2597
2598 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2599                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2600                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2601                    "strbt", "\t$Rt, $addr, $offset",
2602                    "$addr.base = $Rn_wb", []> {
2603   // {12}     isAdd
2604   // {11-0}   imm12/Rm
2605   bits<14> offset;
2606   bits<4> addr;
2607   let Inst{25} = 0;
2608   let Inst{23} = offset{12};
2609   let Inst{21} = 1; // overwrite
2610   let Inst{19-16} = addr;
2611   let Inst{11-0} = offset{11-0};
2612   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2613 }
2614
2615 let mayStore = 1, neverHasSideEffects = 1 in {
2616 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2617                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2618                    IndexModePost, StFrm, IIC_iStore_ru,
2619                    "strt", "\t$Rt, $addr, $offset",
2620                    "$addr.base = $Rn_wb", []> {
2621   // {12}     isAdd
2622   // {11-0}   imm12/Rm
2623   bits<14> offset;
2624   bits<4> addr;
2625   let Inst{25} = 1;
2626   let Inst{23} = offset{12};
2627   let Inst{21} = 1; // overwrite
2628   let Inst{19-16} = addr;
2629   let Inst{11-5} = offset{11-5};
2630   let Inst{4} = 0;
2631   let Inst{3-0} = offset{3-0};
2632   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2633 }
2634
2635 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2636                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2637                    IndexModePost, StFrm, IIC_iStore_ru,
2638                    "strt", "\t$Rt, $addr, $offset",
2639                    "$addr.base = $Rn_wb", []> {
2640   // {12}     isAdd
2641   // {11-0}   imm12/Rm
2642   bits<14> offset;
2643   bits<4> addr;
2644   let Inst{25} = 0;
2645   let Inst{23} = offset{12};
2646   let Inst{21} = 1; // overwrite
2647   let Inst{19-16} = addr;
2648   let Inst{11-0} = offset{11-0};
2649   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2650 }
2651 }
2652
2653
2654 multiclass AI3strT<bits<4> op, string opc> {
2655   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2656                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2657                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2658                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2659     bits<9> offset;
2660     let Inst{23} = offset{8};
2661     let Inst{22} = 1;
2662     let Inst{11-8} = offset{7-4};
2663     let Inst{3-0} = offset{3-0};
2664     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2665   }
2666   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2667                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2668                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2669                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2670     bits<5> Rm;
2671     let Inst{23} = Rm{4};
2672     let Inst{22} = 0;
2673     let Inst{11-8} = 0;
2674     let Inst{3-0} = Rm{3-0};
2675     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2676   }
2677 }
2678
2679
2680 defm STRHT : AI3strT<0b1011, "strht">;
2681
2682
2683 //===----------------------------------------------------------------------===//
2684 //  Load / store multiple Instructions.
2685 //
2686
2687 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2688                          InstrItinClass itin, InstrItinClass itin_upd> {
2689   // IA is the default, so no need for an explicit suffix on the
2690   // mnemonic here. Without it is the canonical spelling.
2691   def IA :
2692     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2693          IndexModeNone, f, itin,
2694          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2695     let Inst{24-23} = 0b01;       // Increment After
2696     let Inst{22}    = P_bit;
2697     let Inst{21}    = 0;          // No writeback
2698     let Inst{20}    = L_bit;
2699   }
2700   def IA_UPD :
2701     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2702          IndexModeUpd, f, itin_upd,
2703          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2704     let Inst{24-23} = 0b01;       // Increment After
2705     let Inst{22}    = P_bit;
2706     let Inst{21}    = 1;          // Writeback
2707     let Inst{20}    = L_bit;
2708
2709     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2710   }
2711   def DA :
2712     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2713          IndexModeNone, f, itin,
2714          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2715     let Inst{24-23} = 0b00;       // Decrement After
2716     let Inst{22}    = P_bit;
2717     let Inst{21}    = 0;          // No writeback
2718     let Inst{20}    = L_bit;
2719   }
2720   def DA_UPD :
2721     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2722          IndexModeUpd, f, itin_upd,
2723          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2724     let Inst{24-23} = 0b00;       // Decrement After
2725     let Inst{22}    = P_bit;
2726     let Inst{21}    = 1;          // Writeback
2727     let Inst{20}    = L_bit;
2728
2729     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2730   }
2731   def DB :
2732     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2733          IndexModeNone, f, itin,
2734          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2735     let Inst{24-23} = 0b10;       // Decrement Before
2736     let Inst{22}    = P_bit;
2737     let Inst{21}    = 0;          // No writeback
2738     let Inst{20}    = L_bit;
2739   }
2740   def DB_UPD :
2741     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2742          IndexModeUpd, f, itin_upd,
2743          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2744     let Inst{24-23} = 0b10;       // Decrement Before
2745     let Inst{22}    = P_bit;
2746     let Inst{21}    = 1;          // Writeback
2747     let Inst{20}    = L_bit;
2748
2749     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2750   }
2751   def IB :
2752     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2753          IndexModeNone, f, itin,
2754          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2755     let Inst{24-23} = 0b11;       // Increment Before
2756     let Inst{22}    = P_bit;
2757     let Inst{21}    = 0;          // No writeback
2758     let Inst{20}    = L_bit;
2759   }
2760   def IB_UPD :
2761     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2762          IndexModeUpd, f, itin_upd,
2763          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2764     let Inst{24-23} = 0b11;       // Increment Before
2765     let Inst{22}    = P_bit;
2766     let Inst{21}    = 1;          // Writeback
2767     let Inst{20}    = L_bit;
2768
2769     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2770   }
2771 }
2772
2773 let neverHasSideEffects = 1 in {
2774
2775 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2776 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2777                          IIC_iLoad_mu>;
2778
2779 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2780 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2781                          IIC_iStore_mu>;
2782
2783 } // neverHasSideEffects
2784
2785 // FIXME: remove when we have a way to marking a MI with these properties.
2786 // FIXME: Should pc be an implicit operand like PICADD, etc?
2787 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2788     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2789 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2790                                                  reglist:$regs, variable_ops),
2791                      4, IIC_iLoad_mBr, [],
2792                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2793       RegConstraint<"$Rn = $wb">;
2794
2795 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2796 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2797                                IIC_iLoad_mu>;
2798
2799 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2800 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2801                                IIC_iStore_mu>;
2802
2803
2804
2805 //===----------------------------------------------------------------------===//
2806 //  Move Instructions.
2807 //
2808
2809 let neverHasSideEffects = 1 in
2810 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2811                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2812   bits<4> Rd;
2813   bits<4> Rm;
2814
2815   let Inst{19-16} = 0b0000;
2816   let Inst{11-4} = 0b00000000;
2817   let Inst{25} = 0;
2818   let Inst{3-0} = Rm;
2819   let Inst{15-12} = Rd;
2820 }
2821
2822 // A version for the smaller set of tail call registers.
2823 let neverHasSideEffects = 1 in
2824 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2825                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2826   bits<4> Rd;
2827   bits<4> Rm;
2828
2829   let Inst{11-4} = 0b00000000;
2830   let Inst{25} = 0;
2831   let Inst{3-0} = Rm;
2832   let Inst{15-12} = Rd;
2833 }
2834
2835 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2836                 DPSoRegRegFrm, IIC_iMOVsr,
2837                 "mov", "\t$Rd, $src",
2838                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP {
2839   bits<4> Rd;
2840   bits<12> src;
2841   let Inst{15-12} = Rd;
2842   let Inst{19-16} = 0b0000;
2843   let Inst{11-8} = src{11-8};
2844   let Inst{7} = 0;
2845   let Inst{6-5} = src{6-5};
2846   let Inst{4} = 1;
2847   let Inst{3-0} = src{3-0};
2848   let Inst{25} = 0;
2849 }
2850
2851 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2852                 DPSoRegImmFrm, IIC_iMOVsr,
2853                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2854                 UnaryDP {
2855   bits<4> Rd;
2856   bits<12> src;
2857   let Inst{15-12} = Rd;
2858   let Inst{19-16} = 0b0000;
2859   let Inst{11-5} = src{11-5};
2860   let Inst{4} = 0;
2861   let Inst{3-0} = src{3-0};
2862   let Inst{25} = 0;
2863 }
2864
2865 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2866 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2867                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2868   bits<4> Rd;
2869   bits<12> imm;
2870   let Inst{25} = 1;
2871   let Inst{15-12} = Rd;
2872   let Inst{19-16} = 0b0000;
2873   let Inst{11-0} = imm;
2874 }
2875
2876 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2877 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2878                  DPFrm, IIC_iMOVi,
2879                  "movw", "\t$Rd, $imm",
2880                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2881                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2882   bits<4> Rd;
2883   bits<16> imm;
2884   let Inst{15-12} = Rd;
2885   let Inst{11-0}  = imm{11-0};
2886   let Inst{19-16} = imm{15-12};
2887   let Inst{20} = 0;
2888   let Inst{25} = 1;
2889   let DecoderMethod = "DecodeArmMOVTWInstruction";
2890 }
2891
2892 def : InstAlias<"mov${p} $Rd, $imm",
2893                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2894         Requires<[IsARM]>;
2895
2896 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2897                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2898
2899 let Constraints = "$src = $Rd" in {
2900 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
2901                   (ins GPR:$src, imm0_65535_expr:$imm),
2902                   DPFrm, IIC_iMOVi,
2903                   "movt", "\t$Rd, $imm",
2904                   [(set GPRnopc:$Rd,
2905                         (or (and GPR:$src, 0xffff),
2906                             lo16AllZero:$imm))]>, UnaryDP,
2907                   Requires<[IsARM, HasV6T2]> {
2908   bits<4> Rd;
2909   bits<16> imm;
2910   let Inst{15-12} = Rd;
2911   let Inst{11-0}  = imm{11-0};
2912   let Inst{19-16} = imm{15-12};
2913   let Inst{20} = 0;
2914   let Inst{25} = 1;
2915   let DecoderMethod = "DecodeArmMOVTWInstruction";
2916 }
2917
2918 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2919                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2920
2921 } // Constraints
2922
2923 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2924       Requires<[IsARM, HasV6T2]>;
2925
2926 let Uses = [CPSR] in
2927 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2928                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2929                     Requires<[IsARM]>;
2930
2931 // These aren't really mov instructions, but we have to define them this way
2932 // due to flag operands.
2933
2934 let Defs = [CPSR] in {
2935 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2936                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2937                       Requires<[IsARM]>;
2938 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2939                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2940                       Requires<[IsARM]>;
2941 }
2942
2943 //===----------------------------------------------------------------------===//
2944 //  Extend Instructions.
2945 //
2946
2947 // Sign extenders
2948
2949 def SXTB  : AI_ext_rrot<0b01101010,
2950                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2951 def SXTH  : AI_ext_rrot<0b01101011,
2952                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2953
2954 def SXTAB : AI_exta_rrot<0b01101010,
2955                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2956 def SXTAH : AI_exta_rrot<0b01101011,
2957                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2958
2959 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2960
2961 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2962
2963 // Zero extenders
2964
2965 let AddedComplexity = 16 in {
2966 def UXTB   : AI_ext_rrot<0b01101110,
2967                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2968 def UXTH   : AI_ext_rrot<0b01101111,
2969                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2970 def UXTB16 : AI_ext_rrot<0b01101100,
2971                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2972
2973 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2974 //        The transformation should probably be done as a combiner action
2975 //        instead so we can include a check for masking back in the upper
2976 //        eight bits of the source into the lower eight bits of the result.
2977 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2978 //               (UXTB16r_rot GPR:$Src, 3)>;
2979 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2980                (UXTB16 GPR:$Src, 1)>;
2981
2982 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2983                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2984 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2985                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2986 }
2987
2988 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2989 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2990
2991
2992 def SBFX  : I<(outs GPRnopc:$Rd),
2993               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
2994                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2995                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2996                Requires<[IsARM, HasV6T2]> {
2997   bits<4> Rd;
2998   bits<4> Rn;
2999   bits<5> lsb;
3000   bits<5> width;
3001   let Inst{27-21} = 0b0111101;
3002   let Inst{6-4}   = 0b101;
3003   let Inst{20-16} = width;
3004   let Inst{15-12} = Rd;
3005   let Inst{11-7}  = lsb;
3006   let Inst{3-0}   = Rn;
3007 }
3008
3009 def UBFX  : I<(outs GPR:$Rd),
3010               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3011                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3012                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3013                Requires<[IsARM, HasV6T2]> {
3014   bits<4> Rd;
3015   bits<4> Rn;
3016   bits<5> lsb;
3017   bits<5> width;
3018   let Inst{27-21} = 0b0111111;
3019   let Inst{6-4}   = 0b101;
3020   let Inst{20-16} = width;
3021   let Inst{15-12} = Rd;
3022   let Inst{11-7}  = lsb;
3023   let Inst{3-0}   = Rn;
3024 }
3025
3026 //===----------------------------------------------------------------------===//
3027 //  Arithmetic Instructions.
3028 //
3029
3030 defm ADD  : AsI1_bin_irs<0b0100, "add",
3031                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3032                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
3033 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3034                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3035                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
3036
3037 // ADD and SUB with 's' bit set.
3038 //
3039 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3040 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3041 // AdjustInstrPostInstrSelection where we determine whether or not to
3042 // set the "s" bit based on CPSR liveness.
3043 //
3044 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3045 // support for an optional CPSR definition that corresponds to the DAG
3046 // node's second value. We can then eliminate the implicit def of CPSR.
3047 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3048                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3049 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3050                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3051
3052 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3053                   BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>,
3054                           "ADC", 1>;
3055 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3056                   BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>,
3057                           "SBC">;
3058
3059 defm RSB  : AsI1_rbin_irs <0b0011, "rsb",
3060                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3061                          BinOpFrag<(sub node:$LHS, node:$RHS)>, "RSB">;
3062
3063 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3064 // CPSR and the implicit def of CPSR is not needed.
3065 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3066                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3067
3068 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3069                   BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>,
3070                        "RSC">;
3071
3072 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3073 // The assume-no-carry-in form uses the negation of the input since add/sub
3074 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3075 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3076 // details.
3077 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3078              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3079 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3080              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3081
3082 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3083              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>;
3084 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3085              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>;
3086
3087 // The with-carry-in form matches bitwise not instead of the negation.
3088 // Effectively, the inverse interpretation of the carry flag already accounts
3089 // for part of the negation.
3090 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3091              (SBCri   GPR:$src, so_imm_not:$imm)>;
3092
3093 // Note: These are implemented in C++ code, because they have to generate
3094 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3095 // cannot produce.
3096 // (mul X, 2^n+1) -> (add (X << n), X)
3097 // (mul X, 2^n-1) -> (rsb X, (X << n))
3098
3099 // ARM Arithmetic Instruction
3100 // GPR:$dst = GPR:$a op GPR:$b
3101 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3102           list<dag> pattern = [],
3103           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3104           string asm = "\t$Rd, $Rn, $Rm">
3105   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
3106   bits<4> Rn;
3107   bits<4> Rd;
3108   bits<4> Rm;
3109   let Inst{27-20} = op27_20;
3110   let Inst{11-4} = op11_4;
3111   let Inst{19-16} = Rn;
3112   let Inst{15-12} = Rd;
3113   let Inst{3-0}   = Rm;
3114
3115   let Unpredictable{11-8} = 0b1111;
3116 }
3117
3118 // Saturating add/subtract
3119
3120 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3121                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3122                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3123 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3124                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3125                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3126 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3127                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3128                   "\t$Rd, $Rm, $Rn">;
3129 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3130                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3131                   "\t$Rd, $Rm, $Rn">;
3132
3133 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3134 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3135 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3136 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3137 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3138 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3139 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3140 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3141 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3142 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3143 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3144 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3145
3146 // Signed/Unsigned add/subtract
3147
3148 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3149 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3150 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3151 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3152 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3153 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3154 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3155 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3156 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3157 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3158 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3159 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3160
3161 // Signed/Unsigned halving add/subtract
3162
3163 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3164 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3165 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3166 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3167 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3168 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3169 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3170 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3171 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3172 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3173 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3174 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3175
3176 // Unsigned Sum of Absolute Differences [and Accumulate].
3177
3178 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3179                 MulFrm /* for convenience */, NoItinerary, "usad8",
3180                 "\t$Rd, $Rn, $Rm", []>,
3181              Requires<[IsARM, HasV6]> {
3182   bits<4> Rd;
3183   bits<4> Rn;
3184   bits<4> Rm;
3185   let Inst{27-20} = 0b01111000;
3186   let Inst{15-12} = 0b1111;
3187   let Inst{7-4} = 0b0001;
3188   let Inst{19-16} = Rd;
3189   let Inst{11-8} = Rm;
3190   let Inst{3-0} = Rn;
3191 }
3192 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3193                 MulFrm /* for convenience */, NoItinerary, "usada8",
3194                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3195              Requires<[IsARM, HasV6]> {
3196   bits<4> Rd;
3197   bits<4> Rn;
3198   bits<4> Rm;
3199   bits<4> Ra;
3200   let Inst{27-20} = 0b01111000;
3201   let Inst{7-4} = 0b0001;
3202   let Inst{19-16} = Rd;
3203   let Inst{15-12} = Ra;
3204   let Inst{11-8} = Rm;
3205   let Inst{3-0} = Rn;
3206 }
3207
3208 // Signed/Unsigned saturate
3209
3210 def SSAT : AI<(outs GPRnopc:$Rd),
3211               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3212               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3213   bits<4> Rd;
3214   bits<5> sat_imm;
3215   bits<4> Rn;
3216   bits<8> sh;
3217   let Inst{27-21} = 0b0110101;
3218   let Inst{5-4} = 0b01;
3219   let Inst{20-16} = sat_imm;
3220   let Inst{15-12} = Rd;
3221   let Inst{11-7} = sh{4-0};
3222   let Inst{6} = sh{5};
3223   let Inst{3-0} = Rn;
3224 }
3225
3226 def SSAT16 : AI<(outs GPRnopc:$Rd),
3227                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3228                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3229   bits<4> Rd;
3230   bits<4> sat_imm;
3231   bits<4> Rn;
3232   let Inst{27-20} = 0b01101010;
3233   let Inst{11-4} = 0b11110011;
3234   let Inst{15-12} = Rd;
3235   let Inst{19-16} = sat_imm;
3236   let Inst{3-0} = Rn;
3237 }
3238
3239 def USAT : AI<(outs GPRnopc:$Rd),
3240               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3241               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3242   bits<4> Rd;
3243   bits<5> sat_imm;
3244   bits<4> Rn;
3245   bits<8> sh;
3246   let Inst{27-21} = 0b0110111;
3247   let Inst{5-4} = 0b01;
3248   let Inst{15-12} = Rd;
3249   let Inst{11-7} = sh{4-0};
3250   let Inst{6} = sh{5};
3251   let Inst{20-16} = sat_imm;
3252   let Inst{3-0} = Rn;
3253 }
3254
3255 def USAT16 : AI<(outs GPRnopc:$Rd),
3256                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3257                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3258   bits<4> Rd;
3259   bits<4> sat_imm;
3260   bits<4> Rn;
3261   let Inst{27-20} = 0b01101110;
3262   let Inst{11-4} = 0b11110011;
3263   let Inst{15-12} = Rd;
3264   let Inst{19-16} = sat_imm;
3265   let Inst{3-0} = Rn;
3266 }
3267
3268 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3269                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3270 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3271                (USAT imm:$pos, GPRnopc:$a, 0)>;
3272
3273 //===----------------------------------------------------------------------===//
3274 //  Bitwise Instructions.
3275 //
3276
3277 defm AND   : AsI1_bin_irs<0b0000, "and",
3278                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3279                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
3280 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3281                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3282                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
3283 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3284                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3285                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
3286 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3287                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3288                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
3289
3290 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3291 // like in the actual instruction encoding. The complexity of mapping the mask
3292 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3293 // instruction description.
3294 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3295                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3296                "bfc", "\t$Rd, $imm", "$src = $Rd",
3297                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3298                Requires<[IsARM, HasV6T2]> {
3299   bits<4> Rd;
3300   bits<10> imm;
3301   let Inst{27-21} = 0b0111110;
3302   let Inst{6-0}   = 0b0011111;
3303   let Inst{15-12} = Rd;
3304   let Inst{11-7}  = imm{4-0}; // lsb
3305   let Inst{20-16} = imm{9-5}; // msb
3306 }
3307
3308 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3309 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3310           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3311           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3312           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3313                            bf_inv_mask_imm:$imm))]>,
3314           Requires<[IsARM, HasV6T2]> {
3315   bits<4> Rd;
3316   bits<4> Rn;
3317   bits<10> imm;
3318   let Inst{27-21} = 0b0111110;
3319   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3320   let Inst{15-12} = Rd;
3321   let Inst{11-7}  = imm{4-0}; // lsb
3322   let Inst{20-16} = imm{9-5}; // width
3323   let Inst{3-0}   = Rn;
3324 }
3325
3326 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3327                   "mvn", "\t$Rd, $Rm",
3328                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
3329   bits<4> Rd;
3330   bits<4> Rm;
3331   let Inst{25} = 0;
3332   let Inst{19-16} = 0b0000;
3333   let Inst{11-4} = 0b00000000;
3334   let Inst{15-12} = Rd;
3335   let Inst{3-0} = Rm;
3336 }
3337 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3338                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3339                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
3340   bits<4> Rd;
3341   bits<12> shift;
3342   let Inst{25} = 0;
3343   let Inst{19-16} = 0b0000;
3344   let Inst{15-12} = Rd;
3345   let Inst{11-5} = shift{11-5};
3346   let Inst{4} = 0;
3347   let Inst{3-0} = shift{3-0};
3348 }
3349 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3350                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3351                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
3352   bits<4> Rd;
3353   bits<12> shift;
3354   let Inst{25} = 0;
3355   let Inst{19-16} = 0b0000;
3356   let Inst{15-12} = Rd;
3357   let Inst{11-8} = shift{11-8};
3358   let Inst{7} = 0;
3359   let Inst{6-5} = shift{6-5};
3360   let Inst{4} = 1;
3361   let Inst{3-0} = shift{3-0};
3362 }
3363 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3364 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3365                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3366                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
3367   bits<4> Rd;
3368   bits<12> imm;
3369   let Inst{25} = 1;
3370   let Inst{19-16} = 0b0000;
3371   let Inst{15-12} = Rd;
3372   let Inst{11-0} = imm;
3373 }
3374
3375 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3376              (BICri GPR:$src, so_imm_not:$imm)>;
3377
3378 //===----------------------------------------------------------------------===//
3379 //  Multiply Instructions.
3380 //
3381 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3382              string opc, string asm, list<dag> pattern>
3383   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3384   bits<4> Rd;
3385   bits<4> Rm;
3386   bits<4> Rn;
3387   let Inst{19-16} = Rd;
3388   let Inst{11-8}  = Rm;
3389   let Inst{3-0}   = Rn;
3390 }
3391 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3392              string opc, string asm, list<dag> pattern>
3393   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3394   bits<4> RdLo;
3395   bits<4> RdHi;
3396   bits<4> Rm;
3397   bits<4> Rn;
3398   let Inst{19-16} = RdHi;
3399   let Inst{15-12} = RdLo;
3400   let Inst{11-8}  = Rm;
3401   let Inst{3-0}   = Rn;
3402 }
3403
3404 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3405 //        property. Remove them when it's possible to add those properties
3406 //        on an individual MachineInstr, not just an instruction description.
3407 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3408 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3409                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3410                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3411                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3412                   Requires<[IsARM, HasV6]> {
3413   let Inst{15-12} = 0b0000;
3414   let Unpredictable{15-12} = 0b1111;
3415 }
3416
3417 let Constraints = "@earlyclobber $Rd" in
3418 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3419                                                     pred:$p, cc_out:$s),
3420                            4, IIC_iMUL32,
3421                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3422                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3423                Requires<[IsARM, NoV6]>;
3424 }
3425
3426 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3427                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3428                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3429                    Requires<[IsARM, HasV6]> {
3430   bits<4> Ra;
3431   let Inst{15-12} = Ra;
3432 }
3433
3434 let Constraints = "@earlyclobber $Rd" in
3435 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3436                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3437                            4, IIC_iMAC32,
3438                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3439                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3440                         Requires<[IsARM, NoV6]>;
3441
3442 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3443                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3444                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3445                    Requires<[IsARM, HasV6T2]> {
3446   bits<4> Rd;
3447   bits<4> Rm;
3448   bits<4> Rn;
3449   bits<4> Ra;
3450   let Inst{19-16} = Rd;
3451   let Inst{15-12} = Ra;
3452   let Inst{11-8}  = Rm;
3453   let Inst{3-0}   = Rn;
3454 }
3455
3456 // Extra precision multiplies with low / high results
3457 let neverHasSideEffects = 1 in {
3458 let isCommutable = 1 in {
3459 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3460                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3461                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3462                     Requires<[IsARM, HasV6]>;
3463
3464 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3465                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3466                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3467                     Requires<[IsARM, HasV6]>;
3468
3469 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3470 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3471                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3472                             4, IIC_iMUL64, [],
3473           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3474                            Requires<[IsARM, NoV6]>;
3475
3476 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3477                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3478                             4, IIC_iMUL64, [],
3479           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3480                            Requires<[IsARM, NoV6]>;
3481 }
3482 }
3483
3484 // Multiply + accumulate
3485 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3486                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3487                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3488                     Requires<[IsARM, HasV6]>;
3489 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3490                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3491                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3492                     Requires<[IsARM, HasV6]>;
3493
3494 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3495                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3496                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3497                     Requires<[IsARM, HasV6]> {
3498   bits<4> RdLo;
3499   bits<4> RdHi;
3500   bits<4> Rm;
3501   bits<4> Rn;
3502   let Inst{19-16} = RdHi;
3503   let Inst{15-12} = RdLo;
3504   let Inst{11-8}  = Rm;
3505   let Inst{3-0}   = Rn;
3506 }
3507
3508 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3509 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3510                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3511                               4, IIC_iMAC64, [],
3512           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3513                            Requires<[IsARM, NoV6]>;
3514 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3515                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3516                               4, IIC_iMAC64, [],
3517           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3518                            Requires<[IsARM, NoV6]>;
3519 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3520                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3521                               4, IIC_iMAC64, [],
3522           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3523                            Requires<[IsARM, NoV6]>;
3524 }
3525
3526 } // neverHasSideEffects
3527
3528 // Most significant word multiply
3529 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3530                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3531                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3532             Requires<[IsARM, HasV6]> {
3533   let Inst{15-12} = 0b1111;
3534 }
3535
3536 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3537                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3538             Requires<[IsARM, HasV6]> {
3539   let Inst{15-12} = 0b1111;
3540 }
3541
3542 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3543                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3544                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3545                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3546             Requires<[IsARM, HasV6]>;
3547
3548 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3549                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3550                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3551             Requires<[IsARM, HasV6]>;
3552
3553 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3554                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3555                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3556             Requires<[IsARM, HasV6]>;
3557
3558 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3559                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3560                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3561             Requires<[IsARM, HasV6]>;
3562
3563 multiclass AI_smul<string opc, PatFrag opnode> {
3564   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3565               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3566               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3567                                       (sext_inreg GPR:$Rm, i16)))]>,
3568            Requires<[IsARM, HasV5TE]>;
3569
3570   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3571               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3572               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3573                                       (sra GPR:$Rm, (i32 16))))]>,
3574            Requires<[IsARM, HasV5TE]>;
3575
3576   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3577               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3578               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3579                                       (sext_inreg GPR:$Rm, i16)))]>,
3580            Requires<[IsARM, HasV5TE]>;
3581
3582   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3583               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3584               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3585                                       (sra GPR:$Rm, (i32 16))))]>,
3586             Requires<[IsARM, HasV5TE]>;
3587
3588   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3589               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3590               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3591                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3592            Requires<[IsARM, HasV5TE]>;
3593
3594   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3595               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3596               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3597                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3598             Requires<[IsARM, HasV5TE]>;
3599 }
3600
3601
3602 multiclass AI_smla<string opc, PatFrag opnode> {
3603   let DecoderMethod = "DecodeSMLAInstruction" in {
3604   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3605               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3606               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3607               [(set GPRnopc:$Rd, (add GPR:$Ra,
3608                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3609                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3610            Requires<[IsARM, HasV5TE]>;
3611
3612   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3613               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3614               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3615               [(set GPRnopc:$Rd,
3616                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3617                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3618            Requires<[IsARM, HasV5TE]>;
3619
3620   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3621               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3622               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3623               [(set GPRnopc:$Rd,
3624                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3625                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3626            Requires<[IsARM, HasV5TE]>;
3627
3628   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3629               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3630               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3631              [(set GPRnopc:$Rd,
3632                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3633                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3634             Requires<[IsARM, HasV5TE]>;
3635
3636   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3637               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3638               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3639               [(set GPRnopc:$Rd,
3640                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3641                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3642            Requires<[IsARM, HasV5TE]>;
3643
3644   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3645               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3646               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3647               [(set GPRnopc:$Rd,
3648                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3649                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3650             Requires<[IsARM, HasV5TE]>;
3651   }
3652 }
3653
3654 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3655 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3656
3657 // Halfword multiply accumulate long: SMLAL<x><y>.
3658 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3659                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3660                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3661               Requires<[IsARM, HasV5TE]>;
3662
3663 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3664                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3665                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3666               Requires<[IsARM, HasV5TE]>;
3667
3668 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3669                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3670                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3671               Requires<[IsARM, HasV5TE]>;
3672
3673 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3674                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3675                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3676               Requires<[IsARM, HasV5TE]>;
3677
3678 // Helper class for AI_smld.
3679 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3680                     InstrItinClass itin, string opc, string asm>
3681   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3682   bits<4> Rn;
3683   bits<4> Rm;
3684   let Inst{27-23} = 0b01110;
3685   let Inst{22}    = long;
3686   let Inst{21-20} = 0b00;
3687   let Inst{11-8}  = Rm;
3688   let Inst{7}     = 0;
3689   let Inst{6}     = sub;
3690   let Inst{5}     = swap;
3691   let Inst{4}     = 1;
3692   let Inst{3-0}   = Rn;
3693 }
3694 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3695                 InstrItinClass itin, string opc, string asm>
3696   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3697   bits<4> Rd;
3698   let Inst{15-12} = 0b1111;
3699   let Inst{19-16} = Rd;
3700 }
3701 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3702                 InstrItinClass itin, string opc, string asm>
3703   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3704   bits<4> Ra;
3705   bits<4> Rd;
3706   let Inst{19-16} = Rd;
3707   let Inst{15-12} = Ra;
3708 }
3709 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3710                   InstrItinClass itin, string opc, string asm>
3711   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3712   bits<4> RdLo;
3713   bits<4> RdHi;
3714   let Inst{19-16} = RdHi;
3715   let Inst{15-12} = RdLo;
3716 }
3717
3718 multiclass AI_smld<bit sub, string opc> {
3719
3720   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3721                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3722                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3723
3724   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3725                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3726                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3727
3728   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3729                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3730                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3731
3732   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3733                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3734                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3735
3736 }
3737
3738 defm SMLA : AI_smld<0, "smla">;
3739 defm SMLS : AI_smld<1, "smls">;
3740
3741 multiclass AI_sdml<bit sub, string opc> {
3742
3743   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3744                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3745   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3746                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3747 }
3748
3749 defm SMUA : AI_sdml<0, "smua">;
3750 defm SMUS : AI_sdml<1, "smus">;
3751
3752 //===----------------------------------------------------------------------===//
3753 //  Misc. Arithmetic Instructions.
3754 //
3755
3756 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3757               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3758               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3759
3760 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3761               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3762               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3763            Requires<[IsARM, HasV6T2]>;
3764
3765 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3766               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3767               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3768
3769 let AddedComplexity = 5 in
3770 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3771                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3772                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3773                Requires<[IsARM, HasV6]>;
3774
3775 let AddedComplexity = 5 in
3776 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3777                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3778                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3779                Requires<[IsARM, HasV6]>;
3780
3781 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3782                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3783                (REVSH GPR:$Rm)>;
3784
3785 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3786                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3787                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3788                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3789                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3790                                            0xFFFF0000)))]>,
3791                Requires<[IsARM, HasV6]>;
3792
3793 // Alternate cases for PKHBT where identities eliminate some nodes.
3794 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3795                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3796 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3797                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3798
3799 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3800 // will match the pattern below.
3801 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3802                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3803                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3804                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3805                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3806                                            0xFFFF)))]>,
3807                Requires<[IsARM, HasV6]>;
3808
3809 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3810 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3811 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3812                    (srl GPRnopc:$src2, imm16_31:$sh)),
3813                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
3814 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3815                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
3816                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
3817
3818 //===----------------------------------------------------------------------===//
3819 //  Comparison Instructions...
3820 //
3821
3822 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3823                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3824                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3825
3826 // ARMcmpZ can re-use the above instruction definitions.
3827 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3828              (CMPri   GPR:$src, so_imm:$imm)>;
3829 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3830              (CMPrr   GPR:$src, GPR:$rhs)>;
3831 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3832              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3833 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3834              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3835
3836 // CMN register-integer
3837 let isCompare = 1, Defs = [CPSR] in {
3838 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
3839                 "cmn", "\t$Rn, $imm",
3840                 [(ARMcmn GPR:$Rn, so_imm:$imm)]> {
3841   bits<4> Rn;
3842   bits<12> imm;
3843   let Inst{25} = 1;
3844   let Inst{20} = 1;
3845   let Inst{19-16} = Rn;
3846   let Inst{15-12} = 0b0000;
3847   let Inst{11-0} = imm;
3848
3849   let Unpredictable{15-12} = 0b1111;
3850 }
3851
3852 // CMN register-register/shift
3853 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
3854                  "cmn", "\t$Rn, $Rm",
3855                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3856                    GPR:$Rn, GPR:$Rm)]> {
3857   bits<4> Rn;
3858   bits<4> Rm;
3859   let isCommutable = 1;
3860   let Inst{25} = 0;
3861   let Inst{20} = 1;
3862   let Inst{19-16} = Rn;
3863   let Inst{15-12} = 0b0000;
3864   let Inst{11-4} = 0b00000000;
3865   let Inst{3-0} = Rm;
3866
3867   let Unpredictable{15-12} = 0b1111;
3868 }
3869
3870 def CMNzrsi : AI1<0b1011, (outs),
3871                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
3872                   "cmn", "\t$Rn, $shift",
3873                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3874                     GPR:$Rn, so_reg_imm:$shift)]> {
3875   bits<4> Rn;
3876   bits<12> shift;
3877   let Inst{25} = 0;
3878   let Inst{20} = 1;
3879   let Inst{19-16} = Rn;
3880   let Inst{15-12} = 0b0000;
3881   let Inst{11-5} = shift{11-5};
3882   let Inst{4} = 0;
3883   let Inst{3-0} = shift{3-0};
3884
3885   let Unpredictable{15-12} = 0b1111;
3886 }
3887
3888 def CMNzrsr : AI1<0b1011, (outs),
3889                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
3890                   "cmn", "\t$Rn, $shift",
3891                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
3892                     GPRnopc:$Rn, so_reg_reg:$shift)]> {
3893   bits<4> Rn;
3894   bits<12> shift;
3895   let Inst{25} = 0;
3896   let Inst{20} = 1;
3897   let Inst{19-16} = Rn;
3898   let Inst{15-12} = 0b0000;
3899   let Inst{11-8} = shift{11-8};
3900   let Inst{7} = 0;
3901   let Inst{6-5} = shift{6-5};
3902   let Inst{4} = 1;
3903   let Inst{3-0} = shift{3-0};
3904
3905   let Unpredictable{15-12} = 0b1111;
3906 }
3907
3908 }
3909
3910 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
3911              (CMNri   GPR:$src, so_imm_neg:$imm)>;
3912
3913 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3914              (CMNri   GPR:$src, so_imm_neg:$imm)>;
3915
3916 // Note that TST/TEQ don't set all the same flags that CMP does!
3917 defm TST  : AI1_cmp_irs<0b1000, "tst",
3918                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3919                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3920 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3921                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3922                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3923
3924 // Pseudo i64 compares for some floating point compares.
3925 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3926     Defs = [CPSR] in {
3927 def BCCi64 : PseudoInst<(outs),
3928     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3929      IIC_Br,
3930     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3931
3932 def BCCZi64 : PseudoInst<(outs),
3933      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3934     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3935 } // usesCustomInserter
3936
3937
3938 // Conditional moves
3939 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3940 // a two-value operand where a dag node expects two operands. :(
3941 let neverHasSideEffects = 1 in {
3942
3943 let isCommutable = 1 in
3944 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3945                            4, IIC_iCMOVr,
3946   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3947       RegConstraint<"$false = $Rd">;
3948
3949 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
3950                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
3951                            4, IIC_iCMOVsr,
3952   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
3953                             imm:$cc, CCR:$ccr))*/]>,
3954       RegConstraint<"$false = $Rd">;
3955 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
3956                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
3957                            4, IIC_iCMOVsr,
3958   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
3959                             imm:$cc, CCR:$ccr))*/]>,
3960       RegConstraint<"$false = $Rd">;
3961
3962
3963 let isMoveImm = 1 in
3964 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3965                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
3966                              4, IIC_iMOVi,
3967                              []>,
3968       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3969
3970 let isMoveImm = 1 in
3971 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3972                            (ins GPR:$false, so_imm:$imm, pred:$p),
3973                            4, IIC_iCMOVi,
3974    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3975       RegConstraint<"$false = $Rd">;
3976
3977 // Two instruction predicate mov immediate.
3978 let isMoveImm = 1 in
3979 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3980                                 (ins GPR:$false, i32imm:$src, pred:$p),
3981                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3982
3983 let isMoveImm = 1 in
3984 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3985                            (ins GPR:$false, so_imm:$imm, pred:$p),
3986                            4, IIC_iCMOVi,
3987  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3988                 RegConstraint<"$false = $Rd">;
3989
3990 // Conditional instructions
3991 multiclass AsI1_bincc_irs<Instruction iri, Instruction irr, Instruction irsi,
3992                           Instruction irsr,
3993                           InstrItinClass iii, InstrItinClass iir,
3994                           InstrItinClass iis> {
3995   def ri  : ARMPseudoExpand<(outs GPR:$Rd),
3996                             (ins GPR:$Rn, so_imm:$imm, pred:$p, cc_out:$s),
3997                             4, iii, [],
3998                        (iri GPR:$Rd, GPR:$Rn, so_imm:$imm, pred:$p, cc_out:$s)>,
3999                             RegConstraint<"$Rn = $Rd">;
4000   def rr  : ARMPseudoExpand<(outs GPR:$Rd),
4001                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
4002                             4, iir, [],
4003                            (irr GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
4004                             RegConstraint<"$Rn = $Rd">;
4005   def rsi : ARMPseudoExpand<(outs GPR:$Rd),
4006                            (ins GPR:$Rn, so_reg_imm:$shift, pred:$p, cc_out:$s),
4007                             4, iis, [],
4008                 (irsi GPR:$Rd, GPR:$Rn, so_reg_imm:$shift, pred:$p, cc_out:$s)>,
4009                             RegConstraint<"$Rn = $Rd">;
4010   def rsr : ARMPseudoExpand<(outs GPRnopc:$Rd),
4011                        (ins GPRnopc:$Rn, so_reg_reg:$shift, pred:$p, cc_out:$s),
4012                             4, iis, [],
4013                 (irsr GPR:$Rd, GPR:$Rn, so_reg_reg:$shift, pred:$p, cc_out:$s)>,
4014                             RegConstraint<"$Rn = $Rd">;
4015 }
4016
4017 defm ANDCC : AsI1_bincc_irs<ANDri, ANDrr, ANDrsi, ANDrsr,
4018                             IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4019 defm ORRCC : AsI1_bincc_irs<ORRri, ORRrr, ORRrsi, ORRrsr,
4020                             IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4021 defm EORCC : AsI1_bincc_irs<EORri, EORrr, EORrsi, EORrsr,
4022                             IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4023
4024 } // neverHasSideEffects
4025
4026
4027 //===----------------------------------------------------------------------===//
4028 // Atomic operations intrinsics
4029 //
4030
4031 def MemBarrierOptOperand : AsmOperandClass {
4032   let Name = "MemBarrierOpt";
4033   let ParserMethod = "parseMemBarrierOptOperand";
4034 }
4035 def memb_opt : Operand<i32> {
4036   let PrintMethod = "printMemBOption";
4037   let ParserMatchClass = MemBarrierOptOperand;
4038   let DecoderMethod = "DecodeMemBarrierOption";
4039 }
4040
4041 // memory barriers protect the atomic sequences
4042 let hasSideEffects = 1 in {
4043 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4044                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4045                 Requires<[IsARM, HasDB]> {
4046   bits<4> opt;
4047   let Inst{31-4} = 0xf57ff05;
4048   let Inst{3-0} = opt;
4049 }
4050 }
4051
4052 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4053                 "dsb", "\t$opt", []>,
4054                 Requires<[IsARM, HasDB]> {
4055   bits<4> opt;
4056   let Inst{31-4} = 0xf57ff04;
4057   let Inst{3-0} = opt;
4058 }
4059
4060 // ISB has only full system option
4061 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4062                 "isb", "\t$opt", []>,
4063                 Requires<[IsARM, HasDB]> {
4064   bits<4> opt;
4065   let Inst{31-4} = 0xf57ff06;
4066   let Inst{3-0} = opt;
4067 }
4068
4069 // Pseudo instruction that combines movs + predicated rsbmi
4070 // to implement integer ABS
4071 let usesCustomInserter = 1, Defs = [CPSR] in
4072 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4073
4074 let usesCustomInserter = 1 in {
4075   let Defs = [CPSR] in {
4076     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4077       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4078       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4079     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4080       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4081       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4082     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4083       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4084       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4085     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4086       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4087       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4088     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4089       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4090       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4091     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4092       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4093       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4094     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4095       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4096       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4097     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4098       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4099       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4100     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4101       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4102       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4103     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4104       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4105       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4106     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4107       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4108       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4109     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4110       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4111       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4112     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4113       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4114       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4115     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4116       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4117       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4118     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4119       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4120       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4121     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4122       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4123       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4124     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4125       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4126       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4127     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4128       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4129       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4130     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4131       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4132       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4133     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4134       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4135       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4136     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4137       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4138       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4139     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4140       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4141       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4142     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4143       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4144       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4145     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4146       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4147       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4148     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4149       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4150       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4151     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4152       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4153       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4154     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4155       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4156       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4157     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4158       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4159       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4160     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4161       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4162       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4163     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4164       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4165       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4166
4167     def ATOMIC_SWAP_I8 : PseudoInst<
4168       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4169       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4170     def ATOMIC_SWAP_I16 : PseudoInst<
4171       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4172       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4173     def ATOMIC_SWAP_I32 : PseudoInst<
4174       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4175       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4176
4177     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4178       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4179       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4180     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4181       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4182       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4183     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4184       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4185       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4186 }
4187 }
4188
4189 let usesCustomInserter = 1 in {
4190     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4191       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4192       NoItinerary,
4193       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4194 }
4195
4196 let mayLoad = 1 in {
4197 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4198                      NoItinerary,
4199                     "ldrexb", "\t$Rt, $addr", []>;
4200 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4201                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
4202 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4203                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
4204 let hasExtraDefRegAllocReq = 1 in
4205 def LDREXD: AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2),(ins addr_offset_none:$addr),
4206                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []> {
4207   let DecoderMethod = "DecodeDoubleRegLoad";
4208 }
4209 }
4210
4211 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4212 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4213                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
4214 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4215                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
4216 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4217                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
4218 let hasExtraSrcRegAllocReq = 1 in
4219 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4220                     (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr),
4221                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []> {
4222   let DecoderMethod = "DecodeDoubleRegStore";
4223 }
4224 }
4225
4226
4227 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex", []>,
4228             Requires<[IsARM, HasV7]>  {
4229   let Inst{31-0} = 0b11110101011111111111000000011111;
4230 }
4231
4232 // SWP/SWPB are deprecated in V6/V7.
4233 let mayLoad = 1, mayStore = 1 in {
4234 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4235                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>;
4236 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4237                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>;
4238 }
4239
4240 //===----------------------------------------------------------------------===//
4241 // Coprocessor Instructions.
4242 //
4243
4244 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4245             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4246             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4247             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4248                           imm:$CRm, imm:$opc2)]> {
4249   bits<4> opc1;
4250   bits<4> CRn;
4251   bits<4> CRd;
4252   bits<4> cop;
4253   bits<3> opc2;
4254   bits<4> CRm;
4255
4256   let Inst{3-0}   = CRm;
4257   let Inst{4}     = 0;
4258   let Inst{7-5}   = opc2;
4259   let Inst{11-8}  = cop;
4260   let Inst{15-12} = CRd;
4261   let Inst{19-16} = CRn;
4262   let Inst{23-20} = opc1;
4263 }
4264
4265 def CDP2 : ABXI<0b1110, (outs), (ins pf_imm:$cop, imm0_15:$opc1,
4266                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4267                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4268                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4269                               imm:$CRm, imm:$opc2)]> {
4270   let Inst{31-28} = 0b1111;
4271   bits<4> opc1;
4272   bits<4> CRn;
4273   bits<4> CRd;
4274   bits<4> cop;
4275   bits<3> opc2;
4276   bits<4> CRm;
4277
4278   let Inst{3-0}   = CRm;
4279   let Inst{4}     = 0;
4280   let Inst{7-5}   = opc2;
4281   let Inst{11-8}  = cop;
4282   let Inst{15-12} = CRd;
4283   let Inst{19-16} = CRn;
4284   let Inst{23-20} = opc1;
4285 }
4286
4287 class ACI<dag oops, dag iops, string opc, string asm,
4288           IndexMode im = IndexModeNone>
4289   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4290       opc, asm, "", []> {
4291   let Inst{27-25} = 0b110;
4292 }
4293 class ACInoP<dag oops, dag iops, string opc, string asm,
4294           IndexMode im = IndexModeNone>
4295   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4296          opc, asm, "", []> {
4297   let Inst{31-28} = 0b1111;
4298   let Inst{27-25} = 0b110;
4299 }
4300 multiclass LdStCop<bit load, bit Dbit, string asm> {
4301   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4302                     asm, "\t$cop, $CRd, $addr"> {
4303     bits<13> addr;
4304     bits<4> cop;
4305     bits<4> CRd;
4306     let Inst{24} = 1; // P = 1
4307     let Inst{23} = addr{8};
4308     let Inst{22} = Dbit;
4309     let Inst{21} = 0; // W = 0
4310     let Inst{20} = load;
4311     let Inst{19-16} = addr{12-9};
4312     let Inst{15-12} = CRd;
4313     let Inst{11-8} = cop;
4314     let Inst{7-0} = addr{7-0};
4315     let DecoderMethod = "DecodeCopMemInstruction";
4316   }
4317   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4318                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4319     bits<13> addr;
4320     bits<4> cop;
4321     bits<4> CRd;
4322     let Inst{24} = 1; // P = 1
4323     let Inst{23} = addr{8};
4324     let Inst{22} = Dbit;
4325     let Inst{21} = 1; // W = 1
4326     let Inst{20} = load;
4327     let Inst{19-16} = addr{12-9};
4328     let Inst{15-12} = CRd;
4329     let Inst{11-8} = cop;
4330     let Inst{7-0} = addr{7-0};
4331     let DecoderMethod = "DecodeCopMemInstruction";
4332   }
4333   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4334                               postidx_imm8s4:$offset),
4335                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4336     bits<9> offset;
4337     bits<4> addr;
4338     bits<4> cop;
4339     bits<4> CRd;
4340     let Inst{24} = 0; // P = 0
4341     let Inst{23} = offset{8};
4342     let Inst{22} = Dbit;
4343     let Inst{21} = 1; // W = 1
4344     let Inst{20} = load;
4345     let Inst{19-16} = addr;
4346     let Inst{15-12} = CRd;
4347     let Inst{11-8} = cop;
4348     let Inst{7-0} = offset{7-0};
4349     let DecoderMethod = "DecodeCopMemInstruction";
4350   }
4351   def _OPTION : ACI<(outs),
4352                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4353                          coproc_option_imm:$option),
4354       asm, "\t$cop, $CRd, $addr, $option"> {
4355     bits<8> option;
4356     bits<4> addr;
4357     bits<4> cop;
4358     bits<4> CRd;
4359     let Inst{24} = 0; // P = 0
4360     let Inst{23} = 1; // U = 1
4361     let Inst{22} = Dbit;
4362     let Inst{21} = 0; // W = 0
4363     let Inst{20} = load;
4364     let Inst{19-16} = addr;
4365     let Inst{15-12} = CRd;
4366     let Inst{11-8} = cop;
4367     let Inst{7-0} = option;
4368     let DecoderMethod = "DecodeCopMemInstruction";
4369   }
4370 }
4371 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4372   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4373                        asm, "\t$cop, $CRd, $addr"> {
4374     bits<13> addr;
4375     bits<4> cop;
4376     bits<4> CRd;
4377     let Inst{24} = 1; // P = 1
4378     let Inst{23} = addr{8};
4379     let Inst{22} = Dbit;
4380     let Inst{21} = 0; // W = 0
4381     let Inst{20} = load;
4382     let Inst{19-16} = addr{12-9};
4383     let Inst{15-12} = CRd;
4384     let Inst{11-8} = cop;
4385     let Inst{7-0} = addr{7-0};
4386     let DecoderMethod = "DecodeCopMemInstruction";
4387   }
4388   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4389                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4390     bits<13> addr;
4391     bits<4> cop;
4392     bits<4> CRd;
4393     let Inst{24} = 1; // P = 1
4394     let Inst{23} = addr{8};
4395     let Inst{22} = Dbit;
4396     let Inst{21} = 1; // W = 1
4397     let Inst{20} = load;
4398     let Inst{19-16} = addr{12-9};
4399     let Inst{15-12} = CRd;
4400     let Inst{11-8} = cop;
4401     let Inst{7-0} = addr{7-0};
4402     let DecoderMethod = "DecodeCopMemInstruction";
4403   }
4404   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4405                                  postidx_imm8s4:$offset),
4406                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4407     bits<9> offset;
4408     bits<4> addr;
4409     bits<4> cop;
4410     bits<4> CRd;
4411     let Inst{24} = 0; // P = 0
4412     let Inst{23} = offset{8};
4413     let Inst{22} = Dbit;
4414     let Inst{21} = 1; // W = 1
4415     let Inst{20} = load;
4416     let Inst{19-16} = addr;
4417     let Inst{15-12} = CRd;
4418     let Inst{11-8} = cop;
4419     let Inst{7-0} = offset{7-0};
4420     let DecoderMethod = "DecodeCopMemInstruction";
4421   }
4422   def _OPTION : ACInoP<(outs),
4423                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4424                             coproc_option_imm:$option),
4425       asm, "\t$cop, $CRd, $addr, $option"> {
4426     bits<8> option;
4427     bits<4> addr;
4428     bits<4> cop;
4429     bits<4> CRd;
4430     let Inst{24} = 0; // P = 0
4431     let Inst{23} = 1; // U = 1
4432     let Inst{22} = Dbit;
4433     let Inst{21} = 0; // W = 0
4434     let Inst{20} = load;
4435     let Inst{19-16} = addr;
4436     let Inst{15-12} = CRd;
4437     let Inst{11-8} = cop;
4438     let Inst{7-0} = option;
4439     let DecoderMethod = "DecodeCopMemInstruction";
4440   }
4441 }
4442
4443 defm LDC   : LdStCop <1, 0, "ldc">;
4444 defm LDCL  : LdStCop <1, 1, "ldcl">;
4445 defm STC   : LdStCop <0, 0, "stc">;
4446 defm STCL  : LdStCop <0, 1, "stcl">;
4447 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4448 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4449 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4450 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4451
4452 //===----------------------------------------------------------------------===//
4453 // Move between coprocessor and ARM core register.
4454 //
4455
4456 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4457                 list<dag> pattern>
4458   : ABI<0b1110, oops, iops, NoItinerary, opc,
4459         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4460   let Inst{20} = direction;
4461   let Inst{4} = 1;
4462
4463   bits<4> Rt;
4464   bits<4> cop;
4465   bits<3> opc1;
4466   bits<3> opc2;
4467   bits<4> CRm;
4468   bits<4> CRn;
4469
4470   let Inst{15-12} = Rt;
4471   let Inst{11-8}  = cop;
4472   let Inst{23-21} = opc1;
4473   let Inst{7-5}   = opc2;
4474   let Inst{3-0}   = CRm;
4475   let Inst{19-16} = CRn;
4476 }
4477
4478 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4479                     (outs),
4480                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4481                          c_imm:$CRm, imm0_7:$opc2),
4482                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4483                                   imm:$CRm, imm:$opc2)]>;
4484 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4485                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4486                         c_imm:$CRm, 0, pred:$p)>;
4487 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4488                     (outs GPR:$Rt),
4489                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4490                          imm0_7:$opc2), []>;
4491 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4492                    (MRC GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4493                         c_imm:$CRm, 0, pred:$p)>;
4494
4495 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4496              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4497
4498 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4499                  list<dag> pattern>
4500   : ABXI<0b1110, oops, iops, NoItinerary,
4501          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4502   let Inst{31-28} = 0b1111;
4503   let Inst{20} = direction;
4504   let Inst{4} = 1;
4505
4506   bits<4> Rt;
4507   bits<4> cop;
4508   bits<3> opc1;
4509   bits<3> opc2;
4510   bits<4> CRm;
4511   bits<4> CRn;
4512
4513   let Inst{15-12} = Rt;
4514   let Inst{11-8}  = cop;
4515   let Inst{23-21} = opc1;
4516   let Inst{7-5}   = opc2;
4517   let Inst{3-0}   = CRm;
4518   let Inst{19-16} = CRn;
4519 }
4520
4521 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4522                       (outs),
4523                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4524                            c_imm:$CRm, imm0_7:$opc2),
4525                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4526                                      imm:$CRm, imm:$opc2)]>;
4527 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4528                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4529                          c_imm:$CRm, 0)>;
4530 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4531                       (outs GPR:$Rt),
4532                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4533                            imm0_7:$opc2), []>;
4534 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4535                    (MRC2 GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4536                          c_imm:$CRm, 0)>;
4537
4538 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4539                               imm:$CRm, imm:$opc2),
4540                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4541
4542 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4543   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4544         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4545         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4546   let Inst{23-21} = 0b010;
4547   let Inst{20} = direction;
4548
4549   bits<4> Rt;
4550   bits<4> Rt2;
4551   bits<4> cop;
4552   bits<4> opc1;
4553   bits<4> CRm;
4554
4555   let Inst{15-12} = Rt;
4556   let Inst{19-16} = Rt2;
4557   let Inst{11-8}  = cop;
4558   let Inst{7-4}   = opc1;
4559   let Inst{3-0}   = CRm;
4560 }
4561
4562 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4563                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4564                                      GPRnopc:$Rt2, imm:$CRm)]>;
4565 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4566
4567 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4568   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4569          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4570          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4571   let Inst{31-28} = 0b1111;
4572   let Inst{23-21} = 0b010;
4573   let Inst{20} = direction;
4574
4575   bits<4> Rt;
4576   bits<4> Rt2;
4577   bits<4> cop;
4578   bits<4> opc1;
4579   bits<4> CRm;
4580
4581   let Inst{15-12} = Rt;
4582   let Inst{19-16} = Rt2;
4583   let Inst{11-8}  = cop;
4584   let Inst{7-4}   = opc1;
4585   let Inst{3-0}   = CRm;
4586
4587   let DecoderMethod = "DecodeMRRC2";
4588 }
4589
4590 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4591                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4592                                         GPRnopc:$Rt2, imm:$CRm)]>;
4593 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4594
4595 //===----------------------------------------------------------------------===//
4596 // Move between special register and ARM core register
4597 //
4598
4599 // Move to ARM core register from Special Register
4600 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4601               "mrs", "\t$Rd, apsr", []> {
4602   bits<4> Rd;
4603   let Inst{23-16} = 0b00001111;
4604   let Unpredictable{19-17} = 0b111;
4605
4606   let Inst{15-12} = Rd;
4607
4608   let Inst{11-0} = 0b000000000000;
4609   let Unpredictable{11-0} = 0b110100001111;
4610 }
4611
4612 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4613          Requires<[IsARM]>;
4614
4615 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4616 // section B9.3.9, with the R bit set to 1.
4617 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4618                  "mrs", "\t$Rd, spsr", []> {
4619   bits<4> Rd;
4620   let Inst{23-16} = 0b01001111;
4621   let Unpredictable{19-16} = 0b1111;
4622
4623   let Inst{15-12} = Rd;
4624
4625   let Inst{11-0} = 0b000000000000;
4626   let Unpredictable{11-0} = 0b110100001111;
4627 }
4628
4629 // Move from ARM core register to Special Register
4630 //
4631 // No need to have both system and application versions, the encodings are the
4632 // same and the assembly parser has no way to distinguish between them. The mask
4633 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4634 // the mask with the fields to be accessed in the special register.
4635 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4636               "msr", "\t$mask, $Rn", []> {
4637   bits<5> mask;
4638   bits<4> Rn;
4639
4640   let Inst{23} = 0;
4641   let Inst{22} = mask{4}; // R bit
4642   let Inst{21-20} = 0b10;
4643   let Inst{19-16} = mask{3-0};
4644   let Inst{15-12} = 0b1111;
4645   let Inst{11-4} = 0b00000000;
4646   let Inst{3-0} = Rn;
4647 }
4648
4649 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4650                "msr", "\t$mask, $a", []> {
4651   bits<5> mask;
4652   bits<12> a;
4653
4654   let Inst{23} = 0;
4655   let Inst{22} = mask{4}; // R bit
4656   let Inst{21-20} = 0b10;
4657   let Inst{19-16} = mask{3-0};
4658   let Inst{15-12} = 0b1111;
4659   let Inst{11-0} = a;
4660 }
4661
4662 //===----------------------------------------------------------------------===//
4663 // TLS Instructions
4664 //
4665
4666 // __aeabi_read_tp preserves the registers r1-r3.
4667 // This is a pseudo inst so that we can get the encoding right,
4668 // complete with fixup for the aeabi_read_tp function.
4669 let isCall = 1,
4670   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4671   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4672                [(set R0, ARMthread_pointer)]>;
4673 }
4674
4675 //===----------------------------------------------------------------------===//
4676 // SJLJ Exception handling intrinsics
4677 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4678 //   address and save #0 in R0 for the non-longjmp case.
4679 //   Since by its nature we may be coming from some other function to get
4680 //   here, and we're using the stack frame for the containing function to
4681 //   save/restore registers, we can't keep anything live in regs across
4682 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4683 //   when we get here from a longjmp(). We force everything out of registers
4684 //   except for our own input by listing the relevant registers in Defs. By
4685 //   doing so, we also cause the prologue/epilogue code to actively preserve
4686 //   all of the callee-saved resgisters, which is exactly what we want.
4687 //   A constant value is passed in $val, and we use the location as a scratch.
4688 //
4689 // These are pseudo-instructions and are lowered to individual MC-insts, so
4690 // no encoding information is necessary.
4691 let Defs =
4692   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4693     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4694   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4695   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4696                                NoItinerary,
4697                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4698                            Requires<[IsARM, HasVFP2]>;
4699 }
4700
4701 let Defs =
4702   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4703   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4704   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4705                                    NoItinerary,
4706                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4707                                 Requires<[IsARM, NoVFP]>;
4708 }
4709
4710 // FIXME: Non-IOS version(s)
4711 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4712     Defs = [ R7, LR, SP ] in {
4713 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4714                              NoItinerary,
4715                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4716                                 Requires<[IsARM, IsIOS]>;
4717 }
4718
4719 // eh.sjlj.dispatchsetup pseudo-instructions.
4720 // These pseudos are used for both ARM and Thumb2. Any differences are
4721 // handled when the pseudo is expanded (which happens before any passes
4722 // that need the instruction size).
4723 let Defs =
4724   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4725     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4726   isBarrier = 1 in
4727 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4728
4729 let Defs =
4730   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4731   isBarrier = 1 in
4732 def Int_eh_sjlj_dispatchsetup_nofp : PseudoInst<(outs), (ins), NoItinerary, []>;
4733
4734
4735 //===----------------------------------------------------------------------===//
4736 // Non-Instruction Patterns
4737 //
4738
4739 // ARMv4 indirect branch using (MOVr PC, dst)
4740 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4741   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4742                     4, IIC_Br, [(brind GPR:$dst)],
4743                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4744                   Requires<[IsARM, NoV4T]>;
4745
4746 // Large immediate handling.
4747
4748 // 32-bit immediate using two piece so_imms or movw + movt.
4749 // This is a single pseudo instruction, the benefit is that it can be remat'd
4750 // as a single unit instead of having to handle reg inputs.
4751 // FIXME: Remove this when we can do generalized remat.
4752 let isReMaterializable = 1, isMoveImm = 1 in
4753 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4754                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4755                            Requires<[IsARM]>;
4756
4757 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4758 // It also makes it possible to rematerialize the instructions.
4759 // FIXME: Remove this when we can do generalized remat and when machine licm
4760 // can properly the instructions.
4761 let isReMaterializable = 1 in {
4762 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4763                               IIC_iMOVix2addpc,
4764                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4765                         Requires<[IsARM, UseMovt]>;
4766
4767 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4768                              IIC_iMOVix2,
4769                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4770                         Requires<[IsARM, UseMovt]>;
4771
4772 let AddedComplexity = 10 in
4773 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4774                                 IIC_iMOVix2ld,
4775                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4776                     Requires<[IsARM, UseMovt]>;
4777 } // isReMaterializable
4778
4779 // ConstantPool, GlobalAddress, and JumpTable
4780 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4781             Requires<[IsARM, DontUseMovt]>;
4782 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4783 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4784             Requires<[IsARM, UseMovt]>;
4785 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4786              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4787
4788 // TODO: add,sub,and, 3-instr forms?
4789
4790 // Tail calls. These patterns also apply to Thumb mode.
4791 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
4792 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4793 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4794
4795 // Direct calls
4796 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
4797 def : ARMPat<(ARMcall_nolink texternalsym:$func),
4798              (BMOVPCB_CALL texternalsym:$func)>;
4799
4800 // zextload i1 -> zextload i8
4801 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4802 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4803
4804 // extload -> zextload
4805 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4806 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4807 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4808 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4809
4810 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4811
4812 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4813 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4814
4815 // smul* and smla*
4816 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4817                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4818                  (SMULBB GPR:$a, GPR:$b)>;
4819 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4820                  (SMULBB GPR:$a, GPR:$b)>;
4821 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4822                       (sra GPR:$b, (i32 16))),
4823                  (SMULBT GPR:$a, GPR:$b)>;
4824 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4825                  (SMULBT GPR:$a, GPR:$b)>;
4826 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4827                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4828                  (SMULTB GPR:$a, GPR:$b)>;
4829 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4830                 (SMULTB GPR:$a, GPR:$b)>;
4831 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4832                       (i32 16)),
4833                  (SMULWB GPR:$a, GPR:$b)>;
4834 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4835                  (SMULWB GPR:$a, GPR:$b)>;
4836
4837 def : ARMV5TEPat<(add GPR:$acc,
4838                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4839                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4840                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4841 def : ARMV5TEPat<(add GPR:$acc,
4842                       (mul sext_16_node:$a, sext_16_node:$b)),
4843                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4844 def : ARMV5TEPat<(add GPR:$acc,
4845                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4846                            (sra GPR:$b, (i32 16)))),
4847                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4848 def : ARMV5TEPat<(add GPR:$acc,
4849                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4850                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4851 def : ARMV5TEPat<(add GPR:$acc,
4852                       (mul (sra GPR:$a, (i32 16)),
4853                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4854                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4855 def : ARMV5TEPat<(add GPR:$acc,
4856                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4857                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4858 def : ARMV5TEPat<(add GPR:$acc,
4859                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4860                            (i32 16))),
4861                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4862 def : ARMV5TEPat<(add GPR:$acc,
4863                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4864                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4865
4866
4867 // Pre-v7 uses MCR for synchronization barriers.
4868 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4869          Requires<[IsARM, HasV6]>;
4870
4871 // SXT/UXT with no rotate
4872 let AddedComplexity = 16 in {
4873 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4874 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4875 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4876 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4877                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4878 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4879                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4880 }
4881
4882 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4883 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4884
4885 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
4886                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
4887 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
4888                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
4889
4890 // Atomic load/store patterns
4891 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
4892              (LDRBrs ldst_so_reg:$src)>;
4893 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
4894              (LDRBi12 addrmode_imm12:$src)>;
4895 def : ARMPat<(atomic_load_16 addrmode3:$src),
4896              (LDRH addrmode3:$src)>;
4897 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
4898              (LDRrs ldst_so_reg:$src)>;
4899 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
4900              (LDRi12 addrmode_imm12:$src)>;
4901 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
4902              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
4903 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
4904              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
4905 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
4906              (STRH GPR:$val, addrmode3:$ptr)>;
4907 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
4908              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
4909 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
4910              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
4911
4912
4913 //===----------------------------------------------------------------------===//
4914 // Thumb Support
4915 //
4916
4917 include "ARMInstrThumb.td"
4918
4919 //===----------------------------------------------------------------------===//
4920 // Thumb2 Support
4921 //
4922
4923 include "ARMInstrThumb2.td"
4924
4925 //===----------------------------------------------------------------------===//
4926 // Floating Point Support
4927 //
4928
4929 include "ARMInstrVFP.td"
4930
4931 //===----------------------------------------------------------------------===//
4932 // Advanced SIMD (NEON) Support
4933 //
4934
4935 include "ARMInstrNEON.td"
4936
4937 //===----------------------------------------------------------------------===//
4938 // Assembler aliases
4939 //
4940
4941 // Memory barriers
4942 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4943 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4944 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4945
4946 // System instructions
4947 def : MnemonicAlias<"swi", "svc">;
4948
4949 // Load / Store Multiple
4950 def : MnemonicAlias<"ldmfd", "ldm">;
4951 def : MnemonicAlias<"ldmia", "ldm">;
4952 def : MnemonicAlias<"ldmea", "ldmdb">;
4953 def : MnemonicAlias<"stmfd", "stmdb">;
4954 def : MnemonicAlias<"stmia", "stm">;
4955 def : MnemonicAlias<"stmea", "stm">;
4956
4957 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4958 // shift amount is zero (i.e., unspecified).
4959 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4960                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
4961         Requires<[IsARM, HasV6]>;
4962 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4963                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
4964         Requires<[IsARM, HasV6]>;
4965
4966 // PUSH/POP aliases for STM/LDM
4967 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4968 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4969
4970 // SSAT/USAT optional shift operand.
4971 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4972                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
4973 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4974                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
4975
4976
4977 // Extend instruction optional rotate operand.
4978 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4979                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4980 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4981                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4982 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4983                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4984 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
4985                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4986 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
4987                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4988 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
4989                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4990
4991 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4992                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4993 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4994                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4995 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4996                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4997 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
4998                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4999 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5000                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5001 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5002                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5003
5004
5005 // RFE aliases
5006 def : MnemonicAlias<"rfefa", "rfeda">;
5007 def : MnemonicAlias<"rfeea", "rfedb">;
5008 def : MnemonicAlias<"rfefd", "rfeia">;
5009 def : MnemonicAlias<"rfeed", "rfeib">;
5010 def : MnemonicAlias<"rfe", "rfeia">;
5011
5012 // SRS aliases
5013 def : MnemonicAlias<"srsfa", "srsda">;
5014 def : MnemonicAlias<"srsea", "srsdb">;
5015 def : MnemonicAlias<"srsfd", "srsia">;
5016 def : MnemonicAlias<"srsed", "srsib">;
5017 def : MnemonicAlias<"srs", "srsia">;
5018
5019 // QSAX == QSUBADDX
5020 def : MnemonicAlias<"qsubaddx", "qsax">;
5021 // SASX == SADDSUBX
5022 def : MnemonicAlias<"saddsubx", "sasx">;
5023 // SHASX == SHADDSUBX
5024 def : MnemonicAlias<"shaddsubx", "shasx">;
5025 // SHSAX == SHSUBADDX
5026 def : MnemonicAlias<"shsubaddx", "shsax">;
5027 // SSAX == SSUBADDX
5028 def : MnemonicAlias<"ssubaddx", "ssax">;
5029 // UASX == UADDSUBX
5030 def : MnemonicAlias<"uaddsubx", "uasx">;
5031 // UHASX == UHADDSUBX
5032 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5033 // UHSAX == UHSUBADDX
5034 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5035 // UQASX == UQADDSUBX
5036 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5037 // UQSAX == UQSUBADDX
5038 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5039 // USAX == USUBADDX
5040 def : MnemonicAlias<"usubaddx", "usax">;
5041
5042 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5043 // for isel.
5044 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5045                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5046 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5047                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5048 // Same for AND <--> BIC
5049 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5050                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5051                           pred:$p, cc_out:$s)>;
5052 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5053                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5054                           pred:$p, cc_out:$s)>;
5055 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5056                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5057                           pred:$p, cc_out:$s)>;
5058 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5059                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5060                           pred:$p, cc_out:$s)>;
5061
5062 // Likewise, "add Rd, so_imm_neg" -> sub
5063 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5064                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5065 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5066                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5067 // Same for CMP <--> CMN via so_imm_neg
5068 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5069                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5070 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5071                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5072
5073 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5074 // LSR, ROR, and RRX instructions.
5075 // FIXME: We need C++ parser hooks to map the alias to the MOV
5076 //        encoding. It seems we should be able to do that sort of thing
5077 //        in tblgen, but it could get ugly.
5078 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5079 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5080                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5081                              cc_out:$s)>;
5082 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5083                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5084                              cc_out:$s)>;
5085 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5086                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5087                              cc_out:$s)>;
5088 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5089                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5090                              cc_out:$s)>;
5091 }
5092 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5093                         (ins GPRnopc:$Rd, GPRnopc:$Rm, pred:$p, cc_out:$s)>;
5094 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5095 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5096                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5097                              cc_out:$s)>;
5098 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5099                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5100                              cc_out:$s)>;
5101 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5102                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5103                              cc_out:$s)>;
5104 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5105                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5106                              cc_out:$s)>;
5107 }
5108
5109 // "neg" is and alias for "rsb rd, rn, #0"
5110 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5111                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5112
5113 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5114 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5115          Requires<[IsARM, NoV6]>;
5116
5117 // UMULL/SMULL are available on all arches, but the instruction definitions
5118 // need difference constraints pre-v6. Use these aliases for the assembly
5119 // parsing on pre-v6.
5120 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5121             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5122          Requires<[IsARM, NoV6]>;
5123 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5124             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5125          Requires<[IsARM, NoV6]>;
5126
5127 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5128 // is discarded.
5129 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;