lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 151 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 152 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 153 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 154 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 155 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 156 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 157 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 158 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 159 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 160 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 161 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 162 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 163 def HasFP16          : Predicate<"Subtarget->hasFP16()">, AssemblerPredicate;
 164 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 165 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 166                                  AssemblerPredicate;
 167 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 168                                  AssemblerPredicate;
 169 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 170                                  AssemblerPredicate;
 171 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 172                                  AssemblerPredicate;
 173 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 174 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 175 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 176 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 177 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 178 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 179 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 180 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 181
 182 // FIXME: Eventually this will be just "hasV6T2Ops".
 183 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 184 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 185 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 186
 187 //===----------------------------------------------------------------------===//
 188 // ARM Flag Definitions.
 189
 190 class RegConstraint<string C> {
 191   string Constraints = C;
 192 }
 193
 194 //===----------------------------------------------------------------------===//
 195 //  ARM specific transformation functions and pattern fragments.
 196 //
 197
 198 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 199 // so_imm_neg def below.
 200 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 201   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 202 }]>;
 203
 204 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 205 // so_imm_not def below.
 206 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 207   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 208 }]>;
 209
 210 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 211 def imm1_15 : ImmLeaf<i32, [{
 212   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 213 }]>;
 214
 215 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 216 def imm16_31 : ImmLeaf<i32, [{
 217   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 218 }]>;
 219
 220 def so_imm_neg :
 221   PatLeaf<(imm), [{
 222     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 223   }], so_imm_neg_XFORM>;
 224
 225 def so_imm_not :
 226   PatLeaf<(imm), [{
 227     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 228   }], so_imm_not_XFORM>;
 229
 230 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 231 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 232   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 233 }]>;
 234
 235 /// Split a 32-bit immediate into two 16 bit parts.
 236 def hi16 : SDNodeXForm<imm, [{
 237   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 238 }]>;
 239
 240 def lo16AllZero : PatLeaf<(i32 imm), [{
 241   // Returns true if all low 16-bits are 0.
 242   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 243 }], hi16>;
 244
 245 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 246 /// [0.65535].
 247 def imm0_65535 : ImmLeaf<i32, [{
 248   return Imm >= 0 && Imm < 65536;
 249 }]>;
 250
 251 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 252 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 253
 254 /// adde and sube predicates - True based on whether the carry flag output
 255 /// will be needed or not.
 256 def adde_dead_carry :
 257   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 258   [{return !N->hasAnyUseOfValue(1);}]>;
 259 def sube_dead_carry :
 260   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 261   [{return !N->hasAnyUseOfValue(1);}]>;
 262 def adde_live_carry :
 263   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 264   [{return N->hasAnyUseOfValue(1);}]>;
 265 def sube_live_carry :
 266   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 267   [{return N->hasAnyUseOfValue(1);}]>;
 268
 269 // An 'and' node with a single use.
 270 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 271   return N->hasOneUse();
 272 }]>;
 273
 274 // An 'xor' node with a single use.
 275 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 276   return N->hasOneUse();
 277 }]>;
 278
 279 // An 'fmul' node with a single use.
 280 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 281   return N->hasOneUse();
 282 }]>;
 283
 284 // An 'fadd' node which checks for single non-hazardous use.
 285 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 286   return hasNoVMLxHazardUse(N);
 287 }]>;
 288
 289 // An 'fsub' node which checks for single non-hazardous use.
 290 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 291   return hasNoVMLxHazardUse(N);
 292 }]>;
 293
 294 //===----------------------------------------------------------------------===//
 295 // Operand Definitions.
 296 //
 297
 298 // Branch target.
 299 // FIXME: rename brtarget to t2_brtarget
 300 def brtarget : Operand<OtherVT> {
 301   let EncoderMethod = "getBranchTargetOpValue";
 302 }
 303
 304 // FIXME: get rid of this one?
 305 def uncondbrtarget : Operand<OtherVT> {
 306   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 307 }
 308
 309 // Branch target for ARM. Handles conditional/unconditional
 310 def br_target : Operand<OtherVT> {
 311   let EncoderMethod = "getARMBranchTargetOpValue";
 312 }
 313
 314 // Call target.
 315 // FIXME: rename bltarget to t2_bl_target?
 316 def bltarget : Operand<i32> {
 317   // Encoded the same as branch targets.
 318   let EncoderMethod = "getBranchTargetOpValue";
 319 }
 320
 321 // Call target for ARM. Handles conditional/unconditional
 322 // FIXME: rename bl_target to t2_bltarget?
 323 def bl_target : Operand<i32> {
 324   // Encoded the same as branch targets.
 325   let EncoderMethod = "getARMBranchTargetOpValue";
 326 }
 327
 328
 329 // A list of registers separated by comma. Used by load/store multiple.
 330 def RegListAsmOperand : AsmOperandClass {
 331   let Name = "RegList";
 332   let SuperClasses = [];
 333 }
 334
 335 def DPRRegListAsmOperand : AsmOperandClass {
 336   let Name = "DPRRegList";
 337   let SuperClasses = [];
 338 }
 339
 340 def SPRRegListAsmOperand : AsmOperandClass {
 341   let Name = "SPRRegList";
 342   let SuperClasses = [];
 343 }
 344
 345 def reglist : Operand<i32> {
 346   let EncoderMethod = "getRegisterListOpValue";
 347   let ParserMatchClass = RegListAsmOperand;
 348   let PrintMethod = "printRegisterList";
 349 }
 350
 351 def dpr_reglist : Operand<i32> {
 352   let EncoderMethod = "getRegisterListOpValue";
 353   let ParserMatchClass = DPRRegListAsmOperand;
 354   let PrintMethod = "printRegisterList";
 355 }
 356
 357 def spr_reglist : Operand<i32> {
 358   let EncoderMethod = "getRegisterListOpValue";
 359   let ParserMatchClass = SPRRegListAsmOperand;
 360   let PrintMethod = "printRegisterList";
 361 }
 362
 363 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 364 def cpinst_operand : Operand<i32> {
 365   let PrintMethod = "printCPInstOperand";
 366 }
 367
 368 // Local PC labels.
 369 def pclabel : Operand<i32> {
 370   let PrintMethod = "printPCLabel";
 371 }
 372
 373 // ADR instruction labels.
 374 def adrlabel : Operand<i32> {
 375   let EncoderMethod = "getAdrLabelOpValue";
 376 }
 377
 378 def neon_vcvt_imm32 : Operand<i32> {
 379   let EncoderMethod = "getNEONVcvtImm32OpValue";
 380 }
 381
 382 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 383 def rot_imm : Operand<i32>, ImmLeaf<i32, [{
 384     int32_t v = (int32_t)Imm;
 385     return v == 8 || v == 16 || v == 24; }]> {
 386   let EncoderMethod = "getRotImmOpValue";
 387 }
 388
 389 def ShifterAsmOperand : AsmOperandClass {
 390   let Name = "Shifter";
 391   let SuperClasses = [];
 392 }
 393
 394 // shift_imm: An integer that encodes a shift amount and the type of shift
 395 // (currently either asr or lsl) using the same encoding used for the
 396 // immediates in so_reg operands.
 397 def shift_imm : Operand<i32> {
 398   let PrintMethod = "printShiftImmOperand";
 399   let ParserMatchClass = ShifterAsmOperand;
 400 }
 401
 402 // shifter_operand operands: so_reg and so_imm.
 403 def so_reg : Operand<i32>,    // reg reg imm
 404              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 405                             [shl,srl,sra,rotr]> {
 406   let EncoderMethod = "getSORegOpValue";
 407   let PrintMethod = "printSORegOperand";
 408   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 409 }
 410 def shift_so_reg : Operand<i32>,    // reg reg imm
 411                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 412                                   [shl,srl,sra,rotr]> {
 413   let EncoderMethod = "getSORegOpValue";
 414   let PrintMethod = "printSORegOperand";
 415   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 416 }
 417
 418 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 419 // 8-bit immediate rotated by an arbitrary number of bits.
 420 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 421     return ARM_AM::getSOImmVal(Imm) != -1;
 422   }]> {
 423   let EncoderMethod = "getSOImmOpValue";
 424   let PrintMethod = "printSOImmOperand";
 425 }
 426
 427 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 428 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 429 // get the first/second pieces.
 430 def so_imm2part : PatLeaf<(imm), [{
 431       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 432 }]>;
 433
 434 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 435 ///
 436 def arm_i32imm : PatLeaf<(imm), [{
 437   if (Subtarget->hasV6T2Ops())
 438     return true;
 439   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 440 }]>;
 441
 442 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 443 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 444   return Imm >= 0 && Imm < 32;
 445 }]>;
 446
 447 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 448 def imm0_31_m1 : Operand<i32>, ImmLeaf<i32, [{
 449   return Imm >= 0 && Imm < 32;
 450 }]> {
 451   let EncoderMethod = "getImmMinusOneOpValue";
 452 }
 453
 454 // i32imm_hilo16 - For movt/movw - sets the MC Encoder method.
 455 // The imm is split into imm{15-12}, imm{11-0}
 456 //
 457 def i32imm_hilo16 : Operand<i32> {
 458   let EncoderMethod = "getHiLo16ImmOpValue";
 459 }
 460
 461 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 462 /// e.g., 0xf000ffff
 463 def bf_inv_mask_imm : Operand<i32>,
 464                       PatLeaf<(imm), [{
 465   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 466 }] > {
 467   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 468   let PrintMethod = "printBitfieldInvMaskImmOperand";
 469 }
 470
 471 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 472 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 473   return isInt<5>(Imm);
 474 }]>;
 475
 476 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 477 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 478   return Imm > 0 &&  Imm <= 32;
 479 }] > {
 480   let EncoderMethod = "getMsbOpValue";
 481 }
 482
 483 def ssat_imm : Operand<i32>, ImmLeaf<i32, [{
 484   return Imm > 0 && Imm <= 32;
 485 }]> {
 486   let EncoderMethod = "getSsatBitPosValue";
 487 }
 488
 489 // Define ARM specific addressing modes.
 490
 491 def MemMode2AsmOperand : AsmOperandClass {
 492   let Name = "MemMode2";
 493   let SuperClasses = [];
 494   let ParserMethod = "tryParseMemMode2Operand";
 495 }
 496
 497 def MemMode3AsmOperand : AsmOperandClass {
 498   let Name = "MemMode3";
 499   let SuperClasses = [];
 500   let ParserMethod = "tryParseMemMode3Operand";
 501 }
 502
 503 // addrmode_imm12 := reg +/- imm12
 504 //
 505 def addrmode_imm12 : Operand<i32>,
 506                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 507   // 12-bit immediate operand. Note that instructions using this encode
 508   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 509   // immediate values are as normal.
 510
 511   let EncoderMethod = "getAddrModeImm12OpValue";
 512   let PrintMethod = "printAddrModeImm12Operand";
 513   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 514 }
 515 // ldst_so_reg := reg +/- reg shop imm
 516 //
 517 def ldst_so_reg : Operand<i32>,
 518                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 519   let EncoderMethod = "getLdStSORegOpValue";
 520   // FIXME: Simplify the printer
 521   let PrintMethod = "printAddrMode2Operand";
 522   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 523 }
 524
 525 // addrmode2 := reg +/- imm12
 526 //           := reg +/- reg shop imm
 527 //
 528 def addrmode2 : Operand<i32>,
 529                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 530   let EncoderMethod = "getAddrMode2OpValue";
 531   let PrintMethod = "printAddrMode2Operand";
 532   let ParserMatchClass = MemMode2AsmOperand;
 533   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 534 }
 535
 536 def am2offset : Operand<i32>,
 537                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 538                 [], [SDNPWantRoot]> {
 539   let EncoderMethod = "getAddrMode2OffsetOpValue";
 540   let PrintMethod = "printAddrMode2OffsetOperand";
 541   let MIOperandInfo = (ops GPR, i32imm);
 542 }
 543
 544 // addrmode3 := reg +/- reg
 545 // addrmode3 := reg +/- imm8
 546 //
 547 def addrmode3 : Operand<i32>,
 548                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 549   let EncoderMethod = "getAddrMode3OpValue";
 550   let PrintMethod = "printAddrMode3Operand";
 551   let ParserMatchClass = MemMode3AsmOperand;
 552   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 553 }
 554
 555 def am3offset : Operand<i32>,
 556                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 557                                [], [SDNPWantRoot]> {
 558   let EncoderMethod = "getAddrMode3OffsetOpValue";
 559   let PrintMethod = "printAddrMode3OffsetOperand";
 560   let MIOperandInfo = (ops GPR, i32imm);
 561 }
 562
 563 // ldstm_mode := {ia, ib, da, db}
 564 //
 565 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 566   let EncoderMethod = "getLdStmModeOpValue";
 567   let PrintMethod = "printLdStmModeOperand";
 568 }
 569
 570 def MemMode5AsmOperand : AsmOperandClass {
 571   let Name = "MemMode5";
 572   let SuperClasses = [];
 573 }
 574
 575 // addrmode5 := reg +/- imm8*4
 576 //
 577 def addrmode5 : Operand<i32>,
 578                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 579   let PrintMethod = "printAddrMode5Operand";
 580   let MIOperandInfo = (ops GPR:$base, i32imm);
 581   let ParserMatchClass = MemMode5AsmOperand;
 582   let EncoderMethod = "getAddrMode5OpValue";
 583 }
 584
 585 // addrmode6 := reg with optional alignment
 586 //
 587 def addrmode6 : Operand<i32>,
 588                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 589   let PrintMethod = "printAddrMode6Operand";
 590   let MIOperandInfo = (ops GPR:$addr, i32imm);
 591   let EncoderMethod = "getAddrMode6AddressOpValue";
 592 }
 593
 594 def am6offset : Operand<i32>,
 595                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 596                                [], [SDNPWantRoot]> {
 597   let PrintMethod = "printAddrMode6OffsetOperand";
 598   let MIOperandInfo = (ops GPR);
 599   let EncoderMethod = "getAddrMode6OffsetOpValue";
 600 }
 601
 602 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 603 // (single element from one lane) for size 32.
 604 def addrmode6oneL32 : Operand<i32>,
 605                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 606   let PrintMethod = "printAddrMode6Operand";
 607   let MIOperandInfo = (ops GPR:$addr, i32imm);
 608   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 609 }
 610
 611 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 612 // instructions, specifically VLD4-dup.
 613 def addrmode6dup : Operand<i32>,
 614                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 615   let PrintMethod = "printAddrMode6Operand";
 616   let MIOperandInfo = (ops GPR:$addr, i32imm);
 617   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 618 }
 619
 620 // addrmodepc := pc + reg
 621 //
 622 def addrmodepc : Operand<i32>,
 623                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 624   let PrintMethod = "printAddrModePCOperand";
 625   let MIOperandInfo = (ops GPR, i32imm);
 626 }
 627
 628 def MemMode7AsmOperand : AsmOperandClass {
 629   let Name = "MemMode7";
 630   let SuperClasses = [];
 631 }
 632
 633 // addrmode7 := reg
 634 // Used by load/store exclusive instructions. Useful to enable right assembly
 635 // parsing and printing. Not used for any codegen matching.
 636 //
 637 def addrmode7 : Operand<i32> {
 638   let PrintMethod = "printAddrMode7Operand";
 639   let MIOperandInfo = (ops GPR);
 640   let ParserMatchClass = MemMode7AsmOperand;
 641 }
 642
 643 def nohash_imm : Operand<i32> {
 644   let PrintMethod = "printNoHashImmediate";
 645 }
 646
 647 def CoprocNumAsmOperand : AsmOperandClass {
 648   let Name = "CoprocNum";
 649   let SuperClasses = [];
 650   let ParserMethod = "tryParseCoprocNumOperand";
 651 }
 652
 653 def CoprocRegAsmOperand : AsmOperandClass {
 654   let Name = "CoprocReg";
 655   let SuperClasses = [];
 656   let ParserMethod = "tryParseCoprocRegOperand";
 657 }
 658
 659 def p_imm : Operand<i32> {
 660   let PrintMethod = "printPImmediate";
 661   let ParserMatchClass = CoprocNumAsmOperand;
 662 }
 663
 664 def c_imm : Operand<i32> {
 665   let PrintMethod = "printCImmediate";
 666   let ParserMatchClass = CoprocRegAsmOperand;
 667 }
 668
 669 //===----------------------------------------------------------------------===//
 670
 671 include "ARMInstrFormats.td"
 672
 673 //===----------------------------------------------------------------------===//
 674 // Multiclass helpers...
 675 //
 676
 677 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 678 /// binop that produces a value.
 679 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 680                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 681                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 682   // The register-immediate version is re-materializable. This is useful
 683   // in particular for taking the address of a local.
 684   let isReMaterializable = 1 in {
 685   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 686                iii, opc, "\t$Rd, $Rn, $imm",
 687                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 688     bits<4> Rd;
 689     bits<4> Rn;
 690     bits<12> imm;
 691     let Inst{25} = 1;
 692     let Inst{19-16} = Rn;
 693     let Inst{15-12} = Rd;
 694     let Inst{11-0} = imm;
 695   }
 696   }
 697   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 698                iir, opc, "\t$Rd, $Rn, $Rm",
 699                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 700     bits<4> Rd;
 701     bits<4> Rn;
 702     bits<4> Rm;
 703     let Inst{25} = 0;
 704     let isCommutable = Commutable;
 705     let Inst{19-16} = Rn;
 706     let Inst{15-12} = Rd;
 707     let Inst{11-4} = 0b00000000;
 708     let Inst{3-0} = Rm;
 709   }
 710   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 711                iis, opc, "\t$Rd, $Rn, $shift",
 712                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 713     bits<4> Rd;
 714     bits<4> Rn;
 715     bits<12> shift;
 716     let Inst{25} = 0;
 717     let Inst{19-16} = Rn;
 718     let Inst{15-12} = Rd;
 719     let Inst{11-0} = shift;
 720   }
 721
 722   // Assembly aliases for optional destination operand when it's the same
 723   // as the source operand.
 724   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 725      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 726                                                     so_imm:$imm, pred:$p,
 727                                                     cc_out:$s)>,
 728      Requires<[IsARM]>;
 729   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 730      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 731                                                     GPR:$Rm, pred:$p,
 732                                                     cc_out:$s)>,
 733      Requires<[IsARM]>;
 734   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 735      (!cast<Instruction>(!strconcat(baseOpc, "rs")) GPR:$Rdn, GPR:$Rdn,
 736                                                     so_reg:$shift, pred:$p,
 737                                                     cc_out:$s)>,
 738      Requires<[IsARM]>;
 739 }
 740
 741 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 742 /// instruction modifies the CPSR register.
 743 let isCodeGenOnly = 1, Defs = [CPSR] in {
 744 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 745                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 746                          PatFrag opnode, bit Commutable = 0> {
 747   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 748                iii, opc, "\t$Rd, $Rn, $imm",
 749                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 750     bits<4> Rd;
 751     bits<4> Rn;
 752     bits<12> imm;
 753     let Inst{25} = 1;
 754     let Inst{20} = 1;
 755     let Inst{19-16} = Rn;
 756     let Inst{15-12} = Rd;
 757     let Inst{11-0} = imm;
 758   }
 759   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 760                iir, opc, "\t$Rd, $Rn, $Rm",
 761                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 762     bits<4> Rd;
 763     bits<4> Rn;
 764     bits<4> Rm;
 765     let isCommutable = Commutable;
 766     let Inst{25} = 0;
 767     let Inst{20} = 1;
 768     let Inst{19-16} = Rn;
 769     let Inst{15-12} = Rd;
 770     let Inst{11-4} = 0b00000000;
 771     let Inst{3-0} = Rm;
 772   }
 773   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 774                iis, opc, "\t$Rd, $Rn, $shift",
 775                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 776     bits<4> Rd;
 777     bits<4> Rn;
 778     bits<12> shift;
 779     let Inst{25} = 0;
 780     let Inst{20} = 1;
 781     let Inst{19-16} = Rn;
 782     let Inst{15-12} = Rd;
 783     let Inst{11-0} = shift;
 784   }
 785 }
 786 }
 787
 788 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 789 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 790 /// a explicit result, only implicitly set CPSR.
 791 let isCompare = 1, Defs = [CPSR] in {
 792 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 793                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 794                        PatFrag opnode, bit Commutable = 0> {
 795   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 796                opc, "\t$Rn, $imm",
 797                [(opnode GPR:$Rn, so_imm:$imm)]> {
 798     bits<4> Rn;
 799     bits<12> imm;
 800     let Inst{25} = 1;
 801     let Inst{20} = 1;
 802     let Inst{19-16} = Rn;
 803     let Inst{15-12} = 0b0000;
 804     let Inst{11-0} = imm;
 805   }
 806   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 807                opc, "\t$Rn, $Rm",
 808                [(opnode GPR:$Rn, GPR:$Rm)]> {
 809     bits<4> Rn;
 810     bits<4> Rm;
 811     let isCommutable = Commutable;
 812     let Inst{25} = 0;
 813     let Inst{20} = 1;
 814     let Inst{19-16} = Rn;
 815     let Inst{15-12} = 0b0000;
 816     let Inst{11-4} = 0b00000000;
 817     let Inst{3-0} = Rm;
 818   }
 819   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 820                opc, "\t$Rn, $shift",
 821                [(opnode GPR:$Rn, so_reg:$shift)]> {
 822     bits<4> Rn;
 823     bits<12> shift;
 824     let Inst{25} = 0;
 825     let Inst{20} = 1;
 826     let Inst{19-16} = Rn;
 827     let Inst{15-12} = 0b0000;
 828     let Inst{11-0} = shift;
 829   }
 830 }
 831 }
 832
 833 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 834 /// register and one whose operand is a register rotated by 8/16/24.
 835 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 836 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 837   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 838                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 839                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 840               Requires<[IsARM, HasV6]> {
 841     bits<4> Rd;
 842     bits<4> Rm;
 843     let Inst{19-16} = 0b1111;
 844     let Inst{15-12} = Rd;
 845     let Inst{11-10} = 0b00;
 846     let Inst{3-0}   = Rm;
 847   }
 848   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 849                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 850                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 851               Requires<[IsARM, HasV6]> {
 852     bits<4> Rd;
 853     bits<4> Rm;
 854     bits<2> rot;
 855     let Inst{19-16} = 0b1111;
 856     let Inst{15-12} = Rd;
 857     let Inst{11-10} = rot;
 858     let Inst{3-0}   = Rm;
 859   }
 860 }
 861
 862 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 863   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 864                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 865                  [/* For disassembly only; pattern left blank */]>,
 866               Requires<[IsARM, HasV6]> {
 867     let Inst{19-16} = 0b1111;
 868     let Inst{11-10} = 0b00;
 869   }
 870   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 871                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 872                  [/* For disassembly only; pattern left blank */]>,
 873               Requires<[IsARM, HasV6]> {
 874     bits<2> rot;
 875     let Inst{19-16} = 0b1111;
 876     let Inst{11-10} = rot;
 877   }
 878 }
 879
 880 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 881 /// register and one whose operand is a register rotated by 8/16/24.
 882 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 883   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 884                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 885                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 886                Requires<[IsARM, HasV6]> {
 887     bits<4> Rd;
 888     bits<4> Rm;
 889     bits<4> Rn;
 890     let Inst{19-16} = Rn;
 891     let Inst{15-12} = Rd;
 892     let Inst{11-10} = 0b00;
 893     let Inst{9-4}   = 0b000111;
 894     let Inst{3-0}   = Rm;
 895   }
 896   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 897                                              rot_imm:$rot),
 898                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 899                   [(set GPR:$Rd, (opnode GPR:$Rn,
 900                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 901                   Requires<[IsARM, HasV6]> {
 902     bits<4> Rd;
 903     bits<4> Rm;
 904     bits<4> Rn;
 905     bits<2> rot;
 906     let Inst{19-16} = Rn;
 907     let Inst{15-12} = Rd;
 908     let Inst{11-10} = rot;
 909     let Inst{9-4}   = 0b000111;
 910     let Inst{3-0}   = Rm;
 911   }
 912 }
 913
 914 // For disassembly only.
 915 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 916   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 917                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 918                   [/* For disassembly only; pattern left blank */]>,
 919                Requires<[IsARM, HasV6]> {
 920     let Inst{11-10} = 0b00;
 921   }
 922   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 923                                              rot_imm:$rot),
 924                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 925                   [/* For disassembly only; pattern left blank */]>,
 926                   Requires<[IsARM, HasV6]> {
 927     bits<4> Rn;
 928     bits<2> rot;
 929     let Inst{19-16} = Rn;
 930     let Inst{11-10} = rot;
 931   }
 932 }
 933
 934 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 935 let Uses = [CPSR] in {
 936 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 937                              bit Commutable = 0> {
 938   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 939                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 940                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 941                Requires<[IsARM]> {
 942     bits<4> Rd;
 943     bits<4> Rn;
 944     bits<12> imm;
 945     let Inst{25} = 1;
 946     let Inst{15-12} = Rd;
 947     let Inst{19-16} = Rn;
 948     let Inst{11-0} = imm;
 949   }
 950   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 951                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 952                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 953                Requires<[IsARM]> {
 954     bits<4> Rd;
 955     bits<4> Rn;
 956     bits<4> Rm;
 957     let Inst{11-4} = 0b00000000;
 958     let Inst{25} = 0;
 959     let isCommutable = Commutable;
 960     let Inst{3-0} = Rm;
 961     let Inst{15-12} = Rd;
 962     let Inst{19-16} = Rn;
 963   }
 964   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 965                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 966                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 967                Requires<[IsARM]> {
 968     bits<4> Rd;
 969     bits<4> Rn;
 970     bits<12> shift;
 971     let Inst{25} = 0;
 972     let Inst{11-0} = shift;
 973     let Inst{15-12} = Rd;
 974     let Inst{19-16} = Rn;
 975   }
 976 }
 977 }
 978
 979 // Carry setting variants
 980 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
 981 let usesCustomInserter = 1 in {
 982 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
 983   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 984                Size4Bytes, IIC_iALUi,
 985                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
 986   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 987                Size4Bytes, IIC_iALUr,
 988                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 989     let isCommutable = Commutable;
 990   }
 991   def rs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 992                Size4Bytes, IIC_iALUsr,
 993                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>;
 994 }
 995 }
 996
 997 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 998 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
 999            InstrItinClass iir, PatFrag opnode> {
1000   // Note: We use the complex addrmode_imm12 rather than just an input
1001   // GPR and a constrained immediate so that we can use this to match
1002   // frame index references and avoid matching constant pool references.
1003   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1004                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1005                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1006     bits<4>  Rt;
1007     bits<17> addr;
1008     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1009     let Inst{19-16} = addr{16-13};  // Rn
1010     let Inst{15-12} = Rt;
1011     let Inst{11-0}  = addr{11-0};   // imm12
1012   }
1013   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1014                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1015                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1016     bits<4>  Rt;
1017     bits<17> shift;
1018     let shift{4}    = 0;            // Inst{4} = 0
1019     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1020     let Inst{19-16} = shift{16-13}; // Rn
1021     let Inst{15-12} = Rt;
1022     let Inst{11-0}  = shift{11-0};
1023   }
1024 }
1025 }
1026
1027 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1028            InstrItinClass iir, PatFrag opnode> {
1029   // Note: We use the complex addrmode_imm12 rather than just an input
1030   // GPR and a constrained immediate so that we can use this to match
1031   // frame index references and avoid matching constant pool references.
1032   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1033                    (ins GPR:$Rt, addrmode_imm12:$addr),
1034                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1035                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1036     bits<4> Rt;
1037     bits<17> addr;
1038     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1039     let Inst{19-16} = addr{16-13};  // Rn
1040     let Inst{15-12} = Rt;
1041     let Inst{11-0}  = addr{11-0};   // imm12
1042   }
1043   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1044                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1045                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1046     bits<4> Rt;
1047     bits<17> shift;
1048     let shift{4}    = 0;            // Inst{4} = 0
1049     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1050     let Inst{19-16} = shift{16-13}; // Rn
1051     let Inst{15-12} = Rt;
1052     let Inst{11-0}  = shift{11-0};
1053   }
1054 }
1055 //===----------------------------------------------------------------------===//
1056 // Instructions
1057 //===----------------------------------------------------------------------===//
1058
1059 //===----------------------------------------------------------------------===//
1060 //  Miscellaneous Instructions.
1061 //
1062
1063 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1064 /// the function.  The first operand is the ID# for this instruction, the second
1065 /// is the index into the MachineConstantPool that this is, the third is the
1066 /// size in bytes of this constant pool entry.
1067 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1068 def CONSTPOOL_ENTRY :
1069 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1070                     i32imm:$size), NoItinerary, []>;
1071
1072 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1073 // from removing one half of the matched pairs. That breaks PEI, which assumes
1074 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1075 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1076 def ADJCALLSTACKUP :
1077 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1078            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1079
1080 def ADJCALLSTACKDOWN :
1081 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1082            [(ARMcallseq_start timm:$amt)]>;
1083 }
1084
1085 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1086              [/* For disassembly only; pattern left blank */]>,
1087           Requires<[IsARM, HasV6T2]> {
1088   let Inst{27-16} = 0b001100100000;
1089   let Inst{15-8} = 0b11110000;
1090   let Inst{7-0} = 0b00000000;
1091 }
1092
1093 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1094              [/* For disassembly only; pattern left blank */]>,
1095           Requires<[IsARM, HasV6T2]> {
1096   let Inst{27-16} = 0b001100100000;
1097   let Inst{15-8} = 0b11110000;
1098   let Inst{7-0} = 0b00000001;
1099 }
1100
1101 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1102              [/* For disassembly only; pattern left blank */]>,
1103           Requires<[IsARM, HasV6T2]> {
1104   let Inst{27-16} = 0b001100100000;
1105   let Inst{15-8} = 0b11110000;
1106   let Inst{7-0} = 0b00000010;
1107 }
1108
1109 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1110              [/* For disassembly only; pattern left blank */]>,
1111           Requires<[IsARM, HasV6T2]> {
1112   let Inst{27-16} = 0b001100100000;
1113   let Inst{15-8} = 0b11110000;
1114   let Inst{7-0} = 0b00000011;
1115 }
1116
1117 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1118              "\t$dst, $a, $b",
1119              [/* For disassembly only; pattern left blank */]>,
1120           Requires<[IsARM, HasV6]> {
1121   bits<4> Rd;
1122   bits<4> Rn;
1123   bits<4> Rm;
1124   let Inst{3-0} = Rm;
1125   let Inst{15-12} = Rd;
1126   let Inst{19-16} = Rn;
1127   let Inst{27-20} = 0b01101000;
1128   let Inst{7-4} = 0b1011;
1129   let Inst{11-8} = 0b1111;
1130 }
1131
1132 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1133              [/* For disassembly only; pattern left blank */]>,
1134           Requires<[IsARM, HasV6T2]> {
1135   let Inst{27-16} = 0b001100100000;
1136   let Inst{15-8} = 0b11110000;
1137   let Inst{7-0} = 0b00000100;
1138 }
1139
1140 // The i32imm operand $val can be used by a debugger to store more information
1141 // about the breakpoint.
1142 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1143               [/* For disassembly only; pattern left blank */]>,
1144            Requires<[IsARM]> {
1145   bits<16> val;
1146   let Inst{3-0} = val{3-0};
1147   let Inst{19-8} = val{15-4};
1148   let Inst{27-20} = 0b00010010;
1149   let Inst{7-4} = 0b0111;
1150 }
1151
1152 // Change Processor State is a system instruction -- for disassembly and
1153 // parsing only.
1154 // FIXME: Since the asm parser has currently no clean way to handle optional
1155 // operands, create 3 versions of the same instruction. Once there's a clean
1156 // framework to represent optional operands, change this behavior.
1157 class CPS<dag iops, string asm_ops>
1158   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1159         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1160   bits<2> imod;
1161   bits<3> iflags;
1162   bits<5> mode;
1163   bit M;
1164
1165   let Inst{31-28} = 0b1111;
1166   let Inst{27-20} = 0b00010000;
1167   let Inst{19-18} = imod;
1168   let Inst{17}    = M; // Enabled if mode is set;
1169   let Inst{16}    = 0;
1170   let Inst{8-6}   = iflags;
1171   let Inst{5}     = 0;
1172   let Inst{4-0}   = mode;
1173 }
1174
1175 let M = 1 in
1176   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1177                   "$imod\t$iflags, $mode">;
1178 let mode = 0, M = 0 in
1179   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1180
1181 let imod = 0, iflags = 0, M = 1 in
1182   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1183
1184 // Preload signals the memory system of possible future data/instruction access.
1185 // These are for disassembly only.
1186 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1187
1188   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1189                 !strconcat(opc, "\t$addr"),
1190                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1191     bits<4> Rt;
1192     bits<17> addr;
1193     let Inst{31-26} = 0b111101;
1194     let Inst{25} = 0; // 0 for immediate form
1195     let Inst{24} = data;
1196     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1197     let Inst{22} = read;
1198     let Inst{21-20} = 0b01;
1199     let Inst{19-16} = addr{16-13};  // Rn
1200     let Inst{15-12} = 0b1111;
1201     let Inst{11-0}  = addr{11-0};   // imm12
1202   }
1203
1204   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1205                !strconcat(opc, "\t$shift"),
1206                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1207     bits<17> shift;
1208     let Inst{31-26} = 0b111101;
1209     let Inst{25} = 1; // 1 for register form
1210     let Inst{24} = data;
1211     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1212     let Inst{22} = read;
1213     let Inst{21-20} = 0b01;
1214     let Inst{19-16} = shift{16-13}; // Rn
1215     let Inst{15-12} = 0b1111;
1216     let Inst{11-0}  = shift{11-0};
1217   }
1218 }
1219
1220 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1221 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1222 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1223
1224 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1225                  "setend\t$end",
1226                  [/* For disassembly only; pattern left blank */]>,
1227                Requires<[IsARM]> {
1228   bits<1> end;
1229   let Inst{31-10} = 0b1111000100000001000000;
1230   let Inst{9} = end;
1231   let Inst{8-0} = 0;
1232 }
1233
1234 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1235              [/* For disassembly only; pattern left blank */]>,
1236           Requires<[IsARM, HasV7]> {
1237   bits<4> opt;
1238   let Inst{27-4} = 0b001100100000111100001111;
1239   let Inst{3-0} = opt;
1240 }
1241
1242 // A5.4 Permanently UNDEFINED instructions.
1243 let isBarrier = 1, isTerminator = 1 in
1244 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1245                "trap", [(trap)]>,
1246            Requires<[IsARM]> {
1247   let Inst = 0xe7ffdefe;
1248 }
1249
1250 // Address computation and loads and stores in PIC mode.
1251 let isNotDuplicable = 1 in {
1252 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1253                             Size4Bytes, IIC_iALUr,
1254                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1255
1256 let AddedComplexity = 10 in {
1257 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1258                             Size4Bytes, IIC_iLoad_r,
1259                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1260
1261 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1262                             Size4Bytes, IIC_iLoad_bh_r,
1263                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1264
1265 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1266                             Size4Bytes, IIC_iLoad_bh_r,
1267                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1268
1269 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1270                             Size4Bytes, IIC_iLoad_bh_r,
1271                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1272
1273 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1274                             Size4Bytes, IIC_iLoad_bh_r,
1275                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1276 }
1277 let AddedComplexity = 10 in {
1278 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1279       Size4Bytes, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1280
1281 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1282       Size4Bytes, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1283                                                    addrmodepc:$addr)]>;
1284
1285 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1286       Size4Bytes, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1287 }
1288 } // isNotDuplicable = 1
1289
1290
1291 // LEApcrel - Load a pc-relative address into a register without offending the
1292 // assembler.
1293 let neverHasSideEffects = 1, isReMaterializable = 1 in
1294 // The 'adr' mnemonic encodes differently if the label is before or after
1295 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1296 // know until then which form of the instruction will be used.
1297 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1298                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, #$label", []> {
1299   bits<4> Rd;
1300   bits<12> label;
1301   let Inst{27-25} = 0b001;
1302   let Inst{20} = 0;
1303   let Inst{19-16} = 0b1111;
1304   let Inst{15-12} = Rd;
1305   let Inst{11-0} = label;
1306 }
1307 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1308                     Size4Bytes, IIC_iALUi, []>;
1309
1310 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1311                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1312                       Size4Bytes, IIC_iALUi, []>;
1313
1314 //===----------------------------------------------------------------------===//
1315 //  Control Flow Instructions.
1316 //
1317
1318 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1319   // ARMV4T and above
1320   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1321                   "bx", "\tlr", [(ARMretflag)]>,
1322                Requires<[IsARM, HasV4T]> {
1323     let Inst{27-0}  = 0b0001001011111111111100011110;
1324   }
1325
1326   // ARMV4 only
1327   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1328                   "mov", "\tpc, lr", [(ARMretflag)]>,
1329                Requires<[IsARM, NoV4T]> {
1330     let Inst{27-0} = 0b0001101000001111000000001110;
1331   }
1332 }
1333
1334 // Indirect branches
1335 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1336   // ARMV4T and above
1337   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1338                   [(brind GPR:$dst)]>,
1339               Requires<[IsARM, HasV4T]> {
1340     bits<4> dst;
1341     let Inst{31-4} = 0b1110000100101111111111110001;
1342     let Inst{3-0}  = dst;
1343   }
1344
1345   // For disassembly only.
1346   def BX_pred : AXI<(outs), (ins GPR:$dst, pred:$p), BrMiscFrm, IIC_Br,
1347                   "bx$p\t$dst", [/* pattern left blank */]>,
1348               Requires<[IsARM, HasV4T]> {
1349     bits<4> dst;
1350     let Inst{27-4} = 0b000100101111111111110001;
1351     let Inst{3-0}  = dst;
1352   }
1353
1354   // ARMV4 only
1355   // FIXME: We would really like to define this as a vanilla ARMPat like:
1356   // ARMPat<(brind GPR:$dst), (MOVr PC, GPR:$dst)>
1357   // With that, however, we can't set isBranch, isTerminator, etc..
1358   def MOVPCRX : ARMPseudoInst<(outs), (ins GPR:$dst),
1359                     Size4Bytes, IIC_Br, [(brind GPR:$dst)]>,
1360                     Requires<[IsARM, NoV4T]>;
1361 }
1362
1363 // All calls clobber the non-callee saved registers. SP is marked as
1364 // a use to prevent stack-pointer assignments that appear immediately
1365 // before calls from potentially appearing dead.
1366 let isCall = 1,
1367   // On non-Darwin platforms R9 is callee-saved.
1368   // FIXME:  Do we really need a non-predicated version? If so, it should
1369   // at least be a pseudo instruction expanding to the predicated version
1370   // at MC lowering time.
1371   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1372   Uses = [SP] in {
1373   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1374                 IIC_Br, "bl\t$func",
1375                 [(ARMcall tglobaladdr:$func)]>,
1376             Requires<[IsARM, IsNotDarwin]> {
1377     let Inst{31-28} = 0b1110;
1378     bits<24> func;
1379     let Inst{23-0} = func;
1380   }
1381
1382   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1383                    IIC_Br, "bl", "\t$func",
1384                    [(ARMcall_pred tglobaladdr:$func)]>,
1385                 Requires<[IsARM, IsNotDarwin]> {
1386     bits<24> func;
1387     let Inst{23-0} = func;
1388   }
1389
1390   // ARMv5T and above
1391   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1392                 IIC_Br, "blx\t$func",
1393                 [(ARMcall GPR:$func)]>,
1394             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1395     bits<4> func;
1396     let Inst{31-4} = 0b1110000100101111111111110011;
1397     let Inst{3-0}  = func;
1398   }
1399
1400   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1401                     IIC_Br, "blx", "\t$func",
1402                     [(ARMcall_pred GPR:$func)]>,
1403                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1404     bits<4> func;
1405     let Inst{27-4} = 0b000100101111111111110011;
1406     let Inst{3-0}  = func;
1407   }
1408
1409   // ARMv4T
1410   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1411   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1412                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1413                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1414
1415   // ARMv4
1416   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1417                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1418                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1419 }
1420
1421 let isCall = 1,
1422   // On Darwin R9 is call-clobbered.
1423   // R7 is marked as a use to prevent frame-pointer assignments from being
1424   // moved above / below calls.
1425   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1426   Uses = [R7, SP] in {
1427   def BLr9  : ARMPseudoInst<(outs), (ins bltarget:$func, variable_ops),
1428                 Size4Bytes, IIC_Br,
1429                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]>;
1430
1431   def BLr9_pred : ARMPseudoInst<(outs),
1432                    (ins bltarget:$func, pred:$p, variable_ops),
1433                    Size4Bytes, IIC_Br,
1434                    [(ARMcall_pred tglobaladdr:$func)]>,
1435                   Requires<[IsARM, IsDarwin]>;
1436
1437   // ARMv5T and above
1438   def BLXr9 : ARMPseudoInst<(outs), (ins GPR:$func, variable_ops),
1439                 Size4Bytes, IIC_Br,
1440                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]>;
1441
1442   def BLXr9_pred: ARMPseudoInst<(outs), (ins GPR:$func, pred:$p,  variable_ops),
1443                       Size4Bytes, IIC_Br,
1444                       [(ARMcall_pred GPR:$func)]>,
1445                    Requires<[IsARM, HasV5T, IsDarwin]>;
1446
1447   // ARMv4T
1448   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1449   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1450                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1451                   Requires<[IsARM, HasV4T, IsDarwin]>;
1452
1453   // ARMv4
1454   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1455                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1456                   Requires<[IsARM, NoV4T, IsDarwin]>;
1457 }
1458
1459 // Tail calls.
1460
1461 // FIXME: The Thumb versions of these should live in ARMInstrThumb.td
1462 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1463   // Darwin versions.
1464   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1465       Uses = [SP] in {
1466     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1467                        IIC_Br, []>, Requires<[IsDarwin]>;
1468
1469     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1470                        IIC_Br, []>, Requires<[IsDarwin]>;
1471
1472     def TAILJMPd : ARMPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1473                    Size4Bytes, IIC_Br,
1474                    []>, Requires<[IsARM, IsDarwin]>;
1475
1476     def tTAILJMPd: tPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1477                    Size4Bytes, IIC_Br,
1478                    []>, Requires<[IsThumb, IsDarwin]>;
1479
1480     def TAILJMPr : ARMPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1481                      Size4Bytes, IIC_Br,
1482                    []>, Requires<[IsARM, IsDarwin]>;
1483
1484     def tTAILJMPr : tPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1485                      Size4Bytes, IIC_Br,
1486                    []>, Requires<[IsThumb, IsDarwin]>;
1487   }
1488
1489   // Non-Darwin versions (the difference is R9).
1490   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1491       Uses = [SP] in {
1492     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1493                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1494
1495     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1496                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1497
1498     def TAILJMPdND : ARMPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1499                    Size4Bytes, IIC_Br,
1500                    []>, Requires<[IsARM, IsNotDarwin]>;
1501
1502     def tTAILJMPdND : tPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1503                    Size4Bytes, IIC_Br,
1504                    []>, Requires<[IsThumb, IsNotDarwin]>;
1505
1506     def TAILJMPrND : ARMPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1507                      Size4Bytes, IIC_Br,
1508                    []>, Requires<[IsARM, IsNotDarwin]>;
1509     def tTAILJMPrND : tPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1510                      Size4Bytes, IIC_Br,
1511                    []>, Requires<[IsThumb, IsNotDarwin]>;
1512   }
1513 }
1514
1515 let isBranch = 1, isTerminator = 1 in {
1516   // B is "predicable" since it's just a Bcc with an 'always' condition.
1517   let isBarrier = 1 in {
1518     let isPredicable = 1 in
1519     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1520     // should be sufficient.
1521     def B : ARMPseudoInst<(outs), (ins brtarget:$target), Size4Bytes, IIC_Br,
1522                 [(br bb:$target)]>;
1523
1524     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1525     def BR_JTr : ARMPseudoInst<(outs),
1526                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1527                       SizeSpecial, IIC_Br,
1528                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1529     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1530     // into i12 and rs suffixed versions.
1531     def BR_JTm : ARMPseudoInst<(outs),
1532                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1533                      SizeSpecial, IIC_Br,
1534                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1535                        imm:$id)]>;
1536     def BR_JTadd : ARMPseudoInst<(outs),
1537                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1538                    SizeSpecial, IIC_Br,
1539                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1540                      imm:$id)]>;
1541     } // isNotDuplicable = 1, isIndirectBranch = 1
1542   } // isBarrier = 1
1543
1544   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1545   // a two-value operand where a dag node expects two operands. :(
1546   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1547                IIC_Br, "b", "\t$target",
1548                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1549     bits<24> target;
1550     let Inst{23-0} = target;
1551   }
1552 }
1553
1554 // BLX (immediate) -- for disassembly only
1555 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1556                "blx\t$target", [/* pattern left blank */]>,
1557            Requires<[IsARM, HasV5T]> {
1558   let Inst{31-25} = 0b1111101;
1559   bits<25> target;
1560   let Inst{23-0} = target{24-1};
1561   let Inst{24} = target{0};
1562 }
1563
1564 // Branch and Exchange Jazelle -- for disassembly only
1565 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1566               [/* For disassembly only; pattern left blank */]> {
1567   let Inst{23-20} = 0b0010;
1568   //let Inst{19-8} = 0xfff;
1569   let Inst{7-4} = 0b0010;
1570 }
1571
1572 // Secure Monitor Call is a system instruction -- for disassembly only
1573 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1574               [/* For disassembly only; pattern left blank */]> {
1575   bits<4> opt;
1576   let Inst{23-4} = 0b01100000000000000111;
1577   let Inst{3-0} = opt;
1578 }
1579
1580 // Supervisor Call (Software Interrupt) -- for disassembly only
1581 let isCall = 1, Uses = [SP] in {
1582 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1583               [/* For disassembly only; pattern left blank */]> {
1584   bits<24> svc;
1585   let Inst{23-0} = svc;
1586 }
1587 }
1588 def : MnemonicAlias<"swi", "svc">;
1589
1590 // Store Return State is a system instruction -- for disassembly only
1591 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1592 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1593                 NoItinerary, "srs${amode}\tsp!, $mode",
1594                 [/* For disassembly only; pattern left blank */]> {
1595   let Inst{31-28} = 0b1111;
1596   let Inst{22-20} = 0b110; // W = 1
1597   let Inst{19-8} = 0xd05;
1598   let Inst{7-5} = 0b000;
1599 }
1600
1601 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1602                 NoItinerary, "srs${amode}\tsp, $mode",
1603                 [/* For disassembly only; pattern left blank */]> {
1604   let Inst{31-28} = 0b1111;
1605   let Inst{22-20} = 0b100; // W = 0
1606   let Inst{19-8} = 0xd05;
1607   let Inst{7-5} = 0b000;
1608 }
1609
1610 // Return From Exception is a system instruction -- for disassembly only
1611 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1612                 NoItinerary, "rfe${amode}\t$base!",
1613                 [/* For disassembly only; pattern left blank */]> {
1614   let Inst{31-28} = 0b1111;
1615   let Inst{22-20} = 0b011; // W = 1
1616   let Inst{15-0} = 0x0a00;
1617 }
1618
1619 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1620                 NoItinerary, "rfe${amode}\t$base",
1621                 [/* For disassembly only; pattern left blank */]> {
1622   let Inst{31-28} = 0b1111;
1623   let Inst{22-20} = 0b001; // W = 0
1624   let Inst{15-0} = 0x0a00;
1625 }
1626 } // isCodeGenOnly = 1
1627
1628 //===----------------------------------------------------------------------===//
1629 //  Load / store Instructions.
1630 //
1631
1632 // Load
1633
1634
1635 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1636                     UnOpFrag<(load node:$Src)>>;
1637 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1638                     UnOpFrag<(zextloadi8 node:$Src)>>;
1639 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1640                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1641 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1642                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1643
1644 // Special LDR for loads from non-pc-relative constpools.
1645 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1646     isReMaterializable = 1 in
1647 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1648                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1649                  []> {
1650   bits<4> Rt;
1651   bits<17> addr;
1652   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1653   let Inst{19-16} = 0b1111;
1654   let Inst{15-12} = Rt;
1655   let Inst{11-0}  = addr{11-0};   // imm12
1656 }
1657
1658 // Loads with zero extension
1659 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1660                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1661                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1662
1663 // Loads with sign extension
1664 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1665                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1666                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1667
1668 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1669                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1670                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1671
1672 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1673 // Load doubleword
1674 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1675                  (ins addrmode3:$addr), LdMiscFrm,
1676                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1677                  []>, Requires<[IsARM, HasV5TE]>;
1678 }
1679
1680 // Indexed loads
1681 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1682   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1683                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1684                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1685     // {17-14}  Rn
1686     // {13}     1 == Rm, 0 == imm12
1687     // {12}     isAdd
1688     // {11-0}   imm12/Rm
1689     bits<18> addr;
1690     let Inst{25} = addr{13};
1691     let Inst{23} = addr{12};
1692     let Inst{19-16} = addr{17-14};
1693     let Inst{11-0} = addr{11-0};
1694     let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1695   }
1696   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1697                       (ins GPR:$Rn, am2offset:$offset),
1698                       IndexModePost, LdFrm, itin,
1699                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1700     // {13}     1 == Rm, 0 == imm12
1701     // {12}     isAdd
1702     // {11-0}   imm12/Rm
1703     bits<14> offset;
1704     bits<4> Rn;
1705     let Inst{25} = offset{13};
1706     let Inst{23} = offset{12};
1707     let Inst{19-16} = Rn;
1708     let Inst{11-0} = offset{11-0};
1709   }
1710 }
1711
1712 let mayLoad = 1, neverHasSideEffects = 1 in {
1713 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1714 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1715 }
1716
1717 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1718   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1719                         (ins addrmode3:$addr), IndexModePre,
1720                         LdMiscFrm, itin,
1721                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1722     bits<14> addr;
1723     let Inst{23}    = addr{8};      // U bit
1724     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1725     let Inst{19-16} = addr{12-9};   // Rn
1726     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1727     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1728   }
1729   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1730                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1731                         LdMiscFrm, itin,
1732                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1733     bits<10> offset;
1734     bits<4> Rn;
1735     let Inst{23}    = offset{8};      // U bit
1736     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1737     let Inst{19-16} = Rn;
1738     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1739     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1740   }
1741 }
1742
1743 let mayLoad = 1, neverHasSideEffects = 1 in {
1744 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1745 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1746 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1747 let hasExtraDefRegAllocReq = 1 in {
1748 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1749                           (ins addrmode3:$addr), IndexModePre,
1750                           LdMiscFrm, IIC_iLoad_d_ru,
1751                           "ldrd", "\t$Rt, $Rt2, $addr!",
1752                           "$addr.base = $Rn_wb", []> {
1753   bits<14> addr;
1754   let Inst{23}    = addr{8};      // U bit
1755   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1756   let Inst{19-16} = addr{12-9};   // Rn
1757   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1758   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1759 }
1760 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1761                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1762                           LdMiscFrm, IIC_iLoad_d_ru,
1763                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1764                           "$Rn = $Rn_wb", []> {
1765   bits<10> offset;
1766   bits<4> Rn;
1767   let Inst{23}    = offset{8};      // U bit
1768   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1769   let Inst{19-16} = Rn;
1770   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1771   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1772 }
1773 } // hasExtraDefRegAllocReq = 1
1774 } // mayLoad = 1, neverHasSideEffects = 1
1775
1776 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1777 let mayLoad = 1, neverHasSideEffects = 1 in {
1778 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1779                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1780                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1781   // {17-14}  Rn
1782   // {13}     1 == Rm, 0 == imm12
1783   // {12}     isAdd
1784   // {11-0}   imm12/Rm
1785   bits<18> addr;
1786   let Inst{25} = addr{13};
1787   let Inst{23} = addr{12};
1788   let Inst{21} = 1; // overwrite
1789   let Inst{19-16} = addr{17-14};
1790   let Inst{11-0} = addr{11-0};
1791   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1792 }
1793 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1794                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1795                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1796   // {17-14}  Rn
1797   // {13}     1 == Rm, 0 == imm12
1798   // {12}     isAdd
1799   // {11-0}   imm12/Rm
1800   bits<18> addr;
1801   let Inst{25} = addr{13};
1802   let Inst{23} = addr{12};
1803   let Inst{21} = 1; // overwrite
1804   let Inst{19-16} = addr{17-14};
1805   let Inst{11-0} = addr{11-0};
1806   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1807 }
1808 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1809              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1810              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1811   let Inst{21} = 1; // overwrite
1812 }
1813 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1814              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1815              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1816   let Inst{21} = 1; // overwrite
1817 }
1818 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1819              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1820              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1821   let Inst{21} = 1; // overwrite
1822 }
1823 }
1824
1825 // Store
1826
1827 // Stores with truncate
1828 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1829                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1830                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1831
1832 // Store doubleword
1833 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1834 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
1835                StMiscFrm, IIC_iStore_d_r,
1836                "strd", "\t$Rt, $src2, $addr", []>, Requires<[IsARM, HasV5TE]>;
1837
1838 // Indexed stores
1839 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
1840                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1841                      IndexModePre, StFrm, IIC_iStore_ru,
1842                      "str", "\t$Rt, [$Rn, $offset]!",
1843                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1844                      [(set GPR:$Rn_wb,
1845                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1846
1847 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1848                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1849                      IndexModePost, StFrm, IIC_iStore_ru,
1850                      "str", "\t$Rt, [$Rn], $offset",
1851                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1852                      [(set GPR:$Rn_wb,
1853                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1854
1855 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
1856                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1857                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1858                      "strb", "\t$Rt, [$Rn, $offset]!",
1859                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1860                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1861                                         GPR:$Rn, am2offset:$offset))]>;
1862 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
1863                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1864                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1865                      "strb", "\t$Rt, [$Rn], $offset",
1866                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1867                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1868                                         GPR:$Rn, am2offset:$offset))]>;
1869
1870 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
1871                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1872                      IndexModePre, StMiscFrm, IIC_iStore_ru,
1873                      "strh", "\t$Rt, [$Rn, $offset]!",
1874                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1875                      [(set GPR:$Rn_wb,
1876                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
1877
1878 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
1879                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1880                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
1881                      "strh", "\t$Rt, [$Rn], $offset",
1882                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1883                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
1884                                         GPR:$Rn, am3offset:$offset))]>;
1885
1886 // For disassembly only
1887 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1888 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1889                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1890                      StMiscFrm, IIC_iStore_d_ru,
1891                      "strd", "\t$src1, $src2, [$base, $offset]!",
1892                      "$base = $base_wb", []>;
1893
1894 // For disassembly only
1895 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1896                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1897                      StMiscFrm, IIC_iStore_d_ru,
1898                      "strd", "\t$src1, $src2, [$base], $offset",
1899                      "$base = $base_wb", []>;
1900 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1901
1902 // STRT, STRBT, and STRHT are for disassembly only.
1903
1904 def STRT : AI2stridxT<0, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
1905                      IndexModePost, StFrm, IIC_iStore_ru,
1906                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
1907                      [/* For disassembly only; pattern left blank */]> {
1908   let Inst{21} = 1; // overwrite
1909   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
1910 }
1911
1912 def STRBT : AI2stridxT<1, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
1913                       IndexModePost, StFrm, IIC_iStore_bh_ru,
1914                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
1915                       [/* For disassembly only; pattern left blank */]> {
1916   let Inst{21} = 1; // overwrite
1917   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
1918 }
1919
1920 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
1921                     StMiscFrm, IIC_iStore_bh_ru,
1922                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
1923                     [/* For disassembly only; pattern left blank */]> {
1924   let Inst{21} = 1; // overwrite
1925   let AsmMatchConverter = "CvtStWriteBackRegAddrMode3";
1926 }
1927
1928 //===----------------------------------------------------------------------===//
1929 //  Load / store multiple Instructions.
1930 //
1931
1932 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1933                          InstrItinClass itin, InstrItinClass itin_upd> {
1934   def IA :
1935     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1936          IndexModeNone, f, itin,
1937          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1938     let Inst{24-23} = 0b01;       // Increment After
1939     let Inst{21}    = 0;          // No writeback
1940     let Inst{20}    = L_bit;
1941   }
1942   def IA_UPD :
1943     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1944          IndexModeUpd, f, itin_upd,
1945          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1946     let Inst{24-23} = 0b01;       // Increment After
1947     let Inst{21}    = 1;          // Writeback
1948     let Inst{20}    = L_bit;
1949   }
1950   def DA :
1951     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1952          IndexModeNone, f, itin,
1953          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1954     let Inst{24-23} = 0b00;       // Decrement After
1955     let Inst{21}    = 0;          // No writeback
1956     let Inst{20}    = L_bit;
1957   }
1958   def DA_UPD :
1959     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1960          IndexModeUpd, f, itin_upd,
1961          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1962     let Inst{24-23} = 0b00;       // Decrement After
1963     let Inst{21}    = 1;          // Writeback
1964     let Inst{20}    = L_bit;
1965   }
1966   def DB :
1967     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1968          IndexModeNone, f, itin,
1969          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1970     let Inst{24-23} = 0b10;       // Decrement Before
1971     let Inst{21}    = 0;          // No writeback
1972     let Inst{20}    = L_bit;
1973   }
1974   def DB_UPD :
1975     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1976          IndexModeUpd, f, itin_upd,
1977          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1978     let Inst{24-23} = 0b10;       // Decrement Before
1979     let Inst{21}    = 1;          // Writeback
1980     let Inst{20}    = L_bit;
1981   }
1982   def IB :
1983     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1984          IndexModeNone, f, itin,
1985          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1986     let Inst{24-23} = 0b11;       // Increment Before
1987     let Inst{21}    = 0;          // No writeback
1988     let Inst{20}    = L_bit;
1989   }
1990   def IB_UPD :
1991     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1992          IndexModeUpd, f, itin_upd,
1993          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1994     let Inst{24-23} = 0b11;       // Increment Before
1995     let Inst{21}    = 1;          // Writeback
1996     let Inst{20}    = L_bit;
1997   }
1998 }
1999
2000 let neverHasSideEffects = 1 in {
2001
2002 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2003 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2004
2005 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2006 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2007
2008 } // neverHasSideEffects
2009
2010 // Load / Store Multiple Mnemonic Aliases
2011 def : MnemonicAlias<"ldmfd", "ldmia">;
2012 def : MnemonicAlias<"stmfd", "stmdb">;
2013 def : MnemonicAlias<"ldm", "ldmia">;
2014 def : MnemonicAlias<"stm", "stmia">;
2015
2016 // FIXME: remove when we have a way to marking a MI with these properties.
2017 // FIXME: Should pc be an implicit operand like PICADD, etc?
2018 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2019     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2020 def LDMIA_RET : ARMPseudoInst<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2021                                                reglist:$regs, variable_ops),
2022                      Size4Bytes, IIC_iLoad_mBr, []>,
2023       RegConstraint<"$Rn = $wb">;
2024
2025 //===----------------------------------------------------------------------===//
2026 //  Move Instructions.
2027 //
2028
2029 let neverHasSideEffects = 1 in
2030 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2031                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2032   bits<4> Rd;
2033   bits<4> Rm;
2034
2035   let Inst{19-16} = 0b0000;
2036   let Inst{11-4} = 0b00000000;
2037   let Inst{25} = 0;
2038   let Inst{3-0} = Rm;
2039   let Inst{15-12} = Rd;
2040 }
2041
2042 // A version for the smaller set of tail call registers.
2043 let neverHasSideEffects = 1 in
2044 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2045                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2046   bits<4> Rd;
2047   bits<4> Rm;
2048
2049   let Inst{11-4} = 0b00000000;
2050   let Inst{25} = 0;
2051   let Inst{3-0} = Rm;
2052   let Inst{15-12} = Rd;
2053 }
2054
2055 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
2056                 DPSoRegFrm, IIC_iMOVsr,
2057                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
2058                 UnaryDP {
2059   bits<4> Rd;
2060   bits<12> src;
2061   let Inst{15-12} = Rd;
2062   let Inst{19-16} = 0b0000;
2063   let Inst{11-0} = src;
2064   let Inst{25} = 0;
2065 }
2066
2067 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2068 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2069                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2070   bits<4> Rd;
2071   bits<12> imm;
2072   let Inst{25} = 1;
2073   let Inst{15-12} = Rd;
2074   let Inst{19-16} = 0b0000;
2075   let Inst{11-0} = imm;
2076 }
2077
2078 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2079 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm_hilo16:$imm),
2080                  DPFrm, IIC_iMOVi,
2081                  "movw", "\t$Rd, $imm",
2082                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2083                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2084   bits<4> Rd;
2085   bits<16> imm;
2086   let Inst{15-12} = Rd;
2087   let Inst{11-0}  = imm{11-0};
2088   let Inst{19-16} = imm{15-12};
2089   let Inst{20} = 0;
2090   let Inst{25} = 1;
2091 }
2092
2093 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2094                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2095
2096 let Constraints = "$src = $Rd" in {
2097 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm_hilo16:$imm),
2098                   DPFrm, IIC_iMOVi,
2099                   "movt", "\t$Rd, $imm",
2100                   [(set GPR:$Rd,
2101                         (or (and GPR:$src, 0xffff),
2102                             lo16AllZero:$imm))]>, UnaryDP,
2103                   Requires<[IsARM, HasV6T2]> {
2104   bits<4> Rd;
2105   bits<16> imm;
2106   let Inst{15-12} = Rd;
2107   let Inst{11-0}  = imm{11-0};
2108   let Inst{19-16} = imm{15-12};
2109   let Inst{20} = 0;
2110   let Inst{25} = 1;
2111 }
2112
2113 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2114                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2115
2116 } // Constraints
2117
2118 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2119       Requires<[IsARM, HasV6T2]>;
2120
2121 let Uses = [CPSR] in
2122 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2123                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2124                     Requires<[IsARM]>;
2125
2126 // These aren't really mov instructions, but we have to define them this way
2127 // due to flag operands.
2128
2129 let Defs = [CPSR] in {
2130 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2131                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2132                       Requires<[IsARM]>;
2133 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2134                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2135                       Requires<[IsARM]>;
2136 }
2137
2138 //===----------------------------------------------------------------------===//
2139 //  Extend Instructions.
2140 //
2141
2142 // Sign extenders
2143
2144 defm SXTB  : AI_ext_rrot<0b01101010,
2145                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2146 defm SXTH  : AI_ext_rrot<0b01101011,
2147                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2148
2149 defm SXTAB : AI_exta_rrot<0b01101010,
2150                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2151 defm SXTAH : AI_exta_rrot<0b01101011,
2152                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2153
2154 // For disassembly only
2155 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2156
2157 // For disassembly only
2158 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2159
2160 // Zero extenders
2161
2162 let AddedComplexity = 16 in {
2163 defm UXTB   : AI_ext_rrot<0b01101110,
2164                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2165 defm UXTH   : AI_ext_rrot<0b01101111,
2166                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2167 defm UXTB16 : AI_ext_rrot<0b01101100,
2168                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2169
2170 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2171 //        The transformation should probably be done as a combiner action
2172 //        instead so we can include a check for masking back in the upper
2173 //        eight bits of the source into the lower eight bits of the result.
2174 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2175 //               (UXTB16r_rot GPR:$Src, 24)>;
2176 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2177                (UXTB16r_rot GPR:$Src, 8)>;
2178
2179 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2180                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2181 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2182                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2183 }
2184
2185 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2186 // For disassembly only
2187 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2188
2189
2190 def SBFX  : I<(outs GPR:$Rd),
2191               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2192                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2193                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2194                Requires<[IsARM, HasV6T2]> {
2195   bits<4> Rd;
2196   bits<4> Rn;
2197   bits<5> lsb;
2198   bits<5> width;
2199   let Inst{27-21} = 0b0111101;
2200   let Inst{6-4}   = 0b101;
2201   let Inst{20-16} = width;
2202   let Inst{15-12} = Rd;
2203   let Inst{11-7}  = lsb;
2204   let Inst{3-0}   = Rn;
2205 }
2206
2207 def UBFX  : I<(outs GPR:$Rd),
2208               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2209                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2210                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2211                Requires<[IsARM, HasV6T2]> {
2212   bits<4> Rd;
2213   bits<4> Rn;
2214   bits<5> lsb;
2215   bits<5> width;
2216   let Inst{27-21} = 0b0111111;
2217   let Inst{6-4}   = 0b101;
2218   let Inst{20-16} = width;
2219   let Inst{15-12} = Rd;
2220   let Inst{11-7}  = lsb;
2221   let Inst{3-0}   = Rn;
2222 }
2223
2224 //===----------------------------------------------------------------------===//
2225 //  Arithmetic Instructions.
2226 //
2227
2228 defm ADD  : AsI1_bin_irs<0b0100, "add",
2229                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2230                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2231 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2232                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2233                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2234
2235 // ADD and SUB with 's' bit set.
2236 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2237                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2238                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2239 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2240                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2241                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2242
2243 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2244                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2245 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2246                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2247
2248 // ADC and SUBC with 's' bit set.
2249 let usesCustomInserter = 1 in {
2250 defm ADCS : AI1_adde_sube_s_irs<
2251               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2252 defm SBCS : AI1_adde_sube_s_irs<
2253               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2254 }
2255
2256 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2257                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2258                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2259   bits<4> Rd;
2260   bits<4> Rn;
2261   bits<12> imm;
2262   let Inst{25} = 1;
2263   let Inst{15-12} = Rd;
2264   let Inst{19-16} = Rn;
2265   let Inst{11-0} = imm;
2266 }
2267
2268 // The reg/reg form is only defined for the disassembler; for codegen it is
2269 // equivalent to SUBrr.
2270 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2271                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2272                  [/* For disassembly only; pattern left blank */]> {
2273   bits<4> Rd;
2274   bits<4> Rn;
2275   bits<4> Rm;
2276   let Inst{11-4} = 0b00000000;
2277   let Inst{25} = 0;
2278   let Inst{3-0} = Rm;
2279   let Inst{15-12} = Rd;
2280   let Inst{19-16} = Rn;
2281 }
2282
2283 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2284                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2285                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2286   bits<4> Rd;
2287   bits<4> Rn;
2288   bits<12> shift;
2289   let Inst{25} = 0;
2290   let Inst{11-0} = shift;
2291   let Inst{15-12} = Rd;
2292   let Inst{19-16} = Rn;
2293 }
2294
2295 // RSB with 's' bit set.
2296 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2297 let usesCustomInserter = 1 in {
2298 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2299                  Size4Bytes, IIC_iALUi,
2300                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2301 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2302                  Size4Bytes, IIC_iALUr,
2303                  [/* For disassembly only; pattern left blank */]>;
2304 def RSBSrs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2305                  Size4Bytes, IIC_iALUsr,
2306                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]>;
2307 }
2308
2309 let Uses = [CPSR] in {
2310 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2311                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2312                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2313                  Requires<[IsARM]> {
2314   bits<4> Rd;
2315   bits<4> Rn;
2316   bits<12> imm;
2317   let Inst{25} = 1;
2318   let Inst{15-12} = Rd;
2319   let Inst{19-16} = Rn;
2320   let Inst{11-0} = imm;
2321 }
2322 // The reg/reg form is only defined for the disassembler; for codegen it is
2323 // equivalent to SUBrr.
2324 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2325                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2326                  [/* For disassembly only; pattern left blank */]> {
2327   bits<4> Rd;
2328   bits<4> Rn;
2329   bits<4> Rm;
2330   let Inst{11-4} = 0b00000000;
2331   let Inst{25} = 0;
2332   let Inst{3-0} = Rm;
2333   let Inst{15-12} = Rd;
2334   let Inst{19-16} = Rn;
2335 }
2336 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2337                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2338                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2339                  Requires<[IsARM]> {
2340   bits<4> Rd;
2341   bits<4> Rn;
2342   bits<12> shift;
2343   let Inst{25} = 0;
2344   let Inst{11-0} = shift;
2345   let Inst{15-12} = Rd;
2346   let Inst{19-16} = Rn;
2347 }
2348 }
2349
2350 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2351 let usesCustomInserter = 1, Uses = [CPSR] in {
2352 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2353                   Size4Bytes, IIC_iALUi,
2354                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2355 def RSCSrs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2356                   Size4Bytes, IIC_iALUsr,
2357                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>;
2358 }
2359
2360 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2361 // The assume-no-carry-in form uses the negation of the input since add/sub
2362 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2363 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2364 // details.
2365 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2366              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2367 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2368              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2369 // The with-carry-in form matches bitwise not instead of the negation.
2370 // Effectively, the inverse interpretation of the carry flag already accounts
2371 // for part of the negation.
2372 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2373              (SBCri  GPR:$src, so_imm_not:$imm)>;
2374 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2375              (SBCSri GPR:$src, so_imm_not:$imm)>;
2376
2377 // Note: These are implemented in C++ code, because they have to generate
2378 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2379 // cannot produce.
2380 // (mul X, 2^n+1) -> (add (X << n), X)
2381 // (mul X, 2^n-1) -> (rsb X, (X << n))
2382
2383 // ARM Arithmetic Instruction -- for disassembly only
2384 // GPR:$dst = GPR:$a op GPR:$b
2385 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2386           list<dag> pattern = [/* For disassembly only; pattern left blank */],
2387           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2388   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2389   bits<4> Rn;
2390   bits<4> Rd;
2391   bits<4> Rm;
2392   let Inst{27-20} = op27_20;
2393   let Inst{11-4} = op11_4;
2394   let Inst{19-16} = Rn;
2395   let Inst{15-12} = Rd;
2396   let Inst{3-0}   = Rm;
2397 }
2398
2399 // Saturating add/subtract -- for disassembly only
2400
2401 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2402                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2403                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2404 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2405                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2406                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2407 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2408                   "\t$Rd, $Rm, $Rn">;
2409 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2410                   "\t$Rd, $Rm, $Rn">;
2411
2412 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2413 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2414 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2415 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2416 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2417 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2418 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2419 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2420 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2421 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2422 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2423 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2424
2425 // Signed/Unsigned add/subtract -- for disassembly only
2426
2427 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2428 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2429 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2430 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2431 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2432 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2433 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2434 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2435 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2436 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2437 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2438 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2439
2440 // Signed/Unsigned halving add/subtract -- for disassembly only
2441
2442 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2443 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2444 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2445 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2446 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2447 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2448 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2449 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2450 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2451 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2452 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2453 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2454
2455 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2456
2457 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2458                 MulFrm /* for convenience */, NoItinerary, "usad8",
2459                 "\t$Rd, $Rn, $Rm", []>,
2460              Requires<[IsARM, HasV6]> {
2461   bits<4> Rd;
2462   bits<4> Rn;
2463   bits<4> Rm;
2464   let Inst{27-20} = 0b01111000;
2465   let Inst{15-12} = 0b1111;
2466   let Inst{7-4} = 0b0001;
2467   let Inst{19-16} = Rd;
2468   let Inst{11-8} = Rm;
2469   let Inst{3-0} = Rn;
2470 }
2471 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2472                 MulFrm /* for convenience */, NoItinerary, "usada8",
2473                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2474              Requires<[IsARM, HasV6]> {
2475   bits<4> Rd;
2476   bits<4> Rn;
2477   bits<4> Rm;
2478   bits<4> Ra;
2479   let Inst{27-20} = 0b01111000;
2480   let Inst{7-4} = 0b0001;
2481   let Inst{19-16} = Rd;
2482   let Inst{15-12} = Ra;
2483   let Inst{11-8} = Rm;
2484   let Inst{3-0} = Rn;
2485 }
2486
2487 // Signed/Unsigned saturate -- for disassembly only
2488
2489 def SSAT : AI<(outs GPR:$Rd), (ins ssat_imm:$sat_imm, GPR:$a, shift_imm:$sh),
2490               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2491               [/* For disassembly only; pattern left blank */]> {
2492   bits<4> Rd;
2493   bits<5> sat_imm;
2494   bits<4> Rn;
2495   bits<8> sh;
2496   let Inst{27-21} = 0b0110101;
2497   let Inst{5-4} = 0b01;
2498   let Inst{20-16} = sat_imm;
2499   let Inst{15-12} = Rd;
2500   let Inst{11-7} = sh{7-3};
2501   let Inst{6} = sh{0};
2502   let Inst{3-0} = Rn;
2503 }
2504
2505 def SSAT16 : AI<(outs GPR:$Rd), (ins ssat_imm:$sat_imm, GPR:$Rn), SatFrm,
2506                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2507                 [/* For disassembly only; pattern left blank */]> {
2508   bits<4> Rd;
2509   bits<4> sat_imm;
2510   bits<4> Rn;
2511   let Inst{27-20} = 0b01101010;
2512   let Inst{11-4} = 0b11110011;
2513   let Inst{15-12} = Rd;
2514   let Inst{19-16} = sat_imm;
2515   let Inst{3-0} = Rn;
2516 }
2517
2518 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2519               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2520               [/* For disassembly only; pattern left blank */]> {
2521   bits<4> Rd;
2522   bits<5> sat_imm;
2523   bits<4> Rn;
2524   bits<8> sh;
2525   let Inst{27-21} = 0b0110111;
2526   let Inst{5-4} = 0b01;
2527   let Inst{15-12} = Rd;
2528   let Inst{11-7} = sh{7-3};
2529   let Inst{6} = sh{0};
2530   let Inst{20-16} = sat_imm;
2531   let Inst{3-0} = Rn;
2532 }
2533
2534 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2535                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2536                 [/* For disassembly only; pattern left blank */]> {
2537   bits<4> Rd;
2538   bits<4> sat_imm;
2539   bits<4> Rn;
2540   let Inst{27-20} = 0b01101110;
2541   let Inst{11-4} = 0b11110011;
2542   let Inst{15-12} = Rd;
2543   let Inst{19-16} = sat_imm;
2544   let Inst{3-0} = Rn;
2545 }
2546
2547 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2548 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2549
2550 //===----------------------------------------------------------------------===//
2551 //  Bitwise Instructions.
2552 //
2553
2554 defm AND   : AsI1_bin_irs<0b0000, "and",
2555                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2556                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
2557 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2558                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2559                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
2560 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2561                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2562                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
2563 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2564                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2565                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
2566
2567 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2568                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2569                "bfc", "\t$Rd, $imm", "$src = $Rd",
2570                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2571                Requires<[IsARM, HasV6T2]> {
2572   bits<4> Rd;
2573   bits<10> imm;
2574   let Inst{27-21} = 0b0111110;
2575   let Inst{6-0}   = 0b0011111;
2576   let Inst{15-12} = Rd;
2577   let Inst{11-7}  = imm{4-0}; // lsb
2578   let Inst{20-16} = imm{9-5}; // width
2579 }
2580
2581 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2582 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2583                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2584                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2585                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2586                                 bf_inv_mask_imm:$imm))]>,
2587                Requires<[IsARM, HasV6T2]> {
2588   bits<4> Rd;
2589   bits<4> Rn;
2590   bits<10> imm;
2591   let Inst{27-21} = 0b0111110;
2592   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2593   let Inst{15-12} = Rd;
2594   let Inst{11-7}  = imm{4-0}; // lsb
2595   let Inst{20-16} = imm{9-5}; // width
2596   let Inst{3-0}   = Rn;
2597 }
2598
2599 // GNU as only supports this form of bfi (w/ 4 arguments)
2600 let isAsmParserOnly = 1 in
2601 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2602                                    lsb_pos_imm:$lsb, width_imm:$width),
2603                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2604                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2605                []>, Requires<[IsARM, HasV6T2]> {
2606   bits<4> Rd;
2607   bits<4> Rn;
2608   bits<5> lsb;
2609   bits<5> width;
2610   let Inst{27-21} = 0b0111110;
2611   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2612   let Inst{15-12} = Rd;
2613   let Inst{11-7}  = lsb;
2614   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2615   let Inst{3-0}   = Rn;
2616 }
2617
2618 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2619                   "mvn", "\t$Rd, $Rm",
2620                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2621   bits<4> Rd;
2622   bits<4> Rm;
2623   let Inst{25} = 0;
2624   let Inst{19-16} = 0b0000;
2625   let Inst{11-4} = 0b00000000;
2626   let Inst{15-12} = Rd;
2627   let Inst{3-0} = Rm;
2628 }
2629 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2630                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2631                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2632   bits<4> Rd;
2633   bits<12> shift;
2634   let Inst{25} = 0;
2635   let Inst{19-16} = 0b0000;
2636   let Inst{15-12} = Rd;
2637   let Inst{11-0} = shift;
2638 }
2639 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2640 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2641                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2642                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2643   bits<4> Rd;
2644   bits<12> imm;
2645   let Inst{25} = 1;
2646   let Inst{19-16} = 0b0000;
2647   let Inst{15-12} = Rd;
2648   let Inst{11-0} = imm;
2649 }
2650
2651 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2652              (BICri GPR:$src, so_imm_not:$imm)>;
2653
2654 //===----------------------------------------------------------------------===//
2655 //  Multiply Instructions.
2656 //
2657 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2658              string opc, string asm, list<dag> pattern>
2659   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2660   bits<4> Rd;
2661   bits<4> Rm;
2662   bits<4> Rn;
2663   let Inst{19-16} = Rd;
2664   let Inst{11-8}  = Rm;
2665   let Inst{3-0}   = Rn;
2666 }
2667 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2668              string opc, string asm, list<dag> pattern>
2669   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2670   bits<4> RdLo;
2671   bits<4> RdHi;
2672   bits<4> Rm;
2673   bits<4> Rn;
2674   let Inst{19-16} = RdHi;
2675   let Inst{15-12} = RdLo;
2676   let Inst{11-8}  = Rm;
2677   let Inst{3-0}   = Rn;
2678 }
2679
2680 let isCommutable = 1 in {
2681 let Constraints = "@earlyclobber $Rd" in
2682 def MULv5: ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
2683                                           pred:$p, cc_out:$s),
2684                           Size4Bytes, IIC_iMUL32,
2685                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2686                         Requires<[IsARM, NoV6]>;
2687
2688 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2689                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2690                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2691                    Requires<[IsARM, HasV6]> {
2692   let Inst{15-12} = 0b0000;
2693 }
2694 }
2695
2696 let Constraints = "@earlyclobber $Rd" in
2697 def MLAv5: ARMPseudoInst<(outs GPR:$Rd),
2698                         (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
2699                         Size4Bytes, IIC_iMAC32,
2700                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2701                         Requires<[IsARM, NoV6]> {
2702   bits<4> Ra;
2703   let Inst{15-12} = Ra;
2704 }
2705 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2706                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2707                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2708                    Requires<[IsARM, HasV6]> {
2709   bits<4> Ra;
2710   let Inst{15-12} = Ra;
2711 }
2712
2713 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2714                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2715                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2716                    Requires<[IsARM, HasV6T2]> {
2717   bits<4> Rd;
2718   bits<4> Rm;
2719   bits<4> Rn;
2720   bits<4> Ra;
2721   let Inst{19-16} = Rd;
2722   let Inst{15-12} = Ra;
2723   let Inst{11-8}  = Rm;
2724   let Inst{3-0}   = Rn;
2725 }
2726
2727 // Extra precision multiplies with low / high results
2728
2729 let neverHasSideEffects = 1 in {
2730 let isCommutable = 1 in {
2731 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2732 def SMULLv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2733                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2734                             Size4Bytes, IIC_iMUL64, []>,
2735                            Requires<[IsARM, NoV6]>;
2736
2737 def UMULLv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2738                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2739                             Size4Bytes, IIC_iMUL64, []>,
2740                            Requires<[IsARM, NoV6]>;
2741 }
2742
2743 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2744                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2745                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2746                     Requires<[IsARM, HasV6]>;
2747
2748 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2749                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2750                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2751                     Requires<[IsARM, HasV6]>;
2752 }
2753
2754 // Multiply + accumulate
2755 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2756 def SMLALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2757                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2758                             Size4Bytes, IIC_iMAC64, []>,
2759                            Requires<[IsARM, NoV6]>;
2760 def UMLALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2761                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2762                             Size4Bytes, IIC_iMAC64, []>,
2763                            Requires<[IsARM, NoV6]>;
2764 def UMAALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2765                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2766                             Size4Bytes, IIC_iMAC64, []>,
2767                            Requires<[IsARM, NoV6]>;
2768
2769 }
2770
2771 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2772                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2773                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2774                     Requires<[IsARM, HasV6]>;
2775 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2776                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2777                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2778                     Requires<[IsARM, HasV6]>;
2779
2780 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2781                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2782                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2783                     Requires<[IsARM, HasV6]> {
2784   bits<4> RdLo;
2785   bits<4> RdHi;
2786   bits<4> Rm;
2787   bits<4> Rn;
2788   let Inst{19-16} = RdLo;
2789   let Inst{15-12} = RdHi;
2790   let Inst{11-8}  = Rm;
2791   let Inst{3-0}   = Rn;
2792 }
2793 } // neverHasSideEffects
2794
2795 // Most significant word multiply
2796 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2797                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2798                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2799             Requires<[IsARM, HasV6]> {
2800   let Inst{15-12} = 0b1111;
2801 }
2802
2803 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2804                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2805                [/* For disassembly only; pattern left blank */]>,
2806             Requires<[IsARM, HasV6]> {
2807   let Inst{15-12} = 0b1111;
2808 }
2809
2810 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2811                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2812                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2813                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2814             Requires<[IsARM, HasV6]>;
2815
2816 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2817                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2818                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2819                [/* For disassembly only; pattern left blank */]>,
2820             Requires<[IsARM, HasV6]>;
2821
2822 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2823                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2824                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2825                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2826             Requires<[IsARM, HasV6]>;
2827
2828 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2829                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2830                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2831                [/* For disassembly only; pattern left blank */]>,
2832             Requires<[IsARM, HasV6]>;
2833
2834 multiclass AI_smul<string opc, PatFrag opnode> {
2835   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2836               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2837               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2838                                       (sext_inreg GPR:$Rm, i16)))]>,
2839            Requires<[IsARM, HasV5TE]>;
2840
2841   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2842               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2843               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2844                                       (sra GPR:$Rm, (i32 16))))]>,
2845            Requires<[IsARM, HasV5TE]>;
2846
2847   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2848               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2849               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2850                                       (sext_inreg GPR:$Rm, i16)))]>,
2851            Requires<[IsARM, HasV5TE]>;
2852
2853   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2854               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2855               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2856                                       (sra GPR:$Rm, (i32 16))))]>,
2857             Requires<[IsARM, HasV5TE]>;
2858
2859   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2860               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2861               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2862                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2863            Requires<[IsARM, HasV5TE]>;
2864
2865   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2866               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2867               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2868                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2869             Requires<[IsARM, HasV5TE]>;
2870 }
2871
2872
2873 multiclass AI_smla<string opc, PatFrag opnode> {
2874   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2875               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2876               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2877               [(set GPR:$Rd, (add GPR:$Ra,
2878                                (opnode (sext_inreg GPR:$Rn, i16),
2879                                        (sext_inreg GPR:$Rm, i16))))]>,
2880            Requires<[IsARM, HasV5TE]>;
2881
2882   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2883               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2884               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2885               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2886                                                    (sra GPR:$Rm, (i32 16)))))]>,
2887            Requires<[IsARM, HasV5TE]>;
2888
2889   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2890               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2891               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2892               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2893                                                 (sext_inreg GPR:$Rm, i16))))]>,
2894            Requires<[IsARM, HasV5TE]>;
2895
2896   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2897               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2898               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2899              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2900                                                    (sra GPR:$Rm, (i32 16)))))]>,
2901             Requires<[IsARM, HasV5TE]>;
2902
2903   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2904               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2905               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2906               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2907                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2908            Requires<[IsARM, HasV5TE]>;
2909
2910   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2911               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2912               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2913               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2914                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2915             Requires<[IsARM, HasV5TE]>;
2916 }
2917
2918 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2919 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2920
2921 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2922 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2923                       (ins GPR:$Rn, GPR:$Rm),
2924                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2925                       [/* For disassembly only; pattern left blank */]>,
2926               Requires<[IsARM, HasV5TE]>;
2927
2928 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2929                       (ins GPR:$Rn, GPR:$Rm),
2930                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2931                       [/* For disassembly only; pattern left blank */]>,
2932               Requires<[IsARM, HasV5TE]>;
2933
2934 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2935                       (ins GPR:$Rn, GPR:$Rm),
2936                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2937                       [/* For disassembly only; pattern left blank */]>,
2938               Requires<[IsARM, HasV5TE]>;
2939
2940 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2941                       (ins GPR:$Rn, GPR:$Rm),
2942                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2943                       [/* For disassembly only; pattern left blank */]>,
2944               Requires<[IsARM, HasV5TE]>;
2945
2946 // Helper class for AI_smld -- for disassembly only
2947 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2948                     InstrItinClass itin, string opc, string asm>
2949   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2950   bits<4> Rn;
2951   bits<4> Rm;
2952   let Inst{4}     = 1;
2953   let Inst{5}     = swap;
2954   let Inst{6}     = sub;
2955   let Inst{7}     = 0;
2956   let Inst{21-20} = 0b00;
2957   let Inst{22}    = long;
2958   let Inst{27-23} = 0b01110;
2959   let Inst{11-8}  = Rm;
2960   let Inst{3-0}   = Rn;
2961 }
2962 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2963                 InstrItinClass itin, string opc, string asm>
2964   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2965   bits<4> Rd;
2966   let Inst{15-12} = 0b1111;
2967   let Inst{19-16} = Rd;
2968 }
2969 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2970                 InstrItinClass itin, string opc, string asm>
2971   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2972   bits<4> Ra;
2973   let Inst{15-12} = Ra;
2974 }
2975 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2976                   InstrItinClass itin, string opc, string asm>
2977   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2978   bits<4> RdLo;
2979   bits<4> RdHi;
2980   let Inst{19-16} = RdHi;
2981   let Inst{15-12} = RdLo;
2982 }
2983
2984 multiclass AI_smld<bit sub, string opc> {
2985
2986   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2987                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2988
2989   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2990                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2991
2992   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2993                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2994                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2995
2996   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2997                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2998                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2999
3000 }
3001
3002 defm SMLA : AI_smld<0, "smla">;
3003 defm SMLS : AI_smld<1, "smls">;
3004
3005 multiclass AI_sdml<bit sub, string opc> {
3006
3007   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3008                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3009   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3010                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3011 }
3012
3013 defm SMUA : AI_sdml<0, "smua">;
3014 defm SMUS : AI_sdml<1, "smus">;
3015
3016 //===----------------------------------------------------------------------===//
3017 //  Misc. Arithmetic Instructions.
3018 //
3019
3020 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3021               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3022               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3023
3024 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3025               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3026               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3027            Requires<[IsARM, HasV6T2]>;
3028
3029 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3030               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3031               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3032
3033 let AddedComplexity = 5 in
3034 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3035                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3036                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3037                Requires<[IsARM, HasV6]>;
3038
3039 let AddedComplexity = 5 in
3040 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3041                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3042                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3043                Requires<[IsARM, HasV6]>;
3044
3045 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3046                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3047                (REVSH GPR:$Rm)>;
3048
3049 def lsl_shift_imm : SDNodeXForm<imm, [{
3050   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
3051   return CurDAG->getTargetConstant(Sh, MVT::i32);
3052 }]>;
3053
3054 def lsl_amt : ImmLeaf<i32, [{
3055   return Imm > 0 && Imm < 32;
3056 }], lsl_shift_imm>;
3057
3058 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3059                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3060                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3061                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3062                                   (and (shl GPR:$Rm, lsl_amt:$sh),
3063                                        0xFFFF0000)))]>,
3064                Requires<[IsARM, HasV6]>;
3065
3066 // Alternate cases for PKHBT where identities eliminate some nodes.
3067 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3068                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3069 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3070                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
3071
3072 def asr_shift_imm : SDNodeXForm<imm, [{
3073   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
3074   return CurDAG->getTargetConstant(Sh, MVT::i32);
3075 }]>;
3076
3077 def asr_amt : ImmLeaf<i32, [{
3078   return Imm > 0 && Imm <= 32;
3079 }], asr_shift_imm>;
3080
3081 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3082 // will match the pattern below.
3083 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3084                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3085                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3086                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3087                                   (and (sra GPR:$Rm, asr_amt:$sh),
3088                                        0xFFFF)))]>,
3089                Requires<[IsARM, HasV6]>;
3090
3091 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3092 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3093 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3094                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
3095 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3096                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3097                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
3098
3099 //===----------------------------------------------------------------------===//
3100 //  Comparison Instructions...
3101 //
3102
3103 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3104                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3105                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3106
3107 // ARMcmpZ can re-use the above instruction definitions.
3108 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3109              (CMPri   GPR:$src, so_imm:$imm)>;
3110 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3111              (CMPrr   GPR:$src, GPR:$rhs)>;
3112 def : ARMPat<(ARMcmpZ GPR:$src, so_reg:$rhs),
3113              (CMPrs   GPR:$src, so_reg:$rhs)>;
3114
3115 // FIXME: We have to be careful when using the CMN instruction and comparison
3116 // with 0. One would expect these two pieces of code should give identical
3117 // results:
3118 //
3119 //   rsbs r1, r1, 0
3120 //   cmp  r0, r1
3121 //   mov  r0, #0
3122 //   it   ls
3123 //   mov  r0, #1
3124 //
3125 // and:
3126 //
3127 //   cmn  r0, r1
3128 //   mov  r0, #0
3129 //   it   ls
3130 //   mov  r0, #1
3131 //
3132 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3133 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3134 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3135 // value of r0 and the carry bit (because the "carry bit" parameter to
3136 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3137 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3138 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3139 // parameter to AddWithCarry is defined as 0).
3140 //
3141 // When x is 0 and unsigned:
3142 //
3143 //    x = 0
3144 //   ~x = 0xFFFF FFFF
3145 //   ~x + 1 = 0x1 0000 0000
3146 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3147 //
3148 // Therefore, we should disable CMN when comparing against zero, until we can
3149 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3150 // when it's a comparison which doesn't look at the 'carry' flag).
3151 //
3152 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3153 //
3154 // This is related to <rdar://problem/7569620>.
3155 //
3156 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3157 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3158
3159 // Note that TST/TEQ don't set all the same flags that CMP does!
3160 defm TST  : AI1_cmp_irs<0b1000, "tst",
3161                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3162                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3163 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3164                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3165                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3166
3167 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3168                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3169                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3170
3171 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3172 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3173
3174 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3175              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3176
3177 // Pseudo i64 compares for some floating point compares.
3178 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3179     Defs = [CPSR] in {
3180 def BCCi64 : PseudoInst<(outs),
3181     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3182      IIC_Br,
3183     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3184
3185 def BCCZi64 : PseudoInst<(outs),
3186      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3187     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3188 } // usesCustomInserter
3189
3190
3191 // Conditional moves
3192 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3193 // a two-value operand where a dag node expects two operands. :(
3194 let neverHasSideEffects = 1 in {
3195 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3196                            Size4Bytes, IIC_iCMOVr,
3197   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3198       RegConstraint<"$false = $Rd">;
3199 def MOVCCs : ARMPseudoInst<(outs GPR:$Rd),
3200                            (ins GPR:$false, so_reg:$shift, pred:$p),
3201                            Size4Bytes, IIC_iCMOVsr,
3202   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3203       RegConstraint<"$false = $Rd">;
3204
3205 let isMoveImm = 1 in
3206 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3207                              (ins GPR:$false, i32imm_hilo16:$imm, pred:$p),
3208                              Size4Bytes, IIC_iMOVi,
3209                              []>,
3210       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3211
3212 let isMoveImm = 1 in
3213 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3214                            (ins GPR:$false, so_imm:$imm, pred:$p),
3215                            Size4Bytes, IIC_iCMOVi,
3216    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3217       RegConstraint<"$false = $Rd">;
3218
3219 // Two instruction predicate mov immediate.
3220 let isMoveImm = 1 in
3221 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3222                                 (ins GPR:$false, i32imm:$src, pred:$p),
3223                   Size8Bytes, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3224
3225 let isMoveImm = 1 in
3226 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3227                            (ins GPR:$false, so_imm:$imm, pred:$p),
3228                            Size4Bytes, IIC_iCMOVi,
3229  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3230                 RegConstraint<"$false = $Rd">;
3231 } // neverHasSideEffects
3232
3233 //===----------------------------------------------------------------------===//
3234 // Atomic operations intrinsics
3235 //
3236
3237 def memb_opt : Operand<i32> {
3238   let PrintMethod = "printMemBOption";
3239   let ParserMatchClass = MemBarrierOptOperand;
3240 }
3241
3242 // memory barriers protect the atomic sequences
3243 let hasSideEffects = 1 in {
3244 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3245                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3246                 Requires<[IsARM, HasDB]> {
3247   bits<4> opt;
3248   let Inst{31-4} = 0xf57ff05;
3249   let Inst{3-0} = opt;
3250 }
3251 }
3252
3253 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3254                 "dsb", "\t$opt",
3255                 [/* For disassembly only; pattern left blank */]>,
3256                 Requires<[IsARM, HasDB]> {
3257   bits<4> opt;
3258   let Inst{31-4} = 0xf57ff04;
3259   let Inst{3-0} = opt;
3260 }
3261
3262 // ISB has only full system option -- for disassembly only
3263 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3264                 Requires<[IsARM, HasDB]> {
3265   let Inst{31-4} = 0xf57ff06;
3266   let Inst{3-0} = 0b1111;
3267 }
3268
3269 let usesCustomInserter = 1 in {
3270   let Uses = [CPSR] in {
3271     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3272       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3273       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3274     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3275       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3276       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3277     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3278       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3279       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3280     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3281       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3282       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3283     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3284       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3285       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3286     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3287       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3288       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3289     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3290       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3291       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3292     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3293       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3294       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3295     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3296       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3297       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3298     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3299       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3300       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3301     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3302       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3303       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3304     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3305       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3306       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3307     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3308       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3309       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3310     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3311       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3312       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3313     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3314       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3315       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3316     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3317       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3318       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3319     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3320       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3321       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3322     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3323       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3324       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3325     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3326       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3327       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3328     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3329       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3330       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3331     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3332       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3333       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3334     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3335       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3336       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3337     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3338       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3339       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3340     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3341       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3342       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3343     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3344       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3345       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3346     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3347       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3348       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3349     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3350       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3351       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3352     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3353       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3354       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3355     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3356       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3357       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3358     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3359       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3360       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3361
3362     def ATOMIC_SWAP_I8 : PseudoInst<
3363       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3364       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3365     def ATOMIC_SWAP_I16 : PseudoInst<
3366       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3367       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3368     def ATOMIC_SWAP_I32 : PseudoInst<
3369       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3370       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3371
3372     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3373       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3374       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3375     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3376       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3377       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3378     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3379       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3380       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3381 }
3382 }
3383
3384 let mayLoad = 1 in {
3385 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3386                     "ldrexb", "\t$Rt, $addr", []>;
3387 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3388                     "ldrexh", "\t$Rt, $addr", []>;
3389 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3390                     "ldrex", "\t$Rt, $addr", []>;
3391 let hasExtraDefRegAllocReq = 1 in
3392   def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3393                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3394 }
3395
3396 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3397 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3398                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3399 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3400                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3401 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3402                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3403 }
3404
3405 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3406 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3407                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3408                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3409
3410 // Clear-Exclusive is for disassembly only.
3411 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3412                 [/* For disassembly only; pattern left blank */]>,
3413             Requires<[IsARM, HasV7]>  {
3414   let Inst{31-0} = 0b11110101011111111111000000011111;
3415 }
3416
3417 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3418 let mayLoad = 1 in {
3419 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3420              [/* For disassembly only; pattern left blank */]>;
3421 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3422              [/* For disassembly only; pattern left blank */]>;
3423 }
3424
3425 //===----------------------------------------------------------------------===//
3426 // Coprocessor Instructions.
3427 //
3428
3429 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3430             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3431             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3432             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3433                           imm:$CRm, imm:$opc2)]> {
3434   bits<4> opc1;
3435   bits<4> CRn;
3436   bits<4> CRd;
3437   bits<4> cop;
3438   bits<3> opc2;
3439   bits<4> CRm;
3440
3441   let Inst{3-0}   = CRm;
3442   let Inst{4}     = 0;
3443   let Inst{7-5}   = opc2;
3444   let Inst{11-8}  = cop;
3445   let Inst{15-12} = CRd;
3446   let Inst{19-16} = CRn;
3447   let Inst{23-20} = opc1;
3448 }
3449
3450 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3451                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3452                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3453                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3454                               imm:$CRm, imm:$opc2)]> {
3455   let Inst{31-28} = 0b1111;
3456   bits<4> opc1;
3457   bits<4> CRn;
3458   bits<4> CRd;
3459   bits<4> cop;
3460   bits<3> opc2;
3461   bits<4> CRm;
3462
3463   let Inst{3-0}   = CRm;
3464   let Inst{4}     = 0;
3465   let Inst{7-5}   = opc2;
3466   let Inst{11-8}  = cop;
3467   let Inst{15-12} = CRd;
3468   let Inst{19-16} = CRn;
3469   let Inst{23-20} = opc1;
3470 }
3471
3472 class ACI<dag oops, dag iops, string opc, string asm,
3473           IndexMode im = IndexModeNone>
3474   : InoP<oops, iops, AddrModeNone, Size4Bytes, im, BrFrm, NoItinerary,
3475          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3476   let Inst{27-25} = 0b110;
3477 }
3478
3479 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3480
3481   def _OFFSET : ACI<(outs),
3482       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3483       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3484     let Inst{31-28} = op31_28;
3485     let Inst{24} = 1; // P = 1
3486     let Inst{21} = 0; // W = 0
3487     let Inst{22} = 0; // D = 0
3488     let Inst{20} = load;
3489   }
3490
3491   def _PRE : ACI<(outs),
3492       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3493       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3494     let Inst{31-28} = op31_28;
3495     let Inst{24} = 1; // P = 1
3496     let Inst{21} = 1; // W = 1
3497     let Inst{22} = 0; // D = 0
3498     let Inst{20} = load;
3499   }
3500
3501   def _POST : ACI<(outs),
3502       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3503       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3504     let Inst{31-28} = op31_28;
3505     let Inst{24} = 0; // P = 0
3506     let Inst{21} = 1; // W = 1
3507     let Inst{22} = 0; // D = 0
3508     let Inst{20} = load;
3509   }
3510
3511   def _OPTION : ACI<(outs),
3512       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3513             ops),
3514       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3515     let Inst{31-28} = op31_28;
3516     let Inst{24} = 0; // P = 0
3517     let Inst{23} = 1; // U = 1
3518     let Inst{21} = 0; // W = 0
3519     let Inst{22} = 0; // D = 0
3520     let Inst{20} = load;
3521   }
3522
3523   def L_OFFSET : ACI<(outs),
3524       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3525       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3526     let Inst{31-28} = op31_28;
3527     let Inst{24} = 1; // P = 1
3528     let Inst{21} = 0; // W = 0
3529     let Inst{22} = 1; // D = 1
3530     let Inst{20} = load;
3531   }
3532
3533   def L_PRE : ACI<(outs),
3534       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3535       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3536       IndexModePre> {
3537     let Inst{31-28} = op31_28;
3538     let Inst{24} = 1; // P = 1
3539     let Inst{21} = 1; // W = 1
3540     let Inst{22} = 1; // D = 1
3541     let Inst{20} = load;
3542   }
3543
3544   def L_POST : ACI<(outs),
3545       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3546       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3547       IndexModePost> {
3548     let Inst{31-28} = op31_28;
3549     let Inst{24} = 0; // P = 0
3550     let Inst{21} = 1; // W = 1
3551     let Inst{22} = 1; // D = 1
3552     let Inst{20} = load;
3553   }
3554
3555   def L_OPTION : ACI<(outs),
3556       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3557             ops),
3558       !strconcat(!strconcat(opc, "l"), cond),
3559       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3560     let Inst{31-28} = op31_28;
3561     let Inst{24} = 0; // P = 0
3562     let Inst{23} = 1; // U = 1
3563     let Inst{21} = 0; // W = 0
3564     let Inst{22} = 1; // D = 1
3565     let Inst{20} = load;
3566   }
3567 }
3568
3569 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3570 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3571 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3572 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3573
3574 //===----------------------------------------------------------------------===//
3575 // Move between coprocessor and ARM core register -- for disassembly only
3576 //
3577
3578 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3579                 list<dag> pattern>
3580   : ABI<0b1110, oops, iops, NoItinerary, opc,
3581         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3582   let Inst{20} = direction;
3583   let Inst{4} = 1;
3584
3585   bits<4> Rt;
3586   bits<4> cop;
3587   bits<3> opc1;
3588   bits<3> opc2;
3589   bits<4> CRm;
3590   bits<4> CRn;
3591
3592   let Inst{15-12} = Rt;
3593   let Inst{11-8}  = cop;
3594   let Inst{23-21} = opc1;
3595   let Inst{7-5}   = opc2;
3596   let Inst{3-0}   = CRm;
3597   let Inst{19-16} = CRn;
3598 }
3599
3600 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3601                     (outs),
3602                     (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
3603                          c_imm:$CRm, i32imm:$opc2),
3604                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3605                                   imm:$CRm, imm:$opc2)]>;
3606 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3607                     (outs GPR:$Rt),
3608                     (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm,
3609                          i32imm:$opc2), []>;
3610
3611 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3612              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3613
3614 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3615                  list<dag> pattern>
3616   : ABXI<0b1110, oops, iops, NoItinerary,
3617          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3618   let Inst{31-28} = 0b1111;
3619   let Inst{20} = direction;
3620   let Inst{4} = 1;
3621
3622   bits<4> Rt;
3623   bits<4> cop;
3624   bits<3> opc1;
3625   bits<3> opc2;
3626   bits<4> CRm;
3627   bits<4> CRn;
3628
3629   let Inst{15-12} = Rt;
3630   let Inst{11-8}  = cop;
3631   let Inst{23-21} = opc1;
3632   let Inst{7-5}   = opc2;
3633   let Inst{3-0}   = CRm;
3634   let Inst{19-16} = CRn;
3635 }
3636
3637 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
3638                       (outs),
3639                       (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
3640                            c_imm:$CRm, i32imm:$opc2),
3641                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3642                                      imm:$CRm, imm:$opc2)]>;
3643 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
3644                       (outs GPR:$Rt),
3645                       (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm,
3646                            i32imm:$opc2), []>;
3647
3648 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3649                               imm:$CRm, imm:$opc2),
3650                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3651
3652 class MovRRCopro<string opc, bit direction,
3653                  list<dag> pattern = [/* For disassembly only */]>
3654   : ABI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3655         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3656         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
3657   let Inst{23-21} = 0b010;
3658   let Inst{20} = direction;
3659
3660   bits<4> Rt;
3661   bits<4> Rt2;
3662   bits<4> cop;
3663   bits<4> opc1;
3664   bits<4> CRm;
3665
3666   let Inst{15-12} = Rt;
3667   let Inst{19-16} = Rt2;
3668   let Inst{11-8}  = cop;
3669   let Inst{7-4}   = opc1;
3670   let Inst{3-0}   = CRm;
3671 }
3672
3673 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
3674                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3675                                      imm:$CRm)]>;
3676 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
3677
3678 class MovRRCopro2<string opc, bit direction,
3679                   list<dag> pattern = [/* For disassembly only */]>
3680   : ABXI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3681          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
3682          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3683   let Inst{31-28} = 0b1111;
3684   let Inst{23-21} = 0b010;
3685   let Inst{20} = direction;
3686
3687   bits<4> Rt;
3688   bits<4> Rt2;
3689   bits<4> cop;
3690   bits<4> opc1;
3691   bits<4> CRm;
3692
3693   let Inst{15-12} = Rt;
3694   let Inst{19-16} = Rt2;
3695   let Inst{11-8}  = cop;
3696   let Inst{7-4}   = opc1;
3697   let Inst{3-0}   = CRm;
3698 }
3699
3700 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
3701                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3702                                         imm:$CRm)]>;
3703 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
3704
3705 //===----------------------------------------------------------------------===//
3706 // Move between special register and ARM core register -- for disassembly only
3707 //
3708
3709 // Move to ARM core register from Special Register
3710 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3711               [/* For disassembly only; pattern left blank */]> {
3712   bits<4> Rd;
3713   let Inst{23-16} = 0b00001111;
3714   let Inst{15-12} = Rd;
3715   let Inst{7-4} = 0b0000;
3716 }
3717
3718 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,"mrs","\t$Rd, spsr",
3719               [/* For disassembly only; pattern left blank */]> {
3720   bits<4> Rd;
3721   let Inst{23-16} = 0b01001111;
3722   let Inst{15-12} = Rd;
3723   let Inst{7-4} = 0b0000;
3724 }
3725
3726 // Move from ARM core register to Special Register
3727 //
3728 // No need to have both system and application versions, the encodings are the
3729 // same and the assembly parser has no way to distinguish between them. The mask
3730 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3731 // the mask with the fields to be accessed in the special register.
3732 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
3733               "msr", "\t$mask, $Rn",
3734               [/* For disassembly only; pattern left blank */]> {
3735   bits<5> mask;
3736   bits<4> Rn;
3737
3738   let Inst{23} = 0;
3739   let Inst{22} = mask{4}; // R bit
3740   let Inst{21-20} = 0b10;
3741   let Inst{19-16} = mask{3-0};
3742   let Inst{15-12} = 0b1111;
3743   let Inst{11-4} = 0b00000000;
3744   let Inst{3-0} = Rn;
3745 }
3746
3747 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
3748                "msr", "\t$mask, $a",
3749                [/* For disassembly only; pattern left blank */]> {
3750   bits<5> mask;
3751   bits<12> a;
3752
3753   let Inst{23} = 0;
3754   let Inst{22} = mask{4}; // R bit
3755   let Inst{21-20} = 0b10;
3756   let Inst{19-16} = mask{3-0};
3757   let Inst{15-12} = 0b1111;
3758   let Inst{11-0} = a;
3759 }
3760
3761 //===----------------------------------------------------------------------===//
3762 // TLS Instructions
3763 //
3764
3765 // __aeabi_read_tp preserves the registers r1-r3.
3766 // This is a pseudo inst so that we can get the encoding right,
3767 // complete with fixup for the aeabi_read_tp function.
3768 let isCall = 1,
3769   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
3770   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
3771                [(set R0, ARMthread_pointer)]>;
3772 }
3773
3774 //===----------------------------------------------------------------------===//
3775 // SJLJ Exception handling intrinsics
3776 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3777 //   address and save #0 in R0 for the non-longjmp case.
3778 //   Since by its nature we may be coming from some other function to get
3779 //   here, and we're using the stack frame for the containing function to
3780 //   save/restore registers, we can't keep anything live in regs across
3781 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3782 //   when we get here from a longjmp(). We force everything out of registers
3783 //   except for our own input by listing the relevant registers in Defs. By
3784 //   doing so, we also cause the prologue/epilogue code to actively preserve
3785 //   all of the callee-saved resgisters, which is exactly what we want.
3786 //   A constant value is passed in $val, and we use the location as a scratch.
3787 //
3788 // These are pseudo-instructions and are lowered to individual MC-insts, so
3789 // no encoding information is necessary.
3790 let Defs =
3791   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
3792     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
3793   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3794                                NoItinerary,
3795                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3796                            Requires<[IsARM, HasVFP2]>;
3797 }
3798
3799 let Defs =
3800   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
3801   hasSideEffects = 1, isBarrier = 1 in {
3802   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3803                                    NoItinerary,
3804                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3805                                 Requires<[IsARM, NoVFP]>;
3806 }
3807
3808 // FIXME: Non-Darwin version(s)
3809 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3810     Defs = [ R7, LR, SP ] in {
3811 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
3812                              NoItinerary,
3813                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3814                                 Requires<[IsARM, IsDarwin]>;
3815 }
3816
3817 // eh.sjlj.dispatchsetup pseudo-instruction.
3818 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3819 // handled when the pseudo is expanded (which happens before any passes
3820 // that need the instruction size).
3821 let isBarrier = 1, hasSideEffects = 1 in
3822 def Int_eh_sjlj_dispatchsetup :
3823  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3824             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3825               Requires<[IsDarwin]>;
3826
3827 //===----------------------------------------------------------------------===//
3828 // Non-Instruction Patterns
3829 //
3830
3831 // Large immediate handling.
3832
3833 // 32-bit immediate using two piece so_imms or movw + movt.
3834 // This is a single pseudo instruction, the benefit is that it can be remat'd
3835 // as a single unit instead of having to handle reg inputs.
3836 // FIXME: Remove this when we can do generalized remat.
3837 let isReMaterializable = 1, isMoveImm = 1 in
3838 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3839                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3840                            Requires<[IsARM]>;
3841
3842 // Pseudo instruction that combines movw + movt + add pc (if PIC).
3843 // It also makes it possible to rematerialize the instructions.
3844 // FIXME: Remove this when we can do generalized remat and when machine licm
3845 // can properly the instructions.
3846 let isReMaterializable = 1 in {
3847 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3848                               IIC_iMOVix2addpc,
3849                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3850                         Requires<[IsARM, UseMovt]>;
3851
3852 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3853                              IIC_iMOVix2,
3854                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3855                         Requires<[IsARM, UseMovt]>;
3856
3857 let AddedComplexity = 10 in
3858 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3859                                 IIC_iMOVix2ld,
3860                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
3861                     Requires<[IsARM, UseMovt]>;
3862 } // isReMaterializable
3863
3864 // ConstantPool, GlobalAddress, and JumpTable
3865 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3866             Requires<[IsARM, DontUseMovt]>;
3867 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3868 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3869             Requires<[IsARM, UseMovt]>;
3870 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3871              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3872
3873 // TODO: add,sub,and, 3-instr forms?
3874
3875 // Tail calls
3876 def : ARMPat<(ARMtcret tcGPR:$dst),
3877           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3878
3879 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3880           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3881
3882 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3883           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3884
3885 def : ARMPat<(ARMtcret tcGPR:$dst),
3886           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3887
3888 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3889           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3890
3891 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3892           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3893
3894 // Direct calls
3895 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3896       Requires<[IsARM, IsNotDarwin]>;
3897 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3898       Requires<[IsARM, IsDarwin]>;
3899
3900 // zextload i1 -> zextload i8
3901 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3902 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3903
3904 // extload -> zextload
3905 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3906 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3907 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3908 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3909
3910 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3911
3912 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3913 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3914
3915 // smul* and smla*
3916 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3917                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3918                  (SMULBB GPR:$a, GPR:$b)>;
3919 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3920                  (SMULBB GPR:$a, GPR:$b)>;
3921 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3922                       (sra GPR:$b, (i32 16))),
3923                  (SMULBT GPR:$a, GPR:$b)>;
3924 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3925                  (SMULBT GPR:$a, GPR:$b)>;
3926 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3927                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3928                  (SMULTB GPR:$a, GPR:$b)>;
3929 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3930                 (SMULTB GPR:$a, GPR:$b)>;
3931 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3932                       (i32 16)),
3933                  (SMULWB GPR:$a, GPR:$b)>;
3934 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3935                  (SMULWB GPR:$a, GPR:$b)>;
3936
3937 def : ARMV5TEPat<(add GPR:$acc,
3938                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3939                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3940                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3941 def : ARMV5TEPat<(add GPR:$acc,
3942                       (mul sext_16_node:$a, sext_16_node:$b)),
3943                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3944 def : ARMV5TEPat<(add GPR:$acc,
3945                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3946                            (sra GPR:$b, (i32 16)))),
3947                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3948 def : ARMV5TEPat<(add GPR:$acc,
3949                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3950                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3951 def : ARMV5TEPat<(add GPR:$acc,
3952                       (mul (sra GPR:$a, (i32 16)),
3953                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3954                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3955 def : ARMV5TEPat<(add GPR:$acc,
3956                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3957                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3958 def : ARMV5TEPat<(add GPR:$acc,
3959                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3960                            (i32 16))),
3961                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3962 def : ARMV5TEPat<(add GPR:$acc,
3963                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3964                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3965
3966
3967 // Pre-v7 uses MCR for synchronization barriers.
3968 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
3969          Requires<[IsARM, HasV6]>;
3970
3971
3972 //===----------------------------------------------------------------------===//
3973 // Thumb Support
3974 //
3975
3976 include "ARMInstrThumb.td"
3977
3978 //===----------------------------------------------------------------------===//
3979 // Thumb2 Support
3980 //
3981
3982 include "ARMInstrThumb2.td"
3983
3984 //===----------------------------------------------------------------------===//
3985 // Floating Point Support
3986 //
3987
3988 include "ARMInstrVFP.td"
3989
3990 //===----------------------------------------------------------------------===//
3991 // Advanced SIMD (NEON) Support
3992 //
3993
3994 include "ARMInstrNEON.td"
3995