lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 151                                  AssemblerPredicate<"HasV4TOps">;
 152 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 153 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 154 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 155                                  AssemblerPredicate<"HasV5TEOps">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 157                                  AssemblerPredicate<"HasV6Ops">;
 158 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 159 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 160                                  AssemblerPredicate<"HasV6T2Ops">;
 161 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 162 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 163                                  AssemblerPredicate<"HasV7Ops">;
 164 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 165 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 166                                  AssemblerPredicate<"FeatureVFP2">;
 167 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 168                                  AssemblerPredicate<"FeatureVFP3">;
 169 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 170                                  AssemblerPredicate<"FeatureNEON">;
 171 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 172                                  AssemblerPredicate<"FeatureFP16">;
 173 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 174                                  AssemblerPredicate<"FeatureHWDiv">;
 175 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 176                                  AssemblerPredicate<"FeatureT2XtPk">;
 177 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 178                                  AssemblerPredicate<"FeatureDSPThumb2">;
 179 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 180                                  AssemblerPredicate<"FeatureDB">;
 181 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 182                                  AssemblerPredicate<"FeatureMP">;
 183 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 184 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 185 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 186                                  AssemblerPredicate<"ModeThumb">;
 187 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 188 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 189                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 190 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 191                                  AssemblerPredicate<"!ModeThumb">;
 192 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 193 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 194
 195 // FIXME: Eventually this will be just "hasV6T2Ops".
 196 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 197 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 198 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Flag Definitions.
 202
 203 class RegConstraint<string C> {
 204   string Constraints = C;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  ARM specific transformation functions and pattern fragments.
 209 //
 210
 211 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 212 // so_imm_neg def below.
 213 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 214   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 215 }]>;
 216
 217 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 218 // so_imm_not def below.
 219 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 221 }]>;
 222
 223 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 224 def imm1_15 : ImmLeaf<i32, [{
 225   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 226 }]>;
 227
 228 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 229 def imm16_31 : ImmLeaf<i32, [{
 230   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 231 }]>;
 232
 233 def so_imm_neg :
 234   PatLeaf<(imm), [{
 235     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 236   }], so_imm_neg_XFORM>;
 237
 238 def so_imm_not :
 239   PatLeaf<(imm), [{
 240     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 241   }], so_imm_not_XFORM>;
 242
 243 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 244 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 245   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 246 }]>;
 247
 248 /// Split a 32-bit immediate into two 16 bit parts.
 249 def hi16 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 251 }]>;
 252
 253 def lo16AllZero : PatLeaf<(i32 imm), [{
 254   // Returns true if all low 16-bits are 0.
 255   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 256 }], hi16>;
 257
 258 /// imm0_65535 - An immediate is in the range [0.65535].
 259 def Imm0_65535AsmOperand: AsmOperandClass { let Name = "Imm0_65535"; }
 260 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 261   return Imm >= 0 && Imm < 65536;
 262 }]> {
 263   let ParserMatchClass = Imm0_65535AsmOperand;
 264 }
 265
 266 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 267 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 268
 269 /// adde and sube predicates - True based on whether the carry flag output
 270 /// will be needed or not.
 271 def adde_dead_carry :
 272   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 273   [{return !N->hasAnyUseOfValue(1);}]>;
 274 def sube_dead_carry :
 275   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 276   [{return !N->hasAnyUseOfValue(1);}]>;
 277 def adde_live_carry :
 278   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 279   [{return N->hasAnyUseOfValue(1);}]>;
 280 def sube_live_carry :
 281   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 282   [{return N->hasAnyUseOfValue(1);}]>;
 283
 284 // An 'and' node with a single use.
 285 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 286   return N->hasOneUse();
 287 }]>;
 288
 289 // An 'xor' node with a single use.
 290 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 291   return N->hasOneUse();
 292 }]>;
 293
 294 // An 'fmul' node with a single use.
 295 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 296   return N->hasOneUse();
 297 }]>;
 298
 299 // An 'fadd' node which checks for single non-hazardous use.
 300 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 301   return hasNoVMLxHazardUse(N);
 302 }]>;
 303
 304 // An 'fsub' node which checks for single non-hazardous use.
 305 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 306   return hasNoVMLxHazardUse(N);
 307 }]>;
 308
 309 //===----------------------------------------------------------------------===//
 310 // Operand Definitions.
 311 //
 312
 313 // Branch target.
 314 // FIXME: rename brtarget to t2_brtarget
 315 def brtarget : Operand<OtherVT> {
 316   let EncoderMethod = "getBranchTargetOpValue";
 317   let OperandType = "OPERAND_PCREL";
 318 }
 319
 320 // FIXME: get rid of this one?
 321 def uncondbrtarget : Operand<OtherVT> {
 322   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 323   let OperandType = "OPERAND_PCREL";
 324 }
 325
 326 // Branch target for ARM. Handles conditional/unconditional
 327 def br_target : Operand<OtherVT> {
 328   let EncoderMethod = "getARMBranchTargetOpValue";
 329   let OperandType = "OPERAND_PCREL";
 330 }
 331
 332 // Call target.
 333 // FIXME: rename bltarget to t2_bl_target?
 334 def bltarget : Operand<i32> {
 335   // Encoded the same as branch targets.
 336   let EncoderMethod = "getBranchTargetOpValue";
 337   let OperandType = "OPERAND_PCREL";
 338 }
 339
 340 // Call target for ARM. Handles conditional/unconditional
 341 // FIXME: rename bl_target to t2_bltarget?
 342 def bl_target : Operand<i32> {
 343   // Encoded the same as branch targets.
 344   let EncoderMethod = "getARMBranchTargetOpValue";
 345   let OperandType = "OPERAND_PCREL";
 346 }
 347
 348
 349 // A list of registers separated by comma. Used by load/store multiple.
 350 def RegListAsmOperand : AsmOperandClass {
 351   let Name = "RegList";
 352   let SuperClasses = [];
 353 }
 354
 355 def DPRRegListAsmOperand : AsmOperandClass {
 356   let Name = "DPRRegList";
 357   let SuperClasses = [];
 358 }
 359
 360 def SPRRegListAsmOperand : AsmOperandClass {
 361   let Name = "SPRRegList";
 362   let SuperClasses = [];
 363 }
 364
 365 def reglist : Operand<i32> {
 366   let EncoderMethod = "getRegisterListOpValue";
 367   let ParserMatchClass = RegListAsmOperand;
 368   let PrintMethod = "printRegisterList";
 369 }
 370
 371 def dpr_reglist : Operand<i32> {
 372   let EncoderMethod = "getRegisterListOpValue";
 373   let ParserMatchClass = DPRRegListAsmOperand;
 374   let PrintMethod = "printRegisterList";
 375 }
 376
 377 def spr_reglist : Operand<i32> {
 378   let EncoderMethod = "getRegisterListOpValue";
 379   let ParserMatchClass = SPRRegListAsmOperand;
 380   let PrintMethod = "printRegisterList";
 381 }
 382
 383 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 384 def cpinst_operand : Operand<i32> {
 385   let PrintMethod = "printCPInstOperand";
 386 }
 387
 388 // Local PC labels.
 389 def pclabel : Operand<i32> {
 390   let PrintMethod = "printPCLabel";
 391 }
 392
 393 // ADR instruction labels.
 394 def adrlabel : Operand<i32> {
 395   let EncoderMethod = "getAdrLabelOpValue";
 396 }
 397
 398 def neon_vcvt_imm32 : Operand<i32> {
 399   let EncoderMethod = "getNEONVcvtImm32OpValue";
 400 }
 401
 402 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 403 def rot_imm : Operand<i32>, ImmLeaf<i32, [{
 404     int32_t v = (int32_t)Imm;
 405     return v == 8 || v == 16 || v == 24; }]> {
 406   let EncoderMethod = "getRotImmOpValue";
 407 }
 408
 409 def ShifterAsmOperand : AsmOperandClass {
 410   let Name = "Shifter";
 411   let SuperClasses = [];
 412 }
 413
 414 // shift_imm: An integer that encodes a shift amount and the type of shift
 415 // (currently either asr or lsl) using the same encoding used for the
 416 // immediates in so_reg operands.
 417 def shift_imm : Operand<i32> {
 418   let PrintMethod = "printShiftImmOperand";
 419   let ParserMatchClass = ShifterAsmOperand;
 420 }
 421
 422 def ShiftedRegAsmOperand : AsmOperandClass {
 423   let Name = "ShiftedReg";
 424 }
 425
 426 def ShiftedImmAsmOperand : AsmOperandClass {
 427   let Name = "ShiftedImm";
 428 }
 429
 430 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 431 def so_reg_reg : Operand<i32>,  // reg reg imm
 432                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 433                                 [shl, srl, sra, rotr]> {
 434   let EncoderMethod = "getSORegRegOpValue";
 435   let PrintMethod = "printSORegRegOperand";
 436   let ParserMatchClass = ShiftedRegAsmOperand;
 437   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 438 }
 439
 440 def so_reg_imm : Operand<i32>, // reg imm
 441                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 442                                 [shl, srl, sra, rotr]> {
 443   let EncoderMethod = "getSORegImmOpValue";
 444   let PrintMethod = "printSORegImmOperand";
 445   let ParserMatchClass = ShiftedImmAsmOperand;
 446   let MIOperandInfo = (ops GPR, shift_imm);
 447 }
 448
 449 // FIXME: Does this need to be distinct from so_reg?
 450 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 451                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 452                                   [shl,srl,sra,rotr]> {
 453   let EncoderMethod = "getSORegRegOpValue";
 454   let PrintMethod = "printSORegRegOperand";
 455   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 456 }
 457
 458 // FIXME: Does this need to be distinct from so_reg?
 459 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 460                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 461                                   [shl,srl,sra,rotr]> {
 462   let EncoderMethod = "getSORegImmOpValue";
 463   let PrintMethod = "printSORegImmOperand";
 464   let MIOperandInfo = (ops GPR, shift_imm);
 465 }
 466
 467
 468 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 469 // 8-bit immediate rotated by an arbitrary number of bits.
 470 def SOImmAsmOperand: AsmOperandClass { let Name = "ARMSOImm"; }
 471 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 472     return ARM_AM::getSOImmVal(Imm) != -1;
 473   }]> {
 474   let EncoderMethod = "getSOImmOpValue";
 475   let ParserMatchClass = SOImmAsmOperand;
 476 }
 477
 478 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 479 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 480 // get the first/second pieces.
 481 def so_imm2part : PatLeaf<(imm), [{
 482       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 483 }]>;
 484
 485 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 486 ///
 487 def arm_i32imm : PatLeaf<(imm), [{
 488   if (Subtarget->hasV6T2Ops())
 489     return true;
 490   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 491 }]>;
 492
 493 /// imm0_7 predicate - Immediate in the range [0,31].
 494 def Imm0_7AsmOperand: AsmOperandClass { let Name = "Imm0_7"; }
 495 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 496   return Imm >= 0 && Imm < 8;
 497 }]> {
 498   let ParserMatchClass = Imm0_7AsmOperand;
 499 }
 500
 501 /// imm0_15 predicate - Immediate in the range [0,31].
 502 def Imm0_15AsmOperand: AsmOperandClass { let Name = "Imm0_15"; }
 503 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 504   return Imm >= 0 && Imm < 16;
 505 }]> {
 506   let ParserMatchClass = Imm0_15AsmOperand;
 507 }
 508
 509 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 510 def Imm0_31AsmOperand: AsmOperandClass { let Name = "Imm0_31"; }
 511 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 512   return Imm >= 0 && Imm < 32;
 513 }]>;
 514
 515 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 516 def imm0_31_m1 : Operand<i32>, ImmLeaf<i32, [{
 517   return Imm >= 0 && Imm < 32;
 518 }]> {
 519   let EncoderMethod = "getImmMinusOneOpValue";
 520 }
 521
 522 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 523 // a relocatable expression.
 524 //
 525 // FIXME: This really needs a Thumb version separate from the ARM version.
 526 // While the range is the same, and can thus use the same match class,
 527 // the encoding is different so it should have a different encoder method.
 528 def Imm0_65535ExprAsmOperand: AsmOperandClass { let Name = "Imm0_65535Expr"; }
 529 def imm0_65535_expr : Operand<i32> {
 530   let EncoderMethod = "getHiLo16ImmOpValue";
 531   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 532 }
 533
 534 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 535 /// e.g., 0xf000ffff
 536 def bf_inv_mask_imm : Operand<i32>,
 537                       PatLeaf<(imm), [{
 538   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 539 }] > {
 540   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 541   let PrintMethod = "printBitfieldInvMaskImmOperand";
 542 }
 543
 544 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 545 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 546   return isInt<5>(Imm);
 547 }]>;
 548
 549 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 550 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 551   return Imm > 0 &&  Imm <= 32;
 552 }] > {
 553   let EncoderMethod = "getMsbOpValue";
 554 }
 555
 556 def imm1_32_XFORM: SDNodeXForm<imm, [{
 557   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 558 }]>;
 559 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 560 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 32; }],
 561     imm1_32_XFORM> {
 562   let PrintMethod = "printImm1_32Operand";
 563   let ParserMatchClass = Imm1_32AsmOperand;
 564 }
 565
 566 // Define ARM specific addressing modes.
 567
 568 def MemMode2AsmOperand : AsmOperandClass {
 569   let Name = "MemMode2";
 570   let SuperClasses = [];
 571   let ParserMethod = "tryParseMemMode2Operand";
 572 }
 573
 574 def MemMode3AsmOperand : AsmOperandClass {
 575   let Name = "MemMode3";
 576   let SuperClasses = [];
 577   let ParserMethod = "tryParseMemMode3Operand";
 578 }
 579
 580 // addrmode_imm12 := reg +/- imm12
 581 //
 582 def addrmode_imm12 : Operand<i32>,
 583                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 584   // 12-bit immediate operand. Note that instructions using this encode
 585   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 586   // immediate values are as normal.
 587
 588   let EncoderMethod = "getAddrModeImm12OpValue";
 589   let PrintMethod = "printAddrModeImm12Operand";
 590   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 591 }
 592 // ldst_so_reg := reg +/- reg shop imm
 593 //
 594 def ldst_so_reg : Operand<i32>,
 595                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 596   let EncoderMethod = "getLdStSORegOpValue";
 597   // FIXME: Simplify the printer
 598   let PrintMethod = "printAddrMode2Operand";
 599   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 600 }
 601
 602 // addrmode2 := reg +/- imm12
 603 //           := reg +/- reg shop imm
 604 //
 605 def addrmode2 : Operand<i32>,
 606                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 607   let EncoderMethod = "getAddrMode2OpValue";
 608   let PrintMethod = "printAddrMode2Operand";
 609   let ParserMatchClass = MemMode2AsmOperand;
 610   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 611 }
 612
 613 def am2offset : Operand<i32>,
 614                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 615                 [], [SDNPWantRoot]> {
 616   let EncoderMethod = "getAddrMode2OffsetOpValue";
 617   let PrintMethod = "printAddrMode2OffsetOperand";
 618   let MIOperandInfo = (ops GPR, i32imm);
 619 }
 620
 621 // addrmode3 := reg +/- reg
 622 // addrmode3 := reg +/- imm8
 623 //
 624 def addrmode3 : Operand<i32>,
 625                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 626   let EncoderMethod = "getAddrMode3OpValue";
 627   let PrintMethod = "printAddrMode3Operand";
 628   let ParserMatchClass = MemMode3AsmOperand;
 629   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 630 }
 631
 632 def am3offset : Operand<i32>,
 633                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 634                                [], [SDNPWantRoot]> {
 635   let EncoderMethod = "getAddrMode3OffsetOpValue";
 636   let PrintMethod = "printAddrMode3OffsetOperand";
 637   let MIOperandInfo = (ops GPR, i32imm);
 638 }
 639
 640 // ldstm_mode := {ia, ib, da, db}
 641 //
 642 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 643   let EncoderMethod = "getLdStmModeOpValue";
 644   let PrintMethod = "printLdStmModeOperand";
 645 }
 646
 647 def MemMode5AsmOperand : AsmOperandClass {
 648   let Name = "MemMode5";
 649   let SuperClasses = [];
 650 }
 651
 652 // addrmode5 := reg +/- imm8*4
 653 //
 654 def addrmode5 : Operand<i32>,
 655                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 656   let PrintMethod = "printAddrMode5Operand";
 657   let MIOperandInfo = (ops GPR:$base, i32imm);
 658   let ParserMatchClass = MemMode5AsmOperand;
 659   let EncoderMethod = "getAddrMode5OpValue";
 660 }
 661
 662 // addrmode6 := reg with optional alignment
 663 //
 664 def addrmode6 : Operand<i32>,
 665                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 666   let PrintMethod = "printAddrMode6Operand";
 667   let MIOperandInfo = (ops GPR:$addr, i32imm);
 668   let EncoderMethod = "getAddrMode6AddressOpValue";
 669 }
 670
 671 def am6offset : Operand<i32>,
 672                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 673                                [], [SDNPWantRoot]> {
 674   let PrintMethod = "printAddrMode6OffsetOperand";
 675   let MIOperandInfo = (ops GPR);
 676   let EncoderMethod = "getAddrMode6OffsetOpValue";
 677 }
 678
 679 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 680 // (single element from one lane) for size 32.
 681 def addrmode6oneL32 : Operand<i32>,
 682                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 683   let PrintMethod = "printAddrMode6Operand";
 684   let MIOperandInfo = (ops GPR:$addr, i32imm);
 685   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 686 }
 687
 688 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 689 // instructions, specifically VLD4-dup.
 690 def addrmode6dup : Operand<i32>,
 691                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 692   let PrintMethod = "printAddrMode6Operand";
 693   let MIOperandInfo = (ops GPR:$addr, i32imm);
 694   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 695 }
 696
 697 // addrmodepc := pc + reg
 698 //
 699 def addrmodepc : Operand<i32>,
 700                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 701   let PrintMethod = "printAddrModePCOperand";
 702   let MIOperandInfo = (ops GPR, i32imm);
 703 }
 704
 705 def MemMode7AsmOperand : AsmOperandClass {
 706   let Name = "MemMode7";
 707   let SuperClasses = [];
 708 }
 709
 710 // addrmode7 := reg
 711 // Used by load/store exclusive instructions. Useful to enable right assembly
 712 // parsing and printing. Not used for any codegen matching.
 713 //
 714 def addrmode7 : Operand<i32> {
 715   let PrintMethod = "printAddrMode7Operand";
 716   let MIOperandInfo = (ops GPR);
 717   let ParserMatchClass = MemMode7AsmOperand;
 718 }
 719
 720 def nohash_imm : Operand<i32> {
 721   let PrintMethod = "printNoHashImmediate";
 722 }
 723
 724 def CoprocNumAsmOperand : AsmOperandClass {
 725   let Name = "CoprocNum";
 726   let SuperClasses = [];
 727   let ParserMethod = "tryParseCoprocNumOperand";
 728 }
 729
 730 def CoprocRegAsmOperand : AsmOperandClass {
 731   let Name = "CoprocReg";
 732   let SuperClasses = [];
 733   let ParserMethod = "tryParseCoprocRegOperand";
 734 }
 735
 736 def p_imm : Operand<i32> {
 737   let PrintMethod = "printPImmediate";
 738   let ParserMatchClass = CoprocNumAsmOperand;
 739 }
 740
 741 def c_imm : Operand<i32> {
 742   let PrintMethod = "printCImmediate";
 743   let ParserMatchClass = CoprocRegAsmOperand;
 744 }
 745
 746 //===----------------------------------------------------------------------===//
 747
 748 include "ARMInstrFormats.td"
 749
 750 //===----------------------------------------------------------------------===//
 751 // Multiclass helpers...
 752 //
 753
 754 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 755 /// binop that produces a value.
 756 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 757                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 758                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 759   // The register-immediate version is re-materializable. This is useful
 760   // in particular for taking the address of a local.
 761   let isReMaterializable = 1 in {
 762   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 763                iii, opc, "\t$Rd, $Rn, $imm",
 764                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 765     bits<4> Rd;
 766     bits<4> Rn;
 767     bits<12> imm;
 768     let Inst{25} = 1;
 769     let Inst{19-16} = Rn;
 770     let Inst{15-12} = Rd;
 771     let Inst{11-0} = imm;
 772   }
 773   }
 774   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 775                iir, opc, "\t$Rd, $Rn, $Rm",
 776                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 777     bits<4> Rd;
 778     bits<4> Rn;
 779     bits<4> Rm;
 780     let Inst{25} = 0;
 781     let isCommutable = Commutable;
 782     let Inst{19-16} = Rn;
 783     let Inst{15-12} = Rd;
 784     let Inst{11-4} = 0b00000000;
 785     let Inst{3-0} = Rm;
 786   }
 787
 788   def rsi : AsI1<opcod, (outs GPR:$Rd),
 789                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 790                iis, opc, "\t$Rd, $Rn, $shift",
 791                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 792     bits<4> Rd;
 793     bits<4> Rn;
 794     bits<12> shift;
 795     let Inst{25} = 0;
 796     let Inst{19-16} = Rn;
 797     let Inst{15-12} = Rd;
 798     let Inst{11-5} = shift{11-5};
 799     let Inst{4} = 0;
 800     let Inst{3-0} = shift{3-0};
 801   }
 802
 803   def rsr : AsI1<opcod, (outs GPR:$Rd),
 804                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 805                iis, opc, "\t$Rd, $Rn, $shift",
 806                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 807     bits<4> Rd;
 808     bits<4> Rn;
 809     bits<12> shift;
 810     let Inst{25} = 0;
 811     let Inst{19-16} = Rn;
 812     let Inst{15-12} = Rd;
 813     let Inst{11-8} = shift{11-8};
 814     let Inst{7} = 0;
 815     let Inst{6-5} = shift{6-5};
 816     let Inst{4} = 1;
 817     let Inst{3-0} = shift{3-0};
 818   }
 819
 820   // Assembly aliases for optional destination operand when it's the same
 821   // as the source operand.
 822   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 823      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 824                                                     so_imm:$imm, pred:$p,
 825                                                     cc_out:$s)>,
 826      Requires<[IsARM]>;
 827   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 828      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 829                                                     GPR:$Rm, pred:$p,
 830                                                     cc_out:$s)>,
 831      Requires<[IsARM]>;
 832   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 833      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
 834                                                     so_reg_imm:$shift, pred:$p,
 835                                                     cc_out:$s)>,
 836      Requires<[IsARM]>;
 837   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 838      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
 839                                                     so_reg_reg:$shift, pred:$p,
 840                                                     cc_out:$s)>,
 841      Requires<[IsARM]>;
 842
 843 }
 844
 845 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 846 /// instruction modifies the CPSR register.
 847 let isCodeGenOnly = 1, Defs = [CPSR] in {
 848 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 849                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 850                          PatFrag opnode, bit Commutable = 0> {
 851   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 852                iii, opc, "\t$Rd, $Rn, $imm",
 853                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 854     bits<4> Rd;
 855     bits<4> Rn;
 856     bits<12> imm;
 857     let Inst{25} = 1;
 858     let Inst{20} = 1;
 859     let Inst{19-16} = Rn;
 860     let Inst{15-12} = Rd;
 861     let Inst{11-0} = imm;
 862   }
 863   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 864                iir, opc, "\t$Rd, $Rn, $Rm",
 865                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 866     bits<4> Rd;
 867     bits<4> Rn;
 868     bits<4> Rm;
 869     let isCommutable = Commutable;
 870     let Inst{25} = 0;
 871     let Inst{20} = 1;
 872     let Inst{19-16} = Rn;
 873     let Inst{15-12} = Rd;
 874     let Inst{11-4} = 0b00000000;
 875     let Inst{3-0} = Rm;
 876   }
 877   def rsi : AI1<opcod, (outs GPR:$Rd),
 878                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 879                iis, opc, "\t$Rd, $Rn, $shift",
 880                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 881     bits<4> Rd;
 882     bits<4> Rn;
 883     bits<12> shift;
 884     let Inst{25} = 0;
 885     let Inst{20} = 1;
 886     let Inst{19-16} = Rn;
 887     let Inst{15-12} = Rd;
 888     let Inst{11-5} = shift{11-5};
 889     let Inst{4} = 0;
 890     let Inst{3-0} = shift{3-0};
 891   }
 892
 893     def rsr : AI1<opcod, (outs GPR:$Rd),
 894                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 895                iis, opc, "\t$Rd, $Rn, $shift",
 896                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 897     bits<4> Rd;
 898     bits<4> Rn;
 899     bits<12> shift;
 900     let Inst{25} = 0;
 901     let Inst{20} = 1;
 902     let Inst{19-16} = Rn;
 903     let Inst{15-12} = Rd;
 904     let Inst{11-8} = shift{11-8};
 905     let Inst{7} = 0;
 906     let Inst{6-5} = shift{6-5};
 907     let Inst{4} = 1;
 908     let Inst{3-0} = shift{3-0};
 909   }
 910 }
 911 }
 912
 913 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 914 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 915 /// a explicit result, only implicitly set CPSR.
 916 let isCompare = 1, Defs = [CPSR] in {
 917 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 918                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 919                        PatFrag opnode, bit Commutable = 0> {
 920   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 921                opc, "\t$Rn, $imm",
 922                [(opnode GPR:$Rn, so_imm:$imm)]> {
 923     bits<4> Rn;
 924     bits<12> imm;
 925     let Inst{25} = 1;
 926     let Inst{20} = 1;
 927     let Inst{19-16} = Rn;
 928     let Inst{15-12} = 0b0000;
 929     let Inst{11-0} = imm;
 930   }
 931   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 932                opc, "\t$Rn, $Rm",
 933                [(opnode GPR:$Rn, GPR:$Rm)]> {
 934     bits<4> Rn;
 935     bits<4> Rm;
 936     let isCommutable = Commutable;
 937     let Inst{25} = 0;
 938     let Inst{20} = 1;
 939     let Inst{19-16} = Rn;
 940     let Inst{15-12} = 0b0000;
 941     let Inst{11-4} = 0b00000000;
 942     let Inst{3-0} = Rm;
 943   }
 944   def rsi : AI1<opcod, (outs),
 945                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
 946                opc, "\t$Rn, $shift",
 947                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
 948     bits<4> Rn;
 949     bits<12> shift;
 950     let Inst{25} = 0;
 951     let Inst{20} = 1;
 952     let Inst{19-16} = Rn;
 953     let Inst{15-12} = 0b0000;
 954     let Inst{11-5} = shift{11-5};
 955     let Inst{4} = 0;
 956     let Inst{3-0} = shift{3-0};
 957   }
 958   def rsr : AI1<opcod, (outs),
 959                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
 960                opc, "\t$Rn, $shift",
 961                [(opnode GPR:$Rn, so_reg_reg:$shift)]> {
 962     bits<4> Rn;
 963     bits<12> shift;
 964     let Inst{25} = 0;
 965     let Inst{20} = 1;
 966     let Inst{19-16} = Rn;
 967     let Inst{15-12} = 0b0000;
 968     let Inst{11-8} = shift{11-8};
 969     let Inst{7} = 0;
 970     let Inst{6-5} = shift{6-5};
 971     let Inst{4} = 1;
 972     let Inst{3-0} = shift{3-0};
 973   }
 974
 975 }
 976 }
 977
 978 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 979 /// register and one whose operand is a register rotated by 8/16/24.
 980 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 981 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 982   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 983                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 984                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 985               Requires<[IsARM, HasV6]> {
 986     bits<4> Rd;
 987     bits<4> Rm;
 988     let Inst{19-16} = 0b1111;
 989     let Inst{15-12} = Rd;
 990     let Inst{11-10} = 0b00;
 991     let Inst{3-0}   = Rm;
 992   }
 993   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 994                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 995                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 996               Requires<[IsARM, HasV6]> {
 997     bits<4> Rd;
 998     bits<4> Rm;
 999     bits<2> rot;
1000     let Inst{19-16} = 0b1111;
1001     let Inst{15-12} = Rd;
1002     let Inst{11-10} = rot;
1003     let Inst{3-0}   = Rm;
1004   }
1005 }
1006
1007 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
1008   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
1009                  IIC_iEXTr, opc, "\t$Rd, $Rm",
1010                  [/* For disassembly only; pattern left blank */]>,
1011               Requires<[IsARM, HasV6]> {
1012     let Inst{19-16} = 0b1111;
1013     let Inst{11-10} = 0b00;
1014   }
1015   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
1016                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
1017                  [/* For disassembly only; pattern left blank */]>,
1018               Requires<[IsARM, HasV6]> {
1019     bits<2> rot;
1020     let Inst{19-16} = 0b1111;
1021     let Inst{11-10} = rot;
1022   }
1023 }
1024
1025 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1026 /// register and one whose operand is a register rotated by 8/16/24.
1027 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
1028   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1029                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
1030                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1031                Requires<[IsARM, HasV6]> {
1032     bits<4> Rd;
1033     bits<4> Rm;
1034     bits<4> Rn;
1035     let Inst{19-16} = Rn;
1036     let Inst{15-12} = Rd;
1037     let Inst{11-10} = 0b00;
1038     let Inst{9-4}   = 0b000111;
1039     let Inst{3-0}   = Rm;
1040   }
1041   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
1042                                              rot_imm:$rot),
1043                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
1044                   [(set GPR:$Rd, (opnode GPR:$Rn,
1045                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
1046                   Requires<[IsARM, HasV6]> {
1047     bits<4> Rd;
1048     bits<4> Rm;
1049     bits<4> Rn;
1050     bits<2> rot;
1051     let Inst{19-16} = Rn;
1052     let Inst{15-12} = Rd;
1053     let Inst{11-10} = rot;
1054     let Inst{9-4}   = 0b000111;
1055     let Inst{3-0}   = Rm;
1056   }
1057 }
1058
1059 // For disassembly only.
1060 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
1061   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1062                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
1063                   [/* For disassembly only; pattern left blank */]>,
1064                Requires<[IsARM, HasV6]> {
1065     let Inst{11-10} = 0b00;
1066   }
1067   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
1068                                              rot_imm:$rot),
1069                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
1070                   [/* For disassembly only; pattern left blank */]>,
1071                   Requires<[IsARM, HasV6]> {
1072     bits<4> Rn;
1073     bits<2> rot;
1074     let Inst{19-16} = Rn;
1075     let Inst{11-10} = rot;
1076   }
1077 }
1078
1079 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1080 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1081                              string baseOpc, bit Commutable = 0> {
1082   let Uses = [CPSR] in {
1083   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1084                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1085                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1086                Requires<[IsARM]> {
1087     bits<4> Rd;
1088     bits<4> Rn;
1089     bits<12> imm;
1090     let Inst{25} = 1;
1091     let Inst{15-12} = Rd;
1092     let Inst{19-16} = Rn;
1093     let Inst{11-0} = imm;
1094   }
1095   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1096                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1097                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1098                Requires<[IsARM]> {
1099     bits<4> Rd;
1100     bits<4> Rn;
1101     bits<4> Rm;
1102     let Inst{11-4} = 0b00000000;
1103     let Inst{25} = 0;
1104     let isCommutable = Commutable;
1105     let Inst{3-0} = Rm;
1106     let Inst{15-12} = Rd;
1107     let Inst{19-16} = Rn;
1108   }
1109   def rsi : AsI1<opcod, (outs GPR:$Rd),
1110                 (ins GPR:$Rn, so_reg_imm:$shift),
1111                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1112                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1113                Requires<[IsARM]> {
1114     bits<4> Rd;
1115     bits<4> Rn;
1116     bits<12> shift;
1117     let Inst{25} = 0;
1118     let Inst{19-16} = Rn;
1119     let Inst{15-12} = Rd;
1120     let Inst{11-5} = shift{11-5};
1121     let Inst{4} = 0;
1122     let Inst{3-0} = shift{3-0};
1123   }
1124   def rsr : AsI1<opcod, (outs GPR:$Rd),
1125                 (ins GPR:$Rn, so_reg_reg:$shift),
1126                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1127                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1128                Requires<[IsARM]> {
1129     bits<4> Rd;
1130     bits<4> Rn;
1131     bits<12> shift;
1132     let Inst{25} = 0;
1133     let Inst{19-16} = Rn;
1134     let Inst{15-12} = Rd;
1135     let Inst{11-8} = shift{11-8};
1136     let Inst{7} = 0;
1137     let Inst{6-5} = shift{6-5};
1138     let Inst{4} = 1;
1139     let Inst{3-0} = shift{3-0};
1140   }
1141   }
1142   // Assembly aliases for optional destination operand when it's the same
1143   // as the source operand.
1144   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1145      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1146                                                     so_imm:$imm, pred:$p,
1147                                                     cc_out:$s)>,
1148      Requires<[IsARM]>;
1149   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1150      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1151                                                     GPR:$Rm, pred:$p,
1152                                                     cc_out:$s)>,
1153      Requires<[IsARM]>;
1154   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1155      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1156                                                     so_reg_imm:$shift, pred:$p,
1157                                                     cc_out:$s)>,
1158      Requires<[IsARM]>;
1159   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1160      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1161                                                     so_reg_reg:$shift, pred:$p,
1162                                                     cc_out:$s)>,
1163      Requires<[IsARM]>;
1164 }
1165
1166 // Carry setting variants
1167 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
1168 let usesCustomInserter = 1 in {
1169 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
1170   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1171                4, IIC_iALUi,
1172                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
1173   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1174                4, IIC_iALUr,
1175                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1176     let isCommutable = Commutable;
1177   }
1178   def rsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1179                4, IIC_iALUsr,
1180                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>;
1181   def rsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1182                4, IIC_iALUsr,
1183                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>;
1184 }
1185 }
1186
1187 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1188 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1189            InstrItinClass iir, PatFrag opnode> {
1190   // Note: We use the complex addrmode_imm12 rather than just an input
1191   // GPR and a constrained immediate so that we can use this to match
1192   // frame index references and avoid matching constant pool references.
1193   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1194                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1195                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1196     bits<4>  Rt;
1197     bits<17> addr;
1198     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1199     let Inst{19-16} = addr{16-13};  // Rn
1200     let Inst{15-12} = Rt;
1201     let Inst{11-0}  = addr{11-0};   // imm12
1202   }
1203   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1204                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1205                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1206     bits<4>  Rt;
1207     bits<17> shift;
1208     let shift{4}    = 0;            // Inst{4} = 0
1209     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1210     let Inst{19-16} = shift{16-13}; // Rn
1211     let Inst{15-12} = Rt;
1212     let Inst{11-0}  = shift{11-0};
1213   }
1214 }
1215 }
1216
1217 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1218            InstrItinClass iir, PatFrag opnode> {
1219   // Note: We use the complex addrmode_imm12 rather than just an input
1220   // GPR and a constrained immediate so that we can use this to match
1221   // frame index references and avoid matching constant pool references.
1222   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1223                    (ins GPR:$Rt, addrmode_imm12:$addr),
1224                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1225                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1226     bits<4> Rt;
1227     bits<17> addr;
1228     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1229     let Inst{19-16} = addr{16-13};  // Rn
1230     let Inst{15-12} = Rt;
1231     let Inst{11-0}  = addr{11-0};   // imm12
1232   }
1233   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1234                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1235                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1236     bits<4> Rt;
1237     bits<17> shift;
1238     let shift{4}    = 0;            // Inst{4} = 0
1239     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1240     let Inst{19-16} = shift{16-13}; // Rn
1241     let Inst{15-12} = Rt;
1242     let Inst{11-0}  = shift{11-0};
1243   }
1244 }
1245 //===----------------------------------------------------------------------===//
1246 // Instructions
1247 //===----------------------------------------------------------------------===//
1248
1249 //===----------------------------------------------------------------------===//
1250 //  Miscellaneous Instructions.
1251 //
1252
1253 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1254 /// the function.  The first operand is the ID# for this instruction, the second
1255 /// is the index into the MachineConstantPool that this is, the third is the
1256 /// size in bytes of this constant pool entry.
1257 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1258 def CONSTPOOL_ENTRY :
1259 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1260                     i32imm:$size), NoItinerary, []>;
1261
1262 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1263 // from removing one half of the matched pairs. That breaks PEI, which assumes
1264 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1265 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1266 def ADJCALLSTACKUP :
1267 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1268            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1269
1270 def ADJCALLSTACKDOWN :
1271 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1272            [(ARMcallseq_start timm:$amt)]>;
1273 }
1274
1275 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1276              [/* For disassembly only; pattern left blank */]>,
1277           Requires<[IsARM, HasV6T2]> {
1278   let Inst{27-16} = 0b001100100000;
1279   let Inst{15-8} = 0b11110000;
1280   let Inst{7-0} = 0b00000000;
1281 }
1282
1283 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1284              [/* For disassembly only; pattern left blank */]>,
1285           Requires<[IsARM, HasV6T2]> {
1286   let Inst{27-16} = 0b001100100000;
1287   let Inst{15-8} = 0b11110000;
1288   let Inst{7-0} = 0b00000001;
1289 }
1290
1291 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1292              [/* For disassembly only; pattern left blank */]>,
1293           Requires<[IsARM, HasV6T2]> {
1294   let Inst{27-16} = 0b001100100000;
1295   let Inst{15-8} = 0b11110000;
1296   let Inst{7-0} = 0b00000010;
1297 }
1298
1299 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1300              [/* For disassembly only; pattern left blank */]>,
1301           Requires<[IsARM, HasV6T2]> {
1302   let Inst{27-16} = 0b001100100000;
1303   let Inst{15-8} = 0b11110000;
1304   let Inst{7-0} = 0b00000011;
1305 }
1306
1307 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1308              "\t$dst, $a, $b", []>, Requires<[IsARM, HasV6]> {
1309   bits<4> Rd;
1310   bits<4> Rn;
1311   bits<4> Rm;
1312   let Inst{3-0} = Rm;
1313   let Inst{15-12} = Rd;
1314   let Inst{19-16} = Rn;
1315   let Inst{27-20} = 0b01101000;
1316   let Inst{7-4} = 0b1011;
1317   let Inst{11-8} = 0b1111;
1318 }
1319
1320 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1321              []>, Requires<[IsARM, HasV6T2]> {
1322   let Inst{27-16} = 0b001100100000;
1323   let Inst{15-8} = 0b11110000;
1324   let Inst{7-0} = 0b00000100;
1325 }
1326
1327 // The i32imm operand $val can be used by a debugger to store more information
1328 // about the breakpoint.
1329 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1330               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1331   bits<16> val;
1332   let Inst{3-0} = val{3-0};
1333   let Inst{19-8} = val{15-4};
1334   let Inst{27-20} = 0b00010010;
1335   let Inst{7-4} = 0b0111;
1336 }
1337
1338 // Change Processor State is a system instruction -- for disassembly and
1339 // parsing only.
1340 // FIXME: Since the asm parser has currently no clean way to handle optional
1341 // operands, create 3 versions of the same instruction. Once there's a clean
1342 // framework to represent optional operands, change this behavior.
1343 class CPS<dag iops, string asm_ops>
1344   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1345         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1346   bits<2> imod;
1347   bits<3> iflags;
1348   bits<5> mode;
1349   bit M;
1350
1351   let Inst{31-28} = 0b1111;
1352   let Inst{27-20} = 0b00010000;
1353   let Inst{19-18} = imod;
1354   let Inst{17}    = M; // Enabled if mode is set;
1355   let Inst{16}    = 0;
1356   let Inst{8-6}   = iflags;
1357   let Inst{5}     = 0;
1358   let Inst{4-0}   = mode;
1359 }
1360
1361 let M = 1 in
1362   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1363                   "$imod\t$iflags, $mode">;
1364 let mode = 0, M = 0 in
1365   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1366
1367 let imod = 0, iflags = 0, M = 1 in
1368   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1369
1370 // Preload signals the memory system of possible future data/instruction access.
1371 // These are for disassembly only.
1372 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1373
1374   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1375                 !strconcat(opc, "\t$addr"),
1376                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1377     bits<4> Rt;
1378     bits<17> addr;
1379     let Inst{31-26} = 0b111101;
1380     let Inst{25} = 0; // 0 for immediate form
1381     let Inst{24} = data;
1382     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1383     let Inst{22} = read;
1384     let Inst{21-20} = 0b01;
1385     let Inst{19-16} = addr{16-13};  // Rn
1386     let Inst{15-12} = 0b1111;
1387     let Inst{11-0}  = addr{11-0};   // imm12
1388   }
1389
1390   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1391                !strconcat(opc, "\t$shift"),
1392                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1393     bits<17> shift;
1394     let Inst{31-26} = 0b111101;
1395     let Inst{25} = 1; // 1 for register form
1396     let Inst{24} = data;
1397     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1398     let Inst{22} = read;
1399     let Inst{21-20} = 0b01;
1400     let Inst{19-16} = shift{16-13}; // Rn
1401     let Inst{15-12} = 0b1111;
1402     let Inst{11-0}  = shift{11-0};
1403   }
1404 }
1405
1406 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1407 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1408 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1409
1410 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1411                  "setend\t$end", []>, Requires<[IsARM]> {
1412   bits<1> end;
1413   let Inst{31-10} = 0b1111000100000001000000;
1414   let Inst{9} = end;
1415   let Inst{8-0} = 0;
1416 }
1417
1418 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1419              []>, Requires<[IsARM, HasV7]> {
1420   bits<4> opt;
1421   let Inst{27-4} = 0b001100100000111100001111;
1422   let Inst{3-0} = opt;
1423 }
1424
1425 // A5.4 Permanently UNDEFINED instructions.
1426 let isBarrier = 1, isTerminator = 1 in
1427 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1428                "trap", [(trap)]>,
1429            Requires<[IsARM]> {
1430   let Inst = 0xe7ffdefe;
1431 }
1432
1433 // Address computation and loads and stores in PIC mode.
1434 let isNotDuplicable = 1 in {
1435 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1436                             4, IIC_iALUr,
1437                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1438
1439 let AddedComplexity = 10 in {
1440 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1441                             4, IIC_iLoad_r,
1442                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1443
1444 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1445                             4, IIC_iLoad_bh_r,
1446                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1447
1448 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1449                             4, IIC_iLoad_bh_r,
1450                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1451
1452 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1453                             4, IIC_iLoad_bh_r,
1454                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1455
1456 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1457                             4, IIC_iLoad_bh_r,
1458                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1459 }
1460 let AddedComplexity = 10 in {
1461 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1462       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1463
1464 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1465       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1466                                                    addrmodepc:$addr)]>;
1467
1468 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1469       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1470 }
1471 } // isNotDuplicable = 1
1472
1473
1474 // LEApcrel - Load a pc-relative address into a register without offending the
1475 // assembler.
1476 let neverHasSideEffects = 1, isReMaterializable = 1 in
1477 // The 'adr' mnemonic encodes differently if the label is before or after
1478 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1479 // know until then which form of the instruction will be used.
1480 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1481                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, #$label", []> {
1482   bits<4> Rd;
1483   bits<12> label;
1484   let Inst{27-25} = 0b001;
1485   let Inst{20} = 0;
1486   let Inst{19-16} = 0b1111;
1487   let Inst{15-12} = Rd;
1488   let Inst{11-0} = label;
1489 }
1490 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1491                     4, IIC_iALUi, []>;
1492
1493 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1494                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1495                       4, IIC_iALUi, []>;
1496
1497 //===----------------------------------------------------------------------===//
1498 //  Control Flow Instructions.
1499 //
1500
1501 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1502   // ARMV4T and above
1503   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1504                   "bx", "\tlr", [(ARMretflag)]>,
1505                Requires<[IsARM, HasV4T]> {
1506     let Inst{27-0}  = 0b0001001011111111111100011110;
1507   }
1508
1509   // ARMV4 only
1510   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1511                   "mov", "\tpc, lr", [(ARMretflag)]>,
1512                Requires<[IsARM, NoV4T]> {
1513     let Inst{27-0} = 0b0001101000001111000000001110;
1514   }
1515 }
1516
1517 // Indirect branches
1518 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1519   // ARMV4T and above
1520   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1521                   [(brind GPR:$dst)]>,
1522               Requires<[IsARM, HasV4T]> {
1523     bits<4> dst;
1524     let Inst{31-4} = 0b1110000100101111111111110001;
1525     let Inst{3-0}  = dst;
1526   }
1527
1528   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1529                   "bx", "\t$dst", [/* pattern left blank */]>,
1530               Requires<[IsARM, HasV4T]> {
1531     bits<4> dst;
1532     let Inst{27-4} = 0b000100101111111111110001;
1533     let Inst{3-0}  = dst;
1534   }
1535 }
1536
1537 // All calls clobber the non-callee saved registers. SP is marked as
1538 // a use to prevent stack-pointer assignments that appear immediately
1539 // before calls from potentially appearing dead.
1540 let isCall = 1,
1541   // On non-Darwin platforms R9 is callee-saved.
1542   // FIXME:  Do we really need a non-predicated version? If so, it should
1543   // at least be a pseudo instruction expanding to the predicated version
1544   // at MC lowering time.
1545   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1546   Uses = [SP] in {
1547   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1548                 IIC_Br, "bl\t$func",
1549                 [(ARMcall tglobaladdr:$func)]>,
1550             Requires<[IsARM, IsNotDarwin]> {
1551     let Inst{31-28} = 0b1110;
1552     bits<24> func;
1553     let Inst{23-0} = func;
1554   }
1555
1556   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1557                    IIC_Br, "bl", "\t$func",
1558                    [(ARMcall_pred tglobaladdr:$func)]>,
1559                 Requires<[IsARM, IsNotDarwin]> {
1560     bits<24> func;
1561     let Inst{23-0} = func;
1562   }
1563
1564   // ARMv5T and above
1565   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1566                 IIC_Br, "blx\t$func",
1567                 [(ARMcall GPR:$func)]>,
1568             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1569     bits<4> func;
1570     let Inst{31-4} = 0b1110000100101111111111110011;
1571     let Inst{3-0}  = func;
1572   }
1573
1574   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1575                     IIC_Br, "blx", "\t$func",
1576                     [(ARMcall_pred GPR:$func)]>,
1577                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1578     bits<4> func;
1579     let Inst{27-4} = 0b000100101111111111110011;
1580     let Inst{3-0}  = func;
1581   }
1582
1583   // ARMv4T
1584   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1585   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1586                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1587                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1588
1589   // ARMv4
1590   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1591                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1592                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1593 }
1594
1595 let isCall = 1,
1596   // On Darwin R9 is call-clobbered.
1597   // R7 is marked as a use to prevent frame-pointer assignments from being
1598   // moved above / below calls.
1599   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1600   Uses = [R7, SP] in {
1601   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1602                 4, IIC_Br,
1603                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1604               Requires<[IsARM, IsDarwin]>;
1605
1606   def BLr9_pred : ARMPseudoExpand<(outs),
1607                    (ins bl_target:$func, pred:$p, variable_ops),
1608                    4, IIC_Br,
1609                    [(ARMcall_pred tglobaladdr:$func)],
1610                    (BL_pred bl_target:$func, pred:$p)>,
1611                   Requires<[IsARM, IsDarwin]>;
1612
1613   // ARMv5T and above
1614   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1615                 4, IIC_Br,
1616                 [(ARMcall GPR:$func)],
1617                 (BLX GPR:$func)>,
1618                Requires<[IsARM, HasV5T, IsDarwin]>;
1619
1620   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1621                 4, IIC_Br,
1622                 [(ARMcall_pred GPR:$func)],
1623                 (BLX_pred GPR:$func, pred:$p)>,
1624                    Requires<[IsARM, HasV5T, IsDarwin]>;
1625
1626   // ARMv4T
1627   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1628   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1629                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1630                   Requires<[IsARM, HasV4T, IsDarwin]>;
1631
1632   // ARMv4
1633   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1634                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1635                   Requires<[IsARM, NoV4T, IsDarwin]>;
1636 }
1637
1638 let isBranch = 1, isTerminator = 1 in {
1639   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1640   // a two-value operand where a dag node expects two operands. :(
1641   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1642                IIC_Br, "b", "\t$target",
1643                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1644     bits<24> target;
1645     let Inst{23-0} = target;
1646   }
1647
1648   let isBarrier = 1 in {
1649     // B is "predicable" since it's just a Bcc with an 'always' condition.
1650     let isPredicable = 1 in
1651     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1652     // should be sufficient.
1653     // FIXME: Is B really a Barrier? That doesn't seem right.
1654     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1655                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1656
1657     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1658     def BR_JTr : ARMPseudoInst<(outs),
1659                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1660                       0, IIC_Br,
1661                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1662     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1663     // into i12 and rs suffixed versions.
1664     def BR_JTm : ARMPseudoInst<(outs),
1665                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1666                      0, IIC_Br,
1667                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1668                        imm:$id)]>;
1669     def BR_JTadd : ARMPseudoInst<(outs),
1670                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1671                    0, IIC_Br,
1672                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1673                      imm:$id)]>;
1674     } // isNotDuplicable = 1, isIndirectBranch = 1
1675   } // isBarrier = 1
1676
1677 }
1678
1679 // BLX (immediate) -- for disassembly only
1680 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1681                "blx\t$target", [/* pattern left blank */]>,
1682            Requires<[IsARM, HasV5T]> {
1683   let Inst{31-25} = 0b1111101;
1684   bits<25> target;
1685   let Inst{23-0} = target{24-1};
1686   let Inst{24} = target{0};
1687 }
1688
1689 // Branch and Exchange Jazelle
1690 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1691               [/* pattern left blank */]> {
1692   bits<4> func;
1693   let Inst{23-20} = 0b0010;
1694   let Inst{19-8} = 0xfff;
1695   let Inst{7-4} = 0b0010;
1696   let Inst{3-0} = func;
1697 }
1698
1699 // Tail calls.
1700
1701 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1702   // Darwin versions.
1703   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1704       Uses = [SP] in {
1705     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1706                        IIC_Br, []>, Requires<[IsDarwin]>;
1707
1708     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1709                        IIC_Br, []>, Requires<[IsDarwin]>;
1710
1711     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
1712                    4, IIC_Br, [],
1713                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1714                    Requires<[IsARM, IsDarwin]>;
1715
1716     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1717                    4, IIC_Br, [],
1718                    (BX GPR:$dst)>,
1719                    Requires<[IsARM, IsDarwin]>;
1720
1721   }
1722
1723   // Non-Darwin versions (the difference is R9).
1724   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1725       Uses = [SP] in {
1726     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1727                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1728
1729     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1730                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1731
1732     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
1733                    4, IIC_Br, [],
1734                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1735                    Requires<[IsARM, IsNotDarwin]>;
1736
1737     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1738                      4, IIC_Br, [],
1739                      (BX GPR:$dst)>,
1740                      Requires<[IsARM, IsNotDarwin]>;
1741   }
1742 }
1743
1744
1745
1746
1747
1748 // Secure Monitor Call is a system instruction -- for disassembly only
1749 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
1750               []> {
1751   bits<4> opt;
1752   let Inst{23-4} = 0b01100000000000000111;
1753   let Inst{3-0} = opt;
1754 }
1755
1756 // Supervisor Call (Software Interrupt) -- for disassembly only
1757 let isCall = 1, Uses = [SP] in {
1758 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1759               [/* For disassembly only; pattern left blank */]> {
1760   bits<24> svc;
1761   let Inst{23-0} = svc;
1762 }
1763 }
1764
1765 // Store Return State is a system instruction -- for disassembly only
1766 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1767 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1768                 NoItinerary, "srs${amode}\tsp!, $mode",
1769                 [/* For disassembly only; pattern left blank */]> {
1770   let Inst{31-28} = 0b1111;
1771   let Inst{22-20} = 0b110; // W = 1
1772   let Inst{19-8} = 0xd05;
1773   let Inst{7-5} = 0b000;
1774 }
1775
1776 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1777                 NoItinerary, "srs${amode}\tsp, $mode",
1778                 [/* For disassembly only; pattern left blank */]> {
1779   let Inst{31-28} = 0b1111;
1780   let Inst{22-20} = 0b100; // W = 0
1781   let Inst{19-8} = 0xd05;
1782   let Inst{7-5} = 0b000;
1783 }
1784
1785 // Return From Exception is a system instruction -- for disassembly only
1786 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1787                 NoItinerary, "rfe${amode}\t$base!",
1788                 [/* For disassembly only; pattern left blank */]> {
1789   let Inst{31-28} = 0b1111;
1790   let Inst{22-20} = 0b011; // W = 1
1791   let Inst{15-0} = 0x0a00;
1792 }
1793
1794 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1795                 NoItinerary, "rfe${amode}\t$base",
1796                 [/* For disassembly only; pattern left blank */]> {
1797   let Inst{31-28} = 0b1111;
1798   let Inst{22-20} = 0b001; // W = 0
1799   let Inst{15-0} = 0x0a00;
1800 }
1801 } // isCodeGenOnly = 1
1802
1803 //===----------------------------------------------------------------------===//
1804 //  Load / store Instructions.
1805 //
1806
1807 // Load
1808
1809
1810 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1811                     UnOpFrag<(load node:$Src)>>;
1812 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1813                     UnOpFrag<(zextloadi8 node:$Src)>>;
1814 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1815                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1816 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1817                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1818
1819 // Special LDR for loads from non-pc-relative constpools.
1820 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1821     isReMaterializable = 1 in
1822 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1823                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1824                  []> {
1825   bits<4> Rt;
1826   bits<17> addr;
1827   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1828   let Inst{19-16} = 0b1111;
1829   let Inst{15-12} = Rt;
1830   let Inst{11-0}  = addr{11-0};   // imm12
1831 }
1832
1833 // Loads with zero extension
1834 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1835                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1836                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1837
1838 // Loads with sign extension
1839 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1840                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1841                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1842
1843 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1844                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1845                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1846
1847 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1848 // Load doubleword
1849 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1850                  (ins addrmode3:$addr), LdMiscFrm,
1851                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1852                  []>, Requires<[IsARM, HasV5TE]>;
1853 }
1854
1855 // Indexed loads
1856 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1857   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1858                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1859                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1860     // {17-14}  Rn
1861     // {13}     1 == Rm, 0 == imm12
1862     // {12}     isAdd
1863     // {11-0}   imm12/Rm
1864     bits<18> addr;
1865     let Inst{25} = addr{13};
1866     let Inst{23} = addr{12};
1867     let Inst{19-16} = addr{17-14};
1868     let Inst{11-0} = addr{11-0};
1869     let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1870   }
1871   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1872                       (ins GPR:$Rn, am2offset:$offset),
1873                       IndexModePost, LdFrm, itin,
1874                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1875     // {13}     1 == Rm, 0 == imm12
1876     // {12}     isAdd
1877     // {11-0}   imm12/Rm
1878     bits<14> offset;
1879     bits<4> Rn;
1880     let Inst{25} = offset{13};
1881     let Inst{23} = offset{12};
1882     let Inst{19-16} = Rn;
1883     let Inst{11-0} = offset{11-0};
1884   }
1885 }
1886
1887 let mayLoad = 1, neverHasSideEffects = 1 in {
1888 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1889 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1890 }
1891
1892 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1893   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1894                         (ins addrmode3:$addr), IndexModePre,
1895                         LdMiscFrm, itin,
1896                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1897     bits<14> addr;
1898     let Inst{23}    = addr{8};      // U bit
1899     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1900     let Inst{19-16} = addr{12-9};   // Rn
1901     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1902     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1903   }
1904   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1905                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1906                         LdMiscFrm, itin,
1907                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1908     bits<10> offset;
1909     bits<4> Rn;
1910     let Inst{23}    = offset{8};      // U bit
1911     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1912     let Inst{19-16} = Rn;
1913     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1914     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1915   }
1916 }
1917
1918 let mayLoad = 1, neverHasSideEffects = 1 in {
1919 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1920 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1921 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1922 let hasExtraDefRegAllocReq = 1 in {
1923 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1924                           (ins addrmode3:$addr), IndexModePre,
1925                           LdMiscFrm, IIC_iLoad_d_ru,
1926                           "ldrd", "\t$Rt, $Rt2, $addr!",
1927                           "$addr.base = $Rn_wb", []> {
1928   bits<14> addr;
1929   let Inst{23}    = addr{8};      // U bit
1930   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1931   let Inst{19-16} = addr{12-9};   // Rn
1932   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1933   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1934 }
1935 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1936                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1937                           LdMiscFrm, IIC_iLoad_d_ru,
1938                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1939                           "$Rn = $Rn_wb", []> {
1940   bits<10> offset;
1941   bits<4> Rn;
1942   let Inst{23}    = offset{8};      // U bit
1943   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1944   let Inst{19-16} = Rn;
1945   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1946   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1947 }
1948 } // hasExtraDefRegAllocReq = 1
1949 } // mayLoad = 1, neverHasSideEffects = 1
1950
1951 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1952 let mayLoad = 1, neverHasSideEffects = 1 in {
1953 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1954                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1955                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1956   // {17-14}  Rn
1957   // {13}     1 == Rm, 0 == imm12
1958   // {12}     isAdd
1959   // {11-0}   imm12/Rm
1960   bits<18> addr;
1961   let Inst{25} = addr{13};
1962   let Inst{23} = addr{12};
1963   let Inst{21} = 1; // overwrite
1964   let Inst{19-16} = addr{17-14};
1965   let Inst{11-0} = addr{11-0};
1966   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1967 }
1968 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1969                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1970                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1971   // {17-14}  Rn
1972   // {13}     1 == Rm, 0 == imm12
1973   // {12}     isAdd
1974   // {11-0}   imm12/Rm
1975   bits<18> addr;
1976   let Inst{25} = addr{13};
1977   let Inst{23} = addr{12};
1978   let Inst{21} = 1; // overwrite
1979   let Inst{19-16} = addr{17-14};
1980   let Inst{11-0} = addr{11-0};
1981   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1982 }
1983 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1984              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1985              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1986   let Inst{21} = 1; // overwrite
1987 }
1988 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1989              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1990              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1991   let Inst{21} = 1; // overwrite
1992 }
1993 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1994              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1995              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1996   let Inst{21} = 1; // overwrite
1997 }
1998 }
1999
2000 // Store
2001
2002 // Stores with truncate
2003 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2004                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2005                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2006
2007 // Store doubleword
2008 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2009 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2010                StMiscFrm, IIC_iStore_d_r,
2011                "strd", "\t$Rt, $src2, $addr", []>, Requires<[IsARM, HasV5TE]>;
2012
2013 // Indexed stores
2014 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
2015                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
2016                      IndexModePre, StFrm, IIC_iStore_ru,
2017                      "str", "\t$Rt, [$Rn, $offset]!",
2018                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2019                      [(set GPR:$Rn_wb,
2020                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
2021
2022 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
2023                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
2024                      IndexModePost, StFrm, IIC_iStore_ru,
2025                      "str", "\t$Rt, [$Rn], $offset",
2026                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2027                      [(set GPR:$Rn_wb,
2028                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
2029
2030 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
2031                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
2032                      IndexModePre, StFrm, IIC_iStore_bh_ru,
2033                      "strb", "\t$Rt, [$Rn, $offset]!",
2034                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2035                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
2036                                         GPR:$Rn, am2offset:$offset))]>;
2037 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
2038                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
2039                      IndexModePost, StFrm, IIC_iStore_bh_ru,
2040                      "strb", "\t$Rt, [$Rn], $offset",
2041                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2042                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
2043                                         GPR:$Rn, am2offset:$offset))]>;
2044
2045 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2046                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2047                      IndexModePre, StMiscFrm, IIC_iStore_ru,
2048                      "strh", "\t$Rt, [$Rn, $offset]!",
2049                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2050                      [(set GPR:$Rn_wb,
2051                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2052
2053 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2054                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2055                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2056                      "strh", "\t$Rt, [$Rn], $offset",
2057                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2058                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2059                                         GPR:$Rn, am3offset:$offset))]>;
2060
2061 // For disassembly only
2062 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2063 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
2064                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2065                      StMiscFrm, IIC_iStore_d_ru,
2066                      "strd", "\t$src1, $src2, [$base, $offset]!",
2067                      "$base = $base_wb", []>;
2068
2069 // For disassembly only
2070 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
2071                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2072                      StMiscFrm, IIC_iStore_d_ru,
2073                      "strd", "\t$src1, $src2, [$base], $offset",
2074                      "$base = $base_wb", []>;
2075 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2076
2077 // STRT, STRBT, and STRHT are for disassembly only.
2078
2079 def STRT : AI2stridxT<0, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
2080                      IndexModePost, StFrm, IIC_iStore_ru,
2081                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2082                      [/* For disassembly only; pattern left blank */]> {
2083   let Inst{21} = 1; // overwrite
2084   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
2085 }
2086
2087 def STRBT : AI2stridxT<1, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
2088                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2089                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2090                       [/* For disassembly only; pattern left blank */]> {
2091   let Inst{21} = 1; // overwrite
2092   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
2093 }
2094
2095 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
2096                     StMiscFrm, IIC_iStore_bh_ru,
2097                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
2098                     [/* For disassembly only; pattern left blank */]> {
2099   let Inst{21} = 1; // overwrite
2100   let AsmMatchConverter = "CvtStWriteBackRegAddrMode3";
2101 }
2102
2103 //===----------------------------------------------------------------------===//
2104 //  Load / store multiple Instructions.
2105 //
2106
2107 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
2108                          InstrItinClass itin, InstrItinClass itin_upd> {
2109   // IA is the default, so no need for an explicit suffix on the
2110   // mnemonic here. Without it is the cannonical spelling.
2111   def IA :
2112     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2113          IndexModeNone, f, itin,
2114          !strconcat(asm, "${p}\t$Rn, $regs"), "", []> {
2115     let Inst{24-23} = 0b01;       // Increment After
2116     let Inst{21}    = 0;          // No writeback
2117     let Inst{20}    = L_bit;
2118   }
2119   def IA_UPD :
2120     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2121          IndexModeUpd, f, itin_upd,
2122          !strconcat(asm, "${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2123     let Inst{24-23} = 0b01;       // Increment After
2124     let Inst{21}    = 1;          // Writeback
2125     let Inst{20}    = L_bit;
2126   }
2127   def DA :
2128     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2129          IndexModeNone, f, itin,
2130          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
2131     let Inst{24-23} = 0b00;       // Decrement After
2132     let Inst{21}    = 0;          // No writeback
2133     let Inst{20}    = L_bit;
2134   }
2135   def DA_UPD :
2136     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2137          IndexModeUpd, f, itin_upd,
2138          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2139     let Inst{24-23} = 0b00;       // Decrement After
2140     let Inst{21}    = 1;          // Writeback
2141     let Inst{20}    = L_bit;
2142   }
2143   def DB :
2144     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2145          IndexModeNone, f, itin,
2146          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
2147     let Inst{24-23} = 0b10;       // Decrement Before
2148     let Inst{21}    = 0;          // No writeback
2149     let Inst{20}    = L_bit;
2150   }
2151   def DB_UPD :
2152     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2153          IndexModeUpd, f, itin_upd,
2154          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2155     let Inst{24-23} = 0b10;       // Decrement Before
2156     let Inst{21}    = 1;          // Writeback
2157     let Inst{20}    = L_bit;
2158   }
2159   def IB :
2160     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2161          IndexModeNone, f, itin,
2162          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
2163     let Inst{24-23} = 0b11;       // Increment Before
2164     let Inst{21}    = 0;          // No writeback
2165     let Inst{20}    = L_bit;
2166   }
2167   def IB_UPD :
2168     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2169          IndexModeUpd, f, itin_upd,
2170          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2171     let Inst{24-23} = 0b11;       // Increment Before
2172     let Inst{21}    = 1;          // Writeback
2173     let Inst{20}    = L_bit;
2174   }
2175 }
2176
2177 let neverHasSideEffects = 1 in {
2178
2179 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2180 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2181
2182 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2183 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2184
2185 } // neverHasSideEffects
2186
2187 // FIXME: remove when we have a way to marking a MI with these properties.
2188 // FIXME: Should pc be an implicit operand like PICADD, etc?
2189 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2190     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2191 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2192                                                  reglist:$regs, variable_ops),
2193                      4, IIC_iLoad_mBr, [],
2194                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2195       RegConstraint<"$Rn = $wb">;
2196
2197 //===----------------------------------------------------------------------===//
2198 //  Move Instructions.
2199 //
2200
2201 let neverHasSideEffects = 1 in
2202 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2203                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2204   bits<4> Rd;
2205   bits<4> Rm;
2206
2207   let Inst{19-16} = 0b0000;
2208   let Inst{11-4} = 0b00000000;
2209   let Inst{25} = 0;
2210   let Inst{3-0} = Rm;
2211   let Inst{15-12} = Rd;
2212 }
2213
2214 // A version for the smaller set of tail call registers.
2215 let neverHasSideEffects = 1 in
2216 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2217                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2218   bits<4> Rd;
2219   bits<4> Rm;
2220
2221   let Inst{11-4} = 0b00000000;
2222   let Inst{25} = 0;
2223   let Inst{3-0} = Rm;
2224   let Inst{15-12} = Rd;
2225 }
2226
2227 def MOVsr : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_reg:$src),
2228                 DPSoRegRegFrm, IIC_iMOVsr,
2229                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_reg:$src)]>,
2230                 UnaryDP {
2231   bits<4> Rd;
2232   bits<12> src;
2233   let Inst{15-12} = Rd;
2234   let Inst{19-16} = 0b0000;
2235   let Inst{11-8} = src{11-8};
2236   let Inst{7} = 0;
2237   let Inst{6-5} = src{6-5};
2238   let Inst{4} = 1;
2239   let Inst{3-0} = src{3-0};
2240   let Inst{25} = 0;
2241 }
2242
2243 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2244                 DPSoRegImmFrm, IIC_iMOVsr,
2245                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2246                 UnaryDP {
2247   bits<4> Rd;
2248   bits<12> src;
2249   let Inst{15-12} = Rd;
2250   let Inst{19-16} = 0b0000;
2251   let Inst{11-5} = src{11-5};
2252   let Inst{4} = 0;
2253   let Inst{3-0} = src{3-0};
2254   let Inst{25} = 0;
2255 }
2256
2257
2258
2259 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2260 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2261                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2262   bits<4> Rd;
2263   bits<12> imm;
2264   let Inst{25} = 1;
2265   let Inst{15-12} = Rd;
2266   let Inst{19-16} = 0b0000;
2267   let Inst{11-0} = imm;
2268 }
2269
2270 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2271 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2272                  DPFrm, IIC_iMOVi,
2273                  "movw", "\t$Rd, $imm",
2274                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2275                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2276   bits<4> Rd;
2277   bits<16> imm;
2278   let Inst{15-12} = Rd;
2279   let Inst{11-0}  = imm{11-0};
2280   let Inst{19-16} = imm{15-12};
2281   let Inst{20} = 0;
2282   let Inst{25} = 1;
2283 }
2284
2285 def : InstAlias<"mov${p} $Rd, $imm",
2286                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2287         Requires<[IsARM]>;
2288
2289 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2290                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2291
2292 let Constraints = "$src = $Rd" in {
2293 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, imm0_65535_expr:$imm),
2294                   DPFrm, IIC_iMOVi,
2295                   "movt", "\t$Rd, $imm",
2296                   [(set GPR:$Rd,
2297                         (or (and GPR:$src, 0xffff),
2298                             lo16AllZero:$imm))]>, UnaryDP,
2299                   Requires<[IsARM, HasV6T2]> {
2300   bits<4> Rd;
2301   bits<16> imm;
2302   let Inst{15-12} = Rd;
2303   let Inst{11-0}  = imm{11-0};
2304   let Inst{19-16} = imm{15-12};
2305   let Inst{20} = 0;
2306   let Inst{25} = 1;
2307 }
2308
2309 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2310                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2311
2312 } // Constraints
2313
2314 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2315       Requires<[IsARM, HasV6T2]>;
2316
2317 let Uses = [CPSR] in
2318 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2319                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2320                     Requires<[IsARM]>;
2321
2322 // These aren't really mov instructions, but we have to define them this way
2323 // due to flag operands.
2324
2325 let Defs = [CPSR] in {
2326 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2327                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2328                       Requires<[IsARM]>;
2329 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2330                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2331                       Requires<[IsARM]>;
2332 }
2333
2334 //===----------------------------------------------------------------------===//
2335 //  Extend Instructions.
2336 //
2337
2338 // Sign extenders
2339
2340 defm SXTB  : AI_ext_rrot<0b01101010,
2341                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2342 defm SXTH  : AI_ext_rrot<0b01101011,
2343                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2344
2345 defm SXTAB : AI_exta_rrot<0b01101010,
2346                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2347 defm SXTAH : AI_exta_rrot<0b01101011,
2348                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2349
2350 // For disassembly only
2351 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2352
2353 // For disassembly only
2354 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2355
2356 // Zero extenders
2357
2358 let AddedComplexity = 16 in {
2359 defm UXTB   : AI_ext_rrot<0b01101110,
2360                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2361 defm UXTH   : AI_ext_rrot<0b01101111,
2362                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2363 defm UXTB16 : AI_ext_rrot<0b01101100,
2364                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2365
2366 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2367 //        The transformation should probably be done as a combiner action
2368 //        instead so we can include a check for masking back in the upper
2369 //        eight bits of the source into the lower eight bits of the result.
2370 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2371 //               (UXTB16r_rot GPR:$Src, 24)>;
2372 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2373                (UXTB16r_rot GPR:$Src, 8)>;
2374
2375 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2376                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2377 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2378                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2379 }
2380
2381 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2382 // For disassembly only
2383 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2384
2385
2386 def SBFX  : I<(outs GPR:$Rd),
2387               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2388                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2389                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2390                Requires<[IsARM, HasV6T2]> {
2391   bits<4> Rd;
2392   bits<4> Rn;
2393   bits<5> lsb;
2394   bits<5> width;
2395   let Inst{27-21} = 0b0111101;
2396   let Inst{6-4}   = 0b101;
2397   let Inst{20-16} = width;
2398   let Inst{15-12} = Rd;
2399   let Inst{11-7}  = lsb;
2400   let Inst{3-0}   = Rn;
2401 }
2402
2403 def UBFX  : I<(outs GPR:$Rd),
2404               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2405                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2406                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2407                Requires<[IsARM, HasV6T2]> {
2408   bits<4> Rd;
2409   bits<4> Rn;
2410   bits<5> lsb;
2411   bits<5> width;
2412   let Inst{27-21} = 0b0111111;
2413   let Inst{6-4}   = 0b101;
2414   let Inst{20-16} = width;
2415   let Inst{15-12} = Rd;
2416   let Inst{11-7}  = lsb;
2417   let Inst{3-0}   = Rn;
2418 }
2419
2420 //===----------------------------------------------------------------------===//
2421 //  Arithmetic Instructions.
2422 //
2423
2424 defm ADD  : AsI1_bin_irs<0b0100, "add",
2425                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2426                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2427 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2428                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2429                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2430
2431 // ADD and SUB with 's' bit set.
2432 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2433                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2434                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2435 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2436                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2437                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2438
2439 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2440                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>,
2441                           "ADC", 1>;
2442 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2443                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>,
2444                           "SBC">;
2445
2446 // ADC and SUBC with 's' bit set.
2447 let usesCustomInserter = 1 in {
2448 defm ADCS : AI1_adde_sube_s_irs<
2449               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2450 defm SBCS : AI1_adde_sube_s_irs<
2451               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2452 }
2453
2454 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2455                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2456                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2457   bits<4> Rd;
2458   bits<4> Rn;
2459   bits<12> imm;
2460   let Inst{25} = 1;
2461   let Inst{15-12} = Rd;
2462   let Inst{19-16} = Rn;
2463   let Inst{11-0} = imm;
2464 }
2465
2466 // The reg/reg form is only defined for the disassembler; for codegen it is
2467 // equivalent to SUBrr.
2468 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2469                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2470                  [/* For disassembly only; pattern left blank */]> {
2471   bits<4> Rd;
2472   bits<4> Rn;
2473   bits<4> Rm;
2474   let Inst{11-4} = 0b00000000;
2475   let Inst{25} = 0;
2476   let Inst{3-0} = Rm;
2477   let Inst{15-12} = Rd;
2478   let Inst{19-16} = Rn;
2479 }
2480
2481 def RSBrsi : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2482                  DPSoRegImmFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2483                  [(set GPR:$Rd, (sub so_reg_imm:$shift, GPR:$Rn))]> {
2484   bits<4> Rd;
2485   bits<4> Rn;
2486   bits<12> shift;
2487   let Inst{25} = 0;
2488   let Inst{19-16} = Rn;
2489   let Inst{15-12} = Rd;
2490   let Inst{11-5} = shift{11-5};
2491   let Inst{4} = 0;
2492   let Inst{3-0} = shift{3-0};
2493 }
2494
2495 def RSBrsr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2496                  DPSoRegRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2497                  [(set GPR:$Rd, (sub so_reg_reg:$shift, GPR:$Rn))]> {
2498   bits<4> Rd;
2499   bits<4> Rn;
2500   bits<12> shift;
2501   let Inst{25} = 0;
2502   let Inst{19-16} = Rn;
2503   let Inst{15-12} = Rd;
2504   let Inst{11-8} = shift{11-8};
2505   let Inst{7} = 0;
2506   let Inst{6-5} = shift{6-5};
2507   let Inst{4} = 1;
2508   let Inst{3-0} = shift{3-0};
2509 }
2510
2511 // RSB with 's' bit set.
2512 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2513 let usesCustomInserter = 1 in {
2514 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2515                  4, IIC_iALUi,
2516                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2517 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2518                  4, IIC_iALUr,
2519                  [/* For disassembly only; pattern left blank */]>;
2520 def RSBSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2521                  4, IIC_iALUsr,
2522                  [(set GPR:$Rd, (subc so_reg_imm:$shift, GPR:$Rn))]>;
2523 def RSBSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2524                  4, IIC_iALUsr,
2525                  [(set GPR:$Rd, (subc so_reg_reg:$shift, GPR:$Rn))]>;
2526 }
2527
2528 let Uses = [CPSR] in {
2529 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2530                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2531                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2532                  Requires<[IsARM]> {
2533   bits<4> Rd;
2534   bits<4> Rn;
2535   bits<12> imm;
2536   let Inst{25} = 1;
2537   let Inst{15-12} = Rd;
2538   let Inst{19-16} = Rn;
2539   let Inst{11-0} = imm;
2540 }
2541 // The reg/reg form is only defined for the disassembler; for codegen it is
2542 // equivalent to SUBrr.
2543 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2544                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2545                  [/* For disassembly only; pattern left blank */]> {
2546   bits<4> Rd;
2547   bits<4> Rn;
2548   bits<4> Rm;
2549   let Inst{11-4} = 0b00000000;
2550   let Inst{25} = 0;
2551   let Inst{3-0} = Rm;
2552   let Inst{15-12} = Rd;
2553   let Inst{19-16} = Rn;
2554 }
2555 def RSCrsi : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2556                  DPSoRegImmFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2557                  [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>,
2558                  Requires<[IsARM]> {
2559   bits<4> Rd;
2560   bits<4> Rn;
2561   bits<12> shift;
2562   let Inst{25} = 0;
2563   let Inst{19-16} = Rn;
2564   let Inst{15-12} = Rd;
2565   let Inst{11-5} = shift{11-5};
2566   let Inst{4} = 0;
2567   let Inst{3-0} = shift{3-0};
2568 }
2569 def RSCrsr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2570                  DPSoRegRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2571                  [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>,
2572                  Requires<[IsARM]> {
2573   bits<4> Rd;
2574   bits<4> Rn;
2575   bits<12> shift;
2576   let Inst{25} = 0;
2577   let Inst{19-16} = Rn;
2578   let Inst{15-12} = Rd;
2579   let Inst{11-8} = shift{11-8};
2580   let Inst{7} = 0;
2581   let Inst{6-5} = shift{6-5};
2582   let Inst{4} = 1;
2583   let Inst{3-0} = shift{3-0};
2584 }
2585 }
2586
2587
2588 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2589 let usesCustomInserter = 1, Uses = [CPSR] in {
2590 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2591                   4, IIC_iALUi,
2592                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2593 def RSCSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2594                   4, IIC_iALUsr,
2595                 [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>;
2596 def RSCSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2597                   4, IIC_iALUsr,
2598                 [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>;
2599 }
2600
2601 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2602 // The assume-no-carry-in form uses the negation of the input since add/sub
2603 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2604 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2605 // details.
2606 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2607              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2608 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2609              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2610 // The with-carry-in form matches bitwise not instead of the negation.
2611 // Effectively, the inverse interpretation of the carry flag already accounts
2612 // for part of the negation.
2613 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2614              (SBCri  GPR:$src, so_imm_not:$imm)>;
2615 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2616              (SBCSri GPR:$src, so_imm_not:$imm)>;
2617
2618 // Note: These are implemented in C++ code, because they have to generate
2619 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2620 // cannot produce.
2621 // (mul X, 2^n+1) -> (add (X << n), X)
2622 // (mul X, 2^n-1) -> (rsb X, (X << n))
2623
2624 // ARM Arithmetic Instruction
2625 // GPR:$dst = GPR:$a op GPR:$b
2626 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2627           list<dag> pattern = [],
2628           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2629   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2630   bits<4> Rn;
2631   bits<4> Rd;
2632   bits<4> Rm;
2633   let Inst{27-20} = op27_20;
2634   let Inst{11-4} = op11_4;
2635   let Inst{19-16} = Rn;
2636   let Inst{15-12} = Rd;
2637   let Inst{3-0}   = Rm;
2638 }
2639
2640 // Saturating add/subtract
2641
2642 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2643                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2644                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2645 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2646                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2647                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2648 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2649                   "\t$Rd, $Rm, $Rn">;
2650 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2651                   "\t$Rd, $Rm, $Rn">;
2652
2653 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2654 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2655 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2656 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2657 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2658 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2659 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2660 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2661 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2662 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2663 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2664 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2665
2666 // Signed/Unsigned add/subtract
2667
2668 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2669 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2670 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2671 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2672 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2673 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2674 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2675 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2676 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2677 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2678 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2679 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2680
2681 // Signed/Unsigned halving add/subtract
2682
2683 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2684 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2685 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2686 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2687 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2688 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2689 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2690 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2691 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2692 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2693 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2694 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2695
2696 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2697
2698 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2699                 MulFrm /* for convenience */, NoItinerary, "usad8",
2700                 "\t$Rd, $Rn, $Rm", []>,
2701              Requires<[IsARM, HasV6]> {
2702   bits<4> Rd;
2703   bits<4> Rn;
2704   bits<4> Rm;
2705   let Inst{27-20} = 0b01111000;
2706   let Inst{15-12} = 0b1111;
2707   let Inst{7-4} = 0b0001;
2708   let Inst{19-16} = Rd;
2709   let Inst{11-8} = Rm;
2710   let Inst{3-0} = Rn;
2711 }
2712 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2713                 MulFrm /* for convenience */, NoItinerary, "usada8",
2714                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2715              Requires<[IsARM, HasV6]> {
2716   bits<4> Rd;
2717   bits<4> Rn;
2718   bits<4> Rm;
2719   bits<4> Ra;
2720   let Inst{27-20} = 0b01111000;
2721   let Inst{7-4} = 0b0001;
2722   let Inst{19-16} = Rd;
2723   let Inst{15-12} = Ra;
2724   let Inst{11-8} = Rm;
2725   let Inst{3-0} = Rn;
2726 }
2727
2728 // Signed/Unsigned saturate -- for disassembly only
2729
2730 def SSAT : AI<(outs GPR:$Rd), (ins imm1_32:$sat_imm, GPR:$a, shift_imm:$sh),
2731               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh", []> {
2732   bits<4> Rd;
2733   bits<5> sat_imm;
2734   bits<4> Rn;
2735   bits<8> sh;
2736   let Inst{27-21} = 0b0110101;
2737   let Inst{5-4} = 0b01;
2738   let Inst{20-16} = sat_imm;
2739   let Inst{15-12} = Rd;
2740   let Inst{11-7} = sh{7-3};
2741   let Inst{6} = sh{0};
2742   let Inst{3-0} = Rn;
2743 }
2744
2745 def SSAT16 : AI<(outs GPR:$Rd), (ins imm1_32:$sat_imm, GPR:$Rn), SatFrm,
2746                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
2747   bits<4> Rd;
2748   bits<4> sat_imm;
2749   bits<4> Rn;
2750   let Inst{27-20} = 0b01101010;
2751   let Inst{11-4} = 0b11110011;
2752   let Inst{15-12} = Rd;
2753   let Inst{19-16} = sat_imm;
2754   let Inst{3-0} = Rn;
2755 }
2756
2757 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2758               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2759               [/* For disassembly only; pattern left blank */]> {
2760   bits<4> Rd;
2761   bits<5> sat_imm;
2762   bits<4> Rn;
2763   bits<8> sh;
2764   let Inst{27-21} = 0b0110111;
2765   let Inst{5-4} = 0b01;
2766   let Inst{15-12} = Rd;
2767   let Inst{11-7} = sh{7-3};
2768   let Inst{6} = sh{0};
2769   let Inst{20-16} = sat_imm;
2770   let Inst{3-0} = Rn;
2771 }
2772
2773 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2774                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2775                 [/* For disassembly only; pattern left blank */]> {
2776   bits<4> Rd;
2777   bits<4> sat_imm;
2778   bits<4> Rn;
2779   let Inst{27-20} = 0b01101110;
2780   let Inst{11-4} = 0b11110011;
2781   let Inst{15-12} = Rd;
2782   let Inst{19-16} = sat_imm;
2783   let Inst{3-0} = Rn;
2784 }
2785
2786 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2787 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2788
2789 //===----------------------------------------------------------------------===//
2790 //  Bitwise Instructions.
2791 //
2792
2793 defm AND   : AsI1_bin_irs<0b0000, "and",
2794                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2795                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
2796 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2797                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2798                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
2799 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2800                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2801                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
2802 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2803                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2804                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
2805
2806 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2807                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2808                "bfc", "\t$Rd, $imm", "$src = $Rd",
2809                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2810                Requires<[IsARM, HasV6T2]> {
2811   bits<4> Rd;
2812   bits<10> imm;
2813   let Inst{27-21} = 0b0111110;
2814   let Inst{6-0}   = 0b0011111;
2815   let Inst{15-12} = Rd;
2816   let Inst{11-7}  = imm{4-0}; // lsb
2817   let Inst{20-16} = imm{9-5}; // width
2818 }
2819
2820 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2821 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2822                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2823                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2824                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2825                                 bf_inv_mask_imm:$imm))]>,
2826                Requires<[IsARM, HasV6T2]> {
2827   bits<4> Rd;
2828   bits<4> Rn;
2829   bits<10> imm;
2830   let Inst{27-21} = 0b0111110;
2831   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2832   let Inst{15-12} = Rd;
2833   let Inst{11-7}  = imm{4-0}; // lsb
2834   let Inst{20-16} = imm{9-5}; // width
2835   let Inst{3-0}   = Rn;
2836 }
2837
2838 // GNU as only supports this form of bfi (w/ 4 arguments)
2839 let isAsmParserOnly = 1 in
2840 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2841                                    lsb_pos_imm:$lsb, width_imm:$width),
2842                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2843                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2844                []>, Requires<[IsARM, HasV6T2]> {
2845   bits<4> Rd;
2846   bits<4> Rn;
2847   bits<5> lsb;
2848   bits<5> width;
2849   let Inst{27-21} = 0b0111110;
2850   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2851   let Inst{15-12} = Rd;
2852   let Inst{11-7}  = lsb;
2853   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2854   let Inst{3-0}   = Rn;
2855 }
2856
2857 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2858                   "mvn", "\t$Rd, $Rm",
2859                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2860   bits<4> Rd;
2861   bits<4> Rm;
2862   let Inst{25} = 0;
2863   let Inst{19-16} = 0b0000;
2864   let Inst{11-4} = 0b00000000;
2865   let Inst{15-12} = Rd;
2866   let Inst{3-0} = Rm;
2867 }
2868 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift), DPSoRegImmFrm,
2869                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2870                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
2871   bits<4> Rd;
2872   bits<12> shift;
2873   let Inst{25} = 0;
2874   let Inst{19-16} = 0b0000;
2875   let Inst{15-12} = Rd;
2876   let Inst{11-5} = shift{11-5};
2877   let Inst{4} = 0;
2878   let Inst{3-0} = shift{3-0};
2879 }
2880 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift), DPSoRegRegFrm,
2881                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2882                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
2883   bits<4> Rd;
2884   bits<12> shift;
2885   let Inst{25} = 0;
2886   let Inst{19-16} = 0b0000;
2887   let Inst{15-12} = Rd;
2888   let Inst{11-8} = shift{11-8};
2889   let Inst{7} = 0;
2890   let Inst{6-5} = shift{6-5};
2891   let Inst{4} = 1;
2892   let Inst{3-0} = shift{3-0};
2893 }
2894 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2895 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2896                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2897                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2898   bits<4> Rd;
2899   bits<12> imm;
2900   let Inst{25} = 1;
2901   let Inst{19-16} = 0b0000;
2902   let Inst{15-12} = Rd;
2903   let Inst{11-0} = imm;
2904 }
2905
2906 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2907              (BICri GPR:$src, so_imm_not:$imm)>;
2908
2909 //===----------------------------------------------------------------------===//
2910 //  Multiply Instructions.
2911 //
2912 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2913              string opc, string asm, list<dag> pattern>
2914   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2915   bits<4> Rd;
2916   bits<4> Rm;
2917   bits<4> Rn;
2918   let Inst{19-16} = Rd;
2919   let Inst{11-8}  = Rm;
2920   let Inst{3-0}   = Rn;
2921 }
2922 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2923              string opc, string asm, list<dag> pattern>
2924   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2925   bits<4> RdLo;
2926   bits<4> RdHi;
2927   bits<4> Rm;
2928   bits<4> Rn;
2929   let Inst{19-16} = RdHi;
2930   let Inst{15-12} = RdLo;
2931   let Inst{11-8}  = Rm;
2932   let Inst{3-0}   = Rn;
2933 }
2934
2935 // FIXME: The v5 pseudos are only necessary for the additional Constraint
2936 //        property. Remove them when it's possible to add those properties
2937 //        on an individual MachineInstr, not just an instuction description.
2938 let isCommutable = 1 in {
2939 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2940                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2941                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2942                    Requires<[IsARM, HasV6]> {
2943   let Inst{15-12} = 0b0000;
2944 }
2945
2946 let Constraints = "@earlyclobber $Rd" in
2947 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
2948                                             pred:$p, cc_out:$s),
2949                           4, IIC_iMUL32,
2950                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
2951                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2952                         Requires<[IsARM, NoV6]>;
2953 }
2954
2955 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2956                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2957                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2958                    Requires<[IsARM, HasV6]> {
2959   bits<4> Ra;
2960   let Inst{15-12} = Ra;
2961 }
2962
2963 let Constraints = "@earlyclobber $Rd" in
2964 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
2965                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
2966                           4, IIC_iMAC32,
2967                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
2968                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
2969                         Requires<[IsARM, NoV6]>;
2970
2971 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2972                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2973                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2974                    Requires<[IsARM, HasV6T2]> {
2975   bits<4> Rd;
2976   bits<4> Rm;
2977   bits<4> Rn;
2978   bits<4> Ra;
2979   let Inst{19-16} = Rd;
2980   let Inst{15-12} = Ra;
2981   let Inst{11-8}  = Rm;
2982   let Inst{3-0}   = Rn;
2983 }
2984
2985 // Extra precision multiplies with low / high results
2986 let neverHasSideEffects = 1 in {
2987 let isCommutable = 1 in {
2988 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2989                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2990                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2991                     Requires<[IsARM, HasV6]>;
2992
2993 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2994                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2995                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2996                     Requires<[IsARM, HasV6]>;
2997
2998 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2999 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3000                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3001                             4, IIC_iMUL64, [],
3002           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3003                            Requires<[IsARM, NoV6]>;
3004
3005 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3006                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3007                             4, IIC_iMUL64, [],
3008           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3009                            Requires<[IsARM, NoV6]>;
3010 }
3011 }
3012
3013 // Multiply + accumulate
3014 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3015                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3016                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3017                     Requires<[IsARM, HasV6]>;
3018 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3019                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3020                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3021                     Requires<[IsARM, HasV6]>;
3022
3023 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3024                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3025                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3026                     Requires<[IsARM, HasV6]> {
3027   bits<4> RdLo;
3028   bits<4> RdHi;
3029   bits<4> Rm;
3030   bits<4> Rn;
3031   let Inst{19-16} = RdLo;
3032   let Inst{15-12} = RdHi;
3033   let Inst{11-8}  = Rm;
3034   let Inst{3-0}   = Rn;
3035 }
3036
3037 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3038 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3039                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3040                               4, IIC_iMAC64, [],
3041           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3042                            Requires<[IsARM, NoV6]>;
3043 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3044                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3045                               4, IIC_iMAC64, [],
3046           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3047                            Requires<[IsARM, NoV6]>;
3048 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3049                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3050                               4, IIC_iMAC64, [],
3051           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3052                            Requires<[IsARM, NoV6]>;
3053 }
3054
3055 } // neverHasSideEffects
3056
3057 // Most significant word multiply
3058 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3059                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3060                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3061             Requires<[IsARM, HasV6]> {
3062   let Inst{15-12} = 0b1111;
3063 }
3064
3065 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3066                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
3067                [/* For disassembly only; pattern left blank */]>,
3068             Requires<[IsARM, HasV6]> {
3069   let Inst{15-12} = 0b1111;
3070 }
3071
3072 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3073                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3074                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3075                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3076             Requires<[IsARM, HasV6]>;
3077
3078 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3079                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3080                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
3081                [/* For disassembly only; pattern left blank */]>,
3082             Requires<[IsARM, HasV6]>;
3083
3084 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3085                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3086                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3087                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3088             Requires<[IsARM, HasV6]>;
3089
3090 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3091                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3092                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
3093                [/* For disassembly only; pattern left blank */]>,
3094             Requires<[IsARM, HasV6]>;
3095
3096 multiclass AI_smul<string opc, PatFrag opnode> {
3097   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3098               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3099               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3100                                       (sext_inreg GPR:$Rm, i16)))]>,
3101            Requires<[IsARM, HasV5TE]>;
3102
3103   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3104               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3105               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3106                                       (sra GPR:$Rm, (i32 16))))]>,
3107            Requires<[IsARM, HasV5TE]>;
3108
3109   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3110               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3111               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3112                                       (sext_inreg GPR:$Rm, i16)))]>,
3113            Requires<[IsARM, HasV5TE]>;
3114
3115   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3116               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3117               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3118                                       (sra GPR:$Rm, (i32 16))))]>,
3119             Requires<[IsARM, HasV5TE]>;
3120
3121   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3122               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3123               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3124                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3125            Requires<[IsARM, HasV5TE]>;
3126
3127   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3128               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3129               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3130                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3131             Requires<[IsARM, HasV5TE]>;
3132 }
3133
3134
3135 multiclass AI_smla<string opc, PatFrag opnode> {
3136   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
3137               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3138               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3139               [(set GPR:$Rd, (add GPR:$Ra,
3140                                (opnode (sext_inreg GPR:$Rn, i16),
3141                                        (sext_inreg GPR:$Rm, i16))))]>,
3142            Requires<[IsARM, HasV5TE]>;
3143
3144   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
3145               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3146               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3147               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
3148                                                    (sra GPR:$Rm, (i32 16)))))]>,
3149            Requires<[IsARM, HasV5TE]>;
3150
3151   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
3152               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3153               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3154               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3155                                                 (sext_inreg GPR:$Rm, i16))))]>,
3156            Requires<[IsARM, HasV5TE]>;
3157
3158   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
3159               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3160               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3161              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3162                                                    (sra GPR:$Rm, (i32 16)))))]>,
3163             Requires<[IsARM, HasV5TE]>;
3164
3165   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
3166               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3167               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3168               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3169                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
3170            Requires<[IsARM, HasV5TE]>;
3171
3172   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
3173               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3174               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3175               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3176                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
3177             Requires<[IsARM, HasV5TE]>;
3178 }
3179
3180 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3181 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3182
3183 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
3184 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
3185                       (ins GPR:$Rn, GPR:$Rm),
3186                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
3187                       [/* For disassembly only; pattern left blank */]>,
3188               Requires<[IsARM, HasV5TE]>;
3189
3190 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
3191                       (ins GPR:$Rn, GPR:$Rm),
3192                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
3193                       [/* For disassembly only; pattern left blank */]>,
3194               Requires<[IsARM, HasV5TE]>;
3195
3196 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
3197                       (ins GPR:$Rn, GPR:$Rm),
3198                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
3199                       [/* For disassembly only; pattern left blank */]>,
3200               Requires<[IsARM, HasV5TE]>;
3201
3202 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
3203                       (ins GPR:$Rn, GPR:$Rm),
3204                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
3205                       [/* For disassembly only; pattern left blank */]>,
3206               Requires<[IsARM, HasV5TE]>;
3207
3208 // Helper class for AI_smld -- for disassembly only
3209 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3210                     InstrItinClass itin, string opc, string asm>
3211   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3212   bits<4> Rn;
3213   bits<4> Rm;
3214   let Inst{27-23} = 0b01110;
3215   let Inst{22}    = long;
3216   let Inst{21-20} = 0b00;
3217   let Inst{11-8}  = Rm;
3218   let Inst{7}     = 0;
3219   let Inst{6}     = sub;
3220   let Inst{5}     = swap;
3221   let Inst{4}     = 1;
3222   let Inst{3-0}   = Rn;
3223 }
3224 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3225                 InstrItinClass itin, string opc, string asm>
3226   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3227   bits<4> Rd;
3228   let Inst{15-12} = 0b1111;
3229   let Inst{19-16} = Rd;
3230 }
3231 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3232                 InstrItinClass itin, string opc, string asm>
3233   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3234   bits<4> Ra;
3235   bits<4> Rd;
3236   let Inst{19-16} = Rd;
3237   let Inst{15-12} = Ra;
3238 }
3239 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3240                   InstrItinClass itin, string opc, string asm>
3241   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3242   bits<4> RdLo;
3243   bits<4> RdHi;
3244   let Inst{19-16} = RdHi;
3245   let Inst{15-12} = RdLo;
3246 }
3247
3248 multiclass AI_smld<bit sub, string opc> {
3249
3250   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3251                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3252
3253   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3254                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3255
3256   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
3257                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3258                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3259
3260   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
3261                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3262                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3263
3264 }
3265
3266 defm SMLA : AI_smld<0, "smla">;
3267 defm SMLS : AI_smld<1, "smls">;
3268
3269 multiclass AI_sdml<bit sub, string opc> {
3270
3271   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3272                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3273   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3274                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3275 }
3276
3277 defm SMUA : AI_sdml<0, "smua">;
3278 defm SMUS : AI_sdml<1, "smus">;
3279
3280 //===----------------------------------------------------------------------===//
3281 //  Misc. Arithmetic Instructions.
3282 //
3283
3284 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3285               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3286               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3287
3288 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3289               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3290               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3291            Requires<[IsARM, HasV6T2]>;
3292
3293 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3294               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3295               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3296
3297 let AddedComplexity = 5 in
3298 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3299                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3300                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3301                Requires<[IsARM, HasV6]>;
3302
3303 let AddedComplexity = 5 in
3304 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3305                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3306                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3307                Requires<[IsARM, HasV6]>;
3308
3309 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3310                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3311                (REVSH GPR:$Rm)>;
3312
3313 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3314                               (ins GPR:$Rn, GPR:$Rm, pkh_lsl_amt:$sh),
3315                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3316                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3317                                   (and (shl GPR:$Rm, pkh_lsl_amt:$sh),
3318                                        0xFFFF0000)))]>,
3319                Requires<[IsARM, HasV6]>;
3320
3321 // Alternate cases for PKHBT where identities eliminate some nodes.
3322 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3323                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3324 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3325                (PKHBT GPR:$Rn, GPR:$Rm, imm16_31:$sh)>;
3326
3327 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3328 // will match the pattern below.
3329 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3330                               (ins GPR:$Rn, GPR:$Rm, pkh_asr_amt:$sh),
3331                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3332                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3333                                   (and (sra GPR:$Rm, pkh_asr_amt:$sh),
3334                                        0xFFFF)))]>,
3335                Requires<[IsARM, HasV6]>;
3336
3337 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3338 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3339 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3340                (PKHTB GPR:$src1, GPR:$src2, imm16_31:$sh)>;
3341 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3342                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3343                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$sh)>;
3344
3345 //===----------------------------------------------------------------------===//
3346 //  Comparison Instructions...
3347 //
3348
3349 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3350                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3351                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3352
3353 // ARMcmpZ can re-use the above instruction definitions.
3354 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3355              (CMPri   GPR:$src, so_imm:$imm)>;
3356 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3357              (CMPrr   GPR:$src, GPR:$rhs)>;
3358 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3359              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3360 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3361              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3362
3363 // FIXME: We have to be careful when using the CMN instruction and comparison
3364 // with 0. One would expect these two pieces of code should give identical
3365 // results:
3366 //
3367 //   rsbs r1, r1, 0
3368 //   cmp  r0, r1
3369 //   mov  r0, #0
3370 //   it   ls
3371 //   mov  r0, #1
3372 //
3373 // and:
3374 //
3375 //   cmn  r0, r1
3376 //   mov  r0, #0
3377 //   it   ls
3378 //   mov  r0, #1
3379 //
3380 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3381 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3382 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3383 // value of r0 and the carry bit (because the "carry bit" parameter to
3384 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3385 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3386 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3387 // parameter to AddWithCarry is defined as 0).
3388 //
3389 // When x is 0 and unsigned:
3390 //
3391 //    x = 0
3392 //   ~x = 0xFFFF FFFF
3393 //   ~x + 1 = 0x1 0000 0000
3394 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3395 //
3396 // Therefore, we should disable CMN when comparing against zero, until we can
3397 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3398 // when it's a comparison which doesn't look at the 'carry' flag).
3399 //
3400 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3401 //
3402 // This is related to <rdar://problem/7569620>.
3403 //
3404 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3405 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3406
3407 // Note that TST/TEQ don't set all the same flags that CMP does!
3408 defm TST  : AI1_cmp_irs<0b1000, "tst",
3409                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3410                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3411 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3412                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3413                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3414
3415 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3416                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3417                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3418
3419 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3420 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3421
3422 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3423              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3424
3425 // Pseudo i64 compares for some floating point compares.
3426 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3427     Defs = [CPSR] in {
3428 def BCCi64 : PseudoInst<(outs),
3429     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3430      IIC_Br,
3431     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3432
3433 def BCCZi64 : PseudoInst<(outs),
3434      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3435     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3436 } // usesCustomInserter
3437
3438
3439 // Conditional moves
3440 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3441 // a two-value operand where a dag node expects two operands. :(
3442 let neverHasSideEffects = 1 in {
3443 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3444                            4, IIC_iCMOVr,
3445   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3446       RegConstraint<"$false = $Rd">;
3447 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
3448                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
3449                            4, IIC_iCMOVsr,
3450   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift, imm:$cc, CCR:$ccr))*/]>,
3451       RegConstraint<"$false = $Rd">;
3452 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
3453                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
3454                            4, IIC_iCMOVsr,
3455   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3456       RegConstraint<"$false = $Rd">;
3457
3458
3459 let isMoveImm = 1 in
3460 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3461                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
3462                              4, IIC_iMOVi,
3463                              []>,
3464       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3465
3466 let isMoveImm = 1 in
3467 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3468                            (ins GPR:$false, so_imm:$imm, pred:$p),
3469                            4, IIC_iCMOVi,
3470    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3471       RegConstraint<"$false = $Rd">;
3472
3473 // Two instruction predicate mov immediate.
3474 let isMoveImm = 1 in
3475 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3476                                 (ins GPR:$false, i32imm:$src, pred:$p),
3477                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3478
3479 let isMoveImm = 1 in
3480 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3481                            (ins GPR:$false, so_imm:$imm, pred:$p),
3482                            4, IIC_iCMOVi,
3483  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3484                 RegConstraint<"$false = $Rd">;
3485 } // neverHasSideEffects
3486
3487 //===----------------------------------------------------------------------===//
3488 // Atomic operations intrinsics
3489 //
3490
3491 def memb_opt : Operand<i32> {
3492   let PrintMethod = "printMemBOption";
3493   let ParserMatchClass = MemBarrierOptOperand;
3494 }
3495
3496 // memory barriers protect the atomic sequences
3497 let hasSideEffects = 1 in {
3498 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3499                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3500                 Requires<[IsARM, HasDB]> {
3501   bits<4> opt;
3502   let Inst{31-4} = 0xf57ff05;
3503   let Inst{3-0} = opt;
3504 }
3505 }
3506
3507 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3508                 "dsb", "\t$opt", []>,
3509                 Requires<[IsARM, HasDB]> {
3510   bits<4> opt;
3511   let Inst{31-4} = 0xf57ff04;
3512   let Inst{3-0} = opt;
3513 }
3514
3515 // ISB has only full system option
3516 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3517                 "isb", "\t$opt", []>,
3518                 Requires<[IsARM, HasDB]> {
3519   bits<4> opt;
3520   let Inst{31-4} = 0xf57ff06;
3521   let Inst{3-0} = opt;
3522 }
3523
3524 let usesCustomInserter = 1 in {
3525   let Uses = [CPSR] in {
3526     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3527       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3528       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3529     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3530       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3531       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3532     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3533       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3534       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3535     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3536       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3537       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3538     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3539       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3540       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3541     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3542       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3543       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3544     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3545       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3546       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3547     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3548       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3549       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3550     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3551       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3552       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3553     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3554       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3555       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3556     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3557       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3558       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3559     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3560       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3561       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3562     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3563       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3564       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3565     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3566       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3567       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3568     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3569       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3570       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3571     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3572       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3573       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3574     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3575       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3576       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3577     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3578       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3579       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3580     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3581       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3582       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3583     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3584       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3585       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3586     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3587       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3588       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3589     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3590       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3591       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3592     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3593       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3594       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3595     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3596       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3597       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3598     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3599       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3600       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3601     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3602       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3603       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3604     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3605       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3606       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3607     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3608       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3609       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3610     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3611       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3612       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3613     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3614       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3615       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3616
3617     def ATOMIC_SWAP_I8 : PseudoInst<
3618       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3619       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3620     def ATOMIC_SWAP_I16 : PseudoInst<
3621       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3622       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3623     def ATOMIC_SWAP_I32 : PseudoInst<
3624       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3625       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3626
3627     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3628       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3629       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3630     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3631       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3632       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3633     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3634       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3635       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3636 }
3637 }
3638
3639 let mayLoad = 1 in {
3640 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3641                     "ldrexb", "\t$Rt, $addr", []>;
3642 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3643                     "ldrexh", "\t$Rt, $addr", []>;
3644 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3645                     "ldrex", "\t$Rt, $addr", []>;
3646 let hasExtraDefRegAllocReq = 1 in
3647   def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3648                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3649 }
3650
3651 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3652 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3653                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3654 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3655                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3656 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3657                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3658 }
3659
3660 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3661 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3662                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3663                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3664
3665 // Clear-Exclusive is for disassembly only.
3666 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3667                 [/* For disassembly only; pattern left blank */]>,
3668             Requires<[IsARM, HasV7]>  {
3669   let Inst{31-0} = 0b11110101011111111111000000011111;
3670 }
3671
3672 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3673 let mayLoad = 1 in {
3674 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3675              [/* For disassembly only; pattern left blank */]>;
3676 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3677              [/* For disassembly only; pattern left blank */]>;
3678 }
3679
3680 //===----------------------------------------------------------------------===//
3681 // Coprocessor Instructions.
3682 //
3683
3684 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3685             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3686             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3687             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3688                           imm:$CRm, imm:$opc2)]> {
3689   bits<4> opc1;
3690   bits<4> CRn;
3691   bits<4> CRd;
3692   bits<4> cop;
3693   bits<3> opc2;
3694   bits<4> CRm;
3695
3696   let Inst{3-0}   = CRm;
3697   let Inst{4}     = 0;
3698   let Inst{7-5}   = opc2;
3699   let Inst{11-8}  = cop;
3700   let Inst{15-12} = CRd;
3701   let Inst{19-16} = CRn;
3702   let Inst{23-20} = opc1;
3703 }
3704
3705 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3706                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3707                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3708                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3709                               imm:$CRm, imm:$opc2)]> {
3710   let Inst{31-28} = 0b1111;
3711   bits<4> opc1;
3712   bits<4> CRn;
3713   bits<4> CRd;
3714   bits<4> cop;
3715   bits<3> opc2;
3716   bits<4> CRm;
3717
3718   let Inst{3-0}   = CRm;
3719   let Inst{4}     = 0;
3720   let Inst{7-5}   = opc2;
3721   let Inst{11-8}  = cop;
3722   let Inst{15-12} = CRd;
3723   let Inst{19-16} = CRn;
3724   let Inst{23-20} = opc1;
3725 }
3726
3727 class ACI<dag oops, dag iops, string opc, string asm,
3728           IndexMode im = IndexModeNone>
3729   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
3730          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3731   let Inst{27-25} = 0b110;
3732 }
3733
3734 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3735
3736   def _OFFSET : ACI<(outs),
3737       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3738       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3739     let Inst{31-28} = op31_28;
3740     let Inst{24} = 1; // P = 1
3741     let Inst{21} = 0; // W = 0
3742     let Inst{22} = 0; // D = 0
3743     let Inst{20} = load;
3744   }
3745
3746   def _PRE : ACI<(outs),
3747       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3748       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3749     let Inst{31-28} = op31_28;
3750     let Inst{24} = 1; // P = 1
3751     let Inst{21} = 1; // W = 1
3752     let Inst{22} = 0; // D = 0
3753     let Inst{20} = load;
3754   }
3755
3756   def _POST : ACI<(outs),
3757       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3758       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3759     let Inst{31-28} = op31_28;
3760     let Inst{24} = 0; // P = 0
3761     let Inst{21} = 1; // W = 1
3762     let Inst{22} = 0; // D = 0
3763     let Inst{20} = load;
3764   }
3765
3766   def _OPTION : ACI<(outs),
3767       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3768             ops),
3769       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3770     let Inst{31-28} = op31_28;
3771     let Inst{24} = 0; // P = 0
3772     let Inst{23} = 1; // U = 1
3773     let Inst{21} = 0; // W = 0
3774     let Inst{22} = 0; // D = 0
3775     let Inst{20} = load;
3776   }
3777
3778   def L_OFFSET : ACI<(outs),
3779       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3780       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3781     let Inst{31-28} = op31_28;
3782     let Inst{24} = 1; // P = 1
3783     let Inst{21} = 0; // W = 0
3784     let Inst{22} = 1; // D = 1
3785     let Inst{20} = load;
3786   }
3787
3788   def L_PRE : ACI<(outs),
3789       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3790       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3791       IndexModePre> {
3792     let Inst{31-28} = op31_28;
3793     let Inst{24} = 1; // P = 1
3794     let Inst{21} = 1; // W = 1
3795     let Inst{22} = 1; // D = 1
3796     let Inst{20} = load;
3797   }
3798
3799   def L_POST : ACI<(outs),
3800       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3801       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3802       IndexModePost> {
3803     let Inst{31-28} = op31_28;
3804     let Inst{24} = 0; // P = 0
3805     let Inst{21} = 1; // W = 1
3806     let Inst{22} = 1; // D = 1
3807     let Inst{20} = load;
3808   }
3809
3810   def L_OPTION : ACI<(outs),
3811       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3812             ops),
3813       !strconcat(!strconcat(opc, "l"), cond),
3814       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3815     let Inst{31-28} = op31_28;
3816     let Inst{24} = 0; // P = 0
3817     let Inst{23} = 1; // U = 1
3818     let Inst{21} = 0; // W = 0
3819     let Inst{22} = 1; // D = 1
3820     let Inst{20} = load;
3821   }
3822 }
3823
3824 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3825 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3826 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3827 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3828
3829 //===----------------------------------------------------------------------===//
3830 // Move between coprocessor and ARM core register -- for disassembly only
3831 //
3832
3833 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3834                 list<dag> pattern>
3835   : ABI<0b1110, oops, iops, NoItinerary, opc,
3836         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3837   let Inst{20} = direction;
3838   let Inst{4} = 1;
3839
3840   bits<4> Rt;
3841   bits<4> cop;
3842   bits<3> opc1;
3843   bits<3> opc2;
3844   bits<4> CRm;
3845   bits<4> CRn;
3846
3847   let Inst{15-12} = Rt;
3848   let Inst{11-8}  = cop;
3849   let Inst{23-21} = opc1;
3850   let Inst{7-5}   = opc2;
3851   let Inst{3-0}   = CRm;
3852   let Inst{19-16} = CRn;
3853 }
3854
3855 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3856                     (outs),
3857                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3858                          c_imm:$CRm, imm0_7:$opc2),
3859                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3860                                   imm:$CRm, imm:$opc2)]>;
3861 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3862                     (outs GPR:$Rt),
3863                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3864                          imm0_7:$opc2), []>;
3865
3866 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3867              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3868
3869 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3870                  list<dag> pattern>
3871   : ABXI<0b1110, oops, iops, NoItinerary,
3872          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3873   let Inst{31-28} = 0b1111;
3874   let Inst{20} = direction;
3875   let Inst{4} = 1;
3876
3877   bits<4> Rt;
3878   bits<4> cop;
3879   bits<3> opc1;
3880   bits<3> opc2;
3881   bits<4> CRm;
3882   bits<4> CRn;
3883
3884   let Inst{15-12} = Rt;
3885   let Inst{11-8}  = cop;
3886   let Inst{23-21} = opc1;
3887   let Inst{7-5}   = opc2;
3888   let Inst{3-0}   = CRm;
3889   let Inst{19-16} = CRn;
3890 }
3891
3892 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
3893                       (outs),
3894                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3895                            c_imm:$CRm, imm0_7:$opc2),
3896                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3897                                      imm:$CRm, imm:$opc2)]>;
3898 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
3899                       (outs GPR:$Rt),
3900                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
3901                            imm0_7:$opc2), []>;
3902
3903 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3904                               imm:$CRm, imm:$opc2),
3905                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3906
3907 class MovRRCopro<string opc, bit direction,
3908                  list<dag> pattern = [/* For disassembly only */]>
3909   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3910         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3911         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
3912   let Inst{23-21} = 0b010;
3913   let Inst{20} = direction;
3914
3915   bits<4> Rt;
3916   bits<4> Rt2;
3917   bits<4> cop;
3918   bits<4> opc1;
3919   bits<4> CRm;
3920
3921   let Inst{15-12} = Rt;
3922   let Inst{19-16} = Rt2;
3923   let Inst{11-8}  = cop;
3924   let Inst{7-4}   = opc1;
3925   let Inst{3-0}   = CRm;
3926 }
3927
3928 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
3929                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3930                                      imm:$CRm)]>;
3931 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
3932
3933 class MovRRCopro2<string opc, bit direction,
3934                   list<dag> pattern = [/* For disassembly only */]>
3935   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3936          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
3937          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3938   let Inst{31-28} = 0b1111;
3939   let Inst{23-21} = 0b010;
3940   let Inst{20} = direction;
3941
3942   bits<4> Rt;
3943   bits<4> Rt2;
3944   bits<4> cop;
3945   bits<4> opc1;
3946   bits<4> CRm;
3947
3948   let Inst{15-12} = Rt;
3949   let Inst{19-16} = Rt2;
3950   let Inst{11-8}  = cop;
3951   let Inst{7-4}   = opc1;
3952   let Inst{3-0}   = CRm;
3953 }
3954
3955 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
3956                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3957                                         imm:$CRm)]>;
3958 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
3959
3960 //===----------------------------------------------------------------------===//
3961 // Move between special register and ARM core register
3962 //
3963
3964 // Move to ARM core register from Special Register
3965 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
3966               "mrs", "\t$Rd, apsr", []> {
3967   bits<4> Rd;
3968   let Inst{23-16} = 0b00001111;
3969   let Inst{15-12} = Rd;
3970   let Inst{7-4} = 0b0000;
3971 }
3972
3973 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPR:$Rd, pred:$p)>, Requires<[IsARM]>;
3974
3975 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
3976                  "mrs", "\t$Rd, spsr", []> {
3977   bits<4> Rd;
3978   let Inst{23-16} = 0b01001111;
3979   let Inst{15-12} = Rd;
3980   let Inst{7-4} = 0b0000;
3981 }
3982
3983 // Move from ARM core register to Special Register
3984 //
3985 // No need to have both system and application versions, the encodings are the
3986 // same and the assembly parser has no way to distinguish between them. The mask
3987 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3988 // the mask with the fields to be accessed in the special register.
3989 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
3990               "msr", "\t$mask, $Rn", []> {
3991   bits<5> mask;
3992   bits<4> Rn;
3993
3994   let Inst{23} = 0;
3995   let Inst{22} = mask{4}; // R bit
3996   let Inst{21-20} = 0b10;
3997   let Inst{19-16} = mask{3-0};
3998   let Inst{15-12} = 0b1111;
3999   let Inst{11-4} = 0b00000000;
4000   let Inst{3-0} = Rn;
4001 }
4002
4003 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4004                "msr", "\t$mask, $a", []> {
4005   bits<5> mask;
4006   bits<12> a;
4007
4008   let Inst{23} = 0;
4009   let Inst{22} = mask{4}; // R bit
4010   let Inst{21-20} = 0b10;
4011   let Inst{19-16} = mask{3-0};
4012   let Inst{15-12} = 0b1111;
4013   let Inst{11-0} = a;
4014 }
4015
4016 //===----------------------------------------------------------------------===//
4017 // TLS Instructions
4018 //
4019
4020 // __aeabi_read_tp preserves the registers r1-r3.
4021 // This is a pseudo inst so that we can get the encoding right,
4022 // complete with fixup for the aeabi_read_tp function.
4023 let isCall = 1,
4024   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4025   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4026                [(set R0, ARMthread_pointer)]>;
4027 }
4028
4029 //===----------------------------------------------------------------------===//
4030 // SJLJ Exception handling intrinsics
4031 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4032 //   address and save #0 in R0 for the non-longjmp case.
4033 //   Since by its nature we may be coming from some other function to get
4034 //   here, and we're using the stack frame for the containing function to
4035 //   save/restore registers, we can't keep anything live in regs across
4036 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4037 //   when we get here from a longjmp(). We force everything out of registers
4038 //   except for our own input by listing the relevant registers in Defs. By
4039 //   doing so, we also cause the prologue/epilogue code to actively preserve
4040 //   all of the callee-saved resgisters, which is exactly what we want.
4041 //   A constant value is passed in $val, and we use the location as a scratch.
4042 //
4043 // These are pseudo-instructions and are lowered to individual MC-insts, so
4044 // no encoding information is necessary.
4045 let Defs =
4046   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4047     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
4048   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4049                                NoItinerary,
4050                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4051                            Requires<[IsARM, HasVFP2]>;
4052 }
4053
4054 let Defs =
4055   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4056   hasSideEffects = 1, isBarrier = 1 in {
4057   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4058                                    NoItinerary,
4059                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4060                                 Requires<[IsARM, NoVFP]>;
4061 }
4062
4063 // FIXME: Non-Darwin version(s)
4064 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4065     Defs = [ R7, LR, SP ] in {
4066 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4067                              NoItinerary,
4068                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4069                                 Requires<[IsARM, IsDarwin]>;
4070 }
4071
4072 // eh.sjlj.dispatchsetup pseudo-instruction.
4073 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
4074 // handled when the pseudo is expanded (which happens before any passes
4075 // that need the instruction size).
4076 let isBarrier = 1, hasSideEffects = 1 in
4077 def Int_eh_sjlj_dispatchsetup :
4078  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
4079             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
4080               Requires<[IsDarwin]>;
4081
4082 //===----------------------------------------------------------------------===//
4083 // Non-Instruction Patterns
4084 //
4085
4086 // ARMv4 indirect branch using (MOVr PC, dst)
4087 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4088   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4089                     4, IIC_Br, [(brind GPR:$dst)],
4090                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4091                   Requires<[IsARM, NoV4T]>;
4092
4093 // Large immediate handling.
4094
4095 // 32-bit immediate using two piece so_imms or movw + movt.
4096 // This is a single pseudo instruction, the benefit is that it can be remat'd
4097 // as a single unit instead of having to handle reg inputs.
4098 // FIXME: Remove this when we can do generalized remat.
4099 let isReMaterializable = 1, isMoveImm = 1 in
4100 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4101                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4102                            Requires<[IsARM]>;
4103
4104 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4105 // It also makes it possible to rematerialize the instructions.
4106 // FIXME: Remove this when we can do generalized remat and when machine licm
4107 // can properly the instructions.
4108 let isReMaterializable = 1 in {
4109 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4110                               IIC_iMOVix2addpc,
4111                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4112                         Requires<[IsARM, UseMovt]>;
4113
4114 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4115                              IIC_iMOVix2,
4116                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4117                         Requires<[IsARM, UseMovt]>;
4118
4119 let AddedComplexity = 10 in
4120 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4121                                 IIC_iMOVix2ld,
4122                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4123                     Requires<[IsARM, UseMovt]>;
4124 } // isReMaterializable
4125
4126 // ConstantPool, GlobalAddress, and JumpTable
4127 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4128             Requires<[IsARM, DontUseMovt]>;
4129 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4130 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4131             Requires<[IsARM, UseMovt]>;
4132 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4133              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4134
4135 // TODO: add,sub,and, 3-instr forms?
4136
4137 // Tail calls
4138 def : ARMPat<(ARMtcret tcGPR:$dst),
4139           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
4140
4141 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4142           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4143
4144 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4145           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4146
4147 def : ARMPat<(ARMtcret tcGPR:$dst),
4148           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
4149
4150 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4151           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4152
4153 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4154           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4155
4156 // Direct calls
4157 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
4158       Requires<[IsARM, IsNotDarwin]>;
4159 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
4160       Requires<[IsARM, IsDarwin]>;
4161
4162 // zextload i1 -> zextload i8
4163 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4164 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4165
4166 // extload -> zextload
4167 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4168 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4169 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4170 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4171
4172 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4173
4174 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4175 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4176
4177 // smul* and smla*
4178 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4179                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4180                  (SMULBB GPR:$a, GPR:$b)>;
4181 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4182                  (SMULBB GPR:$a, GPR:$b)>;
4183 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4184                       (sra GPR:$b, (i32 16))),
4185                  (SMULBT GPR:$a, GPR:$b)>;
4186 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4187                  (SMULBT GPR:$a, GPR:$b)>;
4188 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4189                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4190                  (SMULTB GPR:$a, GPR:$b)>;
4191 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4192                 (SMULTB GPR:$a, GPR:$b)>;
4193 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4194                       (i32 16)),
4195                  (SMULWB GPR:$a, GPR:$b)>;
4196 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4197                  (SMULWB GPR:$a, GPR:$b)>;
4198
4199 def : ARMV5TEPat<(add GPR:$acc,
4200                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4201                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4202                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4203 def : ARMV5TEPat<(add GPR:$acc,
4204                       (mul sext_16_node:$a, sext_16_node:$b)),
4205                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4206 def : ARMV5TEPat<(add GPR:$acc,
4207                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4208                            (sra GPR:$b, (i32 16)))),
4209                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4210 def : ARMV5TEPat<(add GPR:$acc,
4211                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4212                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4213 def : ARMV5TEPat<(add GPR:$acc,
4214                       (mul (sra GPR:$a, (i32 16)),
4215                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4216                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4217 def : ARMV5TEPat<(add GPR:$acc,
4218                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4219                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4220 def : ARMV5TEPat<(add GPR:$acc,
4221                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4222                            (i32 16))),
4223                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4224 def : ARMV5TEPat<(add GPR:$acc,
4225                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4226                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4227
4228
4229 // Pre-v7 uses MCR for synchronization barriers.
4230 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4231          Requires<[IsARM, HasV6]>;
4232
4233
4234 //===----------------------------------------------------------------------===//
4235 // Thumb Support
4236 //
4237
4238 include "ARMInstrThumb.td"
4239
4240 //===----------------------------------------------------------------------===//
4241 // Thumb2 Support
4242 //
4243
4244 include "ARMInstrThumb2.td"
4245
4246 //===----------------------------------------------------------------------===//
4247 // Floating Point Support
4248 //
4249
4250 include "ARMInstrVFP.td"
4251
4252 //===----------------------------------------------------------------------===//
4253 // Advanced SIMD (NEON) Support
4254 //
4255
4256 include "ARMInstrNEON.td"
4257
4258 //===----------------------------------------------------------------------===//
4259 // Assembler aliases
4260 //
4261
4262 // Memory barriers
4263 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4264 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4265 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4266
4267 // System instructions
4268 def : MnemonicAlias<"swi", "svc">;
4269
4270 // Load / Store Multiple
4271 def : MnemonicAlias<"ldmfd", "ldm">;
4272 def : MnemonicAlias<"ldmia", "ldm">;
4273 def : MnemonicAlias<"stmfd", "stmdb">;
4274 def : MnemonicAlias<"stmia", "stm">;
4275 def : MnemonicAlias<"stmea", "stm">;
4276
4277 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4278 // shift amount is zero (i.e., unspecified).
4279 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4280                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4281 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4282                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4283
4284 // PUSH/POP aliases for STM/LDM
4285 def : InstAlias<"push${p} $regs",
4286                 (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4287 def : InstAlias<"pop${p} $regs",
4288                 (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4289
4290 // RSB two-operand forms (optional explicit destination operand)
4291 def : InstAlias<"rsb${s}${p} $Rdn, $imm",
4292                 (RSBri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4293          Requires<[IsARM]>;
4294 def : InstAlias<"rsb${s}${p} $Rdn, $Rm",
4295                 (RSBrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4296          Requires<[IsARM]>;
4297 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4298                 (RSBrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4299                         cc_out:$s)>, Requires<[IsARM]>;
4300 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4301                 (RSBrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4302                         cc_out:$s)>, Requires<[IsARM]>;
4303 // RSC two-operand forms (optional explicit destination operand)
4304 def : InstAlias<"rsc${s}${p} $Rdn, $imm",
4305                 (RSCri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4306          Requires<[IsARM]>;
4307 def : InstAlias<"rsc${s}${p} $Rdn, $Rm",
4308                 (RSCrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4309          Requires<[IsARM]>;
4310 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4311                 (RSCrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4312                         cc_out:$s)>, Requires<[IsARM]>;
4313 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4314                 (RSCrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4315                         cc_out:$s)>, Requires<[IsARM]>;