lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  64                                            SDTCisInt<1>]>;
  65
  66 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  67
  68 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  69                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  70
  71 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  72                                             [SDTCisSameAs<0, 2>,
  73                                              SDTCisSameAs<0, 3>,
  74                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  75
  76 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  77 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>,
  81                                              SDTCisVT<1, i32>,
  82                                              SDTCisVT<4, i32>]>;
  83 // Node definitions.
  84 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  85 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  86 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  87 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  88
  89 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  90                               [SDNPHasChain, SDNPOutGlue]>;
  91 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  92                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  93
  94 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  95                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  96                                SDNPVariadic]>;
  97 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  98                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  99                                SDNPVariadic]>;
 100 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 101                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 102                                SDNPVariadic]>;
 103
 104 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 105                               [SDNPHasChain, SDNPOptInGlue]>;
 106
 107 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 108                               [SDNPInGlue]>;
 109
 110 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 111                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 112
 113 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 114                               [SDNPHasChain]>;
 115 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 116                               [SDNPHasChain]>;
 117
 118 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 119                               [SDNPHasChain]>;
 120
 121 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 122                               [SDNPOutGlue]>;
 123
 124 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 125                               [SDNPOutGlue, SDNPCommutative]>;
 126
 127 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 128
 129 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 130 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 131 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 132
 133 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 134                               [SDNPCommutative]>;
 135 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 136 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 137 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 138
 139 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 140 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 141                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 142 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 143                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 144
 145 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 146                                [SDNPHasChain]>;
 147 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 148                                [SDNPHasChain]>;
 149 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 150                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 151
 152 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 153
 154 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157
 158 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 159
 160 //===----------------------------------------------------------------------===//
 161 // ARM Instruction Predicate Definitions.
 162 //
 163 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 164                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 165 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 166 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 167 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 168                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 169 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 170                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 171 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 172 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 173                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 174 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 175 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 176                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 177 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 178 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 179                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 180 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 181                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 182 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 183                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 184 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 185                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 186 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 187                                  AssemblerPredicate<"FeatureFP16","half-float">;
 188 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 189                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 190 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 191                                  AssemblerPredicate<"FeatureT2XtPk",
 192                                                      "pack/extract">;
 193 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 194                                  AssemblerPredicate<"FeatureDSPThumb2",
 195                                                     "thumb2-dsp">;
 196 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 197                                  AssemblerPredicate<"FeatureDB",
 198                                                     "data-barriers">;
 199 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 200                                  AssemblerPredicate<"FeatureMP",
 201                                                     "mp-extensions">;
 202 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 203 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 204 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 205                                  AssemblerPredicate<"ModeThumb", "thumb">;
 206 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 207 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 208                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 209                                                     "thumb2">;
 210 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 211                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 212 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 213                                  AssemblerPredicate<"!FeatureMClass",
 214                                                     "armv7a/r">;
 215 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 216                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 217 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 218 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 219 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 220
 221 // FIXME: Eventually this will be just "hasV6T2Ops".
 222 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 223 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 224 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 225
 226 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 227 // But only select them if more precision in FP computation is allowed.
 228 // Do not use them for Darwin platforms.
 229 def UseFusedMAC      : Predicate<"!TM.Options.NoExcessFPPrecision && "
 230                                  "!Subtarget->isTargetDarwin()">;
 231 def DontUseFusedMAC  : Predicate<"!Subtarget->hasVFP4() || "
 232                                  "Subtarget->isTargetDarwin()">;
 233
 234 //===----------------------------------------------------------------------===//
 235 // ARM Flag Definitions.
 236
 237 class RegConstraint<string C> {
 238   string Constraints = C;
 239 }
 240
 241 //===----------------------------------------------------------------------===//
 242 //  ARM specific transformation functions and pattern fragments.
 243 //
 244
 245 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 246 // so_imm_neg def below.
 247 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 248   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 249 }]>;
 250
 251 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 252 // so_imm_not def below.
 253 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 254   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 255 }]>;
 256
 257 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 258 def imm16_31 : ImmLeaf<i32, [{
 259   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 260 }]>;
 261
 262 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 263 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 264     int64_t Value = -(int)N->getZExtValue();
 265     return Value && ARM_AM::getSOImmVal(Value) != -1;
 266   }], so_imm_neg_XFORM> {
 267   let ParserMatchClass = so_imm_neg_asmoperand;
 268 }
 269
 270 // Note: this pattern doesn't require an encoder method and such, as it's
 271 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 272 // is handled by the destination instructions, which use so_imm.
 273 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 274 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 275     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 276   }], so_imm_not_XFORM> {
 277   let ParserMatchClass = so_imm_not_asmoperand;
 278 }
 279
 280 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 281 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 282   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 283 }]>;
 284
 285 /// Split a 32-bit immediate into two 16 bit parts.
 286 def hi16 : SDNodeXForm<imm, [{
 287   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 288 }]>;
 289
 290 def lo16AllZero : PatLeaf<(i32 imm), [{
 291   // Returns true if all low 16-bits are 0.
 292   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 293 }], hi16>;
 294
 295 class BinOpWithFlagFrag<dag res> :
 296       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 297 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 298 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 299
 300 // An 'and' node with a single use.
 301 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 302   return N->hasOneUse();
 303 }]>;
 304
 305 // An 'xor' node with a single use.
 306 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 307   return N->hasOneUse();
 308 }]>;
 309
 310 // An 'fmul' node with a single use.
 311 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 312   return N->hasOneUse();
 313 }]>;
 314
 315 // An 'fadd' node which checks for single non-hazardous use.
 316 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 317   return hasNoVMLxHazardUse(N);
 318 }]>;
 319
 320 // An 'fsub' node which checks for single non-hazardous use.
 321 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 322   return hasNoVMLxHazardUse(N);
 323 }]>;
 324
 325 //===----------------------------------------------------------------------===//
 326 // Operand Definitions.
 327 //
 328
 329 // Immediate operands with a shared generic asm render method.
 330 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 331
 332 // Branch target.
 333 // FIXME: rename brtarget to t2_brtarget
 334 def brtarget : Operand<OtherVT> {
 335   let EncoderMethod = "getBranchTargetOpValue";
 336   let OperandType = "OPERAND_PCREL";
 337   let DecoderMethod = "DecodeT2BROperand";
 338 }
 339
 340 // FIXME: get rid of this one?
 341 def uncondbrtarget : Operand<OtherVT> {
 342   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 343   let OperandType = "OPERAND_PCREL";
 344 }
 345
 346 // Branch target for ARM. Handles conditional/unconditional
 347 def br_target : Operand<OtherVT> {
 348   let EncoderMethod = "getARMBranchTargetOpValue";
 349   let OperandType = "OPERAND_PCREL";
 350 }
 351
 352 // Call target.
 353 // FIXME: rename bltarget to t2_bl_target?
 354 def bltarget : Operand<i32> {
 355   // Encoded the same as branch targets.
 356   let EncoderMethod = "getBranchTargetOpValue";
 357   let OperandType = "OPERAND_PCREL";
 358 }
 359
 360 // Call target for ARM. Handles conditional/unconditional
 361 // FIXME: rename bl_target to t2_bltarget?
 362 def bl_target : Operand<i32> {
 363   let EncoderMethod = "getARMBLTargetOpValue";
 364   let OperandType = "OPERAND_PCREL";
 365 }
 366
 367 def blx_target : Operand<i32> {
 368   let EncoderMethod = "getARMBLXTargetOpValue";
 369   let OperandType = "OPERAND_PCREL";
 370 }
 371
 372 // A list of registers separated by comma. Used by load/store multiple.
 373 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 374 def reglist : Operand<i32> {
 375   let EncoderMethod = "getRegisterListOpValue";
 376   let ParserMatchClass = RegListAsmOperand;
 377   let PrintMethod = "printRegisterList";
 378   let DecoderMethod = "DecodeRegListOperand";
 379 }
 380
 381 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 382 def dpr_reglist : Operand<i32> {
 383   let EncoderMethod = "getRegisterListOpValue";
 384   let ParserMatchClass = DPRRegListAsmOperand;
 385   let PrintMethod = "printRegisterList";
 386   let DecoderMethod = "DecodeDPRRegListOperand";
 387 }
 388
 389 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 390 def spr_reglist : Operand<i32> {
 391   let EncoderMethod = "getRegisterListOpValue";
 392   let ParserMatchClass = SPRRegListAsmOperand;
 393   let PrintMethod = "printRegisterList";
 394   let DecoderMethod = "DecodeSPRRegListOperand";
 395 }
 396
 397 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 398 def cpinst_operand : Operand<i32> {
 399   let PrintMethod = "printCPInstOperand";
 400 }
 401
 402 // Local PC labels.
 403 def pclabel : Operand<i32> {
 404   let PrintMethod = "printPCLabel";
 405 }
 406
 407 // ADR instruction labels.
 408 def adrlabel : Operand<i32> {
 409   let EncoderMethod = "getAdrLabelOpValue";
 410 }
 411
 412 def neon_vcvt_imm32 : Operand<i32> {
 413   let EncoderMethod = "getNEONVcvtImm32OpValue";
 414   let DecoderMethod = "DecodeVCVTImmOperand";
 415 }
 416
 417 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 418 def rot_imm_XFORM: SDNodeXForm<imm, [{
 419   switch (N->getZExtValue()){
 420   default: assert(0);
 421   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 422   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 423   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 424   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 425   }
 426 }]>;
 427 def RotImmAsmOperand : AsmOperandClass {
 428   let Name = "RotImm";
 429   let ParserMethod = "parseRotImm";
 430 }
 431 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 432     int32_t v = N->getZExtValue();
 433     return v == 8 || v == 16 || v == 24; }],
 434     rot_imm_XFORM> {
 435   let PrintMethod = "printRotImmOperand";
 436   let ParserMatchClass = RotImmAsmOperand;
 437 }
 438
 439 // shift_imm: An integer that encodes a shift amount and the type of shift
 440 // (asr or lsl). The 6-bit immediate encodes as:
 441 //    {5}     0 ==> lsl
 442 //            1     asr
 443 //    {4-0}   imm5 shift amount.
 444 //            asr #32 encoded as imm5 == 0.
 445 def ShifterImmAsmOperand : AsmOperandClass {
 446   let Name = "ShifterImm";
 447   let ParserMethod = "parseShifterImm";
 448 }
 449 def shift_imm : Operand<i32> {
 450   let PrintMethod = "printShiftImmOperand";
 451   let ParserMatchClass = ShifterImmAsmOperand;
 452 }
 453
 454 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 455 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 456 def so_reg_reg : Operand<i32>,  // reg reg imm
 457                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 458                                 [shl, srl, sra, rotr]> {
 459   let EncoderMethod = "getSORegRegOpValue";
 460   let PrintMethod = "printSORegRegOperand";
 461   let DecoderMethod = "DecodeSORegRegOperand";
 462   let ParserMatchClass = ShiftedRegAsmOperand;
 463   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 464 }
 465
 466 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 467 def so_reg_imm : Operand<i32>, // reg imm
 468                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 469                                 [shl, srl, sra, rotr]> {
 470   let EncoderMethod = "getSORegImmOpValue";
 471   let PrintMethod = "printSORegImmOperand";
 472   let DecoderMethod = "DecodeSORegImmOperand";
 473   let ParserMatchClass = ShiftedImmAsmOperand;
 474   let MIOperandInfo = (ops GPR, i32imm);
 475 }
 476
 477 // FIXME: Does this need to be distinct from so_reg?
 478 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 479                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 480                                   [shl,srl,sra,rotr]> {
 481   let EncoderMethod = "getSORegRegOpValue";
 482   let PrintMethod = "printSORegRegOperand";
 483   let DecoderMethod = "DecodeSORegRegOperand";
 484   let ParserMatchClass = ShiftedRegAsmOperand;
 485   let MIOperandInfo = (ops GPR, GPR, i32imm);
 486 }
 487
 488 // FIXME: Does this need to be distinct from so_reg?
 489 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 490                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 491                                   [shl,srl,sra,rotr]> {
 492   let EncoderMethod = "getSORegImmOpValue";
 493   let PrintMethod = "printSORegImmOperand";
 494   let DecoderMethod = "DecodeSORegImmOperand";
 495   let ParserMatchClass = ShiftedImmAsmOperand;
 496   let MIOperandInfo = (ops GPR, i32imm);
 497 }
 498
 499
 500 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 501 // 8-bit immediate rotated by an arbitrary number of bits.
 502 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 503 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 504     return ARM_AM::getSOImmVal(Imm) != -1;
 505   }]> {
 506   let EncoderMethod = "getSOImmOpValue";
 507   let ParserMatchClass = SOImmAsmOperand;
 508   let DecoderMethod = "DecodeSOImmOperand";
 509 }
 510
 511 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 512 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 513 // get the first/second pieces.
 514 def so_imm2part : PatLeaf<(imm), [{
 515       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 516 }]>;
 517
 518 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 519 ///
 520 def arm_i32imm : PatLeaf<(imm), [{
 521   if (Subtarget->hasV6T2Ops())
 522     return true;
 523   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 524 }]>;
 525
 526 /// imm0_1 predicate - Immediate in the range [0,1].
 527 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 528 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 529
 530 /// imm0_3 predicate - Immediate in the range [0,3].
 531 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 532 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 533
 534 /// imm0_7 predicate - Immediate in the range [0,7].
 535 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 536 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 537   return Imm >= 0 && Imm < 8;
 538 }]> {
 539   let ParserMatchClass = Imm0_7AsmOperand;
 540 }
 541
 542 /// imm8 predicate - Immediate is exactly 8.
 543 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 544 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 545   let ParserMatchClass = Imm8AsmOperand;
 546 }
 547
 548 /// imm16 predicate - Immediate is exactly 16.
 549 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 550 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 551   let ParserMatchClass = Imm16AsmOperand;
 552 }
 553
 554 /// imm32 predicate - Immediate is exactly 32.
 555 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 556 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 557   let ParserMatchClass = Imm32AsmOperand;
 558 }
 559
 560 /// imm1_7 predicate - Immediate in the range [1,7].
 561 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 562 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 563   let ParserMatchClass = Imm1_7AsmOperand;
 564 }
 565
 566 /// imm1_15 predicate - Immediate in the range [1,15].
 567 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 568 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 569   let ParserMatchClass = Imm1_15AsmOperand;
 570 }
 571
 572 /// imm1_31 predicate - Immediate in the range [1,31].
 573 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 574 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 575   let ParserMatchClass = Imm1_31AsmOperand;
 576 }
 577
 578 /// imm0_15 predicate - Immediate in the range [0,15].
 579 def Imm0_15AsmOperand: ImmAsmOperand { let Name = "Imm0_15"; }
 580 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 581   return Imm >= 0 && Imm < 16;
 582 }]> {
 583   let ParserMatchClass = Imm0_15AsmOperand;
 584 }
 585
 586 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 587 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 588 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 589   return Imm >= 0 && Imm < 32;
 590 }]> {
 591   let ParserMatchClass = Imm0_31AsmOperand;
 592 }
 593
 594 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 595 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 596 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 597   return Imm >= 0 && Imm < 32;
 598 }]> {
 599   let ParserMatchClass = Imm0_32AsmOperand;
 600 }
 601
 602 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 603 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 604 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 605   return Imm >= 0 && Imm < 64;
 606 }]> {
 607   let ParserMatchClass = Imm0_63AsmOperand;
 608 }
 609
 610 /// imm0_255 predicate - Immediate in the range [0,255].
 611 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 612 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 613   let ParserMatchClass = Imm0_255AsmOperand;
 614 }
 615
 616 /// imm0_65535 - An immediate is in the range [0.65535].
 617 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 618 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 619   return Imm >= 0 && Imm < 65536;
 620 }]> {
 621   let ParserMatchClass = Imm0_65535AsmOperand;
 622 }
 623
 624 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 625 // a relocatable expression.
 626 //
 627 // FIXME: This really needs a Thumb version separate from the ARM version.
 628 // While the range is the same, and can thus use the same match class,
 629 // the encoding is different so it should have a different encoder method.
 630 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 631 def imm0_65535_expr : Operand<i32> {
 632   let EncoderMethod = "getHiLo16ImmOpValue";
 633   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 634 }
 635
 636 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 637 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 638 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 639   return Imm >= 0 && Imm <= 0xffffff;
 640 }]> {
 641   let ParserMatchClass = Imm24bitAsmOperand;
 642 }
 643
 644
 645 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 646 /// e.g., 0xf000ffff
 647 def BitfieldAsmOperand : AsmOperandClass {
 648   let Name = "Bitfield";
 649   let ParserMethod = "parseBitfield";
 650 }
 651
 652 def bf_inv_mask_imm : Operand<i32>,
 653                       PatLeaf<(imm), [{
 654   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 655 }] > {
 656   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 657   let PrintMethod = "printBitfieldInvMaskImmOperand";
 658   let DecoderMethod = "DecodeBitfieldMaskOperand";
 659   let ParserMatchClass = BitfieldAsmOperand;
 660 }
 661
 662 def imm1_32_XFORM: SDNodeXForm<imm, [{
 663   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 664 }]>;
 665 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 666 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 667    uint64_t Imm = N->getZExtValue();
 668    return Imm > 0 && Imm <= 32;
 669  }],
 670     imm1_32_XFORM> {
 671   let PrintMethod = "printImmPlusOneOperand";
 672   let ParserMatchClass = Imm1_32AsmOperand;
 673 }
 674
 675 def imm1_16_XFORM: SDNodeXForm<imm, [{
 676   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 677 }]>;
 678 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 679 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 680     imm1_16_XFORM> {
 681   let PrintMethod = "printImmPlusOneOperand";
 682   let ParserMatchClass = Imm1_16AsmOperand;
 683 }
 684
 685 // Define ARM specific addressing modes.
 686 // addrmode_imm12 := reg +/- imm12
 687 //
 688 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 689 def addrmode_imm12 : Operand<i32>,
 690                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 691   // 12-bit immediate operand. Note that instructions using this encode
 692   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 693   // immediate values are as normal.
 694
 695   let EncoderMethod = "getAddrModeImm12OpValue";
 696   let PrintMethod = "printAddrModeImm12Operand";
 697   let DecoderMethod = "DecodeAddrModeImm12Operand";
 698   let ParserMatchClass = MemImm12OffsetAsmOperand;
 699   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 700 }
 701 // ldst_so_reg := reg +/- reg shop imm
 702 //
 703 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 704 def ldst_so_reg : Operand<i32>,
 705                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 706   let EncoderMethod = "getLdStSORegOpValue";
 707   // FIXME: Simplify the printer
 708   let PrintMethod = "printAddrMode2Operand";
 709   let DecoderMethod = "DecodeSORegMemOperand";
 710   let ParserMatchClass = MemRegOffsetAsmOperand;
 711   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 712 }
 713
 714 // postidx_imm8 := +/- [0,255]
 715 //
 716 // 9 bit value:
 717 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 718 //  {7-0}     [0,255] imm8 value.
 719 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 720 def postidx_imm8 : Operand<i32> {
 721   let PrintMethod = "printPostIdxImm8Operand";
 722   let ParserMatchClass = PostIdxImm8AsmOperand;
 723   let MIOperandInfo = (ops i32imm);
 724 }
 725
 726 // postidx_imm8s4 := +/- [0,1020]
 727 //
 728 // 9 bit value:
 729 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 730 //  {7-0}     [0,255] imm8 value, scaled by 4.
 731 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 732 def postidx_imm8s4 : Operand<i32> {
 733   let PrintMethod = "printPostIdxImm8s4Operand";
 734   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 735   let MIOperandInfo = (ops i32imm);
 736 }
 737
 738
 739 // postidx_reg := +/- reg
 740 //
 741 def PostIdxRegAsmOperand : AsmOperandClass {
 742   let Name = "PostIdxReg";
 743   let ParserMethod = "parsePostIdxReg";
 744 }
 745 def postidx_reg : Operand<i32> {
 746   let EncoderMethod = "getPostIdxRegOpValue";
 747   let DecoderMethod = "DecodePostIdxReg";
 748   let PrintMethod = "printPostIdxRegOperand";
 749   let ParserMatchClass = PostIdxRegAsmOperand;
 750   let MIOperandInfo = (ops GPRnopc, i32imm);
 751 }
 752
 753
 754 // addrmode2 := reg +/- imm12
 755 //           := reg +/- reg shop imm
 756 //
 757 // FIXME: addrmode2 should be refactored the rest of the way to always
 758 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 759 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 760 def addrmode2 : Operand<i32>,
 761                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 762   let EncoderMethod = "getAddrMode2OpValue";
 763   let PrintMethod = "printAddrMode2Operand";
 764   let ParserMatchClass = AddrMode2AsmOperand;
 765   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 766 }
 767
 768 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 769   let Name = "PostIdxRegShifted";
 770   let ParserMethod = "parsePostIdxReg";
 771 }
 772 def am2offset_reg : Operand<i32>,
 773                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 774                 [], [SDNPWantRoot]> {
 775   let EncoderMethod = "getAddrMode2OffsetOpValue";
 776   let PrintMethod = "printAddrMode2OffsetOperand";
 777   // When using this for assembly, it's always as a post-index offset.
 778   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 779   let MIOperandInfo = (ops GPRnopc, i32imm);
 780 }
 781
 782 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 783 // the GPR is purely vestigal at this point.
 784 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 785 def am2offset_imm : Operand<i32>,
 786                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 787                 [], [SDNPWantRoot]> {
 788   let EncoderMethod = "getAddrMode2OffsetOpValue";
 789   let PrintMethod = "printAddrMode2OffsetOperand";
 790   let ParserMatchClass = AM2OffsetImmAsmOperand;
 791   let MIOperandInfo = (ops GPRnopc, i32imm);
 792 }
 793
 794
 795 // addrmode3 := reg +/- reg
 796 // addrmode3 := reg +/- imm8
 797 //
 798 // FIXME: split into imm vs. reg versions.
 799 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 800 def addrmode3 : Operand<i32>,
 801                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 802   let EncoderMethod = "getAddrMode3OpValue";
 803   let PrintMethod = "printAddrMode3Operand";
 804   let ParserMatchClass = AddrMode3AsmOperand;
 805   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 806 }
 807
 808 // FIXME: split into imm vs. reg versions.
 809 // FIXME: parser method to handle +/- register.
 810 def AM3OffsetAsmOperand : AsmOperandClass {
 811   let Name = "AM3Offset";
 812   let ParserMethod = "parseAM3Offset";
 813 }
 814 def am3offset : Operand<i32>,
 815                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 816                                [], [SDNPWantRoot]> {
 817   let EncoderMethod = "getAddrMode3OffsetOpValue";
 818   let PrintMethod = "printAddrMode3OffsetOperand";
 819   let ParserMatchClass = AM3OffsetAsmOperand;
 820   let MIOperandInfo = (ops GPR, i32imm);
 821 }
 822
 823 // ldstm_mode := {ia, ib, da, db}
 824 //
 825 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 826   let EncoderMethod = "getLdStmModeOpValue";
 827   let PrintMethod = "printLdStmModeOperand";
 828 }
 829
 830 // addrmode5 := reg +/- imm8*4
 831 //
 832 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 833 def addrmode5 : Operand<i32>,
 834                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 835   let PrintMethod = "printAddrMode5Operand";
 836   let EncoderMethod = "getAddrMode5OpValue";
 837   let DecoderMethod = "DecodeAddrMode5Operand";
 838   let ParserMatchClass = AddrMode5AsmOperand;
 839   let MIOperandInfo = (ops GPR:$base, i32imm);
 840 }
 841
 842 // addrmode6 := reg with optional alignment
 843 //
 844 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 845 def addrmode6 : Operand<i32>,
 846                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 847   let PrintMethod = "printAddrMode6Operand";
 848   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 849   let EncoderMethod = "getAddrMode6AddressOpValue";
 850   let DecoderMethod = "DecodeAddrMode6Operand";
 851   let ParserMatchClass = AddrMode6AsmOperand;
 852 }
 853
 854 def am6offset : Operand<i32>,
 855                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 856                                [], [SDNPWantRoot]> {
 857   let PrintMethod = "printAddrMode6OffsetOperand";
 858   let MIOperandInfo = (ops GPR);
 859   let EncoderMethod = "getAddrMode6OffsetOpValue";
 860   let DecoderMethod = "DecodeGPRRegisterClass";
 861 }
 862
 863 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 864 // (single element from one lane) for size 32.
 865 def addrmode6oneL32 : Operand<i32>,
 866                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 867   let PrintMethod = "printAddrMode6Operand";
 868   let MIOperandInfo = (ops GPR:$addr, i32imm);
 869   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 870 }
 871
 872 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 873 // instructions, specifically VLD4-dup.
 874 def addrmode6dup : Operand<i32>,
 875                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 876   let PrintMethod = "printAddrMode6Operand";
 877   let MIOperandInfo = (ops GPR:$addr, i32imm);
 878   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 879   // FIXME: This is close, but not quite right. The alignment specifier is
 880   // different.
 881   let ParserMatchClass = AddrMode6AsmOperand;
 882 }
 883
 884 // addrmodepc := pc + reg
 885 //
 886 def addrmodepc : Operand<i32>,
 887                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 888   let PrintMethod = "printAddrModePCOperand";
 889   let MIOperandInfo = (ops GPR, i32imm);
 890 }
 891
 892 // addr_offset_none := reg
 893 //
 894 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 895 def addr_offset_none : Operand<i32>,
 896                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 897   let PrintMethod = "printAddrMode7Operand";
 898   let DecoderMethod = "DecodeAddrMode7Operand";
 899   let ParserMatchClass = MemNoOffsetAsmOperand;
 900   let MIOperandInfo = (ops GPR:$base);
 901 }
 902
 903 def nohash_imm : Operand<i32> {
 904   let PrintMethod = "printNoHashImmediate";
 905 }
 906
 907 def CoprocNumAsmOperand : AsmOperandClass {
 908   let Name = "CoprocNum";
 909   let ParserMethod = "parseCoprocNumOperand";
 910 }
 911 def p_imm : Operand<i32> {
 912   let PrintMethod = "printPImmediate";
 913   let ParserMatchClass = CoprocNumAsmOperand;
 914   let DecoderMethod = "DecodeCoprocessor";
 915 }
 916
 917 def pf_imm : Operand<i32> {
 918   let PrintMethod = "printPImmediate";
 919   let ParserMatchClass = CoprocNumAsmOperand;
 920 }
 921
 922 def CoprocRegAsmOperand : AsmOperandClass {
 923   let Name = "CoprocReg";
 924   let ParserMethod = "parseCoprocRegOperand";
 925 }
 926 def c_imm : Operand<i32> {
 927   let PrintMethod = "printCImmediate";
 928   let ParserMatchClass = CoprocRegAsmOperand;
 929 }
 930 def CoprocOptionAsmOperand : AsmOperandClass {
 931   let Name = "CoprocOption";
 932   let ParserMethod = "parseCoprocOptionOperand";
 933 }
 934 def coproc_option_imm : Operand<i32> {
 935   let PrintMethod = "printCoprocOptionImm";
 936   let ParserMatchClass = CoprocOptionAsmOperand;
 937 }
 938
 939 //===----------------------------------------------------------------------===//
 940
 941 include "ARMInstrFormats.td"
 942
 943 //===----------------------------------------------------------------------===//
 944 // Multiclass helpers...
 945 //
 946
 947 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 948 /// binop that produces a value.
 949 let TwoOperandAliasConstraint = "$Rn = $Rd" in
 950 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 951                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 952                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 953   // The register-immediate version is re-materializable. This is useful
 954   // in particular for taking the address of a local.
 955   let isReMaterializable = 1 in {
 956   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 957                iii, opc, "\t$Rd, $Rn, $imm",
 958                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 959     bits<4> Rd;
 960     bits<4> Rn;
 961     bits<12> imm;
 962     let Inst{25} = 1;
 963     let Inst{19-16} = Rn;
 964     let Inst{15-12} = Rd;
 965     let Inst{11-0} = imm;
 966   }
 967   }
 968   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 969                iir, opc, "\t$Rd, $Rn, $Rm",
 970                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 971     bits<4> Rd;
 972     bits<4> Rn;
 973     bits<4> Rm;
 974     let Inst{25} = 0;
 975     let isCommutable = Commutable;
 976     let Inst{19-16} = Rn;
 977     let Inst{15-12} = Rd;
 978     let Inst{11-4} = 0b00000000;
 979     let Inst{3-0} = Rm;
 980   }
 981
 982   def rsi : AsI1<opcod, (outs GPR:$Rd),
 983                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 984                iis, opc, "\t$Rd, $Rn, $shift",
 985                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 986     bits<4> Rd;
 987     bits<4> Rn;
 988     bits<12> shift;
 989     let Inst{25} = 0;
 990     let Inst{19-16} = Rn;
 991     let Inst{15-12} = Rd;
 992     let Inst{11-5} = shift{11-5};
 993     let Inst{4} = 0;
 994     let Inst{3-0} = shift{3-0};
 995   }
 996
 997   def rsr : AsI1<opcod, (outs GPR:$Rd),
 998                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 999                iis, opc, "\t$Rd, $Rn, $shift",
1000                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
1001     bits<4> Rd;
1002     bits<4> Rn;
1003     bits<12> shift;
1004     let Inst{25} = 0;
1005     let Inst{19-16} = Rn;
1006     let Inst{15-12} = Rd;
1007     let Inst{11-8} = shift{11-8};
1008     let Inst{7} = 0;
1009     let Inst{6-5} = shift{6-5};
1010     let Inst{4} = 1;
1011     let Inst{3-0} = shift{3-0};
1012   }
1013 }
1014
1015 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1016 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1017 /// it is equivalent to the AsI1_bin_irs counterpart.
1018 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1019 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1020                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1021                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
1022   // The register-immediate version is re-materializable. This is useful
1023   // in particular for taking the address of a local.
1024   let isReMaterializable = 1 in {
1025   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1026                iii, opc, "\t$Rd, $Rn, $imm",
1027                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]> {
1028     bits<4> Rd;
1029     bits<4> Rn;
1030     bits<12> imm;
1031     let Inst{25} = 1;
1032     let Inst{19-16} = Rn;
1033     let Inst{15-12} = Rd;
1034     let Inst{11-0} = imm;
1035   }
1036   }
1037   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1038                iir, opc, "\t$Rd, $Rn, $Rm",
1039                [/* pattern left blank */]> {
1040     bits<4> Rd;
1041     bits<4> Rn;
1042     bits<4> Rm;
1043     let Inst{11-4} = 0b00000000;
1044     let Inst{25} = 0;
1045     let Inst{3-0} = Rm;
1046     let Inst{15-12} = Rd;
1047     let Inst{19-16} = Rn;
1048   }
1049
1050   def rsi : AsI1<opcod, (outs GPR:$Rd),
1051                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1052                iis, opc, "\t$Rd, $Rn, $shift",
1053                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]> {
1054     bits<4> Rd;
1055     bits<4> Rn;
1056     bits<12> shift;
1057     let Inst{25} = 0;
1058     let Inst{19-16} = Rn;
1059     let Inst{15-12} = Rd;
1060     let Inst{11-5} = shift{11-5};
1061     let Inst{4} = 0;
1062     let Inst{3-0} = shift{3-0};
1063   }
1064
1065   def rsr : AsI1<opcod, (outs GPR:$Rd),
1066                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1067                iis, opc, "\t$Rd, $Rn, $shift",
1068                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]> {
1069     bits<4> Rd;
1070     bits<4> Rn;
1071     bits<12> shift;
1072     let Inst{25} = 0;
1073     let Inst{19-16} = Rn;
1074     let Inst{15-12} = Rd;
1075     let Inst{11-8} = shift{11-8};
1076     let Inst{7} = 0;
1077     let Inst{6-5} = shift{6-5};
1078     let Inst{4} = 1;
1079     let Inst{3-0} = shift{3-0};
1080   }
1081 }
1082
1083 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1084 ///
1085 /// These opcodes will be converted to the real non-S opcodes by
1086 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1087 let hasPostISelHook = 1, Defs = [CPSR] in {
1088 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1089                           InstrItinClass iis, PatFrag opnode,
1090                           bit Commutable = 0> {
1091   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1092                          4, iii,
1093                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>;
1094
1095   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1096                          4, iir,
1097                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]> {
1098     let isCommutable = Commutable;
1099   }
1100   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1101                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1102                           4, iis,
1103                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1104                                                 so_reg_imm:$shift))]>;
1105
1106   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1107                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1108                           4, iis,
1109                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1110                                                 so_reg_reg:$shift))]>;
1111 }
1112 }
1113
1114 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1115 /// operands are reversed.
1116 let hasPostISelHook = 1, Defs = [CPSR] in {
1117 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1118                           InstrItinClass iis, PatFrag opnode,
1119                           bit Commutable = 0> {
1120   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1121                          4, iii,
1122                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>;
1123
1124   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1125                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1126                           4, iis,
1127                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1128                                              GPR:$Rn))]>;
1129
1130   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1131                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1132                           4, iis,
1133                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1134                                              GPR:$Rn))]>;
1135 }
1136 }
1137
1138 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1139 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1140 /// a explicit result, only implicitly set CPSR.
1141 let isCompare = 1, Defs = [CPSR] in {
1142 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1143                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1144                        PatFrag opnode, bit Commutable = 0> {
1145   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1146                opc, "\t$Rn, $imm",
1147                [(opnode GPR:$Rn, so_imm:$imm)]> {
1148     bits<4> Rn;
1149     bits<12> imm;
1150     let Inst{25} = 1;
1151     let Inst{20} = 1;
1152     let Inst{19-16} = Rn;
1153     let Inst{15-12} = 0b0000;
1154     let Inst{11-0} = imm;
1155
1156     let Unpredictable{15-12} = 0b1111;
1157   }
1158   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1159                opc, "\t$Rn, $Rm",
1160                [(opnode GPR:$Rn, GPR:$Rm)]> {
1161     bits<4> Rn;
1162     bits<4> Rm;
1163     let isCommutable = Commutable;
1164     let Inst{25} = 0;
1165     let Inst{20} = 1;
1166     let Inst{19-16} = Rn;
1167     let Inst{15-12} = 0b0000;
1168     let Inst{11-4} = 0b00000000;
1169     let Inst{3-0} = Rm;
1170
1171     let Unpredictable{15-12} = 0b1111;
1172   }
1173   def rsi : AI1<opcod, (outs),
1174                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1175                opc, "\t$Rn, $shift",
1176                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
1177     bits<4> Rn;
1178     bits<12> shift;
1179     let Inst{25} = 0;
1180     let Inst{20} = 1;
1181     let Inst{19-16} = Rn;
1182     let Inst{15-12} = 0b0000;
1183     let Inst{11-5} = shift{11-5};
1184     let Inst{4} = 0;
1185     let Inst{3-0} = shift{3-0};
1186
1187     let Unpredictable{15-12} = 0b1111;
1188   }
1189   def rsr : AI1<opcod, (outs),
1190                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1191                opc, "\t$Rn, $shift",
1192                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]> {
1193     bits<4> Rn;
1194     bits<12> shift;
1195     let Inst{25} = 0;
1196     let Inst{20} = 1;
1197     let Inst{19-16} = Rn;
1198     let Inst{15-12} = 0b0000;
1199     let Inst{11-8} = shift{11-8};
1200     let Inst{7} = 0;
1201     let Inst{6-5} = shift{6-5};
1202     let Inst{4} = 1;
1203     let Inst{3-0} = shift{3-0};
1204
1205     let Unpredictable{15-12} = 0b1111;
1206   }
1207
1208 }
1209 }
1210
1211 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1212 /// register and one whose operand is a register rotated by 8/16/24.
1213 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1214 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1215   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1216           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1217           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1218        Requires<[IsARM, HasV6]> {
1219   bits<4> Rd;
1220   bits<4> Rm;
1221   bits<2> rot;
1222   let Inst{19-16} = 0b1111;
1223   let Inst{15-12} = Rd;
1224   let Inst{11-10} = rot;
1225   let Inst{3-0}   = Rm;
1226 }
1227
1228 class AI_ext_rrot_np<bits<8> opcod, string opc>
1229   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1230           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1231        Requires<[IsARM, HasV6]> {
1232   bits<2> rot;
1233   let Inst{19-16} = 0b1111;
1234   let Inst{11-10} = rot;
1235 }
1236
1237 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1238 /// register and one whose operand is a register rotated by 8/16/24.
1239 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1240   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1241           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1242           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1243                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1244         Requires<[IsARM, HasV6]> {
1245   bits<4> Rd;
1246   bits<4> Rm;
1247   bits<4> Rn;
1248   bits<2> rot;
1249   let Inst{19-16} = Rn;
1250   let Inst{15-12} = Rd;
1251   let Inst{11-10} = rot;
1252   let Inst{9-4}   = 0b000111;
1253   let Inst{3-0}   = Rm;
1254 }
1255
1256 class AI_exta_rrot_np<bits<8> opcod, string opc>
1257   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1258           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1259        Requires<[IsARM, HasV6]> {
1260   bits<4> Rn;
1261   bits<2> rot;
1262   let Inst{19-16} = Rn;
1263   let Inst{11-10} = rot;
1264 }
1265
1266 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1267 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1268 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1269                              string baseOpc, bit Commutable = 0> {
1270   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1271   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1272                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1273                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1274                Requires<[IsARM]> {
1275     bits<4> Rd;
1276     bits<4> Rn;
1277     bits<12> imm;
1278     let Inst{25} = 1;
1279     let Inst{15-12} = Rd;
1280     let Inst{19-16} = Rn;
1281     let Inst{11-0} = imm;
1282   }
1283   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1284                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1285                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1286                Requires<[IsARM]> {
1287     bits<4> Rd;
1288     bits<4> Rn;
1289     bits<4> Rm;
1290     let Inst{11-4} = 0b00000000;
1291     let Inst{25} = 0;
1292     let isCommutable = Commutable;
1293     let Inst{3-0} = Rm;
1294     let Inst{15-12} = Rd;
1295     let Inst{19-16} = Rn;
1296   }
1297   def rsi : AsI1<opcod, (outs GPR:$Rd),
1298                 (ins GPR:$Rn, so_reg_imm:$shift),
1299                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1300               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1301                Requires<[IsARM]> {
1302     bits<4> Rd;
1303     bits<4> Rn;
1304     bits<12> shift;
1305     let Inst{25} = 0;
1306     let Inst{19-16} = Rn;
1307     let Inst{15-12} = Rd;
1308     let Inst{11-5} = shift{11-5};
1309     let Inst{4} = 0;
1310     let Inst{3-0} = shift{3-0};
1311   }
1312   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1313                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1314                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1315               [(set GPRnopc:$Rd, CPSR,
1316                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1317                Requires<[IsARM]> {
1318     bits<4> Rd;
1319     bits<4> Rn;
1320     bits<12> shift;
1321     let Inst{25} = 0;
1322     let Inst{19-16} = Rn;
1323     let Inst{15-12} = Rd;
1324     let Inst{11-8} = shift{11-8};
1325     let Inst{7} = 0;
1326     let Inst{6-5} = shift{6-5};
1327     let Inst{4} = 1;
1328     let Inst{3-0} = shift{3-0};
1329   }
1330   }
1331 }
1332
1333 /// AI1_rsc_irs - Define instructions and patterns for rsc
1334 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1335 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode,
1336                        string baseOpc> {
1337   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1338   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1339                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1340                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1341                Requires<[IsARM]> {
1342     bits<4> Rd;
1343     bits<4> Rn;
1344     bits<12> imm;
1345     let Inst{25} = 1;
1346     let Inst{15-12} = Rd;
1347     let Inst{19-16} = Rn;
1348     let Inst{11-0} = imm;
1349   }
1350   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1351                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1352                [/* pattern left blank */]> {
1353     bits<4> Rd;
1354     bits<4> Rn;
1355     bits<4> Rm;
1356     let Inst{11-4} = 0b00000000;
1357     let Inst{25} = 0;
1358     let Inst{3-0} = Rm;
1359     let Inst{15-12} = Rd;
1360     let Inst{19-16} = Rn;
1361   }
1362   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1363                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1364               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1365                Requires<[IsARM]> {
1366     bits<4> Rd;
1367     bits<4> Rn;
1368     bits<12> shift;
1369     let Inst{25} = 0;
1370     let Inst{19-16} = Rn;
1371     let Inst{15-12} = Rd;
1372     let Inst{11-5} = shift{11-5};
1373     let Inst{4} = 0;
1374     let Inst{3-0} = shift{3-0};
1375   }
1376   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1377                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1378               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1379                Requires<[IsARM]> {
1380     bits<4> Rd;
1381     bits<4> Rn;
1382     bits<12> shift;
1383     let Inst{25} = 0;
1384     let Inst{19-16} = Rn;
1385     let Inst{15-12} = Rd;
1386     let Inst{11-8} = shift{11-8};
1387     let Inst{7} = 0;
1388     let Inst{6-5} = shift{6-5};
1389     let Inst{4} = 1;
1390     let Inst{3-0} = shift{3-0};
1391   }
1392   }
1393 }
1394
1395 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1396 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1397            InstrItinClass iir, PatFrag opnode> {
1398   // Note: We use the complex addrmode_imm12 rather than just an input
1399   // GPR and a constrained immediate so that we can use this to match
1400   // frame index references and avoid matching constant pool references.
1401   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1402                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1403                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1404     bits<4>  Rt;
1405     bits<17> addr;
1406     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1407     let Inst{19-16} = addr{16-13};  // Rn
1408     let Inst{15-12} = Rt;
1409     let Inst{11-0}  = addr{11-0};   // imm12
1410   }
1411   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1412                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1413                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1414     bits<4>  Rt;
1415     bits<17> shift;
1416     let shift{4}    = 0;            // Inst{4} = 0
1417     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1418     let Inst{19-16} = shift{16-13}; // Rn
1419     let Inst{15-12} = Rt;
1420     let Inst{11-0}  = shift{11-0};
1421   }
1422 }
1423 }
1424
1425 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1426 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1427            InstrItinClass iir, PatFrag opnode> {
1428   // Note: We use the complex addrmode_imm12 rather than just an input
1429   // GPR and a constrained immediate so that we can use this to match
1430   // frame index references and avoid matching constant pool references.
1431   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1432                    (ins addrmode_imm12:$addr),
1433                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1434                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1435     bits<4>  Rt;
1436     bits<17> addr;
1437     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1438     let Inst{19-16} = addr{16-13};  // Rn
1439     let Inst{15-12} = Rt;
1440     let Inst{11-0}  = addr{11-0};   // imm12
1441   }
1442   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1443                    (ins ldst_so_reg:$shift),
1444                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1445                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1446     bits<4>  Rt;
1447     bits<17> shift;
1448     let shift{4}    = 0;            // Inst{4} = 0
1449     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1450     let Inst{19-16} = shift{16-13}; // Rn
1451     let Inst{15-12} = Rt;
1452     let Inst{11-0}  = shift{11-0};
1453   }
1454 }
1455 }
1456
1457
1458 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1459            InstrItinClass iir, PatFrag opnode> {
1460   // Note: We use the complex addrmode_imm12 rather than just an input
1461   // GPR and a constrained immediate so that we can use this to match
1462   // frame index references and avoid matching constant pool references.
1463   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1464                    (ins GPR:$Rt, addrmode_imm12:$addr),
1465                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1466                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1467     bits<4> Rt;
1468     bits<17> addr;
1469     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1470     let Inst{19-16} = addr{16-13};  // Rn
1471     let Inst{15-12} = Rt;
1472     let Inst{11-0}  = addr{11-0};   // imm12
1473   }
1474   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1475                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1476                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1477     bits<4> Rt;
1478     bits<17> shift;
1479     let shift{4}    = 0;            // Inst{4} = 0
1480     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1481     let Inst{19-16} = shift{16-13}; // Rn
1482     let Inst{15-12} = Rt;
1483     let Inst{11-0}  = shift{11-0};
1484   }
1485 }
1486
1487 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1488            InstrItinClass iir, PatFrag opnode> {
1489   // Note: We use the complex addrmode_imm12 rather than just an input
1490   // GPR and a constrained immediate so that we can use this to match
1491   // frame index references and avoid matching constant pool references.
1492   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1493                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1494                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1495                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1496     bits<4> Rt;
1497     bits<17> addr;
1498     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1499     let Inst{19-16} = addr{16-13};  // Rn
1500     let Inst{15-12} = Rt;
1501     let Inst{11-0}  = addr{11-0};   // imm12
1502   }
1503   def rs : AI2ldst<0b011, 0, isByte, (outs),
1504                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1505                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1506                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1507     bits<4> Rt;
1508     bits<17> shift;
1509     let shift{4}    = 0;            // Inst{4} = 0
1510     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1511     let Inst{19-16} = shift{16-13}; // Rn
1512     let Inst{15-12} = Rt;
1513     let Inst{11-0}  = shift{11-0};
1514   }
1515 }
1516
1517
1518 //===----------------------------------------------------------------------===//
1519 // Instructions
1520 //===----------------------------------------------------------------------===//
1521
1522 //===----------------------------------------------------------------------===//
1523 //  Miscellaneous Instructions.
1524 //
1525
1526 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1527 /// the function.  The first operand is the ID# for this instruction, the second
1528 /// is the index into the MachineConstantPool that this is, the third is the
1529 /// size in bytes of this constant pool entry.
1530 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1531 def CONSTPOOL_ENTRY :
1532 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1533                     i32imm:$size), NoItinerary, []>;
1534
1535 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1536 // from removing one half of the matched pairs. That breaks PEI, which assumes
1537 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1538 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1539 def ADJCALLSTACKUP :
1540 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1541            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1542
1543 def ADJCALLSTACKDOWN :
1544 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1545            [(ARMcallseq_start timm:$amt)]>;
1546 }
1547
1548 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1549 // (These pseudos use a hand-written selection code).
1550 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1551 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1552                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1553                               NoItinerary, []>;
1554 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1555                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1556                               NoItinerary, []>;
1557 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1558                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1559                               NoItinerary, []>;
1560 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1561                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1562                               NoItinerary, []>;
1563 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1564                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1565                               NoItinerary, []>;
1566 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1567                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1568                               NoItinerary, []>;
1569 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1570                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1571                               NoItinerary, []>;
1572 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1573                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1574                                       GPR:$set1, GPR:$set2),
1575                                  NoItinerary, []>;
1576 }
1577
1578 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "", []>,
1579           Requires<[IsARM, HasV6T2]> {
1580   let Inst{27-16} = 0b001100100000;
1581   let Inst{15-8} = 0b11110000;
1582   let Inst{7-0} = 0b00000000;
1583 }
1584
1585 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "", []>,
1586           Requires<[IsARM, HasV6T2]> {
1587   let Inst{27-16} = 0b001100100000;
1588   let Inst{15-8} = 0b11110000;
1589   let Inst{7-0} = 0b00000001;
1590 }
1591
1592 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "", []>,
1593           Requires<[IsARM, HasV6T2]> {
1594   let Inst{27-16} = 0b001100100000;
1595   let Inst{15-8} = 0b11110000;
1596   let Inst{7-0} = 0b00000010;
1597 }
1598
1599 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "", []>,
1600           Requires<[IsARM, HasV6T2]> {
1601   let Inst{27-16} = 0b001100100000;
1602   let Inst{15-8} = 0b11110000;
1603   let Inst{7-0} = 0b00000011;
1604 }
1605
1606 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1607              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1608   bits<4> Rd;
1609   bits<4> Rn;
1610   bits<4> Rm;
1611   let Inst{3-0} = Rm;
1612   let Inst{15-12} = Rd;
1613   let Inst{19-16} = Rn;
1614   let Inst{27-20} = 0b01101000;
1615   let Inst{7-4} = 0b1011;
1616   let Inst{11-8} = 0b1111;
1617
1618   let Unpredictable{11-8} = 0b1111;
1619 }
1620
1621 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1622              []>, Requires<[IsARM, HasV6T2]> {
1623   let Inst{27-16} = 0b001100100000;
1624   let Inst{15-8} = 0b11110000;
1625   let Inst{7-0} = 0b00000100;
1626 }
1627
1628 // The i32imm operand $val can be used by a debugger to store more information
1629 // about the breakpoint.
1630 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1631               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1632   bits<16> val;
1633   let Inst{3-0} = val{3-0};
1634   let Inst{19-8} = val{15-4};
1635   let Inst{27-20} = 0b00010010;
1636   let Inst{7-4} = 0b0111;
1637 }
1638
1639 // Change Processor State
1640 // FIXME: We should use InstAlias to handle the optional operands.
1641 class CPS<dag iops, string asm_ops>
1642   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1643         []>, Requires<[IsARM]> {
1644   bits<2> imod;
1645   bits<3> iflags;
1646   bits<5> mode;
1647   bit M;
1648
1649   let Inst{31-28} = 0b1111;
1650   let Inst{27-20} = 0b00010000;
1651   let Inst{19-18} = imod;
1652   let Inst{17}    = M; // Enabled if mode is set;
1653   let Inst{16-9}  = 0b00000000;
1654   let Inst{8-6}   = iflags;
1655   let Inst{5}     = 0;
1656   let Inst{4-0}   = mode;
1657 }
1658
1659 let DecoderMethod = "DecodeCPSInstruction" in {
1660 let M = 1 in
1661   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1662                   "$imod\t$iflags, $mode">;
1663 let mode = 0, M = 0 in
1664   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1665
1666 let imod = 0, iflags = 0, M = 1 in
1667   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1668 }
1669
1670 // Preload signals the memory system of possible future data/instruction access.
1671 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1672
1673   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1674                 !strconcat(opc, "\t$addr"),
1675                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1676     bits<4> Rt;
1677     bits<17> addr;
1678     let Inst{31-26} = 0b111101;
1679     let Inst{25} = 0; // 0 for immediate form
1680     let Inst{24} = data;
1681     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1682     let Inst{22} = read;
1683     let Inst{21-20} = 0b01;
1684     let Inst{19-16} = addr{16-13};  // Rn
1685     let Inst{15-12} = 0b1111;
1686     let Inst{11-0}  = addr{11-0};   // imm12
1687   }
1688
1689   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1690                !strconcat(opc, "\t$shift"),
1691                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1692     bits<17> shift;
1693     let Inst{31-26} = 0b111101;
1694     let Inst{25} = 1; // 1 for register form
1695     let Inst{24} = data;
1696     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1697     let Inst{22} = read;
1698     let Inst{21-20} = 0b01;
1699     let Inst{19-16} = shift{16-13}; // Rn
1700     let Inst{15-12} = 0b1111;
1701     let Inst{11-0}  = shift{11-0};
1702     let Inst{4} = 0;
1703   }
1704 }
1705
1706 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1707 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1708 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1709
1710 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1711                  "setend\t$end", []>, Requires<[IsARM]> {
1712   bits<1> end;
1713   let Inst{31-10} = 0b1111000100000001000000;
1714   let Inst{9} = end;
1715   let Inst{8-0} = 0;
1716 }
1717
1718 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1719              []>, Requires<[IsARM, HasV7]> {
1720   bits<4> opt;
1721   let Inst{27-4} = 0b001100100000111100001111;
1722   let Inst{3-0} = opt;
1723 }
1724
1725 // A5.4 Permanently UNDEFINED instructions.
1726 let isBarrier = 1, isTerminator = 1 in
1727 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1728                "trap", [(trap)]>,
1729            Requires<[IsARM]> {
1730   let Inst = 0xe7ffdefe;
1731 }
1732
1733 // Address computation and loads and stores in PIC mode.
1734 let isNotDuplicable = 1 in {
1735 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1736                             4, IIC_iALUr,
1737                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1738
1739 let AddedComplexity = 10 in {
1740 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1741                             4, IIC_iLoad_r,
1742                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1743
1744 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1745                             4, IIC_iLoad_bh_r,
1746                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1747
1748 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1749                             4, IIC_iLoad_bh_r,
1750                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1751
1752 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1753                             4, IIC_iLoad_bh_r,
1754                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1755
1756 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1757                             4, IIC_iLoad_bh_r,
1758                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1759 }
1760 let AddedComplexity = 10 in {
1761 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1762       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1763
1764 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1765       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1766                                                    addrmodepc:$addr)]>;
1767
1768 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1769       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1770 }
1771 } // isNotDuplicable = 1
1772
1773
1774 // LEApcrel - Load a pc-relative address into a register without offending the
1775 // assembler.
1776 let neverHasSideEffects = 1, isReMaterializable = 1 in
1777 // The 'adr' mnemonic encodes differently if the label is before or after
1778 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1779 // know until then which form of the instruction will be used.
1780 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1781                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1782   bits<4> Rd;
1783   bits<14> label;
1784   let Inst{27-25} = 0b001;
1785   let Inst{24} = 0;
1786   let Inst{23-22} = label{13-12};
1787   let Inst{21} = 0;
1788   let Inst{20} = 0;
1789   let Inst{19-16} = 0b1111;
1790   let Inst{15-12} = Rd;
1791   let Inst{11-0} = label{11-0};
1792 }
1793 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1794                     4, IIC_iALUi, []>;
1795
1796 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1797                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1798                       4, IIC_iALUi, []>;
1799
1800 //===----------------------------------------------------------------------===//
1801 //  Control Flow Instructions.
1802 //
1803
1804 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1805   // ARMV4T and above
1806   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1807                   "bx", "\tlr", [(ARMretflag)]>,
1808                Requires<[IsARM, HasV4T]> {
1809     let Inst{27-0}  = 0b0001001011111111111100011110;
1810   }
1811
1812   // ARMV4 only
1813   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1814                   "mov", "\tpc, lr", [(ARMretflag)]>,
1815                Requires<[IsARM, NoV4T]> {
1816     let Inst{27-0} = 0b0001101000001111000000001110;
1817   }
1818 }
1819
1820 // Indirect branches
1821 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1822   // ARMV4T and above
1823   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1824                   [(brind GPR:$dst)]>,
1825               Requires<[IsARM, HasV4T]> {
1826     bits<4> dst;
1827     let Inst{31-4} = 0b1110000100101111111111110001;
1828     let Inst{3-0}  = dst;
1829   }
1830
1831   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1832                   "bx", "\t$dst", [/* pattern left blank */]>,
1833               Requires<[IsARM, HasV4T]> {
1834     bits<4> dst;
1835     let Inst{27-4} = 0b000100101111111111110001;
1836     let Inst{3-0}  = dst;
1837   }
1838 }
1839
1840 // SP is marked as a use to prevent stack-pointer assignments that appear
1841 // immediately before calls from potentially appearing dead.
1842 let isCall = 1,
1843   // FIXME:  Do we really need a non-predicated version? If so, it should
1844   // at least be a pseudo instruction expanding to the predicated version
1845   // at MC lowering time.
1846   Defs = [LR], Uses = [SP] in {
1847   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1848                 IIC_Br, "bl\t$func",
1849                 [(ARMcall tglobaladdr:$func)]>,
1850             Requires<[IsARM]> {
1851     let Inst{31-28} = 0b1110;
1852     bits<24> func;
1853     let Inst{23-0} = func;
1854     let DecoderMethod = "DecodeBranchImmInstruction";
1855   }
1856
1857   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1858                    IIC_Br, "bl", "\t$func",
1859                    [(ARMcall_pred tglobaladdr:$func)]>,
1860                 Requires<[IsARM]> {
1861     bits<24> func;
1862     let Inst{23-0} = func;
1863     let DecoderMethod = "DecodeBranchImmInstruction";
1864   }
1865
1866   // ARMv5T and above
1867   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1868                 IIC_Br, "blx\t$func",
1869                 [(ARMcall GPR:$func)]>,
1870             Requires<[IsARM, HasV5T]> {
1871     bits<4> func;
1872     let Inst{31-4} = 0b1110000100101111111111110011;
1873     let Inst{3-0}  = func;
1874   }
1875
1876   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1877                     IIC_Br, "blx", "\t$func",
1878                     [(ARMcall_pred GPR:$func)]>,
1879                  Requires<[IsARM, HasV5T]> {
1880     bits<4> func;
1881     let Inst{27-4} = 0b000100101111111111110011;
1882     let Inst{3-0}  = func;
1883   }
1884
1885   // ARMv4T
1886   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1887   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1888                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1889                    Requires<[IsARM, HasV4T]>;
1890
1891   // ARMv4
1892   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1893                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1894                    Requires<[IsARM, NoV4T]>;
1895
1896   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
1897   // return stack predictor.
1898   def BMOVPCB_CALL : ARMPseudoInst<(outs),
1899                                    (ins bl_target:$func, variable_ops),
1900                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
1901                       Requires<[IsARM]>;
1902 }
1903
1904 let isBranch = 1, isTerminator = 1 in {
1905   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1906   // a two-value operand where a dag node expects two operands. :(
1907   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1908                IIC_Br, "b", "\t$target",
1909                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1910     bits<24> target;
1911     let Inst{23-0} = target;
1912     let DecoderMethod = "DecodeBranchImmInstruction";
1913   }
1914
1915   let isBarrier = 1 in {
1916     // B is "predicable" since it's just a Bcc with an 'always' condition.
1917     let isPredicable = 1 in
1918     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1919     // should be sufficient.
1920     // FIXME: Is B really a Barrier? That doesn't seem right.
1921     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1922                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1923
1924     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1925     def BR_JTr : ARMPseudoInst<(outs),
1926                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1927                       0, IIC_Br,
1928                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1929     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1930     // into i12 and rs suffixed versions.
1931     def BR_JTm : ARMPseudoInst<(outs),
1932                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1933                      0, IIC_Br,
1934                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1935                        imm:$id)]>;
1936     def BR_JTadd : ARMPseudoInst<(outs),
1937                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1938                    0, IIC_Br,
1939                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1940                      imm:$id)]>;
1941     } // isNotDuplicable = 1, isIndirectBranch = 1
1942   } // isBarrier = 1
1943
1944 }
1945
1946 // BLX (immediate)
1947 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
1948                "blx\t$target", []>,
1949            Requires<[IsARM, HasV5T]> {
1950   let Inst{31-25} = 0b1111101;
1951   bits<25> target;
1952   let Inst{23-0} = target{24-1};
1953   let Inst{24} = target{0};
1954 }
1955
1956 // Branch and Exchange Jazelle
1957 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1958               [/* pattern left blank */]> {
1959   bits<4> func;
1960   let Inst{23-20} = 0b0010;
1961   let Inst{19-8} = 0xfff;
1962   let Inst{7-4} = 0b0010;
1963   let Inst{3-0} = func;
1964 }
1965
1966 // Tail calls.
1967
1968 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
1969   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1970                               IIC_Br, []>;
1971
1972   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1973                               IIC_Br, []>;
1974
1975   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
1976                                  4, IIC_Br, [],
1977                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
1978                                  Requires<[IsARM]>;
1979
1980   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1981                                  4, IIC_Br, [],
1982                                  (BX GPR:$dst)>,
1983                                  Requires<[IsARM]>;
1984 }
1985
1986 // Secure Monitor Call is a system instruction.
1987 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
1988               []> {
1989   bits<4> opt;
1990   let Inst{23-4} = 0b01100000000000000111;
1991   let Inst{3-0} = opt;
1992 }
1993
1994 // Supervisor Call (Software Interrupt)
1995 let isCall = 1, Uses = [SP] in {
1996 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
1997   bits<24> svc;
1998   let Inst{23-0} = svc;
1999 }
2000 }
2001
2002 // Store Return State
2003 class SRSI<bit wb, string asm>
2004   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2005        NoItinerary, asm, "", []> {
2006   bits<5> mode;
2007   let Inst{31-28} = 0b1111;
2008   let Inst{27-25} = 0b100;
2009   let Inst{22} = 1;
2010   let Inst{21} = wb;
2011   let Inst{20} = 0;
2012   let Inst{19-16} = 0b1101;  // SP
2013   let Inst{15-5} = 0b00000101000;
2014   let Inst{4-0} = mode;
2015 }
2016
2017 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2018   let Inst{24-23} = 0;
2019 }
2020 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2021   let Inst{24-23} = 0;
2022 }
2023 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2024   let Inst{24-23} = 0b10;
2025 }
2026 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2027   let Inst{24-23} = 0b10;
2028 }
2029 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2030   let Inst{24-23} = 0b01;
2031 }
2032 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2033   let Inst{24-23} = 0b01;
2034 }
2035 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2036   let Inst{24-23} = 0b11;
2037 }
2038 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2039   let Inst{24-23} = 0b11;
2040 }
2041
2042 // Return From Exception
2043 class RFEI<bit wb, string asm>
2044   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2045        NoItinerary, asm, "", []> {
2046   bits<4> Rn;
2047   let Inst{31-28} = 0b1111;
2048   let Inst{27-25} = 0b100;
2049   let Inst{22} = 0;
2050   let Inst{21} = wb;
2051   let Inst{20} = 1;
2052   let Inst{19-16} = Rn;
2053   let Inst{15-0} = 0xa00;
2054 }
2055
2056 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2057   let Inst{24-23} = 0;
2058 }
2059 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2060   let Inst{24-23} = 0;
2061 }
2062 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2063   let Inst{24-23} = 0b10;
2064 }
2065 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2066   let Inst{24-23} = 0b10;
2067 }
2068 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2069   let Inst{24-23} = 0b01;
2070 }
2071 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2072   let Inst{24-23} = 0b01;
2073 }
2074 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2075   let Inst{24-23} = 0b11;
2076 }
2077 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2078   let Inst{24-23} = 0b11;
2079 }
2080
2081 //===----------------------------------------------------------------------===//
2082 //  Load / Store Instructions.
2083 //
2084
2085 // Load
2086
2087
2088 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2089                     UnOpFrag<(load node:$Src)>>;
2090 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2091                     UnOpFrag<(zextloadi8 node:$Src)>>;
2092 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2093                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2094 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2095                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2096
2097 // Special LDR for loads from non-pc-relative constpools.
2098 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2099     isReMaterializable = 1, isCodeGenOnly = 1 in
2100 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2101                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2102                  []> {
2103   bits<4> Rt;
2104   bits<17> addr;
2105   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2106   let Inst{19-16} = 0b1111;
2107   let Inst{15-12} = Rt;
2108   let Inst{11-0}  = addr{11-0};   // imm12
2109 }
2110
2111 // Loads with zero extension
2112 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2113                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2114                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2115
2116 // Loads with sign extension
2117 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2118                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2119                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2120
2121 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2122                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2123                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2124
2125 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2126 // Load doubleword
2127 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2128                  (ins addrmode3:$addr), LdMiscFrm,
2129                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2130                  []>, Requires<[IsARM, HasV5TE]>;
2131 }
2132
2133 // Indexed loads
2134 multiclass AI2_ldridx<bit isByte, string opc,
2135                       InstrItinClass iii, InstrItinClass iir> {
2136   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2137                       (ins addrmode_imm12:$addr), IndexModePre, LdFrm, iii,
2138                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2139     bits<17> addr;
2140     let Inst{25} = 0;
2141     let Inst{23} = addr{12};
2142     let Inst{19-16} = addr{16-13};
2143     let Inst{11-0} = addr{11-0};
2144     let DecoderMethod = "DecodeLDRPreImm";
2145     let AsmMatchConverter = "cvtLdWriteBackRegAddrModeImm12";
2146   }
2147
2148   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2149                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2150                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2151     bits<17> addr;
2152     let Inst{25} = 1;
2153     let Inst{23} = addr{12};
2154     let Inst{19-16} = addr{16-13};
2155     let Inst{11-0} = addr{11-0};
2156     let Inst{4} = 0;
2157     let DecoderMethod = "DecodeLDRPreReg";
2158     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2159   }
2160
2161   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2162                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2163                        IndexModePost, LdFrm, iir,
2164                        opc, "\t$Rt, $addr, $offset",
2165                        "$addr.base = $Rn_wb", []> {
2166      // {12}     isAdd
2167      // {11-0}   imm12/Rm
2168      bits<14> offset;
2169      bits<4> addr;
2170      let Inst{25} = 1;
2171      let Inst{23} = offset{12};
2172      let Inst{19-16} = addr;
2173      let Inst{11-0} = offset{11-0};
2174
2175     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2176    }
2177
2178    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2179                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2180                       IndexModePost, LdFrm, iii,
2181                       opc, "\t$Rt, $addr, $offset",
2182                       "$addr.base = $Rn_wb", []> {
2183     // {12}     isAdd
2184     // {11-0}   imm12/Rm
2185     bits<14> offset;
2186     bits<4> addr;
2187     let Inst{25} = 0;
2188     let Inst{23} = offset{12};
2189     let Inst{19-16} = addr;
2190     let Inst{11-0} = offset{11-0};
2191
2192     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2193   }
2194
2195 }
2196
2197 let mayLoad = 1, neverHasSideEffects = 1 in {
2198 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2199 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2200 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2201 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2202 }
2203
2204 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2205   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2206                         (ins addrmode3:$addr), IndexModePre,
2207                         LdMiscFrm, itin,
2208                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2209     bits<14> addr;
2210     let Inst{23}    = addr{8};      // U bit
2211     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2212     let Inst{19-16} = addr{12-9};   // Rn
2213     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2214     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2215     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode3";
2216     let DecoderMethod = "DecodeAddrMode3Instruction";
2217   }
2218   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2219                         (ins addr_offset_none:$addr, am3offset:$offset),
2220                         IndexModePost, LdMiscFrm, itin,
2221                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2222                         []> {
2223     bits<10> offset;
2224     bits<4> addr;
2225     let Inst{23}    = offset{8};      // U bit
2226     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2227     let Inst{19-16} = addr;
2228     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2229     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2230     let DecoderMethod = "DecodeAddrMode3Instruction";
2231   }
2232 }
2233
2234 let mayLoad = 1, neverHasSideEffects = 1 in {
2235 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2236 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2237 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2238 let hasExtraDefRegAllocReq = 1 in {
2239 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2240                           (ins addrmode3:$addr), IndexModePre,
2241                           LdMiscFrm, IIC_iLoad_d_ru,
2242                           "ldrd", "\t$Rt, $Rt2, $addr!",
2243                           "$addr.base = $Rn_wb", []> {
2244   bits<14> addr;
2245   let Inst{23}    = addr{8};      // U bit
2246   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2247   let Inst{19-16} = addr{12-9};   // Rn
2248   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2249   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2250   let DecoderMethod = "DecodeAddrMode3Instruction";
2251   let AsmMatchConverter = "cvtLdrdPre";
2252 }
2253 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2254                           (ins addr_offset_none:$addr, am3offset:$offset),
2255                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2256                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2257                           "$addr.base = $Rn_wb", []> {
2258   bits<10> offset;
2259   bits<4> addr;
2260   let Inst{23}    = offset{8};      // U bit
2261   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2262   let Inst{19-16} = addr;
2263   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2264   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2265   let DecoderMethod = "DecodeAddrMode3Instruction";
2266 }
2267 } // hasExtraDefRegAllocReq = 1
2268 } // mayLoad = 1, neverHasSideEffects = 1
2269
2270 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2271 let mayLoad = 1, neverHasSideEffects = 1 in {
2272 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2273                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2274                     IndexModePost, LdFrm, IIC_iLoad_ru,
2275                     "ldrt", "\t$Rt, $addr, $offset",
2276                     "$addr.base = $Rn_wb", []> {
2277   // {12}     isAdd
2278   // {11-0}   imm12/Rm
2279   bits<14> offset;
2280   bits<4> addr;
2281   let Inst{25} = 1;
2282   let Inst{23} = offset{12};
2283   let Inst{21} = 1; // overwrite
2284   let Inst{19-16} = addr;
2285   let Inst{11-5} = offset{11-5};
2286   let Inst{4} = 0;
2287   let Inst{3-0} = offset{3-0};
2288   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2289 }
2290
2291 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2292                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2293                    IndexModePost, LdFrm, IIC_iLoad_ru,
2294                    "ldrt", "\t$Rt, $addr, $offset",
2295                    "$addr.base = $Rn_wb", []> {
2296   // {12}     isAdd
2297   // {11-0}   imm12/Rm
2298   bits<14> offset;
2299   bits<4> addr;
2300   let Inst{25} = 0;
2301   let Inst{23} = offset{12};
2302   let Inst{21} = 1; // overwrite
2303   let Inst{19-16} = addr;
2304   let Inst{11-0} = offset{11-0};
2305   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2306 }
2307
2308 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2309                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2310                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2311                      "ldrbt", "\t$Rt, $addr, $offset",
2312                      "$addr.base = $Rn_wb", []> {
2313   // {12}     isAdd
2314   // {11-0}   imm12/Rm
2315   bits<14> offset;
2316   bits<4> addr;
2317   let Inst{25} = 1;
2318   let Inst{23} = offset{12};
2319   let Inst{21} = 1; // overwrite
2320   let Inst{19-16} = addr;
2321   let Inst{11-5} = offset{11-5};
2322   let Inst{4} = 0;
2323   let Inst{3-0} = offset{3-0};
2324   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2325 }
2326
2327 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2328                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2329                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2330                     "ldrbt", "\t$Rt, $addr, $offset",
2331                     "$addr.base = $Rn_wb", []> {
2332   // {12}     isAdd
2333   // {11-0}   imm12/Rm
2334   bits<14> offset;
2335   bits<4> addr;
2336   let Inst{25} = 0;
2337   let Inst{23} = offset{12};
2338   let Inst{21} = 1; // overwrite
2339   let Inst{19-16} = addr;
2340   let Inst{11-0} = offset{11-0};
2341   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2342 }
2343
2344 multiclass AI3ldrT<bits<4> op, string opc> {
2345   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2346                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2347                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2348                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2349     bits<9> offset;
2350     let Inst{23} = offset{8};
2351     let Inst{22} = 1;
2352     let Inst{11-8} = offset{7-4};
2353     let Inst{3-0} = offset{3-0};
2354     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2355   }
2356   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2357                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2358                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2359                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2360     bits<5> Rm;
2361     let Inst{23} = Rm{4};
2362     let Inst{22} = 0;
2363     let Inst{11-8} = 0;
2364     let Unpredictable{11-8} = 0b1111;
2365     let Inst{3-0} = Rm{3-0};
2366     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2367     let DecoderMethod = "DecodeLDR";
2368   }
2369 }
2370
2371 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2372 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2373 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2374 }
2375
2376 // Store
2377
2378 // Stores with truncate
2379 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2380                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2381                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2382
2383 // Store doubleword
2384 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2385 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2386                StMiscFrm, IIC_iStore_d_r,
2387                "strd", "\t$Rt, $src2, $addr", []>,
2388            Requires<[IsARM, HasV5TE]> {
2389   let Inst{21} = 0;
2390 }
2391
2392 // Indexed stores
2393 multiclass AI2_stridx<bit isByte, string opc,
2394                       InstrItinClass iii, InstrItinClass iir> {
2395   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2396                             (ins GPR:$Rt, addrmode_imm12:$addr), IndexModePre,
2397                             StFrm, iii,
2398                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2399     bits<17> addr;
2400     let Inst{25} = 0;
2401     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2402     let Inst{19-16} = addr{16-13};  // Rn
2403     let Inst{11-0}  = addr{11-0};   // imm12
2404     let AsmMatchConverter = "cvtStWriteBackRegAddrModeImm12";
2405     let DecoderMethod = "DecodeSTRPreImm";
2406   }
2407
2408   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2409                       (ins GPR:$Rt, ldst_so_reg:$addr),
2410                       IndexModePre, StFrm, iir,
2411                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2412     bits<17> addr;
2413     let Inst{25} = 1;
2414     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2415     let Inst{19-16} = addr{16-13}; // Rn
2416     let Inst{11-0}  = addr{11-0};
2417     let Inst{4}     = 0;           // Inst{4} = 0
2418     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2419     let DecoderMethod = "DecodeSTRPreReg";
2420   }
2421   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2422                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2423                 IndexModePost, StFrm, iir,
2424                 opc, "\t$Rt, $addr, $offset",
2425                 "$addr.base = $Rn_wb", []> {
2426      // {12}     isAdd
2427      // {11-0}   imm12/Rm
2428      bits<14> offset;
2429      bits<4> addr;
2430      let Inst{25} = 1;
2431      let Inst{23} = offset{12};
2432      let Inst{19-16} = addr;
2433      let Inst{11-0} = offset{11-0};
2434      let Inst{4} = 0;
2435
2436     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2437    }
2438
2439    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2440                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2441                 IndexModePost, StFrm, iii,
2442                 opc, "\t$Rt, $addr, $offset",
2443                 "$addr.base = $Rn_wb", []> {
2444     // {12}     isAdd
2445     // {11-0}   imm12/Rm
2446     bits<14> offset;
2447     bits<4> addr;
2448     let Inst{25} = 0;
2449     let Inst{23} = offset{12};
2450     let Inst{19-16} = addr;
2451     let Inst{11-0} = offset{11-0};
2452
2453     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2454   }
2455 }
2456
2457 let mayStore = 1, neverHasSideEffects = 1 in {
2458 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2459 // IIC_iStore_siu depending on whether it the offset register is shifted.
2460 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2461 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2462 }
2463
2464 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2465                          am2offset_reg:$offset),
2466              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2467                            am2offset_reg:$offset)>;
2468 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2469                          am2offset_imm:$offset),
2470              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2471                            am2offset_imm:$offset)>;
2472 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2473                              am2offset_reg:$offset),
2474              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2475                             am2offset_reg:$offset)>;
2476 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2477                              am2offset_imm:$offset),
2478              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2479                             am2offset_imm:$offset)>;
2480
2481 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2482 // put the patterns on the instruction definitions directly as ISel wants
2483 // the address base and offset to be separate operands, not a single
2484 // complex operand like we represent the instructions themselves. The
2485 // pseudos map between the two.
2486 let usesCustomInserter = 1,
2487     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2488 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2489                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2490                4, IIC_iStore_ru,
2491             [(set GPR:$Rn_wb,
2492                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2493 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2494                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2495                4, IIC_iStore_ru,
2496             [(set GPR:$Rn_wb,
2497                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2498 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2499                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2500                4, IIC_iStore_ru,
2501             [(set GPR:$Rn_wb,
2502                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2503 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2504                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2505                4, IIC_iStore_ru,
2506             [(set GPR:$Rn_wb,
2507                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2508 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2509                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2510                4, IIC_iStore_ru,
2511             [(set GPR:$Rn_wb,
2512                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2513 }
2514
2515
2516
2517 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2518                            (ins GPR:$Rt, addrmode3:$addr), IndexModePre,
2519                            StMiscFrm, IIC_iStore_bh_ru,
2520                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2521   bits<14> addr;
2522   let Inst{23}    = addr{8};      // U bit
2523   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2524   let Inst{19-16} = addr{12-9};   // Rn
2525   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2526   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2527   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2528   let DecoderMethod = "DecodeAddrMode3Instruction";
2529 }
2530
2531 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2532                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2533                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2534                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2535                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2536                                                       addr_offset_none:$addr,
2537                                                       am3offset:$offset))]> {
2538   bits<10> offset;
2539   bits<4> addr;
2540   let Inst{23}    = offset{8};      // U bit
2541   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2542   let Inst{19-16} = addr;
2543   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2544   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2545   let DecoderMethod = "DecodeAddrMode3Instruction";
2546 }
2547
2548 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2549 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2550                           (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2551                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2552                           "strd", "\t$Rt, $Rt2, $addr!",
2553                           "$addr.base = $Rn_wb", []> {
2554   bits<14> addr;
2555   let Inst{23}    = addr{8};      // U bit
2556   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2557   let Inst{19-16} = addr{12-9};   // Rn
2558   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2559   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2560   let DecoderMethod = "DecodeAddrMode3Instruction";
2561   let AsmMatchConverter = "cvtStrdPre";
2562 }
2563
2564 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2565                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2566                                am3offset:$offset),
2567                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2568                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2569                           "$addr.base = $Rn_wb", []> {
2570   bits<10> offset;
2571   bits<4> addr;
2572   let Inst{23}    = offset{8};      // U bit
2573   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2574   let Inst{19-16} = addr;
2575   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2576   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2577   let DecoderMethod = "DecodeAddrMode3Instruction";
2578 }
2579 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2580
2581 // STRT, STRBT, and STRHT
2582
2583 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2584                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2585                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2586                    "strbt", "\t$Rt, $addr, $offset",
2587                    "$addr.base = $Rn_wb", []> {
2588   // {12}     isAdd
2589   // {11-0}   imm12/Rm
2590   bits<14> offset;
2591   bits<4> addr;
2592   let Inst{25} = 1;
2593   let Inst{23} = offset{12};
2594   let Inst{21} = 1; // overwrite
2595   let Inst{19-16} = addr;
2596   let Inst{11-5} = offset{11-5};
2597   let Inst{4} = 0;
2598   let Inst{3-0} = offset{3-0};
2599   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2600 }
2601
2602 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2603                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2604                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2605                    "strbt", "\t$Rt, $addr, $offset",
2606                    "$addr.base = $Rn_wb", []> {
2607   // {12}     isAdd
2608   // {11-0}   imm12/Rm
2609   bits<14> offset;
2610   bits<4> addr;
2611   let Inst{25} = 0;
2612   let Inst{23} = offset{12};
2613   let Inst{21} = 1; // overwrite
2614   let Inst{19-16} = addr;
2615   let Inst{11-0} = offset{11-0};
2616   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2617 }
2618
2619 let mayStore = 1, neverHasSideEffects = 1 in {
2620 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2621                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2622                    IndexModePost, StFrm, IIC_iStore_ru,
2623                    "strt", "\t$Rt, $addr, $offset",
2624                    "$addr.base = $Rn_wb", []> {
2625   // {12}     isAdd
2626   // {11-0}   imm12/Rm
2627   bits<14> offset;
2628   bits<4> addr;
2629   let Inst{25} = 1;
2630   let Inst{23} = offset{12};
2631   let Inst{21} = 1; // overwrite
2632   let Inst{19-16} = addr;
2633   let Inst{11-5} = offset{11-5};
2634   let Inst{4} = 0;
2635   let Inst{3-0} = offset{3-0};
2636   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2637 }
2638
2639 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2640                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2641                    IndexModePost, StFrm, IIC_iStore_ru,
2642                    "strt", "\t$Rt, $addr, $offset",
2643                    "$addr.base = $Rn_wb", []> {
2644   // {12}     isAdd
2645   // {11-0}   imm12/Rm
2646   bits<14> offset;
2647   bits<4> addr;
2648   let Inst{25} = 0;
2649   let Inst{23} = offset{12};
2650   let Inst{21} = 1; // overwrite
2651   let Inst{19-16} = addr;
2652   let Inst{11-0} = offset{11-0};
2653   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2654 }
2655 }
2656
2657
2658 multiclass AI3strT<bits<4> op, string opc> {
2659   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2660                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2661                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2662                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2663     bits<9> offset;
2664     let Inst{23} = offset{8};
2665     let Inst{22} = 1;
2666     let Inst{11-8} = offset{7-4};
2667     let Inst{3-0} = offset{3-0};
2668     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2669   }
2670   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2671                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2672                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2673                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2674     bits<5> Rm;
2675     let Inst{23} = Rm{4};
2676     let Inst{22} = 0;
2677     let Inst{11-8} = 0;
2678     let Inst{3-0} = Rm{3-0};
2679     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2680   }
2681 }
2682
2683
2684 defm STRHT : AI3strT<0b1011, "strht">;
2685
2686
2687 //===----------------------------------------------------------------------===//
2688 //  Load / store multiple Instructions.
2689 //
2690
2691 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2692                          InstrItinClass itin, InstrItinClass itin_upd> {
2693   // IA is the default, so no need for an explicit suffix on the
2694   // mnemonic here. Without it is the cannonical spelling.
2695   def IA :
2696     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2697          IndexModeNone, f, itin,
2698          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2699     let Inst{24-23} = 0b01;       // Increment After
2700     let Inst{22}    = P_bit;
2701     let Inst{21}    = 0;          // No writeback
2702     let Inst{20}    = L_bit;
2703   }
2704   def IA_UPD :
2705     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2706          IndexModeUpd, f, itin_upd,
2707          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2708     let Inst{24-23} = 0b01;       // Increment After
2709     let Inst{22}    = P_bit;
2710     let Inst{21}    = 1;          // Writeback
2711     let Inst{20}    = L_bit;
2712
2713     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2714   }
2715   def DA :
2716     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2717          IndexModeNone, f, itin,
2718          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2719     let Inst{24-23} = 0b00;       // Decrement After
2720     let Inst{22}    = P_bit;
2721     let Inst{21}    = 0;          // No writeback
2722     let Inst{20}    = L_bit;
2723   }
2724   def DA_UPD :
2725     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2726          IndexModeUpd, f, itin_upd,
2727          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2728     let Inst{24-23} = 0b00;       // Decrement After
2729     let Inst{22}    = P_bit;
2730     let Inst{21}    = 1;          // Writeback
2731     let Inst{20}    = L_bit;
2732
2733     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2734   }
2735   def DB :
2736     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2737          IndexModeNone, f, itin,
2738          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2739     let Inst{24-23} = 0b10;       // Decrement Before
2740     let Inst{22}    = P_bit;
2741     let Inst{21}    = 0;          // No writeback
2742     let Inst{20}    = L_bit;
2743   }
2744   def DB_UPD :
2745     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2746          IndexModeUpd, f, itin_upd,
2747          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2748     let Inst{24-23} = 0b10;       // Decrement Before
2749     let Inst{22}    = P_bit;
2750     let Inst{21}    = 1;          // Writeback
2751     let Inst{20}    = L_bit;
2752
2753     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2754   }
2755   def IB :
2756     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2757          IndexModeNone, f, itin,
2758          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2759     let Inst{24-23} = 0b11;       // Increment Before
2760     let Inst{22}    = P_bit;
2761     let Inst{21}    = 0;          // No writeback
2762     let Inst{20}    = L_bit;
2763   }
2764   def IB_UPD :
2765     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2766          IndexModeUpd, f, itin_upd,
2767          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2768     let Inst{24-23} = 0b11;       // Increment Before
2769     let Inst{22}    = P_bit;
2770     let Inst{21}    = 1;          // Writeback
2771     let Inst{20}    = L_bit;
2772
2773     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2774   }
2775 }
2776
2777 let neverHasSideEffects = 1 in {
2778
2779 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2780 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2781                          IIC_iLoad_mu>;
2782
2783 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2784 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2785                          IIC_iStore_mu>;
2786
2787 } // neverHasSideEffects
2788
2789 // FIXME: remove when we have a way to marking a MI with these properties.
2790 // FIXME: Should pc be an implicit operand like PICADD, etc?
2791 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2792     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2793 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2794                                                  reglist:$regs, variable_ops),
2795                      4, IIC_iLoad_mBr, [],
2796                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2797       RegConstraint<"$Rn = $wb">;
2798
2799 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2800 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2801                                IIC_iLoad_mu>;
2802
2803 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2804 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2805                                IIC_iStore_mu>;
2806
2807
2808
2809 //===----------------------------------------------------------------------===//
2810 //  Move Instructions.
2811 //
2812
2813 let neverHasSideEffects = 1 in
2814 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2815                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2816   bits<4> Rd;
2817   bits<4> Rm;
2818
2819   let Inst{19-16} = 0b0000;
2820   let Inst{11-4} = 0b00000000;
2821   let Inst{25} = 0;
2822   let Inst{3-0} = Rm;
2823   let Inst{15-12} = Rd;
2824 }
2825
2826 def : ARMInstAlias<"movs${p} $Rd, $Rm",
2827                    (MOVr GPR:$Rd, GPR:$Rm, pred:$p, CPSR)>;
2828
2829 // A version for the smaller set of tail call registers.
2830 let neverHasSideEffects = 1 in
2831 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2832                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2833   bits<4> Rd;
2834   bits<4> Rm;
2835
2836   let Inst{11-4} = 0b00000000;
2837   let Inst{25} = 0;
2838   let Inst{3-0} = Rm;
2839   let Inst{15-12} = Rd;
2840 }
2841
2842 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2843                 DPSoRegRegFrm, IIC_iMOVsr,
2844                 "mov", "\t$Rd, $src",
2845                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP {
2846   bits<4> Rd;
2847   bits<12> src;
2848   let Inst{15-12} = Rd;
2849   let Inst{19-16} = 0b0000;
2850   let Inst{11-8} = src{11-8};
2851   let Inst{7} = 0;
2852   let Inst{6-5} = src{6-5};
2853   let Inst{4} = 1;
2854   let Inst{3-0} = src{3-0};
2855   let Inst{25} = 0;
2856 }
2857
2858 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2859                 DPSoRegImmFrm, IIC_iMOVsr,
2860                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2861                 UnaryDP {
2862   bits<4> Rd;
2863   bits<12> src;
2864   let Inst{15-12} = Rd;
2865   let Inst{19-16} = 0b0000;
2866   let Inst{11-5} = src{11-5};
2867   let Inst{4} = 0;
2868   let Inst{3-0} = src{3-0};
2869   let Inst{25} = 0;
2870 }
2871
2872 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2873 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2874                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2875   bits<4> Rd;
2876   bits<12> imm;
2877   let Inst{25} = 1;
2878   let Inst{15-12} = Rd;
2879   let Inst{19-16} = 0b0000;
2880   let Inst{11-0} = imm;
2881 }
2882
2883 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2884 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2885                  DPFrm, IIC_iMOVi,
2886                  "movw", "\t$Rd, $imm",
2887                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2888                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2889   bits<4> Rd;
2890   bits<16> imm;
2891   let Inst{15-12} = Rd;
2892   let Inst{11-0}  = imm{11-0};
2893   let Inst{19-16} = imm{15-12};
2894   let Inst{20} = 0;
2895   let Inst{25} = 1;
2896   let DecoderMethod = "DecodeArmMOVTWInstruction";
2897 }
2898
2899 def : InstAlias<"mov${p} $Rd, $imm",
2900                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2901         Requires<[IsARM]>;
2902
2903 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2904                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2905
2906 let Constraints = "$src = $Rd" in {
2907 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
2908                   (ins GPR:$src, imm0_65535_expr:$imm),
2909                   DPFrm, IIC_iMOVi,
2910                   "movt", "\t$Rd, $imm",
2911                   [(set GPRnopc:$Rd,
2912                         (or (and GPR:$src, 0xffff),
2913                             lo16AllZero:$imm))]>, UnaryDP,
2914                   Requires<[IsARM, HasV6T2]> {
2915   bits<4> Rd;
2916   bits<16> imm;
2917   let Inst{15-12} = Rd;
2918   let Inst{11-0}  = imm{11-0};
2919   let Inst{19-16} = imm{15-12};
2920   let Inst{20} = 0;
2921   let Inst{25} = 1;
2922   let DecoderMethod = "DecodeArmMOVTWInstruction";
2923 }
2924
2925 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2926                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2927
2928 } // Constraints
2929
2930 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2931       Requires<[IsARM, HasV6T2]>;
2932
2933 let Uses = [CPSR] in
2934 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2935                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2936                     Requires<[IsARM]>;
2937
2938 // These aren't really mov instructions, but we have to define them this way
2939 // due to flag operands.
2940
2941 let Defs = [CPSR] in {
2942 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2943                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2944                       Requires<[IsARM]>;
2945 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2946                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2947                       Requires<[IsARM]>;
2948 }
2949
2950 //===----------------------------------------------------------------------===//
2951 //  Extend Instructions.
2952 //
2953
2954 // Sign extenders
2955
2956 def SXTB  : AI_ext_rrot<0b01101010,
2957                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2958 def SXTH  : AI_ext_rrot<0b01101011,
2959                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2960
2961 def SXTAB : AI_exta_rrot<0b01101010,
2962                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2963 def SXTAH : AI_exta_rrot<0b01101011,
2964                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2965
2966 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2967
2968 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2969
2970 // Zero extenders
2971
2972 let AddedComplexity = 16 in {
2973 def UXTB   : AI_ext_rrot<0b01101110,
2974                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2975 def UXTH   : AI_ext_rrot<0b01101111,
2976                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2977 def UXTB16 : AI_ext_rrot<0b01101100,
2978                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2979
2980 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2981 //        The transformation should probably be done as a combiner action
2982 //        instead so we can include a check for masking back in the upper
2983 //        eight bits of the source into the lower eight bits of the result.
2984 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2985 //               (UXTB16r_rot GPR:$Src, 3)>;
2986 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2987                (UXTB16 GPR:$Src, 1)>;
2988
2989 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2990                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2991 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2992                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2993 }
2994
2995 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2996 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2997
2998
2999 def SBFX  : I<(outs GPRnopc:$Rd),
3000               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3001                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3002                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3003                Requires<[IsARM, HasV6T2]> {
3004   bits<4> Rd;
3005   bits<4> Rn;
3006   bits<5> lsb;
3007   bits<5> width;
3008   let Inst{27-21} = 0b0111101;
3009   let Inst{6-4}   = 0b101;
3010   let Inst{20-16} = width;
3011   let Inst{15-12} = Rd;
3012   let Inst{11-7}  = lsb;
3013   let Inst{3-0}   = Rn;
3014 }
3015
3016 def UBFX  : I<(outs GPR:$Rd),
3017               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3018                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3019                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3020                Requires<[IsARM, HasV6T2]> {
3021   bits<4> Rd;
3022   bits<4> Rn;
3023   bits<5> lsb;
3024   bits<5> width;
3025   let Inst{27-21} = 0b0111111;
3026   let Inst{6-4}   = 0b101;
3027   let Inst{20-16} = width;
3028   let Inst{15-12} = Rd;
3029   let Inst{11-7}  = lsb;
3030   let Inst{3-0}   = Rn;
3031 }
3032
3033 //===----------------------------------------------------------------------===//
3034 //  Arithmetic Instructions.
3035 //
3036
3037 defm ADD  : AsI1_bin_irs<0b0100, "add",
3038                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3039                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
3040 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3041                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3042                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
3043
3044 // ADD and SUB with 's' bit set.
3045 //
3046 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3047 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3048 // AdjustInstrPostInstrSelection where we determine whether or not to
3049 // set the "s" bit based on CPSR liveness.
3050 //
3051 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3052 // support for an optional CPSR definition that corresponds to the DAG
3053 // node's second value. We can then eliminate the implicit def of CPSR.
3054 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3055                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3056 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3057                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3058
3059 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3060                   BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>,
3061                           "ADC", 1>;
3062 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3063                   BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>,
3064                           "SBC">;
3065
3066 defm RSB  : AsI1_rbin_irs <0b0011, "rsb",
3067                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3068                          BinOpFrag<(sub node:$LHS, node:$RHS)>, "RSB">;
3069
3070 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3071 // CPSR and the implicit def of CPSR is not needed.
3072 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3073                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3074
3075 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3076                   BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>,
3077                        "RSC">;
3078
3079 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3080 // The assume-no-carry-in form uses the negation of the input since add/sub
3081 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3082 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3083 // details.
3084 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3085              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3086 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3087              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3088
3089 // The with-carry-in form matches bitwise not instead of the negation.
3090 // Effectively, the inverse interpretation of the carry flag already accounts
3091 // for part of the negation.
3092 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3093              (SBCri   GPR:$src, so_imm_not:$imm)>;
3094
3095 // Note: These are implemented in C++ code, because they have to generate
3096 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3097 // cannot produce.
3098 // (mul X, 2^n+1) -> (add (X << n), X)
3099 // (mul X, 2^n-1) -> (rsb X, (X << n))
3100
3101 // ARM Arithmetic Instruction
3102 // GPR:$dst = GPR:$a op GPR:$b
3103 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3104           list<dag> pattern = [],
3105           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3106           string asm = "\t$Rd, $Rn, $Rm">
3107   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
3108   bits<4> Rn;
3109   bits<4> Rd;
3110   bits<4> Rm;
3111   let Inst{27-20} = op27_20;
3112   let Inst{11-4} = op11_4;
3113   let Inst{19-16} = Rn;
3114   let Inst{15-12} = Rd;
3115   let Inst{3-0}   = Rm;
3116
3117   let Unpredictable{11-8} = 0b1111;
3118 }
3119
3120 // Saturating add/subtract
3121
3122 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3123                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3124                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3125 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3126                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3127                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3128 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3129                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3130                   "\t$Rd, $Rm, $Rn">;
3131 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3132                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3133                   "\t$Rd, $Rm, $Rn">;
3134
3135 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3136 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3137 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3138 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3139 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3140 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3141 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3142 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3143 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3144 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3145 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3146 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3147
3148 // Signed/Unsigned add/subtract
3149
3150 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3151 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3152 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3153 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3154 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3155 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3156 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3157 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3158 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3159 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3160 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3161 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3162
3163 // Signed/Unsigned halving add/subtract
3164
3165 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3166 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3167 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3168 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3169 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3170 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3171 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3172 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3173 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3174 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3175 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3176 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3177
3178 // Unsigned Sum of Absolute Differences [and Accumulate].
3179
3180 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3181                 MulFrm /* for convenience */, NoItinerary, "usad8",
3182                 "\t$Rd, $Rn, $Rm", []>,
3183              Requires<[IsARM, HasV6]> {
3184   bits<4> Rd;
3185   bits<4> Rn;
3186   bits<4> Rm;
3187   let Inst{27-20} = 0b01111000;
3188   let Inst{15-12} = 0b1111;
3189   let Inst{7-4} = 0b0001;
3190   let Inst{19-16} = Rd;
3191   let Inst{11-8} = Rm;
3192   let Inst{3-0} = Rn;
3193 }
3194 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3195                 MulFrm /* for convenience */, NoItinerary, "usada8",
3196                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3197              Requires<[IsARM, HasV6]> {
3198   bits<4> Rd;
3199   bits<4> Rn;
3200   bits<4> Rm;
3201   bits<4> Ra;
3202   let Inst{27-20} = 0b01111000;
3203   let Inst{7-4} = 0b0001;
3204   let Inst{19-16} = Rd;
3205   let Inst{15-12} = Ra;
3206   let Inst{11-8} = Rm;
3207   let Inst{3-0} = Rn;
3208 }
3209
3210 // Signed/Unsigned saturate
3211
3212 def SSAT : AI<(outs GPRnopc:$Rd),
3213               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3214               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3215   bits<4> Rd;
3216   bits<5> sat_imm;
3217   bits<4> Rn;
3218   bits<8> sh;
3219   let Inst{27-21} = 0b0110101;
3220   let Inst{5-4} = 0b01;
3221   let Inst{20-16} = sat_imm;
3222   let Inst{15-12} = Rd;
3223   let Inst{11-7} = sh{4-0};
3224   let Inst{6} = sh{5};
3225   let Inst{3-0} = Rn;
3226 }
3227
3228 def SSAT16 : AI<(outs GPRnopc:$Rd),
3229                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3230                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3231   bits<4> Rd;
3232   bits<4> sat_imm;
3233   bits<4> Rn;
3234   let Inst{27-20} = 0b01101010;
3235   let Inst{11-4} = 0b11110011;
3236   let Inst{15-12} = Rd;
3237   let Inst{19-16} = sat_imm;
3238   let Inst{3-0} = Rn;
3239 }
3240
3241 def USAT : AI<(outs GPRnopc:$Rd),
3242               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3243               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3244   bits<4> Rd;
3245   bits<5> sat_imm;
3246   bits<4> Rn;
3247   bits<8> sh;
3248   let Inst{27-21} = 0b0110111;
3249   let Inst{5-4} = 0b01;
3250   let Inst{15-12} = Rd;
3251   let Inst{11-7} = sh{4-0};
3252   let Inst{6} = sh{5};
3253   let Inst{20-16} = sat_imm;
3254   let Inst{3-0} = Rn;
3255 }
3256
3257 def USAT16 : AI<(outs GPRnopc:$Rd),
3258                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3259                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3260   bits<4> Rd;
3261   bits<4> sat_imm;
3262   bits<4> Rn;
3263   let Inst{27-20} = 0b01101110;
3264   let Inst{11-4} = 0b11110011;
3265   let Inst{15-12} = Rd;
3266   let Inst{19-16} = sat_imm;
3267   let Inst{3-0} = Rn;
3268 }
3269
3270 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3271                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3272 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3273                (USAT imm:$pos, GPRnopc:$a, 0)>;
3274
3275 //===----------------------------------------------------------------------===//
3276 //  Bitwise Instructions.
3277 //
3278
3279 defm AND   : AsI1_bin_irs<0b0000, "and",
3280                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3281                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
3282 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3283                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3284                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
3285 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3286                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3287                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
3288 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3289                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3290                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
3291
3292 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3293 // like in the actual instruction encoding. The complexity of mapping the mask
3294 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3295 // instruction description.
3296 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3297                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3298                "bfc", "\t$Rd, $imm", "$src = $Rd",
3299                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3300                Requires<[IsARM, HasV6T2]> {
3301   bits<4> Rd;
3302   bits<10> imm;
3303   let Inst{27-21} = 0b0111110;
3304   let Inst{6-0}   = 0b0011111;
3305   let Inst{15-12} = Rd;
3306   let Inst{11-7}  = imm{4-0}; // lsb
3307   let Inst{20-16} = imm{9-5}; // msb
3308 }
3309
3310 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3311 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3312           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3313           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3314           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3315                            bf_inv_mask_imm:$imm))]>,
3316           Requires<[IsARM, HasV6T2]> {
3317   bits<4> Rd;
3318   bits<4> Rn;
3319   bits<10> imm;
3320   let Inst{27-21} = 0b0111110;
3321   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3322   let Inst{15-12} = Rd;
3323   let Inst{11-7}  = imm{4-0}; // lsb
3324   let Inst{20-16} = imm{9-5}; // width
3325   let Inst{3-0}   = Rn;
3326 }
3327
3328 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3329                   "mvn", "\t$Rd, $Rm",
3330                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
3331   bits<4> Rd;
3332   bits<4> Rm;
3333   let Inst{25} = 0;
3334   let Inst{19-16} = 0b0000;
3335   let Inst{11-4} = 0b00000000;
3336   let Inst{15-12} = Rd;
3337   let Inst{3-0} = Rm;
3338 }
3339 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3340                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3341                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
3342   bits<4> Rd;
3343   bits<12> shift;
3344   let Inst{25} = 0;
3345   let Inst{19-16} = 0b0000;
3346   let Inst{15-12} = Rd;
3347   let Inst{11-5} = shift{11-5};
3348   let Inst{4} = 0;
3349   let Inst{3-0} = shift{3-0};
3350 }
3351 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3352                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3353                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
3354   bits<4> Rd;
3355   bits<12> shift;
3356   let Inst{25} = 0;
3357   let Inst{19-16} = 0b0000;
3358   let Inst{15-12} = Rd;
3359   let Inst{11-8} = shift{11-8};
3360   let Inst{7} = 0;
3361   let Inst{6-5} = shift{6-5};
3362   let Inst{4} = 1;
3363   let Inst{3-0} = shift{3-0};
3364 }
3365 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3366 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3367                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3368                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
3369   bits<4> Rd;
3370   bits<12> imm;
3371   let Inst{25} = 1;
3372   let Inst{19-16} = 0b0000;
3373   let Inst{15-12} = Rd;
3374   let Inst{11-0} = imm;
3375 }
3376
3377 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3378              (BICri GPR:$src, so_imm_not:$imm)>;
3379
3380 //===----------------------------------------------------------------------===//
3381 //  Multiply Instructions.
3382 //
3383 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3384              string opc, string asm, list<dag> pattern>
3385   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3386   bits<4> Rd;
3387   bits<4> Rm;
3388   bits<4> Rn;
3389   let Inst{19-16} = Rd;
3390   let Inst{11-8}  = Rm;
3391   let Inst{3-0}   = Rn;
3392 }
3393 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3394              string opc, string asm, list<dag> pattern>
3395   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3396   bits<4> RdLo;
3397   bits<4> RdHi;
3398   bits<4> Rm;
3399   bits<4> Rn;
3400   let Inst{19-16} = RdHi;
3401   let Inst{15-12} = RdLo;
3402   let Inst{11-8}  = Rm;
3403   let Inst{3-0}   = Rn;
3404 }
3405
3406 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3407 //        property. Remove them when it's possible to add those properties
3408 //        on an individual MachineInstr, not just an instuction description.
3409 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3410 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3411                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3412                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3413                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3414                   Requires<[IsARM, HasV6]> {
3415   let Inst{15-12} = 0b0000;
3416   let Unpredictable{15-12} = 0b1111;
3417 }
3418
3419 let Constraints = "@earlyclobber $Rd" in
3420 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3421                                                     pred:$p, cc_out:$s),
3422                            4, IIC_iMUL32,
3423                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3424                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3425                Requires<[IsARM, NoV6]>;
3426 }
3427
3428 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3429                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3430                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3431                    Requires<[IsARM, HasV6]> {
3432   bits<4> Ra;
3433   let Inst{15-12} = Ra;
3434 }
3435
3436 let Constraints = "@earlyclobber $Rd" in
3437 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3438                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3439                            4, IIC_iMAC32,
3440                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3441                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3442                         Requires<[IsARM, NoV6]>;
3443
3444 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3445                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3446                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3447                    Requires<[IsARM, HasV6T2]> {
3448   bits<4> Rd;
3449   bits<4> Rm;
3450   bits<4> Rn;
3451   bits<4> Ra;
3452   let Inst{19-16} = Rd;
3453   let Inst{15-12} = Ra;
3454   let Inst{11-8}  = Rm;
3455   let Inst{3-0}   = Rn;
3456 }
3457
3458 // Extra precision multiplies with low / high results
3459 let neverHasSideEffects = 1 in {
3460 let isCommutable = 1 in {
3461 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3462                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3463                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3464                     Requires<[IsARM, HasV6]>;
3465
3466 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3467                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3468                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3469                     Requires<[IsARM, HasV6]>;
3470
3471 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3472 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3473                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3474                             4, IIC_iMUL64, [],
3475           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3476                            Requires<[IsARM, NoV6]>;
3477
3478 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3479                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3480                             4, IIC_iMUL64, [],
3481           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3482                            Requires<[IsARM, NoV6]>;
3483 }
3484 }
3485
3486 // Multiply + accumulate
3487 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3488                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3489                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3490                     Requires<[IsARM, HasV6]>;
3491 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3492                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3493                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3494                     Requires<[IsARM, HasV6]>;
3495
3496 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3497                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3498                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3499                     Requires<[IsARM, HasV6]> {
3500   bits<4> RdLo;
3501   bits<4> RdHi;
3502   bits<4> Rm;
3503   bits<4> Rn;
3504   let Inst{19-16} = RdHi;
3505   let Inst{15-12} = RdLo;
3506   let Inst{11-8}  = Rm;
3507   let Inst{3-0}   = Rn;
3508 }
3509
3510 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3511 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3512                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3513                               4, IIC_iMAC64, [],
3514           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3515                            Requires<[IsARM, NoV6]>;
3516 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3517                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3518                               4, IIC_iMAC64, [],
3519           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3520                            Requires<[IsARM, NoV6]>;
3521 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3522                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3523                               4, IIC_iMAC64, [],
3524           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3525                            Requires<[IsARM, NoV6]>;
3526 }
3527
3528 } // neverHasSideEffects
3529
3530 // Most significant word multiply
3531 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3532                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3533                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3534             Requires<[IsARM, HasV6]> {
3535   let Inst{15-12} = 0b1111;
3536 }
3537
3538 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3539                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3540             Requires<[IsARM, HasV6]> {
3541   let Inst{15-12} = 0b1111;
3542 }
3543
3544 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3545                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3546                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3547                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3548             Requires<[IsARM, HasV6]>;
3549
3550 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3551                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3552                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3553             Requires<[IsARM, HasV6]>;
3554
3555 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3556                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3557                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3558                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3559             Requires<[IsARM, HasV6]>;
3560
3561 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3562                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3563                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3564             Requires<[IsARM, HasV6]>;
3565
3566 multiclass AI_smul<string opc, PatFrag opnode> {
3567   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3568               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3569               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3570                                       (sext_inreg GPR:$Rm, i16)))]>,
3571            Requires<[IsARM, HasV5TE]>;
3572
3573   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3574               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3575               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3576                                       (sra GPR:$Rm, (i32 16))))]>,
3577            Requires<[IsARM, HasV5TE]>;
3578
3579   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3580               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3581               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3582                                       (sext_inreg GPR:$Rm, i16)))]>,
3583            Requires<[IsARM, HasV5TE]>;
3584
3585   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3586               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3587               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3588                                       (sra GPR:$Rm, (i32 16))))]>,
3589             Requires<[IsARM, HasV5TE]>;
3590
3591   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3592               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3593               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3594                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3595            Requires<[IsARM, HasV5TE]>;
3596
3597   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3598               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3599               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3600                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3601             Requires<[IsARM, HasV5TE]>;
3602 }
3603
3604
3605 multiclass AI_smla<string opc, PatFrag opnode> {
3606   let DecoderMethod = "DecodeSMLAInstruction" in {
3607   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3608               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3609               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3610               [(set GPRnopc:$Rd, (add GPR:$Ra,
3611                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3612                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3613            Requires<[IsARM, HasV5TE]>;
3614
3615   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3616               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3617               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3618               [(set GPRnopc:$Rd,
3619                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3620                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3621            Requires<[IsARM, HasV5TE]>;
3622
3623   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3624               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3625               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3626               [(set GPRnopc:$Rd,
3627                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3628                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3629            Requires<[IsARM, HasV5TE]>;
3630
3631   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3632               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3633               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3634              [(set GPRnopc:$Rd,
3635                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3636                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3637             Requires<[IsARM, HasV5TE]>;
3638
3639   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3640               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3641               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3642               [(set GPRnopc:$Rd,
3643                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3644                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3645            Requires<[IsARM, HasV5TE]>;
3646
3647   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3648               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3649               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3650               [(set GPRnopc:$Rd,
3651                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3652                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3653             Requires<[IsARM, HasV5TE]>;
3654   }
3655 }
3656
3657 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3658 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3659
3660 // Halfword multiply accumulate long: SMLAL<x><y>.
3661 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3662                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3663                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3664               Requires<[IsARM, HasV5TE]>;
3665
3666 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3667                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3668                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3669               Requires<[IsARM, HasV5TE]>;
3670
3671 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3672                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3673                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3674               Requires<[IsARM, HasV5TE]>;
3675
3676 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3677                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3678                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3679               Requires<[IsARM, HasV5TE]>;
3680
3681 // Helper class for AI_smld.
3682 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3683                     InstrItinClass itin, string opc, string asm>
3684   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3685   bits<4> Rn;
3686   bits<4> Rm;
3687   let Inst{27-23} = 0b01110;
3688   let Inst{22}    = long;
3689   let Inst{21-20} = 0b00;
3690   let Inst{11-8}  = Rm;
3691   let Inst{7}     = 0;
3692   let Inst{6}     = sub;
3693   let Inst{5}     = swap;
3694   let Inst{4}     = 1;
3695   let Inst{3-0}   = Rn;
3696 }
3697 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3698                 InstrItinClass itin, string opc, string asm>
3699   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3700   bits<4> Rd;
3701   let Inst{15-12} = 0b1111;
3702   let Inst{19-16} = Rd;
3703 }
3704 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3705                 InstrItinClass itin, string opc, string asm>
3706   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3707   bits<4> Ra;
3708   bits<4> Rd;
3709   let Inst{19-16} = Rd;
3710   let Inst{15-12} = Ra;
3711 }
3712 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3713                   InstrItinClass itin, string opc, string asm>
3714   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3715   bits<4> RdLo;
3716   bits<4> RdHi;
3717   let Inst{19-16} = RdHi;
3718   let Inst{15-12} = RdLo;
3719 }
3720
3721 multiclass AI_smld<bit sub, string opc> {
3722
3723   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3724                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3725                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3726
3727   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3728                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3729                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3730
3731   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3732                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3733                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3734
3735   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3736                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3737                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3738
3739 }
3740
3741 defm SMLA : AI_smld<0, "smla">;
3742 defm SMLS : AI_smld<1, "smls">;
3743
3744 multiclass AI_sdml<bit sub, string opc> {
3745
3746   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3747                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3748   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3749                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3750 }
3751
3752 defm SMUA : AI_sdml<0, "smua">;
3753 defm SMUS : AI_sdml<1, "smus">;
3754
3755 //===----------------------------------------------------------------------===//
3756 //  Misc. Arithmetic Instructions.
3757 //
3758
3759 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3760               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3761               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3762
3763 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3764               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3765               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3766            Requires<[IsARM, HasV6T2]>;
3767
3768 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3769               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3770               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3771
3772 let AddedComplexity = 5 in
3773 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3774                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3775                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3776                Requires<[IsARM, HasV6]>;
3777
3778 let AddedComplexity = 5 in
3779 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3780                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3781                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3782                Requires<[IsARM, HasV6]>;
3783
3784 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3785                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3786                (REVSH GPR:$Rm)>;
3787
3788 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3789                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3790                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3791                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3792                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3793                                            0xFFFF0000)))]>,
3794                Requires<[IsARM, HasV6]>;
3795
3796 // Alternate cases for PKHBT where identities eliminate some nodes.
3797 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3798                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3799 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3800                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3801
3802 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3803 // will match the pattern below.
3804 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3805                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3806                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3807                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3808                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3809                                            0xFFFF)))]>,
3810                Requires<[IsARM, HasV6]>;
3811
3812 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3813 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3814 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3815                    (srl GPRnopc:$src2, imm16_31:$sh)),
3816                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
3817 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3818                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
3819                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
3820
3821 //===----------------------------------------------------------------------===//
3822 //  Comparison Instructions...
3823 //
3824
3825 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3826                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3827                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3828
3829 // ARMcmpZ can re-use the above instruction definitions.
3830 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3831              (CMPri   GPR:$src, so_imm:$imm)>;
3832 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3833              (CMPrr   GPR:$src, GPR:$rhs)>;
3834 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3835              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3836 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3837              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3838
3839 // FIXME: We have to be careful when using the CMN instruction and comparison
3840 // with 0. One would expect these two pieces of code should give identical
3841 // results:
3842 //
3843 //   rsbs r1, r1, 0
3844 //   cmp  r0, r1
3845 //   mov  r0, #0
3846 //   it   ls
3847 //   mov  r0, #1
3848 //
3849 // and:
3850 //
3851 //   cmn  r0, r1
3852 //   mov  r0, #0
3853 //   it   ls
3854 //   mov  r0, #1
3855 //
3856 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3857 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3858 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3859 // value of r0 and the carry bit (because the "carry bit" parameter to
3860 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3861 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3862 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3863 // parameter to AddWithCarry is defined as 0).
3864 //
3865 // When x is 0 and unsigned:
3866 //
3867 //    x = 0
3868 //   ~x = 0xFFFF FFFF
3869 //   ~x + 1 = 0x1 0000 0000
3870 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3871 //
3872 // Therefore, we should disable CMN when comparing against zero, until we can
3873 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3874 // when it's a comparison which doesn't look at the 'carry' flag).
3875 //
3876 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3877 //
3878 // This is related to <rdar://problem/7569620>.
3879 //
3880 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3881 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3882
3883 // Note that TST/TEQ don't set all the same flags that CMP does!
3884 defm TST  : AI1_cmp_irs<0b1000, "tst",
3885                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3886                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3887 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3888                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3889                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3890
3891 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3892                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3893                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3894
3895 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3896 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3897
3898 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3899              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3900
3901 // Pseudo i64 compares for some floating point compares.
3902 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3903     Defs = [CPSR] in {
3904 def BCCi64 : PseudoInst<(outs),
3905     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3906      IIC_Br,
3907     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3908
3909 def BCCZi64 : PseudoInst<(outs),
3910      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3911     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3912 } // usesCustomInserter
3913
3914
3915 // Conditional moves
3916 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3917 // a two-value operand where a dag node expects two operands. :(
3918 let neverHasSideEffects = 1 in {
3919
3920 let isCommutable = 1 in
3921 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3922                            4, IIC_iCMOVr,
3923   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3924       RegConstraint<"$false = $Rd">;
3925
3926 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
3927                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
3928                            4, IIC_iCMOVsr,
3929   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
3930                             imm:$cc, CCR:$ccr))*/]>,
3931       RegConstraint<"$false = $Rd">;
3932 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
3933                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
3934                            4, IIC_iCMOVsr,
3935   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
3936                             imm:$cc, CCR:$ccr))*/]>,
3937       RegConstraint<"$false = $Rd">;
3938
3939
3940 let isMoveImm = 1 in
3941 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3942                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
3943                              4, IIC_iMOVi,
3944                              []>,
3945       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3946
3947 let isMoveImm = 1 in
3948 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3949                            (ins GPR:$false, so_imm:$imm, pred:$p),
3950                            4, IIC_iCMOVi,
3951    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3952       RegConstraint<"$false = $Rd">;
3953
3954 // Two instruction predicate mov immediate.
3955 let isMoveImm = 1 in
3956 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3957                                 (ins GPR:$false, i32imm:$src, pred:$p),
3958                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3959
3960 let isMoveImm = 1 in
3961 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3962                            (ins GPR:$false, so_imm:$imm, pred:$p),
3963                            4, IIC_iCMOVi,
3964  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3965                 RegConstraint<"$false = $Rd">;
3966
3967 // Conditional instructions
3968 multiclass AsI1_bincc_irs<Instruction iri, Instruction irr, Instruction irsi,
3969                           Instruction irsr,
3970                           InstrItinClass iii, InstrItinClass iir,
3971                           InstrItinClass iis> {
3972   def ri  : ARMPseudoExpand<(outs GPR:$Rd),
3973                             (ins GPR:$Rn, so_imm:$imm, pred:$p, cc_out:$s),
3974                             4, iii, [],
3975                        (iri GPR:$Rd, GPR:$Rn, so_imm:$imm, pred:$p, cc_out:$s)>,
3976                             RegConstraint<"$Rn = $Rd">;
3977   def rr  : ARMPseudoExpand<(outs GPR:$Rd),
3978                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3979                             4, iir, [],
3980                            (irr GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3981                             RegConstraint<"$Rn = $Rd">;
3982   def rsi : ARMPseudoExpand<(outs GPR:$Rd),
3983                            (ins GPR:$Rn, so_reg_imm:$shift, pred:$p, cc_out:$s),
3984                             4, iis, [],
3985                 (irsi GPR:$Rd, GPR:$Rn, so_reg_imm:$shift, pred:$p, cc_out:$s)>,
3986                             RegConstraint<"$Rn = $Rd">;
3987   def rsr : ARMPseudoExpand<(outs GPRnopc:$Rd),
3988                        (ins GPRnopc:$Rn, so_reg_reg:$shift, pred:$p, cc_out:$s),
3989                             4, iis, [],
3990                 (irsr GPR:$Rd, GPR:$Rn, so_reg_reg:$shift, pred:$p, cc_out:$s)>,
3991                             RegConstraint<"$Rn = $Rd">;
3992 }
3993
3994 defm ANDCC : AsI1_bincc_irs<ANDri, ANDrr, ANDrsi, ANDrsr,
3995                             IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
3996 defm ORRCC : AsI1_bincc_irs<ORRri, ORRrr, ORRrsi, ORRrsr,
3997                             IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
3998 defm EORCC : AsI1_bincc_irs<EORri, EORrr, EORrsi, EORrsr,
3999                             IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4000
4001 } // neverHasSideEffects
4002
4003
4004 //===----------------------------------------------------------------------===//
4005 // Atomic operations intrinsics
4006 //
4007
4008 def MemBarrierOptOperand : AsmOperandClass {
4009   let Name = "MemBarrierOpt";
4010   let ParserMethod = "parseMemBarrierOptOperand";
4011 }
4012 def memb_opt : Operand<i32> {
4013   let PrintMethod = "printMemBOption";
4014   let ParserMatchClass = MemBarrierOptOperand;
4015   let DecoderMethod = "DecodeMemBarrierOption";
4016 }
4017
4018 // memory barriers protect the atomic sequences
4019 let hasSideEffects = 1 in {
4020 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4021                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4022                 Requires<[IsARM, HasDB]> {
4023   bits<4> opt;
4024   let Inst{31-4} = 0xf57ff05;
4025   let Inst{3-0} = opt;
4026 }
4027 }
4028
4029 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4030                 "dsb", "\t$opt", []>,
4031                 Requires<[IsARM, HasDB]> {
4032   bits<4> opt;
4033   let Inst{31-4} = 0xf57ff04;
4034   let Inst{3-0} = opt;
4035 }
4036
4037 // ISB has only full system option
4038 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4039                 "isb", "\t$opt", []>,
4040                 Requires<[IsARM, HasDB]> {
4041   bits<4> opt;
4042   let Inst{31-4} = 0xf57ff06;
4043   let Inst{3-0} = opt;
4044 }
4045
4046 // Pseudo instruction that combines movs + predicated rsbmi
4047 // to implement integer ABS
4048 let usesCustomInserter = 1, Defs = [CPSR] in {
4049 def ABS : ARMPseudoInst<
4050   (outs GPR:$dst), (ins GPR:$src),
4051   8, NoItinerary, []>;
4052 }
4053
4054 let usesCustomInserter = 1 in {
4055   let Defs = [CPSR] in {
4056     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4057       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4058       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4059     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4060       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4061       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4062     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4063       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4064       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4065     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4066       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4067       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4068     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4069       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4070       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4071     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4072       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4073       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4074     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4075       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4076       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4077     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4078       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4079       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4080     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4081       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4082       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4083     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4084       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4085       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4086     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4087       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4088       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4089     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4090       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4091       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4092     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4093       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4094       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4095     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4096       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4097       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4098     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4099       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4100       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4101     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4102       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4103       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4104     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4105       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4106       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4107     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4108       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4109       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4110     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4111       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4112       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4113     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4114       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4115       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4116     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4117       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4118       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4119     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4120       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4121       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4122     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4123       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4124       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4125     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4126       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4127       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4128     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4129       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4130       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4131     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4132       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4133       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4134     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4135       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4136       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4137     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4138       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4139       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4140     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4141       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4142       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4143     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4144       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4145       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4146
4147     def ATOMIC_SWAP_I8 : PseudoInst<
4148       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4149       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4150     def ATOMIC_SWAP_I16 : PseudoInst<
4151       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4152       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4153     def ATOMIC_SWAP_I32 : PseudoInst<
4154       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4155       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4156
4157     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4158       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4159       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4160     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4161       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4162       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4163     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4164       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4165       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4166 }
4167 }
4168
4169 let mayLoad = 1 in {
4170 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4171                      NoItinerary,
4172                     "ldrexb", "\t$Rt, $addr", []>;
4173 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4174                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
4175 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4176                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
4177 let hasExtraDefRegAllocReq = 1 in
4178 def LDREXD: AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2),(ins addr_offset_none:$addr),
4179                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []> {
4180   let DecoderMethod = "DecodeDoubleRegLoad";
4181 }
4182 }
4183
4184 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4185 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4186                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
4187 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4188                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
4189 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4190                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
4191 let hasExtraSrcRegAllocReq = 1 in
4192 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4193                     (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr),
4194                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []> {
4195   let DecoderMethod = "DecodeDoubleRegStore";
4196 }
4197 }
4198
4199
4200 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex", []>,
4201             Requires<[IsARM, HasV7]>  {
4202   let Inst{31-0} = 0b11110101011111111111000000011111;
4203 }
4204
4205 // SWP/SWPB are deprecated in V6/V7.
4206 let mayLoad = 1, mayStore = 1 in {
4207 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4208                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>;
4209 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4210                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>;
4211 }
4212
4213 //===----------------------------------------------------------------------===//
4214 // Coprocessor Instructions.
4215 //
4216
4217 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4218             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4219             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4220             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4221                           imm:$CRm, imm:$opc2)]> {
4222   bits<4> opc1;
4223   bits<4> CRn;
4224   bits<4> CRd;
4225   bits<4> cop;
4226   bits<3> opc2;
4227   bits<4> CRm;
4228
4229   let Inst{3-0}   = CRm;
4230   let Inst{4}     = 0;
4231   let Inst{7-5}   = opc2;
4232   let Inst{11-8}  = cop;
4233   let Inst{15-12} = CRd;
4234   let Inst{19-16} = CRn;
4235   let Inst{23-20} = opc1;
4236 }
4237
4238 def CDP2 : ABXI<0b1110, (outs), (ins pf_imm:$cop, imm0_15:$opc1,
4239                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4240                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4241                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4242                               imm:$CRm, imm:$opc2)]> {
4243   let Inst{31-28} = 0b1111;
4244   bits<4> opc1;
4245   bits<4> CRn;
4246   bits<4> CRd;
4247   bits<4> cop;
4248   bits<3> opc2;
4249   bits<4> CRm;
4250
4251   let Inst{3-0}   = CRm;
4252   let Inst{4}     = 0;
4253   let Inst{7-5}   = opc2;
4254   let Inst{11-8}  = cop;
4255   let Inst{15-12} = CRd;
4256   let Inst{19-16} = CRn;
4257   let Inst{23-20} = opc1;
4258 }
4259
4260 class ACI<dag oops, dag iops, string opc, string asm,
4261           IndexMode im = IndexModeNone>
4262   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4263       opc, asm, "", []> {
4264   let Inst{27-25} = 0b110;
4265 }
4266 class ACInoP<dag oops, dag iops, string opc, string asm,
4267           IndexMode im = IndexModeNone>
4268   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4269          opc, asm, "", []> {
4270   let Inst{31-28} = 0b1111;
4271   let Inst{27-25} = 0b110;
4272 }
4273 multiclass LdStCop<bit load, bit Dbit, string asm> {
4274   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4275                     asm, "\t$cop, $CRd, $addr"> {
4276     bits<13> addr;
4277     bits<4> cop;
4278     bits<4> CRd;
4279     let Inst{24} = 1; // P = 1
4280     let Inst{23} = addr{8};
4281     let Inst{22} = Dbit;
4282     let Inst{21} = 0; // W = 0
4283     let Inst{20} = load;
4284     let Inst{19-16} = addr{12-9};
4285     let Inst{15-12} = CRd;
4286     let Inst{11-8} = cop;
4287     let Inst{7-0} = addr{7-0};
4288     let DecoderMethod = "DecodeCopMemInstruction";
4289   }
4290   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4291                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4292     bits<13> addr;
4293     bits<4> cop;
4294     bits<4> CRd;
4295     let Inst{24} = 1; // P = 1
4296     let Inst{23} = addr{8};
4297     let Inst{22} = Dbit;
4298     let Inst{21} = 1; // W = 1
4299     let Inst{20} = load;
4300     let Inst{19-16} = addr{12-9};
4301     let Inst{15-12} = CRd;
4302     let Inst{11-8} = cop;
4303     let Inst{7-0} = addr{7-0};
4304     let DecoderMethod = "DecodeCopMemInstruction";
4305   }
4306   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4307                               postidx_imm8s4:$offset),
4308                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4309     bits<9> offset;
4310     bits<4> addr;
4311     bits<4> cop;
4312     bits<4> CRd;
4313     let Inst{24} = 0; // P = 0
4314     let Inst{23} = offset{8};
4315     let Inst{22} = Dbit;
4316     let Inst{21} = 1; // W = 1
4317     let Inst{20} = load;
4318     let Inst{19-16} = addr;
4319     let Inst{15-12} = CRd;
4320     let Inst{11-8} = cop;
4321     let Inst{7-0} = offset{7-0};
4322     let DecoderMethod = "DecodeCopMemInstruction";
4323   }
4324   def _OPTION : ACI<(outs),
4325                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4326                          coproc_option_imm:$option),
4327       asm, "\t$cop, $CRd, $addr, $option"> {
4328     bits<8> option;
4329     bits<4> addr;
4330     bits<4> cop;
4331     bits<4> CRd;
4332     let Inst{24} = 0; // P = 0
4333     let Inst{23} = 1; // U = 1
4334     let Inst{22} = Dbit;
4335     let Inst{21} = 0; // W = 0
4336     let Inst{20} = load;
4337     let Inst{19-16} = addr;
4338     let Inst{15-12} = CRd;
4339     let Inst{11-8} = cop;
4340     let Inst{7-0} = option;
4341     let DecoderMethod = "DecodeCopMemInstruction";
4342   }
4343 }
4344 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4345   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4346                        asm, "\t$cop, $CRd, $addr"> {
4347     bits<13> addr;
4348     bits<4> cop;
4349     bits<4> CRd;
4350     let Inst{24} = 1; // P = 1
4351     let Inst{23} = addr{8};
4352     let Inst{22} = Dbit;
4353     let Inst{21} = 0; // W = 0
4354     let Inst{20} = load;
4355     let Inst{19-16} = addr{12-9};
4356     let Inst{15-12} = CRd;
4357     let Inst{11-8} = cop;
4358     let Inst{7-0} = addr{7-0};
4359     let DecoderMethod = "DecodeCopMemInstruction";
4360   }
4361   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4362                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4363     bits<13> addr;
4364     bits<4> cop;
4365     bits<4> CRd;
4366     let Inst{24} = 1; // P = 1
4367     let Inst{23} = addr{8};
4368     let Inst{22} = Dbit;
4369     let Inst{21} = 1; // W = 1
4370     let Inst{20} = load;
4371     let Inst{19-16} = addr{12-9};
4372     let Inst{15-12} = CRd;
4373     let Inst{11-8} = cop;
4374     let Inst{7-0} = addr{7-0};
4375     let DecoderMethod = "DecodeCopMemInstruction";
4376   }
4377   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4378                                  postidx_imm8s4:$offset),
4379                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4380     bits<9> offset;
4381     bits<4> addr;
4382     bits<4> cop;
4383     bits<4> CRd;
4384     let Inst{24} = 0; // P = 0
4385     let Inst{23} = offset{8};
4386     let Inst{22} = Dbit;
4387     let Inst{21} = 1; // W = 1
4388     let Inst{20} = load;
4389     let Inst{19-16} = addr;
4390     let Inst{15-12} = CRd;
4391     let Inst{11-8} = cop;
4392     let Inst{7-0} = offset{7-0};
4393     let DecoderMethod = "DecodeCopMemInstruction";
4394   }
4395   def _OPTION : ACInoP<(outs),
4396                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4397                             coproc_option_imm:$option),
4398       asm, "\t$cop, $CRd, $addr, $option"> {
4399     bits<8> option;
4400     bits<4> addr;
4401     bits<4> cop;
4402     bits<4> CRd;
4403     let Inst{24} = 0; // P = 0
4404     let Inst{23} = 1; // U = 1
4405     let Inst{22} = Dbit;
4406     let Inst{21} = 0; // W = 0
4407     let Inst{20} = load;
4408     let Inst{19-16} = addr;
4409     let Inst{15-12} = CRd;
4410     let Inst{11-8} = cop;
4411     let Inst{7-0} = option;
4412     let DecoderMethod = "DecodeCopMemInstruction";
4413   }
4414 }
4415
4416 defm LDC   : LdStCop <1, 0, "ldc">;
4417 defm LDCL  : LdStCop <1, 1, "ldcl">;
4418 defm STC   : LdStCop <0, 0, "stc">;
4419 defm STCL  : LdStCop <0, 1, "stcl">;
4420 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4421 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4422 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4423 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4424
4425 //===----------------------------------------------------------------------===//
4426 // Move between coprocessor and ARM core register.
4427 //
4428
4429 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4430                 list<dag> pattern>
4431   : ABI<0b1110, oops, iops, NoItinerary, opc,
4432         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4433   let Inst{20} = direction;
4434   let Inst{4} = 1;
4435
4436   bits<4> Rt;
4437   bits<4> cop;
4438   bits<3> opc1;
4439   bits<3> opc2;
4440   bits<4> CRm;
4441   bits<4> CRn;
4442
4443   let Inst{15-12} = Rt;
4444   let Inst{11-8}  = cop;
4445   let Inst{23-21} = opc1;
4446   let Inst{7-5}   = opc2;
4447   let Inst{3-0}   = CRm;
4448   let Inst{19-16} = CRn;
4449 }
4450
4451 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4452                     (outs),
4453                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4454                          c_imm:$CRm, imm0_7:$opc2),
4455                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4456                                   imm:$CRm, imm:$opc2)]>;
4457 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4458                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4459                         c_imm:$CRm, 0, pred:$p)>;
4460 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4461                     (outs GPR:$Rt),
4462                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4463                          imm0_7:$opc2), []>;
4464 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4465                    (MRC GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4466                         c_imm:$CRm, 0, pred:$p)>;
4467
4468 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4469              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4470
4471 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4472                  list<dag> pattern>
4473   : ABXI<0b1110, oops, iops, NoItinerary,
4474          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4475   let Inst{31-28} = 0b1111;
4476   let Inst{20} = direction;
4477   let Inst{4} = 1;
4478
4479   bits<4> Rt;
4480   bits<4> cop;
4481   bits<3> opc1;
4482   bits<3> opc2;
4483   bits<4> CRm;
4484   bits<4> CRn;
4485
4486   let Inst{15-12} = Rt;
4487   let Inst{11-8}  = cop;
4488   let Inst{23-21} = opc1;
4489   let Inst{7-5}   = opc2;
4490   let Inst{3-0}   = CRm;
4491   let Inst{19-16} = CRn;
4492 }
4493
4494 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4495                       (outs),
4496                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4497                            c_imm:$CRm, imm0_7:$opc2),
4498                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4499                                      imm:$CRm, imm:$opc2)]>;
4500 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4501                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4502                          c_imm:$CRm, 0)>;
4503 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4504                       (outs GPR:$Rt),
4505                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4506                            imm0_7:$opc2), []>;
4507 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4508                    (MRC2 GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4509                          c_imm:$CRm, 0)>;
4510
4511 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4512                               imm:$CRm, imm:$opc2),
4513                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4514
4515 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4516   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4517         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4518         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4519   let Inst{23-21} = 0b010;
4520   let Inst{20} = direction;
4521
4522   bits<4> Rt;
4523   bits<4> Rt2;
4524   bits<4> cop;
4525   bits<4> opc1;
4526   bits<4> CRm;
4527
4528   let Inst{15-12} = Rt;
4529   let Inst{19-16} = Rt2;
4530   let Inst{11-8}  = cop;
4531   let Inst{7-4}   = opc1;
4532   let Inst{3-0}   = CRm;
4533 }
4534
4535 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4536                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4537                                      GPRnopc:$Rt2, imm:$CRm)]>;
4538 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4539
4540 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4541   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4542          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4543          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4544   let Inst{31-28} = 0b1111;
4545   let Inst{23-21} = 0b010;
4546   let Inst{20} = direction;
4547
4548   bits<4> Rt;
4549   bits<4> Rt2;
4550   bits<4> cop;
4551   bits<4> opc1;
4552   bits<4> CRm;
4553
4554   let Inst{15-12} = Rt;
4555   let Inst{19-16} = Rt2;
4556   let Inst{11-8}  = cop;
4557   let Inst{7-4}   = opc1;
4558   let Inst{3-0}   = CRm;
4559
4560   let DecoderMethod = "DecodeMRRC2";
4561 }
4562
4563 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4564                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4565                                         GPRnopc:$Rt2, imm:$CRm)]>;
4566 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4567
4568 //===----------------------------------------------------------------------===//
4569 // Move between special register and ARM core register
4570 //
4571
4572 // Move to ARM core register from Special Register
4573 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4574               "mrs", "\t$Rd, apsr", []> {
4575   bits<4> Rd;
4576   let Inst{23-16} = 0b00001111;
4577   let Unpredictable{19-17} = 0b111;
4578
4579   let Inst{15-12} = Rd;
4580
4581   let Inst{11-0} = 0b000000000000;
4582   let Unpredictable{11-0} = 0b110100001111;
4583 }
4584
4585 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4586          Requires<[IsARM]>;
4587
4588 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4589 // section B9.3.9, with the R bit set to 1.
4590 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4591                  "mrs", "\t$Rd, spsr", []> {
4592   bits<4> Rd;
4593   let Inst{23-16} = 0b01001111;
4594   let Unpredictable{19-16} = 0b1111;
4595
4596   let Inst{15-12} = Rd;
4597
4598   let Inst{11-0} = 0b000000000000;
4599   let Unpredictable{11-0} = 0b110100001111;
4600 }
4601
4602 // Move from ARM core register to Special Register
4603 //
4604 // No need to have both system and application versions, the encodings are the
4605 // same and the assembly parser has no way to distinguish between them. The mask
4606 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4607 // the mask with the fields to be accessed in the special register.
4608 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4609               "msr", "\t$mask, $Rn", []> {
4610   bits<5> mask;
4611   bits<4> Rn;
4612
4613   let Inst{23} = 0;
4614   let Inst{22} = mask{4}; // R bit
4615   let Inst{21-20} = 0b10;
4616   let Inst{19-16} = mask{3-0};
4617   let Inst{15-12} = 0b1111;
4618   let Inst{11-4} = 0b00000000;
4619   let Inst{3-0} = Rn;
4620 }
4621
4622 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4623                "msr", "\t$mask, $a", []> {
4624   bits<5> mask;
4625   bits<12> a;
4626
4627   let Inst{23} = 0;
4628   let Inst{22} = mask{4}; // R bit
4629   let Inst{21-20} = 0b10;
4630   let Inst{19-16} = mask{3-0};
4631   let Inst{15-12} = 0b1111;
4632   let Inst{11-0} = a;
4633 }
4634
4635 //===----------------------------------------------------------------------===//
4636 // TLS Instructions
4637 //
4638
4639 // __aeabi_read_tp preserves the registers r1-r3.
4640 // This is a pseudo inst so that we can get the encoding right,
4641 // complete with fixup for the aeabi_read_tp function.
4642 let isCall = 1,
4643   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4644   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4645                [(set R0, ARMthread_pointer)]>;
4646 }
4647
4648 //===----------------------------------------------------------------------===//
4649 // SJLJ Exception handling intrinsics
4650 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4651 //   address and save #0 in R0 for the non-longjmp case.
4652 //   Since by its nature we may be coming from some other function to get
4653 //   here, and we're using the stack frame for the containing function to
4654 //   save/restore registers, we can't keep anything live in regs across
4655 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4656 //   when we get here from a longjmp(). We force everything out of registers
4657 //   except for our own input by listing the relevant registers in Defs. By
4658 //   doing so, we also cause the prologue/epilogue code to actively preserve
4659 //   all of the callee-saved resgisters, which is exactly what we want.
4660 //   A constant value is passed in $val, and we use the location as a scratch.
4661 //
4662 // These are pseudo-instructions and are lowered to individual MC-insts, so
4663 // no encoding information is necessary.
4664 let Defs =
4665   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4666     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4667   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4668   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4669                                NoItinerary,
4670                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4671                            Requires<[IsARM, HasVFP2]>;
4672 }
4673
4674 let Defs =
4675   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4676   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4677   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4678                                    NoItinerary,
4679                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4680                                 Requires<[IsARM, NoVFP]>;
4681 }
4682
4683 // FIXME: Non-IOS version(s)
4684 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4685     Defs = [ R7, LR, SP ] in {
4686 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4687                              NoItinerary,
4688                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4689                                 Requires<[IsARM, IsIOS]>;
4690 }
4691
4692 // eh.sjlj.dispatchsetup pseudo-instructions.
4693 // These pseudos are used for both ARM and Thumb2. Any differences are
4694 // handled when the pseudo is expanded (which happens before any passes
4695 // that need the instruction size).
4696 let Defs =
4697   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4698     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4699   isBarrier = 1 in
4700 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4701
4702 let Defs =
4703   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4704   isBarrier = 1 in
4705 def Int_eh_sjlj_dispatchsetup_nofp : PseudoInst<(outs), (ins), NoItinerary, []>;
4706
4707
4708 //===----------------------------------------------------------------------===//
4709 // Non-Instruction Patterns
4710 //
4711
4712 // ARMv4 indirect branch using (MOVr PC, dst)
4713 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4714   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4715                     4, IIC_Br, [(brind GPR:$dst)],
4716                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4717                   Requires<[IsARM, NoV4T]>;
4718
4719 // Large immediate handling.
4720
4721 // 32-bit immediate using two piece so_imms or movw + movt.
4722 // This is a single pseudo instruction, the benefit is that it can be remat'd
4723 // as a single unit instead of having to handle reg inputs.
4724 // FIXME: Remove this when we can do generalized remat.
4725 let isReMaterializable = 1, isMoveImm = 1 in
4726 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4727                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4728                            Requires<[IsARM]>;
4729
4730 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4731 // It also makes it possible to rematerialize the instructions.
4732 // FIXME: Remove this when we can do generalized remat and when machine licm
4733 // can properly the instructions.
4734 let isReMaterializable = 1 in {
4735 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4736                               IIC_iMOVix2addpc,
4737                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4738                         Requires<[IsARM, UseMovt]>;
4739
4740 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4741                              IIC_iMOVix2,
4742                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4743                         Requires<[IsARM, UseMovt]>;
4744
4745 let AddedComplexity = 10 in
4746 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4747                                 IIC_iMOVix2ld,
4748                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4749                     Requires<[IsARM, UseMovt]>;
4750 } // isReMaterializable
4751
4752 // ConstantPool, GlobalAddress, and JumpTable
4753 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4754             Requires<[IsARM, DontUseMovt]>;
4755 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4756 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4757             Requires<[IsARM, UseMovt]>;
4758 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4759              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4760
4761 // TODO: add,sub,and, 3-instr forms?
4762
4763 // Tail calls. These patterns also apply to Thumb mode.
4764 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
4765 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4766 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4767
4768 // Direct calls
4769 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
4770 def : ARMPat<(ARMcall_nolink texternalsym:$func),
4771              (BMOVPCB_CALL texternalsym:$func)>;
4772
4773 // zextload i1 -> zextload i8
4774 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4775 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4776
4777 // extload -> zextload
4778 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4779 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4780 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4781 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4782
4783 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4784
4785 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4786 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4787
4788 // smul* and smla*
4789 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4790                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4791                  (SMULBB GPR:$a, GPR:$b)>;
4792 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4793                  (SMULBB GPR:$a, GPR:$b)>;
4794 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4795                       (sra GPR:$b, (i32 16))),
4796                  (SMULBT GPR:$a, GPR:$b)>;
4797 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4798                  (SMULBT GPR:$a, GPR:$b)>;
4799 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4800                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4801                  (SMULTB GPR:$a, GPR:$b)>;
4802 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4803                 (SMULTB GPR:$a, GPR:$b)>;
4804 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4805                       (i32 16)),
4806                  (SMULWB GPR:$a, GPR:$b)>;
4807 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4808                  (SMULWB GPR:$a, GPR:$b)>;
4809
4810 def : ARMV5TEPat<(add GPR:$acc,
4811                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4812                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4813                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4814 def : ARMV5TEPat<(add GPR:$acc,
4815                       (mul sext_16_node:$a, sext_16_node:$b)),
4816                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4817 def : ARMV5TEPat<(add GPR:$acc,
4818                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4819                            (sra GPR:$b, (i32 16)))),
4820                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4821 def : ARMV5TEPat<(add GPR:$acc,
4822                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4823                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4824 def : ARMV5TEPat<(add GPR:$acc,
4825                       (mul (sra GPR:$a, (i32 16)),
4826                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4827                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4828 def : ARMV5TEPat<(add GPR:$acc,
4829                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4830                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4831 def : ARMV5TEPat<(add GPR:$acc,
4832                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4833                            (i32 16))),
4834                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4835 def : ARMV5TEPat<(add GPR:$acc,
4836                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4837                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4838
4839
4840 // Pre-v7 uses MCR for synchronization barriers.
4841 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4842          Requires<[IsARM, HasV6]>;
4843
4844 // SXT/UXT with no rotate
4845 let AddedComplexity = 16 in {
4846 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4847 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4848 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4849 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4850                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4851 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4852                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4853 }
4854
4855 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4856 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4857
4858 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
4859                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
4860 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
4861                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
4862
4863 // Atomic load/store patterns
4864 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
4865              (LDRBrs ldst_so_reg:$src)>;
4866 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
4867              (LDRBi12 addrmode_imm12:$src)>;
4868 def : ARMPat<(atomic_load_16 addrmode3:$src),
4869              (LDRH addrmode3:$src)>;
4870 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
4871              (LDRrs ldst_so_reg:$src)>;
4872 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
4873              (LDRi12 addrmode_imm12:$src)>;
4874 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
4875              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
4876 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
4877              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
4878 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
4879              (STRH GPR:$val, addrmode3:$ptr)>;
4880 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
4881              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
4882 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
4883              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
4884
4885
4886 //===----------------------------------------------------------------------===//
4887 // Thumb Support
4888 //
4889
4890 include "ARMInstrThumb.td"
4891
4892 //===----------------------------------------------------------------------===//
4893 // Thumb2 Support
4894 //
4895
4896 include "ARMInstrThumb2.td"
4897
4898 //===----------------------------------------------------------------------===//
4899 // Floating Point Support
4900 //
4901
4902 include "ARMInstrVFP.td"
4903
4904 //===----------------------------------------------------------------------===//
4905 // Advanced SIMD (NEON) Support
4906 //
4907
4908 include "ARMInstrNEON.td"
4909
4910 //===----------------------------------------------------------------------===//
4911 // Assembler aliases
4912 //
4913
4914 // Memory barriers
4915 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4916 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4917 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4918
4919 // System instructions
4920 def : MnemonicAlias<"swi", "svc">;
4921
4922 // Load / Store Multiple
4923 def : MnemonicAlias<"ldmfd", "ldm">;
4924 def : MnemonicAlias<"ldmia", "ldm">;
4925 def : MnemonicAlias<"ldmea", "ldmdb">;
4926 def : MnemonicAlias<"stmfd", "stmdb">;
4927 def : MnemonicAlias<"stmia", "stm">;
4928 def : MnemonicAlias<"stmea", "stm">;
4929
4930 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4931 // shift amount is zero (i.e., unspecified).
4932 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4933                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
4934         Requires<[IsARM, HasV6]>;
4935 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4936                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
4937         Requires<[IsARM, HasV6]>;
4938
4939 // PUSH/POP aliases for STM/LDM
4940 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4941 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4942
4943 // SSAT/USAT optional shift operand.
4944 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4945                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
4946 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4947                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
4948
4949
4950 // Extend instruction optional rotate operand.
4951 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4952                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4953 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4954                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4955 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4956                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4957 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
4958                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4959 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
4960                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4961 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
4962                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4963
4964 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4965                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4966 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4967                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4968 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4969                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4970 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
4971                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4972 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
4973                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4974 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
4975                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4976
4977
4978 // RFE aliases
4979 def : MnemonicAlias<"rfefa", "rfeda">;
4980 def : MnemonicAlias<"rfeea", "rfedb">;
4981 def : MnemonicAlias<"rfefd", "rfeia">;
4982 def : MnemonicAlias<"rfeed", "rfeib">;
4983 def : MnemonicAlias<"rfe", "rfeia">;
4984
4985 // SRS aliases
4986 def : MnemonicAlias<"srsfa", "srsda">;
4987 def : MnemonicAlias<"srsea", "srsdb">;
4988 def : MnemonicAlias<"srsfd", "srsia">;
4989 def : MnemonicAlias<"srsed", "srsib">;
4990 def : MnemonicAlias<"srs", "srsia">;
4991
4992 // QSAX == QSUBADDX
4993 def : MnemonicAlias<"qsubaddx", "qsax">;
4994 // SASX == SADDSUBX
4995 def : MnemonicAlias<"saddsubx", "sasx">;
4996 // SHASX == SHADDSUBX
4997 def : MnemonicAlias<"shaddsubx", "shasx">;
4998 // SHSAX == SHSUBADDX
4999 def : MnemonicAlias<"shsubaddx", "shsax">;
5000 // SSAX == SSUBADDX
5001 def : MnemonicAlias<"ssubaddx", "ssax">;
5002 // UASX == UADDSUBX
5003 def : MnemonicAlias<"uaddsubx", "uasx">;
5004 // UHASX == UHADDSUBX
5005 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5006 // UHSAX == UHSUBADDX
5007 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5008 // UQASX == UQADDSUBX
5009 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5010 // UQSAX == UQSUBADDX
5011 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5012 // USAX == USUBADDX
5013 def : MnemonicAlias<"usubaddx", "usax">;
5014
5015 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5016 // for isel.
5017 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5018                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5019 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5020                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5021 // Same for AND <--> BIC
5022 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5023                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5024                           pred:$p, cc_out:$s)>;
5025 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5026                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5027                           pred:$p, cc_out:$s)>;
5028 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5029                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5030                           pred:$p, cc_out:$s)>;
5031 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5032                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5033                           pred:$p, cc_out:$s)>;
5034
5035 // Likewise, "add Rd, so_imm_neg" -> sub
5036 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5037                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5038 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5039                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5040 // Same for CMP <--> CMN via so_imm_neg
5041 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5042                    (CMNzri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5043 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5044                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5045
5046 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5047 // LSR, ROR, and RRX instructions.
5048 // FIXME: We need C++ parser hooks to map the alias to the MOV
5049 //        encoding. It seems we should be able to do that sort of thing
5050 //        in tblgen, but it could get ugly.
5051 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5052 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5053                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5054                              cc_out:$s)>;
5055 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5056                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5057                              cc_out:$s)>;
5058 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5059                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5060                              cc_out:$s)>;
5061 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5062                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5063                              cc_out:$s)>;
5064 }
5065 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5066                         (ins GPRnopc:$Rd, GPRnopc:$Rm, pred:$p, cc_out:$s)>;
5067 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5068 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5069                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5070                              cc_out:$s)>;
5071 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5072                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5073                              cc_out:$s)>;
5074 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5075                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5076                              cc_out:$s)>;
5077 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5078                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5079                              cc_out:$s)>;
5080 }
5081
5082 // "neg" is and alias for "rsb rd, rn, #0"
5083 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5084                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5085
5086 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5087 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5088          Requires<[IsARM, NoV6]>;
5089
5090 // UMULL/SMULL are available on all arches, but the instruction definitions
5091 // need difference constraints pre-v6. Use these aliases for the assembly
5092 // parsing on pre-v6.
5093 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5094             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5095          Requires<[IsARM, NoV6]>;
5096 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5097             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5098          Requires<[IsARM, NoV6]>;
5099
5100 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5101 // is discarded.
5102 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;