lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 2,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  38
  39 def SDT_ARMBr2JT   : SDTypeProfile<0, 3,
  40                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  41                                    SDTCisVT<2, i32>]>;
  42
  43 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  44                                   [SDTCisVT<0, i32>,
  45                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  46                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  47                                    SDTCisVT<5, OtherVT>]>;
  48
  49 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  50                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  51                                     SDTCisVT<2, i32>]>;
  52
  53 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  54
  55 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  56                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  57
  58 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  59 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  60                                                  SDTCisInt<2>]>;
  61 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  62 def SDT_ARMEH_SJLJ_SetupDispatch: SDTypeProfile<0, 0, []>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_ARMVMAXNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  75 def SDT_ARMVMINNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  76
  77 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  81
  82 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  83 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>,
  87                                              SDTCisVT<1, i32>,
  88                                              SDTCisVT<4, i32>]>;
  89
  90 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  91                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  92                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  93 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  94 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  95
  96 // Node definitions.
  97 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  98 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  99 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntUnaryOp>;
 100
 101 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 102                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 103 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 104                               [SDNPHasChain, SDNPSideEffect,
 105                                SDNPOptInGlue, SDNPOutGlue]>;
 106 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 107                                 SDT_ARMStructByVal,
 108                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 109                                  SDNPMayStore, SDNPMayLoad]>;
 110
 111 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 112                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 113                                SDNPVariadic]>;
 114 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 115                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 116                                SDNPVariadic]>;
 117 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 118                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 119                                SDNPVariadic]>;
 120
 121 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 122                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 124                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 125 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 126                               [SDNPInGlue]>;
 127
 128 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 129                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 130
 131 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 132                               [SDNPHasChain]>;
 133 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 134                               [SDNPHasChain]>;
 135
 136 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 137                               [SDNPHasChain]>;
 138
 139 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 143                               [SDNPOutGlue]>;
 144
 145 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 146                               [SDNPOutGlue, SDNPCommutative]>;
 147
 148 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 149
 150 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 151 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 152 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 153
 154 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 155                               [SDNPCommutative]>;
 156 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 157 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 158 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 159
 160 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 161 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 162                                SDT_ARMEH_SJLJ_Setjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 165                                SDT_ARMEH_SJLJ_Longjmp,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167 def ARMeh_sjlj_setup_dispatch: SDNode<"ARMISD::EH_SJLJ_SETUP_DISPATCH",
 168                                       SDT_ARMEH_SJLJ_SetupDispatch,
 169                                       [SDNPHasChain, SDNPSideEffect]>;
 170
 171 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 172                                [SDNPHasChain, SDNPSideEffect]>;
 173 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 174                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 175
 176 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 177
 178 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 179                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 180
 181 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 182
 183 def ARMvmaxnm        : SDNode<"ARMISD::VMAXNM", SDT_ARMVMAXNM, []>;
 184 def ARMvminnm        : SDNode<"ARMISD::VMINNM", SDT_ARMVMINNM, []>;
 185
 186 //===----------------------------------------------------------------------===//
 187 // ARM Instruction Predicate Definitions.
 188 //
 189 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 190                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 191 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 192 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">,
 193                                  AssemblerPredicate<"HasV5TOps", "armv5t">;
 194 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 195                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 196 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 197                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 198 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 199 def HasV6M           : Predicate<"Subtarget->hasV6MOps()">,
 200                                  AssemblerPredicate<"HasV6MOps",
 201                                                     "armv6m or armv6t2">;
 202 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 203                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 204 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 205 def HasV6K           : Predicate<"Subtarget->hasV6KOps()">,
 206                                  AssemblerPredicate<"HasV6KOps", "armv6k">;
 207 def NoV6K            : Predicate<"!Subtarget->hasV6KOps()">;
 208 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 209                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 210 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 211                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 212 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 213                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 214 def HasV8_1a         : Predicate<"Subtarget->hasV8_1aOps()">,
 215                                  AssemblerPredicate<"HasV8_1aOps", "armv8.1a">;
 216 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 217 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 218                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 219 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 220                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 221 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 222                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 223 def HasDPVFP         : Predicate<"!Subtarget->isFPOnlySP()">,
 224                                  AssemblerPredicate<"!FeatureVFPOnlySP",
 225                                                     "double precision VFP">;
 226 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 227                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 228 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 229                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 230 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 231                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 232 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
 233                                  AssemblerPredicate<"FeatureCRC", "crc">;
 234 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 235                                  AssemblerPredicate<"FeatureFP16","half-float">;
 236 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 237                                  AssemblerPredicate<"FeatureHWDiv", "divide in THUMB">;
 238 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 239                                  AssemblerPredicate<"FeatureHWDivARM", "divide in ARM">;
 240 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 241                                  AssemblerPredicate<"FeatureT2XtPk",
 242                                                      "pack/extract">;
 243 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 244                                  AssemblerPredicate<"FeatureDSPThumb2",
 245                                                     "thumb2-dsp">;
 246 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 247                                  AssemblerPredicate<"FeatureDB",
 248                                                     "data-barriers">;
 249 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 250                                  AssemblerPredicate<"FeatureMP",
 251                                                     "mp-extensions">;
 252 def HasVirtualization: Predicate<"false">,
 253                                  AssemblerPredicate<"FeatureVirtualization",
 254                                                    "virtualization-extensions">;
 255 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 256                                  AssemblerPredicate<"FeatureTrustZone",
 257                                                     "TrustZone">;
 258 def HasZCZ           : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 259 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 260 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 261 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 262                                  AssemblerPredicate<"ModeThumb", "thumb">;
 263 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 264 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 265                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 266                                                     "thumb2">;
 267 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 268                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 269 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 270                                  AssemblerPredicate<"!FeatureMClass",
 271                                                     "!armv*m">;
 272 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 273                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 274 def IsMachO          : Predicate<"Subtarget->isTargetMachO()">;
 275 def IsNotMachO       : Predicate<"!Subtarget->isTargetMachO()">;
 276 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 277 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 278                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 279 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 280
 281 // FIXME: Eventually this will be just "hasV6T2Ops".
 282 def UseMovt          : Predicate<"Subtarget->useMovt(*MF)">;
 283 def DontUseMovt      : Predicate<"!Subtarget->useMovt(*MF)">;
 284 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 285 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 286
 287 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 288 // But only select them if more precision in FP computation is allowed.
 289 // Do not use them for Darwin platforms.
 290 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 291                                  " FPOpFusion::Fast && "
 292                                  " Subtarget->hasVFP4()) && "
 293                                  "!Subtarget->isTargetDarwin()">;
 294 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 295                                  " FPOpFusion::Fast &&"
 296                                  " Subtarget->hasVFP4()) || "
 297                                  "Subtarget->isTargetDarwin()">;
 298
 299 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 300 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 301 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 302
 303 // VDUP.32 is microcoded on Swift - prefer VMOV.
 304 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 305 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 306
 307 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 308 // this allows more effective execution domain optimization. See
 309 // setExecutionDomain().
 310 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 311 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 312
 313 def IsLE             : Predicate<"MF->getDataLayout().isLittleEndian()">;
 314 def IsBE             : Predicate<"MF->getDataLayout().isBigEndian()">;
 315
 316 //===----------------------------------------------------------------------===//
 317 // ARM Flag Definitions.
 318
 319 class RegConstraint<string C> {
 320   string Constraints = C;
 321 }
 322
 323 //===----------------------------------------------------------------------===//
 324 //  ARM specific transformation functions and pattern fragments.
 325 //
 326
 327 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 328 def imm_neg_XFORM : SDNodeXForm<imm, [{
 329   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), SDLoc(N), MVT::i32);
 330 }]>;
 331
 332 // imm_not_XFORM - Return the complement of a i32 immediate value.
 333 def imm_not_XFORM : SDNodeXForm<imm, [{
 334   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), SDLoc(N), MVT::i32);
 335 }]>;
 336
 337 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 338 def imm16_31 : ImmLeaf<i32, [{
 339   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 340 }]>;
 341
 342 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 343 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 344   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 345 }]>;
 346
 347 /// Split a 32-bit immediate into two 16 bit parts.
 348 def hi16 : SDNodeXForm<imm, [{
 349   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, SDLoc(N),
 350                                    MVT::i32);
 351 }]>;
 352
 353 def lo16AllZero : PatLeaf<(i32 imm), [{
 354   // Returns true if all low 16-bits are 0.
 355   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 356 }], hi16>;
 357
 358 class BinOpWithFlagFrag<dag res> :
 359       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 360 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 361 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 362
 363 // An 'and' node with a single use.
 364 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 365   return N->hasOneUse();
 366 }]>;
 367
 368 // An 'xor' node with a single use.
 369 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 370   return N->hasOneUse();
 371 }]>;
 372
 373 // An 'fmul' node with a single use.
 374 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 375   return N->hasOneUse();
 376 }]>;
 377
 378 // An 'fadd' node which checks for single non-hazardous use.
 379 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 380   return hasNoVMLxHazardUse(N);
 381 }]>;
 382
 383 // An 'fsub' node which checks for single non-hazardous use.
 384 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 385   return hasNoVMLxHazardUse(N);
 386 }]>;
 387
 388 //===----------------------------------------------------------------------===//
 389 // Operand Definitions.
 390 //
 391
 392 // Immediate operands with a shared generic asm render method.
 393 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 394
 395 // Operands that are part of a memory addressing mode.
 396 class MemOperand : Operand<i32> { let OperandType = "OPERAND_MEMORY"; }
 397
 398 // Branch target.
 399 // FIXME: rename brtarget to t2_brtarget
 400 def brtarget : Operand<OtherVT> {
 401   let EncoderMethod = "getBranchTargetOpValue";
 402   let OperandType = "OPERAND_PCREL";
 403   let DecoderMethod = "DecodeT2BROperand";
 404 }
 405
 406 // FIXME: get rid of this one?
 407 def uncondbrtarget : Operand<OtherVT> {
 408   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 409   let OperandType = "OPERAND_PCREL";
 410 }
 411
 412 // Branch target for ARM. Handles conditional/unconditional
 413 def br_target : Operand<OtherVT> {
 414   let EncoderMethod = "getARMBranchTargetOpValue";
 415   let OperandType = "OPERAND_PCREL";
 416 }
 417
 418 // Call target.
 419 // FIXME: rename bltarget to t2_bl_target?
 420 def bltarget : Operand<i32> {
 421   // Encoded the same as branch targets.
 422   let EncoderMethod = "getBranchTargetOpValue";
 423   let OperandType = "OPERAND_PCREL";
 424 }
 425
 426 // Call target for ARM. Handles conditional/unconditional
 427 // FIXME: rename bl_target to t2_bltarget?
 428 def bl_target : Operand<i32> {
 429   let EncoderMethod = "getARMBLTargetOpValue";
 430   let OperandType = "OPERAND_PCREL";
 431 }
 432
 433 def blx_target : Operand<i32> {
 434   let EncoderMethod = "getARMBLXTargetOpValue";
 435   let OperandType = "OPERAND_PCREL";
 436 }
 437
 438 // A list of registers separated by comma. Used by load/store multiple.
 439 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 440 def reglist : Operand<i32> {
 441   let EncoderMethod = "getRegisterListOpValue";
 442   let ParserMatchClass = RegListAsmOperand;
 443   let PrintMethod = "printRegisterList";
 444   let DecoderMethod = "DecodeRegListOperand";
 445 }
 446
 447 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 448
 449 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 450 def dpr_reglist : Operand<i32> {
 451   let EncoderMethod = "getRegisterListOpValue";
 452   let ParserMatchClass = DPRRegListAsmOperand;
 453   let PrintMethod = "printRegisterList";
 454   let DecoderMethod = "DecodeDPRRegListOperand";
 455 }
 456
 457 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 458 def spr_reglist : Operand<i32> {
 459   let EncoderMethod = "getRegisterListOpValue";
 460   let ParserMatchClass = SPRRegListAsmOperand;
 461   let PrintMethod = "printRegisterList";
 462   let DecoderMethod = "DecodeSPRRegListOperand";
 463 }
 464
 465 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 466 def cpinst_operand : Operand<i32> {
 467   let PrintMethod = "printCPInstOperand";
 468 }
 469
 470 // Local PC labels.
 471 def pclabel : Operand<i32> {
 472   let PrintMethod = "printPCLabel";
 473 }
 474
 475 // ADR instruction labels.
 476 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 477 def adrlabel : Operand<i32> {
 478   let EncoderMethod = "getAdrLabelOpValue";
 479   let ParserMatchClass = AdrLabelAsmOperand;
 480   let PrintMethod = "printAdrLabelOperand<0>";
 481 }
 482
 483 def neon_vcvt_imm32 : Operand<i32> {
 484   let EncoderMethod = "getNEONVcvtImm32OpValue";
 485   let DecoderMethod = "DecodeVCVTImmOperand";
 486 }
 487
 488 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 489 def rot_imm_XFORM: SDNodeXForm<imm, [{
 490   switch (N->getZExtValue()){
 491   default: llvm_unreachable(nullptr);
 492   case 0:  return CurDAG->getTargetConstant(0, SDLoc(N), MVT::i32);
 493   case 8:  return CurDAG->getTargetConstant(1, SDLoc(N), MVT::i32);
 494   case 16: return CurDAG->getTargetConstant(2, SDLoc(N), MVT::i32);
 495   case 24: return CurDAG->getTargetConstant(3, SDLoc(N), MVT::i32);
 496   }
 497 }]>;
 498 def RotImmAsmOperand : AsmOperandClass {
 499   let Name = "RotImm";
 500   let ParserMethod = "parseRotImm";
 501 }
 502 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 503     int32_t v = N->getZExtValue();
 504     return v == 8 || v == 16 || v == 24; }],
 505     rot_imm_XFORM> {
 506   let PrintMethod = "printRotImmOperand";
 507   let ParserMatchClass = RotImmAsmOperand;
 508 }
 509
 510 // shift_imm: An integer that encodes a shift amount and the type of shift
 511 // (asr or lsl). The 6-bit immediate encodes as:
 512 //    {5}     0 ==> lsl
 513 //            1     asr
 514 //    {4-0}   imm5 shift amount.
 515 //            asr #32 encoded as imm5 == 0.
 516 def ShifterImmAsmOperand : AsmOperandClass {
 517   let Name = "ShifterImm";
 518   let ParserMethod = "parseShifterImm";
 519 }
 520 def shift_imm : Operand<i32> {
 521   let PrintMethod = "printShiftImmOperand";
 522   let ParserMatchClass = ShifterImmAsmOperand;
 523 }
 524
 525 // shifter_operand operands: so_reg_reg, so_reg_imm, and mod_imm.
 526 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 527 def so_reg_reg : Operand<i32>,  // reg reg imm
 528                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 529                                 [shl, srl, sra, rotr]> {
 530   let EncoderMethod = "getSORegRegOpValue";
 531   let PrintMethod = "printSORegRegOperand";
 532   let DecoderMethod = "DecodeSORegRegOperand";
 533   let ParserMatchClass = ShiftedRegAsmOperand;
 534   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 535 }
 536
 537 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 538 def so_reg_imm : Operand<i32>, // reg imm
 539                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 540                                 [shl, srl, sra, rotr]> {
 541   let EncoderMethod = "getSORegImmOpValue";
 542   let PrintMethod = "printSORegImmOperand";
 543   let DecoderMethod = "DecodeSORegImmOperand";
 544   let ParserMatchClass = ShiftedImmAsmOperand;
 545   let MIOperandInfo = (ops GPR, i32imm);
 546 }
 547
 548 // FIXME: Does this need to be distinct from so_reg?
 549 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 550                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 551                                   [shl,srl,sra,rotr]> {
 552   let EncoderMethod = "getSORegRegOpValue";
 553   let PrintMethod = "printSORegRegOperand";
 554   let DecoderMethod = "DecodeSORegRegOperand";
 555   let ParserMatchClass = ShiftedRegAsmOperand;
 556   let MIOperandInfo = (ops GPR, GPR, i32imm);
 557 }
 558
 559 // FIXME: Does this need to be distinct from so_reg?
 560 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 561                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 562                                   [shl,srl,sra,rotr]> {
 563   let EncoderMethod = "getSORegImmOpValue";
 564   let PrintMethod = "printSORegImmOperand";
 565   let DecoderMethod = "DecodeSORegImmOperand";
 566   let ParserMatchClass = ShiftedImmAsmOperand;
 567   let MIOperandInfo = (ops GPR, i32imm);
 568 }
 569
 570 // mod_imm: match a 32-bit immediate operand, which can be encoded into
 571 // a 12-bit immediate; an 8-bit integer and a 4-bit rotator (See ARMARM
 572 // - "Modified Immediate Constants"). Within the MC layer we keep this
 573 // immediate in its encoded form.
 574 def ModImmAsmOperand: AsmOperandClass {
 575   let Name = "ModImm";
 576   let ParserMethod = "parseModImm";
 577 }
 578 def mod_imm : Operand<i32>, ImmLeaf<i32, [{
 579     return ARM_AM::getSOImmVal(Imm) != -1;
 580   }]> {
 581   let EncoderMethod = "getModImmOpValue";
 582   let PrintMethod = "printModImmOperand";
 583   let ParserMatchClass = ModImmAsmOperand;
 584 }
 585
 586 // Note: the patterns mod_imm_not and mod_imm_neg do not require an encoder
 587 // method and such, as they are only used on aliases (Pat<> and InstAlias<>).
 588 // The actual parsing, encoding, decoding are handled by the destination
 589 // instructions, which use mod_imm.
 590
 591 def ModImmNotAsmOperand : AsmOperandClass { let Name = "ModImmNot"; }
 592 def mod_imm_not : Operand<i32>, PatLeaf<(imm), [{
 593     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 594   }], imm_not_XFORM> {
 595   let ParserMatchClass = ModImmNotAsmOperand;
 596 }
 597
 598 def ModImmNegAsmOperand : AsmOperandClass { let Name = "ModImmNeg"; }
 599 def mod_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 600     unsigned Value = -(unsigned)N->getZExtValue();
 601     return Value && ARM_AM::getSOImmVal(Value) != -1;
 602   }], imm_neg_XFORM> {
 603   let ParserMatchClass = ModImmNegAsmOperand;
 604 }
 605
 606 /// arm_i32imm - True for +V6T2, or when isSOImmTwoParVal()
 607 def arm_i32imm : PatLeaf<(imm), [{
 608   if (Subtarget->useMovt(*MF))
 609     return true;
 610   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 611 }]>;
 612
 613 /// imm0_1 predicate - Immediate in the range [0,1].
 614 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 615 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 616
 617 /// imm0_3 predicate - Immediate in the range [0,3].
 618 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 619 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 620
 621 /// imm0_7 predicate - Immediate in the range [0,7].
 622 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 623 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 624   return Imm >= 0 && Imm < 8;
 625 }]> {
 626   let ParserMatchClass = Imm0_7AsmOperand;
 627 }
 628
 629 /// imm8 predicate - Immediate is exactly 8.
 630 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 631 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 632   let ParserMatchClass = Imm8AsmOperand;
 633 }
 634
 635 /// imm16 predicate - Immediate is exactly 16.
 636 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 637 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 638   let ParserMatchClass = Imm16AsmOperand;
 639 }
 640
 641 /// imm32 predicate - Immediate is exactly 32.
 642 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 643 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 644   let ParserMatchClass = Imm32AsmOperand;
 645 }
 646
 647 def imm8_or_16 : ImmLeaf<i32, [{ return Imm == 8 || Imm == 16;}]>;
 648
 649 /// imm1_7 predicate - Immediate in the range [1,7].
 650 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 651 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 652   let ParserMatchClass = Imm1_7AsmOperand;
 653 }
 654
 655 /// imm1_15 predicate - Immediate in the range [1,15].
 656 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 657 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 658   let ParserMatchClass = Imm1_15AsmOperand;
 659 }
 660
 661 /// imm1_31 predicate - Immediate in the range [1,31].
 662 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 663 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 664   let ParserMatchClass = Imm1_31AsmOperand;
 665 }
 666
 667 /// imm0_15 predicate - Immediate in the range [0,15].
 668 def Imm0_15AsmOperand: ImmAsmOperand {
 669   let Name = "Imm0_15";
 670   let DiagnosticType = "ImmRange0_15";
 671 }
 672 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 673   return Imm >= 0 && Imm < 16;
 674 }]> {
 675   let ParserMatchClass = Imm0_15AsmOperand;
 676 }
 677
 678 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 679 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 680 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 681   return Imm >= 0 && Imm < 32;
 682 }]> {
 683   let ParserMatchClass = Imm0_31AsmOperand;
 684 }
 685
 686 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 687 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 688 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 689   return Imm >= 0 && Imm < 32;
 690 }]> {
 691   let ParserMatchClass = Imm0_32AsmOperand;
 692 }
 693
 694 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 695 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 696 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 697   return Imm >= 0 && Imm < 64;
 698 }]> {
 699   let ParserMatchClass = Imm0_63AsmOperand;
 700 }
 701
 702 /// imm0_239 predicate - Immediate in the range [0,239].
 703 def Imm0_239AsmOperand : ImmAsmOperand {
 704   let Name = "Imm0_239";
 705   let DiagnosticType = "ImmRange0_239";
 706 }
 707 def imm0_239 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 240; }]> {
 708   let ParserMatchClass = Imm0_239AsmOperand;
 709 }
 710
 711 /// imm0_255 predicate - Immediate in the range [0,255].
 712 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 713 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 714   let ParserMatchClass = Imm0_255AsmOperand;
 715 }
 716
 717 /// imm0_65535 - An immediate is in the range [0.65535].
 718 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 719 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 720   return Imm >= 0 && Imm < 65536;
 721 }]> {
 722   let ParserMatchClass = Imm0_65535AsmOperand;
 723 }
 724
 725 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 726 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 727   return -Imm >= 0 && -Imm < 65536;
 728 }]>;
 729
 730 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 731 // a relocatable expression.
 732 //
 733 // FIXME: This really needs a Thumb version separate from the ARM version.
 734 // While the range is the same, and can thus use the same match class,
 735 // the encoding is different so it should have a different encoder method.
 736 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 737 def imm0_65535_expr : Operand<i32> {
 738   let EncoderMethod = "getHiLo16ImmOpValue";
 739   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 740 }
 741
 742 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 743 def imm256_65535_expr : Operand<i32> {
 744   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 745 }
 746
 747 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 748 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 749 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 750   return Imm >= 0 && Imm <= 0xffffff;
 751 }]> {
 752   let ParserMatchClass = Imm24bitAsmOperand;
 753 }
 754
 755
 756 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 757 /// e.g., 0xf000ffff
 758 def BitfieldAsmOperand : AsmOperandClass {
 759   let Name = "Bitfield";
 760   let ParserMethod = "parseBitfield";
 761 }
 762
 763 def bf_inv_mask_imm : Operand<i32>,
 764                       PatLeaf<(imm), [{
 765   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 766 }] > {
 767   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 768   let PrintMethod = "printBitfieldInvMaskImmOperand";
 769   let DecoderMethod = "DecodeBitfieldMaskOperand";
 770   let ParserMatchClass = BitfieldAsmOperand;
 771 }
 772
 773 def imm1_32_XFORM: SDNodeXForm<imm, [{
 774   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, SDLoc(N),
 775                                    MVT::i32);
 776 }]>;
 777 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 778 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 779    uint64_t Imm = N->getZExtValue();
 780    return Imm > 0 && Imm <= 32;
 781  }],
 782     imm1_32_XFORM> {
 783   let PrintMethod = "printImmPlusOneOperand";
 784   let ParserMatchClass = Imm1_32AsmOperand;
 785 }
 786
 787 def imm1_16_XFORM: SDNodeXForm<imm, [{
 788   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, SDLoc(N),
 789                                    MVT::i32);
 790 }]>;
 791 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 792 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 793     imm1_16_XFORM> {
 794   let PrintMethod = "printImmPlusOneOperand";
 795   let ParserMatchClass = Imm1_16AsmOperand;
 796 }
 797
 798 // Define ARM specific addressing modes.
 799 // addrmode_imm12 := reg +/- imm12
 800 //
 801 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 802 class AddrMode_Imm12 : MemOperand,
 803                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 804   // 12-bit immediate operand. Note that instructions using this encode
 805   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 806   // immediate values are as normal.
 807
 808   let EncoderMethod = "getAddrModeImm12OpValue";
 809   let DecoderMethod = "DecodeAddrModeImm12Operand";
 810   let ParserMatchClass = MemImm12OffsetAsmOperand;
 811   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 812 }
 813
 814 def addrmode_imm12 : AddrMode_Imm12 {
 815   let PrintMethod = "printAddrModeImm12Operand<false>";
 816 }
 817
 818 def addrmode_imm12_pre : AddrMode_Imm12 {
 819   let PrintMethod = "printAddrModeImm12Operand<true>";
 820 }
 821
 822 // ldst_so_reg := reg +/- reg shop imm
 823 //
 824 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 825 def ldst_so_reg : MemOperand,
 826                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 827   let EncoderMethod = "getLdStSORegOpValue";
 828   // FIXME: Simplify the printer
 829   let PrintMethod = "printAddrMode2Operand";
 830   let DecoderMethod = "DecodeSORegMemOperand";
 831   let ParserMatchClass = MemRegOffsetAsmOperand;
 832   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 833 }
 834
 835 // postidx_imm8 := +/- [0,255]
 836 //
 837 // 9 bit value:
 838 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 839 //  {7-0}     [0,255] imm8 value.
 840 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 841 def postidx_imm8 : MemOperand {
 842   let PrintMethod = "printPostIdxImm8Operand";
 843   let ParserMatchClass = PostIdxImm8AsmOperand;
 844   let MIOperandInfo = (ops i32imm);
 845 }
 846
 847 // postidx_imm8s4 := +/- [0,1020]
 848 //
 849 // 9 bit value:
 850 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 851 //  {7-0}     [0,255] imm8 value, scaled by 4.
 852 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 853 def postidx_imm8s4 : MemOperand {
 854   let PrintMethod = "printPostIdxImm8s4Operand";
 855   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 856   let MIOperandInfo = (ops i32imm);
 857 }
 858
 859
 860 // postidx_reg := +/- reg
 861 //
 862 def PostIdxRegAsmOperand : AsmOperandClass {
 863   let Name = "PostIdxReg";
 864   let ParserMethod = "parsePostIdxReg";
 865 }
 866 def postidx_reg : MemOperand {
 867   let EncoderMethod = "getPostIdxRegOpValue";
 868   let DecoderMethod = "DecodePostIdxReg";
 869   let PrintMethod = "printPostIdxRegOperand";
 870   let ParserMatchClass = PostIdxRegAsmOperand;
 871   let MIOperandInfo = (ops GPRnopc, i32imm);
 872 }
 873
 874
 875 // addrmode2 := reg +/- imm12
 876 //           := reg +/- reg shop imm
 877 //
 878 // FIXME: addrmode2 should be refactored the rest of the way to always
 879 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 880 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 881 def addrmode2 : MemOperand,
 882                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 883   let EncoderMethod = "getAddrMode2OpValue";
 884   let PrintMethod = "printAddrMode2Operand";
 885   let ParserMatchClass = AddrMode2AsmOperand;
 886   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 887 }
 888
 889 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 890   let Name = "PostIdxRegShifted";
 891   let ParserMethod = "parsePostIdxReg";
 892 }
 893 def am2offset_reg : MemOperand,
 894                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 895                 [], [SDNPWantRoot]> {
 896   let EncoderMethod = "getAddrMode2OffsetOpValue";
 897   let PrintMethod = "printAddrMode2OffsetOperand";
 898   // When using this for assembly, it's always as a post-index offset.
 899   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 900   let MIOperandInfo = (ops GPRnopc, i32imm);
 901 }
 902
 903 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 904 // the GPR is purely vestigal at this point.
 905 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 906 def am2offset_imm : MemOperand,
 907                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 908                 [], [SDNPWantRoot]> {
 909   let EncoderMethod = "getAddrMode2OffsetOpValue";
 910   let PrintMethod = "printAddrMode2OffsetOperand";
 911   let ParserMatchClass = AM2OffsetImmAsmOperand;
 912   let MIOperandInfo = (ops GPRnopc, i32imm);
 913 }
 914
 915
 916 // addrmode3 := reg +/- reg
 917 // addrmode3 := reg +/- imm8
 918 //
 919 // FIXME: split into imm vs. reg versions.
 920 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 921 class AddrMode3 : MemOperand,
 922                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 923   let EncoderMethod = "getAddrMode3OpValue";
 924   let ParserMatchClass = AddrMode3AsmOperand;
 925   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 926 }
 927
 928 def addrmode3 : AddrMode3
 929 {
 930   let PrintMethod = "printAddrMode3Operand<false>";
 931 }
 932
 933 def addrmode3_pre : AddrMode3
 934 {
 935   let PrintMethod = "printAddrMode3Operand<true>";
 936 }
 937
 938 // FIXME: split into imm vs. reg versions.
 939 // FIXME: parser method to handle +/- register.
 940 def AM3OffsetAsmOperand : AsmOperandClass {
 941   let Name = "AM3Offset";
 942   let ParserMethod = "parseAM3Offset";
 943 }
 944 def am3offset : MemOperand,
 945                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 946                                [], [SDNPWantRoot]> {
 947   let EncoderMethod = "getAddrMode3OffsetOpValue";
 948   let PrintMethod = "printAddrMode3OffsetOperand";
 949   let ParserMatchClass = AM3OffsetAsmOperand;
 950   let MIOperandInfo = (ops GPR, i32imm);
 951 }
 952
 953 // ldstm_mode := {ia, ib, da, db}
 954 //
 955 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 956   let EncoderMethod = "getLdStmModeOpValue";
 957   let PrintMethod = "printLdStmModeOperand";
 958 }
 959
 960 // addrmode5 := reg +/- imm8*4
 961 //
 962 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 963 class AddrMode5 : MemOperand,
 964                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 965   let EncoderMethod = "getAddrMode5OpValue";
 966   let DecoderMethod = "DecodeAddrMode5Operand";
 967   let ParserMatchClass = AddrMode5AsmOperand;
 968   let MIOperandInfo = (ops GPR:$base, i32imm);
 969 }
 970
 971 def addrmode5 : AddrMode5 {
 972    let PrintMethod = "printAddrMode5Operand<false>";
 973 }
 974
 975 def addrmode5_pre : AddrMode5 {
 976    let PrintMethod = "printAddrMode5Operand<true>";
 977 }
 978
 979 // addrmode6 := reg with optional alignment
 980 //
 981 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 982 def addrmode6 : MemOperand,
 983                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 984   let PrintMethod = "printAddrMode6Operand";
 985   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 986   let EncoderMethod = "getAddrMode6AddressOpValue";
 987   let DecoderMethod = "DecodeAddrMode6Operand";
 988   let ParserMatchClass = AddrMode6AsmOperand;
 989 }
 990
 991 def am6offset : MemOperand,
 992                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 993                                [], [SDNPWantRoot]> {
 994   let PrintMethod = "printAddrMode6OffsetOperand";
 995   let MIOperandInfo = (ops GPR);
 996   let EncoderMethod = "getAddrMode6OffsetOpValue";
 997   let DecoderMethod = "DecodeGPRRegisterClass";
 998 }
 999
1000 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
1001 // (single element from one lane) for size 32.
1002 def addrmode6oneL32 : MemOperand,
1003                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1004   let PrintMethod = "printAddrMode6Operand";
1005   let MIOperandInfo = (ops GPR:$addr, i32imm);
1006   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
1007 }
1008
1009 // Base class for addrmode6 with specific alignment restrictions.
1010 class AddrMode6Align : MemOperand,
1011                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1012   let PrintMethod = "printAddrMode6Operand";
1013   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
1014   let EncoderMethod = "getAddrMode6AddressOpValue";
1015   let DecoderMethod = "DecodeAddrMode6Operand";
1016 }
1017
1018 // Special version of addrmode6 to handle no allowed alignment encoding for
1019 // VLD/VST instructions and checking the alignment is not specified.
1020 def AddrMode6AlignNoneAsmOperand : AsmOperandClass {
1021   let Name = "AlignedMemoryNone";
1022   let DiagnosticType = "AlignedMemoryRequiresNone";
1023 }
1024 def addrmode6alignNone : AddrMode6Align {
1025   // The alignment specifier can only be omitted.
1026   let ParserMatchClass = AddrMode6AlignNoneAsmOperand;
1027 }
1028
1029 // Special version of addrmode6 to handle 16-bit alignment encoding for
1030 // VLD/VST instructions and checking the alignment value.
1031 def AddrMode6Align16AsmOperand : AsmOperandClass {
1032   let Name = "AlignedMemory16";
1033   let DiagnosticType = "AlignedMemoryRequires16";
1034 }
1035 def addrmode6align16 : AddrMode6Align {
1036   // The alignment specifier can only be 16 or omitted.
1037   let ParserMatchClass = AddrMode6Align16AsmOperand;
1038 }
1039
1040 // Special version of addrmode6 to handle 32-bit alignment encoding for
1041 // VLD/VST instructions and checking the alignment value.
1042 def AddrMode6Align32AsmOperand : AsmOperandClass {
1043   let Name = "AlignedMemory32";
1044   let DiagnosticType = "AlignedMemoryRequires32";
1045 }
1046 def addrmode6align32 : AddrMode6Align {
1047   // The alignment specifier can only be 32 or omitted.
1048   let ParserMatchClass = AddrMode6Align32AsmOperand;
1049 }
1050
1051 // Special version of addrmode6 to handle 64-bit alignment encoding for
1052 // VLD/VST instructions and checking the alignment value.
1053 def AddrMode6Align64AsmOperand : AsmOperandClass {
1054   let Name = "AlignedMemory64";
1055   let DiagnosticType = "AlignedMemoryRequires64";
1056 }
1057 def addrmode6align64 : AddrMode6Align {
1058   // The alignment specifier can only be 64 or omitted.
1059   let ParserMatchClass = AddrMode6Align64AsmOperand;
1060 }
1061
1062 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1063 // for VLD/VST instructions and checking the alignment value.
1064 def AddrMode6Align64or128AsmOperand : AsmOperandClass {
1065   let Name = "AlignedMemory64or128";
1066   let DiagnosticType = "AlignedMemoryRequires64or128";
1067 }
1068 def addrmode6align64or128 : AddrMode6Align {
1069   // The alignment specifier can only be 64, 128 or omitted.
1070   let ParserMatchClass = AddrMode6Align64or128AsmOperand;
1071 }
1072
1073 // Special version of addrmode6 to handle 64-bit, 128-bit or 256-bit alignment
1074 // encoding for VLD/VST instructions and checking the alignment value.
1075 def AddrMode6Align64or128or256AsmOperand : AsmOperandClass {
1076   let Name = "AlignedMemory64or128or256";
1077   let DiagnosticType = "AlignedMemoryRequires64or128or256";
1078 }
1079 def addrmode6align64or128or256 : AddrMode6Align {
1080   // The alignment specifier can only be 64, 128, 256 or omitted.
1081   let ParserMatchClass = AddrMode6Align64or128or256AsmOperand;
1082 }
1083
1084 // Special version of addrmode6 to handle alignment encoding for VLD-dup
1085 // instructions, specifically VLD4-dup.
1086 def addrmode6dup : MemOperand,
1087                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1088   let PrintMethod = "printAddrMode6Operand";
1089   let MIOperandInfo = (ops GPR:$addr, i32imm);
1090   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1091   // FIXME: This is close, but not quite right. The alignment specifier is
1092   // different.
1093   let ParserMatchClass = AddrMode6AsmOperand;
1094 }
1095
1096 // Base class for addrmode6dup with specific alignment restrictions.
1097 class AddrMode6DupAlign : MemOperand,
1098                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1099   let PrintMethod = "printAddrMode6Operand";
1100   let MIOperandInfo = (ops GPR:$addr, i32imm);
1101   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1102 }
1103
1104 // Special version of addrmode6 to handle no allowed alignment encoding for
1105 // VLD-dup instruction and checking the alignment is not specified.
1106 def AddrMode6dupAlignNoneAsmOperand : AsmOperandClass {
1107   let Name = "DupAlignedMemoryNone";
1108   let DiagnosticType = "DupAlignedMemoryRequiresNone";
1109 }
1110 def addrmode6dupalignNone : AddrMode6DupAlign {
1111   // The alignment specifier can only be omitted.
1112   let ParserMatchClass = AddrMode6dupAlignNoneAsmOperand;
1113 }
1114
1115 // Special version of addrmode6 to handle 16-bit alignment encoding for VLD-dup
1116 // instruction and checking the alignment value.
1117 def AddrMode6dupAlign16AsmOperand : AsmOperandClass {
1118   let Name = "DupAlignedMemory16";
1119   let DiagnosticType = "DupAlignedMemoryRequires16";
1120 }
1121 def addrmode6dupalign16 : AddrMode6DupAlign {
1122   // The alignment specifier can only be 16 or omitted.
1123   let ParserMatchClass = AddrMode6dupAlign16AsmOperand;
1124 }
1125
1126 // Special version of addrmode6 to handle 32-bit alignment encoding for VLD-dup
1127 // instruction and checking the alignment value.
1128 def AddrMode6dupAlign32AsmOperand : AsmOperandClass {
1129   let Name = "DupAlignedMemory32";
1130   let DiagnosticType = "DupAlignedMemoryRequires32";
1131 }
1132 def addrmode6dupalign32 : AddrMode6DupAlign {
1133   // The alignment specifier can only be 32 or omitted.
1134   let ParserMatchClass = AddrMode6dupAlign32AsmOperand;
1135 }
1136
1137 // Special version of addrmode6 to handle 64-bit alignment encoding for VLD
1138 // instructions and checking the alignment value.
1139 def AddrMode6dupAlign64AsmOperand : AsmOperandClass {
1140   let Name = "DupAlignedMemory64";
1141   let DiagnosticType = "DupAlignedMemoryRequires64";
1142 }
1143 def addrmode6dupalign64 : AddrMode6DupAlign {
1144   // The alignment specifier can only be 64 or omitted.
1145   let ParserMatchClass = AddrMode6dupAlign64AsmOperand;
1146 }
1147
1148 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1149 // for VLD instructions and checking the alignment value.
1150 def AddrMode6dupAlign64or128AsmOperand : AsmOperandClass {
1151   let Name = "DupAlignedMemory64or128";
1152   let DiagnosticType = "DupAlignedMemoryRequires64or128";
1153 }
1154 def addrmode6dupalign64or128 : AddrMode6DupAlign {
1155   // The alignment specifier can only be 64, 128 or omitted.
1156   let ParserMatchClass = AddrMode6dupAlign64or128AsmOperand;
1157 }
1158
1159 // addrmodepc := pc + reg
1160 //
1161 def addrmodepc : MemOperand,
1162                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
1163   let PrintMethod = "printAddrModePCOperand";
1164   let MIOperandInfo = (ops GPR, i32imm);
1165 }
1166
1167 // addr_offset_none := reg
1168 //
1169 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1170 def addr_offset_none : MemOperand,
1171                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1172   let PrintMethod = "printAddrMode7Operand";
1173   let DecoderMethod = "DecodeAddrMode7Operand";
1174   let ParserMatchClass = MemNoOffsetAsmOperand;
1175   let MIOperandInfo = (ops GPR:$base);
1176 }
1177
1178 def nohash_imm : Operand<i32> {
1179   let PrintMethod = "printNoHashImmediate";
1180 }
1181
1182 def CoprocNumAsmOperand : AsmOperandClass {
1183   let Name = "CoprocNum";
1184   let ParserMethod = "parseCoprocNumOperand";
1185 }
1186 def p_imm : Operand<i32> {
1187   let PrintMethod = "printPImmediate";
1188   let ParserMatchClass = CoprocNumAsmOperand;
1189   let DecoderMethod = "DecodeCoprocessor";
1190 }
1191
1192 def CoprocRegAsmOperand : AsmOperandClass {
1193   let Name = "CoprocReg";
1194   let ParserMethod = "parseCoprocRegOperand";
1195 }
1196 def c_imm : Operand<i32> {
1197   let PrintMethod = "printCImmediate";
1198   let ParserMatchClass = CoprocRegAsmOperand;
1199 }
1200 def CoprocOptionAsmOperand : AsmOperandClass {
1201   let Name = "CoprocOption";
1202   let ParserMethod = "parseCoprocOptionOperand";
1203 }
1204 def coproc_option_imm : Operand<i32> {
1205   let PrintMethod = "printCoprocOptionImm";
1206   let ParserMatchClass = CoprocOptionAsmOperand;
1207 }
1208
1209 //===----------------------------------------------------------------------===//
1210
1211 include "ARMInstrFormats.td"
1212
1213 //===----------------------------------------------------------------------===//
1214 // Multiclass helpers...
1215 //
1216
1217 /// AsI1_bin_irs - Defines a set of (op r, {mod_imm|r|so_reg}) patterns for a
1218 /// binop that produces a value.
1219 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1220 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1221                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1222                         PatFrag opnode, bit Commutable = 0> {
1223   // The register-immediate version is re-materializable. This is useful
1224   // in particular for taking the address of a local.
1225   let isReMaterializable = 1 in {
1226   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1227                iii, opc, "\t$Rd, $Rn, $imm",
1228                [(set GPR:$Rd, (opnode GPR:$Rn, mod_imm:$imm))]>,
1229            Sched<[WriteALU, ReadALU]> {
1230     bits<4> Rd;
1231     bits<4> Rn;
1232     bits<12> imm;
1233     let Inst{25} = 1;
1234     let Inst{19-16} = Rn;
1235     let Inst{15-12} = Rd;
1236     let Inst{11-0} = imm;
1237   }
1238   }
1239   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1240                iir, opc, "\t$Rd, $Rn, $Rm",
1241                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1242            Sched<[WriteALU, ReadALU, ReadALU]> {
1243     bits<4> Rd;
1244     bits<4> Rn;
1245     bits<4> Rm;
1246     let Inst{25} = 0;
1247     let isCommutable = Commutable;
1248     let Inst{19-16} = Rn;
1249     let Inst{15-12} = Rd;
1250     let Inst{11-4} = 0b00000000;
1251     let Inst{3-0} = Rm;
1252   }
1253
1254   def rsi : AsI1<opcod, (outs GPR:$Rd),
1255                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1256                iis, opc, "\t$Rd, $Rn, $shift",
1257                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1258             Sched<[WriteALUsi, ReadALU]> {
1259     bits<4> Rd;
1260     bits<4> Rn;
1261     bits<12> shift;
1262     let Inst{25} = 0;
1263     let Inst{19-16} = Rn;
1264     let Inst{15-12} = Rd;
1265     let Inst{11-5} = shift{11-5};
1266     let Inst{4} = 0;
1267     let Inst{3-0} = shift{3-0};
1268   }
1269
1270   def rsr : AsI1<opcod, (outs GPR:$Rd),
1271                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1272                iis, opc, "\t$Rd, $Rn, $shift",
1273                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1274             Sched<[WriteALUsr, ReadALUsr]> {
1275     bits<4> Rd;
1276     bits<4> Rn;
1277     bits<12> shift;
1278     let Inst{25} = 0;
1279     let Inst{19-16} = Rn;
1280     let Inst{15-12} = Rd;
1281     let Inst{11-8} = shift{11-8};
1282     let Inst{7} = 0;
1283     let Inst{6-5} = shift{6-5};
1284     let Inst{4} = 1;
1285     let Inst{3-0} = shift{3-0};
1286   }
1287 }
1288
1289 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1290 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1291 /// it is equivalent to the AsI1_bin_irs counterpart.
1292 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1293 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1294                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1295                         PatFrag opnode, bit Commutable = 0> {
1296   // The register-immediate version is re-materializable. This is useful
1297   // in particular for taking the address of a local.
1298   let isReMaterializable = 1 in {
1299   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1300                iii, opc, "\t$Rd, $Rn, $imm",
1301                [(set GPR:$Rd, (opnode mod_imm:$imm, GPR:$Rn))]>,
1302            Sched<[WriteALU, ReadALU]> {
1303     bits<4> Rd;
1304     bits<4> Rn;
1305     bits<12> imm;
1306     let Inst{25} = 1;
1307     let Inst{19-16} = Rn;
1308     let Inst{15-12} = Rd;
1309     let Inst{11-0} = imm;
1310   }
1311   }
1312   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1313                iir, opc, "\t$Rd, $Rn, $Rm",
1314                [/* pattern left blank */]>,
1315            Sched<[WriteALU, ReadALU, ReadALU]> {
1316     bits<4> Rd;
1317     bits<4> Rn;
1318     bits<4> Rm;
1319     let Inst{11-4} = 0b00000000;
1320     let Inst{25} = 0;
1321     let Inst{3-0} = Rm;
1322     let Inst{15-12} = Rd;
1323     let Inst{19-16} = Rn;
1324   }
1325
1326   def rsi : AsI1<opcod, (outs GPR:$Rd),
1327                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1328                iis, opc, "\t$Rd, $Rn, $shift",
1329                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1330             Sched<[WriteALUsi, ReadALU]> {
1331     bits<4> Rd;
1332     bits<4> Rn;
1333     bits<12> shift;
1334     let Inst{25} = 0;
1335     let Inst{19-16} = Rn;
1336     let Inst{15-12} = Rd;
1337     let Inst{11-5} = shift{11-5};
1338     let Inst{4} = 0;
1339     let Inst{3-0} = shift{3-0};
1340   }
1341
1342   def rsr : AsI1<opcod, (outs GPR:$Rd),
1343                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1344                iis, opc, "\t$Rd, $Rn, $shift",
1345                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1346             Sched<[WriteALUsr, ReadALUsr]> {
1347     bits<4> Rd;
1348     bits<4> Rn;
1349     bits<12> shift;
1350     let Inst{25} = 0;
1351     let Inst{19-16} = Rn;
1352     let Inst{15-12} = Rd;
1353     let Inst{11-8} = shift{11-8};
1354     let Inst{7} = 0;
1355     let Inst{6-5} = shift{6-5};
1356     let Inst{4} = 1;
1357     let Inst{3-0} = shift{3-0};
1358   }
1359 }
1360
1361 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1362 ///
1363 /// These opcodes will be converted to the real non-S opcodes by
1364 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1365 let hasPostISelHook = 1, Defs = [CPSR] in {
1366 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1367                           InstrItinClass iis, PatFrag opnode,
1368                           bit Commutable = 0> {
1369   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm, pred:$p),
1370                          4, iii,
1371                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, mod_imm:$imm))]>,
1372                          Sched<[WriteALU, ReadALU]>;
1373
1374   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1375                          4, iir,
1376                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1377                          Sched<[WriteALU, ReadALU, ReadALU]> {
1378     let isCommutable = Commutable;
1379   }
1380   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1381                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1382                           4, iis,
1383                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1384                                                 so_reg_imm:$shift))]>,
1385                           Sched<[WriteALUsi, ReadALU]>;
1386
1387   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1388                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1389                           4, iis,
1390                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1391                                                 so_reg_reg:$shift))]>,
1392                           Sched<[WriteALUSsr, ReadALUsr]>;
1393 }
1394 }
1395
1396 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1397 /// operands are reversed.
1398 let hasPostISelHook = 1, Defs = [CPSR] in {
1399 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1400                           InstrItinClass iis, PatFrag opnode,
1401                           bit Commutable = 0> {
1402   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm, pred:$p),
1403                          4, iii,
1404                          [(set GPR:$Rd, CPSR, (opnode mod_imm:$imm, GPR:$Rn))]>,
1405            Sched<[WriteALU, ReadALU]>;
1406
1407   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1408                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1409                           4, iis,
1410                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1411                                              GPR:$Rn))]>,
1412             Sched<[WriteALUsi, ReadALU]>;
1413
1414   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1415                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1416                           4, iis,
1417                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1418                                              GPR:$Rn))]>,
1419             Sched<[WriteALUSsr, ReadALUsr]>;
1420 }
1421 }
1422
1423 /// AI1_cmp_irs - Defines a set of (op r, {mod_imm|r|so_reg}) cmp / test
1424 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1425 /// a explicit result, only implicitly set CPSR.
1426 let isCompare = 1, Defs = [CPSR] in {
1427 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1428                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1429                        PatFrag opnode, bit Commutable = 0,
1430                        string rrDecoderMethod = ""> {
1431   def ri : AI1<opcod, (outs), (ins GPR:$Rn, mod_imm:$imm), DPFrm, iii,
1432                opc, "\t$Rn, $imm",
1433                [(opnode GPR:$Rn, mod_imm:$imm)]>,
1434            Sched<[WriteCMP, ReadALU]> {
1435     bits<4> Rn;
1436     bits<12> imm;
1437     let Inst{25} = 1;
1438     let Inst{20} = 1;
1439     let Inst{19-16} = Rn;
1440     let Inst{15-12} = 0b0000;
1441     let Inst{11-0} = imm;
1442
1443     let Unpredictable{15-12} = 0b1111;
1444   }
1445   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1446                opc, "\t$Rn, $Rm",
1447                [(opnode GPR:$Rn, GPR:$Rm)]>,
1448            Sched<[WriteCMP, ReadALU, ReadALU]> {
1449     bits<4> Rn;
1450     bits<4> Rm;
1451     let isCommutable = Commutable;
1452     let Inst{25} = 0;
1453     let Inst{20} = 1;
1454     let Inst{19-16} = Rn;
1455     let Inst{15-12} = 0b0000;
1456     let Inst{11-4} = 0b00000000;
1457     let Inst{3-0} = Rm;
1458     let DecoderMethod = rrDecoderMethod;
1459
1460     let Unpredictable{15-12} = 0b1111;
1461   }
1462   def rsi : AI1<opcod, (outs),
1463                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1464                opc, "\t$Rn, $shift",
1465                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1466             Sched<[WriteCMPsi, ReadALU]> {
1467     bits<4> Rn;
1468     bits<12> shift;
1469     let Inst{25} = 0;
1470     let Inst{20} = 1;
1471     let Inst{19-16} = Rn;
1472     let Inst{15-12} = 0b0000;
1473     let Inst{11-5} = shift{11-5};
1474     let Inst{4} = 0;
1475     let Inst{3-0} = shift{3-0};
1476
1477     let Unpredictable{15-12} = 0b1111;
1478   }
1479   def rsr : AI1<opcod, (outs),
1480                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1481                opc, "\t$Rn, $shift",
1482                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1483             Sched<[WriteCMPsr, ReadALU]> {
1484     bits<4> Rn;
1485     bits<12> shift;
1486     let Inst{25} = 0;
1487     let Inst{20} = 1;
1488     let Inst{19-16} = Rn;
1489     let Inst{15-12} = 0b0000;
1490     let Inst{11-8} = shift{11-8};
1491     let Inst{7} = 0;
1492     let Inst{6-5} = shift{6-5};
1493     let Inst{4} = 1;
1494     let Inst{3-0} = shift{3-0};
1495
1496     let Unpredictable{15-12} = 0b1111;
1497   }
1498
1499 }
1500 }
1501
1502 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1503 /// register and one whose operand is a register rotated by 8/16/24.
1504 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1505 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1506   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1507           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1508           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1509        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1510   bits<4> Rd;
1511   bits<4> Rm;
1512   bits<2> rot;
1513   let Inst{19-16} = 0b1111;
1514   let Inst{15-12} = Rd;
1515   let Inst{11-10} = rot;
1516   let Inst{3-0}   = Rm;
1517 }
1518
1519 class AI_ext_rrot_np<bits<8> opcod, string opc>
1520   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1521           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1522        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1523   bits<2> rot;
1524   let Inst{19-16} = 0b1111;
1525   let Inst{11-10} = rot;
1526  }
1527
1528 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1529 /// register and one whose operand is a register rotated by 8/16/24.
1530 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1531   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1532           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1533           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1534                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1535         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1536   bits<4> Rd;
1537   bits<4> Rm;
1538   bits<4> Rn;
1539   bits<2> rot;
1540   let Inst{19-16} = Rn;
1541   let Inst{15-12} = Rd;
1542   let Inst{11-10} = rot;
1543   let Inst{9-4}   = 0b000111;
1544   let Inst{3-0}   = Rm;
1545 }
1546
1547 class AI_exta_rrot_np<bits<8> opcod, string opc>
1548   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1549           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1550        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1551   bits<4> Rn;
1552   bits<2> rot;
1553   let Inst{19-16} = Rn;
1554   let Inst{11-10} = rot;
1555 }
1556
1557 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1558 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1559 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1560                              bit Commutable = 0> {
1561   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1562   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm),
1563                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1564                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, mod_imm:$imm, CPSR))]>,
1565                Requires<[IsARM]>,
1566            Sched<[WriteALU, ReadALU]> {
1567     bits<4> Rd;
1568     bits<4> Rn;
1569     bits<12> imm;
1570     let Inst{25} = 1;
1571     let Inst{15-12} = Rd;
1572     let Inst{19-16} = Rn;
1573     let Inst{11-0} = imm;
1574   }
1575   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1576                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1577                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1578                Requires<[IsARM]>,
1579            Sched<[WriteALU, ReadALU, ReadALU]> {
1580     bits<4> Rd;
1581     bits<4> Rn;
1582     bits<4> Rm;
1583     let Inst{11-4} = 0b00000000;
1584     let Inst{25} = 0;
1585     let isCommutable = Commutable;
1586     let Inst{3-0} = Rm;
1587     let Inst{15-12} = Rd;
1588     let Inst{19-16} = Rn;
1589   }
1590   def rsi : AsI1<opcod, (outs GPR:$Rd),
1591                 (ins GPR:$Rn, so_reg_imm:$shift),
1592                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1593               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1594                Requires<[IsARM]>,
1595             Sched<[WriteALUsi, ReadALU]> {
1596     bits<4> Rd;
1597     bits<4> Rn;
1598     bits<12> shift;
1599     let Inst{25} = 0;
1600     let Inst{19-16} = Rn;
1601     let Inst{15-12} = Rd;
1602     let Inst{11-5} = shift{11-5};
1603     let Inst{4} = 0;
1604     let Inst{3-0} = shift{3-0};
1605   }
1606   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1607                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1608                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1609               [(set GPRnopc:$Rd, CPSR,
1610                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1611                Requires<[IsARM]>,
1612             Sched<[WriteALUsr, ReadALUsr]> {
1613     bits<4> Rd;
1614     bits<4> Rn;
1615     bits<12> shift;
1616     let Inst{25} = 0;
1617     let Inst{19-16} = Rn;
1618     let Inst{15-12} = Rd;
1619     let Inst{11-8} = shift{11-8};
1620     let Inst{7} = 0;
1621     let Inst{6-5} = shift{6-5};
1622     let Inst{4} = 1;
1623     let Inst{3-0} = shift{3-0};
1624   }
1625   }
1626 }
1627
1628 /// AI1_rsc_irs - Define instructions and patterns for rsc
1629 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1630 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1631   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1632   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm),
1633                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1634                [(set GPR:$Rd, CPSR, (opnode mod_imm:$imm, GPR:$Rn, CPSR))]>,
1635                Requires<[IsARM]>,
1636            Sched<[WriteALU, ReadALU]> {
1637     bits<4> Rd;
1638     bits<4> Rn;
1639     bits<12> imm;
1640     let Inst{25} = 1;
1641     let Inst{15-12} = Rd;
1642     let Inst{19-16} = Rn;
1643     let Inst{11-0} = imm;
1644   }
1645   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1646                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1647                [/* pattern left blank */]>,
1648            Sched<[WriteALU, ReadALU, ReadALU]> {
1649     bits<4> Rd;
1650     bits<4> Rn;
1651     bits<4> Rm;
1652     let Inst{11-4} = 0b00000000;
1653     let Inst{25} = 0;
1654     let Inst{3-0} = Rm;
1655     let Inst{15-12} = Rd;
1656     let Inst{19-16} = Rn;
1657   }
1658   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1659                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1660               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1661                Requires<[IsARM]>,
1662             Sched<[WriteALUsi, ReadALU]> {
1663     bits<4> Rd;
1664     bits<4> Rn;
1665     bits<12> shift;
1666     let Inst{25} = 0;
1667     let Inst{19-16} = Rn;
1668     let Inst{15-12} = Rd;
1669     let Inst{11-5} = shift{11-5};
1670     let Inst{4} = 0;
1671     let Inst{3-0} = shift{3-0};
1672   }
1673   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1674                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1675               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1676                Requires<[IsARM]>,
1677             Sched<[WriteALUsr, ReadALUsr]> {
1678     bits<4> Rd;
1679     bits<4> Rn;
1680     bits<12> shift;
1681     let Inst{25} = 0;
1682     let Inst{19-16} = Rn;
1683     let Inst{15-12} = Rd;
1684     let Inst{11-8} = shift{11-8};
1685     let Inst{7} = 0;
1686     let Inst{6-5} = shift{6-5};
1687     let Inst{4} = 1;
1688     let Inst{3-0} = shift{3-0};
1689   }
1690   }
1691 }
1692
1693 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1694 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1695            InstrItinClass iir, PatFrag opnode> {
1696   // Note: We use the complex addrmode_imm12 rather than just an input
1697   // GPR and a constrained immediate so that we can use this to match
1698   // frame index references and avoid matching constant pool references.
1699   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1700                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1701                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1702     bits<4>  Rt;
1703     bits<17> addr;
1704     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1705     let Inst{19-16} = addr{16-13};  // Rn
1706     let Inst{15-12} = Rt;
1707     let Inst{11-0}  = addr{11-0};   // imm12
1708   }
1709   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1710                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1711                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1712     bits<4>  Rt;
1713     bits<17> shift;
1714     let shift{4}    = 0;            // Inst{4} = 0
1715     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1716     let Inst{19-16} = shift{16-13}; // Rn
1717     let Inst{15-12} = Rt;
1718     let Inst{11-0}  = shift{11-0};
1719   }
1720 }
1721 }
1722
1723 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1724 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1725            InstrItinClass iir, PatFrag opnode> {
1726   // Note: We use the complex addrmode_imm12 rather than just an input
1727   // GPR and a constrained immediate so that we can use this to match
1728   // frame index references and avoid matching constant pool references.
1729   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1730                    (ins addrmode_imm12:$addr),
1731                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1732                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1733     bits<4>  Rt;
1734     bits<17> addr;
1735     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1736     let Inst{19-16} = addr{16-13};  // Rn
1737     let Inst{15-12} = Rt;
1738     let Inst{11-0}  = addr{11-0};   // imm12
1739   }
1740   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1741                    (ins ldst_so_reg:$shift),
1742                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1743                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1744     bits<4>  Rt;
1745     bits<17> shift;
1746     let shift{4}    = 0;            // Inst{4} = 0
1747     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1748     let Inst{19-16} = shift{16-13}; // Rn
1749     let Inst{15-12} = Rt;
1750     let Inst{11-0}  = shift{11-0};
1751   }
1752 }
1753 }
1754
1755
1756 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1757            InstrItinClass iir, PatFrag opnode> {
1758   // Note: We use the complex addrmode_imm12 rather than just an input
1759   // GPR and a constrained immediate so that we can use this to match
1760   // frame index references and avoid matching constant pool references.
1761   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1762                    (ins GPR:$Rt, addrmode_imm12:$addr),
1763                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1764                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1765     bits<4> Rt;
1766     bits<17> addr;
1767     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1768     let Inst{19-16} = addr{16-13};  // Rn
1769     let Inst{15-12} = Rt;
1770     let Inst{11-0}  = addr{11-0};   // imm12
1771   }
1772   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1773                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1774                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1775     bits<4> Rt;
1776     bits<17> shift;
1777     let shift{4}    = 0;            // Inst{4} = 0
1778     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1779     let Inst{19-16} = shift{16-13}; // Rn
1780     let Inst{15-12} = Rt;
1781     let Inst{11-0}  = shift{11-0};
1782   }
1783 }
1784
1785 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1786            InstrItinClass iir, PatFrag opnode> {
1787   // Note: We use the complex addrmode_imm12 rather than just an input
1788   // GPR and a constrained immediate so that we can use this to match
1789   // frame index references and avoid matching constant pool references.
1790   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1791                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1792                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1793                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1794     bits<4> Rt;
1795     bits<17> addr;
1796     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1797     let Inst{19-16} = addr{16-13};  // Rn
1798     let Inst{15-12} = Rt;
1799     let Inst{11-0}  = addr{11-0};   // imm12
1800   }
1801   def rs : AI2ldst<0b011, 0, isByte, (outs),
1802                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1803                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1804                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1805     bits<4> Rt;
1806     bits<17> shift;
1807     let shift{4}    = 0;            // Inst{4} = 0
1808     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1809     let Inst{19-16} = shift{16-13}; // Rn
1810     let Inst{15-12} = Rt;
1811     let Inst{11-0}  = shift{11-0};
1812   }
1813 }
1814
1815
1816 //===----------------------------------------------------------------------===//
1817 // Instructions
1818 //===----------------------------------------------------------------------===//
1819
1820 //===----------------------------------------------------------------------===//
1821 //  Miscellaneous Instructions.
1822 //
1823
1824 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1825 /// the function.  The first operand is the ID# for this instruction, the second
1826 /// is the index into the MachineConstantPool that this is, the third is the
1827 /// size in bytes of this constant pool entry.
1828 let hasSideEffects = 0, isNotDuplicable = 1 in
1829 def CONSTPOOL_ENTRY :
1830 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1831                     i32imm:$size), NoItinerary, []>;
1832
1833 /// A jumptable consisting of direct 32-bit addresses of the destination basic
1834 /// blocks (either absolute, or relative to the start of the jump-table in PIC
1835 /// mode). Used mostly in ARM and Thumb-1 modes.
1836 def JUMPTABLE_ADDRS :
1837 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1838                         i32imm:$size), NoItinerary, []>;
1839
1840 /// A jumptable consisting of 32-bit jump instructions. Used for Thumb-2 tables
1841 /// that cannot be optimised to use TBB or TBH.
1842 def JUMPTABLE_INSTS :
1843 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1844                         i32imm:$size), NoItinerary, []>;
1845
1846 /// A jumptable consisting of 8-bit unsigned integers representing offsets from
1847 /// a TBB instruction.
1848 def JUMPTABLE_TBB :
1849 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1850                         i32imm:$size), NoItinerary, []>;
1851
1852 /// A jumptable consisting of 16-bit unsigned integers representing offsets from
1853 /// a TBH instruction.
1854 def JUMPTABLE_TBH :
1855 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1856                         i32imm:$size), NoItinerary, []>;
1857
1858
1859 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1860 // from removing one half of the matched pairs. That breaks PEI, which assumes
1861 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1862 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1863 def ADJCALLSTACKUP :
1864 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1865            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1866
1867 def ADJCALLSTACKDOWN :
1868 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1869            [(ARMcallseq_start timm:$amt)]>;
1870 }
1871
1872 def HINT : AI<(outs), (ins imm0_239:$imm), MiscFrm, NoItinerary,
1873               "hint", "\t$imm", [(int_arm_hint imm0_239:$imm)]>,
1874            Requires<[IsARM, HasV6]> {
1875   bits<8> imm;
1876   let Inst{27-8} = 0b00110010000011110000;
1877   let Inst{7-0} = imm;
1878 }
1879
1880 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6K]>;
1881 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6K]>;
1882 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6K]>;
1883 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6K]>;
1884 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6K]>;
1885 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1886
1887 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1888              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1889   bits<4> Rd;
1890   bits<4> Rn;
1891   bits<4> Rm;
1892   let Inst{3-0} = Rm;
1893   let Inst{15-12} = Rd;
1894   let Inst{19-16} = Rn;
1895   let Inst{27-20} = 0b01101000;
1896   let Inst{7-4} = 0b1011;
1897   let Inst{11-8} = 0b1111;
1898   let Unpredictable{11-8} = 0b1111;
1899 }
1900
1901 // The 16-bit operand $val can be used by a debugger to store more information
1902 // about the breakpoint.
1903 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1904                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1905   bits<16> val;
1906   let Inst{3-0} = val{3-0};
1907   let Inst{19-8} = val{15-4};
1908   let Inst{27-20} = 0b00010010;
1909   let Inst{31-28} = 0xe; // AL
1910   let Inst{7-4} = 0b0111;
1911 }
1912 // default immediate for breakpoint mnemonic
1913 def : InstAlias<"bkpt", (BKPT 0)>, Requires<[IsARM]>;
1914
1915 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1916                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
1917   bits<16> val;
1918   let Inst{3-0} = val{3-0};
1919   let Inst{19-8} = val{15-4};
1920   let Inst{27-20} = 0b00010000;
1921   let Inst{31-28} = 0xe; // AL
1922   let Inst{7-4} = 0b0111;
1923 }
1924
1925 // Change Processor State
1926 // FIXME: We should use InstAlias to handle the optional operands.
1927 class CPS<dag iops, string asm_ops>
1928   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1929         []>, Requires<[IsARM]> {
1930   bits<2> imod;
1931   bits<3> iflags;
1932   bits<5> mode;
1933   bit M;
1934
1935   let Inst{31-28} = 0b1111;
1936   let Inst{27-20} = 0b00010000;
1937   let Inst{19-18} = imod;
1938   let Inst{17}    = M; // Enabled if mode is set;
1939   let Inst{16-9}  = 0b00000000;
1940   let Inst{8-6}   = iflags;
1941   let Inst{5}     = 0;
1942   let Inst{4-0}   = mode;
1943 }
1944
1945 let DecoderMethod = "DecodeCPSInstruction" in {
1946 let M = 1 in
1947   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1948                   "$imod\t$iflags, $mode">;
1949 let mode = 0, M = 0 in
1950   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1951
1952 let imod = 0, iflags = 0, M = 1 in
1953   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1954 }
1955
1956 // Preload signals the memory system of possible future data/instruction access.
1957 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1958
1959   def i12 : AXIM<(outs), (ins addrmode_imm12:$addr), AddrMode_i12, MiscFrm,
1960                 IIC_Preload, !strconcat(opc, "\t$addr"),
1961                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1962                 Sched<[WritePreLd]> {
1963     bits<4> Rt;
1964     bits<17> addr;
1965     let Inst{31-26} = 0b111101;
1966     let Inst{25} = 0; // 0 for immediate form
1967     let Inst{24} = data;
1968     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1969     let Inst{22} = read;
1970     let Inst{21-20} = 0b01;
1971     let Inst{19-16} = addr{16-13};  // Rn
1972     let Inst{15-12} = 0b1111;
1973     let Inst{11-0}  = addr{11-0};   // imm12
1974   }
1975
1976   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1977                !strconcat(opc, "\t$shift"),
1978                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1979                Sched<[WritePreLd]> {
1980     bits<17> shift;
1981     let Inst{31-26} = 0b111101;
1982     let Inst{25} = 1; // 1 for register form
1983     let Inst{24} = data;
1984     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1985     let Inst{22} = read;
1986     let Inst{21-20} = 0b01;
1987     let Inst{19-16} = shift{16-13}; // Rn
1988     let Inst{15-12} = 0b1111;
1989     let Inst{11-0}  = shift{11-0};
1990     let Inst{4} = 0;
1991   }
1992 }
1993
1994 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1995 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1996 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1997
1998 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1999                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
2000   bits<1> end;
2001   let Inst{31-10} = 0b1111000100000001000000;
2002   let Inst{9} = end;
2003   let Inst{8-0} = 0;
2004 }
2005
2006 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
2007              [(int_arm_dbg imm0_15:$opt)]>, Requires<[IsARM, HasV7]> {
2008   bits<4> opt;
2009   let Inst{27-4} = 0b001100100000111100001111;
2010   let Inst{3-0} = opt;
2011 }
2012
2013 // A8.8.247  UDF - Undefined (Encoding A1)
2014 def UDF : AInoP<(outs), (ins imm0_65535:$imm16), MiscFrm, NoItinerary,
2015                 "udf", "\t$imm16", [(int_arm_undefined imm0_65535:$imm16)]> {
2016   bits<16> imm16;
2017   let Inst{31-28} = 0b1110; // AL
2018   let Inst{27-25} = 0b011;
2019   let Inst{24-20} = 0b11111;
2020   let Inst{19-8} = imm16{15-4};
2021   let Inst{7-4} = 0b1111;
2022   let Inst{3-0} = imm16{3-0};
2023 }
2024
2025 /*
2026  * A5.4 Permanently UNDEFINED instructions.
2027  *
2028  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
2029  * Other UDF encodings generate SIGILL.
2030  *
2031  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
2032  * Encoding A1:
2033  *  1110 0111 1111 iiii iiii iiii 1111 iiii
2034  * Encoding T1:
2035  *  1101 1110 iiii iiii
2036  * It uses the following encoding:
2037  *  1110 0111 1111 1110 1101 1110 1111 0000
2038  *  - In ARM: UDF #60896;
2039  *  - In Thumb: UDF #254 followed by a branch-to-self.
2040  */
2041 let isBarrier = 1, isTerminator = 1 in
2042 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
2043                "trap", [(trap)]>,
2044            Requires<[IsARM,UseNaClTrap]> {
2045   let Inst = 0xe7fedef0;
2046 }
2047 let isBarrier = 1, isTerminator = 1 in
2048 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
2049                "trap", [(trap)]>,
2050            Requires<[IsARM,DontUseNaClTrap]> {
2051   let Inst = 0xe7ffdefe;
2052 }
2053
2054 // Address computation and loads and stores in PIC mode.
2055 let isNotDuplicable = 1 in {
2056 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
2057                             4, IIC_iALUr,
2058                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
2059                             Sched<[WriteALU, ReadALU]>;
2060
2061 let AddedComplexity = 10 in {
2062 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
2063                             4, IIC_iLoad_r,
2064                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
2065
2066 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2067                             4, IIC_iLoad_bh_r,
2068                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
2069
2070 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2071                             4, IIC_iLoad_bh_r,
2072                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
2073
2074 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2075                             4, IIC_iLoad_bh_r,
2076                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
2077
2078 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2079                             4, IIC_iLoad_bh_r,
2080                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
2081 }
2082 let AddedComplexity = 10 in {
2083 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2084       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
2085
2086 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2087       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
2088                                                    addrmodepc:$addr)]>;
2089
2090 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2091       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
2092 }
2093 } // isNotDuplicable = 1
2094
2095
2096 // LEApcrel - Load a pc-relative address into a register without offending the
2097 // assembler.
2098 let hasSideEffects = 0, isReMaterializable = 1 in
2099 // The 'adr' mnemonic encodes differently if the label is before or after
2100 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
2101 // know until then which form of the instruction will be used.
2102 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
2103                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
2104                  Sched<[WriteALU, ReadALU]> {
2105   bits<4> Rd;
2106   bits<14> label;
2107   let Inst{27-25} = 0b001;
2108   let Inst{24} = 0;
2109   let Inst{23-22} = label{13-12};
2110   let Inst{21} = 0;
2111   let Inst{20} = 0;
2112   let Inst{19-16} = 0b1111;
2113   let Inst{15-12} = Rd;
2114   let Inst{11-0} = label{11-0};
2115 }
2116
2117 let hasSideEffects = 1 in {
2118 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
2119                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2120
2121 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
2122                       (ins i32imm:$label, pred:$p),
2123                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2124 }
2125
2126 //===----------------------------------------------------------------------===//
2127 //  Control Flow Instructions.
2128 //
2129
2130 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
2131   // ARMV4T and above
2132   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2133                   "bx", "\tlr", [(ARMretflag)]>,
2134                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2135     let Inst{27-0}  = 0b0001001011111111111100011110;
2136   }
2137
2138   // ARMV4 only
2139   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2140                   "mov", "\tpc, lr", [(ARMretflag)]>,
2141                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
2142     let Inst{27-0} = 0b0001101000001111000000001110;
2143   }
2144
2145   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
2146   // the user-space one).
2147   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
2148                                  4, IIC_Br,
2149                                  [(ARMintretflag imm:$offset)]>;
2150 }
2151
2152 // Indirect branches
2153 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
2154   // ARMV4T and above
2155   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
2156                   [(brind GPR:$dst)]>,
2157               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2158     bits<4> dst;
2159     let Inst{31-4} = 0b1110000100101111111111110001;
2160     let Inst{3-0}  = dst;
2161   }
2162
2163   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
2164                   "bx", "\t$dst", [/* pattern left blank */]>,
2165               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2166     bits<4> dst;
2167     let Inst{27-4} = 0b000100101111111111110001;
2168     let Inst{3-0}  = dst;
2169   }
2170 }
2171
2172 // SP is marked as a use to prevent stack-pointer assignments that appear
2173 // immediately before calls from potentially appearing dead.
2174 let isCall = 1,
2175   // FIXME:  Do we really need a non-predicated version? If so, it should
2176   // at least be a pseudo instruction expanding to the predicated version
2177   // at MC lowering time.
2178   Defs = [LR], Uses = [SP] in {
2179   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
2180                 IIC_Br, "bl\t$func",
2181                 [(ARMcall tglobaladdr:$func)]>,
2182             Requires<[IsARM]>, Sched<[WriteBrL]> {
2183     let Inst{31-28} = 0b1110;
2184     bits<24> func;
2185     let Inst{23-0} = func;
2186     let DecoderMethod = "DecodeBranchImmInstruction";
2187   }
2188
2189   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
2190                    IIC_Br, "bl", "\t$func",
2191                    [(ARMcall_pred tglobaladdr:$func)]>,
2192                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2193     bits<24> func;
2194     let Inst{23-0} = func;
2195     let DecoderMethod = "DecodeBranchImmInstruction";
2196   }
2197
2198   // ARMv5T and above
2199   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2200                 IIC_Br, "blx\t$func",
2201                 [(ARMcall GPR:$func)]>,
2202             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2203     bits<4> func;
2204     let Inst{31-4} = 0b1110000100101111111111110011;
2205     let Inst{3-0}  = func;
2206   }
2207
2208   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2209                     IIC_Br, "blx", "\t$func",
2210                     [(ARMcall_pred GPR:$func)]>,
2211                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2212     bits<4> func;
2213     let Inst{27-4} = 0b000100101111111111110011;
2214     let Inst{3-0}  = func;
2215   }
2216
2217   // ARMv4T
2218   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2219   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2220                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2221                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2222
2223   // ARMv4
2224   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2225                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2226                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2227
2228   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2229   // return stack predictor.
2230   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2231                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2232                       Requires<[IsARM]>, Sched<[WriteBr]>;
2233 }
2234
2235 let isBranch = 1, isTerminator = 1 in {
2236   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2237   // a two-value operand where a dag node expects two operands. :(
2238   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2239                IIC_Br, "b", "\t$target",
2240                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2241                Sched<[WriteBr]>  {
2242     bits<24> target;
2243     let Inst{23-0} = target;
2244     let DecoderMethod = "DecodeBranchImmInstruction";
2245   }
2246
2247   let isBarrier = 1 in {
2248     // B is "predicable" since it's just a Bcc with an 'always' condition.
2249     let isPredicable = 1 in
2250     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2251     // should be sufficient.
2252     // FIXME: Is B really a Barrier? That doesn't seem right.
2253     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2254                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2255                 Sched<[WriteBr]>;
2256
2257     let Size = 4, isNotDuplicable = 1, isIndirectBranch = 1 in {
2258     def BR_JTr : ARMPseudoInst<(outs),
2259                       (ins GPR:$target, i32imm:$jt),
2260                       0, IIC_Br,
2261                       [(ARMbrjt GPR:$target, tjumptable:$jt)]>,
2262                       Sched<[WriteBr]>;
2263     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2264     // into i12 and rs suffixed versions.
2265     def BR_JTm : ARMPseudoInst<(outs),
2266                      (ins addrmode2:$target, i32imm:$jt),
2267                      0, IIC_Br,
2268                      [(ARMbrjt (i32 (load addrmode2:$target)),
2269                                tjumptable:$jt)]>, Sched<[WriteBrTbl]>;
2270     def BR_JTadd : ARMPseudoInst<(outs),
2271                    (ins GPR:$target, GPR:$idx, i32imm:$jt),
2272                    0, IIC_Br,
2273                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt)]>,
2274                    Sched<[WriteBrTbl]>;
2275     } // isNotDuplicable = 1, isIndirectBranch = 1
2276   } // isBarrier = 1
2277
2278 }
2279
2280 // BLX (immediate)
2281 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2282                "blx\t$target", []>,
2283            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2284   let Inst{31-25} = 0b1111101;
2285   bits<25> target;
2286   let Inst{23-0} = target{24-1};
2287   let Inst{24} = target{0};
2288   let isCall = 1;
2289 }
2290
2291 // Branch and Exchange Jazelle
2292 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2293               [/* pattern left blank */]>, Sched<[WriteBr]> {
2294   bits<4> func;
2295   let Inst{23-20} = 0b0010;
2296   let Inst{19-8} = 0xfff;
2297   let Inst{7-4} = 0b0010;
2298   let Inst{3-0} = func;
2299   let isBranch = 1;
2300 }
2301
2302 // Tail calls.
2303
2304 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2305   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2306                    Sched<[WriteBr]>;
2307
2308   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2309                    Sched<[WriteBr]>;
2310
2311   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2312                                  4, IIC_Br, [],
2313                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2314                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2315
2316   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2317                                  4, IIC_Br, [],
2318                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2319                                  Requires<[IsARM]>;
2320 }
2321
2322 // Secure Monitor Call is a system instruction.
2323 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2324               []>, Requires<[IsARM, HasTrustZone]> {
2325   bits<4> opt;
2326   let Inst{23-4} = 0b01100000000000000111;
2327   let Inst{3-0} = opt;
2328 }
2329
2330 // Supervisor Call (Software Interrupt)
2331 let isCall = 1, Uses = [SP] in {
2332 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2333           Sched<[WriteBr]> {
2334   bits<24> svc;
2335   let Inst{23-0} = svc;
2336 }
2337 }
2338
2339 // Store Return State
2340 class SRSI<bit wb, string asm>
2341   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2342        NoItinerary, asm, "", []> {
2343   bits<5> mode;
2344   let Inst{31-28} = 0b1111;
2345   let Inst{27-25} = 0b100;
2346   let Inst{22} = 1;
2347   let Inst{21} = wb;
2348   let Inst{20} = 0;
2349   let Inst{19-16} = 0b1101;  // SP
2350   let Inst{15-5} = 0b00000101000;
2351   let Inst{4-0} = mode;
2352 }
2353
2354 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2355   let Inst{24-23} = 0;
2356 }
2357 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2358   let Inst{24-23} = 0;
2359 }
2360 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2361   let Inst{24-23} = 0b10;
2362 }
2363 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2364   let Inst{24-23} = 0b10;
2365 }
2366 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2367   let Inst{24-23} = 0b01;
2368 }
2369 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2370   let Inst{24-23} = 0b01;
2371 }
2372 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2373   let Inst{24-23} = 0b11;
2374 }
2375 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2376   let Inst{24-23} = 0b11;
2377 }
2378
2379 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2380 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2381
2382 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2383 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2384
2385 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2386 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2387
2388 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2389 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2390
2391 // Return From Exception
2392 class RFEI<bit wb, string asm>
2393   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2394        NoItinerary, asm, "", []> {
2395   bits<4> Rn;
2396   let Inst{31-28} = 0b1111;
2397   let Inst{27-25} = 0b100;
2398   let Inst{22} = 0;
2399   let Inst{21} = wb;
2400   let Inst{20} = 1;
2401   let Inst{19-16} = Rn;
2402   let Inst{15-0} = 0xa00;
2403 }
2404
2405 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2406   let Inst{24-23} = 0;
2407 }
2408 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2409   let Inst{24-23} = 0;
2410 }
2411 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2412   let Inst{24-23} = 0b10;
2413 }
2414 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2415   let Inst{24-23} = 0b10;
2416 }
2417 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2418   let Inst{24-23} = 0b01;
2419 }
2420 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2421   let Inst{24-23} = 0b01;
2422 }
2423 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2424   let Inst{24-23} = 0b11;
2425 }
2426 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2427   let Inst{24-23} = 0b11;
2428 }
2429
2430 // Hypervisor Call is a system instruction
2431 let isCall = 1 in {
2432 def HVC : AInoP< (outs), (ins imm0_65535:$imm), BrFrm, NoItinerary,
2433                 "hvc", "\t$imm", []>,
2434           Requires<[IsARM, HasVirtualization]> {
2435   bits<16> imm;
2436
2437   // Even though HVC isn't predicable, it's encoding includes a condition field.
2438   // The instruction is undefined if the condition field is 0xf otherwise it is
2439   // unpredictable if it isn't condition AL (0xe).
2440   let Inst{31-28} = 0b1110;
2441   let Unpredictable{31-28} = 0b1111;
2442   let Inst{27-24} = 0b0001;
2443   let Inst{23-20} = 0b0100;
2444   let Inst{19-8} = imm{15-4};
2445   let Inst{7-4} = 0b0111;
2446   let Inst{3-0} = imm{3-0};
2447 }
2448 }
2449
2450 // Return from exception in Hypervisor mode.
2451 let isReturn = 1, isBarrier = 1, isTerminator = 1, Defs = [PC] in
2452 def ERET : ABI<0b0001, (outs), (ins), NoItinerary, "eret", "", []>,
2453     Requires<[IsARM, HasVirtualization]> {
2454     let Inst{23-0} = 0b011000000000000001101110;
2455 }
2456
2457 //===----------------------------------------------------------------------===//
2458 //  Load / Store Instructions.
2459 //
2460
2461 // Load
2462
2463
2464 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2465                     UnOpFrag<(load node:$Src)>>;
2466 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2467                     UnOpFrag<(zextloadi8 node:$Src)>>;
2468 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2469                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2470 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2471                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2472
2473 // Special LDR for loads from non-pc-relative constpools.
2474 let canFoldAsLoad = 1, mayLoad = 1, hasSideEffects = 0,
2475     isReMaterializable = 1, isCodeGenOnly = 1 in
2476 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2477                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2478                  []> {
2479   bits<4> Rt;
2480   bits<17> addr;
2481   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2482   let Inst{19-16} = 0b1111;
2483   let Inst{15-12} = Rt;
2484   let Inst{11-0}  = addr{11-0};   // imm12
2485 }
2486
2487 // Loads with zero extension
2488 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2489                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2490                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2491
2492 // Loads with sign extension
2493 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2494                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2495                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2496
2497 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2498                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2499                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2500
2501 let mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1 in {
2502   // Load doubleword
2503   def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode3:$addr),
2504                    LdMiscFrm, IIC_iLoad_d_r, "ldrd", "\t$Rt, $Rt2, $addr", []>,
2505              Requires<[IsARM, HasV5TE]>;
2506 }
2507
2508 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2509                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2510 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2511                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2512 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2513                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2514
2515 // Indexed loads
2516 multiclass AI2_ldridx<bit isByte, string opc,
2517                       InstrItinClass iii, InstrItinClass iir> {
2518   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2519                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2520                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2521     bits<17> addr;
2522     let Inst{25} = 0;
2523     let Inst{23} = addr{12};
2524     let Inst{19-16} = addr{16-13};
2525     let Inst{11-0} = addr{11-0};
2526     let DecoderMethod = "DecodeLDRPreImm";
2527   }
2528
2529   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2530                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2531                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2532     bits<17> addr;
2533     let Inst{25} = 1;
2534     let Inst{23} = addr{12};
2535     let Inst{19-16} = addr{16-13};
2536     let Inst{11-0} = addr{11-0};
2537     let Inst{4} = 0;
2538     let DecoderMethod = "DecodeLDRPreReg";
2539   }
2540
2541   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2542                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2543                        IndexModePost, LdFrm, iir,
2544                        opc, "\t$Rt, $addr, $offset",
2545                        "$addr.base = $Rn_wb", []> {
2546      // {12}     isAdd
2547      // {11-0}   imm12/Rm
2548      bits<14> offset;
2549      bits<4> addr;
2550      let Inst{25} = 1;
2551      let Inst{23} = offset{12};
2552      let Inst{19-16} = addr;
2553      let Inst{11-0} = offset{11-0};
2554      let Inst{4} = 0;
2555
2556     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2557    }
2558
2559    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2560                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2561                       IndexModePost, LdFrm, iii,
2562                       opc, "\t$Rt, $addr, $offset",
2563                       "$addr.base = $Rn_wb", []> {
2564     // {12}     isAdd
2565     // {11-0}   imm12/Rm
2566     bits<14> offset;
2567     bits<4> addr;
2568     let Inst{25} = 0;
2569     let Inst{23} = offset{12};
2570     let Inst{19-16} = addr;
2571     let Inst{11-0} = offset{11-0};
2572
2573     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2574   }
2575
2576 }
2577
2578 let mayLoad = 1, hasSideEffects = 0 in {
2579 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2580 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2581 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2582 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2583 }
2584
2585 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2586   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2587                         (ins addrmode3_pre:$addr), IndexModePre,
2588                         LdMiscFrm, itin,
2589                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2590     bits<14> addr;
2591     let Inst{23}    = addr{8};      // U bit
2592     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2593     let Inst{19-16} = addr{12-9};   // Rn
2594     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2595     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2596     let DecoderMethod = "DecodeAddrMode3Instruction";
2597   }
2598   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2599                         (ins addr_offset_none:$addr, am3offset:$offset),
2600                         IndexModePost, LdMiscFrm, itin,
2601                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2602                         []> {
2603     bits<10> offset;
2604     bits<4> addr;
2605     let Inst{23}    = offset{8};      // U bit
2606     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2607     let Inst{19-16} = addr;
2608     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2609     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2610     let DecoderMethod = "DecodeAddrMode3Instruction";
2611   }
2612 }
2613
2614 let mayLoad = 1, hasSideEffects = 0 in {
2615 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2616 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2617 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2618 let hasExtraDefRegAllocReq = 1 in {
2619 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2620                           (ins addrmode3_pre:$addr), IndexModePre,
2621                           LdMiscFrm, IIC_iLoad_d_ru,
2622                           "ldrd", "\t$Rt, $Rt2, $addr!",
2623                           "$addr.base = $Rn_wb", []> {
2624   bits<14> addr;
2625   let Inst{23}    = addr{8};      // U bit
2626   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2627   let Inst{19-16} = addr{12-9};   // Rn
2628   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2629   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2630   let DecoderMethod = "DecodeAddrMode3Instruction";
2631 }
2632 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2633                           (ins addr_offset_none:$addr, am3offset:$offset),
2634                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2635                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2636                           "$addr.base = $Rn_wb", []> {
2637   bits<10> offset;
2638   bits<4> addr;
2639   let Inst{23}    = offset{8};      // U bit
2640   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2641   let Inst{19-16} = addr;
2642   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2643   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2644   let DecoderMethod = "DecodeAddrMode3Instruction";
2645 }
2646 } // hasExtraDefRegAllocReq = 1
2647 } // mayLoad = 1, hasSideEffects = 0
2648
2649 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2650 let mayLoad = 1, hasSideEffects = 0 in {
2651 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2652                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2653                     IndexModePost, LdFrm, IIC_iLoad_ru,
2654                     "ldrt", "\t$Rt, $addr, $offset",
2655                     "$addr.base = $Rn_wb", []> {
2656   // {12}     isAdd
2657   // {11-0}   imm12/Rm
2658   bits<14> offset;
2659   bits<4> addr;
2660   let Inst{25} = 1;
2661   let Inst{23} = offset{12};
2662   let Inst{21} = 1; // overwrite
2663   let Inst{19-16} = addr;
2664   let Inst{11-5} = offset{11-5};
2665   let Inst{4} = 0;
2666   let Inst{3-0} = offset{3-0};
2667   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2668 }
2669
2670 def LDRT_POST_IMM
2671   : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2672                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2673                IndexModePost, LdFrm, IIC_iLoad_ru,
2674                "ldrt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2675   // {12}     isAdd
2676   // {11-0}   imm12/Rm
2677   bits<14> offset;
2678   bits<4> addr;
2679   let Inst{25} = 0;
2680   let Inst{23} = offset{12};
2681   let Inst{21} = 1; // overwrite
2682   let Inst{19-16} = addr;
2683   let Inst{11-0} = offset{11-0};
2684   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2685 }
2686
2687 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2688                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2689                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2690                      "ldrbt", "\t$Rt, $addr, $offset",
2691                      "$addr.base = $Rn_wb", []> {
2692   // {12}     isAdd
2693   // {11-0}   imm12/Rm
2694   bits<14> offset;
2695   bits<4> addr;
2696   let Inst{25} = 1;
2697   let Inst{23} = offset{12};
2698   let Inst{21} = 1; // overwrite
2699   let Inst{19-16} = addr;
2700   let Inst{11-5} = offset{11-5};
2701   let Inst{4} = 0;
2702   let Inst{3-0} = offset{3-0};
2703   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2704 }
2705
2706 def LDRBT_POST_IMM
2707   : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2708                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2709                IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2710                "ldrbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2711   // {12}     isAdd
2712   // {11-0}   imm12/Rm
2713   bits<14> offset;
2714   bits<4> addr;
2715   let Inst{25} = 0;
2716   let Inst{23} = offset{12};
2717   let Inst{21} = 1; // overwrite
2718   let Inst{19-16} = addr;
2719   let Inst{11-0} = offset{11-0};
2720   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2721 }
2722
2723 multiclass AI3ldrT<bits<4> op, string opc> {
2724   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2725                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2726                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2727                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2728     bits<9> offset;
2729     let Inst{23} = offset{8};
2730     let Inst{22} = 1;
2731     let Inst{11-8} = offset{7-4};
2732     let Inst{3-0} = offset{3-0};
2733   }
2734   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2735                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2736                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2737                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2738     bits<5> Rm;
2739     let Inst{23} = Rm{4};
2740     let Inst{22} = 0;
2741     let Inst{11-8} = 0;
2742     let Unpredictable{11-8} = 0b1111;
2743     let Inst{3-0} = Rm{3-0};
2744     let DecoderMethod = "DecodeLDR";
2745   }
2746 }
2747
2748 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2749 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2750 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2751 }
2752
2753 def LDRT_POST
2754   : ARMAsmPseudo<"ldrt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2755                  (outs GPR:$Rt)>;
2756
2757 def LDRBT_POST
2758   : ARMAsmPseudo<"ldrbt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2759                  (outs GPR:$Rt)>;
2760
2761 // Store
2762
2763 // Stores with truncate
2764 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2765                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2766                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2767
2768 // Store doubleword
2769 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
2770   def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2771                     StMiscFrm, IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>,
2772              Requires<[IsARM, HasV5TE]> {
2773     let Inst{21} = 0;
2774   }
2775 }
2776
2777 // Indexed stores
2778 multiclass AI2_stridx<bit isByte, string opc,
2779                       InstrItinClass iii, InstrItinClass iir> {
2780   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2781                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2782                             StFrm, iii,
2783                             opc, "\t$Rt, $addr!",
2784                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2785     bits<17> addr;
2786     let Inst{25} = 0;
2787     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2788     let Inst{19-16} = addr{16-13};  // Rn
2789     let Inst{11-0}  = addr{11-0};   // imm12
2790     let DecoderMethod = "DecodeSTRPreImm";
2791   }
2792
2793   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2794                       (ins GPR:$Rt, ldst_so_reg:$addr),
2795                       IndexModePre, StFrm, iir,
2796                       opc, "\t$Rt, $addr!",
2797                       "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2798     bits<17> addr;
2799     let Inst{25} = 1;
2800     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2801     let Inst{19-16} = addr{16-13}; // Rn
2802     let Inst{11-0}  = addr{11-0};
2803     let Inst{4}     = 0;           // Inst{4} = 0
2804     let DecoderMethod = "DecodeSTRPreReg";
2805   }
2806   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2807                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2808                 IndexModePost, StFrm, iir,
2809                 opc, "\t$Rt, $addr, $offset",
2810                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2811      // {12}     isAdd
2812      // {11-0}   imm12/Rm
2813      bits<14> offset;
2814      bits<4> addr;
2815      let Inst{25} = 1;
2816      let Inst{23} = offset{12};
2817      let Inst{19-16} = addr;
2818      let Inst{11-0} = offset{11-0};
2819      let Inst{4} = 0;
2820
2821     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2822    }
2823
2824    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2825                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2826                 IndexModePost, StFrm, iii,
2827                 opc, "\t$Rt, $addr, $offset",
2828                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2829     // {12}     isAdd
2830     // {11-0}   imm12/Rm
2831     bits<14> offset;
2832     bits<4> addr;
2833     let Inst{25} = 0;
2834     let Inst{23} = offset{12};
2835     let Inst{19-16} = addr;
2836     let Inst{11-0} = offset{11-0};
2837
2838     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2839   }
2840 }
2841
2842 let mayStore = 1, hasSideEffects = 0 in {
2843 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2844 // IIC_iStore_siu depending on whether it the offset register is shifted.
2845 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2846 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2847 }
2848
2849 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2850                          am2offset_reg:$offset),
2851              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2852                            am2offset_reg:$offset)>;
2853 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2854                          am2offset_imm:$offset),
2855              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2856                            am2offset_imm:$offset)>;
2857 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2858                              am2offset_reg:$offset),
2859              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2860                             am2offset_reg:$offset)>;
2861 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2862                              am2offset_imm:$offset),
2863              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2864                             am2offset_imm:$offset)>;
2865
2866 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2867 // put the patterns on the instruction definitions directly as ISel wants
2868 // the address base and offset to be separate operands, not a single
2869 // complex operand like we represent the instructions themselves. The
2870 // pseudos map between the two.
2871 let usesCustomInserter = 1,
2872     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2873 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2874                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2875                4, IIC_iStore_ru,
2876             [(set GPR:$Rn_wb,
2877                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2878 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2879                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2880                4, IIC_iStore_ru,
2881             [(set GPR:$Rn_wb,
2882                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2883 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2884                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2885                4, IIC_iStore_ru,
2886             [(set GPR:$Rn_wb,
2887                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2888 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2889                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2890                4, IIC_iStore_ru,
2891             [(set GPR:$Rn_wb,
2892                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2893 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2894                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2895                4, IIC_iStore_ru,
2896             [(set GPR:$Rn_wb,
2897                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2898 }
2899
2900
2901
2902 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2903                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2904                            StMiscFrm, IIC_iStore_bh_ru,
2905                            "strh", "\t$Rt, $addr!",
2906                            "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2907   bits<14> addr;
2908   let Inst{23}    = addr{8};      // U bit
2909   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2910   let Inst{19-16} = addr{12-9};   // Rn
2911   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2912   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2913   let DecoderMethod = "DecodeAddrMode3Instruction";
2914 }
2915
2916 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2917                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2918                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2919                        "strh", "\t$Rt, $addr, $offset",
2920                        "$addr.base = $Rn_wb,@earlyclobber $Rn_wb",
2921                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2922                                                       addr_offset_none:$addr,
2923                                                       am3offset:$offset))]> {
2924   bits<10> offset;
2925   bits<4> addr;
2926   let Inst{23}    = offset{8};      // U bit
2927   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2928   let Inst{19-16} = addr;
2929   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2930   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2931   let DecoderMethod = "DecodeAddrMode3Instruction";
2932 }
2933
2934 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
2935 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2936                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2937                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2938                           "strd", "\t$Rt, $Rt2, $addr!",
2939                           "$addr.base = $Rn_wb", []> {
2940   bits<14> addr;
2941   let Inst{23}    = addr{8};      // U bit
2942   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2943   let Inst{19-16} = addr{12-9};   // Rn
2944   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2945   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2946   let DecoderMethod = "DecodeAddrMode3Instruction";
2947 }
2948
2949 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2950                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2951                                am3offset:$offset),
2952                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2953                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2954                           "$addr.base = $Rn_wb", []> {
2955   bits<10> offset;
2956   bits<4> addr;
2957   let Inst{23}    = offset{8};      // U bit
2958   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2959   let Inst{19-16} = addr;
2960   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2961   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2962   let DecoderMethod = "DecodeAddrMode3Instruction";
2963 }
2964 } // mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1
2965
2966 // STRT, STRBT, and STRHT
2967
2968 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2969                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2970                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2971                    "strbt", "\t$Rt, $addr, $offset",
2972                    "$addr.base = $Rn_wb", []> {
2973   // {12}     isAdd
2974   // {11-0}   imm12/Rm
2975   bits<14> offset;
2976   bits<4> addr;
2977   let Inst{25} = 1;
2978   let Inst{23} = offset{12};
2979   let Inst{21} = 1; // overwrite
2980   let Inst{19-16} = addr;
2981   let Inst{11-5} = offset{11-5};
2982   let Inst{4} = 0;
2983   let Inst{3-0} = offset{3-0};
2984   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2985 }
2986
2987 def STRBT_POST_IMM
2988   : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2989                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2990                IndexModePost, StFrm, IIC_iStore_bh_ru,
2991                "strbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2992   // {12}     isAdd
2993   // {11-0}   imm12/Rm
2994   bits<14> offset;
2995   bits<4> addr;
2996   let Inst{25} = 0;
2997   let Inst{23} = offset{12};
2998   let Inst{21} = 1; // overwrite
2999   let Inst{19-16} = addr;
3000   let Inst{11-0} = offset{11-0};
3001   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3002 }
3003
3004 def STRBT_POST
3005   : ARMAsmPseudo<"strbt${q} $Rt, $addr",
3006                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3007
3008 let mayStore = 1, hasSideEffects = 0 in {
3009 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
3010                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
3011                    IndexModePost, StFrm, IIC_iStore_ru,
3012                    "strt", "\t$Rt, $addr, $offset",
3013                    "$addr.base = $Rn_wb", []> {
3014   // {12}     isAdd
3015   // {11-0}   imm12/Rm
3016   bits<14> offset;
3017   bits<4> addr;
3018   let Inst{25} = 1;
3019   let Inst{23} = offset{12};
3020   let Inst{21} = 1; // overwrite
3021   let Inst{19-16} = addr;
3022   let Inst{11-5} = offset{11-5};
3023   let Inst{4} = 0;
3024   let Inst{3-0} = offset{3-0};
3025   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3026 }
3027
3028 def STRT_POST_IMM
3029   : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
3030                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
3031                IndexModePost, StFrm, IIC_iStore_ru,
3032                "strt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
3033   // {12}     isAdd
3034   // {11-0}   imm12/Rm
3035   bits<14> offset;
3036   bits<4> addr;
3037   let Inst{25} = 0;
3038   let Inst{23} = offset{12};
3039   let Inst{21} = 1; // overwrite
3040   let Inst{19-16} = addr;
3041   let Inst{11-0} = offset{11-0};
3042   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3043 }
3044 }
3045
3046 def STRT_POST
3047   : ARMAsmPseudo<"strt${q} $Rt, $addr",
3048                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3049
3050 multiclass AI3strT<bits<4> op, string opc> {
3051   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3052                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
3053                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3054                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
3055     bits<9> offset;
3056     let Inst{23} = offset{8};
3057     let Inst{22} = 1;
3058     let Inst{11-8} = offset{7-4};
3059     let Inst{3-0} = offset{3-0};
3060   }
3061   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3062                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
3063                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3064                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
3065     bits<5> Rm;
3066     let Inst{23} = Rm{4};
3067     let Inst{22} = 0;
3068     let Inst{11-8} = 0;
3069     let Inst{3-0} = Rm{3-0};
3070   }
3071 }
3072
3073
3074 defm STRHT : AI3strT<0b1011, "strht">;
3075
3076 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3077                    NoItinerary, "stl", "\t$Rt, $addr", []>;
3078 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3079                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
3080 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3081                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
3082
3083 //===----------------------------------------------------------------------===//
3084 //  Load / store multiple Instructions.
3085 //
3086
3087 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
3088                          InstrItinClass itin, InstrItinClass itin_upd> {
3089   // IA is the default, so no need for an explicit suffix on the
3090   // mnemonic here. Without it is the canonical spelling.
3091   def IA :
3092     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3093          IndexModeNone, f, itin,
3094          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
3095     let Inst{24-23} = 0b01;       // Increment After
3096     let Inst{22}    = P_bit;
3097     let Inst{21}    = 0;          // No writeback
3098     let Inst{20}    = L_bit;
3099   }
3100   def IA_UPD :
3101     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3102          IndexModeUpd, f, itin_upd,
3103          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3104     let Inst{24-23} = 0b01;       // Increment After
3105     let Inst{22}    = P_bit;
3106     let Inst{21}    = 1;          // Writeback
3107     let Inst{20}    = L_bit;
3108
3109     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3110   }
3111   def DA :
3112     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3113          IndexModeNone, f, itin,
3114          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
3115     let Inst{24-23} = 0b00;       // Decrement After
3116     let Inst{22}    = P_bit;
3117     let Inst{21}    = 0;          // No writeback
3118     let Inst{20}    = L_bit;
3119   }
3120   def DA_UPD :
3121     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3122          IndexModeUpd, f, itin_upd,
3123          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3124     let Inst{24-23} = 0b00;       // Decrement After
3125     let Inst{22}    = P_bit;
3126     let Inst{21}    = 1;          // Writeback
3127     let Inst{20}    = L_bit;
3128
3129     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3130   }
3131   def DB :
3132     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3133          IndexModeNone, f, itin,
3134          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
3135     let Inst{24-23} = 0b10;       // Decrement Before
3136     let Inst{22}    = P_bit;
3137     let Inst{21}    = 0;          // No writeback
3138     let Inst{20}    = L_bit;
3139   }
3140   def DB_UPD :
3141     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3142          IndexModeUpd, f, itin_upd,
3143          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3144     let Inst{24-23} = 0b10;       // Decrement Before
3145     let Inst{22}    = P_bit;
3146     let Inst{21}    = 1;          // Writeback
3147     let Inst{20}    = L_bit;
3148
3149     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3150   }
3151   def IB :
3152     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3153          IndexModeNone, f, itin,
3154          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
3155     let Inst{24-23} = 0b11;       // Increment Before
3156     let Inst{22}    = P_bit;
3157     let Inst{21}    = 0;          // No writeback
3158     let Inst{20}    = L_bit;
3159   }
3160   def IB_UPD :
3161     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3162          IndexModeUpd, f, itin_upd,
3163          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3164     let Inst{24-23} = 0b11;       // Increment Before
3165     let Inst{22}    = P_bit;
3166     let Inst{21}    = 1;          // Writeback
3167     let Inst{20}    = L_bit;
3168
3169     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3170   }
3171 }
3172
3173 let hasSideEffects = 0 in {
3174
3175 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3176 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
3177                          IIC_iLoad_mu>, ComplexDeprecationPredicate<"ARMLoad">;
3178
3179 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3180 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
3181                          IIC_iStore_mu>,
3182            ComplexDeprecationPredicate<"ARMStore">;
3183
3184 } // hasSideEffects
3185
3186 // FIXME: remove when we have a way to marking a MI with these properties.
3187 // FIXME: Should pc be an implicit operand like PICADD, etc?
3188 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3189     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3190 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3191                                                  reglist:$regs, variable_ops),
3192                      4, IIC_iLoad_mBr, [],
3193                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3194       RegConstraint<"$Rn = $wb">;
3195
3196 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3197 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
3198                                IIC_iLoad_mu>;
3199
3200 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3201 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
3202                                IIC_iStore_mu>;
3203
3204
3205
3206 //===----------------------------------------------------------------------===//
3207 //  Move Instructions.
3208 //
3209
3210 let hasSideEffects = 0 in
3211 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
3212                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3213   bits<4> Rd;
3214   bits<4> Rm;
3215
3216   let Inst{19-16} = 0b0000;
3217   let Inst{11-4} = 0b00000000;
3218   let Inst{25} = 0;
3219   let Inst{3-0} = Rm;
3220   let Inst{15-12} = Rd;
3221 }
3222
3223 // A version for the smaller set of tail call registers.
3224 let hasSideEffects = 0 in
3225 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
3226                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3227   bits<4> Rd;
3228   bits<4> Rm;
3229
3230   let Inst{11-4} = 0b00000000;
3231   let Inst{25} = 0;
3232   let Inst{3-0} = Rm;
3233   let Inst{15-12} = Rd;
3234 }
3235
3236 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3237                 DPSoRegRegFrm, IIC_iMOVsr,
3238                 "mov", "\t$Rd, $src",
3239                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3240                 Sched<[WriteALU]> {
3241   bits<4> Rd;
3242   bits<12> src;
3243   let Inst{15-12} = Rd;
3244   let Inst{19-16} = 0b0000;
3245   let Inst{11-8} = src{11-8};
3246   let Inst{7} = 0;
3247   let Inst{6-5} = src{6-5};
3248   let Inst{4} = 1;
3249   let Inst{3-0} = src{3-0};
3250   let Inst{25} = 0;
3251 }
3252
3253 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3254                 DPSoRegImmFrm, IIC_iMOVsr,
3255                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3256                 UnaryDP, Sched<[WriteALU]> {
3257   bits<4> Rd;
3258   bits<12> src;
3259   let Inst{15-12} = Rd;
3260   let Inst{19-16} = 0b0000;
3261   let Inst{11-5} = src{11-5};
3262   let Inst{4} = 0;
3263   let Inst{3-0} = src{3-0};
3264   let Inst{25} = 0;
3265 }
3266
3267 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3268 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins mod_imm:$imm), DPFrm, IIC_iMOVi,
3269                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, mod_imm:$imm)]>, UnaryDP,
3270                 Sched<[WriteALU]> {
3271   bits<4> Rd;
3272   bits<12> imm;
3273   let Inst{25} = 1;
3274   let Inst{15-12} = Rd;
3275   let Inst{19-16} = 0b0000;
3276   let Inst{11-0} = imm;
3277 }
3278
3279 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3280 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3281                  DPFrm, IIC_iMOVi,
3282                  "movw", "\t$Rd, $imm",
3283                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3284                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3285   bits<4> Rd;
3286   bits<16> imm;
3287   let Inst{15-12} = Rd;
3288   let Inst{11-0}  = imm{11-0};
3289   let Inst{19-16} = imm{15-12};
3290   let Inst{20} = 0;
3291   let Inst{25} = 1;
3292   let DecoderMethod = "DecodeArmMOVTWInstruction";
3293 }
3294
3295 def : InstAlias<"mov${p} $Rd, $imm",
3296                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3297         Requires<[IsARM]>;
3298
3299 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3300                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3301                       Sched<[WriteALU]>;
3302
3303 let Constraints = "$src = $Rd" in {
3304 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3305                   (ins GPR:$src, imm0_65535_expr:$imm),
3306                   DPFrm, IIC_iMOVi,
3307                   "movt", "\t$Rd, $imm",
3308                   [(set GPRnopc:$Rd,
3309                         (or (and GPR:$src, 0xffff),
3310                             lo16AllZero:$imm))]>, UnaryDP,
3311                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3312   bits<4> Rd;
3313   bits<16> imm;
3314   let Inst{15-12} = Rd;
3315   let Inst{11-0}  = imm{11-0};
3316   let Inst{19-16} = imm{15-12};
3317   let Inst{20} = 0;
3318   let Inst{25} = 1;
3319   let DecoderMethod = "DecodeArmMOVTWInstruction";
3320 }
3321
3322 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3323                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3324                       Sched<[WriteALU]>;
3325
3326 } // Constraints
3327
3328 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3329       Requires<[IsARM, HasV6T2]>;
3330
3331 let Uses = [CPSR] in
3332 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3333                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3334                     Requires<[IsARM]>, Sched<[WriteALU]>;
3335
3336 // These aren't really mov instructions, but we have to define them this way
3337 // due to flag operands.
3338
3339 let Defs = [CPSR] in {
3340 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3341                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3342                       Sched<[WriteALU]>, Requires<[IsARM]>;
3343 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3344                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3345                       Sched<[WriteALU]>, Requires<[IsARM]>;
3346 }
3347
3348 //===----------------------------------------------------------------------===//
3349 //  Extend Instructions.
3350 //
3351
3352 // Sign extenders
3353
3354 def SXTB  : AI_ext_rrot<0b01101010,
3355                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3356 def SXTH  : AI_ext_rrot<0b01101011,
3357                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3358
3359 def SXTAB : AI_exta_rrot<0b01101010,
3360                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3361 def SXTAH : AI_exta_rrot<0b01101011,
3362                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3363
3364 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3365
3366 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3367
3368 // Zero extenders
3369
3370 let AddedComplexity = 16 in {
3371 def UXTB   : AI_ext_rrot<0b01101110,
3372                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3373 def UXTH   : AI_ext_rrot<0b01101111,
3374                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3375 def UXTB16 : AI_ext_rrot<0b01101100,
3376                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3377
3378 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3379 //        The transformation should probably be done as a combiner action
3380 //        instead so we can include a check for masking back in the upper
3381 //        eight bits of the source into the lower eight bits of the result.
3382 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3383 //               (UXTB16r_rot GPR:$Src, 3)>;
3384 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3385                (UXTB16 GPR:$Src, 1)>;
3386
3387 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3388                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3389 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3390                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3391 }
3392
3393 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3394 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3395
3396
3397 def SBFX  : I<(outs GPRnopc:$Rd),
3398               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3399                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3400                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3401                Requires<[IsARM, HasV6T2]> {
3402   bits<4> Rd;
3403   bits<4> Rn;
3404   bits<5> lsb;
3405   bits<5> width;
3406   let Inst{27-21} = 0b0111101;
3407   let Inst{6-4}   = 0b101;
3408   let Inst{20-16} = width;
3409   let Inst{15-12} = Rd;
3410   let Inst{11-7}  = lsb;
3411   let Inst{3-0}   = Rn;
3412 }
3413
3414 def UBFX  : I<(outs GPRnopc:$Rd),
3415               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3416                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3417                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3418                Requires<[IsARM, HasV6T2]> {
3419   bits<4> Rd;
3420   bits<4> Rn;
3421   bits<5> lsb;
3422   bits<5> width;
3423   let Inst{27-21} = 0b0111111;
3424   let Inst{6-4}   = 0b101;
3425   let Inst{20-16} = width;
3426   let Inst{15-12} = Rd;
3427   let Inst{11-7}  = lsb;
3428   let Inst{3-0}   = Rn;
3429 }
3430
3431 //===----------------------------------------------------------------------===//
3432 //  Arithmetic Instructions.
3433 //
3434
3435 defm ADD  : AsI1_bin_irs<0b0100, "add",
3436                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3437                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3438 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3439                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3440                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3441
3442 // ADD and SUB with 's' bit set.
3443 //
3444 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3445 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3446 // AdjustInstrPostInstrSelection where we determine whether or not to
3447 // set the "s" bit based on CPSR liveness.
3448 //
3449 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3450 // support for an optional CPSR definition that corresponds to the DAG
3451 // node's second value. We can then eliminate the implicit def of CPSR.
3452 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3453                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3454 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3455                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3456
3457 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3458               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3459 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3460               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3461
3462 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3463                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3464                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3465
3466 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3467 // CPSR and the implicit def of CPSR is not needed.
3468 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3469                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3470
3471 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3472                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3473
3474 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3475 // The assume-no-carry-in form uses the negation of the input since add/sub
3476 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3477 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3478 // details.
3479 def : ARMPat<(add     GPR:$src, mod_imm_neg:$imm),
3480              (SUBri   GPR:$src, mod_imm_neg:$imm)>;
3481 def : ARMPat<(ARMaddc GPR:$src, mod_imm_neg:$imm),
3482              (SUBSri  GPR:$src, mod_imm_neg:$imm)>;
3483
3484 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3485              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3486              Requires<[IsARM, HasV6T2]>;
3487 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3488              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3489              Requires<[IsARM, HasV6T2]>;
3490
3491 // The with-carry-in form matches bitwise not instead of the negation.
3492 // Effectively, the inverse interpretation of the carry flag already accounts
3493 // for part of the negation.
3494 def : ARMPat<(ARMadde GPR:$src, mod_imm_not:$imm, CPSR),
3495              (SBCri   GPR:$src, mod_imm_not:$imm)>;
3496 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3497              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>,
3498              Requires<[IsARM, HasV6T2]>;
3499
3500 // Note: These are implemented in C++ code, because they have to generate
3501 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3502 // cannot produce.
3503 // (mul X, 2^n+1) -> (add (X << n), X)
3504 // (mul X, 2^n-1) -> (rsb X, (X << n))
3505
3506 // ARM Arithmetic Instruction
3507 // GPR:$dst = GPR:$a op GPR:$b
3508 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3509           list<dag> pattern = [],
3510           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3511           string asm = "\t$Rd, $Rn, $Rm">
3512   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3513     Sched<[WriteALU, ReadALU, ReadALU]> {
3514   bits<4> Rn;
3515   bits<4> Rd;
3516   bits<4> Rm;
3517   let Inst{27-20} = op27_20;
3518   let Inst{11-4} = op11_4;
3519   let Inst{19-16} = Rn;
3520   let Inst{15-12} = Rd;
3521   let Inst{3-0}   = Rm;
3522
3523   let Unpredictable{11-8} = 0b1111;
3524 }
3525
3526 // Saturating add/subtract
3527
3528 let DecoderMethod = "DecodeQADDInstruction" in
3529 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3530                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3531                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3532
3533 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3534                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3535                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3536 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3537                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3538                   "\t$Rd, $Rm, $Rn">;
3539 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3540                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3541                   "\t$Rd, $Rm, $Rn">;
3542
3543 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3544 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3545 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3546 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3547 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3548 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3549 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3550 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3551 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3552 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3553 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3554 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3555
3556 // Signed/Unsigned add/subtract
3557
3558 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3559 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3560 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3561 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3562 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3563 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3564 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3565 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3566 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3567 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3568 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3569 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3570
3571 // Signed/Unsigned halving add/subtract
3572
3573 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3574 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3575 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3576 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3577 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3578 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3579 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3580 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3581 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3582 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3583 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3584 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3585
3586 // Unsigned Sum of Absolute Differences [and Accumulate].
3587
3588 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3589                 MulFrm /* for convenience */, NoItinerary, "usad8",
3590                 "\t$Rd, $Rn, $Rm", []>,
3591              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3592   bits<4> Rd;
3593   bits<4> Rn;
3594   bits<4> Rm;
3595   let Inst{27-20} = 0b01111000;
3596   let Inst{15-12} = 0b1111;
3597   let Inst{7-4} = 0b0001;
3598   let Inst{19-16} = Rd;
3599   let Inst{11-8} = Rm;
3600   let Inst{3-0} = Rn;
3601 }
3602 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3603                 MulFrm /* for convenience */, NoItinerary, "usada8",
3604                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3605              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3606   bits<4> Rd;
3607   bits<4> Rn;
3608   bits<4> Rm;
3609   bits<4> Ra;
3610   let Inst{27-20} = 0b01111000;
3611   let Inst{7-4} = 0b0001;
3612   let Inst{19-16} = Rd;
3613   let Inst{15-12} = Ra;
3614   let Inst{11-8} = Rm;
3615   let Inst{3-0} = Rn;
3616 }
3617
3618 // Signed/Unsigned saturate
3619
3620 def SSAT : AI<(outs GPRnopc:$Rd),
3621               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3622               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3623   bits<4> Rd;
3624   bits<5> sat_imm;
3625   bits<4> Rn;
3626   bits<8> sh;
3627   let Inst{27-21} = 0b0110101;
3628   let Inst{5-4} = 0b01;
3629   let Inst{20-16} = sat_imm;
3630   let Inst{15-12} = Rd;
3631   let Inst{11-7} = sh{4-0};
3632   let Inst{6} = sh{5};
3633   let Inst{3-0} = Rn;
3634 }
3635
3636 def SSAT16 : AI<(outs GPRnopc:$Rd),
3637                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3638                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3639   bits<4> Rd;
3640   bits<4> sat_imm;
3641   bits<4> Rn;
3642   let Inst{27-20} = 0b01101010;
3643   let Inst{11-4} = 0b11110011;
3644   let Inst{15-12} = Rd;
3645   let Inst{19-16} = sat_imm;
3646   let Inst{3-0} = Rn;
3647 }
3648
3649 def USAT : AI<(outs GPRnopc:$Rd),
3650               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3651               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3652   bits<4> Rd;
3653   bits<5> sat_imm;
3654   bits<4> Rn;
3655   bits<8> sh;
3656   let Inst{27-21} = 0b0110111;
3657   let Inst{5-4} = 0b01;
3658   let Inst{15-12} = Rd;
3659   let Inst{11-7} = sh{4-0};
3660   let Inst{6} = sh{5};
3661   let Inst{20-16} = sat_imm;
3662   let Inst{3-0} = Rn;
3663 }
3664
3665 def USAT16 : AI<(outs GPRnopc:$Rd),
3666                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3667                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3668   bits<4> Rd;
3669   bits<4> sat_imm;
3670   bits<4> Rn;
3671   let Inst{27-20} = 0b01101110;
3672   let Inst{11-4} = 0b11110011;
3673   let Inst{15-12} = Rd;
3674   let Inst{19-16} = sat_imm;
3675   let Inst{3-0} = Rn;
3676 }
3677
3678 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3679                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3680 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3681                (USAT imm:$pos, GPRnopc:$a, 0)>;
3682
3683 //===----------------------------------------------------------------------===//
3684 //  Bitwise Instructions.
3685 //
3686
3687 defm AND   : AsI1_bin_irs<0b0000, "and",
3688                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3689                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3690 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3691                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3692                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3693 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3694                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3695                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3696 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3697                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3698                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3699
3700 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3701 // like in the actual instruction encoding. The complexity of mapping the mask
3702 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3703 // instruction description.
3704 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3705                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3706                "bfc", "\t$Rd, $imm", "$src = $Rd",
3707                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3708                Requires<[IsARM, HasV6T2]> {
3709   bits<4> Rd;
3710   bits<10> imm;
3711   let Inst{27-21} = 0b0111110;
3712   let Inst{6-0}   = 0b0011111;
3713   let Inst{15-12} = Rd;
3714   let Inst{11-7}  = imm{4-0}; // lsb
3715   let Inst{20-16} = imm{9-5}; // msb
3716 }
3717
3718 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3719 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3720           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3721           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3722           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3723                            bf_inv_mask_imm:$imm))]>,
3724           Requires<[IsARM, HasV6T2]> {
3725   bits<4> Rd;
3726   bits<4> Rn;
3727   bits<10> imm;
3728   let Inst{27-21} = 0b0111110;
3729   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3730   let Inst{15-12} = Rd;
3731   let Inst{11-7}  = imm{4-0}; // lsb
3732   let Inst{20-16} = imm{9-5}; // width
3733   let Inst{3-0}   = Rn;
3734 }
3735
3736 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3737                   "mvn", "\t$Rd, $Rm",
3738                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3739   bits<4> Rd;
3740   bits<4> Rm;
3741   let Inst{25} = 0;
3742   let Inst{19-16} = 0b0000;
3743   let Inst{11-4} = 0b00000000;
3744   let Inst{15-12} = Rd;
3745   let Inst{3-0} = Rm;
3746 }
3747 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3748                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3749                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3750                   Sched<[WriteALU]> {
3751   bits<4> Rd;
3752   bits<12> shift;
3753   let Inst{25} = 0;
3754   let Inst{19-16} = 0b0000;
3755   let Inst{15-12} = Rd;
3756   let Inst{11-5} = shift{11-5};
3757   let Inst{4} = 0;
3758   let Inst{3-0} = shift{3-0};
3759 }
3760 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3761                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3762                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3763                   Sched<[WriteALU]> {
3764   bits<4> Rd;
3765   bits<12> shift;
3766   let Inst{25} = 0;
3767   let Inst{19-16} = 0b0000;
3768   let Inst{15-12} = Rd;
3769   let Inst{11-8} = shift{11-8};
3770   let Inst{7} = 0;
3771   let Inst{6-5} = shift{6-5};
3772   let Inst{4} = 1;
3773   let Inst{3-0} = shift{3-0};
3774 }
3775 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3776 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins mod_imm:$imm), DPFrm,
3777                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3778                   [(set GPR:$Rd, mod_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3779   bits<4> Rd;
3780   bits<12> imm;
3781   let Inst{25} = 1;
3782   let Inst{19-16} = 0b0000;
3783   let Inst{15-12} = Rd;
3784   let Inst{11-0} = imm;
3785 }
3786
3787 def : ARMPat<(and   GPR:$src, mod_imm_not:$imm),
3788              (BICri GPR:$src, mod_imm_not:$imm)>;
3789
3790 //===----------------------------------------------------------------------===//
3791 //  Multiply Instructions.
3792 //
3793 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3794              string opc, string asm, list<dag> pattern>
3795   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3796   bits<4> Rd;
3797   bits<4> Rm;
3798   bits<4> Rn;
3799   let Inst{19-16} = Rd;
3800   let Inst{11-8}  = Rm;
3801   let Inst{3-0}   = Rn;
3802 }
3803 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3804              string opc, string asm, list<dag> pattern>
3805   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3806   bits<4> RdLo;
3807   bits<4> RdHi;
3808   bits<4> Rm;
3809   bits<4> Rn;
3810   let Inst{19-16} = RdHi;
3811   let Inst{15-12} = RdLo;
3812   let Inst{11-8}  = Rm;
3813   let Inst{3-0}   = Rn;
3814 }
3815 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3816              string opc, string asm, list<dag> pattern>
3817   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3818   bits<4> RdLo;
3819   bits<4> RdHi;
3820   bits<4> Rm;
3821   bits<4> Rn;
3822   let Inst{19-16} = RdHi;
3823   let Inst{15-12} = RdLo;
3824   let Inst{11-8}  = Rm;
3825   let Inst{3-0}   = Rn;
3826 }
3827
3828 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3829 //        property. Remove them when it's possible to add those properties
3830 //        on an individual MachineInstr, not just an instruction description.
3831 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3832 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3833                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3834                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3835                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3836                   Requires<[IsARM, HasV6]> {
3837   let Inst{15-12} = 0b0000;
3838   let Unpredictable{15-12} = 0b1111;
3839 }
3840
3841 let Constraints = "@earlyclobber $Rd" in
3842 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3843                                                     pred:$p, cc_out:$s),
3844                            4, IIC_iMUL32,
3845                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3846                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3847                Requires<[IsARM, NoV6, UseMulOps]>;
3848 }
3849
3850 def MLA  : AsMul1I32<0b0000001, (outs GPRnopc:$Rd),
3851                      (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra),
3852                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3853         [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))]>,
3854                      Requires<[IsARM, HasV6, UseMulOps]> {
3855   bits<4> Ra;
3856   let Inst{15-12} = Ra;
3857 }
3858
3859 let Constraints = "@earlyclobber $Rd" in
3860 def MLAv5: ARMPseudoExpand<(outs GPRnopc:$Rd),
3861                            (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
3862                             pred:$p, cc_out:$s), 4, IIC_iMAC32,
3863          [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))],
3864   (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra, pred:$p, cc_out:$s)>,
3865                            Requires<[IsARM, NoV6]>;
3866
3867 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3868                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3869                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3870                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3871   bits<4> Rd;
3872   bits<4> Rm;
3873   bits<4> Rn;
3874   bits<4> Ra;
3875   let Inst{19-16} = Rd;
3876   let Inst{15-12} = Ra;
3877   let Inst{11-8}  = Rm;
3878   let Inst{3-0}   = Rn;
3879 }
3880
3881 // Extra precision multiplies with low / high results
3882 let hasSideEffects = 0 in {
3883 let isCommutable = 1 in {
3884 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3885                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3886                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3887                     Requires<[IsARM, HasV6]>;
3888
3889 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3890                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3891                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3892                     Requires<[IsARM, HasV6]>;
3893
3894 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3895 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3896                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3897                             4, IIC_iMUL64, [],
3898           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3899                            Requires<[IsARM, NoV6]>;
3900
3901 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3902                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3903                             4, IIC_iMUL64, [],
3904           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3905                            Requires<[IsARM, NoV6]>;
3906 }
3907 }
3908
3909 // Multiply + accumulate
3910 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3911                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3912                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3913          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3914 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3915                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3916                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3917          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3918
3919 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3920                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3921                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3922                     Requires<[IsARM, HasV6]> {
3923   bits<4> RdLo;
3924   bits<4> RdHi;
3925   bits<4> Rm;
3926   bits<4> Rn;
3927   let Inst{19-16} = RdHi;
3928   let Inst{15-12} = RdLo;
3929   let Inst{11-8}  = Rm;
3930   let Inst{3-0}   = Rn;
3931 }
3932
3933 let Constraints =
3934     "@earlyclobber $RdLo,@earlyclobber $RdHi,$RLo = $RdLo,$RHi = $RdHi" in {
3935 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3936                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3937                               4, IIC_iMAC64, [],
3938              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3939                            pred:$p, cc_out:$s)>,
3940                            Requires<[IsARM, NoV6]>;
3941 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3942                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3943                               4, IIC_iMAC64, [],
3944              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3945                            pred:$p, cc_out:$s)>,
3946                            Requires<[IsARM, NoV6]>;
3947 }
3948
3949 } // hasSideEffects
3950
3951 // Most significant word multiply
3952 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3953                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3954                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3955             Requires<[IsARM, HasV6]> {
3956   let Inst{15-12} = 0b1111;
3957 }
3958
3959 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3960                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3961             Requires<[IsARM, HasV6]> {
3962   let Inst{15-12} = 0b1111;
3963 }
3964
3965 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3966                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3967                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3968                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3969             Requires<[IsARM, HasV6, UseMulOps]>;
3970
3971 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3972                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3973                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3974             Requires<[IsARM, HasV6]>;
3975
3976 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3977                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3978                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3979             Requires<[IsARM, HasV6, UseMulOps]>;
3980
3981 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3982                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3983                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3984             Requires<[IsARM, HasV6]>;
3985
3986 multiclass AI_smul<string opc, PatFrag opnode> {
3987   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3988               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3989               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3990                                       (sext_inreg GPR:$Rm, i16)))]>,
3991            Requires<[IsARM, HasV5TE]>;
3992
3993   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3994               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3995               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3996                                       (sra GPR:$Rm, (i32 16))))]>,
3997            Requires<[IsARM, HasV5TE]>;
3998
3999   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4000               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
4001               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
4002                                       (sext_inreg GPR:$Rm, i16)))]>,
4003            Requires<[IsARM, HasV5TE]>;
4004
4005   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4006               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
4007               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
4008                                       (sra GPR:$Rm, (i32 16))))]>,
4009             Requires<[IsARM, HasV5TE]>;
4010
4011   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4012               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
4013               []>,
4014            Requires<[IsARM, HasV5TE]>;
4015
4016   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4017               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
4018               []>,
4019             Requires<[IsARM, HasV5TE]>;
4020 }
4021
4022
4023 multiclass AI_smla<string opc, PatFrag opnode> {
4024   let DecoderMethod = "DecodeSMLAInstruction" in {
4025   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
4026               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4027               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
4028               [(set GPRnopc:$Rd, (add GPR:$Ra,
4029                                (opnode (sext_inreg GPRnopc:$Rn, i16),
4030                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
4031            Requires<[IsARM, HasV5TE, UseMulOps]>;
4032
4033   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
4034               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4035               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
4036               [(set GPRnopc:$Rd,
4037                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
4038                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
4039            Requires<[IsARM, HasV5TE, UseMulOps]>;
4040
4041   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
4042               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4043               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
4044               [(set GPRnopc:$Rd,
4045                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
4046                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
4047            Requires<[IsARM, HasV5TE, UseMulOps]>;
4048
4049   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
4050               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4051               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
4052              [(set GPRnopc:$Rd,
4053                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
4054                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
4055             Requires<[IsARM, HasV5TE, UseMulOps]>;
4056
4057   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
4058               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4059               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
4060               []>,
4061            Requires<[IsARM, HasV5TE, UseMulOps]>;
4062
4063   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
4064               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4065               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
4066               []>,
4067             Requires<[IsARM, HasV5TE, UseMulOps]>;
4068   }
4069 }
4070
4071 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
4072 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
4073
4074 // Halfword multiply accumulate long: SMLAL<x><y>.
4075 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4076                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4077                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4078               Requires<[IsARM, HasV5TE]>;
4079
4080 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4081                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4082                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4083               Requires<[IsARM, HasV5TE]>;
4084
4085 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4086                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4087                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4088               Requires<[IsARM, HasV5TE]>;
4089
4090 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4091                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4092                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4093               Requires<[IsARM, HasV5TE]>;
4094
4095 // Helper class for AI_smld.
4096 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
4097                     InstrItinClass itin, string opc, string asm>
4098   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
4099   bits<4> Rn;
4100   bits<4> Rm;
4101   let Inst{27-23} = 0b01110;
4102   let Inst{22}    = long;
4103   let Inst{21-20} = 0b00;
4104   let Inst{11-8}  = Rm;
4105   let Inst{7}     = 0;
4106   let Inst{6}     = sub;
4107   let Inst{5}     = swap;
4108   let Inst{4}     = 1;
4109   let Inst{3-0}   = Rn;
4110 }
4111 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
4112                 InstrItinClass itin, string opc, string asm>
4113   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4114   bits<4> Rd;
4115   let Inst{15-12} = 0b1111;
4116   let Inst{19-16} = Rd;
4117 }
4118 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
4119                 InstrItinClass itin, string opc, string asm>
4120   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4121   bits<4> Ra;
4122   bits<4> Rd;
4123   let Inst{19-16} = Rd;
4124   let Inst{15-12} = Ra;
4125 }
4126 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
4127                   InstrItinClass itin, string opc, string asm>
4128   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4129   bits<4> RdLo;
4130   bits<4> RdHi;
4131   let Inst{19-16} = RdHi;
4132   let Inst{15-12} = RdLo;
4133 }
4134
4135 multiclass AI_smld<bit sub, string opc> {
4136
4137   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
4138                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4139                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
4140
4141   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
4142                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4143                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
4144
4145   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4146                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
4147                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
4148
4149   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4150                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
4151                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
4152
4153 }
4154
4155 defm SMLA : AI_smld<0, "smla">;
4156 defm SMLS : AI_smld<1, "smls">;
4157
4158 multiclass AI_sdml<bit sub, string opc> {
4159
4160   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
4161                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
4162   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
4163                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
4164 }
4165
4166 defm SMUA : AI_sdml<0, "smua">;
4167 defm SMUS : AI_sdml<1, "smus">;
4168
4169 //===----------------------------------------------------------------------===//
4170 //  Division Instructions (ARMv7-A with virtualization extension)
4171 //
4172 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4173                    "sdiv", "\t$Rd, $Rn, $Rm",
4174                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
4175            Requires<[IsARM, HasDivideInARM]>;
4176
4177 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4178                    "udiv", "\t$Rd, $Rn, $Rm",
4179                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
4180            Requires<[IsARM, HasDivideInARM]>;
4181
4182 //===----------------------------------------------------------------------===//
4183 //  Misc. Arithmetic Instructions.
4184 //
4185
4186 def CLZ  : AMiscA1I<0b00010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
4187               IIC_iUNAr, "clz", "\t$Rd, $Rm",
4188               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
4189            Sched<[WriteALU]>;
4190
4191 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4192               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
4193               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
4194            Requires<[IsARM, HasV6T2]>,
4195            Sched<[WriteALU]>;
4196
4197 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4198               IIC_iUNAr, "rev", "\t$Rd, $Rm",
4199               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
4200            Sched<[WriteALU]>;
4201
4202 let AddedComplexity = 5 in
4203 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4204                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
4205                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
4206                Requires<[IsARM, HasV6]>,
4207            Sched<[WriteALU]>;
4208
4209 def : ARMV6Pat<(srl (bswap (extloadi16 addrmode3:$addr)), (i32 16)),
4210               (REV16 (LDRH addrmode3:$addr))>;
4211 def : ARMV6Pat<(truncstorei16 (srl (bswap GPR:$Rn), (i32 16)), addrmode3:$addr),
4212                (STRH (REV16 GPR:$Rn), addrmode3:$addr)>;
4213
4214 let AddedComplexity = 5 in
4215 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4216                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
4217                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
4218                Requires<[IsARM, HasV6]>,
4219            Sched<[WriteALU]>;
4220
4221 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
4222                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
4223                (REVSH GPR:$Rm)>;
4224
4225 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4226                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4227                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4228                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4229                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4230                                            0xFFFF0000)))]>,
4231                Requires<[IsARM, HasV6]>,
4232            Sched<[WriteALUsi, ReadALU]>;
4233
4234 // Alternate cases for PKHBT where identities eliminate some nodes.
4235 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4236                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4237 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4238                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4239
4240 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4241 // will match the pattern below.
4242 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4243                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4244                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4245                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4246                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4247                                            0xFFFF)))]>,
4248                Requires<[IsARM, HasV6]>,
4249            Sched<[WriteALUsi, ReadALU]>;
4250
4251 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4252 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4253 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4254 // pkhtb src1, src2, asr (17..31).
4255 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4256                    (srl GPRnopc:$src2, imm16:$sh)),
4257                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4258 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4259                    (sra GPRnopc:$src2, imm16_31:$sh)),
4260                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4261 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4262                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4263                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4264
4265 //===----------------------------------------------------------------------===//
4266 // CRC Instructions
4267 //
4268 // Polynomials:
4269 // + CRC32{B,H,W}       0x04C11DB7
4270 // + CRC32C{B,H,W}      0x1EDC6F41
4271 //
4272
4273 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4274   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4275                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4276                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4277                Requires<[IsARM, HasV8, HasCRC]> {
4278   bits<4> Rd;
4279   bits<4> Rn;
4280   bits<4> Rm;
4281
4282   let Inst{31-28} = 0b1110;
4283   let Inst{27-23} = 0b00010;
4284   let Inst{22-21} = sz;
4285   let Inst{20}    = 0;
4286   let Inst{19-16} = Rn;
4287   let Inst{15-12} = Rd;
4288   let Inst{11-10} = 0b00;
4289   let Inst{9}     = C;
4290   let Inst{8}     = 0;
4291   let Inst{7-4}   = 0b0100;
4292   let Inst{3-0}   = Rm;
4293
4294   let Unpredictable{11-8} = 0b1101;
4295 }
4296
4297 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4298 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4299 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4300 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4301 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4302 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4303
4304 //===----------------------------------------------------------------------===//
4305 // ARMv8.1a Privilege Access Never extension
4306 //
4307 // SETPAN #imm1
4308
4309 def SETPAN : AInoP<(outs), (ins imm0_1:$imm), MiscFrm, NoItinerary, "setpan",
4310                 "\t$imm", []>, Requires<[IsARM, HasV8, HasV8_1a]> {
4311   bits<1> imm;
4312
4313   let Inst{31-28} = 0b1111;
4314   let Inst{27-20} = 0b00010001;
4315   let Inst{19-16} = 0b0000;
4316   let Inst{15-10} = 0b000000;
4317   let Inst{9} = imm;
4318   let Inst{8} = 0b0;
4319   let Inst{7-4} = 0b0000;
4320   let Inst{3-0} = 0b0000;
4321
4322   let Unpredictable{19-16} = 0b1111;
4323   let Unpredictable{15-10} = 0b111111;
4324   let Unpredictable{8} = 0b1;
4325   let Unpredictable{3-0} = 0b1111;
4326 }
4327
4328 //===----------------------------------------------------------------------===//
4329 //  Comparison Instructions...
4330 //
4331
4332 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4333                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4334                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4335
4336 // ARMcmpZ can re-use the above instruction definitions.
4337 def : ARMPat<(ARMcmpZ GPR:$src, mod_imm:$imm),
4338              (CMPri   GPR:$src, mod_imm:$imm)>;
4339 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4340              (CMPrr   GPR:$src, GPR:$rhs)>;
4341 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4342              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4343 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4344              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4345
4346 // CMN register-integer
4347 let isCompare = 1, Defs = [CPSR] in {
4348 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, mod_imm:$imm), DPFrm, IIC_iCMPi,
4349                 "cmn", "\t$Rn, $imm",
4350                 [(ARMcmn GPR:$Rn, mod_imm:$imm)]>,
4351                 Sched<[WriteCMP, ReadALU]> {
4352   bits<4> Rn;
4353   bits<12> imm;
4354   let Inst{25} = 1;
4355   let Inst{20} = 1;
4356   let Inst{19-16} = Rn;
4357   let Inst{15-12} = 0b0000;
4358   let Inst{11-0} = imm;
4359
4360   let Unpredictable{15-12} = 0b1111;
4361 }
4362
4363 // CMN register-register/shift
4364 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4365                  "cmn", "\t$Rn, $Rm",
4366                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4367                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4368   bits<4> Rn;
4369   bits<4> Rm;
4370   let isCommutable = 1;
4371   let Inst{25} = 0;
4372   let Inst{20} = 1;
4373   let Inst{19-16} = Rn;
4374   let Inst{15-12} = 0b0000;
4375   let Inst{11-4} = 0b00000000;
4376   let Inst{3-0} = Rm;
4377
4378   let Unpredictable{15-12} = 0b1111;
4379 }
4380
4381 def CMNzrsi : AI1<0b1011, (outs),
4382                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4383                   "cmn", "\t$Rn, $shift",
4384                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4385                     GPR:$Rn, so_reg_imm:$shift)]>,
4386                     Sched<[WriteCMPsi, ReadALU]> {
4387   bits<4> Rn;
4388   bits<12> shift;
4389   let Inst{25} = 0;
4390   let Inst{20} = 1;
4391   let Inst{19-16} = Rn;
4392   let Inst{15-12} = 0b0000;
4393   let Inst{11-5} = shift{11-5};
4394   let Inst{4} = 0;
4395   let Inst{3-0} = shift{3-0};
4396
4397   let Unpredictable{15-12} = 0b1111;
4398 }
4399
4400 def CMNzrsr : AI1<0b1011, (outs),
4401                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4402                   "cmn", "\t$Rn, $shift",
4403                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4404                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4405                     Sched<[WriteCMPsr, ReadALU]> {
4406   bits<4> Rn;
4407   bits<12> shift;
4408   let Inst{25} = 0;
4409   let Inst{20} = 1;
4410   let Inst{19-16} = Rn;
4411   let Inst{15-12} = 0b0000;
4412   let Inst{11-8} = shift{11-8};
4413   let Inst{7} = 0;
4414   let Inst{6-5} = shift{6-5};
4415   let Inst{4} = 1;
4416   let Inst{3-0} = shift{3-0};
4417
4418   let Unpredictable{15-12} = 0b1111;
4419 }
4420
4421 }
4422
4423 def : ARMPat<(ARMcmp  GPR:$src, mod_imm_neg:$imm),
4424              (CMNri   GPR:$src, mod_imm_neg:$imm)>;
4425
4426 def : ARMPat<(ARMcmpZ GPR:$src, mod_imm_neg:$imm),
4427              (CMNri   GPR:$src, mod_imm_neg:$imm)>;
4428
4429 // Note that TST/TEQ don't set all the same flags that CMP does!
4430 defm TST  : AI1_cmp_irs<0b1000, "tst",
4431                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4432                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1,
4433                       "DecodeTSTInstruction">;
4434 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4435                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4436                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4437
4438 // Pseudo i64 compares for some floating point compares.
4439 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4440     Defs = [CPSR] in {
4441 def BCCi64 : PseudoInst<(outs),
4442     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4443      IIC_Br,
4444     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4445     Sched<[WriteBr]>;
4446
4447 def BCCZi64 : PseudoInst<(outs),
4448      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4449     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4450     Sched<[WriteBr]>;
4451 } // usesCustomInserter
4452
4453
4454 // Conditional moves
4455 let hasSideEffects = 0 in {
4456
4457 let isCommutable = 1, isSelect = 1 in
4458 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4459                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4460                            4, IIC_iCMOVr,
4461                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4462                                                    cmovpred:$p))]>,
4463              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4464
4465 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4466                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4467                             4, IIC_iCMOVsr,
4468                             [(set GPR:$Rd,
4469                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4470                                            cmovpred:$p))]>,
4471       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4472 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4473                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4474                            4, IIC_iCMOVsr,
4475   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4476                             cmovpred:$p))]>,
4477       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4478
4479
4480 let isMoveImm = 1 in
4481 def MOVCCi16
4482     : ARMPseudoInst<(outs GPR:$Rd),
4483                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4484                     4, IIC_iMOVi,
4485                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4486                                             cmovpred:$p))]>,
4487       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4488       Sched<[WriteALU]>;
4489
4490 let isMoveImm = 1 in
4491 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4492                            (ins GPR:$false, mod_imm:$imm, cmovpred:$p),
4493                            4, IIC_iCMOVi,
4494                            [(set GPR:$Rd, (ARMcmov GPR:$false, mod_imm:$imm,
4495                                                    cmovpred:$p))]>,
4496       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4497
4498 // Two instruction predicate mov immediate.
4499 let isMoveImm = 1 in
4500 def MOVCCi32imm
4501     : ARMPseudoInst<(outs GPR:$Rd),
4502                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4503                     8, IIC_iCMOVix2,
4504                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4505                                             cmovpred:$p))]>,
4506       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4507
4508 let isMoveImm = 1 in
4509 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4510                            (ins GPR:$false, mod_imm:$imm, cmovpred:$p),
4511                            4, IIC_iCMOVi,
4512                            [(set GPR:$Rd, (ARMcmov GPR:$false, mod_imm_not:$imm,
4513                                                    cmovpred:$p))]>,
4514                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4515
4516 } // hasSideEffects
4517
4518
4519 //===----------------------------------------------------------------------===//
4520 // Atomic operations intrinsics
4521 //
4522
4523 def MemBarrierOptOperand : AsmOperandClass {
4524   let Name = "MemBarrierOpt";
4525   let ParserMethod = "parseMemBarrierOptOperand";
4526 }
4527 def memb_opt : Operand<i32> {
4528   let PrintMethod = "printMemBOption";
4529   let ParserMatchClass = MemBarrierOptOperand;
4530   let DecoderMethod = "DecodeMemBarrierOption";
4531 }
4532
4533 def InstSyncBarrierOptOperand : AsmOperandClass {
4534   let Name = "InstSyncBarrierOpt";
4535   let ParserMethod = "parseInstSyncBarrierOptOperand";
4536 }
4537 def instsyncb_opt : Operand<i32> {
4538   let PrintMethod = "printInstSyncBOption";
4539   let ParserMatchClass = InstSyncBarrierOptOperand;
4540   let DecoderMethod = "DecodeInstSyncBarrierOption";
4541 }
4542
4543 // Memory barriers protect the atomic sequences
4544 let hasSideEffects = 1 in {
4545 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4546                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4547                 Requires<[IsARM, HasDB]> {
4548   bits<4> opt;
4549   let Inst{31-4} = 0xf57ff05;
4550   let Inst{3-0} = opt;
4551 }
4552
4553 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4554                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4555                 Requires<[IsARM, HasDB]> {
4556   bits<4> opt;
4557   let Inst{31-4} = 0xf57ff04;
4558   let Inst{3-0} = opt;
4559 }
4560
4561 // ISB has only full system option
4562 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4563                 "isb", "\t$opt", [(int_arm_isb (i32 imm0_15:$opt))]>,
4564                 Requires<[IsARM, HasDB]> {
4565   bits<4> opt;
4566   let Inst{31-4} = 0xf57ff06;
4567   let Inst{3-0} = opt;
4568 }
4569 }
4570
4571 let usesCustomInserter = 1, Defs = [CPSR] in {
4572
4573 // Pseudo instruction that combines movs + predicated rsbmi
4574 // to implement integer ABS
4575   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4576 }
4577
4578 let usesCustomInserter = 1 in {
4579     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4580       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4581       NoItinerary,
4582       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4583 }
4584
4585 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4586   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4587 }]>;
4588
4589 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4590   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4591 }]>;
4592
4593 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4594   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4595 }]>;
4596
4597 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4598                       (int_arm_strex node:$val, node:$ptr), [{
4599   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4600 }]>;
4601
4602 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4603                       (int_arm_strex node:$val, node:$ptr), [{
4604   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4605 }]>;
4606
4607 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4608                       (int_arm_strex node:$val, node:$ptr), [{
4609   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4610 }]>;
4611
4612 def ldaex_1 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4613   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4614 }]>;
4615
4616 def ldaex_2 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4617   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4618 }]>;
4619
4620 def ldaex_4 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4621   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4622 }]>;
4623
4624 def stlex_1 : PatFrag<(ops node:$val, node:$ptr),
4625                       (int_arm_stlex node:$val, node:$ptr), [{
4626   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4627 }]>;
4628
4629 def stlex_2 : PatFrag<(ops node:$val, node:$ptr),
4630                       (int_arm_stlex node:$val, node:$ptr), [{
4631   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4632 }]>;
4633
4634 def stlex_4 : PatFrag<(ops node:$val, node:$ptr),
4635                       (int_arm_stlex node:$val, node:$ptr), [{
4636   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4637 }]>;
4638
4639 let mayLoad = 1 in {
4640 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4641                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4642                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4643 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4644                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4645                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4646 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4647                      NoItinerary, "ldrex", "\t$Rt, $addr",
4648                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4649 let hasExtraDefRegAllocReq = 1 in
4650 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4651                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4652   let DecoderMethod = "DecodeDoubleRegLoad";
4653 }
4654
4655 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4656                      NoItinerary, "ldaexb", "\t$Rt, $addr",
4657                      [(set GPR:$Rt, (ldaex_1 addr_offset_none:$addr))]>;
4658 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4659                      NoItinerary, "ldaexh", "\t$Rt, $addr",
4660                     [(set GPR:$Rt, (ldaex_2 addr_offset_none:$addr))]>;
4661 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4662                      NoItinerary, "ldaex", "\t$Rt, $addr",
4663                     [(set GPR:$Rt, (ldaex_4 addr_offset_none:$addr))]>;
4664 let hasExtraDefRegAllocReq = 1 in
4665 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4666                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4667   let DecoderMethod = "DecodeDoubleRegLoad";
4668 }
4669 }
4670
4671 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4672 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4673                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4674                     [(set GPR:$Rd, (strex_1 GPR:$Rt,
4675                                             addr_offset_none:$addr))]>;
4676 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4677                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4678                     [(set GPR:$Rd, (strex_2 GPR:$Rt,
4679                                             addr_offset_none:$addr))]>;
4680 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4681                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4682                     [(set GPR:$Rd, (strex_4 GPR:$Rt,
4683                                             addr_offset_none:$addr))]>;
4684 let hasExtraSrcRegAllocReq = 1 in
4685 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4686                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4687                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4688   let DecoderMethod = "DecodeDoubleRegStore";
4689 }
4690 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4691                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4692                     [(set GPR:$Rd,
4693                           (stlex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4694 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4695                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4696                     [(set GPR:$Rd,
4697                           (stlex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4698 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4699                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4700                     [(set GPR:$Rd,
4701                           (stlex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4702 let hasExtraSrcRegAllocReq = 1 in
4703 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4704                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4705                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4706   let DecoderMethod = "DecodeDoubleRegStore";
4707 }
4708 }
4709
4710 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4711                 [(int_arm_clrex)]>,
4712             Requires<[IsARM, HasV7]>  {
4713   let Inst{31-0} = 0b11110101011111111111000000011111;
4714 }
4715
4716 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4717              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4718 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4719              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4720
4721 def : ARMPat<(stlex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4722              (STLEXB GPR:$Rt, addr_offset_none:$addr)>;
4723 def : ARMPat<(stlex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4724              (STLEXH GPR:$Rt, addr_offset_none:$addr)>;
4725
4726 class acquiring_load<PatFrag base>
4727   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4728   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4729   return isAtLeastAcquire(Ordering);
4730 }]>;
4731
4732 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4733 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4734 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4735
4736 class releasing_store<PatFrag base>
4737   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4738   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4739   return isAtLeastRelease(Ordering);
4740 }]>;
4741
4742 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4743 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4744 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4745
4746 let AddedComplexity = 8 in {
4747   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4748   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4749   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4750   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4751   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4752   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4753 }
4754
4755 // SWP/SWPB are deprecated in V6/V7.
4756 let mayLoad = 1, mayStore = 1 in {
4757 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4758                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4759                 Requires<[PreV8]>;
4760 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4761                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4762                 Requires<[PreV8]>;
4763 }
4764
4765 //===----------------------------------------------------------------------===//
4766 // Coprocessor Instructions.
4767 //
4768
4769 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4770             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4771             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4772             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4773                           imm:$CRm, imm:$opc2)]>,
4774             Requires<[PreV8]> {
4775   bits<4> opc1;
4776   bits<4> CRn;
4777   bits<4> CRd;
4778   bits<4> cop;
4779   bits<3> opc2;
4780   bits<4> CRm;
4781
4782   let Inst{3-0}   = CRm;
4783   let Inst{4}     = 0;
4784   let Inst{7-5}   = opc2;
4785   let Inst{11-8}  = cop;
4786   let Inst{15-12} = CRd;
4787   let Inst{19-16} = CRn;
4788   let Inst{23-20} = opc1;
4789 }
4790
4791 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4792                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4793                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4794                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4795                               imm:$CRm, imm:$opc2)]>,
4796                Requires<[PreV8]> {
4797   let Inst{31-28} = 0b1111;
4798   bits<4> opc1;
4799   bits<4> CRn;
4800   bits<4> CRd;
4801   bits<4> cop;
4802   bits<3> opc2;
4803   bits<4> CRm;
4804
4805   let Inst{3-0}   = CRm;
4806   let Inst{4}     = 0;
4807   let Inst{7-5}   = opc2;
4808   let Inst{11-8}  = cop;
4809   let Inst{15-12} = CRd;
4810   let Inst{19-16} = CRn;
4811   let Inst{23-20} = opc1;
4812 }
4813
4814 class ACI<dag oops, dag iops, string opc, string asm,
4815           IndexMode im = IndexModeNone>
4816   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4817       opc, asm, "", []> {
4818   let Inst{27-25} = 0b110;
4819 }
4820 class ACInoP<dag oops, dag iops, string opc, string asm,
4821           IndexMode im = IndexModeNone>
4822   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4823          opc, asm, "", []> {
4824   let Inst{31-28} = 0b1111;
4825   let Inst{27-25} = 0b110;
4826 }
4827 multiclass LdStCop<bit load, bit Dbit, string asm> {
4828   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4829                     asm, "\t$cop, $CRd, $addr"> {
4830     bits<13> addr;
4831     bits<4> cop;
4832     bits<4> CRd;
4833     let Inst{24} = 1; // P = 1
4834     let Inst{23} = addr{8};
4835     let Inst{22} = Dbit;
4836     let Inst{21} = 0; // W = 0
4837     let Inst{20} = load;
4838     let Inst{19-16} = addr{12-9};
4839     let Inst{15-12} = CRd;
4840     let Inst{11-8} = cop;
4841     let Inst{7-0} = addr{7-0};
4842     let DecoderMethod = "DecodeCopMemInstruction";
4843   }
4844   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4845                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4846     bits<13> addr;
4847     bits<4> cop;
4848     bits<4> CRd;
4849     let Inst{24} = 1; // P = 1
4850     let Inst{23} = addr{8};
4851     let Inst{22} = Dbit;
4852     let Inst{21} = 1; // W = 1
4853     let Inst{20} = load;
4854     let Inst{19-16} = addr{12-9};
4855     let Inst{15-12} = CRd;
4856     let Inst{11-8} = cop;
4857     let Inst{7-0} = addr{7-0};
4858     let DecoderMethod = "DecodeCopMemInstruction";
4859   }
4860   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4861                               postidx_imm8s4:$offset),
4862                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4863     bits<9> offset;
4864     bits<4> addr;
4865     bits<4> cop;
4866     bits<4> CRd;
4867     let Inst{24} = 0; // P = 0
4868     let Inst{23} = offset{8};
4869     let Inst{22} = Dbit;
4870     let Inst{21} = 1; // W = 1
4871     let Inst{20} = load;
4872     let Inst{19-16} = addr;
4873     let Inst{15-12} = CRd;
4874     let Inst{11-8} = cop;
4875     let Inst{7-0} = offset{7-0};
4876     let DecoderMethod = "DecodeCopMemInstruction";
4877   }
4878   def _OPTION : ACI<(outs),
4879                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4880                          coproc_option_imm:$option),
4881       asm, "\t$cop, $CRd, $addr, $option"> {
4882     bits<8> option;
4883     bits<4> addr;
4884     bits<4> cop;
4885     bits<4> CRd;
4886     let Inst{24} = 0; // P = 0
4887     let Inst{23} = 1; // U = 1
4888     let Inst{22} = Dbit;
4889     let Inst{21} = 0; // W = 0
4890     let Inst{20} = load;
4891     let Inst{19-16} = addr;
4892     let Inst{15-12} = CRd;
4893     let Inst{11-8} = cop;
4894     let Inst{7-0} = option;
4895     let DecoderMethod = "DecodeCopMemInstruction";
4896   }
4897 }
4898 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4899   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4900                        asm, "\t$cop, $CRd, $addr"> {
4901     bits<13> addr;
4902     bits<4> cop;
4903     bits<4> CRd;
4904     let Inst{24} = 1; // P = 1
4905     let Inst{23} = addr{8};
4906     let Inst{22} = Dbit;
4907     let Inst{21} = 0; // W = 0
4908     let Inst{20} = load;
4909     let Inst{19-16} = addr{12-9};
4910     let Inst{15-12} = CRd;
4911     let Inst{11-8} = cop;
4912     let Inst{7-0} = addr{7-0};
4913     let DecoderMethod = "DecodeCopMemInstruction";
4914   }
4915   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4916                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4917     bits<13> addr;
4918     bits<4> cop;
4919     bits<4> CRd;
4920     let Inst{24} = 1; // P = 1
4921     let Inst{23} = addr{8};
4922     let Inst{22} = Dbit;
4923     let Inst{21} = 1; // W = 1
4924     let Inst{20} = load;
4925     let Inst{19-16} = addr{12-9};
4926     let Inst{15-12} = CRd;
4927     let Inst{11-8} = cop;
4928     let Inst{7-0} = addr{7-0};
4929     let DecoderMethod = "DecodeCopMemInstruction";
4930   }
4931   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4932                                  postidx_imm8s4:$offset),
4933                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4934     bits<9> offset;
4935     bits<4> addr;
4936     bits<4> cop;
4937     bits<4> CRd;
4938     let Inst{24} = 0; // P = 0
4939     let Inst{23} = offset{8};
4940     let Inst{22} = Dbit;
4941     let Inst{21} = 1; // W = 1
4942     let Inst{20} = load;
4943     let Inst{19-16} = addr;
4944     let Inst{15-12} = CRd;
4945     let Inst{11-8} = cop;
4946     let Inst{7-0} = offset{7-0};
4947     let DecoderMethod = "DecodeCopMemInstruction";
4948   }
4949   def _OPTION : ACInoP<(outs),
4950                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4951                             coproc_option_imm:$option),
4952       asm, "\t$cop, $CRd, $addr, $option"> {
4953     bits<8> option;
4954     bits<4> addr;
4955     bits<4> cop;
4956     bits<4> CRd;
4957     let Inst{24} = 0; // P = 0
4958     let Inst{23} = 1; // U = 1
4959     let Inst{22} = Dbit;
4960     let Inst{21} = 0; // W = 0
4961     let Inst{20} = load;
4962     let Inst{19-16} = addr;
4963     let Inst{15-12} = CRd;
4964     let Inst{11-8} = cop;
4965     let Inst{7-0} = option;
4966     let DecoderMethod = "DecodeCopMemInstruction";
4967   }
4968 }
4969
4970 defm LDC   : LdStCop <1, 0, "ldc">;
4971 defm LDCL  : LdStCop <1, 1, "ldcl">;
4972 defm STC   : LdStCop <0, 0, "stc">;
4973 defm STCL  : LdStCop <0, 1, "stcl">;
4974 defm LDC2  : LdSt2Cop<1, 0, "ldc2">, Requires<[PreV8]>;
4975 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">, Requires<[PreV8]>;
4976 defm STC2  : LdSt2Cop<0, 0, "stc2">, Requires<[PreV8]>;
4977 defm STC2L : LdSt2Cop<0, 1, "stc2l">, Requires<[PreV8]>;
4978
4979 //===----------------------------------------------------------------------===//
4980 // Move between coprocessor and ARM core register.
4981 //
4982
4983 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4984                 list<dag> pattern>
4985   : ABI<0b1110, oops, iops, NoItinerary, opc,
4986         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4987   let Inst{20} = direction;
4988   let Inst{4} = 1;
4989
4990   bits<4> Rt;
4991   bits<4> cop;
4992   bits<3> opc1;
4993   bits<3> opc2;
4994   bits<4> CRm;
4995   bits<4> CRn;
4996
4997   let Inst{15-12} = Rt;
4998   let Inst{11-8}  = cop;
4999   let Inst{23-21} = opc1;
5000   let Inst{7-5}   = opc2;
5001   let Inst{3-0}   = CRm;
5002   let Inst{19-16} = CRn;
5003 }
5004
5005 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
5006                     (outs),
5007                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5008                          c_imm:$CRm, imm0_7:$opc2),
5009                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
5010                                   imm:$CRm, imm:$opc2)]>,
5011                     ComplexDeprecationPredicate<"MCR">;
5012 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
5013                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5014                         c_imm:$CRm, 0, pred:$p)>;
5015 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
5016                     (outs GPRwithAPSR:$Rt),
5017                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5018                          imm0_7:$opc2), []>;
5019 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
5020                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5021                         c_imm:$CRm, 0, pred:$p)>;
5022
5023 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
5024              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
5025
5026 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
5027                  list<dag> pattern>
5028   : ABXI<0b1110, oops, iops, NoItinerary,
5029          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
5030   let Inst{31-24} = 0b11111110;
5031   let Inst{20} = direction;
5032   let Inst{4} = 1;
5033
5034   bits<4> Rt;
5035   bits<4> cop;
5036   bits<3> opc1;
5037   bits<3> opc2;
5038   bits<4> CRm;
5039   bits<4> CRn;
5040
5041   let Inst{15-12} = Rt;
5042   let Inst{11-8}  = cop;
5043   let Inst{23-21} = opc1;
5044   let Inst{7-5}   = opc2;
5045   let Inst{3-0}   = CRm;
5046   let Inst{19-16} = CRn;
5047 }
5048
5049 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
5050                       (outs),
5051                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5052                            c_imm:$CRm, imm0_7:$opc2),
5053                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
5054                                      imm:$CRm, imm:$opc2)]>,
5055                       Requires<[PreV8]>;
5056 def : ARMInstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
5057                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5058                          c_imm:$CRm, 0)>;
5059 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
5060                       (outs GPRwithAPSR:$Rt),
5061                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5062                            imm0_7:$opc2), []>,
5063                       Requires<[PreV8]>;
5064 def : ARMInstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
5065                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5066                          c_imm:$CRm, 0)>;
5067
5068 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
5069                               imm:$CRm, imm:$opc2),
5070                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
5071
5072 class MovRRCopro<string opc, bit direction, dag oops, dag iops, list<dag>
5073                  pattern = []>
5074   : ABI<0b1100, oops, iops, NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm",
5075         pattern> {
5076
5077   let Inst{23-21} = 0b010;
5078   let Inst{20} = direction;
5079
5080   bits<4> Rt;
5081   bits<4> Rt2;
5082   bits<4> cop;
5083   bits<4> opc1;
5084   bits<4> CRm;
5085
5086   let Inst{15-12} = Rt;
5087   let Inst{19-16} = Rt2;
5088   let Inst{11-8}  = cop;
5089   let Inst{7-4}   = opc1;
5090   let Inst{3-0}   = CRm;
5091 }
5092
5093 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
5094                       (outs), (ins p_imm:$cop, imm0_15:$opc1, GPRnopc:$Rt,
5095                       GPRnopc:$Rt2, c_imm:$CRm),
5096                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
5097                                      GPRnopc:$Rt2, imm:$CRm)]>;
5098 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */,
5099                       (outs GPRnopc:$Rt, GPRnopc:$Rt2),
5100                       (ins p_imm:$cop, imm0_15:$opc1, c_imm:$CRm), []>;
5101
5102 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
5103   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5104          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
5105          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern>,
5106     Requires<[PreV8]> {
5107   let Inst{31-28} = 0b1111;
5108   let Inst{23-21} = 0b010;
5109   let Inst{20} = direction;
5110
5111   bits<4> Rt;
5112   bits<4> Rt2;
5113   bits<4> cop;
5114   bits<4> opc1;
5115   bits<4> CRm;
5116
5117   let Inst{15-12} = Rt;
5118   let Inst{19-16} = Rt2;
5119   let Inst{11-8}  = cop;
5120   let Inst{7-4}   = opc1;
5121   let Inst{3-0}   = CRm;
5122
5123   let DecoderMethod = "DecodeMRRC2";
5124 }
5125
5126 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5127                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5128                                         GPRnopc:$Rt2, imm:$CRm)]>;
5129 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
5130
5131 //===----------------------------------------------------------------------===//
5132 // Move between special register and ARM core register
5133 //
5134
5135 // Move to ARM core register from Special Register
5136 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5137               "mrs", "\t$Rd, apsr", []> {
5138   bits<4> Rd;
5139   let Inst{23-16} = 0b00001111;
5140   let Unpredictable{19-17} = 0b111;
5141
5142   let Inst{15-12} = Rd;
5143
5144   let Inst{11-0} = 0b000000000000;
5145   let Unpredictable{11-0} = 0b110100001111;
5146 }
5147
5148 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
5149          Requires<[IsARM]>;
5150
5151 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5152 // section B9.3.9, with the R bit set to 1.
5153 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5154                  "mrs", "\t$Rd, spsr", []> {
5155   bits<4> Rd;
5156   let Inst{23-16} = 0b01001111;
5157   let Unpredictable{19-16} = 0b1111;
5158
5159   let Inst{15-12} = Rd;
5160
5161   let Inst{11-0} = 0b000000000000;
5162   let Unpredictable{11-0} = 0b110100001111;
5163 }
5164
5165 // However, the MRS (banked register) system instruction (ARMv7VE) *does* have a
5166 // separate encoding (distinguished by bit 5.
5167 def MRSbanked : ABI<0b0001, (outs GPRnopc:$Rd), (ins banked_reg:$banked),
5168                     NoItinerary, "mrs", "\t$Rd, $banked", []>,
5169                 Requires<[IsARM, HasVirtualization]> {
5170   bits<6> banked;
5171   bits<4> Rd;
5172
5173   let Inst{23} = 0;
5174   let Inst{22} = banked{5}; // R bit
5175   let Inst{21-20} = 0b00;
5176   let Inst{19-16} = banked{3-0};
5177   let Inst{15-12} = Rd;
5178   let Inst{11-9} = 0b001;
5179   let Inst{8} = banked{4};
5180   let Inst{7-0} = 0b00000000;
5181 }
5182
5183 // Move from ARM core register to Special Register
5184 //
5185 // No need to have both system and application versions of MSR (immediate) or
5186 // MSR (register), the encodings are the same and the assembly parser has no way
5187 // to distinguish between them. The mask operand contains the special register
5188 // (R Bit) in bit 4 and bits 3-0 contains the mask with the fields to be
5189 // accessed in the special register.
5190 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5191               "msr", "\t$mask, $Rn", []> {
5192   bits<5> mask;
5193   bits<4> Rn;
5194
5195   let Inst{23} = 0;
5196   let Inst{22} = mask{4}; // R bit
5197   let Inst{21-20} = 0b10;
5198   let Inst{19-16} = mask{3-0};
5199   let Inst{15-12} = 0b1111;
5200   let Inst{11-4} = 0b00000000;
5201   let Inst{3-0} = Rn;
5202 }
5203
5204 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  mod_imm:$imm), NoItinerary,
5205                "msr", "\t$mask, $imm", []> {
5206   bits<5> mask;
5207   bits<12> imm;
5208
5209   let Inst{23} = 0;
5210   let Inst{22} = mask{4}; // R bit
5211   let Inst{21-20} = 0b10;
5212   let Inst{19-16} = mask{3-0};
5213   let Inst{15-12} = 0b1111;
5214   let Inst{11-0} = imm;
5215 }
5216
5217 // However, the MSR (banked register) system instruction (ARMv7VE) *does* have a
5218 // separate encoding (distinguished by bit 5.
5219 def MSRbanked : ABI<0b0001, (outs), (ins banked_reg:$banked, GPRnopc:$Rn),
5220                     NoItinerary, "msr", "\t$banked, $Rn", []>,
5221                 Requires<[IsARM, HasVirtualization]> {
5222   bits<6> banked;
5223   bits<4> Rn;
5224
5225   let Inst{23} = 0;
5226   let Inst{22} = banked{5}; // R bit
5227   let Inst{21-20} = 0b10;
5228   let Inst{19-16} = banked{3-0};
5229   let Inst{15-12} = 0b1111;
5230   let Inst{11-9} = 0b001;
5231   let Inst{8} = banked{4};
5232   let Inst{7-4} = 0b0000;
5233   let Inst{3-0} = Rn;
5234 }
5235
5236 // Dynamic stack allocation yields a _chkstk for Windows targets.  These calls
5237 // are needed to probe the stack when allocating more than
5238 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
5239 // ensure that the guard pages used by the OS virtual memory manager are
5240 // allocated in correct sequence.
5241 // The main point of having separate instruction are extra unmodelled effects
5242 // (compared to ordinary calls) like stack pointer change.
5243
5244 def win__chkstk : SDNode<"ARMISD::WIN__CHKSTK", SDTNone,
5245                       [SDNPHasChain, SDNPSideEffect]>;
5246 let usesCustomInserter = 1, Uses = [R4], Defs = [R4, SP] in
5247   def WIN__CHKSTK : PseudoInst<(outs), (ins), NoItinerary, [(win__chkstk)]>;
5248
5249 //===----------------------------------------------------------------------===//
5250 // TLS Instructions
5251 //
5252
5253 // __aeabi_read_tp preserves the registers r1-r3.
5254 // This is a pseudo inst so that we can get the encoding right,
5255 // complete with fixup for the aeabi_read_tp function.
5256 // TPsoft is valid for ARM mode only, in case of Thumb mode a tTPsoft pattern
5257 // is defined in "ARMInstrThumb.td".
5258 let isCall = 1,
5259   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5260   def TPsoft : ARMPseudoInst<(outs), (ins), 4, IIC_Br,
5261                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5262 }
5263
5264 //===----------------------------------------------------------------------===//
5265 // SJLJ Exception handling intrinsics
5266 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5267 //   address and save #0 in R0 for the non-longjmp case.
5268 //   Since by its nature we may be coming from some other function to get
5269 //   here, and we're using the stack frame for the containing function to
5270 //   save/restore registers, we can't keep anything live in regs across
5271 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5272 //   when we get here from a longjmp(). We force everything out of registers
5273 //   except for our own input by listing the relevant registers in Defs. By
5274 //   doing so, we also cause the prologue/epilogue code to actively preserve
5275 //   all of the callee-saved resgisters, which is exactly what we want.
5276 //   A constant value is passed in $val, and we use the location as a scratch.
5277 //
5278 // These are pseudo-instructions and are lowered to individual MC-insts, so
5279 // no encoding information is necessary.
5280 let Defs =
5281   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5282     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5283   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5284   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5285                                NoItinerary,
5286                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5287                            Requires<[IsARM, HasVFP2]>;
5288 }
5289
5290 let Defs =
5291   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5292   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5293   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5294                                    NoItinerary,
5295                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5296                                 Requires<[IsARM, NoVFP]>;
5297 }
5298
5299 // FIXME: Non-IOS version(s)
5300 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5301     Defs = [ R7, LR, SP ] in {
5302 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5303                              NoItinerary,
5304                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5305                                 Requires<[IsARM]>;
5306 }
5307
5308 let isBarrier = 1, hasSideEffects = 1, usesCustomInserter = 1 in
5309 def Int_eh_sjlj_setup_dispatch : PseudoInst<(outs), (ins), NoItinerary,
5310             [(ARMeh_sjlj_setup_dispatch)]>;
5311
5312 // eh.sjlj.dispatchsetup pseudo-instruction.
5313 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5314 // the pseudo is expanded (which happens before any passes that need the
5315 // instruction size).
5316 let isBarrier = 1 in
5317 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5318
5319
5320 //===----------------------------------------------------------------------===//
5321 // Non-Instruction Patterns
5322 //
5323
5324 // ARMv4 indirect branch using (MOVr PC, dst)
5325 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5326   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5327                     4, IIC_Br, [(brind GPR:$dst)],
5328                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5329                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5330
5331 // Large immediate handling.
5332
5333 // 32-bit immediate using two piece mod_imms or movw + movt.
5334 // This is a single pseudo instruction, the benefit is that it can be remat'd
5335 // as a single unit instead of having to handle reg inputs.
5336 // FIXME: Remove this when we can do generalized remat.
5337 let isReMaterializable = 1, isMoveImm = 1 in
5338 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5339                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5340                            Requires<[IsARM]>;
5341
5342 def LDRLIT_ga_abs : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iLoad_i,
5343                                [(set GPR:$dst, (ARMWrapper tglobaladdr:$src))]>,
5344                     Requires<[IsARM, DontUseMovt]>;
5345
5346 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5347 // It also makes it possible to rematerialize the instructions.
5348 // FIXME: Remove this when we can do generalized remat and when machine licm
5349 // can properly the instructions.
5350 let isReMaterializable = 1 in {
5351 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5352                               IIC_iMOVix2addpc,
5353                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5354                         Requires<[IsARM, UseMovt]>;
5355
5356 def LDRLIT_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5357                                  IIC_iLoadiALU,
5358                                  [(set GPR:$dst,
5359                                        (ARMWrapperPIC tglobaladdr:$addr))]>,
5360                       Requires<[IsARM, DontUseMovt]>;
5361
5362 let AddedComplexity = 10 in
5363 def LDRLIT_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5364                               NoItinerary,
5365                               [(set GPR:$dst,
5366                                     (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5367                           Requires<[IsARM, DontUseMovt]>;
5368
5369 let AddedComplexity = 10 in
5370 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5371                                 IIC_iMOVix2ld,
5372                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5373                     Requires<[IsARM, UseMovt]>;
5374 } // isReMaterializable
5375
5376 // ConstantPool, GlobalAddress, and JumpTable
5377 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5378 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5379             Requires<[IsARM, UseMovt]>;
5380 def : ARMPat<(ARMWrapperJT tjumptable:$dst),
5381              (LEApcrelJT tjumptable:$dst)>;
5382
5383 // TODO: add,sub,and, 3-instr forms?
5384
5385 // Tail calls. These patterns also apply to Thumb mode.
5386 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5387 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5388 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5389
5390 // Direct calls
5391 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5392 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5393              (BMOVPCB_CALL texternalsym:$func)>;
5394
5395 // zextload i1 -> zextload i8
5396 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5397 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5398
5399 // extload -> zextload
5400 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5401 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5402 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5403 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5404
5405 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5406
5407 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5408 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5409
5410 // smul* and smla*
5411 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5412                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5413                  (SMULBB GPR:$a, GPR:$b)>;
5414 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5415                  (SMULBB GPR:$a, GPR:$b)>;
5416 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5417                       (sra GPR:$b, (i32 16))),
5418                  (SMULBT GPR:$a, GPR:$b)>;
5419 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5420                  (SMULBT GPR:$a, GPR:$b)>;
5421 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5422                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5423                  (SMULTB GPR:$a, GPR:$b)>;
5424 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5425                 (SMULTB GPR:$a, GPR:$b)>;
5426
5427 def : ARMV5MOPat<(add GPR:$acc,
5428                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5429                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5430                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5431 def : ARMV5MOPat<(add GPR:$acc,
5432                       (mul sext_16_node:$a, sext_16_node:$b)),
5433                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5434 def : ARMV5MOPat<(add GPR:$acc,
5435                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5436                            (sra GPR:$b, (i32 16)))),
5437                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5438 def : ARMV5MOPat<(add GPR:$acc,
5439                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5440                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5441 def : ARMV5MOPat<(add GPR:$acc,
5442                       (mul (sra GPR:$a, (i32 16)),
5443                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5444                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5445 def : ARMV5MOPat<(add GPR:$acc,
5446                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5447                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5448
5449
5450 // Pre-v7 uses MCR for synchronization barriers.
5451 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5452          Requires<[IsARM, HasV6]>;
5453
5454 // SXT/UXT with no rotate
5455 let AddedComplexity = 16 in {
5456 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5457 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5458 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5459 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5460                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5461 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5462                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5463 }
5464
5465 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5466 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5467
5468 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5469                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5470 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5471                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5472
5473 // Atomic load/store patterns
5474 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5475              (LDRBrs ldst_so_reg:$src)>;
5476 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5477              (LDRBi12 addrmode_imm12:$src)>;
5478 def : ARMPat<(atomic_load_16 addrmode3:$src),
5479              (LDRH addrmode3:$src)>;
5480 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5481              (LDRrs ldst_so_reg:$src)>;
5482 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5483              (LDRi12 addrmode_imm12:$src)>;
5484 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5485              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5486 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5487              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5488 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5489              (STRH GPR:$val, addrmode3:$ptr)>;
5490 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5491              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5492 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5493              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5494
5495
5496 //===----------------------------------------------------------------------===//
5497 // Thumb Support
5498 //
5499
5500 include "ARMInstrThumb.td"
5501
5502 //===----------------------------------------------------------------------===//
5503 // Thumb2 Support
5504 //
5505
5506 include "ARMInstrThumb2.td"
5507
5508 //===----------------------------------------------------------------------===//
5509 // Floating Point Support
5510 //
5511
5512 include "ARMInstrVFP.td"
5513
5514 //===----------------------------------------------------------------------===//
5515 // Advanced SIMD (NEON) Support
5516 //
5517
5518 include "ARMInstrNEON.td"
5519
5520 //===----------------------------------------------------------------------===//
5521 // Assembler aliases
5522 //
5523
5524 // Memory barriers
5525 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5526 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5527 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5528
5529 // System instructions
5530 def : MnemonicAlias<"swi", "svc">;
5531
5532 // Load / Store Multiple
5533 def : MnemonicAlias<"ldmfd", "ldm">;
5534 def : MnemonicAlias<"ldmia", "ldm">;
5535 def : MnemonicAlias<"ldmea", "ldmdb">;
5536 def : MnemonicAlias<"stmfd", "stmdb">;
5537 def : MnemonicAlias<"stmia", "stm">;
5538 def : MnemonicAlias<"stmea", "stm">;
5539
5540 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5541 // shift amount is zero (i.e., unspecified).
5542 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5543                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5544         Requires<[IsARM, HasV6]>;
5545 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5546                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5547         Requires<[IsARM, HasV6]>;
5548
5549 // PUSH/POP aliases for STM/LDM
5550 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5551 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5552
5553 // SSAT/USAT optional shift operand.
5554 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5555                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5556 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5557                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5558
5559
5560 // Extend instruction optional rotate operand.
5561 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5562                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5563 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5564                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5565 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5566                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5567 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5568                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5569 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5570                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5571 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5572                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5573
5574 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5575                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5576 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5577                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5578 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5579                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5580 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5581                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5582 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5583                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5584 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5585                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5586
5587
5588 // RFE aliases
5589 def : MnemonicAlias<"rfefa", "rfeda">;
5590 def : MnemonicAlias<"rfeea", "rfedb">;
5591 def : MnemonicAlias<"rfefd", "rfeia">;
5592 def : MnemonicAlias<"rfeed", "rfeib">;
5593 def : MnemonicAlias<"rfe", "rfeia">;
5594
5595 // SRS aliases
5596 def : MnemonicAlias<"srsfa", "srsib">;
5597 def : MnemonicAlias<"srsea", "srsia">;
5598 def : MnemonicAlias<"srsfd", "srsdb">;
5599 def : MnemonicAlias<"srsed", "srsda">;
5600 def : MnemonicAlias<"srs", "srsia">;
5601
5602 // QSAX == QSUBADDX
5603 def : MnemonicAlias<"qsubaddx", "qsax">;
5604 // SASX == SADDSUBX
5605 def : MnemonicAlias<"saddsubx", "sasx">;
5606 // SHASX == SHADDSUBX
5607 def : MnemonicAlias<"shaddsubx", "shasx">;
5608 // SHSAX == SHSUBADDX
5609 def : MnemonicAlias<"shsubaddx", "shsax">;
5610 // SSAX == SSUBADDX
5611 def : MnemonicAlias<"ssubaddx", "ssax">;
5612 // UASX == UADDSUBX
5613 def : MnemonicAlias<"uaddsubx", "uasx">;
5614 // UHASX == UHADDSUBX
5615 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5616 // UHSAX == UHSUBADDX
5617 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5618 // UQASX == UQADDSUBX
5619 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5620 // UQSAX == UQSUBADDX
5621 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5622 // USAX == USUBADDX
5623 def : MnemonicAlias<"usubaddx", "usax">;
5624
5625 // "mov Rd, mod_imm_not" can be handled via "mvn" in assembly, just like
5626 // for isel.
5627 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5628                    (MVNi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5629 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5630                    (MOVi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5631 // Same for AND <--> BIC
5632 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5633                    (ANDri rGPR:$Rd, rGPR:$Rn, mod_imm_not:$imm,
5634                           pred:$p, cc_out:$s)>;
5635 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5636                    (ANDri rGPR:$Rdn, rGPR:$Rdn, mod_imm_not:$imm,
5637                           pred:$p, cc_out:$s)>;
5638 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5639                    (BICri rGPR:$Rd, rGPR:$Rn, mod_imm_not:$imm,
5640                           pred:$p, cc_out:$s)>;
5641 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5642                    (BICri rGPR:$Rdn, rGPR:$Rdn, mod_imm_not:$imm,
5643                           pred:$p, cc_out:$s)>;
5644
5645 // Likewise, "add Rd, mod_imm_neg" -> sub
5646 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5647                  (SUBri GPR:$Rd, GPR:$Rn, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5648 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5649                  (SUBri GPR:$Rd, GPR:$Rd, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5650 // Same for CMP <--> CMN via mod_imm_neg
5651 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5652                    (CMNri rGPR:$Rd, mod_imm_neg:$imm, pred:$p)>;
5653 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5654                    (CMPri rGPR:$Rd, mod_imm_neg:$imm, pred:$p)>;
5655
5656 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5657 // LSR, ROR, and RRX instructions.
5658 // FIXME: We need C++ parser hooks to map the alias to the MOV
5659 //        encoding. It seems we should be able to do that sort of thing
5660 //        in tblgen, but it could get ugly.
5661 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5662 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5663                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5664                              cc_out:$s)>;
5665 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5666                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5667                              cc_out:$s)>;
5668 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5669                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5670                              cc_out:$s)>;
5671 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5672                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5673                              cc_out:$s)>;
5674 }
5675 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5676                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5677 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5678 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5679                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5680                              cc_out:$s)>;
5681 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5682                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5683                              cc_out:$s)>;
5684 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5685                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5686                              cc_out:$s)>;
5687 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5688                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5689                              cc_out:$s)>;
5690 }
5691
5692 // "neg" is and alias for "rsb rd, rn, #0"
5693 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5694                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5695
5696 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5697 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5698          Requires<[IsARM, NoV6]>;
5699
5700 // MUL/UMLAL/SMLAL/UMULL/SMULL are available on all arches, but
5701 // the instruction definitions need difference constraints pre-v6.
5702 // Use these aliases for the assembly parsing on pre-v6.
5703 def : InstAlias<"mul${s}${p} $Rd, $Rn, $Rm",
5704             (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
5705          Requires<[IsARM, NoV6]>;
5706 def : InstAlias<"mla${s}${p} $Rd, $Rn, $Rm, $Ra",
5707             (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
5708              pred:$p, cc_out:$s)>,
5709          Requires<[IsARM, NoV6]>;
5710 def : InstAlias<"smlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5711             (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5712          Requires<[IsARM, NoV6]>;
5713 def : InstAlias<"umlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5714             (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5715          Requires<[IsARM, NoV6]>;
5716 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5717             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5718          Requires<[IsARM, NoV6]>;
5719 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5720             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5721          Requires<[IsARM, NoV6]>;
5722
5723 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5724 // is discarded.
5725 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
5726          ComplexDeprecationPredicate<"IT">;
5727
5728 let mayLoad = 1, mayStore =1, hasSideEffects = 1 in
5729 def SPACE : PseudoInst<(outs GPR:$Rd), (ins i32imm:$size, GPR:$Rn),
5730                        NoItinerary,
5731                        [(set GPR:$Rd, (int_arm_space imm:$size, GPR:$Rn))]>;