lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  64                                            SDTCisInt<1>]>;
  65
  66 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  67
  68 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  69                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  70
  71 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  72                                             [SDTCisSameAs<0, 2>,
  73                                              SDTCisSameAs<0, 3>,
  74                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  75
  76 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  77 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>,
  81                                              SDTCisVT<1, i32>,
  82                                              SDTCisVT<4, i32>]>;
  83 // Node definitions.
  84 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  85 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  86 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  87 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  88
  89 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  90                               [SDNPHasChain, SDNPOutGlue]>;
  91 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  92                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  93
  94 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  95                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  96                                SDNPVariadic]>;
  97 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  98                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  99                                SDNPVariadic]>;
 100 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 101                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 102                                SDNPVariadic]>;
 103
 104 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 105                               [SDNPHasChain, SDNPOptInGlue]>;
 106
 107 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 108                               [SDNPInGlue]>;
 109
 110 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 111                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 112
 113 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 114                               [SDNPHasChain]>;
 115 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 116                               [SDNPHasChain]>;
 117
 118 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 119                               [SDNPHasChain]>;
 120
 121 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 122                               [SDNPOutGlue]>;
 123
 124 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 125                               [SDNPOutGlue, SDNPCommutative]>;
 126
 127 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 128
 129 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 130 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 131 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 132
 133 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 134                               [SDNPCommutative]>;
 135 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 136 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 137 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 138
 139 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 140 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 141                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 142 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 143                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 144
 145 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 146                                [SDNPHasChain]>;
 147 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 148                                [SDNPHasChain]>;
 149 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 150                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 151
 152 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 153
 154 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157
 158 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 159
 160 //===----------------------------------------------------------------------===//
 161 // ARM Instruction Predicate Definitions.
 162 //
 163 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 164                                  AssemblerPredicate<"HasV4TOps">;
 165 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 166 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 167 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 168                                  AssemblerPredicate<"HasV5TEOps">;
 169 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 170                                  AssemblerPredicate<"HasV6Ops">;
 171 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 172 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 173                                  AssemblerPredicate<"HasV6T2Ops">;
 174 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 175 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 176                                  AssemblerPredicate<"HasV7Ops">;
 177 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 178 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 179                                  AssemblerPredicate<"FeatureVFP2">;
 180 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 181                                  AssemblerPredicate<"FeatureVFP3">;
 182 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 183                                  AssemblerPredicate<"FeatureVFP4">;
 184 def NoVFP4            : Predicate<"!Subtarget->hasVFP4()">;
 185 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 186                                  AssemblerPredicate<"FeatureNEON">;
 187 def HasNEONVFP4      : Predicate<"Subtarget->hasNEONVFP4()">,
 188                                  AssemblerPredicate<"FeatureNEONVFP4">;
 189 def NoNEONVFP4       : Predicate<"!Subtarget->hasNEONVFP4()">;
 190 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 191                                  AssemblerPredicate<"FeatureFP16">;
 192 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 193                                  AssemblerPredicate<"FeatureHWDiv">;
 194 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 195                                  AssemblerPredicate<"FeatureT2XtPk">;
 196 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 197                                  AssemblerPredicate<"FeatureDSPThumb2">;
 198 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 199                                  AssemblerPredicate<"FeatureDB">;
 200 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 201                                  AssemblerPredicate<"FeatureMP">;
 202 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 203 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 204 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 205                                  AssemblerPredicate<"ModeThumb">;
 206 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 207 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 208                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 209 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 210                                  AssemblerPredicate<"FeatureMClass">;
 211 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 212                                  AssemblerPredicate<"!FeatureMClass">;
 213 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 214                                  AssemblerPredicate<"!ModeThumb">;
 215 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 216 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 217 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 218
 219 // FIXME: Eventually this will be just "hasV6T2Ops".
 220 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 221 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 222 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 223
 224 //===----------------------------------------------------------------------===//
 225 // ARM Flag Definitions.
 226
 227 class RegConstraint<string C> {
 228   string Constraints = C;
 229 }
 230
 231 //===----------------------------------------------------------------------===//
 232 //  ARM specific transformation functions and pattern fragments.
 233 //
 234
 235 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 236 // so_imm_neg def below.
 237 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 238   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 239 }]>;
 240
 241 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 242 // so_imm_not def below.
 243 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 244   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 245 }]>;
 246
 247 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 248 def imm16_31 : ImmLeaf<i32, [{
 249   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 250 }]>;
 251
 252 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 253 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 254     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 255   }], so_imm_neg_XFORM> {
 256   let ParserMatchClass = so_imm_neg_asmoperand;
 257 }
 258
 259 // Note: this pattern doesn't require an encoder method and such, as it's
 260 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 261 // is handled by the destination instructions, which use so_imm.
 262 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 263 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 264     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 265   }], so_imm_not_XFORM> {
 266   let ParserMatchClass = so_imm_not_asmoperand;
 267 }
 268
 269 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 270 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 271   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 272 }]>;
 273
 274 /// Split a 32-bit immediate into two 16 bit parts.
 275 def hi16 : SDNodeXForm<imm, [{
 276   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 277 }]>;
 278
 279 def lo16AllZero : PatLeaf<(i32 imm), [{
 280   // Returns true if all low 16-bits are 0.
 281   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 282 }], hi16>;
 283
 284 class BinOpWithFlagFrag<dag res> :
 285       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 286 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 287 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 288
 289 // An 'and' node with a single use.
 290 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 291   return N->hasOneUse();
 292 }]>;
 293
 294 // An 'xor' node with a single use.
 295 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 296   return N->hasOneUse();
 297 }]>;
 298
 299 // An 'fmul' node with a single use.
 300 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 301   return N->hasOneUse();
 302 }]>;
 303
 304 // An 'fadd' node which checks for single non-hazardous use.
 305 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 306   return hasNoVMLxHazardUse(N);
 307 }]>;
 308
 309 // An 'fsub' node which checks for single non-hazardous use.
 310 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 311   return hasNoVMLxHazardUse(N);
 312 }]>;
 313
 314 //===----------------------------------------------------------------------===//
 315 // Operand Definitions.
 316 //
 317
 318 // Immediate operands with a shared generic asm render method.
 319 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 320
 321 // Branch target.
 322 // FIXME: rename brtarget to t2_brtarget
 323 def brtarget : Operand<OtherVT> {
 324   let EncoderMethod = "getBranchTargetOpValue";
 325   let OperandType = "OPERAND_PCREL";
 326   let DecoderMethod = "DecodeT2BROperand";
 327 }
 328
 329 // FIXME: get rid of this one?
 330 def uncondbrtarget : Operand<OtherVT> {
 331   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 332   let OperandType = "OPERAND_PCREL";
 333 }
 334
 335 // Branch target for ARM. Handles conditional/unconditional
 336 def br_target : Operand<OtherVT> {
 337   let EncoderMethod = "getARMBranchTargetOpValue";
 338   let OperandType = "OPERAND_PCREL";
 339 }
 340
 341 // Call target.
 342 // FIXME: rename bltarget to t2_bl_target?
 343 def bltarget : Operand<i32> {
 344   // Encoded the same as branch targets.
 345   let EncoderMethod = "getBranchTargetOpValue";
 346   let OperandType = "OPERAND_PCREL";
 347 }
 348
 349 // Call target for ARM. Handles conditional/unconditional
 350 // FIXME: rename bl_target to t2_bltarget?
 351 def bl_target : Operand<i32> {
 352   // Encoded the same as branch targets.
 353   let EncoderMethod = "getARMBranchTargetOpValue";
 354   let OperandType = "OPERAND_PCREL";
 355 }
 356
 357 def blx_target : Operand<i32> {
 358   // Encoded the same as branch targets.
 359   let EncoderMethod = "getARMBLXTargetOpValue";
 360   let OperandType = "OPERAND_PCREL";
 361 }
 362
 363 // A list of registers separated by comma. Used by load/store multiple.
 364 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 365 def reglist : Operand<i32> {
 366   let EncoderMethod = "getRegisterListOpValue";
 367   let ParserMatchClass = RegListAsmOperand;
 368   let PrintMethod = "printRegisterList";
 369   let DecoderMethod = "DecodeRegListOperand";
 370 }
 371
 372 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 373 def dpr_reglist : Operand<i32> {
 374   let EncoderMethod = "getRegisterListOpValue";
 375   let ParserMatchClass = DPRRegListAsmOperand;
 376   let PrintMethod = "printRegisterList";
 377   let DecoderMethod = "DecodeDPRRegListOperand";
 378 }
 379
 380 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 381 def spr_reglist : Operand<i32> {
 382   let EncoderMethod = "getRegisterListOpValue";
 383   let ParserMatchClass = SPRRegListAsmOperand;
 384   let PrintMethod = "printRegisterList";
 385   let DecoderMethod = "DecodeSPRRegListOperand";
 386 }
 387
 388 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 389 def cpinst_operand : Operand<i32> {
 390   let PrintMethod = "printCPInstOperand";
 391 }
 392
 393 // Local PC labels.
 394 def pclabel : Operand<i32> {
 395   let PrintMethod = "printPCLabel";
 396 }
 397
 398 // ADR instruction labels.
 399 def adrlabel : Operand<i32> {
 400   let EncoderMethod = "getAdrLabelOpValue";
 401 }
 402
 403 def neon_vcvt_imm32 : Operand<i32> {
 404   let EncoderMethod = "getNEONVcvtImm32OpValue";
 405   let DecoderMethod = "DecodeVCVTImmOperand";
 406 }
 407
 408 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 409 def rot_imm_XFORM: SDNodeXForm<imm, [{
 410   switch (N->getZExtValue()){
 411   default: assert(0);
 412   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 413   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 414   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 415   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 416   }
 417 }]>;
 418 def RotImmAsmOperand : AsmOperandClass {
 419   let Name = "RotImm";
 420   let ParserMethod = "parseRotImm";
 421 }
 422 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 423     int32_t v = N->getZExtValue();
 424     return v == 8 || v == 16 || v == 24; }],
 425     rot_imm_XFORM> {
 426   let PrintMethod = "printRotImmOperand";
 427   let ParserMatchClass = RotImmAsmOperand;
 428 }
 429
 430 // shift_imm: An integer that encodes a shift amount and the type of shift
 431 // (asr or lsl). The 6-bit immediate encodes as:
 432 //    {5}     0 ==> lsl
 433 //            1     asr
 434 //    {4-0}   imm5 shift amount.
 435 //            asr #32 encoded as imm5 == 0.
 436 def ShifterImmAsmOperand : AsmOperandClass {
 437   let Name = "ShifterImm";
 438   let ParserMethod = "parseShifterImm";
 439 }
 440 def shift_imm : Operand<i32> {
 441   let PrintMethod = "printShiftImmOperand";
 442   let ParserMatchClass = ShifterImmAsmOperand;
 443 }
 444
 445 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 446 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 447 def so_reg_reg : Operand<i32>,  // reg reg imm
 448                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 449                                 [shl, srl, sra, rotr]> {
 450   let EncoderMethod = "getSORegRegOpValue";
 451   let PrintMethod = "printSORegRegOperand";
 452   let DecoderMethod = "DecodeSORegRegOperand";
 453   let ParserMatchClass = ShiftedRegAsmOperand;
 454   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 455 }
 456
 457 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 458 def so_reg_imm : Operand<i32>, // reg imm
 459                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 460                                 [shl, srl, sra, rotr]> {
 461   let EncoderMethod = "getSORegImmOpValue";
 462   let PrintMethod = "printSORegImmOperand";
 463   let DecoderMethod = "DecodeSORegImmOperand";
 464   let ParserMatchClass = ShiftedImmAsmOperand;
 465   let MIOperandInfo = (ops GPR, i32imm);
 466 }
 467
 468 // FIXME: Does this need to be distinct from so_reg?
 469 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 470                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 471                                   [shl,srl,sra,rotr]> {
 472   let EncoderMethod = "getSORegRegOpValue";
 473   let PrintMethod = "printSORegRegOperand";
 474   let DecoderMethod = "DecodeSORegRegOperand";
 475   let ParserMatchClass = ShiftedRegAsmOperand;
 476   let MIOperandInfo = (ops GPR, GPR, i32imm);
 477 }
 478
 479 // FIXME: Does this need to be distinct from so_reg?
 480 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 481                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 482                                   [shl,srl,sra,rotr]> {
 483   let EncoderMethod = "getSORegImmOpValue";
 484   let PrintMethod = "printSORegImmOperand";
 485   let DecoderMethod = "DecodeSORegImmOperand";
 486   let ParserMatchClass = ShiftedImmAsmOperand;
 487   let MIOperandInfo = (ops GPR, i32imm);
 488 }
 489
 490
 491 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 492 // 8-bit immediate rotated by an arbitrary number of bits.
 493 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 494 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 495     return ARM_AM::getSOImmVal(Imm) != -1;
 496   }]> {
 497   let EncoderMethod = "getSOImmOpValue";
 498   let ParserMatchClass = SOImmAsmOperand;
 499   let DecoderMethod = "DecodeSOImmOperand";
 500 }
 501
 502 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 503 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 504 // get the first/second pieces.
 505 def so_imm2part : PatLeaf<(imm), [{
 506       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 507 }]>;
 508
 509 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 510 ///
 511 def arm_i32imm : PatLeaf<(imm), [{
 512   if (Subtarget->hasV6T2Ops())
 513     return true;
 514   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 515 }]>;
 516
 517 /// imm0_1 predicate - Immediate in the range [0,1].
 518 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 519 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 520
 521 /// imm0_3 predicate - Immediate in the range [0,3].
 522 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 523 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 524
 525 /// imm0_7 predicate - Immediate in the range [0,7].
 526 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 527 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 528   return Imm >= 0 && Imm < 8;
 529 }]> {
 530   let ParserMatchClass = Imm0_7AsmOperand;
 531 }
 532
 533 /// imm8 predicate - Immediate is exactly 8.
 534 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 535 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 536   let ParserMatchClass = Imm8AsmOperand;
 537 }
 538
 539 /// imm16 predicate - Immediate is exactly 16.
 540 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 541 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 542   let ParserMatchClass = Imm16AsmOperand;
 543 }
 544
 545 /// imm32 predicate - Immediate is exactly 32.
 546 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 547 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 548   let ParserMatchClass = Imm32AsmOperand;
 549 }
 550
 551 /// imm1_7 predicate - Immediate in the range [1,7].
 552 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 553 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 554   let ParserMatchClass = Imm1_7AsmOperand;
 555 }
 556
 557 /// imm1_15 predicate - Immediate in the range [1,15].
 558 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 559 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 560   let ParserMatchClass = Imm1_15AsmOperand;
 561 }
 562
 563 /// imm1_31 predicate - Immediate in the range [1,31].
 564 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 565 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 566   let ParserMatchClass = Imm1_31AsmOperand;
 567 }
 568
 569 /// imm0_15 predicate - Immediate in the range [0,15].
 570 def Imm0_15AsmOperand: ImmAsmOperand { let Name = "Imm0_15"; }
 571 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 572   return Imm >= 0 && Imm < 16;
 573 }]> {
 574   let ParserMatchClass = Imm0_15AsmOperand;
 575 }
 576
 577 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 578 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 579 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 580   return Imm >= 0 && Imm < 32;
 581 }]> {
 582   let ParserMatchClass = Imm0_31AsmOperand;
 583 }
 584
 585 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 586 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 587 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 588   return Imm >= 0 && Imm < 32;
 589 }]> {
 590   let ParserMatchClass = Imm0_32AsmOperand;
 591 }
 592
 593 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 594 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 595 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 596   return Imm >= 0 && Imm < 64;
 597 }]> {
 598   let ParserMatchClass = Imm0_63AsmOperand;
 599 }
 600
 601 /// imm0_255 predicate - Immediate in the range [0,255].
 602 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 603 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 604   let ParserMatchClass = Imm0_255AsmOperand;
 605 }
 606
 607 /// imm0_65535 - An immediate is in the range [0.65535].
 608 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 609 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 610   return Imm >= 0 && Imm < 65536;
 611 }]> {
 612   let ParserMatchClass = Imm0_65535AsmOperand;
 613 }
 614
 615 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 616 // a relocatable expression.
 617 //
 618 // FIXME: This really needs a Thumb version separate from the ARM version.
 619 // While the range is the same, and can thus use the same match class,
 620 // the encoding is different so it should have a different encoder method.
 621 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 622 def imm0_65535_expr : Operand<i32> {
 623   let EncoderMethod = "getHiLo16ImmOpValue";
 624   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 625 }
 626
 627 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 628 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 629 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 630   return Imm >= 0 && Imm <= 0xffffff;
 631 }]> {
 632   let ParserMatchClass = Imm24bitAsmOperand;
 633 }
 634
 635
 636 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 637 /// e.g., 0xf000ffff
 638 def BitfieldAsmOperand : AsmOperandClass {
 639   let Name = "Bitfield";
 640   let ParserMethod = "parseBitfield";
 641 }
 642 def bf_inv_mask_imm : Operand<i32>,
 643                       PatLeaf<(imm), [{
 644   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 645 }] > {
 646   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 647   let PrintMethod = "printBitfieldInvMaskImmOperand";
 648   let DecoderMethod = "DecodeBitfieldMaskOperand";
 649   let ParserMatchClass = BitfieldAsmOperand;
 650 }
 651
 652 def imm1_32_XFORM: SDNodeXForm<imm, [{
 653   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 654 }]>;
 655 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 656 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 657    uint64_t Imm = N->getZExtValue();
 658    return Imm > 0 && Imm <= 32;
 659  }],
 660     imm1_32_XFORM> {
 661   let PrintMethod = "printImmPlusOneOperand";
 662   let ParserMatchClass = Imm1_32AsmOperand;
 663 }
 664
 665 def imm1_16_XFORM: SDNodeXForm<imm, [{
 666   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 667 }]>;
 668 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 669 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 670     imm1_16_XFORM> {
 671   let PrintMethod = "printImmPlusOneOperand";
 672   let ParserMatchClass = Imm1_16AsmOperand;
 673 }
 674
 675 // Define ARM specific addressing modes.
 676 // addrmode_imm12 := reg +/- imm12
 677 //
 678 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 679 def addrmode_imm12 : Operand<i32>,
 680                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 681   // 12-bit immediate operand. Note that instructions using this encode
 682   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 683   // immediate values are as normal.
 684
 685   let EncoderMethod = "getAddrModeImm12OpValue";
 686   let PrintMethod = "printAddrModeImm12Operand";
 687   let DecoderMethod = "DecodeAddrModeImm12Operand";
 688   let ParserMatchClass = MemImm12OffsetAsmOperand;
 689   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 690 }
 691 // ldst_so_reg := reg +/- reg shop imm
 692 //
 693 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 694 def ldst_so_reg : Operand<i32>,
 695                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 696   let EncoderMethod = "getLdStSORegOpValue";
 697   // FIXME: Simplify the printer
 698   let PrintMethod = "printAddrMode2Operand";
 699   let DecoderMethod = "DecodeSORegMemOperand";
 700   let ParserMatchClass = MemRegOffsetAsmOperand;
 701   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 702 }
 703
 704 // postidx_imm8 := +/- [0,255]
 705 //
 706 // 9 bit value:
 707 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 708 //  {7-0}     [0,255] imm8 value.
 709 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 710 def postidx_imm8 : Operand<i32> {
 711   let PrintMethod = "printPostIdxImm8Operand";
 712   let ParserMatchClass = PostIdxImm8AsmOperand;
 713   let MIOperandInfo = (ops i32imm);
 714 }
 715
 716 // postidx_imm8s4 := +/- [0,1020]
 717 //
 718 // 9 bit value:
 719 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 720 //  {7-0}     [0,255] imm8 value, scaled by 4.
 721 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 722 def postidx_imm8s4 : Operand<i32> {
 723   let PrintMethod = "printPostIdxImm8s4Operand";
 724   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 725   let MIOperandInfo = (ops i32imm);
 726 }
 727
 728
 729 // postidx_reg := +/- reg
 730 //
 731 def PostIdxRegAsmOperand : AsmOperandClass {
 732   let Name = "PostIdxReg";
 733   let ParserMethod = "parsePostIdxReg";
 734 }
 735 def postidx_reg : Operand<i32> {
 736   let EncoderMethod = "getPostIdxRegOpValue";
 737   let DecoderMethod = "DecodePostIdxReg";
 738   let PrintMethod = "printPostIdxRegOperand";
 739   let ParserMatchClass = PostIdxRegAsmOperand;
 740   let MIOperandInfo = (ops GPR, i32imm);
 741 }
 742
 743
 744 // addrmode2 := reg +/- imm12
 745 //           := reg +/- reg shop imm
 746 //
 747 // FIXME: addrmode2 should be refactored the rest of the way to always
 748 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 749 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 750 def addrmode2 : Operand<i32>,
 751                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 752   let EncoderMethod = "getAddrMode2OpValue";
 753   let PrintMethod = "printAddrMode2Operand";
 754   let ParserMatchClass = AddrMode2AsmOperand;
 755   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 756 }
 757
 758 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 759   let Name = "PostIdxRegShifted";
 760   let ParserMethod = "parsePostIdxReg";
 761 }
 762 def am2offset_reg : Operand<i32>,
 763                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 764                 [], [SDNPWantRoot]> {
 765   let EncoderMethod = "getAddrMode2OffsetOpValue";
 766   let PrintMethod = "printAddrMode2OffsetOperand";
 767   // When using this for assembly, it's always as a post-index offset.
 768   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 769   let MIOperandInfo = (ops GPRnopc, i32imm);
 770 }
 771
 772 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 773 // the GPR is purely vestigal at this point.
 774 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 775 def am2offset_imm : Operand<i32>,
 776                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 777                 [], [SDNPWantRoot]> {
 778   let EncoderMethod = "getAddrMode2OffsetOpValue";
 779   let PrintMethod = "printAddrMode2OffsetOperand";
 780   let ParserMatchClass = AM2OffsetImmAsmOperand;
 781   let MIOperandInfo = (ops GPRnopc, i32imm);
 782 }
 783
 784
 785 // addrmode3 := reg +/- reg
 786 // addrmode3 := reg +/- imm8
 787 //
 788 // FIXME: split into imm vs. reg versions.
 789 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 790 def addrmode3 : Operand<i32>,
 791                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 792   let EncoderMethod = "getAddrMode3OpValue";
 793   let PrintMethod = "printAddrMode3Operand";
 794   let ParserMatchClass = AddrMode3AsmOperand;
 795   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 796 }
 797
 798 // FIXME: split into imm vs. reg versions.
 799 // FIXME: parser method to handle +/- register.
 800 def AM3OffsetAsmOperand : AsmOperandClass {
 801   let Name = "AM3Offset";
 802   let ParserMethod = "parseAM3Offset";
 803 }
 804 def am3offset : Operand<i32>,
 805                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 806                                [], [SDNPWantRoot]> {
 807   let EncoderMethod = "getAddrMode3OffsetOpValue";
 808   let PrintMethod = "printAddrMode3OffsetOperand";
 809   let ParserMatchClass = AM3OffsetAsmOperand;
 810   let MIOperandInfo = (ops GPR, i32imm);
 811 }
 812
 813 // ldstm_mode := {ia, ib, da, db}
 814 //
 815 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 816   let EncoderMethod = "getLdStmModeOpValue";
 817   let PrintMethod = "printLdStmModeOperand";
 818 }
 819
 820 // addrmode5 := reg +/- imm8*4
 821 //
 822 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 823 def addrmode5 : Operand<i32>,
 824                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 825   let PrintMethod = "printAddrMode5Operand";
 826   let EncoderMethod = "getAddrMode5OpValue";
 827   let DecoderMethod = "DecodeAddrMode5Operand";
 828   let ParserMatchClass = AddrMode5AsmOperand;
 829   let MIOperandInfo = (ops GPR:$base, i32imm);
 830 }
 831
 832 // addrmode6 := reg with optional alignment
 833 //
 834 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 835 def addrmode6 : Operand<i32>,
 836                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 837   let PrintMethod = "printAddrMode6Operand";
 838   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 839   let EncoderMethod = "getAddrMode6AddressOpValue";
 840   let DecoderMethod = "DecodeAddrMode6Operand";
 841   let ParserMatchClass = AddrMode6AsmOperand;
 842 }
 843
 844 def am6offset : Operand<i32>,
 845                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 846                                [], [SDNPWantRoot]> {
 847   let PrintMethod = "printAddrMode6OffsetOperand";
 848   let MIOperandInfo = (ops GPR);
 849   let EncoderMethod = "getAddrMode6OffsetOpValue";
 850   let DecoderMethod = "DecodeGPRRegisterClass";
 851 }
 852
 853 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 854 // (single element from one lane) for size 32.
 855 def addrmode6oneL32 : Operand<i32>,
 856                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 857   let PrintMethod = "printAddrMode6Operand";
 858   let MIOperandInfo = (ops GPR:$addr, i32imm);
 859   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 860 }
 861
 862 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 863 // instructions, specifically VLD4-dup.
 864 def addrmode6dup : Operand<i32>,
 865                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 866   let PrintMethod = "printAddrMode6Operand";
 867   let MIOperandInfo = (ops GPR:$addr, i32imm);
 868   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 869   // FIXME: This is close, but not quite right. The alignment specifier is
 870   // different.
 871   let ParserMatchClass = AddrMode6AsmOperand;
 872 }
 873
 874 // addrmodepc := pc + reg
 875 //
 876 def addrmodepc : Operand<i32>,
 877                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 878   let PrintMethod = "printAddrModePCOperand";
 879   let MIOperandInfo = (ops GPR, i32imm);
 880 }
 881
 882 // addr_offset_none := reg
 883 //
 884 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 885 def addr_offset_none : Operand<i32>,
 886                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 887   let PrintMethod = "printAddrMode7Operand";
 888   let DecoderMethod = "DecodeAddrMode7Operand";
 889   let ParserMatchClass = MemNoOffsetAsmOperand;
 890   let MIOperandInfo = (ops GPR:$base);
 891 }
 892
 893 def nohash_imm : Operand<i32> {
 894   let PrintMethod = "printNoHashImmediate";
 895 }
 896
 897 def CoprocNumAsmOperand : AsmOperandClass {
 898   let Name = "CoprocNum";
 899   let ParserMethod = "parseCoprocNumOperand";
 900 }
 901 def p_imm : Operand<i32> {
 902   let PrintMethod = "printPImmediate";
 903   let ParserMatchClass = CoprocNumAsmOperand;
 904   let DecoderMethod = "DecodeCoprocessor";
 905 }
 906
 907 def CoprocRegAsmOperand : AsmOperandClass {
 908   let Name = "CoprocReg";
 909   let ParserMethod = "parseCoprocRegOperand";
 910 }
 911 def c_imm : Operand<i32> {
 912   let PrintMethod = "printCImmediate";
 913   let ParserMatchClass = CoprocRegAsmOperand;
 914 }
 915 def CoprocOptionAsmOperand : AsmOperandClass {
 916   let Name = "CoprocOption";
 917   let ParserMethod = "parseCoprocOptionOperand";
 918 }
 919 def coproc_option_imm : Operand<i32> {
 920   let PrintMethod = "printCoprocOptionImm";
 921   let ParserMatchClass = CoprocOptionAsmOperand;
 922 }
 923
 924 //===----------------------------------------------------------------------===//
 925
 926 include "ARMInstrFormats.td"
 927
 928 //===----------------------------------------------------------------------===//
 929 // Multiclass helpers...
 930 //
 931
 932 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 933 /// binop that produces a value.
 934 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 935                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 936                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 937   // The register-immediate version is re-materializable. This is useful
 938   // in particular for taking the address of a local.
 939   let isReMaterializable = 1 in {
 940   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 941                iii, opc, "\t$Rd, $Rn, $imm",
 942                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 943     bits<4> Rd;
 944     bits<4> Rn;
 945     bits<12> imm;
 946     let Inst{25} = 1;
 947     let Inst{19-16} = Rn;
 948     let Inst{15-12} = Rd;
 949     let Inst{11-0} = imm;
 950   }
 951   }
 952   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 953                iir, opc, "\t$Rd, $Rn, $Rm",
 954                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 955     bits<4> Rd;
 956     bits<4> Rn;
 957     bits<4> Rm;
 958     let Inst{25} = 0;
 959     let isCommutable = Commutable;
 960     let Inst{19-16} = Rn;
 961     let Inst{15-12} = Rd;
 962     let Inst{11-4} = 0b00000000;
 963     let Inst{3-0} = Rm;
 964   }
 965
 966   def rsi : AsI1<opcod, (outs GPR:$Rd),
 967                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 968                iis, opc, "\t$Rd, $Rn, $shift",
 969                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 970     bits<4> Rd;
 971     bits<4> Rn;
 972     bits<12> shift;
 973     let Inst{25} = 0;
 974     let Inst{19-16} = Rn;
 975     let Inst{15-12} = Rd;
 976     let Inst{11-5} = shift{11-5};
 977     let Inst{4} = 0;
 978     let Inst{3-0} = shift{3-0};
 979   }
 980
 981   def rsr : AsI1<opcod, (outs GPR:$Rd),
 982                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 983                iis, opc, "\t$Rd, $Rn, $shift",
 984                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 985     bits<4> Rd;
 986     bits<4> Rn;
 987     bits<12> shift;
 988     let Inst{25} = 0;
 989     let Inst{19-16} = Rn;
 990     let Inst{15-12} = Rd;
 991     let Inst{11-8} = shift{11-8};
 992     let Inst{7} = 0;
 993     let Inst{6-5} = shift{6-5};
 994     let Inst{4} = 1;
 995     let Inst{3-0} = shift{3-0};
 996   }
 997
 998   // Assembly aliases for optional destination operand when it's the same
 999   // as the source operand.
1000   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1001      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1002                                                     so_imm:$imm, pred:$p,
1003                                                     cc_out:$s)>,
1004      Requires<[IsARM]>;
1005   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1006      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1007                                                     GPR:$Rm, pred:$p,
1008                                                     cc_out:$s)>,
1009      Requires<[IsARM]>;
1010   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1011      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1012                                                     so_reg_imm:$shift, pred:$p,
1013                                                     cc_out:$s)>,
1014      Requires<[IsARM]>;
1015   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1016      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1017                                                     so_reg_reg:$shift, pred:$p,
1018                                                     cc_out:$s)>,
1019      Requires<[IsARM]>;
1020
1021 }
1022
1023 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1024 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1025 /// it is equivalent to the AsI1_bin_irs counterpart.
1026 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1027                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1028                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
1029   // The register-immediate version is re-materializable. This is useful
1030   // in particular for taking the address of a local.
1031   let isReMaterializable = 1 in {
1032   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1033                iii, opc, "\t$Rd, $Rn, $imm",
1034                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]> {
1035     bits<4> Rd;
1036     bits<4> Rn;
1037     bits<12> imm;
1038     let Inst{25} = 1;
1039     let Inst{19-16} = Rn;
1040     let Inst{15-12} = Rd;
1041     let Inst{11-0} = imm;
1042   }
1043   }
1044   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1045                iir, opc, "\t$Rd, $Rn, $Rm",
1046                [/* pattern left blank */]> {
1047     bits<4> Rd;
1048     bits<4> Rn;
1049     bits<4> Rm;
1050     let Inst{11-4} = 0b00000000;
1051     let Inst{25} = 0;
1052     let Inst{3-0} = Rm;
1053     let Inst{15-12} = Rd;
1054     let Inst{19-16} = Rn;
1055   }
1056
1057   def rsi : AsI1<opcod, (outs GPR:$Rd),
1058                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1059                iis, opc, "\t$Rd, $Rn, $shift",
1060                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]> {
1061     bits<4> Rd;
1062     bits<4> Rn;
1063     bits<12> shift;
1064     let Inst{25} = 0;
1065     let Inst{19-16} = Rn;
1066     let Inst{15-12} = Rd;
1067     let Inst{11-5} = shift{11-5};
1068     let Inst{4} = 0;
1069     let Inst{3-0} = shift{3-0};
1070   }
1071
1072   def rsr : AsI1<opcod, (outs GPR:$Rd),
1073                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1074                iis, opc, "\t$Rd, $Rn, $shift",
1075                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]> {
1076     bits<4> Rd;
1077     bits<4> Rn;
1078     bits<12> shift;
1079     let Inst{25} = 0;
1080     let Inst{19-16} = Rn;
1081     let Inst{15-12} = Rd;
1082     let Inst{11-8} = shift{11-8};
1083     let Inst{7} = 0;
1084     let Inst{6-5} = shift{6-5};
1085     let Inst{4} = 1;
1086     let Inst{3-0} = shift{3-0};
1087   }
1088
1089   // Assembly aliases for optional destination operand when it's the same
1090   // as the source operand.
1091   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1092      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1093                                                     so_imm:$imm, pred:$p,
1094                                                     cc_out:$s)>,
1095      Requires<[IsARM]>;
1096   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1097      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1098                                                     GPR:$Rm, pred:$p,
1099                                                     cc_out:$s)>,
1100      Requires<[IsARM]>;
1101   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1102      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1103                                                     so_reg_imm:$shift, pred:$p,
1104                                                     cc_out:$s)>,
1105      Requires<[IsARM]>;
1106   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1107      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1108                                                     so_reg_reg:$shift, pred:$p,
1109                                                     cc_out:$s)>,
1110      Requires<[IsARM]>;
1111
1112 }
1113
1114 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1115 ///
1116 /// These opcodes will be converted to the real non-S opcodes by
1117 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1118 let hasPostISelHook = 1, Defs = [CPSR] in {
1119 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1120                           InstrItinClass iis, PatFrag opnode,
1121                           bit Commutable = 0> {
1122   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1123                          4, iii,
1124                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>;
1125
1126   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1127                          4, iir,
1128                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]> {
1129     let isCommutable = Commutable;
1130   }
1131   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1132                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1133                           4, iis,
1134                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1135                                                 so_reg_imm:$shift))]>;
1136
1137   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1138                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1139                           4, iis,
1140                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1141                                                 so_reg_reg:$shift))]>;
1142 }
1143 }
1144
1145 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1146 /// operands are reversed.
1147 let hasPostISelHook = 1, Defs = [CPSR] in {
1148 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1149                           InstrItinClass iis, PatFrag opnode,
1150                           bit Commutable = 0> {
1151   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1152                          4, iii,
1153                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>;
1154
1155   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1156                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1157                           4, iis,
1158                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1159                                              GPR:$Rn))]>;
1160
1161   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1162                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1163                           4, iis,
1164                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1165                                              GPR:$Rn))]>;
1166 }
1167 }
1168
1169 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1170 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1171 /// a explicit result, only implicitly set CPSR.
1172 let isCompare = 1, Defs = [CPSR] in {
1173 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1174                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1175                        PatFrag opnode, bit Commutable = 0> {
1176   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1177                opc, "\t$Rn, $imm",
1178                [(opnode GPR:$Rn, so_imm:$imm)]> {
1179     bits<4> Rn;
1180     bits<12> imm;
1181     let Inst{25} = 1;
1182     let Inst{20} = 1;
1183     let Inst{19-16} = Rn;
1184     let Inst{15-12} = 0b0000;
1185     let Inst{11-0} = imm;
1186   }
1187   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1188                opc, "\t$Rn, $Rm",
1189                [(opnode GPR:$Rn, GPR:$Rm)]> {
1190     bits<4> Rn;
1191     bits<4> Rm;
1192     let isCommutable = Commutable;
1193     let Inst{25} = 0;
1194     let Inst{20} = 1;
1195     let Inst{19-16} = Rn;
1196     let Inst{15-12} = 0b0000;
1197     let Inst{11-4} = 0b00000000;
1198     let Inst{3-0} = Rm;
1199   }
1200   def rsi : AI1<opcod, (outs),
1201                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1202                opc, "\t$Rn, $shift",
1203                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
1204     bits<4> Rn;
1205     bits<12> shift;
1206     let Inst{25} = 0;
1207     let Inst{20} = 1;
1208     let Inst{19-16} = Rn;
1209     let Inst{15-12} = 0b0000;
1210     let Inst{11-5} = shift{11-5};
1211     let Inst{4} = 0;
1212     let Inst{3-0} = shift{3-0};
1213   }
1214   def rsr : AI1<opcod, (outs),
1215                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1216                opc, "\t$Rn, $shift",
1217                [(opnode GPR:$Rn, so_reg_reg:$shift)]> {
1218     bits<4> Rn;
1219     bits<12> shift;
1220     let Inst{25} = 0;
1221     let Inst{20} = 1;
1222     let Inst{19-16} = Rn;
1223     let Inst{15-12} = 0b0000;
1224     let Inst{11-8} = shift{11-8};
1225     let Inst{7} = 0;
1226     let Inst{6-5} = shift{6-5};
1227     let Inst{4} = 1;
1228     let Inst{3-0} = shift{3-0};
1229   }
1230
1231 }
1232 }
1233
1234 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1235 /// register and one whose operand is a register rotated by 8/16/24.
1236 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1237 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1238   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1239           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1240           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1241        Requires<[IsARM, HasV6]> {
1242   bits<4> Rd;
1243   bits<4> Rm;
1244   bits<2> rot;
1245   let Inst{19-16} = 0b1111;
1246   let Inst{15-12} = Rd;
1247   let Inst{11-10} = rot;
1248   let Inst{3-0}   = Rm;
1249 }
1250
1251 class AI_ext_rrot_np<bits<8> opcod, string opc>
1252   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1253           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1254        Requires<[IsARM, HasV6]> {
1255   bits<2> rot;
1256   let Inst{19-16} = 0b1111;
1257   let Inst{11-10} = rot;
1258 }
1259
1260 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1261 /// register and one whose operand is a register rotated by 8/16/24.
1262 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1263   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1264           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1265           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1266                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1267         Requires<[IsARM, HasV6]> {
1268   bits<4> Rd;
1269   bits<4> Rm;
1270   bits<4> Rn;
1271   bits<2> rot;
1272   let Inst{19-16} = Rn;
1273   let Inst{15-12} = Rd;
1274   let Inst{11-10} = rot;
1275   let Inst{9-4}   = 0b000111;
1276   let Inst{3-0}   = Rm;
1277 }
1278
1279 class AI_exta_rrot_np<bits<8> opcod, string opc>
1280   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1281           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1282        Requires<[IsARM, HasV6]> {
1283   bits<4> Rn;
1284   bits<2> rot;
1285   let Inst{19-16} = Rn;
1286   let Inst{11-10} = rot;
1287 }
1288
1289 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1290 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1291                              string baseOpc, bit Commutable = 0> {
1292   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1293   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1294                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1295                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1296                Requires<[IsARM]> {
1297     bits<4> Rd;
1298     bits<4> Rn;
1299     bits<12> imm;
1300     let Inst{25} = 1;
1301     let Inst{15-12} = Rd;
1302     let Inst{19-16} = Rn;
1303     let Inst{11-0} = imm;
1304   }
1305   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1306                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1307                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1308                Requires<[IsARM]> {
1309     bits<4> Rd;
1310     bits<4> Rn;
1311     bits<4> Rm;
1312     let Inst{11-4} = 0b00000000;
1313     let Inst{25} = 0;
1314     let isCommutable = Commutable;
1315     let Inst{3-0} = Rm;
1316     let Inst{15-12} = Rd;
1317     let Inst{19-16} = Rn;
1318   }
1319   def rsi : AsI1<opcod, (outs GPR:$Rd),
1320                 (ins GPR:$Rn, so_reg_imm:$shift),
1321                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1322               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1323                Requires<[IsARM]> {
1324     bits<4> Rd;
1325     bits<4> Rn;
1326     bits<12> shift;
1327     let Inst{25} = 0;
1328     let Inst{19-16} = Rn;
1329     let Inst{15-12} = Rd;
1330     let Inst{11-5} = shift{11-5};
1331     let Inst{4} = 0;
1332     let Inst{3-0} = shift{3-0};
1333   }
1334   def rsr : AsI1<opcod, (outs GPR:$Rd),
1335                 (ins GPR:$Rn, so_reg_reg:$shift),
1336                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1337               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_reg:$shift, CPSR))]>,
1338                Requires<[IsARM]> {
1339     bits<4> Rd;
1340     bits<4> Rn;
1341     bits<12> shift;
1342     let Inst{25} = 0;
1343     let Inst{19-16} = Rn;
1344     let Inst{15-12} = Rd;
1345     let Inst{11-8} = shift{11-8};
1346     let Inst{7} = 0;
1347     let Inst{6-5} = shift{6-5};
1348     let Inst{4} = 1;
1349     let Inst{3-0} = shift{3-0};
1350   }
1351   }
1352
1353   // Assembly aliases for optional destination operand when it's the same
1354   // as the source operand.
1355   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1356      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1357                                                     so_imm:$imm, pred:$p,
1358                                                     cc_out:$s)>,
1359      Requires<[IsARM]>;
1360   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1361      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1362                                                     GPR:$Rm, pred:$p,
1363                                                     cc_out:$s)>,
1364      Requires<[IsARM]>;
1365   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1366      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1367                                                     so_reg_imm:$shift, pred:$p,
1368                                                     cc_out:$s)>,
1369      Requires<[IsARM]>;
1370   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1371      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1372                                                     so_reg_reg:$shift, pred:$p,
1373                                                     cc_out:$s)>,
1374      Requires<[IsARM]>;
1375 }
1376
1377 /// AI1_rsc_irs - Define instructions and patterns for rsc
1378 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode,
1379                        string baseOpc> {
1380   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1381   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1382                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1383                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1384                Requires<[IsARM]> {
1385     bits<4> Rd;
1386     bits<4> Rn;
1387     bits<12> imm;
1388     let Inst{25} = 1;
1389     let Inst{15-12} = Rd;
1390     let Inst{19-16} = Rn;
1391     let Inst{11-0} = imm;
1392   }
1393   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1394                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1395                [/* pattern left blank */]> {
1396     bits<4> Rd;
1397     bits<4> Rn;
1398     bits<4> Rm;
1399     let Inst{11-4} = 0b00000000;
1400     let Inst{25} = 0;
1401     let Inst{3-0} = Rm;
1402     let Inst{15-12} = Rd;
1403     let Inst{19-16} = Rn;
1404   }
1405   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1406                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1407               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1408                Requires<[IsARM]> {
1409     bits<4> Rd;
1410     bits<4> Rn;
1411     bits<12> shift;
1412     let Inst{25} = 0;
1413     let Inst{19-16} = Rn;
1414     let Inst{15-12} = Rd;
1415     let Inst{11-5} = shift{11-5};
1416     let Inst{4} = 0;
1417     let Inst{3-0} = shift{3-0};
1418   }
1419   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1420                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1421               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1422                Requires<[IsARM]> {
1423     bits<4> Rd;
1424     bits<4> Rn;
1425     bits<12> shift;
1426     let Inst{25} = 0;
1427     let Inst{19-16} = Rn;
1428     let Inst{15-12} = Rd;
1429     let Inst{11-8} = shift{11-8};
1430     let Inst{7} = 0;
1431     let Inst{6-5} = shift{6-5};
1432     let Inst{4} = 1;
1433     let Inst{3-0} = shift{3-0};
1434   }
1435   }
1436
1437   // Assembly aliases for optional destination operand when it's the same
1438   // as the source operand.
1439   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1440      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1441                                                     so_imm:$imm, pred:$p,
1442                                                     cc_out:$s)>,
1443      Requires<[IsARM]>;
1444   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1445      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1446                                                     GPR:$Rm, pred:$p,
1447                                                     cc_out:$s)>,
1448      Requires<[IsARM]>;
1449   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1450      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1451                                                     so_reg_imm:$shift, pred:$p,
1452                                                     cc_out:$s)>,
1453      Requires<[IsARM]>;
1454   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1455      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1456                                                     so_reg_reg:$shift, pred:$p,
1457                                                     cc_out:$s)>,
1458      Requires<[IsARM]>;
1459 }
1460
1461 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1462 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1463            InstrItinClass iir, PatFrag opnode> {
1464   // Note: We use the complex addrmode_imm12 rather than just an input
1465   // GPR and a constrained immediate so that we can use this to match
1466   // frame index references and avoid matching constant pool references.
1467   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1468                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1469                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1470     bits<4>  Rt;
1471     bits<17> addr;
1472     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1473     let Inst{19-16} = addr{16-13};  // Rn
1474     let Inst{15-12} = Rt;
1475     let Inst{11-0}  = addr{11-0};   // imm12
1476   }
1477   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1478                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1479                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1480     bits<4>  Rt;
1481     bits<17> shift;
1482     let shift{4}    = 0;            // Inst{4} = 0
1483     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1484     let Inst{19-16} = shift{16-13}; // Rn
1485     let Inst{15-12} = Rt;
1486     let Inst{11-0}  = shift{11-0};
1487   }
1488 }
1489 }
1490
1491 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1492 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1493            InstrItinClass iir, PatFrag opnode> {
1494   // Note: We use the complex addrmode_imm12 rather than just an input
1495   // GPR and a constrained immediate so that we can use this to match
1496   // frame index references and avoid matching constant pool references.
1497   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt), (ins addrmode_imm12:$addr),
1498                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1499                   [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1500     bits<4>  Rt;
1501     bits<17> addr;
1502     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1503     let Inst{19-16} = addr{16-13};  // Rn
1504     let Inst{15-12} = Rt;
1505     let Inst{11-0}  = addr{11-0};   // imm12
1506   }
1507   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt), (ins ldst_so_reg:$shift),
1508                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1509                  [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1510     bits<4>  Rt;
1511     bits<17> shift;
1512     let shift{4}    = 0;            // Inst{4} = 0
1513     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1514     let Inst{19-16} = shift{16-13}; // Rn
1515     let Inst{15-12} = Rt;
1516     let Inst{11-0}  = shift{11-0};
1517   }
1518 }
1519 }
1520
1521
1522 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1523            InstrItinClass iir, PatFrag opnode> {
1524   // Note: We use the complex addrmode_imm12 rather than just an input
1525   // GPR and a constrained immediate so that we can use this to match
1526   // frame index references and avoid matching constant pool references.
1527   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1528                    (ins GPR:$Rt, addrmode_imm12:$addr),
1529                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1530                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1531     bits<4> Rt;
1532     bits<17> addr;
1533     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1534     let Inst{19-16} = addr{16-13};  // Rn
1535     let Inst{15-12} = Rt;
1536     let Inst{11-0}  = addr{11-0};   // imm12
1537   }
1538   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1539                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1540                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1541     bits<4> Rt;
1542     bits<17> shift;
1543     let shift{4}    = 0;            // Inst{4} = 0
1544     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1545     let Inst{19-16} = shift{16-13}; // Rn
1546     let Inst{15-12} = Rt;
1547     let Inst{11-0}  = shift{11-0};
1548   }
1549 }
1550
1551 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1552            InstrItinClass iir, PatFrag opnode> {
1553   // Note: We use the complex addrmode_imm12 rather than just an input
1554   // GPR and a constrained immediate so that we can use this to match
1555   // frame index references and avoid matching constant pool references.
1556   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1557                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1558                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1559                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1560     bits<4> Rt;
1561     bits<17> addr;
1562     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1563     let Inst{19-16} = addr{16-13};  // Rn
1564     let Inst{15-12} = Rt;
1565     let Inst{11-0}  = addr{11-0};   // imm12
1566   }
1567   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1568                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1569                  [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1570     bits<4> Rt;
1571     bits<17> shift;
1572     let shift{4}    = 0;            // Inst{4} = 0
1573     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1574     let Inst{19-16} = shift{16-13}; // Rn
1575     let Inst{15-12} = Rt;
1576     let Inst{11-0}  = shift{11-0};
1577   }
1578 }
1579
1580
1581 //===----------------------------------------------------------------------===//
1582 // Instructions
1583 //===----------------------------------------------------------------------===//
1584
1585 //===----------------------------------------------------------------------===//
1586 //  Miscellaneous Instructions.
1587 //
1588
1589 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1590 /// the function.  The first operand is the ID# for this instruction, the second
1591 /// is the index into the MachineConstantPool that this is, the third is the
1592 /// size in bytes of this constant pool entry.
1593 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1594 def CONSTPOOL_ENTRY :
1595 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1596                     i32imm:$size), NoItinerary, []>;
1597
1598 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1599 // from removing one half of the matched pairs. That breaks PEI, which assumes
1600 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1601 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1602 def ADJCALLSTACKUP :
1603 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1604            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1605
1606 def ADJCALLSTACKDOWN :
1607 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1608            [(ARMcallseq_start timm:$amt)]>;
1609 }
1610
1611 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1612 // (These pseudos use a hand-written selection code).
1613 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1614 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1615                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1616                               NoItinerary, []>;
1617 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1618                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1619                               NoItinerary, []>;
1620 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1621                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1622                               NoItinerary, []>;
1623 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1624                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1625                               NoItinerary, []>;
1626 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1627                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1628                               NoItinerary, []>;
1629 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1630                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1631                               NoItinerary, []>;
1632 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1633                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1634                               NoItinerary, []>;
1635 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1636                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1637                                       GPR:$set1, GPR:$set2),
1638                                  NoItinerary, []>;
1639 }
1640
1641 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "", []>,
1642           Requires<[IsARM, HasV6T2]> {
1643   let Inst{27-16} = 0b001100100000;
1644   let Inst{15-8} = 0b11110000;
1645   let Inst{7-0} = 0b00000000;
1646 }
1647
1648 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "", []>,
1649           Requires<[IsARM, HasV6T2]> {
1650   let Inst{27-16} = 0b001100100000;
1651   let Inst{15-8} = 0b11110000;
1652   let Inst{7-0} = 0b00000001;
1653 }
1654
1655 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "", []>,
1656           Requires<[IsARM, HasV6T2]> {
1657   let Inst{27-16} = 0b001100100000;
1658   let Inst{15-8} = 0b11110000;
1659   let Inst{7-0} = 0b00000010;
1660 }
1661
1662 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "", []>,
1663           Requires<[IsARM, HasV6T2]> {
1664   let Inst{27-16} = 0b001100100000;
1665   let Inst{15-8} = 0b11110000;
1666   let Inst{7-0} = 0b00000011;
1667 }
1668
1669 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1670              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1671   bits<4> Rd;
1672   bits<4> Rn;
1673   bits<4> Rm;
1674   let Inst{3-0} = Rm;
1675   let Inst{15-12} = Rd;
1676   let Inst{19-16} = Rn;
1677   let Inst{27-20} = 0b01101000;
1678   let Inst{7-4} = 0b1011;
1679   let Inst{11-8} = 0b1111;
1680 }
1681
1682 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1683              []>, Requires<[IsARM, HasV6T2]> {
1684   let Inst{27-16} = 0b001100100000;
1685   let Inst{15-8} = 0b11110000;
1686   let Inst{7-0} = 0b00000100;
1687 }
1688
1689 // The i32imm operand $val can be used by a debugger to store more information
1690 // about the breakpoint.
1691 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1692               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1693   bits<16> val;
1694   let Inst{3-0} = val{3-0};
1695   let Inst{19-8} = val{15-4};
1696   let Inst{27-20} = 0b00010010;
1697   let Inst{7-4} = 0b0111;
1698 }
1699
1700 // Change Processor State
1701 // FIXME: We should use InstAlias to handle the optional operands.
1702 class CPS<dag iops, string asm_ops>
1703   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1704         []>, Requires<[IsARM]> {
1705   bits<2> imod;
1706   bits<3> iflags;
1707   bits<5> mode;
1708   bit M;
1709
1710   let Inst{31-28} = 0b1111;
1711   let Inst{27-20} = 0b00010000;
1712   let Inst{19-18} = imod;
1713   let Inst{17}    = M; // Enabled if mode is set;
1714   let Inst{16-9}  = 0b00000000;
1715   let Inst{8-6}   = iflags;
1716   let Inst{5}     = 0;
1717   let Inst{4-0}   = mode;
1718 }
1719
1720 let DecoderMethod = "DecodeCPSInstruction" in {
1721 let M = 1 in
1722   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1723                   "$imod\t$iflags, $mode">;
1724 let mode = 0, M = 0 in
1725   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1726
1727 let imod = 0, iflags = 0, M = 1 in
1728   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1729 }
1730
1731 // Preload signals the memory system of possible future data/instruction access.
1732 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1733
1734   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1735                 !strconcat(opc, "\t$addr"),
1736                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1737     bits<4> Rt;
1738     bits<17> addr;
1739     let Inst{31-26} = 0b111101;
1740     let Inst{25} = 0; // 0 for immediate form
1741     let Inst{24} = data;
1742     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1743     let Inst{22} = read;
1744     let Inst{21-20} = 0b01;
1745     let Inst{19-16} = addr{16-13};  // Rn
1746     let Inst{15-12} = 0b1111;
1747     let Inst{11-0}  = addr{11-0};   // imm12
1748   }
1749
1750   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1751                !strconcat(opc, "\t$shift"),
1752                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1753     bits<17> shift;
1754     let Inst{31-26} = 0b111101;
1755     let Inst{25} = 1; // 1 for register form
1756     let Inst{24} = data;
1757     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1758     let Inst{22} = read;
1759     let Inst{21-20} = 0b01;
1760     let Inst{19-16} = shift{16-13}; // Rn
1761     let Inst{15-12} = 0b1111;
1762     let Inst{11-0}  = shift{11-0};
1763     let Inst{4} = 0;
1764   }
1765 }
1766
1767 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1768 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1769 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1770
1771 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1772                  "setend\t$end", []>, Requires<[IsARM]> {
1773   bits<1> end;
1774   let Inst{31-10} = 0b1111000100000001000000;
1775   let Inst{9} = end;
1776   let Inst{8-0} = 0;
1777 }
1778
1779 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1780              []>, Requires<[IsARM, HasV7]> {
1781   bits<4> opt;
1782   let Inst{27-4} = 0b001100100000111100001111;
1783   let Inst{3-0} = opt;
1784 }
1785
1786 // A5.4 Permanently UNDEFINED instructions.
1787 let isBarrier = 1, isTerminator = 1 in
1788 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1789                "trap", [(trap)]>,
1790            Requires<[IsARM]> {
1791   let Inst = 0xe7ffdefe;
1792 }
1793
1794 // Address computation and loads and stores in PIC mode.
1795 let isNotDuplicable = 1 in {
1796 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1797                             4, IIC_iALUr,
1798                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1799
1800 let AddedComplexity = 10 in {
1801 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1802                             4, IIC_iLoad_r,
1803                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1804
1805 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1806                             4, IIC_iLoad_bh_r,
1807                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1808
1809 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1810                             4, IIC_iLoad_bh_r,
1811                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1812
1813 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1814                             4, IIC_iLoad_bh_r,
1815                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1816
1817 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1818                             4, IIC_iLoad_bh_r,
1819                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1820 }
1821 let AddedComplexity = 10 in {
1822 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1823       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1824
1825 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1826       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1827                                                    addrmodepc:$addr)]>;
1828
1829 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1830       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1831 }
1832 } // isNotDuplicable = 1
1833
1834
1835 // LEApcrel - Load a pc-relative address into a register without offending the
1836 // assembler.
1837 let neverHasSideEffects = 1, isReMaterializable = 1 in
1838 // The 'adr' mnemonic encodes differently if the label is before or after
1839 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1840 // know until then which form of the instruction will be used.
1841 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1842                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1843   bits<4> Rd;
1844   bits<14> label;
1845   let Inst{27-25} = 0b001;
1846   let Inst{24} = 0;
1847   let Inst{23-22} = label{13-12};
1848   let Inst{21} = 0;
1849   let Inst{20} = 0;
1850   let Inst{19-16} = 0b1111;
1851   let Inst{15-12} = Rd;
1852   let Inst{11-0} = label{11-0};
1853 }
1854 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1855                     4, IIC_iALUi, []>;
1856
1857 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1858                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1859                       4, IIC_iALUi, []>;
1860
1861 //===----------------------------------------------------------------------===//
1862 //  Control Flow Instructions.
1863 //
1864
1865 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1866   // ARMV4T and above
1867   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1868                   "bx", "\tlr", [(ARMretflag)]>,
1869                Requires<[IsARM, HasV4T]> {
1870     let Inst{27-0}  = 0b0001001011111111111100011110;
1871   }
1872
1873   // ARMV4 only
1874   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1875                   "mov", "\tpc, lr", [(ARMretflag)]>,
1876                Requires<[IsARM, NoV4T]> {
1877     let Inst{27-0} = 0b0001101000001111000000001110;
1878   }
1879 }
1880
1881 // Indirect branches
1882 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1883   // ARMV4T and above
1884   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1885                   [(brind GPR:$dst)]>,
1886               Requires<[IsARM, HasV4T]> {
1887     bits<4> dst;
1888     let Inst{31-4} = 0b1110000100101111111111110001;
1889     let Inst{3-0}  = dst;
1890   }
1891
1892   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1893                   "bx", "\t$dst", [/* pattern left blank */]>,
1894               Requires<[IsARM, HasV4T]> {
1895     bits<4> dst;
1896     let Inst{27-4} = 0b000100101111111111110001;
1897     let Inst{3-0}  = dst;
1898   }
1899 }
1900
1901 // SP is marked as a use to prevent stack-pointer assignments that appear
1902 // immediately before calls from potentially appearing dead.
1903 let isCall = 1,
1904   // FIXME:  Do we really need a non-predicated version? If so, it should
1905   // at least be a pseudo instruction expanding to the predicated version
1906   // at MC lowering time.
1907   Defs = [LR], Uses = [SP] in {
1908   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1909                 IIC_Br, "bl\t$func",
1910                 [(ARMcall tglobaladdr:$func)]>,
1911             Requires<[IsARM, IsNotIOS]> {
1912     let Inst{31-28} = 0b1110;
1913     bits<24> func;
1914     let Inst{23-0} = func;
1915     let DecoderMethod = "DecodeBranchImmInstruction";
1916   }
1917
1918   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1919                    IIC_Br, "bl", "\t$func",
1920                    [(ARMcall_pred tglobaladdr:$func)]>,
1921                 Requires<[IsARM, IsNotIOS]> {
1922     bits<24> func;
1923     let Inst{23-0} = func;
1924     let DecoderMethod = "DecodeBranchImmInstruction";
1925   }
1926
1927   // ARMv5T and above
1928   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1929                 IIC_Br, "blx\t$func",
1930                 [(ARMcall GPR:$func)]>,
1931             Requires<[IsARM, HasV5T, IsNotIOS]> {
1932     bits<4> func;
1933     let Inst{31-4} = 0b1110000100101111111111110011;
1934     let Inst{3-0}  = func;
1935   }
1936
1937   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1938                     IIC_Br, "blx", "\t$func",
1939                     [(ARMcall_pred GPR:$func)]>,
1940                  Requires<[IsARM, HasV5T, IsNotIOS]> {
1941     bits<4> func;
1942     let Inst{27-4} = 0b000100101111111111110011;
1943     let Inst{3-0}  = func;
1944   }
1945
1946   // ARMv4T
1947   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1948   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1949                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1950                    Requires<[IsARM, HasV4T, IsNotIOS]>;
1951
1952   // ARMv4
1953   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1954                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1955                    Requires<[IsARM, NoV4T, IsNotIOS]>;
1956 }
1957
1958 let isCall = 1,
1959   // On IOS R9 is call-clobbered.
1960   // R7 is marked as a use to prevent frame-pointer assignments from being
1961   // moved above / below calls.
1962   Defs = [LR], Uses = [R7, SP] in {
1963   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1964                 4, IIC_Br,
1965                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1966               Requires<[IsARM, IsIOS]>;
1967
1968   def BLr9_pred : ARMPseudoExpand<(outs),
1969                    (ins bl_target:$func, pred:$p, variable_ops),
1970                    4, IIC_Br,
1971                    [(ARMcall_pred tglobaladdr:$func)],
1972                    (BL_pred bl_target:$func, pred:$p)>,
1973                   Requires<[IsARM, IsIOS]>;
1974
1975   // ARMv5T and above
1976   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1977                 4, IIC_Br,
1978                 [(ARMcall GPR:$func)],
1979                 (BLX GPR:$func)>,
1980                Requires<[IsARM, HasV5T, IsIOS]>;
1981
1982   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1983                 4, IIC_Br,
1984                 [(ARMcall_pred GPR:$func)],
1985                 (BLX_pred GPR:$func, pred:$p)>,
1986                    Requires<[IsARM, HasV5T, IsIOS]>;
1987
1988   // ARMv4T
1989   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1990   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1991                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1992                   Requires<[IsARM, HasV4T, IsIOS]>;
1993
1994   // ARMv4
1995   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1996                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1997                   Requires<[IsARM, NoV4T, IsIOS]>;
1998 }
1999
2000 let isBranch = 1, isTerminator = 1 in {
2001   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2002   // a two-value operand where a dag node expects two operands. :(
2003   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2004                IIC_Br, "b", "\t$target",
2005                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
2006     bits<24> target;
2007     let Inst{23-0} = target;
2008     let DecoderMethod = "DecodeBranchImmInstruction";
2009   }
2010
2011   let isBarrier = 1 in {
2012     // B is "predicable" since it's just a Bcc with an 'always' condition.
2013     let isPredicable = 1 in
2014     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2015     // should be sufficient.
2016     // FIXME: Is B really a Barrier? That doesn't seem right.
2017     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2018                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
2019
2020     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2021     def BR_JTr : ARMPseudoInst<(outs),
2022                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2023                       0, IIC_Br,
2024                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
2025     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2026     // into i12 and rs suffixed versions.
2027     def BR_JTm : ARMPseudoInst<(outs),
2028                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2029                      0, IIC_Br,
2030                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2031                        imm:$id)]>;
2032     def BR_JTadd : ARMPseudoInst<(outs),
2033                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2034                    0, IIC_Br,
2035                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2036                      imm:$id)]>;
2037     } // isNotDuplicable = 1, isIndirectBranch = 1
2038   } // isBarrier = 1
2039
2040 }
2041
2042 // BLX (immediate)
2043 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2044                "blx\t$target", []>,
2045            Requires<[IsARM, HasV5T]> {
2046   let Inst{31-25} = 0b1111101;
2047   bits<25> target;
2048   let Inst{23-0} = target{24-1};
2049   let Inst{24} = target{0};
2050 }
2051
2052 // Branch and Exchange Jazelle
2053 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2054               [/* pattern left blank */]> {
2055   bits<4> func;
2056   let Inst{23-20} = 0b0010;
2057   let Inst{19-8} = 0xfff;
2058   let Inst{7-4} = 0b0010;
2059   let Inst{3-0} = func;
2060 }
2061
2062 // Tail calls.
2063
2064 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
2065   // IOS versions.
2066   let Uses = [SP] in {
2067     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
2068                        IIC_Br, []>, Requires<[IsIOS]>;
2069
2070     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
2071                        IIC_Br, []>, Requires<[IsIOS]>;
2072
2073     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
2074                    4, IIC_Br, [],
2075                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
2076                    Requires<[IsARM, IsIOS]>;
2077
2078     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
2079                    4, IIC_Br, [],
2080                    (BX GPR:$dst)>,
2081                    Requires<[IsARM, IsIOS]>;
2082
2083   }
2084
2085   // Non-IOS versions (the difference is R9).
2086   let Uses = [SP] in {
2087     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
2088                        IIC_Br, []>, Requires<[IsNotIOS]>;
2089
2090     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
2091                        IIC_Br, []>, Requires<[IsNotIOS]>;
2092
2093     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
2094                    4, IIC_Br, [],
2095                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
2096                    Requires<[IsARM, IsNotIOS]>;
2097
2098     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
2099                      4, IIC_Br, [],
2100                      (BX GPR:$dst)>,
2101                      Requires<[IsARM, IsNotIOS]>;
2102   }
2103 }
2104
2105 // Secure Monitor Call is a system instruction.
2106 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2107               []> {
2108   bits<4> opt;
2109   let Inst{23-4} = 0b01100000000000000111;
2110   let Inst{3-0} = opt;
2111 }
2112
2113 // Supervisor Call (Software Interrupt)
2114 let isCall = 1, Uses = [SP] in {
2115 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
2116   bits<24> svc;
2117   let Inst{23-0} = svc;
2118 }
2119 }
2120
2121 // Store Return State
2122 class SRSI<bit wb, string asm>
2123   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2124        NoItinerary, asm, "", []> {
2125   bits<5> mode;
2126   let Inst{31-28} = 0b1111;
2127   let Inst{27-25} = 0b100;
2128   let Inst{22} = 1;
2129   let Inst{21} = wb;
2130   let Inst{20} = 0;
2131   let Inst{19-16} = 0b1101;  // SP
2132   let Inst{15-5} = 0b00000101000;
2133   let Inst{4-0} = mode;
2134 }
2135
2136 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2137   let Inst{24-23} = 0;
2138 }
2139 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2140   let Inst{24-23} = 0;
2141 }
2142 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2143   let Inst{24-23} = 0b10;
2144 }
2145 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2146   let Inst{24-23} = 0b10;
2147 }
2148 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2149   let Inst{24-23} = 0b01;
2150 }
2151 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2152   let Inst{24-23} = 0b01;
2153 }
2154 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2155   let Inst{24-23} = 0b11;
2156 }
2157 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2158   let Inst{24-23} = 0b11;
2159 }
2160
2161 // Return From Exception
2162 class RFEI<bit wb, string asm>
2163   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2164        NoItinerary, asm, "", []> {
2165   bits<4> Rn;
2166   let Inst{31-28} = 0b1111;
2167   let Inst{27-25} = 0b100;
2168   let Inst{22} = 0;
2169   let Inst{21} = wb;
2170   let Inst{20} = 1;
2171   let Inst{19-16} = Rn;
2172   let Inst{15-0} = 0xa00;
2173 }
2174
2175 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2176   let Inst{24-23} = 0;
2177 }
2178 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2179   let Inst{24-23} = 0;
2180 }
2181 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2182   let Inst{24-23} = 0b10;
2183 }
2184 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2185   let Inst{24-23} = 0b10;
2186 }
2187 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2188   let Inst{24-23} = 0b01;
2189 }
2190 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2191   let Inst{24-23} = 0b01;
2192 }
2193 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2194   let Inst{24-23} = 0b11;
2195 }
2196 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2197   let Inst{24-23} = 0b11;
2198 }
2199
2200 //===----------------------------------------------------------------------===//
2201 //  Load / Store Instructions.
2202 //
2203
2204 // Load
2205
2206
2207 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2208                     UnOpFrag<(load node:$Src)>>;
2209 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2210                     UnOpFrag<(zextloadi8 node:$Src)>>;
2211 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2212                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2213 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2214                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2215
2216 // Special LDR for loads from non-pc-relative constpools.
2217 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2218     isReMaterializable = 1, isCodeGenOnly = 1 in
2219 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2220                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2221                  []> {
2222   bits<4> Rt;
2223   bits<17> addr;
2224   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2225   let Inst{19-16} = 0b1111;
2226   let Inst{15-12} = Rt;
2227   let Inst{11-0}  = addr{11-0};   // imm12
2228 }
2229
2230 // Loads with zero extension
2231 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2232                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2233                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2234
2235 // Loads with sign extension
2236 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2237                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2238                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2239
2240 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2241                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2242                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2243
2244 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2245 // Load doubleword
2246 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2247                  (ins addrmode3:$addr), LdMiscFrm,
2248                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2249                  []>, Requires<[IsARM, HasV5TE]>;
2250 }
2251
2252 // Indexed loads
2253 multiclass AI2_ldridx<bit isByte, string opc,
2254                       InstrItinClass iii, InstrItinClass iir> {
2255   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2256                       (ins addrmode_imm12:$addr), IndexModePre, LdFrm, iii,
2257                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2258     bits<17> addr;
2259     let Inst{25} = 0;
2260     let Inst{23} = addr{12};
2261     let Inst{19-16} = addr{16-13};
2262     let Inst{11-0} = addr{11-0};
2263     let DecoderMethod = "DecodeLDRPreImm";
2264     let AsmMatchConverter = "cvtLdWriteBackRegAddrModeImm12";
2265   }
2266
2267   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2268                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2269                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2270     bits<17> addr;
2271     let Inst{25} = 1;
2272     let Inst{23} = addr{12};
2273     let Inst{19-16} = addr{16-13};
2274     let Inst{11-0} = addr{11-0};
2275     let Inst{4} = 0;
2276     let DecoderMethod = "DecodeLDRPreReg";
2277     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2278   }
2279
2280   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2281                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2282                        IndexModePost, LdFrm, iir,
2283                        opc, "\t$Rt, $addr, $offset",
2284                        "$addr.base = $Rn_wb", []> {
2285      // {12}     isAdd
2286      // {11-0}   imm12/Rm
2287      bits<14> offset;
2288      bits<4> addr;
2289      let Inst{25} = 1;
2290      let Inst{23} = offset{12};
2291      let Inst{19-16} = addr;
2292      let Inst{11-0} = offset{11-0};
2293
2294     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2295    }
2296
2297    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2298                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2299                       IndexModePost, LdFrm, iii,
2300                       opc, "\t$Rt, $addr, $offset",
2301                       "$addr.base = $Rn_wb", []> {
2302     // {12}     isAdd
2303     // {11-0}   imm12/Rm
2304     bits<14> offset;
2305     bits<4> addr;
2306     let Inst{25} = 0;
2307     let Inst{23} = offset{12};
2308     let Inst{19-16} = addr;
2309     let Inst{11-0} = offset{11-0};
2310
2311     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2312   }
2313
2314 }
2315
2316 let mayLoad = 1, neverHasSideEffects = 1 in {
2317 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2318 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2319 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2320 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2321 }
2322
2323 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2324   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2325                         (ins addrmode3:$addr), IndexModePre,
2326                         LdMiscFrm, itin,
2327                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2328     bits<14> addr;
2329     let Inst{23}    = addr{8};      // U bit
2330     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2331     let Inst{19-16} = addr{12-9};   // Rn
2332     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2333     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2334     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode3";
2335     let DecoderMethod = "DecodeAddrMode3Instruction";
2336   }
2337   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2338                         (ins addr_offset_none:$addr, am3offset:$offset),
2339                         IndexModePost, LdMiscFrm, itin,
2340                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2341                         []> {
2342     bits<10> offset;
2343     bits<4> addr;
2344     let Inst{23}    = offset{8};      // U bit
2345     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2346     let Inst{19-16} = addr;
2347     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2348     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2349     let DecoderMethod = "DecodeAddrMode3Instruction";
2350   }
2351 }
2352
2353 let mayLoad = 1, neverHasSideEffects = 1 in {
2354 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2355 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2356 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2357 let hasExtraDefRegAllocReq = 1 in {
2358 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2359                           (ins addrmode3:$addr), IndexModePre,
2360                           LdMiscFrm, IIC_iLoad_d_ru,
2361                           "ldrd", "\t$Rt, $Rt2, $addr!",
2362                           "$addr.base = $Rn_wb", []> {
2363   bits<14> addr;
2364   let Inst{23}    = addr{8};      // U bit
2365   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2366   let Inst{19-16} = addr{12-9};   // Rn
2367   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2368   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2369   let DecoderMethod = "DecodeAddrMode3Instruction";
2370   let AsmMatchConverter = "cvtLdrdPre";
2371 }
2372 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2373                           (ins addr_offset_none:$addr, am3offset:$offset),
2374                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2375                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2376                           "$addr.base = $Rn_wb", []> {
2377   bits<10> offset;
2378   bits<4> addr;
2379   let Inst{23}    = offset{8};      // U bit
2380   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2381   let Inst{19-16} = addr;
2382   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2383   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2384   let DecoderMethod = "DecodeAddrMode3Instruction";
2385 }
2386 } // hasExtraDefRegAllocReq = 1
2387 } // mayLoad = 1, neverHasSideEffects = 1
2388
2389 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2390 let mayLoad = 1, neverHasSideEffects = 1 in {
2391 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2392                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2393                     IndexModePost, LdFrm, IIC_iLoad_ru,
2394                     "ldrt", "\t$Rt, $addr, $offset",
2395                     "$addr.base = $Rn_wb", []> {
2396   // {12}     isAdd
2397   // {11-0}   imm12/Rm
2398   bits<14> offset;
2399   bits<4> addr;
2400   let Inst{25} = 1;
2401   let Inst{23} = offset{12};
2402   let Inst{21} = 1; // overwrite
2403   let Inst{19-16} = addr;
2404   let Inst{11-5} = offset{11-5};
2405   let Inst{4} = 0;
2406   let Inst{3-0} = offset{3-0};
2407   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2408 }
2409
2410 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2411                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2412                    IndexModePost, LdFrm, IIC_iLoad_ru,
2413                    "ldrt", "\t$Rt, $addr, $offset",
2414                    "$addr.base = $Rn_wb", []> {
2415   // {12}     isAdd
2416   // {11-0}   imm12/Rm
2417   bits<14> offset;
2418   bits<4> addr;
2419   let Inst{25} = 0;
2420   let Inst{23} = offset{12};
2421   let Inst{21} = 1; // overwrite
2422   let Inst{19-16} = addr;
2423   let Inst{11-0} = offset{11-0};
2424   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2425 }
2426
2427 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2428                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2429                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2430                      "ldrbt", "\t$Rt, $addr, $offset",
2431                      "$addr.base = $Rn_wb", []> {
2432   // {12}     isAdd
2433   // {11-0}   imm12/Rm
2434   bits<14> offset;
2435   bits<4> addr;
2436   let Inst{25} = 1;
2437   let Inst{23} = offset{12};
2438   let Inst{21} = 1; // overwrite
2439   let Inst{19-16} = addr;
2440   let Inst{11-5} = offset{11-5};
2441   let Inst{4} = 0;
2442   let Inst{3-0} = offset{3-0};
2443   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2444 }
2445
2446 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2447                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2448                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2449                     "ldrbt", "\t$Rt, $addr, $offset",
2450                     "$addr.base = $Rn_wb", []> {
2451   // {12}     isAdd
2452   // {11-0}   imm12/Rm
2453   bits<14> offset;
2454   bits<4> addr;
2455   let Inst{25} = 0;
2456   let Inst{23} = offset{12};
2457   let Inst{21} = 1; // overwrite
2458   let Inst{19-16} = addr;
2459   let Inst{11-0} = offset{11-0};
2460   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2461 }
2462
2463 multiclass AI3ldrT<bits<4> op, string opc> {
2464   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2465                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2466                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2467                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2468     bits<9> offset;
2469     let Inst{23} = offset{8};
2470     let Inst{22} = 1;
2471     let Inst{11-8} = offset{7-4};
2472     let Inst{3-0} = offset{3-0};
2473     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2474   }
2475   def r : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2476                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2477                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2478                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2479     bits<5> Rm;
2480     let Inst{23} = Rm{4};
2481     let Inst{22} = 0;
2482     let Inst{11-8} = 0;
2483     let Inst{3-0} = Rm{3-0};
2484     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2485   }
2486 }
2487
2488 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2489 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2490 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2491 }
2492
2493 // Store
2494
2495 // Stores with truncate
2496 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2497                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2498                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2499
2500 // Store doubleword
2501 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2502 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2503                StMiscFrm, IIC_iStore_d_r,
2504                "strd", "\t$Rt, $src2, $addr", []>,
2505            Requires<[IsARM, HasV5TE]> {
2506   let Inst{21} = 0;
2507 }
2508
2509 // Indexed stores
2510 multiclass AI2_stridx<bit isByte, string opc,
2511                       InstrItinClass iii, InstrItinClass iir> {
2512   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2513                             (ins GPR:$Rt, addrmode_imm12:$addr), IndexModePre,
2514                             StFrm, iii,
2515                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2516     bits<17> addr;
2517     let Inst{25} = 0;
2518     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2519     let Inst{19-16} = addr{16-13};  // Rn
2520     let Inst{11-0}  = addr{11-0};   // imm12
2521     let AsmMatchConverter = "cvtStWriteBackRegAddrModeImm12";
2522     let DecoderMethod = "DecodeSTRPreImm";
2523   }
2524
2525   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2526                       (ins GPR:$Rt, ldst_so_reg:$addr),
2527                       IndexModePre, StFrm, iir,
2528                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2529     bits<17> addr;
2530     let Inst{25} = 1;
2531     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2532     let Inst{19-16} = addr{16-13}; // Rn
2533     let Inst{11-0}  = addr{11-0};
2534     let Inst{4}     = 0;           // Inst{4} = 0
2535     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2536     let DecoderMethod = "DecodeSTRPreReg";
2537   }
2538   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2539                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2540                 IndexModePost, StFrm, iir,
2541                 opc, "\t$Rt, $addr, $offset",
2542                 "$addr.base = $Rn_wb", []> {
2543      // {12}     isAdd
2544      // {11-0}   imm12/Rm
2545      bits<14> offset;
2546      bits<4> addr;
2547      let Inst{25} = 1;
2548      let Inst{23} = offset{12};
2549      let Inst{19-16} = addr;
2550      let Inst{11-0} = offset{11-0};
2551
2552     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2553    }
2554
2555    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2556                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2557                 IndexModePost, StFrm, iii,
2558                 opc, "\t$Rt, $addr, $offset",
2559                 "$addr.base = $Rn_wb", []> {
2560     // {12}     isAdd
2561     // {11-0}   imm12/Rm
2562     bits<14> offset;
2563     bits<4> addr;
2564     let Inst{25} = 0;
2565     let Inst{23} = offset{12};
2566     let Inst{19-16} = addr;
2567     let Inst{11-0} = offset{11-0};
2568
2569     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2570   }
2571 }
2572
2573 let mayStore = 1, neverHasSideEffects = 1 in {
2574 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2575 // IIC_iStore_siu depending on whether it the offset register is shifted.
2576 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2577 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2578 }
2579
2580 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2581                          am2offset_reg:$offset),
2582              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2583                            am2offset_reg:$offset)>;
2584 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2585                          am2offset_imm:$offset),
2586              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2587                            am2offset_imm:$offset)>;
2588 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2589                              am2offset_reg:$offset),
2590              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2591                             am2offset_reg:$offset)>;
2592 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2593                              am2offset_imm:$offset),
2594              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2595                             am2offset_imm:$offset)>;
2596
2597 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2598 // put the patterns on the instruction definitions directly as ISel wants
2599 // the address base and offset to be separate operands, not a single
2600 // complex operand like we represent the instructions themselves. The
2601 // pseudos map between the two.
2602 let usesCustomInserter = 1,
2603     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2604 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2605                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2606                4, IIC_iStore_ru,
2607             [(set GPR:$Rn_wb,
2608                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2609 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2610                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2611                4, IIC_iStore_ru,
2612             [(set GPR:$Rn_wb,
2613                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2614 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2615                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2616                4, IIC_iStore_ru,
2617             [(set GPR:$Rn_wb,
2618                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2619 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2620                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2621                4, IIC_iStore_ru,
2622             [(set GPR:$Rn_wb,
2623                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2624 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2625                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2626                4, IIC_iStore_ru,
2627             [(set GPR:$Rn_wb,
2628                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2629 }
2630
2631
2632
2633 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2634                            (ins GPR:$Rt, addrmode3:$addr), IndexModePre,
2635                            StMiscFrm, IIC_iStore_bh_ru,
2636                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2637   bits<14> addr;
2638   let Inst{23}    = addr{8};      // U bit
2639   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2640   let Inst{19-16} = addr{12-9};   // Rn
2641   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2642   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2643   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2644   let DecoderMethod = "DecodeAddrMode3Instruction";
2645 }
2646
2647 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2648                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2649                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2650                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2651                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2652                                                       addr_offset_none:$addr,
2653                                                       am3offset:$offset))]> {
2654   bits<10> offset;
2655   bits<4> addr;
2656   let Inst{23}    = offset{8};      // U bit
2657   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2658   let Inst{19-16} = addr;
2659   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2660   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2661   let DecoderMethod = "DecodeAddrMode3Instruction";
2662 }
2663
2664 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2665 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2666                           (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2667                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2668                           "strd", "\t$Rt, $Rt2, $addr!",
2669                           "$addr.base = $Rn_wb", []> {
2670   bits<14> addr;
2671   let Inst{23}    = addr{8};      // U bit
2672   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2673   let Inst{19-16} = addr{12-9};   // Rn
2674   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2675   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2676   let DecoderMethod = "DecodeAddrMode3Instruction";
2677   let AsmMatchConverter = "cvtStrdPre";
2678 }
2679
2680 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2681                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2682                                am3offset:$offset),
2683                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2684                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2685                           "$addr.base = $Rn_wb", []> {
2686   bits<10> offset;
2687   bits<4> addr;
2688   let Inst{23}    = offset{8};      // U bit
2689   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2690   let Inst{19-16} = addr;
2691   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2692   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2693   let DecoderMethod = "DecodeAddrMode3Instruction";
2694 }
2695 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2696
2697 // STRT, STRBT, and STRHT
2698
2699 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2700                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2701                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2702                    "strbt", "\t$Rt, $addr, $offset",
2703                    "$addr.base = $Rn_wb", []> {
2704   // {12}     isAdd
2705   // {11-0}   imm12/Rm
2706   bits<14> offset;
2707   bits<4> addr;
2708   let Inst{25} = 1;
2709   let Inst{23} = offset{12};
2710   let Inst{21} = 1; // overwrite
2711   let Inst{19-16} = addr;
2712   let Inst{11-5} = offset{11-5};
2713   let Inst{4} = 0;
2714   let Inst{3-0} = offset{3-0};
2715   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2716 }
2717
2718 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2719                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2720                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2721                    "strbt", "\t$Rt, $addr, $offset",
2722                    "$addr.base = $Rn_wb", []> {
2723   // {12}     isAdd
2724   // {11-0}   imm12/Rm
2725   bits<14> offset;
2726   bits<4> addr;
2727   let Inst{25} = 0;
2728   let Inst{23} = offset{12};
2729   let Inst{21} = 1; // overwrite
2730   let Inst{19-16} = addr;
2731   let Inst{11-0} = offset{11-0};
2732   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2733 }
2734
2735 let mayStore = 1, neverHasSideEffects = 1 in {
2736 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2737                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2738                    IndexModePost, StFrm, IIC_iStore_ru,
2739                    "strt", "\t$Rt, $addr, $offset",
2740                    "$addr.base = $Rn_wb", []> {
2741   // {12}     isAdd
2742   // {11-0}   imm12/Rm
2743   bits<14> offset;
2744   bits<4> addr;
2745   let Inst{25} = 1;
2746   let Inst{23} = offset{12};
2747   let Inst{21} = 1; // overwrite
2748   let Inst{19-16} = addr;
2749   let Inst{11-5} = offset{11-5};
2750   let Inst{4} = 0;
2751   let Inst{3-0} = offset{3-0};
2752   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2753 }
2754
2755 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2756                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2757                    IndexModePost, StFrm, IIC_iStore_ru,
2758                    "strt", "\t$Rt, $addr, $offset",
2759                    "$addr.base = $Rn_wb", []> {
2760   // {12}     isAdd
2761   // {11-0}   imm12/Rm
2762   bits<14> offset;
2763   bits<4> addr;
2764   let Inst{25} = 0;
2765   let Inst{23} = offset{12};
2766   let Inst{21} = 1; // overwrite
2767   let Inst{19-16} = addr;
2768   let Inst{11-0} = offset{11-0};
2769   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2770 }
2771 }
2772
2773
2774 multiclass AI3strT<bits<4> op, string opc> {
2775   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2776                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2777                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2778                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2779     bits<9> offset;
2780     let Inst{23} = offset{8};
2781     let Inst{22} = 1;
2782     let Inst{11-8} = offset{7-4};
2783     let Inst{3-0} = offset{3-0};
2784     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2785   }
2786   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2787                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2788                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2789                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2790     bits<5> Rm;
2791     let Inst{23} = Rm{4};
2792     let Inst{22} = 0;
2793     let Inst{11-8} = 0;
2794     let Inst{3-0} = Rm{3-0};
2795     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2796   }
2797 }
2798
2799
2800 defm STRHT : AI3strT<0b1011, "strht">;
2801
2802
2803 //===----------------------------------------------------------------------===//
2804 //  Load / store multiple Instructions.
2805 //
2806
2807 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2808                          InstrItinClass itin, InstrItinClass itin_upd> {
2809   // IA is the default, so no need for an explicit suffix on the
2810   // mnemonic here. Without it is the cannonical spelling.
2811   def IA :
2812     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2813          IndexModeNone, f, itin,
2814          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2815     let Inst{24-23} = 0b01;       // Increment After
2816     let Inst{22}    = P_bit;
2817     let Inst{21}    = 0;          // No writeback
2818     let Inst{20}    = L_bit;
2819   }
2820   def IA_UPD :
2821     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2822          IndexModeUpd, f, itin_upd,
2823          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2824     let Inst{24-23} = 0b01;       // Increment After
2825     let Inst{22}    = P_bit;
2826     let Inst{21}    = 1;          // Writeback
2827     let Inst{20}    = L_bit;
2828
2829     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2830   }
2831   def DA :
2832     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2833          IndexModeNone, f, itin,
2834          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2835     let Inst{24-23} = 0b00;       // Decrement After
2836     let Inst{22}    = P_bit;
2837     let Inst{21}    = 0;          // No writeback
2838     let Inst{20}    = L_bit;
2839   }
2840   def DA_UPD :
2841     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2842          IndexModeUpd, f, itin_upd,
2843          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2844     let Inst{24-23} = 0b00;       // Decrement After
2845     let Inst{22}    = P_bit;
2846     let Inst{21}    = 1;          // Writeback
2847     let Inst{20}    = L_bit;
2848
2849     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2850   }
2851   def DB :
2852     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2853          IndexModeNone, f, itin,
2854          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2855     let Inst{24-23} = 0b10;       // Decrement Before
2856     let Inst{22}    = P_bit;
2857     let Inst{21}    = 0;          // No writeback
2858     let Inst{20}    = L_bit;
2859   }
2860   def DB_UPD :
2861     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2862          IndexModeUpd, f, itin_upd,
2863          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2864     let Inst{24-23} = 0b10;       // Decrement Before
2865     let Inst{22}    = P_bit;
2866     let Inst{21}    = 1;          // Writeback
2867     let Inst{20}    = L_bit;
2868
2869     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2870   }
2871   def IB :
2872     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2873          IndexModeNone, f, itin,
2874          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2875     let Inst{24-23} = 0b11;       // Increment Before
2876     let Inst{22}    = P_bit;
2877     let Inst{21}    = 0;          // No writeback
2878     let Inst{20}    = L_bit;
2879   }
2880   def IB_UPD :
2881     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2882          IndexModeUpd, f, itin_upd,
2883          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2884     let Inst{24-23} = 0b11;       // Increment Before
2885     let Inst{22}    = P_bit;
2886     let Inst{21}    = 1;          // Writeback
2887     let Inst{20}    = L_bit;
2888
2889     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2890   }
2891 }
2892
2893 let neverHasSideEffects = 1 in {
2894
2895 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2896 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2897                          IIC_iLoad_mu>;
2898
2899 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2900 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2901                          IIC_iStore_mu>;
2902
2903 } // neverHasSideEffects
2904
2905 // FIXME: remove when we have a way to marking a MI with these properties.
2906 // FIXME: Should pc be an implicit operand like PICADD, etc?
2907 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2908     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2909 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2910                                                  reglist:$regs, variable_ops),
2911                      4, IIC_iLoad_mBr, [],
2912                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2913       RegConstraint<"$Rn = $wb">;
2914
2915 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2916 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2917                                IIC_iLoad_mu>;
2918
2919 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2920 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2921                                IIC_iStore_mu>;
2922
2923
2924
2925 //===----------------------------------------------------------------------===//
2926 //  Move Instructions.
2927 //
2928
2929 let neverHasSideEffects = 1 in
2930 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2931                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2932   bits<4> Rd;
2933   bits<4> Rm;
2934
2935   let Inst{19-16} = 0b0000;
2936   let Inst{11-4} = 0b00000000;
2937   let Inst{25} = 0;
2938   let Inst{3-0} = Rm;
2939   let Inst{15-12} = Rd;
2940 }
2941
2942 def : ARMInstAlias<"movs${p} $Rd, $Rm",
2943                    (MOVr GPR:$Rd, GPR:$Rm, pred:$p, CPSR)>;
2944
2945 // A version for the smaller set of tail call registers.
2946 let neverHasSideEffects = 1 in
2947 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2948                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2949   bits<4> Rd;
2950   bits<4> Rm;
2951
2952   let Inst{11-4} = 0b00000000;
2953   let Inst{25} = 0;
2954   let Inst{3-0} = Rm;
2955   let Inst{15-12} = Rd;
2956 }
2957
2958 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2959                 DPSoRegRegFrm, IIC_iMOVsr,
2960                 "mov", "\t$Rd, $src",
2961                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP {
2962   bits<4> Rd;
2963   bits<12> src;
2964   let Inst{15-12} = Rd;
2965   let Inst{19-16} = 0b0000;
2966   let Inst{11-8} = src{11-8};
2967   let Inst{7} = 0;
2968   let Inst{6-5} = src{6-5};
2969   let Inst{4} = 1;
2970   let Inst{3-0} = src{3-0};
2971   let Inst{25} = 0;
2972 }
2973
2974 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2975                 DPSoRegImmFrm, IIC_iMOVsr,
2976                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2977                 UnaryDP {
2978   bits<4> Rd;
2979   bits<12> src;
2980   let Inst{15-12} = Rd;
2981   let Inst{19-16} = 0b0000;
2982   let Inst{11-5} = src{11-5};
2983   let Inst{4} = 0;
2984   let Inst{3-0} = src{3-0};
2985   let Inst{25} = 0;
2986 }
2987
2988 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2989 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2990                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2991   bits<4> Rd;
2992   bits<12> imm;
2993   let Inst{25} = 1;
2994   let Inst{15-12} = Rd;
2995   let Inst{19-16} = 0b0000;
2996   let Inst{11-0} = imm;
2997 }
2998
2999 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3000 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3001                  DPFrm, IIC_iMOVi,
3002                  "movw", "\t$Rd, $imm",
3003                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3004                  Requires<[IsARM, HasV6T2]>, UnaryDP {
3005   bits<4> Rd;
3006   bits<16> imm;
3007   let Inst{15-12} = Rd;
3008   let Inst{11-0}  = imm{11-0};
3009   let Inst{19-16} = imm{15-12};
3010   let Inst{20} = 0;
3011   let Inst{25} = 1;
3012   let DecoderMethod = "DecodeArmMOVTWInstruction";
3013 }
3014
3015 def : InstAlias<"mov${p} $Rd, $imm",
3016                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3017         Requires<[IsARM]>;
3018
3019 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3020                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
3021
3022 let Constraints = "$src = $Rd" in {
3023 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3024                   (ins GPR:$src, imm0_65535_expr:$imm),
3025                   DPFrm, IIC_iMOVi,
3026                   "movt", "\t$Rd, $imm",
3027                   [(set GPRnopc:$Rd,
3028                         (or (and GPR:$src, 0xffff),
3029                             lo16AllZero:$imm))]>, UnaryDP,
3030                   Requires<[IsARM, HasV6T2]> {
3031   bits<4> Rd;
3032   bits<16> imm;
3033   let Inst{15-12} = Rd;
3034   let Inst{11-0}  = imm{11-0};
3035   let Inst{19-16} = imm{15-12};
3036   let Inst{20} = 0;
3037   let Inst{25} = 1;
3038   let DecoderMethod = "DecodeArmMOVTWInstruction";
3039 }
3040
3041 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3042                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
3043
3044 } // Constraints
3045
3046 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3047       Requires<[IsARM, HasV6T2]>;
3048
3049 let Uses = [CPSR] in
3050 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3051                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3052                     Requires<[IsARM]>;
3053
3054 // These aren't really mov instructions, but we have to define them this way
3055 // due to flag operands.
3056
3057 let Defs = [CPSR] in {
3058 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3059                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3060                       Requires<[IsARM]>;
3061 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3062                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3063                       Requires<[IsARM]>;
3064 }
3065
3066 //===----------------------------------------------------------------------===//
3067 //  Extend Instructions.
3068 //
3069
3070 // Sign extenders
3071
3072 def SXTB  : AI_ext_rrot<0b01101010,
3073                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3074 def SXTH  : AI_ext_rrot<0b01101011,
3075                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3076
3077 def SXTAB : AI_exta_rrot<0b01101010,
3078                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3079 def SXTAH : AI_exta_rrot<0b01101011,
3080                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3081
3082 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3083
3084 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3085
3086 // Zero extenders
3087
3088 let AddedComplexity = 16 in {
3089 def UXTB   : AI_ext_rrot<0b01101110,
3090                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3091 def UXTH   : AI_ext_rrot<0b01101111,
3092                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3093 def UXTB16 : AI_ext_rrot<0b01101100,
3094                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3095
3096 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3097 //        The transformation should probably be done as a combiner action
3098 //        instead so we can include a check for masking back in the upper
3099 //        eight bits of the source into the lower eight bits of the result.
3100 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3101 //               (UXTB16r_rot GPR:$Src, 3)>;
3102 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3103                (UXTB16 GPR:$Src, 1)>;
3104
3105 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3106                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3107 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3108                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3109 }
3110
3111 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3112 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3113
3114
3115 def SBFX  : I<(outs GPRnopc:$Rd),
3116               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3117                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3118                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3119                Requires<[IsARM, HasV6T2]> {
3120   bits<4> Rd;
3121   bits<4> Rn;
3122   bits<5> lsb;
3123   bits<5> width;
3124   let Inst{27-21} = 0b0111101;
3125   let Inst{6-4}   = 0b101;
3126   let Inst{20-16} = width;
3127   let Inst{15-12} = Rd;
3128   let Inst{11-7}  = lsb;
3129   let Inst{3-0}   = Rn;
3130 }
3131
3132 def UBFX  : I<(outs GPR:$Rd),
3133               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3134                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3135                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3136                Requires<[IsARM, HasV6T2]> {
3137   bits<4> Rd;
3138   bits<4> Rn;
3139   bits<5> lsb;
3140   bits<5> width;
3141   let Inst{27-21} = 0b0111111;
3142   let Inst{6-4}   = 0b101;
3143   let Inst{20-16} = width;
3144   let Inst{15-12} = Rd;
3145   let Inst{11-7}  = lsb;
3146   let Inst{3-0}   = Rn;
3147 }
3148
3149 //===----------------------------------------------------------------------===//
3150 //  Arithmetic Instructions.
3151 //
3152
3153 defm ADD  : AsI1_bin_irs<0b0100, "add",
3154                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3155                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
3156 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3157                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3158                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
3159
3160 // ADD and SUB with 's' bit set.
3161 //
3162 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3163 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3164 // AdjustInstrPostInstrSelection where we determine whether or not to
3165 // set the "s" bit based on CPSR liveness.
3166 //
3167 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3168 // support for an optional CPSR definition that corresponds to the DAG
3169 // node's second value. We can then eliminate the implicit def of CPSR.
3170 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3171                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3172 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3173                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3174
3175 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3176                   BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>,
3177                           "ADC", 1>;
3178 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3179                   BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>,
3180                           "SBC">;
3181
3182 defm RSB  : AsI1_rbin_irs <0b0011, "rsb",
3183                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3184                          BinOpFrag<(sub node:$LHS, node:$RHS)>, "RSB">;
3185
3186 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3187 // CPSR and the implicit def of CPSR is not needed.
3188 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3189                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3190
3191 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3192                   BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>,
3193                        "RSC">;
3194
3195 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3196 // The assume-no-carry-in form uses the negation of the input since add/sub
3197 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3198 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3199 // details.
3200 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3201              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3202 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3203              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3204
3205 // The with-carry-in form matches bitwise not instead of the negation.
3206 // Effectively, the inverse interpretation of the carry flag already accounts
3207 // for part of the negation.
3208 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3209              (SBCri   GPR:$src, so_imm_not:$imm)>;
3210
3211 // Note: These are implemented in C++ code, because they have to generate
3212 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3213 // cannot produce.
3214 // (mul X, 2^n+1) -> (add (X << n), X)
3215 // (mul X, 2^n-1) -> (rsb X, (X << n))
3216
3217 // ARM Arithmetic Instruction
3218 // GPR:$dst = GPR:$a op GPR:$b
3219 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3220           list<dag> pattern = [],
3221           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3222           string asm = "\t$Rd, $Rn, $Rm">
3223   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
3224   bits<4> Rn;
3225   bits<4> Rd;
3226   bits<4> Rm;
3227   let Inst{27-20} = op27_20;
3228   let Inst{11-4} = op11_4;
3229   let Inst{19-16} = Rn;
3230   let Inst{15-12} = Rd;
3231   let Inst{3-0}   = Rm;
3232 }
3233
3234 // Saturating add/subtract
3235
3236 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3237                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3238                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3239 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3240                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3241                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3242 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3243                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3244                   "\t$Rd, $Rm, $Rn">;
3245 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3246                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3247                   "\t$Rd, $Rm, $Rn">;
3248
3249 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3250 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3251 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3252 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3253 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3254 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3255 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3256 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3257 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3258 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3259 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3260 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3261
3262 // Signed/Unsigned add/subtract
3263
3264 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3265 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3266 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3267 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3268 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3269 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3270 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3271 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3272 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3273 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3274 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3275 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3276
3277 // Signed/Unsigned halving add/subtract
3278
3279 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3280 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3281 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3282 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3283 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3284 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3285 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3286 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3287 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3288 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3289 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3290 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3291
3292 // Unsigned Sum of Absolute Differences [and Accumulate].
3293
3294 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3295                 MulFrm /* for convenience */, NoItinerary, "usad8",
3296                 "\t$Rd, $Rn, $Rm", []>,
3297              Requires<[IsARM, HasV6]> {
3298   bits<4> Rd;
3299   bits<4> Rn;
3300   bits<4> Rm;
3301   let Inst{27-20} = 0b01111000;
3302   let Inst{15-12} = 0b1111;
3303   let Inst{7-4} = 0b0001;
3304   let Inst{19-16} = Rd;
3305   let Inst{11-8} = Rm;
3306   let Inst{3-0} = Rn;
3307 }
3308 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3309                 MulFrm /* for convenience */, NoItinerary, "usada8",
3310                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3311              Requires<[IsARM, HasV6]> {
3312   bits<4> Rd;
3313   bits<4> Rn;
3314   bits<4> Rm;
3315   bits<4> Ra;
3316   let Inst{27-20} = 0b01111000;
3317   let Inst{7-4} = 0b0001;
3318   let Inst{19-16} = Rd;
3319   let Inst{15-12} = Ra;
3320   let Inst{11-8} = Rm;
3321   let Inst{3-0} = Rn;
3322 }
3323
3324 // Signed/Unsigned saturate
3325
3326 def SSAT : AI<(outs GPRnopc:$Rd),
3327               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3328               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3329   bits<4> Rd;
3330   bits<5> sat_imm;
3331   bits<4> Rn;
3332   bits<8> sh;
3333   let Inst{27-21} = 0b0110101;
3334   let Inst{5-4} = 0b01;
3335   let Inst{20-16} = sat_imm;
3336   let Inst{15-12} = Rd;
3337   let Inst{11-7} = sh{4-0};
3338   let Inst{6} = sh{5};
3339   let Inst{3-0} = Rn;
3340 }
3341
3342 def SSAT16 : AI<(outs GPRnopc:$Rd),
3343                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3344                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3345   bits<4> Rd;
3346   bits<4> sat_imm;
3347   bits<4> Rn;
3348   let Inst{27-20} = 0b01101010;
3349   let Inst{11-4} = 0b11110011;
3350   let Inst{15-12} = Rd;
3351   let Inst{19-16} = sat_imm;
3352   let Inst{3-0} = Rn;
3353 }
3354
3355 def USAT : AI<(outs GPRnopc:$Rd),
3356               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3357               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3358   bits<4> Rd;
3359   bits<5> sat_imm;
3360   bits<4> Rn;
3361   bits<8> sh;
3362   let Inst{27-21} = 0b0110111;
3363   let Inst{5-4} = 0b01;
3364   let Inst{15-12} = Rd;
3365   let Inst{11-7} = sh{4-0};
3366   let Inst{6} = sh{5};
3367   let Inst{20-16} = sat_imm;
3368   let Inst{3-0} = Rn;
3369 }
3370
3371 def USAT16 : AI<(outs GPRnopc:$Rd),
3372                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3373                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3374   bits<4> Rd;
3375   bits<4> sat_imm;
3376   bits<4> Rn;
3377   let Inst{27-20} = 0b01101110;
3378   let Inst{11-4} = 0b11110011;
3379   let Inst{15-12} = Rd;
3380   let Inst{19-16} = sat_imm;
3381   let Inst{3-0} = Rn;
3382 }
3383
3384 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3385                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3386 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3387                (USAT imm:$pos, GPRnopc:$a, 0)>;
3388
3389 //===----------------------------------------------------------------------===//
3390 //  Bitwise Instructions.
3391 //
3392
3393 defm AND   : AsI1_bin_irs<0b0000, "and",
3394                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3395                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
3396 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3397                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3398                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
3399 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3400                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3401                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
3402 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3403                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3404                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
3405
3406 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3407 // like in the actual instruction encoding. The complexity of mapping the mask
3408 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3409 // instruction description.
3410 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3411                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3412                "bfc", "\t$Rd, $imm", "$src = $Rd",
3413                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3414                Requires<[IsARM, HasV6T2]> {
3415   bits<4> Rd;
3416   bits<10> imm;
3417   let Inst{27-21} = 0b0111110;
3418   let Inst{6-0}   = 0b0011111;
3419   let Inst{15-12} = Rd;
3420   let Inst{11-7}  = imm{4-0}; // lsb
3421   let Inst{20-16} = imm{9-5}; // msb
3422 }
3423
3424 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3425 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3426           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3427           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3428           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3429                            bf_inv_mask_imm:$imm))]>,
3430           Requires<[IsARM, HasV6T2]> {
3431   bits<4> Rd;
3432   bits<4> Rn;
3433   bits<10> imm;
3434   let Inst{27-21} = 0b0111110;
3435   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3436   let Inst{15-12} = Rd;
3437   let Inst{11-7}  = imm{4-0}; // lsb
3438   let Inst{20-16} = imm{9-5}; // width
3439   let Inst{3-0}   = Rn;
3440 }
3441
3442 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3443                   "mvn", "\t$Rd, $Rm",
3444                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
3445   bits<4> Rd;
3446   bits<4> Rm;
3447   let Inst{25} = 0;
3448   let Inst{19-16} = 0b0000;
3449   let Inst{11-4} = 0b00000000;
3450   let Inst{15-12} = Rd;
3451   let Inst{3-0} = Rm;
3452 }
3453 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3454                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3455                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
3456   bits<4> Rd;
3457   bits<12> shift;
3458   let Inst{25} = 0;
3459   let Inst{19-16} = 0b0000;
3460   let Inst{15-12} = Rd;
3461   let Inst{11-5} = shift{11-5};
3462   let Inst{4} = 0;
3463   let Inst{3-0} = shift{3-0};
3464 }
3465 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3466                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3467                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
3468   bits<4> Rd;
3469   bits<12> shift;
3470   let Inst{25} = 0;
3471   let Inst{19-16} = 0b0000;
3472   let Inst{15-12} = Rd;
3473   let Inst{11-8} = shift{11-8};
3474   let Inst{7} = 0;
3475   let Inst{6-5} = shift{6-5};
3476   let Inst{4} = 1;
3477   let Inst{3-0} = shift{3-0};
3478 }
3479 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3480 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3481                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3482                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
3483   bits<4> Rd;
3484   bits<12> imm;
3485   let Inst{25} = 1;
3486   let Inst{19-16} = 0b0000;
3487   let Inst{15-12} = Rd;
3488   let Inst{11-0} = imm;
3489 }
3490
3491 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3492              (BICri GPR:$src, so_imm_not:$imm)>;
3493
3494 //===----------------------------------------------------------------------===//
3495 //  Multiply Instructions.
3496 //
3497 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3498              string opc, string asm, list<dag> pattern>
3499   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3500   bits<4> Rd;
3501   bits<4> Rm;
3502   bits<4> Rn;
3503   let Inst{19-16} = Rd;
3504   let Inst{11-8}  = Rm;
3505   let Inst{3-0}   = Rn;
3506 }
3507 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3508              string opc, string asm, list<dag> pattern>
3509   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3510   bits<4> RdLo;
3511   bits<4> RdHi;
3512   bits<4> Rm;
3513   bits<4> Rn;
3514   let Inst{19-16} = RdHi;
3515   let Inst{15-12} = RdLo;
3516   let Inst{11-8}  = Rm;
3517   let Inst{3-0}   = Rn;
3518 }
3519
3520 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3521 //        property. Remove them when it's possible to add those properties
3522 //        on an individual MachineInstr, not just an instuction description.
3523 let isCommutable = 1 in {
3524 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3525                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3526                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
3527                    Requires<[IsARM, HasV6]> {
3528   let Inst{15-12} = 0b0000;
3529 }
3530
3531 let Constraints = "@earlyclobber $Rd" in
3532 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
3533                                             pred:$p, cc_out:$s),
3534                           4, IIC_iMUL32,
3535                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
3536                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3537                         Requires<[IsARM, NoV6]>;
3538 }
3539
3540 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3541                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3542                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3543                    Requires<[IsARM, HasV6]> {
3544   bits<4> Ra;
3545   let Inst{15-12} = Ra;
3546 }
3547
3548 let Constraints = "@earlyclobber $Rd" in
3549 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3550                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3551                           4, IIC_iMAC32,
3552                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3553                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3554                         Requires<[IsARM, NoV6]>;
3555
3556 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3557                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3558                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3559                    Requires<[IsARM, HasV6T2]> {
3560   bits<4> Rd;
3561   bits<4> Rm;
3562   bits<4> Rn;
3563   bits<4> Ra;
3564   let Inst{19-16} = Rd;
3565   let Inst{15-12} = Ra;
3566   let Inst{11-8}  = Rm;
3567   let Inst{3-0}   = Rn;
3568 }
3569
3570 // Extra precision multiplies with low / high results
3571 let neverHasSideEffects = 1 in {
3572 let isCommutable = 1 in {
3573 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3574                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3575                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3576                     Requires<[IsARM, HasV6]>;
3577
3578 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3579                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3580                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3581                     Requires<[IsARM, HasV6]>;
3582
3583 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3584 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3585                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3586                             4, IIC_iMUL64, [],
3587           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3588                            Requires<[IsARM, NoV6]>;
3589
3590 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3591                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3592                             4, IIC_iMUL64, [],
3593           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3594                            Requires<[IsARM, NoV6]>;
3595 }
3596 }
3597
3598 // Multiply + accumulate
3599 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3600                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3601                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3602                     Requires<[IsARM, HasV6]>;
3603 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3604                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3605                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3606                     Requires<[IsARM, HasV6]>;
3607
3608 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3609                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3610                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3611                     Requires<[IsARM, HasV6]> {
3612   bits<4> RdLo;
3613   bits<4> RdHi;
3614   bits<4> Rm;
3615   bits<4> Rn;
3616   let Inst{19-16} = RdHi;
3617   let Inst{15-12} = RdLo;
3618   let Inst{11-8}  = Rm;
3619   let Inst{3-0}   = Rn;
3620 }
3621
3622 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3623 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3624                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3625                               4, IIC_iMAC64, [],
3626           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3627                            Requires<[IsARM, NoV6]>;
3628 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3629                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3630                               4, IIC_iMAC64, [],
3631           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3632                            Requires<[IsARM, NoV6]>;
3633 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3634                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3635                               4, IIC_iMAC64, [],
3636           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3637                            Requires<[IsARM, NoV6]>;
3638 }
3639
3640 } // neverHasSideEffects
3641
3642 // Most significant word multiply
3643 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3644                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3645                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3646             Requires<[IsARM, HasV6]> {
3647   let Inst{15-12} = 0b1111;
3648 }
3649
3650 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3651                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3652             Requires<[IsARM, HasV6]> {
3653   let Inst{15-12} = 0b1111;
3654 }
3655
3656 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3657                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3658                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3659                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3660             Requires<[IsARM, HasV6]>;
3661
3662 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3663                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3664                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3665             Requires<[IsARM, HasV6]>;
3666
3667 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3668                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3669                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3670                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3671             Requires<[IsARM, HasV6]>;
3672
3673 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3674                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3675                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3676             Requires<[IsARM, HasV6]>;
3677
3678 multiclass AI_smul<string opc, PatFrag opnode> {
3679   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3680               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3681               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3682                                       (sext_inreg GPR:$Rm, i16)))]>,
3683            Requires<[IsARM, HasV5TE]>;
3684
3685   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3686               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3687               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3688                                       (sra GPR:$Rm, (i32 16))))]>,
3689            Requires<[IsARM, HasV5TE]>;
3690
3691   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3692               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3693               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3694                                       (sext_inreg GPR:$Rm, i16)))]>,
3695            Requires<[IsARM, HasV5TE]>;
3696
3697   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3698               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3699               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3700                                       (sra GPR:$Rm, (i32 16))))]>,
3701             Requires<[IsARM, HasV5TE]>;
3702
3703   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3704               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3705               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3706                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3707            Requires<[IsARM, HasV5TE]>;
3708
3709   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3710               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3711               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3712                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3713             Requires<[IsARM, HasV5TE]>;
3714 }
3715
3716
3717 multiclass AI_smla<string opc, PatFrag opnode> {
3718   let DecoderMethod = "DecodeSMLAInstruction" in {
3719   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3720               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3721               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3722               [(set GPRnopc:$Rd, (add GPR:$Ra,
3723                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3724                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3725            Requires<[IsARM, HasV5TE]>;
3726
3727   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3728               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3729               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3730               [(set GPRnopc:$Rd,
3731                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3732                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3733            Requires<[IsARM, HasV5TE]>;
3734
3735   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3736               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3737               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3738               [(set GPRnopc:$Rd,
3739                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3740                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3741            Requires<[IsARM, HasV5TE]>;
3742
3743   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3744               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3745               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3746              [(set GPRnopc:$Rd,
3747                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3748                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3749             Requires<[IsARM, HasV5TE]>;
3750
3751   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3752               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3753               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3754               [(set GPRnopc:$Rd,
3755                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3756                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3757            Requires<[IsARM, HasV5TE]>;
3758
3759   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3760               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3761               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3762               [(set GPRnopc:$Rd,
3763                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3764                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3765             Requires<[IsARM, HasV5TE]>;
3766   }
3767 }
3768
3769 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3770 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3771
3772 // Halfword multiply accumulate long: SMLAL<x><y>.
3773 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3774                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3775                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3776               Requires<[IsARM, HasV5TE]>;
3777
3778 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3779                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3780                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3781               Requires<[IsARM, HasV5TE]>;
3782
3783 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3784                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3785                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3786               Requires<[IsARM, HasV5TE]>;
3787
3788 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3789                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3790                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3791               Requires<[IsARM, HasV5TE]>;
3792
3793 // Helper class for AI_smld.
3794 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3795                     InstrItinClass itin, string opc, string asm>
3796   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3797   bits<4> Rn;
3798   bits<4> Rm;
3799   let Inst{27-23} = 0b01110;
3800   let Inst{22}    = long;
3801   let Inst{21-20} = 0b00;
3802   let Inst{11-8}  = Rm;
3803   let Inst{7}     = 0;
3804   let Inst{6}     = sub;
3805   let Inst{5}     = swap;
3806   let Inst{4}     = 1;
3807   let Inst{3-0}   = Rn;
3808 }
3809 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3810                 InstrItinClass itin, string opc, string asm>
3811   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3812   bits<4> Rd;
3813   let Inst{15-12} = 0b1111;
3814   let Inst{19-16} = Rd;
3815 }
3816 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3817                 InstrItinClass itin, string opc, string asm>
3818   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3819   bits<4> Ra;
3820   bits<4> Rd;
3821   let Inst{19-16} = Rd;
3822   let Inst{15-12} = Ra;
3823 }
3824 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3825                   InstrItinClass itin, string opc, string asm>
3826   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3827   bits<4> RdLo;
3828   bits<4> RdHi;
3829   let Inst{19-16} = RdHi;
3830   let Inst{15-12} = RdLo;
3831 }
3832
3833 multiclass AI_smld<bit sub, string opc> {
3834
3835   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3836                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3837                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3838
3839   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3840                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3841                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3842
3843   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3844                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3845                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3846
3847   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3848                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3849                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3850
3851 }
3852
3853 defm SMLA : AI_smld<0, "smla">;
3854 defm SMLS : AI_smld<1, "smls">;
3855
3856 multiclass AI_sdml<bit sub, string opc> {
3857
3858   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3859                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3860   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3861                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3862 }
3863
3864 defm SMUA : AI_sdml<0, "smua">;
3865 defm SMUS : AI_sdml<1, "smus">;
3866
3867 //===----------------------------------------------------------------------===//
3868 //  Misc. Arithmetic Instructions.
3869 //
3870
3871 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3872               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3873               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3874
3875 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3876               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3877               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3878            Requires<[IsARM, HasV6T2]>;
3879
3880 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3881               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3882               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3883
3884 let AddedComplexity = 5 in
3885 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3886                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3887                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3888                Requires<[IsARM, HasV6]>;
3889
3890 let AddedComplexity = 5 in
3891 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3892                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3893                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3894                Requires<[IsARM, HasV6]>;
3895
3896 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3897                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3898                (REVSH GPR:$Rm)>;
3899
3900 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3901                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3902                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3903                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3904                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3905                                            0xFFFF0000)))]>,
3906                Requires<[IsARM, HasV6]>;
3907
3908 // Alternate cases for PKHBT where identities eliminate some nodes.
3909 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3910                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3911 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3912                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3913
3914 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3915 // will match the pattern below.
3916 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3917                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3918                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3919                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3920                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3921                                            0xFFFF)))]>,
3922                Requires<[IsARM, HasV6]>;
3923
3924 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3925 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3926 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3927                    (srl GPRnopc:$src2, imm16_31:$sh)),
3928                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
3929 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3930                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
3931                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
3932
3933 //===----------------------------------------------------------------------===//
3934 //  Comparison Instructions...
3935 //
3936
3937 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3938                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3939                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3940
3941 // ARMcmpZ can re-use the above instruction definitions.
3942 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3943              (CMPri   GPR:$src, so_imm:$imm)>;
3944 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3945              (CMPrr   GPR:$src, GPR:$rhs)>;
3946 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3947              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3948 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3949              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3950
3951 // FIXME: We have to be careful when using the CMN instruction and comparison
3952 // with 0. One would expect these two pieces of code should give identical
3953 // results:
3954 //
3955 //   rsbs r1, r1, 0
3956 //   cmp  r0, r1
3957 //   mov  r0, #0
3958 //   it   ls
3959 //   mov  r0, #1
3960 //
3961 // and:
3962 //
3963 //   cmn  r0, r1
3964 //   mov  r0, #0
3965 //   it   ls
3966 //   mov  r0, #1
3967 //
3968 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3969 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3970 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3971 // value of r0 and the carry bit (because the "carry bit" parameter to
3972 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3973 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3974 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3975 // parameter to AddWithCarry is defined as 0).
3976 //
3977 // When x is 0 and unsigned:
3978 //
3979 //    x = 0
3980 //   ~x = 0xFFFF FFFF
3981 //   ~x + 1 = 0x1 0000 0000
3982 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3983 //
3984 // Therefore, we should disable CMN when comparing against zero, until we can
3985 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3986 // when it's a comparison which doesn't look at the 'carry' flag).
3987 //
3988 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3989 //
3990 // This is related to <rdar://problem/7569620>.
3991 //
3992 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3993 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3994
3995 // Note that TST/TEQ don't set all the same flags that CMP does!
3996 defm TST  : AI1_cmp_irs<0b1000, "tst",
3997                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3998                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3999 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4000                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4001                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4002
4003 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
4004                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4005                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
4006
4007 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
4008 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
4009
4010 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4011              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
4012
4013 // Pseudo i64 compares for some floating point compares.
4014 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4015     Defs = [CPSR] in {
4016 def BCCi64 : PseudoInst<(outs),
4017     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4018      IIC_Br,
4019     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
4020
4021 def BCCZi64 : PseudoInst<(outs),
4022      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4023     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
4024 } // usesCustomInserter
4025
4026
4027 // Conditional moves
4028 // FIXME: should be able to write a pattern for ARMcmov, but can't use
4029 // a two-value operand where a dag node expects two operands. :(
4030 let neverHasSideEffects = 1 in {
4031 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
4032                            4, IIC_iCMOVr,
4033   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
4034       RegConstraint<"$false = $Rd">;
4035 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4036                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
4037                            4, IIC_iCMOVsr,
4038   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
4039                             imm:$cc, CCR:$ccr))*/]>,
4040       RegConstraint<"$false = $Rd">;
4041 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4042                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
4043                            4, IIC_iCMOVsr,
4044   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4045                             imm:$cc, CCR:$ccr))*/]>,
4046       RegConstraint<"$false = $Rd">;
4047
4048
4049 let isMoveImm = 1 in
4050 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
4051                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
4052                              4, IIC_iMOVi,
4053                              []>,
4054       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4055
4056 let isMoveImm = 1 in
4057 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4058                            (ins GPR:$false, so_imm:$imm, pred:$p),
4059                            4, IIC_iCMOVi,
4060    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
4061       RegConstraint<"$false = $Rd">;
4062
4063 // Two instruction predicate mov immediate.
4064 let isMoveImm = 1 in
4065 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
4066                                 (ins GPR:$false, i32imm:$src, pred:$p),
4067                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
4068
4069 let isMoveImm = 1 in
4070 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4071                            (ins GPR:$false, so_imm:$imm, pred:$p),
4072                            4, IIC_iCMOVi,
4073  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
4074                 RegConstraint<"$false = $Rd">;
4075
4076 let isCodeGenOnly = 1 in {
4077 // Conditional instructions
4078 multiclass AsI1_bincc_irs<bits<4> opcod, string opc,
4079                    InstrItinClass iii, InstrItinClass iir, InstrItinClass iis> {
4080   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
4081                iii, opc, "\t$Rd, $Rn, $imm", []>,
4082                RegConstraint<"$Rn = $Rd"> {
4083     bits<4> Rd;
4084     bits<4> Rn;
4085     bits<12> imm;
4086     let Inst{25} = 1;
4087     let Inst{19-16} = Rn;
4088     let Inst{15-12} = Rd;
4089     let Inst{11-0} = imm;
4090   }
4091   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
4092                iir, opc, "\t$Rd, $Rn, $Rm", []>,
4093                RegConstraint<"$Rn = $Rd"> {
4094     bits<4> Rd;
4095     bits<4> Rn;
4096     bits<4> Rm;
4097     let Inst{25} = 0;
4098     let Inst{19-16} = Rn;
4099     let Inst{15-12} = Rd;
4100     let Inst{11-4} = 0b00000000;
4101     let Inst{3-0} = Rm;
4102   }
4103
4104   def rsi : AsI1<opcod, (outs GPR:$Rd),
4105                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
4106                iis, opc, "\t$Rd, $Rn, $shift", []>,
4107                RegConstraint<"$Rn = $Rd"> {
4108     bits<4> Rd;
4109     bits<4> Rn;
4110     bits<12> shift;
4111     let Inst{25} = 0;
4112     let Inst{19-16} = Rn;
4113     let Inst{15-12} = Rd;
4114     let Inst{11-5} = shift{11-5};
4115     let Inst{4} = 0;
4116     let Inst{3-0} = shift{3-0};
4117   }
4118
4119   def rsr : AsI1<opcod, (outs GPR:$Rd),
4120                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
4121                iis, opc, "\t$Rd, $Rn, $shift", []>,
4122                RegConstraint<"$Rn = $Rd"> {
4123     bits<4> Rd;
4124     bits<4> Rn;
4125     bits<12> shift;
4126     let Inst{25} = 0;
4127     let Inst{19-16} = Rn;
4128     let Inst{15-12} = Rd;
4129     let Inst{11-8} = shift{11-8};
4130     let Inst{7} = 0;
4131     let Inst{6-5} = shift{6-5};
4132     let Inst{4} = 1;
4133     let Inst{3-0} = shift{3-0};
4134   }
4135 } // AsI1_bincc_irs
4136
4137 defm ANDCC : AsI1_bincc_irs<0b0000, "and", IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4138 defm ORRCC : AsI1_bincc_irs<0b1100, "orr", IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4139 defm EORCC : AsI1_bincc_irs<0b0001, "eor", IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4140
4141 } // isCodeGenOnly
4142 } // neverHasSideEffects
4143
4144 //===----------------------------------------------------------------------===//
4145 // Atomic operations intrinsics
4146 //
4147
4148 def MemBarrierOptOperand : AsmOperandClass {
4149   let Name = "MemBarrierOpt";
4150   let ParserMethod = "parseMemBarrierOptOperand";
4151 }
4152 def memb_opt : Operand<i32> {
4153   let PrintMethod = "printMemBOption";
4154   let ParserMatchClass = MemBarrierOptOperand;
4155   let DecoderMethod = "DecodeMemBarrierOption";
4156 }
4157
4158 // memory barriers protect the atomic sequences
4159 let hasSideEffects = 1 in {
4160 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4161                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4162                 Requires<[IsARM, HasDB]> {
4163   bits<4> opt;
4164   let Inst{31-4} = 0xf57ff05;
4165   let Inst{3-0} = opt;
4166 }
4167 }
4168
4169 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4170                 "dsb", "\t$opt", []>,
4171                 Requires<[IsARM, HasDB]> {
4172   bits<4> opt;
4173   let Inst{31-4} = 0xf57ff04;
4174   let Inst{3-0} = opt;
4175 }
4176
4177 // ISB has only full system option
4178 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4179                 "isb", "\t$opt", []>,
4180                 Requires<[IsARM, HasDB]> {
4181   bits<4> opt;
4182   let Inst{31-4} = 0xf57ff06;
4183   let Inst{3-0} = opt;
4184 }
4185
4186 // Pseudo isntruction that combines movs + predicated rsbmi
4187 // to implement integer ABS
4188 let usesCustomInserter = 1, Defs = [CPSR] in {
4189 def ABS : ARMPseudoInst<
4190   (outs GPR:$dst), (ins GPR:$src),
4191   8, NoItinerary, []>;
4192 }
4193
4194 let usesCustomInserter = 1 in {
4195   let Defs = [CPSR] in {
4196     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4197       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4198       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4199     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4200       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4201       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4202     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4203       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4204       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4205     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4206       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4207       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4208     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4209       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4210       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4211     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4212       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4213       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4214     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4215       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4216       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4217     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4218       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4219       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4220     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4221       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4222       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4223     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4224       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4225       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4226     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4227       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4228       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4229     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4230       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4231       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4232     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4233       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4234       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4235     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4236       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4237       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4238     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4239       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4240       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4241     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4242       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4243       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4244     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4245       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4246       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4247     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4248       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4249       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4250     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4251       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4252       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4253     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4254       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4255       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4256     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4257       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4258       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4259     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4260       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4261       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4262     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4263       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4264       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4265     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4266       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4267       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4268     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4269       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4270       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4271     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4272       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4273       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4274     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4275       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4276       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4277     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4278       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4279       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4280     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4281       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4282       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4283     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4284       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4285       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4286
4287     def ATOMIC_SWAP_I8 : PseudoInst<
4288       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4289       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4290     def ATOMIC_SWAP_I16 : PseudoInst<
4291       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4292       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4293     def ATOMIC_SWAP_I32 : PseudoInst<
4294       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4295       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4296
4297     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4298       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4299       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4300     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4301       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4302       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4303     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4304       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4305       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4306 }
4307 }
4308
4309 let mayLoad = 1 in {
4310 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4311                      NoItinerary,
4312                     "ldrexb", "\t$Rt, $addr", []>;
4313 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4314                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
4315 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4316                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
4317 let hasExtraDefRegAllocReq = 1 in
4318 def LDREXD: AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2),(ins addr_offset_none:$addr),
4319                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []> {
4320   let DecoderMethod = "DecodeDoubleRegLoad";
4321 }
4322 }
4323
4324 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4325 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4326                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
4327 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4328                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
4329 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4330                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
4331 let hasExtraSrcRegAllocReq = 1 in
4332 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4333                     (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr),
4334                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []> {
4335   let DecoderMethod = "DecodeDoubleRegStore";
4336 }
4337 }
4338
4339
4340 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex", []>,
4341             Requires<[IsARM, HasV7]>  {
4342   let Inst{31-0} = 0b11110101011111111111000000011111;
4343 }
4344
4345 // SWP/SWPB are deprecated in V6/V7.
4346 let mayLoad = 1, mayStore = 1 in {
4347 def SWP : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, addr_offset_none:$addr),
4348                 "swp", []>;
4349 def SWPB: AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, addr_offset_none:$addr),
4350                 "swpb", []>;
4351 }
4352
4353 //===----------------------------------------------------------------------===//
4354 // Coprocessor Instructions.
4355 //
4356
4357 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4358             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4359             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4360             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4361                           imm:$CRm, imm:$opc2)]> {
4362   bits<4> opc1;
4363   bits<4> CRn;
4364   bits<4> CRd;
4365   bits<4> cop;
4366   bits<3> opc2;
4367   bits<4> CRm;
4368
4369   let Inst{3-0}   = CRm;
4370   let Inst{4}     = 0;
4371   let Inst{7-5}   = opc2;
4372   let Inst{11-8}  = cop;
4373   let Inst{15-12} = CRd;
4374   let Inst{19-16} = CRn;
4375   let Inst{23-20} = opc1;
4376 }
4377
4378 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4379                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4380                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4381                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4382                               imm:$CRm, imm:$opc2)]> {
4383   let Inst{31-28} = 0b1111;
4384   bits<4> opc1;
4385   bits<4> CRn;
4386   bits<4> CRd;
4387   bits<4> cop;
4388   bits<3> opc2;
4389   bits<4> CRm;
4390
4391   let Inst{3-0}   = CRm;
4392   let Inst{4}     = 0;
4393   let Inst{7-5}   = opc2;
4394   let Inst{11-8}  = cop;
4395   let Inst{15-12} = CRd;
4396   let Inst{19-16} = CRn;
4397   let Inst{23-20} = opc1;
4398 }
4399
4400 class ACI<dag oops, dag iops, string opc, string asm,
4401           IndexMode im = IndexModeNone>
4402   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4403       opc, asm, "", []> {
4404   let Inst{27-25} = 0b110;
4405 }
4406 class ACInoP<dag oops, dag iops, string opc, string asm,
4407           IndexMode im = IndexModeNone>
4408   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4409          opc, asm, "", []> {
4410   let Inst{31-28} = 0b1111;
4411   let Inst{27-25} = 0b110;
4412 }
4413 multiclass LdStCop<bit load, bit Dbit, string asm> {
4414   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4415                     asm, "\t$cop, $CRd, $addr"> {
4416     bits<13> addr;
4417     bits<4> cop;
4418     bits<4> CRd;
4419     let Inst{24} = 1; // P = 1
4420     let Inst{23} = addr{8};
4421     let Inst{22} = Dbit;
4422     let Inst{21} = 0; // W = 0
4423     let Inst{20} = load;
4424     let Inst{19-16} = addr{12-9};
4425     let Inst{15-12} = CRd;
4426     let Inst{11-8} = cop;
4427     let Inst{7-0} = addr{7-0};
4428     let DecoderMethod = "DecodeCopMemInstruction";
4429   }
4430   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4431                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4432     bits<13> addr;
4433     bits<4> cop;
4434     bits<4> CRd;
4435     let Inst{24} = 1; // P = 1
4436     let Inst{23} = addr{8};
4437     let Inst{22} = Dbit;
4438     let Inst{21} = 1; // W = 1
4439     let Inst{20} = load;
4440     let Inst{19-16} = addr{12-9};
4441     let Inst{15-12} = CRd;
4442     let Inst{11-8} = cop;
4443     let Inst{7-0} = addr{7-0};
4444     let DecoderMethod = "DecodeCopMemInstruction";
4445   }
4446   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4447                               postidx_imm8s4:$offset),
4448                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4449     bits<9> offset;
4450     bits<4> addr;
4451     bits<4> cop;
4452     bits<4> CRd;
4453     let Inst{24} = 0; // P = 0
4454     let Inst{23} = offset{8};
4455     let Inst{22} = Dbit;
4456     let Inst{21} = 1; // W = 1
4457     let Inst{20} = load;
4458     let Inst{19-16} = addr;
4459     let Inst{15-12} = CRd;
4460     let Inst{11-8} = cop;
4461     let Inst{7-0} = offset{7-0};
4462     let DecoderMethod = "DecodeCopMemInstruction";
4463   }
4464   def _OPTION : ACI<(outs),
4465                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4466                          coproc_option_imm:$option),
4467       asm, "\t$cop, $CRd, $addr, $option"> {
4468     bits<8> option;
4469     bits<4> addr;
4470     bits<4> cop;
4471     bits<4> CRd;
4472     let Inst{24} = 0; // P = 0
4473     let Inst{23} = 1; // U = 1
4474     let Inst{22} = Dbit;
4475     let Inst{21} = 0; // W = 0
4476     let Inst{20} = load;
4477     let Inst{19-16} = addr;
4478     let Inst{15-12} = CRd;
4479     let Inst{11-8} = cop;
4480     let Inst{7-0} = option;
4481     let DecoderMethod = "DecodeCopMemInstruction";
4482   }
4483 }
4484 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4485   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4486                        asm, "\t$cop, $CRd, $addr"> {
4487     bits<13> addr;
4488     bits<4> cop;
4489     bits<4> CRd;
4490     let Inst{24} = 1; // P = 1
4491     let Inst{23} = addr{8};
4492     let Inst{22} = Dbit;
4493     let Inst{21} = 0; // W = 0
4494     let Inst{20} = load;
4495     let Inst{19-16} = addr{12-9};
4496     let Inst{15-12} = CRd;
4497     let Inst{11-8} = cop;
4498     let Inst{7-0} = addr{7-0};
4499     let DecoderMethod = "DecodeCopMemInstruction";
4500   }
4501   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4502                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4503     bits<13> addr;
4504     bits<4> cop;
4505     bits<4> CRd;
4506     let Inst{24} = 1; // P = 1
4507     let Inst{23} = addr{8};
4508     let Inst{22} = Dbit;
4509     let Inst{21} = 1; // W = 1
4510     let Inst{20} = load;
4511     let Inst{19-16} = addr{12-9};
4512     let Inst{15-12} = CRd;
4513     let Inst{11-8} = cop;
4514     let Inst{7-0} = addr{7-0};
4515     let DecoderMethod = "DecodeCopMemInstruction";
4516   }
4517   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4518                                  postidx_imm8s4:$offset),
4519                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4520     bits<9> offset;
4521     bits<4> addr;
4522     bits<4> cop;
4523     bits<4> CRd;
4524     let Inst{24} = 0; // P = 0
4525     let Inst{23} = offset{8};
4526     let Inst{22} = Dbit;
4527     let Inst{21} = 1; // W = 1
4528     let Inst{20} = load;
4529     let Inst{19-16} = addr;
4530     let Inst{15-12} = CRd;
4531     let Inst{11-8} = cop;
4532     let Inst{7-0} = offset{7-0};
4533     let DecoderMethod = "DecodeCopMemInstruction";
4534   }
4535   def _OPTION : ACInoP<(outs),
4536                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4537                             coproc_option_imm:$option),
4538       asm, "\t$cop, $CRd, $addr, $option"> {
4539     bits<8> option;
4540     bits<4> addr;
4541     bits<4> cop;
4542     bits<4> CRd;
4543     let Inst{24} = 0; // P = 0
4544     let Inst{23} = 1; // U = 1
4545     let Inst{22} = Dbit;
4546     let Inst{21} = 0; // W = 0
4547     let Inst{20} = load;
4548     let Inst{19-16} = addr;
4549     let Inst{15-12} = CRd;
4550     let Inst{11-8} = cop;
4551     let Inst{7-0} = option;
4552     let DecoderMethod = "DecodeCopMemInstruction";
4553   }
4554 }
4555
4556 defm LDC   : LdStCop <1, 0, "ldc">;
4557 defm LDCL  : LdStCop <1, 1, "ldcl">;
4558 defm STC   : LdStCop <0, 0, "stc">;
4559 defm STCL  : LdStCop <0, 1, "stcl">;
4560 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4561 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4562 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4563 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4564
4565 //===----------------------------------------------------------------------===//
4566 // Move between coprocessor and ARM core register.
4567 //
4568
4569 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4570                 list<dag> pattern>
4571   : ABI<0b1110, oops, iops, NoItinerary, opc,
4572         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4573   let Inst{20} = direction;
4574   let Inst{4} = 1;
4575
4576   bits<4> Rt;
4577   bits<4> cop;
4578   bits<3> opc1;
4579   bits<3> opc2;
4580   bits<4> CRm;
4581   bits<4> CRn;
4582
4583   let Inst{15-12} = Rt;
4584   let Inst{11-8}  = cop;
4585   let Inst{23-21} = opc1;
4586   let Inst{7-5}   = opc2;
4587   let Inst{3-0}   = CRm;
4588   let Inst{19-16} = CRn;
4589 }
4590
4591 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4592                     (outs),
4593                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4594                          c_imm:$CRm, imm0_7:$opc2),
4595                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4596                                   imm:$CRm, imm:$opc2)]>;
4597 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4598                     (outs GPR:$Rt),
4599                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4600                          imm0_7:$opc2), []>;
4601
4602 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4603              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4604
4605 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4606                  list<dag> pattern>
4607   : ABXI<0b1110, oops, iops, NoItinerary,
4608          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4609   let Inst{31-28} = 0b1111;
4610   let Inst{20} = direction;
4611   let Inst{4} = 1;
4612
4613   bits<4> Rt;
4614   bits<4> cop;
4615   bits<3> opc1;
4616   bits<3> opc2;
4617   bits<4> CRm;
4618   bits<4> CRn;
4619
4620   let Inst{15-12} = Rt;
4621   let Inst{11-8}  = cop;
4622   let Inst{23-21} = opc1;
4623   let Inst{7-5}   = opc2;
4624   let Inst{3-0}   = CRm;
4625   let Inst{19-16} = CRn;
4626 }
4627
4628 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4629                       (outs),
4630                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4631                            c_imm:$CRm, imm0_7:$opc2),
4632                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4633                                      imm:$CRm, imm:$opc2)]>;
4634 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4635                       (outs GPR:$Rt),
4636                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4637                            imm0_7:$opc2), []>;
4638
4639 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4640                               imm:$CRm, imm:$opc2),
4641                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4642
4643 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4644   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4645         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
4646         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4647   let Inst{23-21} = 0b010;
4648   let Inst{20} = direction;
4649
4650   bits<4> Rt;
4651   bits<4> Rt2;
4652   bits<4> cop;
4653   bits<4> opc1;
4654   bits<4> CRm;
4655
4656   let Inst{15-12} = Rt;
4657   let Inst{19-16} = Rt2;
4658   let Inst{11-8}  = cop;
4659   let Inst{7-4}   = opc1;
4660   let Inst{3-0}   = CRm;
4661 }
4662
4663 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4664                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4665                                      imm:$CRm)]>;
4666 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4667
4668 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4669   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4670          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
4671          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4672   let Inst{31-28} = 0b1111;
4673   let Inst{23-21} = 0b010;
4674   let Inst{20} = direction;
4675
4676   bits<4> Rt;
4677   bits<4> Rt2;
4678   bits<4> cop;
4679   bits<4> opc1;
4680   bits<4> CRm;
4681
4682   let Inst{15-12} = Rt;
4683   let Inst{19-16} = Rt2;
4684   let Inst{11-8}  = cop;
4685   let Inst{7-4}   = opc1;
4686   let Inst{3-0}   = CRm;
4687 }
4688
4689 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4690                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4691                                         imm:$CRm)]>;
4692 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4693
4694 //===----------------------------------------------------------------------===//
4695 // Move between special register and ARM core register
4696 //
4697
4698 // Move to ARM core register from Special Register
4699 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4700               "mrs", "\t$Rd, apsr", []> {
4701   bits<4> Rd;
4702   let Inst{23-16} = 0b00001111;
4703   let Inst{15-12} = Rd;
4704   let Inst{7-4} = 0b0000;
4705 }
4706
4707 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPR:$Rd, pred:$p)>, Requires<[IsARM]>;
4708
4709 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4710                  "mrs", "\t$Rd, spsr", []> {
4711   bits<4> Rd;
4712   let Inst{23-16} = 0b01001111;
4713   let Inst{15-12} = Rd;
4714   let Inst{7-4} = 0b0000;
4715 }
4716
4717 // Move from ARM core register to Special Register
4718 //
4719 // No need to have both system and application versions, the encodings are the
4720 // same and the assembly parser has no way to distinguish between them. The mask
4721 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4722 // the mask with the fields to be accessed in the special register.
4723 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4724               "msr", "\t$mask, $Rn", []> {
4725   bits<5> mask;
4726   bits<4> Rn;
4727
4728   let Inst{23} = 0;
4729   let Inst{22} = mask{4}; // R bit
4730   let Inst{21-20} = 0b10;
4731   let Inst{19-16} = mask{3-0};
4732   let Inst{15-12} = 0b1111;
4733   let Inst{11-4} = 0b00000000;
4734   let Inst{3-0} = Rn;
4735 }
4736
4737 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4738                "msr", "\t$mask, $a", []> {
4739   bits<5> mask;
4740   bits<12> a;
4741
4742   let Inst{23} = 0;
4743   let Inst{22} = mask{4}; // R bit
4744   let Inst{21-20} = 0b10;
4745   let Inst{19-16} = mask{3-0};
4746   let Inst{15-12} = 0b1111;
4747   let Inst{11-0} = a;
4748 }
4749
4750 //===----------------------------------------------------------------------===//
4751 // TLS Instructions
4752 //
4753
4754 // __aeabi_read_tp preserves the registers r1-r3.
4755 // This is a pseudo inst so that we can get the encoding right,
4756 // complete with fixup for the aeabi_read_tp function.
4757 let isCall = 1,
4758   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4759   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4760                [(set R0, ARMthread_pointer)]>;
4761 }
4762
4763 //===----------------------------------------------------------------------===//
4764 // SJLJ Exception handling intrinsics
4765 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4766 //   address and save #0 in R0 for the non-longjmp case.
4767 //   Since by its nature we may be coming from some other function to get
4768 //   here, and we're using the stack frame for the containing function to
4769 //   save/restore registers, we can't keep anything live in regs across
4770 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4771 //   when we get here from a longjmp(). We force everything out of registers
4772 //   except for our own input by listing the relevant registers in Defs. By
4773 //   doing so, we also cause the prologue/epilogue code to actively preserve
4774 //   all of the callee-saved resgisters, which is exactly what we want.
4775 //   A constant value is passed in $val, and we use the location as a scratch.
4776 //
4777 // These are pseudo-instructions and are lowered to individual MC-insts, so
4778 // no encoding information is necessary.
4779 let Defs =
4780   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4781     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4782   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4783   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4784                                NoItinerary,
4785                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4786                            Requires<[IsARM, HasVFP2]>;
4787 }
4788
4789 let Defs =
4790   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4791   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4792   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4793                                    NoItinerary,
4794                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4795                                 Requires<[IsARM, NoVFP]>;
4796 }
4797
4798 // FIXME: Non-IOS version(s)
4799 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4800     Defs = [ R7, LR, SP ] in {
4801 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4802                              NoItinerary,
4803                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4804                                 Requires<[IsARM, IsIOS]>;
4805 }
4806
4807 // eh.sjlj.dispatchsetup pseudo-instructions.
4808 // These pseudos are used for both ARM and Thumb2. Any differences are
4809 // handled when the pseudo is expanded (which happens before any passes
4810 // that need the instruction size).
4811 let Defs =
4812   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4813     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4814   isBarrier = 1 in
4815 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4816
4817 let Defs =
4818   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4819   isBarrier = 1 in
4820 def Int_eh_sjlj_dispatchsetup_nofp : PseudoInst<(outs), (ins), NoItinerary, []>;
4821
4822
4823 //===----------------------------------------------------------------------===//
4824 // Non-Instruction Patterns
4825 //
4826
4827 // ARMv4 indirect branch using (MOVr PC, dst)
4828 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4829   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4830                     4, IIC_Br, [(brind GPR:$dst)],
4831                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4832                   Requires<[IsARM, NoV4T]>;
4833
4834 // Large immediate handling.
4835
4836 // 32-bit immediate using two piece so_imms or movw + movt.
4837 // This is a single pseudo instruction, the benefit is that it can be remat'd
4838 // as a single unit instead of having to handle reg inputs.
4839 // FIXME: Remove this when we can do generalized remat.
4840 let isReMaterializable = 1, isMoveImm = 1 in
4841 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4842                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4843                            Requires<[IsARM]>;
4844
4845 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4846 // It also makes it possible to rematerialize the instructions.
4847 // FIXME: Remove this when we can do generalized remat and when machine licm
4848 // can properly the instructions.
4849 let isReMaterializable = 1 in {
4850 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4851                               IIC_iMOVix2addpc,
4852                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4853                         Requires<[IsARM, UseMovt]>;
4854
4855 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4856                              IIC_iMOVix2,
4857                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4858                         Requires<[IsARM, UseMovt]>;
4859
4860 let AddedComplexity = 10 in
4861 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4862                                 IIC_iMOVix2ld,
4863                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4864                     Requires<[IsARM, UseMovt]>;
4865 } // isReMaterializable
4866
4867 // ConstantPool, GlobalAddress, and JumpTable
4868 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4869             Requires<[IsARM, DontUseMovt]>;
4870 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4871 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4872             Requires<[IsARM, UseMovt]>;
4873 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4874              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4875
4876 // TODO: add,sub,and, 3-instr forms?
4877
4878 // Tail calls
4879 def : ARMPat<(ARMtcret tcGPR:$dst),
4880           (TCRETURNri tcGPR:$dst)>, Requires<[IsIOS]>;
4881
4882 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4883           (TCRETURNdi texternalsym:$dst)>, Requires<[IsIOS]>;
4884
4885 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4886           (TCRETURNdi texternalsym:$dst)>, Requires<[IsIOS]>;
4887
4888 def : ARMPat<(ARMtcret tcGPR:$dst),
4889           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotIOS]>;
4890
4891 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4892           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotIOS]>;
4893
4894 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4895           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotIOS]>;
4896
4897 // Direct calls
4898 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
4899       Requires<[IsARM, IsNotIOS]>;
4900 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
4901       Requires<[IsARM, IsIOS]>;
4902
4903 // zextload i1 -> zextload i8
4904 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4905 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4906
4907 // extload -> zextload
4908 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4909 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4910 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4911 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4912
4913 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4914
4915 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4916 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4917
4918 // smul* and smla*
4919 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4920                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4921                  (SMULBB GPR:$a, GPR:$b)>;
4922 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4923                  (SMULBB GPR:$a, GPR:$b)>;
4924 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4925                       (sra GPR:$b, (i32 16))),
4926                  (SMULBT GPR:$a, GPR:$b)>;
4927 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4928                  (SMULBT GPR:$a, GPR:$b)>;
4929 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4930                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4931                  (SMULTB GPR:$a, GPR:$b)>;
4932 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4933                 (SMULTB GPR:$a, GPR:$b)>;
4934 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4935                       (i32 16)),
4936                  (SMULWB GPR:$a, GPR:$b)>;
4937 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4938                  (SMULWB GPR:$a, GPR:$b)>;
4939
4940 def : ARMV5TEPat<(add GPR:$acc,
4941                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4942                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4943                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4944 def : ARMV5TEPat<(add GPR:$acc,
4945                       (mul sext_16_node:$a, sext_16_node:$b)),
4946                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4947 def : ARMV5TEPat<(add GPR:$acc,
4948                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4949                            (sra GPR:$b, (i32 16)))),
4950                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4951 def : ARMV5TEPat<(add GPR:$acc,
4952                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4953                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4954 def : ARMV5TEPat<(add GPR:$acc,
4955                       (mul (sra GPR:$a, (i32 16)),
4956                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4957                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4958 def : ARMV5TEPat<(add GPR:$acc,
4959                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4960                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4961 def : ARMV5TEPat<(add GPR:$acc,
4962                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4963                            (i32 16))),
4964                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4965 def : ARMV5TEPat<(add GPR:$acc,
4966                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4967                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4968
4969
4970 // Pre-v7 uses MCR for synchronization barriers.
4971 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4972          Requires<[IsARM, HasV6]>;
4973
4974 // SXT/UXT with no rotate
4975 let AddedComplexity = 16 in {
4976 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4977 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4978 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4979 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4980                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4981 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4982                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4983 }
4984
4985 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4986 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4987
4988 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
4989                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
4990 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
4991                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
4992
4993 // Atomic load/store patterns
4994 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
4995              (LDRBrs ldst_so_reg:$src)>;
4996 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
4997              (LDRBi12 addrmode_imm12:$src)>;
4998 def : ARMPat<(atomic_load_16 addrmode3:$src),
4999              (LDRH addrmode3:$src)>;
5000 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5001              (LDRrs ldst_so_reg:$src)>;
5002 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5003              (LDRi12 addrmode_imm12:$src)>;
5004 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5005              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5006 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5007              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5008 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5009              (STRH GPR:$val, addrmode3:$ptr)>;
5010 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5011              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5012 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5013              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5014
5015
5016 //===----------------------------------------------------------------------===//
5017 // Thumb Support
5018 //
5019
5020 include "ARMInstrThumb.td"
5021
5022 //===----------------------------------------------------------------------===//
5023 // Thumb2 Support
5024 //
5025
5026 include "ARMInstrThumb2.td"
5027
5028 //===----------------------------------------------------------------------===//
5029 // Floating Point Support
5030 //
5031
5032 include "ARMInstrVFP.td"
5033
5034 //===----------------------------------------------------------------------===//
5035 // Advanced SIMD (NEON) Support
5036 //
5037
5038 include "ARMInstrNEON.td"
5039
5040 //===----------------------------------------------------------------------===//
5041 // Assembler aliases
5042 //
5043
5044 // Memory barriers
5045 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5046 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5047 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5048
5049 // System instructions
5050 def : MnemonicAlias<"swi", "svc">;
5051
5052 // Load / Store Multiple
5053 def : MnemonicAlias<"ldmfd", "ldm">;
5054 def : MnemonicAlias<"ldmia", "ldm">;
5055 def : MnemonicAlias<"ldmea", "ldmdb">;
5056 def : MnemonicAlias<"stmfd", "stmdb">;
5057 def : MnemonicAlias<"stmia", "stm">;
5058 def : MnemonicAlias<"stmea", "stm">;
5059
5060 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5061 // shift amount is zero (i.e., unspecified).
5062 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5063                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5064         Requires<[IsARM, HasV6]>;
5065 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5066                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5067         Requires<[IsARM, HasV6]>;
5068
5069 // PUSH/POP aliases for STM/LDM
5070 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5071 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5072
5073 // SSAT/USAT optional shift operand.
5074 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5075                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5076 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5077                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5078
5079
5080 // Extend instruction optional rotate operand.
5081 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5082                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5083 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5084                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5085 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5086                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5087 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5088                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5089 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5090                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5091 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5092                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5093
5094 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5095                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5096 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5097                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5098 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5099                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5100 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5101                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5102 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5103                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5104 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5105                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5106
5107
5108 // RFE aliases
5109 def : MnemonicAlias<"rfefa", "rfeda">;
5110 def : MnemonicAlias<"rfeea", "rfedb">;
5111 def : MnemonicAlias<"rfefd", "rfeia">;
5112 def : MnemonicAlias<"rfeed", "rfeib">;
5113 def : MnemonicAlias<"rfe", "rfeia">;
5114
5115 // SRS aliases
5116 def : MnemonicAlias<"srsfa", "srsda">;
5117 def : MnemonicAlias<"srsea", "srsdb">;
5118 def : MnemonicAlias<"srsfd", "srsia">;
5119 def : MnemonicAlias<"srsed", "srsib">;
5120 def : MnemonicAlias<"srs", "srsia">;
5121
5122 // QSAX == QSUBADDX
5123 def : MnemonicAlias<"qsubaddx", "qsax">;
5124 // SASX == SADDSUBX
5125 def : MnemonicAlias<"saddsubx", "sasx">;
5126 // SHASX == SHADDSUBX
5127 def : MnemonicAlias<"shaddsubx", "shasx">;
5128 // SHSAX == SHSUBADDX
5129 def : MnemonicAlias<"shsubaddx", "shsax">;
5130 // SSAX == SSUBADDX
5131 def : MnemonicAlias<"ssubaddx", "ssax">;
5132 // UASX == UADDSUBX
5133 def : MnemonicAlias<"uaddsubx", "uasx">;
5134 // UHASX == UHADDSUBX
5135 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5136 // UHSAX == UHSUBADDX
5137 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5138 // UQASX == UQADDSUBX
5139 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5140 // UQSAX == UQSUBADDX
5141 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5142 // USAX == USUBADDX
5143 def : MnemonicAlias<"usubaddx", "usax">;
5144
5145 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5146 // for isel.
5147 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5148                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5149 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5150                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5151 // Same for AND <--> BIC
5152 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5153                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5154                           pred:$p, cc_out:$s)>;
5155 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5156                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5157                           pred:$p, cc_out:$s)>;
5158 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5159                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5160                           pred:$p, cc_out:$s)>;
5161 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5162                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5163                           pred:$p, cc_out:$s)>;
5164
5165 // Likewise, "add Rd, so_imm_neg" -> sub
5166 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5167                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5168 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5169                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5170 // Same for CMP <--> CMN via so_imm_neg
5171 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5172                    (CMNzri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5173 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5174                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5175
5176 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5177 // LSR, ROR, and RRX instructions.
5178 // FIXME: We need C++ parser hooks to map the alias to the MOV
5179 //        encoding. It seems we should be able to do that sort of thing
5180 //        in tblgen, but it could get ugly.
5181 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5182                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5183                              cc_out:$s)>;
5184 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5185                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5186                              cc_out:$s)>;
5187 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5188                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5189                              cc_out:$s)>;
5190 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5191                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5192                              cc_out:$s)>;
5193 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5194                         (ins GPRnopc:$Rd, GPRnopc:$Rm, pred:$p, cc_out:$s)>;
5195 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5196                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5197                              cc_out:$s)>;
5198 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5199                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5200                              cc_out:$s)>;
5201 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5202                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5203                              cc_out:$s)>;
5204 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5205                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5206                              cc_out:$s)>;
5207 // shifter instructions also support a two-operand form.
5208 def : ARMInstAlias<"asr${s}${p} $Rm, $imm",
5209                    (ASRi GPR:$Rm, GPR:$Rm, imm0_32:$imm, pred:$p, cc_out:$s)>;
5210 def : ARMInstAlias<"lsr${s}${p} $Rm, $imm",
5211                    (LSRi GPR:$Rm, GPR:$Rm, imm0_32:$imm, pred:$p, cc_out:$s)>;
5212 def : ARMInstAlias<"lsl${s}${p} $Rm, $imm",
5213                    (LSLi GPR:$Rm, GPR:$Rm, imm0_31:$imm, pred:$p, cc_out:$s)>;
5214 def : ARMInstAlias<"ror${s}${p} $Rm, $imm",
5215                    (RORi GPR:$Rm, GPR:$Rm, imm0_31:$imm, pred:$p, cc_out:$s)>;
5216 def : ARMInstAlias<"asr${s}${p} $Rn, $Rm",
5217                    (ASRr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5218                          cc_out:$s)>;
5219 def : ARMInstAlias<"lsr${s}${p} $Rn, $Rm",
5220                    (LSRr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5221                          cc_out:$s)>;
5222 def : ARMInstAlias<"lsl${s}${p} $Rn, $Rm",
5223                    (LSLr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5224                          cc_out:$s)>;
5225 def : ARMInstAlias<"ror${s}${p} $Rn, $Rm",
5226                    (RORr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5227                          cc_out:$s)>;
5228
5229
5230 // 'mul' instruction can be specified with only two operands.
5231 def : ARMInstAlias<"mul${s}${p} $Rn, $Rm",
5232                    (MUL rGPR:$Rn, rGPR:$Rm, rGPR:$Rn, pred:$p, cc_out:$s)>;
5233
5234 // "neg" is and alias for "rsb rd, rn, #0"
5235 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5236                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5237
5238 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5239 // is discarded.
5240 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;