lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  42
  43 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  44                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  45
  46 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  47 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
  48
  49 // Node definitions.
  50 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  51 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  52
  53 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  54                               [SDNPHasChain, SDNPOutFlag]>;
  55 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  56                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  57
  58 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  59                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  60 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  61                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  62 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  63                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  64
  65 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  66                               [SDNPHasChain, SDNPOptInFlag]>;
  67
  68 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  69                               [SDNPInFlag]>;
  70 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  71                               [SDNPInFlag]>;
  72
  73 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  74                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  75
  76 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
  77                               [SDNPHasChain]>;
  78 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
  79                               [SDNPHasChain]>;
  80
  81 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
  82                               [SDNPOutFlag]>;
  83
  84 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
  85                               [SDNPOutFlag,SDNPCommutative]>;
  86
  87 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
  88
  89 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  90 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  91 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
  92
  93 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
  94 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP", SDT_ARMEH_SJLJ_Setjmp>;
  95
  96 //===----------------------------------------------------------------------===//
  97 // ARM Instruction Predicate Definitions.
  98 //
  99 def HasV5T    : Predicate<"Subtarget->hasV5TOps()">;
 100 def HasV5TE   : Predicate<"Subtarget->hasV5TEOps()">;
 101 def HasV6     : Predicate<"Subtarget->hasV6Ops()">;
 102 def HasV6T2   : Predicate<"Subtarget->hasV6T2Ops()">;
 103 def NoV6T2    : Predicate<"!Subtarget->hasV6T2Ops()">;
 104 def HasV7     : Predicate<"Subtarget->hasV7Ops()">;
 105 def HasVFP2   : Predicate<"Subtarget->hasVFP2()">;
 106 def HasVFP3   : Predicate<"Subtarget->hasVFP3()">;
 107 def HasNEON   : Predicate<"Subtarget->hasNEON()">;
 108 def UseNEONForFP : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 109 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 110 def IsThumb   : Predicate<"Subtarget->isThumb()">;
 111 def IsThumb1Only : Predicate<"Subtarget->isThumb1Only()">;
 112 def IsThumb2  : Predicate<"Subtarget->isThumb2()">;
 113 def IsARM     : Predicate<"!Subtarget->isThumb()">;
 114 def IsDarwin    : Predicate<"Subtarget->isTargetDarwin()">;
 115 def IsNotDarwin : Predicate<"!Subtarget->isTargetDarwin()">;
 116 def CarryDefIsUnused : Predicate<"!N.getNode()->hasAnyUseOfValue(1)">;
 117 def CarryDefIsUsed   : Predicate<"N.getNode()->hasAnyUseOfValue(1)">;
 118
 119 //===----------------------------------------------------------------------===//
 120 // ARM Flag Definitions.
 121
 122 class RegConstraint<string C> {
 123   string Constraints = C;
 124 }
 125
 126 //===----------------------------------------------------------------------===//
 127 //  ARM specific transformation functions and pattern fragments.
 128 //
 129
 130 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 131 // so_imm_neg def below.
 132 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 133   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 134 }]>;
 135
 136 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 137 // so_imm_not def below.
 138 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 139   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 140 }]>;
 141
 142 // rot_imm predicate - True if the 32-bit immediate is equal to 8, 16, or 24.
 143 def rot_imm : PatLeaf<(i32 imm), [{
 144   int32_t v = (int32_t)N->getZExtValue();
 145   return v == 8 || v == 16 || v == 24;
 146 }]>;
 147
 148 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 149 def imm1_15 : PatLeaf<(i32 imm), [{
 150   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 151 }]>;
 152
 153 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 154 def imm16_31 : PatLeaf<(i32 imm), [{
 155   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 156 }]>;
 157
 158 def so_imm_neg :
 159   PatLeaf<(imm), [{
 160     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 161   }], so_imm_neg_XFORM>;
 162
 163 def so_imm_not :
 164   PatLeaf<(imm), [{
 165     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 166   }], so_imm_not_XFORM>;
 167
 168 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 169 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 170   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 171 }]>;
 172
 173 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 174 /// e.g., 0xf000ffff
 175 def bf_inv_mask_imm : Operand<i32>,
 176                       PatLeaf<(imm), [{
 177   uint32_t v = (uint32_t)N->getZExtValue();
 178   if (v == 0xffffffff)
 179     return 0;
 180   // there can be 1's on either or both "outsides", all the "inside"
 181   // bits must be 0's
 182   unsigned int lsb = 0, msb = 31;
 183   while (v & (1 << msb)) --msb;
 184   while (v & (1 << lsb)) ++lsb;
 185   for (unsigned int i = lsb; i <= msb; ++i) {
 186     if (v & (1 << i))
 187       return 0;
 188   }
 189   return 1;
 190 }] > {
 191   let PrintMethod = "printBitfieldInvMaskImmOperand";
 192 }
 193
 194 /// Split a 32-bit immediate into two 16 bit parts.
 195 def lo16 : SDNodeXForm<imm, [{
 196   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() & 0xffff,
 197                                    MVT::i32);
 198 }]>;
 199
 200 def hi16 : SDNodeXForm<imm, [{
 201   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 202 }]>;
 203
 204 def lo16AllZero : PatLeaf<(i32 imm), [{
 205   // Returns true if all low 16-bits are 0.
 206   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 207   }], hi16>;
 208
 209 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 210 /// [0.65535].
 211 def imm0_65535 : PatLeaf<(i32 imm), [{
 212   return (uint32_t)N->getZExtValue() < 65536;
 213 }]>;
 214
 215 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 216 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 217
 218 //===----------------------------------------------------------------------===//
 219 // Operand Definitions.
 220 //
 221
 222 // Branch target.
 223 def brtarget : Operand<OtherVT>;
 224
 225 // A list of registers separated by comma. Used by load/store multiple.
 226 def reglist : Operand<i32> {
 227   let PrintMethod = "printRegisterList";
 228 }
 229
 230 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 231 def cpinst_operand : Operand<i32> {
 232   let PrintMethod = "printCPInstOperand";
 233 }
 234
 235 def jtblock_operand : Operand<i32> {
 236   let PrintMethod = "printJTBlockOperand";
 237 }
 238 def jt2block_operand : Operand<i32> {
 239   let PrintMethod = "printJT2BlockOperand";
 240 }
 241
 242 // Local PC labels.
 243 def pclabel : Operand<i32> {
 244   let PrintMethod = "printPCLabel";
 245 }
 246
 247 // shifter_operand operands: so_reg and so_imm.
 248 def so_reg : Operand<i32>,    // reg reg imm
 249             ComplexPattern<i32, 3, "SelectShifterOperandReg",
 250                             [shl,srl,sra,rotr]> {
 251   let PrintMethod = "printSORegOperand";
 252   let MIOperandInfo = (ops GPR, GPR, i32imm);
 253 }
 254
 255 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 256 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 257 // represented in the imm field in the same 12-bit form that they are encoded
 258 // into so_imm instructions: the 8-bit immediate is the least significant bits
 259 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 260 def so_imm : Operand<i32>,
 261              PatLeaf<(imm), [{
 262       return ARM_AM::getSOImmVal(N->getZExtValue()) != -1;
 263     }]> {
 264   let PrintMethod = "printSOImmOperand";
 265 }
 266
 267 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 268 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 269 // get the first/second pieces.
 270 def so_imm2part : Operand<i32>,
 271                   PatLeaf<(imm), [{
 272       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 273     }]> {
 274   let PrintMethod = "printSOImm2PartOperand";
 275 }
 276
 277 def so_imm2part_1 : SDNodeXForm<imm, [{
 278   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 279   return CurDAG->getTargetConstant(V, MVT::i32);
 280 }]>;
 281
 282 def so_imm2part_2 : SDNodeXForm<imm, [{
 283   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 284   return CurDAG->getTargetConstant(V, MVT::i32);
 285 }]>;
 286
 287
 288 // Define ARM specific addressing modes.
 289
 290 // addrmode2 := reg +/- reg shop imm
 291 // addrmode2 := reg +/- imm12
 292 //
 293 def addrmode2 : Operand<i32>,
 294                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 295   let PrintMethod = "printAddrMode2Operand";
 296   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 297 }
 298
 299 def am2offset : Operand<i32>,
 300                 ComplexPattern<i32, 2, "SelectAddrMode2Offset", []> {
 301   let PrintMethod = "printAddrMode2OffsetOperand";
 302   let MIOperandInfo = (ops GPR, i32imm);
 303 }
 304
 305 // addrmode3 := reg +/- reg
 306 // addrmode3 := reg +/- imm8
 307 //
 308 def addrmode3 : Operand<i32>,
 309                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 310   let PrintMethod = "printAddrMode3Operand";
 311   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 312 }
 313
 314 def am3offset : Operand<i32>,
 315                 ComplexPattern<i32, 2, "SelectAddrMode3Offset", []> {
 316   let PrintMethod = "printAddrMode3OffsetOperand";
 317   let MIOperandInfo = (ops GPR, i32imm);
 318 }
 319
 320 // addrmode4 := reg, <mode|W>
 321 //
 322 def addrmode4 : Operand<i32>,
 323                 ComplexPattern<i32, 2, "SelectAddrMode4", []> {
 324   let PrintMethod = "printAddrMode4Operand";
 325   let MIOperandInfo = (ops GPR, i32imm);
 326 }
 327
 328 // addrmode5 := reg +/- imm8*4
 329 //
 330 def addrmode5 : Operand<i32>,
 331                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 332   let PrintMethod = "printAddrMode5Operand";
 333   let MIOperandInfo = (ops GPR, i32imm);
 334 }
 335
 336 // addrmode6 := reg with optional writeback
 337 //
 338 def addrmode6 : Operand<i32>,
 339                 ComplexPattern<i32, 3, "SelectAddrMode6", []> {
 340   let PrintMethod = "printAddrMode6Operand";
 341   let MIOperandInfo = (ops GPR:$addr, GPR:$upd, i32imm);
 342 }
 343
 344 // addrmodepc := pc + reg
 345 //
 346 def addrmodepc : Operand<i32>,
 347                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 348   let PrintMethod = "printAddrModePCOperand";
 349   let MIOperandInfo = (ops GPR, i32imm);
 350 }
 351
 352 def nohash_imm : Operand<i32> {
 353   let PrintMethod = "printNoHashImmediate";
 354 }
 355
 356 //===----------------------------------------------------------------------===//
 357
 358 include "ARMInstrFormats.td"
 359
 360 //===----------------------------------------------------------------------===//
 361 // Multiclass helpers...
 362 //
 363
 364 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 365 /// binop that produces a value.
 366 multiclass AsI1_bin_irs<bits<4> opcod, string opc, PatFrag opnode,
 367                         bit Commutable = 0> {
 368   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 369                IIC_iALUi, opc, " $dst, $a, $b",
 370                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 371     let Inst{25} = 1;
 372   }
 373   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 374                IIC_iALUr, opc, " $dst, $a, $b",
 375                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 376     let Inst{25} = 0;
 377     let isCommutable = Commutable;
 378   }
 379   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 380                IIC_iALUsr, opc, " $dst, $a, $b",
 381                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 382     let Inst{25} = 0;
 383   }
 384 }
 385
 386 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 387 /// instruction modifies the CSPR register.
 388 let Defs = [CPSR] in {
 389 multiclass AI1_bin_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 390                          bit Commutable = 0> {
 391   def ri : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 392                IIC_iALUi, opc, "s $dst, $a, $b",
 393                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 394     let Inst{25} = 1;
 395   }
 396   def rr : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 397                IIC_iALUr, opc, "s $dst, $a, $b",
 398                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 399     let isCommutable = Commutable;
 400         let Inst{25} = 0;
 401   }
 402   def rs : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 403                IIC_iALUsr, opc, "s $dst, $a, $b",
 404                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 405     let Inst{25} = 0;
 406   }
 407 }
 408 }
 409
 410 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 411 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 412 /// a explicit result, only implicitly set CPSR.
 413 let Defs = [CPSR] in {
 414 multiclass AI1_cmp_irs<bits<4> opcod, string opc, PatFrag opnode,
 415                        bit Commutable = 0> {
 416   def ri : AI1<opcod, (outs), (ins GPR:$a, so_imm:$b), DPFrm, IIC_iCMPi,
 417                opc, " $a, $b",
 418                [(opnode GPR:$a, so_imm:$b)]> {
 419     let Inst{25} = 1;
 420   }
 421   def rr : AI1<opcod, (outs), (ins GPR:$a, GPR:$b), DPFrm, IIC_iCMPr,
 422                opc, " $a, $b",
 423                [(opnode GPR:$a, GPR:$b)]> {
 424     let Inst{25} = 0;
 425     let isCommutable = Commutable;
 426   }
 427   def rs : AI1<opcod, (outs), (ins GPR:$a, so_reg:$b), DPSoRegFrm, IIC_iCMPsr,
 428                opc, " $a, $b",
 429                [(opnode GPR:$a, so_reg:$b)]> {
 430     let Inst{25} = 0;
 431   }
 432 }
 433 }
 434
 435 /// AI_unary_rrot - A unary operation with two forms: one whose operand is a
 436 /// register and one whose operand is a register rotated by 8/16/24.
 437 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 438 multiclass AI_unary_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 439   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src),
 440                  IIC_iUNAr, opc, " $dst, $src",
 441                  [(set GPR:$dst, (opnode GPR:$src))]>,
 442               Requires<[IsARM, HasV6]> {
 443                 let Inst{19-16} = 0b1111;
 444               }
 445   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src, i32imm:$rot),
 446                  IIC_iUNAsi, opc, " $dst, $src, ror $rot",
 447                  [(set GPR:$dst, (opnode (rotr GPR:$src, rot_imm:$rot)))]>,
 448               Requires<[IsARM, HasV6]> {
 449                 let Inst{19-16} = 0b1111;
 450               }
 451 }
 452
 453 /// AI_bin_rrot - A binary operation with two forms: one whose operand is a
 454 /// register and one whose operand is a register rotated by 8/16/24.
 455 multiclass AI_bin_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 456   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 457                   IIC_iALUr, opc, " $dst, $LHS, $RHS",
 458                   [(set GPR:$dst, (opnode GPR:$LHS, GPR:$RHS))]>,
 459                   Requires<[IsARM, HasV6]>;
 460   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS, i32imm:$rot),
 461                   IIC_iALUsi, opc, " $dst, $LHS, $RHS, ror $rot",
 462                   [(set GPR:$dst, (opnode GPR:$LHS,
 463                                           (rotr GPR:$RHS, rot_imm:$rot)))]>,
 464                   Requires<[IsARM, HasV6]>;
 465 }
 466
 467 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 468 let Uses = [CPSR] in {
 469 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 470                              bit Commutable = 0> {
 471   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 472                 DPFrm, IIC_iALUi, opc, " $dst, $a, $b",
 473                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 474                Requires<[IsARM, CarryDefIsUnused]> {
 475     let Inst{25} = 1;
 476   }
 477   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 478                 DPFrm, IIC_iALUr, opc, " $dst, $a, $b",
 479                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 480                Requires<[IsARM, CarryDefIsUnused]> {
 481     let isCommutable = Commutable;
 482     let Inst{25} = 0;
 483   }
 484   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 485                 DPSoRegFrm, IIC_iALUsr, opc, " $dst, $a, $b",
 486                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 487                Requires<[IsARM, CarryDefIsUnused]> {
 488     let Inst{25} = 0;
 489   }
 490   // Carry setting variants
 491   def Sri : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 492                 DPFrm, IIC_iALUi, !strconcat(opc, "s $dst, $a, $b"),
 493                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 494                Requires<[IsARM, CarryDefIsUsed]> {
 495     let Defs = [CPSR];
 496     let Inst{25} = 1;
 497   }
 498   def Srr : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 499                 DPFrm, IIC_iALUr, !strconcat(opc, "s $dst, $a, $b"),
 500                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 501                Requires<[IsARM, CarryDefIsUsed]> {
 502     let Defs = [CPSR];
 503     let Inst{25} = 0;
 504   }
 505   def Srs : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 506                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "s $dst, $a, $b"),
 507                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 508                Requires<[IsARM, CarryDefIsUsed]> {
 509     let Defs = [CPSR];
 510     let Inst{25} = 0;
 511   }
 512 }
 513 }
 514
 515 //===----------------------------------------------------------------------===//
 516 // Instructions
 517 //===----------------------------------------------------------------------===//
 518
 519 //===----------------------------------------------------------------------===//
 520 //  Miscellaneous Instructions.
 521 //
 522
 523 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 524 /// the function.  The first operand is the ID# for this instruction, the second
 525 /// is the index into the MachineConstantPool that this is, the third is the
 526 /// size in bytes of this constant pool entry.
 527 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 528 def CONSTPOOL_ENTRY :
 529 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 530                     i32imm:$size), NoItinerary,
 531            "${instid:label} ${cpidx:cpentry}", []>;
 532
 533 let Defs = [SP], Uses = [SP] in {
 534 def ADJCALLSTACKUP :
 535 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 536            "@ ADJCALLSTACKUP $amt1",
 537            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 538
 539 def ADJCALLSTACKDOWN :
 540 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 541            "@ ADJCALLSTACKDOWN $amt",
 542            [(ARMcallseq_start timm:$amt)]>;
 543 }
 544
 545 def DWARF_LOC :
 546 PseudoInst<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file), NoItinerary,
 547            ".loc $file, $line, $col",
 548            [(dwarf_loc (i32 imm:$line), (i32 imm:$col), (i32 imm:$file))]>;
 549
 550
 551 // Address computation and loads and stores in PIC mode.
 552 let isNotDuplicable = 1 in {
 553 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
 554                   Pseudo, IIC_iALUr, "\n$cp:\n\tadd$p $dst, pc, $a",
 555                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
 556
 557 let AddedComplexity = 10 in {
 558 let canFoldAsLoad = 1 in
 559 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 560                   Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr$p $dst, $addr",
 561                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
 562
 563 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 564                  Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}h $dst, $addr",
 565                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
 566
 567 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 568                  Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}b $dst, $addr",
 569                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
 570
 571 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 572                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}sh $dst, $addr",
 573                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
 574
 575 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 576                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}sb $dst, $addr",
 577                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
 578 }
 579 let AddedComplexity = 10 in {
 580 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 581                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr$p $src, $addr",
 582                [(store GPR:$src, addrmodepc:$addr)]>;
 583
 584 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 585                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr${p}h $src, $addr",
 586                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
 587
 588 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 589                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr${p}b $src, $addr",
 590                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
 591 }
 592 } // isNotDuplicable = 1
 593
 594
 595 // LEApcrel - Load a pc-relative address into a register without offending the
 596 // assembler.
 597 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
 598                     Pseudo, IIC_iALUi,
 599             !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, ($label-(",
 600                                   "${:private}PCRELL${:uid}+8))\n"),
 601                        !strconcat("${:private}PCRELL${:uid}:\n\t",
 602                                   "add$p $dst, pc, #${:private}PCRELV${:uid}")),
 603                    []>;
 604
 605 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
 606                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
 607           Pseudo, IIC_iALUi,
 608    !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, "
 609                          "(${label}_${id}-(",
 610                                   "${:private}PCRELL${:uid}+8))\n"),
 611                        !strconcat("${:private}PCRELL${:uid}:\n\t",
 612                                   "add$p $dst, pc, #${:private}PCRELV${:uid}")),
 613                    []> {
 614     let Inst{25} = 1;
 615 }
 616
 617 //===----------------------------------------------------------------------===//
 618 //  Control Flow Instructions.
 619 //
 620
 621 let isReturn = 1, isTerminator = 1, isBarrier = 1 in
 622   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
 623                   "bx", " lr", [(ARMretflag)]> {
 624   let Inst{7-4}   = 0b0001;
 625   let Inst{19-8}  = 0b111111111111;
 626   let Inst{27-20} = 0b00010010;
 627 }
 628
 629 // FIXME: remove when we have a way to marking a MI with these properties.
 630 // FIXME: $dst1 should be a def. But the extra ops must be in the end of the
 631 // operand list.
 632 // FIXME: Should pc be an implicit operand like PICADD, etc?
 633 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1 in
 634   def LDM_RET : AXI4ld<(outs),
 635                     (ins addrmode4:$addr, pred:$p, reglist:$dst1, variable_ops),
 636                     LdStMulFrm, IIC_Br, "ldm${p}${addr:submode} $addr, $dst1",
 637                     []>;
 638
 639 // On non-Darwin platforms R9 is callee-saved.
 640 let isCall = 1,
 641   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 642           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 643           D16, D17, D18, D19, D20, D21, D22, D23,
 644           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 645   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 646                 IIC_Br, "bl ${func:call}",
 647                 [(ARMcall tglobaladdr:$func)]>,
 648             Requires<[IsARM, IsNotDarwin]>;
 649
 650   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 651                    IIC_Br, "bl", " ${func:call}",
 652                    [(ARMcall_pred tglobaladdr:$func)]>,
 653                 Requires<[IsARM, IsNotDarwin]>;
 654
 655   // ARMv5T and above
 656   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 657                 IIC_Br, "blx $func",
 658                 [(ARMcall GPR:$func)]>,
 659             Requires<[IsARM, HasV5T, IsNotDarwin]> {
 660     let Inst{7-4}   = 0b0011;
 661     let Inst{19-8}  = 0b111111111111;
 662     let Inst{27-20} = 0b00010010;
 663   }
 664
 665   // ARMv4T
 666   def BX : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 667                   IIC_Br, "mov lr, pc\n\tbx $func",
 668                   [(ARMcall_nolink GPR:$func)]>,
 669            Requires<[IsARM, IsNotDarwin]> {
 670     let Inst{7-4}   = 0b0001;
 671     let Inst{19-8}  = 0b111111111111;
 672     let Inst{27-20} = 0b00010010;
 673   }
 674 }
 675
 676 // On Darwin R9 is call-clobbered.
 677 let isCall = 1,
 678   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 679           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 680           D16, D17, D18, D19, D20, D21, D22, D23,
 681           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 682   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 683                 IIC_Br, "bl ${func:call}",
 684                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]>;
 685
 686   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 687                    IIC_Br, "bl", " ${func:call}",
 688                    [(ARMcall_pred tglobaladdr:$func)]>,
 689                   Requires<[IsARM, IsDarwin]>;
 690
 691   // ARMv5T and above
 692   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 693                 IIC_Br, "blx $func",
 694                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
 695     let Inst{7-4}   = 0b0011;
 696     let Inst{19-8}  = 0b111111111111;
 697     let Inst{27-20} = 0b00010010;
 698   }
 699
 700   // ARMv4T
 701   def BXr9 : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 702                   IIC_Br, "mov lr, pc\n\tbx $func",
 703                   [(ARMcall_nolink GPR:$func)]>, Requires<[IsARM, IsDarwin]> {
 704     let Inst{7-4}   = 0b0001;
 705     let Inst{19-8}  = 0b111111111111;
 706     let Inst{27-20} = 0b00010010;
 707   }
 708 }
 709
 710 let isBranch = 1, isTerminator = 1 in {
 711   // B is "predicable" since it can be xformed into a Bcc.
 712   let isBarrier = 1 in {
 713     let isPredicable = 1 in
 714     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
 715                 "b $target", [(br bb:$target)]>;
 716
 717   let isNotDuplicable = 1, isIndirectBranch = 1 in {
 718   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
 719                     IIC_Br, "mov pc, $target \n$jt",
 720                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
 721     let Inst{20}    = 0; // S Bit
 722     let Inst{24-21} = 0b1101;
 723     let Inst{27-25} = 0b000;
 724   }
 725   def BR_JTm : JTI<(outs),
 726                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
 727                    IIC_Br, "ldr pc, $target \n$jt",
 728                    [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
 729                      imm:$id)]> {
 730     let Inst{20}    = 1; // L bit
 731     let Inst{21}    = 0; // W bit
 732     let Inst{22}    = 0; // B bit
 733     let Inst{24}    = 1; // P bit
 734     let Inst{27-25} = 0b011;
 735   }
 736   def BR_JTadd : JTI<(outs),
 737                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
 738                     IIC_Br, "add pc, $target, $idx \n$jt",
 739                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
 740                       imm:$id)]> {
 741     let Inst{20}    = 0; // S bit
 742     let Inst{24-21} = 0b0100;
 743     let Inst{27-25} = 0b000;
 744   }
 745   } // isNotDuplicable = 1, isIndirectBranch = 1
 746   } // isBarrier = 1
 747
 748   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 749   // a two-value operand where a dag node expects two operands. :(
 750   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
 751                IIC_Br, "b", " $target",
 752                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
 753 }
 754
 755 //===----------------------------------------------------------------------===//
 756 //  Load / store Instructions.
 757 //
 758
 759 // Load
 760 let canFoldAsLoad = 1 in
 761 def LDR  : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
 762                "ldr", " $dst, $addr",
 763                [(set GPR:$dst, (load addrmode2:$addr))]>;
 764
 765 // Special LDR for loads from non-pc-relative constpools.
 766 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1 in
 767 def LDRcp : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
 768                  "ldr", " $dst, $addr", []>;
 769
 770 // Loads with zero extension
 771 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 772                   IIC_iLoadr, "ldr", "h $dst, $addr",
 773                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
 774
 775 def LDRB  : AI2ldb<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
 776                   IIC_iLoadr, "ldr", "b $dst, $addr",
 777                   [(set GPR:$dst, (zextloadi8 addrmode2:$addr))]>;
 778
 779 // Loads with sign extension
 780 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 781                    IIC_iLoadr, "ldr", "sh $dst, $addr",
 782                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
 783
 784 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 785                    IIC_iLoadr, "ldr", "sb $dst, $addr",
 786                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
 787
 788 let mayLoad = 1 in {
 789 // Load doubleword
 790 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
 791                  IIC_iLoadr, "ldr", "d $dst1, $addr",
 792                  []>, Requires<[IsARM, HasV5TE]>;
 793
 794 // Indexed loads
 795 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
 796                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
 797                      "ldr", " $dst, $addr!", "$addr.base = $base_wb", []>;
 798
 799 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
 800                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoadru,
 801                      "ldr", " $dst, [$base], $offset", "$base = $base_wb", []>;
 802
 803 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
 804                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 805                      "ldr", "h $dst, $addr!", "$addr.base = $base_wb", []>;
 806
 807 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
 808                      (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 809                      "ldr", "h $dst, [$base], $offset", "$base = $base_wb", []>;
 810
 811 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
 812                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
 813                      "ldr", "b $dst, $addr!", "$addr.base = $base_wb", []>;
 814
 815 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
 816                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoadru,
 817                      "ldr", "b $dst, [$base], $offset", "$base = $base_wb", []>;
 818
 819 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
 820                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 821                       "ldr", "sh $dst, $addr!", "$addr.base = $base_wb", []>;
 822
 823 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
 824                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 825                     "ldr", "sh $dst, [$base], $offset", "$base = $base_wb", []>;
 826
 827 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
 828                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 829                       "ldr", "sb $dst, $addr!", "$addr.base = $base_wb", []>;
 830
 831 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
 832                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 833                     "ldr", "sb $dst, [$base], $offset", "$base = $base_wb", []>;
 834 }
 835
 836 // Store
 837 def STR  : AI2stw<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
 838                "str", " $src, $addr",
 839                [(store GPR:$src, addrmode2:$addr)]>;
 840
 841 // Stores with truncate
 842 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm, IIC_iStorer,
 843                "str", "h $src, $addr",
 844                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
 845
 846 def STRB : AI2stb<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
 847                "str", "b $src, $addr",
 848                [(truncstorei8 GPR:$src, addrmode2:$addr)]>;
 849
 850 // Store doubleword
 851 let mayStore = 1 in
 852 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
 853                StMiscFrm, IIC_iStorer,
 854                "str", "d $src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
 855
 856 // Indexed stores
 857 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
 858                      (ins GPR:$src, GPR:$base, am2offset:$offset),
 859                      StFrm, IIC_iStoreru,
 860                     "str", " $src, [$base, $offset]!", "$base = $base_wb",
 861                     [(set GPR:$base_wb,
 862                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 863
 864 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
 865                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 866                      StFrm, IIC_iStoreru,
 867                     "str", " $src, [$base], $offset", "$base = $base_wb",
 868                     [(set GPR:$base_wb,
 869                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 870
 871 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
 872                      (ins GPR:$src, GPR:$base,am3offset:$offset),
 873                      StMiscFrm, IIC_iStoreru,
 874                      "str", "h $src, [$base, $offset]!", "$base = $base_wb",
 875                     [(set GPR:$base_wb,
 876                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
 877
 878 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
 879                      (ins GPR:$src, GPR:$base,am3offset:$offset),
 880                      StMiscFrm, IIC_iStoreru,
 881                      "str", "h $src, [$base], $offset", "$base = $base_wb",
 882                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
 883                                          GPR:$base, am3offset:$offset))]>;
 884
 885 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
 886                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 887                      StFrm, IIC_iStoreru,
 888                      "str", "b $src, [$base, $offset]!", "$base = $base_wb",
 889                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
 890                                          GPR:$base, am2offset:$offset))]>;
 891
 892 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
 893                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 894                      StFrm, IIC_iStoreru,
 895                      "str", "b $src, [$base], $offset", "$base = $base_wb",
 896                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
 897                                          GPR:$base, am2offset:$offset))]>;
 898
 899 //===----------------------------------------------------------------------===//
 900 //  Load / store multiple Instructions.
 901 //
 902
 903 // FIXME: $dst1 should be a def.
 904 let mayLoad = 1 in
 905 def LDM : AXI4ld<(outs),
 906                (ins addrmode4:$addr, pred:$p, reglist:$dst1, variable_ops),
 907                LdStMulFrm, IIC_iLoadm, "ldm${p}${addr:submode} $addr, $dst1",
 908                []>;
 909
 910 let mayStore = 1 in
 911 def STM : AXI4st<(outs),
 912                (ins addrmode4:$addr, pred:$p, reglist:$src1, variable_ops),
 913                LdStMulFrm, IIC_iStorem, "stm${p}${addr:submode} $addr, $src1",
 914                []>;
 915
 916 //===----------------------------------------------------------------------===//
 917 //  Move Instructions.
 918 //
 919
 920 let neverHasSideEffects = 1 in
 921 def MOVr : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
 922                 "mov", " $dst, $src", []>, UnaryDP;
 923 def MOVs : AsI1<0b1101, (outs GPR:$dst), (ins so_reg:$src),
 924                 DPSoRegFrm, IIC_iMOVsr,
 925                 "mov", " $dst, $src", [(set GPR:$dst, so_reg:$src)]>, UnaryDP;
 926
 927 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 928 def MOVi : AsI1<0b1101, (outs GPR:$dst), (ins so_imm:$src), DPFrm, IIC_iMOVi,
 929                 "mov", " $dst, $src", [(set GPR:$dst, so_imm:$src)]>, UnaryDP {
 930   let Inst{25} = 1;
 931 }
 932
 933 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 934 def MOVi16 : AI1<0b1000, (outs GPR:$dst), (ins i32imm:$src),
 935                  DPFrm, IIC_iMOVi,
 936                  "movw", " $dst, $src",
 937                  [(set GPR:$dst, imm0_65535:$src)]>,
 938                  Requires<[IsARM, HasV6T2]> {
 939   let Inst{25} = 1;
 940 }
 941
 942 let Constraints = "$src = $dst" in
 943 def MOVTi16 : AI1<0b1010, (outs GPR:$dst), (ins GPR:$src, i32imm:$imm),
 944                   DPFrm, IIC_iMOVi,
 945                   "movt", " $dst, $imm",
 946                   [(set GPR:$dst,
 947                         (or (and GPR:$src, 0xffff),
 948                             lo16AllZero:$imm))]>, UnaryDP,
 949                   Requires<[IsARM, HasV6T2]> {
 950   let Inst{25} = 1;
 951 }
 952
 953 let Uses = [CPSR] in
 954 def MOVrx : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo, IIC_iMOVsi,
 955                  "mov", " $dst, $src, rrx",
 956                  [(set GPR:$dst, (ARMrrx GPR:$src))]>, UnaryDP;
 957
 958 // These aren't really mov instructions, but we have to define them this way
 959 // due to flag operands.
 960
 961 let Defs = [CPSR] in {
 962 def MOVsrl_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
 963                       IIC_iMOVsi, "mov", "s $dst, $src, lsr #1",
 964                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP;
 965 def MOVsra_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
 966                       IIC_iMOVsi, "mov", "s $dst, $src, asr #1",
 967                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP;
 968 }
 969
 970 //===----------------------------------------------------------------------===//
 971 //  Extend Instructions.
 972 //
 973
 974 // Sign extenders
 975
 976 defm SXTB  : AI_unary_rrot<0b01101010,
 977                            "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
 978 defm SXTH  : AI_unary_rrot<0b01101011,
 979                            "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
 980
 981 defm SXTAB : AI_bin_rrot<0b01101010,
 982                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
 983 defm SXTAH : AI_bin_rrot<0b01101011,
 984                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
 985
 986 // TODO: SXT(A){B|H}16
 987
 988 // Zero extenders
 989
 990 let AddedComplexity = 16 in {
 991 defm UXTB   : AI_unary_rrot<0b01101110,
 992                             "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
 993 defm UXTH   : AI_unary_rrot<0b01101111,
 994                             "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
 995 defm UXTB16 : AI_unary_rrot<0b01101100,
 996                             "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
 997
 998 def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
 999                (UXTB16r_rot GPR:$Src, 24)>;
1000 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
1001                (UXTB16r_rot GPR:$Src, 8)>;
1002
1003 defm UXTAB : AI_bin_rrot<0b01101110, "uxtab",
1004                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1005 defm UXTAH : AI_bin_rrot<0b01101111, "uxtah",
1006                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1007 }
1008
1009 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
1010 //defm UXTAB16 : xxx<"uxtab16", 0xff00ff>;
1011
1012 // TODO: UXT(A){B|H}16
1013
1014 //===----------------------------------------------------------------------===//
1015 //  Arithmetic Instructions.
1016 //
1017
1018 defm ADD  : AsI1_bin_irs<0b0100, "add",
1019                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1020 defm SUB  : AsI1_bin_irs<0b0010, "sub",
1021                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1022
1023 // ADD and SUB with 's' bit set.
1024 defm ADDS : AI1_bin_s_irs<0b0100, "add",
1025                           BinOpFrag<(addc node:$LHS, node:$RHS)>>;
1026 defm SUBS : AI1_bin_s_irs<0b0010, "sub",
1027                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1028
1029 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
1030                              BinOpFrag<(adde node:$LHS, node:$RHS)>, 1>;
1031 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
1032                              BinOpFrag<(sube node:$LHS, node:$RHS)>>;
1033
1034 // These don't define reg/reg forms, because they are handled above.
1035 def RSBri : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1036                   IIC_iALUi, "rsb", " $dst, $a, $b",
1037                   [(set GPR:$dst, (sub so_imm:$b, GPR:$a))]> {
1038     let Inst{25} = 1;
1039 }
1040
1041 def RSBrs : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1042                   IIC_iALUsr, "rsb", " $dst, $a, $b",
1043                   [(set GPR:$dst, (sub so_reg:$b, GPR:$a))]>;
1044
1045 // RSB with 's' bit set.
1046 let Defs = [CPSR] in {
1047 def RSBSri : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1048                  IIC_iALUi, "rsb", "s $dst, $a, $b",
1049                  [(set GPR:$dst, (subc so_imm:$b, GPR:$a))]> {
1050     let Inst{25} = 1;
1051 }
1052 def RSBSrs : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1053                  IIC_iALUsr, "rsb", "s $dst, $a, $b",
1054                  [(set GPR:$dst, (subc so_reg:$b, GPR:$a))]>;
1055 }
1056
1057 let Uses = [CPSR] in {
1058 def RSCri : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1059                  DPFrm, IIC_iALUi, "rsc", " $dst, $a, $b",
1060                  [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>,
1061                  Requires<[IsARM, CarryDefIsUnused]> {
1062     let Inst{25} = 1;
1063 }
1064 def RSCrs : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1065                  DPSoRegFrm, IIC_iALUsr, "rsc", " $dst, $a, $b",
1066                  [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>,
1067                  Requires<[IsARM, CarryDefIsUnused]>;
1068 }
1069
1070 // FIXME: Allow these to be predicated.
1071 let Defs = [CPSR], Uses = [CPSR] in {
1072 def RSCSri : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1073                   DPFrm, IIC_iALUi, "rscs $dst, $a, $b",
1074                   [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>,
1075                   Requires<[IsARM, CarryDefIsUnused]> {
1076     let Inst{25} = 1;
1077 }
1078 def RSCSrs : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1079                   DPSoRegFrm, IIC_iALUsr, "rscs $dst, $a, $b",
1080                   [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>,
1081                   Requires<[IsARM, CarryDefIsUnused]>;
1082 }
1083
1084 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1085 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
1086              (SUBri  GPR:$src, so_imm_neg:$imm)>;
1087
1088 //def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
1089 //             (SUBSri GPR:$src, so_imm_neg:$imm)>;
1090 //def : ARMPat<(adde   GPR:$src, so_imm_neg:$imm),
1091 //             (SBCri  GPR:$src, so_imm_neg:$imm)>;
1092
1093 // Note: These are implemented in C++ code, because they have to generate
1094 // ADD/SUBrs instructions, which use a complex pattern that a xform function
1095 // cannot produce.
1096 // (mul X, 2^n+1) -> (add (X << n), X)
1097 // (mul X, 2^n-1) -> (rsb X, (X << n))
1098
1099
1100 //===----------------------------------------------------------------------===//
1101 //  Bitwise Instructions.
1102 //
1103
1104 defm AND   : AsI1_bin_irs<0b0000, "and",
1105                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
1106 defm ORR   : AsI1_bin_irs<0b1100, "orr",
1107                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
1108 defm EOR   : AsI1_bin_irs<0b0001, "eor",
1109                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
1110 defm BIC   : AsI1_bin_irs<0b1110, "bic",
1111                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
1112
1113 def BFC    : I<(outs GPR:$dst), (ins GPR:$src, bf_inv_mask_imm:$imm),
1114                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1115                "bfc", " $dst, $imm", "$src = $dst",
1116                [(set GPR:$dst, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
1117                Requires<[IsARM, HasV6T2]> {
1118   let Inst{27-21} = 0b0111110;
1119   let Inst{6-0}   = 0b0011111;
1120 }
1121
1122 def  MVNr  : AsI1<0b1111, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
1123                   "mvn", " $dst, $src",
1124                   [(set GPR:$dst, (not GPR:$src))]>, UnaryDP;
1125 def  MVNs  : AsI1<0b1111, (outs GPR:$dst), (ins so_reg:$src), DPSoRegFrm,
1126                   IIC_iMOVsr, "mvn", " $dst, $src",
1127                   [(set GPR:$dst, (not so_reg:$src))]>, UnaryDP;
1128 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1129 def  MVNi  : AsI1<0b1111, (outs GPR:$dst), (ins so_imm:$imm), DPFrm,
1130                   IIC_iMOVi, "mvn", " $dst, $imm",
1131                   [(set GPR:$dst, so_imm_not:$imm)]>,UnaryDP {
1132     let Inst{25} = 1;
1133 }
1134
1135 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
1136              (BICri GPR:$src, so_imm_not:$imm)>;
1137
1138 //===----------------------------------------------------------------------===//
1139 //  Multiply Instructions.
1140 //
1141
1142 let isCommutable = 1 in
1143 def MUL   : AsMul1I<0b0000000, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1144                    IIC_iMUL32, "mul", " $dst, $a, $b",
1145                    [(set GPR:$dst, (mul GPR:$a, GPR:$b))]>;
1146
1147 def MLA   : AsMul1I<0b0000001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1148                     IIC_iMAC32, "mla", " $dst, $a, $b, $c",
1149                    [(set GPR:$dst, (add (mul GPR:$a, GPR:$b), GPR:$c))]>;
1150
1151 def MLS   : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1152                    IIC_iMAC32, "mls", " $dst, $a, $b, $c",
1153                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
1154                    Requires<[IsARM, HasV6T2]>;
1155
1156 // Extra precision multiplies with low / high results
1157 let neverHasSideEffects = 1 in {
1158 let isCommutable = 1 in {
1159 def SMULL : AsMul1I<0b0000110, (outs GPR:$ldst, GPR:$hdst),
1160                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1161                     "smull", " $ldst, $hdst, $a, $b", []>;
1162
1163 def UMULL : AsMul1I<0b0000100, (outs GPR:$ldst, GPR:$hdst),
1164                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1165                     "umull", " $ldst, $hdst, $a, $b", []>;
1166 }
1167
1168 // Multiply + accumulate
1169 def SMLAL : AsMul1I<0b0000111, (outs GPR:$ldst, GPR:$hdst),
1170                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1171                     "smlal", " $ldst, $hdst, $a, $b", []>;
1172
1173 def UMLAL : AsMul1I<0b0000101, (outs GPR:$ldst, GPR:$hdst),
1174                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1175                     "umlal", " $ldst, $hdst, $a, $b", []>;
1176
1177 def UMAAL : AMul1I <0b0000010, (outs GPR:$ldst, GPR:$hdst),
1178                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1179                     "umaal", " $ldst, $hdst, $a, $b", []>,
1180                     Requires<[IsARM, HasV6]>;
1181 } // neverHasSideEffects
1182
1183 // Most significant word multiply
1184 def SMMUL : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1185                IIC_iMUL32, "smmul", " $dst, $a, $b",
1186                [(set GPR:$dst, (mulhs GPR:$a, GPR:$b))]>,
1187             Requires<[IsARM, HasV6]> {
1188   let Inst{7-4}   = 0b0001;
1189   let Inst{15-12} = 0b1111;
1190 }
1191
1192 def SMMLA : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1193                IIC_iMAC32, "smmla", " $dst, $a, $b, $c",
1194                [(set GPR:$dst, (add (mulhs GPR:$a, GPR:$b), GPR:$c))]>,
1195             Requires<[IsARM, HasV6]> {
1196   let Inst{7-4}   = 0b0001;
1197 }
1198
1199
1200 def SMMLS : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1201                IIC_iMAC32, "smmls", " $dst, $a, $b, $c",
1202                [(set GPR:$dst, (sub GPR:$c, (mulhs GPR:$a, GPR:$b)))]>,
1203             Requires<[IsARM, HasV6]> {
1204   let Inst{7-4}   = 0b1101;
1205 }
1206
1207 multiclass AI_smul<string opc, PatFrag opnode> {
1208   def BB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1209               IIC_iMUL32, !strconcat(opc, "bb"), " $dst, $a, $b",
1210               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1211                                       (sext_inreg GPR:$b, i16)))]>,
1212            Requires<[IsARM, HasV5TE]> {
1213              let Inst{5} = 0;
1214              let Inst{6} = 0;
1215            }
1216
1217   def BT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1218               IIC_iMUL32, !strconcat(opc, "bt"), " $dst, $a, $b",
1219               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1220                                       (sra GPR:$b, (i32 16))))]>,
1221            Requires<[IsARM, HasV5TE]> {
1222              let Inst{5} = 0;
1223              let Inst{6} = 1;
1224            }
1225
1226   def TB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1227               IIC_iMUL32, !strconcat(opc, "tb"), " $dst, $a, $b",
1228               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1229                                       (sext_inreg GPR:$b, i16)))]>,
1230            Requires<[IsARM, HasV5TE]> {
1231              let Inst{5} = 1;
1232              let Inst{6} = 0;
1233            }
1234
1235   def TT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1236               IIC_iMUL32, !strconcat(opc, "tt"), " $dst, $a, $b",
1237               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1238                                       (sra GPR:$b, (i32 16))))]>,
1239             Requires<[IsARM, HasV5TE]> {
1240              let Inst{5} = 1;
1241              let Inst{6} = 1;
1242            }
1243
1244   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1245               IIC_iMUL16, !strconcat(opc, "wb"), " $dst, $a, $b",
1246               [(set GPR:$dst, (sra (opnode GPR:$a,
1247                                     (sext_inreg GPR:$b, i16)), (i32 16)))]>,
1248            Requires<[IsARM, HasV5TE]> {
1249              let Inst{5} = 1;
1250              let Inst{6} = 0;
1251            }
1252
1253   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1254               IIC_iMUL16, !strconcat(opc, "wt"), " $dst, $a, $b",
1255               [(set GPR:$dst, (sra (opnode GPR:$a,
1256                                     (sra GPR:$b, (i32 16))), (i32 16)))]>,
1257             Requires<[IsARM, HasV5TE]> {
1258              let Inst{5} = 1;
1259              let Inst{6} = 1;
1260            }
1261 }
1262
1263
1264 multiclass AI_smla<string opc, PatFrag opnode> {
1265   def BB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1266               IIC_iMAC16, !strconcat(opc, "bb"), " $dst, $a, $b, $acc",
1267               [(set GPR:$dst, (add GPR:$acc,
1268                                (opnode (sext_inreg GPR:$a, i16),
1269                                        (sext_inreg GPR:$b, i16))))]>,
1270            Requires<[IsARM, HasV5TE]> {
1271              let Inst{5} = 0;
1272              let Inst{6} = 0;
1273            }
1274
1275   def BT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1276               IIC_iMAC16, !strconcat(opc, "bt"), " $dst, $a, $b, $acc",
1277               [(set GPR:$dst, (add GPR:$acc, (opnode (sext_inreg GPR:$a, i16),
1278                                                      (sra GPR:$b, (i32 16)))))]>,
1279            Requires<[IsARM, HasV5TE]> {
1280              let Inst{5} = 0;
1281              let Inst{6} = 1;
1282            }
1283
1284   def TB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1285               IIC_iMAC16, !strconcat(opc, "tb"), " $dst, $a, $b, $acc",
1286               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1287                                                  (sext_inreg GPR:$b, i16))))]>,
1288            Requires<[IsARM, HasV5TE]> {
1289              let Inst{5} = 1;
1290              let Inst{6} = 0;
1291            }
1292
1293   def TT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1294               IIC_iMAC16, !strconcat(opc, "tt"), " $dst, $a, $b, $acc",
1295               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1296                                                      (sra GPR:$b, (i32 16)))))]>,
1297             Requires<[IsARM, HasV5TE]> {
1298              let Inst{5} = 1;
1299              let Inst{6} = 1;
1300            }
1301
1302   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1303               IIC_iMAC16, !strconcat(opc, "wb"), " $dst, $a, $b, $acc",
1304               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1305                                        (sext_inreg GPR:$b, i16)), (i32 16))))]>,
1306            Requires<[IsARM, HasV5TE]> {
1307              let Inst{5} = 0;
1308              let Inst{6} = 0;
1309            }
1310
1311   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1312               IIC_iMAC16, !strconcat(opc, "wt"), " $dst, $a, $b, $acc",
1313               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1314                                          (sra GPR:$b, (i32 16))), (i32 16))))]>,
1315             Requires<[IsARM, HasV5TE]> {
1316              let Inst{5} = 0;
1317              let Inst{6} = 1;
1318            }
1319 }
1320
1321 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1322 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1323
1324 // TODO: Halfword multiple accumulate long: SMLAL<x><y>
1325 // TODO: Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
1326
1327 //===----------------------------------------------------------------------===//
1328 //  Misc. Arithmetic Instructions.
1329 //
1330
1331 def CLZ  : AMiscA1I<0b000010110, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1332               "clz", " $dst, $src",
1333               [(set GPR:$dst, (ctlz GPR:$src))]>, Requires<[IsARM, HasV5T]> {
1334   let Inst{7-4}   = 0b0001;
1335   let Inst{11-8}  = 0b1111;
1336   let Inst{19-16} = 0b1111;
1337 }
1338
1339 def REV  : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1340               "rev", " $dst, $src",
1341               [(set GPR:$dst, (bswap GPR:$src))]>, Requires<[IsARM, HasV6]> {
1342   let Inst{7-4}   = 0b0011;
1343   let Inst{11-8}  = 0b1111;
1344   let Inst{19-16} = 0b1111;
1345 }
1346
1347 def REV16 : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1348                "rev16", " $dst, $src",
1349                [(set GPR:$dst,
1350                    (or (and (srl GPR:$src, (i32 8)), 0xFF),
1351                        (or (and (shl GPR:$src, (i32 8)), 0xFF00),
1352                            (or (and (srl GPR:$src, (i32 8)), 0xFF0000),
1353                                (and (shl GPR:$src, (i32 8)), 0xFF000000)))))]>,
1354                Requires<[IsARM, HasV6]> {
1355   let Inst{7-4}   = 0b1011;
1356   let Inst{11-8}  = 0b1111;
1357   let Inst{19-16} = 0b1111;
1358 }
1359
1360 def REVSH : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1361                "revsh", " $dst, $src",
1362                [(set GPR:$dst,
1363                   (sext_inreg
1364                     (or (srl (and GPR:$src, 0xFF00), (i32 8)),
1365                         (shl GPR:$src, (i32 8))), i16))]>,
1366                Requires<[IsARM, HasV6]> {
1367   let Inst{7-4}   = 0b1011;
1368   let Inst{11-8}  = 0b1111;
1369   let Inst{19-16} = 0b1111;
1370 }
1371
1372 def PKHBT : AMiscA1I<0b01101000, (outs GPR:$dst),
1373                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1374                IIC_iALUsi, "pkhbt", " $dst, $src1, $src2, LSL $shamt",
1375                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF),
1376                                    (and (shl GPR:$src2, (i32 imm:$shamt)),
1377                                         0xFFFF0000)))]>,
1378                Requires<[IsARM, HasV6]> {
1379   let Inst{6-4} = 0b001;
1380 }
1381
1382 // Alternate cases for PKHBT where identities eliminate some nodes.
1383 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (and GPR:$src2, 0xFFFF0000)),
1384                (PKHBT GPR:$src1, GPR:$src2, 0)>;
1385 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (shl GPR:$src2, imm16_31:$shamt)),
1386                (PKHBT GPR:$src1, GPR:$src2, imm16_31:$shamt)>;
1387
1388
1389 def PKHTB : AMiscA1I<0b01101000, (outs GPR:$dst),
1390                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1391                IIC_iALUsi, "pkhtb", " $dst, $src1, $src2, ASR $shamt",
1392                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF0000),
1393                                    (and (sra GPR:$src2, imm16_31:$shamt),
1394                                         0xFFFF)))]>, Requires<[IsARM, HasV6]> {
1395   let Inst{6-4} = 0b101;
1396 }
1397
1398 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
1399 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
1400 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, (i32 16))),
1401                (PKHTB GPR:$src1, GPR:$src2, 16)>;
1402 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
1403                    (and (srl GPR:$src2, imm1_15:$shamt), 0xFFFF)),
1404                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$shamt)>;
1405
1406 //===----------------------------------------------------------------------===//
1407 //  Comparison Instructions...
1408 //
1409
1410 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
1411                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
1412 defm CMN  : AI1_cmp_irs<0b1011, "cmn",
1413                         BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
1414
1415 // Note that TST/TEQ don't set all the same flags that CMP does!
1416 defm TST  : AI1_cmp_irs<0b1000, "tst",
1417                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
1418 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
1419                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
1420
1421 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
1422                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
1423 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
1424                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
1425
1426 def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
1427              (CMNri  GPR:$src, so_imm_neg:$imm)>;
1428
1429 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
1430              (CMNri  GPR:$src, so_imm_neg:$imm)>;
1431
1432
1433 // Conditional moves
1434 // FIXME: should be able to write a pattern for ARMcmov, but can't use
1435 // a two-value operand where a dag node expects two operands. :(
1436 def MOVCCr : AI1<0b1101, (outs GPR:$dst), (ins GPR:$false, GPR:$true), DPFrm,
1437                 IIC_iCMOVr, "mov", " $dst, $true",
1438       [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc, CCR:$ccr))*/]>,
1439                 RegConstraint<"$false = $dst">, UnaryDP;
1440
1441 def MOVCCs : AI1<0b1101, (outs GPR:$dst),
1442                         (ins GPR:$false, so_reg:$true), DPSoRegFrm, IIC_iCMOVsr,
1443                 "mov", " $dst, $true",
1444    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_reg:$true, imm:$cc, CCR:$ccr))*/]>,
1445                 RegConstraint<"$false = $dst">, UnaryDP;
1446
1447 def MOVCCi : AI1<0b1101, (outs GPR:$dst),
1448                         (ins GPR:$false, so_imm:$true), DPFrm, IIC_iCMOVi,
1449                 "mov", " $dst, $true",
1450    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
1451                 RegConstraint<"$false = $dst">, UnaryDP {
1452     let Inst{25} = 1;
1453 }
1454
1455
1456 //===----------------------------------------------------------------------===//
1457 // TLS Instructions
1458 //
1459
1460 // __aeabi_read_tp preserves the registers r1-r3.
1461 let isCall = 1,
1462   Defs = [R0, R12, LR, CPSR] in {
1463   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
1464                "bl __aeabi_read_tp",
1465                [(set R0, ARMthread_pointer)]>;
1466 }
1467
1468 //===----------------------------------------------------------------------===//
1469 // SJLJ Exception handling intrinsics
1470 //   eh_sjlj_setjmp() is an instruction sequence to store the return
1471 //   address and save #0 in R0 for the non-longjmp case.
1472 //   Since by its nature we may be coming from some other function to get
1473 //   here, and we're using the stack frame for the containing function to
1474 //   save/restore registers, we can't keep anything live in regs across
1475 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
1476 //   when we get here from a longjmp(). We force everthing out of registers
1477 //   except for our own input by listing the relevant registers in Defs. By
1478 //   doing so, we also cause the prologue/epilogue code to actively preserve
1479 //   all of the callee-saved resgisters, which is exactly what we want.
1480 let Defs =
1481   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
1482     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
1483     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
1484     D31 ] in {
1485   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src),
1486                                AddrModeNone, SizeSpecial, IndexModeNone,
1487                                Pseudo, NoItinerary,
1488                                "str sp, [$src, #+8] @ eh_setjmp begin\n\t"
1489                                "add r12, pc, #8\n\t"
1490                                "str r12, [$src, #+4]\n\t"
1491                                "mov r0, #0\n\t"
1492                                "add pc, pc, #0\n\t"
1493                                "mov r0, #1 @ eh_setjmp end", "",
1494                                [(set R0, (ARMeh_sjlj_setjmp GPR:$src))]>;
1495 }
1496
1497 //===----------------------------------------------------------------------===//
1498 // Non-Instruction Patterns
1499 //
1500
1501 // ConstantPool, GlobalAddress, and JumpTable
1502 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>;
1503 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
1504 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1505              (LEApcrelJT tjumptable:$dst, imm:$id)>;
1506
1507 // Large immediate handling.
1508
1509 // Two piece so_imms.
1510 let isReMaterializable = 1 in
1511 def MOVi2pieces : AI1x2<(outs GPR:$dst), (ins so_imm2part:$src),
1512                          Pseudo, IIC_iMOVi,
1513                          "mov", " $dst, $src",
1514                          [(set GPR:$dst, so_imm2part:$src)]>,
1515                   Requires<[IsARM, NoV6T2]>;
1516
1517 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
1518              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1519                     (so_imm2part_2 imm:$RHS))>;
1520 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
1521              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1522                     (so_imm2part_2 imm:$RHS))>;
1523
1524 // 32-bit immediate using movw + movt.
1525 // This is a single pseudo instruction to make it re-materializable. Remove
1526 // when we can do generalized remat.
1527 let isReMaterializable = 1 in
1528 def MOVi32imm : AI1x2<(outs GPR:$dst), (ins i32imm:$src), Pseudo, IIC_iMOVi,
1529                      "movw", " $dst, ${src:lo16}\n\tmovt${p} $dst, ${src:hi16}",
1530                      [(set GPR:$dst, (i32 imm:$src))]>,
1531                Requires<[IsARM, HasV6T2]>;
1532
1533 // TODO: add,sub,and, 3-instr forms?
1534
1535
1536 // Direct calls
1537 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
1538       Requires<[IsARM, IsNotDarwin]>;
1539 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
1540       Requires<[IsARM, IsDarwin]>;
1541
1542 // zextload i1 -> zextload i8
1543 def : ARMPat<(zextloadi1 addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1544
1545 // extload -> zextload
1546 def : ARMPat<(extloadi1  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1547 def : ARMPat<(extloadi8  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1548 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
1549
1550 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
1551 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
1552
1553 // smul* and smla*
1554 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1555                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1556                  (SMULBB GPR:$a, GPR:$b)>;
1557 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
1558                  (SMULBB GPR:$a, GPR:$b)>;
1559 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1560                       (sra GPR:$b, (i32 16))),
1561                  (SMULBT GPR:$a, GPR:$b)>;
1562 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
1563                  (SMULBT GPR:$a, GPR:$b)>;
1564 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
1565                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1566                  (SMULTB GPR:$a, GPR:$b)>;
1567 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
1568                 (SMULTB GPR:$a, GPR:$b)>;
1569 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1570                       (i32 16)),
1571                  (SMULWB GPR:$a, GPR:$b)>;
1572 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
1573                  (SMULWB GPR:$a, GPR:$b)>;
1574
1575 def : ARMV5TEPat<(add GPR:$acc,
1576                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1577                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1578                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1579 def : ARMV5TEPat<(add GPR:$acc,
1580                       (mul sext_16_node:$a, sext_16_node:$b)),
1581                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1582 def : ARMV5TEPat<(add GPR:$acc,
1583                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1584                            (sra GPR:$b, (i32 16)))),
1585                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1586 def : ARMV5TEPat<(add GPR:$acc,
1587                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
1588                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1589 def : ARMV5TEPat<(add GPR:$acc,
1590                       (mul (sra GPR:$a, (i32 16)),
1591                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1592                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1593 def : ARMV5TEPat<(add GPR:$acc,
1594                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
1595                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1596 def : ARMV5TEPat<(add GPR:$acc,
1597                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1598                            (i32 16))),
1599                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1600 def : ARMV5TEPat<(add GPR:$acc,
1601                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
1602                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1603
1604 //===----------------------------------------------------------------------===//
1605 // Thumb Support
1606 //
1607
1608 include "ARMInstrThumb.td"
1609
1610 //===----------------------------------------------------------------------===//
1611 // Thumb2 Support
1612 //
1613
1614 include "ARMInstrThumb2.td"
1615
1616 //===----------------------------------------------------------------------===//
1617 // Floating Point Support
1618 //
1619
1620 include "ARMInstrVFP.td"
1621
1622 //===----------------------------------------------------------------------===//
1623 // Advanced SIMD (NEON) Support
1624 //
1625
1626 include "ARMInstrNEON.td"