lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  64                                            SDTCisInt<1>]>;
  65
  66 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  67
  68 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  69                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  70
  71 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  72                                             [SDTCisSameAs<0, 2>,
  73                                              SDTCisSameAs<0, 3>,
  74                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  75
  76 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  77 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>,
  81                                              SDTCisVT<1, i32>,
  82                                              SDTCisVT<4, i32>]>;
  83 // Node definitions.
  84 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  85 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  86 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  87 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  88
  89 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  90                               [SDNPHasChain, SDNPOutGlue]>;
  91 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  92                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  93
  94 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  95                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  96                                SDNPVariadic]>;
  97 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  98                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  99                                SDNPVariadic]>;
 100 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 101                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 102                                SDNPVariadic]>;
 103
 104 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 105                               [SDNPHasChain, SDNPOptInGlue]>;
 106
 107 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 108                               [SDNPInGlue]>;
 109
 110 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 111                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 112
 113 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 114                               [SDNPHasChain]>;
 115 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 116                               [SDNPHasChain]>;
 117
 118 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 119                               [SDNPHasChain]>;
 120
 121 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 122                               [SDNPOutGlue]>;
 123
 124 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 125                               [SDNPOutGlue, SDNPCommutative]>;
 126
 127 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 128
 129 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 130 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 131 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 132
 133 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 134                               [SDNPCommutative]>;
 135 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 136 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 137 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 138
 139 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 140 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 141                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 142 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 143                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 144
 145 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 146                                [SDNPHasChain]>;
 147 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 148                                [SDNPHasChain]>;
 149 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 150                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 151
 152 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 153
 154 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157
 158 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 159
 160 //===----------------------------------------------------------------------===//
 161 // ARM Instruction Predicate Definitions.
 162 //
 163 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 164                                  AssemblerPredicate<"HasV4TOps">;
 165 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 166 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 167 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 168                                  AssemblerPredicate<"HasV5TEOps">;
 169 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 170                                  AssemblerPredicate<"HasV6Ops">;
 171 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 172 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 173                                  AssemblerPredicate<"HasV6T2Ops">;
 174 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 175 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 176                                  AssemblerPredicate<"HasV7Ops">;
 177 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 178 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 179                                  AssemblerPredicate<"FeatureVFP2">;
 180 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 181                                  AssemblerPredicate<"FeatureVFP3">;
 182 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 183                                  AssemblerPredicate<"FeatureVFP4">;
 184 def NoVFP4            : Predicate<"!Subtarget->hasVFP4()">;
 185 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 186                                  AssemblerPredicate<"FeatureNEON">;
 187 def HasNEONVFP4      : Predicate<"Subtarget->hasNEONVFP4()">,
 188                                  AssemblerPredicate<"FeatureNEONVFP4">;
 189 def NoNEONVFP4       : Predicate<"!Subtarget->hasNEONVFP4()">;
 190 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 191                                  AssemblerPredicate<"FeatureFP16">;
 192 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 193                                  AssemblerPredicate<"FeatureHWDiv">;
 194 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 195                                  AssemblerPredicate<"FeatureT2XtPk">;
 196 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 197                                  AssemblerPredicate<"FeatureDSPThumb2">;
 198 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 199                                  AssemblerPredicate<"FeatureDB">;
 200 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 201                                  AssemblerPredicate<"FeatureMP">;
 202 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 203 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 204 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 205                                  AssemblerPredicate<"ModeThumb">;
 206 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 207 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 208                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 209 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 210                                  AssemblerPredicate<"FeatureMClass">;
 211 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 212                                  AssemblerPredicate<"!FeatureMClass">;
 213 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 214                                  AssemblerPredicate<"!ModeThumb">;
 215 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 216 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 217 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 218
 219 // FIXME: Eventually this will be just "hasV6T2Ops".
 220 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 221 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 222 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 223
 224 //===----------------------------------------------------------------------===//
 225 // ARM Flag Definitions.
 226
 227 class RegConstraint<string C> {
 228   string Constraints = C;
 229 }
 230
 231 //===----------------------------------------------------------------------===//
 232 //  ARM specific transformation functions and pattern fragments.
 233 //
 234
 235 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 236 // so_imm_neg def below.
 237 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 238   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 239 }]>;
 240
 241 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 242 // so_imm_not def below.
 243 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 244   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 245 }]>;
 246
 247 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 248 def imm16_31 : ImmLeaf<i32, [{
 249   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 250 }]>;
 251
 252 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 253 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 254     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 255   }], so_imm_neg_XFORM> {
 256   let ParserMatchClass = so_imm_neg_asmoperand;
 257 }
 258
 259 // Note: this pattern doesn't require an encoder method and such, as it's
 260 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 261 // is handled by the destination instructions, which use so_imm.
 262 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 263 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 264     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 265   }], so_imm_not_XFORM> {
 266   let ParserMatchClass = so_imm_not_asmoperand;
 267 }
 268
 269 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 270 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 271   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 272 }]>;
 273
 274 /// Split a 32-bit immediate into two 16 bit parts.
 275 def hi16 : SDNodeXForm<imm, [{
 276   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 277 }]>;
 278
 279 def lo16AllZero : PatLeaf<(i32 imm), [{
 280   // Returns true if all low 16-bits are 0.
 281   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 282 }], hi16>;
 283
 284 class BinOpWithFlagFrag<dag res> :
 285       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 286 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 287 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 288
 289 // An 'and' node with a single use.
 290 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 291   return N->hasOneUse();
 292 }]>;
 293
 294 // An 'xor' node with a single use.
 295 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 296   return N->hasOneUse();
 297 }]>;
 298
 299 // An 'fmul' node with a single use.
 300 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 301   return N->hasOneUse();
 302 }]>;
 303
 304 // An 'fadd' node which checks for single non-hazardous use.
 305 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 306   return hasNoVMLxHazardUse(N);
 307 }]>;
 308
 309 // An 'fsub' node which checks for single non-hazardous use.
 310 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 311   return hasNoVMLxHazardUse(N);
 312 }]>;
 313
 314 //===----------------------------------------------------------------------===//
 315 // Operand Definitions.
 316 //
 317
 318 // Immediate operands with a shared generic asm render method.
 319 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 320
 321 // Branch target.
 322 // FIXME: rename brtarget to t2_brtarget
 323 def brtarget : Operand<OtherVT> {
 324   let EncoderMethod = "getBranchTargetOpValue";
 325   let OperandType = "OPERAND_PCREL";
 326   let DecoderMethod = "DecodeT2BROperand";
 327 }
 328
 329 // FIXME: get rid of this one?
 330 def uncondbrtarget : Operand<OtherVT> {
 331   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 332   let OperandType = "OPERAND_PCREL";
 333 }
 334
 335 // Branch target for ARM. Handles conditional/unconditional
 336 def br_target : Operand<OtherVT> {
 337   let EncoderMethod = "getARMBranchTargetOpValue";
 338   let OperandType = "OPERAND_PCREL";
 339 }
 340
 341 // Call target.
 342 // FIXME: rename bltarget to t2_bl_target?
 343 def bltarget : Operand<i32> {
 344   // Encoded the same as branch targets.
 345   let EncoderMethod = "getBranchTargetOpValue";
 346   let OperandType = "OPERAND_PCREL";
 347 }
 348
 349 // Call target for ARM. Handles conditional/unconditional
 350 // FIXME: rename bl_target to t2_bltarget?
 351 def bl_target : Operand<i32> {
 352   let EncoderMethod = "getARMBLTargetOpValue";
 353   let OperandType = "OPERAND_PCREL";
 354 }
 355
 356 def blx_target : Operand<i32> {
 357   let EncoderMethod = "getARMBLXTargetOpValue";
 358   let OperandType = "OPERAND_PCREL";
 359 }
 360
 361 // A list of registers separated by comma. Used by load/store multiple.
 362 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 363 def reglist : Operand<i32> {
 364   let EncoderMethod = "getRegisterListOpValue";
 365   let ParserMatchClass = RegListAsmOperand;
 366   let PrintMethod = "printRegisterList";
 367   let DecoderMethod = "DecodeRegListOperand";
 368 }
 369
 370 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 371 def dpr_reglist : Operand<i32> {
 372   let EncoderMethod = "getRegisterListOpValue";
 373   let ParserMatchClass = DPRRegListAsmOperand;
 374   let PrintMethod = "printRegisterList";
 375   let DecoderMethod = "DecodeDPRRegListOperand";
 376 }
 377
 378 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 379 def spr_reglist : Operand<i32> {
 380   let EncoderMethod = "getRegisterListOpValue";
 381   let ParserMatchClass = SPRRegListAsmOperand;
 382   let PrintMethod = "printRegisterList";
 383   let DecoderMethod = "DecodeSPRRegListOperand";
 384 }
 385
 386 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 387 def cpinst_operand : Operand<i32> {
 388   let PrintMethod = "printCPInstOperand";
 389 }
 390
 391 // Local PC labels.
 392 def pclabel : Operand<i32> {
 393   let PrintMethod = "printPCLabel";
 394 }
 395
 396 // ADR instruction labels.
 397 def adrlabel : Operand<i32> {
 398   let EncoderMethod = "getAdrLabelOpValue";
 399 }
 400
 401 def neon_vcvt_imm32 : Operand<i32> {
 402   let EncoderMethod = "getNEONVcvtImm32OpValue";
 403   let DecoderMethod = "DecodeVCVTImmOperand";
 404 }
 405
 406 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 407 def rot_imm_XFORM: SDNodeXForm<imm, [{
 408   switch (N->getZExtValue()){
 409   default: assert(0);
 410   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 411   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 412   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 413   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 414   }
 415 }]>;
 416 def RotImmAsmOperand : AsmOperandClass {
 417   let Name = "RotImm";
 418   let ParserMethod = "parseRotImm";
 419 }
 420 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 421     int32_t v = N->getZExtValue();
 422     return v == 8 || v == 16 || v == 24; }],
 423     rot_imm_XFORM> {
 424   let PrintMethod = "printRotImmOperand";
 425   let ParserMatchClass = RotImmAsmOperand;
 426 }
 427
 428 // shift_imm: An integer that encodes a shift amount and the type of shift
 429 // (asr or lsl). The 6-bit immediate encodes as:
 430 //    {5}     0 ==> lsl
 431 //            1     asr
 432 //    {4-0}   imm5 shift amount.
 433 //            asr #32 encoded as imm5 == 0.
 434 def ShifterImmAsmOperand : AsmOperandClass {
 435   let Name = "ShifterImm";
 436   let ParserMethod = "parseShifterImm";
 437 }
 438 def shift_imm : Operand<i32> {
 439   let PrintMethod = "printShiftImmOperand";
 440   let ParserMatchClass = ShifterImmAsmOperand;
 441 }
 442
 443 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 444 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 445 def so_reg_reg : Operand<i32>,  // reg reg imm
 446                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 447                                 [shl, srl, sra, rotr]> {
 448   let EncoderMethod = "getSORegRegOpValue";
 449   let PrintMethod = "printSORegRegOperand";
 450   let DecoderMethod = "DecodeSORegRegOperand";
 451   let ParserMatchClass = ShiftedRegAsmOperand;
 452   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 453 }
 454
 455 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 456 def so_reg_imm : Operand<i32>, // reg imm
 457                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 458                                 [shl, srl, sra, rotr]> {
 459   let EncoderMethod = "getSORegImmOpValue";
 460   let PrintMethod = "printSORegImmOperand";
 461   let DecoderMethod = "DecodeSORegImmOperand";
 462   let ParserMatchClass = ShiftedImmAsmOperand;
 463   let MIOperandInfo = (ops GPR, i32imm);
 464 }
 465
 466 // FIXME: Does this need to be distinct from so_reg?
 467 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 468                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 469                                   [shl,srl,sra,rotr]> {
 470   let EncoderMethod = "getSORegRegOpValue";
 471   let PrintMethod = "printSORegRegOperand";
 472   let DecoderMethod = "DecodeSORegRegOperand";
 473   let ParserMatchClass = ShiftedRegAsmOperand;
 474   let MIOperandInfo = (ops GPR, GPR, i32imm);
 475 }
 476
 477 // FIXME: Does this need to be distinct from so_reg?
 478 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 479                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 480                                   [shl,srl,sra,rotr]> {
 481   let EncoderMethod = "getSORegImmOpValue";
 482   let PrintMethod = "printSORegImmOperand";
 483   let DecoderMethod = "DecodeSORegImmOperand";
 484   let ParserMatchClass = ShiftedImmAsmOperand;
 485   let MIOperandInfo = (ops GPR, i32imm);
 486 }
 487
 488
 489 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 490 // 8-bit immediate rotated by an arbitrary number of bits.
 491 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 492 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 493     return ARM_AM::getSOImmVal(Imm) != -1;
 494   }]> {
 495   let EncoderMethod = "getSOImmOpValue";
 496   let ParserMatchClass = SOImmAsmOperand;
 497   let DecoderMethod = "DecodeSOImmOperand";
 498 }
 499
 500 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 501 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 502 // get the first/second pieces.
 503 def so_imm2part : PatLeaf<(imm), [{
 504       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 505 }]>;
 506
 507 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 508 ///
 509 def arm_i32imm : PatLeaf<(imm), [{
 510   if (Subtarget->hasV6T2Ops())
 511     return true;
 512   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 513 }]>;
 514
 515 /// imm0_1 predicate - Immediate in the range [0,1].
 516 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 517 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 518
 519 /// imm0_3 predicate - Immediate in the range [0,3].
 520 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 521 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 522
 523 /// imm0_7 predicate - Immediate in the range [0,7].
 524 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 525 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 526   return Imm >= 0 && Imm < 8;
 527 }]> {
 528   let ParserMatchClass = Imm0_7AsmOperand;
 529 }
 530
 531 /// imm8 predicate - Immediate is exactly 8.
 532 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 533 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 534   let ParserMatchClass = Imm8AsmOperand;
 535 }
 536
 537 /// imm16 predicate - Immediate is exactly 16.
 538 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 539 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 540   let ParserMatchClass = Imm16AsmOperand;
 541 }
 542
 543 /// imm32 predicate - Immediate is exactly 32.
 544 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 545 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 546   let ParserMatchClass = Imm32AsmOperand;
 547 }
 548
 549 /// imm1_7 predicate - Immediate in the range [1,7].
 550 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 551 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 552   let ParserMatchClass = Imm1_7AsmOperand;
 553 }
 554
 555 /// imm1_15 predicate - Immediate in the range [1,15].
 556 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 557 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 558   let ParserMatchClass = Imm1_15AsmOperand;
 559 }
 560
 561 /// imm1_31 predicate - Immediate in the range [1,31].
 562 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 563 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 564   let ParserMatchClass = Imm1_31AsmOperand;
 565 }
 566
 567 /// imm0_15 predicate - Immediate in the range [0,15].
 568 def Imm0_15AsmOperand: ImmAsmOperand { let Name = "Imm0_15"; }
 569 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 570   return Imm >= 0 && Imm < 16;
 571 }]> {
 572   let ParserMatchClass = Imm0_15AsmOperand;
 573 }
 574
 575 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 576 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 577 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 578   return Imm >= 0 && Imm < 32;
 579 }]> {
 580   let ParserMatchClass = Imm0_31AsmOperand;
 581 }
 582
 583 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 584 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 585 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 586   return Imm >= 0 && Imm < 32;
 587 }]> {
 588   let ParserMatchClass = Imm0_32AsmOperand;
 589 }
 590
 591 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 592 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 593 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 594   return Imm >= 0 && Imm < 64;
 595 }]> {
 596   let ParserMatchClass = Imm0_63AsmOperand;
 597 }
 598
 599 /// imm0_255 predicate - Immediate in the range [0,255].
 600 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 601 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 602   let ParserMatchClass = Imm0_255AsmOperand;
 603 }
 604
 605 /// imm0_65535 - An immediate is in the range [0.65535].
 606 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 607 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 608   return Imm >= 0 && Imm < 65536;
 609 }]> {
 610   let ParserMatchClass = Imm0_65535AsmOperand;
 611 }
 612
 613 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 614 // a relocatable expression.
 615 //
 616 // FIXME: This really needs a Thumb version separate from the ARM version.
 617 // While the range is the same, and can thus use the same match class,
 618 // the encoding is different so it should have a different encoder method.
 619 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 620 def imm0_65535_expr : Operand<i32> {
 621   let EncoderMethod = "getHiLo16ImmOpValue";
 622   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 623 }
 624
 625 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 626 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 627 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 628   return Imm >= 0 && Imm <= 0xffffff;
 629 }]> {
 630   let ParserMatchClass = Imm24bitAsmOperand;
 631 }
 632
 633
 634 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 635 /// e.g., 0xf000ffff
 636 def BitfieldAsmOperand : AsmOperandClass {
 637   let Name = "Bitfield";
 638   let ParserMethod = "parseBitfield";
 639 }
 640 def bf_inv_mask_imm : Operand<i32>,
 641                       PatLeaf<(imm), [{
 642   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 643 }] > {
 644   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 645   let PrintMethod = "printBitfieldInvMaskImmOperand";
 646   let DecoderMethod = "DecodeBitfieldMaskOperand";
 647   let ParserMatchClass = BitfieldAsmOperand;
 648 }
 649
 650 def imm1_32_XFORM: SDNodeXForm<imm, [{
 651   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 652 }]>;
 653 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 654 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 655    uint64_t Imm = N->getZExtValue();
 656    return Imm > 0 && Imm <= 32;
 657  }],
 658     imm1_32_XFORM> {
 659   let PrintMethod = "printImmPlusOneOperand";
 660   let ParserMatchClass = Imm1_32AsmOperand;
 661 }
 662
 663 def imm1_16_XFORM: SDNodeXForm<imm, [{
 664   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 665 }]>;
 666 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 667 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 668     imm1_16_XFORM> {
 669   let PrintMethod = "printImmPlusOneOperand";
 670   let ParserMatchClass = Imm1_16AsmOperand;
 671 }
 672
 673 // Define ARM specific addressing modes.
 674 // addrmode_imm12 := reg +/- imm12
 675 //
 676 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 677 def addrmode_imm12 : Operand<i32>,
 678                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 679   // 12-bit immediate operand. Note that instructions using this encode
 680   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 681   // immediate values are as normal.
 682
 683   let EncoderMethod = "getAddrModeImm12OpValue";
 684   let PrintMethod = "printAddrModeImm12Operand";
 685   let DecoderMethod = "DecodeAddrModeImm12Operand";
 686   let ParserMatchClass = MemImm12OffsetAsmOperand;
 687   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 688 }
 689 // ldst_so_reg := reg +/- reg shop imm
 690 //
 691 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 692 def ldst_so_reg : Operand<i32>,
 693                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 694   let EncoderMethod = "getLdStSORegOpValue";
 695   // FIXME: Simplify the printer
 696   let PrintMethod = "printAddrMode2Operand";
 697   let DecoderMethod = "DecodeSORegMemOperand";
 698   let ParserMatchClass = MemRegOffsetAsmOperand;
 699   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 700 }
 701
 702 // postidx_imm8 := +/- [0,255]
 703 //
 704 // 9 bit value:
 705 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 706 //  {7-0}     [0,255] imm8 value.
 707 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 708 def postidx_imm8 : Operand<i32> {
 709   let PrintMethod = "printPostIdxImm8Operand";
 710   let ParserMatchClass = PostIdxImm8AsmOperand;
 711   let MIOperandInfo = (ops i32imm);
 712 }
 713
 714 // postidx_imm8s4 := +/- [0,1020]
 715 //
 716 // 9 bit value:
 717 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 718 //  {7-0}     [0,255] imm8 value, scaled by 4.
 719 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 720 def postidx_imm8s4 : Operand<i32> {
 721   let PrintMethod = "printPostIdxImm8s4Operand";
 722   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 723   let MIOperandInfo = (ops i32imm);
 724 }
 725
 726
 727 // postidx_reg := +/- reg
 728 //
 729 def PostIdxRegAsmOperand : AsmOperandClass {
 730   let Name = "PostIdxReg";
 731   let ParserMethod = "parsePostIdxReg";
 732 }
 733 def postidx_reg : Operand<i32> {
 734   let EncoderMethod = "getPostIdxRegOpValue";
 735   let DecoderMethod = "DecodePostIdxReg";
 736   let PrintMethod = "printPostIdxRegOperand";
 737   let ParserMatchClass = PostIdxRegAsmOperand;
 738   let MIOperandInfo = (ops GPR, i32imm);
 739 }
 740
 741
 742 // addrmode2 := reg +/- imm12
 743 //           := reg +/- reg shop imm
 744 //
 745 // FIXME: addrmode2 should be refactored the rest of the way to always
 746 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 747 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 748 def addrmode2 : Operand<i32>,
 749                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 750   let EncoderMethod = "getAddrMode2OpValue";
 751   let PrintMethod = "printAddrMode2Operand";
 752   let ParserMatchClass = AddrMode2AsmOperand;
 753   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 754 }
 755
 756 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 757   let Name = "PostIdxRegShifted";
 758   let ParserMethod = "parsePostIdxReg";
 759 }
 760 def am2offset_reg : Operand<i32>,
 761                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 762                 [], [SDNPWantRoot]> {
 763   let EncoderMethod = "getAddrMode2OffsetOpValue";
 764   let PrintMethod = "printAddrMode2OffsetOperand";
 765   // When using this for assembly, it's always as a post-index offset.
 766   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 767   let MIOperandInfo = (ops GPRnopc, i32imm);
 768 }
 769
 770 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 771 // the GPR is purely vestigal at this point.
 772 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 773 def am2offset_imm : Operand<i32>,
 774                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 775                 [], [SDNPWantRoot]> {
 776   let EncoderMethod = "getAddrMode2OffsetOpValue";
 777   let PrintMethod = "printAddrMode2OffsetOperand";
 778   let ParserMatchClass = AM2OffsetImmAsmOperand;
 779   let MIOperandInfo = (ops GPRnopc, i32imm);
 780 }
 781
 782
 783 // addrmode3 := reg +/- reg
 784 // addrmode3 := reg +/- imm8
 785 //
 786 // FIXME: split into imm vs. reg versions.
 787 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 788 def addrmode3 : Operand<i32>,
 789                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 790   let EncoderMethod = "getAddrMode3OpValue";
 791   let PrintMethod = "printAddrMode3Operand";
 792   let ParserMatchClass = AddrMode3AsmOperand;
 793   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 794 }
 795
 796 // FIXME: split into imm vs. reg versions.
 797 // FIXME: parser method to handle +/- register.
 798 def AM3OffsetAsmOperand : AsmOperandClass {
 799   let Name = "AM3Offset";
 800   let ParserMethod = "parseAM3Offset";
 801 }
 802 def am3offset : Operand<i32>,
 803                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 804                                [], [SDNPWantRoot]> {
 805   let EncoderMethod = "getAddrMode3OffsetOpValue";
 806   let PrintMethod = "printAddrMode3OffsetOperand";
 807   let ParserMatchClass = AM3OffsetAsmOperand;
 808   let MIOperandInfo = (ops GPR, i32imm);
 809 }
 810
 811 // ldstm_mode := {ia, ib, da, db}
 812 //
 813 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 814   let EncoderMethod = "getLdStmModeOpValue";
 815   let PrintMethod = "printLdStmModeOperand";
 816 }
 817
 818 // addrmode5 := reg +/- imm8*4
 819 //
 820 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 821 def addrmode5 : Operand<i32>,
 822                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 823   let PrintMethod = "printAddrMode5Operand";
 824   let EncoderMethod = "getAddrMode5OpValue";
 825   let DecoderMethod = "DecodeAddrMode5Operand";
 826   let ParserMatchClass = AddrMode5AsmOperand;
 827   let MIOperandInfo = (ops GPR:$base, i32imm);
 828 }
 829
 830 // addrmode6 := reg with optional alignment
 831 //
 832 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 833 def addrmode6 : Operand<i32>,
 834                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 835   let PrintMethod = "printAddrMode6Operand";
 836   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 837   let EncoderMethod = "getAddrMode6AddressOpValue";
 838   let DecoderMethod = "DecodeAddrMode6Operand";
 839   let ParserMatchClass = AddrMode6AsmOperand;
 840 }
 841
 842 def am6offset : Operand<i32>,
 843                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 844                                [], [SDNPWantRoot]> {
 845   let PrintMethod = "printAddrMode6OffsetOperand";
 846   let MIOperandInfo = (ops GPR);
 847   let EncoderMethod = "getAddrMode6OffsetOpValue";
 848   let DecoderMethod = "DecodeGPRRegisterClass";
 849 }
 850
 851 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 852 // (single element from one lane) for size 32.
 853 def addrmode6oneL32 : Operand<i32>,
 854                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 855   let PrintMethod = "printAddrMode6Operand";
 856   let MIOperandInfo = (ops GPR:$addr, i32imm);
 857   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 858 }
 859
 860 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 861 // instructions, specifically VLD4-dup.
 862 def addrmode6dup : Operand<i32>,
 863                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 864   let PrintMethod = "printAddrMode6Operand";
 865   let MIOperandInfo = (ops GPR:$addr, i32imm);
 866   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 867   // FIXME: This is close, but not quite right. The alignment specifier is
 868   // different.
 869   let ParserMatchClass = AddrMode6AsmOperand;
 870 }
 871
 872 // addrmodepc := pc + reg
 873 //
 874 def addrmodepc : Operand<i32>,
 875                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 876   let PrintMethod = "printAddrModePCOperand";
 877   let MIOperandInfo = (ops GPR, i32imm);
 878 }
 879
 880 // addr_offset_none := reg
 881 //
 882 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 883 def addr_offset_none : Operand<i32>,
 884                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 885   let PrintMethod = "printAddrMode7Operand";
 886   let DecoderMethod = "DecodeAddrMode7Operand";
 887   let ParserMatchClass = MemNoOffsetAsmOperand;
 888   let MIOperandInfo = (ops GPR:$base);
 889 }
 890
 891 def nohash_imm : Operand<i32> {
 892   let PrintMethod = "printNoHashImmediate";
 893 }
 894
 895 def CoprocNumAsmOperand : AsmOperandClass {
 896   let Name = "CoprocNum";
 897   let ParserMethod = "parseCoprocNumOperand";
 898 }
 899 def p_imm : Operand<i32> {
 900   let PrintMethod = "printPImmediate";
 901   let ParserMatchClass = CoprocNumAsmOperand;
 902   let DecoderMethod = "DecodeCoprocessor";
 903 }
 904
 905 def CoprocRegAsmOperand : AsmOperandClass {
 906   let Name = "CoprocReg";
 907   let ParserMethod = "parseCoprocRegOperand";
 908 }
 909 def c_imm : Operand<i32> {
 910   let PrintMethod = "printCImmediate";
 911   let ParserMatchClass = CoprocRegAsmOperand;
 912 }
 913 def CoprocOptionAsmOperand : AsmOperandClass {
 914   let Name = "CoprocOption";
 915   let ParserMethod = "parseCoprocOptionOperand";
 916 }
 917 def coproc_option_imm : Operand<i32> {
 918   let PrintMethod = "printCoprocOptionImm";
 919   let ParserMatchClass = CoprocOptionAsmOperand;
 920 }
 921
 922 //===----------------------------------------------------------------------===//
 923
 924 include "ARMInstrFormats.td"
 925
 926 //===----------------------------------------------------------------------===//
 927 // Multiclass helpers...
 928 //
 929
 930 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 931 /// binop that produces a value.
 932 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 933                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 934                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 935   // The register-immediate version is re-materializable. This is useful
 936   // in particular for taking the address of a local.
 937   let isReMaterializable = 1 in {
 938   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 939                iii, opc, "\t$Rd, $Rn, $imm",
 940                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 941     bits<4> Rd;
 942     bits<4> Rn;
 943     bits<12> imm;
 944     let Inst{25} = 1;
 945     let Inst{19-16} = Rn;
 946     let Inst{15-12} = Rd;
 947     let Inst{11-0} = imm;
 948   }
 949   }
 950   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 951                iir, opc, "\t$Rd, $Rn, $Rm",
 952                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 953     bits<4> Rd;
 954     bits<4> Rn;
 955     bits<4> Rm;
 956     let Inst{25} = 0;
 957     let isCommutable = Commutable;
 958     let Inst{19-16} = Rn;
 959     let Inst{15-12} = Rd;
 960     let Inst{11-4} = 0b00000000;
 961     let Inst{3-0} = Rm;
 962   }
 963
 964   def rsi : AsI1<opcod, (outs GPR:$Rd),
 965                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 966                iis, opc, "\t$Rd, $Rn, $shift",
 967                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 968     bits<4> Rd;
 969     bits<4> Rn;
 970     bits<12> shift;
 971     let Inst{25} = 0;
 972     let Inst{19-16} = Rn;
 973     let Inst{15-12} = Rd;
 974     let Inst{11-5} = shift{11-5};
 975     let Inst{4} = 0;
 976     let Inst{3-0} = shift{3-0};
 977   }
 978
 979   def rsr : AsI1<opcod, (outs GPR:$Rd),
 980                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 981                iis, opc, "\t$Rd, $Rn, $shift",
 982                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 983     bits<4> Rd;
 984     bits<4> Rn;
 985     bits<12> shift;
 986     let Inst{25} = 0;
 987     let Inst{19-16} = Rn;
 988     let Inst{15-12} = Rd;
 989     let Inst{11-8} = shift{11-8};
 990     let Inst{7} = 0;
 991     let Inst{6-5} = shift{6-5};
 992     let Inst{4} = 1;
 993     let Inst{3-0} = shift{3-0};
 994   }
 995
 996   // Assembly aliases for optional destination operand when it's the same
 997   // as the source operand.
 998   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 999      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1000                                                     so_imm:$imm, pred:$p,
1001                                                     cc_out:$s)>,
1002      Requires<[IsARM]>;
1003   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1004      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1005                                                     GPR:$Rm, pred:$p,
1006                                                     cc_out:$s)>,
1007      Requires<[IsARM]>;
1008   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1009      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1010                                                     so_reg_imm:$shift, pred:$p,
1011                                                     cc_out:$s)>,
1012      Requires<[IsARM]>;
1013   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1014      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1015                                                     so_reg_reg:$shift, pred:$p,
1016                                                     cc_out:$s)>,
1017      Requires<[IsARM]>;
1018
1019 }
1020
1021 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1022 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1023 /// it is equivalent to the AsI1_bin_irs counterpart.
1024 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1025                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1026                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
1027   // The register-immediate version is re-materializable. This is useful
1028   // in particular for taking the address of a local.
1029   let isReMaterializable = 1 in {
1030   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1031                iii, opc, "\t$Rd, $Rn, $imm",
1032                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]> {
1033     bits<4> Rd;
1034     bits<4> Rn;
1035     bits<12> imm;
1036     let Inst{25} = 1;
1037     let Inst{19-16} = Rn;
1038     let Inst{15-12} = Rd;
1039     let Inst{11-0} = imm;
1040   }
1041   }
1042   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1043                iir, opc, "\t$Rd, $Rn, $Rm",
1044                [/* pattern left blank */]> {
1045     bits<4> Rd;
1046     bits<4> Rn;
1047     bits<4> Rm;
1048     let Inst{11-4} = 0b00000000;
1049     let Inst{25} = 0;
1050     let Inst{3-0} = Rm;
1051     let Inst{15-12} = Rd;
1052     let Inst{19-16} = Rn;
1053   }
1054
1055   def rsi : AsI1<opcod, (outs GPR:$Rd),
1056                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1057                iis, opc, "\t$Rd, $Rn, $shift",
1058                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]> {
1059     bits<4> Rd;
1060     bits<4> Rn;
1061     bits<12> shift;
1062     let Inst{25} = 0;
1063     let Inst{19-16} = Rn;
1064     let Inst{15-12} = Rd;
1065     let Inst{11-5} = shift{11-5};
1066     let Inst{4} = 0;
1067     let Inst{3-0} = shift{3-0};
1068   }
1069
1070   def rsr : AsI1<opcod, (outs GPR:$Rd),
1071                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1072                iis, opc, "\t$Rd, $Rn, $shift",
1073                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]> {
1074     bits<4> Rd;
1075     bits<4> Rn;
1076     bits<12> shift;
1077     let Inst{25} = 0;
1078     let Inst{19-16} = Rn;
1079     let Inst{15-12} = Rd;
1080     let Inst{11-8} = shift{11-8};
1081     let Inst{7} = 0;
1082     let Inst{6-5} = shift{6-5};
1083     let Inst{4} = 1;
1084     let Inst{3-0} = shift{3-0};
1085   }
1086
1087   // Assembly aliases for optional destination operand when it's the same
1088   // as the source operand.
1089   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1090      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1091                                                     so_imm:$imm, pred:$p,
1092                                                     cc_out:$s)>,
1093      Requires<[IsARM]>;
1094   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1095      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1096                                                     GPR:$Rm, pred:$p,
1097                                                     cc_out:$s)>,
1098      Requires<[IsARM]>;
1099   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1100      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1101                                                     so_reg_imm:$shift, pred:$p,
1102                                                     cc_out:$s)>,
1103      Requires<[IsARM]>;
1104   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1105      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1106                                                     so_reg_reg:$shift, pred:$p,
1107                                                     cc_out:$s)>,
1108      Requires<[IsARM]>;
1109
1110 }
1111
1112 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1113 ///
1114 /// These opcodes will be converted to the real non-S opcodes by
1115 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1116 let hasPostISelHook = 1, Defs = [CPSR] in {
1117 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1118                           InstrItinClass iis, PatFrag opnode,
1119                           bit Commutable = 0> {
1120   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1121                          4, iii,
1122                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>;
1123
1124   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1125                          4, iir,
1126                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]> {
1127     let isCommutable = Commutable;
1128   }
1129   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1130                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1131                           4, iis,
1132                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1133                                                 so_reg_imm:$shift))]>;
1134
1135   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1136                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1137                           4, iis,
1138                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1139                                                 so_reg_reg:$shift))]>;
1140 }
1141 }
1142
1143 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1144 /// operands are reversed.
1145 let hasPostISelHook = 1, Defs = [CPSR] in {
1146 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1147                           InstrItinClass iis, PatFrag opnode,
1148                           bit Commutable = 0> {
1149   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1150                          4, iii,
1151                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>;
1152
1153   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1154                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1155                           4, iis,
1156                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1157                                              GPR:$Rn))]>;
1158
1159   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1160                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1161                           4, iis,
1162                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1163                                              GPR:$Rn))]>;
1164 }
1165 }
1166
1167 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1168 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1169 /// a explicit result, only implicitly set CPSR.
1170 let isCompare = 1, Defs = [CPSR] in {
1171 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1172                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1173                        PatFrag opnode, bit Commutable = 0> {
1174   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1175                opc, "\t$Rn, $imm",
1176                [(opnode GPR:$Rn, so_imm:$imm)]> {
1177     bits<4> Rn;
1178     bits<12> imm;
1179     let Inst{25} = 1;
1180     let Inst{20} = 1;
1181     let Inst{19-16} = Rn;
1182     let Inst{15-12} = 0b0000;
1183     let Inst{11-0} = imm;
1184   }
1185   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1186                opc, "\t$Rn, $Rm",
1187                [(opnode GPR:$Rn, GPR:$Rm)]> {
1188     bits<4> Rn;
1189     bits<4> Rm;
1190     let isCommutable = Commutable;
1191     let Inst{25} = 0;
1192     let Inst{20} = 1;
1193     let Inst{19-16} = Rn;
1194     let Inst{15-12} = 0b0000;
1195     let Inst{11-4} = 0b00000000;
1196     let Inst{3-0} = Rm;
1197   }
1198   def rsi : AI1<opcod, (outs),
1199                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1200                opc, "\t$Rn, $shift",
1201                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
1202     bits<4> Rn;
1203     bits<12> shift;
1204     let Inst{25} = 0;
1205     let Inst{20} = 1;
1206     let Inst{19-16} = Rn;
1207     let Inst{15-12} = 0b0000;
1208     let Inst{11-5} = shift{11-5};
1209     let Inst{4} = 0;
1210     let Inst{3-0} = shift{3-0};
1211   }
1212   def rsr : AI1<opcod, (outs),
1213                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1214                opc, "\t$Rn, $shift",
1215                [(opnode GPR:$Rn, so_reg_reg:$shift)]> {
1216     bits<4> Rn;
1217     bits<12> shift;
1218     let Inst{25} = 0;
1219     let Inst{20} = 1;
1220     let Inst{19-16} = Rn;
1221     let Inst{15-12} = 0b0000;
1222     let Inst{11-8} = shift{11-8};
1223     let Inst{7} = 0;
1224     let Inst{6-5} = shift{6-5};
1225     let Inst{4} = 1;
1226     let Inst{3-0} = shift{3-0};
1227   }
1228
1229 }
1230 }
1231
1232 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1233 /// register and one whose operand is a register rotated by 8/16/24.
1234 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1235 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1236   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1237           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1238           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1239        Requires<[IsARM, HasV6]> {
1240   bits<4> Rd;
1241   bits<4> Rm;
1242   bits<2> rot;
1243   let Inst{19-16} = 0b1111;
1244   let Inst{15-12} = Rd;
1245   let Inst{11-10} = rot;
1246   let Inst{3-0}   = Rm;
1247 }
1248
1249 class AI_ext_rrot_np<bits<8> opcod, string opc>
1250   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1251           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1252        Requires<[IsARM, HasV6]> {
1253   bits<2> rot;
1254   let Inst{19-16} = 0b1111;
1255   let Inst{11-10} = rot;
1256 }
1257
1258 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1259 /// register and one whose operand is a register rotated by 8/16/24.
1260 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1261   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1262           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1263           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1264                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1265         Requires<[IsARM, HasV6]> {
1266   bits<4> Rd;
1267   bits<4> Rm;
1268   bits<4> Rn;
1269   bits<2> rot;
1270   let Inst{19-16} = Rn;
1271   let Inst{15-12} = Rd;
1272   let Inst{11-10} = rot;
1273   let Inst{9-4}   = 0b000111;
1274   let Inst{3-0}   = Rm;
1275 }
1276
1277 class AI_exta_rrot_np<bits<8> opcod, string opc>
1278   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1279           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1280        Requires<[IsARM, HasV6]> {
1281   bits<4> Rn;
1282   bits<2> rot;
1283   let Inst{19-16} = Rn;
1284   let Inst{11-10} = rot;
1285 }
1286
1287 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1288 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1289                              string baseOpc, bit Commutable = 0> {
1290   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1291   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1292                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1293                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1294                Requires<[IsARM]> {
1295     bits<4> Rd;
1296     bits<4> Rn;
1297     bits<12> imm;
1298     let Inst{25} = 1;
1299     let Inst{15-12} = Rd;
1300     let Inst{19-16} = Rn;
1301     let Inst{11-0} = imm;
1302   }
1303   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1304                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1305                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1306                Requires<[IsARM]> {
1307     bits<4> Rd;
1308     bits<4> Rn;
1309     bits<4> Rm;
1310     let Inst{11-4} = 0b00000000;
1311     let Inst{25} = 0;
1312     let isCommutable = Commutable;
1313     let Inst{3-0} = Rm;
1314     let Inst{15-12} = Rd;
1315     let Inst{19-16} = Rn;
1316   }
1317   def rsi : AsI1<opcod, (outs GPR:$Rd),
1318                 (ins GPR:$Rn, so_reg_imm:$shift),
1319                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1320               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1321                Requires<[IsARM]> {
1322     bits<4> Rd;
1323     bits<4> Rn;
1324     bits<12> shift;
1325     let Inst{25} = 0;
1326     let Inst{19-16} = Rn;
1327     let Inst{15-12} = Rd;
1328     let Inst{11-5} = shift{11-5};
1329     let Inst{4} = 0;
1330     let Inst{3-0} = shift{3-0};
1331   }
1332   def rsr : AsI1<opcod, (outs GPR:$Rd),
1333                 (ins GPR:$Rn, so_reg_reg:$shift),
1334                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1335               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_reg:$shift, CPSR))]>,
1336                Requires<[IsARM]> {
1337     bits<4> Rd;
1338     bits<4> Rn;
1339     bits<12> shift;
1340     let Inst{25} = 0;
1341     let Inst{19-16} = Rn;
1342     let Inst{15-12} = Rd;
1343     let Inst{11-8} = shift{11-8};
1344     let Inst{7} = 0;
1345     let Inst{6-5} = shift{6-5};
1346     let Inst{4} = 1;
1347     let Inst{3-0} = shift{3-0};
1348   }
1349   }
1350
1351   // Assembly aliases for optional destination operand when it's the same
1352   // as the source operand.
1353   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1354      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1355                                                     so_imm:$imm, pred:$p,
1356                                                     cc_out:$s)>,
1357      Requires<[IsARM]>;
1358   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1359      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1360                                                     GPR:$Rm, pred:$p,
1361                                                     cc_out:$s)>,
1362      Requires<[IsARM]>;
1363   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1364      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1365                                                     so_reg_imm:$shift, pred:$p,
1366                                                     cc_out:$s)>,
1367      Requires<[IsARM]>;
1368   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1369      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1370                                                     so_reg_reg:$shift, pred:$p,
1371                                                     cc_out:$s)>,
1372      Requires<[IsARM]>;
1373 }
1374
1375 /// AI1_rsc_irs - Define instructions and patterns for rsc
1376 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode,
1377                        string baseOpc> {
1378   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1379   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1380                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1381                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1382                Requires<[IsARM]> {
1383     bits<4> Rd;
1384     bits<4> Rn;
1385     bits<12> imm;
1386     let Inst{25} = 1;
1387     let Inst{15-12} = Rd;
1388     let Inst{19-16} = Rn;
1389     let Inst{11-0} = imm;
1390   }
1391   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1392                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1393                [/* pattern left blank */]> {
1394     bits<4> Rd;
1395     bits<4> Rn;
1396     bits<4> Rm;
1397     let Inst{11-4} = 0b00000000;
1398     let Inst{25} = 0;
1399     let Inst{3-0} = Rm;
1400     let Inst{15-12} = Rd;
1401     let Inst{19-16} = Rn;
1402   }
1403   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1404                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1405               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1406                Requires<[IsARM]> {
1407     bits<4> Rd;
1408     bits<4> Rn;
1409     bits<12> shift;
1410     let Inst{25} = 0;
1411     let Inst{19-16} = Rn;
1412     let Inst{15-12} = Rd;
1413     let Inst{11-5} = shift{11-5};
1414     let Inst{4} = 0;
1415     let Inst{3-0} = shift{3-0};
1416   }
1417   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1418                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1419               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1420                Requires<[IsARM]> {
1421     bits<4> Rd;
1422     bits<4> Rn;
1423     bits<12> shift;
1424     let Inst{25} = 0;
1425     let Inst{19-16} = Rn;
1426     let Inst{15-12} = Rd;
1427     let Inst{11-8} = shift{11-8};
1428     let Inst{7} = 0;
1429     let Inst{6-5} = shift{6-5};
1430     let Inst{4} = 1;
1431     let Inst{3-0} = shift{3-0};
1432   }
1433   }
1434
1435   // Assembly aliases for optional destination operand when it's the same
1436   // as the source operand.
1437   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1438      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1439                                                     so_imm:$imm, pred:$p,
1440                                                     cc_out:$s)>,
1441      Requires<[IsARM]>;
1442   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1443      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1444                                                     GPR:$Rm, pred:$p,
1445                                                     cc_out:$s)>,
1446      Requires<[IsARM]>;
1447   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1448      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1449                                                     so_reg_imm:$shift, pred:$p,
1450                                                     cc_out:$s)>,
1451      Requires<[IsARM]>;
1452   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1453      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1454                                                     so_reg_reg:$shift, pred:$p,
1455                                                     cc_out:$s)>,
1456      Requires<[IsARM]>;
1457 }
1458
1459 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1460 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1461            InstrItinClass iir, PatFrag opnode> {
1462   // Note: We use the complex addrmode_imm12 rather than just an input
1463   // GPR and a constrained immediate so that we can use this to match
1464   // frame index references and avoid matching constant pool references.
1465   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1466                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1467                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1468     bits<4>  Rt;
1469     bits<17> addr;
1470     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1471     let Inst{19-16} = addr{16-13};  // Rn
1472     let Inst{15-12} = Rt;
1473     let Inst{11-0}  = addr{11-0};   // imm12
1474   }
1475   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1476                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1477                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1478     bits<4>  Rt;
1479     bits<17> shift;
1480     let shift{4}    = 0;            // Inst{4} = 0
1481     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1482     let Inst{19-16} = shift{16-13}; // Rn
1483     let Inst{15-12} = Rt;
1484     let Inst{11-0}  = shift{11-0};
1485   }
1486 }
1487 }
1488
1489 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1490 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1491            InstrItinClass iir, PatFrag opnode> {
1492   // Note: We use the complex addrmode_imm12 rather than just an input
1493   // GPR and a constrained immediate so that we can use this to match
1494   // frame index references and avoid matching constant pool references.
1495   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt), (ins addrmode_imm12:$addr),
1496                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1497                   [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1498     bits<4>  Rt;
1499     bits<17> addr;
1500     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1501     let Inst{19-16} = addr{16-13};  // Rn
1502     let Inst{15-12} = Rt;
1503     let Inst{11-0}  = addr{11-0};   // imm12
1504   }
1505   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt), (ins ldst_so_reg:$shift),
1506                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1507                  [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1508     bits<4>  Rt;
1509     bits<17> shift;
1510     let shift{4}    = 0;            // Inst{4} = 0
1511     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1512     let Inst{19-16} = shift{16-13}; // Rn
1513     let Inst{15-12} = Rt;
1514     let Inst{11-0}  = shift{11-0};
1515   }
1516 }
1517 }
1518
1519
1520 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1521            InstrItinClass iir, PatFrag opnode> {
1522   // Note: We use the complex addrmode_imm12 rather than just an input
1523   // GPR and a constrained immediate so that we can use this to match
1524   // frame index references and avoid matching constant pool references.
1525   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1526                    (ins GPR:$Rt, addrmode_imm12:$addr),
1527                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1528                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1529     bits<4> Rt;
1530     bits<17> addr;
1531     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1532     let Inst{19-16} = addr{16-13};  // Rn
1533     let Inst{15-12} = Rt;
1534     let Inst{11-0}  = addr{11-0};   // imm12
1535   }
1536   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1537                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1538                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1539     bits<4> Rt;
1540     bits<17> shift;
1541     let shift{4}    = 0;            // Inst{4} = 0
1542     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1543     let Inst{19-16} = shift{16-13}; // Rn
1544     let Inst{15-12} = Rt;
1545     let Inst{11-0}  = shift{11-0};
1546   }
1547 }
1548
1549 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1550            InstrItinClass iir, PatFrag opnode> {
1551   // Note: We use the complex addrmode_imm12 rather than just an input
1552   // GPR and a constrained immediate so that we can use this to match
1553   // frame index references and avoid matching constant pool references.
1554   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1555                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1556                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1557                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1558     bits<4> Rt;
1559     bits<17> addr;
1560     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1561     let Inst{19-16} = addr{16-13};  // Rn
1562     let Inst{15-12} = Rt;
1563     let Inst{11-0}  = addr{11-0};   // imm12
1564   }
1565   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1566                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1567                  [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1568     bits<4> Rt;
1569     bits<17> shift;
1570     let shift{4}    = 0;            // Inst{4} = 0
1571     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1572     let Inst{19-16} = shift{16-13}; // Rn
1573     let Inst{15-12} = Rt;
1574     let Inst{11-0}  = shift{11-0};
1575   }
1576 }
1577
1578
1579 //===----------------------------------------------------------------------===//
1580 // Instructions
1581 //===----------------------------------------------------------------------===//
1582
1583 //===----------------------------------------------------------------------===//
1584 //  Miscellaneous Instructions.
1585 //
1586
1587 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1588 /// the function.  The first operand is the ID# for this instruction, the second
1589 /// is the index into the MachineConstantPool that this is, the third is the
1590 /// size in bytes of this constant pool entry.
1591 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1592 def CONSTPOOL_ENTRY :
1593 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1594                     i32imm:$size), NoItinerary, []>;
1595
1596 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1597 // from removing one half of the matched pairs. That breaks PEI, which assumes
1598 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1599 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1600 def ADJCALLSTACKUP :
1601 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1602            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1603
1604 def ADJCALLSTACKDOWN :
1605 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1606            [(ARMcallseq_start timm:$amt)]>;
1607 }
1608
1609 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1610 // (These pseudos use a hand-written selection code).
1611 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1612 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1613                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1614                               NoItinerary, []>;
1615 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1616                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1617                               NoItinerary, []>;
1618 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1619                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1620                               NoItinerary, []>;
1621 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1622                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1623                               NoItinerary, []>;
1624 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1625                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1626                               NoItinerary, []>;
1627 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1628                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1629                               NoItinerary, []>;
1630 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1631                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1632                               NoItinerary, []>;
1633 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1634                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1635                                       GPR:$set1, GPR:$set2),
1636                                  NoItinerary, []>;
1637 }
1638
1639 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "", []>,
1640           Requires<[IsARM, HasV6T2]> {
1641   let Inst{27-16} = 0b001100100000;
1642   let Inst{15-8} = 0b11110000;
1643   let Inst{7-0} = 0b00000000;
1644 }
1645
1646 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "", []>,
1647           Requires<[IsARM, HasV6T2]> {
1648   let Inst{27-16} = 0b001100100000;
1649   let Inst{15-8} = 0b11110000;
1650   let Inst{7-0} = 0b00000001;
1651 }
1652
1653 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "", []>,
1654           Requires<[IsARM, HasV6T2]> {
1655   let Inst{27-16} = 0b001100100000;
1656   let Inst{15-8} = 0b11110000;
1657   let Inst{7-0} = 0b00000010;
1658 }
1659
1660 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "", []>,
1661           Requires<[IsARM, HasV6T2]> {
1662   let Inst{27-16} = 0b001100100000;
1663   let Inst{15-8} = 0b11110000;
1664   let Inst{7-0} = 0b00000011;
1665 }
1666
1667 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1668              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1669   bits<4> Rd;
1670   bits<4> Rn;
1671   bits<4> Rm;
1672   let Inst{3-0} = Rm;
1673   let Inst{15-12} = Rd;
1674   let Inst{19-16} = Rn;
1675   let Inst{27-20} = 0b01101000;
1676   let Inst{7-4} = 0b1011;
1677   let Inst{11-8} = 0b1111;
1678 }
1679
1680 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1681              []>, Requires<[IsARM, HasV6T2]> {
1682   let Inst{27-16} = 0b001100100000;
1683   let Inst{15-8} = 0b11110000;
1684   let Inst{7-0} = 0b00000100;
1685 }
1686
1687 // The i32imm operand $val can be used by a debugger to store more information
1688 // about the breakpoint.
1689 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1690               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1691   bits<16> val;
1692   let Inst{3-0} = val{3-0};
1693   let Inst{19-8} = val{15-4};
1694   let Inst{27-20} = 0b00010010;
1695   let Inst{7-4} = 0b0111;
1696 }
1697
1698 // Change Processor State
1699 // FIXME: We should use InstAlias to handle the optional operands.
1700 class CPS<dag iops, string asm_ops>
1701   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1702         []>, Requires<[IsARM]> {
1703   bits<2> imod;
1704   bits<3> iflags;
1705   bits<5> mode;
1706   bit M;
1707
1708   let Inst{31-28} = 0b1111;
1709   let Inst{27-20} = 0b00010000;
1710   let Inst{19-18} = imod;
1711   let Inst{17}    = M; // Enabled if mode is set;
1712   let Inst{16-9}  = 0b00000000;
1713   let Inst{8-6}   = iflags;
1714   let Inst{5}     = 0;
1715   let Inst{4-0}   = mode;
1716 }
1717
1718 let DecoderMethod = "DecodeCPSInstruction" in {
1719 let M = 1 in
1720   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1721                   "$imod\t$iflags, $mode">;
1722 let mode = 0, M = 0 in
1723   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1724
1725 let imod = 0, iflags = 0, M = 1 in
1726   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1727 }
1728
1729 // Preload signals the memory system of possible future data/instruction access.
1730 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1731
1732   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1733                 !strconcat(opc, "\t$addr"),
1734                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1735     bits<4> Rt;
1736     bits<17> addr;
1737     let Inst{31-26} = 0b111101;
1738     let Inst{25} = 0; // 0 for immediate form
1739     let Inst{24} = data;
1740     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1741     let Inst{22} = read;
1742     let Inst{21-20} = 0b01;
1743     let Inst{19-16} = addr{16-13};  // Rn
1744     let Inst{15-12} = 0b1111;
1745     let Inst{11-0}  = addr{11-0};   // imm12
1746   }
1747
1748   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1749                !strconcat(opc, "\t$shift"),
1750                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1751     bits<17> shift;
1752     let Inst{31-26} = 0b111101;
1753     let Inst{25} = 1; // 1 for register form
1754     let Inst{24} = data;
1755     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1756     let Inst{22} = read;
1757     let Inst{21-20} = 0b01;
1758     let Inst{19-16} = shift{16-13}; // Rn
1759     let Inst{15-12} = 0b1111;
1760     let Inst{11-0}  = shift{11-0};
1761     let Inst{4} = 0;
1762   }
1763 }
1764
1765 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1766 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1767 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1768
1769 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1770                  "setend\t$end", []>, Requires<[IsARM]> {
1771   bits<1> end;
1772   let Inst{31-10} = 0b1111000100000001000000;
1773   let Inst{9} = end;
1774   let Inst{8-0} = 0;
1775 }
1776
1777 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1778              []>, Requires<[IsARM, HasV7]> {
1779   bits<4> opt;
1780   let Inst{27-4} = 0b001100100000111100001111;
1781   let Inst{3-0} = opt;
1782 }
1783
1784 // A5.4 Permanently UNDEFINED instructions.
1785 let isBarrier = 1, isTerminator = 1 in
1786 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1787                "trap", [(trap)]>,
1788            Requires<[IsARM]> {
1789   let Inst = 0xe7ffdefe;
1790 }
1791
1792 // Address computation and loads and stores in PIC mode.
1793 let isNotDuplicable = 1 in {
1794 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1795                             4, IIC_iALUr,
1796                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1797
1798 let AddedComplexity = 10 in {
1799 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1800                             4, IIC_iLoad_r,
1801                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1802
1803 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1804                             4, IIC_iLoad_bh_r,
1805                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1806
1807 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1808                             4, IIC_iLoad_bh_r,
1809                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1810
1811 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1812                             4, IIC_iLoad_bh_r,
1813                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1814
1815 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1816                             4, IIC_iLoad_bh_r,
1817                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1818 }
1819 let AddedComplexity = 10 in {
1820 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1821       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1822
1823 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1824       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1825                                                    addrmodepc:$addr)]>;
1826
1827 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1828       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1829 }
1830 } // isNotDuplicable = 1
1831
1832
1833 // LEApcrel - Load a pc-relative address into a register without offending the
1834 // assembler.
1835 let neverHasSideEffects = 1, isReMaterializable = 1 in
1836 // The 'adr' mnemonic encodes differently if the label is before or after
1837 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1838 // know until then which form of the instruction will be used.
1839 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1840                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1841   bits<4> Rd;
1842   bits<14> label;
1843   let Inst{27-25} = 0b001;
1844   let Inst{24} = 0;
1845   let Inst{23-22} = label{13-12};
1846   let Inst{21} = 0;
1847   let Inst{20} = 0;
1848   let Inst{19-16} = 0b1111;
1849   let Inst{15-12} = Rd;
1850   let Inst{11-0} = label{11-0};
1851 }
1852 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1853                     4, IIC_iALUi, []>;
1854
1855 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1856                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1857                       4, IIC_iALUi, []>;
1858
1859 //===----------------------------------------------------------------------===//
1860 //  Control Flow Instructions.
1861 //
1862
1863 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1864   // ARMV4T and above
1865   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1866                   "bx", "\tlr", [(ARMretflag)]>,
1867                Requires<[IsARM, HasV4T]> {
1868     let Inst{27-0}  = 0b0001001011111111111100011110;
1869   }
1870
1871   // ARMV4 only
1872   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1873                   "mov", "\tpc, lr", [(ARMretflag)]>,
1874                Requires<[IsARM, NoV4T]> {
1875     let Inst{27-0} = 0b0001101000001111000000001110;
1876   }
1877 }
1878
1879 // Indirect branches
1880 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1881   // ARMV4T and above
1882   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1883                   [(brind GPR:$dst)]>,
1884               Requires<[IsARM, HasV4T]> {
1885     bits<4> dst;
1886     let Inst{31-4} = 0b1110000100101111111111110001;
1887     let Inst{3-0}  = dst;
1888   }
1889
1890   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1891                   "bx", "\t$dst", [/* pattern left blank */]>,
1892               Requires<[IsARM, HasV4T]> {
1893     bits<4> dst;
1894     let Inst{27-4} = 0b000100101111111111110001;
1895     let Inst{3-0}  = dst;
1896   }
1897 }
1898
1899 // SP is marked as a use to prevent stack-pointer assignments that appear
1900 // immediately before calls from potentially appearing dead.
1901 let isCall = 1,
1902   // FIXME:  Do we really need a non-predicated version? If so, it should
1903   // at least be a pseudo instruction expanding to the predicated version
1904   // at MC lowering time.
1905   Defs = [LR], Uses = [SP] in {
1906   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1907                 IIC_Br, "bl\t$func",
1908                 [(ARMcall tglobaladdr:$func)]>,
1909             Requires<[IsARM, IsNotIOS]> {
1910     let Inst{31-28} = 0b1110;
1911     bits<24> func;
1912     let Inst{23-0} = func;
1913     let DecoderMethod = "DecodeBranchImmInstruction";
1914   }
1915
1916   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1917                    IIC_Br, "bl", "\t$func",
1918                    [(ARMcall_pred tglobaladdr:$func)]>,
1919                 Requires<[IsARM, IsNotIOS]> {
1920     bits<24> func;
1921     let Inst{23-0} = func;
1922     let DecoderMethod = "DecodeBranchImmInstruction";
1923   }
1924
1925   // ARMv5T and above
1926   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1927                 IIC_Br, "blx\t$func",
1928                 [(ARMcall GPR:$func)]>,
1929             Requires<[IsARM, HasV5T, IsNotIOS]> {
1930     bits<4> func;
1931     let Inst{31-4} = 0b1110000100101111111111110011;
1932     let Inst{3-0}  = func;
1933   }
1934
1935   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1936                     IIC_Br, "blx", "\t$func",
1937                     [(ARMcall_pred GPR:$func)]>,
1938                  Requires<[IsARM, HasV5T, IsNotIOS]> {
1939     bits<4> func;
1940     let Inst{27-4} = 0b000100101111111111110011;
1941     let Inst{3-0}  = func;
1942   }
1943
1944   // ARMv4T
1945   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1946   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1947                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1948                    Requires<[IsARM, HasV4T, IsNotIOS]>;
1949
1950   // ARMv4
1951   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1952                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1953                    Requires<[IsARM, NoV4T, IsNotIOS]>;
1954 }
1955
1956 let isCall = 1,
1957   // On IOS R9 is call-clobbered.
1958   // R7 is marked as a use to prevent frame-pointer assignments from being
1959   // moved above / below calls.
1960   Defs = [LR], Uses = [R7, SP] in {
1961   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1962                 4, IIC_Br,
1963                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1964               Requires<[IsARM, IsIOS]>;
1965
1966   def BLr9_pred : ARMPseudoExpand<(outs),
1967                    (ins bl_target:$func, pred:$p, variable_ops),
1968                    4, IIC_Br,
1969                    [(ARMcall_pred tglobaladdr:$func)],
1970                    (BL_pred bl_target:$func, pred:$p)>,
1971                   Requires<[IsARM, IsIOS]>;
1972
1973   // ARMv5T and above
1974   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1975                 4, IIC_Br,
1976                 [(ARMcall GPR:$func)],
1977                 (BLX GPR:$func)>,
1978                Requires<[IsARM, HasV5T, IsIOS]>;
1979
1980   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1981                 4, IIC_Br,
1982                 [(ARMcall_pred GPR:$func)],
1983                 (BLX_pred GPR:$func, pred:$p)>,
1984                    Requires<[IsARM, HasV5T, IsIOS]>;
1985
1986   // ARMv4T
1987   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1988   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1989                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1990                   Requires<[IsARM, HasV4T, IsIOS]>;
1991
1992   // ARMv4
1993   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1994                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1995                   Requires<[IsARM, NoV4T, IsIOS]>;
1996 }
1997
1998 let isBranch = 1, isTerminator = 1 in {
1999   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2000   // a two-value operand where a dag node expects two operands. :(
2001   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2002                IIC_Br, "b", "\t$target",
2003                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
2004     bits<24> target;
2005     let Inst{23-0} = target;
2006     let DecoderMethod = "DecodeBranchImmInstruction";
2007   }
2008
2009   let isBarrier = 1 in {
2010     // B is "predicable" since it's just a Bcc with an 'always' condition.
2011     let isPredicable = 1 in
2012     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2013     // should be sufficient.
2014     // FIXME: Is B really a Barrier? That doesn't seem right.
2015     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2016                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
2017
2018     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2019     def BR_JTr : ARMPseudoInst<(outs),
2020                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2021                       0, IIC_Br,
2022                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
2023     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2024     // into i12 and rs suffixed versions.
2025     def BR_JTm : ARMPseudoInst<(outs),
2026                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2027                      0, IIC_Br,
2028                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2029                        imm:$id)]>;
2030     def BR_JTadd : ARMPseudoInst<(outs),
2031                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2032                    0, IIC_Br,
2033                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2034                      imm:$id)]>;
2035     } // isNotDuplicable = 1, isIndirectBranch = 1
2036   } // isBarrier = 1
2037
2038 }
2039
2040 // BLX (immediate)
2041 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2042                "blx\t$target", []>,
2043            Requires<[IsARM, HasV5T]> {
2044   let Inst{31-25} = 0b1111101;
2045   bits<25> target;
2046   let Inst{23-0} = target{24-1};
2047   let Inst{24} = target{0};
2048 }
2049
2050 // Branch and Exchange Jazelle
2051 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2052               [/* pattern left blank */]> {
2053   bits<4> func;
2054   let Inst{23-20} = 0b0010;
2055   let Inst{19-8} = 0xfff;
2056   let Inst{7-4} = 0b0010;
2057   let Inst{3-0} = func;
2058 }
2059
2060 // Tail calls.
2061
2062 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
2063   // IOS versions.
2064   let Uses = [SP] in {
2065     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
2066                        IIC_Br, []>, Requires<[IsIOS]>;
2067
2068     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
2069                        IIC_Br, []>, Requires<[IsIOS]>;
2070
2071     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
2072                    4, IIC_Br, [],
2073                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
2074                    Requires<[IsARM, IsIOS]>;
2075
2076     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
2077                    4, IIC_Br, [],
2078                    (BX GPR:$dst)>,
2079                    Requires<[IsARM, IsIOS]>;
2080
2081   }
2082
2083   // Non-IOS versions (the difference is R9).
2084   let Uses = [SP] in {
2085     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
2086                        IIC_Br, []>, Requires<[IsNotIOS]>;
2087
2088     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
2089                        IIC_Br, []>, Requires<[IsNotIOS]>;
2090
2091     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
2092                    4, IIC_Br, [],
2093                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
2094                    Requires<[IsARM, IsNotIOS]>;
2095
2096     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
2097                      4, IIC_Br, [],
2098                      (BX GPR:$dst)>,
2099                      Requires<[IsARM, IsNotIOS]>;
2100   }
2101 }
2102
2103 // Secure Monitor Call is a system instruction.
2104 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2105               []> {
2106   bits<4> opt;
2107   let Inst{23-4} = 0b01100000000000000111;
2108   let Inst{3-0} = opt;
2109 }
2110
2111 // Supervisor Call (Software Interrupt)
2112 let isCall = 1, Uses = [SP] in {
2113 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
2114   bits<24> svc;
2115   let Inst{23-0} = svc;
2116 }
2117 }
2118
2119 // Store Return State
2120 class SRSI<bit wb, string asm>
2121   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2122        NoItinerary, asm, "", []> {
2123   bits<5> mode;
2124   let Inst{31-28} = 0b1111;
2125   let Inst{27-25} = 0b100;
2126   let Inst{22} = 1;
2127   let Inst{21} = wb;
2128   let Inst{20} = 0;
2129   let Inst{19-16} = 0b1101;  // SP
2130   let Inst{15-5} = 0b00000101000;
2131   let Inst{4-0} = mode;
2132 }
2133
2134 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2135   let Inst{24-23} = 0;
2136 }
2137 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2138   let Inst{24-23} = 0;
2139 }
2140 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2141   let Inst{24-23} = 0b10;
2142 }
2143 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2144   let Inst{24-23} = 0b10;
2145 }
2146 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2147   let Inst{24-23} = 0b01;
2148 }
2149 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2150   let Inst{24-23} = 0b01;
2151 }
2152 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2153   let Inst{24-23} = 0b11;
2154 }
2155 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2156   let Inst{24-23} = 0b11;
2157 }
2158
2159 // Return From Exception
2160 class RFEI<bit wb, string asm>
2161   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2162        NoItinerary, asm, "", []> {
2163   bits<4> Rn;
2164   let Inst{31-28} = 0b1111;
2165   let Inst{27-25} = 0b100;
2166   let Inst{22} = 0;
2167   let Inst{21} = wb;
2168   let Inst{20} = 1;
2169   let Inst{19-16} = Rn;
2170   let Inst{15-0} = 0xa00;
2171 }
2172
2173 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2174   let Inst{24-23} = 0;
2175 }
2176 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2177   let Inst{24-23} = 0;
2178 }
2179 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2180   let Inst{24-23} = 0b10;
2181 }
2182 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2183   let Inst{24-23} = 0b10;
2184 }
2185 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2186   let Inst{24-23} = 0b01;
2187 }
2188 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2189   let Inst{24-23} = 0b01;
2190 }
2191 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2192   let Inst{24-23} = 0b11;
2193 }
2194 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2195   let Inst{24-23} = 0b11;
2196 }
2197
2198 //===----------------------------------------------------------------------===//
2199 //  Load / Store Instructions.
2200 //
2201
2202 // Load
2203
2204
2205 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2206                     UnOpFrag<(load node:$Src)>>;
2207 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2208                     UnOpFrag<(zextloadi8 node:$Src)>>;
2209 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2210                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2211 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2212                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2213
2214 // Special LDR for loads from non-pc-relative constpools.
2215 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2216     isReMaterializable = 1, isCodeGenOnly = 1 in
2217 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2218                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2219                  []> {
2220   bits<4> Rt;
2221   bits<17> addr;
2222   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2223   let Inst{19-16} = 0b1111;
2224   let Inst{15-12} = Rt;
2225   let Inst{11-0}  = addr{11-0};   // imm12
2226 }
2227
2228 // Loads with zero extension
2229 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2230                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2231                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2232
2233 // Loads with sign extension
2234 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2235                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2236                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2237
2238 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2239                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2240                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2241
2242 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2243 // Load doubleword
2244 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2245                  (ins addrmode3:$addr), LdMiscFrm,
2246                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2247                  []>, Requires<[IsARM, HasV5TE]>;
2248 }
2249
2250 // Indexed loads
2251 multiclass AI2_ldridx<bit isByte, string opc,
2252                       InstrItinClass iii, InstrItinClass iir> {
2253   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2254                       (ins addrmode_imm12:$addr), IndexModePre, LdFrm, iii,
2255                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2256     bits<17> addr;
2257     let Inst{25} = 0;
2258     let Inst{23} = addr{12};
2259     let Inst{19-16} = addr{16-13};
2260     let Inst{11-0} = addr{11-0};
2261     let DecoderMethod = "DecodeLDRPreImm";
2262     let AsmMatchConverter = "cvtLdWriteBackRegAddrModeImm12";
2263   }
2264
2265   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2266                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2267                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2268     bits<17> addr;
2269     let Inst{25} = 1;
2270     let Inst{23} = addr{12};
2271     let Inst{19-16} = addr{16-13};
2272     let Inst{11-0} = addr{11-0};
2273     let Inst{4} = 0;
2274     let DecoderMethod = "DecodeLDRPreReg";
2275     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2276   }
2277
2278   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2279                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2280                        IndexModePost, LdFrm, iir,
2281                        opc, "\t$Rt, $addr, $offset",
2282                        "$addr.base = $Rn_wb", []> {
2283      // {12}     isAdd
2284      // {11-0}   imm12/Rm
2285      bits<14> offset;
2286      bits<4> addr;
2287      let Inst{25} = 1;
2288      let Inst{23} = offset{12};
2289      let Inst{19-16} = addr;
2290      let Inst{11-0} = offset{11-0};
2291
2292     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2293    }
2294
2295    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2296                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2297                       IndexModePost, LdFrm, iii,
2298                       opc, "\t$Rt, $addr, $offset",
2299                       "$addr.base = $Rn_wb", []> {
2300     // {12}     isAdd
2301     // {11-0}   imm12/Rm
2302     bits<14> offset;
2303     bits<4> addr;
2304     let Inst{25} = 0;
2305     let Inst{23} = offset{12};
2306     let Inst{19-16} = addr;
2307     let Inst{11-0} = offset{11-0};
2308
2309     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2310   }
2311
2312 }
2313
2314 let mayLoad = 1, neverHasSideEffects = 1 in {
2315 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2316 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2317 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2318 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2319 }
2320
2321 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2322   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2323                         (ins addrmode3:$addr), IndexModePre,
2324                         LdMiscFrm, itin,
2325                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2326     bits<14> addr;
2327     let Inst{23}    = addr{8};      // U bit
2328     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2329     let Inst{19-16} = addr{12-9};   // Rn
2330     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2331     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2332     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode3";
2333     let DecoderMethod = "DecodeAddrMode3Instruction";
2334   }
2335   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2336                         (ins addr_offset_none:$addr, am3offset:$offset),
2337                         IndexModePost, LdMiscFrm, itin,
2338                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2339                         []> {
2340     bits<10> offset;
2341     bits<4> addr;
2342     let Inst{23}    = offset{8};      // U bit
2343     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2344     let Inst{19-16} = addr;
2345     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2346     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2347     let DecoderMethod = "DecodeAddrMode3Instruction";
2348   }
2349 }
2350
2351 let mayLoad = 1, neverHasSideEffects = 1 in {
2352 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2353 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2354 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2355 let hasExtraDefRegAllocReq = 1 in {
2356 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2357                           (ins addrmode3:$addr), IndexModePre,
2358                           LdMiscFrm, IIC_iLoad_d_ru,
2359                           "ldrd", "\t$Rt, $Rt2, $addr!",
2360                           "$addr.base = $Rn_wb", []> {
2361   bits<14> addr;
2362   let Inst{23}    = addr{8};      // U bit
2363   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2364   let Inst{19-16} = addr{12-9};   // Rn
2365   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2366   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2367   let DecoderMethod = "DecodeAddrMode3Instruction";
2368   let AsmMatchConverter = "cvtLdrdPre";
2369 }
2370 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2371                           (ins addr_offset_none:$addr, am3offset:$offset),
2372                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2373                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2374                           "$addr.base = $Rn_wb", []> {
2375   bits<10> offset;
2376   bits<4> addr;
2377   let Inst{23}    = offset{8};      // U bit
2378   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2379   let Inst{19-16} = addr;
2380   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2381   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2382   let DecoderMethod = "DecodeAddrMode3Instruction";
2383 }
2384 } // hasExtraDefRegAllocReq = 1
2385 } // mayLoad = 1, neverHasSideEffects = 1
2386
2387 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2388 let mayLoad = 1, neverHasSideEffects = 1 in {
2389 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2390                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2391                     IndexModePost, LdFrm, IIC_iLoad_ru,
2392                     "ldrt", "\t$Rt, $addr, $offset",
2393                     "$addr.base = $Rn_wb", []> {
2394   // {12}     isAdd
2395   // {11-0}   imm12/Rm
2396   bits<14> offset;
2397   bits<4> addr;
2398   let Inst{25} = 1;
2399   let Inst{23} = offset{12};
2400   let Inst{21} = 1; // overwrite
2401   let Inst{19-16} = addr;
2402   let Inst{11-5} = offset{11-5};
2403   let Inst{4} = 0;
2404   let Inst{3-0} = offset{3-0};
2405   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2406 }
2407
2408 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2409                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2410                    IndexModePost, LdFrm, IIC_iLoad_ru,
2411                    "ldrt", "\t$Rt, $addr, $offset",
2412                    "$addr.base = $Rn_wb", []> {
2413   // {12}     isAdd
2414   // {11-0}   imm12/Rm
2415   bits<14> offset;
2416   bits<4> addr;
2417   let Inst{25} = 0;
2418   let Inst{23} = offset{12};
2419   let Inst{21} = 1; // overwrite
2420   let Inst{19-16} = addr;
2421   let Inst{11-0} = offset{11-0};
2422   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2423 }
2424
2425 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2426                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2427                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2428                      "ldrbt", "\t$Rt, $addr, $offset",
2429                      "$addr.base = $Rn_wb", []> {
2430   // {12}     isAdd
2431   // {11-0}   imm12/Rm
2432   bits<14> offset;
2433   bits<4> addr;
2434   let Inst{25} = 1;
2435   let Inst{23} = offset{12};
2436   let Inst{21} = 1; // overwrite
2437   let Inst{19-16} = addr;
2438   let Inst{11-5} = offset{11-5};
2439   let Inst{4} = 0;
2440   let Inst{3-0} = offset{3-0};
2441   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2442 }
2443
2444 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2445                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2446                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2447                     "ldrbt", "\t$Rt, $addr, $offset",
2448                     "$addr.base = $Rn_wb", []> {
2449   // {12}     isAdd
2450   // {11-0}   imm12/Rm
2451   bits<14> offset;
2452   bits<4> addr;
2453   let Inst{25} = 0;
2454   let Inst{23} = offset{12};
2455   let Inst{21} = 1; // overwrite
2456   let Inst{19-16} = addr;
2457   let Inst{11-0} = offset{11-0};
2458   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2459 }
2460
2461 multiclass AI3ldrT<bits<4> op, string opc> {
2462   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2463                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2464                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2465                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2466     bits<9> offset;
2467     let Inst{23} = offset{8};
2468     let Inst{22} = 1;
2469     let Inst{11-8} = offset{7-4};
2470     let Inst{3-0} = offset{3-0};
2471     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2472   }
2473   def r : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2474                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2475                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2476                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2477     bits<5> Rm;
2478     let Inst{23} = Rm{4};
2479     let Inst{22} = 0;
2480     let Inst{11-8} = 0;
2481     let Inst{3-0} = Rm{3-0};
2482     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2483   }
2484 }
2485
2486 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2487 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2488 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2489 }
2490
2491 // Store
2492
2493 // Stores with truncate
2494 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2495                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2496                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2497
2498 // Store doubleword
2499 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2500 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2501                StMiscFrm, IIC_iStore_d_r,
2502                "strd", "\t$Rt, $src2, $addr", []>,
2503            Requires<[IsARM, HasV5TE]> {
2504   let Inst{21} = 0;
2505 }
2506
2507 // Indexed stores
2508 multiclass AI2_stridx<bit isByte, string opc,
2509                       InstrItinClass iii, InstrItinClass iir> {
2510   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2511                             (ins GPR:$Rt, addrmode_imm12:$addr), IndexModePre,
2512                             StFrm, iii,
2513                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2514     bits<17> addr;
2515     let Inst{25} = 0;
2516     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2517     let Inst{19-16} = addr{16-13};  // Rn
2518     let Inst{11-0}  = addr{11-0};   // imm12
2519     let AsmMatchConverter = "cvtStWriteBackRegAddrModeImm12";
2520     let DecoderMethod = "DecodeSTRPreImm";
2521   }
2522
2523   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2524                       (ins GPR:$Rt, ldst_so_reg:$addr),
2525                       IndexModePre, StFrm, iir,
2526                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2527     bits<17> addr;
2528     let Inst{25} = 1;
2529     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2530     let Inst{19-16} = addr{16-13}; // Rn
2531     let Inst{11-0}  = addr{11-0};
2532     let Inst{4}     = 0;           // Inst{4} = 0
2533     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2534     let DecoderMethod = "DecodeSTRPreReg";
2535   }
2536   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2537                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2538                 IndexModePost, StFrm, iir,
2539                 opc, "\t$Rt, $addr, $offset",
2540                 "$addr.base = $Rn_wb", []> {
2541      // {12}     isAdd
2542      // {11-0}   imm12/Rm
2543      bits<14> offset;
2544      bits<4> addr;
2545      let Inst{25} = 1;
2546      let Inst{23} = offset{12};
2547      let Inst{19-16} = addr;
2548      let Inst{11-0} = offset{11-0};
2549
2550     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2551    }
2552
2553    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2554                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2555                 IndexModePost, StFrm, iii,
2556                 opc, "\t$Rt, $addr, $offset",
2557                 "$addr.base = $Rn_wb", []> {
2558     // {12}     isAdd
2559     // {11-0}   imm12/Rm
2560     bits<14> offset;
2561     bits<4> addr;
2562     let Inst{25} = 0;
2563     let Inst{23} = offset{12};
2564     let Inst{19-16} = addr;
2565     let Inst{11-0} = offset{11-0};
2566
2567     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2568   }
2569 }
2570
2571 let mayStore = 1, neverHasSideEffects = 1 in {
2572 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2573 // IIC_iStore_siu depending on whether it the offset register is shifted.
2574 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2575 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2576 }
2577
2578 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2579                          am2offset_reg:$offset),
2580              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2581                            am2offset_reg:$offset)>;
2582 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2583                          am2offset_imm:$offset),
2584              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2585                            am2offset_imm:$offset)>;
2586 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2587                              am2offset_reg:$offset),
2588              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2589                             am2offset_reg:$offset)>;
2590 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2591                              am2offset_imm:$offset),
2592              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2593                             am2offset_imm:$offset)>;
2594
2595 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2596 // put the patterns on the instruction definitions directly as ISel wants
2597 // the address base and offset to be separate operands, not a single
2598 // complex operand like we represent the instructions themselves. The
2599 // pseudos map between the two.
2600 let usesCustomInserter = 1,
2601     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2602 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2603                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2604                4, IIC_iStore_ru,
2605             [(set GPR:$Rn_wb,
2606                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2607 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2608                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2609                4, IIC_iStore_ru,
2610             [(set GPR:$Rn_wb,
2611                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2612 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2613                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2614                4, IIC_iStore_ru,
2615             [(set GPR:$Rn_wb,
2616                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2617 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2618                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2619                4, IIC_iStore_ru,
2620             [(set GPR:$Rn_wb,
2621                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2622 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2623                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2624                4, IIC_iStore_ru,
2625             [(set GPR:$Rn_wb,
2626                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2627 }
2628
2629
2630
2631 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2632                            (ins GPR:$Rt, addrmode3:$addr), IndexModePre,
2633                            StMiscFrm, IIC_iStore_bh_ru,
2634                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2635   bits<14> addr;
2636   let Inst{23}    = addr{8};      // U bit
2637   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2638   let Inst{19-16} = addr{12-9};   // Rn
2639   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2640   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2641   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2642   let DecoderMethod = "DecodeAddrMode3Instruction";
2643 }
2644
2645 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2646                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2647                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2648                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2649                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2650                                                       addr_offset_none:$addr,
2651                                                       am3offset:$offset))]> {
2652   bits<10> offset;
2653   bits<4> addr;
2654   let Inst{23}    = offset{8};      // U bit
2655   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2656   let Inst{19-16} = addr;
2657   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2658   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2659   let DecoderMethod = "DecodeAddrMode3Instruction";
2660 }
2661
2662 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2663 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2664                           (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2665                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2666                           "strd", "\t$Rt, $Rt2, $addr!",
2667                           "$addr.base = $Rn_wb", []> {
2668   bits<14> addr;
2669   let Inst{23}    = addr{8};      // U bit
2670   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2671   let Inst{19-16} = addr{12-9};   // Rn
2672   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2673   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2674   let DecoderMethod = "DecodeAddrMode3Instruction";
2675   let AsmMatchConverter = "cvtStrdPre";
2676 }
2677
2678 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2679                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2680                                am3offset:$offset),
2681                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2682                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2683                           "$addr.base = $Rn_wb", []> {
2684   bits<10> offset;
2685   bits<4> addr;
2686   let Inst{23}    = offset{8};      // U bit
2687   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2688   let Inst{19-16} = addr;
2689   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2690   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2691   let DecoderMethod = "DecodeAddrMode3Instruction";
2692 }
2693 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2694
2695 // STRT, STRBT, and STRHT
2696
2697 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2698                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2699                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2700                    "strbt", "\t$Rt, $addr, $offset",
2701                    "$addr.base = $Rn_wb", []> {
2702   // {12}     isAdd
2703   // {11-0}   imm12/Rm
2704   bits<14> offset;
2705   bits<4> addr;
2706   let Inst{25} = 1;
2707   let Inst{23} = offset{12};
2708   let Inst{21} = 1; // overwrite
2709   let Inst{19-16} = addr;
2710   let Inst{11-5} = offset{11-5};
2711   let Inst{4} = 0;
2712   let Inst{3-0} = offset{3-0};
2713   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2714 }
2715
2716 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2717                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2718                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2719                    "strbt", "\t$Rt, $addr, $offset",
2720                    "$addr.base = $Rn_wb", []> {
2721   // {12}     isAdd
2722   // {11-0}   imm12/Rm
2723   bits<14> offset;
2724   bits<4> addr;
2725   let Inst{25} = 0;
2726   let Inst{23} = offset{12};
2727   let Inst{21} = 1; // overwrite
2728   let Inst{19-16} = addr;
2729   let Inst{11-0} = offset{11-0};
2730   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2731 }
2732
2733 let mayStore = 1, neverHasSideEffects = 1 in {
2734 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2735                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2736                    IndexModePost, StFrm, IIC_iStore_ru,
2737                    "strt", "\t$Rt, $addr, $offset",
2738                    "$addr.base = $Rn_wb", []> {
2739   // {12}     isAdd
2740   // {11-0}   imm12/Rm
2741   bits<14> offset;
2742   bits<4> addr;
2743   let Inst{25} = 1;
2744   let Inst{23} = offset{12};
2745   let Inst{21} = 1; // overwrite
2746   let Inst{19-16} = addr;
2747   let Inst{11-5} = offset{11-5};
2748   let Inst{4} = 0;
2749   let Inst{3-0} = offset{3-0};
2750   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2751 }
2752
2753 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2754                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2755                    IndexModePost, StFrm, IIC_iStore_ru,
2756                    "strt", "\t$Rt, $addr, $offset",
2757                    "$addr.base = $Rn_wb", []> {
2758   // {12}     isAdd
2759   // {11-0}   imm12/Rm
2760   bits<14> offset;
2761   bits<4> addr;
2762   let Inst{25} = 0;
2763   let Inst{23} = offset{12};
2764   let Inst{21} = 1; // overwrite
2765   let Inst{19-16} = addr;
2766   let Inst{11-0} = offset{11-0};
2767   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2768 }
2769 }
2770
2771
2772 multiclass AI3strT<bits<4> op, string opc> {
2773   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2774                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2775                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2776                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2777     bits<9> offset;
2778     let Inst{23} = offset{8};
2779     let Inst{22} = 1;
2780     let Inst{11-8} = offset{7-4};
2781     let Inst{3-0} = offset{3-0};
2782     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2783   }
2784   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2785                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2786                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2787                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2788     bits<5> Rm;
2789     let Inst{23} = Rm{4};
2790     let Inst{22} = 0;
2791     let Inst{11-8} = 0;
2792     let Inst{3-0} = Rm{3-0};
2793     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2794   }
2795 }
2796
2797
2798 defm STRHT : AI3strT<0b1011, "strht">;
2799
2800
2801 //===----------------------------------------------------------------------===//
2802 //  Load / store multiple Instructions.
2803 //
2804
2805 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2806                          InstrItinClass itin, InstrItinClass itin_upd> {
2807   // IA is the default, so no need for an explicit suffix on the
2808   // mnemonic here. Without it is the cannonical spelling.
2809   def IA :
2810     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2811          IndexModeNone, f, itin,
2812          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2813     let Inst{24-23} = 0b01;       // Increment After
2814     let Inst{22}    = P_bit;
2815     let Inst{21}    = 0;          // No writeback
2816     let Inst{20}    = L_bit;
2817   }
2818   def IA_UPD :
2819     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2820          IndexModeUpd, f, itin_upd,
2821          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2822     let Inst{24-23} = 0b01;       // Increment After
2823     let Inst{22}    = P_bit;
2824     let Inst{21}    = 1;          // Writeback
2825     let Inst{20}    = L_bit;
2826
2827     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2828   }
2829   def DA :
2830     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2831          IndexModeNone, f, itin,
2832          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2833     let Inst{24-23} = 0b00;       // Decrement After
2834     let Inst{22}    = P_bit;
2835     let Inst{21}    = 0;          // No writeback
2836     let Inst{20}    = L_bit;
2837   }
2838   def DA_UPD :
2839     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2840          IndexModeUpd, f, itin_upd,
2841          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2842     let Inst{24-23} = 0b00;       // Decrement After
2843     let Inst{22}    = P_bit;
2844     let Inst{21}    = 1;          // Writeback
2845     let Inst{20}    = L_bit;
2846
2847     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2848   }
2849   def DB :
2850     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2851          IndexModeNone, f, itin,
2852          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2853     let Inst{24-23} = 0b10;       // Decrement Before
2854     let Inst{22}    = P_bit;
2855     let Inst{21}    = 0;          // No writeback
2856     let Inst{20}    = L_bit;
2857   }
2858   def DB_UPD :
2859     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2860          IndexModeUpd, f, itin_upd,
2861          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2862     let Inst{24-23} = 0b10;       // Decrement Before
2863     let Inst{22}    = P_bit;
2864     let Inst{21}    = 1;          // Writeback
2865     let Inst{20}    = L_bit;
2866
2867     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2868   }
2869   def IB :
2870     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2871          IndexModeNone, f, itin,
2872          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2873     let Inst{24-23} = 0b11;       // Increment Before
2874     let Inst{22}    = P_bit;
2875     let Inst{21}    = 0;          // No writeback
2876     let Inst{20}    = L_bit;
2877   }
2878   def IB_UPD :
2879     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2880          IndexModeUpd, f, itin_upd,
2881          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2882     let Inst{24-23} = 0b11;       // Increment Before
2883     let Inst{22}    = P_bit;
2884     let Inst{21}    = 1;          // Writeback
2885     let Inst{20}    = L_bit;
2886
2887     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2888   }
2889 }
2890
2891 let neverHasSideEffects = 1 in {
2892
2893 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2894 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2895                          IIC_iLoad_mu>;
2896
2897 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2898 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2899                          IIC_iStore_mu>;
2900
2901 } // neverHasSideEffects
2902
2903 // FIXME: remove when we have a way to marking a MI with these properties.
2904 // FIXME: Should pc be an implicit operand like PICADD, etc?
2905 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2906     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2907 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2908                                                  reglist:$regs, variable_ops),
2909                      4, IIC_iLoad_mBr, [],
2910                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2911       RegConstraint<"$Rn = $wb">;
2912
2913 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2914 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2915                                IIC_iLoad_mu>;
2916
2917 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2918 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2919                                IIC_iStore_mu>;
2920
2921
2922
2923 //===----------------------------------------------------------------------===//
2924 //  Move Instructions.
2925 //
2926
2927 let neverHasSideEffects = 1 in
2928 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2929                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2930   bits<4> Rd;
2931   bits<4> Rm;
2932
2933   let Inst{19-16} = 0b0000;
2934   let Inst{11-4} = 0b00000000;
2935   let Inst{25} = 0;
2936   let Inst{3-0} = Rm;
2937   let Inst{15-12} = Rd;
2938 }
2939
2940 def : ARMInstAlias<"movs${p} $Rd, $Rm",
2941                    (MOVr GPR:$Rd, GPR:$Rm, pred:$p, CPSR)>;
2942
2943 // A version for the smaller set of tail call registers.
2944 let neverHasSideEffects = 1 in
2945 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2946                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2947   bits<4> Rd;
2948   bits<4> Rm;
2949
2950   let Inst{11-4} = 0b00000000;
2951   let Inst{25} = 0;
2952   let Inst{3-0} = Rm;
2953   let Inst{15-12} = Rd;
2954 }
2955
2956 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2957                 DPSoRegRegFrm, IIC_iMOVsr,
2958                 "mov", "\t$Rd, $src",
2959                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP {
2960   bits<4> Rd;
2961   bits<12> src;
2962   let Inst{15-12} = Rd;
2963   let Inst{19-16} = 0b0000;
2964   let Inst{11-8} = src{11-8};
2965   let Inst{7} = 0;
2966   let Inst{6-5} = src{6-5};
2967   let Inst{4} = 1;
2968   let Inst{3-0} = src{3-0};
2969   let Inst{25} = 0;
2970 }
2971
2972 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2973                 DPSoRegImmFrm, IIC_iMOVsr,
2974                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2975                 UnaryDP {
2976   bits<4> Rd;
2977   bits<12> src;
2978   let Inst{15-12} = Rd;
2979   let Inst{19-16} = 0b0000;
2980   let Inst{11-5} = src{11-5};
2981   let Inst{4} = 0;
2982   let Inst{3-0} = src{3-0};
2983   let Inst{25} = 0;
2984 }
2985
2986 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2987 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2988                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2989   bits<4> Rd;
2990   bits<12> imm;
2991   let Inst{25} = 1;
2992   let Inst{15-12} = Rd;
2993   let Inst{19-16} = 0b0000;
2994   let Inst{11-0} = imm;
2995 }
2996
2997 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2998 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2999                  DPFrm, IIC_iMOVi,
3000                  "movw", "\t$Rd, $imm",
3001                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3002                  Requires<[IsARM, HasV6T2]>, UnaryDP {
3003   bits<4> Rd;
3004   bits<16> imm;
3005   let Inst{15-12} = Rd;
3006   let Inst{11-0}  = imm{11-0};
3007   let Inst{19-16} = imm{15-12};
3008   let Inst{20} = 0;
3009   let Inst{25} = 1;
3010   let DecoderMethod = "DecodeArmMOVTWInstruction";
3011 }
3012
3013 def : InstAlias<"mov${p} $Rd, $imm",
3014                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3015         Requires<[IsARM]>;
3016
3017 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3018                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
3019
3020 let Constraints = "$src = $Rd" in {
3021 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3022                   (ins GPR:$src, imm0_65535_expr:$imm),
3023                   DPFrm, IIC_iMOVi,
3024                   "movt", "\t$Rd, $imm",
3025                   [(set GPRnopc:$Rd,
3026                         (or (and GPR:$src, 0xffff),
3027                             lo16AllZero:$imm))]>, UnaryDP,
3028                   Requires<[IsARM, HasV6T2]> {
3029   bits<4> Rd;
3030   bits<16> imm;
3031   let Inst{15-12} = Rd;
3032   let Inst{11-0}  = imm{11-0};
3033   let Inst{19-16} = imm{15-12};
3034   let Inst{20} = 0;
3035   let Inst{25} = 1;
3036   let DecoderMethod = "DecodeArmMOVTWInstruction";
3037 }
3038
3039 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3040                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
3041
3042 } // Constraints
3043
3044 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3045       Requires<[IsARM, HasV6T2]>;
3046
3047 let Uses = [CPSR] in
3048 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3049                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3050                     Requires<[IsARM]>;
3051
3052 // These aren't really mov instructions, but we have to define them this way
3053 // due to flag operands.
3054
3055 let Defs = [CPSR] in {
3056 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3057                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3058                       Requires<[IsARM]>;
3059 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3060                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3061                       Requires<[IsARM]>;
3062 }
3063
3064 //===----------------------------------------------------------------------===//
3065 //  Extend Instructions.
3066 //
3067
3068 // Sign extenders
3069
3070 def SXTB  : AI_ext_rrot<0b01101010,
3071                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3072 def SXTH  : AI_ext_rrot<0b01101011,
3073                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3074
3075 def SXTAB : AI_exta_rrot<0b01101010,
3076                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3077 def SXTAH : AI_exta_rrot<0b01101011,
3078                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3079
3080 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3081
3082 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3083
3084 // Zero extenders
3085
3086 let AddedComplexity = 16 in {
3087 def UXTB   : AI_ext_rrot<0b01101110,
3088                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3089 def UXTH   : AI_ext_rrot<0b01101111,
3090                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3091 def UXTB16 : AI_ext_rrot<0b01101100,
3092                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3093
3094 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3095 //        The transformation should probably be done as a combiner action
3096 //        instead so we can include a check for masking back in the upper
3097 //        eight bits of the source into the lower eight bits of the result.
3098 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3099 //               (UXTB16r_rot GPR:$Src, 3)>;
3100 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3101                (UXTB16 GPR:$Src, 1)>;
3102
3103 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3104                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3105 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3106                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3107 }
3108
3109 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3110 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3111
3112
3113 def SBFX  : I<(outs GPRnopc:$Rd),
3114               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3115                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3116                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3117                Requires<[IsARM, HasV6T2]> {
3118   bits<4> Rd;
3119   bits<4> Rn;
3120   bits<5> lsb;
3121   bits<5> width;
3122   let Inst{27-21} = 0b0111101;
3123   let Inst{6-4}   = 0b101;
3124   let Inst{20-16} = width;
3125   let Inst{15-12} = Rd;
3126   let Inst{11-7}  = lsb;
3127   let Inst{3-0}   = Rn;
3128 }
3129
3130 def UBFX  : I<(outs GPR:$Rd),
3131               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3132                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3133                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3134                Requires<[IsARM, HasV6T2]> {
3135   bits<4> Rd;
3136   bits<4> Rn;
3137   bits<5> lsb;
3138   bits<5> width;
3139   let Inst{27-21} = 0b0111111;
3140   let Inst{6-4}   = 0b101;
3141   let Inst{20-16} = width;
3142   let Inst{15-12} = Rd;
3143   let Inst{11-7}  = lsb;
3144   let Inst{3-0}   = Rn;
3145 }
3146
3147 //===----------------------------------------------------------------------===//
3148 //  Arithmetic Instructions.
3149 //
3150
3151 defm ADD  : AsI1_bin_irs<0b0100, "add",
3152                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3153                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
3154 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3155                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3156                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
3157
3158 // ADD and SUB with 's' bit set.
3159 //
3160 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3161 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3162 // AdjustInstrPostInstrSelection where we determine whether or not to
3163 // set the "s" bit based on CPSR liveness.
3164 //
3165 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3166 // support for an optional CPSR definition that corresponds to the DAG
3167 // node's second value. We can then eliminate the implicit def of CPSR.
3168 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3169                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3170 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3171                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3172
3173 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3174                   BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>,
3175                           "ADC", 1>;
3176 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3177                   BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>,
3178                           "SBC">;
3179
3180 defm RSB  : AsI1_rbin_irs <0b0011, "rsb",
3181                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3182                          BinOpFrag<(sub node:$LHS, node:$RHS)>, "RSB">;
3183
3184 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3185 // CPSR and the implicit def of CPSR is not needed.
3186 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3187                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3188
3189 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3190                   BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>,
3191                        "RSC">;
3192
3193 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3194 // The assume-no-carry-in form uses the negation of the input since add/sub
3195 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3196 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3197 // details.
3198 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3199              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3200 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3201              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3202
3203 // The with-carry-in form matches bitwise not instead of the negation.
3204 // Effectively, the inverse interpretation of the carry flag already accounts
3205 // for part of the negation.
3206 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3207              (SBCri   GPR:$src, so_imm_not:$imm)>;
3208
3209 // Note: These are implemented in C++ code, because they have to generate
3210 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3211 // cannot produce.
3212 // (mul X, 2^n+1) -> (add (X << n), X)
3213 // (mul X, 2^n-1) -> (rsb X, (X << n))
3214
3215 // ARM Arithmetic Instruction
3216 // GPR:$dst = GPR:$a op GPR:$b
3217 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3218           list<dag> pattern = [],
3219           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3220           string asm = "\t$Rd, $Rn, $Rm">
3221   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
3222   bits<4> Rn;
3223   bits<4> Rd;
3224   bits<4> Rm;
3225   let Inst{27-20} = op27_20;
3226   let Inst{11-4} = op11_4;
3227   let Inst{19-16} = Rn;
3228   let Inst{15-12} = Rd;
3229   let Inst{3-0}   = Rm;
3230 }
3231
3232 // Saturating add/subtract
3233
3234 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3235                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3236                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3237 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3238                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3239                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3240 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3241                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3242                   "\t$Rd, $Rm, $Rn">;
3243 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3244                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3245                   "\t$Rd, $Rm, $Rn">;
3246
3247 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3248 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3249 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3250 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3251 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3252 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3253 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3254 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3255 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3256 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3257 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3258 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3259
3260 // Signed/Unsigned add/subtract
3261
3262 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3263 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3264 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3265 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3266 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3267 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3268 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3269 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3270 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3271 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3272 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3273 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3274
3275 // Signed/Unsigned halving add/subtract
3276
3277 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3278 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3279 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3280 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3281 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3282 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3283 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3284 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3285 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3286 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3287 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3288 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3289
3290 // Unsigned Sum of Absolute Differences [and Accumulate].
3291
3292 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3293                 MulFrm /* for convenience */, NoItinerary, "usad8",
3294                 "\t$Rd, $Rn, $Rm", []>,
3295              Requires<[IsARM, HasV6]> {
3296   bits<4> Rd;
3297   bits<4> Rn;
3298   bits<4> Rm;
3299   let Inst{27-20} = 0b01111000;
3300   let Inst{15-12} = 0b1111;
3301   let Inst{7-4} = 0b0001;
3302   let Inst{19-16} = Rd;
3303   let Inst{11-8} = Rm;
3304   let Inst{3-0} = Rn;
3305 }
3306 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3307                 MulFrm /* for convenience */, NoItinerary, "usada8",
3308                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3309              Requires<[IsARM, HasV6]> {
3310   bits<4> Rd;
3311   bits<4> Rn;
3312   bits<4> Rm;
3313   bits<4> Ra;
3314   let Inst{27-20} = 0b01111000;
3315   let Inst{7-4} = 0b0001;
3316   let Inst{19-16} = Rd;
3317   let Inst{15-12} = Ra;
3318   let Inst{11-8} = Rm;
3319   let Inst{3-0} = Rn;
3320 }
3321
3322 // Signed/Unsigned saturate
3323
3324 def SSAT : AI<(outs GPRnopc:$Rd),
3325               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3326               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3327   bits<4> Rd;
3328   bits<5> sat_imm;
3329   bits<4> Rn;
3330   bits<8> sh;
3331   let Inst{27-21} = 0b0110101;
3332   let Inst{5-4} = 0b01;
3333   let Inst{20-16} = sat_imm;
3334   let Inst{15-12} = Rd;
3335   let Inst{11-7} = sh{4-0};
3336   let Inst{6} = sh{5};
3337   let Inst{3-0} = Rn;
3338 }
3339
3340 def SSAT16 : AI<(outs GPRnopc:$Rd),
3341                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3342                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3343   bits<4> Rd;
3344   bits<4> sat_imm;
3345   bits<4> Rn;
3346   let Inst{27-20} = 0b01101010;
3347   let Inst{11-4} = 0b11110011;
3348   let Inst{15-12} = Rd;
3349   let Inst{19-16} = sat_imm;
3350   let Inst{3-0} = Rn;
3351 }
3352
3353 def USAT : AI<(outs GPRnopc:$Rd),
3354               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3355               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3356   bits<4> Rd;
3357   bits<5> sat_imm;
3358   bits<4> Rn;
3359   bits<8> sh;
3360   let Inst{27-21} = 0b0110111;
3361   let Inst{5-4} = 0b01;
3362   let Inst{15-12} = Rd;
3363   let Inst{11-7} = sh{4-0};
3364   let Inst{6} = sh{5};
3365   let Inst{20-16} = sat_imm;
3366   let Inst{3-0} = Rn;
3367 }
3368
3369 def USAT16 : AI<(outs GPRnopc:$Rd),
3370                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3371                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3372   bits<4> Rd;
3373   bits<4> sat_imm;
3374   bits<4> Rn;
3375   let Inst{27-20} = 0b01101110;
3376   let Inst{11-4} = 0b11110011;
3377   let Inst{15-12} = Rd;
3378   let Inst{19-16} = sat_imm;
3379   let Inst{3-0} = Rn;
3380 }
3381
3382 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3383                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3384 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3385                (USAT imm:$pos, GPRnopc:$a, 0)>;
3386
3387 //===----------------------------------------------------------------------===//
3388 //  Bitwise Instructions.
3389 //
3390
3391 defm AND   : AsI1_bin_irs<0b0000, "and",
3392                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3393                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
3394 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3395                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3396                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
3397 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3398                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3399                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
3400 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3401                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3402                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
3403
3404 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3405 // like in the actual instruction encoding. The complexity of mapping the mask
3406 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3407 // instruction description.
3408 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3409                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3410                "bfc", "\t$Rd, $imm", "$src = $Rd",
3411                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3412                Requires<[IsARM, HasV6T2]> {
3413   bits<4> Rd;
3414   bits<10> imm;
3415   let Inst{27-21} = 0b0111110;
3416   let Inst{6-0}   = 0b0011111;
3417   let Inst{15-12} = Rd;
3418   let Inst{11-7}  = imm{4-0}; // lsb
3419   let Inst{20-16} = imm{9-5}; // msb
3420 }
3421
3422 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3423 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3424           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3425           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3426           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3427                            bf_inv_mask_imm:$imm))]>,
3428           Requires<[IsARM, HasV6T2]> {
3429   bits<4> Rd;
3430   bits<4> Rn;
3431   bits<10> imm;
3432   let Inst{27-21} = 0b0111110;
3433   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3434   let Inst{15-12} = Rd;
3435   let Inst{11-7}  = imm{4-0}; // lsb
3436   let Inst{20-16} = imm{9-5}; // width
3437   let Inst{3-0}   = Rn;
3438 }
3439
3440 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3441                   "mvn", "\t$Rd, $Rm",
3442                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
3443   bits<4> Rd;
3444   bits<4> Rm;
3445   let Inst{25} = 0;
3446   let Inst{19-16} = 0b0000;
3447   let Inst{11-4} = 0b00000000;
3448   let Inst{15-12} = Rd;
3449   let Inst{3-0} = Rm;
3450 }
3451 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3452                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3453                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
3454   bits<4> Rd;
3455   bits<12> shift;
3456   let Inst{25} = 0;
3457   let Inst{19-16} = 0b0000;
3458   let Inst{15-12} = Rd;
3459   let Inst{11-5} = shift{11-5};
3460   let Inst{4} = 0;
3461   let Inst{3-0} = shift{3-0};
3462 }
3463 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3464                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3465                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
3466   bits<4> Rd;
3467   bits<12> shift;
3468   let Inst{25} = 0;
3469   let Inst{19-16} = 0b0000;
3470   let Inst{15-12} = Rd;
3471   let Inst{11-8} = shift{11-8};
3472   let Inst{7} = 0;
3473   let Inst{6-5} = shift{6-5};
3474   let Inst{4} = 1;
3475   let Inst{3-0} = shift{3-0};
3476 }
3477 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3478 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3479                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3480                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
3481   bits<4> Rd;
3482   bits<12> imm;
3483   let Inst{25} = 1;
3484   let Inst{19-16} = 0b0000;
3485   let Inst{15-12} = Rd;
3486   let Inst{11-0} = imm;
3487 }
3488
3489 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3490              (BICri GPR:$src, so_imm_not:$imm)>;
3491
3492 //===----------------------------------------------------------------------===//
3493 //  Multiply Instructions.
3494 //
3495 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3496              string opc, string asm, list<dag> pattern>
3497   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3498   bits<4> Rd;
3499   bits<4> Rm;
3500   bits<4> Rn;
3501   let Inst{19-16} = Rd;
3502   let Inst{11-8}  = Rm;
3503   let Inst{3-0}   = Rn;
3504 }
3505 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3506              string opc, string asm, list<dag> pattern>
3507   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3508   bits<4> RdLo;
3509   bits<4> RdHi;
3510   bits<4> Rm;
3511   bits<4> Rn;
3512   let Inst{19-16} = RdHi;
3513   let Inst{15-12} = RdLo;
3514   let Inst{11-8}  = Rm;
3515   let Inst{3-0}   = Rn;
3516 }
3517
3518 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3519 //        property. Remove them when it's possible to add those properties
3520 //        on an individual MachineInstr, not just an instuction description.
3521 let isCommutable = 1 in {
3522 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3523                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3524                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
3525                    Requires<[IsARM, HasV6]> {
3526   let Inst{15-12} = 0b0000;
3527 }
3528
3529 let Constraints = "@earlyclobber $Rd" in
3530 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
3531                                             pred:$p, cc_out:$s),
3532                           4, IIC_iMUL32,
3533                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
3534                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3535                         Requires<[IsARM, NoV6]>;
3536 }
3537
3538 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3539                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3540                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3541                    Requires<[IsARM, HasV6]> {
3542   bits<4> Ra;
3543   let Inst{15-12} = Ra;
3544 }
3545
3546 let Constraints = "@earlyclobber $Rd" in
3547 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3548                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3549                           4, IIC_iMAC32,
3550                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3551                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3552                         Requires<[IsARM, NoV6]>;
3553
3554 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3555                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3556                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3557                    Requires<[IsARM, HasV6T2]> {
3558   bits<4> Rd;
3559   bits<4> Rm;
3560   bits<4> Rn;
3561   bits<4> Ra;
3562   let Inst{19-16} = Rd;
3563   let Inst{15-12} = Ra;
3564   let Inst{11-8}  = Rm;
3565   let Inst{3-0}   = Rn;
3566 }
3567
3568 // Extra precision multiplies with low / high results
3569 let neverHasSideEffects = 1 in {
3570 let isCommutable = 1 in {
3571 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3572                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3573                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3574                     Requires<[IsARM, HasV6]>;
3575
3576 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3577                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3578                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3579                     Requires<[IsARM, HasV6]>;
3580
3581 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3582 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3583                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3584                             4, IIC_iMUL64, [],
3585           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3586                            Requires<[IsARM, NoV6]>;
3587
3588 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3589                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3590                             4, IIC_iMUL64, [],
3591           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3592                            Requires<[IsARM, NoV6]>;
3593 }
3594 }
3595
3596 // Multiply + accumulate
3597 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3598                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3599                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3600                     Requires<[IsARM, HasV6]>;
3601 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3602                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3603                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3604                     Requires<[IsARM, HasV6]>;
3605
3606 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3607                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3608                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3609                     Requires<[IsARM, HasV6]> {
3610   bits<4> RdLo;
3611   bits<4> RdHi;
3612   bits<4> Rm;
3613   bits<4> Rn;
3614   let Inst{19-16} = RdHi;
3615   let Inst{15-12} = RdLo;
3616   let Inst{11-8}  = Rm;
3617   let Inst{3-0}   = Rn;
3618 }
3619
3620 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3621 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3622                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3623                               4, IIC_iMAC64, [],
3624           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3625                            Requires<[IsARM, NoV6]>;
3626 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3627                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3628                               4, IIC_iMAC64, [],
3629           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3630                            Requires<[IsARM, NoV6]>;
3631 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3632                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3633                               4, IIC_iMAC64, [],
3634           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3635                            Requires<[IsARM, NoV6]>;
3636 }
3637
3638 } // neverHasSideEffects
3639
3640 // Most significant word multiply
3641 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3642                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3643                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3644             Requires<[IsARM, HasV6]> {
3645   let Inst{15-12} = 0b1111;
3646 }
3647
3648 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3649                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3650             Requires<[IsARM, HasV6]> {
3651   let Inst{15-12} = 0b1111;
3652 }
3653
3654 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3655                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3656                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3657                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3658             Requires<[IsARM, HasV6]>;
3659
3660 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3661                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3662                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3663             Requires<[IsARM, HasV6]>;
3664
3665 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3666                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3667                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3668                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3669             Requires<[IsARM, HasV6]>;
3670
3671 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3672                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3673                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3674             Requires<[IsARM, HasV6]>;
3675
3676 multiclass AI_smul<string opc, PatFrag opnode> {
3677   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3678               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3679               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3680                                       (sext_inreg GPR:$Rm, i16)))]>,
3681            Requires<[IsARM, HasV5TE]>;
3682
3683   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3684               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3685               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3686                                       (sra GPR:$Rm, (i32 16))))]>,
3687            Requires<[IsARM, HasV5TE]>;
3688
3689   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3690               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3691               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3692                                       (sext_inreg GPR:$Rm, i16)))]>,
3693            Requires<[IsARM, HasV5TE]>;
3694
3695   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3696               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3697               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3698                                       (sra GPR:$Rm, (i32 16))))]>,
3699             Requires<[IsARM, HasV5TE]>;
3700
3701   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3702               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3703               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3704                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3705            Requires<[IsARM, HasV5TE]>;
3706
3707   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3708               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3709               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3710                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3711             Requires<[IsARM, HasV5TE]>;
3712 }
3713
3714
3715 multiclass AI_smla<string opc, PatFrag opnode> {
3716   let DecoderMethod = "DecodeSMLAInstruction" in {
3717   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3718               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3719               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3720               [(set GPRnopc:$Rd, (add GPR:$Ra,
3721                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3722                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3723            Requires<[IsARM, HasV5TE]>;
3724
3725   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3726               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3727               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3728               [(set GPRnopc:$Rd,
3729                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3730                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3731            Requires<[IsARM, HasV5TE]>;
3732
3733   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3734               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3735               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3736               [(set GPRnopc:$Rd,
3737                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3738                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3739            Requires<[IsARM, HasV5TE]>;
3740
3741   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3742               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3743               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3744              [(set GPRnopc:$Rd,
3745                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3746                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3747             Requires<[IsARM, HasV5TE]>;
3748
3749   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3750               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3751               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3752               [(set GPRnopc:$Rd,
3753                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3754                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3755            Requires<[IsARM, HasV5TE]>;
3756
3757   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3758               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3759               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3760               [(set GPRnopc:$Rd,
3761                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3762                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3763             Requires<[IsARM, HasV5TE]>;
3764   }
3765 }
3766
3767 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3768 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3769
3770 // Halfword multiply accumulate long: SMLAL<x><y>.
3771 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3772                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3773                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3774               Requires<[IsARM, HasV5TE]>;
3775
3776 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3777                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3778                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3779               Requires<[IsARM, HasV5TE]>;
3780
3781 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3782                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3783                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3784               Requires<[IsARM, HasV5TE]>;
3785
3786 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3787                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3788                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3789               Requires<[IsARM, HasV5TE]>;
3790
3791 // Helper class for AI_smld.
3792 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3793                     InstrItinClass itin, string opc, string asm>
3794   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3795   bits<4> Rn;
3796   bits<4> Rm;
3797   let Inst{27-23} = 0b01110;
3798   let Inst{22}    = long;
3799   let Inst{21-20} = 0b00;
3800   let Inst{11-8}  = Rm;
3801   let Inst{7}     = 0;
3802   let Inst{6}     = sub;
3803   let Inst{5}     = swap;
3804   let Inst{4}     = 1;
3805   let Inst{3-0}   = Rn;
3806 }
3807 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3808                 InstrItinClass itin, string opc, string asm>
3809   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3810   bits<4> Rd;
3811   let Inst{15-12} = 0b1111;
3812   let Inst{19-16} = Rd;
3813 }
3814 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3815                 InstrItinClass itin, string opc, string asm>
3816   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3817   bits<4> Ra;
3818   bits<4> Rd;
3819   let Inst{19-16} = Rd;
3820   let Inst{15-12} = Ra;
3821 }
3822 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3823                   InstrItinClass itin, string opc, string asm>
3824   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3825   bits<4> RdLo;
3826   bits<4> RdHi;
3827   let Inst{19-16} = RdHi;
3828   let Inst{15-12} = RdLo;
3829 }
3830
3831 multiclass AI_smld<bit sub, string opc> {
3832
3833   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3834                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3835                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3836
3837   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3838                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3839                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3840
3841   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3842                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3843                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3844
3845   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3846                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3847                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3848
3849 }
3850
3851 defm SMLA : AI_smld<0, "smla">;
3852 defm SMLS : AI_smld<1, "smls">;
3853
3854 multiclass AI_sdml<bit sub, string opc> {
3855
3856   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3857                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3858   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3859                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3860 }
3861
3862 defm SMUA : AI_sdml<0, "smua">;
3863 defm SMUS : AI_sdml<1, "smus">;
3864
3865 //===----------------------------------------------------------------------===//
3866 //  Misc. Arithmetic Instructions.
3867 //
3868
3869 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3870               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3871               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3872
3873 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3874               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3875               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3876            Requires<[IsARM, HasV6T2]>;
3877
3878 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3879               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3880               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3881
3882 let AddedComplexity = 5 in
3883 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3884                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3885                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3886                Requires<[IsARM, HasV6]>;
3887
3888 let AddedComplexity = 5 in
3889 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3890                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3891                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3892                Requires<[IsARM, HasV6]>;
3893
3894 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3895                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3896                (REVSH GPR:$Rm)>;
3897
3898 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3899                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3900                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3901                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3902                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3903                                            0xFFFF0000)))]>,
3904                Requires<[IsARM, HasV6]>;
3905
3906 // Alternate cases for PKHBT where identities eliminate some nodes.
3907 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3908                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3909 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3910                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3911
3912 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3913 // will match the pattern below.
3914 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3915                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3916                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3917                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3918                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3919                                            0xFFFF)))]>,
3920                Requires<[IsARM, HasV6]>;
3921
3922 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3923 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3924 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3925                    (srl GPRnopc:$src2, imm16_31:$sh)),
3926                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
3927 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3928                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
3929                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
3930
3931 //===----------------------------------------------------------------------===//
3932 //  Comparison Instructions...
3933 //
3934
3935 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3936                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3937                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3938
3939 // ARMcmpZ can re-use the above instruction definitions.
3940 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3941              (CMPri   GPR:$src, so_imm:$imm)>;
3942 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3943              (CMPrr   GPR:$src, GPR:$rhs)>;
3944 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3945              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3946 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3947              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3948
3949 // FIXME: We have to be careful when using the CMN instruction and comparison
3950 // with 0. One would expect these two pieces of code should give identical
3951 // results:
3952 //
3953 //   rsbs r1, r1, 0
3954 //   cmp  r0, r1
3955 //   mov  r0, #0
3956 //   it   ls
3957 //   mov  r0, #1
3958 //
3959 // and:
3960 //
3961 //   cmn  r0, r1
3962 //   mov  r0, #0
3963 //   it   ls
3964 //   mov  r0, #1
3965 //
3966 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3967 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3968 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3969 // value of r0 and the carry bit (because the "carry bit" parameter to
3970 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3971 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3972 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3973 // parameter to AddWithCarry is defined as 0).
3974 //
3975 // When x is 0 and unsigned:
3976 //
3977 //    x = 0
3978 //   ~x = 0xFFFF FFFF
3979 //   ~x + 1 = 0x1 0000 0000
3980 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3981 //
3982 // Therefore, we should disable CMN when comparing against zero, until we can
3983 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3984 // when it's a comparison which doesn't look at the 'carry' flag).
3985 //
3986 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3987 //
3988 // This is related to <rdar://problem/7569620>.
3989 //
3990 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3991 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3992
3993 // Note that TST/TEQ don't set all the same flags that CMP does!
3994 defm TST  : AI1_cmp_irs<0b1000, "tst",
3995                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3996                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3997 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3998                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3999                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4000
4001 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
4002                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4003                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
4004
4005 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
4006 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
4007
4008 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4009              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
4010
4011 // Pseudo i64 compares for some floating point compares.
4012 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4013     Defs = [CPSR] in {
4014 def BCCi64 : PseudoInst<(outs),
4015     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4016      IIC_Br,
4017     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
4018
4019 def BCCZi64 : PseudoInst<(outs),
4020      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4021     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
4022 } // usesCustomInserter
4023
4024
4025 // Conditional moves
4026 // FIXME: should be able to write a pattern for ARMcmov, but can't use
4027 // a two-value operand where a dag node expects two operands. :(
4028 let neverHasSideEffects = 1 in {
4029 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
4030                            4, IIC_iCMOVr,
4031   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
4032       RegConstraint<"$false = $Rd">;
4033 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4034                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
4035                            4, IIC_iCMOVsr,
4036   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
4037                             imm:$cc, CCR:$ccr))*/]>,
4038       RegConstraint<"$false = $Rd">;
4039 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4040                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
4041                            4, IIC_iCMOVsr,
4042   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4043                             imm:$cc, CCR:$ccr))*/]>,
4044       RegConstraint<"$false = $Rd">;
4045
4046
4047 let isMoveImm = 1 in
4048 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
4049                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
4050                              4, IIC_iMOVi,
4051                              []>,
4052       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4053
4054 let isMoveImm = 1 in
4055 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4056                            (ins GPR:$false, so_imm:$imm, pred:$p),
4057                            4, IIC_iCMOVi,
4058    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
4059       RegConstraint<"$false = $Rd">;
4060
4061 // Two instruction predicate mov immediate.
4062 let isMoveImm = 1 in
4063 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
4064                                 (ins GPR:$false, i32imm:$src, pred:$p),
4065                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
4066
4067 let isMoveImm = 1 in
4068 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4069                            (ins GPR:$false, so_imm:$imm, pred:$p),
4070                            4, IIC_iCMOVi,
4071  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
4072                 RegConstraint<"$false = $Rd">;
4073
4074 let isCodeGenOnly = 1 in {
4075 // Conditional instructions
4076 multiclass AsI1_bincc_irs<bits<4> opcod, string opc,
4077                    InstrItinClass iii, InstrItinClass iir, InstrItinClass iis> {
4078   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
4079                iii, opc, "\t$Rd, $Rn, $imm", []>,
4080                RegConstraint<"$Rn = $Rd"> {
4081     bits<4> Rd;
4082     bits<4> Rn;
4083     bits<12> imm;
4084     let Inst{25} = 1;
4085     let Inst{19-16} = Rn;
4086     let Inst{15-12} = Rd;
4087     let Inst{11-0} = imm;
4088   }
4089   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
4090                iir, opc, "\t$Rd, $Rn, $Rm", []>,
4091                RegConstraint<"$Rn = $Rd"> {
4092     bits<4> Rd;
4093     bits<4> Rn;
4094     bits<4> Rm;
4095     let Inst{25} = 0;
4096     let Inst{19-16} = Rn;
4097     let Inst{15-12} = Rd;
4098     let Inst{11-4} = 0b00000000;
4099     let Inst{3-0} = Rm;
4100   }
4101
4102   def rsi : AsI1<opcod, (outs GPR:$Rd),
4103                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
4104                iis, opc, "\t$Rd, $Rn, $shift", []>,
4105                RegConstraint<"$Rn = $Rd"> {
4106     bits<4> Rd;
4107     bits<4> Rn;
4108     bits<12> shift;
4109     let Inst{25} = 0;
4110     let Inst{19-16} = Rn;
4111     let Inst{15-12} = Rd;
4112     let Inst{11-5} = shift{11-5};
4113     let Inst{4} = 0;
4114     let Inst{3-0} = shift{3-0};
4115   }
4116
4117   def rsr : AsI1<opcod, (outs GPR:$Rd),
4118                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
4119                iis, opc, "\t$Rd, $Rn, $shift", []>,
4120                RegConstraint<"$Rn = $Rd"> {
4121     bits<4> Rd;
4122     bits<4> Rn;
4123     bits<12> shift;
4124     let Inst{25} = 0;
4125     let Inst{19-16} = Rn;
4126     let Inst{15-12} = Rd;
4127     let Inst{11-8} = shift{11-8};
4128     let Inst{7} = 0;
4129     let Inst{6-5} = shift{6-5};
4130     let Inst{4} = 1;
4131     let Inst{3-0} = shift{3-0};
4132   }
4133 } // AsI1_bincc_irs
4134
4135 defm ANDCC : AsI1_bincc_irs<0b0000, "and", IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4136 defm ORRCC : AsI1_bincc_irs<0b1100, "orr", IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4137 defm EORCC : AsI1_bincc_irs<0b0001, "eor", IIC_iBITi, IIC_iBITr, IIC_iBITsr>;
4138
4139 } // isCodeGenOnly
4140 } // neverHasSideEffects
4141
4142 //===----------------------------------------------------------------------===//
4143 // Atomic operations intrinsics
4144 //
4145
4146 def MemBarrierOptOperand : AsmOperandClass {
4147   let Name = "MemBarrierOpt";
4148   let ParserMethod = "parseMemBarrierOptOperand";
4149 }
4150 def memb_opt : Operand<i32> {
4151   let PrintMethod = "printMemBOption";
4152   let ParserMatchClass = MemBarrierOptOperand;
4153   let DecoderMethod = "DecodeMemBarrierOption";
4154 }
4155
4156 // memory barriers protect the atomic sequences
4157 let hasSideEffects = 1 in {
4158 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4159                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4160                 Requires<[IsARM, HasDB]> {
4161   bits<4> opt;
4162   let Inst{31-4} = 0xf57ff05;
4163   let Inst{3-0} = opt;
4164 }
4165 }
4166
4167 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4168                 "dsb", "\t$opt", []>,
4169                 Requires<[IsARM, HasDB]> {
4170   bits<4> opt;
4171   let Inst{31-4} = 0xf57ff04;
4172   let Inst{3-0} = opt;
4173 }
4174
4175 // ISB has only full system option
4176 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4177                 "isb", "\t$opt", []>,
4178                 Requires<[IsARM, HasDB]> {
4179   bits<4> opt;
4180   let Inst{31-4} = 0xf57ff06;
4181   let Inst{3-0} = opt;
4182 }
4183
4184 // Pseudo isntruction that combines movs + predicated rsbmi
4185 // to implement integer ABS
4186 let usesCustomInserter = 1, Defs = [CPSR] in {
4187 def ABS : ARMPseudoInst<
4188   (outs GPR:$dst), (ins GPR:$src),
4189   8, NoItinerary, []>;
4190 }
4191
4192 let usesCustomInserter = 1 in {
4193   let Defs = [CPSR] in {
4194     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4195       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4196       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4197     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4198       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4199       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4200     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4201       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4202       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4203     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4204       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4205       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4206     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4207       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4208       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4209     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4210       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4211       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4212     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4213       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4214       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4215     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4216       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4217       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4218     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4219       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4220       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4221     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4222       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4223       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4224     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4225       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4226       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4227     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4228       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4229       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4230     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4231       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4232       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4233     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4234       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4235       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4236     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4237       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4238       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4239     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4240       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4241       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4242     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4243       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4244       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4245     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4246       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4247       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4248     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4249       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4250       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4251     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4252       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4253       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4254     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4255       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4256       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4257     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4258       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4259       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4260     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4261       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4262       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4263     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4264       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4265       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4266     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4267       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4268       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4269     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4270       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4271       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4272     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4273       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4274       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4275     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4276       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4277       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4278     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4279       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4280       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4281     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4282       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4283       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4284
4285     def ATOMIC_SWAP_I8 : PseudoInst<
4286       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4287       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4288     def ATOMIC_SWAP_I16 : PseudoInst<
4289       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4290       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4291     def ATOMIC_SWAP_I32 : PseudoInst<
4292       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4293       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4294
4295     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4296       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4297       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4298     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4299       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4300       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4301     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4302       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4303       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4304 }
4305 }
4306
4307 let mayLoad = 1 in {
4308 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4309                      NoItinerary,
4310                     "ldrexb", "\t$Rt, $addr", []>;
4311 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4312                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
4313 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4314                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
4315 let hasExtraDefRegAllocReq = 1 in
4316 def LDREXD: AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2),(ins addr_offset_none:$addr),
4317                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []> {
4318   let DecoderMethod = "DecodeDoubleRegLoad";
4319 }
4320 }
4321
4322 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4323 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4324                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
4325 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4326                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
4327 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4328                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
4329 let hasExtraSrcRegAllocReq = 1 in
4330 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4331                     (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr),
4332                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []> {
4333   let DecoderMethod = "DecodeDoubleRegStore";
4334 }
4335 }
4336
4337
4338 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex", []>,
4339             Requires<[IsARM, HasV7]>  {
4340   let Inst{31-0} = 0b11110101011111111111000000011111;
4341 }
4342
4343 // SWP/SWPB are deprecated in V6/V7.
4344 let mayLoad = 1, mayStore = 1 in {
4345 def SWP : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, addr_offset_none:$addr),
4346                 "swp", []>;
4347 def SWPB: AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, addr_offset_none:$addr),
4348                 "swpb", []>;
4349 }
4350
4351 //===----------------------------------------------------------------------===//
4352 // Coprocessor Instructions.
4353 //
4354
4355 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4356             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4357             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4358             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4359                           imm:$CRm, imm:$opc2)]> {
4360   bits<4> opc1;
4361   bits<4> CRn;
4362   bits<4> CRd;
4363   bits<4> cop;
4364   bits<3> opc2;
4365   bits<4> CRm;
4366
4367   let Inst{3-0}   = CRm;
4368   let Inst{4}     = 0;
4369   let Inst{7-5}   = opc2;
4370   let Inst{11-8}  = cop;
4371   let Inst{15-12} = CRd;
4372   let Inst{19-16} = CRn;
4373   let Inst{23-20} = opc1;
4374 }
4375
4376 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4377                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4378                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4379                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4380                               imm:$CRm, imm:$opc2)]> {
4381   let Inst{31-28} = 0b1111;
4382   bits<4> opc1;
4383   bits<4> CRn;
4384   bits<4> CRd;
4385   bits<4> cop;
4386   bits<3> opc2;
4387   bits<4> CRm;
4388
4389   let Inst{3-0}   = CRm;
4390   let Inst{4}     = 0;
4391   let Inst{7-5}   = opc2;
4392   let Inst{11-8}  = cop;
4393   let Inst{15-12} = CRd;
4394   let Inst{19-16} = CRn;
4395   let Inst{23-20} = opc1;
4396 }
4397
4398 class ACI<dag oops, dag iops, string opc, string asm,
4399           IndexMode im = IndexModeNone>
4400   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4401       opc, asm, "", []> {
4402   let Inst{27-25} = 0b110;
4403 }
4404 class ACInoP<dag oops, dag iops, string opc, string asm,
4405           IndexMode im = IndexModeNone>
4406   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4407          opc, asm, "", []> {
4408   let Inst{31-28} = 0b1111;
4409   let Inst{27-25} = 0b110;
4410 }
4411 multiclass LdStCop<bit load, bit Dbit, string asm> {
4412   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4413                     asm, "\t$cop, $CRd, $addr"> {
4414     bits<13> addr;
4415     bits<4> cop;
4416     bits<4> CRd;
4417     let Inst{24} = 1; // P = 1
4418     let Inst{23} = addr{8};
4419     let Inst{22} = Dbit;
4420     let Inst{21} = 0; // W = 0
4421     let Inst{20} = load;
4422     let Inst{19-16} = addr{12-9};
4423     let Inst{15-12} = CRd;
4424     let Inst{11-8} = cop;
4425     let Inst{7-0} = addr{7-0};
4426     let DecoderMethod = "DecodeCopMemInstruction";
4427   }
4428   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4429                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4430     bits<13> addr;
4431     bits<4> cop;
4432     bits<4> CRd;
4433     let Inst{24} = 1; // P = 1
4434     let Inst{23} = addr{8};
4435     let Inst{22} = Dbit;
4436     let Inst{21} = 1; // W = 1
4437     let Inst{20} = load;
4438     let Inst{19-16} = addr{12-9};
4439     let Inst{15-12} = CRd;
4440     let Inst{11-8} = cop;
4441     let Inst{7-0} = addr{7-0};
4442     let DecoderMethod = "DecodeCopMemInstruction";
4443   }
4444   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4445                               postidx_imm8s4:$offset),
4446                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4447     bits<9> offset;
4448     bits<4> addr;
4449     bits<4> cop;
4450     bits<4> CRd;
4451     let Inst{24} = 0; // P = 0
4452     let Inst{23} = offset{8};
4453     let Inst{22} = Dbit;
4454     let Inst{21} = 1; // W = 1
4455     let Inst{20} = load;
4456     let Inst{19-16} = addr;
4457     let Inst{15-12} = CRd;
4458     let Inst{11-8} = cop;
4459     let Inst{7-0} = offset{7-0};
4460     let DecoderMethod = "DecodeCopMemInstruction";
4461   }
4462   def _OPTION : ACI<(outs),
4463                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4464                          coproc_option_imm:$option),
4465       asm, "\t$cop, $CRd, $addr, $option"> {
4466     bits<8> option;
4467     bits<4> addr;
4468     bits<4> cop;
4469     bits<4> CRd;
4470     let Inst{24} = 0; // P = 0
4471     let Inst{23} = 1; // U = 1
4472     let Inst{22} = Dbit;
4473     let Inst{21} = 0; // W = 0
4474     let Inst{20} = load;
4475     let Inst{19-16} = addr;
4476     let Inst{15-12} = CRd;
4477     let Inst{11-8} = cop;
4478     let Inst{7-0} = option;
4479     let DecoderMethod = "DecodeCopMemInstruction";
4480   }
4481 }
4482 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4483   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4484                        asm, "\t$cop, $CRd, $addr"> {
4485     bits<13> addr;
4486     bits<4> cop;
4487     bits<4> CRd;
4488     let Inst{24} = 1; // P = 1
4489     let Inst{23} = addr{8};
4490     let Inst{22} = Dbit;
4491     let Inst{21} = 0; // W = 0
4492     let Inst{20} = load;
4493     let Inst{19-16} = addr{12-9};
4494     let Inst{15-12} = CRd;
4495     let Inst{11-8} = cop;
4496     let Inst{7-0} = addr{7-0};
4497     let DecoderMethod = "DecodeCopMemInstruction";
4498   }
4499   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4500                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4501     bits<13> addr;
4502     bits<4> cop;
4503     bits<4> CRd;
4504     let Inst{24} = 1; // P = 1
4505     let Inst{23} = addr{8};
4506     let Inst{22} = Dbit;
4507     let Inst{21} = 1; // W = 1
4508     let Inst{20} = load;
4509     let Inst{19-16} = addr{12-9};
4510     let Inst{15-12} = CRd;
4511     let Inst{11-8} = cop;
4512     let Inst{7-0} = addr{7-0};
4513     let DecoderMethod = "DecodeCopMemInstruction";
4514   }
4515   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4516                                  postidx_imm8s4:$offset),
4517                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4518     bits<9> offset;
4519     bits<4> addr;
4520     bits<4> cop;
4521     bits<4> CRd;
4522     let Inst{24} = 0; // P = 0
4523     let Inst{23} = offset{8};
4524     let Inst{22} = Dbit;
4525     let Inst{21} = 1; // W = 1
4526     let Inst{20} = load;
4527     let Inst{19-16} = addr;
4528     let Inst{15-12} = CRd;
4529     let Inst{11-8} = cop;
4530     let Inst{7-0} = offset{7-0};
4531     let DecoderMethod = "DecodeCopMemInstruction";
4532   }
4533   def _OPTION : ACInoP<(outs),
4534                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4535                             coproc_option_imm:$option),
4536       asm, "\t$cop, $CRd, $addr, $option"> {
4537     bits<8> option;
4538     bits<4> addr;
4539     bits<4> cop;
4540     bits<4> CRd;
4541     let Inst{24} = 0; // P = 0
4542     let Inst{23} = 1; // U = 1
4543     let Inst{22} = Dbit;
4544     let Inst{21} = 0; // W = 0
4545     let Inst{20} = load;
4546     let Inst{19-16} = addr;
4547     let Inst{15-12} = CRd;
4548     let Inst{11-8} = cop;
4549     let Inst{7-0} = option;
4550     let DecoderMethod = "DecodeCopMemInstruction";
4551   }
4552 }
4553
4554 defm LDC   : LdStCop <1, 0, "ldc">;
4555 defm LDCL  : LdStCop <1, 1, "ldcl">;
4556 defm STC   : LdStCop <0, 0, "stc">;
4557 defm STCL  : LdStCop <0, 1, "stcl">;
4558 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4559 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4560 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4561 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4562
4563 //===----------------------------------------------------------------------===//
4564 // Move between coprocessor and ARM core register.
4565 //
4566
4567 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4568                 list<dag> pattern>
4569   : ABI<0b1110, oops, iops, NoItinerary, opc,
4570         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4571   let Inst{20} = direction;
4572   let Inst{4} = 1;
4573
4574   bits<4> Rt;
4575   bits<4> cop;
4576   bits<3> opc1;
4577   bits<3> opc2;
4578   bits<4> CRm;
4579   bits<4> CRn;
4580
4581   let Inst{15-12} = Rt;
4582   let Inst{11-8}  = cop;
4583   let Inst{23-21} = opc1;
4584   let Inst{7-5}   = opc2;
4585   let Inst{3-0}   = CRm;
4586   let Inst{19-16} = CRn;
4587 }
4588
4589 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4590                     (outs),
4591                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4592                          c_imm:$CRm, imm0_7:$opc2),
4593                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4594                                   imm:$CRm, imm:$opc2)]>;
4595 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4596                     (outs GPR:$Rt),
4597                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4598                          imm0_7:$opc2), []>;
4599
4600 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4601              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4602
4603 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4604                  list<dag> pattern>
4605   : ABXI<0b1110, oops, iops, NoItinerary,
4606          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4607   let Inst{31-28} = 0b1111;
4608   let Inst{20} = direction;
4609   let Inst{4} = 1;
4610
4611   bits<4> Rt;
4612   bits<4> cop;
4613   bits<3> opc1;
4614   bits<3> opc2;
4615   bits<4> CRm;
4616   bits<4> CRn;
4617
4618   let Inst{15-12} = Rt;
4619   let Inst{11-8}  = cop;
4620   let Inst{23-21} = opc1;
4621   let Inst{7-5}   = opc2;
4622   let Inst{3-0}   = CRm;
4623   let Inst{19-16} = CRn;
4624 }
4625
4626 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4627                       (outs),
4628                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4629                            c_imm:$CRm, imm0_7:$opc2),
4630                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4631                                      imm:$CRm, imm:$opc2)]>;
4632 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4633                       (outs GPR:$Rt),
4634                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4635                            imm0_7:$opc2), []>;
4636
4637 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4638                               imm:$CRm, imm:$opc2),
4639                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4640
4641 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4642   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4643         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
4644         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4645   let Inst{23-21} = 0b010;
4646   let Inst{20} = direction;
4647
4648   bits<4> Rt;
4649   bits<4> Rt2;
4650   bits<4> cop;
4651   bits<4> opc1;
4652   bits<4> CRm;
4653
4654   let Inst{15-12} = Rt;
4655   let Inst{19-16} = Rt2;
4656   let Inst{11-8}  = cop;
4657   let Inst{7-4}   = opc1;
4658   let Inst{3-0}   = CRm;
4659 }
4660
4661 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4662                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4663                                      imm:$CRm)]>;
4664 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4665
4666 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4667   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4668          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
4669          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4670   let Inst{31-28} = 0b1111;
4671   let Inst{23-21} = 0b010;
4672   let Inst{20} = direction;
4673
4674   bits<4> Rt;
4675   bits<4> Rt2;
4676   bits<4> cop;
4677   bits<4> opc1;
4678   bits<4> CRm;
4679
4680   let Inst{15-12} = Rt;
4681   let Inst{19-16} = Rt2;
4682   let Inst{11-8}  = cop;
4683   let Inst{7-4}   = opc1;
4684   let Inst{3-0}   = CRm;
4685 }
4686
4687 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4688                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4689                                         imm:$CRm)]>;
4690 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4691
4692 //===----------------------------------------------------------------------===//
4693 // Move between special register and ARM core register
4694 //
4695
4696 // Move to ARM core register from Special Register
4697 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4698               "mrs", "\t$Rd, apsr", []> {
4699   bits<4> Rd;
4700   let Inst{23-16} = 0b00001111;
4701   let Inst{15-12} = Rd;
4702   let Inst{7-4} = 0b0000;
4703 }
4704
4705 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPR:$Rd, pred:$p)>, Requires<[IsARM]>;
4706
4707 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4708                  "mrs", "\t$Rd, spsr", []> {
4709   bits<4> Rd;
4710   let Inst{23-16} = 0b01001111;
4711   let Inst{15-12} = Rd;
4712   let Inst{7-4} = 0b0000;
4713 }
4714
4715 // Move from ARM core register to Special Register
4716 //
4717 // No need to have both system and application versions, the encodings are the
4718 // same and the assembly parser has no way to distinguish between them. The mask
4719 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4720 // the mask with the fields to be accessed in the special register.
4721 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4722               "msr", "\t$mask, $Rn", []> {
4723   bits<5> mask;
4724   bits<4> Rn;
4725
4726   let Inst{23} = 0;
4727   let Inst{22} = mask{4}; // R bit
4728   let Inst{21-20} = 0b10;
4729   let Inst{19-16} = mask{3-0};
4730   let Inst{15-12} = 0b1111;
4731   let Inst{11-4} = 0b00000000;
4732   let Inst{3-0} = Rn;
4733 }
4734
4735 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4736                "msr", "\t$mask, $a", []> {
4737   bits<5> mask;
4738   bits<12> a;
4739
4740   let Inst{23} = 0;
4741   let Inst{22} = mask{4}; // R bit
4742   let Inst{21-20} = 0b10;
4743   let Inst{19-16} = mask{3-0};
4744   let Inst{15-12} = 0b1111;
4745   let Inst{11-0} = a;
4746 }
4747
4748 //===----------------------------------------------------------------------===//
4749 // TLS Instructions
4750 //
4751
4752 // __aeabi_read_tp preserves the registers r1-r3.
4753 // This is a pseudo inst so that we can get the encoding right,
4754 // complete with fixup for the aeabi_read_tp function.
4755 let isCall = 1,
4756   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4757   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4758                [(set R0, ARMthread_pointer)]>;
4759 }
4760
4761 //===----------------------------------------------------------------------===//
4762 // SJLJ Exception handling intrinsics
4763 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4764 //   address and save #0 in R0 for the non-longjmp case.
4765 //   Since by its nature we may be coming from some other function to get
4766 //   here, and we're using the stack frame for the containing function to
4767 //   save/restore registers, we can't keep anything live in regs across
4768 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4769 //   when we get here from a longjmp(). We force everything out of registers
4770 //   except for our own input by listing the relevant registers in Defs. By
4771 //   doing so, we also cause the prologue/epilogue code to actively preserve
4772 //   all of the callee-saved resgisters, which is exactly what we want.
4773 //   A constant value is passed in $val, and we use the location as a scratch.
4774 //
4775 // These are pseudo-instructions and are lowered to individual MC-insts, so
4776 // no encoding information is necessary.
4777 let Defs =
4778   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4779     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4780   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4781   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4782                                NoItinerary,
4783                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4784                            Requires<[IsARM, HasVFP2]>;
4785 }
4786
4787 let Defs =
4788   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4789   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4790   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4791                                    NoItinerary,
4792                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4793                                 Requires<[IsARM, NoVFP]>;
4794 }
4795
4796 // FIXME: Non-IOS version(s)
4797 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4798     Defs = [ R7, LR, SP ] in {
4799 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4800                              NoItinerary,
4801                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4802                                 Requires<[IsARM, IsIOS]>;
4803 }
4804
4805 // eh.sjlj.dispatchsetup pseudo-instructions.
4806 // These pseudos are used for both ARM and Thumb2. Any differences are
4807 // handled when the pseudo is expanded (which happens before any passes
4808 // that need the instruction size).
4809 let Defs =
4810   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4811     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4812   isBarrier = 1 in
4813 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4814
4815 let Defs =
4816   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4817   isBarrier = 1 in
4818 def Int_eh_sjlj_dispatchsetup_nofp : PseudoInst<(outs), (ins), NoItinerary, []>;
4819
4820
4821 //===----------------------------------------------------------------------===//
4822 // Non-Instruction Patterns
4823 //
4824
4825 // ARMv4 indirect branch using (MOVr PC, dst)
4826 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4827   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4828                     4, IIC_Br, [(brind GPR:$dst)],
4829                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4830                   Requires<[IsARM, NoV4T]>;
4831
4832 // Large immediate handling.
4833
4834 // 32-bit immediate using two piece so_imms or movw + movt.
4835 // This is a single pseudo instruction, the benefit is that it can be remat'd
4836 // as a single unit instead of having to handle reg inputs.
4837 // FIXME: Remove this when we can do generalized remat.
4838 let isReMaterializable = 1, isMoveImm = 1 in
4839 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4840                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4841                            Requires<[IsARM]>;
4842
4843 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4844 // It also makes it possible to rematerialize the instructions.
4845 // FIXME: Remove this when we can do generalized remat and when machine licm
4846 // can properly the instructions.
4847 let isReMaterializable = 1 in {
4848 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4849                               IIC_iMOVix2addpc,
4850                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4851                         Requires<[IsARM, UseMovt]>;
4852
4853 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4854                              IIC_iMOVix2,
4855                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4856                         Requires<[IsARM, UseMovt]>;
4857
4858 let AddedComplexity = 10 in
4859 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4860                                 IIC_iMOVix2ld,
4861                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4862                     Requires<[IsARM, UseMovt]>;
4863 } // isReMaterializable
4864
4865 // ConstantPool, GlobalAddress, and JumpTable
4866 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4867             Requires<[IsARM, DontUseMovt]>;
4868 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4869 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4870             Requires<[IsARM, UseMovt]>;
4871 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4872              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4873
4874 // TODO: add,sub,and, 3-instr forms?
4875
4876 // Tail calls
4877 def : ARMPat<(ARMtcret tcGPR:$dst),
4878           (TCRETURNri tcGPR:$dst)>, Requires<[IsIOS]>;
4879
4880 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4881           (TCRETURNdi texternalsym:$dst)>, Requires<[IsIOS]>;
4882
4883 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4884           (TCRETURNdi texternalsym:$dst)>, Requires<[IsIOS]>;
4885
4886 def : ARMPat<(ARMtcret tcGPR:$dst),
4887           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotIOS]>;
4888
4889 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4890           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotIOS]>;
4891
4892 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4893           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotIOS]>;
4894
4895 // Direct calls
4896 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
4897       Requires<[IsARM, IsNotIOS]>;
4898 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
4899       Requires<[IsARM, IsIOS]>;
4900
4901 // zextload i1 -> zextload i8
4902 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4903 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4904
4905 // extload -> zextload
4906 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4907 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4908 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4909 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4910
4911 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4912
4913 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4914 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4915
4916 // smul* and smla*
4917 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4918                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4919                  (SMULBB GPR:$a, GPR:$b)>;
4920 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4921                  (SMULBB GPR:$a, GPR:$b)>;
4922 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4923                       (sra GPR:$b, (i32 16))),
4924                  (SMULBT GPR:$a, GPR:$b)>;
4925 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4926                  (SMULBT GPR:$a, GPR:$b)>;
4927 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4928                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4929                  (SMULTB GPR:$a, GPR:$b)>;
4930 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4931                 (SMULTB GPR:$a, GPR:$b)>;
4932 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4933                       (i32 16)),
4934                  (SMULWB GPR:$a, GPR:$b)>;
4935 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4936                  (SMULWB GPR:$a, GPR:$b)>;
4937
4938 def : ARMV5TEPat<(add GPR:$acc,
4939                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4940                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4941                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4942 def : ARMV5TEPat<(add GPR:$acc,
4943                       (mul sext_16_node:$a, sext_16_node:$b)),
4944                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4945 def : ARMV5TEPat<(add GPR:$acc,
4946                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4947                            (sra GPR:$b, (i32 16)))),
4948                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4949 def : ARMV5TEPat<(add GPR:$acc,
4950                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4951                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4952 def : ARMV5TEPat<(add GPR:$acc,
4953                       (mul (sra GPR:$a, (i32 16)),
4954                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4955                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4956 def : ARMV5TEPat<(add GPR:$acc,
4957                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4958                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4959 def : ARMV5TEPat<(add GPR:$acc,
4960                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4961                            (i32 16))),
4962                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4963 def : ARMV5TEPat<(add GPR:$acc,
4964                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4965                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4966
4967
4968 // Pre-v7 uses MCR for synchronization barriers.
4969 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4970          Requires<[IsARM, HasV6]>;
4971
4972 // SXT/UXT with no rotate
4973 let AddedComplexity = 16 in {
4974 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4975 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4976 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4977 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4978                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4979 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4980                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4981 }
4982
4983 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4984 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4985
4986 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
4987                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
4988 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
4989                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
4990
4991 // Atomic load/store patterns
4992 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
4993              (LDRBrs ldst_so_reg:$src)>;
4994 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
4995              (LDRBi12 addrmode_imm12:$src)>;
4996 def : ARMPat<(atomic_load_16 addrmode3:$src),
4997              (LDRH addrmode3:$src)>;
4998 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
4999              (LDRrs ldst_so_reg:$src)>;
5000 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5001              (LDRi12 addrmode_imm12:$src)>;
5002 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5003              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5004 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5005              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5006 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5007              (STRH GPR:$val, addrmode3:$ptr)>;
5008 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5009              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5010 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5011              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5012
5013
5014 //===----------------------------------------------------------------------===//
5015 // Thumb Support
5016 //
5017
5018 include "ARMInstrThumb.td"
5019
5020 //===----------------------------------------------------------------------===//
5021 // Thumb2 Support
5022 //
5023
5024 include "ARMInstrThumb2.td"
5025
5026 //===----------------------------------------------------------------------===//
5027 // Floating Point Support
5028 //
5029
5030 include "ARMInstrVFP.td"
5031
5032 //===----------------------------------------------------------------------===//
5033 // Advanced SIMD (NEON) Support
5034 //
5035
5036 include "ARMInstrNEON.td"
5037
5038 //===----------------------------------------------------------------------===//
5039 // Assembler aliases
5040 //
5041
5042 // Memory barriers
5043 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5044 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5045 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5046
5047 // System instructions
5048 def : MnemonicAlias<"swi", "svc">;
5049
5050 // Load / Store Multiple
5051 def : MnemonicAlias<"ldmfd", "ldm">;
5052 def : MnemonicAlias<"ldmia", "ldm">;
5053 def : MnemonicAlias<"ldmea", "ldmdb">;
5054 def : MnemonicAlias<"stmfd", "stmdb">;
5055 def : MnemonicAlias<"stmia", "stm">;
5056 def : MnemonicAlias<"stmea", "stm">;
5057
5058 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5059 // shift amount is zero (i.e., unspecified).
5060 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5061                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5062         Requires<[IsARM, HasV6]>;
5063 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5064                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5065         Requires<[IsARM, HasV6]>;
5066
5067 // PUSH/POP aliases for STM/LDM
5068 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5069 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5070
5071 // SSAT/USAT optional shift operand.
5072 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5073                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5074 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5075                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5076
5077
5078 // Extend instruction optional rotate operand.
5079 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5080                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5081 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5082                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5083 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5084                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5085 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5086                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5087 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5088                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5089 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5090                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5091
5092 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5093                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5094 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5095                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5096 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5097                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5098 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5099                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5100 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5101                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5102 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5103                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5104
5105
5106 // RFE aliases
5107 def : MnemonicAlias<"rfefa", "rfeda">;
5108 def : MnemonicAlias<"rfeea", "rfedb">;
5109 def : MnemonicAlias<"rfefd", "rfeia">;
5110 def : MnemonicAlias<"rfeed", "rfeib">;
5111 def : MnemonicAlias<"rfe", "rfeia">;
5112
5113 // SRS aliases
5114 def : MnemonicAlias<"srsfa", "srsda">;
5115 def : MnemonicAlias<"srsea", "srsdb">;
5116 def : MnemonicAlias<"srsfd", "srsia">;
5117 def : MnemonicAlias<"srsed", "srsib">;
5118 def : MnemonicAlias<"srs", "srsia">;
5119
5120 // QSAX == QSUBADDX
5121 def : MnemonicAlias<"qsubaddx", "qsax">;
5122 // SASX == SADDSUBX
5123 def : MnemonicAlias<"saddsubx", "sasx">;
5124 // SHASX == SHADDSUBX
5125 def : MnemonicAlias<"shaddsubx", "shasx">;
5126 // SHSAX == SHSUBADDX
5127 def : MnemonicAlias<"shsubaddx", "shsax">;
5128 // SSAX == SSUBADDX
5129 def : MnemonicAlias<"ssubaddx", "ssax">;
5130 // UASX == UADDSUBX
5131 def : MnemonicAlias<"uaddsubx", "uasx">;
5132 // UHASX == UHADDSUBX
5133 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5134 // UHSAX == UHSUBADDX
5135 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5136 // UQASX == UQADDSUBX
5137 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5138 // UQSAX == UQSUBADDX
5139 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5140 // USAX == USUBADDX
5141 def : MnemonicAlias<"usubaddx", "usax">;
5142
5143 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5144 // for isel.
5145 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5146                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5147 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5148                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5149 // Same for AND <--> BIC
5150 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5151                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5152                           pred:$p, cc_out:$s)>;
5153 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5154                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5155                           pred:$p, cc_out:$s)>;
5156 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5157                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5158                           pred:$p, cc_out:$s)>;
5159 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5160                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5161                           pred:$p, cc_out:$s)>;
5162
5163 // Likewise, "add Rd, so_imm_neg" -> sub
5164 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5165                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5166 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5167                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5168 // Same for CMP <--> CMN via so_imm_neg
5169 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5170                    (CMNzri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5171 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5172                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5173
5174 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5175 // LSR, ROR, and RRX instructions.
5176 // FIXME: We need C++ parser hooks to map the alias to the MOV
5177 //        encoding. It seems we should be able to do that sort of thing
5178 //        in tblgen, but it could get ugly.
5179 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5180                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5181                              cc_out:$s)>;
5182 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5183                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5184                              cc_out:$s)>;
5185 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5186                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5187                              cc_out:$s)>;
5188 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5189                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5190                              cc_out:$s)>;
5191 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5192                         (ins GPRnopc:$Rd, GPRnopc:$Rm, pred:$p, cc_out:$s)>;
5193 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5194                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5195                              cc_out:$s)>;
5196 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5197                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5198                              cc_out:$s)>;
5199 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5200                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5201                              cc_out:$s)>;
5202 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5203                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5204                              cc_out:$s)>;
5205 // shifter instructions also support a two-operand form.
5206 def : ARMInstAlias<"asr${s}${p} $Rm, $imm",
5207                    (ASRi GPR:$Rm, GPR:$Rm, imm0_32:$imm, pred:$p, cc_out:$s)>;
5208 def : ARMInstAlias<"lsr${s}${p} $Rm, $imm",
5209                    (LSRi GPR:$Rm, GPR:$Rm, imm0_32:$imm, pred:$p, cc_out:$s)>;
5210 def : ARMInstAlias<"lsl${s}${p} $Rm, $imm",
5211                    (LSLi GPR:$Rm, GPR:$Rm, imm0_31:$imm, pred:$p, cc_out:$s)>;
5212 def : ARMInstAlias<"ror${s}${p} $Rm, $imm",
5213                    (RORi GPR:$Rm, GPR:$Rm, imm0_31:$imm, pred:$p, cc_out:$s)>;
5214 def : ARMInstAlias<"asr${s}${p} $Rn, $Rm",
5215                    (ASRr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5216                          cc_out:$s)>;
5217 def : ARMInstAlias<"lsr${s}${p} $Rn, $Rm",
5218                    (LSRr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5219                          cc_out:$s)>;
5220 def : ARMInstAlias<"lsl${s}${p} $Rn, $Rm",
5221                    (LSLr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5222                          cc_out:$s)>;
5223 def : ARMInstAlias<"ror${s}${p} $Rn, $Rm",
5224                    (RORr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5225                          cc_out:$s)>;
5226
5227
5228 // 'mul' instruction can be specified with only two operands.
5229 def : ARMInstAlias<"mul${s}${p} $Rn, $Rm",
5230                    (MUL rGPR:$Rn, rGPR:$Rm, rGPR:$Rn, pred:$p, cc_out:$s)>;
5231
5232 // "neg" is and alias for "rsb rd, rn, #0"
5233 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5234                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5235
5236 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5237 // is discarded.
5238 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;