lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  64                                            SDTCisInt<1>]>;
  65
  66 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  67
  68 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  69                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  70
  71 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  72                                             [SDTCisSameAs<0, 2>,
  73                                              SDTCisSameAs<0, 3>,
  74                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  75
  76 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  77 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>,
  81                                              SDTCisVT<1, i32>,
  82                                              SDTCisVT<4, i32>]>;
  83 // Node definitions.
  84 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  85 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  86 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  87 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  88
  89 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  90                               [SDNPHasChain, SDNPOutGlue]>;
  91 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  92                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  93
  94 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  95                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  96                                SDNPVariadic]>;
  97 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  98                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  99                                SDNPVariadic]>;
 100 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 101                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 102                                SDNPVariadic]>;
 103
 104 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 105                               [SDNPHasChain, SDNPOptInGlue]>;
 106
 107 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 108                               [SDNPInGlue]>;
 109
 110 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 111                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 112
 113 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 114                               [SDNPHasChain]>;
 115 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 116                               [SDNPHasChain]>;
 117
 118 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 119                               [SDNPHasChain]>;
 120
 121 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 122                               [SDNPOutGlue]>;
 123
 124 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 125                               [SDNPOutGlue, SDNPCommutative]>;
 126
 127 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 128
 129 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 130 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 131 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 132
 133 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 134                               [SDNPCommutative]>;
 135 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 136 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 137 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 138
 139 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 140 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 141                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 142 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 143                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 144
 145 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 146                                [SDNPHasChain]>;
 147 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 148                                [SDNPHasChain]>;
 149 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 150                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 151
 152 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 153
 154 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157
 158 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 159
 160 //===----------------------------------------------------------------------===//
 161 // ARM Instruction Predicate Definitions.
 162 //
 163 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 164                                  AssemblerPredicate<"HasV4TOps">;
 165 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 166 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 167 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 168                                  AssemblerPredicate<"HasV5TEOps">;
 169 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 170                                  AssemblerPredicate<"HasV6Ops">;
 171 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 172 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 173                                  AssemblerPredicate<"HasV6T2Ops">;
 174 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 175 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 176                                  AssemblerPredicate<"HasV7Ops">;
 177 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 178 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 179                                  AssemblerPredicate<"FeatureVFP2">;
 180 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 181                                  AssemblerPredicate<"FeatureVFP3">;
 182 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 183                                  AssemblerPredicate<"FeatureNEON">;
 184 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 185                                  AssemblerPredicate<"FeatureFP16">;
 186 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 187                                  AssemblerPredicate<"FeatureHWDiv">;
 188 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 189                                  AssemblerPredicate<"FeatureT2XtPk">;
 190 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 191                                  AssemblerPredicate<"FeatureDSPThumb2">;
 192 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 193                                  AssemblerPredicate<"FeatureDB">;
 194 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 195                                  AssemblerPredicate<"FeatureMP">;
 196 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 197 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 198 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 199                                  AssemblerPredicate<"ModeThumb">;
 200 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 201 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 202                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 203 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 204                                  AssemblerPredicate<"FeatureMClass">;
 205 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 206                                  AssemblerPredicate<"!FeatureMClass">;
 207 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 208                                  AssemblerPredicate<"!ModeThumb">;
 209 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 210 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 211 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 212
 213 // FIXME: Eventually this will be just "hasV6T2Ops".
 214 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 215 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 216 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 217
 218 //===----------------------------------------------------------------------===//
 219 // ARM Flag Definitions.
 220
 221 class RegConstraint<string C> {
 222   string Constraints = C;
 223 }
 224
 225 //===----------------------------------------------------------------------===//
 226 //  ARM specific transformation functions and pattern fragments.
 227 //
 228
 229 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 230 // so_imm_neg def below.
 231 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 232   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 233 }]>;
 234
 235 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 236 // so_imm_not def below.
 237 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 238   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 239 }]>;
 240
 241 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 242 def imm16_31 : ImmLeaf<i32, [{
 243   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 244 }]>;
 245
 246 def so_imm_neg :
 247   PatLeaf<(imm), [{
 248     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 249   }], so_imm_neg_XFORM>;
 250
 251 // Note: this pattern doesn't require an encoder method and such, as it's
 252 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 253 // is handled by the destination instructions, which use t2_so_imm.
 254 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 255 def so_imm_not :
 256   Operand<i32>, PatLeaf<(imm), [{
 257     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 258   }], so_imm_not_XFORM> {
 259   let ParserMatchClass = so_imm_not_asmoperand;
 260 }
 261
 262 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 263 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 264   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 265 }]>;
 266
 267 /// Split a 32-bit immediate into two 16 bit parts.
 268 def hi16 : SDNodeXForm<imm, [{
 269   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 270 }]>;
 271
 272 def lo16AllZero : PatLeaf<(i32 imm), [{
 273   // Returns true if all low 16-bits are 0.
 274   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 275 }], hi16>;
 276
 277 class BinOpWithFlagFrag<dag res> :
 278       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 279 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 280 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 281
 282 // An 'and' node with a single use.
 283 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 284   return N->hasOneUse();
 285 }]>;
 286
 287 // An 'xor' node with a single use.
 288 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 289   return N->hasOneUse();
 290 }]>;
 291
 292 // An 'fmul' node with a single use.
 293 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 294   return N->hasOneUse();
 295 }]>;
 296
 297 // An 'fadd' node which checks for single non-hazardous use.
 298 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 299   return hasNoVMLxHazardUse(N);
 300 }]>;
 301
 302 // An 'fsub' node which checks for single non-hazardous use.
 303 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 304   return hasNoVMLxHazardUse(N);
 305 }]>;
 306
 307 //===----------------------------------------------------------------------===//
 308 // Operand Definitions.
 309 //
 310
 311 // Immediate operands with a shared generic asm render method.
 312 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 313
 314 // Branch target.
 315 // FIXME: rename brtarget to t2_brtarget
 316 def brtarget : Operand<OtherVT> {
 317   let EncoderMethod = "getBranchTargetOpValue";
 318   let OperandType = "OPERAND_PCREL";
 319   let DecoderMethod = "DecodeT2BROperand";
 320 }
 321
 322 // FIXME: get rid of this one?
 323 def uncondbrtarget : Operand<OtherVT> {
 324   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 325   let OperandType = "OPERAND_PCREL";
 326 }
 327
 328 // Branch target for ARM. Handles conditional/unconditional
 329 def br_target : Operand<OtherVT> {
 330   let EncoderMethod = "getARMBranchTargetOpValue";
 331   let OperandType = "OPERAND_PCREL";
 332 }
 333
 334 // Call target.
 335 // FIXME: rename bltarget to t2_bl_target?
 336 def bltarget : Operand<i32> {
 337   // Encoded the same as branch targets.
 338   let EncoderMethod = "getBranchTargetOpValue";
 339   let OperandType = "OPERAND_PCREL";
 340 }
 341
 342 // Call target for ARM. Handles conditional/unconditional
 343 // FIXME: rename bl_target to t2_bltarget?
 344 def bl_target : Operand<i32> {
 345   // Encoded the same as branch targets.
 346   let EncoderMethod = "getARMBranchTargetOpValue";
 347   let OperandType = "OPERAND_PCREL";
 348 }
 349
 350 def blx_target : Operand<i32> {
 351   // Encoded the same as branch targets.
 352   let EncoderMethod = "getARMBLXTargetOpValue";
 353   let OperandType = "OPERAND_PCREL";
 354 }
 355
 356 // A list of registers separated by comma. Used by load/store multiple.
 357 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 358 def reglist : Operand<i32> {
 359   let EncoderMethod = "getRegisterListOpValue";
 360   let ParserMatchClass = RegListAsmOperand;
 361   let PrintMethod = "printRegisterList";
 362   let DecoderMethod = "DecodeRegListOperand";
 363 }
 364
 365 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 366 def dpr_reglist : Operand<i32> {
 367   let EncoderMethod = "getRegisterListOpValue";
 368   let ParserMatchClass = DPRRegListAsmOperand;
 369   let PrintMethod = "printRegisterList";
 370   let DecoderMethod = "DecodeDPRRegListOperand";
 371 }
 372
 373 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 374 def spr_reglist : Operand<i32> {
 375   let EncoderMethod = "getRegisterListOpValue";
 376   let ParserMatchClass = SPRRegListAsmOperand;
 377   let PrintMethod = "printRegisterList";
 378   let DecoderMethod = "DecodeSPRRegListOperand";
 379 }
 380
 381 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 382 def cpinst_operand : Operand<i32> {
 383   let PrintMethod = "printCPInstOperand";
 384 }
 385
 386 // Local PC labels.
 387 def pclabel : Operand<i32> {
 388   let PrintMethod = "printPCLabel";
 389 }
 390
 391 // ADR instruction labels.
 392 def adrlabel : Operand<i32> {
 393   let EncoderMethod = "getAdrLabelOpValue";
 394 }
 395
 396 def neon_vcvt_imm32 : Operand<i32> {
 397   let EncoderMethod = "getNEONVcvtImm32OpValue";
 398   let DecoderMethod = "DecodeVCVTImmOperand";
 399 }
 400
 401 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 402 def rot_imm_XFORM: SDNodeXForm<imm, [{
 403   switch (N->getZExtValue()){
 404   default: assert(0);
 405   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 406   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 407   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 408   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 409   }
 410 }]>;
 411 def RotImmAsmOperand : AsmOperandClass {
 412   let Name = "RotImm";
 413   let ParserMethod = "parseRotImm";
 414 }
 415 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 416     int32_t v = N->getZExtValue();
 417     return v == 8 || v == 16 || v == 24; }],
 418     rot_imm_XFORM> {
 419   let PrintMethod = "printRotImmOperand";
 420   let ParserMatchClass = RotImmAsmOperand;
 421 }
 422
 423 // shift_imm: An integer that encodes a shift amount and the type of shift
 424 // (asr or lsl). The 6-bit immediate encodes as:
 425 //    {5}     0 ==> lsl
 426 //            1     asr
 427 //    {4-0}   imm5 shift amount.
 428 //            asr #32 encoded as imm5 == 0.
 429 def ShifterImmAsmOperand : AsmOperandClass {
 430   let Name = "ShifterImm";
 431   let ParserMethod = "parseShifterImm";
 432 }
 433 def shift_imm : Operand<i32> {
 434   let PrintMethod = "printShiftImmOperand";
 435   let ParserMatchClass = ShifterImmAsmOperand;
 436 }
 437
 438 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 439 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 440 def so_reg_reg : Operand<i32>,  // reg reg imm
 441                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 442                                 [shl, srl, sra, rotr]> {
 443   let EncoderMethod = "getSORegRegOpValue";
 444   let PrintMethod = "printSORegRegOperand";
 445   let DecoderMethod = "DecodeSORegRegOperand";
 446   let ParserMatchClass = ShiftedRegAsmOperand;
 447   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 448 }
 449
 450 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 451 def so_reg_imm : Operand<i32>, // reg imm
 452                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 453                                 [shl, srl, sra, rotr]> {
 454   let EncoderMethod = "getSORegImmOpValue";
 455   let PrintMethod = "printSORegImmOperand";
 456   let DecoderMethod = "DecodeSORegImmOperand";
 457   let ParserMatchClass = ShiftedImmAsmOperand;
 458   let MIOperandInfo = (ops GPR, i32imm);
 459 }
 460
 461 // FIXME: Does this need to be distinct from so_reg?
 462 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 463                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 464                                   [shl,srl,sra,rotr]> {
 465   let EncoderMethod = "getSORegRegOpValue";
 466   let PrintMethod = "printSORegRegOperand";
 467   let DecoderMethod = "DecodeSORegRegOperand";
 468   let ParserMatchClass = ShiftedRegAsmOperand;
 469   let MIOperandInfo = (ops GPR, GPR, i32imm);
 470 }
 471
 472 // FIXME: Does this need to be distinct from so_reg?
 473 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 474                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 475                                   [shl,srl,sra,rotr]> {
 476   let EncoderMethod = "getSORegImmOpValue";
 477   let PrintMethod = "printSORegImmOperand";
 478   let DecoderMethod = "DecodeSORegImmOperand";
 479   let ParserMatchClass = ShiftedImmAsmOperand;
 480   let MIOperandInfo = (ops GPR, i32imm);
 481 }
 482
 483
 484 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 485 // 8-bit immediate rotated by an arbitrary number of bits.
 486 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 487 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 488     return ARM_AM::getSOImmVal(Imm) != -1;
 489   }]> {
 490   let EncoderMethod = "getSOImmOpValue";
 491   let ParserMatchClass = SOImmAsmOperand;
 492   let DecoderMethod = "DecodeSOImmOperand";
 493 }
 494
 495 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 496 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 497 // get the first/second pieces.
 498 def so_imm2part : PatLeaf<(imm), [{
 499       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 500 }]>;
 501
 502 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 503 ///
 504 def arm_i32imm : PatLeaf<(imm), [{
 505   if (Subtarget->hasV6T2Ops())
 506     return true;
 507   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 508 }]>;
 509
 510 /// imm0_1 predicate - Immediate in the range [0,1].
 511 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 512 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 513
 514 /// imm0_3 predicate - Immediate in the range [0,3].
 515 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 516 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 517
 518 /// imm0_7 predicate - Immediate in the range [0,7].
 519 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 520 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 521   return Imm >= 0 && Imm < 8;
 522 }]> {
 523   let ParserMatchClass = Imm0_7AsmOperand;
 524 }
 525
 526 /// imm8 predicate - Immediate is exactly 8.
 527 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 528 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 529   let ParserMatchClass = Imm8AsmOperand;
 530 }
 531
 532 /// imm16 predicate - Immediate is exactly 16.
 533 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 534 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 535   let ParserMatchClass = Imm16AsmOperand;
 536 }
 537
 538 /// imm32 predicate - Immediate is exactly 32.
 539 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 540 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 541   let ParserMatchClass = Imm32AsmOperand;
 542 }
 543
 544 /// imm1_7 predicate - Immediate in the range [1,7].
 545 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 546 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 547   let ParserMatchClass = Imm1_7AsmOperand;
 548 }
 549
 550 /// imm1_15 predicate - Immediate in the range [1,15].
 551 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 552 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 553   let ParserMatchClass = Imm1_15AsmOperand;
 554 }
 555
 556 /// imm1_31 predicate - Immediate in the range [1,31].
 557 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 558 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 559   let ParserMatchClass = Imm1_31AsmOperand;
 560 }
 561
 562 /// imm0_15 predicate - Immediate in the range [0,15].
 563 def Imm0_15AsmOperand: ImmAsmOperand { let Name = "Imm0_15"; }
 564 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 565   return Imm >= 0 && Imm < 16;
 566 }]> {
 567   let ParserMatchClass = Imm0_15AsmOperand;
 568 }
 569
 570 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 571 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 572 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 573   return Imm >= 0 && Imm < 32;
 574 }]> {
 575   let ParserMatchClass = Imm0_31AsmOperand;
 576 }
 577
 578 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 579 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 580 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 581   return Imm >= 0 && Imm < 32;
 582 }]> {
 583   let ParserMatchClass = Imm0_32AsmOperand;
 584 }
 585
 586 /// imm0_255 predicate - Immediate in the range [0,255].
 587 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 588 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 589   let ParserMatchClass = Imm0_255AsmOperand;
 590 }
 591
 592 /// imm0_65535 - An immediate is in the range [0.65535].
 593 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 594 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 595   return Imm >= 0 && Imm < 65536;
 596 }]> {
 597   let ParserMatchClass = Imm0_65535AsmOperand;
 598 }
 599
 600 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 601 // a relocatable expression.
 602 //
 603 // FIXME: This really needs a Thumb version separate from the ARM version.
 604 // While the range is the same, and can thus use the same match class,
 605 // the encoding is different so it should have a different encoder method.
 606 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 607 def imm0_65535_expr : Operand<i32> {
 608   let EncoderMethod = "getHiLo16ImmOpValue";
 609   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 610 }
 611
 612 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 613 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 614 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 615   return Imm >= 0 && Imm <= 0xffffff;
 616 }]> {
 617   let ParserMatchClass = Imm24bitAsmOperand;
 618 }
 619
 620
 621 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 622 /// e.g., 0xf000ffff
 623 def BitfieldAsmOperand : AsmOperandClass {
 624   let Name = "Bitfield";
 625   let ParserMethod = "parseBitfield";
 626 }
 627 def bf_inv_mask_imm : Operand<i32>,
 628                       PatLeaf<(imm), [{
 629   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 630 }] > {
 631   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 632   let PrintMethod = "printBitfieldInvMaskImmOperand";
 633   let DecoderMethod = "DecodeBitfieldMaskOperand";
 634   let ParserMatchClass = BitfieldAsmOperand;
 635 }
 636
 637 def imm1_32_XFORM: SDNodeXForm<imm, [{
 638   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 639 }]>;
 640 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 641 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 642    uint64_t Imm = N->getZExtValue();
 643    return Imm > 0 && Imm <= 32;
 644  }],
 645     imm1_32_XFORM> {
 646   let PrintMethod = "printImmPlusOneOperand";
 647   let ParserMatchClass = Imm1_32AsmOperand;
 648 }
 649
 650 def imm1_16_XFORM: SDNodeXForm<imm, [{
 651   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 652 }]>;
 653 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 654 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 655     imm1_16_XFORM> {
 656   let PrintMethod = "printImmPlusOneOperand";
 657   let ParserMatchClass = Imm1_16AsmOperand;
 658 }
 659
 660 // Define ARM specific addressing modes.
 661 // addrmode_imm12 := reg +/- imm12
 662 //
 663 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 664 def addrmode_imm12 : Operand<i32>,
 665                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 666   // 12-bit immediate operand. Note that instructions using this encode
 667   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 668   // immediate values are as normal.
 669
 670   let EncoderMethod = "getAddrModeImm12OpValue";
 671   let PrintMethod = "printAddrModeImm12Operand";
 672   let DecoderMethod = "DecodeAddrModeImm12Operand";
 673   let ParserMatchClass = MemImm12OffsetAsmOperand;
 674   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 675 }
 676 // ldst_so_reg := reg +/- reg shop imm
 677 //
 678 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 679 def ldst_so_reg : Operand<i32>,
 680                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 681   let EncoderMethod = "getLdStSORegOpValue";
 682   // FIXME: Simplify the printer
 683   let PrintMethod = "printAddrMode2Operand";
 684   let DecoderMethod = "DecodeSORegMemOperand";
 685   let ParserMatchClass = MemRegOffsetAsmOperand;
 686   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 687 }
 688
 689 // postidx_imm8 := +/- [0,255]
 690 //
 691 // 9 bit value:
 692 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 693 //  {7-0}     [0,255] imm8 value.
 694 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 695 def postidx_imm8 : Operand<i32> {
 696   let PrintMethod = "printPostIdxImm8Operand";
 697   let ParserMatchClass = PostIdxImm8AsmOperand;
 698   let MIOperandInfo = (ops i32imm);
 699 }
 700
 701 // postidx_imm8s4 := +/- [0,1020]
 702 //
 703 // 9 bit value:
 704 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 705 //  {7-0}     [0,255] imm8 value, scaled by 4.
 706 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 707 def postidx_imm8s4 : Operand<i32> {
 708   let PrintMethod = "printPostIdxImm8s4Operand";
 709   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 710   let MIOperandInfo = (ops i32imm);
 711 }
 712
 713
 714 // postidx_reg := +/- reg
 715 //
 716 def PostIdxRegAsmOperand : AsmOperandClass {
 717   let Name = "PostIdxReg";
 718   let ParserMethod = "parsePostIdxReg";
 719 }
 720 def postidx_reg : Operand<i32> {
 721   let EncoderMethod = "getPostIdxRegOpValue";
 722   let DecoderMethod = "DecodePostIdxReg";
 723   let PrintMethod = "printPostIdxRegOperand";
 724   let ParserMatchClass = PostIdxRegAsmOperand;
 725   let MIOperandInfo = (ops GPR, i32imm);
 726 }
 727
 728
 729 // addrmode2 := reg +/- imm12
 730 //           := reg +/- reg shop imm
 731 //
 732 // FIXME: addrmode2 should be refactored the rest of the way to always
 733 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 734 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 735 def addrmode2 : Operand<i32>,
 736                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 737   let EncoderMethod = "getAddrMode2OpValue";
 738   let PrintMethod = "printAddrMode2Operand";
 739   let ParserMatchClass = AddrMode2AsmOperand;
 740   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 741 }
 742
 743 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 744   let Name = "PostIdxRegShifted";
 745   let ParserMethod = "parsePostIdxReg";
 746 }
 747 def am2offset_reg : Operand<i32>,
 748                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 749                 [], [SDNPWantRoot]> {
 750   let EncoderMethod = "getAddrMode2OffsetOpValue";
 751   let PrintMethod = "printAddrMode2OffsetOperand";
 752   // When using this for assembly, it's always as a post-index offset.
 753   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 754   let MIOperandInfo = (ops GPR, i32imm);
 755 }
 756
 757 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 758 // the GPR is purely vestigal at this point.
 759 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 760 def am2offset_imm : Operand<i32>,
 761                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 762                 [], [SDNPWantRoot]> {
 763   let EncoderMethod = "getAddrMode2OffsetOpValue";
 764   let PrintMethod = "printAddrMode2OffsetOperand";
 765   let ParserMatchClass = AM2OffsetImmAsmOperand;
 766   let MIOperandInfo = (ops GPR, i32imm);
 767 }
 768
 769
 770 // addrmode3 := reg +/- reg
 771 // addrmode3 := reg +/- imm8
 772 //
 773 // FIXME: split into imm vs. reg versions.
 774 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 775 def addrmode3 : Operand<i32>,
 776                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 777   let EncoderMethod = "getAddrMode3OpValue";
 778   let PrintMethod = "printAddrMode3Operand";
 779   let ParserMatchClass = AddrMode3AsmOperand;
 780   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 781 }
 782
 783 // FIXME: split into imm vs. reg versions.
 784 // FIXME: parser method to handle +/- register.
 785 def AM3OffsetAsmOperand : AsmOperandClass {
 786   let Name = "AM3Offset";
 787   let ParserMethod = "parseAM3Offset";
 788 }
 789 def am3offset : Operand<i32>,
 790                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 791                                [], [SDNPWantRoot]> {
 792   let EncoderMethod = "getAddrMode3OffsetOpValue";
 793   let PrintMethod = "printAddrMode3OffsetOperand";
 794   let ParserMatchClass = AM3OffsetAsmOperand;
 795   let MIOperandInfo = (ops GPR, i32imm);
 796 }
 797
 798 // ldstm_mode := {ia, ib, da, db}
 799 //
 800 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 801   let EncoderMethod = "getLdStmModeOpValue";
 802   let PrintMethod = "printLdStmModeOperand";
 803 }
 804
 805 // addrmode5 := reg +/- imm8*4
 806 //
 807 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 808 def addrmode5 : Operand<i32>,
 809                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 810   let PrintMethod = "printAddrMode5Operand";
 811   let EncoderMethod = "getAddrMode5OpValue";
 812   let DecoderMethod = "DecodeAddrMode5Operand";
 813   let ParserMatchClass = AddrMode5AsmOperand;
 814   let MIOperandInfo = (ops GPR:$base, i32imm);
 815 }
 816
 817 // addrmode6 := reg with optional alignment
 818 //
 819 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 820 def addrmode6 : Operand<i32>,
 821                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 822   let PrintMethod = "printAddrMode6Operand";
 823   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 824   let EncoderMethod = "getAddrMode6AddressOpValue";
 825   let DecoderMethod = "DecodeAddrMode6Operand";
 826   let ParserMatchClass = AddrMode6AsmOperand;
 827 }
 828
 829 def am6offset : Operand<i32>,
 830                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 831                                [], [SDNPWantRoot]> {
 832   let PrintMethod = "printAddrMode6OffsetOperand";
 833   let MIOperandInfo = (ops GPR);
 834   let EncoderMethod = "getAddrMode6OffsetOpValue";
 835   let DecoderMethod = "DecodeGPRRegisterClass";
 836 }
 837
 838 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 839 // (single element from one lane) for size 32.
 840 def addrmode6oneL32 : Operand<i32>,
 841                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 842   let PrintMethod = "printAddrMode6Operand";
 843   let MIOperandInfo = (ops GPR:$addr, i32imm);
 844   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 845 }
 846
 847 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 848 // instructions, specifically VLD4-dup.
 849 def addrmode6dup : Operand<i32>,
 850                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 851   let PrintMethod = "printAddrMode6Operand";
 852   let MIOperandInfo = (ops GPR:$addr, i32imm);
 853   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 854   // FIXME: This is close, but not quite right. The alignment specifier is
 855   // different.
 856   let ParserMatchClass = AddrMode6AsmOperand;
 857 }
 858
 859 // addrmodepc := pc + reg
 860 //
 861 def addrmodepc : Operand<i32>,
 862                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 863   let PrintMethod = "printAddrModePCOperand";
 864   let MIOperandInfo = (ops GPR, i32imm);
 865 }
 866
 867 // addr_offset_none := reg
 868 //
 869 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 870 def addr_offset_none : Operand<i32>,
 871                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 872   let PrintMethod = "printAddrMode7Operand";
 873   let DecoderMethod = "DecodeAddrMode7Operand";
 874   let ParserMatchClass = MemNoOffsetAsmOperand;
 875   let MIOperandInfo = (ops GPR:$base);
 876 }
 877
 878 def nohash_imm : Operand<i32> {
 879   let PrintMethod = "printNoHashImmediate";
 880 }
 881
 882 def CoprocNumAsmOperand : AsmOperandClass {
 883   let Name = "CoprocNum";
 884   let ParserMethod = "parseCoprocNumOperand";
 885 }
 886 def p_imm : Operand<i32> {
 887   let PrintMethod = "printPImmediate";
 888   let ParserMatchClass = CoprocNumAsmOperand;
 889   let DecoderMethod = "DecodeCoprocessor";
 890 }
 891
 892 def CoprocRegAsmOperand : AsmOperandClass {
 893   let Name = "CoprocReg";
 894   let ParserMethod = "parseCoprocRegOperand";
 895 }
 896 def c_imm : Operand<i32> {
 897   let PrintMethod = "printCImmediate";
 898   let ParserMatchClass = CoprocRegAsmOperand;
 899 }
 900 def CoprocOptionAsmOperand : AsmOperandClass {
 901   let Name = "CoprocOption";
 902   let ParserMethod = "parseCoprocOptionOperand";
 903 }
 904 def coproc_option_imm : Operand<i32> {
 905   let PrintMethod = "printCoprocOptionImm";
 906   let ParserMatchClass = CoprocOptionAsmOperand;
 907 }
 908
 909 //===----------------------------------------------------------------------===//
 910
 911 include "ARMInstrFormats.td"
 912
 913 //===----------------------------------------------------------------------===//
 914 // Multiclass helpers...
 915 //
 916
 917 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 918 /// binop that produces a value.
 919 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 920                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 921                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 922   // The register-immediate version is re-materializable. This is useful
 923   // in particular for taking the address of a local.
 924   let isReMaterializable = 1 in {
 925   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 926                iii, opc, "\t$Rd, $Rn, $imm",
 927                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 928     bits<4> Rd;
 929     bits<4> Rn;
 930     bits<12> imm;
 931     let Inst{25} = 1;
 932     let Inst{19-16} = Rn;
 933     let Inst{15-12} = Rd;
 934     let Inst{11-0} = imm;
 935   }
 936   }
 937   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 938                iir, opc, "\t$Rd, $Rn, $Rm",
 939                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 940     bits<4> Rd;
 941     bits<4> Rn;
 942     bits<4> Rm;
 943     let Inst{25} = 0;
 944     let isCommutable = Commutable;
 945     let Inst{19-16} = Rn;
 946     let Inst{15-12} = Rd;
 947     let Inst{11-4} = 0b00000000;
 948     let Inst{3-0} = Rm;
 949   }
 950
 951   def rsi : AsI1<opcod, (outs GPR:$Rd),
 952                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 953                iis, opc, "\t$Rd, $Rn, $shift",
 954                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 955     bits<4> Rd;
 956     bits<4> Rn;
 957     bits<12> shift;
 958     let Inst{25} = 0;
 959     let Inst{19-16} = Rn;
 960     let Inst{15-12} = Rd;
 961     let Inst{11-5} = shift{11-5};
 962     let Inst{4} = 0;
 963     let Inst{3-0} = shift{3-0};
 964   }
 965
 966   def rsr : AsI1<opcod, (outs GPR:$Rd),
 967                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 968                iis, opc, "\t$Rd, $Rn, $shift",
 969                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 970     bits<4> Rd;
 971     bits<4> Rn;
 972     bits<12> shift;
 973     let Inst{25} = 0;
 974     let Inst{19-16} = Rn;
 975     let Inst{15-12} = Rd;
 976     let Inst{11-8} = shift{11-8};
 977     let Inst{7} = 0;
 978     let Inst{6-5} = shift{6-5};
 979     let Inst{4} = 1;
 980     let Inst{3-0} = shift{3-0};
 981   }
 982
 983   // Assembly aliases for optional destination operand when it's the same
 984   // as the source operand.
 985   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 986      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 987                                                     so_imm:$imm, pred:$p,
 988                                                     cc_out:$s)>,
 989      Requires<[IsARM]>;
 990   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 991      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 992                                                     GPR:$Rm, pred:$p,
 993                                                     cc_out:$s)>,
 994      Requires<[IsARM]>;
 995   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 996      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
 997                                                     so_reg_imm:$shift, pred:$p,
 998                                                     cc_out:$s)>,
 999      Requires<[IsARM]>;
1000   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1001      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1002                                                     so_reg_reg:$shift, pred:$p,
1003                                                     cc_out:$s)>,
1004      Requires<[IsARM]>;
1005
1006 }
1007
1008 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1009 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1010 /// it is equivalent to the AsI1_bin_irs counterpart.
1011 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1012                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1013                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
1014   // The register-immediate version is re-materializable. This is useful
1015   // in particular for taking the address of a local.
1016   let isReMaterializable = 1 in {
1017   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1018                iii, opc, "\t$Rd, $Rn, $imm",
1019                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]> {
1020     bits<4> Rd;
1021     bits<4> Rn;
1022     bits<12> imm;
1023     let Inst{25} = 1;
1024     let Inst{19-16} = Rn;
1025     let Inst{15-12} = Rd;
1026     let Inst{11-0} = imm;
1027   }
1028   }
1029   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1030                iir, opc, "\t$Rd, $Rn, $Rm",
1031                [/* pattern left blank */]> {
1032     bits<4> Rd;
1033     bits<4> Rn;
1034     bits<4> Rm;
1035     let Inst{11-4} = 0b00000000;
1036     let Inst{25} = 0;
1037     let Inst{3-0} = Rm;
1038     let Inst{15-12} = Rd;
1039     let Inst{19-16} = Rn;
1040   }
1041
1042   def rsi : AsI1<opcod, (outs GPR:$Rd),
1043                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1044                iis, opc, "\t$Rd, $Rn, $shift",
1045                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]> {
1046     bits<4> Rd;
1047     bits<4> Rn;
1048     bits<12> shift;
1049     let Inst{25} = 0;
1050     let Inst{19-16} = Rn;
1051     let Inst{15-12} = Rd;
1052     let Inst{11-5} = shift{11-5};
1053     let Inst{4} = 0;
1054     let Inst{3-0} = shift{3-0};
1055   }
1056
1057   def rsr : AsI1<opcod, (outs GPR:$Rd),
1058                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1059                iis, opc, "\t$Rd, $Rn, $shift",
1060                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]> {
1061     bits<4> Rd;
1062     bits<4> Rn;
1063     bits<12> shift;
1064     let Inst{25} = 0;
1065     let Inst{19-16} = Rn;
1066     let Inst{15-12} = Rd;
1067     let Inst{11-8} = shift{11-8};
1068     let Inst{7} = 0;
1069     let Inst{6-5} = shift{6-5};
1070     let Inst{4} = 1;
1071     let Inst{3-0} = shift{3-0};
1072   }
1073
1074   // Assembly aliases for optional destination operand when it's the same
1075   // as the source operand.
1076   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1077      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1078                                                     so_imm:$imm, pred:$p,
1079                                                     cc_out:$s)>,
1080      Requires<[IsARM]>;
1081   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1082      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1083                                                     GPR:$Rm, pred:$p,
1084                                                     cc_out:$s)>,
1085      Requires<[IsARM]>;
1086   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1087      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1088                                                     so_reg_imm:$shift, pred:$p,
1089                                                     cc_out:$s)>,
1090      Requires<[IsARM]>;
1091   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1092      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1093                                                     so_reg_reg:$shift, pred:$p,
1094                                                     cc_out:$s)>,
1095      Requires<[IsARM]>;
1096
1097 }
1098
1099 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1100 ///
1101 /// These opcodes will be converted to the real non-S opcodes by
1102 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1103 let hasPostISelHook = 1, Defs = [CPSR] in {
1104 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1105                           InstrItinClass iis, PatFrag opnode,
1106                           bit Commutable = 0> {
1107   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1108                          4, iii,
1109                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>;
1110
1111   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1112                          4, iir,
1113                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]> {
1114     let isCommutable = Commutable;
1115   }
1116   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1117                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1118                           4, iis,
1119                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1120                                                 so_reg_imm:$shift))]>;
1121
1122   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1123                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1124                           4, iis,
1125                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1126                                                 so_reg_reg:$shift))]>;
1127 }
1128 }
1129
1130 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1131 /// operands are reversed.
1132 let hasPostISelHook = 1, Defs = [CPSR] in {
1133 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1134                           InstrItinClass iis, PatFrag opnode,
1135                           bit Commutable = 0> {
1136   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1137                          4, iii,
1138                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>;
1139
1140   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1141                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1142                           4, iis,
1143                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1144                                              GPR:$Rn))]>;
1145
1146   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1147                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1148                           4, iis,
1149                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1150                                              GPR:$Rn))]>;
1151 }
1152 }
1153
1154 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1155 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1156 /// a explicit result, only implicitly set CPSR.
1157 let isCompare = 1, Defs = [CPSR] in {
1158 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1159                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1160                        PatFrag opnode, bit Commutable = 0> {
1161   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1162                opc, "\t$Rn, $imm",
1163                [(opnode GPR:$Rn, so_imm:$imm)]> {
1164     bits<4> Rn;
1165     bits<12> imm;
1166     let Inst{25} = 1;
1167     let Inst{20} = 1;
1168     let Inst{19-16} = Rn;
1169     let Inst{15-12} = 0b0000;
1170     let Inst{11-0} = imm;
1171   }
1172   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1173                opc, "\t$Rn, $Rm",
1174                [(opnode GPR:$Rn, GPR:$Rm)]> {
1175     bits<4> Rn;
1176     bits<4> Rm;
1177     let isCommutable = Commutable;
1178     let Inst{25} = 0;
1179     let Inst{20} = 1;
1180     let Inst{19-16} = Rn;
1181     let Inst{15-12} = 0b0000;
1182     let Inst{11-4} = 0b00000000;
1183     let Inst{3-0} = Rm;
1184   }
1185   def rsi : AI1<opcod, (outs),
1186                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1187                opc, "\t$Rn, $shift",
1188                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
1189     bits<4> Rn;
1190     bits<12> shift;
1191     let Inst{25} = 0;
1192     let Inst{20} = 1;
1193     let Inst{19-16} = Rn;
1194     let Inst{15-12} = 0b0000;
1195     let Inst{11-5} = shift{11-5};
1196     let Inst{4} = 0;
1197     let Inst{3-0} = shift{3-0};
1198   }
1199   def rsr : AI1<opcod, (outs),
1200                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1201                opc, "\t$Rn, $shift",
1202                [(opnode GPR:$Rn, so_reg_reg:$shift)]> {
1203     bits<4> Rn;
1204     bits<12> shift;
1205     let Inst{25} = 0;
1206     let Inst{20} = 1;
1207     let Inst{19-16} = Rn;
1208     let Inst{15-12} = 0b0000;
1209     let Inst{11-8} = shift{11-8};
1210     let Inst{7} = 0;
1211     let Inst{6-5} = shift{6-5};
1212     let Inst{4} = 1;
1213     let Inst{3-0} = shift{3-0};
1214   }
1215
1216 }
1217 }
1218
1219 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1220 /// register and one whose operand is a register rotated by 8/16/24.
1221 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1222 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1223   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1224           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1225           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1226        Requires<[IsARM, HasV6]> {
1227   bits<4> Rd;
1228   bits<4> Rm;
1229   bits<2> rot;
1230   let Inst{19-16} = 0b1111;
1231   let Inst{15-12} = Rd;
1232   let Inst{11-10} = rot;
1233   let Inst{3-0}   = Rm;
1234 }
1235
1236 class AI_ext_rrot_np<bits<8> opcod, string opc>
1237   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1238           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1239        Requires<[IsARM, HasV6]> {
1240   bits<2> rot;
1241   let Inst{19-16} = 0b1111;
1242   let Inst{11-10} = rot;
1243 }
1244
1245 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1246 /// register and one whose operand is a register rotated by 8/16/24.
1247 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1248   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1249           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1250           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1251                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1252         Requires<[IsARM, HasV6]> {
1253   bits<4> Rd;
1254   bits<4> Rm;
1255   bits<4> Rn;
1256   bits<2> rot;
1257   let Inst{19-16} = Rn;
1258   let Inst{15-12} = Rd;
1259   let Inst{11-10} = rot;
1260   let Inst{9-4}   = 0b000111;
1261   let Inst{3-0}   = Rm;
1262 }
1263
1264 class AI_exta_rrot_np<bits<8> opcod, string opc>
1265   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1266           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1267        Requires<[IsARM, HasV6]> {
1268   bits<4> Rn;
1269   bits<2> rot;
1270   let Inst{19-16} = Rn;
1271   let Inst{11-10} = rot;
1272 }
1273
1274 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1275 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1276                              string baseOpc, bit Commutable = 0> {
1277   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1278   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1279                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1280                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1281                Requires<[IsARM]> {
1282     bits<4> Rd;
1283     bits<4> Rn;
1284     bits<12> imm;
1285     let Inst{25} = 1;
1286     let Inst{15-12} = Rd;
1287     let Inst{19-16} = Rn;
1288     let Inst{11-0} = imm;
1289   }
1290   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1291                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1292                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1293                Requires<[IsARM]> {
1294     bits<4> Rd;
1295     bits<4> Rn;
1296     bits<4> Rm;
1297     let Inst{11-4} = 0b00000000;
1298     let Inst{25} = 0;
1299     let isCommutable = Commutable;
1300     let Inst{3-0} = Rm;
1301     let Inst{15-12} = Rd;
1302     let Inst{19-16} = Rn;
1303   }
1304   def rsi : AsI1<opcod, (outs GPR:$Rd),
1305                 (ins GPR:$Rn, so_reg_imm:$shift),
1306                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1307               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1308                Requires<[IsARM]> {
1309     bits<4> Rd;
1310     bits<4> Rn;
1311     bits<12> shift;
1312     let Inst{25} = 0;
1313     let Inst{19-16} = Rn;
1314     let Inst{15-12} = Rd;
1315     let Inst{11-5} = shift{11-5};
1316     let Inst{4} = 0;
1317     let Inst{3-0} = shift{3-0};
1318   }
1319   def rsr : AsI1<opcod, (outs GPR:$Rd),
1320                 (ins GPR:$Rn, so_reg_reg:$shift),
1321                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1322               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_reg:$shift, CPSR))]>,
1323                Requires<[IsARM]> {
1324     bits<4> Rd;
1325     bits<4> Rn;
1326     bits<12> shift;
1327     let Inst{25} = 0;
1328     let Inst{19-16} = Rn;
1329     let Inst{15-12} = Rd;
1330     let Inst{11-8} = shift{11-8};
1331     let Inst{7} = 0;
1332     let Inst{6-5} = shift{6-5};
1333     let Inst{4} = 1;
1334     let Inst{3-0} = shift{3-0};
1335   }
1336   }
1337
1338   // Assembly aliases for optional destination operand when it's the same
1339   // as the source operand.
1340   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1341      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1342                                                     so_imm:$imm, pred:$p,
1343                                                     cc_out:$s)>,
1344      Requires<[IsARM]>;
1345   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1346      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1347                                                     GPR:$Rm, pred:$p,
1348                                                     cc_out:$s)>,
1349      Requires<[IsARM]>;
1350   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1351      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1352                                                     so_reg_imm:$shift, pred:$p,
1353                                                     cc_out:$s)>,
1354      Requires<[IsARM]>;
1355   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1356      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1357                                                     so_reg_reg:$shift, pred:$p,
1358                                                     cc_out:$s)>,
1359      Requires<[IsARM]>;
1360 }
1361
1362 /// AI1_rsc_irs - Define instructions and patterns for rsc
1363 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode,
1364                        string baseOpc> {
1365   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1366   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1367                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1368                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1369                Requires<[IsARM]> {
1370     bits<4> Rd;
1371     bits<4> Rn;
1372     bits<12> imm;
1373     let Inst{25} = 1;
1374     let Inst{15-12} = Rd;
1375     let Inst{19-16} = Rn;
1376     let Inst{11-0} = imm;
1377   }
1378   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1379                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1380                [/* pattern left blank */]> {
1381     bits<4> Rd;
1382     bits<4> Rn;
1383     bits<4> Rm;
1384     let Inst{11-4} = 0b00000000;
1385     let Inst{25} = 0;
1386     let Inst{3-0} = Rm;
1387     let Inst{15-12} = Rd;
1388     let Inst{19-16} = Rn;
1389   }
1390   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1391                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1392               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1393                Requires<[IsARM]> {
1394     bits<4> Rd;
1395     bits<4> Rn;
1396     bits<12> shift;
1397     let Inst{25} = 0;
1398     let Inst{19-16} = Rn;
1399     let Inst{15-12} = Rd;
1400     let Inst{11-5} = shift{11-5};
1401     let Inst{4} = 0;
1402     let Inst{3-0} = shift{3-0};
1403   }
1404   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1405                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1406               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1407                Requires<[IsARM]> {
1408     bits<4> Rd;
1409     bits<4> Rn;
1410     bits<12> shift;
1411     let Inst{25} = 0;
1412     let Inst{19-16} = Rn;
1413     let Inst{15-12} = Rd;
1414     let Inst{11-8} = shift{11-8};
1415     let Inst{7} = 0;
1416     let Inst{6-5} = shift{6-5};
1417     let Inst{4} = 1;
1418     let Inst{3-0} = shift{3-0};
1419   }
1420   }
1421
1422   // Assembly aliases for optional destination operand when it's the same
1423   // as the source operand.
1424   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1425      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1426                                                     so_imm:$imm, pred:$p,
1427                                                     cc_out:$s)>,
1428      Requires<[IsARM]>;
1429   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1430      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1431                                                     GPR:$Rm, pred:$p,
1432                                                     cc_out:$s)>,
1433      Requires<[IsARM]>;
1434   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1435      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1436                                                     so_reg_imm:$shift, pred:$p,
1437                                                     cc_out:$s)>,
1438      Requires<[IsARM]>;
1439   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1440      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1441                                                     so_reg_reg:$shift, pred:$p,
1442                                                     cc_out:$s)>,
1443      Requires<[IsARM]>;
1444 }
1445
1446 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1447 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1448            InstrItinClass iir, PatFrag opnode> {
1449   // Note: We use the complex addrmode_imm12 rather than just an input
1450   // GPR and a constrained immediate so that we can use this to match
1451   // frame index references and avoid matching constant pool references.
1452   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1453                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1454                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1455     bits<4>  Rt;
1456     bits<17> addr;
1457     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1458     let Inst{19-16} = addr{16-13};  // Rn
1459     let Inst{15-12} = Rt;
1460     let Inst{11-0}  = addr{11-0};   // imm12
1461   }
1462   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1463                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1464                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1465     bits<4>  Rt;
1466     bits<17> shift;
1467     let shift{4}    = 0;            // Inst{4} = 0
1468     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1469     let Inst{19-16} = shift{16-13}; // Rn
1470     let Inst{15-12} = Rt;
1471     let Inst{11-0}  = shift{11-0};
1472   }
1473 }
1474 }
1475
1476 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1477 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1478            InstrItinClass iir, PatFrag opnode> {
1479   // Note: We use the complex addrmode_imm12 rather than just an input
1480   // GPR and a constrained immediate so that we can use this to match
1481   // frame index references and avoid matching constant pool references.
1482   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt), (ins addrmode_imm12:$addr),
1483                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1484                   [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1485     bits<4>  Rt;
1486     bits<17> addr;
1487     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1488     let Inst{19-16} = addr{16-13};  // Rn
1489     let Inst{15-12} = Rt;
1490     let Inst{11-0}  = addr{11-0};   // imm12
1491   }
1492   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt), (ins ldst_so_reg:$shift),
1493                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1494                  [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1495     bits<4>  Rt;
1496     bits<17> shift;
1497     let shift{4}    = 0;            // Inst{4} = 0
1498     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1499     let Inst{19-16} = shift{16-13}; // Rn
1500     let Inst{15-12} = Rt;
1501     let Inst{11-0}  = shift{11-0};
1502   }
1503 }
1504 }
1505
1506
1507 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1508            InstrItinClass iir, PatFrag opnode> {
1509   // Note: We use the complex addrmode_imm12 rather than just an input
1510   // GPR and a constrained immediate so that we can use this to match
1511   // frame index references and avoid matching constant pool references.
1512   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1513                    (ins GPR:$Rt, addrmode_imm12:$addr),
1514                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1515                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1516     bits<4> Rt;
1517     bits<17> addr;
1518     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1519     let Inst{19-16} = addr{16-13};  // Rn
1520     let Inst{15-12} = Rt;
1521     let Inst{11-0}  = addr{11-0};   // imm12
1522   }
1523   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1524                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1525                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1526     bits<4> Rt;
1527     bits<17> shift;
1528     let shift{4}    = 0;            // Inst{4} = 0
1529     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1530     let Inst{19-16} = shift{16-13}; // Rn
1531     let Inst{15-12} = Rt;
1532     let Inst{11-0}  = shift{11-0};
1533   }
1534 }
1535
1536 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1537            InstrItinClass iir, PatFrag opnode> {
1538   // Note: We use the complex addrmode_imm12 rather than just an input
1539   // GPR and a constrained immediate so that we can use this to match
1540   // frame index references and avoid matching constant pool references.
1541   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1542                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1543                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1544                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1545     bits<4> Rt;
1546     bits<17> addr;
1547     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1548     let Inst{19-16} = addr{16-13};  // Rn
1549     let Inst{15-12} = Rt;
1550     let Inst{11-0}  = addr{11-0};   // imm12
1551   }
1552   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1553                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1554                  [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1555     bits<4> Rt;
1556     bits<17> shift;
1557     let shift{4}    = 0;            // Inst{4} = 0
1558     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1559     let Inst{19-16} = shift{16-13}; // Rn
1560     let Inst{15-12} = Rt;
1561     let Inst{11-0}  = shift{11-0};
1562   }
1563 }
1564
1565
1566 //===----------------------------------------------------------------------===//
1567 // Instructions
1568 //===----------------------------------------------------------------------===//
1569
1570 //===----------------------------------------------------------------------===//
1571 //  Miscellaneous Instructions.
1572 //
1573
1574 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1575 /// the function.  The first operand is the ID# for this instruction, the second
1576 /// is the index into the MachineConstantPool that this is, the third is the
1577 /// size in bytes of this constant pool entry.
1578 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1579 def CONSTPOOL_ENTRY :
1580 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1581                     i32imm:$size), NoItinerary, []>;
1582
1583 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1584 // from removing one half of the matched pairs. That breaks PEI, which assumes
1585 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1586 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1587 def ADJCALLSTACKUP :
1588 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1589            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1590
1591 def ADJCALLSTACKDOWN :
1592 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1593            [(ARMcallseq_start timm:$amt)]>;
1594 }
1595
1596 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1597 // (These pseudos use a hand-written selection code).
1598 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1599 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1600                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1601                               NoItinerary, []>;
1602 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1603                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1604                               NoItinerary, []>;
1605 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1606                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1607                               NoItinerary, []>;
1608 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1609                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1610                               NoItinerary, []>;
1611 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1612                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1613                               NoItinerary, []>;
1614 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1615                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1616                               NoItinerary, []>;
1617 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1618                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1619                               NoItinerary, []>;
1620 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1621                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1622                                       GPR:$set1, GPR:$set2),
1623                                  NoItinerary, []>;
1624 }
1625
1626 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "", []>,
1627           Requires<[IsARM, HasV6T2]> {
1628   let Inst{27-16} = 0b001100100000;
1629   let Inst{15-8} = 0b11110000;
1630   let Inst{7-0} = 0b00000000;
1631 }
1632
1633 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "", []>,
1634           Requires<[IsARM, HasV6T2]> {
1635   let Inst{27-16} = 0b001100100000;
1636   let Inst{15-8} = 0b11110000;
1637   let Inst{7-0} = 0b00000001;
1638 }
1639
1640 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "", []>,
1641           Requires<[IsARM, HasV6T2]> {
1642   let Inst{27-16} = 0b001100100000;
1643   let Inst{15-8} = 0b11110000;
1644   let Inst{7-0} = 0b00000010;
1645 }
1646
1647 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "", []>,
1648           Requires<[IsARM, HasV6T2]> {
1649   let Inst{27-16} = 0b001100100000;
1650   let Inst{15-8} = 0b11110000;
1651   let Inst{7-0} = 0b00000011;
1652 }
1653
1654 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1655              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1656   bits<4> Rd;
1657   bits<4> Rn;
1658   bits<4> Rm;
1659   let Inst{3-0} = Rm;
1660   let Inst{15-12} = Rd;
1661   let Inst{19-16} = Rn;
1662   let Inst{27-20} = 0b01101000;
1663   let Inst{7-4} = 0b1011;
1664   let Inst{11-8} = 0b1111;
1665 }
1666
1667 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1668              []>, Requires<[IsARM, HasV6T2]> {
1669   let Inst{27-16} = 0b001100100000;
1670   let Inst{15-8} = 0b11110000;
1671   let Inst{7-0} = 0b00000100;
1672 }
1673
1674 // The i32imm operand $val can be used by a debugger to store more information
1675 // about the breakpoint.
1676 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1677               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1678   bits<16> val;
1679   let Inst{3-0} = val{3-0};
1680   let Inst{19-8} = val{15-4};
1681   let Inst{27-20} = 0b00010010;
1682   let Inst{7-4} = 0b0111;
1683 }
1684
1685 // Change Processor State
1686 // FIXME: We should use InstAlias to handle the optional operands.
1687 class CPS<dag iops, string asm_ops>
1688   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1689         []>, Requires<[IsARM]> {
1690   bits<2> imod;
1691   bits<3> iflags;
1692   bits<5> mode;
1693   bit M;
1694
1695   let Inst{31-28} = 0b1111;
1696   let Inst{27-20} = 0b00010000;
1697   let Inst{19-18} = imod;
1698   let Inst{17}    = M; // Enabled if mode is set;
1699   let Inst{16-9}  = 0b00000000;
1700   let Inst{8-6}   = iflags;
1701   let Inst{5}     = 0;
1702   let Inst{4-0}   = mode;
1703 }
1704
1705 let DecoderMethod = "DecodeCPSInstruction" in {
1706 let M = 1 in
1707   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1708                   "$imod\t$iflags, $mode">;
1709 let mode = 0, M = 0 in
1710   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1711
1712 let imod = 0, iflags = 0, M = 1 in
1713   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1714 }
1715
1716 // Preload signals the memory system of possible future data/instruction access.
1717 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1718
1719   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1720                 !strconcat(opc, "\t$addr"),
1721                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1722     bits<4> Rt;
1723     bits<17> addr;
1724     let Inst{31-26} = 0b111101;
1725     let Inst{25} = 0; // 0 for immediate form
1726     let Inst{24} = data;
1727     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1728     let Inst{22} = read;
1729     let Inst{21-20} = 0b01;
1730     let Inst{19-16} = addr{16-13};  // Rn
1731     let Inst{15-12} = 0b1111;
1732     let Inst{11-0}  = addr{11-0};   // imm12
1733   }
1734
1735   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1736                !strconcat(opc, "\t$shift"),
1737                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1738     bits<17> shift;
1739     let Inst{31-26} = 0b111101;
1740     let Inst{25} = 1; // 1 for register form
1741     let Inst{24} = data;
1742     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1743     let Inst{22} = read;
1744     let Inst{21-20} = 0b01;
1745     let Inst{19-16} = shift{16-13}; // Rn
1746     let Inst{15-12} = 0b1111;
1747     let Inst{11-0}  = shift{11-0};
1748     let Inst{4} = 0;
1749   }
1750 }
1751
1752 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1753 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1754 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1755
1756 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1757                  "setend\t$end", []>, Requires<[IsARM]> {
1758   bits<1> end;
1759   let Inst{31-10} = 0b1111000100000001000000;
1760   let Inst{9} = end;
1761   let Inst{8-0} = 0;
1762 }
1763
1764 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1765              []>, Requires<[IsARM, HasV7]> {
1766   bits<4> opt;
1767   let Inst{27-4} = 0b001100100000111100001111;
1768   let Inst{3-0} = opt;
1769 }
1770
1771 // A5.4 Permanently UNDEFINED instructions.
1772 let isBarrier = 1, isTerminator = 1 in
1773 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1774                "trap", [(trap)]>,
1775            Requires<[IsARM]> {
1776   let Inst = 0xe7ffdefe;
1777 }
1778
1779 // Address computation and loads and stores in PIC mode.
1780 let isNotDuplicable = 1 in {
1781 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1782                             4, IIC_iALUr,
1783                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1784
1785 let AddedComplexity = 10 in {
1786 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1787                             4, IIC_iLoad_r,
1788                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1789
1790 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1791                             4, IIC_iLoad_bh_r,
1792                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1793
1794 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1795                             4, IIC_iLoad_bh_r,
1796                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1797
1798 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1799                             4, IIC_iLoad_bh_r,
1800                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1801
1802 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1803                             4, IIC_iLoad_bh_r,
1804                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1805 }
1806 let AddedComplexity = 10 in {
1807 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1808       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1809
1810 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1811       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1812                                                    addrmodepc:$addr)]>;
1813
1814 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1815       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1816 }
1817 } // isNotDuplicable = 1
1818
1819
1820 // LEApcrel - Load a pc-relative address into a register without offending the
1821 // assembler.
1822 let neverHasSideEffects = 1, isReMaterializable = 1 in
1823 // The 'adr' mnemonic encodes differently if the label is before or after
1824 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1825 // know until then which form of the instruction will be used.
1826 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1827                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1828   bits<4> Rd;
1829   bits<14> label;
1830   let Inst{27-25} = 0b001;
1831   let Inst{24} = 0;
1832   let Inst{23-22} = label{13-12};
1833   let Inst{21} = 0;
1834   let Inst{20} = 0;
1835   let Inst{19-16} = 0b1111;
1836   let Inst{15-12} = Rd;
1837   let Inst{11-0} = label{11-0};
1838 }
1839 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1840                     4, IIC_iALUi, []>;
1841
1842 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1843                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1844                       4, IIC_iALUi, []>;
1845
1846 //===----------------------------------------------------------------------===//
1847 //  Control Flow Instructions.
1848 //
1849
1850 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1851   // ARMV4T and above
1852   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1853                   "bx", "\tlr", [(ARMretflag)]>,
1854                Requires<[IsARM, HasV4T]> {
1855     let Inst{27-0}  = 0b0001001011111111111100011110;
1856   }
1857
1858   // ARMV4 only
1859   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1860                   "mov", "\tpc, lr", [(ARMretflag)]>,
1861                Requires<[IsARM, NoV4T]> {
1862     let Inst{27-0} = 0b0001101000001111000000001110;
1863   }
1864 }
1865
1866 // Indirect branches
1867 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1868   // ARMV4T and above
1869   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1870                   [(brind GPR:$dst)]>,
1871               Requires<[IsARM, HasV4T]> {
1872     bits<4> dst;
1873     let Inst{31-4} = 0b1110000100101111111111110001;
1874     let Inst{3-0}  = dst;
1875   }
1876
1877   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1878                   "bx", "\t$dst", [/* pattern left blank */]>,
1879               Requires<[IsARM, HasV4T]> {
1880     bits<4> dst;
1881     let Inst{27-4} = 0b000100101111111111110001;
1882     let Inst{3-0}  = dst;
1883   }
1884 }
1885
1886 // All calls clobber the non-callee saved registers. SP is marked as
1887 // a use to prevent stack-pointer assignments that appear immediately
1888 // before calls from potentially appearing dead.
1889 let isCall = 1,
1890   // On non-Darwin platforms R9 is callee-saved.
1891   // FIXME:  Do we really need a non-predicated version? If so, it should
1892   // at least be a pseudo instruction expanding to the predicated version
1893   // at MC lowering time.
1894   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1895   Uses = [SP] in {
1896   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1897                 IIC_Br, "bl\t$func",
1898                 [(ARMcall tglobaladdr:$func)]>,
1899             Requires<[IsARM, IsNotDarwin]> {
1900     let Inst{31-28} = 0b1110;
1901     bits<24> func;
1902     let Inst{23-0} = func;
1903     let DecoderMethod = "DecodeBranchImmInstruction";
1904   }
1905
1906   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1907                    IIC_Br, "bl", "\t$func",
1908                    [(ARMcall_pred tglobaladdr:$func)]>,
1909                 Requires<[IsARM, IsNotDarwin]> {
1910     bits<24> func;
1911     let Inst{23-0} = func;
1912     let DecoderMethod = "DecodeBranchImmInstruction";
1913   }
1914
1915   // ARMv5T and above
1916   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1917                 IIC_Br, "blx\t$func",
1918                 [(ARMcall GPR:$func)]>,
1919             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1920     bits<4> func;
1921     let Inst{31-4} = 0b1110000100101111111111110011;
1922     let Inst{3-0}  = func;
1923   }
1924
1925   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1926                     IIC_Br, "blx", "\t$func",
1927                     [(ARMcall_pred GPR:$func)]>,
1928                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1929     bits<4> func;
1930     let Inst{27-4} = 0b000100101111111111110011;
1931     let Inst{3-0}  = func;
1932   }
1933
1934   // ARMv4T
1935   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1936   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1937                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1938                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1939
1940   // ARMv4
1941   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1942                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1943                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1944 }
1945
1946 let isCall = 1,
1947   // On Darwin R9 is call-clobbered.
1948   // R7 is marked as a use to prevent frame-pointer assignments from being
1949   // moved above / below calls.
1950   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1951   Uses = [R7, SP] in {
1952   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1953                 4, IIC_Br,
1954                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1955               Requires<[IsARM, IsDarwin]>;
1956
1957   def BLr9_pred : ARMPseudoExpand<(outs),
1958                    (ins bl_target:$func, pred:$p, variable_ops),
1959                    4, IIC_Br,
1960                    [(ARMcall_pred tglobaladdr:$func)],
1961                    (BL_pred bl_target:$func, pred:$p)>,
1962                   Requires<[IsARM, IsDarwin]>;
1963
1964   // ARMv5T and above
1965   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1966                 4, IIC_Br,
1967                 [(ARMcall GPR:$func)],
1968                 (BLX GPR:$func)>,
1969                Requires<[IsARM, HasV5T, IsDarwin]>;
1970
1971   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1972                 4, IIC_Br,
1973                 [(ARMcall_pred GPR:$func)],
1974                 (BLX_pred GPR:$func, pred:$p)>,
1975                    Requires<[IsARM, HasV5T, IsDarwin]>;
1976
1977   // ARMv4T
1978   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1979   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1980                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1981                   Requires<[IsARM, HasV4T, IsDarwin]>;
1982
1983   // ARMv4
1984   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1985                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1986                   Requires<[IsARM, NoV4T, IsDarwin]>;
1987 }
1988
1989 let isBranch = 1, isTerminator = 1 in {
1990   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1991   // a two-value operand where a dag node expects two operands. :(
1992   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1993                IIC_Br, "b", "\t$target",
1994                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1995     bits<24> target;
1996     let Inst{23-0} = target;
1997     let DecoderMethod = "DecodeBranchImmInstruction";
1998   }
1999
2000   let isBarrier = 1 in {
2001     // B is "predicable" since it's just a Bcc with an 'always' condition.
2002     let isPredicable = 1 in
2003     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2004     // should be sufficient.
2005     // FIXME: Is B really a Barrier? That doesn't seem right.
2006     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2007                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
2008
2009     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2010     def BR_JTr : ARMPseudoInst<(outs),
2011                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2012                       0, IIC_Br,
2013                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
2014     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2015     // into i12 and rs suffixed versions.
2016     def BR_JTm : ARMPseudoInst<(outs),
2017                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2018                      0, IIC_Br,
2019                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2020                        imm:$id)]>;
2021     def BR_JTadd : ARMPseudoInst<(outs),
2022                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2023                    0, IIC_Br,
2024                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2025                      imm:$id)]>;
2026     } // isNotDuplicable = 1, isIndirectBranch = 1
2027   } // isBarrier = 1
2028
2029 }
2030
2031 // BLX (immediate)
2032 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2033                "blx\t$target", []>,
2034            Requires<[IsARM, HasV5T]> {
2035   let Inst{31-25} = 0b1111101;
2036   bits<25> target;
2037   let Inst{23-0} = target{24-1};
2038   let Inst{24} = target{0};
2039 }
2040
2041 // Branch and Exchange Jazelle
2042 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2043               [/* pattern left blank */]> {
2044   bits<4> func;
2045   let Inst{23-20} = 0b0010;
2046   let Inst{19-8} = 0xfff;
2047   let Inst{7-4} = 0b0010;
2048   let Inst{3-0} = func;
2049 }
2050
2051 // Tail calls.
2052
2053 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
2054   // Darwin versions.
2055   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
2056       Uses = [SP] in {
2057     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
2058                        IIC_Br, []>, Requires<[IsDarwin]>;
2059
2060     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
2061                        IIC_Br, []>, Requires<[IsDarwin]>;
2062
2063     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
2064                    4, IIC_Br, [],
2065                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
2066                    Requires<[IsARM, IsDarwin]>;
2067
2068     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
2069                    4, IIC_Br, [],
2070                    (BX GPR:$dst)>,
2071                    Requires<[IsARM, IsDarwin]>;
2072
2073   }
2074
2075   // Non-Darwin versions (the difference is R9).
2076   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
2077       Uses = [SP] in {
2078     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
2079                        IIC_Br, []>, Requires<[IsNotDarwin]>;
2080
2081     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
2082                        IIC_Br, []>, Requires<[IsNotDarwin]>;
2083
2084     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
2085                    4, IIC_Br, [],
2086                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
2087                    Requires<[IsARM, IsNotDarwin]>;
2088
2089     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
2090                      4, IIC_Br, [],
2091                      (BX GPR:$dst)>,
2092                      Requires<[IsARM, IsNotDarwin]>;
2093   }
2094 }
2095
2096 // Secure Monitor Call is a system instruction.
2097 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2098               []> {
2099   bits<4> opt;
2100   let Inst{23-4} = 0b01100000000000000111;
2101   let Inst{3-0} = opt;
2102 }
2103
2104 // Supervisor Call (Software Interrupt)
2105 let isCall = 1, Uses = [SP] in {
2106 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
2107   bits<24> svc;
2108   let Inst{23-0} = svc;
2109 }
2110 }
2111
2112 // Store Return State
2113 class SRSI<bit wb, string asm>
2114   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2115        NoItinerary, asm, "", []> {
2116   bits<5> mode;
2117   let Inst{31-28} = 0b1111;
2118   let Inst{27-25} = 0b100;
2119   let Inst{22} = 1;
2120   let Inst{21} = wb;
2121   let Inst{20} = 0;
2122   let Inst{19-16} = 0b1101;  // SP
2123   let Inst{15-5} = 0b00000101000;
2124   let Inst{4-0} = mode;
2125 }
2126
2127 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2128   let Inst{24-23} = 0;
2129 }
2130 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2131   let Inst{24-23} = 0;
2132 }
2133 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2134   let Inst{24-23} = 0b10;
2135 }
2136 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2137   let Inst{24-23} = 0b10;
2138 }
2139 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2140   let Inst{24-23} = 0b01;
2141 }
2142 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2143   let Inst{24-23} = 0b01;
2144 }
2145 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2146   let Inst{24-23} = 0b11;
2147 }
2148 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2149   let Inst{24-23} = 0b11;
2150 }
2151
2152 // Return From Exception
2153 class RFEI<bit wb, string asm>
2154   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2155        NoItinerary, asm, "", []> {
2156   bits<4> Rn;
2157   let Inst{31-28} = 0b1111;
2158   let Inst{27-25} = 0b100;
2159   let Inst{22} = 0;
2160   let Inst{21} = wb;
2161   let Inst{20} = 1;
2162   let Inst{19-16} = Rn;
2163   let Inst{15-0} = 0xa00;
2164 }
2165
2166 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2167   let Inst{24-23} = 0;
2168 }
2169 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2170   let Inst{24-23} = 0;
2171 }
2172 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2173   let Inst{24-23} = 0b10;
2174 }
2175 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2176   let Inst{24-23} = 0b10;
2177 }
2178 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2179   let Inst{24-23} = 0b01;
2180 }
2181 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2182   let Inst{24-23} = 0b01;
2183 }
2184 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2185   let Inst{24-23} = 0b11;
2186 }
2187 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2188   let Inst{24-23} = 0b11;
2189 }
2190
2191 //===----------------------------------------------------------------------===//
2192 //  Load / Store Instructions.
2193 //
2194
2195 // Load
2196
2197
2198 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2199                     UnOpFrag<(load node:$Src)>>;
2200 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2201                     UnOpFrag<(zextloadi8 node:$Src)>>;
2202 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2203                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2204 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2205                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2206
2207 // Special LDR for loads from non-pc-relative constpools.
2208 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2209     isReMaterializable = 1, isCodeGenOnly = 1 in
2210 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2211                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2212                  []> {
2213   bits<4> Rt;
2214   bits<17> addr;
2215   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2216   let Inst{19-16} = 0b1111;
2217   let Inst{15-12} = Rt;
2218   let Inst{11-0}  = addr{11-0};   // imm12
2219 }
2220
2221 // Loads with zero extension
2222 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2223                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2224                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2225
2226 // Loads with sign extension
2227 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2228                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2229                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2230
2231 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2232                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2233                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2234
2235 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2236 // Load doubleword
2237 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2238                  (ins addrmode3:$addr), LdMiscFrm,
2239                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2240                  []>, Requires<[IsARM, HasV5TE]>;
2241 }
2242
2243 // Indexed loads
2244 multiclass AI2_ldridx<bit isByte, string opc,
2245                       InstrItinClass iii, InstrItinClass iir> {
2246   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2247                       (ins addrmode_imm12:$addr), IndexModePre, LdFrm, iii,
2248                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2249     bits<17> addr;
2250     let Inst{25} = 0;
2251     let Inst{23} = addr{12};
2252     let Inst{19-16} = addr{16-13};
2253     let Inst{11-0} = addr{11-0};
2254     let DecoderMethod = "DecodeLDRPreImm";
2255     let AsmMatchConverter = "cvtLdWriteBackRegAddrModeImm12";
2256   }
2257
2258   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2259                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2260                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2261     bits<17> addr;
2262     let Inst{25} = 1;
2263     let Inst{23} = addr{12};
2264     let Inst{19-16} = addr{16-13};
2265     let Inst{11-0} = addr{11-0};
2266     let Inst{4} = 0;
2267     let DecoderMethod = "DecodeLDRPreReg";
2268     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2269   }
2270
2271   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2272                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2273                        IndexModePost, LdFrm, iir,
2274                        opc, "\t$Rt, $addr, $offset",
2275                        "$addr.base = $Rn_wb", []> {
2276      // {12}     isAdd
2277      // {11-0}   imm12/Rm
2278      bits<14> offset;
2279      bits<4> addr;
2280      let Inst{25} = 1;
2281      let Inst{23} = offset{12};
2282      let Inst{19-16} = addr;
2283      let Inst{11-0} = offset{11-0};
2284
2285     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2286    }
2287
2288    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2289                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2290                       IndexModePost, LdFrm, iii,
2291                       opc, "\t$Rt, $addr, $offset",
2292                       "$addr.base = $Rn_wb", []> {
2293     // {12}     isAdd
2294     // {11-0}   imm12/Rm
2295     bits<14> offset;
2296     bits<4> addr;
2297     let Inst{25} = 0;
2298     let Inst{23} = offset{12};
2299     let Inst{19-16} = addr;
2300     let Inst{11-0} = offset{11-0};
2301
2302     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2303   }
2304
2305 }
2306
2307 let mayLoad = 1, neverHasSideEffects = 1 in {
2308 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2309 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2310 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2311 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2312 }
2313
2314 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2315   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2316                         (ins addrmode3:$addr), IndexModePre,
2317                         LdMiscFrm, itin,
2318                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2319     bits<14> addr;
2320     let Inst{23}    = addr{8};      // U bit
2321     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2322     let Inst{19-16} = addr{12-9};   // Rn
2323     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2324     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2325     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode3";
2326     let DecoderMethod = "DecodeAddrMode3Instruction";
2327   }
2328   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2329                         (ins addr_offset_none:$addr, am3offset:$offset),
2330                         IndexModePost, LdMiscFrm, itin,
2331                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2332                         []> {
2333     bits<10> offset;
2334     bits<4> addr;
2335     let Inst{23}    = offset{8};      // U bit
2336     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2337     let Inst{19-16} = addr;
2338     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2339     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2340     let DecoderMethod = "DecodeAddrMode3Instruction";
2341   }
2342 }
2343
2344 let mayLoad = 1, neverHasSideEffects = 1 in {
2345 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2346 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2347 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2348 let hasExtraDefRegAllocReq = 1 in {
2349 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2350                           (ins addrmode3:$addr), IndexModePre,
2351                           LdMiscFrm, IIC_iLoad_d_ru,
2352                           "ldrd", "\t$Rt, $Rt2, $addr!",
2353                           "$addr.base = $Rn_wb", []> {
2354   bits<14> addr;
2355   let Inst{23}    = addr{8};      // U bit
2356   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2357   let Inst{19-16} = addr{12-9};   // Rn
2358   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2359   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2360   let DecoderMethod = "DecodeAddrMode3Instruction";
2361   let AsmMatchConverter = "cvtLdrdPre";
2362 }
2363 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2364                           (ins addr_offset_none:$addr, am3offset:$offset),
2365                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2366                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2367                           "$addr.base = $Rn_wb", []> {
2368   bits<10> offset;
2369   bits<4> addr;
2370   let Inst{23}    = offset{8};      // U bit
2371   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2372   let Inst{19-16} = addr;
2373   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2374   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2375   let DecoderMethod = "DecodeAddrMode3Instruction";
2376 }
2377 } // hasExtraDefRegAllocReq = 1
2378 } // mayLoad = 1, neverHasSideEffects = 1
2379
2380 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2381 let mayLoad = 1, neverHasSideEffects = 1 in {
2382 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2383                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2384                     IndexModePost, LdFrm, IIC_iLoad_ru,
2385                     "ldrt", "\t$Rt, $addr, $offset",
2386                     "$addr.base = $Rn_wb", []> {
2387   // {12}     isAdd
2388   // {11-0}   imm12/Rm
2389   bits<14> offset;
2390   bits<4> addr;
2391   let Inst{25} = 1;
2392   let Inst{23} = offset{12};
2393   let Inst{21} = 1; // overwrite
2394   let Inst{19-16} = addr;
2395   let Inst{11-5} = offset{11-5};
2396   let Inst{4} = 0;
2397   let Inst{3-0} = offset{3-0};
2398   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2399 }
2400
2401 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2402                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2403                    IndexModePost, LdFrm, IIC_iLoad_ru,
2404                    "ldrt", "\t$Rt, $addr, $offset",
2405                    "$addr.base = $Rn_wb", []> {
2406   // {12}     isAdd
2407   // {11-0}   imm12/Rm
2408   bits<14> offset;
2409   bits<4> addr;
2410   let Inst{25} = 0;
2411   let Inst{23} = offset{12};
2412   let Inst{21} = 1; // overwrite
2413   let Inst{19-16} = addr;
2414   let Inst{11-0} = offset{11-0};
2415   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2416 }
2417
2418 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2419                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2420                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2421                      "ldrbt", "\t$Rt, $addr, $offset",
2422                      "$addr.base = $Rn_wb", []> {
2423   // {12}     isAdd
2424   // {11-0}   imm12/Rm
2425   bits<14> offset;
2426   bits<4> addr;
2427   let Inst{25} = 1;
2428   let Inst{23} = offset{12};
2429   let Inst{21} = 1; // overwrite
2430   let Inst{19-16} = addr;
2431   let Inst{11-5} = offset{11-5};
2432   let Inst{4} = 0;
2433   let Inst{3-0} = offset{3-0};
2434   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2435 }
2436
2437 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2438                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2439                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2440                     "ldrbt", "\t$Rt, $addr, $offset",
2441                     "$addr.base = $Rn_wb", []> {
2442   // {12}     isAdd
2443   // {11-0}   imm12/Rm
2444   bits<14> offset;
2445   bits<4> addr;
2446   let Inst{25} = 0;
2447   let Inst{23} = offset{12};
2448   let Inst{21} = 1; // overwrite
2449   let Inst{19-16} = addr;
2450   let Inst{11-0} = offset{11-0};
2451   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2452 }
2453
2454 multiclass AI3ldrT<bits<4> op, string opc> {
2455   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2456                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2457                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2458                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2459     bits<9> offset;
2460     let Inst{23} = offset{8};
2461     let Inst{22} = 1;
2462     let Inst{11-8} = offset{7-4};
2463     let Inst{3-0} = offset{3-0};
2464     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2465   }
2466   def r : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2467                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2468                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2469                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2470     bits<5> Rm;
2471     let Inst{23} = Rm{4};
2472     let Inst{22} = 0;
2473     let Inst{11-8} = 0;
2474     let Inst{3-0} = Rm{3-0};
2475     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2476   }
2477 }
2478
2479 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2480 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2481 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2482 }
2483
2484 // Store
2485
2486 // Stores with truncate
2487 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2488                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2489                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2490
2491 // Store doubleword
2492 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2493 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2494                StMiscFrm, IIC_iStore_d_r,
2495                "strd", "\t$Rt, $src2, $addr", []>,
2496            Requires<[IsARM, HasV5TE]> {
2497   let Inst{21} = 0;
2498 }
2499
2500 // Indexed stores
2501 multiclass AI2_stridx<bit isByte, string opc,
2502                       InstrItinClass iii, InstrItinClass iir> {
2503   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2504                             (ins GPR:$Rt, addrmode_imm12:$addr), IndexModePre,
2505                             StFrm, iii,
2506                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2507     bits<17> addr;
2508     let Inst{25} = 0;
2509     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2510     let Inst{19-16} = addr{16-13};  // Rn
2511     let Inst{11-0}  = addr{11-0};   // imm12
2512     let AsmMatchConverter = "cvtStWriteBackRegAddrModeImm12";
2513     let DecoderMethod = "DecodeSTRPreImm";
2514   }
2515
2516   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2517                       (ins GPR:$Rt, ldst_so_reg:$addr),
2518                       IndexModePre, StFrm, iir,
2519                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2520     bits<17> addr;
2521     let Inst{25} = 1;
2522     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2523     let Inst{19-16} = addr{16-13}; // Rn
2524     let Inst{11-0}  = addr{11-0};
2525     let Inst{4}     = 0;           // Inst{4} = 0
2526     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2527     let DecoderMethod = "DecodeSTRPreReg";
2528   }
2529   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2530                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2531                 IndexModePost, StFrm, iir,
2532                 opc, "\t$Rt, $addr, $offset",
2533                 "$addr.base = $Rn_wb", []> {
2534      // {12}     isAdd
2535      // {11-0}   imm12/Rm
2536      bits<14> offset;
2537      bits<4> addr;
2538      let Inst{25} = 1;
2539      let Inst{23} = offset{12};
2540      let Inst{19-16} = addr;
2541      let Inst{11-0} = offset{11-0};
2542
2543     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2544    }
2545
2546    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2547                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2548                 IndexModePost, StFrm, iii,
2549                 opc, "\t$Rt, $addr, $offset",
2550                 "$addr.base = $Rn_wb", []> {
2551     // {12}     isAdd
2552     // {11-0}   imm12/Rm
2553     bits<14> offset;
2554     bits<4> addr;
2555     let Inst{25} = 0;
2556     let Inst{23} = offset{12};
2557     let Inst{19-16} = addr;
2558     let Inst{11-0} = offset{11-0};
2559
2560     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2561   }
2562 }
2563
2564 let mayStore = 1, neverHasSideEffects = 1 in {
2565 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2566 // IIC_iStore_siu depending on whether it the offset register is shifted.
2567 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2568 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2569 }
2570
2571 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2572                          am2offset_reg:$offset),
2573              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2574                            am2offset_reg:$offset)>;
2575 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2576                          am2offset_imm:$offset),
2577              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2578                            am2offset_imm:$offset)>;
2579 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2580                              am2offset_reg:$offset),
2581              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2582                             am2offset_reg:$offset)>;
2583 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2584                              am2offset_imm:$offset),
2585              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2586                             am2offset_imm:$offset)>;
2587
2588 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2589 // put the patterns on the instruction definitions directly as ISel wants
2590 // the address base and offset to be separate operands, not a single
2591 // complex operand like we represent the instructions themselves. The
2592 // pseudos map between the two.
2593 let usesCustomInserter = 1,
2594     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2595 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2596                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2597                4, IIC_iStore_ru,
2598             [(set GPR:$Rn_wb,
2599                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2600 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2601                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2602                4, IIC_iStore_ru,
2603             [(set GPR:$Rn_wb,
2604                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2605 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2606                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2607                4, IIC_iStore_ru,
2608             [(set GPR:$Rn_wb,
2609                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2610 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2611                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2612                4, IIC_iStore_ru,
2613             [(set GPR:$Rn_wb,
2614                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2615 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2616                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2617                4, IIC_iStore_ru,
2618             [(set GPR:$Rn_wb,
2619                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2620 }
2621
2622
2623
2624 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2625                            (ins GPR:$Rt, addrmode3:$addr), IndexModePre,
2626                            StMiscFrm, IIC_iStore_bh_ru,
2627                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2628   bits<14> addr;
2629   let Inst{23}    = addr{8};      // U bit
2630   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2631   let Inst{19-16} = addr{12-9};   // Rn
2632   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2633   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2634   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2635   let DecoderMethod = "DecodeAddrMode3Instruction";
2636 }
2637
2638 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2639                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2640                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2641                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2642                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2643                                                       addr_offset_none:$addr,
2644                                                       am3offset:$offset))]> {
2645   bits<10> offset;
2646   bits<4> addr;
2647   let Inst{23}    = offset{8};      // U bit
2648   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2649   let Inst{19-16} = addr;
2650   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2651   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2652   let DecoderMethod = "DecodeAddrMode3Instruction";
2653 }
2654
2655 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2656 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2657                           (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2658                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2659                           "strd", "\t$Rt, $Rt2, $addr!",
2660                           "$addr.base = $Rn_wb", []> {
2661   bits<14> addr;
2662   let Inst{23}    = addr{8};      // U bit
2663   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2664   let Inst{19-16} = addr{12-9};   // Rn
2665   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2666   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2667   let DecoderMethod = "DecodeAddrMode3Instruction";
2668   let AsmMatchConverter = "cvtStrdPre";
2669 }
2670
2671 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2672                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2673                                am3offset:$offset),
2674                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2675                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2676                           "$addr.base = $Rn_wb", []> {
2677   bits<10> offset;
2678   bits<4> addr;
2679   let Inst{23}    = offset{8};      // U bit
2680   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2681   let Inst{19-16} = addr;
2682   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2683   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2684   let DecoderMethod = "DecodeAddrMode3Instruction";
2685 }
2686 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2687
2688 // STRT, STRBT, and STRHT
2689
2690 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2691                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2692                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2693                    "strbt", "\t$Rt, $addr, $offset",
2694                    "$addr.base = $Rn_wb", []> {
2695   // {12}     isAdd
2696   // {11-0}   imm12/Rm
2697   bits<14> offset;
2698   bits<4> addr;
2699   let Inst{25} = 1;
2700   let Inst{23} = offset{12};
2701   let Inst{21} = 1; // overwrite
2702   let Inst{19-16} = addr;
2703   let Inst{11-5} = offset{11-5};
2704   let Inst{4} = 0;
2705   let Inst{3-0} = offset{3-0};
2706   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2707 }
2708
2709 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2710                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2711                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2712                    "strbt", "\t$Rt, $addr, $offset",
2713                    "$addr.base = $Rn_wb", []> {
2714   // {12}     isAdd
2715   // {11-0}   imm12/Rm
2716   bits<14> offset;
2717   bits<4> addr;
2718   let Inst{25} = 0;
2719   let Inst{23} = offset{12};
2720   let Inst{21} = 1; // overwrite
2721   let Inst{19-16} = addr;
2722   let Inst{11-0} = offset{11-0};
2723   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2724 }
2725
2726 let mayStore = 1, neverHasSideEffects = 1 in {
2727 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2728                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2729                    IndexModePost, StFrm, IIC_iStore_ru,
2730                    "strt", "\t$Rt, $addr, $offset",
2731                    "$addr.base = $Rn_wb", []> {
2732   // {12}     isAdd
2733   // {11-0}   imm12/Rm
2734   bits<14> offset;
2735   bits<4> addr;
2736   let Inst{25} = 1;
2737   let Inst{23} = offset{12};
2738   let Inst{21} = 1; // overwrite
2739   let Inst{19-16} = addr;
2740   let Inst{11-5} = offset{11-5};
2741   let Inst{4} = 0;
2742   let Inst{3-0} = offset{3-0};
2743   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2744 }
2745
2746 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2747                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2748                    IndexModePost, StFrm, IIC_iStore_ru,
2749                    "strt", "\t$Rt, $addr, $offset",
2750                    "$addr.base = $Rn_wb", []> {
2751   // {12}     isAdd
2752   // {11-0}   imm12/Rm
2753   bits<14> offset;
2754   bits<4> addr;
2755   let Inst{25} = 0;
2756   let Inst{23} = offset{12};
2757   let Inst{21} = 1; // overwrite
2758   let Inst{19-16} = addr;
2759   let Inst{11-0} = offset{11-0};
2760   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2761 }
2762 }
2763
2764
2765 multiclass AI3strT<bits<4> op, string opc> {
2766   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2767                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2768                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2769                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2770     bits<9> offset;
2771     let Inst{23} = offset{8};
2772     let Inst{22} = 1;
2773     let Inst{11-8} = offset{7-4};
2774     let Inst{3-0} = offset{3-0};
2775     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2776   }
2777   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2778                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2779                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2780                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2781     bits<5> Rm;
2782     let Inst{23} = Rm{4};
2783     let Inst{22} = 0;
2784     let Inst{11-8} = 0;
2785     let Inst{3-0} = Rm{3-0};
2786     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2787   }
2788 }
2789
2790
2791 defm STRHT : AI3strT<0b1011, "strht">;
2792
2793
2794 //===----------------------------------------------------------------------===//
2795 //  Load / store multiple Instructions.
2796 //
2797
2798 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
2799                          InstrItinClass itin, InstrItinClass itin_upd> {
2800   // IA is the default, so no need for an explicit suffix on the
2801   // mnemonic here. Without it is the cannonical spelling.
2802   def IA :
2803     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2804          IndexModeNone, f, itin,
2805          !strconcat(asm, "${p}\t$Rn, $regs"), "", []> {
2806     let Inst{24-23} = 0b01;       // Increment After
2807     let Inst{21}    = 0;          // No writeback
2808     let Inst{20}    = L_bit;
2809   }
2810   def IA_UPD :
2811     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2812          IndexModeUpd, f, itin_upd,
2813          !strconcat(asm, "${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2814     let Inst{24-23} = 0b01;       // Increment After
2815     let Inst{21}    = 1;          // Writeback
2816     let Inst{20}    = L_bit;
2817
2818     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2819   }
2820   def DA :
2821     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2822          IndexModeNone, f, itin,
2823          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
2824     let Inst{24-23} = 0b00;       // Decrement After
2825     let Inst{21}    = 0;          // No writeback
2826     let Inst{20}    = L_bit;
2827   }
2828   def DA_UPD :
2829     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2830          IndexModeUpd, f, itin_upd,
2831          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2832     let Inst{24-23} = 0b00;       // Decrement After
2833     let Inst{21}    = 1;          // Writeback
2834     let Inst{20}    = L_bit;
2835
2836     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2837   }
2838   def DB :
2839     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2840          IndexModeNone, f, itin,
2841          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
2842     let Inst{24-23} = 0b10;       // Decrement Before
2843     let Inst{21}    = 0;          // No writeback
2844     let Inst{20}    = L_bit;
2845   }
2846   def DB_UPD :
2847     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2848          IndexModeUpd, f, itin_upd,
2849          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2850     let Inst{24-23} = 0b10;       // Decrement Before
2851     let Inst{21}    = 1;          // Writeback
2852     let Inst{20}    = L_bit;
2853
2854     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2855   }
2856   def IB :
2857     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2858          IndexModeNone, f, itin,
2859          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
2860     let Inst{24-23} = 0b11;       // Increment Before
2861     let Inst{21}    = 0;          // No writeback
2862     let Inst{20}    = L_bit;
2863   }
2864   def IB_UPD :
2865     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2866          IndexModeUpd, f, itin_upd,
2867          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2868     let Inst{24-23} = 0b11;       // Increment Before
2869     let Inst{21}    = 1;          // Writeback
2870     let Inst{20}    = L_bit;
2871
2872     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2873   }
2874 }
2875
2876 let neverHasSideEffects = 1 in {
2877
2878 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2879 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2880
2881 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2882 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2883
2884 } // neverHasSideEffects
2885
2886 // FIXME: remove when we have a way to marking a MI with these properties.
2887 // FIXME: Should pc be an implicit operand like PICADD, etc?
2888 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2889     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2890 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2891                                                  reglist:$regs, variable_ops),
2892                      4, IIC_iLoad_mBr, [],
2893                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2894       RegConstraint<"$Rn = $wb">;
2895
2896 //===----------------------------------------------------------------------===//
2897 //  Move Instructions.
2898 //
2899
2900 let neverHasSideEffects = 1 in
2901 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2902                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2903   bits<4> Rd;
2904   bits<4> Rm;
2905
2906   let Inst{19-16} = 0b0000;
2907   let Inst{11-4} = 0b00000000;
2908   let Inst{25} = 0;
2909   let Inst{3-0} = Rm;
2910   let Inst{15-12} = Rd;
2911 }
2912
2913 def : ARMInstAlias<"movs${p} $Rd, $Rm",
2914                    (MOVr GPR:$Rd, GPR:$Rm, pred:$p, CPSR)>;
2915
2916 // A version for the smaller set of tail call registers.
2917 let neverHasSideEffects = 1 in
2918 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2919                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2920   bits<4> Rd;
2921   bits<4> Rm;
2922
2923   let Inst{11-4} = 0b00000000;
2924   let Inst{25} = 0;
2925   let Inst{3-0} = Rm;
2926   let Inst{15-12} = Rd;
2927 }
2928
2929 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2930                 DPSoRegRegFrm, IIC_iMOVsr,
2931                 "mov", "\t$Rd, $src",
2932                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP {
2933   bits<4> Rd;
2934   bits<12> src;
2935   let Inst{15-12} = Rd;
2936   let Inst{19-16} = 0b0000;
2937   let Inst{11-8} = src{11-8};
2938   let Inst{7} = 0;
2939   let Inst{6-5} = src{6-5};
2940   let Inst{4} = 1;
2941   let Inst{3-0} = src{3-0};
2942   let Inst{25} = 0;
2943 }
2944
2945 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2946                 DPSoRegImmFrm, IIC_iMOVsr,
2947                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2948                 UnaryDP {
2949   bits<4> Rd;
2950   bits<12> src;
2951   let Inst{15-12} = Rd;
2952   let Inst{19-16} = 0b0000;
2953   let Inst{11-5} = src{11-5};
2954   let Inst{4} = 0;
2955   let Inst{3-0} = src{3-0};
2956   let Inst{25} = 0;
2957 }
2958
2959 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2960 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2961                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2962   bits<4> Rd;
2963   bits<12> imm;
2964   let Inst{25} = 1;
2965   let Inst{15-12} = Rd;
2966   let Inst{19-16} = 0b0000;
2967   let Inst{11-0} = imm;
2968 }
2969
2970 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2971 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2972                  DPFrm, IIC_iMOVi,
2973                  "movw", "\t$Rd, $imm",
2974                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2975                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2976   bits<4> Rd;
2977   bits<16> imm;
2978   let Inst{15-12} = Rd;
2979   let Inst{11-0}  = imm{11-0};
2980   let Inst{19-16} = imm{15-12};
2981   let Inst{20} = 0;
2982   let Inst{25} = 1;
2983   let DecoderMethod = "DecodeArmMOVTWInstruction";
2984 }
2985
2986 def : InstAlias<"mov${p} $Rd, $imm",
2987                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2988         Requires<[IsARM]>;
2989
2990 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2991                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2992
2993 let Constraints = "$src = $Rd" in {
2994 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
2995                   (ins GPR:$src, imm0_65535_expr:$imm),
2996                   DPFrm, IIC_iMOVi,
2997                   "movt", "\t$Rd, $imm",
2998                   [(set GPRnopc:$Rd,
2999                         (or (and GPR:$src, 0xffff),
3000                             lo16AllZero:$imm))]>, UnaryDP,
3001                   Requires<[IsARM, HasV6T2]> {
3002   bits<4> Rd;
3003   bits<16> imm;
3004   let Inst{15-12} = Rd;
3005   let Inst{11-0}  = imm{11-0};
3006   let Inst{19-16} = imm{15-12};
3007   let Inst{20} = 0;
3008   let Inst{25} = 1;
3009   let DecoderMethod = "DecodeArmMOVTWInstruction";
3010 }
3011
3012 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3013                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
3014
3015 } // Constraints
3016
3017 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3018       Requires<[IsARM, HasV6T2]>;
3019
3020 let Uses = [CPSR] in
3021 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3022                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3023                     Requires<[IsARM]>;
3024
3025 // These aren't really mov instructions, but we have to define them this way
3026 // due to flag operands.
3027
3028 let Defs = [CPSR] in {
3029 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3030                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3031                       Requires<[IsARM]>;
3032 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3033                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3034                       Requires<[IsARM]>;
3035 }
3036
3037 //===----------------------------------------------------------------------===//
3038 //  Extend Instructions.
3039 //
3040
3041 // Sign extenders
3042
3043 def SXTB  : AI_ext_rrot<0b01101010,
3044                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3045 def SXTH  : AI_ext_rrot<0b01101011,
3046                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3047
3048 def SXTAB : AI_exta_rrot<0b01101010,
3049                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3050 def SXTAH : AI_exta_rrot<0b01101011,
3051                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3052
3053 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3054
3055 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3056
3057 // Zero extenders
3058
3059 let AddedComplexity = 16 in {
3060 def UXTB   : AI_ext_rrot<0b01101110,
3061                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3062 def UXTH   : AI_ext_rrot<0b01101111,
3063                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3064 def UXTB16 : AI_ext_rrot<0b01101100,
3065                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3066
3067 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3068 //        The transformation should probably be done as a combiner action
3069 //        instead so we can include a check for masking back in the upper
3070 //        eight bits of the source into the lower eight bits of the result.
3071 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3072 //               (UXTB16r_rot GPR:$Src, 3)>;
3073 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3074                (UXTB16 GPR:$Src, 1)>;
3075
3076 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3077                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3078 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3079                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3080 }
3081
3082 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3083 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3084
3085
3086 def SBFX  : I<(outs GPRnopc:$Rd),
3087               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3088                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3089                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3090                Requires<[IsARM, HasV6T2]> {
3091   bits<4> Rd;
3092   bits<4> Rn;
3093   bits<5> lsb;
3094   bits<5> width;
3095   let Inst{27-21} = 0b0111101;
3096   let Inst{6-4}   = 0b101;
3097   let Inst{20-16} = width;
3098   let Inst{15-12} = Rd;
3099   let Inst{11-7}  = lsb;
3100   let Inst{3-0}   = Rn;
3101 }
3102
3103 def UBFX  : I<(outs GPR:$Rd),
3104               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3105                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3106                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3107                Requires<[IsARM, HasV6T2]> {
3108   bits<4> Rd;
3109   bits<4> Rn;
3110   bits<5> lsb;
3111   bits<5> width;
3112   let Inst{27-21} = 0b0111111;
3113   let Inst{6-4}   = 0b101;
3114   let Inst{20-16} = width;
3115   let Inst{15-12} = Rd;
3116   let Inst{11-7}  = lsb;
3117   let Inst{3-0}   = Rn;
3118 }
3119
3120 //===----------------------------------------------------------------------===//
3121 //  Arithmetic Instructions.
3122 //
3123
3124 defm ADD  : AsI1_bin_irs<0b0100, "add",
3125                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3126                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
3127 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3128                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3129                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
3130
3131 // ADD and SUB with 's' bit set.
3132 //
3133 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3134 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3135 // AdjustInstrPostInstrSelection where we determine whether or not to
3136 // set the "s" bit based on CPSR liveness.
3137 //
3138 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3139 // support for an optional CPSR definition that corresponds to the DAG
3140 // node's second value. We can then eliminate the implicit def of CPSR.
3141 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3142                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3143 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3144                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3145
3146 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3147                   BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>,
3148                           "ADC", 1>;
3149 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3150                   BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>,
3151                           "SBC">;
3152
3153 defm RSB  : AsI1_rbin_irs <0b0011, "rsb",
3154                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3155                          BinOpFrag<(sub node:$LHS, node:$RHS)>, "RSB">;
3156
3157 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3158 // CPSR and the implicit def of CPSR is not needed.
3159 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3160                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3161
3162 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3163                   BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>,
3164                        "RSC">;
3165
3166 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3167 // The assume-no-carry-in form uses the negation of the input since add/sub
3168 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3169 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3170 // details.
3171 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3172              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3173 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3174              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3175
3176 // The with-carry-in form matches bitwise not instead of the negation.
3177 // Effectively, the inverse interpretation of the carry flag already accounts
3178 // for part of the negation.
3179 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3180              (SBCri   GPR:$src, so_imm_not:$imm)>;
3181
3182 // Note: These are implemented in C++ code, because they have to generate
3183 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3184 // cannot produce.
3185 // (mul X, 2^n+1) -> (add (X << n), X)
3186 // (mul X, 2^n-1) -> (rsb X, (X << n))
3187
3188 // ARM Arithmetic Instruction
3189 // GPR:$dst = GPR:$a op GPR:$b
3190 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3191           list<dag> pattern = [],
3192           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3193           string asm = "\t$Rd, $Rn, $Rm">
3194   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
3195   bits<4> Rn;
3196   bits<4> Rd;
3197   bits<4> Rm;
3198   let Inst{27-20} = op27_20;
3199   let Inst{11-4} = op11_4;
3200   let Inst{19-16} = Rn;
3201   let Inst{15-12} = Rd;
3202   let Inst{3-0}   = Rm;
3203 }
3204
3205 // Saturating add/subtract
3206
3207 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3208                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3209                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3210 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3211                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3212                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3213 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3214                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3215                   "\t$Rd, $Rm, $Rn">;
3216 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3217                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3218                   "\t$Rd, $Rm, $Rn">;
3219
3220 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3221 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3222 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3223 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3224 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3225 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3226 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3227 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3228 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3229 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3230 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3231 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3232
3233 // Signed/Unsigned add/subtract
3234
3235 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3236 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3237 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3238 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3239 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3240 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3241 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3242 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3243 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3244 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3245 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3246 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3247
3248 // Signed/Unsigned halving add/subtract
3249
3250 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3251 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3252 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3253 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3254 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3255 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3256 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3257 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3258 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3259 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3260 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3261 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3262
3263 // Unsigned Sum of Absolute Differences [and Accumulate].
3264
3265 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3266                 MulFrm /* for convenience */, NoItinerary, "usad8",
3267                 "\t$Rd, $Rn, $Rm", []>,
3268              Requires<[IsARM, HasV6]> {
3269   bits<4> Rd;
3270   bits<4> Rn;
3271   bits<4> Rm;
3272   let Inst{27-20} = 0b01111000;
3273   let Inst{15-12} = 0b1111;
3274   let Inst{7-4} = 0b0001;
3275   let Inst{19-16} = Rd;
3276   let Inst{11-8} = Rm;
3277   let Inst{3-0} = Rn;
3278 }
3279 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3280                 MulFrm /* for convenience */, NoItinerary, "usada8",
3281                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3282              Requires<[IsARM, HasV6]> {
3283   bits<4> Rd;
3284   bits<4> Rn;
3285   bits<4> Rm;
3286   bits<4> Ra;
3287   let Inst{27-20} = 0b01111000;
3288   let Inst{7-4} = 0b0001;
3289   let Inst{19-16} = Rd;
3290   let Inst{15-12} = Ra;
3291   let Inst{11-8} = Rm;
3292   let Inst{3-0} = Rn;
3293 }
3294
3295 // Signed/Unsigned saturate
3296
3297 def SSAT : AI<(outs GPRnopc:$Rd),
3298               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3299               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3300   bits<4> Rd;
3301   bits<5> sat_imm;
3302   bits<4> Rn;
3303   bits<8> sh;
3304   let Inst{27-21} = 0b0110101;
3305   let Inst{5-4} = 0b01;
3306   let Inst{20-16} = sat_imm;
3307   let Inst{15-12} = Rd;
3308   let Inst{11-7} = sh{4-0};
3309   let Inst{6} = sh{5};
3310   let Inst{3-0} = Rn;
3311 }
3312
3313 def SSAT16 : AI<(outs GPRnopc:$Rd),
3314                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3315                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3316   bits<4> Rd;
3317   bits<4> sat_imm;
3318   bits<4> Rn;
3319   let Inst{27-20} = 0b01101010;
3320   let Inst{11-4} = 0b11110011;
3321   let Inst{15-12} = Rd;
3322   let Inst{19-16} = sat_imm;
3323   let Inst{3-0} = Rn;
3324 }
3325
3326 def USAT : AI<(outs GPRnopc:$Rd),
3327               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3328               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3329   bits<4> Rd;
3330   bits<5> sat_imm;
3331   bits<4> Rn;
3332   bits<8> sh;
3333   let Inst{27-21} = 0b0110111;
3334   let Inst{5-4} = 0b01;
3335   let Inst{15-12} = Rd;
3336   let Inst{11-7} = sh{4-0};
3337   let Inst{6} = sh{5};
3338   let Inst{20-16} = sat_imm;
3339   let Inst{3-0} = Rn;
3340 }
3341
3342 def USAT16 : AI<(outs GPRnopc:$Rd),
3343                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3344                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3345   bits<4> Rd;
3346   bits<4> sat_imm;
3347   bits<4> Rn;
3348   let Inst{27-20} = 0b01101110;
3349   let Inst{11-4} = 0b11110011;
3350   let Inst{15-12} = Rd;
3351   let Inst{19-16} = sat_imm;
3352   let Inst{3-0} = Rn;
3353 }
3354
3355 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3356                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3357 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3358                (USAT imm:$pos, GPRnopc:$a, 0)>;
3359
3360 //===----------------------------------------------------------------------===//
3361 //  Bitwise Instructions.
3362 //
3363
3364 defm AND   : AsI1_bin_irs<0b0000, "and",
3365                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3366                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
3367 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3368                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3369                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
3370 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3371                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3372                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
3373 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3374                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3375                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
3376
3377 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3378 // like in the actual instruction encoding. The complexity of mapping the mask
3379 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3380 // instruction description.
3381 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3382                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3383                "bfc", "\t$Rd, $imm", "$src = $Rd",
3384                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3385                Requires<[IsARM, HasV6T2]> {
3386   bits<4> Rd;
3387   bits<10> imm;
3388   let Inst{27-21} = 0b0111110;
3389   let Inst{6-0}   = 0b0011111;
3390   let Inst{15-12} = Rd;
3391   let Inst{11-7}  = imm{4-0}; // lsb
3392   let Inst{20-16} = imm{9-5}; // msb
3393 }
3394
3395 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3396 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3397           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3398           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3399           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3400                            bf_inv_mask_imm:$imm))]>,
3401           Requires<[IsARM, HasV6T2]> {
3402   bits<4> Rd;
3403   bits<4> Rn;
3404   bits<10> imm;
3405   let Inst{27-21} = 0b0111110;
3406   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3407   let Inst{15-12} = Rd;
3408   let Inst{11-7}  = imm{4-0}; // lsb
3409   let Inst{20-16} = imm{9-5}; // width
3410   let Inst{3-0}   = Rn;
3411 }
3412
3413 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3414                   "mvn", "\t$Rd, $Rm",
3415                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
3416   bits<4> Rd;
3417   bits<4> Rm;
3418   let Inst{25} = 0;
3419   let Inst{19-16} = 0b0000;
3420   let Inst{11-4} = 0b00000000;
3421   let Inst{15-12} = Rd;
3422   let Inst{3-0} = Rm;
3423 }
3424 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3425                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3426                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
3427   bits<4> Rd;
3428   bits<12> shift;
3429   let Inst{25} = 0;
3430   let Inst{19-16} = 0b0000;
3431   let Inst{15-12} = Rd;
3432   let Inst{11-5} = shift{11-5};
3433   let Inst{4} = 0;
3434   let Inst{3-0} = shift{3-0};
3435 }
3436 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3437                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3438                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
3439   bits<4> Rd;
3440   bits<12> shift;
3441   let Inst{25} = 0;
3442   let Inst{19-16} = 0b0000;
3443   let Inst{15-12} = Rd;
3444   let Inst{11-8} = shift{11-8};
3445   let Inst{7} = 0;
3446   let Inst{6-5} = shift{6-5};
3447   let Inst{4} = 1;
3448   let Inst{3-0} = shift{3-0};
3449 }
3450 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3451 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3452                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3453                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
3454   bits<4> Rd;
3455   bits<12> imm;
3456   let Inst{25} = 1;
3457   let Inst{19-16} = 0b0000;
3458   let Inst{15-12} = Rd;
3459   let Inst{11-0} = imm;
3460 }
3461
3462 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3463              (BICri GPR:$src, so_imm_not:$imm)>;
3464
3465 //===----------------------------------------------------------------------===//
3466 //  Multiply Instructions.
3467 //
3468 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3469              string opc, string asm, list<dag> pattern>
3470   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3471   bits<4> Rd;
3472   bits<4> Rm;
3473   bits<4> Rn;
3474   let Inst{19-16} = Rd;
3475   let Inst{11-8}  = Rm;
3476   let Inst{3-0}   = Rn;
3477 }
3478 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3479              string opc, string asm, list<dag> pattern>
3480   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3481   bits<4> RdLo;
3482   bits<4> RdHi;
3483   bits<4> Rm;
3484   bits<4> Rn;
3485   let Inst{19-16} = RdHi;
3486   let Inst{15-12} = RdLo;
3487   let Inst{11-8}  = Rm;
3488   let Inst{3-0}   = Rn;
3489 }
3490
3491 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3492 //        property. Remove them when it's possible to add those properties
3493 //        on an individual MachineInstr, not just an instuction description.
3494 let isCommutable = 1 in {
3495 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3496                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3497                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
3498                    Requires<[IsARM, HasV6]> {
3499   let Inst{15-12} = 0b0000;
3500 }
3501
3502 let Constraints = "@earlyclobber $Rd" in
3503 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
3504                                             pred:$p, cc_out:$s),
3505                           4, IIC_iMUL32,
3506                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
3507                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3508                         Requires<[IsARM, NoV6]>;
3509 }
3510
3511 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3512                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3513                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3514                    Requires<[IsARM, HasV6]> {
3515   bits<4> Ra;
3516   let Inst{15-12} = Ra;
3517 }
3518
3519 let Constraints = "@earlyclobber $Rd" in
3520 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3521                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3522                           4, IIC_iMAC32,
3523                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3524                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3525                         Requires<[IsARM, NoV6]>;
3526
3527 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3528                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3529                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3530                    Requires<[IsARM, HasV6T2]> {
3531   bits<4> Rd;
3532   bits<4> Rm;
3533   bits<4> Rn;
3534   bits<4> Ra;
3535   let Inst{19-16} = Rd;
3536   let Inst{15-12} = Ra;
3537   let Inst{11-8}  = Rm;
3538   let Inst{3-0}   = Rn;
3539 }
3540
3541 // Extra precision multiplies with low / high results
3542 let neverHasSideEffects = 1 in {
3543 let isCommutable = 1 in {
3544 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3545                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3546                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3547                     Requires<[IsARM, HasV6]>;
3548
3549 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3550                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3551                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3552                     Requires<[IsARM, HasV6]>;
3553
3554 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3555 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3556                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3557                             4, IIC_iMUL64, [],
3558           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3559                            Requires<[IsARM, NoV6]>;
3560
3561 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3562                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3563                             4, IIC_iMUL64, [],
3564           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3565                            Requires<[IsARM, NoV6]>;
3566 }
3567 }
3568
3569 // Multiply + accumulate
3570 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3571                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3572                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3573                     Requires<[IsARM, HasV6]>;
3574 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3575                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3576                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3577                     Requires<[IsARM, HasV6]>;
3578
3579 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3580                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3581                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3582                     Requires<[IsARM, HasV6]> {
3583   bits<4> RdLo;
3584   bits<4> RdHi;
3585   bits<4> Rm;
3586   bits<4> Rn;
3587   let Inst{19-16} = RdHi;
3588   let Inst{15-12} = RdLo;
3589   let Inst{11-8}  = Rm;
3590   let Inst{3-0}   = Rn;
3591 }
3592
3593 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3594 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3595                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3596                               4, IIC_iMAC64, [],
3597           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3598                            Requires<[IsARM, NoV6]>;
3599 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3600                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3601                               4, IIC_iMAC64, [],
3602           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3603                            Requires<[IsARM, NoV6]>;
3604 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3605                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3606                               4, IIC_iMAC64, [],
3607           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3608                            Requires<[IsARM, NoV6]>;
3609 }
3610
3611 } // neverHasSideEffects
3612
3613 // Most significant word multiply
3614 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3615                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3616                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3617             Requires<[IsARM, HasV6]> {
3618   let Inst{15-12} = 0b1111;
3619 }
3620
3621 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3622                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3623             Requires<[IsARM, HasV6]> {
3624   let Inst{15-12} = 0b1111;
3625 }
3626
3627 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3628                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3629                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3630                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3631             Requires<[IsARM, HasV6]>;
3632
3633 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3634                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3635                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3636             Requires<[IsARM, HasV6]>;
3637
3638 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3639                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3640                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3641                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3642             Requires<[IsARM, HasV6]>;
3643
3644 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3645                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3646                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3647             Requires<[IsARM, HasV6]>;
3648
3649 multiclass AI_smul<string opc, PatFrag opnode> {
3650   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3651               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3652               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3653                                       (sext_inreg GPR:$Rm, i16)))]>,
3654            Requires<[IsARM, HasV5TE]>;
3655
3656   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3657               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3658               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3659                                       (sra GPR:$Rm, (i32 16))))]>,
3660            Requires<[IsARM, HasV5TE]>;
3661
3662   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3663               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3664               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3665                                       (sext_inreg GPR:$Rm, i16)))]>,
3666            Requires<[IsARM, HasV5TE]>;
3667
3668   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3669               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3670               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3671                                       (sra GPR:$Rm, (i32 16))))]>,
3672             Requires<[IsARM, HasV5TE]>;
3673
3674   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3675               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3676               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3677                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3678            Requires<[IsARM, HasV5TE]>;
3679
3680   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3681               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3682               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3683                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3684             Requires<[IsARM, HasV5TE]>;
3685 }
3686
3687
3688 multiclass AI_smla<string opc, PatFrag opnode> {
3689   let DecoderMethod = "DecodeSMLAInstruction" in {
3690   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3691               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3692               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3693               [(set GPRnopc:$Rd, (add GPR:$Ra,
3694                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3695                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3696            Requires<[IsARM, HasV5TE]>;
3697
3698   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3699               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3700               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3701               [(set GPRnopc:$Rd,
3702                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3703                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3704            Requires<[IsARM, HasV5TE]>;
3705
3706   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3707               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3708               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3709               [(set GPRnopc:$Rd,
3710                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3711                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3712            Requires<[IsARM, HasV5TE]>;
3713
3714   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3715               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3716               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3717              [(set GPRnopc:$Rd,
3718                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3719                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3720             Requires<[IsARM, HasV5TE]>;
3721
3722   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3723               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3724               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3725               [(set GPRnopc:$Rd,
3726                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3727                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3728            Requires<[IsARM, HasV5TE]>;
3729
3730   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3731               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3732               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3733               [(set GPRnopc:$Rd,
3734                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3735                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3736             Requires<[IsARM, HasV5TE]>;
3737   }
3738 }
3739
3740 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3741 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3742
3743 // Halfword multiply accumulate long: SMLAL<x><y>.
3744 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3745                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3746                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3747               Requires<[IsARM, HasV5TE]>;
3748
3749 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3750                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3751                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3752               Requires<[IsARM, HasV5TE]>;
3753
3754 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3755                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3756                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3757               Requires<[IsARM, HasV5TE]>;
3758
3759 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3760                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3761                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3762               Requires<[IsARM, HasV5TE]>;
3763
3764 // Helper class for AI_smld.
3765 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3766                     InstrItinClass itin, string opc, string asm>
3767   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3768   bits<4> Rn;
3769   bits<4> Rm;
3770   let Inst{27-23} = 0b01110;
3771   let Inst{22}    = long;
3772   let Inst{21-20} = 0b00;
3773   let Inst{11-8}  = Rm;
3774   let Inst{7}     = 0;
3775   let Inst{6}     = sub;
3776   let Inst{5}     = swap;
3777   let Inst{4}     = 1;
3778   let Inst{3-0}   = Rn;
3779 }
3780 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3781                 InstrItinClass itin, string opc, string asm>
3782   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3783   bits<4> Rd;
3784   let Inst{15-12} = 0b1111;
3785   let Inst{19-16} = Rd;
3786 }
3787 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3788                 InstrItinClass itin, string opc, string asm>
3789   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3790   bits<4> Ra;
3791   bits<4> Rd;
3792   let Inst{19-16} = Rd;
3793   let Inst{15-12} = Ra;
3794 }
3795 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3796                   InstrItinClass itin, string opc, string asm>
3797   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3798   bits<4> RdLo;
3799   bits<4> RdHi;
3800   let Inst{19-16} = RdHi;
3801   let Inst{15-12} = RdLo;
3802 }
3803
3804 multiclass AI_smld<bit sub, string opc> {
3805
3806   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3807                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3808                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3809
3810   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3811                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3812                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3813
3814   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3815                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3816                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3817
3818   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3819                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3820                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3821
3822 }
3823
3824 defm SMLA : AI_smld<0, "smla">;
3825 defm SMLS : AI_smld<1, "smls">;
3826
3827 multiclass AI_sdml<bit sub, string opc> {
3828
3829   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3830                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3831   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3832                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3833 }
3834
3835 defm SMUA : AI_sdml<0, "smua">;
3836 defm SMUS : AI_sdml<1, "smus">;
3837
3838 //===----------------------------------------------------------------------===//
3839 //  Misc. Arithmetic Instructions.
3840 //
3841
3842 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3843               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3844               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3845
3846 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3847               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3848               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3849            Requires<[IsARM, HasV6T2]>;
3850
3851 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3852               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3853               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3854
3855 let AddedComplexity = 5 in
3856 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3857                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3858                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3859                Requires<[IsARM, HasV6]>;
3860
3861 let AddedComplexity = 5 in
3862 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3863                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3864                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3865                Requires<[IsARM, HasV6]>;
3866
3867 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3868                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3869                (REVSH GPR:$Rm)>;
3870
3871 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3872                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3873                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3874                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3875                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3876                                            0xFFFF0000)))]>,
3877                Requires<[IsARM, HasV6]>;
3878
3879 // Alternate cases for PKHBT where identities eliminate some nodes.
3880 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3881                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3882 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3883                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3884
3885 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3886 // will match the pattern below.
3887 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3888                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3889                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3890                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3891                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3892                                            0xFFFF)))]>,
3893                Requires<[IsARM, HasV6]>;
3894
3895 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3896 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3897 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3898                    (srl GPRnopc:$src2, imm16_31:$sh)),
3899                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
3900 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3901                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
3902                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
3903
3904 //===----------------------------------------------------------------------===//
3905 //  Comparison Instructions...
3906 //
3907
3908 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3909                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3910                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3911
3912 // ARMcmpZ can re-use the above instruction definitions.
3913 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3914              (CMPri   GPR:$src, so_imm:$imm)>;
3915 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3916              (CMPrr   GPR:$src, GPR:$rhs)>;
3917 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3918              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3919 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3920              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3921
3922 // FIXME: We have to be careful when using the CMN instruction and comparison
3923 // with 0. One would expect these two pieces of code should give identical
3924 // results:
3925 //
3926 //   rsbs r1, r1, 0
3927 //   cmp  r0, r1
3928 //   mov  r0, #0
3929 //   it   ls
3930 //   mov  r0, #1
3931 //
3932 // and:
3933 //
3934 //   cmn  r0, r1
3935 //   mov  r0, #0
3936 //   it   ls
3937 //   mov  r0, #1
3938 //
3939 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3940 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3941 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3942 // value of r0 and the carry bit (because the "carry bit" parameter to
3943 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3944 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3945 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3946 // parameter to AddWithCarry is defined as 0).
3947 //
3948 // When x is 0 and unsigned:
3949 //
3950 //    x = 0
3951 //   ~x = 0xFFFF FFFF
3952 //   ~x + 1 = 0x1 0000 0000
3953 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3954 //
3955 // Therefore, we should disable CMN when comparing against zero, until we can
3956 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3957 // when it's a comparison which doesn't look at the 'carry' flag).
3958 //
3959 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3960 //
3961 // This is related to <rdar://problem/7569620>.
3962 //
3963 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3964 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3965
3966 // Note that TST/TEQ don't set all the same flags that CMP does!
3967 defm TST  : AI1_cmp_irs<0b1000, "tst",
3968                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3969                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3970 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3971                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3972                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3973
3974 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3975                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3976                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3977
3978 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3979 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3980
3981 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3982              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3983
3984 // Pseudo i64 compares for some floating point compares.
3985 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3986     Defs = [CPSR] in {
3987 def BCCi64 : PseudoInst<(outs),
3988     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3989      IIC_Br,
3990     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3991
3992 def BCCZi64 : PseudoInst<(outs),
3993      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3994     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3995 } // usesCustomInserter
3996
3997
3998 // Conditional moves
3999 // FIXME: should be able to write a pattern for ARMcmov, but can't use
4000 // a two-value operand where a dag node expects two operands. :(
4001 let neverHasSideEffects = 1 in {
4002 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
4003                            4, IIC_iCMOVr,
4004   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
4005       RegConstraint<"$false = $Rd">;
4006 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4007                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
4008                            4, IIC_iCMOVsr,
4009   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
4010                             imm:$cc, CCR:$ccr))*/]>,
4011       RegConstraint<"$false = $Rd">;
4012 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4013                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
4014                            4, IIC_iCMOVsr,
4015   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4016                             imm:$cc, CCR:$ccr))*/]>,
4017       RegConstraint<"$false = $Rd">;
4018
4019
4020 let isMoveImm = 1 in
4021 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
4022                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
4023                              4, IIC_iMOVi,
4024                              []>,
4025       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4026
4027 let isMoveImm = 1 in
4028 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4029                            (ins GPR:$false, so_imm:$imm, pred:$p),
4030                            4, IIC_iCMOVi,
4031    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
4032       RegConstraint<"$false = $Rd">;
4033
4034 // Two instruction predicate mov immediate.
4035 let isMoveImm = 1 in
4036 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
4037                                 (ins GPR:$false, i32imm:$src, pred:$p),
4038                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
4039
4040 let isMoveImm = 1 in
4041 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4042                            (ins GPR:$false, so_imm:$imm, pred:$p),
4043                            4, IIC_iCMOVi,
4044  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
4045                 RegConstraint<"$false = $Rd">;
4046 } // neverHasSideEffects
4047
4048 //===----------------------------------------------------------------------===//
4049 // Atomic operations intrinsics
4050 //
4051
4052 def MemBarrierOptOperand : AsmOperandClass {
4053   let Name = "MemBarrierOpt";
4054   let ParserMethod = "parseMemBarrierOptOperand";
4055 }
4056 def memb_opt : Operand<i32> {
4057   let PrintMethod = "printMemBOption";
4058   let ParserMatchClass = MemBarrierOptOperand;
4059   let DecoderMethod = "DecodeMemBarrierOption";
4060 }
4061
4062 // memory barriers protect the atomic sequences
4063 let hasSideEffects = 1 in {
4064 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4065                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4066                 Requires<[IsARM, HasDB]> {
4067   bits<4> opt;
4068   let Inst{31-4} = 0xf57ff05;
4069   let Inst{3-0} = opt;
4070 }
4071 }
4072
4073 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4074                 "dsb", "\t$opt", []>,
4075                 Requires<[IsARM, HasDB]> {
4076   bits<4> opt;
4077   let Inst{31-4} = 0xf57ff04;
4078   let Inst{3-0} = opt;
4079 }
4080
4081 // ISB has only full system option
4082 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4083                 "isb", "\t$opt", []>,
4084                 Requires<[IsARM, HasDB]> {
4085   bits<4> opt;
4086   let Inst{31-4} = 0xf57ff06;
4087   let Inst{3-0} = opt;
4088 }
4089
4090 // Pseudo isntruction that combines movs + predicated rsbmi
4091 // to implement integer ABS
4092 let usesCustomInserter = 1, Defs = [CPSR] in {
4093 def ABS : ARMPseudoInst<
4094   (outs GPR:$dst), (ins GPR:$src),
4095   8, NoItinerary, []>;
4096 }
4097
4098 let usesCustomInserter = 1 in {
4099   let Defs = [CPSR] in {
4100     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4101       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4102       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4103     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4104       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4105       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4106     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4107       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4108       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4109     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4110       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4111       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4112     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4113       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4114       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4115     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4116       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4117       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4118     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4119       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4120       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4121     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4122       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4123       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4124     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4125       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4126       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4127     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4128       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4129       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4130     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4131       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4132       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4133     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4134       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4135       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4136     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4137       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4138       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4139     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4140       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4141       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4142     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4143       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4144       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4145     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4146       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4147       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4148     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4149       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4150       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4151     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4152       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4153       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4154     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4155       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4156       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4157     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4158       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4159       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4160     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4161       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4162       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4163     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4164       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4165       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4166     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4167       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4168       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4169     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4170       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4171       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4172     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4173       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4174       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4175     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4176       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4177       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4178     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4179       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4180       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4181     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4182       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4183       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4184     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4185       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4186       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4187     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4188       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4189       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4190
4191     def ATOMIC_SWAP_I8 : PseudoInst<
4192       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4193       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4194     def ATOMIC_SWAP_I16 : PseudoInst<
4195       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4196       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4197     def ATOMIC_SWAP_I32 : PseudoInst<
4198       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4199       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4200
4201     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4202       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4203       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4204     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4205       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4206       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4207     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4208       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4209       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4210 }
4211 }
4212
4213 let mayLoad = 1 in {
4214 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4215                      NoItinerary,
4216                     "ldrexb", "\t$Rt, $addr", []>;
4217 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4218                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
4219 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4220                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
4221 let hasExtraDefRegAllocReq = 1 in
4222 def LDREXD: AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2),(ins addr_offset_none:$addr),
4223                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []> {
4224   let DecoderMethod = "DecodeDoubleRegLoad";
4225 }
4226 }
4227
4228 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4229 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4230                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
4231 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4232                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
4233 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4234                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
4235 }
4236
4237 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
4238 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4239                     (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr),
4240                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []> {
4241   let DecoderMethod = "DecodeDoubleRegStore";
4242 }
4243
4244 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex", []>,
4245             Requires<[IsARM, HasV7]>  {
4246   let Inst{31-0} = 0b11110101011111111111000000011111;
4247 }
4248
4249 // SWP/SWPB are deprecated in V6/V7.
4250 let mayLoad = 1, mayStore = 1 in {
4251 def SWP : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, addr_offset_none:$addr),
4252                 "swp", []>;
4253 def SWPB: AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, addr_offset_none:$addr),
4254                 "swpb", []>;
4255 }
4256
4257 //===----------------------------------------------------------------------===//
4258 // Coprocessor Instructions.
4259 //
4260
4261 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4262             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4263             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4264             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4265                           imm:$CRm, imm:$opc2)]> {
4266   bits<4> opc1;
4267   bits<4> CRn;
4268   bits<4> CRd;
4269   bits<4> cop;
4270   bits<3> opc2;
4271   bits<4> CRm;
4272
4273   let Inst{3-0}   = CRm;
4274   let Inst{4}     = 0;
4275   let Inst{7-5}   = opc2;
4276   let Inst{11-8}  = cop;
4277   let Inst{15-12} = CRd;
4278   let Inst{19-16} = CRn;
4279   let Inst{23-20} = opc1;
4280 }
4281
4282 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4283                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4284                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4285                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4286                               imm:$CRm, imm:$opc2)]> {
4287   let Inst{31-28} = 0b1111;
4288   bits<4> opc1;
4289   bits<4> CRn;
4290   bits<4> CRd;
4291   bits<4> cop;
4292   bits<3> opc2;
4293   bits<4> CRm;
4294
4295   let Inst{3-0}   = CRm;
4296   let Inst{4}     = 0;
4297   let Inst{7-5}   = opc2;
4298   let Inst{11-8}  = cop;
4299   let Inst{15-12} = CRd;
4300   let Inst{19-16} = CRn;
4301   let Inst{23-20} = opc1;
4302 }
4303
4304 class ACI<dag oops, dag iops, string opc, string asm,
4305           IndexMode im = IndexModeNone>
4306   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4307       opc, asm, "", []> {
4308   let Inst{27-25} = 0b110;
4309 }
4310 class ACInoP<dag oops, dag iops, string opc, string asm,
4311           IndexMode im = IndexModeNone>
4312   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4313          opc, asm, "", []> {
4314   let Inst{31-28} = 0b1111;
4315   let Inst{27-25} = 0b110;
4316 }
4317 multiclass LdStCop<bit load, bit Dbit, string asm> {
4318   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4319                     asm, "\t$cop, $CRd, $addr"> {
4320     bits<13> addr;
4321     bits<4> cop;
4322     bits<4> CRd;
4323     let Inst{24} = 1; // P = 1
4324     let Inst{23} = addr{8};
4325     let Inst{22} = Dbit;
4326     let Inst{21} = 0; // W = 0
4327     let Inst{20} = load;
4328     let Inst{19-16} = addr{12-9};
4329     let Inst{15-12} = CRd;
4330     let Inst{11-8} = cop;
4331     let Inst{7-0} = addr{7-0};
4332     let DecoderMethod = "DecodeCopMemInstruction";
4333   }
4334   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4335                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4336     bits<13> addr;
4337     bits<4> cop;
4338     bits<4> CRd;
4339     let Inst{24} = 1; // P = 1
4340     let Inst{23} = addr{8};
4341     let Inst{22} = Dbit;
4342     let Inst{21} = 1; // W = 1
4343     let Inst{20} = load;
4344     let Inst{19-16} = addr{12-9};
4345     let Inst{15-12} = CRd;
4346     let Inst{11-8} = cop;
4347     let Inst{7-0} = addr{7-0};
4348     let DecoderMethod = "DecodeCopMemInstruction";
4349   }
4350   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4351                               postidx_imm8s4:$offset),
4352                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4353     bits<9> offset;
4354     bits<4> addr;
4355     bits<4> cop;
4356     bits<4> CRd;
4357     let Inst{24} = 0; // P = 0
4358     let Inst{23} = offset{8};
4359     let Inst{22} = Dbit;
4360     let Inst{21} = 1; // W = 1
4361     let Inst{20} = load;
4362     let Inst{19-16} = addr;
4363     let Inst{15-12} = CRd;
4364     let Inst{11-8} = cop;
4365     let Inst{7-0} = offset{7-0};
4366     let DecoderMethod = "DecodeCopMemInstruction";
4367   }
4368   def _OPTION : ACI<(outs),
4369                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4370                          coproc_option_imm:$option),
4371       asm, "\t$cop, $CRd, $addr, $option"> {
4372     bits<8> option;
4373     bits<4> addr;
4374     bits<4> cop;
4375     bits<4> CRd;
4376     let Inst{24} = 0; // P = 0
4377     let Inst{23} = 1; // U = 1
4378     let Inst{22} = Dbit;
4379     let Inst{21} = 0; // W = 0
4380     let Inst{20} = load;
4381     let Inst{19-16} = addr;
4382     let Inst{15-12} = CRd;
4383     let Inst{11-8} = cop;
4384     let Inst{7-0} = option;
4385     let DecoderMethod = "DecodeCopMemInstruction";
4386   }
4387 }
4388 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4389   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4390                        asm, "\t$cop, $CRd, $addr"> {
4391     bits<13> addr;
4392     bits<4> cop;
4393     bits<4> CRd;
4394     let Inst{24} = 1; // P = 1
4395     let Inst{23} = addr{8};
4396     let Inst{22} = Dbit;
4397     let Inst{21} = 0; // W = 0
4398     let Inst{20} = load;
4399     let Inst{19-16} = addr{12-9};
4400     let Inst{15-12} = CRd;
4401     let Inst{11-8} = cop;
4402     let Inst{7-0} = addr{7-0};
4403     let DecoderMethod = "DecodeCopMemInstruction";
4404   }
4405   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4406                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4407     bits<13> addr;
4408     bits<4> cop;
4409     bits<4> CRd;
4410     let Inst{24} = 1; // P = 1
4411     let Inst{23} = addr{8};
4412     let Inst{22} = Dbit;
4413     let Inst{21} = 1; // W = 1
4414     let Inst{20} = load;
4415     let Inst{19-16} = addr{12-9};
4416     let Inst{15-12} = CRd;
4417     let Inst{11-8} = cop;
4418     let Inst{7-0} = addr{7-0};
4419     let DecoderMethod = "DecodeCopMemInstruction";
4420   }
4421   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4422                                  postidx_imm8s4:$offset),
4423                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4424     bits<9> offset;
4425     bits<4> addr;
4426     bits<4> cop;
4427     bits<4> CRd;
4428     let Inst{24} = 0; // P = 0
4429     let Inst{23} = offset{8};
4430     let Inst{22} = Dbit;
4431     let Inst{21} = 1; // W = 1
4432     let Inst{20} = load;
4433     let Inst{19-16} = addr;
4434     let Inst{15-12} = CRd;
4435     let Inst{11-8} = cop;
4436     let Inst{7-0} = offset{7-0};
4437     let DecoderMethod = "DecodeCopMemInstruction";
4438   }
4439   def _OPTION : ACInoP<(outs),
4440                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4441                             coproc_option_imm:$option),
4442       asm, "\t$cop, $CRd, $addr, $option"> {
4443     bits<8> option;
4444     bits<4> addr;
4445     bits<4> cop;
4446     bits<4> CRd;
4447     let Inst{24} = 0; // P = 0
4448     let Inst{23} = 1; // U = 1
4449     let Inst{22} = Dbit;
4450     let Inst{21} = 0; // W = 0
4451     let Inst{20} = load;
4452     let Inst{19-16} = addr;
4453     let Inst{15-12} = CRd;
4454     let Inst{11-8} = cop;
4455     let Inst{7-0} = option;
4456     let DecoderMethod = "DecodeCopMemInstruction";
4457   }
4458 }
4459
4460 defm LDC   : LdStCop <1, 0, "ldc">;
4461 defm LDCL  : LdStCop <1, 1, "ldcl">;
4462 defm STC   : LdStCop <0, 0, "stc">;
4463 defm STCL  : LdStCop <0, 1, "stcl">;
4464 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4465 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4466 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4467 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4468
4469 //===----------------------------------------------------------------------===//
4470 // Move between coprocessor and ARM core register.
4471 //
4472
4473 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4474                 list<dag> pattern>
4475   : ABI<0b1110, oops, iops, NoItinerary, opc,
4476         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4477   let Inst{20} = direction;
4478   let Inst{4} = 1;
4479
4480   bits<4> Rt;
4481   bits<4> cop;
4482   bits<3> opc1;
4483   bits<3> opc2;
4484   bits<4> CRm;
4485   bits<4> CRn;
4486
4487   let Inst{15-12} = Rt;
4488   let Inst{11-8}  = cop;
4489   let Inst{23-21} = opc1;
4490   let Inst{7-5}   = opc2;
4491   let Inst{3-0}   = CRm;
4492   let Inst{19-16} = CRn;
4493 }
4494
4495 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4496                     (outs),
4497                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4498                          c_imm:$CRm, imm0_7:$opc2),
4499                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4500                                   imm:$CRm, imm:$opc2)]>;
4501 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4502                     (outs GPR:$Rt),
4503                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4504                          imm0_7:$opc2), []>;
4505
4506 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4507              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4508
4509 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4510                  list<dag> pattern>
4511   : ABXI<0b1110, oops, iops, NoItinerary,
4512          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4513   let Inst{31-28} = 0b1111;
4514   let Inst{20} = direction;
4515   let Inst{4} = 1;
4516
4517   bits<4> Rt;
4518   bits<4> cop;
4519   bits<3> opc1;
4520   bits<3> opc2;
4521   bits<4> CRm;
4522   bits<4> CRn;
4523
4524   let Inst{15-12} = Rt;
4525   let Inst{11-8}  = cop;
4526   let Inst{23-21} = opc1;
4527   let Inst{7-5}   = opc2;
4528   let Inst{3-0}   = CRm;
4529   let Inst{19-16} = CRn;
4530 }
4531
4532 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4533                       (outs),
4534                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4535                            c_imm:$CRm, imm0_7:$opc2),
4536                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4537                                      imm:$CRm, imm:$opc2)]>;
4538 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4539                       (outs GPR:$Rt),
4540                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4541                            imm0_7:$opc2), []>;
4542
4543 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4544                               imm:$CRm, imm:$opc2),
4545                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4546
4547 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4548   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4549         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
4550         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4551   let Inst{23-21} = 0b010;
4552   let Inst{20} = direction;
4553
4554   bits<4> Rt;
4555   bits<4> Rt2;
4556   bits<4> cop;
4557   bits<4> opc1;
4558   bits<4> CRm;
4559
4560   let Inst{15-12} = Rt;
4561   let Inst{19-16} = Rt2;
4562   let Inst{11-8}  = cop;
4563   let Inst{7-4}   = opc1;
4564   let Inst{3-0}   = CRm;
4565 }
4566
4567 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4568                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4569                                      imm:$CRm)]>;
4570 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4571
4572 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4573   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4574          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
4575          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4576   let Inst{31-28} = 0b1111;
4577   let Inst{23-21} = 0b010;
4578   let Inst{20} = direction;
4579
4580   bits<4> Rt;
4581   bits<4> Rt2;
4582   bits<4> cop;
4583   bits<4> opc1;
4584   bits<4> CRm;
4585
4586   let Inst{15-12} = Rt;
4587   let Inst{19-16} = Rt2;
4588   let Inst{11-8}  = cop;
4589   let Inst{7-4}   = opc1;
4590   let Inst{3-0}   = CRm;
4591 }
4592
4593 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4594                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4595                                         imm:$CRm)]>;
4596 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4597
4598 //===----------------------------------------------------------------------===//
4599 // Move between special register and ARM core register
4600 //
4601
4602 // Move to ARM core register from Special Register
4603 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4604               "mrs", "\t$Rd, apsr", []> {
4605   bits<4> Rd;
4606   let Inst{23-16} = 0b00001111;
4607   let Inst{15-12} = Rd;
4608   let Inst{7-4} = 0b0000;
4609 }
4610
4611 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPR:$Rd, pred:$p)>, Requires<[IsARM]>;
4612
4613 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4614                  "mrs", "\t$Rd, spsr", []> {
4615   bits<4> Rd;
4616   let Inst{23-16} = 0b01001111;
4617   let Inst{15-12} = Rd;
4618   let Inst{7-4} = 0b0000;
4619 }
4620
4621 // Move from ARM core register to Special Register
4622 //
4623 // No need to have both system and application versions, the encodings are the
4624 // same and the assembly parser has no way to distinguish between them. The mask
4625 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4626 // the mask with the fields to be accessed in the special register.
4627 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4628               "msr", "\t$mask, $Rn", []> {
4629   bits<5> mask;
4630   bits<4> Rn;
4631
4632   let Inst{23} = 0;
4633   let Inst{22} = mask{4}; // R bit
4634   let Inst{21-20} = 0b10;
4635   let Inst{19-16} = mask{3-0};
4636   let Inst{15-12} = 0b1111;
4637   let Inst{11-4} = 0b00000000;
4638   let Inst{3-0} = Rn;
4639 }
4640
4641 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4642                "msr", "\t$mask, $a", []> {
4643   bits<5> mask;
4644   bits<12> a;
4645
4646   let Inst{23} = 0;
4647   let Inst{22} = mask{4}; // R bit
4648   let Inst{21-20} = 0b10;
4649   let Inst{19-16} = mask{3-0};
4650   let Inst{15-12} = 0b1111;
4651   let Inst{11-0} = a;
4652 }
4653
4654 //===----------------------------------------------------------------------===//
4655 // TLS Instructions
4656 //
4657
4658 // __aeabi_read_tp preserves the registers r1-r3.
4659 // This is a pseudo inst so that we can get the encoding right,
4660 // complete with fixup for the aeabi_read_tp function.
4661 let isCall = 1,
4662   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4663   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4664                [(set R0, ARMthread_pointer)]>;
4665 }
4666
4667 //===----------------------------------------------------------------------===//
4668 // SJLJ Exception handling intrinsics
4669 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4670 //   address and save #0 in R0 for the non-longjmp case.
4671 //   Since by its nature we may be coming from some other function to get
4672 //   here, and we're using the stack frame for the containing function to
4673 //   save/restore registers, we can't keep anything live in regs across
4674 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4675 //   when we get here from a longjmp(). We force everything out of registers
4676 //   except for our own input by listing the relevant registers in Defs. By
4677 //   doing so, we also cause the prologue/epilogue code to actively preserve
4678 //   all of the callee-saved resgisters, which is exactly what we want.
4679 //   A constant value is passed in $val, and we use the location as a scratch.
4680 //
4681 // These are pseudo-instructions and are lowered to individual MC-insts, so
4682 // no encoding information is necessary.
4683 let Defs =
4684   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4685     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1,
4686   usesCustomInserter = 1 in {
4687   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4688                                NoItinerary,
4689                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4690                            Requires<[IsARM, HasVFP2]>;
4691 }
4692
4693 let Defs =
4694   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4695   hasSideEffects = 1, isBarrier = 1 in {
4696   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4697                                    NoItinerary,
4698                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4699                                 Requires<[IsARM, NoVFP]>;
4700 }
4701
4702 // FIXME: Non-Darwin version(s)
4703 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4704     Defs = [ R7, LR, SP ] in {
4705 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4706                              NoItinerary,
4707                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4708                                 Requires<[IsARM, IsDarwin]>;
4709 }
4710
4711 // eh.sjlj.dispatchsetup pseudo-instruction.
4712 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
4713 // handled when the pseudo is expanded (which happens before any passes
4714 // that need the instruction size).
4715 let isBarrier = 1 in
4716 def eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4717
4718 //===----------------------------------------------------------------------===//
4719 // Non-Instruction Patterns
4720 //
4721
4722 // ARMv4 indirect branch using (MOVr PC, dst)
4723 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4724   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4725                     4, IIC_Br, [(brind GPR:$dst)],
4726                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4727                   Requires<[IsARM, NoV4T]>;
4728
4729 // Large immediate handling.
4730
4731 // 32-bit immediate using two piece so_imms or movw + movt.
4732 // This is a single pseudo instruction, the benefit is that it can be remat'd
4733 // as a single unit instead of having to handle reg inputs.
4734 // FIXME: Remove this when we can do generalized remat.
4735 let isReMaterializable = 1, isMoveImm = 1 in
4736 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4737                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4738                            Requires<[IsARM]>;
4739
4740 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4741 // It also makes it possible to rematerialize the instructions.
4742 // FIXME: Remove this when we can do generalized remat and when machine licm
4743 // can properly the instructions.
4744 let isReMaterializable = 1 in {
4745 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4746                               IIC_iMOVix2addpc,
4747                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4748                         Requires<[IsARM, UseMovt]>;
4749
4750 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4751                              IIC_iMOVix2,
4752                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4753                         Requires<[IsARM, UseMovt]>;
4754
4755 let AddedComplexity = 10 in
4756 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4757                                 IIC_iMOVix2ld,
4758                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4759                     Requires<[IsARM, UseMovt]>;
4760 } // isReMaterializable
4761
4762 // ConstantPool, GlobalAddress, and JumpTable
4763 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4764             Requires<[IsARM, DontUseMovt]>;
4765 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4766 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4767             Requires<[IsARM, UseMovt]>;
4768 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4769              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4770
4771 // TODO: add,sub,and, 3-instr forms?
4772
4773 // Tail calls
4774 def : ARMPat<(ARMtcret tcGPR:$dst),
4775           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
4776
4777 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4778           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4779
4780 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4781           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4782
4783 def : ARMPat<(ARMtcret tcGPR:$dst),
4784           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
4785
4786 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4787           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4788
4789 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4790           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4791
4792 // Direct calls
4793 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
4794       Requires<[IsARM, IsNotDarwin]>;
4795 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
4796       Requires<[IsARM, IsDarwin]>;
4797
4798 // zextload i1 -> zextload i8
4799 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4800 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4801
4802 // extload -> zextload
4803 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4804 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4805 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4806 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4807
4808 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4809
4810 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4811 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4812
4813 // smul* and smla*
4814 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4815                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4816                  (SMULBB GPR:$a, GPR:$b)>;
4817 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4818                  (SMULBB GPR:$a, GPR:$b)>;
4819 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4820                       (sra GPR:$b, (i32 16))),
4821                  (SMULBT GPR:$a, GPR:$b)>;
4822 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4823                  (SMULBT GPR:$a, GPR:$b)>;
4824 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4825                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4826                  (SMULTB GPR:$a, GPR:$b)>;
4827 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4828                 (SMULTB GPR:$a, GPR:$b)>;
4829 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4830                       (i32 16)),
4831                  (SMULWB GPR:$a, GPR:$b)>;
4832 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4833                  (SMULWB GPR:$a, GPR:$b)>;
4834
4835 def : ARMV5TEPat<(add GPR:$acc,
4836                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4837                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4838                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4839 def : ARMV5TEPat<(add GPR:$acc,
4840                       (mul sext_16_node:$a, sext_16_node:$b)),
4841                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4842 def : ARMV5TEPat<(add GPR:$acc,
4843                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4844                            (sra GPR:$b, (i32 16)))),
4845                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4846 def : ARMV5TEPat<(add GPR:$acc,
4847                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4848                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4849 def : ARMV5TEPat<(add GPR:$acc,
4850                       (mul (sra GPR:$a, (i32 16)),
4851                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4852                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4853 def : ARMV5TEPat<(add GPR:$acc,
4854                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4855                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4856 def : ARMV5TEPat<(add GPR:$acc,
4857                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4858                            (i32 16))),
4859                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4860 def : ARMV5TEPat<(add GPR:$acc,
4861                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4862                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4863
4864
4865 // Pre-v7 uses MCR for synchronization barriers.
4866 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4867          Requires<[IsARM, HasV6]>;
4868
4869 // SXT/UXT with no rotate
4870 let AddedComplexity = 16 in {
4871 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4872 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4873 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4874 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4875                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4876 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4877                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4878 }
4879
4880 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4881 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4882
4883 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
4884                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
4885 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
4886                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
4887
4888 // Atomic load/store patterns
4889 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
4890              (LDRBrs ldst_so_reg:$src)>;
4891 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
4892              (LDRBi12 addrmode_imm12:$src)>;
4893 def : ARMPat<(atomic_load_16 addrmode3:$src),
4894              (LDRH addrmode3:$src)>;
4895 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
4896              (LDRrs ldst_so_reg:$src)>;
4897 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
4898              (LDRi12 addrmode_imm12:$src)>;
4899 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
4900              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
4901 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
4902              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
4903 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
4904              (STRH GPR:$val, addrmode3:$ptr)>;
4905 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
4906              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
4907 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
4908              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
4909
4910
4911 //===----------------------------------------------------------------------===//
4912 // Thumb Support
4913 //
4914
4915 include "ARMInstrThumb.td"
4916
4917 //===----------------------------------------------------------------------===//
4918 // Thumb2 Support
4919 //
4920
4921 include "ARMInstrThumb2.td"
4922
4923 //===----------------------------------------------------------------------===//
4924 // Floating Point Support
4925 //
4926
4927 include "ARMInstrVFP.td"
4928
4929 //===----------------------------------------------------------------------===//
4930 // Advanced SIMD (NEON) Support
4931 //
4932
4933 include "ARMInstrNEON.td"
4934
4935 //===----------------------------------------------------------------------===//
4936 // Assembler aliases
4937 //
4938
4939 // Memory barriers
4940 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4941 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4942 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4943
4944 // System instructions
4945 def : MnemonicAlias<"swi", "svc">;
4946
4947 // Load / Store Multiple
4948 def : MnemonicAlias<"ldmfd", "ldm">;
4949 def : MnemonicAlias<"ldmia", "ldm">;
4950 def : MnemonicAlias<"ldmea", "ldmdb">;
4951 def : MnemonicAlias<"stmfd", "stmdb">;
4952 def : MnemonicAlias<"stmia", "stm">;
4953 def : MnemonicAlias<"stmea", "stm">;
4954
4955 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4956 // shift amount is zero (i.e., unspecified).
4957 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4958                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
4959         Requires<[IsARM, HasV6]>;
4960 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4961                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
4962         Requires<[IsARM, HasV6]>;
4963
4964 // PUSH/POP aliases for STM/LDM
4965 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4966 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4967
4968 // SSAT/USAT optional shift operand.
4969 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4970                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
4971 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4972                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
4973
4974
4975 // Extend instruction optional rotate operand.
4976 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4977                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4978 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4979                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4980 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4981                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4982 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
4983                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4984 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
4985                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4986 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
4987                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4988
4989 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4990                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4991 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4992                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4993 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4994                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
4995 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
4996                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4997 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
4998                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
4999 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5000                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5001
5002
5003 // RFE aliases
5004 def : MnemonicAlias<"rfefa", "rfeda">;
5005 def : MnemonicAlias<"rfeea", "rfedb">;
5006 def : MnemonicAlias<"rfefd", "rfeia">;
5007 def : MnemonicAlias<"rfeed", "rfeib">;
5008 def : MnemonicAlias<"rfe", "rfeia">;
5009
5010 // SRS aliases
5011 def : MnemonicAlias<"srsfa", "srsda">;
5012 def : MnemonicAlias<"srsea", "srsdb">;
5013 def : MnemonicAlias<"srsfd", "srsia">;
5014 def : MnemonicAlias<"srsed", "srsib">;
5015 def : MnemonicAlias<"srs", "srsia">;
5016
5017 // QSAX == QSUBADDX
5018 def : MnemonicAlias<"qsubaddx", "qsax">;
5019 // SASX == SADDSUBX
5020 def : MnemonicAlias<"saddsubx", "sasx">;
5021 // SHASX == SHADDSUBX
5022 def : MnemonicAlias<"shaddsubx", "shasx">;
5023 // SHSAX == SHSUBADDX
5024 def : MnemonicAlias<"shsubaddx", "shsax">;
5025 // SSAX == SSUBADDX
5026 def : MnemonicAlias<"ssubaddx", "ssax">;
5027 // UASX == UADDSUBX
5028 def : MnemonicAlias<"uaddsubx", "uasx">;
5029 // UHASX == UHADDSUBX
5030 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5031 // UHSAX == UHSUBADDX
5032 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5033 // UQASX == UQADDSUBX
5034 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5035 // UQSAX == UQSUBADDX
5036 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5037 // USAX == USUBADDX
5038 def : MnemonicAlias<"usubaddx", "usax">;
5039
5040 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5041 // for isel.
5042 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5043                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5044
5045 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5046 // LSR, ROR, and RRX instructions.
5047 // FIXME: We need C++ parser hooks to map the alias to the MOV
5048 //        encoding. It seems we should be able to do that sort of thing
5049 //        in tblgen, but it could get ugly.
5050 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5051                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5052                              cc_out:$s)>;
5053 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5054                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5055                              cc_out:$s)>;
5056 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5057                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5058                              cc_out:$s)>;
5059 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5060                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5061                              cc_out:$s)>;
5062 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5063                         (ins GPRnopc:$Rd, GPRnopc:$Rm, pred:$p, cc_out:$s)>;
5064 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5065                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5066                              cc_out:$s)>;
5067 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5068                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5069                              cc_out:$s)>;
5070 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5071                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5072                              cc_out:$s)>;
5073 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5074                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5075                              cc_out:$s)>;
5076 // shifter instructions also support a two-operand form.
5077 def : ARMInstAlias<"asr${s}${p} $Rm, $imm",
5078                    (ASRi GPR:$Rm, GPR:$Rm, imm0_32:$imm, pred:$p, cc_out:$s)>;
5079 def : ARMInstAlias<"lsr${s}${p} $Rm, $imm",
5080                    (LSRi GPR:$Rm, GPR:$Rm, imm0_32:$imm, pred:$p, cc_out:$s)>;
5081 def : ARMInstAlias<"lsl${s}${p} $Rm, $imm",
5082                    (LSLi GPR:$Rm, GPR:$Rm, imm0_31:$imm, pred:$p, cc_out:$s)>;
5083 def : ARMInstAlias<"ror${s}${p} $Rm, $imm",
5084                    (RORi GPR:$Rm, GPR:$Rm, imm0_31:$imm, pred:$p, cc_out:$s)>;
5085 def : ARMInstAlias<"asr${s}${p} $Rn, $Rm",
5086                    (ASRr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5087                          cc_out:$s)>;
5088 def : ARMInstAlias<"lsr${s}${p} $Rn, $Rm",
5089                    (LSRr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5090                          cc_out:$s)>;
5091 def : ARMInstAlias<"lsl${s}${p} $Rn, $Rm",
5092                    (LSLr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5093                          cc_out:$s)>;
5094 def : ARMInstAlias<"ror${s}${p} $Rn, $Rm",
5095                    (RORr GPRnopc:$Rn, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5096                          cc_out:$s)>;
5097
5098
5099 // 'mul' instruction can be specified with only two operands.
5100 def : ARMInstAlias<"mul${s}${p} $Rn, $Rm",
5101                    (MUL rGPR:$Rn, rGPR:$Rm, rGPR:$Rn, pred:$p, cc_out:$s)>;