lib/Target/ARM/ARMInstrInfo.h

   1 //===- ARMInstrInfo.h - ARM Instruction Information -------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the TargetInstrInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef ARMINSTRUCTIONINFO_H
  16 #define ARMINSTRUCTIONINFO_H
  17
  18 #include "llvm/Target/TargetInstrInfo.h"
  19 #include "ARMRegisterInfo.h"
  20
  21 namespace llvm {
  22   class ARMSubtarget;
  23
  24 /// ARMII - This namespace holds all of the target specific flags that
  25 /// instruction info tracks.
  26 ///
  27 namespace ARMII {
  28   enum {
  29     //===------------------------------------------------------------------===//
  30     // Instruction Flags.
  31
  32     //===------------------------------------------------------------------===//
  33     // This three-bit field describes the addressing mode used.  Zero is unused
  34     // so that we can tell if we forgot to set a value.
  35
  36     AddrModeMask  = 0xf,
  37     AddrMode1     = 1,
  38     AddrMode2     = 2,
  39     AddrMode3     = 3,
  40     AddrMode4     = 4,
  41     AddrMode5     = 5,
  42     AddrModeT1    = 6,
  43     AddrModeT2    = 7,
  44     AddrModeT4    = 8,
  45     AddrModeTs    = 9,   // i8 * 4 for pc and sp relative data
  46
  47     // Size* - Flags to keep track of the size of an instruction.
  48     SizeShift     = 4,
  49     SizeMask      = 7 << SizeShift,
  50     SizeSpecial   = 1,   // 0 byte pseudo or special case.
  51     Size8Bytes    = 2,
  52     Size4Bytes    = 3,
  53     Size2Bytes    = 4,
  54
  55     // IndexMode - Unindex, pre-indexed, or post-indexed. Only valid for load
  56     // and store ops
  57     IndexModeShift = 7,
  58     IndexModeMask  = 3 << IndexModeShift,
  59     IndexModePre   = 1,
  60     IndexModePost  = 2,
  61
  62     // Opcode
  63     OpcodeShift   = 9,
  64     OpcodeMask    = 0xf << OpcodeShift
  65   };
  66 }
  67
  68 class ARMInstrInfo : public TargetInstrInfo {
  69   const ARMRegisterInfo RI;
  70 public:
  71   ARMInstrInfo(const ARMSubtarget &STI);
  72
  73   /// getRegisterInfo - TargetInstrInfo is a superset of MRegister info.  As
  74   /// such, whenever a client has an instance of instruction info, it should
  75   /// always be able to get register info as well (through this method).
  76   ///
  77   virtual const MRegisterInfo &getRegisterInfo() const { return RI; }
  78
  79   /// getPointerRegClass - Return the register class to use to hold pointers.
  80   /// This is used for addressing modes.
  81   virtual const TargetRegisterClass *getPointerRegClass() const;
  82
  83   /// Return true if the instruction is a register to register move and
  84   /// leave the source and dest operands in the passed parameters.
  85   ///
  86   virtual bool isMoveInstr(const MachineInstr &MI,
  87                            unsigned &SrcReg, unsigned &DstReg) const;
  88   virtual unsigned isLoadFromStackSlot(MachineInstr *MI, int &FrameIndex) const;
  89   virtual unsigned isStoreToStackSlot(MachineInstr *MI, int &FrameIndex) const;
  90
  91   virtual MachineInstr *convertToThreeAddress(MachineFunction::iterator &MFI,
  92                                               MachineBasicBlock::iterator &MBBI,
  93                                               LiveVariables &LV) const;
  94
  95   // Branch analysis.
  96   virtual bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
  97                              MachineBasicBlock *&FBB,
  98                              std::vector<MachineOperand> &Cond) const;
  99   virtual unsigned RemoveBranch(MachineBasicBlock &MBB) const;
 100   virtual unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 101                                 MachineBasicBlock *FBB,
 102                                 const std::vector<MachineOperand> &Cond) const;
 103   virtual bool BlockHasNoFallThrough(MachineBasicBlock &MBB) const;
 104   virtual bool ReverseBranchCondition(std::vector<MachineOperand> &Cond) const;
 105
 106   // Predication support.
 107   virtual bool isPredicated(const MachineInstr *MI) const;
 108
 109   virtual
 110   bool PredicateInstruction(MachineInstr *MI,
 111                             const std::vector<MachineOperand> &Pred) const;
 112
 113   virtual
 114   bool SubsumesPredicate(const std::vector<MachineOperand> &Pred1,
 115                          const std::vector<MachineOperand> &Pred1) const;
 116 };
 117
 118   // Utility routines
 119   namespace ARM {
 120     /// GetInstSize - Returns the size of the specified MachineInstr.
 121     ///
 122     unsigned GetInstSize(MachineInstr *MI);
 123
 124     /// GetFunctionSize - Returns the size of the specified MachineFunction.
 125     ///
 126     unsigned GetFunctionSize(MachineFunction &MF);
 127   }
 128 }
 129
 130 #endif