lib/Target/ARM/ARMInstrInfo.h

   1 //===- ARMInstrInfo.h - ARM Instruction Information -------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef ARMINSTRUCTIONINFO_H
  15 #define ARMINSTRUCTIONINFO_H
  16
  17 #include "llvm/Target/TargetInstrInfo.h"
  18 #include "ARMRegisterInfo.h"
  19 #include "ARM.h"
  20
  21 namespace llvm {
  22   class ARMSubtarget;
  23
  24 /// ARMII - This namespace holds all of the target specific flags that
  25 /// instruction info tracks.
  26 ///
  27 namespace ARMII {
  28   enum {
  29     //===------------------------------------------------------------------===//
  30     // Instruction Flags.
  31
  32     //===------------------------------------------------------------------===//
  33     // This four-bit field describes the addressing mode used.
  34
  35     AddrModeMask  = 0xf,
  36     AddrModeNone  = 0,
  37     AddrMode1     = 1,
  38     AddrMode2     = 2,
  39     AddrMode3     = 3,
  40     AddrMode4     = 4,
  41     AddrMode5     = 5,
  42     AddrModeT1    = 6,
  43     AddrModeT2    = 7,
  44     AddrModeT4    = 8,
  45     AddrModeTs    = 9,  // i8 * 4 for pc and sp relative data
  46
  47     // Size* - Flags to keep track of the size of an instruction.
  48     SizeShift     = 4,
  49     SizeMask      = 7 << SizeShift,
  50     SizeSpecial   = 1,   // 0 byte pseudo or special case.
  51     Size8Bytes    = 2,
  52     Size4Bytes    = 3,
  53     Size2Bytes    = 4,
  54
  55     // IndexMode - Unindex, pre-indexed, or post-indexed. Only valid for load
  56     // and store ops
  57     IndexModeShift = 7,
  58     IndexModeMask  = 3 << IndexModeShift,
  59     IndexModePre   = 1,
  60     IndexModePost  = 2,
  61
  62     //===------------------------------------------------------------------===//
  63     // Misc flags.
  64
  65     // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  66     // it doesn't have a Rn operand.
  67     UnaryDP       = 1 << 9,
  68
  69     //===------------------------------------------------------------------===//
  70     // Instruction encoding formats.
  71     //
  72     FormShift     = 10,
  73     FormMask      = 0x1f << FormShift,
  74
  75     // Pseudo instructions
  76     Pseudo        = 1 << FormShift,
  77
  78     // Multiply instructions
  79     MulFrm        = 2 << FormShift,
  80
  81     // Branch instructions
  82     BrFrm         = 3 << FormShift,
  83     BrMiscFrm     = 4 << FormShift,
  84
  85     // Data Processing instructions
  86     DPFrm         = 5 << FormShift,
  87     DPSoRegFrm    = 6 << FormShift,
  88
  89     // Load and Store
  90     LdFrm         = 7  << FormShift,
  91     StFrm         = 8  << FormShift,
  92     LdMiscFrm     = 9  << FormShift,
  93     StMiscFrm     = 10 << FormShift,
  94     LdMulFrm      = 11 << FormShift,
  95     StMulFrm      = 12 << FormShift,
  96
  97     // Miscellaneous arithmetic instructions
  98     ArithMiscFrm  = 13 << FormShift,
  99
 100     // Extend instructions
 101     ExtFrm        = 14 << FormShift,
 102
 103     // VFP formats
 104     VFPUnaryFrm   = 15 << FormShift,
 105     VFPBinaryFrm  = 16 << FormShift,
 106     VFPConv1Frm   = 17 << FormShift,
 107     VFPConv2Frm   = 18 << FormShift,
 108     VFPConv3Frm   = 19 << FormShift,
 109     VFPLdStFrm    = 20 << FormShift,
 110     VFPLdStMulFrm = 21 << FormShift,
 111     VFPMiscFrm    = 22 << FormShift,
 112
 113     // Thumb format
 114     ThumbFrm      = 23 << FormShift,
 115
 116     //===------------------------------------------------------------------===//
 117     // Field shifts - such shifts are used to set field while generating
 118     // machine instructions.
 119     M_BitShift     = 5,
 120     ShiftShift     = 7,
 121     N_BitShift     = 7,
 122     SoRotImmShift  = 8,
 123     RegRsShift     = 8,
 124     ExtRotImmShift = 10,
 125     RegRdLoShift   = 12,
 126     RegRdShift     = 12,
 127     RegRdHiShift   = 16,
 128     RegRnShift     = 16,
 129     S_BitShift     = 20,
 130     W_BitShift     = 21,
 131     AM3_I_BitShift = 22,
 132     D_BitShift     = 22,
 133     U_BitShift     = 23,
 134     P_BitShift     = 24,
 135     I_BitShift     = 25,
 136     CondShift      = 28
 137   };
 138 }
 139
 140 class ARMInstrInfo : public TargetInstrInfoImpl {
 141   const ARMRegisterInfo RI;
 142 public:
 143   explicit ARMInstrInfo(const ARMSubtarget &STI);
 144
 145   /// getRegisterInfo - TargetInstrInfo is a superset of MRegister info.  As
 146   /// such, whenever a client has an instance of instruction info, it should
 147   /// always be able to get register info as well (through this method).
 148   ///
 149   virtual const ARMRegisterInfo &getRegisterInfo() const { return RI; }
 150
 151   /// getPointerRegClass - Return the register class to use to hold pointers.
 152   /// This is used for addressing modes.
 153   virtual const TargetRegisterClass *getPointerRegClass() const;
 154
 155   /// Return true if the instruction is a register to register move and
 156   /// leave the source and dest operands in the passed parameters.
 157   ///
 158   virtual bool isMoveInstr(const MachineInstr &MI,
 159                            unsigned &SrcReg, unsigned &DstReg) const;
 160   virtual unsigned isLoadFromStackSlot(MachineInstr *MI, int &FrameIndex) const;
 161   virtual unsigned isStoreToStackSlot(MachineInstr *MI, int &FrameIndex) const;
 162
 163   void reMaterialize(MachineBasicBlock &MBB, MachineBasicBlock::iterator MI,
 164                      unsigned DestReg, const MachineInstr *Orig) const;
 165
 166   virtual MachineInstr *convertToThreeAddress(MachineFunction::iterator &MFI,
 167                                               MachineBasicBlock::iterator &MBBI,
 168                                               LiveVariables *LV) const;
 169
 170   // Branch analysis.
 171   virtual bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 172                              MachineBasicBlock *&FBB,
 173                              SmallVectorImpl<MachineOperand> &Cond) const;
 174   virtual unsigned RemoveBranch(MachineBasicBlock &MBB) const;
 175   virtual unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 176                                 MachineBasicBlock *FBB,
 177                             const SmallVectorImpl<MachineOperand> &Cond) const;
 178   virtual bool copyRegToReg(MachineBasicBlock &MBB,
 179                             MachineBasicBlock::iterator I,
 180                             unsigned DestReg, unsigned SrcReg,
 181                             const TargetRegisterClass *DestRC,
 182                             const TargetRegisterClass *SrcRC) const;
 183   virtual void storeRegToStackSlot(MachineBasicBlock &MBB,
 184                                    MachineBasicBlock::iterator MBBI,
 185                                    unsigned SrcReg, bool isKill, int FrameIndex,
 186                                    const TargetRegisterClass *RC) const;
 187
 188   virtual void storeRegToAddr(MachineFunction &MF, unsigned SrcReg, bool isKill,
 189                               SmallVectorImpl<MachineOperand> &Addr,
 190                               const TargetRegisterClass *RC,
 191                               SmallVectorImpl<MachineInstr*> &NewMIs) const;
 192
 193   virtual void loadRegFromStackSlot(MachineBasicBlock &MBB,
 194                                     MachineBasicBlock::iterator MBBI,
 195                                     unsigned DestReg, int FrameIndex,
 196                                     const TargetRegisterClass *RC) const;
 197
 198   virtual void loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 199                                SmallVectorImpl<MachineOperand> &Addr,
 200                                const TargetRegisterClass *RC,
 201                                SmallVectorImpl<MachineInstr*> &NewMIs) const;
 202   virtual bool spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 203                                          MachineBasicBlock::iterator MI,
 204                                  const std::vector<CalleeSavedInfo> &CSI) const;
 205   virtual bool restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 206                                            MachineBasicBlock::iterator MI,
 207                                  const std::vector<CalleeSavedInfo> &CSI) const;
 208
 209   virtual MachineInstr* foldMemoryOperand(MachineFunction &MF,
 210                                           MachineInstr* MI,
 211                                           const SmallVectorImpl<unsigned> &Ops,
 212                                           int FrameIndex) const;
 213
 214   virtual MachineInstr* foldMemoryOperand(MachineFunction &MF,
 215                                           MachineInstr* MI,
 216                                           const SmallVectorImpl<unsigned> &Ops,
 217                                           MachineInstr* LoadMI) const {
 218     return 0;
 219   }
 220
 221   virtual bool canFoldMemoryOperand(const MachineInstr *MI,
 222                                     const SmallVectorImpl<unsigned> &Ops) const;
 223
 224   virtual bool BlockHasNoFallThrough(const MachineBasicBlock &MBB) const;
 225   virtual
 226   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const;
 227
 228   // Predication support.
 229   virtual bool isPredicated(const MachineInstr *MI) const;
 230
 231   ARMCC::CondCodes getPredicate(const MachineInstr *MI) const {
 232     int PIdx = MI->findFirstPredOperandIdx();
 233     return PIdx != -1 ? (ARMCC::CondCodes)MI->getOperand(PIdx).getImm()
 234                       : ARMCC::AL;
 235   }
 236
 237   virtual
 238   bool PredicateInstruction(MachineInstr *MI,
 239                             const SmallVectorImpl<MachineOperand> &Pred) const;
 240
 241   virtual
 242   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 243                          const SmallVectorImpl<MachineOperand> &Pred2) const;
 244
 245   virtual bool DefinesPredicate(MachineInstr *MI,
 246                                 std::vector<MachineOperand> &Pred) const;
 247
 248   /// GetInstSize - Returns the size of the specified MachineInstr.
 249   ///
 250   virtual unsigned GetInstSizeInBytes(const MachineInstr* MI) const;
 251 };
 252
 253 }
 254
 255 #endif