lib/Target/ARM/ARMInstrInfo.cpp

   1 //===- ARMInstrInfo.cpp - ARM Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the "Instituto Nokia de Tecnologia" and
   6 // is distributed under the University of Illinois Open Source
   7 // License. See LICENSE.TXT for details.
   8 //
   9 //===----------------------------------------------------------------------===//
  10 //
  11 // This file contains the ARM implementation of the TargetInstrInfo class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARMInstrInfo.h"
  16 #include "ARM.h"
  17 #include "llvm/CodeGen/MachineInstrBuilder.h"
  18 #include "ARMGenInstrInfo.inc"
  19 using namespace llvm;
  20
  21 ARMInstrInfo::ARMInstrInfo()
  22   : TargetInstrInfo(ARMInsts, sizeof(ARMInsts)/sizeof(ARMInsts[0])) {
  23 }
  24
  25 const TargetRegisterClass *ARMInstrInfo::getPointerRegClass() const {
  26   return &ARM::IntRegsRegClass;
  27 }
  28
  29 /// Return true if the instruction is a register to register move and
  30 /// leave the source and dest operands in the passed parameters.
  31 ///
  32 bool ARMInstrInfo::isMoveInstr(const MachineInstr &MI,
  33                                  unsigned &SrcReg, unsigned &DstReg) const {
  34   MachineOpCode oc = MI.getOpcode();
  35   switch (oc) {
  36   case ARM::MOV: {
  37     assert(MI.getNumOperands() == 4 &&
  38            MI.getOperand(0).isRegister() &&
  39            "Invalid ARM MOV instruction");
  40     const MachineOperand   &Arg = MI.getOperand(1);
  41     const MachineOperand &Shift = MI.getOperand(2);
  42     if (Arg.isRegister() && Shift.isImmediate() && Shift.getImmedValue() == 0) {
  43       SrcReg = MI.getOperand(1).getReg();
  44       DstReg = MI.getOperand(0).getReg();
  45       return true;
  46     }
  47   }
  48   }
  49   return false;
  50 }
  51
  52 void ARMInstrInfo::InsertBranch(MachineBasicBlock &MBB,MachineBasicBlock *TBB,
  53                                   MachineBasicBlock *FBB,
  54                                   const std::vector<MachineOperand> &Cond)const{
  55   // Can only insert uncond branches so far.
  56   assert(Cond.empty() && !FBB && TBB && "Can only handle uncond branches!");
  57   BuildMI(&MBB, ARM::b, 1).addMBB(TBB);
  58 }