lib/Target/ARM/ARMInstrInfo.cpp

   1 //===- ARMInstrInfo.cpp - ARM Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMGenInstrInfo.inc"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/CodeGen/LiveVariables.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  24 #include "llvm/Target/TargetAsmInfo.h"
  25 #include "llvm/Support/CommandLine.h"
  26 using namespace llvm;
  27
  28 static cl::opt<bool>
  29 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  30                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  31
  32 static inline
  33 const MachineInstrBuilder &AddDefaultPred(const MachineInstrBuilder &MIB) {
  34   return MIB.addImm((int64_t)ARMCC::AL).addReg(0);
  35 }
  36
  37 static inline
  38 const MachineInstrBuilder &AddDefaultCC(const MachineInstrBuilder &MIB) {
  39   return MIB.addReg(0);
  40 }
  41
  42 ARMInstrInfo::ARMInstrInfo(const ARMSubtarget &STI)
  43   : TargetInstrInfoImpl(ARMInsts, array_lengthof(ARMInsts)),
  44     RI(*this, STI) {
  45 }
  46
  47
  48 /// Return true if the instruction is a register to register move and
  49 /// leave the source and dest operands in the passed parameters.
  50 ///
  51 bool ARMInstrInfo::isMoveInstr(const MachineInstr &MI,
  52                                unsigned &SrcReg, unsigned &DstReg,
  53                                unsigned& SrcSubIdx, unsigned& DstSubIdx) const {
  54   SrcSubIdx = DstSubIdx = 0; // No sub-registers.
  55
  56   unsigned oc = MI.getOpcode();
  57   switch (oc) {
  58   default:
  59     return false;
  60   case ARM::FCPYS:
  61   case ARM::FCPYD:
  62   case ARM::VMOVD:
  63   case ARM::VMOVQ:
  64     SrcReg = MI.getOperand(1).getReg();
  65     DstReg = MI.getOperand(0).getReg();
  66     return true;
  67   case ARM::MOVr:
  68   case ARM::tMOVr:
  69   case ARM::tMOVhir2lor:
  70   case ARM::tMOVlor2hir:
  71   case ARM::tMOVhir2hir:
  72     assert(MI.getDesc().getNumOperands() >= 2 &&
  73            MI.getOperand(0).isReg() &&
  74            MI.getOperand(1).isReg() &&
  75            "Invalid ARM MOV instruction");
  76     SrcReg = MI.getOperand(1).getReg();
  77     DstReg = MI.getOperand(0).getReg();
  78     return true;
  79   }
  80 }
  81
  82 unsigned ARMInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
  83                                            int &FrameIndex) const {
  84   switch (MI->getOpcode()) {
  85   default: break;
  86   case ARM::LDR:
  87     if (MI->getOperand(1).isFI() &&
  88         MI->getOperand(2).isReg() &&
  89         MI->getOperand(3).isImm() &&
  90         MI->getOperand(2).getReg() == 0 &&
  91         MI->getOperand(3).getImm() == 0) {
  92       FrameIndex = MI->getOperand(1).getIndex();
  93       return MI->getOperand(0).getReg();
  94     }
  95     break;
  96   case ARM::FLDD:
  97   case ARM::FLDS:
  98     if (MI->getOperand(1).isFI() &&
  99         MI->getOperand(2).isImm() &&
 100         MI->getOperand(2).getImm() == 0) {
 101       FrameIndex = MI->getOperand(1).getIndex();
 102       return MI->getOperand(0).getReg();
 103     }
 104     break;
 105   case ARM::tRestore:
 106     if (MI->getOperand(1).isFI() &&
 107         MI->getOperand(2).isImm() &&
 108         MI->getOperand(2).getImm() == 0) {
 109       FrameIndex = MI->getOperand(1).getIndex();
 110       return MI->getOperand(0).getReg();
 111     }
 112     break;
 113   }
 114   return 0;
 115 }
 116
 117 unsigned ARMInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 118                                           int &FrameIndex) const {
 119   switch (MI->getOpcode()) {
 120   default: break;
 121   case ARM::STR:
 122     if (MI->getOperand(1).isFI() &&
 123         MI->getOperand(2).isReg() &&
 124         MI->getOperand(3).isImm() &&
 125         MI->getOperand(2).getReg() == 0 &&
 126         MI->getOperand(3).getImm() == 0) {
 127       FrameIndex = MI->getOperand(1).getIndex();
 128       return MI->getOperand(0).getReg();
 129     }
 130     break;
 131   case ARM::FSTD:
 132   case ARM::FSTS:
 133     if (MI->getOperand(1).isFI() &&
 134         MI->getOperand(2).isImm() &&
 135         MI->getOperand(2).getImm() == 0) {
 136       FrameIndex = MI->getOperand(1).getIndex();
 137       return MI->getOperand(0).getReg();
 138     }
 139     break;
 140   case ARM::tSpill:
 141     if (MI->getOperand(1).isFI() &&
 142         MI->getOperand(2).isImm() &&
 143         MI->getOperand(2).getImm() == 0) {
 144       FrameIndex = MI->getOperand(1).getIndex();
 145       return MI->getOperand(0).getReg();
 146     }
 147     break;
 148   }
 149   return 0;
 150 }
 151
 152 void ARMInstrInfo::reMaterialize(MachineBasicBlock &MBB,
 153                                  MachineBasicBlock::iterator I,
 154                                  unsigned DestReg,
 155                                  const MachineInstr *Orig) const {
 156   DebugLoc dl = Orig->getDebugLoc();
 157   if (Orig->getOpcode() == ARM::MOVi2pieces) {
 158     RI.emitLoadConstPool(MBB, I, DestReg, Orig->getOperand(1).getImm(),
 159                          Orig->getOperand(2).getImm(),
 160                          Orig->getOperand(3).getReg(), this, false, dl);
 161     return;
 162   }
 163
 164   MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 165   MI->getOperand(0).setReg(DestReg);
 166   MBB.insert(I, MI);
 167 }
 168
 169 static unsigned getUnindexedOpcode(unsigned Opc) {
 170   switch (Opc) {
 171   default: break;
 172   case ARM::LDR_PRE:
 173   case ARM::LDR_POST:
 174     return ARM::LDR;
 175   case ARM::LDRH_PRE:
 176   case ARM::LDRH_POST:
 177     return ARM::LDRH;
 178   case ARM::LDRB_PRE:
 179   case ARM::LDRB_POST:
 180     return ARM::LDRB;
 181   case ARM::LDRSH_PRE:
 182   case ARM::LDRSH_POST:
 183     return ARM::LDRSH;
 184   case ARM::LDRSB_PRE:
 185   case ARM::LDRSB_POST:
 186     return ARM::LDRSB;
 187   case ARM::STR_PRE:
 188   case ARM::STR_POST:
 189     return ARM::STR;
 190   case ARM::STRH_PRE:
 191   case ARM::STRH_POST:
 192     return ARM::STRH;
 193   case ARM::STRB_PRE:
 194   case ARM::STRB_POST:
 195     return ARM::STRB;
 196   }
 197   return 0;
 198 }
 199
 200 MachineInstr *
 201 ARMInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 202                                     MachineBasicBlock::iterator &MBBI,
 203                                     LiveVariables *LV) const {
 204   if (!EnableARM3Addr)
 205     return NULL;
 206
 207   MachineInstr *MI = MBBI;
 208   MachineFunction &MF = *MI->getParent()->getParent();
 209   unsigned TSFlags = MI->getDesc().TSFlags;
 210   bool isPre = false;
 211   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 212   default: return NULL;
 213   case ARMII::IndexModePre:
 214     isPre = true;
 215     break;
 216   case ARMII::IndexModePost:
 217     break;
 218   }
 219
 220   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 221   // operation.
 222   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 223   if (MemOpc == 0)
 224     return NULL;
 225
 226   MachineInstr *UpdateMI = NULL;
 227   MachineInstr *MemMI = NULL;
 228   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 229   const TargetInstrDesc &TID = MI->getDesc();
 230   unsigned NumOps = TID.getNumOperands();
 231   bool isLoad = !TID.mayStore();
 232   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 233   const MachineOperand &Base = MI->getOperand(2);
 234   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 235   unsigned WBReg = WB.getReg();
 236   unsigned BaseReg = Base.getReg();
 237   unsigned OffReg = Offset.getReg();
 238   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 239   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 240   switch (AddrMode) {
 241   default:
 242     assert(false && "Unknown indexed op!");
 243     return NULL;
 244   case ARMII::AddrMode2: {
 245     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 246     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 247     if (OffReg == 0) {
 248       int SOImmVal = ARM_AM::getSOImmVal(Amt);
 249       if (SOImmVal == -1)
 250         // Can't encode it in a so_imm operand. This transformation will
 251         // add more than 1 instruction. Abandon!
 252         return NULL;
 253       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 254                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 255         .addReg(BaseReg).addImm(SOImmVal)
 256         .addImm(Pred).addReg(0).addReg(0);
 257     } else if (Amt != 0) {
 258       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 259       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 260       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 261                          get(isSub ? ARM::SUBrs : ARM::ADDrs), WBReg)
 262         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 263         .addImm(Pred).addReg(0).addReg(0);
 264     } else
 265       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 266                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 267         .addReg(BaseReg).addReg(OffReg)
 268         .addImm(Pred).addReg(0).addReg(0);
 269     break;
 270   }
 271   case ARMII::AddrMode3 : {
 272     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 273     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 274     if (OffReg == 0)
 275       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 276       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 277                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 278         .addReg(BaseReg).addImm(Amt)
 279         .addImm(Pred).addReg(0).addReg(0);
 280     else
 281       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 282                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 283         .addReg(BaseReg).addReg(OffReg)
 284         .addImm(Pred).addReg(0).addReg(0);
 285     break;
 286   }
 287   }
 288
 289   std::vector<MachineInstr*> NewMIs;
 290   if (isPre) {
 291     if (isLoad)
 292       MemMI = BuildMI(MF, MI->getDebugLoc(),
 293                       get(MemOpc), MI->getOperand(0).getReg())
 294         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 295     else
 296       MemMI = BuildMI(MF, MI->getDebugLoc(),
 297                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 298         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 299     NewMIs.push_back(MemMI);
 300     NewMIs.push_back(UpdateMI);
 301   } else {
 302     if (isLoad)
 303       MemMI = BuildMI(MF, MI->getDebugLoc(),
 304                       get(MemOpc), MI->getOperand(0).getReg())
 305         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 306     else
 307       MemMI = BuildMI(MF, MI->getDebugLoc(),
 308                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 309         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 310     if (WB.isDead())
 311       UpdateMI->getOperand(0).setIsDead();
 312     NewMIs.push_back(UpdateMI);
 313     NewMIs.push_back(MemMI);
 314   }
 315
 316   // Transfer LiveVariables states, kill / dead info.
 317   if (LV) {
 318     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 319       MachineOperand &MO = MI->getOperand(i);
 320       if (MO.isReg() && MO.getReg() &&
 321           TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 322         unsigned Reg = MO.getReg();
 323
 324         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 325         if (MO.isDef()) {
 326           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 327           if (MO.isDead())
 328             LV->addVirtualRegisterDead(Reg, NewMI);
 329         }
 330         if (MO.isUse() && MO.isKill()) {
 331           for (unsigned j = 0; j < 2; ++j) {
 332             // Look at the two new MI's in reverse order.
 333             MachineInstr *NewMI = NewMIs[j];
 334             if (!NewMI->readsRegister(Reg))
 335               continue;
 336             LV->addVirtualRegisterKilled(Reg, NewMI);
 337             if (VI.removeKill(MI))
 338               VI.Kills.push_back(NewMI);
 339             break;
 340           }
 341         }
 342       }
 343     }
 344   }
 345
 346   MFI->insert(MBBI, NewMIs[1]);
 347   MFI->insert(MBBI, NewMIs[0]);
 348   return NewMIs[0];
 349 }
 350
 351 // Branch analysis.
 352 bool ARMInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 353                                  MachineBasicBlock *&FBB,
 354                                  SmallVectorImpl<MachineOperand> &Cond,
 355                                  bool AllowModify) const {
 356   // If the block has no terminators, it just falls into the block after it.
 357   MachineBasicBlock::iterator I = MBB.end();
 358   if (I == MBB.begin() || !isUnpredicatedTerminator(--I))
 359     return false;
 360
 361   // Get the last instruction in the block.
 362   MachineInstr *LastInst = I;
 363
 364   // If there is only one terminator instruction, process it.
 365   unsigned LastOpc = LastInst->getOpcode();
 366   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 367     if (LastOpc == ARM::B || LastOpc == ARM::tB) {
 368       TBB = LastInst->getOperand(0).getMBB();
 369       return false;
 370     }
 371     if (LastOpc == ARM::Bcc || LastOpc == ARM::tBcc) {
 372       // Block ends with fall-through condbranch.
 373       TBB = LastInst->getOperand(0).getMBB();
 374       Cond.push_back(LastInst->getOperand(1));
 375       Cond.push_back(LastInst->getOperand(2));
 376       return false;
 377     }
 378     return true;  // Can't handle indirect branch.
 379   }
 380
 381   // Get the instruction before it if it is a terminator.
 382   MachineInstr *SecondLastInst = I;
 383
 384   // If there are three terminators, we don't know what sort of block this is.
 385   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 386     return true;
 387
 388   // If the block ends with ARM::B/ARM::tB and a ARM::Bcc/ARM::tBcc, handle it.
 389   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 390   if ((SecondLastOpc == ARM::Bcc && LastOpc == ARM::B) ||
 391       (SecondLastOpc == ARM::tBcc && LastOpc == ARM::tB)) {
 392     TBB =  SecondLastInst->getOperand(0).getMBB();
 393     Cond.push_back(SecondLastInst->getOperand(1));
 394     Cond.push_back(SecondLastInst->getOperand(2));
 395     FBB = LastInst->getOperand(0).getMBB();
 396     return false;
 397   }
 398
 399   // If the block ends with two unconditional branches, handle it.  The second
 400   // one is not executed, so remove it.
 401   if ((SecondLastOpc == ARM::B || SecondLastOpc==ARM::tB) &&
 402       (LastOpc == ARM::B || LastOpc == ARM::tB)) {
 403     TBB = SecondLastInst->getOperand(0).getMBB();
 404     I = LastInst;
 405     if (AllowModify)
 406       I->eraseFromParent();
 407     return false;
 408   }
 409
 410   // ...likewise if it ends with a branch table followed by an unconditional
 411   // branch. The branch folder can create these, and we must get rid of them for
 412   // correctness of Thumb constant islands.
 413   if ((SecondLastOpc == ARM::BR_JTr || SecondLastOpc==ARM::BR_JTm ||
 414        SecondLastOpc == ARM::BR_JTadd || SecondLastOpc==ARM::tBR_JTr) &&
 415       (LastOpc == ARM::B || LastOpc == ARM::tB)) {
 416     I = LastInst;
 417     if (AllowModify)
 418       I->eraseFromParent();
 419     return true;
 420   }
 421
 422   // Otherwise, can't handle this.
 423   return true;
 424 }
 425
 426
 427 unsigned ARMInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 428   MachineFunction &MF = *MBB.getParent();
 429   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 430   int BOpc   = AFI->isThumbFunction() ? ARM::tB : ARM::B;
 431   int BccOpc = AFI->isThumbFunction() ? ARM::tBcc : ARM::Bcc;
 432
 433   MachineBasicBlock::iterator I = MBB.end();
 434   if (I == MBB.begin()) return 0;
 435   --I;
 436   if (I->getOpcode() != BOpc && I->getOpcode() != BccOpc)
 437     return 0;
 438
 439   // Remove the branch.
 440   I->eraseFromParent();
 441
 442   I = MBB.end();
 443
 444   if (I == MBB.begin()) return 1;
 445   --I;
 446   if (I->getOpcode() != BccOpc)
 447     return 1;
 448
 449   // Remove the branch.
 450   I->eraseFromParent();
 451   return 2;
 452 }
 453
 454 unsigned
 455 ARMInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 456                            MachineBasicBlock *FBB,
 457                            const SmallVectorImpl<MachineOperand> &Cond) const {
 458   // FIXME this should probably have a DebugLoc argument
 459   DebugLoc dl = DebugLoc::getUnknownLoc();
 460   MachineFunction &MF = *MBB.getParent();
 461   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 462   int BOpc   = AFI->isThumbFunction() ? ARM::tB : ARM::B;
 463   int BccOpc = AFI->isThumbFunction() ? ARM::tBcc : ARM::Bcc;
 464
 465   // Shouldn't be a fall through.
 466   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 467   assert((Cond.size() == 2 || Cond.size() == 0) &&
 468          "ARM branch conditions have two components!");
 469
 470   if (FBB == 0) {
 471     if (Cond.empty()) // Unconditional branch?
 472       BuildMI(&MBB, dl, get(BOpc)).addMBB(TBB);
 473     else
 474       BuildMI(&MBB, dl, get(BccOpc)).addMBB(TBB)
 475         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 476     return 1;
 477   }
 478
 479   // Two-way conditional branch.
 480   BuildMI(&MBB, dl, get(BccOpc)).addMBB(TBB)
 481     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 482   BuildMI(&MBB, dl, get(BOpc)).addMBB(FBB);
 483   return 2;
 484 }
 485
 486 bool ARMInstrInfo::copyRegToReg(MachineBasicBlock &MBB,
 487                                 MachineBasicBlock::iterator I,
 488                                 unsigned DestReg, unsigned SrcReg,
 489                                 const TargetRegisterClass *DestRC,
 490                                 const TargetRegisterClass *SrcRC) const {
 491   MachineFunction &MF = *MBB.getParent();
 492   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 493   DebugLoc DL = DebugLoc::getUnknownLoc();
 494   if (I != MBB.end()) DL = I->getDebugLoc();
 495
 496   if (!AFI->isThumbFunction()) {
 497     if (DestRC == ARM::GPRRegisterClass) {
 498       AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 499                                   .addReg(SrcReg)));
 500       return true;
 501     }
 502   } else {
 503     if (DestRC == ARM::GPRRegisterClass) {
 504       if (SrcRC == ARM::GPRRegisterClass) {
 505         BuildMI(MBB, I, DL, get(ARM::tMOVhir2hir), DestReg).addReg(SrcReg);
 506         return true;
 507       } else if (SrcRC == ARM::tGPRRegisterClass) {
 508         BuildMI(MBB, I, DL, get(ARM::tMOVlor2hir), DestReg).addReg(SrcReg);
 509         return true;
 510       }
 511     } else if (DestRC == ARM::tGPRRegisterClass) {
 512       if (SrcRC == ARM::GPRRegisterClass) {
 513         BuildMI(MBB, I, DL, get(ARM::tMOVhir2lor), DestReg).addReg(SrcReg);
 514         return true;
 515       } else if (SrcRC == ARM::tGPRRegisterClass) {
 516         BuildMI(MBB, I, DL, get(ARM::tMOVr), DestReg).addReg(SrcReg);
 517         return true;
 518       }
 519     }
 520   }
 521   if (DestRC != SrcRC) {
 522     // Not yet supported!
 523     return false;
 524   }
 525
 526
 527   if (DestRC == ARM::SPRRegisterClass)
 528     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::FCPYS), DestReg)
 529                    .addReg(SrcReg));
 530   else if (DestRC == ARM::DPRRegisterClass)
 531     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::FCPYD), DestReg)
 532                    .addReg(SrcReg));
 533   else if (DestRC == ARM::QPRRegisterClass)
 534     BuildMI(MBB, I, DL, get(ARM::VMOVQ), DestReg).addReg(SrcReg);
 535   else
 536     return false;
 537
 538   return true;
 539 }
 540
 541 void ARMInstrInfo::
 542 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 543                     unsigned SrcReg, bool isKill, int FI,
 544                     const TargetRegisterClass *RC) const {
 545   DebugLoc DL = DebugLoc::getUnknownLoc();
 546   if (I != MBB.end()) DL = I->getDebugLoc();
 547
 548   if (RC == ARM::GPRRegisterClass) {
 549     MachineFunction &MF = *MBB.getParent();
 550     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 551     assert (!AFI->isThumbFunction());
 552     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STR))
 553                    .addReg(SrcReg, getKillRegState(isKill))
 554                    .addFrameIndex(FI).addReg(0).addImm(0));
 555   } else if (RC == ARM::tGPRRegisterClass) {
 556     MachineFunction &MF = *MBB.getParent();
 557     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 558     assert (AFI->isThumbFunction());
 559     BuildMI(MBB, I, DL, get(ARM::tSpill))
 560       .addReg(SrcReg, getKillRegState(isKill))
 561       .addFrameIndex(FI).addImm(0);
 562   } else if (RC == ARM::DPRRegisterClass) {
 563     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::FSTD))
 564                    .addReg(SrcReg, getKillRegState(isKill))
 565                    .addFrameIndex(FI).addImm(0));
 566   } else {
 567     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 568     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::FSTS))
 569                    .addReg(SrcReg, getKillRegState(isKill))
 570                    .addFrameIndex(FI).addImm(0));
 571   }
 572 }
 573
 574 void ARMInstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 575                                   bool isKill,
 576                                   SmallVectorImpl<MachineOperand> &Addr,
 577                                   const TargetRegisterClass *RC,
 578                                   SmallVectorImpl<MachineInstr*> &NewMIs) const{
 579   DebugLoc DL = DebugLoc::getUnknownLoc();
 580   unsigned Opc = 0;
 581   if (RC == ARM::GPRRegisterClass) {
 582     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 583     if (AFI->isThumbFunction()) {
 584       Opc = Addr[0].isFI() ? ARM::tSpill : ARM::tSTR;
 585       MachineInstrBuilder MIB =
 586         BuildMI(MF, DL,  get(Opc)).addReg(SrcReg, getKillRegState(isKill));
 587       for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 588         MIB.addOperand(Addr[i]);
 589       NewMIs.push_back(MIB);
 590       return;
 591     }
 592     Opc = ARM::STR;
 593   } else if (RC == ARM::DPRRegisterClass) {
 594     Opc = ARM::FSTD;
 595   } else {
 596     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 597     Opc = ARM::FSTS;
 598   }
 599
 600   MachineInstrBuilder MIB =
 601     BuildMI(MF, DL, get(Opc)).addReg(SrcReg, getKillRegState(isKill));
 602   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 603     MIB.addOperand(Addr[i]);
 604   AddDefaultPred(MIB);
 605   NewMIs.push_back(MIB);
 606   return;
 607 }
 608
 609 void ARMInstrInfo::
 610 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 611                      unsigned DestReg, int FI,
 612                      const TargetRegisterClass *RC) const {
 613   DebugLoc DL = DebugLoc::getUnknownLoc();
 614   if (I != MBB.end()) DL = I->getDebugLoc();
 615
 616   if (RC == ARM::GPRRegisterClass) {
 617     MachineFunction &MF = *MBB.getParent();
 618     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 619     assert (!AFI->isThumbFunction());
 620     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDR), DestReg)
 621                    .addFrameIndex(FI).addReg(0).addImm(0));
 622   } else if (RC == ARM::tGPRRegisterClass) {
 623     MachineFunction &MF = *MBB.getParent();
 624     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 625     assert (AFI->isThumbFunction());
 626     BuildMI(MBB, I, DL, get(ARM::tRestore), DestReg)
 627       .addFrameIndex(FI).addImm(0);
 628   } else if (RC == ARM::DPRRegisterClass) {
 629     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::FLDD), DestReg)
 630                    .addFrameIndex(FI).addImm(0));
 631   } else {
 632     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 633     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::FLDS), DestReg)
 634                    .addFrameIndex(FI).addImm(0));
 635   }
 636 }
 637
 638 void ARMInstrInfo::
 639 loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 640                 SmallVectorImpl<MachineOperand> &Addr,
 641                 const TargetRegisterClass *RC,
 642                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
 643   DebugLoc DL = DebugLoc::getUnknownLoc();
 644   unsigned Opc = 0;
 645   if (RC == ARM::GPRRegisterClass) {
 646     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 647     if (AFI->isThumbFunction()) {
 648       Opc = Addr[0].isFI() ? ARM::tRestore : ARM::tLDR;
 649       MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
 650       for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 651         MIB.addOperand(Addr[i]);
 652       NewMIs.push_back(MIB);
 653       return;
 654     }
 655     Opc = ARM::LDR;
 656   } else if (RC == ARM::DPRRegisterClass) {
 657     Opc = ARM::FLDD;
 658   } else {
 659     assert(RC == ARM::SPRRegisterClass && "Unknown regclass!");
 660     Opc = ARM::FLDS;
 661   }
 662
 663   MachineInstrBuilder MIB =  BuildMI(MF, DL, get(Opc), DestReg);
 664   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 665     MIB.addOperand(Addr[i]);
 666   AddDefaultPred(MIB);
 667   NewMIs.push_back(MIB);
 668   return;
 669 }
 670
 671 bool ARMInstrInfo::
 672 spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 673                           MachineBasicBlock::iterator MI,
 674                           const std::vector<CalleeSavedInfo> &CSI) const {
 675   MachineFunction &MF = *MBB.getParent();
 676   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 677   if (!AFI->isThumbFunction() || CSI.empty())
 678     return false;
 679
 680   DebugLoc DL = DebugLoc::getUnknownLoc();
 681   if (MI != MBB.end()) DL = MI->getDebugLoc();
 682
 683   MachineInstrBuilder MIB = BuildMI(MBB, MI, DL, get(ARM::tPUSH));
 684   for (unsigned i = CSI.size(); i != 0; --i) {
 685     unsigned Reg = CSI[i-1].getReg();
 686     // Add the callee-saved register as live-in. It's killed at the spill.
 687     MBB.addLiveIn(Reg);
 688     MIB.addReg(Reg, RegState::Kill);
 689   }
 690   return true;
 691 }
 692
 693 bool ARMInstrInfo::
 694 restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 695                             MachineBasicBlock::iterator MI,
 696                             const std::vector<CalleeSavedInfo> &CSI) const {
 697   MachineFunction &MF = *MBB.getParent();
 698   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 699   if (!AFI->isThumbFunction() || CSI.empty())
 700     return false;
 701
 702   bool isVarArg = AFI->getVarArgsRegSaveSize() > 0;
 703   MachineInstr *PopMI = MF.CreateMachineInstr(get(ARM::tPOP),MI->getDebugLoc());
 704   for (unsigned i = CSI.size(); i != 0; --i) {
 705     unsigned Reg = CSI[i-1].getReg();
 706     if (Reg == ARM::LR) {
 707       // Special epilogue for vararg functions. See emitEpilogue
 708       if (isVarArg)
 709         continue;
 710       Reg = ARM::PC;
 711       PopMI->setDesc(get(ARM::tPOP_RET));
 712       MI = MBB.erase(MI);
 713     }
 714     PopMI->addOperand(MachineOperand::CreateReg(Reg, true));
 715   }
 716
 717   // It's illegal to emit pop instruction without operands.
 718   if (PopMI->getNumOperands() > 0)
 719     MBB.insert(MI, PopMI);
 720
 721   return true;
 722 }
 723
 724 MachineInstr *ARMInstrInfo::
 725 foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
 726                       const SmallVectorImpl<unsigned> &Ops, int FI) const {
 727   if (Ops.size() != 1) return NULL;
 728
 729   unsigned OpNum = Ops[0];
 730   unsigned Opc = MI->getOpcode();
 731   MachineInstr *NewMI = NULL;
 732   switch (Opc) {
 733   default: break;
 734   case ARM::MOVr: {
 735     if (MI->getOperand(4).getReg() == ARM::CPSR)
 736       // If it is updating CPSR, then it cannot be folded.
 737       break;
 738     unsigned Pred = MI->getOperand(2).getImm();
 739     unsigned PredReg = MI->getOperand(3).getReg();
 740     if (OpNum == 0) { // move -> store
 741       unsigned SrcReg = MI->getOperand(1).getReg();
 742       bool isKill = MI->getOperand(1).isKill();
 743       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::STR))
 744         .addReg(SrcReg, getKillRegState(isKill))
 745         .addFrameIndex(FI).addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 746     } else {          // move -> load
 747       unsigned DstReg = MI->getOperand(0).getReg();
 748       bool isDead = MI->getOperand(0).isDead();
 749       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::LDR))
 750         .addReg(DstReg, RegState::Define | getDeadRegState(isDead))
 751         .addFrameIndex(FI).addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 752     }
 753     break;
 754   }
 755   case ARM::tMOVr:
 756   case ARM::tMOVlor2hir:
 757   case ARM::tMOVhir2lor:
 758   case ARM::tMOVhir2hir: {
 759     if (OpNum == 0) { // move -> store
 760       unsigned SrcReg = MI->getOperand(1).getReg();
 761       bool isKill = MI->getOperand(1).isKill();
 762       if (RI.isPhysicalRegister(SrcReg) && !RI.isLowRegister(SrcReg))
 763         // tSpill cannot take a high register operand.
 764         break;
 765       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::tSpill))
 766         .addReg(SrcReg, getKillRegState(isKill))
 767         .addFrameIndex(FI).addImm(0);
 768     } else {          // move -> load
 769       unsigned DstReg = MI->getOperand(0).getReg();
 770       if (RI.isPhysicalRegister(DstReg) && !RI.isLowRegister(DstReg))
 771         // tRestore cannot target a high register operand.
 772         break;
 773       bool isDead = MI->getOperand(0).isDead();
 774       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::tRestore))
 775         .addReg(DstReg, RegState::Define | getDeadRegState(isDead))
 776         .addFrameIndex(FI).addImm(0);
 777     }
 778     break;
 779   }
 780   case ARM::FCPYS: {
 781     unsigned Pred = MI->getOperand(2).getImm();
 782     unsigned PredReg = MI->getOperand(3).getReg();
 783     if (OpNum == 0) { // move -> store
 784       unsigned SrcReg = MI->getOperand(1).getReg();
 785       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::FSTS))
 786         .addReg(SrcReg).addFrameIndex(FI)
 787         .addImm(0).addImm(Pred).addReg(PredReg);
 788     } else {          // move -> load
 789       unsigned DstReg = MI->getOperand(0).getReg();
 790       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::FLDS), DstReg)
 791         .addFrameIndex(FI)
 792         .addImm(0).addImm(Pred).addReg(PredReg);
 793     }
 794     break;
 795   }
 796   case ARM::FCPYD: {
 797     unsigned Pred = MI->getOperand(2).getImm();
 798     unsigned PredReg = MI->getOperand(3).getReg();
 799     if (OpNum == 0) { // move -> store
 800       unsigned SrcReg = MI->getOperand(1).getReg();
 801       bool isKill = MI->getOperand(1).isKill();
 802       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::FSTD))
 803         .addReg(SrcReg, getKillRegState(isKill))
 804         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 805     } else {          // move -> load
 806       unsigned DstReg = MI->getOperand(0).getReg();
 807       bool isDead = MI->getOperand(0).isDead();
 808       NewMI = BuildMI(MF, MI->getDebugLoc(), get(ARM::FLDD))
 809         .addReg(DstReg, RegState::Define | getDeadRegState(isDead))
 810         .addFrameIndex(FI).addImm(0).addImm(Pred).addReg(PredReg);
 811     }
 812     break;
 813   }
 814   }
 815
 816   return NewMI;
 817 }
 818
 819 bool ARMInstrInfo::
 820 canFoldMemoryOperand(const MachineInstr *MI,
 821                      const SmallVectorImpl<unsigned> &Ops) const {
 822   if (Ops.size() != 1) return false;
 823
 824   unsigned OpNum = Ops[0];
 825   unsigned Opc = MI->getOpcode();
 826   switch (Opc) {
 827   default: break;
 828   case ARM::MOVr:
 829     // If it is updating CPSR, then it cannot be folded.
 830     return MI->getOperand(4).getReg() != ARM::CPSR;
 831   case ARM::tMOVr:
 832   case ARM::tMOVlor2hir:
 833   case ARM::tMOVhir2lor:
 834   case ARM::tMOVhir2hir: {
 835     if (OpNum == 0) { // move -> store
 836       unsigned SrcReg = MI->getOperand(1).getReg();
 837       if (RI.isPhysicalRegister(SrcReg) && !RI.isLowRegister(SrcReg))
 838         // tSpill cannot take a high register operand.
 839         return false;
 840     } else {          // move -> load
 841       unsigned DstReg = MI->getOperand(0).getReg();
 842       if (RI.isPhysicalRegister(DstReg) && !RI.isLowRegister(DstReg))
 843         // tRestore cannot target a high register operand.
 844         return false;
 845     }
 846     return true;
 847   }
 848   case ARM::FCPYS:
 849   case ARM::FCPYD:
 850     return true;
 851
 852   case ARM::VMOVD:
 853   case ARM::VMOVQ:
 854     return false; // FIXME
 855   }
 856
 857   return false;
 858 }
 859
 860 bool ARMInstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
 861   if (MBB.empty()) return false;
 862
 863   switch (MBB.back().getOpcode()) {
 864   case ARM::BX_RET:   // Return.
 865   case ARM::LDM_RET:
 866   case ARM::tBX_RET:
 867   case ARM::tBX_RET_vararg:
 868   case ARM::tPOP_RET:
 869   case ARM::B:
 870   case ARM::tB:       // Uncond branch.
 871   case ARM::tBR_JTr:
 872   case ARM::BR_JTr:   // Jumptable branch.
 873   case ARM::BR_JTm:   // Jumptable branch through mem.
 874   case ARM::BR_JTadd: // Jumptable branch add to pc.
 875     return true;
 876   default: return false;
 877   }
 878 }
 879
 880 bool ARMInstrInfo::
 881 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 882   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 883   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 884   return false;
 885 }
 886
 887 bool ARMInstrInfo::isPredicated(const MachineInstr *MI) const {
 888   int PIdx = MI->findFirstPredOperandIdx();
 889   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 890 }
 891
 892 bool ARMInstrInfo::
 893 PredicateInstruction(MachineInstr *MI,
 894                      const SmallVectorImpl<MachineOperand> &Pred) const {
 895   unsigned Opc = MI->getOpcode();
 896   if (Opc == ARM::B || Opc == ARM::tB) {
 897     MI->setDesc(get(Opc == ARM::B ? ARM::Bcc : ARM::tBcc));
 898     MI->addOperand(MachineOperand::CreateImm(Pred[0].getImm()));
 899     MI->addOperand(MachineOperand::CreateReg(Pred[1].getReg(), false));
 900     return true;
 901   }
 902
 903   int PIdx = MI->findFirstPredOperandIdx();
 904   if (PIdx != -1) {
 905     MachineOperand &PMO = MI->getOperand(PIdx);
 906     PMO.setImm(Pred[0].getImm());
 907     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 908     return true;
 909   }
 910   return false;
 911 }
 912
 913 bool ARMInstrInfo::
 914 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 915                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 916   if (Pred1.size() > 2 || Pred2.size() > 2)
 917     return false;
 918
 919   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 920   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 921   if (CC1 == CC2)
 922     return true;
 923
 924   switch (CC1) {
 925   default:
 926     return false;
 927   case ARMCC::AL:
 928     return true;
 929   case ARMCC::HS:
 930     return CC2 == ARMCC::HI;
 931   case ARMCC::LS:
 932     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 933   case ARMCC::GE:
 934     return CC2 == ARMCC::GT;
 935   case ARMCC::LE:
 936     return CC2 == ARMCC::LT;
 937   }
 938 }
 939
 940 bool ARMInstrInfo::DefinesPredicate(MachineInstr *MI,
 941                                     std::vector<MachineOperand> &Pred) const {
 942   const TargetInstrDesc &TID = MI->getDesc();
 943   if (!TID.getImplicitDefs() && !TID.hasOptionalDef())
 944     return false;
 945
 946   bool Found = false;
 947   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 948     const MachineOperand &MO = MI->getOperand(i);
 949     if (MO.isReg() && MO.getReg() == ARM::CPSR) {
 950       Pred.push_back(MO);
 951       Found = true;
 952     }
 953   }
 954
 955   return Found;
 956 }
 957
 958
 959 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing
 960 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 961                                 unsigned JTI) DISABLE_INLINE;
 962 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 963                                 unsigned JTI) {
 964   return JT[JTI].MBBs.size();
 965 }
 966
 967 /// GetInstSize - Return the size of the specified MachineInstr.
 968 ///
 969 unsigned ARMInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 970   const MachineBasicBlock &MBB = *MI->getParent();
 971   const MachineFunction *MF = MBB.getParent();
 972   const TargetAsmInfo *TAI = MF->getTarget().getTargetAsmInfo();
 973
 974   // Basic size info comes from the TSFlags field.
 975   const TargetInstrDesc &TID = MI->getDesc();
 976   unsigned TSFlags = TID.TSFlags;
 977
 978   switch ((TSFlags & ARMII::SizeMask) >> ARMII::SizeShift) {
 979   default: {
 980     // If this machine instr is an inline asm, measure it.
 981     if (MI->getOpcode() == ARM::INLINEASM)
 982       return TAI->getInlineAsmLength(MI->getOperand(0).getSymbolName());
 983     if (MI->isLabel())
 984       return 0;
 985     switch (MI->getOpcode()) {
 986     default:
 987       assert(0 && "Unknown or unset size field for instr!");
 988       break;
 989     case TargetInstrInfo::IMPLICIT_DEF:
 990     case TargetInstrInfo::DECLARE:
 991     case TargetInstrInfo::DBG_LABEL:
 992     case TargetInstrInfo::EH_LABEL:
 993       return 0;
 994     }
 995     break;
 996   }
 997   case ARMII::Size8Bytes: return 8;          // Arm instruction x 2.
 998   case ARMII::Size4Bytes: return 4;          // Arm instruction.
 999   case ARMII::Size2Bytes: return 2;          // Thumb instruction.
1000   case ARMII::SizeSpecial: {
1001     switch (MI->getOpcode()) {
1002     case ARM::CONSTPOOL_ENTRY:
1003       // If this machine instr is a constant pool entry, its size is recorded as
1004       // operand #2.
1005       return MI->getOperand(2).getImm();
1006     case ARM::Int_eh_sjlj_setjmp: return 12;
1007     case ARM::BR_JTr:
1008     case ARM::BR_JTm:
1009     case ARM::BR_JTadd:
1010     case ARM::tBR_JTr: {
1011       // These are jumptable branches, i.e. a branch followed by an inlined
1012       // jumptable. The size is 4 + 4 * number of entries.
1013       unsigned NumOps = TID.getNumOperands();
1014       MachineOperand JTOP =
1015         MI->getOperand(NumOps - (TID.isPredicable() ? 3 : 2));
1016       unsigned JTI = JTOP.getIndex();
1017       const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
1018       const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
1019       assert(JTI < JT.size());
1020       // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
1021       // 4 aligned. The assembler / linker may add 2 byte padding just before
1022       // the JT entries.  The size does not include this padding; the
1023       // constant islands pass does separate bookkeeping for it.
1024       // FIXME: If we know the size of the function is less than (1 << 16) *2
1025       // bytes, we can use 16-bit entries instead. Then there won't be an
1026       // alignment issue.
1027       return getNumJTEntries(JT, JTI) * 4 +
1028              (MI->getOpcode()==ARM::tBR_JTr ? 2 : 4);
1029     }
1030     default:
1031       // Otherwise, pseudo-instruction sizes are zero.
1032       return 0;
1033     }
1034   }
1035   }
1036   return 0; // Not reached
1037 }