lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // the instruction has a Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // Addressing mode.
  88 class AddrMode<bits<5> val> {
  89   bits<5> Value = val;
  90 }
  91 def AddrModeNone    : AddrMode<0>;
  92 def AddrMode1       : AddrMode<1>;
  93 def AddrMode2       : AddrMode<2>;
  94 def AddrMode3       : AddrMode<3>;
  95 def AddrMode4       : AddrMode<4>;
  96 def AddrMode5       : AddrMode<5>;
  97 def AddrMode6       : AddrMode<6>;
  98 def AddrModeT1_1    : AddrMode<7>;
  99 def AddrModeT1_2    : AddrMode<8>;
 100 def AddrModeT1_4    : AddrMode<9>;
 101 def AddrModeT1_s    : AddrMode<10>;
 102 def AddrModeT2_i12  : AddrMode<11>;
 103 def AddrModeT2_i8   : AddrMode<12>;
 104 def AddrModeT2_so   : AddrMode<13>;
 105 def AddrModeT2_pc   : AddrMode<14>;
 106 def AddrModeT2_i8s4 : AddrMode<15>;
 107 def AddrMode_i12    : AddrMode<16>;
 108
 109 // Instruction size.
 110 class SizeFlagVal<bits<3> val> {
 111   bits<3> Value = val;
 112 }
 113 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 114 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 115 def Size8Bytes   : SizeFlagVal<2>;
 116 def Size4Bytes   : SizeFlagVal<3>;
 117 def Size2Bytes   : SizeFlagVal<4>;
 118
 119 // Load / store index mode.
 120 class IndexMode<bits<2> val> {
 121   bits<2> Value = val;
 122 }
 123 def IndexModeNone : IndexMode<0>;
 124 def IndexModePre  : IndexMode<1>;
 125 def IndexModePost : IndexMode<2>;
 126 def IndexModeUpd  : IndexMode<3>;
 127
 128 // Instruction execution domain.
 129 class Domain<bits<2> val> {
 130   bits<2> Value = val;
 131 }
 132 def GenericDomain : Domain<0>;
 133 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 134 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 135 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 136
 137 //===----------------------------------------------------------------------===//
 138
 139 // ARM special operands.
 140 //
 141
 142 def CondCodeOperand : AsmOperandClass {
 143   let Name = "CondCode";
 144   let SuperClasses = [];
 145 }
 146
 147 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 148 // register whose default is 0 (no register).
 149 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 150                                      (ops (i32 14), (i32 zero_reg))> {
 151   let PrintMethod = "printPredicateOperand";
 152   let ParserMatchClass = CondCodeOperand;
 153 }
 154
 155 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 156 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 157   let EncoderMethod = "getCCOutOpValue";
 158   let PrintMethod = "printSBitModifierOperand";
 159 }
 160
 161 // Same as cc_out except it defaults to setting CPSR.
 162 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 163   let EncoderMethod = "getCCOutOpValue";
 164   let PrintMethod = "printSBitModifierOperand";
 165 }
 166
 167 // ARM special operands for disassembly only.
 168 //
 169 def setend_op : Operand<i32> {
 170   let PrintMethod = "printSetendOperand";
 171 }
 172
 173 def cps_opt : Operand<i32> {
 174   let PrintMethod = "printCPSOptionOperand";
 175 }
 176
 177 def msr_mask : Operand<i32> {
 178   let PrintMethod = "printMSRMaskOperand";
 179 }
 180
 181 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 182 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 183 def neg_zero : Operand<i32> {
 184   let PrintMethod = "printNegZeroOperand";
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188
 189 // ARM Instruction templates.
 190 //
 191
 192 class InstTemplate<AddrMode am, SizeFlagVal sz, IndexMode im,
 193                    Format f, Domain d, string cstr, InstrItinClass itin>
 194   : Instruction {
 195   let Namespace = "ARM";
 196
 197   AddrMode AM = am;
 198   SizeFlagVal SZ = sz;
 199   IndexMode IM = im;
 200   bits<2> IndexModeBits = IM.Value;
 201   Format F = f;
 202   bits<6> Form = F.Value;
 203   Domain D = d;
 204   bit isUnaryDataProc = 0;
 205   bit canXformTo16Bit = 0;
 206
 207   // If this is a pseudo instruction, mark it isCodeGenOnly.
 208   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 209
 210   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 211   let TSFlags{4-0}   = AM.Value;
 212   let TSFlags{7-5}   = SZ.Value;
 213   let TSFlags{9-8}   = IndexModeBits;
 214   let TSFlags{15-10} = Form;
 215   let TSFlags{16}    = isUnaryDataProc;
 216   let TSFlags{17}    = canXformTo16Bit;
 217   let TSFlags{19-18} = D.Value;
 218
 219   let Constraints = cstr;
 220   let Itinerary = itin;
 221 }
 222
 223 class Encoding {
 224   field bits<32> Inst;
 225 }
 226
 227 class InstARM<AddrMode am, SizeFlagVal sz, IndexMode im,
 228               Format f, Domain d, string cstr, InstrItinClass itin>
 229   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding;
 230
 231 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 232 // on by adding flavors to specific instructions.
 233 class InstThumb<AddrMode am, SizeFlagVal sz, IndexMode im,
 234                 Format f, Domain d, string cstr, InstrItinClass itin>
 235   : InstTemplate<am, sz, im, f, d, cstr, itin>;
 236
 237 class PseudoInst<dag oops, dag iops, InstrItinClass itin, list<dag> pattern>
 238   // FIXME: This really should derive from InstTemplate instead, as pseudos
 239   //        don't need encoding information. TableGen doesn't like that
 240   //        currently. Need to figure out why and fix it.
 241   : InstARM<AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, GenericDomain,
 242             "", itin> {
 243   let OutOperandList = oops;
 244   let InOperandList = iops;
 245   let Pattern = pattern;
 246 }
 247
 248 // PseudoInst that's ARM-mode only.
 249 class ARMPseudoInst<dag oops, dag iops, InstrItinClass itin,
 250                     list<dag> pattern>
 251   : PseudoInst<oops, iops, itin, pattern> {
 252   // Default these to 4byte size, as they're almost always expanded to a
 253   // single instruction. Any exceptions can override the SZ field value.
 254   let SZ = Size4Bytes;
 255   list<Predicate> Predicates = [IsARM];
 256 }
 257
 258
 259 // Almost all ARM instructions are predicable.
 260 class I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 261         IndexMode im, Format f, InstrItinClass itin,
 262         string opc, string asm, string cstr,
 263         list<dag> pattern>
 264   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 265   bits<4> p;
 266   let Inst{31-28} = p;
 267   let OutOperandList = oops;
 268   let InOperandList = !con(iops, (ins pred:$p));
 269   let AsmString = !strconcat(opc, "${p}", asm);
 270   let Pattern = pattern;
 271   list<Predicate> Predicates = [IsARM];
 272 }
 273
 274 // A few are not predicable
 275 class InoP<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 276            IndexMode im, Format f, InstrItinClass itin,
 277            string opc, string asm, string cstr,
 278            list<dag> pattern>
 279   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 280   let OutOperandList = oops;
 281   let InOperandList = iops;
 282   let AsmString = !strconcat(opc, asm);
 283   let Pattern = pattern;
 284   let isPredicable = 0;
 285   list<Predicate> Predicates = [IsARM];
 286 }
 287
 288 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 289 // operand since by default it's a zero register. It will become an implicit def
 290 // once it's "flipped".
 291 class sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 292          IndexMode im, Format f, InstrItinClass itin,
 293          string opc, string asm, string cstr,
 294          list<dag> pattern>
 295   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 296   bits<4> p; // Predicate operand
 297   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 298   let Inst{31-28} = p;
 299   let Inst{20} = s;
 300
 301   let OutOperandList = oops;
 302   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 303   let AsmString = !strconcat(opc, "${s}${p}", asm);
 304   let Pattern = pattern;
 305   list<Predicate> Predicates = [IsARM];
 306 }
 307
 308 // Special cases
 309 class XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 310          IndexMode im, Format f, InstrItinClass itin,
 311          string asm, string cstr, list<dag> pattern>
 312   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 313   let OutOperandList = oops;
 314   let InOperandList = iops;
 315   let AsmString = asm;
 316   let Pattern = pattern;
 317   list<Predicate> Predicates = [IsARM];
 318 }
 319
 320 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 321          string opc, string asm, list<dag> pattern>
 322   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 323       opc, asm, "", pattern>;
 324 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 325           string opc, string asm, list<dag> pattern>
 326   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 327        opc, asm, "", pattern>;
 328 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 329           string asm, list<dag> pattern>
 330   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 331        asm, "", pattern>;
 332 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 333             string opc, string asm, list<dag> pattern>
 334   : InoP<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 335          opc, asm, "", pattern>;
 336
 337 // Ctrl flow instructions
 338 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 339           string opc, string asm, list<dag> pattern>
 340   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 341       opc, asm, "", pattern> {
 342   let Inst{27-24} = opcod;
 343 }
 344 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 345            string asm, list<dag> pattern>
 346   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 347        asm, "", pattern> {
 348   let Inst{27-24} = opcod;
 349 }
 350 class ABXIx2<dag oops, dag iops, InstrItinClass itin,
 351              string asm, list<dag> pattern>
 352   : XI<oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, Pseudo, itin,
 353        asm, "", pattern>;
 354
 355 // BR_JT instructions
 356 class JTI<dag oops, dag iops, InstrItinClass itin,
 357           string asm, list<dag> pattern>
 358   : XI<oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BrMiscFrm, itin,
 359        asm, "", pattern>;
 360
 361 // Atomic load/store instructions
 362 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 363               string opc, string asm, list<dag> pattern>
 364   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 365       opc, asm, "", pattern> {
 366   bits<4> Rt;
 367   bits<4> Rn;
 368   let Inst{27-23} = 0b00011;
 369   let Inst{22-21} = opcod;
 370   let Inst{20}    = 1;
 371   let Inst{19-16} = Rn;
 372   let Inst{15-12} = Rt;
 373   let Inst{11-0}  = 0b111110011111;
 374 }
 375 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 376               string opc, string asm, list<dag> pattern>
 377   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 378       opc, asm, "", pattern> {
 379   bits<4> Rd;
 380   bits<4> Rt;
 381   bits<4> Rn;
 382   let Inst{27-23} = 0b00011;
 383   let Inst{22-21} = opcod;
 384   let Inst{20}    = 0;
 385   let Inst{19-16} = Rn;
 386   let Inst{15-12} = Rd;
 387   let Inst{11-4}  = 0b11111001;
 388   let Inst{3-0}   = Rt;
 389 }
 390 class AIswp<bit b, dag oops, dag iops, string opc, list<dag> pattern>
 391   : AI<oops, iops, MiscFrm, NoItinerary, opc, "\t$Rt, $Rt2, [$Rn]", pattern> {
 392   bits<4> Rt;
 393   bits<4> Rt2;
 394   bits<4> Rn;
 395   let Inst{27-23} = 0b00010;
 396   let Inst{22} = b;
 397   let Inst{21-20} = 0b00;
 398   let Inst{19-16} = Rn;
 399   let Inst{15-12} = Rt;
 400   let Inst{11-4} = 0b00001001;
 401   let Inst{3-0} = Rt2;
 402 }
 403
 404 // addrmode1 instructions
 405 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 406           string opc, string asm, list<dag> pattern>
 407   : I<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 408       opc, asm, "", pattern> {
 409   let Inst{24-21} = opcod;
 410   let Inst{27-26} = 0b00;
 411 }
 412 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 413            string opc, string asm, list<dag> pattern>
 414   : sI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 415        opc, asm, "", pattern> {
 416   let Inst{24-21} = opcod;
 417   let Inst{27-26} = 0b00;
 418 }
 419 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 420            string asm, list<dag> pattern>
 421   : XI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 422        asm, "", pattern> {
 423   let Inst{24-21} = opcod;
 424   let Inst{27-26} = 0b00;
 425 }
 426 class AI1x2<dag oops, dag iops, Format f, InstrItinClass itin,
 427             string opc, string asm, list<dag> pattern>
 428   : I<oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, itin,
 429       opc, asm, "", pattern>;
 430
 431
 432 // loads
 433
 434 // LDR/LDRB/STR/STRB
 435 class AIldst1<bits<3> op, bit isLd, bit isByte, dag oops, dag iops, AddrMode am,
 436              Format f, InstrItinClass itin, string opc, string asm,
 437              list<dag> pattern>
 438   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 439       "", pattern> {
 440   let Inst{27-25} = op;
 441   let Inst{24} = 1;  // 24 == P
 442   // 23 == U
 443   let Inst{22} = isByte;
 444   let Inst{21} = 0;  // 21 == W
 445   let Inst{20} = isLd;
 446 }
 447 // Indexed load/stores
 448 class AI2ldstidx<bit isLd, bit isByte, bit isPre, dag oops, dag iops,
 449                IndexMode im, Format f, InstrItinClass itin, string opc,
 450                 string asm, string cstr, list<dag> pattern>
 451   : I<oops, iops, AddrMode2, Size4Bytes, im, f, itin,
 452       opc, asm, cstr, pattern> {
 453   bits<4> Rt;
 454   let Inst{27-26} = 0b01;
 455   let Inst{24}    = isPre; // P bit
 456   let Inst{22}    = isByte; // B bit
 457   let Inst{21}    = isPre; // W bit
 458   let Inst{20}    = isLd; // L bit
 459   let Inst{15-12} = Rt;
 460 }
 461
 462 class AXI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 463               string asm, list<dag> pattern>
 464   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 465        asm, "", pattern> {
 466   let Inst{20}    = 1; // L bit
 467   let Inst{21}    = 0; // W bit
 468   let Inst{22}    = 0; // B bit
 469   let Inst{24}    = 1; // P bit
 470   let Inst{27-26} = 0b01;
 471 }
 472 class AXI2ldb<dag oops, dag iops, Format f, InstrItinClass itin,
 473               string asm, list<dag> pattern>
 474   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 475        asm, "", pattern> {
 476   let Inst{20}    = 1; // L bit
 477   let Inst{21}    = 0; // W bit
 478   let Inst{22}    = 1; // B bit
 479   let Inst{24}    = 1; // P bit
 480   let Inst{27-26} = 0b01;
 481 }
 482
 483 // stores
 484 class AXI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
 485               string asm, list<dag> pattern>
 486   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 487        asm, "", pattern> {
 488   let Inst{20}    = 0; // L bit
 489   let Inst{21}    = 0; // W bit
 490   let Inst{22}    = 0; // B bit
 491   let Inst{24}    = 1; // P bit
 492   let Inst{27-26} = 0b01;
 493 }
 494 class AXI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
 495               string asm, list<dag> pattern>
 496   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 497        asm, "", pattern> {
 498   let Inst{20}    = 0; // L bit
 499   let Inst{21}    = 0; // W bit
 500   let Inst{22}    = 1; // B bit
 501   let Inst{24}    = 1; // P bit
 502   let Inst{27-26} = 0b01;
 503 }
 504
 505 // addrmode3 instructions
 506 class AI3<dag oops, dag iops, Format f, InstrItinClass itin,
 507           string opc, string asm, list<dag> pattern>
 508   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 509       opc, asm, "", pattern>;
 510 class AXI3<dag oops, dag iops, Format f, InstrItinClass itin,
 511            string asm, list<dag> pattern>
 512   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 513        asm, "", pattern>;
 514
 515
 516 class AI3ld<bits<4> op, dag oops, dag iops, Format f, InstrItinClass itin,
 517             string opc, string asm, list<dag> pattern>
 518   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 519       opc, asm, "", pattern> {
 520   bits<14> addr;
 521   bits<4> Rt;
 522   let Inst{27-25} = 0b000;
 523   let Inst{24}    = 1;            // P bit
 524   let Inst{23}    = addr{8};      // U bit
 525   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 526   let Inst{21}    = 0;            // W bit
 527   let Inst{20}    = 1;            // L bit
 528   let Inst{19-16} = addr{12-9};   // Rn
 529   let Inst{15-12} = Rt;           // Rt
 530   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 531   let Inst{7-4}   = op;
 532   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 533 }
 534 // loads
 535 class AI3ldd<dag oops, dag iops, Format f, InstrItinClass itin,
 536              string opc, string asm, list<dag> pattern>
 537   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 538       opc, asm, "", pattern> {
 539   let Inst{4}     = 1;
 540   let Inst{5}     = 0; // H bit
 541   let Inst{6}     = 1; // S bit
 542   let Inst{7}     = 1;
 543   let Inst{20}    = 0; // L bit
 544   let Inst{21}    = 0; // W bit
 545   let Inst{24}    = 1; // P bit
 546   let Inst{27-25} = 0b000;
 547 }
 548
 549 // stores
 550 class AI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 551              string opc, string asm, list<dag> pattern>
 552   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 553       opc, asm, "", pattern> {
 554   bits<14> addr;
 555   bits<4> Rt;
 556   let Inst{27-25} = 0b000;
 557   let Inst{24}    = 1;            // P bit
 558   let Inst{23}    = addr{8};      // U bit
 559   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 560   let Inst{21}    = 0;            // W bit
 561   let Inst{20}    = 0;            // L bit
 562   let Inst{19-16} = addr{12-9};   // Rn
 563   let Inst{15-12} = Rt;           // Rt
 564   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 565   let Inst{7-4}   = 0b1011;
 566   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 567 }
 568 class AXI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 569               string asm, list<dag> pattern>
 570   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 571        asm, "", pattern> {
 572   let Inst{4}     = 1;
 573   let Inst{5}     = 1; // H bit
 574   let Inst{6}     = 0; // S bit
 575   let Inst{7}     = 1;
 576   let Inst{20}    = 0; // L bit
 577   let Inst{21}    = 0; // W bit
 578   let Inst{24}    = 1; // P bit
 579 }
 580 class AI3std<dag oops, dag iops, Format f, InstrItinClass itin,
 581              string opc, string asm, list<dag> pattern>
 582   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 583       opc, asm, "", pattern> {
 584   let Inst{4}     = 1;
 585   let Inst{5}     = 1; // H bit
 586   let Inst{6}     = 1; // S bit
 587   let Inst{7}     = 1;
 588   let Inst{20}    = 0; // L bit
 589   let Inst{21}    = 0; // W bit
 590   let Inst{24}    = 1; // P bit
 591   let Inst{27-25} = 0b000;
 592 }
 593
 594 // Pre-indexed loads
 595 class AI3ldhpr<dag oops, dag iops, Format f, InstrItinClass itin,
 596                string opc, string asm, string cstr, list<dag> pattern>
 597   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 598       opc, asm, cstr, pattern> {
 599   let Inst{4}     = 1;
 600   let Inst{5}     = 1; // H bit
 601   let Inst{6}     = 0; // S bit
 602   let Inst{7}     = 1;
 603   let Inst{20}    = 1; // L bit
 604   let Inst{21}    = 1; // W bit
 605   let Inst{24}    = 1; // P bit
 606   let Inst{27-25} = 0b000;
 607 }
 608 class AI3ldshpr<dag oops, dag iops, Format f, InstrItinClass itin,
 609                 string opc, string asm, string cstr, list<dag> pattern>
 610   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 611       opc, asm, cstr, pattern> {
 612   bits<14> addr;
 613   bits<4> Rt;
 614   let Inst{27-25} = 0b000;
 615   let Inst{24}    = 1;            // P bit
 616   let Inst{23}    = addr{8};      // U bit
 617   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 618   let Inst{21}    = 1;            // W bit
 619   let Inst{20}    = 1;            // L bit
 620   let Inst{19-16} = addr{12-9};   // Rn
 621   let Inst{15-12} = Rt;           // Rt
 622   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 623   let Inst{7-4}   = 0b1111;
 624   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 625 }
 626 class AI3ldsbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 627                 string opc, string asm, string cstr, list<dag> pattern>
 628   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 629       opc, asm, cstr, pattern> {
 630   let Inst{4}     = 1;
 631   let Inst{5}     = 0; // H bit
 632   let Inst{6}     = 1; // S bit
 633   let Inst{7}     = 1;
 634   let Inst{20}    = 1; // L bit
 635   let Inst{21}    = 1; // W bit
 636   let Inst{24}    = 1; // P bit
 637   let Inst{27-25} = 0b000;
 638 }
 639 class AI3lddpr<dag oops, dag iops, Format f, InstrItinClass itin,
 640              string opc, string asm, string cstr, list<dag> pattern>
 641   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 642       opc, asm, cstr, pattern> {
 643   let Inst{4}     = 1;
 644   let Inst{5}     = 0; // H bit
 645   let Inst{6}     = 1; // S bit
 646   let Inst{7}     = 1;
 647   let Inst{20}    = 0; // L bit
 648   let Inst{21}    = 1; // W bit
 649   let Inst{24}    = 1; // P bit
 650   let Inst{27-25} = 0b000;
 651 }
 652
 653
 654 // Pre-indexed stores
 655 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 656                string opc, string asm, string cstr, list<dag> pattern>
 657   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 658       opc, asm, cstr, pattern> {
 659   let Inst{4}     = 1;
 660   let Inst{5}     = 1; // H bit
 661   let Inst{6}     = 0; // S bit
 662   let Inst{7}     = 1;
 663   let Inst{20}    = 0; // L bit
 664   let Inst{21}    = 1; // W bit
 665   let Inst{24}    = 1; // P bit
 666   let Inst{27-25} = 0b000;
 667 }
 668 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 669              string opc, string asm, string cstr, list<dag> pattern>
 670   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 671       opc, asm, cstr, pattern> {
 672   let Inst{4}     = 1;
 673   let Inst{5}     = 1; // H bit
 674   let Inst{6}     = 1; // S bit
 675   let Inst{7}     = 1;
 676   let Inst{20}    = 0; // L bit
 677   let Inst{21}    = 1; // W bit
 678   let Inst{24}    = 1; // P bit
 679   let Inst{27-25} = 0b000;
 680 }
 681
 682 // Post-indexed loads
 683 class AI3ldhpo<dag oops, dag iops, Format f, InstrItinClass itin,
 684                string opc, string asm, string cstr, list<dag> pattern>
 685   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 686       opc, asm, cstr,pattern> {
 687   bits<10> offset;
 688   bits<4> Rt;
 689   bits<4> Rn;
 690   let Inst{27-25} = 0b000;
 691   let Inst{24}    = 0;            // P bit
 692   let Inst{23}    = offset{8};    // U bit
 693   let Inst{22}    = offset{9};    // 1 == imm8, 0 == Rm
 694   let Inst{21}    = 0;            // W bit
 695   let Inst{20}    = 1;            // L bit
 696   let Inst{19-16} = Rn;           // Rn
 697   let Inst{15-12} = Rt;           // Rt
 698   let Inst{11-8}  = offset{7-4};  // imm7_4/zero
 699   let Inst{7-4}   = 0b1011;
 700   let Inst{3-0}   = offset{3-0};  // imm3_0/Rm
 701 }
 702 class AI3ldshpo<dag oops, dag iops, Format f, InstrItinClass itin,
 703                 string opc, string asm, string cstr, list<dag> pattern>
 704   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 705       opc, asm, cstr,pattern> {
 706   bits<10> offset;
 707   bits<4> Rt;
 708   bits<4> Rn;
 709   let Inst{27-25} = 0b000;
 710   let Inst{24}    = 0;            // P bit
 711   let Inst{23}    = offset{8};    // U bit
 712   let Inst{22}    = offset{9};    // 1 == imm8, 0 == Rm
 713   let Inst{21}    = 0;            // W bit
 714   let Inst{20}    = 1;            // L bit
 715   let Inst{19-16} = Rn;           // Rn
 716   let Inst{15-12} = Rt;           // Rt
 717   let Inst{11-8}  = offset{7-4};  // imm7_4/zero
 718   let Inst{7-4}   = 0b1111;
 719   let Inst{3-0}   = offset{3-0};  // imm3_0/Rm
 720 }
 721 class AI3ldsbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 722                 string opc, string asm, string cstr, list<dag> pattern>
 723   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 724       opc, asm, cstr,pattern> {
 725   let Inst{4}     = 1;
 726   let Inst{5}     = 0; // H bit
 727   let Inst{6}     = 1; // S bit
 728   let Inst{7}     = 1;
 729   let Inst{20}    = 1; // L bit
 730   let Inst{21}    = 0; // W bit
 731   let Inst{24}    = 0; // P bit
 732   let Inst{27-25} = 0b000;
 733 }
 734 class AI3lddpo<dag oops, dag iops, Format f, InstrItinClass itin,
 735              string opc, string asm, string cstr, list<dag> pattern>
 736   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 737       opc, asm, cstr, pattern> {
 738   let Inst{4}     = 1;
 739   let Inst{5}     = 0; // H bit
 740   let Inst{6}     = 1; // S bit
 741   let Inst{7}     = 1;
 742   let Inst{20}    = 0; // L bit
 743   let Inst{21}    = 0; // W bit
 744   let Inst{24}    = 0; // P bit
 745   let Inst{27-25} = 0b000;
 746 }
 747
 748 // Post-indexed stores
 749 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 750                string opc, string asm, string cstr, list<dag> pattern>
 751   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 752       opc, asm, cstr,pattern> {
 753   let Inst{4}     = 1;
 754   let Inst{5}     = 1; // H bit
 755   let Inst{6}     = 0; // S bit
 756   let Inst{7}     = 1;
 757   let Inst{20}    = 0; // L bit
 758   let Inst{21}    = 0; // W bit
 759   let Inst{24}    = 0; // P bit
 760   let Inst{27-25} = 0b000;
 761 }
 762 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 763              string opc, string asm, string cstr, list<dag> pattern>
 764   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 765       opc, asm, cstr, pattern> {
 766   let Inst{4}     = 1;
 767   let Inst{5}     = 1; // H bit
 768   let Inst{6}     = 1; // S bit
 769   let Inst{7}     = 1;
 770   let Inst{20}    = 0; // L bit
 771   let Inst{21}    = 0; // W bit
 772   let Inst{24}    = 0; // P bit
 773   let Inst{27-25} = 0b000;
 774 }
 775
 776 // addrmode4 instructions
 777 class AXI4<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 778            string asm, string cstr, list<dag> pattern>
 779   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin, asm, cstr, pattern> {
 780   bits<4>  p;
 781   bits<16> regs;
 782   bits<4>  Rn;
 783   let Inst{31-28} = p;
 784   let Inst{27-25} = 0b100;
 785   let Inst{22}    = 0; // S bit
 786   let Inst{19-16} = Rn;
 787   let Inst{15-0}  = regs;
 788 }
 789
 790 // Unsigned multiply, multiply-accumulate instructions.
 791 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 792              string opc, string asm, list<dag> pattern>
 793   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 794       opc, asm, "", pattern> {
 795   let Inst{7-4}   = 0b1001;
 796   let Inst{20}    = 0; // S bit
 797   let Inst{27-21} = opcod;
 798 }
 799 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 800               string opc, string asm, list<dag> pattern>
 801   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 802        opc, asm, "", pattern> {
 803   let Inst{7-4}   = 0b1001;
 804   let Inst{27-21} = opcod;
 805 }
 806
 807 // Most significant word multiply
 808 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 809              InstrItinClass itin, string opc, string asm, list<dag> pattern>
 810   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 811       opc, asm, "", pattern> {
 812   bits<4> Rd;
 813   bits<4> Rn;
 814   bits<4> Rm;
 815   let Inst{7-4}   = opc7_4;
 816   let Inst{20}    = 1;
 817   let Inst{27-21} = opcod;
 818   let Inst{19-16} = Rd;
 819   let Inst{11-8}  = Rm;
 820   let Inst{3-0}   = Rn;
 821 }
 822 // MSW multiple w/ Ra operand
 823 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 824               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 825   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
 826   bits<4> Ra;
 827   let Inst{15-12} = Ra;
 828 }
 829
 830 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
 831 class AMulxyIbase<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 832               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 833   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 834       opc, asm, "", pattern> {
 835   bits<4> Rn;
 836   bits<4> Rm;
 837   let Inst{4}     = 0;
 838   let Inst{7}     = 1;
 839   let Inst{20}    = 0;
 840   let Inst{27-21} = opcod;
 841   let Inst{6-5}   = bit6_5;
 842   let Inst{11-8}  = Rm;
 843   let Inst{3-0}   = Rn;
 844 }
 845 class AMulxyI<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 846               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 847   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 848   bits<4> Rd;
 849   let Inst{19-16} = Rd;
 850 }
 851
 852 // AMulxyI with Ra operand
 853 class AMulxyIa<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 854               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 855   : AMulxyI<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 856   bits<4> Ra;
 857   let Inst{15-12} = Ra;
 858 }
 859 // SMLAL*
 860 class AMulxyI64<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 861               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 862   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 863   bits<4> RdLo;
 864   bits<4> RdHi;
 865   let Inst{19-16} = RdHi;
 866   let Inst{15-12} = RdLo;
 867 }
 868
 869 // Extend instructions.
 870 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
 871             string opc, string asm, list<dag> pattern>
 872   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ExtFrm, itin,
 873       opc, asm, "", pattern> {
 874   // All AExtI instructions have Rd and Rm register operands.
 875   bits<4> Rd;
 876   bits<4> Rm;
 877   let Inst{15-12} = Rd;
 878   let Inst{3-0}   = Rm;
 879   let Inst{7-4}   = 0b0111;
 880   let Inst{9-8}   = 0b00;
 881   let Inst{27-20} = opcod;
 882 }
 883
 884 // Misc Arithmetic instructions.
 885 class AMiscA1I<bits<8> opcod, bits<4> opc7_4, dag oops, dag iops,
 886                InstrItinClass itin, string opc, string asm, list<dag> pattern>
 887   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 888       opc, asm, "", pattern> {
 889   bits<4> Rd;
 890   bits<4> Rm;
 891   let Inst{27-20} = opcod;
 892   let Inst{19-16} = 0b1111;
 893   let Inst{15-12} = Rd;
 894   let Inst{11-8}  = 0b1111;
 895   let Inst{7-4}   = opc7_4;
 896   let Inst{3-0}   = Rm;
 897 }
 898
 899 // PKH instructions
 900 class APKHI<bits<8> opcod, bit tb, dag oops, dag iops, InstrItinClass itin,
 901             string opc, string asm, list<dag> pattern>
 902   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 903       opc, asm, "", pattern> {
 904   bits<4> Rd;
 905   bits<4> Rn;
 906   bits<4> Rm;
 907   bits<8> sh;
 908   let Inst{27-20} = opcod;
 909   let Inst{19-16} = Rn;
 910   let Inst{15-12} = Rd;
 911   let Inst{11-7}  = sh{7-3};
 912   let Inst{6}     = tb;
 913   let Inst{5-4}   = 0b01;
 914   let Inst{3-0}   = Rm;
 915 }
 916
 917 //===----------------------------------------------------------------------===//
 918
 919 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
 920 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
 921   list<Predicate> Predicates = [IsARM];
 922 }
 923 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
 924   list<Predicate> Predicates = [IsARM, HasV5TE];
 925 }
 926 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
 927   list<Predicate> Predicates = [IsARM, HasV6];
 928 }
 929
 930 //===----------------------------------------------------------------------===//
 931 //
 932 // Thumb Instruction Format Definitions.
 933 //
 934
 935 // TI - Thumb instruction.
 936
 937 class ThumbI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 938              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 939   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 940   let OutOperandList = oops;
 941   let InOperandList = iops;
 942   let AsmString = asm;
 943   let Pattern = pattern;
 944   list<Predicate> Predicates = [IsThumb];
 945 }
 946
 947 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
 948   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
 949
 950 // Two-address instructions
 951 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
 952           list<dag> pattern>
 953   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "$lhs = $dst",
 954            pattern>;
 955
 956 // tBL, tBX 32-bit instructions
 957 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
 958            dag oops, dag iops, InstrItinClass itin, string asm,
 959            list<dag> pattern>
 960     : ThumbI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>,
 961       Encoding {
 962   let Inst{31-27} = opcod1;
 963   let Inst{15-14} = opcod2;
 964   let Inst{12}    = opcod3;
 965 }
 966
 967 // BR_JT instructions
 968 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
 969            list<dag> pattern>
 970   : ThumbI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
 971
 972 // Thumb1 only
 973 class Thumb1I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 974               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 975   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 976   let OutOperandList = oops;
 977   let InOperandList = iops;
 978   let AsmString = asm;
 979   let Pattern = pattern;
 980   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 981 }
 982
 983 class T1I<dag oops, dag iops, InstrItinClass itin,
 984           string asm, list<dag> pattern>
 985   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
 986 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
 987             string asm, list<dag> pattern>
 988   : Thumb1I<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
 989 class T1JTI<dag oops, dag iops, InstrItinClass itin,
 990             string asm, list<dag> pattern>
 991   : Thumb1I<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
 992
 993 // Two-address instructions
 994 class T1It<dag oops, dag iops, InstrItinClass itin,
 995            string asm, string cstr, list<dag> pattern>
 996   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin,
 997             asm, cstr, pattern>;
 998
 999 // Thumb1 instruction that can either be predicated or set CPSR.
1000 class Thumb1sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1001                InstrItinClass itin,
1002                string opc, string asm, string cstr, list<dag> pattern>
1003   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1004   let OutOperandList = !con(oops, (outs s_cc_out:$s));
1005   let InOperandList = !con(iops, (ins pred:$p));
1006   let AsmString = !strconcat(opc, "${s}${p}", asm);
1007   let Pattern = pattern;
1008   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1009 }
1010
1011 class T1sI<dag oops, dag iops, InstrItinClass itin,
1012            string opc, string asm, list<dag> pattern>
1013   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1014
1015 // Two-address instructions
1016 class T1sIt<dag oops, dag iops, InstrItinClass itin,
1017             string opc, string asm, list<dag> pattern>
1018   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1019              "$lhs = $dst", pattern>;
1020
1021 // Thumb1 instruction that can be predicated.
1022 class Thumb1pI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1023                InstrItinClass itin,
1024                string opc, string asm, string cstr, list<dag> pattern>
1025   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1026   let OutOperandList = oops;
1027   let InOperandList = !con(iops, (ins pred:$p));
1028   let AsmString = !strconcat(opc, "${p}", asm);
1029   let Pattern = pattern;
1030   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1031 }
1032
1033 class T1pI<dag oops, dag iops, InstrItinClass itin,
1034            string opc, string asm, list<dag> pattern>
1035   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1036
1037 // Two-address instructions
1038 class T1pIt<dag oops, dag iops, InstrItinClass itin,
1039             string opc, string asm, list<dag> pattern>
1040   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1041              "$lhs = $dst", pattern>;
1042
1043 class T1pI1<dag oops, dag iops, InstrItinClass itin,
1044             string opc, string asm, list<dag> pattern>
1045   : Thumb1pI<oops, iops, AddrModeT1_1, Size2Bytes, itin, opc, asm, "", pattern>;
1046 class T1pI2<dag oops, dag iops, InstrItinClass itin,
1047             string opc, string asm, list<dag> pattern>
1048   : Thumb1pI<oops, iops, AddrModeT1_2, Size2Bytes, itin, opc, asm, "", pattern>;
1049 class T1pI4<dag oops, dag iops, InstrItinClass itin,
1050             string opc, string asm, list<dag> pattern>
1051   : Thumb1pI<oops, iops, AddrModeT1_4, Size2Bytes, itin, opc, asm, "", pattern>;
1052 class T1pIs<dag oops, dag iops,
1053             InstrItinClass itin, string opc, string asm, list<dag> pattern>
1054   : Thumb1pI<oops, iops, AddrModeT1_s, Size2Bytes, itin, opc, asm, "", pattern>;
1055
1056 class Encoding16 : Encoding {
1057   let Inst{31-16} = 0x0000;
1058 }
1059
1060 // A6.2 16-bit Thumb instruction encoding
1061 class T1Encoding<bits<6> opcode> : Encoding16 {
1062   let Inst{15-10} = opcode;
1063 }
1064
1065 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
1066 class T1General<bits<5> opcode> : Encoding16 {
1067   let Inst{15-14} = 0b00;
1068   let Inst{13-9} = opcode;
1069 }
1070
1071 // A6.2.2 Data-processing encoding.
1072 class T1DataProcessing<bits<4> opcode> : Encoding16 {
1073   let Inst{15-10} = 0b010000;
1074   let Inst{9-6} = opcode;
1075 }
1076
1077 // A6.2.3 Special data instructions and branch and exchange encoding.
1078 class T1Special<bits<4> opcode> : Encoding16 {
1079   let Inst{15-10} = 0b010001;
1080   let Inst{9-6}   = opcode;
1081 }
1082
1083 // A6.2.4 Load/store single data item encoding.
1084 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
1085   let Inst{15-12} = opA;
1086   let Inst{11-9}  = opB;
1087 }
1088 class T1LdSt<bits<3> opB>     : T1LoadStore<0b0101, opB>;
1089 class T1LdSt4Imm<bits<3> opB> : T1LoadStore<0b0110, opB>; // Immediate, 4 bytes
1090 class T1LdSt1Imm<bits<3> opB> : T1LoadStore<0b0111, opB>; // Immediate, 1 byte
1091 class T1LdSt2Imm<bits<3> opB> : T1LoadStore<0b1000, opB>; // Immediate, 2 bytes
1092 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
1093
1094 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1095 class T1Misc<bits<7> opcode> : Encoding16 {
1096   let Inst{15-12} = 0b1011;
1097   let Inst{11-5} = opcode;
1098 }
1099
1100 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1101 class Thumb2I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1102               InstrItinClass itin,
1103               string opc, string asm, string cstr, list<dag> pattern>
1104   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1105   let OutOperandList = oops;
1106   let InOperandList = !con(iops, (ins pred:$p));
1107   let AsmString = !strconcat(opc, "${p}", asm);
1108   let Pattern = pattern;
1109   list<Predicate> Predicates = [IsThumb2];
1110 }
1111
1112 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
1113 // input operand since by default it's a zero register. It will become an
1114 // implicit def once it's "flipped".
1115 //
1116 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1117 // more consistent.
1118 class Thumb2sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1119                InstrItinClass itin,
1120                string opc, string asm, string cstr, list<dag> pattern>
1121   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1122   let OutOperandList = oops;
1123   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1124   let AsmString = !strconcat(opc, "${s}${p}", asm);
1125   let Pattern = pattern;
1126   list<Predicate> Predicates = [IsThumb2];
1127 }
1128
1129 // Special cases
1130 class Thumb2XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1131                InstrItinClass itin,
1132                string asm, string cstr, list<dag> pattern>
1133   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1134   let OutOperandList = oops;
1135   let InOperandList = iops;
1136   let AsmString = asm;
1137   let Pattern = pattern;
1138   list<Predicate> Predicates = [IsThumb2];
1139 }
1140
1141 class ThumbXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1142               InstrItinClass itin,
1143               string asm, string cstr, list<dag> pattern>
1144   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1145   let OutOperandList = oops;
1146   let InOperandList = iops;
1147   let AsmString = asm;
1148   let Pattern = pattern;
1149   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1150 }
1151
1152 class T2I<dag oops, dag iops, InstrItinClass itin,
1153           string opc, string asm, list<dag> pattern>
1154   : Thumb2I<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1155 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1156              string opc, string asm, list<dag> pattern>
1157   : Thumb2I<oops, iops, AddrModeT2_i12, Size4Bytes, itin, opc, asm, "",pattern>;
1158 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1159             string opc, string asm, list<dag> pattern>
1160   : Thumb2I<oops, iops, AddrModeT2_i8, Size4Bytes, itin, opc, asm, "", pattern>;
1161 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1162             string opc, string asm, list<dag> pattern>
1163   : Thumb2I<oops, iops, AddrModeT2_so, Size4Bytes, itin, opc, asm, "", pattern>;
1164 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1165             string opc, string asm, list<dag> pattern>
1166   : Thumb2I<oops, iops, AddrModeT2_pc, Size4Bytes, itin, opc, asm, "", pattern>;
1167 class T2Ii8s4<bit P, bit W, bit load, dag oops, dag iops, InstrItinClass itin,
1168               string opc, string asm, list<dag> pattern>
1169   : Thumb2I<oops, iops, AddrModeT2_i8s4, Size4Bytes, itin, opc, asm, "",
1170             pattern> {
1171   let Inst{31-27} = 0b11101;
1172   let Inst{26-25} = 0b00;
1173   let Inst{24}    = P;
1174   let Inst{23}    = ?; // The U bit.
1175   let Inst{22}    = 1;
1176   let Inst{21}    = W;
1177   let Inst{20}    = load;
1178 }
1179
1180 class T2sI<dag oops, dag iops, InstrItinClass itin,
1181            string opc, string asm, list<dag> pattern>
1182   : Thumb2sI<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1183
1184 class T2XI<dag oops, dag iops, InstrItinClass itin,
1185            string asm, list<dag> pattern>
1186   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1187 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1188             string asm, list<dag> pattern>
1189   : Thumb2XI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1190
1191 class T2Ix2<dag oops, dag iops, InstrItinClass itin,
1192             string opc, string asm, list<dag> pattern>
1193   : Thumb2I<oops, iops, AddrModeNone, Size8Bytes, itin, opc, asm, "", pattern>;
1194
1195 // Two-address instructions
1196 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1197             string asm, string cstr, list<dag> pattern>
1198   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, cstr, pattern>;
1199
1200 // T2Iidxldst - Thumb2 indexed load / store instructions.
1201 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1202                  dag oops, dag iops,
1203                  AddrMode am, IndexMode im, InstrItinClass itin,
1204                  string opc, string asm, string cstr, list<dag> pattern>
1205   : InstARM<am, Size4Bytes, im, ThumbFrm, GenericDomain, cstr, itin> {
1206   let OutOperandList = oops;
1207   let InOperandList = !con(iops, (ins pred:$p));
1208   let AsmString = !strconcat(opc, "${p}", asm);
1209   let Pattern = pattern;
1210   list<Predicate> Predicates = [IsThumb2];
1211   let Inst{31-27} = 0b11111;
1212   let Inst{26-25} = 0b00;
1213   let Inst{24}    = signed;
1214   let Inst{23}    = 0;
1215   let Inst{22-21} = opcod;
1216   let Inst{20}    = load;
1217   let Inst{11}    = 1;
1218   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1219   let Inst{10}    = pre; // The P bit.
1220   let Inst{8}     = 1; // The W bit.
1221 }
1222
1223 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1224 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1225   list<Predicate> Predicates = [IsThumb, IsThumb1Only, HasV5T];
1226 }
1227
1228 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1229 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1230   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1231 }
1232
1233 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1234 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1235   list<Predicate> Predicates = [IsThumb2];
1236 }
1237
1238 //===----------------------------------------------------------------------===//
1239
1240 //===----------------------------------------------------------------------===//
1241 // ARM VFP Instruction templates.
1242 //
1243
1244 // Almost all VFP instructions are predicable.
1245 class VFPI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1246            IndexMode im, Format f, InstrItinClass itin,
1247            string opc, string asm, string cstr, list<dag> pattern>
1248   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1249   bits<4> p;
1250   let Inst{31-28} = p;
1251   let OutOperandList = oops;
1252   let InOperandList = !con(iops, (ins pred:$p));
1253   let AsmString = !strconcat(opc, "${p}", asm);
1254   let Pattern = pattern;
1255   list<Predicate> Predicates = [HasVFP2];
1256 }
1257
1258 // Special cases
1259 class VFPXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1260             IndexMode im, Format f, InstrItinClass itin,
1261             string asm, string cstr, list<dag> pattern>
1262   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1263   bits<4> p;
1264   let Inst{31-28} = p;
1265   let OutOperandList = oops;
1266   let InOperandList = iops;
1267   let AsmString = asm;
1268   let Pattern = pattern;
1269   list<Predicate> Predicates = [HasVFP2];
1270 }
1271
1272 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1273             string opc, string asm, list<dag> pattern>
1274   : VFPI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
1275          opc, asm, "", pattern>;
1276
1277 // ARM VFP addrmode5 loads and stores
1278 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1279            InstrItinClass itin,
1280            string opc, string asm, list<dag> pattern>
1281   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1282          VFPLdStFrm, itin, opc, asm, "", pattern> {
1283   // Instruction operands.
1284   bits<5>  Dd;
1285   bits<13> addr;
1286
1287   // Encode instruction operands.
1288   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1289   let Inst{22}    = Dd{4};
1290   let Inst{19-16} = addr{12-9};   // Rn
1291   let Inst{15-12} = Dd{3-0};
1292   let Inst{7-0}   = addr{7-0};    // imm8
1293
1294   // TODO: Mark the instructions with the appropriate subtarget info.
1295   let Inst{27-24} = opcod1;
1296   let Inst{21-20} = opcod2;
1297   let Inst{11-9}  = 0b101;
1298   let Inst{8}     = 1;          // Double precision
1299
1300   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1301   let D = VFPNeonDomain;
1302 }
1303
1304 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1305            InstrItinClass itin,
1306            string opc, string asm, list<dag> pattern>
1307   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1308          VFPLdStFrm, itin, opc, asm, "", pattern> {
1309   // Instruction operands.
1310   bits<5>  Sd;
1311   bits<13> addr;
1312
1313   // Encode instruction operands.
1314   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1315   let Inst{22}    = Sd{0};
1316   let Inst{19-16} = addr{12-9};   // Rn
1317   let Inst{15-12} = Sd{4-1};
1318   let Inst{7-0}   = addr{7-0};    // imm8
1319
1320   // TODO: Mark the instructions with the appropriate subtarget info.
1321   let Inst{27-24} = opcod1;
1322   let Inst{21-20} = opcod2;
1323   let Inst{11-9}  = 0b101;
1324   let Inst{8}     = 0;          // Single precision
1325 }
1326
1327 // VFP Load / store multiple pseudo instructions.
1328 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1329                      list<dag> pattern>
1330   : InstARM<AddrMode4, Size4Bytes, IndexModeNone, Pseudo, VFPNeonDomain,
1331             cstr, itin> {
1332   let OutOperandList = oops;
1333   let InOperandList = !con(iops, (ins pred:$p));
1334   let Pattern = pattern;
1335   list<Predicate> Predicates = [HasVFP2];
1336 }
1337
1338 // Load / store multiple
1339 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1340             string asm, string cstr, list<dag> pattern>
1341   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1342           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1343   // Instruction operands.
1344   bits<4>  Rn;
1345   bits<13> regs;
1346
1347   // Encode instruction operands.
1348   let Inst{19-16} = Rn;
1349   let Inst{22}    = regs{12};
1350   let Inst{15-12} = regs{11-8};
1351   let Inst{7-0}   = regs{7-0};
1352
1353   // TODO: Mark the instructions with the appropriate subtarget info.
1354   let Inst{27-25} = 0b110;
1355   let Inst{11-9}  = 0b101;
1356   let Inst{8}     = 1;          // Double precision
1357
1358   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1359   let D = VFPNeonDomain;
1360 }
1361
1362 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1363             string asm, string cstr, list<dag> pattern>
1364   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1365           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1366   // Instruction operands.
1367   bits<4> Rn;
1368   bits<13> regs;
1369
1370   // Encode instruction operands.
1371   let Inst{19-16} = Rn;
1372   let Inst{22}    = regs{8};
1373   let Inst{15-12} = regs{12-9};
1374   let Inst{7-0}   = regs{7-0};
1375
1376   // TODO: Mark the instructions with the appropriate subtarget info.
1377   let Inst{27-25} = 0b110;
1378   let Inst{11-9}  = 0b101;
1379   let Inst{8}     = 0;          // Single precision
1380 }
1381
1382 // Double precision, unary
1383 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1384            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1385            string asm, list<dag> pattern>
1386   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1387   // Instruction operands.
1388   bits<5> Dd;
1389   bits<5> Dm;
1390
1391   // Encode instruction operands.
1392   let Inst{3-0}   = Dm{3-0};
1393   let Inst{5}     = Dm{4};
1394   let Inst{15-12} = Dd{3-0};
1395   let Inst{22}    = Dd{4};
1396
1397   let Inst{27-23} = opcod1;
1398   let Inst{21-20} = opcod2;
1399   let Inst{19-16} = opcod3;
1400   let Inst{11-9}  = 0b101;
1401   let Inst{8}     = 1;          // Double precision
1402   let Inst{7-6}   = opcod4;
1403   let Inst{4}     = opcod5;
1404 }
1405
1406 // Double precision, binary
1407 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1408            dag iops, InstrItinClass itin, string opc, string asm,
1409            list<dag> pattern>
1410   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1411   // Instruction operands.
1412   bits<5> Dd;
1413   bits<5> Dn;
1414   bits<5> Dm;
1415
1416   // Encode instruction operands.
1417   let Inst{3-0}   = Dm{3-0};
1418   let Inst{5}     = Dm{4};
1419   let Inst{19-16} = Dn{3-0};
1420   let Inst{7}     = Dn{4};
1421   let Inst{15-12} = Dd{3-0};
1422   let Inst{22}    = Dd{4};
1423
1424   let Inst{27-23} = opcod1;
1425   let Inst{21-20} = opcod2;
1426   let Inst{11-9}  = 0b101;
1427   let Inst{8}     = 1;          // Double precision
1428   let Inst{6}     = op6;
1429   let Inst{4}     = op4;
1430 }
1431
1432 // Single precision, unary
1433 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1434            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1435            string asm, list<dag> pattern>
1436   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1437   // Instruction operands.
1438   bits<5> Sd;
1439   bits<5> Sm;
1440
1441   // Encode instruction operands.
1442   let Inst{3-0}   = Sm{4-1};
1443   let Inst{5}     = Sm{0};
1444   let Inst{15-12} = Sd{4-1};
1445   let Inst{22}    = Sd{0};
1446
1447   let Inst{27-23} = opcod1;
1448   let Inst{21-20} = opcod2;
1449   let Inst{19-16} = opcod3;
1450   let Inst{11-9}  = 0b101;
1451   let Inst{8}     = 0;          // Single precision
1452   let Inst{7-6}   = opcod4;
1453   let Inst{4}     = opcod5;
1454 }
1455
1456 // Single precision unary, if no NEON
1457 // Same as ASuI except not available if NEON is enabled
1458 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1459             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1460             string asm, list<dag> pattern>
1461   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1462          pattern> {
1463   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1464 }
1465
1466 // Single precision, binary
1467 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1468            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1469   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1470   // Instruction operands.
1471   bits<5> Sd;
1472   bits<5> Sn;
1473   bits<5> Sm;
1474
1475   // Encode instruction operands.
1476   let Inst{3-0}   = Sm{4-1};
1477   let Inst{5}     = Sm{0};
1478   let Inst{19-16} = Sn{4-1};
1479   let Inst{7}     = Sn{0};
1480   let Inst{15-12} = Sd{4-1};
1481   let Inst{22}    = Sd{0};
1482
1483   let Inst{27-23} = opcod1;
1484   let Inst{21-20} = opcod2;
1485   let Inst{11-9}  = 0b101;
1486   let Inst{8}     = 0;          // Single precision
1487   let Inst{6}     = op6;
1488   let Inst{4}     = op4;
1489 }
1490
1491 // Single precision binary, if no NEON
1492 // Same as ASbI except not available if NEON is enabled
1493 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1494             dag iops, InstrItinClass itin, string opc, string asm,
1495             list<dag> pattern>
1496   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1497   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1498
1499   // Instruction operands.
1500   bits<5> Sd;
1501   bits<5> Sn;
1502   bits<5> Sm;
1503
1504   // Encode instruction operands.
1505   let Inst{3-0}   = Sm{4-1};
1506   let Inst{5}     = Sm{0};
1507   let Inst{19-16} = Sn{4-1};
1508   let Inst{7}     = Sn{0};
1509   let Inst{15-12} = Sd{4-1};
1510   let Inst{22}    = Sd{0};
1511 }
1512
1513 // VFP conversion instructions
1514 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1515                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1516                list<dag> pattern>
1517   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1518   let Inst{27-23} = opcod1;
1519   let Inst{21-20} = opcod2;
1520   let Inst{19-16} = opcod3;
1521   let Inst{11-8}  = opcod4;
1522   let Inst{6}     = 1;
1523   let Inst{4}     = 0;
1524 }
1525
1526 // VFP conversion between floating-point and fixed-point
1527 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1528                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1529                 list<dag> pattern>
1530   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1531   // size (fixed-point number): sx == 0 ? 16 : 32
1532   let Inst{7} = op5; // sx
1533 }
1534
1535 // VFP conversion instructions, if no NEON
1536 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1537                 dag oops, dag iops, InstrItinClass itin,
1538                 string opc, string asm, list<dag> pattern>
1539   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1540              pattern> {
1541   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1542 }
1543
1544 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1545                InstrItinClass itin,
1546                string opc, string asm, list<dag> pattern>
1547   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1548   let Inst{27-20} = opcod1;
1549   let Inst{11-8}  = opcod2;
1550   let Inst{4}     = 1;
1551 }
1552
1553 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1554                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1555   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1556
1557 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1558                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1559   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1560
1561 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1562                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1563   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1564
1565 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1566                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1567   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1568
1569 //===----------------------------------------------------------------------===//
1570
1571 //===----------------------------------------------------------------------===//
1572 // ARM NEON Instruction templates.
1573 //
1574
1575 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1576             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1577             list<dag> pattern>
1578   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1579   let OutOperandList = oops;
1580   let InOperandList = !con(iops, (ins pred:$p));
1581   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1582   let Pattern = pattern;
1583   list<Predicate> Predicates = [HasNEON];
1584 }
1585
1586 // Same as NeonI except it does not have a "data type" specifier.
1587 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1588              InstrItinClass itin, string opc, string asm, string cstr,
1589              list<dag> pattern>
1590   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1591   let OutOperandList = oops;
1592   let InOperandList = !con(iops, (ins pred:$p));
1593   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1594   let Pattern = pattern;
1595   list<Predicate> Predicates = [HasNEON];
1596 }
1597
1598 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1599             dag oops, dag iops, InstrItinClass itin,
1600             string opc, string dt, string asm, string cstr, list<dag> pattern>
1601   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1602           cstr, pattern> {
1603   let Inst{31-24} = 0b11110100;
1604   let Inst{23}    = op23;
1605   let Inst{21-20} = op21_20;
1606   let Inst{11-8}  = op11_8;
1607   let Inst{7-4}   = op7_4;
1608
1609   let PostEncoderMethod = "NEONThumb2LoadStorePostEncoder";
1610
1611   bits<5> Vd;
1612   bits<6> Rn;
1613   bits<4> Rm;
1614
1615   let Inst{22}    = Vd{4};
1616   let Inst{15-12} = Vd{3-0};
1617   let Inst{19-16} = Rn{3-0};
1618   let Inst{3-0}   = Rm{3-0};
1619 }
1620
1621 class NLdStLn<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1622             dag oops, dag iops, InstrItinClass itin,
1623             string opc, string dt, string asm, string cstr, list<dag> pattern>
1624   : NLdSt<op23, op21_20, op11_8, op7_4, oops, iops, itin, opc,
1625           dt, asm, cstr, pattern> {
1626   bits<3> lane;
1627 }
1628
1629 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1630   : InstARM<AddrMode6, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1631             itin> {
1632   let OutOperandList = oops;
1633   let InOperandList = !con(iops, (ins pred:$p));
1634   list<Predicate> Predicates = [HasNEON];
1635 }
1636
1637 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1638                   list<dag> pattern>
1639   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1640             itin> {
1641   let OutOperandList = oops;
1642   let InOperandList = !con(iops, (ins pred:$p));
1643   let Pattern = pattern;
1644   list<Predicate> Predicates = [HasNEON];
1645 }
1646
1647 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1648              string opc, string dt, string asm, string cstr, list<dag> pattern>
1649   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1650           pattern> {
1651   let Inst{31-25} = 0b1111001;
1652   let PostEncoderMethod = "NEONThumb2DataIPostEncoder";
1653 }
1654
1655 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1656               string opc, string asm, string cstr, list<dag> pattern>
1657   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1658            cstr, pattern> {
1659   let Inst{31-25} = 0b1111001;
1660 }
1661
1662 // NEON "one register and a modified immediate" format.
1663 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1664                bit op5, bit op4,
1665                dag oops, dag iops, InstrItinClass itin,
1666                string opc, string dt, string asm, string cstr,
1667                list<dag> pattern>
1668   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1669   let Inst{23}    = op23;
1670   let Inst{21-19} = op21_19;
1671   let Inst{11-8}  = op11_8;
1672   let Inst{7}     = op7;
1673   let Inst{6}     = op6;
1674   let Inst{5}     = op5;
1675   let Inst{4}     = op4;
1676
1677   // Instruction operands.
1678   bits<5> Vd;
1679   bits<13> SIMM;
1680
1681   let Inst{15-12} = Vd{3-0};
1682   let Inst{22}    = Vd{4};
1683   let Inst{24}    = SIMM{7};
1684   let Inst{18-16} = SIMM{6-4};
1685   let Inst{3-0}   = SIMM{3-0};
1686 }
1687
1688 // NEON 2 vector register format.
1689 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1690           bits<5> op11_7, bit op6, bit op4,
1691           dag oops, dag iops, InstrItinClass itin,
1692           string opc, string dt, string asm, string cstr, list<dag> pattern>
1693   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1694   let Inst{24-23} = op24_23;
1695   let Inst{21-20} = op21_20;
1696   let Inst{19-18} = op19_18;
1697   let Inst{17-16} = op17_16;
1698   let Inst{11-7}  = op11_7;
1699   let Inst{6}     = op6;
1700   let Inst{4}     = op4;
1701
1702   // Instruction operands.
1703   bits<5> Vd;
1704   bits<5> Vm;
1705
1706   let Inst{15-12} = Vd{3-0};
1707   let Inst{22}    = Vd{4};
1708   let Inst{3-0}   = Vm{3-0};
1709   let Inst{5}     = Vm{4};
1710 }
1711
1712 // Same as N2V except it doesn't have a datatype suffix.
1713 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1714            bits<5> op11_7, bit op6, bit op4,
1715            dag oops, dag iops, InstrItinClass itin,
1716            string opc, string asm, string cstr, list<dag> pattern>
1717   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1718   let Inst{24-23} = op24_23;
1719   let Inst{21-20} = op21_20;
1720   let Inst{19-18} = op19_18;
1721   let Inst{17-16} = op17_16;
1722   let Inst{11-7}  = op11_7;
1723   let Inst{6}     = op6;
1724   let Inst{4}     = op4;
1725
1726   // Instruction operands.
1727   bits<5> Vd;
1728   bits<5> Vm;
1729
1730   let Inst{15-12} = Vd{3-0};
1731   let Inst{22}    = Vd{4};
1732   let Inst{3-0}   = Vm{3-0};
1733   let Inst{5}     = Vm{4};
1734 }
1735
1736 // NEON 2 vector register with immediate.
1737 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1738              dag oops, dag iops, Format f, InstrItinClass itin,
1739              string opc, string dt, string asm, string cstr, list<dag> pattern>
1740   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1741   let Inst{24}   = op24;
1742   let Inst{23}   = op23;
1743   let Inst{11-8} = op11_8;
1744   let Inst{7}    = op7;
1745   let Inst{6}    = op6;
1746   let Inst{4}    = op4;
1747
1748   // Instruction operands.
1749   bits<5> Vd;
1750   bits<5> Vm;
1751   bits<6> SIMM;
1752
1753   let Inst{15-12} = Vd{3-0};
1754   let Inst{22}    = Vd{4};
1755   let Inst{3-0}   = Vm{3-0};
1756   let Inst{5}     = Vm{4};
1757   let Inst{21-16} = SIMM{5-0};
1758 }
1759
1760 // NEON 3 vector register format.
1761 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1762           dag oops, dag iops, Format f, InstrItinClass itin,
1763           string opc, string dt, string asm, string cstr, list<dag> pattern>
1764   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1765   let Inst{24}    = op24;
1766   let Inst{23}    = op23;
1767   let Inst{21-20} = op21_20;
1768   let Inst{11-8}  = op11_8;
1769   let Inst{6}     = op6;
1770   let Inst{4}     = op4;
1771
1772   // Instruction operands.
1773   bits<5> Vd;
1774   bits<5> Vn;
1775   bits<5> Vm;
1776
1777   let Inst{15-12} = Vd{3-0};
1778   let Inst{22}    = Vd{4};
1779   let Inst{19-16} = Vn{3-0};
1780   let Inst{7}     = Vn{4};
1781   let Inst{3-0}   = Vm{3-0};
1782   let Inst{5}     = Vm{4};
1783 }
1784
1785 // Same as N3V except it doesn't have a data type suffix.
1786 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1787            bit op4,
1788            dag oops, dag iops, Format f, InstrItinClass itin,
1789            string opc, string asm, string cstr, list<dag> pattern>
1790   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1791   let Inst{24}    = op24;
1792   let Inst{23}    = op23;
1793   let Inst{21-20} = op21_20;
1794   let Inst{11-8}  = op11_8;
1795   let Inst{6}     = op6;
1796   let Inst{4}     = op4;
1797
1798   // Instruction operands.
1799   bits<5> Vd;
1800   bits<5> Vn;
1801   bits<5> Vm;
1802
1803   let Inst{15-12} = Vd{3-0};
1804   let Inst{22}    = Vd{4};
1805   let Inst{19-16} = Vn{3-0};
1806   let Inst{7}     = Vn{4};
1807   let Inst{3-0}   = Vm{3-0};
1808   let Inst{5}     = Vm{4};
1809 }
1810
1811 // NEON VMOVs between scalar and core registers.
1812 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1813                dag oops, dag iops, Format f, InstrItinClass itin,
1814                string opc, string dt, string asm, list<dag> pattern>
1815   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, f, NeonDomain,
1816             "", itin> {
1817   let Inst{27-20} = opcod1;
1818   let Inst{11-8}  = opcod2;
1819   let Inst{6-5}   = opcod3;
1820   let Inst{4}     = 1;
1821
1822   let OutOperandList = oops;
1823   let InOperandList = !con(iops, (ins pred:$p));
1824   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1825   let Pattern = pattern;
1826   list<Predicate> Predicates = [HasNEON];
1827
1828   let PostEncoderMethod = "NEONThumb2DupPostEncoder";
1829
1830   bits<5> V;
1831   bits<4> R;
1832   bits<4> p;
1833   bits<4> lane;
1834
1835   let Inst{31-28} = p{3-0};
1836   let Inst{7}     = V{4};
1837   let Inst{19-16} = V{3-0};
1838   let Inst{15-12} = R{3-0};
1839 }
1840 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1841                 dag oops, dag iops, InstrItinClass itin,
1842                 string opc, string dt, string asm, list<dag> pattern>
1843   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
1844              opc, dt, asm, pattern>;
1845 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1846                 dag oops, dag iops, InstrItinClass itin,
1847                 string opc, string dt, string asm, list<dag> pattern>
1848   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
1849              opc, dt, asm, pattern>;
1850 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1851             dag oops, dag iops, InstrItinClass itin,
1852             string opc, string dt, string asm, list<dag> pattern>
1853   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
1854              opc, dt, asm, pattern>;
1855
1856 // Vector Duplicate Lane (from scalar to all elements)
1857 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
1858                 InstrItinClass itin, string opc, string dt, string asm,
1859                 list<dag> pattern>
1860   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
1861   let Inst{24-23} = 0b11;
1862   let Inst{21-20} = 0b11;
1863   let Inst{19-16} = op19_16;
1864   let Inst{11-7}  = 0b11000;
1865   let Inst{6}     = op6;
1866   let Inst{4}     = 0;
1867
1868   bits<5> Vd;
1869   bits<5> Vm;
1870   bits<4> lane;
1871
1872   let Inst{22}     = Vd{4};
1873   let Inst{15-12} = Vd{3-0};
1874   let Inst{5}     = Vm{4};
1875   let Inst{3-0} = Vm{3-0};
1876 }
1877
1878 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
1879 // for single-precision FP.
1880 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
1881   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
1882 }