lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // the instruction has a Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // Addressing mode.
  88 class AddrMode<bits<5> val> {
  89   bits<5> Value = val;
  90 }
  91 def AddrModeNone    : AddrMode<0>;
  92 def AddrMode1       : AddrMode<1>;
  93 def AddrMode2       : AddrMode<2>;
  94 def AddrMode3       : AddrMode<3>;
  95 def AddrMode4       : AddrMode<4>;
  96 def AddrMode5       : AddrMode<5>;
  97 def AddrMode6       : AddrMode<6>;
  98 def AddrModeT1_1    : AddrMode<7>;
  99 def AddrModeT1_2    : AddrMode<8>;
 100 def AddrModeT1_4    : AddrMode<9>;
 101 def AddrModeT1_s    : AddrMode<10>;
 102 def AddrModeT2_i12  : AddrMode<11>;
 103 def AddrModeT2_i8   : AddrMode<12>;
 104 def AddrModeT2_so   : AddrMode<13>;
 105 def AddrModeT2_pc   : AddrMode<14>;
 106 def AddrModeT2_i8s4 : AddrMode<15>;
 107 def AddrMode_i12    : AddrMode<16>;
 108
 109 // Instruction size.
 110 class SizeFlagVal<bits<3> val> {
 111   bits<3> Value = val;
 112 }
 113 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 114 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 115 def Size8Bytes   : SizeFlagVal<2>;
 116 def Size4Bytes   : SizeFlagVal<3>;
 117 def Size2Bytes   : SizeFlagVal<4>;
 118
 119 // Load / store index mode.
 120 class IndexMode<bits<2> val> {
 121   bits<2> Value = val;
 122 }
 123 def IndexModeNone : IndexMode<0>;
 124 def IndexModePre  : IndexMode<1>;
 125 def IndexModePost : IndexMode<2>;
 126 def IndexModeUpd  : IndexMode<3>;
 127
 128 // Instruction execution domain.
 129 class Domain<bits<2> val> {
 130   bits<2> Value = val;
 131 }
 132 def GenericDomain : Domain<0>;
 133 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 134 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 135 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 136
 137 //===----------------------------------------------------------------------===//
 138
 139 // ARM special operands.
 140 //
 141
 142 def CondCodeOperand : AsmOperandClass {
 143   let Name = "CondCode";
 144   let SuperClasses = [];
 145 }
 146
 147 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 148 // register whose default is 0 (no register).
 149 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 150                                      (ops (i32 14), (i32 zero_reg))> {
 151   let PrintMethod = "printPredicateOperand";
 152   let ParserMatchClass = CondCodeOperand;
 153 }
 154
 155 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 156 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 157   let EncoderMethod = "getCCOutOpValue";
 158   let PrintMethod = "printSBitModifierOperand";
 159 }
 160
 161 // Same as cc_out except it defaults to setting CPSR.
 162 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 163   let EncoderMethod = "getCCOutOpValue";
 164   let PrintMethod = "printSBitModifierOperand";
 165 }
 166
 167 // ARM special operands for disassembly only.
 168 //
 169 def setend_op : Operand<i32> {
 170   let PrintMethod = "printSetendOperand";
 171 }
 172
 173 def cps_opt : Operand<i32> {
 174   let PrintMethod = "printCPSOptionOperand";
 175 }
 176
 177 def msr_mask : Operand<i32> {
 178   let PrintMethod = "printMSRMaskOperand";
 179 }
 180
 181 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 182 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 183 def neg_zero : Operand<i32> {
 184   let PrintMethod = "printNegZeroOperand";
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188
 189 // ARM Instruction templates.
 190 //
 191
 192 class InstTemplate<AddrMode am, SizeFlagVal sz, IndexMode im,
 193                    Format f, Domain d, string cstr, InstrItinClass itin>
 194   : Instruction {
 195   let Namespace = "ARM";
 196
 197   AddrMode AM = am;
 198   SizeFlagVal SZ = sz;
 199   IndexMode IM = im;
 200   bits<2> IndexModeBits = IM.Value;
 201   Format F = f;
 202   bits<6> Form = F.Value;
 203   Domain D = d;
 204   bit isUnaryDataProc = 0;
 205   bit canXformTo16Bit = 0;
 206
 207   // If this is a pseudo instruction, mark it isCodeGenOnly.
 208   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 209
 210   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 211   let TSFlags{4-0}   = AM.Value;
 212   let TSFlags{7-5}   = SZ.Value;
 213   let TSFlags{9-8}   = IndexModeBits;
 214   let TSFlags{15-10} = Form;
 215   let TSFlags{16}    = isUnaryDataProc;
 216   let TSFlags{17}    = canXformTo16Bit;
 217   let TSFlags{19-18} = D.Value;
 218
 219   let Constraints = cstr;
 220   let Itinerary = itin;
 221 }
 222
 223 class Encoding {
 224   field bits<32> Inst;
 225 }
 226
 227 class InstARM<AddrMode am, SizeFlagVal sz, IndexMode im,
 228               Format f, Domain d, string cstr, InstrItinClass itin>
 229   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding;
 230
 231 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 232 // on by adding flavors to specific instructions.
 233 class InstThumb<AddrMode am, SizeFlagVal sz, IndexMode im,
 234                 Format f, Domain d, string cstr, InstrItinClass itin>
 235   : InstTemplate<am, sz, im, f, d, cstr, itin>;
 236
 237 class PseudoInst<dag oops, dag iops, InstrItinClass itin,
 238                  string asm, list<dag> pattern>
 239   : InstARM<AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, GenericDomain,
 240             "", itin> {
 241   let OutOperandList = oops;
 242   let InOperandList = iops;
 243   let AsmString = asm;
 244   let Pattern = pattern;
 245 }
 246
 247 // Almost all ARM instructions are predicable.
 248 class I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 249         IndexMode im, Format f, InstrItinClass itin,
 250         string opc, string asm, string cstr,
 251         list<dag> pattern>
 252   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 253   bits<4> p;
 254   let Inst{31-28} = p;
 255   let OutOperandList = oops;
 256   let InOperandList = !con(iops, (ins pred:$p));
 257   let AsmString = !strconcat(opc, "${p}", asm);
 258   let Pattern = pattern;
 259   list<Predicate> Predicates = [IsARM];
 260 }
 261
 262 // A few are not predicable
 263 class InoP<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 264            IndexMode im, Format f, InstrItinClass itin,
 265            string opc, string asm, string cstr,
 266            list<dag> pattern>
 267   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 268   let OutOperandList = oops;
 269   let InOperandList = iops;
 270   let AsmString = !strconcat(opc, asm);
 271   let Pattern = pattern;
 272   let isPredicable = 0;
 273   list<Predicate> Predicates = [IsARM];
 274 }
 275
 276 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 277 // operand since by default it's a zero register. It will become an implicit def
 278 // once it's "flipped".
 279 class sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 280          IndexMode im, Format f, InstrItinClass itin,
 281          string opc, string asm, string cstr,
 282          list<dag> pattern>
 283   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 284   bits<4> p; // Predicate operand
 285   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 286   let Inst{31-28} = p;
 287   let Inst{20} = s;
 288
 289   let OutOperandList = oops;
 290   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 291   let AsmString = !strconcat(opc, "${s}${p}", asm);
 292   let Pattern = pattern;
 293   list<Predicate> Predicates = [IsARM];
 294 }
 295
 296 // Special cases
 297 class XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 298          IndexMode im, Format f, InstrItinClass itin,
 299          string asm, string cstr, list<dag> pattern>
 300   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 301   let OutOperandList = oops;
 302   let InOperandList = iops;
 303   let AsmString = asm;
 304   let Pattern = pattern;
 305   list<Predicate> Predicates = [IsARM];
 306 }
 307
 308 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 309          string opc, string asm, list<dag> pattern>
 310   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 311       opc, asm, "", pattern>;
 312 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 313           string opc, string asm, list<dag> pattern>
 314   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 315        opc, asm, "", pattern>;
 316 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 317           string asm, list<dag> pattern>
 318   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 319        asm, "", pattern>;
 320 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 321             string opc, string asm, list<dag> pattern>
 322   : InoP<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 323          opc, asm, "", pattern>;
 324
 325 // Ctrl flow instructions
 326 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 327           string opc, string asm, list<dag> pattern>
 328   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 329       opc, asm, "", pattern> {
 330   let Inst{27-24} = opcod;
 331 }
 332 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 333            string asm, list<dag> pattern>
 334   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 335        asm, "", pattern> {
 336   let Inst{27-24} = opcod;
 337 }
 338 class ABXIx2<dag oops, dag iops, InstrItinClass itin,
 339              string asm, list<dag> pattern>
 340   : XI<oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, Pseudo, itin,
 341        asm, "", pattern>;
 342
 343 // BR_JT instructions
 344 class JTI<dag oops, dag iops, InstrItinClass itin,
 345           string asm, list<dag> pattern>
 346   : XI<oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BrMiscFrm, itin,
 347        asm, "", pattern>;
 348
 349 // Atomic load/store instructions
 350 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 351               string opc, string asm, list<dag> pattern>
 352   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 353       opc, asm, "", pattern> {
 354   bits<4> Rt;
 355   bits<4> Rn;
 356   let Inst{27-23} = 0b00011;
 357   let Inst{22-21} = opcod;
 358   let Inst{20}    = 1;
 359   let Inst{19-16} = Rn;
 360   let Inst{15-12} = Rt;
 361   let Inst{11-0}  = 0b111110011111;
 362 }
 363 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 364               string opc, string asm, list<dag> pattern>
 365   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 366       opc, asm, "", pattern> {
 367   bits<4> Rd;
 368   bits<4> Rt;
 369   bits<4> Rn;
 370   let Inst{27-23} = 0b00011;
 371   let Inst{22-21} = opcod;
 372   let Inst{20}    = 0;
 373   let Inst{19-16} = Rn;
 374   let Inst{15-12} = Rd;
 375   let Inst{11-4}  = 0b11111001;
 376   let Inst{3-0}   = Rt;
 377 }
 378 class AIswp<bit b, dag oops, dag iops, string opc, list<dag> pattern>
 379   : AI<oops, iops, MiscFrm, NoItinerary, opc, "\t$Rt, $Rt2, [$Rn]", pattern> {
 380   bits<4> Rt;
 381   bits<4> Rt2;
 382   bits<4> Rn;
 383   let Inst{27-23} = 0b00010;
 384   let Inst{22} = b;
 385   let Inst{21-20} = 0b00;
 386   let Inst{19-16} = Rn;
 387   let Inst{15-12} = Rt;
 388   let Inst{11-4} = 0b00001001;
 389   let Inst{3-0} = Rt2;
 390 }
 391
 392 // addrmode1 instructions
 393 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 394           string opc, string asm, list<dag> pattern>
 395   : I<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 396       opc, asm, "", pattern> {
 397   let Inst{24-21} = opcod;
 398   let Inst{27-26} = 0b00;
 399 }
 400 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 401            string opc, string asm, list<dag> pattern>
 402   : sI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 403        opc, asm, "", pattern> {
 404   let Inst{24-21} = opcod;
 405   let Inst{27-26} = 0b00;
 406 }
 407 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 408            string asm, list<dag> pattern>
 409   : XI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 410        asm, "", pattern> {
 411   let Inst{24-21} = opcod;
 412   let Inst{27-26} = 0b00;
 413 }
 414 class AI1x2<dag oops, dag iops, Format f, InstrItinClass itin,
 415             string opc, string asm, list<dag> pattern>
 416   : I<oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, itin,
 417       opc, asm, "", pattern>;
 418
 419
 420 // loads
 421
 422 // LDR/LDRB/STR/STRB
 423 class AIldst1<bits<3> op, bit isLd, bit isByte, dag oops, dag iops, AddrMode am,
 424              Format f, InstrItinClass itin, string opc, string asm,
 425              list<dag> pattern>
 426   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 427       "", pattern> {
 428   let Inst{27-25} = op;
 429   let Inst{24} = 1;  // 24 == P
 430   // 23 == U
 431   let Inst{22} = isByte;
 432   let Inst{21} = 0;  // 21 == W
 433   let Inst{20} = isLd;
 434 }
 435 // Indexed load/stores
 436 class AI2ldstidx<bit isLd, bit isByte, bit isPre, dag oops, dag iops,
 437                IndexMode im, Format f, InstrItinClass itin, string opc,
 438                 string asm, string cstr, list<dag> pattern>
 439   : I<oops, iops, AddrMode2, Size4Bytes, im, f, itin,
 440       opc, asm, cstr, pattern> {
 441   bits<4> Rt;
 442   let Inst{27-26} = 0b01;
 443   let Inst{24}    = isPre; // P bit
 444   let Inst{22}    = isByte; // B bit
 445   let Inst{21}    = isPre; // W bit
 446   let Inst{20}    = isLd; // L bit
 447   let Inst{15-12} = Rt;
 448 }
 449
 450 class AXI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 451               string asm, list<dag> pattern>
 452   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 453        asm, "", pattern> {
 454   let Inst{20}    = 1; // L bit
 455   let Inst{21}    = 0; // W bit
 456   let Inst{22}    = 0; // B bit
 457   let Inst{24}    = 1; // P bit
 458   let Inst{27-26} = 0b01;
 459 }
 460 class AXI2ldb<dag oops, dag iops, Format f, InstrItinClass itin,
 461               string asm, list<dag> pattern>
 462   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 463        asm, "", pattern> {
 464   let Inst{20}    = 1; // L bit
 465   let Inst{21}    = 0; // W bit
 466   let Inst{22}    = 1; // B bit
 467   let Inst{24}    = 1; // P bit
 468   let Inst{27-26} = 0b01;
 469 }
 470
 471 // stores
 472 class AXI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
 473               string asm, list<dag> pattern>
 474   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 475        asm, "", pattern> {
 476   let Inst{20}    = 0; // L bit
 477   let Inst{21}    = 0; // W bit
 478   let Inst{22}    = 0; // B bit
 479   let Inst{24}    = 1; // P bit
 480   let Inst{27-26} = 0b01;
 481 }
 482 class AXI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
 483               string asm, list<dag> pattern>
 484   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 485        asm, "", pattern> {
 486   let Inst{20}    = 0; // L bit
 487   let Inst{21}    = 0; // W bit
 488   let Inst{22}    = 1; // B bit
 489   let Inst{24}    = 1; // P bit
 490   let Inst{27-26} = 0b01;
 491 }
 492
 493 // addrmode3 instructions
 494 class AI3<dag oops, dag iops, Format f, InstrItinClass itin,
 495           string opc, string asm, list<dag> pattern>
 496   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 497       opc, asm, "", pattern>;
 498 class AXI3<dag oops, dag iops, Format f, InstrItinClass itin,
 499            string asm, list<dag> pattern>
 500   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 501        asm, "", pattern>;
 502
 503 // loads
 504 class AI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 505              string opc, string asm, list<dag> pattern>
 506   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 507       opc, asm, "", pattern> {
 508   let Inst{4}     = 1;
 509   let Inst{5}     = 1; // H bit
 510   let Inst{6}     = 0; // S bit
 511   let Inst{7}     = 1;
 512   let Inst{20}    = 1; // L bit
 513   let Inst{21}    = 0; // W bit
 514   let Inst{24}    = 1; // P bit
 515   let Inst{27-25} = 0b000;
 516 }
 517 class AXI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 518               string asm, list<dag> pattern>
 519   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 520        asm, "", pattern> {
 521   let Inst{4}     = 1;
 522   let Inst{5}     = 1; // H bit
 523   let Inst{6}     = 0; // S bit
 524   let Inst{7}     = 1;
 525   let Inst{20}    = 1; // L bit
 526   let Inst{21}    = 0; // W bit
 527   let Inst{24}    = 1; // P bit
 528 }
 529 class AI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 530               string opc, string asm, list<dag> pattern>
 531   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 532       opc, asm, "", pattern> {
 533   bits<14> addr;
 534   bits<4> Rt;
 535   let Inst{27-25} = 0b000;
 536   let Inst{24}    = 1;            // P bit
 537   let Inst{23}    = addr{8};      // U bit
 538   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 539   let Inst{21}    = 0;            // W bit
 540   let Inst{20}    = 1;            // L bit
 541   let Inst{19-16} = addr{12-9};   // Rn
 542   let Inst{15-12} = Rt;           // Rt
 543   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 544   let Inst{7-4}   = 0b1111;
 545   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 546 }
 547 class AXI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 548                string asm, list<dag> pattern>
 549   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 550        asm, "", pattern> {
 551   let Inst{4}     = 1;
 552   let Inst{5}     = 1; // H bit
 553   let Inst{6}     = 1; // S bit
 554   let Inst{7}     = 1;
 555   let Inst{20}    = 1; // L bit
 556   let Inst{21}    = 0; // W bit
 557   let Inst{24}    = 1; // P bit
 558 }
 559 class AI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 560               string opc, string asm, list<dag> pattern>
 561   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 562       opc, asm, "", pattern> {
 563   bits<14> addr;
 564   bits<4> Rt;
 565   let Inst{27-25} = 0b000;
 566   let Inst{24}    = 1; // P bit
 567   let Inst{23}    = addr{8};      // U bit
 568   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 569   let Inst{21}    = 0; // W bit
 570   let Inst{20}    = 1; // L bit
 571   let Inst{19-16} = addr{12-9};   // Rn
 572   let Inst{15-12} = Rt;           // Rt
 573   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 574   let Inst{7-4}   = 0b1101;
 575   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 576 }
 577 class AXI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 578                string asm, list<dag> pattern>
 579   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 580        asm, "", pattern> {
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 582   let Inst{5}     = 0; // H bit
 583   let Inst{6}     = 1; // S bit
 584   let Inst{7}     = 1;
 585   let Inst{20}    = 1; // L bit
 586   let Inst{21}    = 0; // W bit
 587   let Inst{24}    = 1; // P bit
 588 }
 589 class AI3ldd<dag oops, dag iops, Format f, InstrItinClass itin,
 590              string opc, string asm, list<dag> pattern>
 591   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 592       opc, asm, "", pattern> {
 593   let Inst{4}     = 1;
 594   let Inst{5}     = 0; // H bit
 595   let Inst{6}     = 1; // S bit
 596   let Inst{7}     = 1;
 597   let Inst{20}    = 0; // L bit
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 599   let Inst{24}    = 1; // P bit
 600   let Inst{27-25} = 0b000;
 601 }
 602
 603 // stores
 604 class AI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 605              string opc, string asm, list<dag> pattern>
 606   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 607       opc, asm, "", pattern> {
 608   bits<14> addr;
 609   bits<4> Rt;
 610   let Inst{27-25} = 0b000;
 611   let Inst{24}    = 1;            // P bit
 612   let Inst{23}    = addr{8};      // U bit
 613   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 614   let Inst{21}    = 0;            // W bit
 615   let Inst{20}    = 0;            // L bit
 616   let Inst{19-16} = addr{12-9};   // Rn
 617   let Inst{15-12} = Rt;           // Rt
 618   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 619   let Inst{7-4}   = 0b1011;
 620   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 621 }
 622 class AXI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 623               string asm, list<dag> pattern>
 624   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 625        asm, "", pattern> {
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 633 }
 634 class AI3std<dag oops, dag iops, Format f, InstrItinClass itin,
 635              string opc, string asm, list<dag> pattern>
 636   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 637       opc, asm, "", pattern> {
 638   let Inst{4}     = 1;
 639   let Inst{5}     = 1; // H bit
 640   let Inst{6}     = 1; // S bit
 641   let Inst{7}     = 1;
 642   let Inst{20}    = 0; // L bit
 643   let Inst{21}    = 0; // W bit
 644   let Inst{24}    = 1; // P bit
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 646 }
 647
 648 // Pre-indexed loads
 649 class AI3ldhpr<dag oops, dag iops, Format f, InstrItinClass itin,
 650                string opc, string asm, string cstr, list<dag> pattern>
 651   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 652       opc, asm, cstr, pattern> {
 653   let Inst{4}     = 1;
 654   let Inst{5}     = 1; // H bit
 655   let Inst{6}     = 0; // S bit
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 657   let Inst{20}    = 1; // L bit
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 659   let Inst{24}    = 1; // P bit
 660   let Inst{27-25} = 0b000;
 661 }
 662 class AI3ldshpr<dag oops, dag iops, Format f, InstrItinClass itin,
 663                 string opc, string asm, string cstr, list<dag> pattern>
 664   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 665       opc, asm, cstr, pattern> {
 666   bits<14> addr;
 667   bits<4> Rt;
 668   let Inst{27-25} = 0b000;
 669   let Inst{24}    = 1;            // P bit
 670   let Inst{23}    = addr{8};      // U bit
 671   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 672   let Inst{21}    = 1;            // W bit
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 676   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 677   let Inst{7-4}   = 0b1111;
 678   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 679 }
 680 class AI3ldsbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 681                 string opc, string asm, string cstr, list<dag> pattern>
 682   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 683       opc, asm, cstr, pattern> {
 684   let Inst{4}     = 1;
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 686   let Inst{6}     = 1; // S bit
 687   let Inst{7}     = 1;
 688   let Inst{20}    = 1; // L bit
 689   let Inst{21}    = 1; // W bit
 690   let Inst{24}    = 1; // P bit
 691   let Inst{27-25} = 0b000;
 692 }
 693 class AI3lddpr<dag oops, dag iops, Format f, InstrItinClass itin,
 694              string opc, string asm, string cstr, list<dag> pattern>
 695   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 696       opc, asm, cstr, pattern> {
 697   let Inst{4}     = 1;
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 700   let Inst{7}     = 1;
 701   let Inst{20}    = 0; // L bit
 702   let Inst{21}    = 1; // W bit
 703   let Inst{24}    = 1; // P bit
 704   let Inst{27-25} = 0b000;
 705 }
 706
 707
 708 // Pre-indexed stores
 709 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 710                string opc, string asm, string cstr, list<dag> pattern>
 711   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 712       opc, asm, cstr, pattern> {
 713   let Inst{4}     = 1;
 714   let Inst{5}     = 1; // H bit
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 716   let Inst{7}     = 1;
 717   let Inst{20}    = 0; // L bit
 718   let Inst{21}    = 1; // W bit
 719   let Inst{24}    = 1; // P bit
 720   let Inst{27-25} = 0b000;
 721 }
 722 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 723              string opc, string asm, string cstr, list<dag> pattern>
 724   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 725       opc, asm, cstr, pattern> {
 726   let Inst{4}     = 1;
 727   let Inst{5}     = 1; // H bit
 728   let Inst{6}     = 1; // S bit
 729   let Inst{7}     = 1;
 730   let Inst{20}    = 0; // L bit
 731   let Inst{21}    = 1; // W bit
 732   let Inst{24}    = 1; // P bit
 733   let Inst{27-25} = 0b000;
 734 }
 735
 736 // Post-indexed loads
 737 class AI3ldhpo<dag oops, dag iops, Format f, InstrItinClass itin,
 738                string opc, string asm, string cstr, list<dag> pattern>
 739   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 740       opc, asm, cstr,pattern> {
 741   let Inst{4}     = 1;
 742   let Inst{5}     = 1; // H bit
 743   let Inst{6}     = 0; // S bit
 744   let Inst{7}     = 1;
 745   let Inst{20}    = 1; // L bit
 746   let Inst{21}    = 0; // W bit
 747   let Inst{24}    = 0; // P bit
 748   let Inst{27-25} = 0b000;
 749 }
 750 class AI3ldshpo<dag oops, dag iops, Format f, InstrItinClass itin,
 751                 string opc, string asm, string cstr, list<dag> pattern>
 752   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 753       opc, asm, cstr,pattern> {
 754   bits<10> offset;
 755   bits<4> Rt;
 756   bits<4> Rn;
 757   let Inst{27-25} = 0b000;
 758   let Inst{24}    = 0;            // P bit
 759   let Inst{23}    = offset{8};    // U bit
 760   let Inst{22}    = offset{9};    // 1 == imm8, 0 == Rm
 761   let Inst{21}    = 0;            // W bit
 762   let Inst{20}    = 1;            // L bit
 763   let Inst{19-16} = Rn;           // Rn
 764   let Inst{15-12} = Rt;           // Rt
 765   let Inst{11-8}  = offset{7-4};  // imm7_4/zero
 766   let Inst{7-4}   = 0b1111;
 767   let Inst{3-0}   = offset{3-0};  // imm3_0/Rm
 768 }
 769 class AI3ldsbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 770                 string opc, string asm, string cstr, list<dag> pattern>
 771   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 772       opc, asm, cstr,pattern> {
 773   let Inst{4}     = 1;
 774   let Inst{5}     = 0; // H bit
 775   let Inst{6}     = 1; // S bit
 776   let Inst{7}     = 1;
 777   let Inst{20}    = 1; // L bit
 778   let Inst{21}    = 0; // W bit
 779   let Inst{24}    = 0; // P bit
 780   let Inst{27-25} = 0b000;
 781 }
 782 class AI3lddpo<dag oops, dag iops, Format f, InstrItinClass itin,
 783              string opc, string asm, string cstr, list<dag> pattern>
 784   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 785       opc, asm, cstr, pattern> {
 786   let Inst{4}     = 1;
 787   let Inst{5}     = 0; // H bit
 788   let Inst{6}     = 1; // S bit
 789   let Inst{7}     = 1;
 790   let Inst{20}    = 0; // L bit
 791   let Inst{21}    = 0; // W bit
 792   let Inst{24}    = 0; // P bit
 793   let Inst{27-25} = 0b000;
 794 }
 795
 796 // Post-indexed stores
 797 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 798                string opc, string asm, string cstr, list<dag> pattern>
 799   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 800       opc, asm, cstr,pattern> {
 801   let Inst{4}     = 1;
 802   let Inst{5}     = 1; // H bit
 803   let Inst{6}     = 0; // S bit
 804   let Inst{7}     = 1;
 805   let Inst{20}    = 0; // L bit
 806   let Inst{21}    = 0; // W bit
 807   let Inst{24}    = 0; // P bit
 808   let Inst{27-25} = 0b000;
 809 }
 810 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 811              string opc, string asm, string cstr, list<dag> pattern>
 812   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 813       opc, asm, cstr, pattern> {
 814   let Inst{4}     = 1;
 815   let Inst{5}     = 1; // H bit
 816   let Inst{6}     = 1; // S bit
 817   let Inst{7}     = 1;
 818   let Inst{20}    = 0; // L bit
 819   let Inst{21}    = 0; // W bit
 820   let Inst{24}    = 0; // P bit
 821   let Inst{27-25} = 0b000;
 822 }
 823
 824 // addrmode4 instructions
 825 class AXI4<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 826            string asm, string cstr, list<dag> pattern>
 827   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin, asm, cstr, pattern> {
 828   bits<4>  p;
 829   bits<16> regs;
 830   bits<4>  Rn;
 831   let Inst{31-28} = p;
 832   let Inst{27-25} = 0b100;
 833   let Inst{22}    = 0; // S bit
 834   let Inst{19-16} = Rn;
 835   let Inst{15-0}  = regs;
 836 }
 837 class AXI4ld<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 838              string asm, string cstr, list<dag> pattern>
 839   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 840        asm, cstr, pattern> {
 841   bits<4> p;
 842   bits<16> dsts;
 843   bits<4> Rn;
 844   bits<2> amode;
 845   let Inst{31-28} = p;
 846   let Inst{27-25} = 0b100;
 847   let Inst{24-23} = amode;
 848   let Inst{22}    = 0; // S bit
 849   let Inst{20}    = 1; // L bit
 850   let Inst{19-16} = Rn;
 851   let Inst{15-0}  = dsts;
 852 }
 853 class AXI4st<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 854              string asm, string cstr, list<dag> pattern>
 855   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 856        asm, cstr, pattern> {
 857   bits<4> p;
 858   bits<16> srcs;
 859   bits<4> Rn;
 860   bits<2> amode;
 861   let Inst{31-28} = p;
 862   let Inst{27-25} = 0b100;
 863   let Inst{24-23} = amode;
 864   let Inst{22}    = 0; // S bit
 865   let Inst{20}    = 0; // L bit
 866   let Inst{19-16} = Rn;
 867   let Inst{15-0}  = srcs;
 868 }
 869
 870 // Unsigned multiply, multiply-accumulate instructions.
 871 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 872              string opc, string asm, list<dag> pattern>
 873   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 874       opc, asm, "", pattern> {
 875   let Inst{7-4}   = 0b1001;
 876   let Inst{20}    = 0; // S bit
 877   let Inst{27-21} = opcod;
 878 }
 879 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 880               string opc, string asm, list<dag> pattern>
 881   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 882        opc, asm, "", pattern> {
 883   let Inst{7-4}   = 0b1001;
 884   let Inst{27-21} = opcod;
 885 }
 886
 887 // Most significant word multiply
 888 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 889              InstrItinClass itin, string opc, string asm, list<dag> pattern>
 890   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 891       opc, asm, "", pattern> {
 892   bits<4> Rd;
 893   bits<4> Rn;
 894   bits<4> Rm;
 895   let Inst{7-4}   = opc7_4;
 896   let Inst{20}    = 1;
 897   let Inst{27-21} = opcod;
 898   let Inst{19-16} = Rd;
 899   let Inst{11-8}  = Rm;
 900   let Inst{3-0}   = Rn;
 901 }
 902 // MSW multiple w/ Ra operand
 903 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 904               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 905   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
 906   bits<4> Ra;
 907   let Inst{15-12} = Ra;
 908 }
 909
 910 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
 911 class AMulxyIbase<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 912               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 913   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 914       opc, asm, "", pattern> {
 915   bits<4> Rn;
 916   bits<4> Rm;
 917   let Inst{4}     = 0;
 918   let Inst{7}     = 1;
 919   let Inst{20}    = 0;
 920   let Inst{27-21} = opcod;
 921   let Inst{6-5}   = bit6_5;
 922   let Inst{11-8}  = Rm;
 923   let Inst{3-0}   = Rn;
 924 }
 925 class AMulxyI<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 926               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 927   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 928   bits<4> Rd;
 929   let Inst{19-16} = Rd;
 930 }
 931
 932 // AMulxyI with Ra operand
 933 class AMulxyIa<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 934               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 935   : AMulxyI<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 936   bits<4> Ra;
 937   let Inst{15-12} = Ra;
 938 }
 939 // SMLAL*
 940 class AMulxyI64<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 941               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 942   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 943   bits<4> RdLo;
 944   bits<4> RdHi;
 945   let Inst{19-16} = RdHi;
 946   let Inst{15-12} = RdLo;
 947 }
 948
 949 // Extend instructions.
 950 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
 951             string opc, string asm, list<dag> pattern>
 952   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ExtFrm, itin,
 953       opc, asm, "", pattern> {
 954   // All AExtI instructions have Rd and Rm register operands.
 955   bits<4> Rd;
 956   bits<4> Rm;
 957   let Inst{15-12} = Rd;
 958   let Inst{3-0}   = Rm;
 959   let Inst{7-4}   = 0b0111;
 960   let Inst{9-8}   = 0b00;
 961   let Inst{27-20} = opcod;
 962 }
 963
 964 // Misc Arithmetic instructions.
 965 class AMiscA1I<bits<8> opcod, bits<4> opc7_4, dag oops, dag iops,
 966                InstrItinClass itin, string opc, string asm, list<dag> pattern>
 967   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 968       opc, asm, "", pattern> {
 969   bits<4> Rd;
 970   bits<4> Rm;
 971   let Inst{27-20} = opcod;
 972   let Inst{19-16} = 0b1111;
 973   let Inst{15-12} = Rd;
 974   let Inst{11-8}  = 0b1111;
 975   let Inst{7-4}   = opc7_4;
 976   let Inst{3-0}   = Rm;
 977 }
 978
 979 // PKH instructions
 980 class APKHI<bits<8> opcod, bit tb, dag oops, dag iops, InstrItinClass itin,
 981             string opc, string asm, list<dag> pattern>
 982   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 983       opc, asm, "", pattern> {
 984   bits<4> Rd;
 985   bits<4> Rn;
 986   bits<4> Rm;
 987   bits<8> sh;
 988   let Inst{27-20} = opcod;
 989   let Inst{19-16} = Rn;
 990   let Inst{15-12} = Rd;
 991   let Inst{11-7}  = sh{7-3};
 992   let Inst{6}     = tb;
 993   let Inst{5-4}   = 0b01;
 994   let Inst{3-0}   = Rm;
 995 }
 996
 997 //===----------------------------------------------------------------------===//
 998
 999 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
1000 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
1001   list<Predicate> Predicates = [IsARM];
1002 }
1003 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
1004   list<Predicate> Predicates = [IsARM, HasV5TE];
1005 }
1006 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
1007   list<Predicate> Predicates = [IsARM, HasV6];
1008 }
1009
1010 //===----------------------------------------------------------------------===//
1011 //
1012 // Thumb Instruction Format Definitions.
1013 //
1014
1015 // TI - Thumb instruction.
1016
1017 class ThumbI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1018              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1019   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1020   let OutOperandList = oops;
1021   let InOperandList = iops;
1022   let AsmString = asm;
1023   let Pattern = pattern;
1024   list<Predicate> Predicates = [IsThumb];
1025 }
1026
1027 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
1028   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1029
1030 // Two-address instructions
1031 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
1032           list<dag> pattern>
1033   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "$lhs = $dst",
1034            pattern>;
1035
1036 // tBL, tBX 32-bit instructions
1037 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
1038            dag oops, dag iops, InstrItinClass itin, string asm,
1039            list<dag> pattern>
1040     : ThumbI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>,
1041       Encoding {
1042   let Inst{31-27} = opcod1;
1043   let Inst{15-14} = opcod2;
1044   let Inst{12}    = opcod3;
1045 }
1046
1047 // BR_JT instructions
1048 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
1049            list<dag> pattern>
1050   : ThumbI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1051
1052 // Thumb1 only
1053 class Thumb1I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1054               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1055   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1056   let OutOperandList = oops;
1057   let InOperandList = iops;
1058   let AsmString = asm;
1059   let Pattern = pattern;
1060   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1061 }
1062
1063 class T1I<dag oops, dag iops, InstrItinClass itin,
1064           string asm, list<dag> pattern>
1065   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1066 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
1067             string asm, list<dag> pattern>
1068   : Thumb1I<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1069 class T1JTI<dag oops, dag iops, InstrItinClass itin,
1070             string asm, list<dag> pattern>
1071   : Thumb1I<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1072
1073 // Two-address instructions
1074 class T1It<dag oops, dag iops, InstrItinClass itin,
1075            string asm, string cstr, list<dag> pattern>
1076   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin,
1077             asm, cstr, pattern>;
1078
1079 // Thumb1 instruction that can either be predicated or set CPSR.
1080 class Thumb1sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1081                InstrItinClass itin,
1082                string opc, string asm, string cstr, list<dag> pattern>
1083   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1084   let OutOperandList = !con(oops, (outs s_cc_out:$s));
1085   let InOperandList = !con(iops, (ins pred:$p));
1086   let AsmString = !strconcat(opc, "${s}${p}", asm);
1087   let Pattern = pattern;
1088   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1089 }
1090
1091 class T1sI<dag oops, dag iops, InstrItinClass itin,
1092            string opc, string asm, list<dag> pattern>
1093   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1094
1095 // Two-address instructions
1096 class T1sIt<dag oops, dag iops, InstrItinClass itin,
1097             string opc, string asm, list<dag> pattern>
1098   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1099              "$lhs = $dst", pattern>;
1100
1101 // Thumb1 instruction that can be predicated.
1102 class Thumb1pI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1103                InstrItinClass itin,
1104                string opc, string asm, string cstr, list<dag> pattern>
1105   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1106   let OutOperandList = oops;
1107   let InOperandList = !con(iops, (ins pred:$p));
1108   let AsmString = !strconcat(opc, "${p}", asm);
1109   let Pattern = pattern;
1110   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1111 }
1112
1113 class T1pI<dag oops, dag iops, InstrItinClass itin,
1114            string opc, string asm, list<dag> pattern>
1115   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1116
1117 // Two-address instructions
1118 class T1pIt<dag oops, dag iops, InstrItinClass itin,
1119             string opc, string asm, list<dag> pattern>
1120   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1121              "$lhs = $dst", pattern>;
1122
1123 class T1pI1<dag oops, dag iops, InstrItinClass itin,
1124             string opc, string asm, list<dag> pattern>
1125   : Thumb1pI<oops, iops, AddrModeT1_1, Size2Bytes, itin, opc, asm, "", pattern>;
1126 class T1pI2<dag oops, dag iops, InstrItinClass itin,
1127             string opc, string asm, list<dag> pattern>
1128   : Thumb1pI<oops, iops, AddrModeT1_2, Size2Bytes, itin, opc, asm, "", pattern>;
1129 class T1pI4<dag oops, dag iops, InstrItinClass itin,
1130             string opc, string asm, list<dag> pattern>
1131   : Thumb1pI<oops, iops, AddrModeT1_4, Size2Bytes, itin, opc, asm, "", pattern>;
1132 class T1pIs<dag oops, dag iops,
1133             InstrItinClass itin, string opc, string asm, list<dag> pattern>
1134   : Thumb1pI<oops, iops, AddrModeT1_s, Size2Bytes, itin, opc, asm, "", pattern>;
1135
1136 class Encoding16 : Encoding {
1137   let Inst{31-16} = 0x0000;
1138 }
1139
1140 // A6.2 16-bit Thumb instruction encoding
1141 class T1Encoding<bits<6> opcode> : Encoding16 {
1142   let Inst{15-10} = opcode;
1143 }
1144
1145 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
1146 class T1General<bits<5> opcode> : Encoding16 {
1147   let Inst{15-14} = 0b00;
1148   let Inst{13-9} = opcode;
1149 }
1150
1151 // A6.2.2 Data-processing encoding.
1152 class T1DataProcessing<bits<4> opcode> : Encoding16 {
1153   let Inst{15-10} = 0b010000;
1154   let Inst{9-6} = opcode;
1155 }
1156
1157 // A6.2.3 Special data instructions and branch and exchange encoding.
1158 class T1Special<bits<4> opcode> : Encoding16 {
1159   let Inst{15-10} = 0b010001;
1160   let Inst{9-6} = opcode;
1161 }
1162
1163 // A6.2.4 Load/store single data item encoding.
1164 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
1165   let Inst{15-12} = opA;
1166   let Inst{11-9}  = opB;
1167 }
1168 class T1LdSt<bits<3> opB>     : T1LoadStore<0b0101, opB>;
1169 class T1LdSt4Imm<bits<3> opB> : T1LoadStore<0b0110, opB>; // Immediate, 4 bytes
1170 class T1LdSt1Imm<bits<3> opB> : T1LoadStore<0b0111, opB>; // Immediate, 1 byte
1171 class T1LdSt2Imm<bits<3> opB> : T1LoadStore<0b1000, opB>; // Immediate, 2 bytes
1172 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
1173
1174 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1175 class T1Misc<bits<7> opcode> : Encoding16 {
1176   let Inst{15-12} = 0b1011;
1177   let Inst{11-5} = opcode;
1178 }
1179
1180 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1181 class Thumb2I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1182               InstrItinClass itin,
1183               string opc, string asm, string cstr, list<dag> pattern>
1184   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1185   let OutOperandList = oops;
1186   let InOperandList = !con(iops, (ins pred:$p));
1187   let AsmString = !strconcat(opc, "${p}", asm);
1188   let Pattern = pattern;
1189   list<Predicate> Predicates = [IsThumb2];
1190 }
1191
1192 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
1193 // input operand since by default it's a zero register. It will become an
1194 // implicit def once it's "flipped".
1195 //
1196 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1197 // more consistent.
1198 class Thumb2sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1199                InstrItinClass itin,
1200                string opc, string asm, string cstr, list<dag> pattern>
1201   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1202   let OutOperandList = oops;
1203   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1204   let AsmString = !strconcat(opc, "${s}${p}", asm);
1205   let Pattern = pattern;
1206   list<Predicate> Predicates = [IsThumb2];
1207 }
1208
1209 // Special cases
1210 class Thumb2XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1211                InstrItinClass itin,
1212                string asm, string cstr, list<dag> pattern>
1213   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1214   let OutOperandList = oops;
1215   let InOperandList = iops;
1216   let AsmString = asm;
1217   let Pattern = pattern;
1218   list<Predicate> Predicates = [IsThumb2];
1219 }
1220
1221 class ThumbXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1222               InstrItinClass itin,
1223               string asm, string cstr, list<dag> pattern>
1224   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1225   let OutOperandList = oops;
1226   let InOperandList = iops;
1227   let AsmString = asm;
1228   let Pattern = pattern;
1229   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1230 }
1231
1232 class T2I<dag oops, dag iops, InstrItinClass itin,
1233           string opc, string asm, list<dag> pattern>
1234   : Thumb2I<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1235 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1236              string opc, string asm, list<dag> pattern>
1237   : Thumb2I<oops, iops, AddrModeT2_i12, Size4Bytes, itin, opc, asm, "",pattern>;
1238 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1239             string opc, string asm, list<dag> pattern>
1240   : Thumb2I<oops, iops, AddrModeT2_i8, Size4Bytes, itin, opc, asm, "", pattern>;
1241 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1242             string opc, string asm, list<dag> pattern>
1243   : Thumb2I<oops, iops, AddrModeT2_so, Size4Bytes, itin, opc, asm, "", pattern>;
1244 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1245             string opc, string asm, list<dag> pattern>
1246   : Thumb2I<oops, iops, AddrModeT2_pc, Size4Bytes, itin, opc, asm, "", pattern>;
1247 class T2Ii8s4<bit P, bit W, bit load, dag oops, dag iops, InstrItinClass itin,
1248               string opc, string asm, list<dag> pattern>
1249   : Thumb2I<oops, iops, AddrModeT2_i8s4, Size4Bytes, itin, opc, asm, "",
1250             pattern> {
1251   let Inst{31-27} = 0b11101;
1252   let Inst{26-25} = 0b00;
1253   let Inst{24}    = P;
1254   let Inst{23}    = ?; // The U bit.
1255   let Inst{22}    = 1;
1256   let Inst{21}    = W;
1257   let Inst{20}    = load;
1258 }
1259
1260 class T2sI<dag oops, dag iops, InstrItinClass itin,
1261            string opc, string asm, list<dag> pattern>
1262   : Thumb2sI<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1263
1264 class T2XI<dag oops, dag iops, InstrItinClass itin,
1265            string asm, list<dag> pattern>
1266   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1267 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1268             string asm, list<dag> pattern>
1269   : Thumb2XI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1270
1271 class T2Ix2<dag oops, dag iops, InstrItinClass itin,
1272             string opc, string asm, list<dag> pattern>
1273   : Thumb2I<oops, iops, AddrModeNone, Size8Bytes, itin, opc, asm, "", pattern>;
1274
1275 // Two-address instructions
1276 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1277             string asm, string cstr, list<dag> pattern>
1278   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, cstr, pattern>;
1279
1280 // T2Iidxldst - Thumb2 indexed load / store instructions.
1281 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1282                  dag oops, dag iops,
1283                  AddrMode am, IndexMode im, InstrItinClass itin,
1284                  string opc, string asm, string cstr, list<dag> pattern>
1285   : InstARM<am, Size4Bytes, im, ThumbFrm, GenericDomain, cstr, itin> {
1286   let OutOperandList = oops;
1287   let InOperandList = !con(iops, (ins pred:$p));
1288   let AsmString = !strconcat(opc, "${p}", asm);
1289   let Pattern = pattern;
1290   list<Predicate> Predicates = [IsThumb2];
1291   let Inst{31-27} = 0b11111;
1292   let Inst{26-25} = 0b00;
1293   let Inst{24}    = signed;
1294   let Inst{23}    = 0;
1295   let Inst{22-21} = opcod;
1296   let Inst{20}    = load;
1297   let Inst{11}    = 1;
1298   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1299   let Inst{10}    = pre; // The P bit.
1300   let Inst{8}     = 1; // The W bit.
1301 }
1302
1303 // Helper class for disassembly only
1304 // A6.3.16 & A6.3.17
1305 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1306 class T2I_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops, dag iops,
1307              InstrItinClass itin, string opc, string asm, list<dag> pattern>
1308   : T2I<oops, iops, itin, opc, asm, pattern> {
1309   let Inst{31-27} = 0b11111;
1310   let Inst{26-24} = 0b011;
1311   let Inst{23}    = long;
1312   let Inst{22-20} = op22_20;
1313   let Inst{7-4}   = op7_4;
1314 }
1315
1316 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1317 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1318   list<Predicate> Predicates = [IsThumb, IsThumb1Only, HasV5T];
1319 }
1320
1321 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1322 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1323   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1324 }
1325
1326 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1327 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1328   list<Predicate> Predicates = [IsThumb2];
1329 }
1330
1331 //===----------------------------------------------------------------------===//
1332
1333 //===----------------------------------------------------------------------===//
1334 // ARM VFP Instruction templates.
1335 //
1336
1337 // Almost all VFP instructions are predicable.
1338 class VFPI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1339            IndexMode im, Format f, InstrItinClass itin,
1340            string opc, string asm, string cstr, list<dag> pattern>
1341   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1342   bits<4> p;
1343   let Inst{31-28} = p;
1344   let OutOperandList = oops;
1345   let InOperandList = !con(iops, (ins pred:$p));
1346   let AsmString = !strconcat(opc, "${p}", asm);
1347   let Pattern = pattern;
1348   list<Predicate> Predicates = [HasVFP2];
1349 }
1350
1351 // Special cases
1352 class VFPXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1353             IndexMode im, Format f, InstrItinClass itin,
1354             string asm, string cstr, list<dag> pattern>
1355   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1356   let OutOperandList = oops;
1357   let InOperandList = iops;
1358   let AsmString = asm;
1359   let Pattern = pattern;
1360   list<Predicate> Predicates = [HasVFP2];
1361 }
1362
1363 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1364             string opc, string asm, list<dag> pattern>
1365   : VFPI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
1366          opc, asm, "", pattern>;
1367
1368 // ARM VFP addrmode5 loads and stores
1369 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1370            InstrItinClass itin,
1371            string opc, string asm, list<dag> pattern>
1372   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1373          VFPLdStFrm, itin, opc, asm, "", pattern> {
1374   // Instruction operands.
1375   bits<5>  Dd;
1376   bits<13> addr;
1377
1378   // Encode instruction operands.
1379   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1380   let Inst{22}    = Dd{4};
1381   let Inst{19-16} = addr{12-9};   // Rn
1382   let Inst{15-12} = Dd{3-0};
1383   let Inst{7-0}   = addr{7-0};    // imm8
1384
1385   // TODO: Mark the instructions with the appropriate subtarget info.
1386   let Inst{27-24} = opcod1;
1387   let Inst{21-20} = opcod2;
1388   let Inst{11-9}  = 0b101;
1389   let Inst{8}     = 1;          // Double precision
1390
1391   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1392   let D = VFPNeonDomain;
1393 }
1394
1395 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1396            InstrItinClass itin,
1397            string opc, string asm, list<dag> pattern>
1398   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1399          VFPLdStFrm, itin, opc, asm, "", pattern> {
1400   // Instruction operands.
1401   bits<5>  Sd;
1402   bits<13> addr;
1403
1404   // Encode instruction operands.
1405   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1406   let Inst{22}    = Sd{0};
1407   let Inst{19-16} = addr{12-9};   // Rn
1408   let Inst{15-12} = Sd{4-1};
1409   let Inst{7-0}   = addr{7-0};    // imm8
1410
1411   // TODO: Mark the instructions with the appropriate subtarget info.
1412   let Inst{27-24} = opcod1;
1413   let Inst{21-20} = opcod2;
1414   let Inst{11-9}  = 0b101;
1415   let Inst{8}     = 0;          // Single precision
1416 }
1417
1418 // VFP Load / store multiple pseudo instructions.
1419 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1420                      list<dag> pattern>
1421   : InstARM<AddrMode4, Size4Bytes, IndexModeNone, Pseudo, VFPNeonDomain,
1422             cstr, itin> {
1423   let OutOperandList = oops;
1424   let InOperandList = !con(iops, (ins pred:$p));
1425   let Pattern = pattern;
1426   list<Predicate> Predicates = [HasVFP2];
1427 }
1428
1429 // Load / store multiple
1430 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1431             string asm, string cstr, list<dag> pattern>
1432   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1433           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1434   // TODO: Mark the instructions with the appropriate subtarget info.
1435   let Inst{27-25} = 0b110;
1436   let Inst{11-9}  = 0b101;
1437   let Inst{8}     = 1;          // Double precision
1438
1439   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1440   let D = VFPNeonDomain;
1441 }
1442
1443 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1444             string asm, string cstr, list<dag> pattern>
1445   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1446           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1447   // TODO: Mark the instructions with the appropriate subtarget info.
1448   let Inst{27-25} = 0b110;
1449   let Inst{11-9}  = 0b101;
1450   let Inst{8}     = 0;          // Single precision
1451 }
1452
1453 // Double precision, unary
1454 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1455            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1456            string asm, list<dag> pattern>
1457   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1458   // Instruction operands.
1459   bits<5> Dd;
1460   bits<5> Dm;
1461
1462   // Encode instruction operands.
1463   let Inst{3-0}   = Dm{3-0};
1464   let Inst{5}     = Dm{4};
1465   let Inst{15-12} = Dd{3-0};
1466   let Inst{22}    = Dd{4};
1467
1468   let Inst{27-23} = opcod1;
1469   let Inst{21-20} = opcod2;
1470   let Inst{19-16} = opcod3;
1471   let Inst{11-9}  = 0b101;
1472   let Inst{8}     = 1;          // Double precision
1473   let Inst{7-6}   = opcod4;
1474   let Inst{4}     = opcod5;
1475 }
1476
1477 // Double precision, binary
1478 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1479            dag iops, InstrItinClass itin, string opc, string asm,
1480            list<dag> pattern>
1481   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1482   // Instruction operands.
1483   bits<5> Dd;
1484   bits<5> Dn;
1485   bits<5> Dm;
1486
1487   // Encode instruction operands.
1488   let Inst{3-0}   = Dm{3-0};
1489   let Inst{5}     = Dm{4};
1490   let Inst{19-16} = Dn{3-0};
1491   let Inst{7}     = Dn{4};
1492   let Inst{15-12} = Dd{3-0};
1493   let Inst{22}    = Dd{4};
1494
1495   let Inst{27-23} = opcod1;
1496   let Inst{21-20} = opcod2;
1497   let Inst{11-9}  = 0b101;
1498   let Inst{8}     = 1;          // Double precision
1499   let Inst{6}     = op6;
1500   let Inst{4}     = op4;
1501 }
1502
1503 // Single precision, unary
1504 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1505            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1506            string asm, list<dag> pattern>
1507   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1508   // Instruction operands.
1509   bits<5> Sd;
1510   bits<5> Sm;
1511
1512   // Encode instruction operands.
1513   let Inst{3-0}   = Sm{4-1};
1514   let Inst{5}     = Sm{0};
1515   let Inst{15-12} = Sd{4-1};
1516   let Inst{22}    = Sd{0};
1517
1518   let Inst{27-23} = opcod1;
1519   let Inst{21-20} = opcod2;
1520   let Inst{19-16} = opcod3;
1521   let Inst{11-9}  = 0b101;
1522   let Inst{8}     = 0;          // Single precision
1523   let Inst{7-6}   = opcod4;
1524   let Inst{4}     = opcod5;
1525 }
1526
1527 // Single precision unary, if no NEON
1528 // Same as ASuI except not available if NEON is enabled
1529 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1530             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1531             string asm, list<dag> pattern>
1532   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1533          pattern> {
1534   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1535 }
1536
1537 // Single precision, binary
1538 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1539            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1540   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1541   // Instruction operands.
1542   bits<5> Sd;
1543   bits<5> Sn;
1544   bits<5> Sm;
1545
1546   // Encode instruction operands.
1547   let Inst{3-0}   = Sm{4-1};
1548   let Inst{5}     = Sm{0};
1549   let Inst{19-16} = Sn{4-1};
1550   let Inst{7}     = Sn{0};
1551   let Inst{15-12} = Sd{4-1};
1552   let Inst{22}    = Sd{0};
1553
1554   let Inst{27-23} = opcod1;
1555   let Inst{21-20} = opcod2;
1556   let Inst{11-9}  = 0b101;
1557   let Inst{8}     = 0;          // Single precision
1558   let Inst{6}     = op6;
1559   let Inst{4}     = op4;
1560 }
1561
1562 // Single precision binary, if no NEON
1563 // Same as ASbI except not available if NEON is enabled
1564 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1565             dag iops, InstrItinClass itin, string opc, string asm,
1566             list<dag> pattern>
1567   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1568   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1569
1570   // Instruction operands.
1571   bits<5> Sd;
1572   bits<5> Sn;
1573   bits<5> Sm;
1574
1575   // Encode instruction operands.
1576   let Inst{3-0}   = Sm{4-1};
1577   let Inst{5}     = Sm{0};
1578   let Inst{19-16} = Sn{4-1};
1579   let Inst{7}     = Sn{0};
1580   let Inst{15-12} = Sd{4-1};
1581   let Inst{22}    = Sd{0};
1582 }
1583
1584 // VFP conversion instructions
1585 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1586                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1587                list<dag> pattern>
1588   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1589   let Inst{27-23} = opcod1;
1590   let Inst{21-20} = opcod2;
1591   let Inst{19-16} = opcod3;
1592   let Inst{11-8}  = opcod4;
1593   let Inst{6}     = 1;
1594   let Inst{4}     = 0;
1595 }
1596
1597 // VFP conversion between floating-point and fixed-point
1598 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1599                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1600                 list<dag> pattern>
1601   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1602   // size (fixed-point number): sx == 0 ? 16 : 32
1603   let Inst{7} = op5; // sx
1604 }
1605
1606 // VFP conversion instructions, if no NEON
1607 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1608                 dag oops, dag iops, InstrItinClass itin,
1609                 string opc, string asm, list<dag> pattern>
1610   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1611              pattern> {
1612   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1613 }
1614
1615 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1616                InstrItinClass itin,
1617                string opc, string asm, list<dag> pattern>
1618   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1619   let Inst{27-20} = opcod1;
1620   let Inst{11-8}  = opcod2;
1621   let Inst{4}     = 1;
1622 }
1623
1624 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1625                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1626   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1627
1628 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1629                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1630   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1631
1632 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1633                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1634   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1635
1636 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1637                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1638   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1639
1640 //===----------------------------------------------------------------------===//
1641
1642 //===----------------------------------------------------------------------===//
1643 // ARM NEON Instruction templates.
1644 //
1645
1646 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1647             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1648             list<dag> pattern>
1649   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1650   let OutOperandList = oops;
1651   let InOperandList = !con(iops, (ins pred:$p));
1652   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1653   let Pattern = pattern;
1654   list<Predicate> Predicates = [HasNEON];
1655 }
1656
1657 // Same as NeonI except it does not have a "data type" specifier.
1658 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1659              InstrItinClass itin, string opc, string asm, string cstr,
1660              list<dag> pattern>
1661   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1662   let OutOperandList = oops;
1663   let InOperandList = !con(iops, (ins pred:$p));
1664   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1665   let Pattern = pattern;
1666   list<Predicate> Predicates = [HasNEON];
1667 }
1668
1669 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1670             dag oops, dag iops, InstrItinClass itin,
1671             string opc, string dt, string asm, string cstr, list<dag> pattern>
1672   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1673           cstr, pattern> {
1674   let Inst{31-24} = 0b11110100;
1675   let Inst{23}    = op23;
1676   let Inst{21-20} = op21_20;
1677   let Inst{11-8}  = op11_8;
1678   let Inst{7-4}   = op7_4;
1679
1680   let PostEncoderMethod = "NEONThumb2LoadStorePostEncoder";
1681
1682   bits<5> Vd;
1683   bits<6> Rn;
1684   bits<4> Rm;
1685
1686   let Inst{22}    = Vd{4};
1687   let Inst{15-12} = Vd{3-0};
1688   let Inst{19-16} = Rn{3-0};
1689   let Inst{3-0}   = Rm{3-0};
1690 }
1691
1692 class NLdStLn<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1693             dag oops, dag iops, InstrItinClass itin,
1694             string opc, string dt, string asm, string cstr, list<dag> pattern>
1695   : NLdSt<op23, op21_20, op11_8, op7_4, oops, iops, itin, opc,
1696           dt, asm, cstr, pattern> {
1697   bits<3> lane;
1698 }
1699
1700 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1701   : InstARM<AddrMode6, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1702             itin> {
1703   let OutOperandList = oops;
1704   let InOperandList = !con(iops, (ins pred:$p));
1705   list<Predicate> Predicates = [HasNEON];
1706 }
1707
1708 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1709                   list<dag> pattern>
1710   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1711             itin> {
1712   let OutOperandList = oops;
1713   let InOperandList = !con(iops, (ins pred:$p));
1714   let Pattern = pattern;
1715   list<Predicate> Predicates = [HasNEON];
1716 }
1717
1718 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1719              string opc, string dt, string asm, string cstr, list<dag> pattern>
1720   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1721           pattern> {
1722   let Inst{31-25} = 0b1111001;
1723   let PostEncoderMethod = "NEONThumb2DataIPostEncoder";
1724 }
1725
1726 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1727               string opc, string asm, string cstr, list<dag> pattern>
1728   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1729            cstr, pattern> {
1730   let Inst{31-25} = 0b1111001;
1731 }
1732
1733 // NEON "one register and a modified immediate" format.
1734 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1735                bit op5, bit op4,
1736                dag oops, dag iops, InstrItinClass itin,
1737                string opc, string dt, string asm, string cstr,
1738                list<dag> pattern>
1739   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1740   let Inst{23}    = op23;
1741   let Inst{21-19} = op21_19;
1742   let Inst{11-8}  = op11_8;
1743   let Inst{7}     = op7;
1744   let Inst{6}     = op6;
1745   let Inst{5}     = op5;
1746   let Inst{4}     = op4;
1747
1748   // Instruction operands.
1749   bits<5> Vd;
1750   bits<13> SIMM;
1751
1752   let Inst{15-12} = Vd{3-0};
1753   let Inst{22}    = Vd{4};
1754   let Inst{24}    = SIMM{7};
1755   let Inst{18-16} = SIMM{6-4};
1756   let Inst{3-0}   = SIMM{3-0};
1757 }
1758
1759 // NEON 2 vector register format.
1760 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1761           bits<5> op11_7, bit op6, bit op4,
1762           dag oops, dag iops, InstrItinClass itin,
1763           string opc, string dt, string asm, string cstr, list<dag> pattern>
1764   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1765   let Inst{24-23} = op24_23;
1766   let Inst{21-20} = op21_20;
1767   let Inst{19-18} = op19_18;
1768   let Inst{17-16} = op17_16;
1769   let Inst{11-7}  = op11_7;
1770   let Inst{6}     = op6;
1771   let Inst{4}     = op4;
1772
1773   // Instruction operands.
1774   bits<5> Vd;
1775   bits<5> Vm;
1776
1777   let Inst{15-12} = Vd{3-0};
1778   let Inst{22}    = Vd{4};
1779   let Inst{3-0}   = Vm{3-0};
1780   let Inst{5}     = Vm{4};
1781 }
1782
1783 // Same as N2V except it doesn't have a datatype suffix.
1784 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1785            bits<5> op11_7, bit op6, bit op4,
1786            dag oops, dag iops, InstrItinClass itin,
1787            string opc, string asm, string cstr, list<dag> pattern>
1788   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1789   let Inst{24-23} = op24_23;
1790   let Inst{21-20} = op21_20;
1791   let Inst{19-18} = op19_18;
1792   let Inst{17-16} = op17_16;
1793   let Inst{11-7}  = op11_7;
1794   let Inst{6}     = op6;
1795   let Inst{4}     = op4;
1796
1797   // Instruction operands.
1798   bits<5> Vd;
1799   bits<5> Vm;
1800
1801   let Inst{15-12} = Vd{3-0};
1802   let Inst{22}    = Vd{4};
1803   let Inst{3-0}   = Vm{3-0};
1804   let Inst{5}     = Vm{4};
1805 }
1806
1807 // NEON 2 vector register with immediate.
1808 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1809              dag oops, dag iops, Format f, InstrItinClass itin,
1810              string opc, string dt, string asm, string cstr, list<dag> pattern>
1811   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1812   let Inst{24}   = op24;
1813   let Inst{23}   = op23;
1814   let Inst{11-8} = op11_8;
1815   let Inst{7}    = op7;
1816   let Inst{6}    = op6;
1817   let Inst{4}    = op4;
1818
1819   // Instruction operands.
1820   bits<5> Vd;
1821   bits<5> Vm;
1822   bits<6> SIMM;
1823
1824   let Inst{15-12} = Vd{3-0};
1825   let Inst{22}    = Vd{4};
1826   let Inst{3-0}   = Vm{3-0};
1827   let Inst{5}     = Vm{4};
1828   let Inst{21-16} = SIMM{5-0};
1829 }
1830
1831 // NEON 3 vector register format.
1832 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1833           dag oops, dag iops, Format f, InstrItinClass itin,
1834           string opc, string dt, string asm, string cstr, list<dag> pattern>
1835   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1836   let Inst{24}    = op24;
1837   let Inst{23}    = op23;
1838   let Inst{21-20} = op21_20;
1839   let Inst{11-8}  = op11_8;
1840   let Inst{6}     = op6;
1841   let Inst{4}     = op4;
1842
1843   // Instruction operands.
1844   bits<5> Vd;
1845   bits<5> Vn;
1846   bits<5> Vm;
1847
1848   let Inst{15-12} = Vd{3-0};
1849   let Inst{22}    = Vd{4};
1850   let Inst{19-16} = Vn{3-0};
1851   let Inst{7}     = Vn{4};
1852   let Inst{3-0}   = Vm{3-0};
1853   let Inst{5}     = Vm{4};
1854 }
1855
1856 // Same as N3V except it doesn't have a data type suffix.
1857 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1858            bit op4,
1859            dag oops, dag iops, Format f, InstrItinClass itin,
1860            string opc, string asm, string cstr, list<dag> pattern>
1861   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1862   let Inst{24}    = op24;
1863   let Inst{23}    = op23;
1864   let Inst{21-20} = op21_20;
1865   let Inst{11-8}  = op11_8;
1866   let Inst{6}     = op6;
1867   let Inst{4}     = op4;
1868
1869   // Instruction operands.
1870   bits<5> Vd;
1871   bits<5> Vn;
1872   bits<5> Vm;
1873
1874   let Inst{15-12} = Vd{3-0};
1875   let Inst{22}    = Vd{4};
1876   let Inst{19-16} = Vn{3-0};
1877   let Inst{7}     = Vn{4};
1878   let Inst{3-0}   = Vm{3-0};
1879   let Inst{5}     = Vm{4};
1880 }
1881
1882 // NEON VMOVs between scalar and core registers.
1883 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1884                dag oops, dag iops, Format f, InstrItinClass itin,
1885                string opc, string dt, string asm, list<dag> pattern>
1886   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, f, NeonDomain,
1887             "", itin> {
1888   let Inst{27-20} = opcod1;
1889   let Inst{11-8}  = opcod2;
1890   let Inst{6-5}   = opcod3;
1891   let Inst{4}     = 1;
1892
1893   let OutOperandList = oops;
1894   let InOperandList = !con(iops, (ins pred:$p));
1895   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1896   let Pattern = pattern;
1897   list<Predicate> Predicates = [HasNEON];
1898
1899   let PostEncoderMethod = "NEONThumb2DupPostEncoder";
1900
1901   bits<5> V;
1902   bits<4> R;
1903   bits<4> p;
1904   bits<4> lane;
1905
1906   let Inst{31-28} = p{3-0};
1907   let Inst{7}     = V{4};
1908   let Inst{19-16} = V{3-0};
1909   let Inst{15-12} = R{3-0};
1910 }
1911 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1912                 dag oops, dag iops, InstrItinClass itin,
1913                 string opc, string dt, string asm, list<dag> pattern>
1914   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
1915              opc, dt, asm, pattern>;
1916 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1917                 dag oops, dag iops, InstrItinClass itin,
1918                 string opc, string dt, string asm, list<dag> pattern>
1919   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
1920              opc, dt, asm, pattern>;
1921 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1922             dag oops, dag iops, InstrItinClass itin,
1923             string opc, string dt, string asm, list<dag> pattern>
1924   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
1925              opc, dt, asm, pattern>;
1926
1927 // Vector Duplicate Lane (from scalar to all elements)
1928 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
1929                 InstrItinClass itin, string opc, string dt, string asm,
1930                 list<dag> pattern>
1931   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
1932   let Inst{24-23} = 0b11;
1933   let Inst{21-20} = 0b11;
1934   let Inst{19-16} = op19_16;
1935   let Inst{11-7}  = 0b11000;
1936   let Inst{6}     = op6;
1937   let Inst{4}     = 0;
1938
1939   bits<5> Vd;
1940   bits<5> Vm;
1941   bits<4> lane;
1942
1943   let Inst{22}     = Vd{4};
1944   let Inst{15-12} = Vd{3-0};
1945   let Inst{5}     = Vm{4};
1946   let Inst{3-0} = Vm{3-0};
1947 }
1948
1949 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
1950 // for single-precision FP.
1951 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
1952   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
1953 }