lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // the instruction has a Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // Addressing mode.
  88 class AddrMode<bits<4> val> {
  89   bits<4> Value = val;
  90 }
  91 def AddrModeNone  : AddrMode<0>;
  92 def AddrMode1     : AddrMode<1>;
  93 def AddrMode2     : AddrMode<2>;
  94 def AddrMode3     : AddrMode<3>;
  95 def AddrMode4     : AddrMode<4>;
  96 def AddrMode5     : AddrMode<5>;
  97 def AddrMode6     : AddrMode<6>;
  98 def AddrModeT1_1  : AddrMode<7>;
  99 def AddrModeT1_2  : AddrMode<8>;
 100 def AddrModeT1_4  : AddrMode<9>;
 101 def AddrModeT1_s  : AddrMode<10>;
 102 def AddrModeT2_i12: AddrMode<11>;
 103 def AddrModeT2_i8 : AddrMode<12>;
 104 def AddrModeT2_so : AddrMode<13>;
 105 def AddrModeT2_pc : AddrMode<14>;
 106 def AddrModeT2_i8s4 : AddrMode<15>;
 107
 108 // Instruction size.
 109 class SizeFlagVal<bits<3> val> {
 110   bits<3> Value = val;
 111 }
 112 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 113 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 114 def Size8Bytes   : SizeFlagVal<2>;
 115 def Size4Bytes   : SizeFlagVal<3>;
 116 def Size2Bytes   : SizeFlagVal<4>;
 117
 118 // Load / store index mode.
 119 class IndexMode<bits<2> val> {
 120   bits<2> Value = val;
 121 }
 122 def IndexModeNone : IndexMode<0>;
 123 def IndexModePre  : IndexMode<1>;
 124 def IndexModePost : IndexMode<2>;
 125 def IndexModeUpd  : IndexMode<3>;
 126
 127 // Instruction execution domain.
 128 class Domain<bits<2> val> {
 129   bits<2> Value = val;
 130 }
 131 def GenericDomain : Domain<0>;
 132 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 133 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 134 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 135
 136 //===----------------------------------------------------------------------===//
 137
 138 // ARM special operands.
 139 //
 140
 141 def CondCodeOperand : AsmOperandClass {
 142   let Name = "CondCode";
 143   let SuperClasses = [];
 144 }
 145
 146 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 147 // register whose default is 0 (no register).
 148 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 149                                      (ops (i32 14), (i32 zero_reg))> {
 150   let PrintMethod = "printPredicateOperand";
 151   let ParserMatchClass = CondCodeOperand;
 152 }
 153
 154 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 155 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 156   let PrintMethod = "printSBitModifierOperand";
 157 }
 158
 159 // Same as cc_out except it defaults to setting CPSR.
 160 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 161   let PrintMethod = "printSBitModifierOperand";
 162 }
 163
 164 // ARM special operands for disassembly only.
 165 //
 166
 167 def cps_opt : Operand<i32> {
 168   let PrintMethod = "printCPSOptionOperand";
 169 }
 170
 171 def msr_mask : Operand<i32> {
 172   let PrintMethod = "printMSRMaskOperand";
 173 }
 174
 175 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 176 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 177 def neg_zero : Operand<i32> {
 178   let PrintMethod = "printNegZeroOperand";
 179 }
 180
 181 //===----------------------------------------------------------------------===//
 182
 183 // ARM Instruction templates.
 184 //
 185
 186 class InstTemplate<AddrMode am, SizeFlagVal sz, IndexMode im,
 187                    Format f, Domain d, string cstr, InstrItinClass itin>
 188   : Instruction {
 189   let Namespace = "ARM";
 190
 191   AddrMode AM = am;
 192   SizeFlagVal SZ = sz;
 193   IndexMode IM = im;
 194   bits<2> IndexModeBits = IM.Value;
 195   Format F = f;
 196   bits<6> Form = F.Value;
 197   Domain D = d;
 198   bit isUnaryDataProc = 0;
 199   bit canXformTo16Bit = 0;
 200
 201   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 202   let TSFlags{3-0}   = AM.Value;
 203   let TSFlags{6-4}   = SZ.Value;
 204   let TSFlags{8-7}   = IndexModeBits;
 205   let TSFlags{14-9}  = Form;
 206   let TSFlags{15}    = isUnaryDataProc;
 207   let TSFlags{16}    = canXformTo16Bit;
 208   let TSFlags{18-17} = D.Value;
 209
 210   let Constraints = cstr;
 211   let Itinerary = itin;
 212 }
 213
 214 class Encoding {
 215   field bits<32> Inst;
 216 }
 217
 218 class InstARM<AddrMode am, SizeFlagVal sz, IndexMode im,
 219               Format f, Domain d, string cstr, InstrItinClass itin>
 220   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding;
 221
 222 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 223 // on by adding flavors to specific instructions.
 224 class InstThumb<AddrMode am, SizeFlagVal sz, IndexMode im,
 225                 Format f, Domain d, string cstr, InstrItinClass itin>
 226   : InstTemplate<am, sz, im, f, d, cstr, itin>;
 227
 228 class PseudoInst<dag oops, dag iops, InstrItinClass itin,
 229                  string asm, list<dag> pattern>
 230   : InstARM<AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, GenericDomain,
 231             "", itin> {
 232   let OutOperandList = oops;
 233   let InOperandList = iops;
 234   let AsmString = asm;
 235   let Pattern = pattern;
 236 }
 237
 238 // Almost all ARM instructions are predicable.
 239 class I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 240         IndexMode im, Format f, InstrItinClass itin,
 241         string opc, string asm, string cstr,
 242         list<dag> pattern>
 243   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 244   let OutOperandList = oops;
 245   let InOperandList = !con(iops, (ins pred:$p));
 246   let AsmString = !strconcat(opc, !strconcat("${p}", asm));
 247   let Pattern = pattern;
 248   list<Predicate> Predicates = [IsARM];
 249 }
 250 // A few are not predicable
 251 class InoP<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 252            IndexMode im, Format f, InstrItinClass itin,
 253            string opc, string asm, string cstr,
 254            list<dag> pattern>
 255   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 256   let OutOperandList = oops;
 257   let InOperandList = iops;
 258   let AsmString = !strconcat(opc, asm);
 259   let Pattern = pattern;
 260   let isPredicable = 0;
 261   list<Predicate> Predicates = [IsARM];
 262 }
 263
 264 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 265 // operand since by default it's a zero register. It will become an implicit def
 266 // once it's "flipped".
 267 class sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 268          IndexMode im, Format f, InstrItinClass itin,
 269          string opc, string asm, string cstr,
 270          list<dag> pattern>
 271   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 272   let OutOperandList = oops;
 273   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 274   let AsmString = !strconcat(opc, !strconcat("${p}${s}", asm));
 275   let Pattern = pattern;
 276   list<Predicate> Predicates = [IsARM];
 277 }
 278
 279 // Special cases
 280 class XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 281          IndexMode im, Format f, InstrItinClass itin,
 282          string asm, string cstr, list<dag> pattern>
 283   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 284   let OutOperandList = oops;
 285   let InOperandList = iops;
 286   let AsmString = asm;
 287   let Pattern = pattern;
 288   list<Predicate> Predicates = [IsARM];
 289 }
 290
 291 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 292          string opc, string asm, list<dag> pattern>
 293   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 294       opc, asm, "", pattern>;
 295 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 296           string opc, string asm, list<dag> pattern>
 297   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 298        opc, asm, "", pattern>;
 299 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 300           string asm, list<dag> pattern>
 301   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 302        asm, "", pattern>;
 303 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 304             string opc, string asm, list<dag> pattern>
 305   : InoP<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 306          opc, asm, "", pattern>;
 307
 308 // Ctrl flow instructions
 309 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 310           string opc, string asm, list<dag> pattern>
 311   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 312       opc, asm, "", pattern> {
 313   let Inst{27-24} = opcod;
 314 }
 315 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 316            string asm, list<dag> pattern>
 317   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 318        asm, "", pattern> {
 319   let Inst{27-24} = opcod;
 320 }
 321 class ABXIx2<dag oops, dag iops, InstrItinClass itin,
 322              string asm, list<dag> pattern>
 323   : XI<oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, Pseudo, itin,
 324        asm, "", pattern>;
 325
 326 // BR_JT instructions
 327 class JTI<dag oops, dag iops, InstrItinClass itin,
 328           string asm, list<dag> pattern>
 329   : XI<oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BrMiscFrm, itin,
 330        asm, "", pattern>;
 331
 332
 333 // Atomic load/store instructions
 334
 335 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 336               string opc, string asm, list<dag> pattern>
 337   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 338       opc, asm, "", pattern> {
 339   let Inst{27-23} = 0b00011;
 340   let Inst{22-21} = opcod;
 341   let Inst{20} = 1;
 342   let Inst{11-0}  = 0b111110011111;
 343 }
 344 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 345               string opc, string asm, list<dag> pattern>
 346   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 347       opc, asm, "", pattern> {
 348   let Inst{27-23} = 0b00011;
 349   let Inst{22-21} = opcod;
 350   let Inst{20} = 0;
 351   let Inst{11-4}  = 0b11111001;
 352 }
 353
 354 // addrmode1 instructions
 355 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 356           string opc, string asm, list<dag> pattern>
 357   : I<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 358       opc, asm, "", pattern> {
 359   let Inst{24-21} = opcod;
 360   let Inst{27-26} = {0,0};
 361 }
 362 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 363            string opc, string asm, list<dag> pattern>
 364   : sI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 365        opc, asm, "", pattern> {
 366   let Inst{24-21} = opcod;
 367   let Inst{27-26} = {0,0};
 368 }
 369 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 370            string asm, list<dag> pattern>
 371   : XI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 372        asm, "", pattern> {
 373   let Inst{24-21} = opcod;
 374   let Inst{27-26} = {0,0};
 375 }
 376 class AI1x2<dag oops, dag iops, Format f, InstrItinClass itin,
 377             string opc, string asm, list<dag> pattern>
 378   : I<oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, itin,
 379       opc, asm, "", pattern>;
 380
 381
 382 // addrmode2 loads and stores
 383 class AI2<dag oops, dag iops, Format f, InstrItinClass itin,
 384           string opc, string asm, list<dag> pattern>
 385   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 386       opc, asm, "", pattern> {
 387   let Inst{27-26} = {0,1};
 388 }
 389
 390 // loads
 391 class AI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 392              string opc, string asm, list<dag> pattern>
 393   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 394       opc, asm, "", pattern> {
 395   let Inst{20}    = 1; // L bit
 396   let Inst{21}    = 0; // W bit
 397   let Inst{22}    = 0; // B bit
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 431
 432 // stores
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 443 class AXI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
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 463 class AXI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
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 473
 474 // Pre-indexed loads
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 485 class AI2ldbpr<dag oops, dag iops, Format f, InstrItinClass itin,
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 495
 496 // Pre-indexed stores
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 507 class AI2stbpr<dag oops, dag iops, Format f, InstrItinClass itin,
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 517
 518 // Post-indexed loads
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 539
 540 // Post-indexed stores
 541 class AI2stwpo<dag oops, dag iops, Format f, InstrItinClass itin,
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 551 class AI2stbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 552                string opc, string asm, string cstr, list<dag> pattern>
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 561
 562 // addrmode3 instructions
 563 class AI3<dag oops, dag iops, Format f, InstrItinClass itin,
 564           string opc, string asm, list<dag> pattern>
 565   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 566       opc, asm, "", pattern>;
 567 class AXI3<dag oops, dag iops, Format f, InstrItinClass itin,
 568            string asm, list<dag> pattern>
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 570        asm, "", pattern>;
 571
 572 // loads
 573 class AI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 574              string opc, string asm, list<dag> pattern>
 575   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 576       opc, asm, "", pattern> {
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 583   let Inst{24}    = 1; // P bit
 584   let Inst{27-25} = 0b000;
 585 }
 586 class AXI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 587               string asm, list<dag> pattern>
 588   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 589        asm, "", pattern> {
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 596   let Inst{24}    = 1; // P bit
 597 }
 598 class AI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 599               string opc, string asm, list<dag> pattern>
 600   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 601       opc, asm, "", pattern> {
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 610 }
 611 class AXI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 612                string asm, list<dag> pattern>
 613   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 614        asm, "", pattern> {
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 622 }
 623 class AI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 624               string opc, string asm, list<dag> pattern>
 625   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 626       opc, asm, "", pattern> {
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 635 }
 636 class AXI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 637                string asm, list<dag> pattern>
 638   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 639        asm, "", pattern> {
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 641   let Inst{5}     = 0; // H bit
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 643   let Inst{7}     = 1;
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 645   let Inst{21}    = 0; // W bit
 646   let Inst{24}    = 1; // P bit
 647 }
 648 class AI3ldd<dag oops, dag iops, Format f, InstrItinClass itin,
 649              string opc, string asm, list<dag> pattern>
 650   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 651       opc, asm, "", pattern> {
 652   let Inst{4}     = 1;
 653   let Inst{5}     = 0; // H bit
 654   let Inst{6}     = 1; // S bit
 655   let Inst{7}     = 1;
 656   let Inst{20}    = 0; // L bit
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 660 }
 661
 662 // stores
 663 class AI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 664              string opc, string asm, list<dag> pattern>
 665   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
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 675 }
 676 class AXI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 677               string asm, list<dag> pattern>
 678   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 679        asm, "", pattern> {
 680   let Inst{4}     = 1;
 681   let Inst{5}     = 1; // H bit
 682   let Inst{6}     = 0; // S bit
 683   let Inst{7}     = 1;
 684   let Inst{20}    = 0; // L bit
 685   let Inst{21}    = 0; // W bit
 686   let Inst{24}    = 1; // P bit
 687 }
 688 class AI3std<dag oops, dag iops, Format f, InstrItinClass itin,
 689              string opc, string asm, list<dag> pattern>
 690   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 691       opc, asm, "", pattern> {
 692   let Inst{4}     = 1;
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 694   let Inst{6}     = 1; // S bit
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 697   let Inst{21}    = 0; // W bit
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 699   let Inst{27-25} = 0b000;
 700 }
 701
 702 // Pre-indexed loads
 703 class AI3ldhpr<dag oops, dag iops, Format f, InstrItinClass itin,
 704                string opc, string asm, string cstr, list<dag> pattern>
 705   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 706       opc, asm, cstr, pattern> {
 707   let Inst{4}     = 1;
 708   let Inst{5}     = 1; // H bit
 709   let Inst{6}     = 0; // S bit
 710   let Inst{7}     = 1;
 711   let Inst{20}    = 1; // L bit
 712   let Inst{21}    = 1; // W bit
 713   let Inst{24}    = 1; // P bit
 714   let Inst{27-25} = 0b000;
 715 }
 716 class AI3ldshpr<dag oops, dag iops, Format f, InstrItinClass itin,
 717                 string opc, string asm, string cstr, list<dag> pattern>
 718   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 719       opc, asm, cstr, pattern> {
 720   let Inst{4}     = 1;
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 723   let Inst{7}     = 1;
 724   let Inst{20}    = 1; // L bit
 725   let Inst{21}    = 1; // W bit
 726   let Inst{24}    = 1; // P bit
 727   let Inst{27-25} = 0b000;
 728 }
 729 class AI3ldsbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 730                 string opc, string asm, string cstr, list<dag> pattern>
 731   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 732       opc, asm, cstr, pattern> {
 733   let Inst{4}     = 1;
 734   let Inst{5}     = 0; // H bit
 735   let Inst{6}     = 1; // S bit
 736   let Inst{7}     = 1;
 737   let Inst{20}    = 1; // L bit
 738   let Inst{21}    = 1; // W bit
 739   let Inst{24}    = 1; // P bit
 740   let Inst{27-25} = 0b000;
 741 }
 742 class AI3lddpr<dag oops, dag iops, Format f, InstrItinClass itin,
 743              string opc, string asm, string cstr, list<dag> pattern>
 744   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 745       opc, asm, cstr, pattern> {
 746   let Inst{4}     = 1;
 747   let Inst{5}     = 0; // H bit
 748   let Inst{6}     = 1; // S bit
 749   let Inst{7}     = 1;
 750   let Inst{20}    = 0; // L bit
 751   let Inst{21}    = 1; // W bit
 752   let Inst{24}    = 1; // P bit
 753   let Inst{27-25} = 0b000;
 754 }
 755
 756
 757 // Pre-indexed stores
 758 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 759                string opc, string asm, string cstr, list<dag> pattern>
 760   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 761       opc, asm, cstr, pattern> {
 762   let Inst{4}     = 1;
 763   let Inst{5}     = 1; // H bit
 764   let Inst{6}     = 0; // S bit
 765   let Inst{7}     = 1;
 766   let Inst{20}    = 0; // L bit
 767   let Inst{21}    = 1; // W bit
 768   let Inst{24}    = 1; // P bit
 769   let Inst{27-25} = 0b000;
 770 }
 771 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 772              string opc, string asm, string cstr, list<dag> pattern>
 773   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 774       opc, asm, cstr, pattern> {
 775   let Inst{4}     = 1;
 776   let Inst{5}     = 1; // H bit
 777   let Inst{6}     = 1; // S bit
 778   let Inst{7}     = 1;
 779   let Inst{20}    = 0; // L bit
 780   let Inst{21}    = 1; // W bit
 781   let Inst{24}    = 1; // P bit
 782   let Inst{27-25} = 0b000;
 783 }
 784
 785 // Post-indexed loads
 786 class AI3ldhpo<dag oops, dag iops, Format f, InstrItinClass itin,
 787                string opc, string asm, string cstr, list<dag> pattern>
 788   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 789       opc, asm, cstr,pattern> {
 790   let Inst{4}     = 1;
 791   let Inst{5}     = 1; // H bit
 792   let Inst{6}     = 0; // S bit
 793   let Inst{7}     = 1;
 794   let Inst{20}    = 1; // L bit
 795   let Inst{21}    = 0; // W bit
 796   let Inst{24}    = 0; // P bit
 797   let Inst{27-25} = 0b000;
 798 }
 799 class AI3ldshpo<dag oops, dag iops, Format f, InstrItinClass itin,
 800                 string opc, string asm, string cstr, list<dag> pattern>
 801   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 802       opc, asm, cstr,pattern> {
 803   let Inst{4}     = 1;
 804   let Inst{5}     = 1; // H bit
 805   let Inst{6}     = 1; // S bit
 806   let Inst{7}     = 1;
 807   let Inst{20}    = 1; // L bit
 808   let Inst{21}    = 0; // W bit
 809   let Inst{24}    = 0; // P bit
 810   let Inst{27-25} = 0b000;
 811 }
 812 class AI3ldsbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 813                 string opc, string asm, string cstr, list<dag> pattern>
 814   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 815       opc, asm, cstr,pattern> {
 816   let Inst{4}     = 1;
 817   let Inst{5}     = 0; // H bit
 818   let Inst{6}     = 1; // S bit
 819   let Inst{7}     = 1;
 820   let Inst{20}    = 1; // L bit
 821   let Inst{21}    = 0; // W bit
 822   let Inst{24}    = 0; // P bit
 823   let Inst{27-25} = 0b000;
 824 }
 825 class AI3lddpo<dag oops, dag iops, Format f, InstrItinClass itin,
 826              string opc, string asm, string cstr, list<dag> pattern>
 827   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 828       opc, asm, cstr, pattern> {
 829   let Inst{4}     = 1;
 830   let Inst{5}     = 0; // H bit
 831   let Inst{6}     = 1; // S bit
 832   let Inst{7}     = 1;
 833   let Inst{20}    = 0; // L bit
 834   let Inst{21}    = 0; // W bit
 835   let Inst{24}    = 0; // P bit
 836   let Inst{27-25} = 0b000;
 837 }
 838
 839 // Post-indexed stores
 840 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 841                string opc, string asm, string cstr, list<dag> pattern>
 842   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 843       opc, asm, cstr,pattern> {
 844   let Inst{4}     = 1;
 845   let Inst{5}     = 1; // H bit
 846   let Inst{6}     = 0; // S bit
 847   let Inst{7}     = 1;
 848   let Inst{20}    = 0; // L bit
 849   let Inst{21}    = 0; // W bit
 850   let Inst{24}    = 0; // P bit
 851   let Inst{27-25} = 0b000;
 852 }
 853 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 854              string opc, string asm, string cstr, list<dag> pattern>
 855   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 856       opc, asm, cstr, pattern> {
 857   let Inst{4}     = 1;
 858   let Inst{5}     = 1; // H bit
 859   let Inst{6}     = 1; // S bit
 860   let Inst{7}     = 1;
 861   let Inst{20}    = 0; // L bit
 862   let Inst{21}    = 0; // W bit
 863   let Inst{24}    = 0; // P bit
 864   let Inst{27-25} = 0b000;
 865 }
 866
 867 // addrmode4 instructions
 868 class AXI4ld<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 869              string asm, string cstr, list<dag> pattern>
 870   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 871        asm, cstr, pattern> {
 872   let Inst{20}    = 1; // L bit
 873   let Inst{22}    = 0; // S bit
 874   let Inst{27-25} = 0b100;
 875 }
 876 class AXI4st<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 877              string asm, string cstr, list<dag> pattern>
 878   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 879        asm, cstr, pattern> {
 880   let Inst{20}    = 0; // L bit
 881   let Inst{22}    = 0; // S bit
 882   let Inst{27-25} = 0b100;
 883 }
 884
 885 // Unsigned multiply, multiply-accumulate instructions.
 886 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 887              string opc, string asm, list<dag> pattern>
 888   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 889       opc, asm, "", pattern> {
 890   let Inst{7-4}   = 0b1001;
 891   let Inst{20}    = 0; // S bit
 892   let Inst{27-21} = opcod;
 893 }
 894 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 895               string opc, string asm, list<dag> pattern>
 896   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 897        opc, asm, "", pattern> {
 898   let Inst{7-4}   = 0b1001;
 899   let Inst{27-21} = opcod;
 900 }
 901
 902 // Most significant word multiply
 903 class AMul2I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 904              string opc, string asm, list<dag> pattern>
 905   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 906       opc, asm, "", pattern> {
 907   let Inst{7-4}   = 0b1001;
 908   let Inst{20}    = 1;
 909   let Inst{27-21} = opcod;
 910 }
 911
 912 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
 913 class AMulxyI<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 914               string opc, string asm, list<dag> pattern>
 915   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 916       opc, asm, "", pattern> {
 917   let Inst{4}     = 0;
 918   let Inst{7}     = 1;
 919   let Inst{20}    = 0;
 920   let Inst{27-21} = opcod;
 921 }
 922
 923 // Extend instructions.
 924 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
 925             string opc, string asm, list<dag> pattern>
 926   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ExtFrm, itin,
 927       opc, asm, "", pattern> {
 928   let Inst{7-4}   = 0b0111;
 929   let Inst{27-20} = opcod;
 930 }
 931
 932 // Misc Arithmetic instructions.
 933 class AMiscA1I<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
 934                string opc, string asm, list<dag> pattern>
 935   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 936       opc, asm, "", pattern> {
 937   let Inst{27-20} = opcod;
 938 }
 939
 940 //===----------------------------------------------------------------------===//
 941
 942 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
 943 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
 944   list<Predicate> Predicates = [IsARM];
 945 }
 946 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
 947   list<Predicate> Predicates = [IsARM, HasV5TE];
 948 }
 949 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
 950   list<Predicate> Predicates = [IsARM, HasV6];
 951 }
 952
 953 //===----------------------------------------------------------------------===//
 954 //
 955 // Thumb Instruction Format Definitions.
 956 //
 957
 958 // TI - Thumb instruction.
 959
 960 class ThumbI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 961              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 962   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 963   let OutOperandList = oops;
 964   let InOperandList = iops;
 965   let AsmString = asm;
 966   let Pattern = pattern;
 967   list<Predicate> Predicates = [IsThumb];
 968 }
 969
 970 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
 971   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
 972
 973 // Two-address instructions
 974 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
 975           list<dag> pattern>
 976   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "$lhs = $dst",
 977            pattern>;
 978
 979 // tBL, tBX 32-bit instructions
 980 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
 981            dag oops, dag iops, InstrItinClass itin, string asm,
 982            list<dag> pattern>
 983     : ThumbI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>,
 984       Encoding {
 985   let Inst{31-27} = opcod1;
 986   let Inst{15-14} = opcod2;
 987   let Inst{12} = opcod3;
 988 }
 989
 990 // BR_JT instructions
 991 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
 992            list<dag> pattern>
 993   : ThumbI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
 994
 995 // Thumb1 only
 996 class Thumb1I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 997               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 998   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 999   let OutOperandList = oops;
1000   let InOperandList = iops;
1001   let AsmString = asm;
1002   let Pattern = pattern;
1003   list<Predicate> Predicates = [IsThumb1Only];
1004 }
1005
1006 class T1I<dag oops, dag iops, InstrItinClass itin,
1007           string asm, list<dag> pattern>
1008   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1009 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
1010             string asm, list<dag> pattern>
1011   : Thumb1I<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1012 class T1JTI<dag oops, dag iops, InstrItinClass itin,
1013             string asm, list<dag> pattern>
1014   : Thumb1I<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1015
1016 // Two-address instructions
1017 class T1It<dag oops, dag iops, InstrItinClass itin,
1018            string asm, string cstr, list<dag> pattern>
1019   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin,
1020             asm, cstr, pattern>;
1021
1022 // Thumb1 instruction that can either be predicated or set CPSR.
1023 class Thumb1sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1024                InstrItinClass itin,
1025                string opc, string asm, string cstr, list<dag> pattern>
1026   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1027   let OutOperandList = !con(oops, (outs s_cc_out:$s));
1028   let InOperandList = !con(iops, (ins pred:$p));
1029   let AsmString = !strconcat(opc, !strconcat("${s}${p}", asm));
1030   let Pattern = pattern;
1031   list<Predicate> Predicates = [IsThumb1Only];
1032 }
1033
1034 class T1sI<dag oops, dag iops, InstrItinClass itin,
1035            string opc, string asm, list<dag> pattern>
1036   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1037
1038 // Two-address instructions
1039 class T1sIt<dag oops, dag iops, InstrItinClass itin,
1040             string opc, string asm, list<dag> pattern>
1041   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1042              "$lhs = $dst", pattern>;
1043
1044 // Thumb1 instruction that can be predicated.
1045 class Thumb1pI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1046                InstrItinClass itin,
1047                string opc, string asm, string cstr, list<dag> pattern>
1048   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1049   let OutOperandList = oops;
1050   let InOperandList = !con(iops, (ins pred:$p));
1051   let AsmString = !strconcat(opc, !strconcat("${p}", asm));
1052   let Pattern = pattern;
1053   list<Predicate> Predicates = [IsThumb1Only];
1054 }
1055
1056 class T1pI<dag oops, dag iops, InstrItinClass itin,
1057            string opc, string asm, list<dag> pattern>
1058   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1059
1060 // Two-address instructions
1061 class T1pIt<dag oops, dag iops, InstrItinClass itin,
1062             string opc, string asm, list<dag> pattern>
1063   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1064              "$lhs = $dst", pattern>;
1065
1066 class T1pI1<dag oops, dag iops, InstrItinClass itin,
1067             string opc, string asm, list<dag> pattern>
1068   : Thumb1pI<oops, iops, AddrModeT1_1, Size2Bytes, itin, opc, asm, "", pattern>;
1069 class T1pI2<dag oops, dag iops, InstrItinClass itin,
1070             string opc, string asm, list<dag> pattern>
1071   : Thumb1pI<oops, iops, AddrModeT1_2, Size2Bytes, itin, opc, asm, "", pattern>;
1072 class T1pI4<dag oops, dag iops, InstrItinClass itin,
1073             string opc, string asm, list<dag> pattern>
1074   : Thumb1pI<oops, iops, AddrModeT1_4, Size2Bytes, itin, opc, asm, "", pattern>;
1075 class T1pIs<dag oops, dag iops,
1076             InstrItinClass itin, string opc, string asm, list<dag> pattern>
1077   : Thumb1pI<oops, iops, AddrModeT1_s, Size2Bytes, itin, opc, asm, "", pattern>;
1078
1079 class Encoding16 : Encoding {
1080   let Inst{31-16} = 0x0000;
1081 }
1082
1083 // A6.2 16-bit Thumb instruction encoding
1084 class T1Encoding<bits<6> opcode> : Encoding16 {
1085   let Inst{15-10} = opcode;
1086 }
1087
1088 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
1089 class T1General<bits<5> opcode> : Encoding16 {
1090   let Inst{15-14} = 0b00;
1091   let Inst{13-9} = opcode;
1092 }
1093
1094 // A6.2.2 Data-processing encoding.
1095 class T1DataProcessing<bits<4> opcode> : Encoding16 {
1096   let Inst{15-10} = 0b010000;
1097   let Inst{9-6} = opcode;
1098 }
1099
1100 // A6.2.3 Special data instructions and branch and exchange encoding.
1101 class T1Special<bits<4> opcode> : Encoding16 {
1102   let Inst{15-10} = 0b010001;
1103   let Inst{9-6} = opcode;
1104 }
1105
1106 // A6.2.4 Load/store single data item encoding.
1107 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
1108   let Inst{15-12} = opA;
1109   let Inst{11-9} = opB;
1110 }
1111 class T1LdSt<bits<3> opB> : T1LoadStore<0b0101, opB>;
1112 class T1LdSt4Imm<bits<3> opB> : T1LoadStore<0b0110, opB>; // Immediate, 4 bytes
1113 class T1LdSt1Imm<bits<3> opB> : T1LoadStore<0b0111, opB>; // Immediate, 1 byte
1114 class T1LdSt2Imm<bits<3> opB> : T1LoadStore<0b1000, opB>; // Immediate, 2 bytes
1115 class T1LdStSP<bits<3> opB> : T1LoadStore<0b1001, opB>;   // SP relative
1116
1117 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1118 class T1Misc<bits<7> opcode> : Encoding16 {
1119   let Inst{15-12} = 0b1011;
1120   let Inst{11-5} = opcode;
1121 }
1122
1123 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1124 class Thumb2I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1125               InstrItinClass itin,
1126               string opc, string asm, string cstr, list<dag> pattern>
1127   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1128   let OutOperandList = oops;
1129   let InOperandList = !con(iops, (ins pred:$p));
1130   let AsmString = !strconcat(opc, !strconcat("${p}", asm));
1131   let Pattern = pattern;
1132   list<Predicate> Predicates = [IsThumb2];
1133 }
1134
1135 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as
1136 // an input operand since by default it's a zero register. It will
1137 // become an implicit def once it's "flipped".
1138 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1139 // more consistent.
1140 class Thumb2sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1141                InstrItinClass itin,
1142                string opc, string asm, string cstr, list<dag> pattern>
1143   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1144   let OutOperandList = oops;
1145   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1146   let AsmString = !strconcat(opc, !strconcat("${s}${p}", asm));
1147   let Pattern = pattern;
1148   list<Predicate> Predicates = [IsThumb2];
1149 }
1150
1151 // Same as Thumb2sI except it does modify CPSR. Note it's modeled as an input
1152 // operand since by default it's a zero register. It will become an implicit def
1153 // once it's "flipped".
1154 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1155 // more consistent.
1156 class Thumb2sI_cpsr<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1157                     InstrItinClass itin,
1158                     string opc, string asm, string cstr, list<dag> pattern>
1159   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1160   let OutOperandList = oops;
1161   let InOperandList = !con(iops, (ins pred:$p, s_cc_out:$s));
1162   let AsmString = !strconcat(opc, !strconcat("${s}${p}", asm));
1163   let Pattern = pattern;
1164   list<Predicate> Predicates = [IsThumb2];
1165 }
1166
1167 // Special cases
1168 class Thumb2XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1169                InstrItinClass itin,
1170                string asm, string cstr, list<dag> pattern>
1171   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1172   let OutOperandList = oops;
1173   let InOperandList = iops;
1174   let AsmString = asm;
1175   let Pattern = pattern;
1176   list<Predicate> Predicates = [IsThumb2];
1177 }
1178
1179 class ThumbXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1180               InstrItinClass itin,
1181               string asm, string cstr, list<dag> pattern>
1182   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1183   let OutOperandList = oops;
1184   let InOperandList = iops;
1185   let AsmString = asm;
1186   let Pattern = pattern;
1187   list<Predicate> Predicates = [IsThumb1Only];
1188 }
1189
1190 class T2I<dag oops, dag iops, InstrItinClass itin,
1191           string opc, string asm, list<dag> pattern>
1192   : Thumb2I<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1193 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1194              string opc, string asm, list<dag> pattern>
1195   : Thumb2I<oops, iops, AddrModeT2_i12, Size4Bytes, itin, opc, asm, "",pattern>;
1196 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1197             string opc, string asm, list<dag> pattern>
1198   : Thumb2I<oops, iops, AddrModeT2_i8, Size4Bytes, itin, opc, asm, "", pattern>;
1199 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1200             string opc, string asm, list<dag> pattern>
1201   : Thumb2I<oops, iops, AddrModeT2_so, Size4Bytes, itin, opc, asm, "", pattern>;
1202 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1203             string opc, string asm, list<dag> pattern>
1204   : Thumb2I<oops, iops, AddrModeT2_pc, Size4Bytes, itin, opc, asm, "", pattern>;
1205 class T2Ii8s4<bit P, bit W, bit load, dag oops, dag iops, InstrItinClass itin,
1206               string opc, string asm, list<dag> pattern>
1207   : Thumb2I<oops, iops, AddrModeT2_i8s4, Size4Bytes, itin, opc, asm, "",
1208             pattern> {
1209   let Inst{31-27} = 0b11101;
1210   let Inst{26-25} = 0b00;
1211   let Inst{24} = P;
1212   let Inst{23} = ?; // The U bit.
1213   let Inst{22} = 1;
1214   let Inst{21} = W;
1215   let Inst{20} = load;
1216 }
1217
1218 class T2sI<dag oops, dag iops, InstrItinClass itin,
1219            string opc, string asm, list<dag> pattern>
1220   : Thumb2sI<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1221
1222 class T2sI_cpsr<dag oops, dag iops, InstrItinClass itin,
1223                 string opc, string asm, list<dag> pattern>
1224   : Thumb2sI_cpsr<oops, iops, AddrModeNone, Size4Bytes, itin, opc,
1225                   asm, "", pattern>;
1226
1227 class T2XI<dag oops, dag iops, InstrItinClass itin,
1228            string asm, list<dag> pattern>
1229   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1230 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1231             string asm, list<dag> pattern>
1232   : Thumb2XI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1233
1234 class T2Ix2<dag oops, dag iops, InstrItinClass itin,
1235             string opc, string asm, list<dag> pattern>
1236   : Thumb2I<oops, iops, AddrModeNone, Size8Bytes, itin, opc, asm, "", pattern>;
1237
1238 // Two-address instructions
1239 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1240             string asm, string cstr, list<dag> pattern>
1241   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, cstr, pattern>;
1242
1243 // T2Iidxldst - Thumb2 indexed load / store instructions.
1244 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1245                  dag oops, dag iops,
1246                  AddrMode am, IndexMode im, InstrItinClass itin,
1247                  string opc, string asm, string cstr, list<dag> pattern>
1248   : InstARM<am, Size4Bytes, im, ThumbFrm, GenericDomain, cstr, itin> {
1249   let OutOperandList = oops;
1250   let InOperandList = !con(iops, (ins pred:$p));
1251   let AsmString = !strconcat(opc, !strconcat("${p}", asm));
1252   let Pattern = pattern;
1253   list<Predicate> Predicates = [IsThumb2];
1254   let Inst{31-27} = 0b11111;
1255   let Inst{26-25} = 0b00;
1256   let Inst{24} = signed;
1257   let Inst{23} = 0;
1258   let Inst{22-21} = opcod;
1259   let Inst{20} = load;
1260   let Inst{11} = 1;
1261   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1262   let Inst{10} = pre; // The P bit.
1263   let Inst{8} = 1; // The W bit.
1264 }
1265
1266 // Helper class for disassembly only
1267 // A6.3.16 & A6.3.17
1268 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1269 class T2I_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops, dag iops,
1270              InstrItinClass itin, string opc, string asm, list<dag> pattern>
1271   : T2I<oops, iops, itin, opc, asm, pattern> {
1272   let Inst{31-27} = 0b11111;
1273   let Inst{26-24} = 0b011;
1274   let Inst{23} = long;
1275   let Inst{22-20} = op22_20;
1276   let Inst{7-4} = op7_4;
1277 }
1278
1279 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1280 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1281   list<Predicate> Predicates = [IsThumb1Only, HasV5T];
1282 }
1283
1284 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1285 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1286   list<Predicate> Predicates = [IsThumb1Only];
1287 }
1288
1289 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1290 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1291   list<Predicate> Predicates = [IsThumb2];
1292 }
1293
1294 //===----------------------------------------------------------------------===//
1295
1296 //===----------------------------------------------------------------------===//
1297 // ARM VFP Instruction templates.
1298 //
1299
1300 // Almost all VFP instructions are predicable.
1301 class VFPI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1302            IndexMode im, Format f, InstrItinClass itin,
1303            string opc, string asm, string cstr, list<dag> pattern>
1304   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1305   let OutOperandList = oops;
1306   let InOperandList = !con(iops, (ins pred:$p));
1307   let AsmString = !strconcat(opc, !strconcat("${p}", asm));
1308   let Pattern = pattern;
1309   list<Predicate> Predicates = [HasVFP2];
1310 }
1311
1312 // Special cases
1313 class VFPXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1314             IndexMode im, Format f, InstrItinClass itin,
1315             string asm, string cstr, list<dag> pattern>
1316   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1317   let OutOperandList = oops;
1318   let InOperandList = iops;
1319   let AsmString = asm;
1320   let Pattern = pattern;
1321   list<Predicate> Predicates = [HasVFP2];
1322 }
1323
1324 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1325             string opc, string asm, list<dag> pattern>
1326   : VFPI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
1327          opc, asm, "", pattern>;
1328
1329 // ARM VFP addrmode5 loads and stores
1330 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1331            InstrItinClass itin,
1332            string opc, string asm, list<dag> pattern>
1333   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1334          VFPLdStFrm, itin, opc, asm, "", pattern> {
1335   // TODO: Mark the instructions with the appropriate subtarget info.
1336   let Inst{27-24} = opcod1;
1337   let Inst{21-20} = opcod2;
1338   let Inst{11-8}  = 0b1011;
1339
1340   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1341   let D = VFPNeonDomain;
1342 }
1343
1344 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1345            InstrItinClass itin,
1346            string opc, string asm, list<dag> pattern>
1347   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1348          VFPLdStFrm, itin, opc, asm, "", pattern> {
1349   // TODO: Mark the instructions with the appropriate subtarget info.
1350   let Inst{27-24} = opcod1;
1351   let Inst{21-20} = opcod2;
1352   let Inst{11-8}  = 0b1010;
1353 }
1354
1355 // Load / store multiple
1356 class AXDI5<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1357             string asm, string cstr, list<dag> pattern>
1358   : VFPXI<oops, iops, AddrMode5, Size4Bytes, im,
1359           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1360   // TODO: Mark the instructions with the appropriate subtarget info.
1361   let Inst{27-25} = 0b110;
1362   let Inst{11-8}  = 0b1011;
1363
1364   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1365   let D = VFPNeonDomain;
1366 }
1367
1368 class AXSI5<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1369             string asm, string cstr, list<dag> pattern>
1370   : VFPXI<oops, iops, AddrMode5, Size4Bytes, im,
1371           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1372   // TODO: Mark the instructions with the appropriate subtarget info.
1373   let Inst{27-25} = 0b110;
1374   let Inst{11-8}  = 0b1010;
1375 }
1376
1377 // Double precision, unary
1378 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1379            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1380            string asm, list<dag> pattern>
1381   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1382   let Inst{27-23} = opcod1;
1383   let Inst{21-20} = opcod2;
1384   let Inst{19-16} = opcod3;
1385   let Inst{11-8}  = 0b1011;
1386   let Inst{7-6}   = opcod4;
1387   let Inst{4}     = opcod5;
1388 }
1389
1390 // Double precision, binary
1391 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1392            dag iops, InstrItinClass itin, string opc, string asm,
1393            list<dag> pattern>
1394   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1395   let Inst{27-23} = opcod1;
1396   let Inst{21-20} = opcod2;
1397   let Inst{11-8}  = 0b1011;
1398   let Inst{6} = op6;
1399   let Inst{4} = op4;
1400 }
1401
1402 // Double precision, binary, VML[AS] (for additional predicate)
1403 class ADbI_vmlX<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1404            dag iops, InstrItinClass itin, string opc, string asm,
1405            list<dag> pattern>
1406   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1407   let Inst{27-23} = opcod1;
1408   let Inst{21-20} = opcod2;
1409   let Inst{11-8}  = 0b1011;
1410   let Inst{6} = op6;
1411   let Inst{4} = op4;
1412   list<Predicate> Predicates = [HasVFP2, UseVMLx];
1413 }
1414
1415
1416 // Single precision, unary
1417 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1418            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1419            string asm, list<dag> pattern>
1420   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1421   let Inst{27-23} = opcod1;
1422   let Inst{21-20} = opcod2;
1423   let Inst{19-16} = opcod3;
1424   let Inst{11-8}  = 0b1010;
1425   let Inst{7-6}   = opcod4;
1426   let Inst{4}     = opcod5;
1427 }
1428
1429 // Single precision unary, if no NEON
1430 // Same as ASuI except not available if NEON is enabled
1431 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1432             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1433             string asm, list<dag> pattern>
1434   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1435          pattern> {
1436   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1437 }
1438
1439 // Single precision, binary
1440 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1441            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1442   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1443   let Inst{27-23} = opcod1;
1444   let Inst{21-20} = opcod2;
1445   let Inst{11-8}  = 0b1010;
1446   let Inst{6} = op6;
1447   let Inst{4} = op4;
1448 }
1449
1450 // Single precision binary, if no NEON
1451 // Same as ASbI except not available if NEON is enabled
1452 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1453             dag iops, InstrItinClass itin, string opc, string asm,
1454             list<dag> pattern>
1455   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1456   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1457 }
1458
1459 // VFP conversion instructions
1460 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1461                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1462                list<dag> pattern>
1463   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1464   let Inst{27-23} = opcod1;
1465   let Inst{21-20} = opcod2;
1466   let Inst{19-16} = opcod3;
1467   let Inst{11-8}  = opcod4;
1468   let Inst{6}     = 1;
1469   let Inst{4}     = 0;
1470 }
1471
1472 // VFP conversion between floating-point and fixed-point
1473 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1474                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1475                 list<dag> pattern>
1476   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1477   // size (fixed-point number): sx == 0 ? 16 : 32
1478   let Inst{7} = op5; // sx
1479 }
1480
1481 // VFP conversion instructions, if no NEON
1482 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1483                 dag oops, dag iops, InstrItinClass itin,
1484                 string opc, string asm, list<dag> pattern>
1485   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1486              pattern> {
1487   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1488 }
1489
1490 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1491                InstrItinClass itin,
1492                string opc, string asm, list<dag> pattern>
1493   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1494   let Inst{27-20} = opcod1;
1495   let Inst{11-8}  = opcod2;
1496   let Inst{4}     = 1;
1497 }
1498
1499 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1500                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1501   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1502
1503 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1504                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1505   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1506
1507 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1508                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1509   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1510
1511 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1512                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1513   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1514
1515 //===----------------------------------------------------------------------===//
1516
1517 //===----------------------------------------------------------------------===//
1518 // ARM NEON Instruction templates.
1519 //
1520
1521 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1522             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1523             list<dag> pattern>
1524   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1525   let OutOperandList = oops;
1526   let InOperandList = !con(iops, (ins pred:$p));
1527   let AsmString = !strconcat(
1528                      !strconcat(!strconcat(opc, "${p}"), !strconcat(".", dt)),
1529                      !strconcat("\t", asm));
1530   let Pattern = pattern;
1531   list<Predicate> Predicates = [HasNEON];
1532 }
1533
1534 // Same as NeonI except it does not have a "data type" specifier.
1535 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1536              InstrItinClass itin, string opc, string asm, string cstr,
1537              list<dag> pattern>
1538   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1539   let OutOperandList = oops;
1540   let InOperandList = !con(iops, (ins pred:$p));
1541   let AsmString = !strconcat(!strconcat(opc, "${p}"), !strconcat("\t", asm));
1542   let Pattern = pattern;
1543   list<Predicate> Predicates = [HasNEON];
1544 }
1545
1546 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1547             dag oops, dag iops, InstrItinClass itin,
1548             string opc, string dt, string asm, string cstr, list<dag> pattern>
1549   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1550           cstr, pattern> {
1551   let Inst{31-24} = 0b11110100;
1552   let Inst{23} = op23;
1553   let Inst{21-20} = op21_20;
1554   let Inst{11-8} = op11_8;
1555   let Inst{7-4} = op7_4;
1556 }
1557
1558 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1559   : InstARM<AddrMode6, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1560             itin> {
1561   let OutOperandList = oops;
1562   let InOperandList = !con(iops, (ins pred:$p));
1563   list<Predicate> Predicates = [HasNEON];
1564 }
1565
1566 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1567              string opc, string dt, string asm, string cstr, list<dag> pattern>
1568   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1569           pattern> {
1570   let Inst{31-25} = 0b1111001;
1571 }
1572
1573 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1574               string opc, string asm, string cstr, list<dag> pattern>
1575   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1576            cstr, pattern> {
1577   let Inst{31-25} = 0b1111001;
1578 }
1579
1580 // NEON "one register and a modified immediate" format.
1581 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1582                bit op5, bit op4,
1583                dag oops, dag iops, InstrItinClass itin,
1584                string opc, string dt, string asm, string cstr,
1585                list<dag> pattern>
1586   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1587   let Inst{23} = op23;
1588   let Inst{21-19} = op21_19;
1589   let Inst{11-8} = op11_8;
1590   let Inst{7} = op7;
1591   let Inst{6} = op6;
1592   let Inst{5} = op5;
1593   let Inst{4} = op4;
1594 }
1595
1596 // NEON 2 vector register format.
1597 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1598           bits<5> op11_7, bit op6, bit op4,
1599           dag oops, dag iops, InstrItinClass itin,
1600           string opc, string dt, string asm, string cstr, list<dag> pattern>
1601   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1602   let Inst{24-23} = op24_23;
1603   let Inst{21-20} = op21_20;
1604   let Inst{19-18} = op19_18;
1605   let Inst{17-16} = op17_16;
1606   let Inst{11-7} = op11_7;
1607   let Inst{6} = op6;
1608   let Inst{4} = op4;
1609 }
1610
1611 // Same as N2V except it doesn't have a datatype suffix.
1612 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1613            bits<5> op11_7, bit op6, bit op4,
1614            dag oops, dag iops, InstrItinClass itin,
1615            string opc, string asm, string cstr, list<dag> pattern>
1616   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1617   let Inst{24-23} = op24_23;
1618   let Inst{21-20} = op21_20;
1619   let Inst{19-18} = op19_18;
1620   let Inst{17-16} = op17_16;
1621   let Inst{11-7} = op11_7;
1622   let Inst{6} = op6;
1623   let Inst{4} = op4;
1624 }
1625
1626 // NEON 2 vector register with immediate.
1627 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1628              dag oops, dag iops, Format f, InstrItinClass itin,
1629              string opc, string dt, string asm, string cstr, list<dag> pattern>
1630   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1631   let Inst{24} = op24;
1632   let Inst{23} = op23;
1633   let Inst{11-8} = op11_8;
1634   let Inst{7} = op7;
1635   let Inst{6} = op6;
1636   let Inst{4} = op4;
1637 }
1638
1639 // NEON 3 vector register format.
1640 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1641           dag oops, dag iops, Format f, InstrItinClass itin,
1642           string opc, string dt, string asm, string cstr, list<dag> pattern>
1643   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1644   let Inst{24} = op24;
1645   let Inst{23} = op23;
1646   let Inst{21-20} = op21_20;
1647   let Inst{11-8} = op11_8;
1648   let Inst{6} = op6;
1649   let Inst{4} = op4;
1650 }
1651
1652 // Same as N3V except it doesn't have a data type suffix.
1653 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1654            bit op4,
1655            dag oops, dag iops, Format f, InstrItinClass itin,
1656            string opc, string asm, string cstr, list<dag> pattern>
1657   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1658   let Inst{24} = op24;
1659   let Inst{23} = op23;
1660   let Inst{21-20} = op21_20;
1661   let Inst{11-8} = op11_8;
1662   let Inst{6} = op6;
1663   let Inst{4} = op4;
1664 }
1665
1666 // NEON VMOVs between scalar and core registers.
1667 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1668                dag oops, dag iops, Format f, InstrItinClass itin,
1669                string opc, string dt, string asm, list<dag> pattern>
1670   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, f, GenericDomain,
1671             "", itin> {
1672   let Inst{27-20} = opcod1;
1673   let Inst{11-8} = opcod2;
1674   let Inst{6-5} = opcod3;
1675   let Inst{4} = 1;
1676
1677   let OutOperandList = oops;
1678   let InOperandList = !con(iops, (ins pred:$p));
1679   let AsmString = !strconcat(
1680                      !strconcat(!strconcat(opc, "${p}"), !strconcat(".", dt)),
1681                      !strconcat("\t", asm));
1682   let Pattern = pattern;
1683   list<Predicate> Predicates = [HasNEON];
1684 }
1685 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1686                 dag oops, dag iops, InstrItinClass itin,
1687                 string opc, string dt, string asm, list<dag> pattern>
1688   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
1689              opc, dt, asm, pattern>;
1690 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1691                 dag oops, dag iops, InstrItinClass itin,
1692                 string opc, string dt, string asm, list<dag> pattern>
1693   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
1694              opc, dt, asm, pattern>;
1695 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1696             dag oops, dag iops, InstrItinClass itin,
1697             string opc, string dt, string asm, list<dag> pattern>
1698   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
1699              opc, dt, asm, pattern>;
1700
1701 // Vector Duplicate Lane (from scalar to all elements)
1702 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
1703                 InstrItinClass itin, string opc, string dt, string asm,
1704                 list<dag> pattern>
1705   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
1706   let Inst{24-23} = 0b11;
1707   let Inst{21-20} = 0b11;
1708   let Inst{19-16} = op19_16;
1709   let Inst{11-7} = 0b11000;
1710   let Inst{6} = op6;
1711   let Inst{4} = 0;
1712 }
1713
1714 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
1715 // for single-precision FP.
1716 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
1717   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
1718 }