lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // the instruction has a Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // Addressing mode.
  88 class AddrMode<bits<5> val> {
  89   bits<5> Value = val;
  90 }
  91 def AddrModeNone    : AddrMode<0>;
  92 def AddrMode1       : AddrMode<1>;
  93 def AddrMode2       : AddrMode<2>;
  94 def AddrMode3       : AddrMode<3>;
  95 def AddrMode4       : AddrMode<4>;
  96 def AddrMode5       : AddrMode<5>;
  97 def AddrMode6       : AddrMode<6>;
  98 def AddrModeT1_1    : AddrMode<7>;
  99 def AddrModeT1_2    : AddrMode<8>;
 100 def AddrModeT1_4    : AddrMode<9>;
 101 def AddrModeT1_s    : AddrMode<10>;
 102 def AddrModeT2_i12  : AddrMode<11>;
 103 def AddrModeT2_i8   : AddrMode<12>;
 104 def AddrModeT2_so   : AddrMode<13>;
 105 def AddrModeT2_pc   : AddrMode<14>;
 106 def AddrModeT2_i8s4 : AddrMode<15>;
 107 def AddrMode_i12    : AddrMode<16>;
 108
 109 // Instruction size.
 110 class SizeFlagVal<bits<3> val> {
 111   bits<3> Value = val;
 112 }
 113 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 114 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 115 def Size8Bytes   : SizeFlagVal<2>;
 116 def Size4Bytes   : SizeFlagVal<3>;
 117 def Size2Bytes   : SizeFlagVal<4>;
 118
 119 // Load / store index mode.
 120 class IndexMode<bits<2> val> {
 121   bits<2> Value = val;
 122 }
 123 def IndexModeNone : IndexMode<0>;
 124 def IndexModePre  : IndexMode<1>;
 125 def IndexModePost : IndexMode<2>;
 126 def IndexModeUpd  : IndexMode<3>;
 127
 128 // Instruction execution domain.
 129 class Domain<bits<2> val> {
 130   bits<2> Value = val;
 131 }
 132 def GenericDomain : Domain<0>;
 133 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 134 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 135 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 136
 137 //===----------------------------------------------------------------------===//
 138
 139 // ARM special operands.
 140 //
 141
 142 def CondCodeOperand : AsmOperandClass {
 143   let Name = "CondCode";
 144   let SuperClasses = [];
 145 }
 146
 147 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 148 // register whose default is 0 (no register).
 149 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 150                                      (ops (i32 14), (i32 zero_reg))> {
 151   let PrintMethod = "printPredicateOperand";
 152   let ParserMatchClass = CondCodeOperand;
 153 }
 154
 155 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 156 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 157   string EncoderMethod = "getCCOutOpValue";
 158   let PrintMethod = "printSBitModifierOperand";
 159 }
 160
 161 // Same as cc_out except it defaults to setting CPSR.
 162 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 163   string EncoderMethod = "getCCOutOpValue";
 164   let PrintMethod = "printSBitModifierOperand";
 165 }
 166
 167 // ARM special operands for disassembly only.
 168 //
 169 def setend_op : Operand<i32> {
 170   let PrintMethod = "printSetendOperand";
 171 }
 172
 173 def cps_opt : Operand<i32> {
 174   let PrintMethod = "printCPSOptionOperand";
 175 }
 176
 177 def msr_mask : Operand<i32> {
 178   let PrintMethod = "printMSRMaskOperand";
 179 }
 180
 181 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 182 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 183 def neg_zero : Operand<i32> {
 184   let PrintMethod = "printNegZeroOperand";
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188
 189 // ARM Instruction templates.
 190 //
 191
 192 class InstTemplate<AddrMode am, SizeFlagVal sz, IndexMode im,
 193                    Format f, Domain d, string cstr, InstrItinClass itin>
 194   : Instruction {
 195   let Namespace = "ARM";
 196
 197   AddrMode AM = am;
 198   SizeFlagVal SZ = sz;
 199   IndexMode IM = im;
 200   bits<2> IndexModeBits = IM.Value;
 201   Format F = f;
 202   bits<6> Form = F.Value;
 203   Domain D = d;
 204   bit isUnaryDataProc = 0;
 205   bit canXformTo16Bit = 0;
 206
 207   // If this is a pseudo instruction, mark it isCodeGenOnly.
 208   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 209
 210   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 211   let TSFlags{4-0}   = AM.Value;
 212   let TSFlags{7-5}   = SZ.Value;
 213   let TSFlags{9-8}   = IndexModeBits;
 214   let TSFlags{15-10} = Form;
 215   let TSFlags{16}    = isUnaryDataProc;
 216   let TSFlags{17}    = canXformTo16Bit;
 217   let TSFlags{19-18} = D.Value;
 218
 219   let Constraints = cstr;
 220   let Itinerary = itin;
 221 }
 222
 223 class Encoding {
 224   field bits<32> Inst;
 225 }
 226
 227 class InstARM<AddrMode am, SizeFlagVal sz, IndexMode im,
 228               Format f, Domain d, string cstr, InstrItinClass itin>
 229   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding;
 230
 231 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 232 // on by adding flavors to specific instructions.
 233 class InstThumb<AddrMode am, SizeFlagVal sz, IndexMode im,
 234                 Format f, Domain d, string cstr, InstrItinClass itin>
 235   : InstTemplate<am, sz, im, f, d, cstr, itin>;
 236
 237 class PseudoInst<dag oops, dag iops, InstrItinClass itin,
 238                  string asm, list<dag> pattern>
 239   : InstARM<AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, GenericDomain,
 240             "", itin> {
 241   let OutOperandList = oops;
 242   let InOperandList = iops;
 243   let AsmString = asm;
 244   let Pattern = pattern;
 245 }
 246
 247 // Almost all ARM instructions are predicable.
 248 class I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 249         IndexMode im, Format f, InstrItinClass itin,
 250         string opc, string asm, string cstr,
 251         list<dag> pattern>
 252   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 253   bits<4> p;
 254   let Inst{31-28} = p;
 255   let OutOperandList = oops;
 256   let InOperandList = !con(iops, (ins pred:$p));
 257   let AsmString = !strconcat(opc, "${p}", asm);
 258   let Pattern = pattern;
 259   list<Predicate> Predicates = [IsARM];
 260 }
 261
 262 // A few are not predicable
 263 class InoP<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 264            IndexMode im, Format f, InstrItinClass itin,
 265            string opc, string asm, string cstr,
 266            list<dag> pattern>
 267   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 268   let OutOperandList = oops;
 269   let InOperandList = iops;
 270   let AsmString = !strconcat(opc, asm);
 271   let Pattern = pattern;
 272   let isPredicable = 0;
 273   list<Predicate> Predicates = [IsARM];
 274 }
 275
 276 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 277 // operand since by default it's a zero register. It will become an implicit def
 278 // once it's "flipped".
 279 class sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 280          IndexMode im, Format f, InstrItinClass itin,
 281          string opc, string asm, string cstr,
 282          list<dag> pattern>
 283   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 284   bits<4> p; // Predicate operand
 285   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 286   let Inst{31-28} = p;
 287   let Inst{20} = s;
 288
 289   let OutOperandList = oops;
 290   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 291   let AsmString = !strconcat(opc, "${s}${p}", asm);
 292   let Pattern = pattern;
 293   list<Predicate> Predicates = [IsARM];
 294 }
 295
 296 // Special cases
 297 class XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 298          IndexMode im, Format f, InstrItinClass itin,
 299          string asm, string cstr, list<dag> pattern>
 300   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 301   let OutOperandList = oops;
 302   let InOperandList = iops;
 303   let AsmString = asm;
 304   let Pattern = pattern;
 305   list<Predicate> Predicates = [IsARM];
 306 }
 307
 308 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 309          string opc, string asm, list<dag> pattern>
 310   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 311       opc, asm, "", pattern>;
 312 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 313           string opc, string asm, list<dag> pattern>
 314   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 315        opc, asm, "", pattern>;
 316 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 317           string asm, list<dag> pattern>
 318   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 319        asm, "", pattern>;
 320 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 321             string opc, string asm, list<dag> pattern>
 322   : InoP<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 323          opc, asm, "", pattern>;
 324
 325 // Ctrl flow instructions
 326 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 327           string opc, string asm, list<dag> pattern>
 328   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 329       opc, asm, "", pattern> {
 330   let Inst{27-24} = opcod;
 331 }
 332 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 333            string asm, list<dag> pattern>
 334   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 335        asm, "", pattern> {
 336   let Inst{27-24} = opcod;
 337 }
 338 class ABXIx2<dag oops, dag iops, InstrItinClass itin,
 339              string asm, list<dag> pattern>
 340   : XI<oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, Pseudo, itin,
 341        asm, "", pattern>;
 342
 343 // BR_JT instructions
 344 class JTI<dag oops, dag iops, InstrItinClass itin,
 345           string asm, list<dag> pattern>
 346   : XI<oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BrMiscFrm, itin,
 347        asm, "", pattern>;
 348
 349 // Atomic load/store instructions
 350 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 351               string opc, string asm, list<dag> pattern>
 352   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 353       opc, asm, "", pattern> {
 354   bits<4> Rt;
 355   bits<4> Rn;
 356   let Inst{27-23} = 0b00011;
 357   let Inst{22-21} = opcod;
 358   let Inst{20}    = 1;
 359   let Inst{19-16} = Rn;
 360   let Inst{15-12} = Rt;
 361   let Inst{11-0}  = 0b111110011111;
 362 }
 363 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 364               string opc, string asm, list<dag> pattern>
 365   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 366       opc, asm, "", pattern> {
 367   bits<4> Rd;
 368   bits<4> Rt;
 369   bits<4> Rn;
 370   let Inst{27-23} = 0b00011;
 371   let Inst{22-21} = opcod;
 372   let Inst{20}    = 0;
 373   let Inst{19-16} = Rn;
 374   let Inst{15-12} = Rd;
 375   let Inst{11-4}  = 0b11111001;
 376   let Inst{3-0}   = Rt;
 377 }
 378 class AIswp<bit b, dag oops, dag iops, string opc, list<dag> pattern>
 379   : AI<oops, iops, MiscFrm, NoItinerary, opc, "\t$Rt, $Rt2, [$Rn]", pattern> {
 380   bits<4> Rt;
 381   bits<4> Rt2;
 382   bits<4> Rn;
 383   let Inst{27-23} = 0b00010;
 384   let Inst{22} = b;
 385   let Inst{21-20} = 0b00;
 386   let Inst{19-16} = Rn;
 387   let Inst{15-12} = Rt;
 388   let Inst{11-4} = 0b00001001;
 389   let Inst{3-0} = Rt2;
 390 }
 391
 392 // addrmode1 instructions
 393 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 394           string opc, string asm, list<dag> pattern>
 395   : I<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 396       opc, asm, "", pattern> {
 397   let Inst{24-21} = opcod;
 398   let Inst{27-26} = 0b00;
 399 }
 400 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 401            string opc, string asm, list<dag> pattern>
 402   : sI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 403        opc, asm, "", pattern> {
 404   let Inst{24-21} = opcod;
 405   let Inst{27-26} = 0b00;
 406 }
 407 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 408            string asm, list<dag> pattern>
 409   : XI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 410        asm, "", pattern> {
 411   let Inst{24-21} = opcod;
 412   let Inst{27-26} = 0b00;
 413 }
 414 class AI1x2<dag oops, dag iops, Format f, InstrItinClass itin,
 415             string opc, string asm, list<dag> pattern>
 416   : I<oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, itin,
 417       opc, asm, "", pattern>;
 418
 419
 420 // addrmode2 loads and stores
 421 class AI2<dag oops, dag iops, Format f, InstrItinClass itin,
 422           string opc, string asm, list<dag> pattern>
 423   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 424       opc, asm, "", pattern> {
 425   let Inst{27-26} = 0b01;
 426 }
 427
 428 // loads
 429
 430 // LDR/LDRB/STR/STRB
 431 class AIldst1<bits<3> op, bit opc22, bit isLd, dag oops, dag iops, AddrMode am,
 432              Format f, InstrItinClass itin, string opc, string asm,
 433              list<dag> pattern>
 434   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 435       "", pattern> {
 436   let Inst{27-25} = op;
 437   let Inst{24} = 1;  // 24 == P
 438   // 23 == U
 439   let Inst{22} = opc22;
 440   let Inst{21} = 0;  // 21 == W
 441   let Inst{20} = isLd;
 442 }
 443 // LDRH/LDRSB/LDRSH/LDRD
 444 class AIldr2<bits<4> op, bit opc22, bit opc20, dag oops, dag iops, AddrMode am,
 445              Format f, InstrItinClass itin, string opc, string asm,
 446              list<dag> pattern>
 447   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 448       "", pattern> {
 449   let Inst{27-25} = 0b000;
 450   let Inst{24} = 1;  // 24 == P
 451   // 23 == U
 452   let Inst{22} = opc22;
 453   let Inst{21} = 0;  // 21 == W
 454   let Inst{20} = opc20;
 455
 456   let Inst{7-4} = op;
 457 }
 458
 459
 460
 461
 462 class AI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 463              string opc, string asm, list<dag> pattern>
 464   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 465       opc, asm, "", pattern> {
 466   let Inst{20}    = 1; // L bit
 467   let Inst{21}    = 0; // W bit
 468   let Inst{22}    = 0; // B bit
 469   let Inst{24}    = 1; // P bit
 470   let Inst{27-26} = 0b01;
 471 }
 472 class AXI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 473               string asm, list<dag> pattern>
 474   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 475        asm, "", pattern> {
 476   let Inst{20}    = 1; // L bit
 477   let Inst{21}    = 0; // W bit
 478   let Inst{22}    = 0; // B bit
 479   let Inst{24}    = 1; // P bit
 480   let Inst{27-26} = 0b01;
 481 }
 482 class AI2ldb<dag oops, dag iops, Format f, InstrItinClass itin,
 483              string opc, string asm, list<dag> pattern>
 484   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 485       opc, asm, "", pattern> {
 486   let Inst{20}    = 1; // L bit
 487   let Inst{21}    = 0; // W bit
 488   let Inst{22}    = 1; // B bit
 489   let Inst{24}    = 1; // P bit
 490   let Inst{27-26} = 0b01;
 491 }
 492 class AXI2ldb<dag oops, dag iops, Format f, InstrItinClass itin,
 493               string asm, list<dag> pattern>
 494   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 495        asm, "", pattern> {
 496   let Inst{20}    = 1; // L bit
 497   let Inst{21}    = 0; // W bit
 498   let Inst{22}    = 1; // B bit
 499   let Inst{24}    = 1; // P bit
 500   let Inst{27-26} = 0b01;
 501 }
 502
 503 // stores
 504 class AI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
 505              string opc, string asm, list<dag> pattern>
 506   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 507       opc, asm, "", pattern> {
 508   let Inst{20}    = 0; // L bit
 509   let Inst{21}    = 0; // W bit
 510   let Inst{22}    = 0; // B bit
 511   let Inst{24}    = 1; // P bit
 512   let Inst{27-26} = 0b01;
 513 }
 514 class AXI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
 515               string asm, list<dag> pattern>
 516   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 517        asm, "", pattern> {
 518   let Inst{20}    = 0; // L bit
 519   let Inst{21}    = 0; // W bit
 520   let Inst{22}    = 0; // B bit
 521   let Inst{24}    = 1; // P bit
 522   let Inst{27-26} = 0b01;
 523 }
 524 class AI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
 525              string opc, string asm, list<dag> pattern>
 526   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 527       opc, asm, "", pattern> {
 528   let Inst{20}    = 0; // L bit
 529   let Inst{21}    = 0; // W bit
 530   let Inst{22}    = 1; // B bit
 531   let Inst{24}    = 1; // P bit
 532   let Inst{27-26} = 0b01;
 533 }
 534 class AXI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
 535               string asm, list<dag> pattern>
 536   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 537        asm, "", pattern> {
 538   let Inst{20}    = 0; // L bit
 539   let Inst{21}    = 0; // W bit
 540   let Inst{22}    = 1; // B bit
 541   let Inst{24}    = 1; // P bit
 542   let Inst{27-26} = 0b01;
 543 }
 544
 545 // Pre-indexed loads
 546 class AI2ldwpr<dag oops, dag iops, Format f, InstrItinClass itin,
 547                string opc, string asm, string cstr, list<dag> pattern>
 548   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 549       opc, asm, cstr, pattern> {
 550   let Inst{20}    = 1; // L bit
 551   let Inst{21}    = 1; // W bit
 552   let Inst{22}    = 0; // B bit
 553   let Inst{24}    = 1; // P bit
 554   let Inst{27-26} = 0b01;
 555 }
 556 class AI2ldbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 557                string opc, string asm, string cstr, list<dag> pattern>
 558   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 559       opc, asm, cstr, pattern> {
 560   let Inst{20}    = 1; // L bit
 561   let Inst{21}    = 1; // W bit
 562   let Inst{22}    = 1; // B bit
 563   let Inst{24}    = 1; // P bit
 564   let Inst{27-26} = 0b01;
 565 }
 566
 567 // Pre-indexed stores
 568 class AI2stwpr<dag oops, dag iops, Format f, InstrItinClass itin,
 569                string opc, string asm, string cstr, list<dag> pattern>
 570   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 571       opc, asm, cstr, pattern> {
 572   let Inst{20}    = 0; // L bit
 573   let Inst{21}    = 1; // W bit
 574   let Inst{22}    = 0; // B bit
 575   let Inst{24}    = 1; // P bit
 576   let Inst{27-26} = 0b01;
 577 }
 578 class AI2stbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 579                string opc, string asm, string cstr, list<dag> pattern>
 580   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 581       opc, asm, cstr, pattern> {
 582   let Inst{20}    = 0; // L bit
 583   let Inst{21}    = 1; // W bit
 584   let Inst{22}    = 1; // B bit
 585   let Inst{24}    = 1; // P bit
 586   let Inst{27-26} = 0b01;
 587 }
 588
 589 // Post-indexed loads
 590 class AI2ldwpo<dag oops, dag iops, Format f, InstrItinClass itin,
 591                string opc, string asm, string cstr, list<dag> pattern>
 592   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 593       opc, asm, cstr,pattern> {
 594   let Inst{20}    = 1; // L bit
 595   let Inst{21}    = 0; // W bit
 596   let Inst{22}    = 0; // B bit
 597   let Inst{24}    = 0; // P bit
 598   let Inst{27-26} = 0b01;
 599 }
 600 class AI2ldbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 601                string opc, string asm, string cstr, list<dag> pattern>
 602   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 603       opc, asm, cstr,pattern> {
 604   let Inst{20}    = 1; // L bit
 605   let Inst{21}    = 0; // W bit
 606   let Inst{22}    = 1; // B bit
 607   let Inst{24}    = 0; // P bit
 608   let Inst{27-26} = 0b01;
 609 }
 610
 611 // Post-indexed stores
 612 class AI2stwpo<dag oops, dag iops, Format f, InstrItinClass itin,
 613                string opc, string asm, string cstr, list<dag> pattern>
 614   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 615       opc, asm, cstr,pattern> {
 616   let Inst{20}    = 0; // L bit
 617   let Inst{21}    = 0; // W bit
 618   let Inst{22}    = 0; // B bit
 619   let Inst{24}    = 0; // P bit
 620   let Inst{27-26} = 0b01;
 621 }
 622 class AI2stbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 623                string opc, string asm, string cstr, list<dag> pattern>
 624   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 625       opc, asm, cstr,pattern> {
 626   let Inst{20}    = 0; // L bit
 627   let Inst{21}    = 0; // W bit
 628   let Inst{22}    = 1; // B bit
 629   let Inst{24}    = 0; // P bit
 630   let Inst{27-26} = 0b01;
 631 }
 632
 633 // addrmode3 instructions
 634 class AI3<dag oops, dag iops, Format f, InstrItinClass itin,
 635           string opc, string asm, list<dag> pattern>
 636   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 637       opc, asm, "", pattern>;
 638 class AXI3<dag oops, dag iops, Format f, InstrItinClass itin,
 639            string asm, list<dag> pattern>
 640   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 641        asm, "", pattern>;
 642
 643 // loads
 644 class AI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 645              string opc, string asm, list<dag> pattern>
 646   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 647       opc, asm, "", pattern> {
 648   let Inst{4}     = 1;
 649   let Inst{5}     = 1; // H bit
 650   let Inst{6}     = 0; // S bit
 651   let Inst{7}     = 1;
 652   let Inst{20}    = 1; // L bit
 653   let Inst{21}    = 0; // W bit
 654   let Inst{24}    = 1; // P bit
 655   let Inst{27-25} = 0b000;
 656 }
 657 class AXI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 658               string asm, list<dag> pattern>
 659   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 660        asm, "", pattern> {
 661   let Inst{4}     = 1;
 662   let Inst{5}     = 1; // H bit
 663   let Inst{6}     = 0; // S bit
 664   let Inst{7}     = 1;
 665   let Inst{20}    = 1; // L bit
 666   let Inst{21}    = 0; // W bit
 667   let Inst{24}    = 1; // P bit
 668 }
 669 class AI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 670               string opc, string asm, list<dag> pattern>
 671   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 672       opc, asm, "", pattern> {
 673   let Inst{4}     = 1;
 674   let Inst{5}     = 1; // H bit
 675   let Inst{6}     = 1; // S bit
 676   let Inst{7}     = 1;
 677   let Inst{20}    = 1; // L bit
 678   let Inst{21}    = 0; // W bit
 679   let Inst{24}    = 1; // P bit
 680   let Inst{27-25} = 0b000;
 681 }
 682 class AXI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 683                string asm, list<dag> pattern>
 684   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 685        asm, "", pattern> {
 686   let Inst{4}     = 1;
 687   let Inst{5}     = 1; // H bit
 688   let Inst{6}     = 1; // S bit
 689   let Inst{7}     = 1;
 690   let Inst{20}    = 1; // L bit
 691   let Inst{21}    = 0; // W bit
 692   let Inst{24}    = 1; // P bit
 693 }
 694 class AI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 695               string opc, string asm, list<dag> pattern>
 696   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 697       opc, asm, "", pattern> {
 698   let Inst{4}     = 1;
 699   let Inst{5}     = 0; // H bit
 700   let Inst{6}     = 1; // S bit
 701   let Inst{7}     = 1;
 702   let Inst{20}    = 1; // L bit
 703   let Inst{21}    = 0; // W bit
 704   let Inst{24}    = 1; // P bit
 705   let Inst{27-25} = 0b000;
 706 }
 707 class AXI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 708                string asm, list<dag> pattern>
 709   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 710        asm, "", pattern> {
 711   let Inst{4}     = 1;
 712   let Inst{5}     = 0; // H bit
 713   let Inst{6}     = 1; // S bit
 714   let Inst{7}     = 1;
 715   let Inst{20}    = 1; // L bit
 716   let Inst{21}    = 0; // W bit
 717   let Inst{24}    = 1; // P bit
 718 }
 719 class AI3ldd<dag oops, dag iops, Format f, InstrItinClass itin,
 720              string opc, string asm, list<dag> pattern>
 721   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 722       opc, asm, "", pattern> {
 723   let Inst{4}     = 1;
 724   let Inst{5}     = 0; // H bit
 725   let Inst{6}     = 1; // S bit
 726   let Inst{7}     = 1;
 727   let Inst{20}    = 0; // L bit
 728   let Inst{21}    = 0; // W bit
 729   let Inst{24}    = 1; // P bit
 730   let Inst{27-25} = 0b000;
 731 }
 732
 733 // stores
 734 class AI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 735              string opc, string asm, list<dag> pattern>
 736   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 737       opc, asm, "", pattern> {
 738   bits<14> addr;
 739   bits<4> Rt;
 740   let Inst{27-25} = 0b000;
 741   let Inst{24}    = 1;            // P bit
 742   let Inst{23}    = addr{8};      // U bit
 743   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 744   let Inst{21}    = 0;            // W bit
 745   let Inst{20}    = 0;            // L bit
 746   let Inst{19-16} = addr{12-9};   // Rn
 747   let Inst{15-12} = Rt;           // Rt
 748   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 749   let Inst{7-4}   = 0b1011;
 750   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 751 }
 752 class AXI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 753               string asm, list<dag> pattern>
 754   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 755        asm, "", pattern> {
 756   let Inst{4}     = 1;
 757   let Inst{5}     = 1; // H bit
 758   let Inst{6}     = 0; // S bit
 759   let Inst{7}     = 1;
 760   let Inst{20}    = 0; // L bit
 761   let Inst{21}    = 0; // W bit
 762   let Inst{24}    = 1; // P bit
 763 }
 764 class AI3std<dag oops, dag iops, Format f, InstrItinClass itin,
 765              string opc, string asm, list<dag> pattern>
 766   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 767       opc, asm, "", pattern> {
 768   let Inst{4}     = 1;
 769   let Inst{5}     = 1; // H bit
 770   let Inst{6}     = 1; // S bit
 771   let Inst{7}     = 1;
 772   let Inst{20}    = 0; // L bit
 773   let Inst{21}    = 0; // W bit
 774   let Inst{24}    = 1; // P bit
 775   let Inst{27-25} = 0b000;
 776 }
 777
 778 // Pre-indexed loads
 779 class AI3ldhpr<dag oops, dag iops, Format f, InstrItinClass itin,
 780                string opc, string asm, string cstr, list<dag> pattern>
 781   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 782       opc, asm, cstr, pattern> {
 783   let Inst{4}     = 1;
 784   let Inst{5}     = 1; // H bit
 785   let Inst{6}     = 0; // S bit
 786   let Inst{7}     = 1;
 787   let Inst{20}    = 1; // L bit
 788   let Inst{21}    = 1; // W bit
 789   let Inst{24}    = 1; // P bit
 790   let Inst{27-25} = 0b000;
 791 }
 792 class AI3ldshpr<dag oops, dag iops, Format f, InstrItinClass itin,
 793                 string opc, string asm, string cstr, list<dag> pattern>
 794   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 795       opc, asm, cstr, pattern> {
 796   let Inst{4}     = 1;
 797   let Inst{5}     = 1; // H bit
 798   let Inst{6}     = 1; // S bit
 799   let Inst{7}     = 1;
 800   let Inst{20}    = 1; // L bit
 801   let Inst{21}    = 1; // W bit
 802   let Inst{24}    = 1; // P bit
 803   let Inst{27-25} = 0b000;
 804 }
 805 class AI3ldsbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 806                 string opc, string asm, string cstr, list<dag> pattern>
 807   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 808       opc, asm, cstr, pattern> {
 809   let Inst{4}     = 1;
 810   let Inst{5}     = 0; // H bit
 811   let Inst{6}     = 1; // S bit
 812   let Inst{7}     = 1;
 813   let Inst{20}    = 1; // L bit
 814   let Inst{21}    = 1; // W bit
 815   let Inst{24}    = 1; // P bit
 816   let Inst{27-25} = 0b000;
 817 }
 818 class AI3lddpr<dag oops, dag iops, Format f, InstrItinClass itin,
 819              string opc, string asm, string cstr, list<dag> pattern>
 820   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 821       opc, asm, cstr, pattern> {
 822   let Inst{4}     = 1;
 823   let Inst{5}     = 0; // H bit
 824   let Inst{6}     = 1; // S bit
 825   let Inst{7}     = 1;
 826   let Inst{20}    = 0; // L bit
 827   let Inst{21}    = 1; // W bit
 828   let Inst{24}    = 1; // P bit
 829   let Inst{27-25} = 0b000;
 830 }
 831
 832
 833 // Pre-indexed stores
 834 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 835                string opc, string asm, string cstr, list<dag> pattern>
 836   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 837       opc, asm, cstr, pattern> {
 838   let Inst{4}     = 1;
 839   let Inst{5}     = 1; // H bit
 840   let Inst{6}     = 0; // S bit
 841   let Inst{7}     = 1;
 842   let Inst{20}    = 0; // L bit
 843   let Inst{21}    = 1; // W bit
 844   let Inst{24}    = 1; // P bit
 845   let Inst{27-25} = 0b000;
 846 }
 847 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 848              string opc, string asm, string cstr, list<dag> pattern>
 849   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 850       opc, asm, cstr, pattern> {
 851   let Inst{4}     = 1;
 852   let Inst{5}     = 1; // H bit
 853   let Inst{6}     = 1; // S bit
 854   let Inst{7}     = 1;
 855   let Inst{20}    = 0; // L bit
 856   let Inst{21}    = 1; // W bit
 857   let Inst{24}    = 1; // P bit
 858   let Inst{27-25} = 0b000;
 859 }
 860
 861 // Post-indexed loads
 862 class AI3ldhpo<dag oops, dag iops, Format f, InstrItinClass itin,
 863                string opc, string asm, string cstr, list<dag> pattern>
 864   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 865       opc, asm, cstr,pattern> {
 866   let Inst{4}     = 1;
 867   let Inst{5}     = 1; // H bit
 868   let Inst{6}     = 0; // S bit
 869   let Inst{7}     = 1;
 870   let Inst{20}    = 1; // L bit
 871   let Inst{21}    = 0; // W bit
 872   let Inst{24}    = 0; // P bit
 873   let Inst{27-25} = 0b000;
 874 }
 875 class AI3ldshpo<dag oops, dag iops, Format f, InstrItinClass itin,
 876                 string opc, string asm, string cstr, list<dag> pattern>
 877   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 878       opc, asm, cstr,pattern> {
 879   let Inst{4}     = 1;
 880   let Inst{5}     = 1; // H bit
 881   let Inst{6}     = 1; // S bit
 882   let Inst{7}     = 1;
 883   let Inst{20}    = 1; // L bit
 884   let Inst{21}    = 0; // W bit
 885   let Inst{24}    = 0; // P bit
 886   let Inst{27-25} = 0b000;
 887 }
 888 class AI3ldsbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 889                 string opc, string asm, string cstr, list<dag> pattern>
 890   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 891       opc, asm, cstr,pattern> {
 892   let Inst{4}     = 1;
 893   let Inst{5}     = 0; // H bit
 894   let Inst{6}     = 1; // S bit
 895   let Inst{7}     = 1;
 896   let Inst{20}    = 1; // L bit
 897   let Inst{21}    = 0; // W bit
 898   let Inst{24}    = 0; // P bit
 899   let Inst{27-25} = 0b000;
 900 }
 901 class AI3lddpo<dag oops, dag iops, Format f, InstrItinClass itin,
 902              string opc, string asm, string cstr, list<dag> pattern>
 903   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 904       opc, asm, cstr, pattern> {
 905   let Inst{4}     = 1;
 906   let Inst{5}     = 0; // H bit
 907   let Inst{6}     = 1; // S bit
 908   let Inst{7}     = 1;
 909   let Inst{20}    = 0; // L bit
 910   let Inst{21}    = 0; // W bit
 911   let Inst{24}    = 0; // P bit
 912   let Inst{27-25} = 0b000;
 913 }
 914
 915 // Post-indexed stores
 916 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 917                string opc, string asm, string cstr, list<dag> pattern>
 918   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 919       opc, asm, cstr,pattern> {
 920   let Inst{4}     = 1;
 921   let Inst{5}     = 1; // H bit
 922   let Inst{6}     = 0; // S bit
 923   let Inst{7}     = 1;
 924   let Inst{20}    = 0; // L bit
 925   let Inst{21}    = 0; // W bit
 926   let Inst{24}    = 0; // P bit
 927   let Inst{27-25} = 0b000;
 928 }
 929 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 930              string opc, string asm, string cstr, list<dag> pattern>
 931   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 932       opc, asm, cstr, pattern> {
 933   let Inst{4}     = 1;
 934   let Inst{5}     = 1; // H bit
 935   let Inst{6}     = 1; // S bit
 936   let Inst{7}     = 1;
 937   let Inst{20}    = 0; // L bit
 938   let Inst{21}    = 0; // W bit
 939   let Inst{24}    = 0; // P bit
 940   let Inst{27-25} = 0b000;
 941 }
 942
 943 // addrmode4 instructions
 944 class AXI4ld<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 945              string asm, string cstr, list<dag> pattern>
 946   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 947        asm, cstr, pattern> {
 948   bits<4> p;
 949   bits<16> dsts;
 950   bits<4> Rn;
 951   bits<2> amode;
 952   let Inst{31-28} = p;
 953   let Inst{27-25} = 0b100;
 954   let Inst{24-23} = amode;
 955   let Inst{22}    = 0; // S bit
 956   let Inst{20}    = 1; // L bit
 957   let Inst{19-16} = Rn;
 958   let Inst{15-0}  = dsts;
 959 }
 960 class AXI4st<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 961              string asm, string cstr, list<dag> pattern>
 962   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 963        asm, cstr, pattern> {
 964   bits<4> p;
 965   bits<16> srcs;
 966   bits<4> Rn;
 967   bits<2> amode;
 968   let Inst{31-28} = p;
 969   let Inst{27-25} = 0b100;
 970   let Inst{24-23} = amode;
 971   let Inst{22}    = 0; // S bit
 972   let Inst{20}    = 0; // L bit
 973   let Inst{19-16} = Rn;
 974   let Inst{15-0}  = srcs;
 975 }
 976
 977 // Unsigned multiply, multiply-accumulate instructions.
 978 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 979              string opc, string asm, list<dag> pattern>
 980   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 981       opc, asm, "", pattern> {
 982   let Inst{7-4}   = 0b1001;
 983   let Inst{20}    = 0; // S bit
 984   let Inst{27-21} = opcod;
 985 }
 986 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 987               string opc, string asm, list<dag> pattern>
 988   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 989        opc, asm, "", pattern> {
 990   let Inst{7-4}   = 0b1001;
 991   let Inst{27-21} = opcod;
 992 }
 993
 994 // Most significant word multiply
 995 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 996              InstrItinClass itin, string opc, string asm, list<dag> pattern>
 997   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 998       opc, asm, "", pattern> {
 999   bits<4> Rd;
1000   bits<4> Rn;
1001   bits<4> Rm;
1002   let Inst{7-4}   = opc7_4;
1003   let Inst{20}    = 1;
1004   let Inst{27-21} = opcod;
1005   let Inst{19-16} = Rd;
1006   let Inst{11-8}  = Rm;
1007   let Inst{3-0}   = Rn;
1008 }
1009 // MSW multiple w/ Ra operand
1010 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
1011               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1012   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
1013   bits<4> Ra;
1014   let Inst{15-12} = Ra;
1015 }
1016
1017 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
1018 class AMulxyIbase<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1019               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1020   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
1021       opc, asm, "", pattern> {
1022   bits<4> Rn;
1023   bits<4> Rm;
1024   let Inst{4}     = 0;
1025   let Inst{7}     = 1;
1026   let Inst{20}    = 0;
1027   let Inst{27-21} = opcod;
1028   let Inst{6-5}   = bit6_5;
1029   let Inst{11-8}  = Rm;
1030   let Inst{3-0}   = Rn;
1031 }
1032 class AMulxyI<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1033               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1034   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1035   bits<4> Rd;
1036   let Inst{19-16} = Rd;
1037 }
1038
1039 // AMulxyI with Ra operand
1040 class AMulxyIa<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1041               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1042   : AMulxyI<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1043   bits<4> Ra;
1044   let Inst{15-12} = Ra;
1045 }
1046 // SMLAL*
1047 class AMulxyI64<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1048               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1049   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1050   bits<4> RdLo;
1051   bits<4> RdHi;
1052   let Inst{19-16} = RdHi;
1053   let Inst{15-12} = RdLo;
1054 }
1055
1056 // Extend instructions.
1057 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
1058             string opc, string asm, list<dag> pattern>
1059   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ExtFrm, itin,
1060       opc, asm, "", pattern> {
1061   // All AExtI instructions have Rd and Rm register operands.
1062   bits<4> Rd;
1063   bits<4> Rm;
1064   let Inst{15-12} = Rd;
1065   let Inst{3-0}   = Rm;
1066   let Inst{7-4}   = 0b0111;
1067   let Inst{9-8}   = 0b00;
1068   let Inst{27-20} = opcod;
1069 }
1070
1071 // Misc Arithmetic instructions.
1072 class AMiscA1I<bits<8> opcod, bits<4> opc7_4, dag oops, dag iops,
1073                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1074   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
1075       opc, asm, "", pattern> {
1076   bits<4> Rd;
1077   bits<4> Rm;
1078   let Inst{27-20} = opcod;
1079   let Inst{19-16} = 0b1111;
1080   let Inst{15-12} = Rd;
1081   let Inst{11-8}  = 0b1111;
1082   let Inst{7-4}   = opc7_4;
1083   let Inst{3-0}   = Rm;
1084 }
1085
1086 // PKH instructions
1087 class APKHI<bits<8> opcod, bit tb, dag oops, dag iops, InstrItinClass itin,
1088             string opc, string asm, list<dag> pattern>
1089   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
1090       opc, asm, "", pattern> {
1091   bits<4> Rd;
1092   bits<4> Rn;
1093   bits<4> Rm;
1094   bits<8> sh;
1095   let Inst{27-20} = opcod;
1096   let Inst{19-16} = Rn;
1097   let Inst{15-12} = Rd;
1098   let Inst{11-7}  = sh{7-3};
1099   let Inst{6}     = tb;
1100   let Inst{5-4}   = 0b01;
1101   let Inst{3-0}   = Rm;
1102 }
1103
1104 //===----------------------------------------------------------------------===//
1105
1106 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
1107 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
1108   list<Predicate> Predicates = [IsARM];
1109 }
1110 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
1111   list<Predicate> Predicates = [IsARM, HasV5TE];
1112 }
1113 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
1114   list<Predicate> Predicates = [IsARM, HasV6];
1115 }
1116
1117 //===----------------------------------------------------------------------===//
1118 //
1119 // Thumb Instruction Format Definitions.
1120 //
1121
1122 // TI - Thumb instruction.
1123
1124 class ThumbI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1125              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1126   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1127   let OutOperandList = oops;
1128   let InOperandList = iops;
1129   let AsmString = asm;
1130   let Pattern = pattern;
1131   list<Predicate> Predicates = [IsThumb];
1132 }
1133
1134 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
1135   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1136
1137 // Two-address instructions
1138 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
1139           list<dag> pattern>
1140   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "$lhs = $dst",
1141            pattern>;
1142
1143 // tBL, tBX 32-bit instructions
1144 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
1145            dag oops, dag iops, InstrItinClass itin, string asm,
1146            list<dag> pattern>
1147     : ThumbI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>,
1148       Encoding {
1149   let Inst{31-27} = opcod1;
1150   let Inst{15-14} = opcod2;
1151   let Inst{12}    = opcod3;
1152 }
1153
1154 // BR_JT instructions
1155 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
1156            list<dag> pattern>
1157   : ThumbI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1158
1159 // Thumb1 only
1160 class Thumb1I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1161               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1162   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1163   let OutOperandList = oops;
1164   let InOperandList = iops;
1165   let AsmString = asm;
1166   let Pattern = pattern;
1167   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1168 }
1169
1170 class T1I<dag oops, dag iops, InstrItinClass itin,
1171           string asm, list<dag> pattern>
1172   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1173 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
1174             string asm, list<dag> pattern>
1175   : Thumb1I<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1176 class T1JTI<dag oops, dag iops, InstrItinClass itin,
1177             string asm, list<dag> pattern>
1178   : Thumb1I<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1179
1180 // Two-address instructions
1181 class T1It<dag oops, dag iops, InstrItinClass itin,
1182            string asm, string cstr, list<dag> pattern>
1183   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin,
1184             asm, cstr, pattern>;
1185
1186 // Thumb1 instruction that can either be predicated or set CPSR.
1187 class Thumb1sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1188                InstrItinClass itin,
1189                string opc, string asm, string cstr, list<dag> pattern>
1190   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1191   let OutOperandList = !con(oops, (outs s_cc_out:$s));
1192   let InOperandList = !con(iops, (ins pred:$p));
1193   let AsmString = !strconcat(opc, "${s}${p}", asm);
1194   let Pattern = pattern;
1195   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1196 }
1197
1198 class T1sI<dag oops, dag iops, InstrItinClass itin,
1199            string opc, string asm, list<dag> pattern>
1200   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1201
1202 // Two-address instructions
1203 class T1sIt<dag oops, dag iops, InstrItinClass itin,
1204             string opc, string asm, list<dag> pattern>
1205   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1206              "$lhs = $dst", pattern>;
1207
1208 // Thumb1 instruction that can be predicated.
1209 class Thumb1pI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1210                InstrItinClass itin,
1211                string opc, string asm, string cstr, list<dag> pattern>
1212   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1213   let OutOperandList = oops;
1214   let InOperandList = !con(iops, (ins pred:$p));
1215   let AsmString = !strconcat(opc, "${p}", asm);
1216   let Pattern = pattern;
1217   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1218 }
1219
1220 class T1pI<dag oops, dag iops, InstrItinClass itin,
1221            string opc, string asm, list<dag> pattern>
1222   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1223
1224 // Two-address instructions
1225 class T1pIt<dag oops, dag iops, InstrItinClass itin,
1226             string opc, string asm, list<dag> pattern>
1227   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1228              "$lhs = $dst", pattern>;
1229
1230 class T1pI1<dag oops, dag iops, InstrItinClass itin,
1231             string opc, string asm, list<dag> pattern>
1232   : Thumb1pI<oops, iops, AddrModeT1_1, Size2Bytes, itin, opc, asm, "", pattern>;
1233 class T1pI2<dag oops, dag iops, InstrItinClass itin,
1234             string opc, string asm, list<dag> pattern>
1235   : Thumb1pI<oops, iops, AddrModeT1_2, Size2Bytes, itin, opc, asm, "", pattern>;
1236 class T1pI4<dag oops, dag iops, InstrItinClass itin,
1237             string opc, string asm, list<dag> pattern>
1238   : Thumb1pI<oops, iops, AddrModeT1_4, Size2Bytes, itin, opc, asm, "", pattern>;
1239 class T1pIs<dag oops, dag iops,
1240             InstrItinClass itin, string opc, string asm, list<dag> pattern>
1241   : Thumb1pI<oops, iops, AddrModeT1_s, Size2Bytes, itin, opc, asm, "", pattern>;
1242
1243 class Encoding16 : Encoding {
1244   let Inst{31-16} = 0x0000;
1245 }
1246
1247 // A6.2 16-bit Thumb instruction encoding
1248 class T1Encoding<bits<6> opcode> : Encoding16 {
1249   let Inst{15-10} = opcode;
1250 }
1251
1252 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
1253 class T1General<bits<5> opcode> : Encoding16 {
1254   let Inst{15-14} = 0b00;
1255   let Inst{13-9} = opcode;
1256 }
1257
1258 // A6.2.2 Data-processing encoding.
1259 class T1DataProcessing<bits<4> opcode> : Encoding16 {
1260   let Inst{15-10} = 0b010000;
1261   let Inst{9-6} = opcode;
1262 }
1263
1264 // A6.2.3 Special data instructions and branch and exchange encoding.
1265 class T1Special<bits<4> opcode> : Encoding16 {
1266   let Inst{15-10} = 0b010001;
1267   let Inst{9-6} = opcode;
1268 }
1269
1270 // A6.2.4 Load/store single data item encoding.
1271 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
1272   let Inst{15-12} = opA;
1273   let Inst{11-9}  = opB;
1274 }
1275 class T1LdSt<bits<3> opB>     : T1LoadStore<0b0101, opB>;
1276 class T1LdSt4Imm<bits<3> opB> : T1LoadStore<0b0110, opB>; // Immediate, 4 bytes
1277 class T1LdSt1Imm<bits<3> opB> : T1LoadStore<0b0111, opB>; // Immediate, 1 byte
1278 class T1LdSt2Imm<bits<3> opB> : T1LoadStore<0b1000, opB>; // Immediate, 2 bytes
1279 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
1280
1281 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1282 class T1Misc<bits<7> opcode> : Encoding16 {
1283   let Inst{15-12} = 0b1011;
1284   let Inst{11-5} = opcode;
1285 }
1286
1287 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1288 class Thumb2I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1289               InstrItinClass itin,
1290               string opc, string asm, string cstr, list<dag> pattern>
1291   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1292   let OutOperandList = oops;
1293   let InOperandList = !con(iops, (ins pred:$p));
1294   let AsmString = !strconcat(opc, "${p}", asm);
1295   let Pattern = pattern;
1296   list<Predicate> Predicates = [IsThumb2];
1297 }
1298
1299 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
1300 // input operand since by default it's a zero register. It will become an
1301 // implicit def once it's "flipped".
1302 //
1303 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1304 // more consistent.
1305 class Thumb2sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1306                InstrItinClass itin,
1307                string opc, string asm, string cstr, list<dag> pattern>
1308   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1309   let OutOperandList = oops;
1310   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1311   let AsmString = !strconcat(opc, "${s}${p}", asm);
1312   let Pattern = pattern;
1313   list<Predicate> Predicates = [IsThumb2];
1314 }
1315
1316 // Special cases
1317 class Thumb2XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1318                InstrItinClass itin,
1319                string asm, string cstr, list<dag> pattern>
1320   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1321   let OutOperandList = oops;
1322   let InOperandList = iops;
1323   let AsmString = asm;
1324   let Pattern = pattern;
1325   list<Predicate> Predicates = [IsThumb2];
1326 }
1327
1328 class ThumbXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1329               InstrItinClass itin,
1330               string asm, string cstr, list<dag> pattern>
1331   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1332   let OutOperandList = oops;
1333   let InOperandList = iops;
1334   let AsmString = asm;
1335   let Pattern = pattern;
1336   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1337 }
1338
1339 class T2I<dag oops, dag iops, InstrItinClass itin,
1340           string opc, string asm, list<dag> pattern>
1341   : Thumb2I<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1342 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1343              string opc, string asm, list<dag> pattern>
1344   : Thumb2I<oops, iops, AddrModeT2_i12, Size4Bytes, itin, opc, asm, "",pattern>;
1345 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1346             string opc, string asm, list<dag> pattern>
1347   : Thumb2I<oops, iops, AddrModeT2_i8, Size4Bytes, itin, opc, asm, "", pattern>;
1348 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1349             string opc, string asm, list<dag> pattern>
1350   : Thumb2I<oops, iops, AddrModeT2_so, Size4Bytes, itin, opc, asm, "", pattern>;
1351 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1352             string opc, string asm, list<dag> pattern>
1353   : Thumb2I<oops, iops, AddrModeT2_pc, Size4Bytes, itin, opc, asm, "", pattern>;
1354 class T2Ii8s4<bit P, bit W, bit load, dag oops, dag iops, InstrItinClass itin,
1355               string opc, string asm, list<dag> pattern>
1356   : Thumb2I<oops, iops, AddrModeT2_i8s4, Size4Bytes, itin, opc, asm, "",
1357             pattern> {
1358   let Inst{31-27} = 0b11101;
1359   let Inst{26-25} = 0b00;
1360   let Inst{24}    = P;
1361   let Inst{23}    = ?; // The U bit.
1362   let Inst{22}    = 1;
1363   let Inst{21}    = W;
1364   let Inst{20}    = load;
1365 }
1366
1367 class T2sI<dag oops, dag iops, InstrItinClass itin,
1368            string opc, string asm, list<dag> pattern>
1369   : Thumb2sI<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1370
1371 class T2XI<dag oops, dag iops, InstrItinClass itin,
1372            string asm, list<dag> pattern>
1373   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1374 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1375             string asm, list<dag> pattern>
1376   : Thumb2XI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1377
1378 class T2Ix2<dag oops, dag iops, InstrItinClass itin,
1379             string opc, string asm, list<dag> pattern>
1380   : Thumb2I<oops, iops, AddrModeNone, Size8Bytes, itin, opc, asm, "", pattern>;
1381
1382 // Two-address instructions
1383 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1384             string asm, string cstr, list<dag> pattern>
1385   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, cstr, pattern>;
1386
1387 // T2Iidxldst - Thumb2 indexed load / store instructions.
1388 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1389                  dag oops, dag iops,
1390                  AddrMode am, IndexMode im, InstrItinClass itin,
1391                  string opc, string asm, string cstr, list<dag> pattern>
1392   : InstARM<am, Size4Bytes, im, ThumbFrm, GenericDomain, cstr, itin> {
1393   let OutOperandList = oops;
1394   let InOperandList = !con(iops, (ins pred:$p));
1395   let AsmString = !strconcat(opc, "${p}", asm);
1396   let Pattern = pattern;
1397   list<Predicate> Predicates = [IsThumb2];
1398   let Inst{31-27} = 0b11111;
1399   let Inst{26-25} = 0b00;
1400   let Inst{24}    = signed;
1401   let Inst{23}    = 0;
1402   let Inst{22-21} = opcod;
1403   let Inst{20}    = load;
1404   let Inst{11}    = 1;
1405   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1406   let Inst{10}    = pre; // The P bit.
1407   let Inst{8}     = 1; // The W bit.
1408 }
1409
1410 // Helper class for disassembly only
1411 // A6.3.16 & A6.3.17
1412 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1413 class T2I_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops, dag iops,
1414              InstrItinClass itin, string opc, string asm, list<dag> pattern>
1415   : T2I<oops, iops, itin, opc, asm, pattern> {
1416   let Inst{31-27} = 0b11111;
1417   let Inst{26-24} = 0b011;
1418   let Inst{23}    = long;
1419   let Inst{22-20} = op22_20;
1420   let Inst{7-4}   = op7_4;
1421 }
1422
1423 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1424 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1425   list<Predicate> Predicates = [IsThumb, IsThumb1Only, HasV5T];
1426 }
1427
1428 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1429 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1430   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1431 }
1432
1433 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1434 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1435   list<Predicate> Predicates = [IsThumb2];
1436 }
1437
1438 //===----------------------------------------------------------------------===//
1439
1440 //===----------------------------------------------------------------------===//
1441 // ARM VFP Instruction templates.
1442 //
1443
1444 // Almost all VFP instructions are predicable.
1445 class VFPI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1446            IndexMode im, Format f, InstrItinClass itin,
1447            string opc, string asm, string cstr, list<dag> pattern>
1448   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1449   bits<4> p;
1450   let Inst{31-28} = p;
1451   let OutOperandList = oops;
1452   let InOperandList = !con(iops, (ins pred:$p));
1453   let AsmString = !strconcat(opc, "${p}", asm);
1454   let Pattern = pattern;
1455   list<Predicate> Predicates = [HasVFP2];
1456 }
1457
1458 // Special cases
1459 class VFPXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1460             IndexMode im, Format f, InstrItinClass itin,
1461             string asm, string cstr, list<dag> pattern>
1462   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1463   let OutOperandList = oops;
1464   let InOperandList = iops;
1465   let AsmString = asm;
1466   let Pattern = pattern;
1467   list<Predicate> Predicates = [HasVFP2];
1468 }
1469
1470 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1471             string opc, string asm, list<dag> pattern>
1472   : VFPI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
1473          opc, asm, "", pattern>;
1474
1475 // ARM VFP addrmode5 loads and stores
1476 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1477            InstrItinClass itin,
1478            string opc, string asm, list<dag> pattern>
1479   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1480          VFPLdStFrm, itin, opc, asm, "", pattern> {
1481   // Instruction operands.
1482   bits<5>  Dd;
1483   bits<13> addr;
1484
1485   // Encode instruction operands.
1486   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1487   let Inst{22}    = Dd{4};
1488   let Inst{19-16} = addr{12-9};   // Rn
1489   let Inst{15-12} = Dd{3-0};
1490   let Inst{7-0}   = addr{7-0};    // imm8
1491
1492   // TODO: Mark the instructions with the appropriate subtarget info.
1493   let Inst{27-24} = opcod1;
1494   let Inst{21-20} = opcod2;
1495   let Inst{11-9}  = 0b101;
1496   let Inst{8}     = 1;          // Double precision
1497
1498   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1499   let D = VFPNeonDomain;
1500 }
1501
1502 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1503            InstrItinClass itin,
1504            string opc, string asm, list<dag> pattern>
1505   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1506          VFPLdStFrm, itin, opc, asm, "", pattern> {
1507   // Instruction operands.
1508   bits<5>  Sd;
1509   bits<13> addr;
1510
1511   // Encode instruction operands.
1512   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1513   let Inst{22}    = Sd{0};
1514   let Inst{19-16} = addr{12-9};   // Rn
1515   let Inst{15-12} = Sd{4-1};
1516   let Inst{7-0}   = addr{7-0};    // imm8
1517
1518   // TODO: Mark the instructions with the appropriate subtarget info.
1519   let Inst{27-24} = opcod1;
1520   let Inst{21-20} = opcod2;
1521   let Inst{11-9}  = 0b101;
1522   let Inst{8}     = 0;          // Single precision
1523 }
1524
1525 // VFP Load / store multiple pseudo instructions.
1526 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1527                      list<dag> pattern>
1528   : InstARM<AddrMode4, Size4Bytes, IndexModeNone, Pseudo, VFPNeonDomain,
1529             cstr, itin> {
1530   let OutOperandList = oops;
1531   let InOperandList = !con(iops, (ins pred:$p));
1532   let Pattern = pattern;
1533   list<Predicate> Predicates = [HasVFP2];
1534 }
1535
1536 // Load / store multiple
1537 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1538             string asm, string cstr, list<dag> pattern>
1539   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1540           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1541   // TODO: Mark the instructions with the appropriate subtarget info.
1542   let Inst{27-25} = 0b110;
1543   let Inst{11-9}  = 0b101;
1544   let Inst{8}     = 1;          // Double precision
1545
1546   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1547   let D = VFPNeonDomain;
1548 }
1549
1550 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1551             string asm, string cstr, list<dag> pattern>
1552   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1553           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1554   // TODO: Mark the instructions with the appropriate subtarget info.
1555   let Inst{27-25} = 0b110;
1556   let Inst{11-9}  = 0b101;
1557   let Inst{8}     = 0;          // Single precision
1558 }
1559
1560 // Double precision, unary
1561 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1562            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1563            string asm, list<dag> pattern>
1564   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1565   // Instruction operands.
1566   bits<5> Dd;
1567   bits<5> Dm;
1568
1569   // Encode instruction operands.
1570   let Inst{3-0}   = Dm{3-0};
1571   let Inst{5}     = Dm{4};
1572   let Inst{15-12} = Dd{3-0};
1573   let Inst{22}    = Dd{4};
1574
1575   let Inst{27-23} = opcod1;
1576   let Inst{21-20} = opcod2;
1577   let Inst{19-16} = opcod3;
1578   let Inst{11-9}  = 0b101;
1579   let Inst{8}     = 1;          // Double precision
1580   let Inst{7-6}   = opcod4;
1581   let Inst{4}     = opcod5;
1582 }
1583
1584 // Double precision, binary
1585 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1586            dag iops, InstrItinClass itin, string opc, string asm,
1587            list<dag> pattern>
1588   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1589   // Instruction operands.
1590   bits<5> Dd;
1591   bits<5> Dn;
1592   bits<5> Dm;
1593
1594   // Encode instruction operands.
1595   let Inst{3-0}   = Dm{3-0};
1596   let Inst{5}     = Dm{4};
1597   let Inst{19-16} = Dn{3-0};
1598   let Inst{7}     = Dn{4};
1599   let Inst{15-12} = Dd{3-0};
1600   let Inst{22}    = Dd{4};
1601
1602   let Inst{27-23} = opcod1;
1603   let Inst{21-20} = opcod2;
1604   let Inst{11-9}  = 0b101;
1605   let Inst{8}     = 1;          // Double precision
1606   let Inst{6}     = op6;
1607   let Inst{4}     = op4;
1608 }
1609
1610 // Double precision, binary, VML[AS] (for additional predicate)
1611 class ADbI_vmlX<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1612            dag iops, InstrItinClass itin, string opc, string asm,
1613            list<dag> pattern>
1614   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1615   // Instruction operands.
1616   bits<5> Dd;
1617   bits<5> Dn;
1618   bits<5> Dm;
1619
1620   // Encode instruction operands.
1621   let Inst{19-16} = Dn{3-0};
1622   let Inst{7}     = Dn{4};
1623   let Inst{15-12} = Dd{3-0};
1624   let Inst{22}    = Dd{4};
1625   let Inst{3-0}   = Dm{3-0};
1626   let Inst{5}     = Dm{4};
1627
1628   let Inst{27-23} = opcod1;
1629   let Inst{21-20} = opcod2;
1630   let Inst{11-9}  = 0b101;
1631   let Inst{8}     = 1;          // Double precision
1632   let Inst{6}     = op6;
1633   let Inst{4}     = op4;
1634   list<Predicate> Predicates = [HasVFP2, UseVMLx];
1635 }
1636
1637 // Single precision, unary
1638 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1639            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1640            string asm, list<dag> pattern>
1641   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1642   // Instruction operands.
1643   bits<5> Sd;
1644   bits<5> Sm;
1645
1646   // Encode instruction operands.
1647   let Inst{3-0}   = Sm{4-1};
1648   let Inst{5}     = Sm{0};
1649   let Inst{15-12} = Sd{4-1};
1650   let Inst{22}    = Sd{0};
1651
1652   let Inst{27-23} = opcod1;
1653   let Inst{21-20} = opcod2;
1654   let Inst{19-16} = opcod3;
1655   let Inst{11-9}  = 0b101;
1656   let Inst{8}     = 0;          // Single precision
1657   let Inst{7-6}   = opcod4;
1658   let Inst{4}     = opcod5;
1659 }
1660
1661 // Single precision unary, if no NEON
1662 // Same as ASuI except not available if NEON is enabled
1663 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1664             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1665             string asm, list<dag> pattern>
1666   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1667          pattern> {
1668   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1669 }
1670
1671 // Single precision, binary
1672 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1673            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1674   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1675   // Instruction operands.
1676   bits<5> Sd;
1677   bits<5> Sn;
1678   bits<5> Sm;
1679
1680   // Encode instruction operands.
1681   let Inst{3-0}   = Sm{4-1};
1682   let Inst{5}     = Sm{0};
1683   let Inst{19-16} = Sn{4-1};
1684   let Inst{7}     = Sn{0};
1685   let Inst{15-12} = Sd{4-1};
1686   let Inst{22}    = Sd{0};
1687
1688   let Inst{27-23} = opcod1;
1689   let Inst{21-20} = opcod2;
1690   let Inst{11-9}  = 0b101;
1691   let Inst{8}     = 0;          // Single precision
1692   let Inst{6}     = op6;
1693   let Inst{4}     = op4;
1694 }
1695
1696 // Single precision binary, if no NEON
1697 // Same as ASbI except not available if NEON is enabled
1698 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1699             dag iops, InstrItinClass itin, string opc, string asm,
1700             list<dag> pattern>
1701   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1702   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1703
1704   // Instruction operands.
1705   bits<5> Sd;
1706   bits<5> Sn;
1707   bits<5> Sm;
1708
1709   // Encode instruction operands.
1710   let Inst{3-0}   = Sm{4-1};
1711   let Inst{5}     = Sm{0};
1712   let Inst{19-16} = Sn{4-1};
1713   let Inst{7}     = Sn{0};
1714   let Inst{15-12} = Sd{4-1};
1715   let Inst{22}    = Sd{0};
1716 }
1717
1718 // VFP conversion instructions
1719 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1720                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1721                list<dag> pattern>
1722   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1723   let Inst{27-23} = opcod1;
1724   let Inst{21-20} = opcod2;
1725   let Inst{19-16} = opcod3;
1726   let Inst{11-8}  = opcod4;
1727   let Inst{6}     = 1;
1728   let Inst{4}     = 0;
1729 }
1730
1731 // VFP conversion between floating-point and fixed-point
1732 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1733                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1734                 list<dag> pattern>
1735   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1736   // size (fixed-point number): sx == 0 ? 16 : 32
1737   let Inst{7} = op5; // sx
1738 }
1739
1740 // VFP conversion instructions, if no NEON
1741 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1742                 dag oops, dag iops, InstrItinClass itin,
1743                 string opc, string asm, list<dag> pattern>
1744   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1745              pattern> {
1746   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1747 }
1748
1749 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1750                InstrItinClass itin,
1751                string opc, string asm, list<dag> pattern>
1752   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1753   let Inst{27-20} = opcod1;
1754   let Inst{11-8}  = opcod2;
1755   let Inst{4}     = 1;
1756 }
1757
1758 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1759                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1760   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1761
1762 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1763                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1764   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1765
1766 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1767                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1768   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1769
1770 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1771                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1772   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1773
1774 //===----------------------------------------------------------------------===//
1775
1776 //===----------------------------------------------------------------------===//
1777 // ARM NEON Instruction templates.
1778 //
1779
1780 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1781             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1782             list<dag> pattern>
1783   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1784   let OutOperandList = oops;
1785   let InOperandList = !con(iops, (ins pred:$p));
1786   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1787   let Pattern = pattern;
1788   list<Predicate> Predicates = [HasNEON];
1789 }
1790
1791 // Same as NeonI except it does not have a "data type" specifier.
1792 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1793              InstrItinClass itin, string opc, string asm, string cstr,
1794              list<dag> pattern>
1795   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1796   let OutOperandList = oops;
1797   let InOperandList = !con(iops, (ins pred:$p));
1798   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1799   let Pattern = pattern;
1800   list<Predicate> Predicates = [HasNEON];
1801 }
1802
1803 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1804             dag oops, dag iops, InstrItinClass itin,
1805             string opc, string dt, string asm, string cstr, list<dag> pattern>
1806   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1807           cstr, pattern> {
1808   let Inst{31-24} = 0b11110100;
1809   let Inst{23}    = op23;
1810   let Inst{21-20} = op21_20;
1811   let Inst{11-8}  = op11_8;
1812   let Inst{7-4}   = op7_4;
1813
1814   bits<5> Vd;
1815   bits<6> Rn;
1816   bits<4> Rm;
1817
1818   let Inst{22}    = Vd{4};
1819   let Inst{15-12} = Vd{3-0};
1820   let Inst{19-16} = Rn{3-0};
1821   let Inst{3-0}   = Rm{3-0};
1822 }
1823
1824 class NLdStLn<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1825             dag oops, dag iops, InstrItinClass itin,
1826             string opc, string dt, string asm, string cstr, list<dag> pattern>
1827   : NLdSt<op23, op21_20, op11_8, op7_4, oops, iops, itin, opc,
1828           dt, asm, cstr, pattern> {
1829   bits<3> lane;
1830 }
1831
1832 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1833   : InstARM<AddrMode6, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1834             itin> {
1835   let OutOperandList = oops;
1836   let InOperandList = !con(iops, (ins pred:$p));
1837   list<Predicate> Predicates = [HasNEON];
1838 }
1839
1840 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1841                   list<dag> pattern>
1842   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1843             itin> {
1844   let OutOperandList = oops;
1845   let InOperandList = !con(iops, (ins pred:$p));
1846   let Pattern = pattern;
1847   list<Predicate> Predicates = [HasNEON];
1848 }
1849
1850 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1851              string opc, string dt, string asm, string cstr, list<dag> pattern>
1852   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1853           pattern> {
1854   let Inst{31-25} = 0b1111001;
1855 }
1856
1857 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1858               string opc, string asm, string cstr, list<dag> pattern>
1859   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1860            cstr, pattern> {
1861   let Inst{31-25} = 0b1111001;
1862 }
1863
1864 // NEON "one register and a modified immediate" format.
1865 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1866                bit op5, bit op4,
1867                dag oops, dag iops, InstrItinClass itin,
1868                string opc, string dt, string asm, string cstr,
1869                list<dag> pattern>
1870   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1871   let Inst{23}    = op23;
1872   let Inst{21-19} = op21_19;
1873   let Inst{11-8}  = op11_8;
1874   let Inst{7}     = op7;
1875   let Inst{6}     = op6;
1876   let Inst{5}     = op5;
1877   let Inst{4}     = op4;
1878
1879   // Instruction operands.
1880   bits<5> Vd;
1881   bits<13> SIMM;
1882
1883   let Inst{15-12} = Vd{3-0};
1884   let Inst{22}    = Vd{4};
1885   let Inst{24}    = SIMM{7};
1886   let Inst{18-16} = SIMM{6-4};
1887   let Inst{3-0}   = SIMM{3-0};
1888 }
1889
1890 // NEON 2 vector register format.
1891 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1892           bits<5> op11_7, bit op6, bit op4,
1893           dag oops, dag iops, InstrItinClass itin,
1894           string opc, string dt, string asm, string cstr, list<dag> pattern>
1895   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1896   let Inst{24-23} = op24_23;
1897   let Inst{21-20} = op21_20;
1898   let Inst{19-18} = op19_18;
1899   let Inst{17-16} = op17_16;
1900   let Inst{11-7}  = op11_7;
1901   let Inst{6}     = op6;
1902   let Inst{4}     = op4;
1903
1904   // Instruction operands.
1905   bits<5> Vd;
1906   bits<5> Vm;
1907
1908   let Inst{15-12} = Vd{3-0};
1909   let Inst{22}    = Vd{4};
1910   let Inst{3-0}   = Vm{3-0};
1911   let Inst{5}     = Vm{4};
1912 }
1913
1914 // Same as N2V except it doesn't have a datatype suffix.
1915 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1916            bits<5> op11_7, bit op6, bit op4,
1917            dag oops, dag iops, InstrItinClass itin,
1918            string opc, string asm, string cstr, list<dag> pattern>
1919   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1920   let Inst{24-23} = op24_23;
1921   let Inst{21-20} = op21_20;
1922   let Inst{19-18} = op19_18;
1923   let Inst{17-16} = op17_16;
1924   let Inst{11-7}  = op11_7;
1925   let Inst{6}     = op6;
1926   let Inst{4}     = op4;
1927
1928   // Instruction operands.
1929   bits<5> Vd;
1930   bits<5> Vm;
1931
1932   let Inst{15-12} = Vd{3-0};
1933   let Inst{22}    = Vd{4};
1934   let Inst{3-0}   = Vm{3-0};
1935   let Inst{5}     = Vm{4};
1936 }
1937
1938 // NEON 2 vector register with immediate.
1939 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1940              dag oops, dag iops, Format f, InstrItinClass itin,
1941              string opc, string dt, string asm, string cstr, list<dag> pattern>
1942   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1943   let Inst{24}   = op24;
1944   let Inst{23}   = op23;
1945   let Inst{11-8} = op11_8;
1946   let Inst{7}    = op7;
1947   let Inst{6}    = op6;
1948   let Inst{4}    = op4;
1949
1950   // Instruction operands.
1951   bits<5> Vd;
1952   bits<5> Vm;
1953   bits<6> SIMM;
1954
1955   let Inst{15-12} = Vd{3-0};
1956   let Inst{22}    = Vd{4};
1957   let Inst{3-0}   = Vm{3-0};
1958   let Inst{5}     = Vm{4};
1959   let Inst{21-16} = SIMM{5-0};
1960 }
1961
1962 // NEON 3 vector register format.
1963 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1964           dag oops, dag iops, Format f, InstrItinClass itin,
1965           string opc, string dt, string asm, string cstr, list<dag> pattern>
1966   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1967   let Inst{24}    = op24;
1968   let Inst{23}    = op23;
1969   let Inst{21-20} = op21_20;
1970   let Inst{11-8}  = op11_8;
1971   let Inst{6}     = op6;
1972   let Inst{4}     = op4;
1973
1974   // Instruction operands.
1975   bits<5> Vd;
1976   bits<5> Vn;
1977   bits<5> Vm;
1978
1979   let Inst{15-12} = Vd{3-0};
1980   let Inst{22}    = Vd{4};
1981   let Inst{19-16} = Vn{3-0};
1982   let Inst{7}     = Vn{4};
1983   let Inst{3-0}   = Vm{3-0};
1984   let Inst{5}     = Vm{4};
1985 }
1986
1987 // Same as N3V except it doesn't have a data type suffix.
1988 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1989            bit op4,
1990            dag oops, dag iops, Format f, InstrItinClass itin,
1991            string opc, string asm, string cstr, list<dag> pattern>
1992   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1993   let Inst{24}    = op24;
1994   let Inst{23}    = op23;
1995   let Inst{21-20} = op21_20;
1996   let Inst{11-8}  = op11_8;
1997   let Inst{6}     = op6;
1998   let Inst{4}     = op4;
1999
2000   // Instruction operands.
2001   bits<5> Vd;
2002   bits<5> Vn;
2003   bits<5> Vm;
2004
2005   let Inst{15-12} = Vd{3-0};
2006   let Inst{22}    = Vd{4};
2007   let Inst{19-16} = Vn{3-0};
2008   let Inst{7}     = Vn{4};
2009   let Inst{3-0}   = Vm{3-0};
2010   let Inst{5}     = Vm{4};
2011 }
2012
2013 // NEON VMOVs between scalar and core registers.
2014 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2015                dag oops, dag iops, Format f, InstrItinClass itin,
2016                string opc, string dt, string asm, list<dag> pattern>
2017   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, f, NeonDomain,
2018             "", itin> {
2019   let Inst{27-20} = opcod1;
2020   let Inst{11-8}  = opcod2;
2021   let Inst{6-5}   = opcod3;
2022   let Inst{4}     = 1;
2023
2024   let OutOperandList = oops;
2025   let InOperandList = !con(iops, (ins pred:$p));
2026   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
2027   let Pattern = pattern;
2028   list<Predicate> Predicates = [HasNEON];
2029
2030   bits<5> V;
2031   bits<4> R;
2032   bits<4> p;
2033   bits<4> lane;
2034
2035   let Inst{31-28} = p{3-0};
2036   let Inst{7}     = V{4};
2037   let Inst{19-16} = V{3-0};
2038   let Inst{15-12} = R{3-0};
2039 }
2040 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2041                 dag oops, dag iops, InstrItinClass itin,
2042                 string opc, string dt, string asm, list<dag> pattern>
2043   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
2044              opc, dt, asm, pattern>;
2045 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2046                 dag oops, dag iops, InstrItinClass itin,
2047                 string opc, string dt, string asm, list<dag> pattern>
2048   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
2049              opc, dt, asm, pattern>;
2050 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
2051             dag oops, dag iops, InstrItinClass itin,
2052             string opc, string dt, string asm, list<dag> pattern>
2053   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
2054              opc, dt, asm, pattern>;
2055
2056 // Vector Duplicate Lane (from scalar to all elements)
2057 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
2058                 InstrItinClass itin, string opc, string dt, string asm,
2059                 list<dag> pattern>
2060   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
2061   let Inst{24-23} = 0b11;
2062   let Inst{21-20} = 0b11;
2063   let Inst{19-16} = op19_16;
2064   let Inst{11-7}  = 0b11000;
2065   let Inst{6}     = op6;
2066   let Inst{4}     = 0;
2067
2068   bits<5> Vd;
2069   bits<5> Vm;
2070   bits<4> lane;
2071
2072   let Inst{22}     = Vd{4};
2073   let Inst{15-12} = Vd{3-0};
2074   let Inst{5}     = Vm{4};
2075   let Inst{3-0} = Vm{3-0};
2076 }
2077
2078 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
2079 // for single-precision FP.
2080 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
2081   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
2082 }