lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // the instruction has a Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // Addressing mode.
  88 class AddrMode<bits<5> val> {
  89   bits<5> Value = val;
  90 }
  91 def AddrModeNone    : AddrMode<0>;
  92 def AddrMode1       : AddrMode<1>;
  93 def AddrMode2       : AddrMode<2>;
  94 def AddrMode3       : AddrMode<3>;
  95 def AddrMode4       : AddrMode<4>;
  96 def AddrMode5       : AddrMode<5>;
  97 def AddrMode6       : AddrMode<6>;
  98 def AddrModeT1_1    : AddrMode<7>;
  99 def AddrModeT1_2    : AddrMode<8>;
 100 def AddrModeT1_4    : AddrMode<9>;
 101 def AddrModeT1_s    : AddrMode<10>;
 102 def AddrModeT2_i12  : AddrMode<11>;
 103 def AddrModeT2_i8   : AddrMode<12>;
 104 def AddrModeT2_so   : AddrMode<13>;
 105 def AddrModeT2_pc   : AddrMode<14>;
 106 def AddrModeT2_i8s4 : AddrMode<15>;
 107
 108 // Instruction size.
 109 class SizeFlagVal<bits<3> val> {
 110   bits<3> Value = val;
 111 }
 112 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 113 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 114 def Size8Bytes   : SizeFlagVal<2>;
 115 def Size4Bytes   : SizeFlagVal<3>;
 116 def Size2Bytes   : SizeFlagVal<4>;
 117
 118 // Load / store index mode.
 119 class IndexMode<bits<2> val> {
 120   bits<2> Value = val;
 121 }
 122 def IndexModeNone : IndexMode<0>;
 123 def IndexModePre  : IndexMode<1>;
 124 def IndexModePost : IndexMode<2>;
 125 def IndexModeUpd  : IndexMode<3>;
 126
 127 // Instruction execution domain.
 128 class Domain<bits<2> val> {
 129   bits<2> Value = val;
 130 }
 131 def GenericDomain : Domain<0>;
 132 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 133 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 134 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 135
 136 //===----------------------------------------------------------------------===//
 137
 138 // ARM special operands.
 139 //
 140
 141 def CondCodeOperand : AsmOperandClass {
 142   let Name = "CondCode";
 143   let SuperClasses = [];
 144 }
 145
 146 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 147 // register whose default is 0 (no register).
 148 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 149                                      (ops (i32 14), (i32 zero_reg))> {
 150   let PrintMethod = "printPredicateOperand";
 151   let ParserMatchClass = CondCodeOperand;
 152 }
 153
 154 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 155 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 156   string EncoderMethod = "getCCOutOpValue";
 157   let PrintMethod = "printSBitModifierOperand";
 158 }
 159
 160 // Same as cc_out except it defaults to setting CPSR.
 161 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 162   string EncoderMethod = "getCCOutOpValue";
 163   let PrintMethod = "printSBitModifierOperand";
 164 }
 165
 166 // ARM special operands for disassembly only.
 167 //
 168 def setend_op : Operand<i32> {
 169   let PrintMethod = "printSetendOperand";
 170 }
 171
 172 def cps_opt : Operand<i32> {
 173   let PrintMethod = "printCPSOptionOperand";
 174 }
 175
 176 def msr_mask : Operand<i32> {
 177   let PrintMethod = "printMSRMaskOperand";
 178 }
 179
 180 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 181 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 182 def neg_zero : Operand<i32> {
 183   let PrintMethod = "printNegZeroOperand";
 184 }
 185
 186 //===----------------------------------------------------------------------===//
 187
 188 // ARM Instruction templates.
 189 //
 190
 191 class InstTemplate<AddrMode am, SizeFlagVal sz, IndexMode im,
 192                    Format f, Domain d, string cstr, InstrItinClass itin>
 193   : Instruction {
 194   let Namespace = "ARM";
 195
 196   AddrMode AM = am;
 197   SizeFlagVal SZ = sz;
 198   IndexMode IM = im;
 199   bits<2> IndexModeBits = IM.Value;
 200   Format F = f;
 201   bits<6> Form = F.Value;
 202   Domain D = d;
 203   bit isUnaryDataProc = 0;
 204   bit canXformTo16Bit = 0;
 205
 206   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 207   let TSFlags{4-0}   = AM.Value;
 208   let TSFlags{7-5}   = SZ.Value;
 209   let TSFlags{9-8}   = IndexModeBits;
 210   let TSFlags{15-10} = Form;
 211   let TSFlags{16}    = isUnaryDataProc;
 212   let TSFlags{17}    = canXformTo16Bit;
 213   let TSFlags{19-18} = D.Value;
 214
 215   let Constraints = cstr;
 216   let Itinerary = itin;
 217 }
 218
 219 class Encoding {
 220   field bits<32> Inst;
 221 }
 222
 223 class InstARM<AddrMode am, SizeFlagVal sz, IndexMode im,
 224               Format f, Domain d, string cstr, InstrItinClass itin>
 225   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding;
 226
 227 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 228 // on by adding flavors to specific instructions.
 229 class InstThumb<AddrMode am, SizeFlagVal sz, IndexMode im,
 230                 Format f, Domain d, string cstr, InstrItinClass itin>
 231   : InstTemplate<am, sz, im, f, d, cstr, itin>;
 232
 233 class PseudoInst<dag oops, dag iops, InstrItinClass itin,
 234                  string asm, list<dag> pattern>
 235   : InstARM<AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, GenericDomain,
 236             "", itin> {
 237   let OutOperandList = oops;
 238   let InOperandList = iops;
 239   let AsmString = asm;
 240   let Pattern = pattern;
 241 }
 242
 243 // Almost all ARM instructions are predicable.
 244 class I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 245         IndexMode im, Format f, InstrItinClass itin,
 246         string opc, string asm, string cstr,
 247         list<dag> pattern>
 248   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 249   bits<4> p;
 250   let Inst{31-28} = p;
 251   let OutOperandList = oops;
 252   let InOperandList = !con(iops, (ins pred:$p));
 253   let AsmString = !strconcat(opc, "${p}", asm);
 254   let Pattern = pattern;
 255   list<Predicate> Predicates = [IsARM];
 256 }
 257
 258 // A few are not predicable
 259 class InoP<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 260            IndexMode im, Format f, InstrItinClass itin,
 261            string opc, string asm, string cstr,
 262            list<dag> pattern>
 263   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 264   let OutOperandList = oops;
 265   let InOperandList = iops;
 266   let AsmString = !strconcat(opc, asm);
 267   let Pattern = pattern;
 268   let isPredicable = 0;
 269   list<Predicate> Predicates = [IsARM];
 270 }
 271
 272 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 273 // operand since by default it's a zero register. It will become an implicit def
 274 // once it's "flipped".
 275 class sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 276          IndexMode im, Format f, InstrItinClass itin,
 277          string opc, string asm, string cstr,
 278          list<dag> pattern>
 279   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 280   bits<4> p; // Predicate operand
 281   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 282   let Inst{31-28} = p;
 283   let Inst{20} = s;
 284
 285   let OutOperandList = oops;
 286   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 287   let AsmString = !strconcat(opc, "${s}${p}", asm);
 288   let Pattern = pattern;
 289   list<Predicate> Predicates = [IsARM];
 290 }
 291
 292 // Special cases
 293 class XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 294          IndexMode im, Format f, InstrItinClass itin,
 295          string asm, string cstr, list<dag> pattern>
 296   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 297   let OutOperandList = oops;
 298   let InOperandList = iops;
 299   let AsmString = asm;
 300   let Pattern = pattern;
 301   list<Predicate> Predicates = [IsARM];
 302 }
 303
 304 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 305          string opc, string asm, list<dag> pattern>
 306   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 307       opc, asm, "", pattern>;
 308 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 309           string opc, string asm, list<dag> pattern>
 310   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 311        opc, asm, "", pattern>;
 312 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 313           string asm, list<dag> pattern>
 314   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 315        asm, "", pattern>;
 316 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 317             string opc, string asm, list<dag> pattern>
 318   : InoP<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 319          opc, asm, "", pattern>;
 320
 321 // Ctrl flow instructions
 322 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 323           string opc, string asm, list<dag> pattern>
 324   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 325       opc, asm, "", pattern> {
 326   let Inst{27-24} = opcod;
 327 }
 328 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 329            string asm, list<dag> pattern>
 330   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 331        asm, "", pattern> {
 332   let Inst{27-24} = opcod;
 333 }
 334 class ABXIx2<dag oops, dag iops, InstrItinClass itin,
 335              string asm, list<dag> pattern>
 336   : XI<oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, Pseudo, itin,
 337        asm, "", pattern>;
 338
 339 // BR_JT instructions
 340 class JTI<dag oops, dag iops, InstrItinClass itin,
 341           string asm, list<dag> pattern>
 342   : XI<oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BrMiscFrm, itin,
 343        asm, "", pattern>;
 344
 345 // Atomic load/store instructions
 346 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 347               string opc, string asm, list<dag> pattern>
 348   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 349       opc, asm, "", pattern> {
 350   let Inst{27-23} = 0b00011;
 351   let Inst{22-21} = opcod;
 352   let Inst{20}    = 1;
 353   let Inst{11-0}  = 0b111110011111;
 354 }
 355 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 356               string opc, string asm, list<dag> pattern>
 357   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 358       opc, asm, "", pattern> {
 359   let Inst{27-23} = 0b00011;
 360   let Inst{22-21} = opcod;
 361   let Inst{20}    = 0;
 362   let Inst{11-4}  = 0b11111001;
 363 }
 364
 365 // addrmode1 instructions
 366 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 367           string opc, string asm, list<dag> pattern>
 368   : I<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 369       opc, asm, "", pattern> {
 370   let Inst{24-21} = opcod;
 371   let Inst{27-26} = 0b00;
 372 }
 373 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 374            string opc, string asm, list<dag> pattern>
 375   : sI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 376        opc, asm, "", pattern> {
 377   let Inst{24-21} = opcod;
 378   let Inst{27-26} = 0b00;
 379 }
 380 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 381            string asm, list<dag> pattern>
 382   : XI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 383        asm, "", pattern> {
 384   let Inst{24-21} = opcod;
 385   let Inst{27-26} = 0b00;
 386 }
 387 class AI1x2<dag oops, dag iops, Format f, InstrItinClass itin,
 388             string opc, string asm, list<dag> pattern>
 389   : I<oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, itin,
 390       opc, asm, "", pattern>;
 391
 392
 393 // addrmode2 loads and stores
 394 class AI2<dag oops, dag iops, Format f, InstrItinClass itin,
 395           string opc, string asm, list<dag> pattern>
 396   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 397       opc, asm, "", pattern> {
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 573 // addrmode3 instructions
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 582
 583 // loads
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 649   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
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 659 class AI3ldd<dag oops, dag iops, Format f, InstrItinClass itin,
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 674 class AI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
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 687 class AXI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
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 699 class AI3std<dag oops, dag iops, Format f, InstrItinClass itin,
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 713 // Pre-indexed loads
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 726 }
 727 class AI3ldshpr<dag oops, dag iops, Format f, InstrItinClass itin,
 728                 string opc, string asm, string cstr, list<dag> pattern>
 729   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 730       opc, asm, cstr, pattern> {
 731   let Inst{4}     = 1;
 732   let Inst{5}     = 1; // H bit
 733   let Inst{6}     = 1; // S bit
 734   let Inst{7}     = 1;
 735   let Inst{20}    = 1; // L bit
 736   let Inst{21}    = 1; // W bit
 737   let Inst{24}    = 1; // P bit
 738   let Inst{27-25} = 0b000;
 739 }
 740 class AI3ldsbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 741                 string opc, string asm, string cstr, list<dag> pattern>
 742   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 743       opc, asm, cstr, pattern> {
 744   let Inst{4}     = 1;
 745   let Inst{5}     = 0; // H bit
 746   let Inst{6}     = 1; // S bit
 747   let Inst{7}     = 1;
 748   let Inst{20}    = 1; // L bit
 749   let Inst{21}    = 1; // W bit
 750   let Inst{24}    = 1; // P bit
 751   let Inst{27-25} = 0b000;
 752 }
 753 class AI3lddpr<dag oops, dag iops, Format f, InstrItinClass itin,
 754              string opc, string asm, string cstr, list<dag> pattern>
 755   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 756       opc, asm, cstr, pattern> {
 757   let Inst{4}     = 1;
 758   let Inst{5}     = 0; // H bit
 759   let Inst{6}     = 1; // S bit
 760   let Inst{7}     = 1;
 761   let Inst{20}    = 0; // L bit
 762   let Inst{21}    = 1; // W bit
 763   let Inst{24}    = 1; // P bit
 764   let Inst{27-25} = 0b000;
 765 }
 766
 767
 768 // Pre-indexed stores
 769 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 770                string opc, string asm, string cstr, list<dag> pattern>
 771   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 772       opc, asm, cstr, pattern> {
 773   let Inst{4}     = 1;
 774   let Inst{5}     = 1; // H bit
 775   let Inst{6}     = 0; // S bit
 776   let Inst{7}     = 1;
 777   let Inst{20}    = 0; // L bit
 778   let Inst{21}    = 1; // W bit
 779   let Inst{24}    = 1; // P bit
 780   let Inst{27-25} = 0b000;
 781 }
 782 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 783              string opc, string asm, string cstr, list<dag> pattern>
 784   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 785       opc, asm, cstr, pattern> {
 786   let Inst{4}     = 1;
 787   let Inst{5}     = 1; // H bit
 788   let Inst{6}     = 1; // S bit
 789   let Inst{7}     = 1;
 790   let Inst{20}    = 0; // L bit
 791   let Inst{21}    = 1; // W bit
 792   let Inst{24}    = 1; // P bit
 793   let Inst{27-25} = 0b000;
 794 }
 795
 796 // Post-indexed loads
 797 class AI3ldhpo<dag oops, dag iops, Format f, InstrItinClass itin,
 798                string opc, string asm, string cstr, list<dag> pattern>
 799   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 800       opc, asm, cstr,pattern> {
 801   let Inst{4}     = 1;
 802   let Inst{5}     = 1; // H bit
 803   let Inst{6}     = 0; // S bit
 804   let Inst{7}     = 1;
 805   let Inst{20}    = 1; // L bit
 806   let Inst{21}    = 0; // W bit
 807   let Inst{24}    = 0; // P bit
 808   let Inst{27-25} = 0b000;
 809 }
 810 class AI3ldshpo<dag oops, dag iops, Format f, InstrItinClass itin,
 811                 string opc, string asm, string cstr, list<dag> pattern>
 812   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 813       opc, asm, cstr,pattern> {
 814   let Inst{4}     = 1;
 815   let Inst{5}     = 1; // H bit
 816   let Inst{6}     = 1; // S bit
 817   let Inst{7}     = 1;
 818   let Inst{20}    = 1; // L bit
 819   let Inst{21}    = 0; // W bit
 820   let Inst{24}    = 0; // P bit
 821   let Inst{27-25} = 0b000;
 822 }
 823 class AI3ldsbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 824                 string opc, string asm, string cstr, list<dag> pattern>
 825   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 826       opc, asm, cstr,pattern> {
 827   let Inst{4}     = 1;
 828   let Inst{5}     = 0; // H bit
 829   let Inst{6}     = 1; // S bit
 830   let Inst{7}     = 1;
 831   let Inst{20}    = 1; // L bit
 832   let Inst{21}    = 0; // W bit
 833   let Inst{24}    = 0; // P bit
 834   let Inst{27-25} = 0b000;
 835 }
 836 class AI3lddpo<dag oops, dag iops, Format f, InstrItinClass itin,
 837              string opc, string asm, string cstr, list<dag> pattern>
 838   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 839       opc, asm, cstr, pattern> {
 840   let Inst{4}     = 1;
 841   let Inst{5}     = 0; // H bit
 842   let Inst{6}     = 1; // S bit
 843   let Inst{7}     = 1;
 844   let Inst{20}    = 0; // L bit
 845   let Inst{21}    = 0; // W bit
 846   let Inst{24}    = 0; // P bit
 847   let Inst{27-25} = 0b000;
 848 }
 849
 850 // Post-indexed stores
 851 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 852                string opc, string asm, string cstr, list<dag> pattern>
 853   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 854       opc, asm, cstr,pattern> {
 855   let Inst{4}     = 1;
 856   let Inst{5}     = 1; // H bit
 857   let Inst{6}     = 0; // S bit
 858   let Inst{7}     = 1;
 859   let Inst{20}    = 0; // L bit
 860   let Inst{21}    = 0; // W bit
 861   let Inst{24}    = 0; // P bit
 862   let Inst{27-25} = 0b000;
 863 }
 864 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 865              string opc, string asm, string cstr, list<dag> pattern>
 866   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 867       opc, asm, cstr, pattern> {
 868   let Inst{4}     = 1;
 869   let Inst{5}     = 1; // H bit
 870   let Inst{6}     = 1; // S bit
 871   let Inst{7}     = 1;
 872   let Inst{20}    = 0; // L bit
 873   let Inst{21}    = 0; // W bit
 874   let Inst{24}    = 0; // P bit
 875   let Inst{27-25} = 0b000;
 876 }
 877
 878 // addrmode4 instructions
 879 class AXI4ld<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 880              string asm, string cstr, list<dag> pattern>
 881   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 882        asm, cstr, pattern> {
 883   let Inst{20}    = 1; // L bit
 884   let Inst{22}    = 0; // S bit
 885   let Inst{27-25} = 0b100;
 886 }
 887 class AXI4st<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 888              string asm, string cstr, list<dag> pattern>
 889   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 890        asm, cstr, pattern> {
 891   let Inst{20}    = 0; // L bit
 892   let Inst{22}    = 0; // S bit
 893   let Inst{27-25} = 0b100;
 894 }
 895
 896 // Unsigned multiply, multiply-accumulate instructions.
 897 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 898              string opc, string asm, list<dag> pattern>
 899   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 900       opc, asm, "", pattern> {
 901   let Inst{7-4}   = 0b1001;
 902   let Inst{20}    = 0; // S bit
 903   let Inst{27-21} = opcod;
 904 }
 905 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 906               string opc, string asm, list<dag> pattern>
 907   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 908        opc, asm, "", pattern> {
 909   let Inst{7-4}   = 0b1001;
 910   let Inst{27-21} = opcod;
 911 }
 912
 913 // Most significant word multiply
 914 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 915              InstrItinClass itin, string opc, string asm, list<dag> pattern>
 916   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 917       opc, asm, "", pattern> {
 918   bits<4> Rd;
 919   bits<4> Rn;
 920   bits<4> Rm;
 921   let Inst{7-4}   = opc7_4;
 922   let Inst{20}    = 1;
 923   let Inst{27-21} = opcod;
 924   let Inst{19-16} = Rd;
 925   let Inst{11-8}  = Rm;
 926   let Inst{3-0}   = Rn;
 927 }
 928 // MSW multiple w/ Ra operand
 929 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 930               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 931   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
 932   bits<4> Ra;
 933   let Inst{15-12} = Ra;
 934 }
 935
 936 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
 937 class AMulxyI<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 938               string opc, string asm, list<dag> pattern>
 939   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 940       opc, asm, "", pattern> {
 941   let Inst{4}     = 0;
 942   let Inst{7}     = 1;
 943   let Inst{20}    = 0;
 944   let Inst{27-21} = opcod;
 945 }
 946
 947 // Extend instructions.
 948 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
 949             string opc, string asm, list<dag> pattern>
 950   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ExtFrm, itin,
 951       opc, asm, "", pattern> {
 952   // All AExtI instructions have Rd and Rm register operands.
 953   bits<4> Rd;
 954   bits<4> Rm;
 955   let Inst{15-12} = Rd;
 956   let Inst{3-0}   = Rm;
 957   let Inst{7-4}   = 0b0111;
 958   let Inst{9-8}   = 0b00;
 959   let Inst{27-20} = opcod;
 960 }
 961
 962 // Misc Arithmetic instructions.
 963 class AMiscA1I<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
 964                string opc, string asm, list<dag> pattern>
 965   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 966       opc, asm, "", pattern> {
 967   let Inst{27-20} = opcod;
 968 }
 969
 970 //===----------------------------------------------------------------------===//
 971
 972 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
 973 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
 974   list<Predicate> Predicates = [IsARM];
 975 }
 976 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
 977   list<Predicate> Predicates = [IsARM, HasV5TE];
 978 }
 979 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
 980   list<Predicate> Predicates = [IsARM, HasV6];
 981 }
 982
 983 //===----------------------------------------------------------------------===//
 984 //
 985 // Thumb Instruction Format Definitions.
 986 //
 987
 988 // TI - Thumb instruction.
 989
 990 class ThumbI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 991              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
 992   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
 993   let OutOperandList = oops;
 994   let InOperandList = iops;
 995   let AsmString = asm;
 996   let Pattern = pattern;
 997   list<Predicate> Predicates = [IsThumb];
 998 }
 999
1000 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
1001   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1002
1003 // Two-address instructions
1004 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
1005           list<dag> pattern>
1006   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "$lhs = $dst",
1007            pattern>;
1008
1009 // tBL, tBX 32-bit instructions
1010 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
1011            dag oops, dag iops, InstrItinClass itin, string asm,
1012            list<dag> pattern>
1013     : ThumbI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>,
1014       Encoding {
1015   let Inst{31-27} = opcod1;
1016   let Inst{15-14} = opcod2;
1017   let Inst{12}    = opcod3;
1018 }
1019
1020 // BR_JT instructions
1021 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
1022            list<dag> pattern>
1023   : ThumbI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1024
1025 // Thumb1 only
1026 class Thumb1I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1027               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1028   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1029   let OutOperandList = oops;
1030   let InOperandList = iops;
1031   let AsmString = asm;
1032   let Pattern = pattern;
1033   list<Predicate> Predicates = [IsThumb1Only];
1034 }
1035
1036 class T1I<dag oops, dag iops, InstrItinClass itin,
1037           string asm, list<dag> pattern>
1038   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1039 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
1040             string asm, list<dag> pattern>
1041   : Thumb1I<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1042 class T1JTI<dag oops, dag iops, InstrItinClass itin,
1043             string asm, list<dag> pattern>
1044   : Thumb1I<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1045
1046 // Two-address instructions
1047 class T1It<dag oops, dag iops, InstrItinClass itin,
1048            string asm, string cstr, list<dag> pattern>
1049   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin,
1050             asm, cstr, pattern>;
1051
1052 // Thumb1 instruction that can either be predicated or set CPSR.
1053 class Thumb1sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1054                InstrItinClass itin,
1055                string opc, string asm, string cstr, list<dag> pattern>
1056   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1057   let OutOperandList = !con(oops, (outs s_cc_out:$s));
1058   let InOperandList = !con(iops, (ins pred:$p));
1059   let AsmString = !strconcat(opc, "${s}${p}", asm);
1060   let Pattern = pattern;
1061   list<Predicate> Predicates = [IsThumb1Only];
1062 }
1063
1064 class T1sI<dag oops, dag iops, InstrItinClass itin,
1065            string opc, string asm, list<dag> pattern>
1066   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1067
1068 // Two-address instructions
1069 class T1sIt<dag oops, dag iops, InstrItinClass itin,
1070             string opc, string asm, list<dag> pattern>
1071   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1072              "$lhs = $dst", pattern>;
1073
1074 // Thumb1 instruction that can be predicated.
1075 class Thumb1pI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1076                InstrItinClass itin,
1077                string opc, string asm, string cstr, list<dag> pattern>
1078   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1079   let OutOperandList = oops;
1080   let InOperandList = !con(iops, (ins pred:$p));
1081   let AsmString = !strconcat(opc, "${p}", asm);
1082   let Pattern = pattern;
1083   list<Predicate> Predicates = [IsThumb1Only];
1084 }
1085
1086 class T1pI<dag oops, dag iops, InstrItinClass itin,
1087            string opc, string asm, list<dag> pattern>
1088   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1089
1090 // Two-address instructions
1091 class T1pIt<dag oops, dag iops, InstrItinClass itin,
1092             string opc, string asm, list<dag> pattern>
1093   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1094              "$lhs = $dst", pattern>;
1095
1096 class T1pI1<dag oops, dag iops, InstrItinClass itin,
1097             string opc, string asm, list<dag> pattern>
1098   : Thumb1pI<oops, iops, AddrModeT1_1, Size2Bytes, itin, opc, asm, "", pattern>;
1099 class T1pI2<dag oops, dag iops, InstrItinClass itin,
1100             string opc, string asm, list<dag> pattern>
1101   : Thumb1pI<oops, iops, AddrModeT1_2, Size2Bytes, itin, opc, asm, "", pattern>;
1102 class T1pI4<dag oops, dag iops, InstrItinClass itin,
1103             string opc, string asm, list<dag> pattern>
1104   : Thumb1pI<oops, iops, AddrModeT1_4, Size2Bytes, itin, opc, asm, "", pattern>;
1105 class T1pIs<dag oops, dag iops,
1106             InstrItinClass itin, string opc, string asm, list<dag> pattern>
1107   : Thumb1pI<oops, iops, AddrModeT1_s, Size2Bytes, itin, opc, asm, "", pattern>;
1108
1109 class Encoding16 : Encoding {
1110   let Inst{31-16} = 0x0000;
1111 }
1112
1113 // A6.2 16-bit Thumb instruction encoding
1114 class T1Encoding<bits<6> opcode> : Encoding16 {
1115   let Inst{15-10} = opcode;
1116 }
1117
1118 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
1119 class T1General<bits<5> opcode> : Encoding16 {
1120   let Inst{15-14} = 0b00;
1121   let Inst{13-9} = opcode;
1122 }
1123
1124 // A6.2.2 Data-processing encoding.
1125 class T1DataProcessing<bits<4> opcode> : Encoding16 {
1126   let Inst{15-10} = 0b010000;
1127   let Inst{9-6} = opcode;
1128 }
1129
1130 // A6.2.3 Special data instructions and branch and exchange encoding.
1131 class T1Special<bits<4> opcode> : Encoding16 {
1132   let Inst{15-10} = 0b010001;
1133   let Inst{9-6} = opcode;
1134 }
1135
1136 // A6.2.4 Load/store single data item encoding.
1137 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
1138   let Inst{15-12} = opA;
1139   let Inst{11-9}  = opB;
1140 }
1141 class T1LdSt<bits<3> opB>     : T1LoadStore<0b0101, opB>;
1142 class T1LdSt4Imm<bits<3> opB> : T1LoadStore<0b0110, opB>; // Immediate, 4 bytes
1143 class T1LdSt1Imm<bits<3> opB> : T1LoadStore<0b0111, opB>; // Immediate, 1 byte
1144 class T1LdSt2Imm<bits<3> opB> : T1LoadStore<0b1000, opB>; // Immediate, 2 bytes
1145 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
1146
1147 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1148 class T1Misc<bits<7> opcode> : Encoding16 {
1149   let Inst{15-12} = 0b1011;
1150   let Inst{11-5} = opcode;
1151 }
1152
1153 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1154 class Thumb2I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1155               InstrItinClass itin,
1156               string opc, string asm, string cstr, list<dag> pattern>
1157   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1158   let OutOperandList = oops;
1159   let InOperandList = !con(iops, (ins pred:$p));
1160   let AsmString = !strconcat(opc, "${p}", asm);
1161   let Pattern = pattern;
1162   list<Predicate> Predicates = [IsThumb2];
1163 }
1164
1165 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
1166 // input operand since by default it's a zero register. It will become an
1167 // implicit def once it's "flipped".
1168 //
1169 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1170 // more consistent.
1171 class Thumb2sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1172                InstrItinClass itin,
1173                string opc, string asm, string cstr, list<dag> pattern>
1174   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1175   let OutOperandList = oops;
1176   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1177   let AsmString = !strconcat(opc, "${s}${p}", asm);
1178   let Pattern = pattern;
1179   list<Predicate> Predicates = [IsThumb2];
1180 }
1181
1182 // Special cases
1183 class Thumb2XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1184                InstrItinClass itin,
1185                string asm, string cstr, list<dag> pattern>
1186   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1187   let OutOperandList = oops;
1188   let InOperandList = iops;
1189   let AsmString = asm;
1190   let Pattern = pattern;
1191   list<Predicate> Predicates = [IsThumb2];
1192 }
1193
1194 class ThumbXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1195               InstrItinClass itin,
1196               string asm, string cstr, list<dag> pattern>
1197   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1198   let OutOperandList = oops;
1199   let InOperandList = iops;
1200   let AsmString = asm;
1201   let Pattern = pattern;
1202   list<Predicate> Predicates = [IsThumb1Only];
1203 }
1204
1205 class T2I<dag oops, dag iops, InstrItinClass itin,
1206           string opc, string asm, list<dag> pattern>
1207   : Thumb2I<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1208 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1209              string opc, string asm, list<dag> pattern>
1210   : Thumb2I<oops, iops, AddrModeT2_i12, Size4Bytes, itin, opc, asm, "",pattern>;
1211 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1212             string opc, string asm, list<dag> pattern>
1213   : Thumb2I<oops, iops, AddrModeT2_i8, Size4Bytes, itin, opc, asm, "", pattern>;
1214 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1215             string opc, string asm, list<dag> pattern>
1216   : Thumb2I<oops, iops, AddrModeT2_so, Size4Bytes, itin, opc, asm, "", pattern>;
1217 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1218             string opc, string asm, list<dag> pattern>
1219   : Thumb2I<oops, iops, AddrModeT2_pc, Size4Bytes, itin, opc, asm, "", pattern>;
1220 class T2Ii8s4<bit P, bit W, bit load, dag oops, dag iops, InstrItinClass itin,
1221               string opc, string asm, list<dag> pattern>
1222   : Thumb2I<oops, iops, AddrModeT2_i8s4, Size4Bytes, itin, opc, asm, "",
1223             pattern> {
1224   let Inst{31-27} = 0b11101;
1225   let Inst{26-25} = 0b00;
1226   let Inst{24}    = P;
1227   let Inst{23}    = ?; // The U bit.
1228   let Inst{22}    = 1;
1229   let Inst{21}    = W;
1230   let Inst{20}    = load;
1231 }
1232
1233 class T2sI<dag oops, dag iops, InstrItinClass itin,
1234            string opc, string asm, list<dag> pattern>
1235   : Thumb2sI<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1236
1237 class T2XI<dag oops, dag iops, InstrItinClass itin,
1238            string asm, list<dag> pattern>
1239   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1240 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1241             string asm, list<dag> pattern>
1242   : Thumb2XI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1243
1244 class T2Ix2<dag oops, dag iops, InstrItinClass itin,
1245             string opc, string asm, list<dag> pattern>
1246   : Thumb2I<oops, iops, AddrModeNone, Size8Bytes, itin, opc, asm, "", pattern>;
1247
1248 // Two-address instructions
1249 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1250             string asm, string cstr, list<dag> pattern>
1251   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, cstr, pattern>;
1252
1253 // T2Iidxldst - Thumb2 indexed load / store instructions.
1254 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1255                  dag oops, dag iops,
1256                  AddrMode am, IndexMode im, InstrItinClass itin,
1257                  string opc, string asm, string cstr, list<dag> pattern>
1258   : InstARM<am, Size4Bytes, im, ThumbFrm, GenericDomain, cstr, itin> {
1259   let OutOperandList = oops;
1260   let InOperandList = !con(iops, (ins pred:$p));
1261   let AsmString = !strconcat(opc, "${p}", asm);
1262   let Pattern = pattern;
1263   list<Predicate> Predicates = [IsThumb2];
1264   let Inst{31-27} = 0b11111;
1265   let Inst{26-25} = 0b00;
1266   let Inst{24}    = signed;
1267   let Inst{23}    = 0;
1268   let Inst{22-21} = opcod;
1269   let Inst{20}    = load;
1270   let Inst{11}    = 1;
1271   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1272   let Inst{10}    = pre; // The P bit.
1273   let Inst{8}     = 1; // The W bit.
1274 }
1275
1276 // Helper class for disassembly only
1277 // A6.3.16 & A6.3.17
1278 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1279 class T2I_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops, dag iops,
1280              InstrItinClass itin, string opc, string asm, list<dag> pattern>
1281   : T2I<oops, iops, itin, opc, asm, pattern> {
1282   let Inst{31-27} = 0b11111;
1283   let Inst{26-24} = 0b011;
1284   let Inst{23}    = long;
1285   let Inst{22-20} = op22_20;
1286   let Inst{7-4}   = op7_4;
1287 }
1288
1289 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1290 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1291   list<Predicate> Predicates = [IsThumb1Only, HasV5T];
1292 }
1293
1294 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1295 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1296   list<Predicate> Predicates = [IsThumb1Only];
1297 }
1298
1299 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1300 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1301   list<Predicate> Predicates = [IsThumb2];
1302 }
1303
1304 //===----------------------------------------------------------------------===//
1305
1306 //===----------------------------------------------------------------------===//
1307 // ARM VFP Instruction templates.
1308 //
1309
1310 // Almost all VFP instructions are predicable.
1311 class VFPI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1312            IndexMode im, Format f, InstrItinClass itin,
1313            string opc, string asm, string cstr, list<dag> pattern>
1314   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1315   bits<4> p;
1316   let Inst{31-28} = p;
1317   let OutOperandList = oops;
1318   let InOperandList = !con(iops, (ins pred:$p));
1319   let AsmString = !strconcat(opc, "${p}", asm);
1320   let Pattern = pattern;
1321   list<Predicate> Predicates = [HasVFP2];
1322 }
1323
1324 // Special cases
1325 class VFPXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1326             IndexMode im, Format f, InstrItinClass itin,
1327             string asm, string cstr, list<dag> pattern>
1328   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1329   let OutOperandList = oops;
1330   let InOperandList = iops;
1331   let AsmString = asm;
1332   let Pattern = pattern;
1333   list<Predicate> Predicates = [HasVFP2];
1334 }
1335
1336 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1337             string opc, string asm, list<dag> pattern>
1338   : VFPI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
1339          opc, asm, "", pattern>;
1340
1341 // ARM VFP addrmode5 loads and stores
1342 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1343            InstrItinClass itin,
1344            string opc, string asm, list<dag> pattern>
1345   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1346          VFPLdStFrm, itin, opc, asm, "", pattern> {
1347   // TODO: Mark the instructions with the appropriate subtarget info.
1348   let Inst{27-24} = opcod1;
1349   let Inst{21-20} = opcod2;
1350   let Inst{11-9}  = 0b101;
1351   let Inst{8}     = 1;          // Double precision
1352
1353   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1354   let D = VFPNeonDomain;
1355 }
1356
1357 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1358            InstrItinClass itin,
1359            string opc, string asm, list<dag> pattern>
1360   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1361          VFPLdStFrm, itin, opc, asm, "", pattern> {
1362   // TODO: Mark the instructions with the appropriate subtarget info.
1363   let Inst{27-24} = opcod1;
1364   let Inst{21-20} = opcod2;
1365   let Inst{11-9}  = 0b101;
1366   let Inst{8}     = 0;          // Single precision
1367 }
1368
1369 // VFP Load / store multiple pseudo instructions.
1370 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1371                      list<dag> pattern>
1372   : InstARM<AddrMode4, Size4Bytes, IndexModeNone, Pseudo, VFPNeonDomain,
1373             cstr, itin> {
1374   let OutOperandList = oops;
1375   let InOperandList = !con(iops, (ins pred:$p));
1376   let Pattern = pattern;
1377   list<Predicate> Predicates = [HasVFP2];
1378 }
1379
1380 // Load / store multiple
1381 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1382             string asm, string cstr, list<dag> pattern>
1383   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1384           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1385   // TODO: Mark the instructions with the appropriate subtarget info.
1386   let Inst{27-25} = 0b110;
1387   let Inst{11-9}  = 0b101;
1388   let Inst{8}     = 1;          // Double precision
1389
1390   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1391   let D = VFPNeonDomain;
1392 }
1393
1394 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1395             string asm, string cstr, list<dag> pattern>
1396   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1397           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1398   // TODO: Mark the instructions with the appropriate subtarget info.
1399   let Inst{27-25} = 0b110;
1400   let Inst{11-9}  = 0b101;
1401   let Inst{8}     = 0;          // Single precision
1402 }
1403
1404 // Double precision, unary
1405 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1406            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1407            string asm, list<dag> pattern>
1408   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1409   let Inst{27-23} = opcod1;
1410   let Inst{21-20} = opcod2;
1411   let Inst{19-16} = opcod3;
1412   let Inst{11-9}  = 0b101;
1413   let Inst{8}     = 1;          // Double precision
1414   let Inst{7-6}   = opcod4;
1415   let Inst{4}     = opcod5;
1416 }
1417
1418 // Double precision, binary
1419 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1420            dag iops, InstrItinClass itin, string opc, string asm,
1421            list<dag> pattern>
1422   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1423   let Inst{27-23} = opcod1;
1424   let Inst{21-20} = opcod2;
1425   let Inst{11-9}  = 0b101;
1426   let Inst{8}     = 1;          // Double precision
1427   let Inst{6}     = op6;
1428   let Inst{4}     = op4;
1429 }
1430
1431 // Double precision, binary, VML[AS] (for additional predicate)
1432 class ADbI_vmlX<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1433            dag iops, InstrItinClass itin, string opc, string asm,
1434            list<dag> pattern>
1435   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1436   let Inst{27-23} = opcod1;
1437   let Inst{21-20} = opcod2;
1438   let Inst{11-9}  = 0b101;
1439   let Inst{8}     = 1;          // Double precision
1440   let Inst{6}     = op6;
1441   let Inst{4}     = op4;
1442   list<Predicate> Predicates = [HasVFP2, UseVMLx];
1443 }
1444
1445 // Single precision, unary
1446 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1447            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1448            string asm, list<dag> pattern>
1449   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1450   let Inst{27-23} = opcod1;
1451   let Inst{21-20} = opcod2;
1452   let Inst{19-16} = opcod3;
1453   let Inst{11-9}  = 0b101;
1454   let Inst{8}     = 0;          // Single precision
1455   let Inst{7-6}   = opcod4;
1456   let Inst{4}     = opcod5;
1457 }
1458
1459 // Single precision unary, if no NEON
1460 // Same as ASuI except not available if NEON is enabled
1461 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1462             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1463             string asm, list<dag> pattern>
1464   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1465          pattern> {
1466   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1467 }
1468
1469 // Single precision, binary
1470 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1471            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1472   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1473   let Inst{27-23} = opcod1;
1474   let Inst{21-20} = opcod2;
1475   let Inst{11-9}  = 0b101;
1476   let Inst{8}     = 0;          // Single precision
1477   let Inst{6}     = op6;
1478   let Inst{4}     = op4;
1479 }
1480
1481 // Single precision binary, if no NEON
1482 // Same as ASbI except not available if NEON is enabled
1483 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1484             dag iops, InstrItinClass itin, string opc, string asm,
1485             list<dag> pattern>
1486   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1487   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1488 }
1489
1490 // VFP conversion instructions
1491 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1492                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1493                list<dag> pattern>
1494   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1495   let Inst{27-23} = opcod1;
1496   let Inst{21-20} = opcod2;
1497   let Inst{19-16} = opcod3;
1498   let Inst{11-8}  = opcod4;
1499   let Inst{6}     = 1;
1500   let Inst{4}     = 0;
1501 }
1502
1503 // VFP conversion between floating-point and fixed-point
1504 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1505                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1506                 list<dag> pattern>
1507   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1508   // size (fixed-point number): sx == 0 ? 16 : 32
1509   let Inst{7} = op5; // sx
1510 }
1511
1512 // VFP conversion instructions, if no NEON
1513 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1514                 dag oops, dag iops, InstrItinClass itin,
1515                 string opc, string asm, list<dag> pattern>
1516   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1517              pattern> {
1518   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1519 }
1520
1521 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1522                InstrItinClass itin,
1523                string opc, string asm, list<dag> pattern>
1524   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1525   let Inst{27-20} = opcod1;
1526   let Inst{11-8}  = opcod2;
1527   let Inst{4}     = 1;
1528 }
1529
1530 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1531                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1532   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1533
1534 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1535                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1536   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1537
1538 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1539                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1540   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1541
1542 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1543                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1544   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1545
1546 //===----------------------------------------------------------------------===//
1547
1548 //===----------------------------------------------------------------------===//
1549 // ARM NEON Instruction templates.
1550 //
1551
1552 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1553             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1554             list<dag> pattern>
1555   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1556   let OutOperandList = oops;
1557   let InOperandList = !con(iops, (ins pred:$p));
1558   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1559   let Pattern = pattern;
1560   list<Predicate> Predicates = [HasNEON];
1561 }
1562
1563 // Same as NeonI except it does not have a "data type" specifier.
1564 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1565              InstrItinClass itin, string opc, string asm, string cstr,
1566              list<dag> pattern>
1567   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1568   let OutOperandList = oops;
1569   let InOperandList = !con(iops, (ins pred:$p));
1570   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1571   let Pattern = pattern;
1572   list<Predicate> Predicates = [HasNEON];
1573 }
1574
1575 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1576             dag oops, dag iops, InstrItinClass itin,
1577             string opc, string dt, string asm, string cstr, list<dag> pattern>
1578   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1579           cstr, pattern> {
1580   let Inst{31-24} = 0b11110100;
1581   let Inst{23}    = op23;
1582   let Inst{21-20} = op21_20;
1583   let Inst{11-8}  = op11_8;
1584   let Inst{7-4}   = op7_4;
1585 }
1586
1587 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1588   : InstARM<AddrMode6, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1589             itin> {
1590   let OutOperandList = oops;
1591   let InOperandList = !con(iops, (ins pred:$p));
1592   list<Predicate> Predicates = [HasNEON];
1593 }
1594
1595 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1596                   list<dag> pattern>
1597   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1598             itin> {
1599   let OutOperandList = oops;
1600   let InOperandList = !con(iops, (ins pred:$p));
1601   let Pattern = pattern;
1602   list<Predicate> Predicates = [HasNEON];
1603 }
1604
1605 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1606              string opc, string dt, string asm, string cstr, list<dag> pattern>
1607   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1608           pattern> {
1609   let Inst{31-25} = 0b1111001;
1610 }
1611
1612 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1613               string opc, string asm, string cstr, list<dag> pattern>
1614   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1615            cstr, pattern> {
1616   let Inst{31-25} = 0b1111001;
1617 }
1618
1619 // NEON "one register and a modified immediate" format.
1620 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1621                bit op5, bit op4,
1622                dag oops, dag iops, InstrItinClass itin,
1623                string opc, string dt, string asm, string cstr,
1624                list<dag> pattern>
1625   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1626   let Inst{23}    = op23;
1627   let Inst{21-19} = op21_19;
1628   let Inst{11-8}  = op11_8;
1629   let Inst{7}     = op7;
1630   let Inst{6}     = op6;
1631   let Inst{5}     = op5;
1632   let Inst{4}     = op4;
1633 }
1634
1635 // NEON 2 vector register format.
1636 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1637           bits<5> op11_7, bit op6, bit op4,
1638           dag oops, dag iops, InstrItinClass itin,
1639           string opc, string dt, string asm, string cstr, list<dag> pattern>
1640   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1641   let Inst{24-23} = op24_23;
1642   let Inst{21-20} = op21_20;
1643   let Inst{19-18} = op19_18;
1644   let Inst{17-16} = op17_16;
1645   let Inst{11-7}  = op11_7;
1646   let Inst{6}     = op6;
1647   let Inst{4}     = op4;
1648 }
1649
1650 // Same as N2V except it doesn't have a datatype suffix.
1651 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1652            bits<5> op11_7, bit op6, bit op4,
1653            dag oops, dag iops, InstrItinClass itin,
1654            string opc, string asm, string cstr, list<dag> pattern>
1655   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1656   let Inst{24-23} = op24_23;
1657   let Inst{21-20} = op21_20;
1658   let Inst{19-18} = op19_18;
1659   let Inst{17-16} = op17_16;
1660   let Inst{11-7}  = op11_7;
1661   let Inst{6}     = op6;
1662   let Inst{4}     = op4;
1663 }
1664
1665 // NEON 2 vector register with immediate.
1666 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1667              dag oops, dag iops, Format f, InstrItinClass itin,
1668              string opc, string dt, string asm, string cstr, list<dag> pattern>
1669   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1670   let Inst{24}   = op24;
1671   let Inst{23}   = op23;
1672   let Inst{11-8} = op11_8;
1673   let Inst{7}    = op7;
1674   let Inst{6}    = op6;
1675   let Inst{4}    = op4;
1676 }
1677
1678 // NEON 3 vector register format.
1679 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1680           dag oops, dag iops, Format f, InstrItinClass itin,
1681           string opc, string dt, string asm, string cstr, list<dag> pattern>
1682   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1683   let Inst{24}    = op24;
1684   let Inst{23}    = op23;
1685   let Inst{21-20} = op21_20;
1686   let Inst{11-8}  = op11_8;
1687   let Inst{6}     = op6;
1688   let Inst{4}     = op4;
1689
1690   // Instruction operands.
1691   bits<5> Vd;
1692   bits<5> Vn;
1693   bits<5> Vm;
1694
1695   let Inst{15-12} = Vd{3-0};
1696   let Inst{22}    = Vd{4};
1697   let Inst{19-16} = Vn{3-0};
1698   let Inst{7}     = Vn{4};
1699   let Inst{3-0}   = Vm{3-0};
1700   let Inst{5}     = Vm{4};
1701 }
1702
1703 // Same as N3V except it doesn't have a data type suffix.
1704 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1705            bit op4,
1706            dag oops, dag iops, Format f, InstrItinClass itin,
1707            string opc, string asm, string cstr, list<dag> pattern>
1708   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1709   let Inst{24}    = op24;
1710   let Inst{23}    = op23;
1711   let Inst{21-20} = op21_20;
1712   let Inst{11-8}  = op11_8;
1713   let Inst{6}     = op6;
1714   let Inst{4}     = op4;
1715 }
1716
1717 // NEON VMOVs between scalar and core registers.
1718 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1719                dag oops, dag iops, Format f, InstrItinClass itin,
1720                string opc, string dt, string asm, list<dag> pattern>
1721   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, f, GenericDomain,
1722             "", itin> {
1723   let Inst{27-20} = opcod1;
1724   let Inst{11-8}  = opcod2;
1725   let Inst{6-5}   = opcod3;
1726   let Inst{4}     = 1;
1727
1728   let OutOperandList = oops;
1729   let InOperandList = !con(iops, (ins pred:$p));
1730   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1731   let Pattern = pattern;
1732   list<Predicate> Predicates = [HasNEON];
1733 }
1734 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1735                 dag oops, dag iops, InstrItinClass itin,
1736                 string opc, string dt, string asm, list<dag> pattern>
1737   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
1738              opc, dt, asm, pattern>;
1739 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1740                 dag oops, dag iops, InstrItinClass itin,
1741                 string opc, string dt, string asm, list<dag> pattern>
1742   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
1743              opc, dt, asm, pattern>;
1744 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1745             dag oops, dag iops, InstrItinClass itin,
1746             string opc, string dt, string asm, list<dag> pattern>
1747   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
1748              opc, dt, asm, pattern>;
1749
1750 // Vector Duplicate Lane (from scalar to all elements)
1751 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
1752                 InstrItinClass itin, string opc, string dt, string asm,
1753                 list<dag> pattern>
1754   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
1755   let Inst{24-23} = 0b11;
1756   let Inst{21-20} = 0b11;
1757   let Inst{19-16} = op19_16;
1758   let Inst{11-7}  = 0b11000;
1759   let Inst{6}     = op6;
1760   let Inst{4}     = 0;
1761 }
1762
1763 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
1764 // for single-precision FP.
1765 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
1766   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
1767 }