lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // the instruction has a Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // Addressing mode.
  88 class AddrMode<bits<5> val> {
  89   bits<5> Value = val;
  90 }
  91 def AddrModeNone    : AddrMode<0>;
  92 def AddrMode1       : AddrMode<1>;
  93 def AddrMode2       : AddrMode<2>;
  94 def AddrMode3       : AddrMode<3>;
  95 def AddrMode4       : AddrMode<4>;
  96 def AddrMode5       : AddrMode<5>;
  97 def AddrMode6       : AddrMode<6>;
  98 def AddrModeT1_1    : AddrMode<7>;
  99 def AddrModeT1_2    : AddrMode<8>;
 100 def AddrModeT1_4    : AddrMode<9>;
 101 def AddrModeT1_s    : AddrMode<10>;
 102 def AddrModeT2_i12  : AddrMode<11>;
 103 def AddrModeT2_i8   : AddrMode<12>;
 104 def AddrModeT2_so   : AddrMode<13>;
 105 def AddrModeT2_pc   : AddrMode<14>;
 106 def AddrModeT2_i8s4 : AddrMode<15>;
 107
 108 // Instruction size.
 109 class SizeFlagVal<bits<3> val> {
 110   bits<3> Value = val;
 111 }
 112 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 113 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 114 def Size8Bytes   : SizeFlagVal<2>;
 115 def Size4Bytes   : SizeFlagVal<3>;
 116 def Size2Bytes   : SizeFlagVal<4>;
 117
 118 // Load / store index mode.
 119 class IndexMode<bits<2> val> {
 120   bits<2> Value = val;
 121 }
 122 def IndexModeNone : IndexMode<0>;
 123 def IndexModePre  : IndexMode<1>;
 124 def IndexModePost : IndexMode<2>;
 125 def IndexModeUpd  : IndexMode<3>;
 126
 127 // Instruction execution domain.
 128 class Domain<bits<2> val> {
 129   bits<2> Value = val;
 130 }
 131 def GenericDomain : Domain<0>;
 132 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 133 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 134 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 135
 136 //===----------------------------------------------------------------------===//
 137
 138 // ARM special operands.
 139 //
 140
 141 def CondCodeOperand : AsmOperandClass {
 142   let Name = "CondCode";
 143   let SuperClasses = [];
 144 }
 145
 146 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 147 // register whose default is 0 (no register).
 148 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 149                                      (ops (i32 14), (i32 zero_reg))> {
 150   let PrintMethod = "printPredicateOperand";
 151   let ParserMatchClass = CondCodeOperand;
 152 }
 153
 154 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 155 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 156   string EncoderMethod = "getCCOutOpValue";
 157   let PrintMethod = "printSBitModifierOperand";
 158 }
 159
 160 // Same as cc_out except it defaults to setting CPSR.
 161 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 162   string EncoderMethod = "getCCOutOpValue";
 163   let PrintMethod = "printSBitModifierOperand";
 164 }
 165
 166 // ARM special operands for disassembly only.
 167 //
 168 def setend_op : Operand<i32> {
 169   let PrintMethod = "printSetendOperand";
 170 }
 171
 172 def cps_opt : Operand<i32> {
 173   let PrintMethod = "printCPSOptionOperand";
 174 }
 175
 176 def msr_mask : Operand<i32> {
 177   let PrintMethod = "printMSRMaskOperand";
 178 }
 179
 180 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 181 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 182 def neg_zero : Operand<i32> {
 183   let PrintMethod = "printNegZeroOperand";
 184 }
 185
 186 //===----------------------------------------------------------------------===//
 187
 188 // ARM Instruction templates.
 189 //
 190
 191 class InstTemplate<AddrMode am, SizeFlagVal sz, IndexMode im,
 192                    Format f, Domain d, string cstr, InstrItinClass itin>
 193   : Instruction {
 194   let Namespace = "ARM";
 195
 196   AddrMode AM = am;
 197   SizeFlagVal SZ = sz;
 198   IndexMode IM = im;
 199   bits<2> IndexModeBits = IM.Value;
 200   Format F = f;
 201   bits<6> Form = F.Value;
 202   Domain D = d;
 203   bit isUnaryDataProc = 0;
 204   bit canXformTo16Bit = 0;
 205
 206   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 207   let TSFlags{4-0}   = AM.Value;
 208   let TSFlags{7-5}   = SZ.Value;
 209   let TSFlags{9-8}   = IndexModeBits;
 210   let TSFlags{15-10} = Form;
 211   let TSFlags{16}    = isUnaryDataProc;
 212   let TSFlags{17}    = canXformTo16Bit;
 213   let TSFlags{19-18} = D.Value;
 214
 215   let Constraints = cstr;
 216   let Itinerary = itin;
 217 }
 218
 219 class Encoding {
 220   field bits<32> Inst;
 221 }
 222
 223 class InstARM<AddrMode am, SizeFlagVal sz, IndexMode im,
 224               Format f, Domain d, string cstr, InstrItinClass itin>
 225   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding;
 226
 227 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 228 // on by adding flavors to specific instructions.
 229 class InstThumb<AddrMode am, SizeFlagVal sz, IndexMode im,
 230                 Format f, Domain d, string cstr, InstrItinClass itin>
 231   : InstTemplate<am, sz, im, f, d, cstr, itin>;
 232
 233 class PseudoInst<dag oops, dag iops, InstrItinClass itin,
 234                  string asm, list<dag> pattern>
 235   : InstARM<AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, GenericDomain,
 236             "", itin> {
 237   let OutOperandList = oops;
 238   let InOperandList = iops;
 239   let AsmString = asm;
 240   let Pattern = pattern;
 241 }
 242
 243 // Almost all ARM instructions are predicable.
 244 class I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 245         IndexMode im, Format f, InstrItinClass itin,
 246         string opc, string asm, string cstr,
 247         list<dag> pattern>
 248   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 249   bits<4> p;
 250   let Inst{31-28} = p;
 251   let OutOperandList = oops;
 252   let InOperandList = !con(iops, (ins pred:$p));
 253   let AsmString = !strconcat(opc, "${p}", asm);
 254   let Pattern = pattern;
 255   list<Predicate> Predicates = [IsARM];
 256 }
 257
 258 // A few are not predicable
 259 class InoP<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 260            IndexMode im, Format f, InstrItinClass itin,
 261            string opc, string asm, string cstr,
 262            list<dag> pattern>
 263   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 264   let OutOperandList = oops;
 265   let InOperandList = iops;
 266   let AsmString = !strconcat(opc, asm);
 267   let Pattern = pattern;
 268   let isPredicable = 0;
 269   list<Predicate> Predicates = [IsARM];
 270 }
 271
 272 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 273 // operand since by default it's a zero register. It will become an implicit def
 274 // once it's "flipped".
 275 class sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 276          IndexMode im, Format f, InstrItinClass itin,
 277          string opc, string asm, string cstr,
 278          list<dag> pattern>
 279   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 280   bits<4> p; // Predicate operand
 281   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 282   let Inst{31-28} = p;
 283   let Inst{20} = s;
 284
 285   let OutOperandList = oops;
 286   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 287   let AsmString = !strconcat(opc, "${s}${p}", asm);
 288   let Pattern = pattern;
 289   list<Predicate> Predicates = [IsARM];
 290 }
 291
 292 // Special cases
 293 class XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 294          IndexMode im, Format f, InstrItinClass itin,
 295          string asm, string cstr, list<dag> pattern>
 296   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 297   let OutOperandList = oops;
 298   let InOperandList = iops;
 299   let AsmString = asm;
 300   let Pattern = pattern;
 301   list<Predicate> Predicates = [IsARM];
 302 }
 303
 304 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 305          string opc, string asm, list<dag> pattern>
 306   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 307       opc, asm, "", pattern>;
 308 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 309           string opc, string asm, list<dag> pattern>
 310   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 311        opc, asm, "", pattern>;
 312 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 313           string asm, list<dag> pattern>
 314   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 315        asm, "", pattern>;
 316 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 317             string opc, string asm, list<dag> pattern>
 318   : InoP<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 319          opc, asm, "", pattern>;
 320
 321 // Ctrl flow instructions
 322 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 323           string opc, string asm, list<dag> pattern>
 324   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 325       opc, asm, "", pattern> {
 326   let Inst{27-24} = opcod;
 327 }
 328 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 329            string asm, list<dag> pattern>
 330   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 331        asm, "", pattern> {
 332   let Inst{27-24} = opcod;
 333 }
 334 class ABXIx2<dag oops, dag iops, InstrItinClass itin,
 335              string asm, list<dag> pattern>
 336   : XI<oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, Pseudo, itin,
 337        asm, "", pattern>;
 338
 339 // BR_JT instructions
 340 class JTI<dag oops, dag iops, InstrItinClass itin,
 341           string asm, list<dag> pattern>
 342   : XI<oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BrMiscFrm, itin,
 343        asm, "", pattern>;
 344
 345 // Atomic load/store instructions
 346 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 347               string opc, string asm, list<dag> pattern>
 348   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 349       opc, asm, "", pattern> {
 350   let Inst{27-23} = 0b00011;
 351   let Inst{22-21} = opcod;
 352   let Inst{20}    = 1;
 353   let Inst{11-0}  = 0b111110011111;
 354 }
 355 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 356               string opc, string asm, list<dag> pattern>
 357   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 358       opc, asm, "", pattern> {
 359   let Inst{27-23} = 0b00011;
 360   let Inst{22-21} = opcod;
 361   let Inst{20}    = 0;
 362   let Inst{11-4}  = 0b11111001;
 363 }
 364
 365 // addrmode1 instructions
 366 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 367           string opc, string asm, list<dag> pattern>
 368   : I<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 369       opc, asm, "", pattern> {
 370   let Inst{24-21} = opcod;
 371   let Inst{27-26} = 0b00;
 372 }
 373 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 374            string opc, string asm, list<dag> pattern>
 375   : sI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 376        opc, asm, "", pattern> {
 377   let Inst{24-21} = opcod;
 378   let Inst{27-26} = 0b00;
 379 }
 380 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 381            string asm, list<dag> pattern>
 382   : XI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 383        asm, "", pattern> {
 384   let Inst{24-21} = opcod;
 385   let Inst{27-26} = 0b00;
 386 }
 387 class AI1x2<dag oops, dag iops, Format f, InstrItinClass itin,
 388             string opc, string asm, list<dag> pattern>
 389   : I<oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, itin,
 390       opc, asm, "", pattern>;
 391
 392
 393 // addrmode2 loads and stores
 394 class AI2<dag oops, dag iops, Format f, InstrItinClass itin,
 395           string opc, string asm, list<dag> pattern>
 396   : I<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 397       opc, asm, "", pattern> {
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 573 // addrmode3 instructions
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 582
 583 // loads
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 649   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
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 659 class AI3ldd<dag oops, dag iops, Format f, InstrItinClass itin,
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 674 class AI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
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 687 class AXI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
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 699 class AI3std<dag oops, dag iops, Format f, InstrItinClass itin,
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 713 // Pre-indexed loads
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 726 }
 727 class AI3ldshpr<dag oops, dag iops, Format f, InstrItinClass itin,
 728                 string opc, string asm, string cstr, list<dag> pattern>
 729   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 730       opc, asm, cstr, pattern> {
 731   let Inst{4}     = 1;
 732   let Inst{5}     = 1; // H bit
 733   let Inst{6}     = 1; // S bit
 734   let Inst{7}     = 1;
 735   let Inst{20}    = 1; // L bit
 736   let Inst{21}    = 1; // W bit
 737   let Inst{24}    = 1; // P bit
 738   let Inst{27-25} = 0b000;
 739 }
 740 class AI3ldsbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 741                 string opc, string asm, string cstr, list<dag> pattern>
 742   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 743       opc, asm, cstr, pattern> {
 744   let Inst{4}     = 1;
 745   let Inst{5}     = 0; // H bit
 746   let Inst{6}     = 1; // S bit
 747   let Inst{7}     = 1;
 748   let Inst{20}    = 1; // L bit
 749   let Inst{21}    = 1; // W bit
 750   let Inst{24}    = 1; // P bit
 751   let Inst{27-25} = 0b000;
 752 }
 753 class AI3lddpr<dag oops, dag iops, Format f, InstrItinClass itin,
 754              string opc, string asm, string cstr, list<dag> pattern>
 755   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 756       opc, asm, cstr, pattern> {
 757   let Inst{4}     = 1;
 758   let Inst{5}     = 0; // H bit
 759   let Inst{6}     = 1; // S bit
 760   let Inst{7}     = 1;
 761   let Inst{20}    = 0; // L bit
 762   let Inst{21}    = 1; // W bit
 763   let Inst{24}    = 1; // P bit
 764   let Inst{27-25} = 0b000;
 765 }
 766
 767
 768 // Pre-indexed stores
 769 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 770                string opc, string asm, string cstr, list<dag> pattern>
 771   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 772       opc, asm, cstr, pattern> {
 773   let Inst{4}     = 1;
 774   let Inst{5}     = 1; // H bit
 775   let Inst{6}     = 0; // S bit
 776   let Inst{7}     = 1;
 777   let Inst{20}    = 0; // L bit
 778   let Inst{21}    = 1; // W bit
 779   let Inst{24}    = 1; // P bit
 780   let Inst{27-25} = 0b000;
 781 }
 782 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 783              string opc, string asm, string cstr, list<dag> pattern>
 784   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 785       opc, asm, cstr, pattern> {
 786   let Inst{4}     = 1;
 787   let Inst{5}     = 1; // H bit
 788   let Inst{6}     = 1; // S bit
 789   let Inst{7}     = 1;
 790   let Inst{20}    = 0; // L bit
 791   let Inst{21}    = 1; // W bit
 792   let Inst{24}    = 1; // P bit
 793   let Inst{27-25} = 0b000;
 794 }
 795
 796 // Post-indexed loads
 797 class AI3ldhpo<dag oops, dag iops, Format f, InstrItinClass itin,
 798                string opc, string asm, string cstr, list<dag> pattern>
 799   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 800       opc, asm, cstr,pattern> {
 801   let Inst{4}     = 1;
 802   let Inst{5}     = 1; // H bit
 803   let Inst{6}     = 0; // S bit
 804   let Inst{7}     = 1;
 805   let Inst{20}    = 1; // L bit
 806   let Inst{21}    = 0; // W bit
 807   let Inst{24}    = 0; // P bit
 808   let Inst{27-25} = 0b000;
 809 }
 810 class AI3ldshpo<dag oops, dag iops, Format f, InstrItinClass itin,
 811                 string opc, string asm, string cstr, list<dag> pattern>
 812   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 813       opc, asm, cstr,pattern> {
 814   let Inst{4}     = 1;
 815   let Inst{5}     = 1; // H bit
 816   let Inst{6}     = 1; // S bit
 817   let Inst{7}     = 1;
 818   let Inst{20}    = 1; // L bit
 819   let Inst{21}    = 0; // W bit
 820   let Inst{24}    = 0; // P bit
 821   let Inst{27-25} = 0b000;
 822 }
 823 class AI3ldsbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 824                 string opc, string asm, string cstr, list<dag> pattern>
 825   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 826       opc, asm, cstr,pattern> {
 827   let Inst{4}     = 1;
 828   let Inst{5}     = 0; // H bit
 829   let Inst{6}     = 1; // S bit
 830   let Inst{7}     = 1;
 831   let Inst{20}    = 1; // L bit
 832   let Inst{21}    = 0; // W bit
 833   let Inst{24}    = 0; // P bit
 834   let Inst{27-25} = 0b000;
 835 }
 836 class AI3lddpo<dag oops, dag iops, Format f, InstrItinClass itin,
 837              string opc, string asm, string cstr, list<dag> pattern>
 838   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 839       opc, asm, cstr, pattern> {
 840   let Inst{4}     = 1;
 841   let Inst{5}     = 0; // H bit
 842   let Inst{6}     = 1; // S bit
 843   let Inst{7}     = 1;
 844   let Inst{20}    = 0; // L bit
 845   let Inst{21}    = 0; // W bit
 846   let Inst{24}    = 0; // P bit
 847   let Inst{27-25} = 0b000;
 848 }
 849
 850 // Post-indexed stores
 851 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 852                string opc, string asm, string cstr, list<dag> pattern>
 853   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 854       opc, asm, cstr,pattern> {
 855   let Inst{4}     = 1;
 856   let Inst{5}     = 1; // H bit
 857   let Inst{6}     = 0; // S bit
 858   let Inst{7}     = 1;
 859   let Inst{20}    = 0; // L bit
 860   let Inst{21}    = 0; // W bit
 861   let Inst{24}    = 0; // P bit
 862   let Inst{27-25} = 0b000;
 863 }
 864 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 865              string opc, string asm, string cstr, list<dag> pattern>
 866   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 867       opc, asm, cstr, pattern> {
 868   let Inst{4}     = 1;
 869   let Inst{5}     = 1; // H bit
 870   let Inst{6}     = 1; // S bit
 871   let Inst{7}     = 1;
 872   let Inst{20}    = 0; // L bit
 873   let Inst{21}    = 0; // W bit
 874   let Inst{24}    = 0; // P bit
 875   let Inst{27-25} = 0b000;
 876 }
 877
 878 // addrmode4 instructions
 879 class AXI4ld<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 880              string asm, string cstr, list<dag> pattern>
 881   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 882        asm, cstr, pattern> {
 883   let Inst{20}    = 1; // L bit
 884   let Inst{22}    = 0; // S bit
 885   let Inst{27-25} = 0b100;
 886 }
 887 class AXI4st<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 888              string asm, string cstr, list<dag> pattern>
 889   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 890        asm, cstr, pattern> {
 891   let Inst{20}    = 0; // L bit
 892   let Inst{22}    = 0; // S bit
 893   let Inst{27-25} = 0b100;
 894 }
 895
 896 // Unsigned multiply, multiply-accumulate instructions.
 897 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 898              string opc, string asm, list<dag> pattern>
 899   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 900       opc, asm, "", pattern> {
 901   let Inst{7-4}   = 0b1001;
 902   let Inst{20}    = 0; // S bit
 903   let Inst{27-21} = opcod;
 904 }
 905 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 906               string opc, string asm, list<dag> pattern>
 907   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 908        opc, asm, "", pattern> {
 909   let Inst{7-4}   = 0b1001;
 910   let Inst{27-21} = opcod;
 911 }
 912
 913 // Most significant word multiply
 914 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 915              InstrItinClass itin, string opc, string asm, list<dag> pattern>
 916   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 917       opc, asm, "", pattern> {
 918   bits<4> Rd;
 919   bits<4> Rn;
 920   bits<4> Rm;
 921   let Inst{7-4}   = opc7_4;
 922   let Inst{20}    = 1;
 923   let Inst{27-21} = opcod;
 924   let Inst{19-16} = Rd;
 925   let Inst{11-8}  = Rm;
 926   let Inst{3-0}   = Rn;
 927 }
 928 // MSW multiple w/ Ra operand
 929 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 930               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 931   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
 932   bits<4> Ra;
 933   let Inst{15-12} = Ra;
 934 }
 935
 936 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
 937 class AMulxyIbase<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 938               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 939   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 940       opc, asm, "", pattern> {
 941   bits<4> Rn;
 942   bits<4> Rm;
 943   let Inst{4}     = 0;
 944   let Inst{7}     = 1;
 945   let Inst{20}    = 0;
 946   let Inst{27-21} = opcod;
 947   let Inst{6-5}   = bit6_5;
 948   let Inst{11-8}  = Rm;
 949   let Inst{3-0}   = Rn;
 950 }
 951 class AMulxyI<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 952               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 953   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 954   bits<4> Rd;
 955   let Inst{19-16} = Rd;
 956 }
 957
 958 // AMulxyI with Ra operand
 959 class AMulxyIa<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 960               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 961   : AMulxyI<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 962   bits<4> Ra;
 963   let Inst{15-12} = Ra;
 964 }
 965 // SMLAL*
 966 class AMulxyI64<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 967               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 968   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
 969   bits<4> RdLo;
 970   bits<4> RdHi;
 971   let Inst{19-16} = RdHi;
 972   let Inst{15-12} = RdLo;
 973 }
 974
 975 // Extend instructions.
 976 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
 977             string opc, string asm, list<dag> pattern>
 978   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ExtFrm, itin,
 979       opc, asm, "", pattern> {
 980   // All AExtI instructions have Rd and Rm register operands.
 981   bits<4> Rd;
 982   bits<4> Rm;
 983   let Inst{15-12} = Rd;
 984   let Inst{3-0}   = Rm;
 985   let Inst{7-4}   = 0b0111;
 986   let Inst{9-8}   = 0b00;
 987   let Inst{27-20} = opcod;
 988 }
 989
 990 // Misc Arithmetic instructions.
 991 class AMiscA1I<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
 992                string opc, string asm, list<dag> pattern>
 993   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
 994       opc, asm, "", pattern> {
 995   let Inst{27-20} = opcod;
 996 }
 997
 998 //===----------------------------------------------------------------------===//
 999
1000 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
1001 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
1002   list<Predicate> Predicates = [IsARM];
1003 }
1004 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
1005   list<Predicate> Predicates = [IsARM, HasV5TE];
1006 }
1007 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
1008   list<Predicate> Predicates = [IsARM, HasV6];
1009 }
1010
1011 //===----------------------------------------------------------------------===//
1012 //
1013 // Thumb Instruction Format Definitions.
1014 //
1015
1016 // TI - Thumb instruction.
1017
1018 class ThumbI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1019              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1020   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1021   let OutOperandList = oops;
1022   let InOperandList = iops;
1023   let AsmString = asm;
1024   let Pattern = pattern;
1025   list<Predicate> Predicates = [IsThumb];
1026 }
1027
1028 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
1029   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1030
1031 // Two-address instructions
1032 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
1033           list<dag> pattern>
1034   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "$lhs = $dst",
1035            pattern>;
1036
1037 // tBL, tBX 32-bit instructions
1038 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
1039            dag oops, dag iops, InstrItinClass itin, string asm,
1040            list<dag> pattern>
1041     : ThumbI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>,
1042       Encoding {
1043   let Inst{31-27} = opcod1;
1044   let Inst{15-14} = opcod2;
1045   let Inst{12}    = opcod3;
1046 }
1047
1048 // BR_JT instructions
1049 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
1050            list<dag> pattern>
1051   : ThumbI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1052
1053 // Thumb1 only
1054 class Thumb1I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1055               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1056   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1057   let OutOperandList = oops;
1058   let InOperandList = iops;
1059   let AsmString = asm;
1060   let Pattern = pattern;
1061   list<Predicate> Predicates = [IsThumb1Only];
1062 }
1063
1064 class T1I<dag oops, dag iops, InstrItinClass itin,
1065           string asm, list<dag> pattern>
1066   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1067 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
1068             string asm, list<dag> pattern>
1069   : Thumb1I<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1070 class T1JTI<dag oops, dag iops, InstrItinClass itin,
1071             string asm, list<dag> pattern>
1072   : Thumb1I<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1073
1074 // Two-address instructions
1075 class T1It<dag oops, dag iops, InstrItinClass itin,
1076            string asm, string cstr, list<dag> pattern>
1077   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin,
1078             asm, cstr, pattern>;
1079
1080 // Thumb1 instruction that can either be predicated or set CPSR.
1081 class Thumb1sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1082                InstrItinClass itin,
1083                string opc, string asm, string cstr, list<dag> pattern>
1084   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1085   let OutOperandList = !con(oops, (outs s_cc_out:$s));
1086   let InOperandList = !con(iops, (ins pred:$p));
1087   let AsmString = !strconcat(opc, "${s}${p}", asm);
1088   let Pattern = pattern;
1089   list<Predicate> Predicates = [IsThumb1Only];
1090 }
1091
1092 class T1sI<dag oops, dag iops, InstrItinClass itin,
1093            string opc, string asm, list<dag> pattern>
1094   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1095
1096 // Two-address instructions
1097 class T1sIt<dag oops, dag iops, InstrItinClass itin,
1098             string opc, string asm, list<dag> pattern>
1099   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1100              "$lhs = $dst", pattern>;
1101
1102 // Thumb1 instruction that can be predicated.
1103 class Thumb1pI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1104                InstrItinClass itin,
1105                string opc, string asm, string cstr, list<dag> pattern>
1106   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1107   let OutOperandList = oops;
1108   let InOperandList = !con(iops, (ins pred:$p));
1109   let AsmString = !strconcat(opc, "${p}", asm);
1110   let Pattern = pattern;
1111   list<Predicate> Predicates = [IsThumb1Only];
1112 }
1113
1114 class T1pI<dag oops, dag iops, InstrItinClass itin,
1115            string opc, string asm, list<dag> pattern>
1116   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1117
1118 // Two-address instructions
1119 class T1pIt<dag oops, dag iops, InstrItinClass itin,
1120             string opc, string asm, list<dag> pattern>
1121   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1122              "$lhs = $dst", pattern>;
1123
1124 class T1pI1<dag oops, dag iops, InstrItinClass itin,
1125             string opc, string asm, list<dag> pattern>
1126   : Thumb1pI<oops, iops, AddrModeT1_1, Size2Bytes, itin, opc, asm, "", pattern>;
1127 class T1pI2<dag oops, dag iops, InstrItinClass itin,
1128             string opc, string asm, list<dag> pattern>
1129   : Thumb1pI<oops, iops, AddrModeT1_2, Size2Bytes, itin, opc, asm, "", pattern>;
1130 class T1pI4<dag oops, dag iops, InstrItinClass itin,
1131             string opc, string asm, list<dag> pattern>
1132   : Thumb1pI<oops, iops, AddrModeT1_4, Size2Bytes, itin, opc, asm, "", pattern>;
1133 class T1pIs<dag oops, dag iops,
1134             InstrItinClass itin, string opc, string asm, list<dag> pattern>
1135   : Thumb1pI<oops, iops, AddrModeT1_s, Size2Bytes, itin, opc, asm, "", pattern>;
1136
1137 class Encoding16 : Encoding {
1138   let Inst{31-16} = 0x0000;
1139 }
1140
1141 // A6.2 16-bit Thumb instruction encoding
1142 class T1Encoding<bits<6> opcode> : Encoding16 {
1143   let Inst{15-10} = opcode;
1144 }
1145
1146 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
1147 class T1General<bits<5> opcode> : Encoding16 {
1148   let Inst{15-14} = 0b00;
1149   let Inst{13-9} = opcode;
1150 }
1151
1152 // A6.2.2 Data-processing encoding.
1153 class T1DataProcessing<bits<4> opcode> : Encoding16 {
1154   let Inst{15-10} = 0b010000;
1155   let Inst{9-6} = opcode;
1156 }
1157
1158 // A6.2.3 Special data instructions and branch and exchange encoding.
1159 class T1Special<bits<4> opcode> : Encoding16 {
1160   let Inst{15-10} = 0b010001;
1161   let Inst{9-6} = opcode;
1162 }
1163
1164 // A6.2.4 Load/store single data item encoding.
1165 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
1166   let Inst{15-12} = opA;
1167   let Inst{11-9}  = opB;
1168 }
1169 class T1LdSt<bits<3> opB>     : T1LoadStore<0b0101, opB>;
1170 class T1LdSt4Imm<bits<3> opB> : T1LoadStore<0b0110, opB>; // Immediate, 4 bytes
1171 class T1LdSt1Imm<bits<3> opB> : T1LoadStore<0b0111, opB>; // Immediate, 1 byte
1172 class T1LdSt2Imm<bits<3> opB> : T1LoadStore<0b1000, opB>; // Immediate, 2 bytes
1173 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
1174
1175 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1176 class T1Misc<bits<7> opcode> : Encoding16 {
1177   let Inst{15-12} = 0b1011;
1178   let Inst{11-5} = opcode;
1179 }
1180
1181 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1182 class Thumb2I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1183               InstrItinClass itin,
1184               string opc, string asm, string cstr, list<dag> pattern>
1185   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1186   let OutOperandList = oops;
1187   let InOperandList = !con(iops, (ins pred:$p));
1188   let AsmString = !strconcat(opc, "${p}", asm);
1189   let Pattern = pattern;
1190   list<Predicate> Predicates = [IsThumb2];
1191 }
1192
1193 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
1194 // input operand since by default it's a zero register. It will become an
1195 // implicit def once it's "flipped".
1196 //
1197 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1198 // more consistent.
1199 class Thumb2sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1200                InstrItinClass itin,
1201                string opc, string asm, string cstr, list<dag> pattern>
1202   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1203   let OutOperandList = oops;
1204   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1205   let AsmString = !strconcat(opc, "${s}${p}", asm);
1206   let Pattern = pattern;
1207   list<Predicate> Predicates = [IsThumb2];
1208 }
1209
1210 // Special cases
1211 class Thumb2XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1212                InstrItinClass itin,
1213                string asm, string cstr, list<dag> pattern>
1214   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1215   let OutOperandList = oops;
1216   let InOperandList = iops;
1217   let AsmString = asm;
1218   let Pattern = pattern;
1219   list<Predicate> Predicates = [IsThumb2];
1220 }
1221
1222 class ThumbXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1223               InstrItinClass itin,
1224               string asm, string cstr, list<dag> pattern>
1225   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1226   let OutOperandList = oops;
1227   let InOperandList = iops;
1228   let AsmString = asm;
1229   let Pattern = pattern;
1230   list<Predicate> Predicates = [IsThumb1Only];
1231 }
1232
1233 class T2I<dag oops, dag iops, InstrItinClass itin,
1234           string opc, string asm, list<dag> pattern>
1235   : Thumb2I<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1236 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1237              string opc, string asm, list<dag> pattern>
1238   : Thumb2I<oops, iops, AddrModeT2_i12, Size4Bytes, itin, opc, asm, "",pattern>;
1239 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1240             string opc, string asm, list<dag> pattern>
1241   : Thumb2I<oops, iops, AddrModeT2_i8, Size4Bytes, itin, opc, asm, "", pattern>;
1242 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1243             string opc, string asm, list<dag> pattern>
1244   : Thumb2I<oops, iops, AddrModeT2_so, Size4Bytes, itin, opc, asm, "", pattern>;
1245 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1246             string opc, string asm, list<dag> pattern>
1247   : Thumb2I<oops, iops, AddrModeT2_pc, Size4Bytes, itin, opc, asm, "", pattern>;
1248 class T2Ii8s4<bit P, bit W, bit load, dag oops, dag iops, InstrItinClass itin,
1249               string opc, string asm, list<dag> pattern>
1250   : Thumb2I<oops, iops, AddrModeT2_i8s4, Size4Bytes, itin, opc, asm, "",
1251             pattern> {
1252   let Inst{31-27} = 0b11101;
1253   let Inst{26-25} = 0b00;
1254   let Inst{24}    = P;
1255   let Inst{23}    = ?; // The U bit.
1256   let Inst{22}    = 1;
1257   let Inst{21}    = W;
1258   let Inst{20}    = load;
1259 }
1260
1261 class T2sI<dag oops, dag iops, InstrItinClass itin,
1262            string opc, string asm, list<dag> pattern>
1263   : Thumb2sI<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1264
1265 class T2XI<dag oops, dag iops, InstrItinClass itin,
1266            string asm, list<dag> pattern>
1267   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1268 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1269             string asm, list<dag> pattern>
1270   : Thumb2XI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1271
1272 class T2Ix2<dag oops, dag iops, InstrItinClass itin,
1273             string opc, string asm, list<dag> pattern>
1274   : Thumb2I<oops, iops, AddrModeNone, Size8Bytes, itin, opc, asm, "", pattern>;
1275
1276 // Two-address instructions
1277 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1278             string asm, string cstr, list<dag> pattern>
1279   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, cstr, pattern>;
1280
1281 // T2Iidxldst - Thumb2 indexed load / store instructions.
1282 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1283                  dag oops, dag iops,
1284                  AddrMode am, IndexMode im, InstrItinClass itin,
1285                  string opc, string asm, string cstr, list<dag> pattern>
1286   : InstARM<am, Size4Bytes, im, ThumbFrm, GenericDomain, cstr, itin> {
1287   let OutOperandList = oops;
1288   let InOperandList = !con(iops, (ins pred:$p));
1289   let AsmString = !strconcat(opc, "${p}", asm);
1290   let Pattern = pattern;
1291   list<Predicate> Predicates = [IsThumb2];
1292   let Inst{31-27} = 0b11111;
1293   let Inst{26-25} = 0b00;
1294   let Inst{24}    = signed;
1295   let Inst{23}    = 0;
1296   let Inst{22-21} = opcod;
1297   let Inst{20}    = load;
1298   let Inst{11}    = 1;
1299   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1300   let Inst{10}    = pre; // The P bit.
1301   let Inst{8}     = 1; // The W bit.
1302 }
1303
1304 // Helper class for disassembly only
1305 // A6.3.16 & A6.3.17
1306 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1307 class T2I_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops, dag iops,
1308              InstrItinClass itin, string opc, string asm, list<dag> pattern>
1309   : T2I<oops, iops, itin, opc, asm, pattern> {
1310   let Inst{31-27} = 0b11111;
1311   let Inst{26-24} = 0b011;
1312   let Inst{23}    = long;
1313   let Inst{22-20} = op22_20;
1314   let Inst{7-4}   = op7_4;
1315 }
1316
1317 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1318 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1319   list<Predicate> Predicates = [IsThumb1Only, HasV5T];
1320 }
1321
1322 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1323 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1324   list<Predicate> Predicates = [IsThumb1Only];
1325 }
1326
1327 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1328 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1329   list<Predicate> Predicates = [IsThumb2];
1330 }
1331
1332 //===----------------------------------------------------------------------===//
1333
1334 //===----------------------------------------------------------------------===//
1335 // ARM VFP Instruction templates.
1336 //
1337
1338 // Almost all VFP instructions are predicable.
1339 class VFPI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1340            IndexMode im, Format f, InstrItinClass itin,
1341            string opc, string asm, string cstr, list<dag> pattern>
1342   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1343   bits<4> p;
1344   let Inst{31-28} = p;
1345   let OutOperandList = oops;
1346   let InOperandList = !con(iops, (ins pred:$p));
1347   let AsmString = !strconcat(opc, "${p}", asm);
1348   let Pattern = pattern;
1349   list<Predicate> Predicates = [HasVFP2];
1350 }
1351
1352 // Special cases
1353 class VFPXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1354             IndexMode im, Format f, InstrItinClass itin,
1355             string asm, string cstr, list<dag> pattern>
1356   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1357   let OutOperandList = oops;
1358   let InOperandList = iops;
1359   let AsmString = asm;
1360   let Pattern = pattern;
1361   list<Predicate> Predicates = [HasVFP2];
1362 }
1363
1364 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1365             string opc, string asm, list<dag> pattern>
1366   : VFPI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
1367          opc, asm, "", pattern>;
1368
1369 // ARM VFP addrmode5 loads and stores
1370 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1371            InstrItinClass itin,
1372            string opc, string asm, list<dag> pattern>
1373   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1374          VFPLdStFrm, itin, opc, asm, "", pattern> {
1375   // TODO: Mark the instructions with the appropriate subtarget info.
1376   let Inst{27-24} = opcod1;
1377   let Inst{21-20} = opcod2;
1378   let Inst{11-9}  = 0b101;
1379   let Inst{8}     = 1;          // Double precision
1380
1381   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1382   let D = VFPNeonDomain;
1383 }
1384
1385 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1386            InstrItinClass itin,
1387            string opc, string asm, list<dag> pattern>
1388   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1389          VFPLdStFrm, itin, opc, asm, "", pattern> {
1390   // TODO: Mark the instructions with the appropriate subtarget info.
1391   let Inst{27-24} = opcod1;
1392   let Inst{21-20} = opcod2;
1393   let Inst{11-9}  = 0b101;
1394   let Inst{8}     = 0;          // Single precision
1395 }
1396
1397 // VFP Load / store multiple pseudo instructions.
1398 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1399                      list<dag> pattern>
1400   : InstARM<AddrMode4, Size4Bytes, IndexModeNone, Pseudo, VFPNeonDomain,
1401             cstr, itin> {
1402   let OutOperandList = oops;
1403   let InOperandList = !con(iops, (ins pred:$p));
1404   let Pattern = pattern;
1405   list<Predicate> Predicates = [HasVFP2];
1406 }
1407
1408 // Load / store multiple
1409 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1410             string asm, string cstr, list<dag> pattern>
1411   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1412           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1413   // TODO: Mark the instructions with the appropriate subtarget info.
1414   let Inst{27-25} = 0b110;
1415   let Inst{11-9}  = 0b101;
1416   let Inst{8}     = 1;          // Double precision
1417
1418   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1419   let D = VFPNeonDomain;
1420 }
1421
1422 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1423             string asm, string cstr, list<dag> pattern>
1424   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1425           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1426   // TODO: Mark the instructions with the appropriate subtarget info.
1427   let Inst{27-25} = 0b110;
1428   let Inst{11-9}  = 0b101;
1429   let Inst{8}     = 0;          // Single precision
1430 }
1431
1432 // Double precision, unary
1433 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1434            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1435            string asm, list<dag> pattern>
1436   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1437   let Inst{27-23} = opcod1;
1438   let Inst{21-20} = opcod2;
1439   let Inst{19-16} = opcod3;
1440   let Inst{11-9}  = 0b101;
1441   let Inst{8}     = 1;          // Double precision
1442   let Inst{7-6}   = opcod4;
1443   let Inst{4}     = opcod5;
1444 }
1445
1446 // Double precision, binary
1447 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1448            dag iops, InstrItinClass itin, string opc, string asm,
1449            list<dag> pattern>
1450   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1451   let Inst{27-23} = opcod1;
1452   let Inst{21-20} = opcod2;
1453   let Inst{11-9}  = 0b101;
1454   let Inst{8}     = 1;          // Double precision
1455   let Inst{6}     = op6;
1456   let Inst{4}     = op4;
1457 }
1458
1459 // Double precision, binary, VML[AS] (for additional predicate)
1460 class ADbI_vmlX<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1461            dag iops, InstrItinClass itin, string opc, string asm,
1462            list<dag> pattern>
1463   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1464   let Inst{27-23} = opcod1;
1465   let Inst{21-20} = opcod2;
1466   let Inst{11-9}  = 0b101;
1467   let Inst{8}     = 1;          // Double precision
1468   let Inst{6}     = op6;
1469   let Inst{4}     = op4;
1470   list<Predicate> Predicates = [HasVFP2, UseVMLx];
1471 }
1472
1473 // Single precision, unary
1474 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1475            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1476            string asm, list<dag> pattern>
1477   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1478   let Inst{27-23} = opcod1;
1479   let Inst{21-20} = opcod2;
1480   let Inst{19-16} = opcod3;
1481   let Inst{11-9}  = 0b101;
1482   let Inst{8}     = 0;          // Single precision
1483   let Inst{7-6}   = opcod4;
1484   let Inst{4}     = opcod5;
1485 }
1486
1487 // Single precision unary, if no NEON
1488 // Same as ASuI except not available if NEON is enabled
1489 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1490             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1491             string asm, list<dag> pattern>
1492   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1493          pattern> {
1494   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1495 }
1496
1497 // Single precision, binary
1498 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1499            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1500   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1501   let Inst{27-23} = opcod1;
1502   let Inst{21-20} = opcod2;
1503   let Inst{11-9}  = 0b101;
1504   let Inst{8}     = 0;          // Single precision
1505   let Inst{6}     = op6;
1506   let Inst{4}     = op4;
1507 }
1508
1509 // Single precision binary, if no NEON
1510 // Same as ASbI except not available if NEON is enabled
1511 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1512             dag iops, InstrItinClass itin, string opc, string asm,
1513             list<dag> pattern>
1514   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1515   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1516 }
1517
1518 // VFP conversion instructions
1519 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1520                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1521                list<dag> pattern>
1522   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1523   let Inst{27-23} = opcod1;
1524   let Inst{21-20} = opcod2;
1525   let Inst{19-16} = opcod3;
1526   let Inst{11-8}  = opcod4;
1527   let Inst{6}     = 1;
1528   let Inst{4}     = 0;
1529 }
1530
1531 // VFP conversion between floating-point and fixed-point
1532 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1533                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1534                 list<dag> pattern>
1535   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1536   // size (fixed-point number): sx == 0 ? 16 : 32
1537   let Inst{7} = op5; // sx
1538 }
1539
1540 // VFP conversion instructions, if no NEON
1541 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1542                 dag oops, dag iops, InstrItinClass itin,
1543                 string opc, string asm, list<dag> pattern>
1544   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1545              pattern> {
1546   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1547 }
1548
1549 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1550                InstrItinClass itin,
1551                string opc, string asm, list<dag> pattern>
1552   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1553   let Inst{27-20} = opcod1;
1554   let Inst{11-8}  = opcod2;
1555   let Inst{4}     = 1;
1556 }
1557
1558 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1559                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1560   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1561
1562 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1563                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1564   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1565
1566 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1567                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1568   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1569
1570 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1571                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1572   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1573
1574 //===----------------------------------------------------------------------===//
1575
1576 //===----------------------------------------------------------------------===//
1577 // ARM NEON Instruction templates.
1578 //
1579
1580 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1581             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1582             list<dag> pattern>
1583   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1584   let OutOperandList = oops;
1585   let InOperandList = !con(iops, (ins pred:$p));
1586   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1587   let Pattern = pattern;
1588   list<Predicate> Predicates = [HasNEON];
1589 }
1590
1591 // Same as NeonI except it does not have a "data type" specifier.
1592 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1593              InstrItinClass itin, string opc, string asm, string cstr,
1594              list<dag> pattern>
1595   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1596   let OutOperandList = oops;
1597   let InOperandList = !con(iops, (ins pred:$p));
1598   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1599   let Pattern = pattern;
1600   list<Predicate> Predicates = [HasNEON];
1601 }
1602
1603 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1604             dag oops, dag iops, InstrItinClass itin,
1605             string opc, string dt, string asm, string cstr, list<dag> pattern>
1606   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1607           cstr, pattern> {
1608   let Inst{31-24} = 0b11110100;
1609   let Inst{23}    = op23;
1610   let Inst{21-20} = op21_20;
1611   let Inst{11-8}  = op11_8;
1612   let Inst{7-4}   = op7_4;
1613 }
1614
1615 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1616   : InstARM<AddrMode6, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1617             itin> {
1618   let OutOperandList = oops;
1619   let InOperandList = !con(iops, (ins pred:$p));
1620   list<Predicate> Predicates = [HasNEON];
1621 }
1622
1623 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1624                   list<dag> pattern>
1625   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1626             itin> {
1627   let OutOperandList = oops;
1628   let InOperandList = !con(iops, (ins pred:$p));
1629   let Pattern = pattern;
1630   list<Predicate> Predicates = [HasNEON];
1631 }
1632
1633 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1634              string opc, string dt, string asm, string cstr, list<dag> pattern>
1635   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1636           pattern> {
1637   let Inst{31-25} = 0b1111001;
1638 }
1639
1640 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1641               string opc, string asm, string cstr, list<dag> pattern>
1642   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1643            cstr, pattern> {
1644   let Inst{31-25} = 0b1111001;
1645 }
1646
1647 // NEON "one register and a modified immediate" format.
1648 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1649                bit op5, bit op4,
1650                dag oops, dag iops, InstrItinClass itin,
1651                string opc, string dt, string asm, string cstr,
1652                list<dag> pattern>
1653   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1654   let Inst{23}    = op23;
1655   let Inst{21-19} = op21_19;
1656   let Inst{11-8}  = op11_8;
1657   let Inst{7}     = op7;
1658   let Inst{6}     = op6;
1659   let Inst{5}     = op5;
1660   let Inst{4}     = op4;
1661 }
1662
1663 // NEON 2 vector register format.
1664 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1665           bits<5> op11_7, bit op6, bit op4,
1666           dag oops, dag iops, InstrItinClass itin,
1667           string opc, string dt, string asm, string cstr, list<dag> pattern>
1668   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1669   let Inst{24-23} = op24_23;
1670   let Inst{21-20} = op21_20;
1671   let Inst{19-18} = op19_18;
1672   let Inst{17-16} = op17_16;
1673   let Inst{11-7}  = op11_7;
1674   let Inst{6}     = op6;
1675   let Inst{4}     = op4;
1676 }
1677
1678 // Same as N2V except it doesn't have a datatype suffix.
1679 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1680            bits<5> op11_7, bit op6, bit op4,
1681            dag oops, dag iops, InstrItinClass itin,
1682            string opc, string asm, string cstr, list<dag> pattern>
1683   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1684   let Inst{24-23} = op24_23;
1685   let Inst{21-20} = op21_20;
1686   let Inst{19-18} = op19_18;
1687   let Inst{17-16} = op17_16;
1688   let Inst{11-7}  = op11_7;
1689   let Inst{6}     = op6;
1690   let Inst{4}     = op4;
1691 }
1692
1693 // NEON 2 vector register with immediate.
1694 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1695              dag oops, dag iops, Format f, InstrItinClass itin,
1696              string opc, string dt, string asm, string cstr, list<dag> pattern>
1697   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1698   let Inst{24}   = op24;
1699   let Inst{23}   = op23;
1700   let Inst{11-8} = op11_8;
1701   let Inst{7}    = op7;
1702   let Inst{6}    = op6;
1703   let Inst{4}    = op4;
1704 }
1705
1706 // NEON 3 vector register format.
1707 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1708           dag oops, dag iops, Format f, InstrItinClass itin,
1709           string opc, string dt, string asm, string cstr, list<dag> pattern>
1710   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1711   let Inst{24}    = op24;
1712   let Inst{23}    = op23;
1713   let Inst{21-20} = op21_20;
1714   let Inst{11-8}  = op11_8;
1715   let Inst{6}     = op6;
1716   let Inst{4}     = op4;
1717
1718   // Instruction operands.
1719   bits<5> Vd;
1720   bits<5> Vn;
1721   bits<5> Vm;
1722
1723   let Inst{15-12} = Vd{3-0};
1724   let Inst{22}    = Vd{4};
1725   let Inst{19-16} = Vn{3-0};
1726   let Inst{7}     = Vn{4};
1727   let Inst{3-0}   = Vm{3-0};
1728   let Inst{5}     = Vm{4};
1729 }
1730
1731 // Same as N3V except it doesn't have a data type suffix.
1732 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1733            bit op4,
1734            dag oops, dag iops, Format f, InstrItinClass itin,
1735            string opc, string asm, string cstr, list<dag> pattern>
1736   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1737   let Inst{24}    = op24;
1738   let Inst{23}    = op23;
1739   let Inst{21-20} = op21_20;
1740   let Inst{11-8}  = op11_8;
1741   let Inst{6}     = op6;
1742   let Inst{4}     = op4;
1743 }
1744
1745 // NEON VMOVs between scalar and core registers.
1746 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1747                dag oops, dag iops, Format f, InstrItinClass itin,
1748                string opc, string dt, string asm, list<dag> pattern>
1749   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, f, GenericDomain,
1750             "", itin> {
1751   let Inst{27-20} = opcod1;
1752   let Inst{11-8}  = opcod2;
1753   let Inst{6-5}   = opcod3;
1754   let Inst{4}     = 1;
1755
1756   let OutOperandList = oops;
1757   let InOperandList = !con(iops, (ins pred:$p));
1758   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1759   let Pattern = pattern;
1760   list<Predicate> Predicates = [HasNEON];
1761 }
1762 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1763                 dag oops, dag iops, InstrItinClass itin,
1764                 string opc, string dt, string asm, list<dag> pattern>
1765   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
1766              opc, dt, asm, pattern>;
1767 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1768                 dag oops, dag iops, InstrItinClass itin,
1769                 string opc, string dt, string asm, list<dag> pattern>
1770   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
1771              opc, dt, asm, pattern>;
1772 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1773             dag oops, dag iops, InstrItinClass itin,
1774             string opc, string dt, string asm, list<dag> pattern>
1775   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
1776              opc, dt, asm, pattern>;
1777
1778 // Vector Duplicate Lane (from scalar to all elements)
1779 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
1780                 InstrItinClass itin, string opc, string dt, string asm,
1781                 list<dag> pattern>
1782   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
1783   let Inst{24-23} = 0b11;
1784   let Inst{21-20} = 0b11;
1785   let Inst{19-16} = op19_16;
1786   let Inst{11-7}  = 0b11000;
1787   let Inst{6}     = op6;
1788   let Inst{4}     = 0;
1789 }
1790
1791 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
1792 // for single-precision FP.
1793 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
1794   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
1795 }