lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when tail calls fully work.
  55 static cl::opt<bool>
  56 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  57   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  58   cl::init(true));
  59
  60 static cl::opt<bool>
  61 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  62   cl::desc("Generate calls via indirect call instructions"),
  63   cl::init(false));
  64
  65 static cl::opt<bool>
  66 ARMInterworking("arm-interworking", cl::Hidden,
  67   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  68   cl::init(true));
  69
  70 static cl::opt<bool>
  71 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  72   cl::desc("Enable code placement pass for ARM"),
  73   cl::init(false));
  74
  75 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  76                                    CCValAssign::LocInfo &LocInfo,
  77                                    ISD::ArgFlagsTy &ArgFlags,
  78                                    CCState &State);
  79 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  80                                     CCValAssign::LocInfo &LocInfo,
  81                                     ISD::ArgFlagsTy &ArgFlags,
  82                                     CCState &State);
  83 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  84                                       CCValAssign::LocInfo &LocInfo,
  85                                       ISD::ArgFlagsTy &ArgFlags,
  86                                       CCState &State);
  87 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  88                                        CCValAssign::LocInfo &LocInfo,
  89                                        ISD::ArgFlagsTy &ArgFlags,
  90                                        CCState &State);
  91
  92 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  93                                        EVT PromotedBitwiseVT) {
  94   if (VT != PromotedLdStVT) {
  95     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  96     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  97                        PromotedLdStVT.getSimpleVT());
  98
  99     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 100     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 101                        PromotedLdStVT.getSimpleVT());
 102   }
 103
 104   EVT ElemTy = VT.getVectorElementType();
 105   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 106     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 107   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 108     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 109   if (ElemTy != MVT::i32) {
 110     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 111     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 112     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 113     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 114   }
 115   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 116   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 117   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 118   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 119   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 120   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 121   if (VT.isInteger()) {
 122     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 123     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 124     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 125   }
 126
 127   // Promote all bit-wise operations.
 128   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 129     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 130     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 131                        PromotedBitwiseVT.getSimpleVT());
 132     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 133     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 134                        PromotedBitwiseVT.getSimpleVT());
 135     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 136     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 137                        PromotedBitwiseVT.getSimpleVT());
 138   }
 139
 140   // Neon does not support vector divide/remainder operations.
 141   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 142   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 143   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 144   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 145   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 146   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 147 }
 148
 149 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 150   addRegisterClass(VT, ARM::DPRRegisterClass);
 151   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 152 }
 153
 154 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 155   addRegisterClass(VT, ARM::QPRRegisterClass);
 156   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 157 }
 158
 159 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 160   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 161     return new TargetLoweringObjectFileMachO();
 162
 163   return new ARMElfTargetObjectFile();
 164 }
 165
 166 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 167     : TargetLowering(TM, createTLOF(TM)) {
 168   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 169
 170   if (Subtarget->isTargetDarwin()) {
 171     // Uses VFP for Thumb libfuncs if available.
 172     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 173       // Single-precision floating-point arithmetic.
 174       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 175       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 176       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 177       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 178
 179       // Double-precision floating-point arithmetic.
 180       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 181       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 182       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 183       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 184
 185       // Single-precision comparisons.
 186       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 187       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 188       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 189       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 190       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 191       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 192       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 193       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 194
 195       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 196       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 199       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 203
 204       // Double-precision comparisons.
 205       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 206       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 207       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 208       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 209       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 210       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 211       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 212       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 213
 214       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 218       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 222
 223       // Floating-point to integer conversions.
 224       // i64 conversions are done via library routines even when generating VFP
 225       // instructions, so use the same ones.
 226       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 227       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 228       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 229       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 230
 231       // Conversions between floating types.
 232       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 233       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 234
 235       // Integer to floating-point conversions.
 236       // i64 conversions are done via library routines even when generating VFP
 237       // instructions, so use the same ones.
 238       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 239       // e.g., __floatunsidf vs. __floatunssidfvfp.
 240       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 241       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 242       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 243       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 244     }
 245   }
 246
 247   // These libcalls are not available in 32-bit.
 248   setLibcallName(RTLIB::SHL_I128, 0);
 249   setLibcallName(RTLIB::SRL_I128, 0);
 250   setLibcallName(RTLIB::SRA_I128, 0);
 251
 252   // Libcalls should use the AAPCS base standard ABI, even if hard float
 253   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 254   if (Subtarget->isAAPCS_ABI()) {
 255     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 256       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 257                             CallingConv::ARM_AAPCS);
 258     }
 259   }
 260
 261   if (Subtarget->isThumb1Only())
 262     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 263   else
 264     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 265   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 266     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 267     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 268
 269     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 270   }
 271
 272   if (Subtarget->hasNEON()) {
 273     addDRTypeForNEON(MVT::v2f32);
 274     addDRTypeForNEON(MVT::v8i8);
 275     addDRTypeForNEON(MVT::v4i16);
 276     addDRTypeForNEON(MVT::v2i32);
 277     addDRTypeForNEON(MVT::v1i64);
 278
 279     addQRTypeForNEON(MVT::v4f32);
 280     addQRTypeForNEON(MVT::v2f64);
 281     addQRTypeForNEON(MVT::v16i8);
 282     addQRTypeForNEON(MVT::v8i16);
 283     addQRTypeForNEON(MVT::v4i32);
 284     addQRTypeForNEON(MVT::v2i64);
 285
 286     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 287     // neither Neon nor VFP support any arithmetic operations on it.
 288     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 289     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 290     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 291     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 294     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 296     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 309     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 310     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 311     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 312
 313     // Neon does not support some operations on v1i64 and v2i64 types.
 314     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 315     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 316     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 317     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 318
 319     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 320     setTargetDAGCombine(ISD::SHL);
 321     setTargetDAGCombine(ISD::SRL);
 322     setTargetDAGCombine(ISD::SRA);
 323     setTargetDAGCombine(ISD::SIGN_EXTEND);
 324     setTargetDAGCombine(ISD::ZERO_EXTEND);
 325     setTargetDAGCombine(ISD::ANY_EXTEND);
 326     setTargetDAGCombine(ISD::SELECT_CC);
 327   }
 328
 329   computeRegisterProperties();
 330
 331   // ARM does not have f32 extending load.
 332   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 333
 334   // ARM does not have i1 sign extending load.
 335   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 336
 337   // ARM supports all 4 flavors of integer indexed load / store.
 338   if (!Subtarget->isThumb1Only()) {
 339     for (unsigned im = (unsigned)ISD::PRE_INC;
 340          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 341       setIndexedLoadAction(im,  MVT::i1,  Legal);
 342       setIndexedLoadAction(im,  MVT::i8,  Legal);
 343       setIndexedLoadAction(im,  MVT::i16, Legal);
 344       setIndexedLoadAction(im,  MVT::i32, Legal);
 345       setIndexedStoreAction(im, MVT::i1,  Legal);
 346       setIndexedStoreAction(im, MVT::i8,  Legal);
 347       setIndexedStoreAction(im, MVT::i16, Legal);
 348       setIndexedStoreAction(im, MVT::i32, Legal);
 349     }
 350   }
 351
 352   // i64 operation support.
 353   if (Subtarget->isThumb1Only()) {
 354     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 355     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 356     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 357     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 358     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 359   } else {
 360     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 361     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 362     if (!Subtarget->hasV6Ops())
 363       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 364   }
 365   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 366   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 367   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 368   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 369   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 370
 371   // ARM does not have ROTL.
 372   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 373   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 374   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 375   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 376     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 377
 378   // Only ARMv6 has BSWAP.
 379   if (!Subtarget->hasV6Ops())
 380     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 381
 382   // These are expanded into libcalls.
 383   if (!Subtarget->hasDivide()) {
 384     // v7M has a hardware divider
 385     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 386     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 387   }
 388   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 389   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 390   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 391   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 392
 393   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 394   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 395   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 396   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 397   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // Use the default implementation.
 402   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 403   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 404   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 405   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 406   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 407   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 408   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 409   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 410   // doesn't yet know how to not do that for SjLj.
 411   setExceptionSelectorRegister(ARM::R0);
 412   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 413   // Handle atomics directly for ARMv[67] (except for Thumb1), otherwise
 414   // use the default expansion.
 415   bool canHandleAtomics =
 416     (Subtarget->hasV7Ops() ||
 417       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only()));
 418   if (canHandleAtomics) {
 419     // membarrier needs custom lowering; the rest are legal and handled
 420     // normally.
 421     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 422   } else {
 423     // Set them all for expansion, which will force libcalls.
 424     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 425     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 426     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 427     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 428     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 429     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 430     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 431     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 432     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 449     // Since the libcalls include locking, fold in the fences
 450     setShouldFoldAtomicFences(true);
 451   }
 452   // 64-bit versions are always libcalls (for now)
 453   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 454   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 455   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 456   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 457   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 458   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 459   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 460   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 461
 462   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 463   if (!Subtarget->hasV6Ops()) {
 464     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 465     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 466   }
 467   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 468
 469   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 470     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 471     // iff target supports vfp2.
 472     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 473
 474   // We want to custom lower some of our intrinsics.
 475   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 476   if (Subtarget->isTargetDarwin()) {
 477     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 478     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 479   }
 480
 481   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 482   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 483   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 484   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 485   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 486   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 487   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 488   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 489   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 490
 491   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 492   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 493   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 494   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 495   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 496
 497   // We don't support sin/cos/fmod/copysign/pow
 498   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 499   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 500   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 501   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 502   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 503   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 504   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 505     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 506     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 507   }
 508   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 509   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 510
 511   // Various VFP goodness
 512   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 513     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 514     if (Subtarget->hasVFP2()) {
 515       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 516       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 517       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 518       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 519     }
 520     // Special handling for half-precision FP.
 521     if (!Subtarget->hasFP16()) {
 522       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 523       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 524     }
 525   }
 526
 527   // We have target-specific dag combine patterns for the following nodes:
 528   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 529   setTargetDAGCombine(ISD::ADD);
 530   setTargetDAGCombine(ISD::SUB);
 531   setTargetDAGCombine(ISD::MUL);
 532
 533   setStackPointerRegisterToSaveRestore(ARM::SP);
 534
 535   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 536     setSchedulingPreference(Sched::RegPressure);
 537   else
 538     setSchedulingPreference(Sched::Hybrid);
 539
 540   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 541
 542   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 543   // are at least 4 bytes aligned.
 544   setMinStackArgumentAlignment(4);
 545
 546   if (EnableARMCodePlacement)
 547     benefitFromCodePlacementOpt = true;
 548 }
 549
 550 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 551   switch (Opcode) {
 552   default: return 0;
 553   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 554   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 555   case ARMISD::CALL:          return "ARMISD::CALL";
 556   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 557   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 558   case ARMISD::tCALL:         return "ARMISD::tCALL";
 559   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 560   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 561   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 562   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 563   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 564   case ARMISD::CMP:           return "ARMISD::CMP";
 565   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 566   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 567   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 568   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 569   case ARMISD::CMOV:          return "ARMISD::CMOV";
 570   case ARMISD::CNEG:          return "ARMISD::CNEG";
 571
 572   case ARMISD::RBIT:          return "ARMISD::RBIT";
 573
 574   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 575   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 576   case ARMISD::SITOF:         return "ARMISD::SITOF";
 577   case ARMISD::UITOF:         return "ARMISD::UITOF";
 578
 579   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 580   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 581   case ARMISD::RRX:           return "ARMISD::RRX";
 582
 583   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 584   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 585
 586   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 587   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 588
 589   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 590
 591   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 592
 593   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 594
 595   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 596   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 597
 598   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 599   case ARMISD::VCGE:          return "ARMISD::VCGE";
 600   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 601   case ARMISD::VCGT:          return "ARMISD::VCGT";
 602   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 603   case ARMISD::VTST:          return "ARMISD::VTST";
 604
 605   case ARMISD::VSHL:          return "ARMISD::VSHL";
 606   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 607   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 608   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 609   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 610   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 611   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 612   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 613   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 614   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 615   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 616   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 617   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 618   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 619   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 620   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 621   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 622   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 623   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 624   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 625   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 626   case ARMISD::VDUP:          return "ARMISD::VDUP";
 627   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 628   case ARMISD::VEXT:          return "ARMISD::VEXT";
 629   case ARMISD::VREV64:        return "ARMISD::VREV64";
 630   case ARMISD::VREV32:        return "ARMISD::VREV32";
 631   case ARMISD::VREV16:        return "ARMISD::VREV16";
 632   case ARMISD::VZIP:          return "ARMISD::VZIP";
 633   case ARMISD::VUZP:          return "ARMISD::VUZP";
 634   case ARMISD::VTRN:          return "ARMISD::VTRN";
 635   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 636   case ARMISD::FMAX:          return "ARMISD::FMAX";
 637   case ARMISD::FMIN:          return "ARMISD::FMIN";
 638   }
 639 }
 640
 641 /// getRegClassFor - Return the register class that should be used for the
 642 /// specified value type.
 643 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 644   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 645   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 646   // load / store 4 to 8 consecutive D registers.
 647   if (Subtarget->hasNEON()) {
 648     if (VT == MVT::v4i64)
 649       return ARM::QQPRRegisterClass;
 650     else if (VT == MVT::v8i64)
 651       return ARM::QQQQPRRegisterClass;
 652   }
 653   return TargetLowering::getRegClassFor(VT);
 654 }
 655
 656 /// getFunctionAlignment - Return the Log2 alignment of this function.
 657 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 658   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 659 }
 660
 661 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 662   unsigned NumVals = N->getNumValues();
 663   if (!NumVals)
 664     return Sched::RegPressure;
 665
 666   for (unsigned i = 0; i != NumVals; ++i) {
 667     EVT VT = N->getValueType(i);
 668     if (VT.isFloatingPoint() || VT.isVector())
 669       return Sched::Latency;
 670   }
 671
 672   if (!N->isMachineOpcode())
 673     return Sched::RegPressure;
 674
 675   // Load are scheduled for latency even if there instruction itinerary
 676   // is not available.
 677   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 678   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 679   if (TID.mayLoad())
 680     return Sched::Latency;
 681
 682   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 683   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 684     return Sched::Latency;
 685   return Sched::RegPressure;
 686 }
 687
 688 //===----------------------------------------------------------------------===//
 689 // Lowering Code
 690 //===----------------------------------------------------------------------===//
 691
 692 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 693 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 694   switch (CC) {
 695   default: llvm_unreachable("Unknown condition code!");
 696   case ISD::SETNE:  return ARMCC::NE;
 697   case ISD::SETEQ:  return ARMCC::EQ;
 698   case ISD::SETGT:  return ARMCC::GT;
 699   case ISD::SETGE:  return ARMCC::GE;
 700   case ISD::SETLT:  return ARMCC::LT;
 701   case ISD::SETLE:  return ARMCC::LE;
 702   case ISD::SETUGT: return ARMCC::HI;
 703   case ISD::SETUGE: return ARMCC::HS;
 704   case ISD::SETULT: return ARMCC::LO;
 705   case ISD::SETULE: return ARMCC::LS;
 706   }
 707 }
 708
 709 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 710 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 711                         ARMCC::CondCodes &CondCode2) {
 712   CondCode2 = ARMCC::AL;
 713   switch (CC) {
 714   default: llvm_unreachable("Unknown FP condition!");
 715   case ISD::SETEQ:
 716   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 717   case ISD::SETGT:
 718   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 719   case ISD::SETGE:
 720   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 721   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 722   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 723   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 724   case ISD::SETO:   CondCode = ARMCC::VC; break;
 725   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 726   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 727   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 728   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 729   case ISD::SETLT:
 730   case ISD::SETULT: CondCode = ARMCC::LT; break;
 731   case ISD::SETLE:
 732   case ISD::SETULE: CondCode = ARMCC::LE; break;
 733   case ISD::SETNE:
 734   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 735   }
 736 }
 737
 738 //===----------------------------------------------------------------------===//
 739 //                      Calling Convention Implementation
 740 //===----------------------------------------------------------------------===//
 741
 742 #include "ARMGenCallingConv.inc"
 743
 744 // APCS f64 is in register pairs, possibly split to stack
 745 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 746                           CCValAssign::LocInfo &LocInfo,
 747                           CCState &State, bool CanFail) {
 748   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 749
 750   // Try to get the first register.
 751   if (unsigned Reg = State.AllocateReg(RegList, 4))
 752     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 753   else {
 754     // For the 2nd half of a v2f64, do not fail.
 755     if (CanFail)
 756       return false;
 757
 758     // Put the whole thing on the stack.
 759     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 760                                            State.AllocateStack(8, 4),
 761                                            LocVT, LocInfo));
 762     return true;
 763   }
 764
 765   // Try to get the second register.
 766   if (unsigned Reg = State.AllocateReg(RegList, 4))
 767     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 768   else
 769     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 770                                            State.AllocateStack(4, 4),
 771                                            LocVT, LocInfo));
 772   return true;
 773 }
 774
 775 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 776                                    CCValAssign::LocInfo &LocInfo,
 777                                    ISD::ArgFlagsTy &ArgFlags,
 778                                    CCState &State) {
 779   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 780     return false;
 781   if (LocVT == MVT::v2f64 &&
 782       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 783     return false;
 784   return true;  // we handled it
 785 }
 786
 787 // AAPCS f64 is in aligned register pairs
 788 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 789                            CCValAssign::LocInfo &LocInfo,
 790                            CCState &State, bool CanFail) {
 791   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 792   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 793
 794   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 795   if (Reg == 0) {
 796     // For the 2nd half of a v2f64, do not just fail.
 797     if (CanFail)
 798       return false;
 799
 800     // Put the whole thing on the stack.
 801     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 802                                            State.AllocateStack(8, 8),
 803                                            LocVT, LocInfo));
 804     return true;
 805   }
 806
 807   unsigned i;
 808   for (i = 0; i < 2; ++i)
 809     if (HiRegList[i] == Reg)
 810       break;
 811
 812   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 813   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 814                                          LocVT, LocInfo));
 815   return true;
 816 }
 817
 818 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 819                                     CCValAssign::LocInfo &LocInfo,
 820                                     ISD::ArgFlagsTy &ArgFlags,
 821                                     CCState &State) {
 822   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 823     return false;
 824   if (LocVT == MVT::v2f64 &&
 825       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 826     return false;
 827   return true;  // we handled it
 828 }
 829
 830 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 831                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 832   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 833   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 834
 835   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 836   if (Reg == 0)
 837     return false; // we didn't handle it
 838
 839   unsigned i;
 840   for (i = 0; i < 2; ++i)
 841     if (HiRegList[i] == Reg)
 842       break;
 843
 844   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 845   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 846                                          LocVT, LocInfo));
 847   return true;
 848 }
 849
 850 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 851                                       CCValAssign::LocInfo &LocInfo,
 852                                       ISD::ArgFlagsTy &ArgFlags,
 853                                       CCState &State) {
 854   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 855     return false;
 856   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 857     return false;
 858   return true;  // we handled it
 859 }
 860
 861 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 862                                        CCValAssign::LocInfo &LocInfo,
 863                                        ISD::ArgFlagsTy &ArgFlags,
 864                                        CCState &State) {
 865   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 866                                    State);
 867 }
 868
 869 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 870 /// given CallingConvention value.
 871 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 872                                                  bool Return,
 873                                                  bool isVarArg) const {
 874   switch (CC) {
 875   default:
 876     llvm_unreachable("Unsupported calling convention");
 877   case CallingConv::C:
 878   case CallingConv::Fast:
 879     // Use target triple & subtarget features to do actual dispatch.
 880     if (Subtarget->isAAPCS_ABI()) {
 881       if (Subtarget->hasVFP2() &&
 882           FloatABIType == FloatABI::Hard && !isVarArg)
 883         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 884       else
 885         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 886     } else
 887         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 888   case CallingConv::ARM_AAPCS_VFP:
 889     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 890   case CallingConv::ARM_AAPCS:
 891     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 892   case CallingConv::ARM_APCS:
 893     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 894   }
 895 }
 896
 897 /// LowerCallResult - Lower the result values of a call into the
 898 /// appropriate copies out of appropriate physical registers.
 899 SDValue
 900 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 901                                    CallingConv::ID CallConv, bool isVarArg,
 902                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 903                                    DebugLoc dl, SelectionDAG &DAG,
 904                                    SmallVectorImpl<SDValue> &InVals) const {
 905
 906   // Assign locations to each value returned by this call.
 907   SmallVector<CCValAssign, 16> RVLocs;
 908   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 909                  RVLocs, *DAG.getContext());
 910   CCInfo.AnalyzeCallResult(Ins,
 911                            CCAssignFnForNode(CallConv, /* Return*/ true,
 912                                              isVarArg));
 913
 914   // Copy all of the result registers out of their specified physreg.
 915   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 916     CCValAssign VA = RVLocs[i];
 917
 918     SDValue Val;
 919     if (VA.needsCustom()) {
 920       // Handle f64 or half of a v2f64.
 921       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 922                                       InFlag);
 923       Chain = Lo.getValue(1);
 924       InFlag = Lo.getValue(2);
 925       VA = RVLocs[++i]; // skip ahead to next loc
 926       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 927                                       InFlag);
 928       Chain = Hi.getValue(1);
 929       InFlag = Hi.getValue(2);
 930       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 931
 932       if (VA.getLocVT() == MVT::v2f64) {
 933         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 934         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 935                           DAG.getConstant(0, MVT::i32));
 936
 937         VA = RVLocs[++i]; // skip ahead to next loc
 938         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 939         Chain = Lo.getValue(1);
 940         InFlag = Lo.getValue(2);
 941         VA = RVLocs[++i]; // skip ahead to next loc
 942         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 943         Chain = Hi.getValue(1);
 944         InFlag = Hi.getValue(2);
 945         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 946         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 947                           DAG.getConstant(1, MVT::i32));
 948       }
 949     } else {
 950       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 951                                InFlag);
 952       Chain = Val.getValue(1);
 953       InFlag = Val.getValue(2);
 954     }
 955
 956     switch (VA.getLocInfo()) {
 957     default: llvm_unreachable("Unknown loc info!");
 958     case CCValAssign::Full: break;
 959     case CCValAssign::BCvt:
 960       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 961       break;
 962     }
 963
 964     InVals.push_back(Val);
 965   }
 966
 967   return Chain;
 968 }
 969
 970 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 971 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 972 /// specified by the specific parameter attribute.  The copy will be passed as
 973 /// a byval function parameter.
 974 /// Sometimes what we are copying is the end of a larger object, the part that
 975 /// does not fit in registers.
 976 static SDValue
 977 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 978                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 979                           DebugLoc dl) {
 980   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 981   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 982                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 983                        NULL, 0, NULL, 0);
 984 }
 985
 986 /// LowerMemOpCallTo - Store the argument to the stack.
 987 SDValue
 988 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 989                                     SDValue StackPtr, SDValue Arg,
 990                                     DebugLoc dl, SelectionDAG &DAG,
 991                                     const CCValAssign &VA,
 992                                     ISD::ArgFlagsTy Flags) const {
 993   unsigned LocMemOffset = VA.getLocMemOffset();
 994   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 995   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 996   if (Flags.isByVal()) {
 997     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
 998   }
 999   return DAG.getStore(Chain, dl, Arg, PtrOff,
1000                       PseudoSourceValue::getStack(), LocMemOffset,
1001                       false, false, 0);
1002 }
1003
1004 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1005                                          SDValue Chain, SDValue &Arg,
1006                                          RegsToPassVector &RegsToPass,
1007                                          CCValAssign &VA, CCValAssign &NextVA,
1008                                          SDValue &StackPtr,
1009                                          SmallVector<SDValue, 8> &MemOpChains,
1010                                          ISD::ArgFlagsTy Flags) const {
1011
1012   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1013                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1014   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1015
1016   if (NextVA.isRegLoc())
1017     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1018   else {
1019     assert(NextVA.isMemLoc());
1020     if (StackPtr.getNode() == 0)
1021       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1022
1023     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1024                                            dl, DAG, NextVA,
1025                                            Flags));
1026   }
1027 }
1028
1029 /// LowerCall - Lowering a call into a callseq_start <-
1030 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1031 /// nodes.
1032 SDValue
1033 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1034                              CallingConv::ID CallConv, bool isVarArg,
1035                              bool &isTailCall,
1036                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1037                              const SmallVectorImpl<SDValue> &OutVals,
1038                              const SmallVectorImpl<ISD::InputArg> &Ins,
1039                              DebugLoc dl, SelectionDAG &DAG,
1040                              SmallVectorImpl<SDValue> &InVals) const {
1041   MachineFunction &MF = DAG.getMachineFunction();
1042   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1043   bool IsSibCall = false;
1044   // Temporarily disable tail calls so things don't break.
1045   if (!EnableARMTailCalls)
1046     isTailCall = false;
1047   if (isTailCall) {
1048     // Check if it's really possible to do a tail call.
1049     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1050                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1051                                                    Outs, OutVals, Ins, DAG);
1052     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1053     // detected sibcalls.
1054     if (isTailCall) {
1055       ++NumTailCalls;
1056       IsSibCall = true;
1057     }
1058   }
1059
1060   // Analyze operands of the call, assigning locations to each operand.
1061   SmallVector<CCValAssign, 16> ArgLocs;
1062   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1063                  *DAG.getContext());
1064   CCInfo.AnalyzeCallOperands(Outs,
1065                              CCAssignFnForNode(CallConv, /* Return*/ false,
1066                                                isVarArg));
1067
1068   // Get a count of how many bytes are to be pushed on the stack.
1069   unsigned NumBytes = CCInfo.getNextStackOffset();
1070
1071   // For tail calls, memory operands are available in our caller's stack.
1072   if (IsSibCall)
1073     NumBytes = 0;
1074
1075   // Adjust the stack pointer for the new arguments...
1076   // These operations are automatically eliminated by the prolog/epilog pass
1077   if (!IsSibCall)
1078     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1079
1080   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1081
1082   RegsToPassVector RegsToPass;
1083   SmallVector<SDValue, 8> MemOpChains;
1084
1085   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1086   // of tail call optimization, arguments are handled later.
1087   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1088        i != e;
1089        ++i, ++realArgIdx) {
1090     CCValAssign &VA = ArgLocs[i];
1091     SDValue Arg = OutVals[realArgIdx];
1092     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1093
1094     // Promote the value if needed.
1095     switch (VA.getLocInfo()) {
1096     default: llvm_unreachable("Unknown loc info!");
1097     case CCValAssign::Full: break;
1098     case CCValAssign::SExt:
1099       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1100       break;
1101     case CCValAssign::ZExt:
1102       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1103       break;
1104     case CCValAssign::AExt:
1105       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1106       break;
1107     case CCValAssign::BCvt:
1108       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1109       break;
1110     }
1111
1112     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1113     if (VA.needsCustom()) {
1114       if (VA.getLocVT() == MVT::v2f64) {
1115         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1116                                   DAG.getConstant(0, MVT::i32));
1117         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1118                                   DAG.getConstant(1, MVT::i32));
1119
1120         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1121                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1122
1123         VA = ArgLocs[++i]; // skip ahead to next loc
1124         if (VA.isRegLoc()) {
1125           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1126                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1127         } else {
1128           assert(VA.isMemLoc());
1129
1130           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1131                                                  dl, DAG, VA, Flags));
1132         }
1133       } else {
1134         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1135                          StackPtr, MemOpChains, Flags);
1136       }
1137     } else if (VA.isRegLoc()) {
1138       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1139     } else if (!IsSibCall) {
1140       assert(VA.isMemLoc());
1141
1142       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1143                                              dl, DAG, VA, Flags));
1144     }
1145   }
1146
1147   if (!MemOpChains.empty())
1148     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1149                         &MemOpChains[0], MemOpChains.size());
1150
1151   // Build a sequence of copy-to-reg nodes chained together with token chain
1152   // and flag operands which copy the outgoing args into the appropriate regs.
1153   SDValue InFlag;
1154   // Tail call byval lowering might overwrite argument registers so in case of
1155   // tail call optimization the copies to registers are lowered later.
1156   if (!isTailCall)
1157     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1158       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1159                                RegsToPass[i].second, InFlag);
1160       InFlag = Chain.getValue(1);
1161     }
1162
1163   // For tail calls lower the arguments to the 'real' stack slot.
1164   if (isTailCall) {
1165     // Force all the incoming stack arguments to be loaded from the stack
1166     // before any new outgoing arguments are stored to the stack, because the
1167     // outgoing stack slots may alias the incoming argument stack slots, and
1168     // the alias isn't otherwise explicit. This is slightly more conservative
1169     // than necessary, because it means that each store effectively depends
1170     // on every argument instead of just those arguments it would clobber.
1171
1172     // Do not flag preceeding copytoreg stuff together with the following stuff.
1173     InFlag = SDValue();
1174     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1175       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1176                                RegsToPass[i].second, InFlag);
1177       InFlag = Chain.getValue(1);
1178     }
1179     InFlag =SDValue();
1180   }
1181
1182   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1183   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1184   // node so that legalize doesn't hack it.
1185   bool isDirect = false;
1186   bool isARMFunc = false;
1187   bool isLocalARMFunc = false;
1188   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1189
1190   if (EnableARMLongCalls) {
1191     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1192             && "long-calls with non-static relocation model!");
1193     // Handle a global address or an external symbol. If it's not one of
1194     // those, the target's already in a register, so we don't need to do
1195     // anything extra.
1196     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1197       const GlobalValue *GV = G->getGlobal();
1198       // Create a constant pool entry for the callee address
1199       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1200       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1201                                                            ARMPCLabelIndex,
1202                                                            ARMCP::CPValue, 0);
1203       // Get the address of the callee into a register
1204       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1205       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1206       Callee = DAG.getLoad(getPointerTy(), dl,
1207                            DAG.getEntryNode(), CPAddr,
1208                            PseudoSourceValue::getConstantPool(), 0,
1209                            false, false, 0);
1210     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1211       const char *Sym = S->getSymbol();
1212
1213       // Create a constant pool entry for the callee address
1214       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1215       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1216                                                        Sym, ARMPCLabelIndex, 0);
1217       // Get the address of the callee into a register
1218       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1219       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1220       Callee = DAG.getLoad(getPointerTy(), dl,
1221                            DAG.getEntryNode(), CPAddr,
1222                            PseudoSourceValue::getConstantPool(), 0,
1223                            false, false, 0);
1224     }
1225   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1226     const GlobalValue *GV = G->getGlobal();
1227     isDirect = true;
1228     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1229     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1230                    getTargetMachine().getRelocationModel() != Reloc::Static;
1231     isARMFunc = !Subtarget->isThumb() || isStub;
1232     // ARM call to a local ARM function is predicable.
1233     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1234     // tBX takes a register source operand.
1235     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1236       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1237       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1238                                                            ARMPCLabelIndex,
1239                                                            ARMCP::CPValue, 4);
1240       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1241       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1242       Callee = DAG.getLoad(getPointerTy(), dl,
1243                            DAG.getEntryNode(), CPAddr,
1244                            PseudoSourceValue::getConstantPool(), 0,
1245                            false, false, 0);
1246       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1247       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1248                            getPointerTy(), Callee, PICLabel);
1249     } else
1250       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1251   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1252     isDirect = true;
1253     bool isStub = Subtarget->isTargetDarwin() &&
1254                   getTargetMachine().getRelocationModel() != Reloc::Static;
1255     isARMFunc = !Subtarget->isThumb() || isStub;
1256     // tBX takes a register source operand.
1257     const char *Sym = S->getSymbol();
1258     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1259       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1260       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1261                                                        Sym, ARMPCLabelIndex, 4);
1262       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1263       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1264       Callee = DAG.getLoad(getPointerTy(), dl,
1265                            DAG.getEntryNode(), CPAddr,
1266                            PseudoSourceValue::getConstantPool(), 0,
1267                            false, false, 0);
1268       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1269       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1270                            getPointerTy(), Callee, PICLabel);
1271     } else
1272       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1273   }
1274
1275   // FIXME: handle tail calls differently.
1276   unsigned CallOpc;
1277   if (Subtarget->isThumb()) {
1278     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1279       CallOpc = ARMISD::CALL_NOLINK;
1280     else
1281       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1282   } else {
1283     CallOpc = (isDirect || Subtarget->hasV5TOps())
1284       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1285       : ARMISD::CALL_NOLINK;
1286   }
1287   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb1Only()) {
1288     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
1289     Chain = DAG.getCopyToReg(Chain, dl, ARM::LR, DAG.getUNDEF(MVT::i32),InFlag);
1290     InFlag = Chain.getValue(1);
1291   }
1292
1293   std::vector<SDValue> Ops;
1294   Ops.push_back(Chain);
1295   Ops.push_back(Callee);
1296
1297   // Add argument registers to the end of the list so that they are known live
1298   // into the call.
1299   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1300     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1301                                   RegsToPass[i].second.getValueType()));
1302
1303   if (InFlag.getNode())
1304     Ops.push_back(InFlag);
1305
1306   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1307   if (isTailCall)
1308     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1309
1310   // Returns a chain and a flag for retval copy to use.
1311   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1312   InFlag = Chain.getValue(1);
1313
1314   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1315                              DAG.getIntPtrConstant(0, true), InFlag);
1316   if (!Ins.empty())
1317     InFlag = Chain.getValue(1);
1318
1319   // Handle result values, copying them out of physregs into vregs that we
1320   // return.
1321   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1322                          dl, DAG, InVals);
1323 }
1324
1325 /// MatchingStackOffset - Return true if the given stack call argument is
1326 /// already available in the same position (relatively) of the caller's
1327 /// incoming argument stack.
1328 static
1329 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1330                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1331                          const ARMInstrInfo *TII) {
1332   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1333   int FI = INT_MAX;
1334   if (Arg.getOpcode() == ISD::CopyFromReg) {
1335     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1336     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1337       return false;
1338     MachineInstr *Def = MRI->getVRegDef(VR);
1339     if (!Def)
1340       return false;
1341     if (!Flags.isByVal()) {
1342       if (!TII->isLoadFromStackSlot(Def, FI))
1343         return false;
1344     } else {
1345       return false;
1346     }
1347   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1348     if (Flags.isByVal())
1349       // ByVal argument is passed in as a pointer but it's now being
1350       // dereferenced. e.g.
1351       // define @foo(%struct.X* %A) {
1352       //   tail call @bar(%struct.X* byval %A)
1353       // }
1354       return false;
1355     SDValue Ptr = Ld->getBasePtr();
1356     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1357     if (!FINode)
1358       return false;
1359     FI = FINode->getIndex();
1360   } else
1361     return false;
1362
1363   assert(FI != INT_MAX);
1364   if (!MFI->isFixedObjectIndex(FI))
1365     return false;
1366   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1367 }
1368
1369 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1370 /// for tail call optimization. Targets which want to do tail call
1371 /// optimization should implement this function.
1372 bool
1373 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1374                                                      CallingConv::ID CalleeCC,
1375                                                      bool isVarArg,
1376                                                      bool isCalleeStructRet,
1377                                                      bool isCallerStructRet,
1378                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1379                                     const SmallVectorImpl<SDValue> &OutVals,
1380                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1381                                                      SelectionDAG& DAG) const {
1382   const Function *CallerF = DAG.getMachineFunction().getFunction();
1383   CallingConv::ID CallerCC = CallerF->getCallingConv();
1384   bool CCMatch = CallerCC == CalleeCC;
1385
1386   // Look for obvious safe cases to perform tail call optimization that do not
1387   // require ABI changes. This is what gcc calls sibcall.
1388
1389   // Do not sibcall optimize vararg calls unless the call site is not passing
1390   // any arguments.
1391   if (isVarArg && !Outs.empty())
1392     return false;
1393
1394   // Also avoid sibcall optimization if either caller or callee uses struct
1395   // return semantics.
1396   if (isCalleeStructRet || isCallerStructRet)
1397     return false;
1398
1399   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1400   // emitEpilogue is not ready for them.
1401   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1402   // LR.  This means if we need to reload LR, it takes an extra instructions,
1403   // which outweighs the value of the tail call; but here we don't know yet
1404   // whether LR is going to be used.  Probably the right approach is to
1405   // generate the tail call here and turn it back into CALL/RET in
1406   // emitEpilogue if LR is used.
1407   if (Subtarget->isThumb1Only())
1408     return false;
1409
1410   // For the moment, we can only do this to functions defined in this
1411   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1412   // or vice versa, is not easily fixed up in the linker unlike BL.
1413   // (We could do this by loading the address of the callee into a register;
1414   // that is an extra instruction over the direct call and burns a register
1415   // as well, so is not likely to be a win.)
1416
1417   // It might be safe to remove this restriction on non-Darwin.
1418
1419   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1420   // but we need to make sure there are enough registers; the only valid
1421   // registers are the 4 used for parameters.  We don't currently do this
1422   // case.
1423   if (isa<ExternalSymbolSDNode>(Callee))
1424       return false;
1425
1426   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1427     const GlobalValue *GV = G->getGlobal();
1428     if (GV->isDeclaration() || GV->isWeakForLinker())
1429       return false;
1430   }
1431
1432   // If the calling conventions do not match, then we'd better make sure the
1433   // results are returned in the same way as what the caller expects.
1434   if (!CCMatch) {
1435     SmallVector<CCValAssign, 16> RVLocs1;
1436     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1437                     RVLocs1, *DAG.getContext());
1438     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1439
1440     SmallVector<CCValAssign, 16> RVLocs2;
1441     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1442                     RVLocs2, *DAG.getContext());
1443     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1444
1445     if (RVLocs1.size() != RVLocs2.size())
1446       return false;
1447     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1448       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1449         return false;
1450       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1451         return false;
1452       if (RVLocs1[i].isRegLoc()) {
1453         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1454           return false;
1455       } else {
1456         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1457           return false;
1458       }
1459     }
1460   }
1461
1462   // If the callee takes no arguments then go on to check the results of the
1463   // call.
1464   if (!Outs.empty()) {
1465     // Check if stack adjustment is needed. For now, do not do this if any
1466     // argument is passed on the stack.
1467     SmallVector<CCValAssign, 16> ArgLocs;
1468     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1469                    ArgLocs, *DAG.getContext());
1470     CCInfo.AnalyzeCallOperands(Outs,
1471                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1472     if (CCInfo.getNextStackOffset()) {
1473       MachineFunction &MF = DAG.getMachineFunction();
1474
1475       // Check if the arguments are already laid out in the right way as
1476       // the caller's fixed stack objects.
1477       MachineFrameInfo *MFI = MF.getFrameInfo();
1478       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1479       const ARMInstrInfo *TII =
1480         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1481       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1482            i != e;
1483            ++i, ++realArgIdx) {
1484         CCValAssign &VA = ArgLocs[i];
1485         EVT RegVT = VA.getLocVT();
1486         SDValue Arg = OutVals[realArgIdx];
1487         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1488         if (VA.getLocInfo() == CCValAssign::Indirect)
1489           return false;
1490         if (VA.needsCustom()) {
1491           // f64 and vector types are split into multiple registers or
1492           // register/stack-slot combinations.  The types will not match
1493           // the registers; give up on memory f64 refs until we figure
1494           // out what to do about this.
1495           if (!VA.isRegLoc())
1496             return false;
1497           if (!ArgLocs[++i].isRegLoc())
1498             return false;
1499           if (RegVT == MVT::v2f64) {
1500             if (!ArgLocs[++i].isRegLoc())
1501               return false;
1502             if (!ArgLocs[++i].isRegLoc())
1503               return false;
1504           }
1505         } else if (!VA.isRegLoc()) {
1506           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1507                                    MFI, MRI, TII))
1508             return false;
1509         }
1510       }
1511     }
1512   }
1513
1514   return true;
1515 }
1516
1517 SDValue
1518 ARMTargetLowering::LowerReturn(SDValue Chain,
1519                                CallingConv::ID CallConv, bool isVarArg,
1520                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1521                                const SmallVectorImpl<SDValue> &OutVals,
1522                                DebugLoc dl, SelectionDAG &DAG) const {
1523
1524   // CCValAssign - represent the assignment of the return value to a location.
1525   SmallVector<CCValAssign, 16> RVLocs;
1526
1527   // CCState - Info about the registers and stack slots.
1528   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1529                  *DAG.getContext());
1530
1531   // Analyze outgoing return values.
1532   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1533                                                isVarArg));
1534
1535   // If this is the first return lowered for this function, add
1536   // the regs to the liveout set for the function.
1537   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1538     for (unsigned i = 0; i != RVLocs.size(); ++i)
1539       if (RVLocs[i].isRegLoc())
1540         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1541   }
1542
1543   SDValue Flag;
1544
1545   // Copy the result values into the output registers.
1546   for (unsigned i = 0, realRVLocIdx = 0;
1547        i != RVLocs.size();
1548        ++i, ++realRVLocIdx) {
1549     CCValAssign &VA = RVLocs[i];
1550     assert(VA.isRegLoc() && "Can only return in registers!");
1551
1552     SDValue Arg = OutVals[realRVLocIdx];
1553
1554     switch (VA.getLocInfo()) {
1555     default: llvm_unreachable("Unknown loc info!");
1556     case CCValAssign::Full: break;
1557     case CCValAssign::BCvt:
1558       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1559       break;
1560     }
1561
1562     if (VA.needsCustom()) {
1563       if (VA.getLocVT() == MVT::v2f64) {
1564         // Extract the first half and return it in two registers.
1565         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1566                                    DAG.getConstant(0, MVT::i32));
1567         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1568                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1569
1570         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1571         Flag = Chain.getValue(1);
1572         VA = RVLocs[++i]; // skip ahead to next loc
1573         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1574                                  HalfGPRs.getValue(1), Flag);
1575         Flag = Chain.getValue(1);
1576         VA = RVLocs[++i]; // skip ahead to next loc
1577
1578         // Extract the 2nd half and fall through to handle it as an f64 value.
1579         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1580                           DAG.getConstant(1, MVT::i32));
1581       }
1582       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1583       // available.
1584       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1585                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1586       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1587       Flag = Chain.getValue(1);
1588       VA = RVLocs[++i]; // skip ahead to next loc
1589       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1590                                Flag);
1591     } else
1592       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1593
1594     // Guarantee that all emitted copies are
1595     // stuck together, avoiding something bad.
1596     Flag = Chain.getValue(1);
1597   }
1598
1599   SDValue result;
1600   if (Flag.getNode())
1601     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1602   else // Return Void
1603     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1604
1605   return result;
1606 }
1607
1608 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1609 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1610 // one of the above mentioned nodes. It has to be wrapped because otherwise
1611 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1612 // be used to form addressing mode. These wrapped nodes will be selected
1613 // into MOVi.
1614 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1615   EVT PtrVT = Op.getValueType();
1616   // FIXME there is no actual debug info here
1617   DebugLoc dl = Op.getDebugLoc();
1618   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1619   SDValue Res;
1620   if (CP->isMachineConstantPoolEntry())
1621     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1622                                     CP->getAlignment());
1623   else
1624     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1625                                     CP->getAlignment());
1626   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1627 }
1628
1629 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1630                                              SelectionDAG &DAG) const {
1631   MachineFunction &MF = DAG.getMachineFunction();
1632   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1633   unsigned ARMPCLabelIndex = 0;
1634   DebugLoc DL = Op.getDebugLoc();
1635   EVT PtrVT = getPointerTy();
1636   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1637   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1638   SDValue CPAddr;
1639   if (RelocM == Reloc::Static) {
1640     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1641   } else {
1642     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1643     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1644     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1645                                                          ARMCP::CPBlockAddress,
1646                                                          PCAdj);
1647     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1648   }
1649   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1650   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1651                                PseudoSourceValue::getConstantPool(), 0,
1652                                false, false, 0);
1653   if (RelocM == Reloc::Static)
1654     return Result;
1655   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1656   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1657 }
1658
1659 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1660 SDValue
1661 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1662                                                  SelectionDAG &DAG) const {
1663   DebugLoc dl = GA->getDebugLoc();
1664   EVT PtrVT = getPointerTy();
1665   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1666   MachineFunction &MF = DAG.getMachineFunction();
1667   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1668   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1669   ARMConstantPoolValue *CPV =
1670     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1671                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1672   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1673   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1674   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1675                          PseudoSourceValue::getConstantPool(), 0,
1676                          false, false, 0);
1677   SDValue Chain = Argument.getValue(1);
1678
1679   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1680   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1681
1682   // call __tls_get_addr.
1683   ArgListTy Args;
1684   ArgListEntry Entry;
1685   Entry.Node = Argument;
1686   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1687   Args.push_back(Entry);
1688   // FIXME: is there useful debug info available here?
1689   std::pair<SDValue, SDValue> CallResult =
1690     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1691                 false, false, false, false,
1692                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1693                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1694   return CallResult.first;
1695 }
1696
1697 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1698 // "local exec" model.
1699 SDValue
1700 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1701                                         SelectionDAG &DAG) const {
1702   const GlobalValue *GV = GA->getGlobal();
1703   DebugLoc dl = GA->getDebugLoc();
1704   SDValue Offset;
1705   SDValue Chain = DAG.getEntryNode();
1706   EVT PtrVT = getPointerTy();
1707   // Get the Thread Pointer
1708   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1709
1710   if (GV->isDeclaration()) {
1711     MachineFunction &MF = DAG.getMachineFunction();
1712     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1713     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1714     // Initial exec model.
1715     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1716     ARMConstantPoolValue *CPV =
1717       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1718                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1719     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1720     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1721     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1722                          PseudoSourceValue::getConstantPool(), 0,
1723                          false, false, 0);
1724     Chain = Offset.getValue(1);
1725
1726     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1727     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1728
1729     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1730                          PseudoSourceValue::getConstantPool(), 0,
1731                          false, false, 0);
1732   } else {
1733     // local exec model
1734     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1735     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1736     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1737     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1738                          PseudoSourceValue::getConstantPool(), 0,
1739                          false, false, 0);
1740   }
1741
1742   // The address of the thread local variable is the add of the thread
1743   // pointer with the offset of the variable.
1744   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1745 }
1746
1747 SDValue
1748 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1749   // TODO: implement the "local dynamic" model
1750   assert(Subtarget->isTargetELF() &&
1751          "TLS not implemented for non-ELF targets");
1752   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1753   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1754   // otherwise use the "Local Exec" TLS Model
1755   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1756     return LowerToTLSGeneralDynamicModel(GA, DAG);
1757   else
1758     return LowerToTLSExecModels(GA, DAG);
1759 }
1760
1761 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1762                                                  SelectionDAG &DAG) const {
1763   EVT PtrVT = getPointerTy();
1764   DebugLoc dl = Op.getDebugLoc();
1765   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1766   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1767   if (RelocM == Reloc::PIC_) {
1768     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1769     ARMConstantPoolValue *CPV =
1770       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1771     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1772     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1773     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1774                                  CPAddr,
1775                                  PseudoSourceValue::getConstantPool(), 0,
1776                                  false, false, 0);
1777     SDValue Chain = Result.getValue(1);
1778     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1779     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1780     if (!UseGOTOFF)
1781       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1782                            PseudoSourceValue::getGOT(), 0,
1783                            false, false, 0);
1784     return Result;
1785   } else {
1786     // If we have T2 ops, we can materialize the address directly via movt/movw
1787     // pair. This is always cheaper.
1788     if (Subtarget->useMovt()) {
1789       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1790                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1791     } else {
1792       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1793       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1794       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1795                          PseudoSourceValue::getConstantPool(), 0,
1796                          false, false, 0);
1797     }
1798   }
1799 }
1800
1801 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1802                                                     SelectionDAG &DAG) const {
1803   MachineFunction &MF = DAG.getMachineFunction();
1804   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1805   unsigned ARMPCLabelIndex = 0;
1806   EVT PtrVT = getPointerTy();
1807   DebugLoc dl = Op.getDebugLoc();
1808   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1809   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1810   SDValue CPAddr;
1811   if (RelocM == Reloc::Static)
1812     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1813   else {
1814     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1815     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1816     ARMConstantPoolValue *CPV =
1817       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1818     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1819   }
1820   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1821
1822   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1823                                PseudoSourceValue::getConstantPool(), 0,
1824                                false, false, 0);
1825   SDValue Chain = Result.getValue(1);
1826
1827   if (RelocM == Reloc::PIC_) {
1828     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1829     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1830   }
1831
1832   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1833     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1834                          PseudoSourceValue::getGOT(), 0,
1835                          false, false, 0);
1836
1837   return Result;
1838 }
1839
1840 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1841                                                     SelectionDAG &DAG) const {
1842   assert(Subtarget->isTargetELF() &&
1843          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1844   MachineFunction &MF = DAG.getMachineFunction();
1845   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1846   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1847   EVT PtrVT = getPointerTy();
1848   DebugLoc dl = Op.getDebugLoc();
1849   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1850   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1851                                                        "_GLOBAL_OFFSET_TABLE_",
1852                                                        ARMPCLabelIndex, PCAdj);
1853   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1854   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1855   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1856                                PseudoSourceValue::getConstantPool(), 0,
1857                                false, false, 0);
1858   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1859   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1860 }
1861
1862 SDValue
1863 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1864   DebugLoc dl = Op.getDebugLoc();
1865   SDValue Val = DAG.getConstant(0, MVT::i32);
1866   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1867                      Op.getOperand(1), Val);
1868 }
1869
1870 SDValue
1871 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1872   DebugLoc dl = Op.getDebugLoc();
1873   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1874                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1875 }
1876
1877 SDValue
1878 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1879                                           const ARMSubtarget *Subtarget) const {
1880   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1881   DebugLoc dl = Op.getDebugLoc();
1882   switch (IntNo) {
1883   default: return SDValue();    // Don't custom lower most intrinsics.
1884   case Intrinsic::arm_thread_pointer: {
1885     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1886     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1887   }
1888   case Intrinsic::eh_sjlj_lsda: {
1889     MachineFunction &MF = DAG.getMachineFunction();
1890     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1891     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1892     EVT PtrVT = getPointerTy();
1893     DebugLoc dl = Op.getDebugLoc();
1894     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1895     SDValue CPAddr;
1896     unsigned PCAdj = (RelocM != Reloc::PIC_)
1897       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1898     ARMConstantPoolValue *CPV =
1899       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1900                                ARMCP::CPLSDA, PCAdj);
1901     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1902     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1903     SDValue Result =
1904       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1905                   PseudoSourceValue::getConstantPool(), 0,
1906                   false, false, 0);
1907
1908     if (RelocM == Reloc::PIC_) {
1909       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1910       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1911     }
1912     return Result;
1913   }
1914   }
1915 }
1916
1917 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1918                                const ARMSubtarget *Subtarget) {
1919   DebugLoc dl = Op.getDebugLoc();
1920   SDValue Op5 = Op.getOperand(5);
1921   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1922   // v6 and v7 can both handle barriers directly, but need handled a bit
1923   // differently. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1924   // never get here.
1925   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1926   if (Subtarget->hasV7Ops())
1927     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
1928   else if (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())
1929     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
1930                        DAG.getConstant(0, MVT::i32));
1931   assert(0 && "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
1932   return SDValue();
1933 }
1934
1935 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
1936   MachineFunction &MF = DAG.getMachineFunction();
1937   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
1938
1939   // vastart just stores the address of the VarArgsFrameIndex slot into the
1940   // memory location argument.
1941   DebugLoc dl = Op.getDebugLoc();
1942   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1943   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1944   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1945   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1946                       false, false, 0);
1947 }
1948
1949 SDValue
1950 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
1951                                            SelectionDAG &DAG) const {
1952   SDNode *Node = Op.getNode();
1953   DebugLoc dl = Node->getDebugLoc();
1954   EVT VT = Node->getValueType(0);
1955   SDValue Chain = Op.getOperand(0);
1956   SDValue Size  = Op.getOperand(1);
1957   SDValue Align = Op.getOperand(2);
1958
1959   // Chain the dynamic stack allocation so that it doesn't modify the stack
1960   // pointer when other instructions are using the stack.
1961   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1962
1963   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1964   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1965   if (AlignVal > StackAlign)
1966     // Do this now since selection pass cannot introduce new target
1967     // independent node.
1968     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1969
1970   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1971   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1972   // do even more horrible hack later.
1973   MachineFunction &MF = DAG.getMachineFunction();
1974   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1975   if (AFI->isThumb1OnlyFunction()) {
1976     bool Negate = true;
1977     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1978     if (C) {
1979       uint32_t Val = C->getZExtValue();
1980       if (Val <= 508 && ((Val & 3) == 0))
1981         Negate = false;
1982     }
1983     if (Negate)
1984       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1985   }
1986
1987   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1988   SDValue Ops1[] = { Chain, Size, Align };
1989   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1990   Chain = Res.getValue(1);
1991   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1992                              DAG.getIntPtrConstant(0, true), SDValue());
1993   SDValue Ops2[] = { Res, Chain };
1994   return DAG.getMergeValues(Ops2, 2, dl);
1995 }
1996
1997 SDValue
1998 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1999                                         SDValue &Root, SelectionDAG &DAG,
2000                                         DebugLoc dl) const {
2001   MachineFunction &MF = DAG.getMachineFunction();
2002   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2003
2004   TargetRegisterClass *RC;
2005   if (AFI->isThumb1OnlyFunction())
2006     RC = ARM::tGPRRegisterClass;
2007   else
2008     RC = ARM::GPRRegisterClass;
2009
2010   // Transform the arguments stored in physical registers into virtual ones.
2011   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2012   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2013
2014   SDValue ArgValue2;
2015   if (NextVA.isMemLoc()) {
2016     MachineFrameInfo *MFI = MF.getFrameInfo();
2017     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2018
2019     // Create load node to retrieve arguments from the stack.
2020     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2021     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2022                             PseudoSourceValue::getFixedStack(FI), 0,
2023                             false, false, 0);
2024   } else {
2025     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2026     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2027   }
2028
2029   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2030 }
2031
2032 SDValue
2033 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2034                                         CallingConv::ID CallConv, bool isVarArg,
2035                                         const SmallVectorImpl<ISD::InputArg>
2036                                           &Ins,
2037                                         DebugLoc dl, SelectionDAG &DAG,
2038                                         SmallVectorImpl<SDValue> &InVals)
2039                                           const {
2040
2041   MachineFunction &MF = DAG.getMachineFunction();
2042   MachineFrameInfo *MFI = MF.getFrameInfo();
2043
2044   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2045
2046   // Assign locations to all of the incoming arguments.
2047   SmallVector<CCValAssign, 16> ArgLocs;
2048   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2049                  *DAG.getContext());
2050   CCInfo.AnalyzeFormalArguments(Ins,
2051                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2052                                                   isVarArg));
2053
2054   SmallVector<SDValue, 16> ArgValues;
2055
2056   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2057     CCValAssign &VA = ArgLocs[i];
2058
2059     // Arguments stored in registers.
2060     if (VA.isRegLoc()) {
2061       EVT RegVT = VA.getLocVT();
2062
2063       SDValue ArgValue;
2064       if (VA.needsCustom()) {
2065         // f64 and vector types are split up into multiple registers or
2066         // combinations of registers and stack slots.
2067         if (VA.getLocVT() == MVT::v2f64) {
2068           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2069                                                    Chain, DAG, dl);
2070           VA = ArgLocs[++i]; // skip ahead to next loc
2071           SDValue ArgValue2;
2072           if (VA.isMemLoc()) {
2073             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2074             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2075             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2076                                     PseudoSourceValue::getFixedStack(FI), 0,
2077                                     false, false, 0);
2078           } else {
2079             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2080                                              Chain, DAG, dl);
2081           }
2082           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2083           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2084                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2085           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2086                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2087         } else
2088           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2089
2090       } else {
2091         TargetRegisterClass *RC;
2092
2093         if (RegVT == MVT::f32)
2094           RC = ARM::SPRRegisterClass;
2095         else if (RegVT == MVT::f64)
2096           RC = ARM::DPRRegisterClass;
2097         else if (RegVT == MVT::v2f64)
2098           RC = ARM::QPRRegisterClass;
2099         else if (RegVT == MVT::i32)
2100           RC = (AFI->isThumb1OnlyFunction() ?
2101                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2102         else
2103           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2104
2105         // Transform the arguments in physical registers into virtual ones.
2106         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2107         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2108       }
2109
2110       // If this is an 8 or 16-bit value, it is really passed promoted
2111       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2112       // truncate to the right size.
2113       switch (VA.getLocInfo()) {
2114       default: llvm_unreachable("Unknown loc info!");
2115       case CCValAssign::Full: break;
2116       case CCValAssign::BCvt:
2117         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2118         break;
2119       case CCValAssign::SExt:
2120         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2121                                DAG.getValueType(VA.getValVT()));
2122         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2123         break;
2124       case CCValAssign::ZExt:
2125         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2126                                DAG.getValueType(VA.getValVT()));
2127         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2128         break;
2129       }
2130
2131       InVals.push_back(ArgValue);
2132
2133     } else { // VA.isRegLoc()
2134
2135       // sanity check
2136       assert(VA.isMemLoc());
2137       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2138
2139       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2140       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2141
2142       // Create load nodes to retrieve arguments from the stack.
2143       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2144       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2145                                    PseudoSourceValue::getFixedStack(FI), 0,
2146                                    false, false, 0));
2147     }
2148   }
2149
2150   // varargs
2151   if (isVarArg) {
2152     static const unsigned GPRArgRegs[] = {
2153       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2154     };
2155
2156     unsigned NumGPRs = CCInfo.getFirstUnallocated
2157       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2158
2159     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2160     unsigned VARegSize = (4 - NumGPRs) * 4;
2161     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2162     unsigned ArgOffset = CCInfo.getNextStackOffset();
2163     if (VARegSaveSize) {
2164       // If this function is vararg, store any remaining integer argument regs
2165       // to their spots on the stack so that they may be loaded by deferencing
2166       // the result of va_next.
2167       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2168       AFI->setVarArgsFrameIndex(
2169         MFI->CreateFixedObject(VARegSaveSize,
2170                                ArgOffset + VARegSaveSize - VARegSize,
2171                                true));
2172       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2173                                       getPointerTy());
2174
2175       SmallVector<SDValue, 4> MemOps;
2176       for (; NumGPRs < 4; ++NumGPRs) {
2177         TargetRegisterClass *RC;
2178         if (AFI->isThumb1OnlyFunction())
2179           RC = ARM::tGPRRegisterClass;
2180         else
2181           RC = ARM::GPRRegisterClass;
2182
2183         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2184         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2185         SDValue Store =
2186           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2187                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2188                0, false, false, 0);
2189         MemOps.push_back(Store);
2190         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2191                           DAG.getConstant(4, getPointerTy()));
2192       }
2193       if (!MemOps.empty())
2194         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2195                             &MemOps[0], MemOps.size());
2196     } else
2197       // This will point to the next argument passed via stack.
2198       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2199   }
2200
2201   return Chain;
2202 }
2203
2204 /// isFloatingPointZero - Return true if this is +0.0.
2205 static bool isFloatingPointZero(SDValue Op) {
2206   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2207     return CFP->getValueAPF().isPosZero();
2208   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2209     // Maybe this has already been legalized into the constant pool?
2210     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2211       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2212       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2213         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2214           return CFP->getValueAPF().isPosZero();
2215     }
2216   }
2217   return false;
2218 }
2219
2220 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2221 /// the given operands.
2222 SDValue
2223 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2224                              SDValue &ARMCC, SelectionDAG &DAG,
2225                              DebugLoc dl) const {
2226   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2227     unsigned C = RHSC->getZExtValue();
2228     if (!isLegalICmpImmediate(C)) {
2229       // Constant does not fit, try adjusting it by one?
2230       switch (CC) {
2231       default: break;
2232       case ISD::SETLT:
2233       case ISD::SETGE:
2234         if (isLegalICmpImmediate(C-1)) {
2235           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2236           RHS = DAG.getConstant(C-1, MVT::i32);
2237         }
2238         break;
2239       case ISD::SETULT:
2240       case ISD::SETUGE:
2241         if (C > 0 && isLegalICmpImmediate(C-1)) {
2242           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2243           RHS = DAG.getConstant(C-1, MVT::i32);
2244         }
2245         break;
2246       case ISD::SETLE:
2247       case ISD::SETGT:
2248         if (isLegalICmpImmediate(C+1)) {
2249           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2250           RHS = DAG.getConstant(C+1, MVT::i32);
2251         }
2252         break;
2253       case ISD::SETULE:
2254       case ISD::SETUGT:
2255         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2256           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2257           RHS = DAG.getConstant(C+1, MVT::i32);
2258         }
2259         break;
2260       }
2261     }
2262   }
2263
2264   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2265   ARMISD::NodeType CompareType;
2266   switch (CondCode) {
2267   default:
2268     CompareType = ARMISD::CMP;
2269     break;
2270   case ARMCC::EQ:
2271   case ARMCC::NE:
2272     // Uses only Z Flag
2273     CompareType = ARMISD::CMPZ;
2274     break;
2275   }
2276   ARMCC = DAG.getConstant(CondCode, MVT::i32);
2277   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2278 }
2279
2280 static bool canBitcastToInt(SDNode *Op) {
2281   return Op->hasOneUse() &&
2282     ISD::isNormalLoad(Op) &&
2283     Op->getValueType(0) == MVT::f32;
2284 }
2285
2286 static SDValue bitcastToInt(SDValue Op, SelectionDAG &DAG) {
2287   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2288     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2289                        Ld->getChain(), Ld->getBasePtr(),
2290                        Ld->getSrcValue(), Ld->getSrcValueOffset(),
2291                        Ld->isVolatile(), Ld->isNonTemporal(),
2292                        Ld->getAlignment());
2293
2294   llvm_unreachable("Unknown VFP cmp argument!");
2295 }
2296
2297 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2298 SDValue
2299 ARMTargetLowering::getVFPCmp(SDValue &LHS, SDValue &RHS, ISD::CondCode CC,
2300                              SDValue &ARMCC, SelectionDAG &DAG,
2301                              DebugLoc dl) const {
2302   if (UnsafeFPMath && FiniteOnlyFPMath() &&
2303       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2304        CC == ISD::SETNE || CC == ISD::SETUNE) &&
2305       canBitcastToInt(LHS.getNode()) && canBitcastToInt(RHS.getNode())) {
2306     // If unsafe fp math optimization is enabled and there are no othter uses of
2307     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2308     // to an integer comparison.
2309     if (CC == ISD::SETOEQ)
2310       CC = ISD::SETEQ;
2311     else if (CC == ISD::SETUNE)
2312       CC = ISD::SETNE;
2313     LHS = bitcastToInt(LHS, DAG);
2314     RHS = bitcastToInt(RHS, DAG);
2315     return getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2316   }
2317
2318   SDValue Cmp;
2319   if (!isFloatingPointZero(RHS))
2320     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2321   else
2322     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2323   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2324 }
2325
2326 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2327   EVT VT = Op.getValueType();
2328   SDValue LHS = Op.getOperand(0);
2329   SDValue RHS = Op.getOperand(1);
2330   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2331   SDValue TrueVal = Op.getOperand(2);
2332   SDValue FalseVal = Op.getOperand(3);
2333   DebugLoc dl = Op.getDebugLoc();
2334
2335   if (LHS.getValueType() == MVT::i32) {
2336     SDValue ARMCC;
2337     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2338     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2339     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC, CCR,Cmp);
2340   }
2341
2342   ARMCC::CondCodes CondCode, CondCode2;
2343   FPCCToARMCC(CC, CondCode, CondCode2);
2344
2345   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
2346   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2347   SDValue Cmp = getVFPCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2348   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2349                                ARMCC, CCR, Cmp);
2350   if (CondCode2 != ARMCC::AL) {
2351     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
2352     // FIXME: Needs another CMP because flag can have but one use.
2353     SDValue Cmp2 = getVFPCmp(LHS, RHS, CC, ARMCC2, DAG, dl);
2354     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2355                          Result, TrueVal, ARMCC2, CCR, Cmp2);
2356   }
2357   return Result;
2358 }
2359
2360 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2361   SDValue  Chain = Op.getOperand(0);
2362   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2363   SDValue    LHS = Op.getOperand(2);
2364   SDValue    RHS = Op.getOperand(3);
2365   SDValue   Dest = Op.getOperand(4);
2366   DebugLoc dl = Op.getDebugLoc();
2367
2368   if (LHS.getValueType() == MVT::i32) {
2369     SDValue ARMCC;
2370     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2371     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2372     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2373                        Chain, Dest, ARMCC, CCR,Cmp);
2374   }
2375
2376   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2377   ARMCC::CondCodes CondCode, CondCode2;
2378   FPCCToARMCC(CC, CondCode, CondCode2);
2379
2380   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
2381   SDValue Cmp = getVFPCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2382   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2383   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2384   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
2385   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2386   if (CondCode2 != ARMCC::AL) {
2387     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
2388     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
2389     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2390   }
2391   return Res;
2392 }
2393
2394 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2395   SDValue Chain = Op.getOperand(0);
2396   SDValue Table = Op.getOperand(1);
2397   SDValue Index = Op.getOperand(2);
2398   DebugLoc dl = Op.getDebugLoc();
2399
2400   EVT PTy = getPointerTy();
2401   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2402   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2403   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2404   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2405   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2406   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2407   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2408   if (Subtarget->isThumb2()) {
2409     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2410     // which does another jump to the destination. This also makes it easier
2411     // to translate it to TBB / TBH later.
2412     // FIXME: This might not work if the function is extremely large.
2413     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2414                        Addr, Op.getOperand(2), JTI, UId);
2415   }
2416   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2417     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2418                        PseudoSourceValue::getJumpTable(), 0,
2419                        false, false, 0);
2420     Chain = Addr.getValue(1);
2421     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2422     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2423   } else {
2424     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2425                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2426     Chain = Addr.getValue(1);
2427     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2428   }
2429 }
2430
2431 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2432   DebugLoc dl = Op.getDebugLoc();
2433   unsigned Opc;
2434
2435   switch (Op.getOpcode()) {
2436   default:
2437     assert(0 && "Invalid opcode!");
2438   case ISD::FP_TO_SINT:
2439     Opc = ARMISD::FTOSI;
2440     break;
2441   case ISD::FP_TO_UINT:
2442     Opc = ARMISD::FTOUI;
2443     break;
2444   }
2445   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2446   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2447 }
2448
2449 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2450   EVT VT = Op.getValueType();
2451   DebugLoc dl = Op.getDebugLoc();
2452   unsigned Opc;
2453
2454   switch (Op.getOpcode()) {
2455   default:
2456     assert(0 && "Invalid opcode!");
2457   case ISD::SINT_TO_FP:
2458     Opc = ARMISD::SITOF;
2459     break;
2460   case ISD::UINT_TO_FP:
2461     Opc = ARMISD::UITOF;
2462     break;
2463   }
2464
2465   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2466   return DAG.getNode(Opc, dl, VT, Op);
2467 }
2468
2469 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2470   // Implement fcopysign with a fabs and a conditional fneg.
2471   SDValue Tmp0 = Op.getOperand(0);
2472   SDValue Tmp1 = Op.getOperand(1);
2473   DebugLoc dl = Op.getDebugLoc();
2474   EVT VT = Op.getValueType();
2475   EVT SrcVT = Tmp1.getValueType();
2476   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2477   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
2478   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2479   SDValue Cmp = getVFPCmp(Tmp1, FP0,
2480                           ISD::SETLT, ARMCC, DAG, dl);
2481   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2482   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
2483 }
2484
2485 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2486   MachineFunction &MF = DAG.getMachineFunction();
2487   MachineFrameInfo *MFI = MF.getFrameInfo();
2488   MFI->setReturnAddressIsTaken(true);
2489
2490   EVT VT = Op.getValueType();
2491   DebugLoc dl = Op.getDebugLoc();
2492   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2493   if (Depth) {
2494     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2495     SDValue Offset = DAG.getConstant(4, MVT::i32);
2496     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2497                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2498                        NULL, 0, false, false, 0);
2499   }
2500
2501   // Return LR, which contains the return address. Mark it an implicit live-in.
2502   unsigned Reg = MF.addLiveIn(ARM::LR, ARM::GPRRegisterClass);
2503   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2504 }
2505
2506 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2507   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2508   MFI->setFrameAddressIsTaken(true);
2509
2510   EVT VT = Op.getValueType();
2511   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2512   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2513   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2514     ? ARM::R7 : ARM::R11;
2515   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2516   while (Depth--)
2517     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2518                             false, false, 0);
2519   return FrameAddr;
2520 }
2521
2522 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2523 /// expand a bit convert where either the source or destination type is i64 to
2524 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2525 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2526 /// vectors), since the legalizer won't know what to do with that.
2527 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2528   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2529   DebugLoc dl = N->getDebugLoc();
2530   SDValue Op = N->getOperand(0);
2531
2532   // This function is only supposed to be called for i64 types, either as the
2533   // source or destination of the bit convert.
2534   EVT SrcVT = Op.getValueType();
2535   EVT DstVT = N->getValueType(0);
2536   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2537          "ExpandBIT_CONVERT called for non-i64 type");
2538
2539   // Turn i64->f64 into VMOVDRR.
2540   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2541     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2542                              DAG.getConstant(0, MVT::i32));
2543     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2544                              DAG.getConstant(1, MVT::i32));
2545     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2546                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2547   }
2548
2549   // Turn f64->i64 into VMOVRRD.
2550   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2551     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2552                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2553     // Merge the pieces into a single i64 value.
2554     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2555   }
2556
2557   return SDValue();
2558 }
2559
2560 /// getZeroVector - Returns a vector of specified type with all zero elements.
2561 ///
2562 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2563   assert(VT.isVector() && "Expected a vector type");
2564
2565   // Zero vectors are used to represent vector negation and in those cases
2566   // will be implemented with the NEON VNEG instruction.  However, VNEG does
2567   // not support i64 elements, so sometimes the zero vectors will need to be
2568   // explicitly constructed.  For those cases, and potentially other uses in
2569   // the future, always build zero vectors as <16 x i8> or <8 x i8> bitcasted
2570   // to their dest type.  This ensures they get CSE'd.
2571   SDValue Vec;
2572   SDValue Cst = DAG.getTargetConstant(0, MVT::i8);
2573   SmallVector<SDValue, 8> Ops;
2574   MVT TVT;
2575
2576   if (VT.getSizeInBits() == 64) {
2577     Ops.assign(8, Cst); TVT = MVT::v8i8;
2578   } else {
2579     Ops.assign(16, Cst); TVT = MVT::v16i8;
2580   }
2581   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2582
2583   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2584 }
2585
2586 /// getOnesVector - Returns a vector of specified type with all bits set.
2587 ///
2588 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2589   assert(VT.isVector() && "Expected a vector type");
2590
2591   // Always build ones vectors as <16 x i8> or <8 x i8> bitcasted to their
2592   // dest type. This ensures they get CSE'd.
2593   SDValue Vec;
2594   SDValue Cst = DAG.getTargetConstant(0xFF, MVT::i8);
2595   SmallVector<SDValue, 8> Ops;
2596   MVT TVT;
2597
2598   if (VT.getSizeInBits() == 64) {
2599     Ops.assign(8, Cst); TVT = MVT::v8i8;
2600   } else {
2601     Ops.assign(16, Cst); TVT = MVT::v16i8;
2602   }
2603   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2604
2605   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2606 }
2607
2608 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2609 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2610 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2611                                                 SelectionDAG &DAG) const {
2612   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2613   EVT VT = Op.getValueType();
2614   unsigned VTBits = VT.getSizeInBits();
2615   DebugLoc dl = Op.getDebugLoc();
2616   SDValue ShOpLo = Op.getOperand(0);
2617   SDValue ShOpHi = Op.getOperand(1);
2618   SDValue ShAmt  = Op.getOperand(2);
2619   SDValue ARMCC;
2620   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2621
2622   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2623
2624   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2625                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2626   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2627   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2628                                    DAG.getConstant(VTBits, MVT::i32));
2629   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2630   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2631   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2632
2633   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2634   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2635                           ARMCC, DAG, dl);
2636   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2637   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC,
2638                            CCR, Cmp);
2639
2640   SDValue Ops[2] = { Lo, Hi };
2641   return DAG.getMergeValues(Ops, 2, dl);
2642 }
2643
2644 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2645 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2646 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2647                                                SelectionDAG &DAG) const {
2648   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2649   EVT VT = Op.getValueType();
2650   unsigned VTBits = VT.getSizeInBits();
2651   DebugLoc dl = Op.getDebugLoc();
2652   SDValue ShOpLo = Op.getOperand(0);
2653   SDValue ShOpHi = Op.getOperand(1);
2654   SDValue ShAmt  = Op.getOperand(2);
2655   SDValue ARMCC;
2656
2657   assert(Op.getOpcode() == ISD::SHL_PARTS);
2658   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2659                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2660   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2661   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2662                                    DAG.getConstant(VTBits, MVT::i32));
2663   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2664   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2665
2666   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2667   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2668   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2669                           ARMCC, DAG, dl);
2670   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2671   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMCC,
2672                            CCR, Cmp);
2673
2674   SDValue Ops[2] = { Lo, Hi };
2675   return DAG.getMergeValues(Ops, 2, dl);
2676 }
2677
2678 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2679                          const ARMSubtarget *ST) {
2680   EVT VT = N->getValueType(0);
2681   DebugLoc dl = N->getDebugLoc();
2682
2683   if (!ST->hasV6T2Ops())
2684     return SDValue();
2685
2686   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2687   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2688 }
2689
2690 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2691                           const ARMSubtarget *ST) {
2692   EVT VT = N->getValueType(0);
2693   DebugLoc dl = N->getDebugLoc();
2694
2695   // Lower vector shifts on NEON to use VSHL.
2696   if (VT.isVector()) {
2697     assert(ST->hasNEON() && "unexpected vector shift");
2698
2699     // Left shifts translate directly to the vshiftu intrinsic.
2700     if (N->getOpcode() == ISD::SHL)
2701       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2702                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2703                          N->getOperand(0), N->getOperand(1));
2704
2705     assert((N->getOpcode() == ISD::SRA ||
2706             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2707
2708     // NEON uses the same intrinsics for both left and right shifts.  For
2709     // right shifts, the shift amounts are negative, so negate the vector of
2710     // shift amounts.
2711     EVT ShiftVT = N->getOperand(1).getValueType();
2712     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2713                                        getZeroVector(ShiftVT, DAG, dl),
2714                                        N->getOperand(1));
2715     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2716                                Intrinsic::arm_neon_vshifts :
2717                                Intrinsic::arm_neon_vshiftu);
2718     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2719                        DAG.getConstant(vshiftInt, MVT::i32),
2720                        N->getOperand(0), NegatedCount);
2721   }
2722
2723   // We can get here for a node like i32 = ISD::SHL i32, i64
2724   if (VT != MVT::i64)
2725     return SDValue();
2726
2727   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2728          "Unknown shift to lower!");
2729
2730   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2731   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2732       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2733     return SDValue();
2734
2735   // If we are in thumb mode, we don't have RRX.
2736   if (ST->isThumb1Only()) return SDValue();
2737
2738   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2739   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2740                            DAG.getConstant(0, MVT::i32));
2741   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2742                            DAG.getConstant(1, MVT::i32));
2743
2744   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2745   // captures the result into a carry flag.
2746   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2747   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2748
2749   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2750   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2751
2752   // Merge the pieces into a single i64 value.
2753  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2754 }
2755
2756 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2757   SDValue TmpOp0, TmpOp1;
2758   bool Invert = false;
2759   bool Swap = false;
2760   unsigned Opc = 0;
2761
2762   SDValue Op0 = Op.getOperand(0);
2763   SDValue Op1 = Op.getOperand(1);
2764   SDValue CC = Op.getOperand(2);
2765   EVT VT = Op.getValueType();
2766   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2767   DebugLoc dl = Op.getDebugLoc();
2768
2769   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2770     switch (SetCCOpcode) {
2771     default: llvm_unreachable("Illegal FP comparison"); break;
2772     case ISD::SETUNE:
2773     case ISD::SETNE:  Invert = true; // Fallthrough
2774     case ISD::SETOEQ:
2775     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2776     case ISD::SETOLT:
2777     case ISD::SETLT: Swap = true; // Fallthrough
2778     case ISD::SETOGT:
2779     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2780     case ISD::SETOLE:
2781     case ISD::SETLE:  Swap = true; // Fallthrough
2782     case ISD::SETOGE:
2783     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2784     case ISD::SETUGE: Swap = true; // Fallthrough
2785     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2786     case ISD::SETUGT: Swap = true; // Fallthrough
2787     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2788     case ISD::SETUEQ: Invert = true; // Fallthrough
2789     case ISD::SETONE:
2790       // Expand this to (OLT | OGT).
2791       TmpOp0 = Op0;
2792       TmpOp1 = Op1;
2793       Opc = ISD::OR;
2794       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2795       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2796       break;
2797     case ISD::SETUO: Invert = true; // Fallthrough
2798     case ISD::SETO:
2799       // Expand this to (OLT | OGE).
2800       TmpOp0 = Op0;
2801       TmpOp1 = Op1;
2802       Opc = ISD::OR;
2803       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2804       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2805       break;
2806     }
2807   } else {
2808     // Integer comparisons.
2809     switch (SetCCOpcode) {
2810     default: llvm_unreachable("Illegal integer comparison"); break;
2811     case ISD::SETNE:  Invert = true;
2812     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2813     case ISD::SETLT:  Swap = true;
2814     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2815     case ISD::SETLE:  Swap = true;
2816     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2817     case ISD::SETULT: Swap = true;
2818     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2819     case ISD::SETULE: Swap = true;
2820     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2821     }
2822
2823     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2824     if (Opc == ARMISD::VCEQ) {
2825
2826       SDValue AndOp;
2827       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2828         AndOp = Op0;
2829       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2830         AndOp = Op1;
2831
2832       // Ignore bitconvert.
2833       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2834         AndOp = AndOp.getOperand(0);
2835
2836       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2837         Opc = ARMISD::VTST;
2838         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2839         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2840         Invert = !Invert;
2841       }
2842     }
2843   }
2844
2845   if (Swap)
2846     std::swap(Op0, Op1);
2847
2848   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2849
2850   if (Invert)
2851     Result = DAG.getNOT(dl, Result, VT);
2852
2853   return Result;
2854 }
2855
2856 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2857 /// valid vector constant for a NEON instruction with a "modified immediate"
2858 /// operand (e.g., VMOV).  If so, return either the constant being
2859 /// splatted or the encoded value, depending on the DoEncode parameter.  The
2860 /// format of the encoded value is: bit12=Op, bits11-8=Cmode,
2861 /// bits7-0=Immediate.
2862 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2863                                  unsigned SplatBitSize, SelectionDAG &DAG,
2864                                  bool isVMOV, bool DoEncode) {
2865   unsigned Op, Cmode, Imm;
2866   EVT VT;
2867
2868   // SplatBitSize is set to the smallest size that splats the vector, so a
2869   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2870   // immediate instructions others than VMOV do not support the 8-bit encoding
2871   // of a zero vector, and the default encoding of zero is supposed to be the
2872   // 32-bit version.
2873   if (SplatBits == 0)
2874     SplatBitSize = 32;
2875
2876   Op = 0;
2877   switch (SplatBitSize) {
2878   case 8:
2879     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2880     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2881     Cmode = 0xe;
2882     Imm = SplatBits;
2883     VT = MVT::i8;
2884     break;
2885
2886   case 16:
2887     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2888     VT = MVT::i16;
2889     if ((SplatBits & ~0xff) == 0) {
2890       // Value = 0x00nn: Op=x, Cmode=100x.
2891       Cmode = 0x8;
2892       Imm = SplatBits;
2893       break;
2894     }
2895     if ((SplatBits & ~0xff00) == 0) {
2896       // Value = 0xnn00: Op=x, Cmode=101x.
2897       Cmode = 0xa;
2898       Imm = SplatBits >> 8;
2899       break;
2900     }
2901     return SDValue();
2902
2903   case 32:
2904     // NEON's 32-bit VMOV supports splat values where:
2905     // * only one byte is nonzero, or
2906     // * the least significant byte is 0xff and the second byte is nonzero, or
2907     // * the least significant 2 bytes are 0xff and the third is nonzero.
2908     VT = MVT::i32;
2909     if ((SplatBits & ~0xff) == 0) {
2910       // Value = 0x000000nn: Op=x, Cmode=000x.
2911       Cmode = 0;
2912       Imm = SplatBits;
2913       break;
2914     }
2915     if ((SplatBits & ~0xff00) == 0) {
2916       // Value = 0x0000nn00: Op=x, Cmode=001x.
2917       Cmode = 0x2;
2918       Imm = SplatBits >> 8;
2919       break;
2920     }
2921     if ((SplatBits & ~0xff0000) == 0) {
2922       // Value = 0x00nn0000: Op=x, Cmode=010x.
2923       Cmode = 0x4;
2924       Imm = SplatBits >> 16;
2925       break;
2926     }
2927     if ((SplatBits & ~0xff000000) == 0) {
2928       // Value = 0xnn000000: Op=x, Cmode=011x.
2929       Cmode = 0x6;
2930       Imm = SplatBits >> 24;
2931       break;
2932     }
2933
2934     if ((SplatBits & ~0xffff) == 0 &&
2935         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
2936       // Value = 0x0000nnff: Op=x, Cmode=1100.
2937       Cmode = 0xc;
2938       Imm = SplatBits >> 8;
2939       SplatBits |= 0xff;
2940       break;
2941     }
2942
2943     if ((SplatBits & ~0xffffff) == 0 &&
2944         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
2945       // Value = 0x00nnffff: Op=x, Cmode=1101.
2946       Cmode = 0xd;
2947       Imm = SplatBits >> 16;
2948       SplatBits |= 0xffff;
2949       break;
2950     }
2951
2952     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2953     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2954     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2955     // and fall through here to test for a valid 64-bit splat.  But, then the
2956     // caller would also need to check and handle the change in size.
2957     return SDValue();
2958
2959   case 64: {
2960     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2961     if (!isVMOV)
2962       return SDValue();
2963     uint64_t BitMask = 0xff;
2964     uint64_t Val = 0;
2965     unsigned ImmMask = 1;
2966     Imm = 0;
2967     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2968       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
2969         Val |= BitMask;
2970         Imm |= ImmMask;
2971       } else if ((SplatBits & BitMask) != 0) {
2972         return SDValue();
2973       }
2974       BitMask <<= 8;
2975       ImmMask <<= 1;
2976     }
2977     // Op=1, Cmode=1110.
2978     Op = 1;
2979     Cmode = 0xe;
2980     SplatBits = Val;
2981     VT = MVT::i64;
2982     break;
2983   }
2984
2985   default:
2986     llvm_unreachable("unexpected size for isNEONModifiedImm");
2987     return SDValue();
2988   }
2989
2990   if (DoEncode)
2991     return DAG.getTargetConstant((Op << 12) | (Cmode << 8) | Imm, MVT::i32);
2992   return DAG.getTargetConstant(SplatBits, VT);
2993 }
2994
2995
2996 /// getNEONModImm - If this is a valid vector constant for a NEON instruction
2997 /// with a "modified immediate" operand (e.g., VMOV) of the specified element
2998 /// size, return the encoded value for that immediate.  The ByteSize field
2999 /// indicates the number of bytes of each element [1248].
3000 SDValue ARM::getNEONModImm(SDNode *N, unsigned ByteSize, bool isVMOV,
3001                            SelectionDAG &DAG) {
3002   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
3003   APInt SplatBits, SplatUndef;
3004   unsigned SplatBitSize;
3005   bool HasAnyUndefs;
3006   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
3007                                       HasAnyUndefs, ByteSize * 8))
3008     return SDValue();
3009
3010   if (SplatBitSize > ByteSize * 8)
3011     return SDValue();
3012
3013   return isNEONModifiedImm(SplatBits.getZExtValue(), SplatUndef.getZExtValue(),
3014                            SplatBitSize, DAG, isVMOV, true);
3015 }
3016
3017 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3018                        bool &ReverseVEXT, unsigned &Imm) {
3019   unsigned NumElts = VT.getVectorNumElements();
3020   ReverseVEXT = false;
3021   Imm = M[0];
3022
3023   // If this is a VEXT shuffle, the immediate value is the index of the first
3024   // element.  The other shuffle indices must be the successive elements after
3025   // the first one.
3026   unsigned ExpectedElt = Imm;
3027   for (unsigned i = 1; i < NumElts; ++i) {
3028     // Increment the expected index.  If it wraps around, it may still be
3029     // a VEXT but the source vectors must be swapped.
3030     ExpectedElt += 1;
3031     if (ExpectedElt == NumElts * 2) {
3032       ExpectedElt = 0;
3033       ReverseVEXT = true;
3034     }
3035
3036     if (ExpectedElt != static_cast<unsigned>(M[i]))
3037       return false;
3038   }
3039
3040   // Adjust the index value if the source operands will be swapped.
3041   if (ReverseVEXT)
3042     Imm -= NumElts;
3043
3044   return true;
3045 }
3046
3047 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3048 /// instruction with the specified blocksize.  (The order of the elements
3049 /// within each block of the vector is reversed.)
3050 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3051                        unsigned BlockSize) {
3052   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3053          "Only possible block sizes for VREV are: 16, 32, 64");
3054
3055   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3056   if (EltSz == 64)
3057     return false;
3058
3059   unsigned NumElts = VT.getVectorNumElements();
3060   unsigned BlockElts = M[0] + 1;
3061
3062   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3063     return false;
3064
3065   for (unsigned i = 0; i < NumElts; ++i) {
3066     if ((unsigned) M[i] !=
3067         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3068       return false;
3069   }
3070
3071   return true;
3072 }
3073
3074 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3075                        unsigned &WhichResult) {
3076   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3077   if (EltSz == 64)
3078     return false;
3079
3080   unsigned NumElts = VT.getVectorNumElements();
3081   WhichResult = (M[0] == 0 ? 0 : 1);
3082   for (unsigned i = 0; i < NumElts; i += 2) {
3083     if ((unsigned) M[i] != i + WhichResult ||
3084         (unsigned) M[i+1] != i + NumElts + WhichResult)
3085       return false;
3086   }
3087   return true;
3088 }
3089
3090 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3091 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3092 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3093 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3094                                 unsigned &WhichResult) {
3095   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3096   if (EltSz == 64)
3097     return false;
3098
3099   unsigned NumElts = VT.getVectorNumElements();
3100   WhichResult = (M[0] == 0 ? 0 : 1);
3101   for (unsigned i = 0; i < NumElts; i += 2) {
3102     if ((unsigned) M[i] != i + WhichResult ||
3103         (unsigned) M[i+1] != i + WhichResult)
3104       return false;
3105   }
3106   return true;
3107 }
3108
3109 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3110                        unsigned &WhichResult) {
3111   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3112   if (EltSz == 64)
3113     return false;
3114
3115   unsigned NumElts = VT.getVectorNumElements();
3116   WhichResult = (M[0] == 0 ? 0 : 1);
3117   for (unsigned i = 0; i != NumElts; ++i) {
3118     if ((unsigned) M[i] != 2 * i + WhichResult)
3119       return false;
3120   }
3121
3122   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3123   if (VT.is64BitVector() && EltSz == 32)
3124     return false;
3125
3126   return true;
3127 }
3128
3129 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3130 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3131 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3132 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3133                                 unsigned &WhichResult) {
3134   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3135   if (EltSz == 64)
3136     return false;
3137
3138   unsigned Half = VT.getVectorNumElements() / 2;
3139   WhichResult = (M[0] == 0 ? 0 : 1);
3140   for (unsigned j = 0; j != 2; ++j) {
3141     unsigned Idx = WhichResult;
3142     for (unsigned i = 0; i != Half; ++i) {
3143       if ((unsigned) M[i + j * Half] != Idx)
3144         return false;
3145       Idx += 2;
3146     }
3147   }
3148
3149   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3150   if (VT.is64BitVector() && EltSz == 32)
3151     return false;
3152
3153   return true;
3154 }
3155
3156 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3157                        unsigned &WhichResult) {
3158   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3159   if (EltSz == 64)
3160     return false;
3161
3162   unsigned NumElts = VT.getVectorNumElements();
3163   WhichResult = (M[0] == 0 ? 0 : 1);
3164   unsigned Idx = WhichResult * NumElts / 2;
3165   for (unsigned i = 0; i != NumElts; i += 2) {
3166     if ((unsigned) M[i] != Idx ||
3167         (unsigned) M[i+1] != Idx + NumElts)
3168       return false;
3169     Idx += 1;
3170   }
3171
3172   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3173   if (VT.is64BitVector() && EltSz == 32)
3174     return false;
3175
3176   return true;
3177 }
3178
3179 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3180 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3181 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3182 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3183                                 unsigned &WhichResult) {
3184   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3185   if (EltSz == 64)
3186     return false;
3187
3188   unsigned NumElts = VT.getVectorNumElements();
3189   WhichResult = (M[0] == 0 ? 0 : 1);
3190   unsigned Idx = WhichResult * NumElts / 2;
3191   for (unsigned i = 0; i != NumElts; i += 2) {
3192     if ((unsigned) M[i] != Idx ||
3193         (unsigned) M[i+1] != Idx)
3194       return false;
3195     Idx += 1;
3196   }
3197
3198   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3199   if (VT.is64BitVector() && EltSz == 32)
3200     return false;
3201
3202   return true;
3203 }
3204
3205
3206 static SDValue BuildSplat(SDValue Val, EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3207   // Canonicalize all-zeros and all-ones vectors.
3208   ConstantSDNode *ConstVal = cast<ConstantSDNode>(Val.getNode());
3209   if (ConstVal->isNullValue())
3210     return getZeroVector(VT, DAG, dl);
3211   if (ConstVal->isAllOnesValue())
3212     return getOnesVector(VT, DAG, dl);
3213
3214   EVT CanonicalVT;
3215   if (VT.is64BitVector()) {
3216     switch (Val.getValueType().getSizeInBits()) {
3217     case 8:  CanonicalVT = MVT::v8i8; break;
3218     case 16: CanonicalVT = MVT::v4i16; break;
3219     case 32: CanonicalVT = MVT::v2i32; break;
3220     case 64: CanonicalVT = MVT::v1i64; break;
3221     default: llvm_unreachable("unexpected splat element type"); break;
3222     }
3223   } else {
3224     assert(VT.is128BitVector() && "unknown splat vector size");
3225     switch (Val.getValueType().getSizeInBits()) {
3226     case 8:  CanonicalVT = MVT::v16i8; break;
3227     case 16: CanonicalVT = MVT::v8i16; break;
3228     case 32: CanonicalVT = MVT::v4i32; break;
3229     case 64: CanonicalVT = MVT::v2i64; break;
3230     default: llvm_unreachable("unexpected splat element type"); break;
3231     }
3232   }
3233
3234   // Build a canonical splat for this value.
3235   SmallVector<SDValue, 8> Ops;
3236   Ops.assign(CanonicalVT.getVectorNumElements(), Val);
3237   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT, &Ops[0],
3238                             Ops.size());
3239   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Res);
3240 }
3241
3242 // If this is a case we can't handle, return null and let the default
3243 // expansion code take care of it.
3244 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3245   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3246   DebugLoc dl = Op.getDebugLoc();
3247   EVT VT = Op.getValueType();
3248
3249   APInt SplatBits, SplatUndef;
3250   unsigned SplatBitSize;
3251   bool HasAnyUndefs;
3252   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3253     if (SplatBitSize <= 64) {
3254       // Check if an immediate VMOV works.
3255       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3256                                       SplatUndef.getZExtValue(),
3257                                       SplatBitSize, DAG, true, false);
3258       if (Val.getNode())
3259         return BuildSplat(Val, VT, DAG, dl);
3260     }
3261   }
3262
3263   // Scan through the operands to see if only one value is used.
3264   unsigned NumElts = VT.getVectorNumElements();
3265   bool isOnlyLowElement = true;
3266   bool usesOnlyOneValue = true;
3267   bool isConstant = true;
3268   SDValue Value;
3269   for (unsigned i = 0; i < NumElts; ++i) {
3270     SDValue V = Op.getOperand(i);
3271     if (V.getOpcode() == ISD::UNDEF)
3272       continue;
3273     if (i > 0)
3274       isOnlyLowElement = false;
3275     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3276       isConstant = false;
3277
3278     if (!Value.getNode())
3279       Value = V;
3280     else if (V != Value)
3281       usesOnlyOneValue = false;
3282   }
3283
3284   if (!Value.getNode())
3285     return DAG.getUNDEF(VT);
3286
3287   if (isOnlyLowElement)
3288     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3289
3290   // If all elements are constants, fall back to the default expansion, which
3291   // will generate a load from the constant pool.
3292   if (isConstant)
3293     return SDValue();
3294
3295   // Use VDUP for non-constant splats.
3296   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3297   if (usesOnlyOneValue && EltSize <= 32)
3298     return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3299
3300   // Vectors with 32- or 64-bit elements can be built by directly assigning
3301   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3302   // will be legalized.
3303   if (EltSize >= 32) {
3304     // Do the expansion with floating-point types, since that is what the VFP
3305     // registers are defined to use, and since i64 is not legal.
3306     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3307     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3308     SmallVector<SDValue, 8> Ops;
3309     for (unsigned i = 0; i < NumElts; ++i)
3310       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3311     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3312     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3313   }
3314
3315   return SDValue();
3316 }
3317
3318 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3319 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3320 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3321 /// are assumed to be legal.
3322 bool
3323 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3324                                       EVT VT) const {
3325   if (VT.getVectorNumElements() == 4 &&
3326       (VT.is128BitVector() || VT.is64BitVector())) {
3327     unsigned PFIndexes[4];
3328     for (unsigned i = 0; i != 4; ++i) {
3329       if (M[i] < 0)
3330         PFIndexes[i] = 8;
3331       else
3332         PFIndexes[i] = M[i];
3333     }
3334
3335     // Compute the index in the perfect shuffle table.
3336     unsigned PFTableIndex =
3337       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3338     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3339     unsigned Cost = (PFEntry >> 30);
3340
3341     if (Cost <= 4)
3342       return true;
3343   }
3344
3345   bool ReverseVEXT;
3346   unsigned Imm, WhichResult;
3347
3348   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3349   return (EltSize >= 32 ||
3350           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3351           isVREVMask(M, VT, 64) ||
3352           isVREVMask(M, VT, 32) ||
3353           isVREVMask(M, VT, 16) ||
3354           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3355           isVTRNMask(M, VT, WhichResult) ||
3356           isVUZPMask(M, VT, WhichResult) ||
3357           isVZIPMask(M, VT, WhichResult) ||
3358           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3359           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3360           isVZIP_v_undef_Mask(M, VT, WhichResult));
3361 }
3362
3363 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3364 /// the specified operations to build the shuffle.
3365 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3366                                       SDValue RHS, SelectionDAG &DAG,
3367                                       DebugLoc dl) {
3368   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3369   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3370   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3371
3372   enum {
3373     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3374     OP_VREV,
3375     OP_VDUP0,
3376     OP_VDUP1,
3377     OP_VDUP2,
3378     OP_VDUP3,
3379     OP_VEXT1,
3380     OP_VEXT2,
3381     OP_VEXT3,
3382     OP_VUZPL, // VUZP, left result
3383     OP_VUZPR, // VUZP, right result
3384     OP_VZIPL, // VZIP, left result
3385     OP_VZIPR, // VZIP, right result
3386     OP_VTRNL, // VTRN, left result
3387     OP_VTRNR  // VTRN, right result
3388   };
3389
3390   if (OpNum == OP_COPY) {
3391     if (LHSID == (1*9+2)*9+3) return LHS;
3392     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3393     return RHS;
3394   }
3395
3396   SDValue OpLHS, OpRHS;
3397   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3398   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3399   EVT VT = OpLHS.getValueType();
3400
3401   switch (OpNum) {
3402   default: llvm_unreachable("Unknown shuffle opcode!");
3403   case OP_VREV:
3404     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3405   case OP_VDUP0:
3406   case OP_VDUP1:
3407   case OP_VDUP2:
3408   case OP_VDUP3:
3409     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3410                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3411   case OP_VEXT1:
3412   case OP_VEXT2:
3413   case OP_VEXT3:
3414     return DAG.getNode(ARMISD::VEXT, dl, VT,
3415                        OpLHS, OpRHS,
3416                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3417   case OP_VUZPL:
3418   case OP_VUZPR:
3419     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3420                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3421   case OP_VZIPL:
3422   case OP_VZIPR:
3423     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3424                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3425   case OP_VTRNL:
3426   case OP_VTRNR:
3427     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3428                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3429   }
3430 }
3431
3432 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3433   SDValue V1 = Op.getOperand(0);
3434   SDValue V2 = Op.getOperand(1);
3435   DebugLoc dl = Op.getDebugLoc();
3436   EVT VT = Op.getValueType();
3437   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3438   SmallVector<int, 8> ShuffleMask;
3439
3440   // Convert shuffles that are directly supported on NEON to target-specific
3441   // DAG nodes, instead of keeping them as shuffles and matching them again
3442   // during code selection.  This is more efficient and avoids the possibility
3443   // of inconsistencies between legalization and selection.
3444   // FIXME: floating-point vectors should be canonicalized to integer vectors
3445   // of the same time so that they get CSEd properly.
3446   SVN->getMask(ShuffleMask);
3447
3448   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3449   if (EltSize <= 32) {
3450     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3451       int Lane = SVN->getSplatIndex();
3452       // If this is undef splat, generate it via "just" vdup, if possible.
3453       if (Lane == -1) Lane = 0;
3454
3455       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3456         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3457       }
3458       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3459                          DAG.getConstant(Lane, MVT::i32));
3460     }
3461
3462     bool ReverseVEXT;
3463     unsigned Imm;
3464     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3465       if (ReverseVEXT)
3466         std::swap(V1, V2);
3467       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3468                          DAG.getConstant(Imm, MVT::i32));
3469     }
3470
3471     if (isVREVMask(ShuffleMask, VT, 64))
3472       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3473     if (isVREVMask(ShuffleMask, VT, 32))
3474       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3475     if (isVREVMask(ShuffleMask, VT, 16))
3476       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3477
3478     // Check for Neon shuffles that modify both input vectors in place.
3479     // If both results are used, i.e., if there are two shuffles with the same
3480     // source operands and with masks corresponding to both results of one of
3481     // these operations, DAG memoization will ensure that a single node is
3482     // used for both shuffles.
3483     unsigned WhichResult;
3484     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3485       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3486                          V1, V2).getValue(WhichResult);
3487     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3488       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3489                          V1, V2).getValue(WhichResult);
3490     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3491       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3492                          V1, V2).getValue(WhichResult);
3493
3494     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3495       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3496                          V1, V1).getValue(WhichResult);
3497     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3498       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3499                          V1, V1).getValue(WhichResult);
3500     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3501       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3502                          V1, V1).getValue(WhichResult);
3503   }
3504
3505   // If the shuffle is not directly supported and it has 4 elements, use
3506   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3507   unsigned NumElts = VT.getVectorNumElements();
3508   if (NumElts == 4) {
3509     unsigned PFIndexes[4];
3510     for (unsigned i = 0; i != 4; ++i) {
3511       if (ShuffleMask[i] < 0)
3512         PFIndexes[i] = 8;
3513       else
3514         PFIndexes[i] = ShuffleMask[i];
3515     }
3516
3517     // Compute the index in the perfect shuffle table.
3518     unsigned PFTableIndex =
3519       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3520     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3521     unsigned Cost = (PFEntry >> 30);
3522
3523     if (Cost <= 4)
3524       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3525   }
3526
3527   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3528   if (EltSize >= 32) {
3529     // Do the expansion with floating-point types, since that is what the VFP
3530     // registers are defined to use, and since i64 is not legal.
3531     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3532     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3533     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3534     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3535     SmallVector<SDValue, 8> Ops;
3536     for (unsigned i = 0; i < NumElts; ++i) {
3537       if (ShuffleMask[i] < 0)
3538         Ops.push_back(DAG.getUNDEF(EltVT));
3539       else
3540         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3541                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3542                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3543                                                   MVT::i32)));
3544     }
3545     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3546     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3547   }
3548
3549   return SDValue();
3550 }
3551
3552 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3553   EVT VT = Op.getValueType();
3554   DebugLoc dl = Op.getDebugLoc();
3555   SDValue Vec = Op.getOperand(0);
3556   SDValue Lane = Op.getOperand(1);
3557   assert(VT == MVT::i32 &&
3558          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3559          "unexpected type for custom-lowering vector extract");
3560   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3561 }
3562
3563 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3564   // The only time a CONCAT_VECTORS operation can have legal types is when
3565   // two 64-bit vectors are concatenated to a 128-bit vector.
3566   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3567          "unexpected CONCAT_VECTORS");
3568   DebugLoc dl = Op.getDebugLoc();
3569   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3570   SDValue Op0 = Op.getOperand(0);
3571   SDValue Op1 = Op.getOperand(1);
3572   if (Op0.getOpcode() != ISD::UNDEF)
3573     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3574                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3575                       DAG.getIntPtrConstant(0));
3576   if (Op1.getOpcode() != ISD::UNDEF)
3577     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3578                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3579                       DAG.getIntPtrConstant(1));
3580   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3581 }
3582
3583 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3584   switch (Op.getOpcode()) {
3585   default: llvm_unreachable("Don't know how to custom lower this!");
3586   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3587   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3588   case ISD::GlobalAddress:
3589     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3590       LowerGlobalAddressELF(Op, DAG);
3591   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3592   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3593   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3594   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3595   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
3596   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3597   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3598   case ISD::SINT_TO_FP:
3599   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3600   case ISD::FP_TO_SINT:
3601   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3602   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3603   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3604   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3605   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3606   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3607   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3608   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3609                                                                Subtarget);
3610   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3611   case ISD::SHL:
3612   case ISD::SRL:
3613   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3614   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3615   case ISD::SRL_PARTS:
3616   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3617   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3618   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3619   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
3620   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3621   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3622   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3623   }
3624   return SDValue();
3625 }
3626
3627 /// ReplaceNodeResults - Replace the results of node with an illegal result
3628 /// type with new values built out of custom code.
3629 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3630                                            SmallVectorImpl<SDValue>&Results,
3631                                            SelectionDAG &DAG) const {
3632   SDValue Res;
3633   switch (N->getOpcode()) {
3634   default:
3635     llvm_unreachable("Don't know how to custom expand this!");
3636     break;
3637   case ISD::BIT_CONVERT:
3638     Res = ExpandBIT_CONVERT(N, DAG);
3639     break;
3640   case ISD::SRL:
3641   case ISD::SRA:
3642     Res = LowerShift(N, DAG, Subtarget);
3643     break;
3644   }
3645   if (Res.getNode())
3646     Results.push_back(Res);
3647 }
3648
3649 //===----------------------------------------------------------------------===//
3650 //                           ARM Scheduler Hooks
3651 //===----------------------------------------------------------------------===//
3652
3653 MachineBasicBlock *
3654 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3655                                      MachineBasicBlock *BB,
3656                                      unsigned Size) const {
3657   unsigned dest    = MI->getOperand(0).getReg();
3658   unsigned ptr     = MI->getOperand(1).getReg();
3659   unsigned oldval  = MI->getOperand(2).getReg();
3660   unsigned newval  = MI->getOperand(3).getReg();
3661   unsigned scratch = BB->getParent()->getRegInfo()
3662     .createVirtualRegister(ARM::GPRRegisterClass);
3663   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3664   DebugLoc dl = MI->getDebugLoc();
3665   bool isThumb2 = Subtarget->isThumb2();
3666
3667   unsigned ldrOpc, strOpc;
3668   switch (Size) {
3669   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3670   case 1:
3671     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3672     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3673     break;
3674   case 2:
3675     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3676     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3677     break;
3678   case 4:
3679     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3680     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3681     break;
3682   }
3683
3684   MachineFunction *MF = BB->getParent();
3685   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3686   MachineFunction::iterator It = BB;
3687   ++It; // insert the new blocks after the current block
3688
3689   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3690   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3691   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3692   MF->insert(It, loop1MBB);
3693   MF->insert(It, loop2MBB);
3694   MF->insert(It, exitMBB);
3695
3696   // Transfer the remainder of BB and its successor edges to exitMBB.
3697   exitMBB->splice(exitMBB->begin(), BB,
3698                   llvm::next(MachineBasicBlock::iterator(MI)),
3699                   BB->end());
3700   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3701
3702   //  thisMBB:
3703   //   ...
3704   //   fallthrough --> loop1MBB
3705   BB->addSuccessor(loop1MBB);
3706
3707   // loop1MBB:
3708   //   ldrex dest, [ptr]
3709   //   cmp dest, oldval
3710   //   bne exitMBB
3711   BB = loop1MBB;
3712   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3713   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3714                  .addReg(dest).addReg(oldval));
3715   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3716     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3717   BB->addSuccessor(loop2MBB);
3718   BB->addSuccessor(exitMBB);
3719
3720   // loop2MBB:
3721   //   strex scratch, newval, [ptr]
3722   //   cmp scratch, #0
3723   //   bne loop1MBB
3724   BB = loop2MBB;
3725   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3726                  .addReg(ptr));
3727   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3728                  .addReg(scratch).addImm(0));
3729   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3730     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3731   BB->addSuccessor(loop1MBB);
3732   BB->addSuccessor(exitMBB);
3733
3734   //  exitMBB:
3735   //   ...
3736   BB = exitMBB;
3737
3738   MI->eraseFromParent();   // The instruction is gone now.
3739
3740   return BB;
3741 }
3742
3743 MachineBasicBlock *
3744 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3745                                     unsigned Size, unsigned BinOpcode) const {
3746   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3747   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3748
3749   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3750   MachineFunction *MF = BB->getParent();
3751   MachineFunction::iterator It = BB;
3752   ++It;
3753
3754   unsigned dest = MI->getOperand(0).getReg();
3755   unsigned ptr = MI->getOperand(1).getReg();
3756   unsigned incr = MI->getOperand(2).getReg();
3757   DebugLoc dl = MI->getDebugLoc();
3758
3759   bool isThumb2 = Subtarget->isThumb2();
3760   unsigned ldrOpc, strOpc;
3761   switch (Size) {
3762   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3763   case 1:
3764     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3765     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3766     break;
3767   case 2:
3768     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3769     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3770     break;
3771   case 4:
3772     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3773     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3774     break;
3775   }
3776
3777   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3778   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3779   MF->insert(It, loopMBB);
3780   MF->insert(It, exitMBB);
3781
3782   // Transfer the remainder of BB and its successor edges to exitMBB.
3783   exitMBB->splice(exitMBB->begin(), BB,
3784                   llvm::next(MachineBasicBlock::iterator(MI)),
3785                   BB->end());
3786   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3787
3788   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3789   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3790   unsigned scratch2 = (!BinOpcode) ? incr :
3791     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3792
3793   //  thisMBB:
3794   //   ...
3795   //   fallthrough --> loopMBB
3796   BB->addSuccessor(loopMBB);
3797
3798   //  loopMBB:
3799   //   ldrex dest, ptr
3800   //   <binop> scratch2, dest, incr
3801   //   strex scratch, scratch2, ptr
3802   //   cmp scratch, #0
3803   //   bne- loopMBB
3804   //   fallthrough --> exitMBB
3805   BB = loopMBB;
3806   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3807   if (BinOpcode) {
3808     // operand order needs to go the other way for NAND
3809     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3810       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3811                      addReg(incr).addReg(dest)).addReg(0);
3812     else
3813       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3814                      addReg(dest).addReg(incr)).addReg(0);
3815   }
3816
3817   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3818                  .addReg(ptr));
3819   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3820                  .addReg(scratch).addImm(0));
3821   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3822     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3823
3824   BB->addSuccessor(loopMBB);
3825   BB->addSuccessor(exitMBB);
3826
3827   //  exitMBB:
3828   //   ...
3829   BB = exitMBB;
3830
3831   MI->eraseFromParent();   // The instruction is gone now.
3832
3833   return BB;
3834 }
3835
3836 MachineBasicBlock *
3837 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3838                                                MachineBasicBlock *BB) const {
3839   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3840   DebugLoc dl = MI->getDebugLoc();
3841   bool isThumb2 = Subtarget->isThumb2();
3842   switch (MI->getOpcode()) {
3843   default:
3844     MI->dump();
3845     llvm_unreachable("Unexpected instr type to insert");
3846
3847   case ARM::ATOMIC_LOAD_ADD_I8:
3848      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3849   case ARM::ATOMIC_LOAD_ADD_I16:
3850      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3851   case ARM::ATOMIC_LOAD_ADD_I32:
3852      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3853
3854   case ARM::ATOMIC_LOAD_AND_I8:
3855      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3856   case ARM::ATOMIC_LOAD_AND_I16:
3857      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3858   case ARM::ATOMIC_LOAD_AND_I32:
3859      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3860
3861   case ARM::ATOMIC_LOAD_OR_I8:
3862      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3863   case ARM::ATOMIC_LOAD_OR_I16:
3864      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3865   case ARM::ATOMIC_LOAD_OR_I32:
3866      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3867
3868   case ARM::ATOMIC_LOAD_XOR_I8:
3869      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3870   case ARM::ATOMIC_LOAD_XOR_I16:
3871      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3872   case ARM::ATOMIC_LOAD_XOR_I32:
3873      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3874
3875   case ARM::ATOMIC_LOAD_NAND_I8:
3876      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3877   case ARM::ATOMIC_LOAD_NAND_I16:
3878      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3879   case ARM::ATOMIC_LOAD_NAND_I32:
3880      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3881
3882   case ARM::ATOMIC_LOAD_SUB_I8:
3883      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3884   case ARM::ATOMIC_LOAD_SUB_I16:
3885      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3886   case ARM::ATOMIC_LOAD_SUB_I32:
3887      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3888
3889   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3890   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3891   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3892
3893   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3894   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3895   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3896
3897   case ARM::tMOVCCr_pseudo: {
3898     // To "insert" a SELECT_CC instruction, we actually have to insert the
3899     // diamond control-flow pattern.  The incoming instruction knows the
3900     // destination vreg to set, the condition code register to branch on, the
3901     // true/false values to select between, and a branch opcode to use.
3902     const BasicBlock *LLVM_BB = BB->getBasicBlock();
3903     MachineFunction::iterator It = BB;
3904     ++It;
3905
3906     //  thisMBB:
3907     //  ...
3908     //   TrueVal = ...
3909     //   cmpTY ccX, r1, r2
3910     //   bCC copy1MBB
3911     //   fallthrough --> copy0MBB
3912     MachineBasicBlock *thisMBB  = BB;
3913     MachineFunction *F = BB->getParent();
3914     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
3915     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
3916     F->insert(It, copy0MBB);
3917     F->insert(It, sinkMBB);
3918
3919     // Transfer the remainder of BB and its successor edges to sinkMBB.
3920     sinkMBB->splice(sinkMBB->begin(), BB,
3921                     llvm::next(MachineBasicBlock::iterator(MI)),
3922                     BB->end());
3923     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
3924
3925     BB->addSuccessor(copy0MBB);
3926     BB->addSuccessor(sinkMBB);
3927
3928     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
3929       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
3930
3931     //  copy0MBB:
3932     //   %FalseValue = ...
3933     //   # fallthrough to sinkMBB
3934     BB = copy0MBB;
3935
3936     // Update machine-CFG edges
3937     BB->addSuccessor(sinkMBB);
3938
3939     //  sinkMBB:
3940     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3941     //  ...
3942     BB = sinkMBB;
3943     BuildMI(*BB, BB->begin(), dl,
3944             TII->get(ARM::PHI), MI->getOperand(0).getReg())
3945       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
3946       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3947
3948     MI->eraseFromParent();   // The pseudo instruction is gone now.
3949     return BB;
3950   }
3951
3952   case ARM::tANDsp:
3953   case ARM::tADDspr_:
3954   case ARM::tSUBspi_:
3955   case ARM::t2SUBrSPi_:
3956   case ARM::t2SUBrSPi12_:
3957   case ARM::t2SUBrSPs_: {
3958     MachineFunction *MF = BB->getParent();
3959     unsigned DstReg = MI->getOperand(0).getReg();
3960     unsigned SrcReg = MI->getOperand(1).getReg();
3961     bool DstIsDead = MI->getOperand(0).isDead();
3962     bool SrcIsKill = MI->getOperand(1).isKill();
3963
3964     if (SrcReg != ARM::SP) {
3965       // Copy the source to SP from virtual register.
3966       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
3967       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
3968         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
3969       BuildMI(*BB, MI, dl, TII->get(CopyOpc), ARM::SP)
3970         .addReg(SrcReg, getKillRegState(SrcIsKill));
3971     }
3972
3973     unsigned OpOpc = 0;
3974     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
3975     switch (MI->getOpcode()) {
3976     default:
3977       llvm_unreachable("Unexpected pseudo instruction!");
3978     case ARM::tANDsp:
3979       OpOpc = ARM::tAND;
3980       NeedPred = true;
3981       break;
3982     case ARM::tADDspr_:
3983       OpOpc = ARM::tADDspr;
3984       break;
3985     case ARM::tSUBspi_:
3986       OpOpc = ARM::tSUBspi;
3987       break;
3988     case ARM::t2SUBrSPi_:
3989       OpOpc = ARM::t2SUBrSPi;
3990       NeedPred = true; NeedCC = true;
3991       break;
3992     case ARM::t2SUBrSPi12_:
3993       OpOpc = ARM::t2SUBrSPi12;
3994       NeedPred = true;
3995       break;
3996     case ARM::t2SUBrSPs_:
3997       OpOpc = ARM::t2SUBrSPs;
3998       NeedPred = true; NeedCC = true; NeedOp3 = true;
3999       break;
4000     }
4001     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(OpOpc), ARM::SP);
4002     if (OpOpc == ARM::tAND)
4003       AddDefaultT1CC(MIB);
4004     MIB.addReg(ARM::SP);
4005     MIB.addOperand(MI->getOperand(2));
4006     if (NeedOp3)
4007       MIB.addOperand(MI->getOperand(3));
4008     if (NeedPred)
4009       AddDefaultPred(MIB);
4010     if (NeedCC)
4011       AddDefaultCC(MIB);
4012
4013     // Copy the result from SP to virtual register.
4014     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
4015     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4016       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
4017     BuildMI(*BB, MI, dl, TII->get(CopyOpc))
4018       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
4019       .addReg(ARM::SP);
4020     MI->eraseFromParent();   // The pseudo instruction is gone now.
4021     return BB;
4022   }
4023   }
4024 }
4025
4026 //===----------------------------------------------------------------------===//
4027 //                           ARM Optimization Hooks
4028 //===----------------------------------------------------------------------===//
4029
4030 static
4031 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4032                             TargetLowering::DAGCombinerInfo &DCI) {
4033   SelectionDAG &DAG = DCI.DAG;
4034   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4035   EVT VT = N->getValueType(0);
4036   unsigned Opc = N->getOpcode();
4037   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4038   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4039   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4040   ISD::CondCode CC = ISD::SETCC_INVALID;
4041
4042   if (isSlctCC) {
4043     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4044   } else {
4045     SDValue CCOp = Slct.getOperand(0);
4046     if (CCOp.getOpcode() == ISD::SETCC)
4047       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4048   }
4049
4050   bool DoXform = false;
4051   bool InvCC = false;
4052   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4053           "Bad input!");
4054
4055   if (LHS.getOpcode() == ISD::Constant &&
4056       cast<ConstantSDNode>(LHS)->isNullValue()) {
4057     DoXform = true;
4058   } else if (CC != ISD::SETCC_INVALID &&
4059              RHS.getOpcode() == ISD::Constant &&
4060              cast<ConstantSDNode>(RHS)->isNullValue()) {
4061     std::swap(LHS, RHS);
4062     SDValue Op0 = Slct.getOperand(0);
4063     EVT OpVT = isSlctCC ? Op0.getValueType() :
4064                           Op0.getOperand(0).getValueType();
4065     bool isInt = OpVT.isInteger();
4066     CC = ISD::getSetCCInverse(CC, isInt);
4067
4068     if (!TLI.isCondCodeLegal(CC, OpVT))
4069       return SDValue();         // Inverse operator isn't legal.
4070
4071     DoXform = true;
4072     InvCC = true;
4073   }
4074
4075   if (DoXform) {
4076     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4077     if (isSlctCC)
4078       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4079                              Slct.getOperand(0), Slct.getOperand(1), CC);
4080     SDValue CCOp = Slct.getOperand(0);
4081     if (InvCC)
4082       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4083                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4084     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4085                        CCOp, OtherOp, Result);
4086   }
4087   return SDValue();
4088 }
4089
4090 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4091 static SDValue PerformADDCombine(SDNode *N,
4092                                  TargetLowering::DAGCombinerInfo &DCI) {
4093   // added by evan in r37685 with no testcase.
4094   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4095
4096   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4097   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4098     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4099     if (Result.getNode()) return Result;
4100   }
4101   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4102     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4103     if (Result.getNode()) return Result;
4104   }
4105
4106   return SDValue();
4107 }
4108
4109 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4110 static SDValue PerformSUBCombine(SDNode *N,
4111                                  TargetLowering::DAGCombinerInfo &DCI) {
4112   // added by evan in r37685 with no testcase.
4113   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4114
4115   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4116   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4117     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4118     if (Result.getNode()) return Result;
4119   }
4120
4121   return SDValue();
4122 }
4123
4124 static SDValue PerformMULCombine(SDNode *N,
4125                                  TargetLowering::DAGCombinerInfo &DCI,
4126                                  const ARMSubtarget *Subtarget) {
4127   SelectionDAG &DAG = DCI.DAG;
4128
4129   if (Subtarget->isThumb1Only())
4130     return SDValue();
4131
4132   if (DAG.getMachineFunction().
4133       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4134     return SDValue();
4135
4136   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4137     return SDValue();
4138
4139   EVT VT = N->getValueType(0);
4140   if (VT != MVT::i32)
4141     return SDValue();
4142
4143   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4144   if (!C)
4145     return SDValue();
4146
4147   uint64_t MulAmt = C->getZExtValue();
4148   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4149   ShiftAmt = ShiftAmt & (32 - 1);
4150   SDValue V = N->getOperand(0);
4151   DebugLoc DL = N->getDebugLoc();
4152
4153   SDValue Res;
4154   MulAmt >>= ShiftAmt;
4155   if (isPowerOf2_32(MulAmt - 1)) {
4156     // (mul x, 2^N + 1) => (add (shl x, N), x)
4157     Res = DAG.getNode(ISD::ADD, DL, VT,
4158                       V, DAG.getNode(ISD::SHL, DL, VT,
4159                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4160                                                         MVT::i32)));
4161   } else if (isPowerOf2_32(MulAmt + 1)) {
4162     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4163     Res = DAG.getNode(ISD::SUB, DL, VT,
4164                       DAG.getNode(ISD::SHL, DL, VT,
4165                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4166                                                      MVT::i32)),
4167                                                      V);
4168   } else
4169     return SDValue();
4170
4171   if (ShiftAmt != 0)
4172     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4173                       DAG.getConstant(ShiftAmt, MVT::i32));
4174
4175   // Do not add new nodes to DAG combiner worklist.
4176   DCI.CombineTo(N, Res, false);
4177   return SDValue();
4178 }
4179
4180 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4181 /// ARMISD::VMOVRRD.
4182 static SDValue PerformVMOVRRDCombine(SDNode *N,
4183                                    TargetLowering::DAGCombinerInfo &DCI) {
4184   // fmrrd(fmdrr x, y) -> x,y
4185   SDValue InDouble = N->getOperand(0);
4186   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4187     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4188   return SDValue();
4189 }
4190
4191 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4192 /// operand of a vector shift operation, where all the elements of the
4193 /// build_vector must have the same constant integer value.
4194 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4195   // Ignore bit_converts.
4196   while (Op.getOpcode() == ISD::BIT_CONVERT)
4197     Op = Op.getOperand(0);
4198   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4199   APInt SplatBits, SplatUndef;
4200   unsigned SplatBitSize;
4201   bool HasAnyUndefs;
4202   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4203                                       HasAnyUndefs, ElementBits) ||
4204       SplatBitSize > ElementBits)
4205     return false;
4206   Cnt = SplatBits.getSExtValue();
4207   return true;
4208 }
4209
4210 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4211 /// operand of a vector shift left operation.  That value must be in the range:
4212 ///   0 <= Value < ElementBits for a left shift; or
4213 ///   0 <= Value <= ElementBits for a long left shift.
4214 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4215   assert(VT.isVector() && "vector shift count is not a vector type");
4216   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4217   if (! getVShiftImm(Op, ElementBits, Cnt))
4218     return false;
4219   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4220 }
4221
4222 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4223 /// operand of a vector shift right operation.  For a shift opcode, the value
4224 /// is positive, but for an intrinsic the value count must be negative. The
4225 /// absolute value must be in the range:
4226 ///   1 <= |Value| <= ElementBits for a right shift; or
4227 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4228 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4229                          int64_t &Cnt) {
4230   assert(VT.isVector() && "vector shift count is not a vector type");
4231   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4232   if (! getVShiftImm(Op, ElementBits, Cnt))
4233     return false;
4234   if (isIntrinsic)
4235     Cnt = -Cnt;
4236   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4237 }
4238
4239 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4240 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4241   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4242   switch (IntNo) {
4243   default:
4244     // Don't do anything for most intrinsics.
4245     break;
4246
4247   // Vector shifts: check for immediate versions and lower them.
4248   // Note: This is done during DAG combining instead of DAG legalizing because
4249   // the build_vectors for 64-bit vector element shift counts are generally
4250   // not legal, and it is hard to see their values after they get legalized to
4251   // loads from a constant pool.
4252   case Intrinsic::arm_neon_vshifts:
4253   case Intrinsic::arm_neon_vshiftu:
4254   case Intrinsic::arm_neon_vshiftls:
4255   case Intrinsic::arm_neon_vshiftlu:
4256   case Intrinsic::arm_neon_vshiftn:
4257   case Intrinsic::arm_neon_vrshifts:
4258   case Intrinsic::arm_neon_vrshiftu:
4259   case Intrinsic::arm_neon_vrshiftn:
4260   case Intrinsic::arm_neon_vqshifts:
4261   case Intrinsic::arm_neon_vqshiftu:
4262   case Intrinsic::arm_neon_vqshiftsu:
4263   case Intrinsic::arm_neon_vqshiftns:
4264   case Intrinsic::arm_neon_vqshiftnu:
4265   case Intrinsic::arm_neon_vqshiftnsu:
4266   case Intrinsic::arm_neon_vqrshiftns:
4267   case Intrinsic::arm_neon_vqrshiftnu:
4268   case Intrinsic::arm_neon_vqrshiftnsu: {
4269     EVT VT = N->getOperand(1).getValueType();
4270     int64_t Cnt;
4271     unsigned VShiftOpc = 0;
4272
4273     switch (IntNo) {
4274     case Intrinsic::arm_neon_vshifts:
4275     case Intrinsic::arm_neon_vshiftu:
4276       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4277         VShiftOpc = ARMISD::VSHL;
4278         break;
4279       }
4280       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4281         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4282                      ARMISD::VSHRs : ARMISD::VSHRu);
4283         break;
4284       }
4285       return SDValue();
4286
4287     case Intrinsic::arm_neon_vshiftls:
4288     case Intrinsic::arm_neon_vshiftlu:
4289       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4290         break;
4291       llvm_unreachable("invalid shift count for vshll intrinsic");
4292
4293     case Intrinsic::arm_neon_vrshifts:
4294     case Intrinsic::arm_neon_vrshiftu:
4295       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4296         break;
4297       return SDValue();
4298
4299     case Intrinsic::arm_neon_vqshifts:
4300     case Intrinsic::arm_neon_vqshiftu:
4301       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4302         break;
4303       return SDValue();
4304
4305     case Intrinsic::arm_neon_vqshiftsu:
4306       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4307         break;
4308       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4309
4310     case Intrinsic::arm_neon_vshiftn:
4311     case Intrinsic::arm_neon_vrshiftn:
4312     case Intrinsic::arm_neon_vqshiftns:
4313     case Intrinsic::arm_neon_vqshiftnu:
4314     case Intrinsic::arm_neon_vqshiftnsu:
4315     case Intrinsic::arm_neon_vqrshiftns:
4316     case Intrinsic::arm_neon_vqrshiftnu:
4317     case Intrinsic::arm_neon_vqrshiftnsu:
4318       // Narrowing shifts require an immediate right shift.
4319       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4320         break;
4321       llvm_unreachable("invalid shift count for narrowing vector shift "
4322                        "intrinsic");
4323
4324     default:
4325       llvm_unreachable("unhandled vector shift");
4326     }
4327
4328     switch (IntNo) {
4329     case Intrinsic::arm_neon_vshifts:
4330     case Intrinsic::arm_neon_vshiftu:
4331       // Opcode already set above.
4332       break;
4333     case Intrinsic::arm_neon_vshiftls:
4334     case Intrinsic::arm_neon_vshiftlu:
4335       if (Cnt == VT.getVectorElementType().getSizeInBits())
4336         VShiftOpc = ARMISD::VSHLLi;
4337       else
4338         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4339                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4340       break;
4341     case Intrinsic::arm_neon_vshiftn:
4342       VShiftOpc = ARMISD::VSHRN; break;
4343     case Intrinsic::arm_neon_vrshifts:
4344       VShiftOpc = ARMISD::VRSHRs; break;
4345     case Intrinsic::arm_neon_vrshiftu:
4346       VShiftOpc = ARMISD::VRSHRu; break;
4347     case Intrinsic::arm_neon_vrshiftn:
4348       VShiftOpc = ARMISD::VRSHRN; break;
4349     case Intrinsic::arm_neon_vqshifts:
4350       VShiftOpc = ARMISD::VQSHLs; break;
4351     case Intrinsic::arm_neon_vqshiftu:
4352       VShiftOpc = ARMISD::VQSHLu; break;
4353     case Intrinsic::arm_neon_vqshiftsu:
4354       VShiftOpc = ARMISD::VQSHLsu; break;
4355     case Intrinsic::arm_neon_vqshiftns:
4356       VShiftOpc = ARMISD::VQSHRNs; break;
4357     case Intrinsic::arm_neon_vqshiftnu:
4358       VShiftOpc = ARMISD::VQSHRNu; break;
4359     case Intrinsic::arm_neon_vqshiftnsu:
4360       VShiftOpc = ARMISD::VQSHRNsu; break;
4361     case Intrinsic::arm_neon_vqrshiftns:
4362       VShiftOpc = ARMISD::VQRSHRNs; break;
4363     case Intrinsic::arm_neon_vqrshiftnu:
4364       VShiftOpc = ARMISD::VQRSHRNu; break;
4365     case Intrinsic::arm_neon_vqrshiftnsu:
4366       VShiftOpc = ARMISD::VQRSHRNsu; break;
4367     }
4368
4369     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4370                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4371   }
4372
4373   case Intrinsic::arm_neon_vshiftins: {
4374     EVT VT = N->getOperand(1).getValueType();
4375     int64_t Cnt;
4376     unsigned VShiftOpc = 0;
4377
4378     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4379       VShiftOpc = ARMISD::VSLI;
4380     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4381       VShiftOpc = ARMISD::VSRI;
4382     else {
4383       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4384     }
4385
4386     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4387                        N->getOperand(1), N->getOperand(2),
4388                        DAG.getConstant(Cnt, MVT::i32));
4389   }
4390
4391   case Intrinsic::arm_neon_vqrshifts:
4392   case Intrinsic::arm_neon_vqrshiftu:
4393     // No immediate versions of these to check for.
4394     break;
4395   }
4396
4397   return SDValue();
4398 }
4399
4400 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4401 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4402 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4403 /// vector element shift counts are generally not legal, and it is hard to see
4404 /// their values after they get legalized to loads from a constant pool.
4405 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4406                                    const ARMSubtarget *ST) {
4407   EVT VT = N->getValueType(0);
4408
4409   // Nothing to be done for scalar shifts.
4410   if (! VT.isVector())
4411     return SDValue();
4412
4413   assert(ST->hasNEON() && "unexpected vector shift");
4414   int64_t Cnt;
4415
4416   switch (N->getOpcode()) {
4417   default: llvm_unreachable("unexpected shift opcode");
4418
4419   case ISD::SHL:
4420     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4421       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4422                          DAG.getConstant(Cnt, MVT::i32));
4423     break;
4424
4425   case ISD::SRA:
4426   case ISD::SRL:
4427     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4428       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4429                             ARMISD::VSHRs : ARMISD::VSHRu);
4430       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4431                          DAG.getConstant(Cnt, MVT::i32));
4432     }
4433   }
4434   return SDValue();
4435 }
4436
4437 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4438 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4439 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4440                                     const ARMSubtarget *ST) {
4441   SDValue N0 = N->getOperand(0);
4442
4443   // Check for sign- and zero-extensions of vector extract operations of 8-
4444   // and 16-bit vector elements.  NEON supports these directly.  They are
4445   // handled during DAG combining because type legalization will promote them
4446   // to 32-bit types and it is messy to recognize the operations after that.
4447   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4448     SDValue Vec = N0.getOperand(0);
4449     SDValue Lane = N0.getOperand(1);
4450     EVT VT = N->getValueType(0);
4451     EVT EltVT = N0.getValueType();
4452     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4453
4454     if (VT == MVT::i32 &&
4455         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4456         TLI.isTypeLegal(Vec.getValueType())) {
4457
4458       unsigned Opc = 0;
4459       switch (N->getOpcode()) {
4460       default: llvm_unreachable("unexpected opcode");
4461       case ISD::SIGN_EXTEND:
4462         Opc = ARMISD::VGETLANEs;
4463         break;
4464       case ISD::ZERO_EXTEND:
4465       case ISD::ANY_EXTEND:
4466         Opc = ARMISD::VGETLANEu;
4467         break;
4468       }
4469       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4470     }
4471   }
4472
4473   return SDValue();
4474 }
4475
4476 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4477 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4478 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4479                                        const ARMSubtarget *ST) {
4480   // If the target supports NEON, try to use vmax/vmin instructions for f32
4481   // selects like "x < y ? x : y".  Unless the FiniteOnlyFPMath option is set,
4482   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4483   // a NaN; only do the transformation when it matches that behavior.
4484
4485   // For now only do this when using NEON for FP operations; if using VFP, it
4486   // is not obvious that the benefit outweighs the cost of switching to the
4487   // NEON pipeline.
4488   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4489       N->getValueType(0) != MVT::f32)
4490     return SDValue();
4491
4492   SDValue CondLHS = N->getOperand(0);
4493   SDValue CondRHS = N->getOperand(1);
4494   SDValue LHS = N->getOperand(2);
4495   SDValue RHS = N->getOperand(3);
4496   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4497
4498   unsigned Opcode = 0;
4499   bool IsReversed;
4500   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4501     IsReversed = false; // x CC y ? x : y
4502   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4503     IsReversed = true ; // x CC y ? y : x
4504   } else {
4505     return SDValue();
4506   }
4507
4508   bool IsUnordered;
4509   switch (CC) {
4510   default: break;
4511   case ISD::SETOLT:
4512   case ISD::SETOLE:
4513   case ISD::SETLT:
4514   case ISD::SETLE:
4515   case ISD::SETULT:
4516   case ISD::SETULE:
4517     // If LHS is NaN, an ordered comparison will be false and the result will
4518     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4519     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4520     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4521     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4522       break;
4523     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4524     // will return -0, so vmin can only be used for unsafe math or if one of
4525     // the operands is known to be nonzero.
4526     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4527         !UnsafeFPMath &&
4528         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4529       break;
4530     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4531     break;
4532
4533   case ISD::SETOGT:
4534   case ISD::SETOGE:
4535   case ISD::SETGT:
4536   case ISD::SETGE:
4537   case ISD::SETUGT:
4538   case ISD::SETUGE:
4539     // If LHS is NaN, an ordered comparison will be false and the result will
4540     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4541     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4542     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4543     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4544       break;
4545     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4546     // will return +0, so vmax can only be used for unsafe math or if one of
4547     // the operands is known to be nonzero.
4548     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4549         !UnsafeFPMath &&
4550         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4551       break;
4552     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4553     break;
4554   }
4555
4556   if (!Opcode)
4557     return SDValue();
4558   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4559 }
4560
4561 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4562                                              DAGCombinerInfo &DCI) const {
4563   switch (N->getOpcode()) {
4564   default: break;
4565   case ISD::ADD:        return PerformADDCombine(N, DCI);
4566   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4567   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4568   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4569   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4570   case ISD::SHL:
4571   case ISD::SRA:
4572   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4573   case ISD::SIGN_EXTEND:
4574   case ISD::ZERO_EXTEND:
4575   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4576   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4577   }
4578   return SDValue();
4579 }
4580
4581 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4582   if (!Subtarget->hasV6Ops())
4583     // Pre-v6 does not support unaligned mem access.
4584     return false;
4585
4586   // v6+ may or may not support unaligned mem access depending on the system
4587   // configuration.
4588   // FIXME: This is pretty conservative. Should we provide cmdline option to
4589   // control the behaviour?
4590   if (!Subtarget->isTargetDarwin())
4591     return false;
4592
4593   switch (VT.getSimpleVT().SimpleTy) {
4594   default:
4595     return false;
4596   case MVT::i8:
4597   case MVT::i16:
4598   case MVT::i32:
4599     return true;
4600   // FIXME: VLD1 etc with standard alignment is legal.
4601   }
4602 }
4603
4604 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4605   if (V < 0)
4606     return false;
4607
4608   unsigned Scale = 1;
4609   switch (VT.getSimpleVT().SimpleTy) {
4610   default: return false;
4611   case MVT::i1:
4612   case MVT::i8:
4613     // Scale == 1;
4614     break;
4615   case MVT::i16:
4616     // Scale == 2;
4617     Scale = 2;
4618     break;
4619   case MVT::i32:
4620     // Scale == 4;
4621     Scale = 4;
4622     break;
4623   }
4624
4625   if ((V & (Scale - 1)) != 0)
4626     return false;
4627   V /= Scale;
4628   return V == (V & ((1LL << 5) - 1));
4629 }
4630
4631 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4632                                       const ARMSubtarget *Subtarget) {
4633   bool isNeg = false;
4634   if (V < 0) {
4635     isNeg = true;
4636     V = - V;
4637   }
4638
4639   switch (VT.getSimpleVT().SimpleTy) {
4640   default: return false;
4641   case MVT::i1:
4642   case MVT::i8:
4643   case MVT::i16:
4644   case MVT::i32:
4645     // + imm12 or - imm8
4646     if (isNeg)
4647       return V == (V & ((1LL << 8) - 1));
4648     return V == (V & ((1LL << 12) - 1));
4649   case MVT::f32:
4650   case MVT::f64:
4651     // Same as ARM mode. FIXME: NEON?
4652     if (!Subtarget->hasVFP2())
4653       return false;
4654     if ((V & 3) != 0)
4655       return false;
4656     V >>= 2;
4657     return V == (V & ((1LL << 8) - 1));
4658   }
4659 }
4660
4661 /// isLegalAddressImmediate - Return true if the integer value can be used
4662 /// as the offset of the target addressing mode for load / store of the
4663 /// given type.
4664 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4665                                     const ARMSubtarget *Subtarget) {
4666   if (V == 0)
4667     return true;
4668
4669   if (!VT.isSimple())
4670     return false;
4671
4672   if (Subtarget->isThumb1Only())
4673     return isLegalT1AddressImmediate(V, VT);
4674   else if (Subtarget->isThumb2())
4675     return isLegalT2AddressImmediate(V, VT, Subtarget);
4676
4677   // ARM mode.
4678   if (V < 0)
4679     V = - V;
4680   switch (VT.getSimpleVT().SimpleTy) {
4681   default: return false;
4682   case MVT::i1:
4683   case MVT::i8:
4684   case MVT::i32:
4685     // +- imm12
4686     return V == (V & ((1LL << 12) - 1));
4687   case MVT::i16:
4688     // +- imm8
4689     return V == (V & ((1LL << 8) - 1));
4690   case MVT::f32:
4691   case MVT::f64:
4692     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4693       return false;
4694     if ((V & 3) != 0)
4695       return false;
4696     V >>= 2;
4697     return V == (V & ((1LL << 8) - 1));
4698   }
4699 }
4700
4701 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4702                                                       EVT VT) const {
4703   int Scale = AM.Scale;
4704   if (Scale < 0)
4705     return false;
4706
4707   switch (VT.getSimpleVT().SimpleTy) {
4708   default: return false;
4709   case MVT::i1:
4710   case MVT::i8:
4711   case MVT::i16:
4712   case MVT::i32:
4713     if (Scale == 1)
4714       return true;
4715     // r + r << imm
4716     Scale = Scale & ~1;
4717     return Scale == 2 || Scale == 4 || Scale == 8;
4718   case MVT::i64:
4719     // r + r
4720     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4721       return true;
4722     return false;
4723   case MVT::isVoid:
4724     // Note, we allow "void" uses (basically, uses that aren't loads or
4725     // stores), because arm allows folding a scale into many arithmetic
4726     // operations.  This should be made more precise and revisited later.
4727
4728     // Allow r << imm, but the imm has to be a multiple of two.
4729     if (Scale & 1) return false;
4730     return isPowerOf2_32(Scale);
4731   }
4732 }
4733
4734 /// isLegalAddressingMode - Return true if the addressing mode represented
4735 /// by AM is legal for this target, for a load/store of the specified type.
4736 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4737                                               const Type *Ty) const {
4738   EVT VT = getValueType(Ty, true);
4739   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4740     return false;
4741
4742   // Can never fold addr of global into load/store.
4743   if (AM.BaseGV)
4744     return false;
4745
4746   switch (AM.Scale) {
4747   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4748     break;
4749   case 1:
4750     if (Subtarget->isThumb1Only())
4751       return false;
4752     // FALL THROUGH.
4753   default:
4754     // ARM doesn't support any R+R*scale+imm addr modes.
4755     if (AM.BaseOffs)
4756       return false;
4757
4758     if (!VT.isSimple())
4759       return false;
4760
4761     if (Subtarget->isThumb2())
4762       return isLegalT2ScaledAddressingMode(AM, VT);
4763
4764     int Scale = AM.Scale;
4765     switch (VT.getSimpleVT().SimpleTy) {
4766     default: return false;
4767     case MVT::i1:
4768     case MVT::i8:
4769     case MVT::i32:
4770       if (Scale < 0) Scale = -Scale;
4771       if (Scale == 1)
4772         return true;
4773       // r + r << imm
4774       return isPowerOf2_32(Scale & ~1);
4775     case MVT::i16:
4776     case MVT::i64:
4777       // r + r
4778       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4779         return true;
4780       return false;
4781
4782     case MVT::isVoid:
4783       // Note, we allow "void" uses (basically, uses that aren't loads or
4784       // stores), because arm allows folding a scale into many arithmetic
4785       // operations.  This should be made more precise and revisited later.
4786
4787       // Allow r << imm, but the imm has to be a multiple of two.
4788       if (Scale & 1) return false;
4789       return isPowerOf2_32(Scale);
4790     }
4791     break;
4792   }
4793   return true;
4794 }
4795
4796 /// isLegalICmpImmediate - Return true if the specified immediate is legal
4797 /// icmp immediate, that is the target has icmp instructions which can compare
4798 /// a register against the immediate without having to materialize the
4799 /// immediate into a register.
4800 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
4801   if (!Subtarget->isThumb())
4802     return ARM_AM::getSOImmVal(Imm) != -1;
4803   if (Subtarget->isThumb2())
4804     return ARM_AM::getT2SOImmVal(Imm) != -1;
4805   return Imm >= 0 && Imm <= 255;
4806 }
4807
4808 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
4809                                       bool isSEXTLoad, SDValue &Base,
4810                                       SDValue &Offset, bool &isInc,
4811                                       SelectionDAG &DAG) {
4812   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4813     return false;
4814
4815   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
4816     // AddressingMode 3
4817     Base = Ptr->getOperand(0);
4818     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4819       int RHSC = (int)RHS->getZExtValue();
4820       if (RHSC < 0 && RHSC > -256) {
4821         assert(Ptr->getOpcode() == ISD::ADD);
4822         isInc = false;
4823         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4824         return true;
4825       }
4826     }
4827     isInc = (Ptr->getOpcode() == ISD::ADD);
4828     Offset = Ptr->getOperand(1);
4829     return true;
4830   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
4831     // AddressingMode 2
4832     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4833       int RHSC = (int)RHS->getZExtValue();
4834       if (RHSC < 0 && RHSC > -0x1000) {
4835         assert(Ptr->getOpcode() == ISD::ADD);
4836         isInc = false;
4837         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4838         Base = Ptr->getOperand(0);
4839         return true;
4840       }
4841     }
4842
4843     if (Ptr->getOpcode() == ISD::ADD) {
4844       isInc = true;
4845       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
4846       if (ShOpcVal != ARM_AM::no_shift) {
4847         Base = Ptr->getOperand(1);
4848         Offset = Ptr->getOperand(0);
4849       } else {
4850         Base = Ptr->getOperand(0);
4851         Offset = Ptr->getOperand(1);
4852       }
4853       return true;
4854     }
4855
4856     isInc = (Ptr->getOpcode() == ISD::ADD);
4857     Base = Ptr->getOperand(0);
4858     Offset = Ptr->getOperand(1);
4859     return true;
4860   }
4861
4862   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
4863   return false;
4864 }
4865
4866 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
4867                                      bool isSEXTLoad, SDValue &Base,
4868                                      SDValue &Offset, bool &isInc,
4869                                      SelectionDAG &DAG) {
4870   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4871     return false;
4872
4873   Base = Ptr->getOperand(0);
4874   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4875     int RHSC = (int)RHS->getZExtValue();
4876     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
4877       assert(Ptr->getOpcode() == ISD::ADD);
4878       isInc = false;
4879       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4880       return true;
4881     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
4882       isInc = Ptr->getOpcode() == ISD::ADD;
4883       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
4884       return true;
4885     }
4886   }
4887
4888   return false;
4889 }
4890
4891 /// getPreIndexedAddressParts - returns true by value, base pointer and
4892 /// offset pointer and addressing mode by reference if the node's address
4893 /// can be legally represented as pre-indexed load / store address.
4894 bool
4895 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
4896                                              SDValue &Offset,
4897                                              ISD::MemIndexedMode &AM,
4898                                              SelectionDAG &DAG) const {
4899   if (Subtarget->isThumb1Only())
4900     return false;
4901
4902   EVT VT;
4903   SDValue Ptr;
4904   bool isSEXTLoad = false;
4905   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4906     Ptr = LD->getBasePtr();
4907     VT  = LD->getMemoryVT();
4908     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
4909   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4910     Ptr = ST->getBasePtr();
4911     VT  = ST->getMemoryVT();
4912   } else
4913     return false;
4914
4915   bool isInc;
4916   bool isLegal = false;
4917   if (Subtarget->isThumb2())
4918     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
4919                                        Offset, isInc, DAG);
4920   else
4921     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
4922                                         Offset, isInc, DAG);
4923   if (!isLegal)
4924     return false;
4925
4926   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
4927   return true;
4928 }
4929
4930 /// getPostIndexedAddressParts - returns true by value, base pointer and
4931 /// offset pointer and addressing mode by reference if this node can be
4932 /// combined with a load / store to form a post-indexed load / store.
4933 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
4934                                                    SDValue &Base,
4935                                                    SDValue &Offset,
4936                                                    ISD::MemIndexedMode &AM,
4937                                                    SelectionDAG &DAG) const {
4938   if (Subtarget->isThumb1Only())
4939     return false;
4940
4941   EVT VT;
4942   SDValue Ptr;
4943   bool isSEXTLoad = false;
4944   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4945     VT  = LD->getMemoryVT();
4946     Ptr = LD->getBasePtr();
4947     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
4948   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4949     VT  = ST->getMemoryVT();
4950     Ptr = ST->getBasePtr();
4951   } else
4952     return false;
4953
4954   bool isInc;
4955   bool isLegal = false;
4956   if (Subtarget->isThumb2())
4957     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
4958                                        isInc, DAG);
4959   else
4960     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
4961                                         isInc, DAG);
4962   if (!isLegal)
4963     return false;
4964
4965   if (Ptr != Base) {
4966     // Swap base ptr and offset to catch more post-index load / store when
4967     // it's legal. In Thumb2 mode, offset must be an immediate.
4968     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
4969         !Subtarget->isThumb2())
4970       std::swap(Base, Offset);
4971
4972     // Post-indexed load / store update the base pointer.
4973     if (Ptr != Base)
4974       return false;
4975   }
4976
4977   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
4978   return true;
4979 }
4980
4981 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4982                                                        const APInt &Mask,
4983                                                        APInt &KnownZero,
4984                                                        APInt &KnownOne,
4985                                                        const SelectionDAG &DAG,
4986                                                        unsigned Depth) const {
4987   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4988   switch (Op.getOpcode()) {
4989   default: break;
4990   case ARMISD::CMOV: {
4991     // Bits are known zero/one if known on the LHS and RHS.
4992     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
4993     if (KnownZero == 0 && KnownOne == 0) return;
4994
4995     APInt KnownZeroRHS, KnownOneRHS;
4996     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
4997                           KnownZeroRHS, KnownOneRHS, Depth+1);
4998     KnownZero &= KnownZeroRHS;
4999     KnownOne  &= KnownOneRHS;
5000     return;
5001   }
5002   }
5003 }
5004
5005 //===----------------------------------------------------------------------===//
5006 //                           ARM Inline Assembly Support
5007 //===----------------------------------------------------------------------===//
5008
5009 /// getConstraintType - Given a constraint letter, return the type of
5010 /// constraint it is for this target.
5011 ARMTargetLowering::ConstraintType
5012 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5013   if (Constraint.size() == 1) {
5014     switch (Constraint[0]) {
5015     default:  break;
5016     case 'l': return C_RegisterClass;
5017     case 'w': return C_RegisterClass;
5018     }
5019   }
5020   return TargetLowering::getConstraintType(Constraint);
5021 }
5022
5023 std::pair<unsigned, const TargetRegisterClass*>
5024 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5025                                                 EVT VT) const {
5026   if (Constraint.size() == 1) {
5027     // GCC ARM Constraint Letters
5028     switch (Constraint[0]) {
5029     case 'l':
5030       if (Subtarget->isThumb())
5031         return std::make_pair(0U, ARM::tGPRRegisterClass);
5032       else
5033         return std::make_pair(0U, ARM::GPRRegisterClass);
5034     case 'r':
5035       return std::make_pair(0U, ARM::GPRRegisterClass);
5036     case 'w':
5037       if (VT == MVT::f32)
5038         return std::make_pair(0U, ARM::SPRRegisterClass);
5039       if (VT.getSizeInBits() == 64)
5040         return std::make_pair(0U, ARM::DPRRegisterClass);
5041       if (VT.getSizeInBits() == 128)
5042         return std::make_pair(0U, ARM::QPRRegisterClass);
5043       break;
5044     }
5045   }
5046   if (StringRef("{cc}").equals_lower(Constraint))
5047     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5048
5049   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5050 }
5051
5052 std::vector<unsigned> ARMTargetLowering::
5053 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5054                                   EVT VT) const {
5055   if (Constraint.size() != 1)
5056     return std::vector<unsigned>();
5057
5058   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5059   default: break;
5060   case 'l':
5061     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5062                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5063                                  0);
5064   case 'r':
5065     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5066                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5067                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5068                                  ARM::R12, ARM::LR, 0);
5069   case 'w':
5070     if (VT == MVT::f32)
5071       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5072                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5073                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5074                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5075                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5076                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5077                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5078                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5079     if (VT.getSizeInBits() == 64)
5080       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5081                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5082                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5083                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5084     if (VT.getSizeInBits() == 128)
5085       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5086                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5087       break;
5088   }
5089
5090   return std::vector<unsigned>();
5091 }
5092
5093 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5094 /// vector.  If it is invalid, don't add anything to Ops.
5095 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5096                                                      char Constraint,
5097                                                      std::vector<SDValue>&Ops,
5098                                                      SelectionDAG &DAG) const {
5099   SDValue Result(0, 0);
5100
5101   switch (Constraint) {
5102   default: break;
5103   case 'I': case 'J': case 'K': case 'L':
5104   case 'M': case 'N': case 'O':
5105     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5106     if (!C)
5107       return;
5108
5109     int64_t CVal64 = C->getSExtValue();
5110     int CVal = (int) CVal64;
5111     // None of these constraints allow values larger than 32 bits.  Check
5112     // that the value fits in an int.
5113     if (CVal != CVal64)
5114       return;
5115
5116     switch (Constraint) {
5117       case 'I':
5118         if (Subtarget->isThumb1Only()) {
5119           // This must be a constant between 0 and 255, for ADD
5120           // immediates.
5121           if (CVal >= 0 && CVal <= 255)
5122             break;
5123         } else if (Subtarget->isThumb2()) {
5124           // A constant that can be used as an immediate value in a
5125           // data-processing instruction.
5126           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5127             break;
5128         } else {
5129           // A constant that can be used as an immediate value in a
5130           // data-processing instruction.
5131           if (ARM_AM::getSOImmVal(CVal) != -1)
5132             break;
5133         }
5134         return;
5135
5136       case 'J':
5137         if (Subtarget->isThumb()) {  // FIXME thumb2
5138           // This must be a constant between -255 and -1, for negated ADD
5139           // immediates. This can be used in GCC with an "n" modifier that
5140           // prints the negated value, for use with SUB instructions. It is
5141           // not useful otherwise but is implemented for compatibility.
5142           if (CVal >= -255 && CVal <= -1)
5143             break;
5144         } else {
5145           // This must be a constant between -4095 and 4095. It is not clear
5146           // what this constraint is intended for. Implemented for
5147           // compatibility with GCC.
5148           if (CVal >= -4095 && CVal <= 4095)
5149             break;
5150         }
5151         return;
5152
5153       case 'K':
5154         if (Subtarget->isThumb1Only()) {
5155           // A 32-bit value where only one byte has a nonzero value. Exclude
5156           // zero to match GCC. This constraint is used by GCC internally for
5157           // constants that can be loaded with a move/shift combination.
5158           // It is not useful otherwise but is implemented for compatibility.
5159           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5160             break;
5161         } else if (Subtarget->isThumb2()) {
5162           // A constant whose bitwise inverse can be used as an immediate
5163           // value in a data-processing instruction. This can be used in GCC
5164           // with a "B" modifier that prints the inverted value, for use with
5165           // BIC and MVN instructions. It is not useful otherwise but is
5166           // implemented for compatibility.
5167           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5168             break;
5169         } else {
5170           // A constant whose bitwise inverse can be used as an immediate
5171           // value in a data-processing instruction. This can be used in GCC
5172           // with a "B" modifier that prints the inverted value, for use with
5173           // BIC and MVN instructions. It is not useful otherwise but is
5174           // implemented for compatibility.
5175           if (ARM_AM::getSOImmVal(~CVal) != -1)
5176             break;
5177         }
5178         return;
5179
5180       case 'L':
5181         if (Subtarget->isThumb1Only()) {
5182           // This must be a constant between -7 and 7,
5183           // for 3-operand ADD/SUB immediate instructions.
5184           if (CVal >= -7 && CVal < 7)
5185             break;
5186         } else if (Subtarget->isThumb2()) {
5187           // A constant whose negation can be used as an immediate value in a
5188           // data-processing instruction. This can be used in GCC with an "n"
5189           // modifier that prints the negated value, for use with SUB
5190           // instructions. It is not useful otherwise but is implemented for
5191           // compatibility.
5192           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5193             break;
5194         } else {
5195           // A constant whose negation can be used as an immediate value in a
5196           // data-processing instruction. This can be used in GCC with an "n"
5197           // modifier that prints the negated value, for use with SUB
5198           // instructions. It is not useful otherwise but is implemented for
5199           // compatibility.
5200           if (ARM_AM::getSOImmVal(-CVal) != -1)
5201             break;
5202         }
5203         return;
5204
5205       case 'M':
5206         if (Subtarget->isThumb()) { // FIXME thumb2
5207           // This must be a multiple of 4 between 0 and 1020, for
5208           // ADD sp + immediate.
5209           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5210             break;
5211         } else {
5212           // A power of two or a constant between 0 and 32.  This is used in
5213           // GCC for the shift amount on shifted register operands, but it is
5214           // useful in general for any shift amounts.
5215           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5216             break;
5217         }
5218         return;
5219
5220       case 'N':
5221         if (Subtarget->isThumb()) {  // FIXME thumb2
5222           // This must be a constant between 0 and 31, for shift amounts.
5223           if (CVal >= 0 && CVal <= 31)
5224             break;
5225         }
5226         return;
5227
5228       case 'O':
5229         if (Subtarget->isThumb()) {  // FIXME thumb2
5230           // This must be a multiple of 4 between -508 and 508, for
5231           // ADD/SUB sp = sp + immediate.
5232           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5233             break;
5234         }
5235         return;
5236     }
5237     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5238     break;
5239   }
5240
5241   if (Result.getNode()) {
5242     Ops.push_back(Result);
5243     return;
5244   }
5245   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5246 }
5247
5248 bool
5249 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5250   // The ARM target isn't yet aware of offsets.
5251   return false;
5252 }
5253
5254 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5255   APInt Imm = FPImm.bitcastToAPInt();
5256   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5257   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5258   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5259
5260   // We can handle 4 bits of mantissa.
5261   // mantissa = (16+UInt(e:f:g:h))/16.
5262   if (Mantissa & 0x7ffff)
5263     return -1;
5264   Mantissa >>= 19;
5265   if ((Mantissa & 0xf) != Mantissa)
5266     return -1;
5267
5268   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5269   if (Exp < -3 || Exp > 4)
5270     return -1;
5271   Exp = ((Exp+3) & 0x7) ^ 4;
5272
5273   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5274 }
5275
5276 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5277   APInt Imm = FPImm.bitcastToAPInt();
5278   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5279   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5280   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5281
5282   // We can handle 4 bits of mantissa.
5283   // mantissa = (16+UInt(e:f:g:h))/16.
5284   if (Mantissa & 0xffffffffffffLL)
5285     return -1;
5286   Mantissa >>= 48;
5287   if ((Mantissa & 0xf) != Mantissa)
5288     return -1;
5289
5290   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5291   if (Exp < -3 || Exp > 4)
5292     return -1;
5293   Exp = ((Exp+3) & 0x7) ^ 4;
5294
5295   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5296 }
5297
5298 /// isFPImmLegal - Returns true if the target can instruction select the
5299 /// specified FP immediate natively. If false, the legalizer will
5300 /// materialize the FP immediate as a load from a constant pool.
5301 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5302   if (!Subtarget->hasVFP3())
5303     return false;
5304   if (VT == MVT::f32)
5305     return ARM::getVFPf32Imm(Imm) != -1;
5306   if (VT == MVT::f64)
5307     return ARM::getVFPf64Imm(Imm) != -1;
5308   return false;
5309 }