lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when Machine LICM is smart enough to hoist a
  55 // reg-to-reg VDUP.
  56 static cl::opt<bool>
  57 EnableARMVDUPsplat("arm-vdup-splat", cl::Hidden,
  58   cl::desc("Generate VDUP for integer constant splats (TEMPORARY OPTION)."),
  59   cl::init(false));
  60
  61 static cl::opt<bool>
  62 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  63   cl::desc("Generate calls via indirect call instructions"),
  64   cl::init(false));
  65
  66 static cl::opt<bool>
  67 ARMInterworking("arm-interworking", cl::Hidden,
  68   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  69   cl::init(true));
  70
  71 static cl::opt<bool>
  72 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  73   cl::desc("Enable code placement pass for ARM"),
  74   cl::init(false));
  75
  76 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  77                                    CCValAssign::LocInfo &LocInfo,
  78                                    ISD::ArgFlagsTy &ArgFlags,
  79                                    CCState &State);
  80 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  81                                     CCValAssign::LocInfo &LocInfo,
  82                                     ISD::ArgFlagsTy &ArgFlags,
  83                                     CCState &State);
  84 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  85                                       CCValAssign::LocInfo &LocInfo,
  86                                       ISD::ArgFlagsTy &ArgFlags,
  87                                       CCState &State);
  88 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  89                                        CCValAssign::LocInfo &LocInfo,
  90                                        ISD::ArgFlagsTy &ArgFlags,
  91                                        CCState &State);
  92
  93 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  94                                        EVT PromotedBitwiseVT) {
  95   if (VT != PromotedLdStVT) {
  96     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  97     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  98                        PromotedLdStVT.getSimpleVT());
  99
 100     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 101     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 102                        PromotedLdStVT.getSimpleVT());
 103   }
 104
 105   EVT ElemTy = VT.getVectorElementType();
 106   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 107     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 108   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 109     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 110   if (ElemTy != MVT::i32) {
 111     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 112     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 113     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 114     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 115   }
 116   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 117   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 118   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 119   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 120   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 121   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 122   if (VT.isInteger()) {
 123     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 124     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 125     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 126   }
 127
 128   // Promote all bit-wise operations.
 129   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 130     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 131     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 132                        PromotedBitwiseVT.getSimpleVT());
 133     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 134     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 135                        PromotedBitwiseVT.getSimpleVT());
 136     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 137     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 138                        PromotedBitwiseVT.getSimpleVT());
 139   }
 140
 141   // Neon does not support vector divide/remainder operations.
 142   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 143   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 144   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 145   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 146   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 147   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 148 }
 149
 150 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 151   addRegisterClass(VT, ARM::DPRRegisterClass);
 152   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 153 }
 154
 155 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 156   addRegisterClass(VT, ARM::QPRRegisterClass);
 157   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 158 }
 159
 160 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 161   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 162     return new TargetLoweringObjectFileMachO();
 163
 164   return new ARMElfTargetObjectFile();
 165 }
 166
 167 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 168     : TargetLowering(TM, createTLOF(TM)) {
 169   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 170   RegInfo = TM.getRegisterInfo();
 171
 172   if (Subtarget->isTargetDarwin()) {
 173     // Uses VFP for Thumb libfuncs if available.
 174     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 175       // Single-precision floating-point arithmetic.
 176       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 177       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 178       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 179       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 180
 181       // Double-precision floating-point arithmetic.
 182       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 183       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 184       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 185       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 186
 187       // Single-precision comparisons.
 188       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 189       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 190       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 191       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 192       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 193       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 194       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 195       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 196
 197       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 199       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 203       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 204       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 205
 206       // Double-precision comparisons.
 207       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 208       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 209       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 210       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 211       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 212       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 213       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 214       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 215
 216       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 218       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 222       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 223       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 224
 225       // Floating-point to integer conversions.
 226       // i64 conversions are done via library routines even when generating VFP
 227       // instructions, so use the same ones.
 228       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 229       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 230       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 231       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 232
 233       // Conversions between floating types.
 234       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 235       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 236
 237       // Integer to floating-point conversions.
 238       // i64 conversions are done via library routines even when generating VFP
 239       // instructions, so use the same ones.
 240       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 241       // e.g., __floatunsidf vs. __floatunssidfvfp.
 242       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 243       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 244       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 245       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 246     }
 247   }
 248
 249   // These libcalls are not available in 32-bit.
 250   setLibcallName(RTLIB::SHL_I128, 0);
 251   setLibcallName(RTLIB::SRL_I128, 0);
 252   setLibcallName(RTLIB::SRA_I128, 0);
 253
 254   // Libcalls should use the AAPCS base standard ABI, even if hard float
 255   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 256   if (Subtarget->isAAPCS_ABI()) {
 257     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 258       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 259                             CallingConv::ARM_AAPCS);
 260     }
 261   }
 262
 263   if (Subtarget->isThumb1Only())
 264     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 265   else
 266     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 267   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 268     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 269     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 270
 271     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 272   }
 273
 274   if (Subtarget->hasNEON()) {
 275     addDRTypeForNEON(MVT::v2f32);
 276     addDRTypeForNEON(MVT::v8i8);
 277     addDRTypeForNEON(MVT::v4i16);
 278     addDRTypeForNEON(MVT::v2i32);
 279     addDRTypeForNEON(MVT::v1i64);
 280
 281     addQRTypeForNEON(MVT::v4f32);
 282     addQRTypeForNEON(MVT::v2f64);
 283     addQRTypeForNEON(MVT::v16i8);
 284     addQRTypeForNEON(MVT::v8i16);
 285     addQRTypeForNEON(MVT::v4i32);
 286     addQRTypeForNEON(MVT::v2i64);
 287
 288     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 289     // neither Neon nor VFP support any arithmetic operations on it.
 290     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 291     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 294     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 296     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 309     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 310     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 311     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 312     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 313     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 314
 315     // Neon does not support some operations on v1i64 and v2i64 types.
 316     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 317     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 318     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 319     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 320
 321     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 322     setTargetDAGCombine(ISD::SHL);
 323     setTargetDAGCombine(ISD::SRL);
 324     setTargetDAGCombine(ISD::SRA);
 325     setTargetDAGCombine(ISD::SIGN_EXTEND);
 326     setTargetDAGCombine(ISD::ZERO_EXTEND);
 327     setTargetDAGCombine(ISD::ANY_EXTEND);
 328     setTargetDAGCombine(ISD::SELECT_CC);
 329   }
 330
 331   computeRegisterProperties();
 332
 333   // ARM does not have f32 extending load.
 334   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 335
 336   // ARM does not have i1 sign extending load.
 337   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 338
 339   // ARM supports all 4 flavors of integer indexed load / store.
 340   if (!Subtarget->isThumb1Only()) {
 341     for (unsigned im = (unsigned)ISD::PRE_INC;
 342          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 343       setIndexedLoadAction(im,  MVT::i1,  Legal);
 344       setIndexedLoadAction(im,  MVT::i8,  Legal);
 345       setIndexedLoadAction(im,  MVT::i16, Legal);
 346       setIndexedLoadAction(im,  MVT::i32, Legal);
 347       setIndexedStoreAction(im, MVT::i1,  Legal);
 348       setIndexedStoreAction(im, MVT::i8,  Legal);
 349       setIndexedStoreAction(im, MVT::i16, Legal);
 350       setIndexedStoreAction(im, MVT::i32, Legal);
 351     }
 352   }
 353
 354   // i64 operation support.
 355   if (Subtarget->isThumb1Only()) {
 356     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 357     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 358     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 359     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 360     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 361   } else {
 362     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 363     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 364     if (!Subtarget->hasV6Ops())
 365       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 366   }
 367   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 368   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 369   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 370   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 371   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 372
 373   // ARM does not have ROTL.
 374   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 375   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 376   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 377   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 378     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 379
 380   // Only ARMv6 has BSWAP.
 381   if (!Subtarget->hasV6Ops())
 382     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 383
 384   // These are expanded into libcalls.
 385   if (!Subtarget->hasDivide()) {
 386     // v7M has a hardware divider
 387     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 388     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 389   }
 390   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 391   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 392   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 393   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 394
 395   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 396   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 397   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 398   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 399   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 400
 401   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 402
 403   // Use the default implementation.
 404   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 405   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 406   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 407   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 408   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 409   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 410   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 411   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 412   // doesn't yet know how to not do that for SjLj.
 413   setExceptionSelectorRegister(ARM::R0);
 414   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 415   // Handle atomics directly for ARMv[67] (except for Thumb1), otherwise
 416   // use the default expansion.
 417   bool canHandleAtomics =
 418     (Subtarget->hasV7Ops() ||
 419       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only()));
 420   if (canHandleAtomics) {
 421     // membarrier needs custom lowering; the rest are legal and handled
 422     // normally.
 423     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 424   } else {
 425     // Set them all for expansion, which will force libcalls.
 426     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 427     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 428     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 429     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 430     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 431     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 432     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 449     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 450     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 451     // Since the libcalls include locking, fold in the fences
 452     setShouldFoldAtomicFences(true);
 453   }
 454   // 64-bit versions are always libcalls (for now)
 455   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 456   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 457   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 458   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 459   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 460   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 461   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 462   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 463
 464   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 465   if (!Subtarget->hasV6Ops()) {
 466     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 467     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 468   }
 469   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 470
 471   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 472     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 473     // iff target supports vfp2.
 474     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 475     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 476   }
 477
 478   // We want to custom lower some of our intrinsics.
 479   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 480   if (Subtarget->isTargetDarwin()) {
 481     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 482     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 483   }
 484
 485   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 486   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 487   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 488   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 489   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 490   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 491   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 492   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 493   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 494
 495   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 496   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 497   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 498   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 499   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 500
 501   // We don't support sin/cos/fmod/copysign/pow
 502   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 503   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 504   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 505   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 506   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 507   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 508   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 509     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 510     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 511   }
 512   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 513   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 514
 515   // Various VFP goodness
 516   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 517     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 518     if (Subtarget->hasVFP2()) {
 519       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 520       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 521       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 522       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 523     }
 524     // Special handling for half-precision FP.
 525     if (!Subtarget->hasFP16()) {
 526       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 527       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 528     }
 529   }
 530
 531   // We have target-specific dag combine patterns for the following nodes:
 532   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 533   setTargetDAGCombine(ISD::ADD);
 534   setTargetDAGCombine(ISD::SUB);
 535   setTargetDAGCombine(ISD::MUL);
 536
 537   if (Subtarget->hasV6T2Ops())
 538     setTargetDAGCombine(ISD::OR);
 539
 540   setStackPointerRegisterToSaveRestore(ARM::SP);
 541
 542   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 543     setSchedulingPreference(Sched::RegPressure);
 544   else
 545     setSchedulingPreference(Sched::Hybrid);
 546
 547   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 548
 549   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 550   // are at least 4 bytes aligned.
 551   setMinStackArgumentAlignment(4);
 552
 553   if (EnableARMCodePlacement)
 554     benefitFromCodePlacementOpt = true;
 555 }
 556
 557 std::pair<const TargetRegisterClass*, uint8_t>
 558 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 559   const TargetRegisterClass *RRC = 0;
 560   uint8_t Cost = 1;
 561   switch (VT.getSimpleVT().SimpleTy) {
 562   default:
 563     return TargetLowering::findRepresentativeClass(VT);
 564   // Use DPR as representative register class for all floating point
 565   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 566   // the cost is 1 for both f32 and f64.
 567   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 568   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 569     RRC = ARM::DPRRegisterClass;
 570     break;
 571   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 572   case MVT::v4f32: case MVT::v2f64:
 573     RRC = ARM::DPRRegisterClass;
 574     Cost = 2;
 575     break;
 576   case MVT::v4i64:
 577     RRC = ARM::DPRRegisterClass;
 578     Cost = 4;
 579     break;
 580   case MVT::v8i64:
 581     RRC = ARM::DPRRegisterClass;
 582     Cost = 8;
 583     break;
 584   }
 585   return std::make_pair(RRC, Cost);
 586 }
 587
 588 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 589   switch (Opcode) {
 590   default: return 0;
 591   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 592   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 593   case ARMISD::CALL:          return "ARMISD::CALL";
 594   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 595   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 596   case ARMISD::tCALL:         return "ARMISD::tCALL";
 597   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 598   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 599   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 600   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 601   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 602   case ARMISD::CMP:           return "ARMISD::CMP";
 603   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 604   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 605   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 606   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 607   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 608   case ARMISD::CMOV:          return "ARMISD::CMOV";
 609   case ARMISD::CNEG:          return "ARMISD::CNEG";
 610
 611   case ARMISD::RBIT:          return "ARMISD::RBIT";
 612
 613   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 614   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 615   case ARMISD::SITOF:         return "ARMISD::SITOF";
 616   case ARMISD::UITOF:         return "ARMISD::UITOF";
 617
 618   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 619   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 620   case ARMISD::RRX:           return "ARMISD::RRX";
 621
 622   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 623   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 624
 625   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 626   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 627
 628   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 629
 630   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 631
 632   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 633
 634   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 635   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 636
 637   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 638   case ARMISD::VCGE:          return "ARMISD::VCGE";
 639   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 640   case ARMISD::VCGT:          return "ARMISD::VCGT";
 641   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 642   case ARMISD::VTST:          return "ARMISD::VTST";
 643
 644   case ARMISD::VSHL:          return "ARMISD::VSHL";
 645   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 646   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 647   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 648   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 649   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 650   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 651   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 652   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 653   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 654   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 655   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 656   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 657   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 658   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 659   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 660   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 661   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 662   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 663   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 664   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 665   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 666   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 667   case ARMISD::VDUP:          return "ARMISD::VDUP";
 668   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 669   case ARMISD::VEXT:          return "ARMISD::VEXT";
 670   case ARMISD::VREV64:        return "ARMISD::VREV64";
 671   case ARMISD::VREV32:        return "ARMISD::VREV32";
 672   case ARMISD::VREV16:        return "ARMISD::VREV16";
 673   case ARMISD::VZIP:          return "ARMISD::VZIP";
 674   case ARMISD::VUZP:          return "ARMISD::VUZP";
 675   case ARMISD::VTRN:          return "ARMISD::VTRN";
 676   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 677   case ARMISD::FMAX:          return "ARMISD::FMAX";
 678   case ARMISD::FMIN:          return "ARMISD::FMIN";
 679   case ARMISD::BFI:           return "ARMISD::BFI";
 680   }
 681 }
 682
 683 /// getRegClassFor - Return the register class that should be used for the
 684 /// specified value type.
 685 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 686   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 687   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 688   // load / store 4 to 8 consecutive D registers.
 689   if (Subtarget->hasNEON()) {
 690     if (VT == MVT::v4i64)
 691       return ARM::QQPRRegisterClass;
 692     else if (VT == MVT::v8i64)
 693       return ARM::QQQQPRRegisterClass;
 694   }
 695   return TargetLowering::getRegClassFor(VT);
 696 }
 697
 698 // Create a fast isel object.
 699 FastISel *
 700 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 701   return ARM::createFastISel(funcInfo);
 702 }
 703
 704 /// getFunctionAlignment - Return the Log2 alignment of this function.
 705 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 706   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 707 }
 708
 709 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 710 /// be used for loads / stores from the global.
 711 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 712   return (Subtarget->isThumb1Only() ? 127 : 4095);
 713 }
 714
 715 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 716   unsigned NumVals = N->getNumValues();
 717   if (!NumVals)
 718     return Sched::RegPressure;
 719
 720   for (unsigned i = 0; i != NumVals; ++i) {
 721     EVT VT = N->getValueType(i);
 722     if (VT.isFloatingPoint() || VT.isVector())
 723       return Sched::Latency;
 724   }
 725
 726   if (!N->isMachineOpcode())
 727     return Sched::RegPressure;
 728
 729   // Load are scheduled for latency even if there instruction itinerary
 730   // is not available.
 731   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 732   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 733   if (TID.mayLoad())
 734     return Sched::Latency;
 735
 736   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 737   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 738     return Sched::Latency;
 739   return Sched::RegPressure;
 740 }
 741
 742 unsigned
 743 ARMTargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
 744                                        MachineFunction &MF) const {
 745   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
 746   switch (RC->getID()) {
 747   default:
 748     return 0;
 749   case ARM::tGPRRegClassID:
 750     return 5 - FPDiff;
 751   case ARM::GPRRegClassID:
 752     return 10 - FPDiff - (Subtarget->isR9Reserved() ? 1 : 0);
 753   case ARM::SPRRegClassID:  // Currently not used as 'rep' register class.
 754   case ARM::DPRRegClassID:
 755     return 32 - 10;
 756   }
 757 }
 758
 759 //===----------------------------------------------------------------------===//
 760 // Lowering Code
 761 //===----------------------------------------------------------------------===//
 762
 763 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 764 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 765   switch (CC) {
 766   default: llvm_unreachable("Unknown condition code!");
 767   case ISD::SETNE:  return ARMCC::NE;
 768   case ISD::SETEQ:  return ARMCC::EQ;
 769   case ISD::SETGT:  return ARMCC::GT;
 770   case ISD::SETGE:  return ARMCC::GE;
 771   case ISD::SETLT:  return ARMCC::LT;
 772   case ISD::SETLE:  return ARMCC::LE;
 773   case ISD::SETUGT: return ARMCC::HI;
 774   case ISD::SETUGE: return ARMCC::HS;
 775   case ISD::SETULT: return ARMCC::LO;
 776   case ISD::SETULE: return ARMCC::LS;
 777   }
 778 }
 779
 780 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 781 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 782                         ARMCC::CondCodes &CondCode2) {
 783   CondCode2 = ARMCC::AL;
 784   switch (CC) {
 785   default: llvm_unreachable("Unknown FP condition!");
 786   case ISD::SETEQ:
 787   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 788   case ISD::SETGT:
 789   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 790   case ISD::SETGE:
 791   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 792   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 793   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 794   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 795   case ISD::SETO:   CondCode = ARMCC::VC; break;
 796   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 797   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 798   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 799   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 800   case ISD::SETLT:
 801   case ISD::SETULT: CondCode = ARMCC::LT; break;
 802   case ISD::SETLE:
 803   case ISD::SETULE: CondCode = ARMCC::LE; break;
 804   case ISD::SETNE:
 805   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 806   }
 807 }
 808
 809 //===----------------------------------------------------------------------===//
 810 //                      Calling Convention Implementation
 811 //===----------------------------------------------------------------------===//
 812
 813 #include "ARMGenCallingConv.inc"
 814
 815 // APCS f64 is in register pairs, possibly split to stack
 816 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 817                           CCValAssign::LocInfo &LocInfo,
 818                           CCState &State, bool CanFail) {
 819   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 820
 821   // Try to get the first register.
 822   if (unsigned Reg = State.AllocateReg(RegList, 4))
 823     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 824   else {
 825     // For the 2nd half of a v2f64, do not fail.
 826     if (CanFail)
 827       return false;
 828
 829     // Put the whole thing on the stack.
 830     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 831                                            State.AllocateStack(8, 4),
 832                                            LocVT, LocInfo));
 833     return true;
 834   }
 835
 836   // Try to get the second register.
 837   if (unsigned Reg = State.AllocateReg(RegList, 4))
 838     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 839   else
 840     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 841                                            State.AllocateStack(4, 4),
 842                                            LocVT, LocInfo));
 843   return true;
 844 }
 845
 846 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 847                                    CCValAssign::LocInfo &LocInfo,
 848                                    ISD::ArgFlagsTy &ArgFlags,
 849                                    CCState &State) {
 850   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 851     return false;
 852   if (LocVT == MVT::v2f64 &&
 853       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 854     return false;
 855   return true;  // we handled it
 856 }
 857
 858 // AAPCS f64 is in aligned register pairs
 859 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 860                            CCValAssign::LocInfo &LocInfo,
 861                            CCState &State, bool CanFail) {
 862   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 863   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 864   static const unsigned ShadowRegList[] = { ARM::R0, ARM::R1 };
 865
 866   unsigned Reg = State.AllocateReg(HiRegList, ShadowRegList, 2);
 867   if (Reg == 0) {
 868     // For the 2nd half of a v2f64, do not just fail.
 869     if (CanFail)
 870       return false;
 871
 872     // Put the whole thing on the stack.
 873     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 874                                            State.AllocateStack(8, 8),
 875                                            LocVT, LocInfo));
 876     return true;
 877   }
 878
 879   unsigned i;
 880   for (i = 0; i < 2; ++i)
 881     if (HiRegList[i] == Reg)
 882       break;
 883
 884   unsigned T = State.AllocateReg(LoRegList[i]);
 885   (void)T;
 886   assert(T == LoRegList[i] && "Could not allocate register");
 887
 888   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 889   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 890                                          LocVT, LocInfo));
 891   return true;
 892 }
 893
 894 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 895                                     CCValAssign::LocInfo &LocInfo,
 896                                     ISD::ArgFlagsTy &ArgFlags,
 897                                     CCState &State) {
 898   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 899     return false;
 900   if (LocVT == MVT::v2f64 &&
 901       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 902     return false;
 903   return true;  // we handled it
 904 }
 905
 906 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 907                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 908   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 909   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 910
 911   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 912   if (Reg == 0)
 913     return false; // we didn't handle it
 914
 915   unsigned i;
 916   for (i = 0; i < 2; ++i)
 917     if (HiRegList[i] == Reg)
 918       break;
 919
 920   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 921   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 922                                          LocVT, LocInfo));
 923   return true;
 924 }
 925
 926 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 927                                       CCValAssign::LocInfo &LocInfo,
 928                                       ISD::ArgFlagsTy &ArgFlags,
 929                                       CCState &State) {
 930   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 931     return false;
 932   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 933     return false;
 934   return true;  // we handled it
 935 }
 936
 937 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 938                                        CCValAssign::LocInfo &LocInfo,
 939                                        ISD::ArgFlagsTy &ArgFlags,
 940                                        CCState &State) {
 941   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 942                                    State);
 943 }
 944
 945 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 946 /// given CallingConvention value.
 947 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 948                                                  bool Return,
 949                                                  bool isVarArg) const {
 950   switch (CC) {
 951   default:
 952     llvm_unreachable("Unsupported calling convention");
 953   case CallingConv::C:
 954   case CallingConv::Fast:
 955     // Use target triple & subtarget features to do actual dispatch.
 956     if (Subtarget->isAAPCS_ABI()) {
 957       if (Subtarget->hasVFP2() &&
 958           FloatABIType == FloatABI::Hard && !isVarArg)
 959         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 960       else
 961         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 962     } else
 963         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 964   case CallingConv::ARM_AAPCS_VFP:
 965     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 966   case CallingConv::ARM_AAPCS:
 967     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 968   case CallingConv::ARM_APCS:
 969     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 970   }
 971 }
 972
 973 /// LowerCallResult - Lower the result values of a call into the
 974 /// appropriate copies out of appropriate physical registers.
 975 SDValue
 976 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 977                                    CallingConv::ID CallConv, bool isVarArg,
 978                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 979                                    DebugLoc dl, SelectionDAG &DAG,
 980                                    SmallVectorImpl<SDValue> &InVals) const {
 981
 982   // Assign locations to each value returned by this call.
 983   SmallVector<CCValAssign, 16> RVLocs;
 984   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 985                  RVLocs, *DAG.getContext());
 986   CCInfo.AnalyzeCallResult(Ins,
 987                            CCAssignFnForNode(CallConv, /* Return*/ true,
 988                                              isVarArg));
 989
 990   // Copy all of the result registers out of their specified physreg.
 991   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 992     CCValAssign VA = RVLocs[i];
 993
 994     SDValue Val;
 995     if (VA.needsCustom()) {
 996       // Handle f64 or half of a v2f64.
 997       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 998                                       InFlag);
 999       Chain = Lo.getValue(1);
1000       InFlag = Lo.getValue(2);
1001       VA = RVLocs[++i]; // skip ahead to next loc
1002       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1003                                       InFlag);
1004       Chain = Hi.getValue(1);
1005       InFlag = Hi.getValue(2);
1006       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1007
1008       if (VA.getLocVT() == MVT::v2f64) {
1009         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1010         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1011                           DAG.getConstant(0, MVT::i32));
1012
1013         VA = RVLocs[++i]; // skip ahead to next loc
1014         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1015         Chain = Lo.getValue(1);
1016         InFlag = Lo.getValue(2);
1017         VA = RVLocs[++i]; // skip ahead to next loc
1018         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1019         Chain = Hi.getValue(1);
1020         InFlag = Hi.getValue(2);
1021         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1022         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1023                           DAG.getConstant(1, MVT::i32));
1024       }
1025     } else {
1026       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1027                                InFlag);
1028       Chain = Val.getValue(1);
1029       InFlag = Val.getValue(2);
1030     }
1031
1032     switch (VA.getLocInfo()) {
1033     default: llvm_unreachable("Unknown loc info!");
1034     case CCValAssign::Full: break;
1035     case CCValAssign::BCvt:
1036       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
1037       break;
1038     }
1039
1040     InVals.push_back(Val);
1041   }
1042
1043   return Chain;
1044 }
1045
1046 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1047 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1048 /// specified by the specific parameter attribute.  The copy will be passed as
1049 /// a byval function parameter.
1050 /// Sometimes what we are copying is the end of a larger object, the part that
1051 /// does not fit in registers.
1052 static SDValue
1053 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1054                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1055                           DebugLoc dl) {
1056   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1057   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1058                        /*isVolatile=*/false, /*AlwaysInline=*/false,
1059                        NULL, 0, NULL, 0);
1060 }
1061
1062 /// LowerMemOpCallTo - Store the argument to the stack.
1063 SDValue
1064 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1065                                     SDValue StackPtr, SDValue Arg,
1066                                     DebugLoc dl, SelectionDAG &DAG,
1067                                     const CCValAssign &VA,
1068                                     ISD::ArgFlagsTy Flags) const {
1069   unsigned LocMemOffset = VA.getLocMemOffset();
1070   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1071   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1072   if (Flags.isByVal()) {
1073     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1074   }
1075   return DAG.getStore(Chain, dl, Arg, PtrOff,
1076                       PseudoSourceValue::getStack(), LocMemOffset,
1077                       false, false, 0);
1078 }
1079
1080 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1081                                          SDValue Chain, SDValue &Arg,
1082                                          RegsToPassVector &RegsToPass,
1083                                          CCValAssign &VA, CCValAssign &NextVA,
1084                                          SDValue &StackPtr,
1085                                          SmallVector<SDValue, 8> &MemOpChains,
1086                                          ISD::ArgFlagsTy Flags) const {
1087
1088   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1089                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1090   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1091
1092   if (NextVA.isRegLoc())
1093     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1094   else {
1095     assert(NextVA.isMemLoc());
1096     if (StackPtr.getNode() == 0)
1097       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1098
1099     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1100                                            dl, DAG, NextVA,
1101                                            Flags));
1102   }
1103 }
1104
1105 /// LowerCall - Lowering a call into a callseq_start <-
1106 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1107 /// nodes.
1108 SDValue
1109 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1110                              CallingConv::ID CallConv, bool isVarArg,
1111                              bool &isTailCall,
1112                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1113                              const SmallVectorImpl<SDValue> &OutVals,
1114                              const SmallVectorImpl<ISD::InputArg> &Ins,
1115                              DebugLoc dl, SelectionDAG &DAG,
1116                              SmallVectorImpl<SDValue> &InVals) const {
1117   MachineFunction &MF = DAG.getMachineFunction();
1118   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1119   bool IsSibCall = false;
1120   if (isTailCall) {
1121     // Check if it's really possible to do a tail call.
1122     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1123                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1124                                                    Outs, OutVals, Ins, DAG);
1125     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1126     // detected sibcalls.
1127     if (isTailCall) {
1128       ++NumTailCalls;
1129       IsSibCall = true;
1130     }
1131   }
1132
1133   // Analyze operands of the call, assigning locations to each operand.
1134   SmallVector<CCValAssign, 16> ArgLocs;
1135   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1136                  *DAG.getContext());
1137   CCInfo.AnalyzeCallOperands(Outs,
1138                              CCAssignFnForNode(CallConv, /* Return*/ false,
1139                                                isVarArg));
1140
1141   // Get a count of how many bytes are to be pushed on the stack.
1142   unsigned NumBytes = CCInfo.getNextStackOffset();
1143
1144   // For tail calls, memory operands are available in our caller's stack.
1145   if (IsSibCall)
1146     NumBytes = 0;
1147
1148   // Adjust the stack pointer for the new arguments...
1149   // These operations are automatically eliminated by the prolog/epilog pass
1150   if (!IsSibCall)
1151     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1152
1153   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1154
1155   RegsToPassVector RegsToPass;
1156   SmallVector<SDValue, 8> MemOpChains;
1157
1158   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1159   // of tail call optimization, arguments are handled later.
1160   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1161        i != e;
1162        ++i, ++realArgIdx) {
1163     CCValAssign &VA = ArgLocs[i];
1164     SDValue Arg = OutVals[realArgIdx];
1165     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1166
1167     // Promote the value if needed.
1168     switch (VA.getLocInfo()) {
1169     default: llvm_unreachable("Unknown loc info!");
1170     case CCValAssign::Full: break;
1171     case CCValAssign::SExt:
1172       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1173       break;
1174     case CCValAssign::ZExt:
1175       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1176       break;
1177     case CCValAssign::AExt:
1178       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1179       break;
1180     case CCValAssign::BCvt:
1181       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1182       break;
1183     }
1184
1185     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1186     if (VA.needsCustom()) {
1187       if (VA.getLocVT() == MVT::v2f64) {
1188         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1189                                   DAG.getConstant(0, MVT::i32));
1190         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1191                                   DAG.getConstant(1, MVT::i32));
1192
1193         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1194                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1195
1196         VA = ArgLocs[++i]; // skip ahead to next loc
1197         if (VA.isRegLoc()) {
1198           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1199                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1200         } else {
1201           assert(VA.isMemLoc());
1202
1203           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1204                                                  dl, DAG, VA, Flags));
1205         }
1206       } else {
1207         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1208                          StackPtr, MemOpChains, Flags);
1209       }
1210     } else if (VA.isRegLoc()) {
1211       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1212     } else if (!IsSibCall) {
1213       assert(VA.isMemLoc());
1214
1215       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1216                                              dl, DAG, VA, Flags));
1217     }
1218   }
1219
1220   if (!MemOpChains.empty())
1221     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1222                         &MemOpChains[0], MemOpChains.size());
1223
1224   // Build a sequence of copy-to-reg nodes chained together with token chain
1225   // and flag operands which copy the outgoing args into the appropriate regs.
1226   SDValue InFlag;
1227   // Tail call byval lowering might overwrite argument registers so in case of
1228   // tail call optimization the copies to registers are lowered later.
1229   if (!isTailCall)
1230     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1231       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1232                                RegsToPass[i].second, InFlag);
1233       InFlag = Chain.getValue(1);
1234     }
1235
1236   // For tail calls lower the arguments to the 'real' stack slot.
1237   if (isTailCall) {
1238     // Force all the incoming stack arguments to be loaded from the stack
1239     // before any new outgoing arguments are stored to the stack, because the
1240     // outgoing stack slots may alias the incoming argument stack slots, and
1241     // the alias isn't otherwise explicit. This is slightly more conservative
1242     // than necessary, because it means that each store effectively depends
1243     // on every argument instead of just those arguments it would clobber.
1244
1245     // Do not flag preceeding copytoreg stuff together with the following stuff.
1246     InFlag = SDValue();
1247     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1248       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1249                                RegsToPass[i].second, InFlag);
1250       InFlag = Chain.getValue(1);
1251     }
1252     InFlag =SDValue();
1253   }
1254
1255   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1256   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1257   // node so that legalize doesn't hack it.
1258   bool isDirect = false;
1259   bool isARMFunc = false;
1260   bool isLocalARMFunc = false;
1261   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1262
1263   if (EnableARMLongCalls) {
1264     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1265             && "long-calls with non-static relocation model!");
1266     // Handle a global address or an external symbol. If it's not one of
1267     // those, the target's already in a register, so we don't need to do
1268     // anything extra.
1269     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1270       const GlobalValue *GV = G->getGlobal();
1271       // Create a constant pool entry for the callee address
1272       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1273       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1274                                                            ARMPCLabelIndex,
1275                                                            ARMCP::CPValue, 0);
1276       // Get the address of the callee into a register
1277       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1278       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1279       Callee = DAG.getLoad(getPointerTy(), dl,
1280                            DAG.getEntryNode(), CPAddr,
1281                            PseudoSourceValue::getConstantPool(), 0,
1282                            false, false, 0);
1283     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1284       const char *Sym = S->getSymbol();
1285
1286       // Create a constant pool entry for the callee address
1287       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1288       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1289                                                        Sym, ARMPCLabelIndex, 0);
1290       // Get the address of the callee into a register
1291       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1292       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1293       Callee = DAG.getLoad(getPointerTy(), dl,
1294                            DAG.getEntryNode(), CPAddr,
1295                            PseudoSourceValue::getConstantPool(), 0,
1296                            false, false, 0);
1297     }
1298   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1299     const GlobalValue *GV = G->getGlobal();
1300     isDirect = true;
1301     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1302     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1303                    getTargetMachine().getRelocationModel() != Reloc::Static;
1304     isARMFunc = !Subtarget->isThumb() || isStub;
1305     // ARM call to a local ARM function is predicable.
1306     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1307     // tBX takes a register source operand.
1308     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1309       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1310       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1311                                                            ARMPCLabelIndex,
1312                                                            ARMCP::CPValue, 4);
1313       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1314       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1315       Callee = DAG.getLoad(getPointerTy(), dl,
1316                            DAG.getEntryNode(), CPAddr,
1317                            PseudoSourceValue::getConstantPool(), 0,
1318                            false, false, 0);
1319       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1320       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1321                            getPointerTy(), Callee, PICLabel);
1322     } else
1323       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1324   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1325     isDirect = true;
1326     bool isStub = Subtarget->isTargetDarwin() &&
1327                   getTargetMachine().getRelocationModel() != Reloc::Static;
1328     isARMFunc = !Subtarget->isThumb() || isStub;
1329     // tBX takes a register source operand.
1330     const char *Sym = S->getSymbol();
1331     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1332       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1333       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1334                                                        Sym, ARMPCLabelIndex, 4);
1335       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1336       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1337       Callee = DAG.getLoad(getPointerTy(), dl,
1338                            DAG.getEntryNode(), CPAddr,
1339                            PseudoSourceValue::getConstantPool(), 0,
1340                            false, false, 0);
1341       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1342       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1343                            getPointerTy(), Callee, PICLabel);
1344     } else
1345       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1346   }
1347
1348   // FIXME: handle tail calls differently.
1349   unsigned CallOpc;
1350   if (Subtarget->isThumb()) {
1351     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1352       CallOpc = ARMISD::CALL_NOLINK;
1353     else
1354       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1355   } else {
1356     CallOpc = (isDirect || Subtarget->hasV5TOps())
1357       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1358       : ARMISD::CALL_NOLINK;
1359   }
1360
1361   std::vector<SDValue> Ops;
1362   Ops.push_back(Chain);
1363   Ops.push_back(Callee);
1364
1365   // Add argument registers to the end of the list so that they are known live
1366   // into the call.
1367   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1368     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1369                                   RegsToPass[i].second.getValueType()));
1370
1371   if (InFlag.getNode())
1372     Ops.push_back(InFlag);
1373
1374   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1375   if (isTailCall)
1376     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1377
1378   // Returns a chain and a flag for retval copy to use.
1379   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1380   InFlag = Chain.getValue(1);
1381
1382   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1383                              DAG.getIntPtrConstant(0, true), InFlag);
1384   if (!Ins.empty())
1385     InFlag = Chain.getValue(1);
1386
1387   // Handle result values, copying them out of physregs into vregs that we
1388   // return.
1389   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1390                          dl, DAG, InVals);
1391 }
1392
1393 /// MatchingStackOffset - Return true if the given stack call argument is
1394 /// already available in the same position (relatively) of the caller's
1395 /// incoming argument stack.
1396 static
1397 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1398                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1399                          const ARMInstrInfo *TII) {
1400   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1401   int FI = INT_MAX;
1402   if (Arg.getOpcode() == ISD::CopyFromReg) {
1403     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1404     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1405       return false;
1406     MachineInstr *Def = MRI->getVRegDef(VR);
1407     if (!Def)
1408       return false;
1409     if (!Flags.isByVal()) {
1410       if (!TII->isLoadFromStackSlot(Def, FI))
1411         return false;
1412     } else {
1413       return false;
1414     }
1415   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1416     if (Flags.isByVal())
1417       // ByVal argument is passed in as a pointer but it's now being
1418       // dereferenced. e.g.
1419       // define @foo(%struct.X* %A) {
1420       //   tail call @bar(%struct.X* byval %A)
1421       // }
1422       return false;
1423     SDValue Ptr = Ld->getBasePtr();
1424     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1425     if (!FINode)
1426       return false;
1427     FI = FINode->getIndex();
1428   } else
1429     return false;
1430
1431   assert(FI != INT_MAX);
1432   if (!MFI->isFixedObjectIndex(FI))
1433     return false;
1434   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1435 }
1436
1437 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1438 /// for tail call optimization. Targets which want to do tail call
1439 /// optimization should implement this function.
1440 bool
1441 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1442                                                      CallingConv::ID CalleeCC,
1443                                                      bool isVarArg,
1444                                                      bool isCalleeStructRet,
1445                                                      bool isCallerStructRet,
1446                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1447                                     const SmallVectorImpl<SDValue> &OutVals,
1448                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1449                                                      SelectionDAG& DAG) const {
1450   const Function *CallerF = DAG.getMachineFunction().getFunction();
1451   CallingConv::ID CallerCC = CallerF->getCallingConv();
1452   bool CCMatch = CallerCC == CalleeCC;
1453
1454   // Look for obvious safe cases to perform tail call optimization that do not
1455   // require ABI changes. This is what gcc calls sibcall.
1456
1457   // Do not sibcall optimize vararg calls unless the call site is not passing
1458   // any arguments.
1459   if (isVarArg && !Outs.empty())
1460     return false;
1461
1462   // Also avoid sibcall optimization if either caller or callee uses struct
1463   // return semantics.
1464   if (isCalleeStructRet || isCallerStructRet)
1465     return false;
1466
1467   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1468   // emitEpilogue is not ready for them.
1469   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1470   // LR.  This means if we need to reload LR, it takes an extra instructions,
1471   // which outweighs the value of the tail call; but here we don't know yet
1472   // whether LR is going to be used.  Probably the right approach is to
1473   // generate the tail call here and turn it back into CALL/RET in
1474   // emitEpilogue if LR is used.
1475   if (Subtarget->isThumb1Only())
1476     return false;
1477
1478   // For the moment, we can only do this to functions defined in this
1479   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1480   // or vice versa, is not easily fixed up in the linker unlike BL.
1481   // (We could do this by loading the address of the callee into a register;
1482   // that is an extra instruction over the direct call and burns a register
1483   // as well, so is not likely to be a win.)
1484
1485   // It might be safe to remove this restriction on non-Darwin.
1486
1487   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1488   // but we need to make sure there are enough registers; the only valid
1489   // registers are the 4 used for parameters.  We don't currently do this
1490   // case.
1491   if (isa<ExternalSymbolSDNode>(Callee))
1492       return false;
1493
1494   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1495     const GlobalValue *GV = G->getGlobal();
1496     if (GV->isDeclaration() || GV->isWeakForLinker())
1497       return false;
1498   }
1499
1500   // If the calling conventions do not match, then we'd better make sure the
1501   // results are returned in the same way as what the caller expects.
1502   if (!CCMatch) {
1503     SmallVector<CCValAssign, 16> RVLocs1;
1504     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1505                     RVLocs1, *DAG.getContext());
1506     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1507
1508     SmallVector<CCValAssign, 16> RVLocs2;
1509     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1510                     RVLocs2, *DAG.getContext());
1511     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1512
1513     if (RVLocs1.size() != RVLocs2.size())
1514       return false;
1515     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1516       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1517         return false;
1518       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1519         return false;
1520       if (RVLocs1[i].isRegLoc()) {
1521         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1522           return false;
1523       } else {
1524         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1525           return false;
1526       }
1527     }
1528   }
1529
1530   // If the callee takes no arguments then go on to check the results of the
1531   // call.
1532   if (!Outs.empty()) {
1533     // Check if stack adjustment is needed. For now, do not do this if any
1534     // argument is passed on the stack.
1535     SmallVector<CCValAssign, 16> ArgLocs;
1536     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1537                    ArgLocs, *DAG.getContext());
1538     CCInfo.AnalyzeCallOperands(Outs,
1539                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1540     if (CCInfo.getNextStackOffset()) {
1541       MachineFunction &MF = DAG.getMachineFunction();
1542
1543       // Check if the arguments are already laid out in the right way as
1544       // the caller's fixed stack objects.
1545       MachineFrameInfo *MFI = MF.getFrameInfo();
1546       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1547       const ARMInstrInfo *TII =
1548         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1549       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1550            i != e;
1551            ++i, ++realArgIdx) {
1552         CCValAssign &VA = ArgLocs[i];
1553         EVT RegVT = VA.getLocVT();
1554         SDValue Arg = OutVals[realArgIdx];
1555         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1556         if (VA.getLocInfo() == CCValAssign::Indirect)
1557           return false;
1558         if (VA.needsCustom()) {
1559           // f64 and vector types are split into multiple registers or
1560           // register/stack-slot combinations.  The types will not match
1561           // the registers; give up on memory f64 refs until we figure
1562           // out what to do about this.
1563           if (!VA.isRegLoc())
1564             return false;
1565           if (!ArgLocs[++i].isRegLoc())
1566             return false;
1567           if (RegVT == MVT::v2f64) {
1568             if (!ArgLocs[++i].isRegLoc())
1569               return false;
1570             if (!ArgLocs[++i].isRegLoc())
1571               return false;
1572           }
1573         } else if (!VA.isRegLoc()) {
1574           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1575                                    MFI, MRI, TII))
1576             return false;
1577         }
1578       }
1579     }
1580   }
1581
1582   return true;
1583 }
1584
1585 SDValue
1586 ARMTargetLowering::LowerReturn(SDValue Chain,
1587                                CallingConv::ID CallConv, bool isVarArg,
1588                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1589                                const SmallVectorImpl<SDValue> &OutVals,
1590                                DebugLoc dl, SelectionDAG &DAG) const {
1591
1592   // CCValAssign - represent the assignment of the return value to a location.
1593   SmallVector<CCValAssign, 16> RVLocs;
1594
1595   // CCState - Info about the registers and stack slots.
1596   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1597                  *DAG.getContext());
1598
1599   // Analyze outgoing return values.
1600   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1601                                                isVarArg));
1602
1603   // If this is the first return lowered for this function, add
1604   // the regs to the liveout set for the function.
1605   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1606     for (unsigned i = 0; i != RVLocs.size(); ++i)
1607       if (RVLocs[i].isRegLoc())
1608         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1609   }
1610
1611   SDValue Flag;
1612
1613   // Copy the result values into the output registers.
1614   for (unsigned i = 0, realRVLocIdx = 0;
1615        i != RVLocs.size();
1616        ++i, ++realRVLocIdx) {
1617     CCValAssign &VA = RVLocs[i];
1618     assert(VA.isRegLoc() && "Can only return in registers!");
1619
1620     SDValue Arg = OutVals[realRVLocIdx];
1621
1622     switch (VA.getLocInfo()) {
1623     default: llvm_unreachable("Unknown loc info!");
1624     case CCValAssign::Full: break;
1625     case CCValAssign::BCvt:
1626       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1627       break;
1628     }
1629
1630     if (VA.needsCustom()) {
1631       if (VA.getLocVT() == MVT::v2f64) {
1632         // Extract the first half and return it in two registers.
1633         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1634                                    DAG.getConstant(0, MVT::i32));
1635         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1636                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1637
1638         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1639         Flag = Chain.getValue(1);
1640         VA = RVLocs[++i]; // skip ahead to next loc
1641         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1642                                  HalfGPRs.getValue(1), Flag);
1643         Flag = Chain.getValue(1);
1644         VA = RVLocs[++i]; // skip ahead to next loc
1645
1646         // Extract the 2nd half and fall through to handle it as an f64 value.
1647         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1648                           DAG.getConstant(1, MVT::i32));
1649       }
1650       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1651       // available.
1652       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1653                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1654       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1655       Flag = Chain.getValue(1);
1656       VA = RVLocs[++i]; // skip ahead to next loc
1657       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1658                                Flag);
1659     } else
1660       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1661
1662     // Guarantee that all emitted copies are
1663     // stuck together, avoiding something bad.
1664     Flag = Chain.getValue(1);
1665   }
1666
1667   SDValue result;
1668   if (Flag.getNode())
1669     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1670   else // Return Void
1671     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1672
1673   return result;
1674 }
1675
1676 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1677 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1678 // one of the above mentioned nodes. It has to be wrapped because otherwise
1679 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1680 // be used to form addressing mode. These wrapped nodes will be selected
1681 // into MOVi.
1682 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1683   EVT PtrVT = Op.getValueType();
1684   // FIXME there is no actual debug info here
1685   DebugLoc dl = Op.getDebugLoc();
1686   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1687   SDValue Res;
1688   if (CP->isMachineConstantPoolEntry())
1689     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1690                                     CP->getAlignment());
1691   else
1692     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1693                                     CP->getAlignment());
1694   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1695 }
1696
1697 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1698   return MachineJumpTableInfo::EK_Inline;
1699 }
1700
1701 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1702                                              SelectionDAG &DAG) const {
1703   MachineFunction &MF = DAG.getMachineFunction();
1704   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1705   unsigned ARMPCLabelIndex = 0;
1706   DebugLoc DL = Op.getDebugLoc();
1707   EVT PtrVT = getPointerTy();
1708   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1709   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1710   SDValue CPAddr;
1711   if (RelocM == Reloc::Static) {
1712     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1713   } else {
1714     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1715     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1716     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1717                                                          ARMCP::CPBlockAddress,
1718                                                          PCAdj);
1719     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1720   }
1721   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1722   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1723                                PseudoSourceValue::getConstantPool(), 0,
1724                                false, false, 0);
1725   if (RelocM == Reloc::Static)
1726     return Result;
1727   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1728   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1729 }
1730
1731 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1732 SDValue
1733 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1734                                                  SelectionDAG &DAG) const {
1735   DebugLoc dl = GA->getDebugLoc();
1736   EVT PtrVT = getPointerTy();
1737   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1738   MachineFunction &MF = DAG.getMachineFunction();
1739   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1740   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1741   ARMConstantPoolValue *CPV =
1742     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1743                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1744   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1745   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1746   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1747                          PseudoSourceValue::getConstantPool(), 0,
1748                          false, false, 0);
1749   SDValue Chain = Argument.getValue(1);
1750
1751   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1752   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1753
1754   // call __tls_get_addr.
1755   ArgListTy Args;
1756   ArgListEntry Entry;
1757   Entry.Node = Argument;
1758   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1759   Args.push_back(Entry);
1760   // FIXME: is there useful debug info available here?
1761   std::pair<SDValue, SDValue> CallResult =
1762     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1763                 false, false, false, false,
1764                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1765                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1766   return CallResult.first;
1767 }
1768
1769 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1770 // "local exec" model.
1771 SDValue
1772 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1773                                         SelectionDAG &DAG) const {
1774   const GlobalValue *GV = GA->getGlobal();
1775   DebugLoc dl = GA->getDebugLoc();
1776   SDValue Offset;
1777   SDValue Chain = DAG.getEntryNode();
1778   EVT PtrVT = getPointerTy();
1779   // Get the Thread Pointer
1780   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1781
1782   if (GV->isDeclaration()) {
1783     MachineFunction &MF = DAG.getMachineFunction();
1784     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1785     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1786     // Initial exec model.
1787     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1788     ARMConstantPoolValue *CPV =
1789       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1790                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1791     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1792     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1793     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1794                          PseudoSourceValue::getConstantPool(), 0,
1795                          false, false, 0);
1796     Chain = Offset.getValue(1);
1797
1798     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1799     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1800
1801     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1802                          PseudoSourceValue::getConstantPool(), 0,
1803                          false, false, 0);
1804   } else {
1805     // local exec model
1806     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1807     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1808     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1809     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1810                          PseudoSourceValue::getConstantPool(), 0,
1811                          false, false, 0);
1812   }
1813
1814   // The address of the thread local variable is the add of the thread
1815   // pointer with the offset of the variable.
1816   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1817 }
1818
1819 SDValue
1820 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1821   // TODO: implement the "local dynamic" model
1822   assert(Subtarget->isTargetELF() &&
1823          "TLS not implemented for non-ELF targets");
1824   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1825   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1826   // otherwise use the "Local Exec" TLS Model
1827   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1828     return LowerToTLSGeneralDynamicModel(GA, DAG);
1829   else
1830     return LowerToTLSExecModels(GA, DAG);
1831 }
1832
1833 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1834                                                  SelectionDAG &DAG) const {
1835   EVT PtrVT = getPointerTy();
1836   DebugLoc dl = Op.getDebugLoc();
1837   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1838   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1839   if (RelocM == Reloc::PIC_) {
1840     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1841     ARMConstantPoolValue *CPV =
1842       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1843     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1844     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1845     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1846                                  CPAddr,
1847                                  PseudoSourceValue::getConstantPool(), 0,
1848                                  false, false, 0);
1849     SDValue Chain = Result.getValue(1);
1850     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1851     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1852     if (!UseGOTOFF)
1853       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1854                            PseudoSourceValue::getGOT(), 0,
1855                            false, false, 0);
1856     return Result;
1857   } else {
1858     // If we have T2 ops, we can materialize the address directly via movt/movw
1859     // pair. This is always cheaper.
1860     if (Subtarget->useMovt()) {
1861       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1862                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1863     } else {
1864       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1865       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1866       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1867                          PseudoSourceValue::getConstantPool(), 0,
1868                          false, false, 0);
1869     }
1870   }
1871 }
1872
1873 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1874                                                     SelectionDAG &DAG) const {
1875   MachineFunction &MF = DAG.getMachineFunction();
1876   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1877   unsigned ARMPCLabelIndex = 0;
1878   EVT PtrVT = getPointerTy();
1879   DebugLoc dl = Op.getDebugLoc();
1880   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1881   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1882   SDValue CPAddr;
1883   if (RelocM == Reloc::Static)
1884     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1885   else {
1886     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1887     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1888     ARMConstantPoolValue *CPV =
1889       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1890     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1891   }
1892   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1893
1894   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1895                                PseudoSourceValue::getConstantPool(), 0,
1896                                false, false, 0);
1897   SDValue Chain = Result.getValue(1);
1898
1899   if (RelocM == Reloc::PIC_) {
1900     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1901     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1902   }
1903
1904   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1905     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1906                          PseudoSourceValue::getGOT(), 0,
1907                          false, false, 0);
1908
1909   return Result;
1910 }
1911
1912 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1913                                                     SelectionDAG &DAG) const {
1914   assert(Subtarget->isTargetELF() &&
1915          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1916   MachineFunction &MF = DAG.getMachineFunction();
1917   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1918   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1919   EVT PtrVT = getPointerTy();
1920   DebugLoc dl = Op.getDebugLoc();
1921   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1922   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1923                                                        "_GLOBAL_OFFSET_TABLE_",
1924                                                        ARMPCLabelIndex, PCAdj);
1925   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1926   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1927   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1928                                PseudoSourceValue::getConstantPool(), 0,
1929                                false, false, 0);
1930   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1931   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1932 }
1933
1934 SDValue
1935 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1936   DebugLoc dl = Op.getDebugLoc();
1937   SDValue Val = DAG.getConstant(0, MVT::i32);
1938   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1939                      Op.getOperand(1), Val);
1940 }
1941
1942 SDValue
1943 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1944   DebugLoc dl = Op.getDebugLoc();
1945   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1946                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1947 }
1948
1949 SDValue
1950 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1951                                           const ARMSubtarget *Subtarget) const {
1952   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1953   DebugLoc dl = Op.getDebugLoc();
1954   switch (IntNo) {
1955   default: return SDValue();    // Don't custom lower most intrinsics.
1956   case Intrinsic::arm_thread_pointer: {
1957     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1958     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1959   }
1960   case Intrinsic::eh_sjlj_lsda: {
1961     MachineFunction &MF = DAG.getMachineFunction();
1962     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1963     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1964     EVT PtrVT = getPointerTy();
1965     DebugLoc dl = Op.getDebugLoc();
1966     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1967     SDValue CPAddr;
1968     unsigned PCAdj = (RelocM != Reloc::PIC_)
1969       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1970     ARMConstantPoolValue *CPV =
1971       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1972                                ARMCP::CPLSDA, PCAdj);
1973     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1974     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1975     SDValue Result =
1976       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1977                   PseudoSourceValue::getConstantPool(), 0,
1978                   false, false, 0);
1979
1980     if (RelocM == Reloc::PIC_) {
1981       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1982       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1983     }
1984     return Result;
1985   }
1986   }
1987 }
1988
1989 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1990                                const ARMSubtarget *Subtarget) {
1991   DebugLoc dl = Op.getDebugLoc();
1992   SDValue Op5 = Op.getOperand(5);
1993   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1994   // v6 and v7 can both handle barriers directly, but need handled a bit
1995   // differently. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1996   // never get here.
1997   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1998   if (Subtarget->hasV7Ops())
1999     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
2000   else if (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())
2001     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
2002                        DAG.getConstant(0, MVT::i32));
2003   assert(0 && "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2004   return SDValue();
2005 }
2006
2007 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2008   MachineFunction &MF = DAG.getMachineFunction();
2009   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2010
2011   // vastart just stores the address of the VarArgsFrameIndex slot into the
2012   // memory location argument.
2013   DebugLoc dl = Op.getDebugLoc();
2014   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2015   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2016   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2017   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
2018                       false, false, 0);
2019 }
2020
2021 SDValue
2022 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2023                                         SDValue &Root, SelectionDAG &DAG,
2024                                         DebugLoc dl) const {
2025   MachineFunction &MF = DAG.getMachineFunction();
2026   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2027
2028   TargetRegisterClass *RC;
2029   if (AFI->isThumb1OnlyFunction())
2030     RC = ARM::tGPRRegisterClass;
2031   else
2032     RC = ARM::GPRRegisterClass;
2033
2034   // Transform the arguments stored in physical registers into virtual ones.
2035   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2036   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2037
2038   SDValue ArgValue2;
2039   if (NextVA.isMemLoc()) {
2040     MachineFrameInfo *MFI = MF.getFrameInfo();
2041     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2042
2043     // Create load node to retrieve arguments from the stack.
2044     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2045     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2046                             PseudoSourceValue::getFixedStack(FI), 0,
2047                             false, false, 0);
2048   } else {
2049     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2050     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2051   }
2052
2053   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2054 }
2055
2056 SDValue
2057 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2058                                         CallingConv::ID CallConv, bool isVarArg,
2059                                         const SmallVectorImpl<ISD::InputArg>
2060                                           &Ins,
2061                                         DebugLoc dl, SelectionDAG &DAG,
2062                                         SmallVectorImpl<SDValue> &InVals)
2063                                           const {
2064
2065   MachineFunction &MF = DAG.getMachineFunction();
2066   MachineFrameInfo *MFI = MF.getFrameInfo();
2067
2068   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2069
2070   // Assign locations to all of the incoming arguments.
2071   SmallVector<CCValAssign, 16> ArgLocs;
2072   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2073                  *DAG.getContext());
2074   CCInfo.AnalyzeFormalArguments(Ins,
2075                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2076                                                   isVarArg));
2077
2078   SmallVector<SDValue, 16> ArgValues;
2079
2080   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2081     CCValAssign &VA = ArgLocs[i];
2082
2083     // Arguments stored in registers.
2084     if (VA.isRegLoc()) {
2085       EVT RegVT = VA.getLocVT();
2086
2087       SDValue ArgValue;
2088       if (VA.needsCustom()) {
2089         // f64 and vector types are split up into multiple registers or
2090         // combinations of registers and stack slots.
2091         if (VA.getLocVT() == MVT::v2f64) {
2092           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2093                                                    Chain, DAG, dl);
2094           VA = ArgLocs[++i]; // skip ahead to next loc
2095           SDValue ArgValue2;
2096           if (VA.isMemLoc()) {
2097             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2098             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2099             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2100                                     PseudoSourceValue::getFixedStack(FI), 0,
2101                                     false, false, 0);
2102           } else {
2103             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2104                                              Chain, DAG, dl);
2105           }
2106           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2107           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2108                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2109           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2110                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2111         } else
2112           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2113
2114       } else {
2115         TargetRegisterClass *RC;
2116
2117         if (RegVT == MVT::f32)
2118           RC = ARM::SPRRegisterClass;
2119         else if (RegVT == MVT::f64)
2120           RC = ARM::DPRRegisterClass;
2121         else if (RegVT == MVT::v2f64)
2122           RC = ARM::QPRRegisterClass;
2123         else if (RegVT == MVT::i32)
2124           RC = (AFI->isThumb1OnlyFunction() ?
2125                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2126         else
2127           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2128
2129         // Transform the arguments in physical registers into virtual ones.
2130         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2131         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2132       }
2133
2134       // If this is an 8 or 16-bit value, it is really passed promoted
2135       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2136       // truncate to the right size.
2137       switch (VA.getLocInfo()) {
2138       default: llvm_unreachable("Unknown loc info!");
2139       case CCValAssign::Full: break;
2140       case CCValAssign::BCvt:
2141         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2142         break;
2143       case CCValAssign::SExt:
2144         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2145                                DAG.getValueType(VA.getValVT()));
2146         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2147         break;
2148       case CCValAssign::ZExt:
2149         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2150                                DAG.getValueType(VA.getValVT()));
2151         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2152         break;
2153       }
2154
2155       InVals.push_back(ArgValue);
2156
2157     } else { // VA.isRegLoc()
2158
2159       // sanity check
2160       assert(VA.isMemLoc());
2161       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2162
2163       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2164       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2165
2166       // Create load nodes to retrieve arguments from the stack.
2167       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2168       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2169                                    PseudoSourceValue::getFixedStack(FI), 0,
2170                                    false, false, 0));
2171     }
2172   }
2173
2174   // varargs
2175   if (isVarArg) {
2176     static const unsigned GPRArgRegs[] = {
2177       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2178     };
2179
2180     unsigned NumGPRs = CCInfo.getFirstUnallocated
2181       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2182
2183     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2184     unsigned VARegSize = (4 - NumGPRs) * 4;
2185     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2186     unsigned ArgOffset = CCInfo.getNextStackOffset();
2187     if (VARegSaveSize) {
2188       // If this function is vararg, store any remaining integer argument regs
2189       // to their spots on the stack so that they may be loaded by deferencing
2190       // the result of va_next.
2191       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2192       AFI->setVarArgsFrameIndex(
2193         MFI->CreateFixedObject(VARegSaveSize,
2194                                ArgOffset + VARegSaveSize - VARegSize,
2195                                true));
2196       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2197                                       getPointerTy());
2198
2199       SmallVector<SDValue, 4> MemOps;
2200       for (; NumGPRs < 4; ++NumGPRs) {
2201         TargetRegisterClass *RC;
2202         if (AFI->isThumb1OnlyFunction())
2203           RC = ARM::tGPRRegisterClass;
2204         else
2205           RC = ARM::GPRRegisterClass;
2206
2207         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2208         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2209         SDValue Store =
2210           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2211                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2212                0, false, false, 0);
2213         MemOps.push_back(Store);
2214         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2215                           DAG.getConstant(4, getPointerTy()));
2216       }
2217       if (!MemOps.empty())
2218         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2219                             &MemOps[0], MemOps.size());
2220     } else
2221       // This will point to the next argument passed via stack.
2222       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2223   }
2224
2225   return Chain;
2226 }
2227
2228 /// isFloatingPointZero - Return true if this is +0.0.
2229 static bool isFloatingPointZero(SDValue Op) {
2230   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2231     return CFP->getValueAPF().isPosZero();
2232   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2233     // Maybe this has already been legalized into the constant pool?
2234     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2235       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2236       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2237         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2238           return CFP->getValueAPF().isPosZero();
2239     }
2240   }
2241   return false;
2242 }
2243
2244 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2245 /// the given operands.
2246 SDValue
2247 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2248                              SDValue &ARMcc, SelectionDAG &DAG,
2249                              DebugLoc dl) const {
2250   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2251     unsigned C = RHSC->getZExtValue();
2252     if (!isLegalICmpImmediate(C)) {
2253       // Constant does not fit, try adjusting it by one?
2254       switch (CC) {
2255       default: break;
2256       case ISD::SETLT:
2257       case ISD::SETGE:
2258         if (isLegalICmpImmediate(C-1)) {
2259           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2260           RHS = DAG.getConstant(C-1, MVT::i32);
2261         }
2262         break;
2263       case ISD::SETULT:
2264       case ISD::SETUGE:
2265         if (C > 0 && isLegalICmpImmediate(C-1)) {
2266           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2267           RHS = DAG.getConstant(C-1, MVT::i32);
2268         }
2269         break;
2270       case ISD::SETLE:
2271       case ISD::SETGT:
2272         if (isLegalICmpImmediate(C+1)) {
2273           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2274           RHS = DAG.getConstant(C+1, MVT::i32);
2275         }
2276         break;
2277       case ISD::SETULE:
2278       case ISD::SETUGT:
2279         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2280           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2281           RHS = DAG.getConstant(C+1, MVT::i32);
2282         }
2283         break;
2284       }
2285     }
2286   }
2287
2288   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2289   ARMISD::NodeType CompareType;
2290   switch (CondCode) {
2291   default:
2292     CompareType = ARMISD::CMP;
2293     break;
2294   case ARMCC::EQ:
2295   case ARMCC::NE:
2296     // Uses only Z Flag
2297     CompareType = ARMISD::CMPZ;
2298     break;
2299   }
2300   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2301   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2302 }
2303
2304 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2305 SDValue
2306 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2307                              DebugLoc dl) const {
2308   SDValue Cmp;
2309   if (!isFloatingPointZero(RHS))
2310     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2311   else
2312     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2313   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2314 }
2315
2316 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2317   EVT VT = Op.getValueType();
2318   SDValue LHS = Op.getOperand(0);
2319   SDValue RHS = Op.getOperand(1);
2320   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2321   SDValue TrueVal = Op.getOperand(2);
2322   SDValue FalseVal = Op.getOperand(3);
2323   DebugLoc dl = Op.getDebugLoc();
2324
2325   if (LHS.getValueType() == MVT::i32) {
2326     SDValue ARMcc;
2327     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2328     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2329     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2330   }
2331
2332   ARMCC::CondCodes CondCode, CondCode2;
2333   FPCCToARMCC(CC, CondCode, CondCode2);
2334
2335   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2336   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2337   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2338   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2339                                ARMcc, CCR, Cmp);
2340   if (CondCode2 != ARMCC::AL) {
2341     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2342     // FIXME: Needs another CMP because flag can have but one use.
2343     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2344     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2345                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2346   }
2347   return Result;
2348 }
2349
2350 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2351 /// to morph to an integer compare sequence.
2352 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2353                            const ARMSubtarget *Subtarget) {
2354   SDNode *N = Op.getNode();
2355   if (!N->hasOneUse())
2356     // Otherwise it requires moving the value from fp to integer registers.
2357     return false;
2358   if (!N->getNumValues())
2359     return false;
2360   EVT VT = Op.getValueType();
2361   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2362     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2363     // vmrs are very slow, e.g. cortex-a8.
2364     return false;
2365
2366   if (isFloatingPointZero(Op)) {
2367     SeenZero = true;
2368     return true;
2369   }
2370   return ISD::isNormalLoad(N);
2371 }
2372
2373 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2374   if (isFloatingPointZero(Op))
2375     return DAG.getConstant(0, MVT::i32);
2376
2377   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2378     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2379                        Ld->getChain(), Ld->getBasePtr(),
2380                        Ld->getSrcValue(), Ld->getSrcValueOffset(),
2381                        Ld->isVolatile(), Ld->isNonTemporal(),
2382                        Ld->getAlignment());
2383
2384   llvm_unreachable("Unknown VFP cmp argument!");
2385 }
2386
2387 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2388                            SDValue &RetVal1, SDValue &RetVal2) {
2389   if (isFloatingPointZero(Op)) {
2390     RetVal1 = DAG.getConstant(0, MVT::i32);
2391     RetVal2 = DAG.getConstant(0, MVT::i32);
2392     return;
2393   }
2394
2395   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2396     SDValue Ptr = Ld->getBasePtr();
2397     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2398                           Ld->getChain(), Ptr,
2399                           Ld->getSrcValue(), Ld->getSrcValueOffset(),
2400                           Ld->isVolatile(), Ld->isNonTemporal(),
2401                           Ld->getAlignment());
2402
2403     EVT PtrType = Ptr.getValueType();
2404     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2405     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2406                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2407     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2408                           Ld->getChain(), NewPtr,
2409                           Ld->getSrcValue(), Ld->getSrcValueOffset() + 4,
2410                           Ld->isVolatile(), Ld->isNonTemporal(),
2411                           NewAlign);
2412     return;
2413   }
2414
2415   llvm_unreachable("Unknown VFP cmp argument!");
2416 }
2417
2418 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2419 /// f32 and even f64 comparisons to integer ones.
2420 SDValue
2421 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2422   SDValue Chain = Op.getOperand(0);
2423   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2424   SDValue LHS = Op.getOperand(2);
2425   SDValue RHS = Op.getOperand(3);
2426   SDValue Dest = Op.getOperand(4);
2427   DebugLoc dl = Op.getDebugLoc();
2428
2429   bool SeenZero = false;
2430   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2431       canChangeToInt(RHS, SeenZero, Subtarget) &&
2432       // If one of the operand is zero, it's safe to ignore the NaN case since
2433       // we only care about equality comparisons.
2434       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2435     // If unsafe fp math optimization is enabled and there are no othter uses of
2436     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2437     // to an integer comparison.
2438     if (CC == ISD::SETOEQ)
2439       CC = ISD::SETEQ;
2440     else if (CC == ISD::SETUNE)
2441       CC = ISD::SETNE;
2442
2443     SDValue ARMcc;
2444     if (LHS.getValueType() == MVT::f32) {
2445       LHS = bitcastf32Toi32(LHS, DAG);
2446       RHS = bitcastf32Toi32(RHS, DAG);
2447       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2448       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2449       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2450                          Chain, Dest, ARMcc, CCR, Cmp);
2451     }
2452
2453     SDValue LHS1, LHS2;
2454     SDValue RHS1, RHS2;
2455     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2456     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2457     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2458     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2459     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2460     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2461     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2462   }
2463
2464   return SDValue();
2465 }
2466
2467 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2468   SDValue Chain = Op.getOperand(0);
2469   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2470   SDValue LHS = Op.getOperand(2);
2471   SDValue RHS = Op.getOperand(3);
2472   SDValue Dest = Op.getOperand(4);
2473   DebugLoc dl = Op.getDebugLoc();
2474
2475   if (LHS.getValueType() == MVT::i32) {
2476     SDValue ARMcc;
2477     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2478     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2479     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2480                        Chain, Dest, ARMcc, CCR, Cmp);
2481   }
2482
2483   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2484
2485   if (UnsafeFPMath &&
2486       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2487        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2488     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2489     if (Result.getNode())
2490       return Result;
2491   }
2492
2493   ARMCC::CondCodes CondCode, CondCode2;
2494   FPCCToARMCC(CC, CondCode, CondCode2);
2495
2496   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2497   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2498   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2499   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2500   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2501   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2502   if (CondCode2 != ARMCC::AL) {
2503     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2504     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2505     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2506   }
2507   return Res;
2508 }
2509
2510 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2511   SDValue Chain = Op.getOperand(0);
2512   SDValue Table = Op.getOperand(1);
2513   SDValue Index = Op.getOperand(2);
2514   DebugLoc dl = Op.getDebugLoc();
2515
2516   EVT PTy = getPointerTy();
2517   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2518   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2519   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2520   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2521   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2522   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2523   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2524   if (Subtarget->isThumb2()) {
2525     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2526     // which does another jump to the destination. This also makes it easier
2527     // to translate it to TBB / TBH later.
2528     // FIXME: This might not work if the function is extremely large.
2529     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2530                        Addr, Op.getOperand(2), JTI, UId);
2531   }
2532   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2533     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2534                        PseudoSourceValue::getJumpTable(), 0,
2535                        false, false, 0);
2536     Chain = Addr.getValue(1);
2537     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2538     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2539   } else {
2540     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2541                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2542     Chain = Addr.getValue(1);
2543     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2544   }
2545 }
2546
2547 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2548   DebugLoc dl = Op.getDebugLoc();
2549   unsigned Opc;
2550
2551   switch (Op.getOpcode()) {
2552   default:
2553     assert(0 && "Invalid opcode!");
2554   case ISD::FP_TO_SINT:
2555     Opc = ARMISD::FTOSI;
2556     break;
2557   case ISD::FP_TO_UINT:
2558     Opc = ARMISD::FTOUI;
2559     break;
2560   }
2561   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2562   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2563 }
2564
2565 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2566   EVT VT = Op.getValueType();
2567   DebugLoc dl = Op.getDebugLoc();
2568   unsigned Opc;
2569
2570   switch (Op.getOpcode()) {
2571   default:
2572     assert(0 && "Invalid opcode!");
2573   case ISD::SINT_TO_FP:
2574     Opc = ARMISD::SITOF;
2575     break;
2576   case ISD::UINT_TO_FP:
2577     Opc = ARMISD::UITOF;
2578     break;
2579   }
2580
2581   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2582   return DAG.getNode(Opc, dl, VT, Op);
2583 }
2584
2585 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2586   // Implement fcopysign with a fabs and a conditional fneg.
2587   SDValue Tmp0 = Op.getOperand(0);
2588   SDValue Tmp1 = Op.getOperand(1);
2589   DebugLoc dl = Op.getDebugLoc();
2590   EVT VT = Op.getValueType();
2591   EVT SrcVT = Tmp1.getValueType();
2592   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2593   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2594   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2595   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2596   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2597   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2598 }
2599
2600 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2601   MachineFunction &MF = DAG.getMachineFunction();
2602   MachineFrameInfo *MFI = MF.getFrameInfo();
2603   MFI->setReturnAddressIsTaken(true);
2604
2605   EVT VT = Op.getValueType();
2606   DebugLoc dl = Op.getDebugLoc();
2607   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2608   if (Depth) {
2609     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2610     SDValue Offset = DAG.getConstant(4, MVT::i32);
2611     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2612                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2613                        NULL, 0, false, false, 0);
2614   }
2615
2616   // Return LR, which contains the return address. Mark it an implicit live-in.
2617   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
2618   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2619 }
2620
2621 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2622   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2623   MFI->setFrameAddressIsTaken(true);
2624
2625   EVT VT = Op.getValueType();
2626   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2627   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2628   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2629     ? ARM::R7 : ARM::R11;
2630   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2631   while (Depth--)
2632     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2633                             false, false, 0);
2634   return FrameAddr;
2635 }
2636
2637 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2638 /// expand a bit convert where either the source or destination type is i64 to
2639 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2640 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2641 /// vectors), since the legalizer won't know what to do with that.
2642 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2643   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2644   DebugLoc dl = N->getDebugLoc();
2645   SDValue Op = N->getOperand(0);
2646
2647   // This function is only supposed to be called for i64 types, either as the
2648   // source or destination of the bit convert.
2649   EVT SrcVT = Op.getValueType();
2650   EVT DstVT = N->getValueType(0);
2651   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2652          "ExpandBIT_CONVERT called for non-i64 type");
2653
2654   // Turn i64->f64 into VMOVDRR.
2655   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2656     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2657                              DAG.getConstant(0, MVT::i32));
2658     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2659                              DAG.getConstant(1, MVT::i32));
2660     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2661                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2662   }
2663
2664   // Turn f64->i64 into VMOVRRD.
2665   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2666     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2667                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2668     // Merge the pieces into a single i64 value.
2669     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2670   }
2671
2672   return SDValue();
2673 }
2674
2675 /// getZeroVector - Returns a vector of specified type with all zero elements.
2676 /// Zero vectors are used to represent vector negation and in those cases
2677 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2678 /// not support i64 elements, so sometimes the zero vectors will need to be
2679 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2680 /// zero vector.
2681 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2682   assert(VT.isVector() && "Expected a vector type");
2683   // The canonical modified immediate encoding of a zero vector is....0!
2684   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2685   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2686   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2687   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2688 }
2689
2690 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2691 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2692 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2693                                                 SelectionDAG &DAG) const {
2694   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2695   EVT VT = Op.getValueType();
2696   unsigned VTBits = VT.getSizeInBits();
2697   DebugLoc dl = Op.getDebugLoc();
2698   SDValue ShOpLo = Op.getOperand(0);
2699   SDValue ShOpHi = Op.getOperand(1);
2700   SDValue ShAmt  = Op.getOperand(2);
2701   SDValue ARMcc;
2702   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2703
2704   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2705
2706   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2707                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2708   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2709   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2710                                    DAG.getConstant(VTBits, MVT::i32));
2711   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2712   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2713   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2714
2715   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2716   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2717                           ARMcc, DAG, dl);
2718   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2719   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2720                            CCR, Cmp);
2721
2722   SDValue Ops[2] = { Lo, Hi };
2723   return DAG.getMergeValues(Ops, 2, dl);
2724 }
2725
2726 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2727 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2728 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2729                                                SelectionDAG &DAG) const {
2730   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2731   EVT VT = Op.getValueType();
2732   unsigned VTBits = VT.getSizeInBits();
2733   DebugLoc dl = Op.getDebugLoc();
2734   SDValue ShOpLo = Op.getOperand(0);
2735   SDValue ShOpHi = Op.getOperand(1);
2736   SDValue ShAmt  = Op.getOperand(2);
2737   SDValue ARMcc;
2738
2739   assert(Op.getOpcode() == ISD::SHL_PARTS);
2740   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2741                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2742   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2743   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2744                                    DAG.getConstant(VTBits, MVT::i32));
2745   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2746   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2747
2748   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2749   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2750   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2751                           ARMcc, DAG, dl);
2752   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2753   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2754                            CCR, Cmp);
2755
2756   SDValue Ops[2] = { Lo, Hi };
2757   return DAG.getMergeValues(Ops, 2, dl);
2758 }
2759
2760 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
2761                                             SelectionDAG &DAG) const {
2762   // The rounding mode is in bits 23:22 of the FPSCR.
2763   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
2764   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
2765   // so that the shift + and get folded into a bitfield extract.
2766   DebugLoc dl = Op.getDebugLoc();
2767   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
2768                               DAG.getConstant(Intrinsic::arm_get_fpscr,
2769                                               MVT::i32));
2770   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
2771                                   DAG.getConstant(1U << 22, MVT::i32));
2772   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
2773                               DAG.getConstant(22, MVT::i32));
2774   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
2775                      DAG.getConstant(3, MVT::i32));
2776 }
2777
2778 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2779                          const ARMSubtarget *ST) {
2780   EVT VT = N->getValueType(0);
2781   DebugLoc dl = N->getDebugLoc();
2782
2783   if (!ST->hasV6T2Ops())
2784     return SDValue();
2785
2786   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2787   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2788 }
2789
2790 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2791                           const ARMSubtarget *ST) {
2792   EVT VT = N->getValueType(0);
2793   DebugLoc dl = N->getDebugLoc();
2794
2795   // Lower vector shifts on NEON to use VSHL.
2796   if (VT.isVector()) {
2797     assert(ST->hasNEON() && "unexpected vector shift");
2798
2799     // Left shifts translate directly to the vshiftu intrinsic.
2800     if (N->getOpcode() == ISD::SHL)
2801       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2802                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2803                          N->getOperand(0), N->getOperand(1));
2804
2805     assert((N->getOpcode() == ISD::SRA ||
2806             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2807
2808     // NEON uses the same intrinsics for both left and right shifts.  For
2809     // right shifts, the shift amounts are negative, so negate the vector of
2810     // shift amounts.
2811     EVT ShiftVT = N->getOperand(1).getValueType();
2812     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2813                                        getZeroVector(ShiftVT, DAG, dl),
2814                                        N->getOperand(1));
2815     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2816                                Intrinsic::arm_neon_vshifts :
2817                                Intrinsic::arm_neon_vshiftu);
2818     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2819                        DAG.getConstant(vshiftInt, MVT::i32),
2820                        N->getOperand(0), NegatedCount);
2821   }
2822
2823   // We can get here for a node like i32 = ISD::SHL i32, i64
2824   if (VT != MVT::i64)
2825     return SDValue();
2826
2827   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2828          "Unknown shift to lower!");
2829
2830   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2831   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2832       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2833     return SDValue();
2834
2835   // If we are in thumb mode, we don't have RRX.
2836   if (ST->isThumb1Only()) return SDValue();
2837
2838   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2839   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2840                            DAG.getConstant(0, MVT::i32));
2841   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2842                            DAG.getConstant(1, MVT::i32));
2843
2844   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2845   // captures the result into a carry flag.
2846   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2847   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2848
2849   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2850   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2851
2852   // Merge the pieces into a single i64 value.
2853  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2854 }
2855
2856 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2857   SDValue TmpOp0, TmpOp1;
2858   bool Invert = false;
2859   bool Swap = false;
2860   unsigned Opc = 0;
2861
2862   SDValue Op0 = Op.getOperand(0);
2863   SDValue Op1 = Op.getOperand(1);
2864   SDValue CC = Op.getOperand(2);
2865   EVT VT = Op.getValueType();
2866   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2867   DebugLoc dl = Op.getDebugLoc();
2868
2869   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2870     switch (SetCCOpcode) {
2871     default: llvm_unreachable("Illegal FP comparison"); break;
2872     case ISD::SETUNE:
2873     case ISD::SETNE:  Invert = true; // Fallthrough
2874     case ISD::SETOEQ:
2875     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2876     case ISD::SETOLT:
2877     case ISD::SETLT: Swap = true; // Fallthrough
2878     case ISD::SETOGT:
2879     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2880     case ISD::SETOLE:
2881     case ISD::SETLE:  Swap = true; // Fallthrough
2882     case ISD::SETOGE:
2883     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2884     case ISD::SETUGE: Swap = true; // Fallthrough
2885     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2886     case ISD::SETUGT: Swap = true; // Fallthrough
2887     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2888     case ISD::SETUEQ: Invert = true; // Fallthrough
2889     case ISD::SETONE:
2890       // Expand this to (OLT | OGT).
2891       TmpOp0 = Op0;
2892       TmpOp1 = Op1;
2893       Opc = ISD::OR;
2894       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2895       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2896       break;
2897     case ISD::SETUO: Invert = true; // Fallthrough
2898     case ISD::SETO:
2899       // Expand this to (OLT | OGE).
2900       TmpOp0 = Op0;
2901       TmpOp1 = Op1;
2902       Opc = ISD::OR;
2903       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2904       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2905       break;
2906     }
2907   } else {
2908     // Integer comparisons.
2909     switch (SetCCOpcode) {
2910     default: llvm_unreachable("Illegal integer comparison"); break;
2911     case ISD::SETNE:  Invert = true;
2912     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2913     case ISD::SETLT:  Swap = true;
2914     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2915     case ISD::SETLE:  Swap = true;
2916     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2917     case ISD::SETULT: Swap = true;
2918     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2919     case ISD::SETULE: Swap = true;
2920     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2921     }
2922
2923     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2924     if (Opc == ARMISD::VCEQ) {
2925
2926       SDValue AndOp;
2927       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2928         AndOp = Op0;
2929       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2930         AndOp = Op1;
2931
2932       // Ignore bitconvert.
2933       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2934         AndOp = AndOp.getOperand(0);
2935
2936       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2937         Opc = ARMISD::VTST;
2938         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2939         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2940         Invert = !Invert;
2941       }
2942     }
2943   }
2944
2945   if (Swap)
2946     std::swap(Op0, Op1);
2947
2948   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2949
2950   if (Invert)
2951     Result = DAG.getNOT(dl, Result, VT);
2952
2953   return Result;
2954 }
2955
2956 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2957 /// valid vector constant for a NEON instruction with a "modified immediate"
2958 /// operand (e.g., VMOV).  If so, return the encoded value.
2959 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2960                                  unsigned SplatBitSize, SelectionDAG &DAG,
2961                                  EVT &VT, bool is128Bits, bool isVMOV) {
2962   unsigned OpCmode, Imm;
2963
2964   // SplatBitSize is set to the smallest size that splats the vector, so a
2965   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2966   // immediate instructions others than VMOV do not support the 8-bit encoding
2967   // of a zero vector, and the default encoding of zero is supposed to be the
2968   // 32-bit version.
2969   if (SplatBits == 0)
2970     SplatBitSize = 32;
2971
2972   switch (SplatBitSize) {
2973   case 8:
2974     if (!isVMOV)
2975       return SDValue();
2976     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2977     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2978     OpCmode = 0xe;
2979     Imm = SplatBits;
2980     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
2981     break;
2982
2983   case 16:
2984     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2985     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
2986     if ((SplatBits & ~0xff) == 0) {
2987       // Value = 0x00nn: Op=x, Cmode=100x.
2988       OpCmode = 0x8;
2989       Imm = SplatBits;
2990       break;
2991     }
2992     if ((SplatBits & ~0xff00) == 0) {
2993       // Value = 0xnn00: Op=x, Cmode=101x.
2994       OpCmode = 0xa;
2995       Imm = SplatBits >> 8;
2996       break;
2997     }
2998     return SDValue();
2999
3000   case 32:
3001     // NEON's 32-bit VMOV supports splat values where:
3002     // * only one byte is nonzero, or
3003     // * the least significant byte is 0xff and the second byte is nonzero, or
3004     // * the least significant 2 bytes are 0xff and the third is nonzero.
3005     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
3006     if ((SplatBits & ~0xff) == 0) {
3007       // Value = 0x000000nn: Op=x, Cmode=000x.
3008       OpCmode = 0;
3009       Imm = SplatBits;
3010       break;
3011     }
3012     if ((SplatBits & ~0xff00) == 0) {
3013       // Value = 0x0000nn00: Op=x, Cmode=001x.
3014       OpCmode = 0x2;
3015       Imm = SplatBits >> 8;
3016       break;
3017     }
3018     if ((SplatBits & ~0xff0000) == 0) {
3019       // Value = 0x00nn0000: Op=x, Cmode=010x.
3020       OpCmode = 0x4;
3021       Imm = SplatBits >> 16;
3022       break;
3023     }
3024     if ((SplatBits & ~0xff000000) == 0) {
3025       // Value = 0xnn000000: Op=x, Cmode=011x.
3026       OpCmode = 0x6;
3027       Imm = SplatBits >> 24;
3028       break;
3029     }
3030
3031     if ((SplatBits & ~0xffff) == 0 &&
3032         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3033       // Value = 0x0000nnff: Op=x, Cmode=1100.
3034       OpCmode = 0xc;
3035       Imm = SplatBits >> 8;
3036       SplatBits |= 0xff;
3037       break;
3038     }
3039
3040     if ((SplatBits & ~0xffffff) == 0 &&
3041         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3042       // Value = 0x00nnffff: Op=x, Cmode=1101.
3043       OpCmode = 0xd;
3044       Imm = SplatBits >> 16;
3045       SplatBits |= 0xffff;
3046       break;
3047     }
3048
3049     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3050     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3051     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3052     // and fall through here to test for a valid 64-bit splat.  But, then the
3053     // caller would also need to check and handle the change in size.
3054     return SDValue();
3055
3056   case 64: {
3057     if (!isVMOV)
3058       return SDValue();
3059     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3060     uint64_t BitMask = 0xff;
3061     uint64_t Val = 0;
3062     unsigned ImmMask = 1;
3063     Imm = 0;
3064     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3065       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3066         Val |= BitMask;
3067         Imm |= ImmMask;
3068       } else if ((SplatBits & BitMask) != 0) {
3069         return SDValue();
3070       }
3071       BitMask <<= 8;
3072       ImmMask <<= 1;
3073     }
3074     // Op=1, Cmode=1110.
3075     OpCmode = 0x1e;
3076     SplatBits = Val;
3077     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3078     break;
3079   }
3080
3081   default:
3082     llvm_unreachable("unexpected size for isNEONModifiedImm");
3083     return SDValue();
3084   }
3085
3086   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3087   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3088 }
3089
3090 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3091                        bool &ReverseVEXT, unsigned &Imm) {
3092   unsigned NumElts = VT.getVectorNumElements();
3093   ReverseVEXT = false;
3094   Imm = M[0];
3095
3096   // If this is a VEXT shuffle, the immediate value is the index of the first
3097   // element.  The other shuffle indices must be the successive elements after
3098   // the first one.
3099   unsigned ExpectedElt = Imm;
3100   for (unsigned i = 1; i < NumElts; ++i) {
3101     // Increment the expected index.  If it wraps around, it may still be
3102     // a VEXT but the source vectors must be swapped.
3103     ExpectedElt += 1;
3104     if (ExpectedElt == NumElts * 2) {
3105       ExpectedElt = 0;
3106       ReverseVEXT = true;
3107     }
3108
3109     if (ExpectedElt != static_cast<unsigned>(M[i]))
3110       return false;
3111   }
3112
3113   // Adjust the index value if the source operands will be swapped.
3114   if (ReverseVEXT)
3115     Imm -= NumElts;
3116
3117   return true;
3118 }
3119
3120 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3121 /// instruction with the specified blocksize.  (The order of the elements
3122 /// within each block of the vector is reversed.)
3123 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3124                        unsigned BlockSize) {
3125   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3126          "Only possible block sizes for VREV are: 16, 32, 64");
3127
3128   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3129   if (EltSz == 64)
3130     return false;
3131
3132   unsigned NumElts = VT.getVectorNumElements();
3133   unsigned BlockElts = M[0] + 1;
3134
3135   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3136     return false;
3137
3138   for (unsigned i = 0; i < NumElts; ++i) {
3139     if ((unsigned) M[i] !=
3140         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3141       return false;
3142   }
3143
3144   return true;
3145 }
3146
3147 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3148                        unsigned &WhichResult) {
3149   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3150   if (EltSz == 64)
3151     return false;
3152
3153   unsigned NumElts = VT.getVectorNumElements();
3154   WhichResult = (M[0] == 0 ? 0 : 1);
3155   for (unsigned i = 0; i < NumElts; i += 2) {
3156     if ((unsigned) M[i] != i + WhichResult ||
3157         (unsigned) M[i+1] != i + NumElts + WhichResult)
3158       return false;
3159   }
3160   return true;
3161 }
3162
3163 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3164 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3165 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3166 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3167                                 unsigned &WhichResult) {
3168   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3169   if (EltSz == 64)
3170     return false;
3171
3172   unsigned NumElts = VT.getVectorNumElements();
3173   WhichResult = (M[0] == 0 ? 0 : 1);
3174   for (unsigned i = 0; i < NumElts; i += 2) {
3175     if ((unsigned) M[i] != i + WhichResult ||
3176         (unsigned) M[i+1] != i + WhichResult)
3177       return false;
3178   }
3179   return true;
3180 }
3181
3182 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3183                        unsigned &WhichResult) {
3184   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3185   if (EltSz == 64)
3186     return false;
3187
3188   unsigned NumElts = VT.getVectorNumElements();
3189   WhichResult = (M[0] == 0 ? 0 : 1);
3190   for (unsigned i = 0; i != NumElts; ++i) {
3191     if ((unsigned) M[i] != 2 * i + WhichResult)
3192       return false;
3193   }
3194
3195   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3196   if (VT.is64BitVector() && EltSz == 32)
3197     return false;
3198
3199   return true;
3200 }
3201
3202 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3203 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3204 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3205 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3206                                 unsigned &WhichResult) {
3207   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3208   if (EltSz == 64)
3209     return false;
3210
3211   unsigned Half = VT.getVectorNumElements() / 2;
3212   WhichResult = (M[0] == 0 ? 0 : 1);
3213   for (unsigned j = 0; j != 2; ++j) {
3214     unsigned Idx = WhichResult;
3215     for (unsigned i = 0; i != Half; ++i) {
3216       if ((unsigned) M[i + j * Half] != Idx)
3217         return false;
3218       Idx += 2;
3219     }
3220   }
3221
3222   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3223   if (VT.is64BitVector() && EltSz == 32)
3224     return false;
3225
3226   return true;
3227 }
3228
3229 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3230                        unsigned &WhichResult) {
3231   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3232   if (EltSz == 64)
3233     return false;
3234
3235   unsigned NumElts = VT.getVectorNumElements();
3236   WhichResult = (M[0] == 0 ? 0 : 1);
3237   unsigned Idx = WhichResult * NumElts / 2;
3238   for (unsigned i = 0; i != NumElts; i += 2) {
3239     if ((unsigned) M[i] != Idx ||
3240         (unsigned) M[i+1] != Idx + NumElts)
3241       return false;
3242     Idx += 1;
3243   }
3244
3245   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3246   if (VT.is64BitVector() && EltSz == 32)
3247     return false;
3248
3249   return true;
3250 }
3251
3252 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3253 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3254 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3255 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3256                                 unsigned &WhichResult) {
3257   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3258   if (EltSz == 64)
3259     return false;
3260
3261   unsigned NumElts = VT.getVectorNumElements();
3262   WhichResult = (M[0] == 0 ? 0 : 1);
3263   unsigned Idx = WhichResult * NumElts / 2;
3264   for (unsigned i = 0; i != NumElts; i += 2) {
3265     if ((unsigned) M[i] != Idx ||
3266         (unsigned) M[i+1] != Idx)
3267       return false;
3268     Idx += 1;
3269   }
3270
3271   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3272   if (VT.is64BitVector() && EltSz == 32)
3273     return false;
3274
3275   return true;
3276 }
3277
3278 // If N is an integer constant that can be moved into a register in one
3279 // instruction, return an SDValue of such a constant (will become a MOV
3280 // instruction).  Otherwise return null.
3281 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3282                                      const ARMSubtarget *ST, DebugLoc dl) {
3283   uint64_t Val;
3284   if (!isa<ConstantSDNode>(N))
3285     return SDValue();
3286   Val = cast<ConstantSDNode>(N)->getZExtValue();
3287
3288   if (ST->isThumb1Only()) {
3289     if (Val <= 255 || ~Val <= 255)
3290       return DAG.getConstant(Val, MVT::i32);
3291   } else {
3292     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3293       return DAG.getConstant(Val, MVT::i32);
3294   }
3295   return SDValue();
3296 }
3297
3298 // If this is a case we can't handle, return null and let the default
3299 // expansion code take care of it.
3300 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3301                                  const ARMSubtarget *ST) {
3302   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3303   DebugLoc dl = Op.getDebugLoc();
3304   EVT VT = Op.getValueType();
3305
3306   APInt SplatBits, SplatUndef;
3307   unsigned SplatBitSize;
3308   bool HasAnyUndefs;
3309   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3310     if (SplatBitSize <= 64) {
3311       // Check if an immediate VMOV works.
3312       EVT VmovVT;
3313       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3314                                       SplatUndef.getZExtValue(), SplatBitSize,
3315                                       DAG, VmovVT, VT.is128BitVector(), true);
3316       if (Val.getNode()) {
3317         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3318         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3319       }
3320
3321       // Try an immediate VMVN.
3322       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3323                              ((1LL << SplatBitSize) - 1));
3324       Val = isNEONModifiedImm(NegatedImm,
3325                                       SplatUndef.getZExtValue(), SplatBitSize,
3326                                       DAG, VmovVT, VT.is128BitVector(), false);
3327       if (Val.getNode()) {
3328         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3329         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3330       }
3331     }
3332   }
3333
3334   // Scan through the operands to see if only one value is used.
3335   unsigned NumElts = VT.getVectorNumElements();
3336   bool isOnlyLowElement = true;
3337   bool usesOnlyOneValue = true;
3338   bool isConstant = true;
3339   SDValue Value;
3340   for (unsigned i = 0; i < NumElts; ++i) {
3341     SDValue V = Op.getOperand(i);
3342     if (V.getOpcode() == ISD::UNDEF)
3343       continue;
3344     if (i > 0)
3345       isOnlyLowElement = false;
3346     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3347       isConstant = false;
3348
3349     if (!Value.getNode())
3350       Value = V;
3351     else if (V != Value)
3352       usesOnlyOneValue = false;
3353   }
3354
3355   if (!Value.getNode())
3356     return DAG.getUNDEF(VT);
3357
3358   if (isOnlyLowElement)
3359     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3360
3361   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3362
3363   if (EnableARMVDUPsplat) {
3364     // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3365     // i32 and try again.
3366     if (usesOnlyOneValue && EltSize <= 32) {
3367       if (!isConstant)
3368         return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3369       if (VT.getVectorElementType().isFloatingPoint()) {
3370         SmallVector<SDValue, 8> Ops;
3371         for (unsigned i = 0; i < NumElts; ++i)
3372           Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
3373                                     Op.getOperand(i)));
3374         SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, &Ops[0],
3375                                   NumElts);
3376         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3377                            LowerBUILD_VECTOR(Val, DAG, ST));
3378       }
3379       SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3380       if (Val.getNode())
3381         return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3382     }
3383   }
3384
3385   // If all elements are constants and the case above didn't get hit, fall back
3386   // to the default expansion, which will generate a load from the constant
3387   // pool.
3388   if (isConstant)
3389     return SDValue();
3390
3391   if (!EnableARMVDUPsplat) {
3392     // Use VDUP for non-constant splats.
3393     if (usesOnlyOneValue && EltSize <= 32)
3394       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3395   }
3396
3397   // Vectors with 32- or 64-bit elements can be built by directly assigning
3398   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3399   // will be legalized.
3400   if (EltSize >= 32) {
3401     // Do the expansion with floating-point types, since that is what the VFP
3402     // registers are defined to use, and since i64 is not legal.
3403     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3404     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3405     SmallVector<SDValue, 8> Ops;
3406     for (unsigned i = 0; i < NumElts; ++i)
3407       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3408     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3409     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3410   }
3411
3412   return SDValue();
3413 }
3414
3415 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3416 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3417 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3418 /// are assumed to be legal.
3419 bool
3420 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3421                                       EVT VT) const {
3422   if (VT.getVectorNumElements() == 4 &&
3423       (VT.is128BitVector() || VT.is64BitVector())) {
3424     unsigned PFIndexes[4];
3425     for (unsigned i = 0; i != 4; ++i) {
3426       if (M[i] < 0)
3427         PFIndexes[i] = 8;
3428       else
3429         PFIndexes[i] = M[i];
3430     }
3431
3432     // Compute the index in the perfect shuffle table.
3433     unsigned PFTableIndex =
3434       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3435     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3436     unsigned Cost = (PFEntry >> 30);
3437
3438     if (Cost <= 4)
3439       return true;
3440   }
3441
3442   bool ReverseVEXT;
3443   unsigned Imm, WhichResult;
3444
3445   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3446   return (EltSize >= 32 ||
3447           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3448           isVREVMask(M, VT, 64) ||
3449           isVREVMask(M, VT, 32) ||
3450           isVREVMask(M, VT, 16) ||
3451           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3452           isVTRNMask(M, VT, WhichResult) ||
3453           isVUZPMask(M, VT, WhichResult) ||
3454           isVZIPMask(M, VT, WhichResult) ||
3455           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3456           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3457           isVZIP_v_undef_Mask(M, VT, WhichResult));
3458 }
3459
3460 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3461 /// the specified operations to build the shuffle.
3462 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3463                                       SDValue RHS, SelectionDAG &DAG,
3464                                       DebugLoc dl) {
3465   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3466   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3467   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3468
3469   enum {
3470     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3471     OP_VREV,
3472     OP_VDUP0,
3473     OP_VDUP1,
3474     OP_VDUP2,
3475     OP_VDUP3,
3476     OP_VEXT1,
3477     OP_VEXT2,
3478     OP_VEXT3,
3479     OP_VUZPL, // VUZP, left result
3480     OP_VUZPR, // VUZP, right result
3481     OP_VZIPL, // VZIP, left result
3482     OP_VZIPR, // VZIP, right result
3483     OP_VTRNL, // VTRN, left result
3484     OP_VTRNR  // VTRN, right result
3485   };
3486
3487   if (OpNum == OP_COPY) {
3488     if (LHSID == (1*9+2)*9+3) return LHS;
3489     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3490     return RHS;
3491   }
3492
3493   SDValue OpLHS, OpRHS;
3494   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3495   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3496   EVT VT = OpLHS.getValueType();
3497
3498   switch (OpNum) {
3499   default: llvm_unreachable("Unknown shuffle opcode!");
3500   case OP_VREV:
3501     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3502   case OP_VDUP0:
3503   case OP_VDUP1:
3504   case OP_VDUP2:
3505   case OP_VDUP3:
3506     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3507                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3508   case OP_VEXT1:
3509   case OP_VEXT2:
3510   case OP_VEXT3:
3511     return DAG.getNode(ARMISD::VEXT, dl, VT,
3512                        OpLHS, OpRHS,
3513                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3514   case OP_VUZPL:
3515   case OP_VUZPR:
3516     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3517                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3518   case OP_VZIPL:
3519   case OP_VZIPR:
3520     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3521                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3522   case OP_VTRNL:
3523   case OP_VTRNR:
3524     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3525                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3526   }
3527 }
3528
3529 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3530   SDValue V1 = Op.getOperand(0);
3531   SDValue V2 = Op.getOperand(1);
3532   DebugLoc dl = Op.getDebugLoc();
3533   EVT VT = Op.getValueType();
3534   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3535   SmallVector<int, 8> ShuffleMask;
3536
3537   // Convert shuffles that are directly supported on NEON to target-specific
3538   // DAG nodes, instead of keeping them as shuffles and matching them again
3539   // during code selection.  This is more efficient and avoids the possibility
3540   // of inconsistencies between legalization and selection.
3541   // FIXME: floating-point vectors should be canonicalized to integer vectors
3542   // of the same time so that they get CSEd properly.
3543   SVN->getMask(ShuffleMask);
3544
3545   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3546   if (EltSize <= 32) {
3547     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3548       int Lane = SVN->getSplatIndex();
3549       // If this is undef splat, generate it via "just" vdup, if possible.
3550       if (Lane == -1) Lane = 0;
3551
3552       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3553         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3554       }
3555       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3556                          DAG.getConstant(Lane, MVT::i32));
3557     }
3558
3559     bool ReverseVEXT;
3560     unsigned Imm;
3561     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3562       if (ReverseVEXT)
3563         std::swap(V1, V2);
3564       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3565                          DAG.getConstant(Imm, MVT::i32));
3566     }
3567
3568     if (isVREVMask(ShuffleMask, VT, 64))
3569       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3570     if (isVREVMask(ShuffleMask, VT, 32))
3571       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3572     if (isVREVMask(ShuffleMask, VT, 16))
3573       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3574
3575     // Check for Neon shuffles that modify both input vectors in place.
3576     // If both results are used, i.e., if there are two shuffles with the same
3577     // source operands and with masks corresponding to both results of one of
3578     // these operations, DAG memoization will ensure that a single node is
3579     // used for both shuffles.
3580     unsigned WhichResult;
3581     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3582       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3583                          V1, V2).getValue(WhichResult);
3584     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3585       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3586                          V1, V2).getValue(WhichResult);
3587     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3588       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3589                          V1, V2).getValue(WhichResult);
3590
3591     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3592       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3593                          V1, V1).getValue(WhichResult);
3594     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3595       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3596                          V1, V1).getValue(WhichResult);
3597     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3598       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3599                          V1, V1).getValue(WhichResult);
3600   }
3601
3602   // If the shuffle is not directly supported and it has 4 elements, use
3603   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3604   unsigned NumElts = VT.getVectorNumElements();
3605   if (NumElts == 4) {
3606     unsigned PFIndexes[4];
3607     for (unsigned i = 0; i != 4; ++i) {
3608       if (ShuffleMask[i] < 0)
3609         PFIndexes[i] = 8;
3610       else
3611         PFIndexes[i] = ShuffleMask[i];
3612     }
3613
3614     // Compute the index in the perfect shuffle table.
3615     unsigned PFTableIndex =
3616       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3617     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3618     unsigned Cost = (PFEntry >> 30);
3619
3620     if (Cost <= 4)
3621       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3622   }
3623
3624   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3625   if (EltSize >= 32) {
3626     // Do the expansion with floating-point types, since that is what the VFP
3627     // registers are defined to use, and since i64 is not legal.
3628     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3629     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3630     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3631     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3632     SmallVector<SDValue, 8> Ops;
3633     for (unsigned i = 0; i < NumElts; ++i) {
3634       if (ShuffleMask[i] < 0)
3635         Ops.push_back(DAG.getUNDEF(EltVT));
3636       else
3637         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3638                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3639                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3640                                                   MVT::i32)));
3641     }
3642     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3643     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3644   }
3645
3646   return SDValue();
3647 }
3648
3649 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3650   EVT VT = Op.getValueType();
3651   DebugLoc dl = Op.getDebugLoc();
3652   SDValue Vec = Op.getOperand(0);
3653   SDValue Lane = Op.getOperand(1);
3654   assert(VT == MVT::i32 &&
3655          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3656          "unexpected type for custom-lowering vector extract");
3657   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3658 }
3659
3660 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3661   // The only time a CONCAT_VECTORS operation can have legal types is when
3662   // two 64-bit vectors are concatenated to a 128-bit vector.
3663   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3664          "unexpected CONCAT_VECTORS");
3665   DebugLoc dl = Op.getDebugLoc();
3666   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3667   SDValue Op0 = Op.getOperand(0);
3668   SDValue Op1 = Op.getOperand(1);
3669   if (Op0.getOpcode() != ISD::UNDEF)
3670     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3671                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3672                       DAG.getIntPtrConstant(0));
3673   if (Op1.getOpcode() != ISD::UNDEF)
3674     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3675                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3676                       DAG.getIntPtrConstant(1));
3677   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3678 }
3679
3680 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3681   switch (Op.getOpcode()) {
3682   default: llvm_unreachable("Don't know how to custom lower this!");
3683   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3684   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3685   case ISD::GlobalAddress:
3686     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3687       LowerGlobalAddressELF(Op, DAG);
3688   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3689   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3690   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3691   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3692   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3693   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3694   case ISD::SINT_TO_FP:
3695   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3696   case ISD::FP_TO_SINT:
3697   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3698   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3699   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3700   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3701   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3702   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3703   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3704   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3705                                                                Subtarget);
3706   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3707   case ISD::SHL:
3708   case ISD::SRL:
3709   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3710   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3711   case ISD::SRL_PARTS:
3712   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3713   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3714   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3715   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
3716   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3717   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3718   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3719   case ISD::FLT_ROUNDS_: return LowerFLT_ROUNDS_(Op, DAG);
3720   }
3721   return SDValue();
3722 }
3723
3724 /// ReplaceNodeResults - Replace the results of node with an illegal result
3725 /// type with new values built out of custom code.
3726 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3727                                            SmallVectorImpl<SDValue>&Results,
3728                                            SelectionDAG &DAG) const {
3729   SDValue Res;
3730   switch (N->getOpcode()) {
3731   default:
3732     llvm_unreachable("Don't know how to custom expand this!");
3733     break;
3734   case ISD::BIT_CONVERT:
3735     Res = ExpandBIT_CONVERT(N, DAG);
3736     break;
3737   case ISD::SRL:
3738   case ISD::SRA:
3739     Res = LowerShift(N, DAG, Subtarget);
3740     break;
3741   }
3742   if (Res.getNode())
3743     Results.push_back(Res);
3744 }
3745
3746 //===----------------------------------------------------------------------===//
3747 //                           ARM Scheduler Hooks
3748 //===----------------------------------------------------------------------===//
3749
3750 MachineBasicBlock *
3751 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3752                                      MachineBasicBlock *BB,
3753                                      unsigned Size) const {
3754   unsigned dest    = MI->getOperand(0).getReg();
3755   unsigned ptr     = MI->getOperand(1).getReg();
3756   unsigned oldval  = MI->getOperand(2).getReg();
3757   unsigned newval  = MI->getOperand(3).getReg();
3758   unsigned scratch = BB->getParent()->getRegInfo()
3759     .createVirtualRegister(ARM::GPRRegisterClass);
3760   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3761   DebugLoc dl = MI->getDebugLoc();
3762   bool isThumb2 = Subtarget->isThumb2();
3763
3764   unsigned ldrOpc, strOpc;
3765   switch (Size) {
3766   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3767   case 1:
3768     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3769     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3770     break;
3771   case 2:
3772     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3773     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3774     break;
3775   case 4:
3776     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3777     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3778     break;
3779   }
3780
3781   MachineFunction *MF = BB->getParent();
3782   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3783   MachineFunction::iterator It = BB;
3784   ++It; // insert the new blocks after the current block
3785
3786   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3787   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3788   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3789   MF->insert(It, loop1MBB);
3790   MF->insert(It, loop2MBB);
3791   MF->insert(It, exitMBB);
3792
3793   // Transfer the remainder of BB and its successor edges to exitMBB.
3794   exitMBB->splice(exitMBB->begin(), BB,
3795                   llvm::next(MachineBasicBlock::iterator(MI)),
3796                   BB->end());
3797   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3798
3799   //  thisMBB:
3800   //   ...
3801   //   fallthrough --> loop1MBB
3802   BB->addSuccessor(loop1MBB);
3803
3804   // loop1MBB:
3805   //   ldrex dest, [ptr]
3806   //   cmp dest, oldval
3807   //   bne exitMBB
3808   BB = loop1MBB;
3809   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3810   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3811                  .addReg(dest).addReg(oldval));
3812   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3813     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3814   BB->addSuccessor(loop2MBB);
3815   BB->addSuccessor(exitMBB);
3816
3817   // loop2MBB:
3818   //   strex scratch, newval, [ptr]
3819   //   cmp scratch, #0
3820   //   bne loop1MBB
3821   BB = loop2MBB;
3822   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3823                  .addReg(ptr));
3824   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3825                  .addReg(scratch).addImm(0));
3826   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3827     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3828   BB->addSuccessor(loop1MBB);
3829   BB->addSuccessor(exitMBB);
3830
3831   //  exitMBB:
3832   //   ...
3833   BB = exitMBB;
3834
3835   MI->eraseFromParent();   // The instruction is gone now.
3836
3837   return BB;
3838 }
3839
3840 MachineBasicBlock *
3841 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3842                                     unsigned Size, unsigned BinOpcode) const {
3843   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3844   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3845
3846   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3847   MachineFunction *MF = BB->getParent();
3848   MachineFunction::iterator It = BB;
3849   ++It;
3850
3851   unsigned dest = MI->getOperand(0).getReg();
3852   unsigned ptr = MI->getOperand(1).getReg();
3853   unsigned incr = MI->getOperand(2).getReg();
3854   DebugLoc dl = MI->getDebugLoc();
3855
3856   bool isThumb2 = Subtarget->isThumb2();
3857   unsigned ldrOpc, strOpc;
3858   switch (Size) {
3859   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3860   case 1:
3861     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3862     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3863     break;
3864   case 2:
3865     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3866     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3867     break;
3868   case 4:
3869     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3870     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3871     break;
3872   }
3873
3874   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3875   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3876   MF->insert(It, loopMBB);
3877   MF->insert(It, exitMBB);
3878
3879   // Transfer the remainder of BB and its successor edges to exitMBB.
3880   exitMBB->splice(exitMBB->begin(), BB,
3881                   llvm::next(MachineBasicBlock::iterator(MI)),
3882                   BB->end());
3883   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3884
3885   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3886   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3887   unsigned scratch2 = (!BinOpcode) ? incr :
3888     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3889
3890   //  thisMBB:
3891   //   ...
3892   //   fallthrough --> loopMBB
3893   BB->addSuccessor(loopMBB);
3894
3895   //  loopMBB:
3896   //   ldrex dest, ptr
3897   //   <binop> scratch2, dest, incr
3898   //   strex scratch, scratch2, ptr
3899   //   cmp scratch, #0
3900   //   bne- loopMBB
3901   //   fallthrough --> exitMBB
3902   BB = loopMBB;
3903   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3904   if (BinOpcode) {
3905     // operand order needs to go the other way for NAND
3906     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3907       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3908                      addReg(incr).addReg(dest)).addReg(0);
3909     else
3910       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3911                      addReg(dest).addReg(incr)).addReg(0);
3912   }
3913
3914   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3915                  .addReg(ptr));
3916   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3917                  .addReg(scratch).addImm(0));
3918   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3919     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3920
3921   BB->addSuccessor(loopMBB);
3922   BB->addSuccessor(exitMBB);
3923
3924   //  exitMBB:
3925   //   ...
3926   BB = exitMBB;
3927
3928   MI->eraseFromParent();   // The instruction is gone now.
3929
3930   return BB;
3931 }
3932
3933 static
3934 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
3935   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
3936        E = MBB->succ_end(); I != E; ++I)
3937     if (*I != Succ)
3938       return *I;
3939   llvm_unreachable("Expecting a BB with two successors!");
3940 }
3941
3942 MachineBasicBlock *
3943 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3944                                                MachineBasicBlock *BB) const {
3945   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3946   DebugLoc dl = MI->getDebugLoc();
3947   bool isThumb2 = Subtarget->isThumb2();
3948   switch (MI->getOpcode()) {
3949   default:
3950     MI->dump();
3951     llvm_unreachable("Unexpected instr type to insert");
3952
3953   case ARM::ATOMIC_LOAD_ADD_I8:
3954      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3955   case ARM::ATOMIC_LOAD_ADD_I16:
3956      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3957   case ARM::ATOMIC_LOAD_ADD_I32:
3958      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3959
3960   case ARM::ATOMIC_LOAD_AND_I8:
3961      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3962   case ARM::ATOMIC_LOAD_AND_I16:
3963      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3964   case ARM::ATOMIC_LOAD_AND_I32:
3965      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3966
3967   case ARM::ATOMIC_LOAD_OR_I8:
3968      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3969   case ARM::ATOMIC_LOAD_OR_I16:
3970      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3971   case ARM::ATOMIC_LOAD_OR_I32:
3972      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3973
3974   case ARM::ATOMIC_LOAD_XOR_I8:
3975      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3976   case ARM::ATOMIC_LOAD_XOR_I16:
3977      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3978   case ARM::ATOMIC_LOAD_XOR_I32:
3979      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3980
3981   case ARM::ATOMIC_LOAD_NAND_I8:
3982      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3983   case ARM::ATOMIC_LOAD_NAND_I16:
3984      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3985   case ARM::ATOMIC_LOAD_NAND_I32:
3986      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3987
3988   case ARM::ATOMIC_LOAD_SUB_I8:
3989      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3990   case ARM::ATOMIC_LOAD_SUB_I16:
3991      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3992   case ARM::ATOMIC_LOAD_SUB_I32:
3993      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3994
3995   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3996   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3997   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3998
3999   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
4000   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
4001   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
4002
4003   case ARM::tMOVCCr_pseudo: {
4004     // To "insert" a SELECT_CC instruction, we actually have to insert the
4005     // diamond control-flow pattern.  The incoming instruction knows the
4006     // destination vreg to set, the condition code register to branch on, the
4007     // true/false values to select between, and a branch opcode to use.
4008     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4009     MachineFunction::iterator It = BB;
4010     ++It;
4011
4012     //  thisMBB:
4013     //  ...
4014     //   TrueVal = ...
4015     //   cmpTY ccX, r1, r2
4016     //   bCC copy1MBB
4017     //   fallthrough --> copy0MBB
4018     MachineBasicBlock *thisMBB  = BB;
4019     MachineFunction *F = BB->getParent();
4020     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4021     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
4022     F->insert(It, copy0MBB);
4023     F->insert(It, sinkMBB);
4024
4025     // Transfer the remainder of BB and its successor edges to sinkMBB.
4026     sinkMBB->splice(sinkMBB->begin(), BB,
4027                     llvm::next(MachineBasicBlock::iterator(MI)),
4028                     BB->end());
4029     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4030
4031     BB->addSuccessor(copy0MBB);
4032     BB->addSuccessor(sinkMBB);
4033
4034     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
4035       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
4036
4037     //  copy0MBB:
4038     //   %FalseValue = ...
4039     //   # fallthrough to sinkMBB
4040     BB = copy0MBB;
4041
4042     // Update machine-CFG edges
4043     BB->addSuccessor(sinkMBB);
4044
4045     //  sinkMBB:
4046     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4047     //  ...
4048     BB = sinkMBB;
4049     BuildMI(*BB, BB->begin(), dl,
4050             TII->get(ARM::PHI), MI->getOperand(0).getReg())
4051       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4052       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4053
4054     MI->eraseFromParent();   // The pseudo instruction is gone now.
4055     return BB;
4056   }
4057
4058   case ARM::BCCi64:
4059   case ARM::BCCZi64: {
4060     // Compare both parts that make up the double comparison separately for
4061     // equality.
4062     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
4063
4064     unsigned LHS1 = MI->getOperand(1).getReg();
4065     unsigned LHS2 = MI->getOperand(2).getReg();
4066     if (RHSisZero) {
4067       AddDefaultPred(BuildMI(BB, dl,
4068                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4069                      .addReg(LHS1).addImm(0));
4070       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4071         .addReg(LHS2).addImm(0)
4072         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4073     } else {
4074       unsigned RHS1 = MI->getOperand(3).getReg();
4075       unsigned RHS2 = MI->getOperand(4).getReg();
4076       AddDefaultPred(BuildMI(BB, dl,
4077                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4078                      .addReg(LHS1).addReg(RHS1));
4079       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4080         .addReg(LHS2).addReg(RHS2)
4081         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4082     }
4083
4084     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
4085     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
4086     if (MI->getOperand(0).getImm() == ARMCC::NE)
4087       std::swap(destMBB, exitMBB);
4088
4089     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4090       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4091     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4092       .addMBB(exitMBB);
4093
4094     MI->eraseFromParent();   // The pseudo instruction is gone now.
4095     return BB;
4096   }
4097
4098   case ARM::tANDsp:
4099   case ARM::tADDspr_:
4100   case ARM::tSUBspi_:
4101   case ARM::t2SUBrSPi_:
4102   case ARM::t2SUBrSPi12_:
4103   case ARM::t2SUBrSPs_: {
4104     MachineFunction *MF = BB->getParent();
4105     unsigned DstReg = MI->getOperand(0).getReg();
4106     unsigned SrcReg = MI->getOperand(1).getReg();
4107     bool DstIsDead = MI->getOperand(0).isDead();
4108     bool SrcIsKill = MI->getOperand(1).isKill();
4109
4110     if (SrcReg != ARM::SP) {
4111       // Copy the source to SP from virtual register.
4112       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
4113       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4114         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
4115       BuildMI(*BB, MI, dl, TII->get(CopyOpc), ARM::SP)
4116         .addReg(SrcReg, getKillRegState(SrcIsKill));
4117     }
4118
4119     unsigned OpOpc = 0;
4120     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
4121     switch (MI->getOpcode()) {
4122     default:
4123       llvm_unreachable("Unexpected pseudo instruction!");
4124     case ARM::tANDsp:
4125       OpOpc = ARM::tAND;
4126       NeedPred = true;
4127       break;
4128     case ARM::tADDspr_:
4129       OpOpc = ARM::tADDspr;
4130       break;
4131     case ARM::tSUBspi_:
4132       OpOpc = ARM::tSUBspi;
4133       break;
4134     case ARM::t2SUBrSPi_:
4135       OpOpc = ARM::t2SUBrSPi;
4136       NeedPred = true; NeedCC = true;
4137       break;
4138     case ARM::t2SUBrSPi12_:
4139       OpOpc = ARM::t2SUBrSPi12;
4140       NeedPred = true;
4141       break;
4142     case ARM::t2SUBrSPs_:
4143       OpOpc = ARM::t2SUBrSPs;
4144       NeedPred = true; NeedCC = true; NeedOp3 = true;
4145       break;
4146     }
4147     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(OpOpc), ARM::SP);
4148     if (OpOpc == ARM::tAND)
4149       AddDefaultT1CC(MIB);
4150     MIB.addReg(ARM::SP);
4151     MIB.addOperand(MI->getOperand(2));
4152     if (NeedOp3)
4153       MIB.addOperand(MI->getOperand(3));
4154     if (NeedPred)
4155       AddDefaultPred(MIB);
4156     if (NeedCC)
4157       AddDefaultCC(MIB);
4158
4159     // Copy the result from SP to virtual register.
4160     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
4161     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4162       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
4163     BuildMI(*BB, MI, dl, TII->get(CopyOpc))
4164       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
4165       .addReg(ARM::SP);
4166     MI->eraseFromParent();   // The pseudo instruction is gone now.
4167     return BB;
4168   }
4169   }
4170 }
4171
4172 //===----------------------------------------------------------------------===//
4173 //                           ARM Optimization Hooks
4174 //===----------------------------------------------------------------------===//
4175
4176 static
4177 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4178                             TargetLowering::DAGCombinerInfo &DCI) {
4179   SelectionDAG &DAG = DCI.DAG;
4180   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4181   EVT VT = N->getValueType(0);
4182   unsigned Opc = N->getOpcode();
4183   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4184   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4185   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4186   ISD::CondCode CC = ISD::SETCC_INVALID;
4187
4188   if (isSlctCC) {
4189     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4190   } else {
4191     SDValue CCOp = Slct.getOperand(0);
4192     if (CCOp.getOpcode() == ISD::SETCC)
4193       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4194   }
4195
4196   bool DoXform = false;
4197   bool InvCC = false;
4198   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4199           "Bad input!");
4200
4201   if (LHS.getOpcode() == ISD::Constant &&
4202       cast<ConstantSDNode>(LHS)->isNullValue()) {
4203     DoXform = true;
4204   } else if (CC != ISD::SETCC_INVALID &&
4205              RHS.getOpcode() == ISD::Constant &&
4206              cast<ConstantSDNode>(RHS)->isNullValue()) {
4207     std::swap(LHS, RHS);
4208     SDValue Op0 = Slct.getOperand(0);
4209     EVT OpVT = isSlctCC ? Op0.getValueType() :
4210                           Op0.getOperand(0).getValueType();
4211     bool isInt = OpVT.isInteger();
4212     CC = ISD::getSetCCInverse(CC, isInt);
4213
4214     if (!TLI.isCondCodeLegal(CC, OpVT))
4215       return SDValue();         // Inverse operator isn't legal.
4216
4217     DoXform = true;
4218     InvCC = true;
4219   }
4220
4221   if (DoXform) {
4222     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4223     if (isSlctCC)
4224       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4225                              Slct.getOperand(0), Slct.getOperand(1), CC);
4226     SDValue CCOp = Slct.getOperand(0);
4227     if (InvCC)
4228       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4229                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4230     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4231                        CCOp, OtherOp, Result);
4232   }
4233   return SDValue();
4234 }
4235
4236 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
4237 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
4238 /// called with the default operands, and if that fails, with commuted
4239 /// operands.
4240 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
4241                                          TargetLowering::DAGCombinerInfo &DCI) {
4242   SelectionDAG &DAG = DCI.DAG;
4243
4244   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4245   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4246     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4247     if (Result.getNode()) return Result;
4248   }
4249
4250   // fold (add (arm_neon_vabd a, b) c) -> (arm_neon_vaba c, a, b)
4251   EVT VT = N->getValueType(0);
4252   if (N0.getOpcode() == ISD::INTRINSIC_WO_CHAIN && VT.isInteger()) {
4253     unsigned IntNo = cast<ConstantSDNode>(N0.getOperand(0))->getZExtValue();
4254     if (IntNo == Intrinsic::arm_neon_vabds)
4255       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(), VT,
4256                          DAG.getConstant(Intrinsic::arm_neon_vabas, MVT::i32),
4257                          N1, N0.getOperand(1), N0.getOperand(2));
4258     if (IntNo == Intrinsic::arm_neon_vabdu)
4259       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(), VT,
4260                          DAG.getConstant(Intrinsic::arm_neon_vabau, MVT::i32),
4261                          N1, N0.getOperand(1), N0.getOperand(2));
4262   }
4263
4264   return SDValue();
4265 }
4266
4267 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4268 ///
4269 static SDValue PerformADDCombine(SDNode *N,
4270                                  TargetLowering::DAGCombinerInfo &DCI) {
4271   SDValue N0 = N->getOperand(0);
4272   SDValue N1 = N->getOperand(1);
4273
4274   // First try with the default operand order.
4275   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI);
4276   if (Result.getNode())
4277     return Result;
4278
4279   // If that didn't work, try again with the operands commuted.
4280   return PerformADDCombineWithOperands(N, N1, N0, DCI);
4281 }
4282
4283 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4284 ///
4285 static SDValue PerformSUBCombine(SDNode *N,
4286                                  TargetLowering::DAGCombinerInfo &DCI) {
4287   SDValue N0 = N->getOperand(0);
4288   SDValue N1 = N->getOperand(1);
4289
4290   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4291   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4292     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4293     if (Result.getNode()) return Result;
4294   }
4295
4296   return SDValue();
4297 }
4298
4299 static SDValue PerformMULCombine(SDNode *N,
4300                                  TargetLowering::DAGCombinerInfo &DCI,
4301                                  const ARMSubtarget *Subtarget) {
4302   SelectionDAG &DAG = DCI.DAG;
4303
4304   if (Subtarget->isThumb1Only())
4305     return SDValue();
4306
4307   if (DAG.getMachineFunction().
4308       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4309     return SDValue();
4310
4311   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4312     return SDValue();
4313
4314   EVT VT = N->getValueType(0);
4315   if (VT != MVT::i32)
4316     return SDValue();
4317
4318   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4319   if (!C)
4320     return SDValue();
4321
4322   uint64_t MulAmt = C->getZExtValue();
4323   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4324   ShiftAmt = ShiftAmt & (32 - 1);
4325   SDValue V = N->getOperand(0);
4326   DebugLoc DL = N->getDebugLoc();
4327
4328   SDValue Res;
4329   MulAmt >>= ShiftAmt;
4330   if (isPowerOf2_32(MulAmt - 1)) {
4331     // (mul x, 2^N + 1) => (add (shl x, N), x)
4332     Res = DAG.getNode(ISD::ADD, DL, VT,
4333                       V, DAG.getNode(ISD::SHL, DL, VT,
4334                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4335                                                         MVT::i32)));
4336   } else if (isPowerOf2_32(MulAmt + 1)) {
4337     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4338     Res = DAG.getNode(ISD::SUB, DL, VT,
4339                       DAG.getNode(ISD::SHL, DL, VT,
4340                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4341                                                      MVT::i32)),
4342                                                      V);
4343   } else
4344     return SDValue();
4345
4346   if (ShiftAmt != 0)
4347     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4348                       DAG.getConstant(ShiftAmt, MVT::i32));
4349
4350   // Do not add new nodes to DAG combiner worklist.
4351   DCI.CombineTo(N, Res, false);
4352   return SDValue();
4353 }
4354
4355 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
4356 static SDValue PerformORCombine(SDNode *N,
4357                                 TargetLowering::DAGCombinerInfo &DCI,
4358                                 const ARMSubtarget *Subtarget) {
4359   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
4360   // reasonable.
4361
4362   // BFI is only available on V6T2+
4363   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
4364     return SDValue();
4365
4366   SelectionDAG &DAG = DCI.DAG;
4367   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4368   DebugLoc DL = N->getDebugLoc();
4369   // 1) or (and A, mask), val => ARMbfi A, val, mask
4370   //      iff (val & mask) == val
4371   //
4372   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4373   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
4374   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4375   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
4376   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4377   //  (i.e., copy a bitfield value into another bitfield of the same width)
4378   if (N0.getOpcode() != ISD::AND)
4379     return SDValue();
4380
4381   EVT VT = N->getValueType(0);
4382   if (VT != MVT::i32)
4383     return SDValue();
4384
4385
4386   // The value and the mask need to be constants so we can verify this is
4387   // actually a bitfield set. If the mask is 0xffff, we can do better
4388   // via a movt instruction, so don't use BFI in that case.
4389   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4390   if (!C)
4391     return SDValue();
4392   unsigned Mask = C->getZExtValue();
4393   if (Mask == 0xffff)
4394     return SDValue();
4395   SDValue Res;
4396   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
4397   if ((C = dyn_cast<ConstantSDNode>(N1))) {
4398     unsigned Val = C->getZExtValue();
4399     if (!ARM::isBitFieldInvertedMask(Mask) || (Val & ~Mask) != Val)
4400       return SDValue();
4401     Val >>= CountTrailingZeros_32(~Mask);
4402
4403     Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0),
4404                       DAG.getConstant(Val, MVT::i32),
4405                       DAG.getConstant(Mask, MVT::i32));
4406
4407     // Do not add new nodes to DAG combiner worklist.
4408     DCI.CombineTo(N, Res, false);
4409   } else if (N1.getOpcode() == ISD::AND) {
4410     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4411     C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
4412     if (!C)
4413       return SDValue();
4414     unsigned Mask2 = C->getZExtValue();
4415
4416     if (ARM::isBitFieldInvertedMask(Mask) &&
4417         ARM::isBitFieldInvertedMask(~Mask2) &&
4418         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
4419       // The pack halfword instruction works better for masks that fit it,
4420       // so use that when it's available.
4421       if (Subtarget->hasT2ExtractPack() &&
4422           (Mask == 0xffff || Mask == 0xffff0000))
4423         return SDValue();
4424       // 2a
4425       unsigned lsb = CountTrailingZeros_32(Mask2);
4426       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
4427                         DAG.getConstant(lsb, MVT::i32));
4428       Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0), Res,
4429                         DAG.getConstant(Mask, MVT::i32));
4430       // Do not add new nodes to DAG combiner worklist.
4431       DCI.CombineTo(N, Res, false);
4432     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
4433                ARM::isBitFieldInvertedMask(Mask2) &&
4434                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
4435       // The pack halfword instruction works better for masks that fit it,
4436       // so use that when it's available.
4437       if (Subtarget->hasT2ExtractPack() &&
4438           (Mask2 == 0xffff || Mask2 == 0xffff0000))
4439         return SDValue();
4440       // 2b
4441       unsigned lsb = CountTrailingZeros_32(Mask);
4442       Res = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4443                         DAG.getConstant(lsb, MVT::i32));
4444       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
4445                                 DAG.getConstant(Mask2, MVT::i32));
4446       // Do not add new nodes to DAG combiner worklist.
4447       DCI.CombineTo(N, Res, false);
4448     }
4449   }
4450
4451   return SDValue();
4452 }
4453
4454 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4455 /// ARMISD::VMOVRRD.
4456 static SDValue PerformVMOVRRDCombine(SDNode *N,
4457                                    TargetLowering::DAGCombinerInfo &DCI) {
4458   // fmrrd(fmdrr x, y) -> x,y
4459   SDValue InDouble = N->getOperand(0);
4460   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4461     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4462   return SDValue();
4463 }
4464
4465 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4466 /// ARMISD::VDUPLANE.
4467 static SDValue PerformVDUPLANECombine(SDNode *N,
4468                                       TargetLowering::DAGCombinerInfo &DCI) {
4469   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4470   // redundant.
4471   SDValue Op = N->getOperand(0);
4472   EVT VT = N->getValueType(0);
4473
4474   // Ignore bit_converts.
4475   while (Op.getOpcode() == ISD::BIT_CONVERT)
4476     Op = Op.getOperand(0);
4477   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4478     return SDValue();
4479
4480   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4481   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4482   // The canonical VMOV for a zero vector uses a 32-bit element size.
4483   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4484   unsigned EltBits;
4485   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4486     EltSize = 8;
4487   if (EltSize > VT.getVectorElementType().getSizeInBits())
4488     return SDValue();
4489
4490   SDValue Res = DCI.DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4491   return DCI.CombineTo(N, Res, false);
4492 }
4493
4494 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4495 /// operand of a vector shift operation, where all the elements of the
4496 /// build_vector must have the same constant integer value.
4497 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4498   // Ignore bit_converts.
4499   while (Op.getOpcode() == ISD::BIT_CONVERT)
4500     Op = Op.getOperand(0);
4501   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4502   APInt SplatBits, SplatUndef;
4503   unsigned SplatBitSize;
4504   bool HasAnyUndefs;
4505   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4506                                       HasAnyUndefs, ElementBits) ||
4507       SplatBitSize > ElementBits)
4508     return false;
4509   Cnt = SplatBits.getSExtValue();
4510   return true;
4511 }
4512
4513 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4514 /// operand of a vector shift left operation.  That value must be in the range:
4515 ///   0 <= Value < ElementBits for a left shift; or
4516 ///   0 <= Value <= ElementBits for a long left shift.
4517 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4518   assert(VT.isVector() && "vector shift count is not a vector type");
4519   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4520   if (! getVShiftImm(Op, ElementBits, Cnt))
4521     return false;
4522   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4523 }
4524
4525 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4526 /// operand of a vector shift right operation.  For a shift opcode, the value
4527 /// is positive, but for an intrinsic the value count must be negative. The
4528 /// absolute value must be in the range:
4529 ///   1 <= |Value| <= ElementBits for a right shift; or
4530 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4531 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4532                          int64_t &Cnt) {
4533   assert(VT.isVector() && "vector shift count is not a vector type");
4534   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4535   if (! getVShiftImm(Op, ElementBits, Cnt))
4536     return false;
4537   if (isIntrinsic)
4538     Cnt = -Cnt;
4539   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4540 }
4541
4542 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4543 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4544   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4545   switch (IntNo) {
4546   default:
4547     // Don't do anything for most intrinsics.
4548     break;
4549
4550   // Vector shifts: check for immediate versions and lower them.
4551   // Note: This is done during DAG combining instead of DAG legalizing because
4552   // the build_vectors for 64-bit vector element shift counts are generally
4553   // not legal, and it is hard to see their values after they get legalized to
4554   // loads from a constant pool.
4555   case Intrinsic::arm_neon_vshifts:
4556   case Intrinsic::arm_neon_vshiftu:
4557   case Intrinsic::arm_neon_vshiftls:
4558   case Intrinsic::arm_neon_vshiftlu:
4559   case Intrinsic::arm_neon_vshiftn:
4560   case Intrinsic::arm_neon_vrshifts:
4561   case Intrinsic::arm_neon_vrshiftu:
4562   case Intrinsic::arm_neon_vrshiftn:
4563   case Intrinsic::arm_neon_vqshifts:
4564   case Intrinsic::arm_neon_vqshiftu:
4565   case Intrinsic::arm_neon_vqshiftsu:
4566   case Intrinsic::arm_neon_vqshiftns:
4567   case Intrinsic::arm_neon_vqshiftnu:
4568   case Intrinsic::arm_neon_vqshiftnsu:
4569   case Intrinsic::arm_neon_vqrshiftns:
4570   case Intrinsic::arm_neon_vqrshiftnu:
4571   case Intrinsic::arm_neon_vqrshiftnsu: {
4572     EVT VT = N->getOperand(1).getValueType();
4573     int64_t Cnt;
4574     unsigned VShiftOpc = 0;
4575
4576     switch (IntNo) {
4577     case Intrinsic::arm_neon_vshifts:
4578     case Intrinsic::arm_neon_vshiftu:
4579       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4580         VShiftOpc = ARMISD::VSHL;
4581         break;
4582       }
4583       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4584         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4585                      ARMISD::VSHRs : ARMISD::VSHRu);
4586         break;
4587       }
4588       return SDValue();
4589
4590     case Intrinsic::arm_neon_vshiftls:
4591     case Intrinsic::arm_neon_vshiftlu:
4592       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4593         break;
4594       llvm_unreachable("invalid shift count for vshll intrinsic");
4595
4596     case Intrinsic::arm_neon_vrshifts:
4597     case Intrinsic::arm_neon_vrshiftu:
4598       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4599         break;
4600       return SDValue();
4601
4602     case Intrinsic::arm_neon_vqshifts:
4603     case Intrinsic::arm_neon_vqshiftu:
4604       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4605         break;
4606       return SDValue();
4607
4608     case Intrinsic::arm_neon_vqshiftsu:
4609       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4610         break;
4611       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4612
4613     case Intrinsic::arm_neon_vshiftn:
4614     case Intrinsic::arm_neon_vrshiftn:
4615     case Intrinsic::arm_neon_vqshiftns:
4616     case Intrinsic::arm_neon_vqshiftnu:
4617     case Intrinsic::arm_neon_vqshiftnsu:
4618     case Intrinsic::arm_neon_vqrshiftns:
4619     case Intrinsic::arm_neon_vqrshiftnu:
4620     case Intrinsic::arm_neon_vqrshiftnsu:
4621       // Narrowing shifts require an immediate right shift.
4622       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4623         break;
4624       llvm_unreachable("invalid shift count for narrowing vector shift "
4625                        "intrinsic");
4626
4627     default:
4628       llvm_unreachable("unhandled vector shift");
4629     }
4630
4631     switch (IntNo) {
4632     case Intrinsic::arm_neon_vshifts:
4633     case Intrinsic::arm_neon_vshiftu:
4634       // Opcode already set above.
4635       break;
4636     case Intrinsic::arm_neon_vshiftls:
4637     case Intrinsic::arm_neon_vshiftlu:
4638       if (Cnt == VT.getVectorElementType().getSizeInBits())
4639         VShiftOpc = ARMISD::VSHLLi;
4640       else
4641         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4642                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4643       break;
4644     case Intrinsic::arm_neon_vshiftn:
4645       VShiftOpc = ARMISD::VSHRN; break;
4646     case Intrinsic::arm_neon_vrshifts:
4647       VShiftOpc = ARMISD::VRSHRs; break;
4648     case Intrinsic::arm_neon_vrshiftu:
4649       VShiftOpc = ARMISD::VRSHRu; break;
4650     case Intrinsic::arm_neon_vrshiftn:
4651       VShiftOpc = ARMISD::VRSHRN; break;
4652     case Intrinsic::arm_neon_vqshifts:
4653       VShiftOpc = ARMISD::VQSHLs; break;
4654     case Intrinsic::arm_neon_vqshiftu:
4655       VShiftOpc = ARMISD::VQSHLu; break;
4656     case Intrinsic::arm_neon_vqshiftsu:
4657       VShiftOpc = ARMISD::VQSHLsu; break;
4658     case Intrinsic::arm_neon_vqshiftns:
4659       VShiftOpc = ARMISD::VQSHRNs; break;
4660     case Intrinsic::arm_neon_vqshiftnu:
4661       VShiftOpc = ARMISD::VQSHRNu; break;
4662     case Intrinsic::arm_neon_vqshiftnsu:
4663       VShiftOpc = ARMISD::VQSHRNsu; break;
4664     case Intrinsic::arm_neon_vqrshiftns:
4665       VShiftOpc = ARMISD::VQRSHRNs; break;
4666     case Intrinsic::arm_neon_vqrshiftnu:
4667       VShiftOpc = ARMISD::VQRSHRNu; break;
4668     case Intrinsic::arm_neon_vqrshiftnsu:
4669       VShiftOpc = ARMISD::VQRSHRNsu; break;
4670     }
4671
4672     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4673                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4674   }
4675
4676   case Intrinsic::arm_neon_vshiftins: {
4677     EVT VT = N->getOperand(1).getValueType();
4678     int64_t Cnt;
4679     unsigned VShiftOpc = 0;
4680
4681     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4682       VShiftOpc = ARMISD::VSLI;
4683     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4684       VShiftOpc = ARMISD::VSRI;
4685     else {
4686       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4687     }
4688
4689     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4690                        N->getOperand(1), N->getOperand(2),
4691                        DAG.getConstant(Cnt, MVT::i32));
4692   }
4693
4694   case Intrinsic::arm_neon_vqrshifts:
4695   case Intrinsic::arm_neon_vqrshiftu:
4696     // No immediate versions of these to check for.
4697     break;
4698   }
4699
4700   return SDValue();
4701 }
4702
4703 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4704 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4705 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4706 /// vector element shift counts are generally not legal, and it is hard to see
4707 /// their values after they get legalized to loads from a constant pool.
4708 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4709                                    const ARMSubtarget *ST) {
4710   EVT VT = N->getValueType(0);
4711
4712   // Nothing to be done for scalar shifts.
4713   if (! VT.isVector())
4714     return SDValue();
4715
4716   assert(ST->hasNEON() && "unexpected vector shift");
4717   int64_t Cnt;
4718
4719   switch (N->getOpcode()) {
4720   default: llvm_unreachable("unexpected shift opcode");
4721
4722   case ISD::SHL:
4723     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4724       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4725                          DAG.getConstant(Cnt, MVT::i32));
4726     break;
4727
4728   case ISD::SRA:
4729   case ISD::SRL:
4730     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4731       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4732                             ARMISD::VSHRs : ARMISD::VSHRu);
4733       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4734                          DAG.getConstant(Cnt, MVT::i32));
4735     }
4736   }
4737   return SDValue();
4738 }
4739
4740 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4741 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4742 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4743                                     const ARMSubtarget *ST) {
4744   SDValue N0 = N->getOperand(0);
4745
4746   // Check for sign- and zero-extensions of vector extract operations of 8-
4747   // and 16-bit vector elements.  NEON supports these directly.  They are
4748   // handled during DAG combining because type legalization will promote them
4749   // to 32-bit types and it is messy to recognize the operations after that.
4750   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4751     SDValue Vec = N0.getOperand(0);
4752     SDValue Lane = N0.getOperand(1);
4753     EVT VT = N->getValueType(0);
4754     EVT EltVT = N0.getValueType();
4755     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4756
4757     if (VT == MVT::i32 &&
4758         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4759         TLI.isTypeLegal(Vec.getValueType())) {
4760
4761       unsigned Opc = 0;
4762       switch (N->getOpcode()) {
4763       default: llvm_unreachable("unexpected opcode");
4764       case ISD::SIGN_EXTEND:
4765         Opc = ARMISD::VGETLANEs;
4766         break;
4767       case ISD::ZERO_EXTEND:
4768       case ISD::ANY_EXTEND:
4769         Opc = ARMISD::VGETLANEu;
4770         break;
4771       }
4772       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4773     }
4774   }
4775
4776   return SDValue();
4777 }
4778
4779 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4780 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4781 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4782                                        const ARMSubtarget *ST) {
4783   // If the target supports NEON, try to use vmax/vmin instructions for f32
4784   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
4785   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4786   // a NaN; only do the transformation when it matches that behavior.
4787
4788   // For now only do this when using NEON for FP operations; if using VFP, it
4789   // is not obvious that the benefit outweighs the cost of switching to the
4790   // NEON pipeline.
4791   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4792       N->getValueType(0) != MVT::f32)
4793     return SDValue();
4794
4795   SDValue CondLHS = N->getOperand(0);
4796   SDValue CondRHS = N->getOperand(1);
4797   SDValue LHS = N->getOperand(2);
4798   SDValue RHS = N->getOperand(3);
4799   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4800
4801   unsigned Opcode = 0;
4802   bool IsReversed;
4803   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4804     IsReversed = false; // x CC y ? x : y
4805   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4806     IsReversed = true ; // x CC y ? y : x
4807   } else {
4808     return SDValue();
4809   }
4810
4811   bool IsUnordered;
4812   switch (CC) {
4813   default: break;
4814   case ISD::SETOLT:
4815   case ISD::SETOLE:
4816   case ISD::SETLT:
4817   case ISD::SETLE:
4818   case ISD::SETULT:
4819   case ISD::SETULE:
4820     // If LHS is NaN, an ordered comparison will be false and the result will
4821     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4822     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4823     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4824     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4825       break;
4826     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4827     // will return -0, so vmin can only be used for unsafe math or if one of
4828     // the operands is known to be nonzero.
4829     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4830         !UnsafeFPMath &&
4831         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4832       break;
4833     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4834     break;
4835
4836   case ISD::SETOGT:
4837   case ISD::SETOGE:
4838   case ISD::SETGT:
4839   case ISD::SETGE:
4840   case ISD::SETUGT:
4841   case ISD::SETUGE:
4842     // If LHS is NaN, an ordered comparison will be false and the result will
4843     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4844     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4845     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4846     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4847       break;
4848     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4849     // will return +0, so vmax can only be used for unsafe math or if one of
4850     // the operands is known to be nonzero.
4851     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4852         !UnsafeFPMath &&
4853         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4854       break;
4855     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4856     break;
4857   }
4858
4859   if (!Opcode)
4860     return SDValue();
4861   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4862 }
4863
4864 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4865                                              DAGCombinerInfo &DCI) const {
4866   switch (N->getOpcode()) {
4867   default: break;
4868   case ISD::ADD:        return PerformADDCombine(N, DCI);
4869   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4870   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4871   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
4872   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4873   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
4874   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4875   case ISD::SHL:
4876   case ISD::SRA:
4877   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4878   case ISD::SIGN_EXTEND:
4879   case ISD::ZERO_EXTEND:
4880   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4881   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4882   }
4883   return SDValue();
4884 }
4885
4886 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4887   if (!Subtarget->hasV6Ops())
4888     // Pre-v6 does not support unaligned mem access.
4889     return false;
4890
4891   // v6+ may or may not support unaligned mem access depending on the system
4892   // configuration.
4893   // FIXME: This is pretty conservative. Should we provide cmdline option to
4894   // control the behaviour?
4895   if (!Subtarget->isTargetDarwin())
4896     return false;
4897
4898   switch (VT.getSimpleVT().SimpleTy) {
4899   default:
4900     return false;
4901   case MVT::i8:
4902   case MVT::i16:
4903   case MVT::i32:
4904     return true;
4905   // FIXME: VLD1 etc with standard alignment is legal.
4906   }
4907 }
4908
4909 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4910   if (V < 0)
4911     return false;
4912
4913   unsigned Scale = 1;
4914   switch (VT.getSimpleVT().SimpleTy) {
4915   default: return false;
4916   case MVT::i1:
4917   case MVT::i8:
4918     // Scale == 1;
4919     break;
4920   case MVT::i16:
4921     // Scale == 2;
4922     Scale = 2;
4923     break;
4924   case MVT::i32:
4925     // Scale == 4;
4926     Scale = 4;
4927     break;
4928   }
4929
4930   if ((V & (Scale - 1)) != 0)
4931     return false;
4932   V /= Scale;
4933   return V == (V & ((1LL << 5) - 1));
4934 }
4935
4936 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4937                                       const ARMSubtarget *Subtarget) {
4938   bool isNeg = false;
4939   if (V < 0) {
4940     isNeg = true;
4941     V = - V;
4942   }
4943
4944   switch (VT.getSimpleVT().SimpleTy) {
4945   default: return false;
4946   case MVT::i1:
4947   case MVT::i8:
4948   case MVT::i16:
4949   case MVT::i32:
4950     // + imm12 or - imm8
4951     if (isNeg)
4952       return V == (V & ((1LL << 8) - 1));
4953     return V == (V & ((1LL << 12) - 1));
4954   case MVT::f32:
4955   case MVT::f64:
4956     // Same as ARM mode. FIXME: NEON?
4957     if (!Subtarget->hasVFP2())
4958       return false;
4959     if ((V & 3) != 0)
4960       return false;
4961     V >>= 2;
4962     return V == (V & ((1LL << 8) - 1));
4963   }
4964 }
4965
4966 /// isLegalAddressImmediate - Return true if the integer value can be used
4967 /// as the offset of the target addressing mode for load / store of the
4968 /// given type.
4969 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4970                                     const ARMSubtarget *Subtarget) {
4971   if (V == 0)
4972     return true;
4973
4974   if (!VT.isSimple())
4975     return false;
4976
4977   if (Subtarget->isThumb1Only())
4978     return isLegalT1AddressImmediate(V, VT);
4979   else if (Subtarget->isThumb2())
4980     return isLegalT2AddressImmediate(V, VT, Subtarget);
4981
4982   // ARM mode.
4983   if (V < 0)
4984     V = - V;
4985   switch (VT.getSimpleVT().SimpleTy) {
4986   default: return false;
4987   case MVT::i1:
4988   case MVT::i8:
4989   case MVT::i32:
4990     // +- imm12
4991     return V == (V & ((1LL << 12) - 1));
4992   case MVT::i16:
4993     // +- imm8
4994     return V == (V & ((1LL << 8) - 1));
4995   case MVT::f32:
4996   case MVT::f64:
4997     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4998       return false;
4999     if ((V & 3) != 0)
5000       return false;
5001     V >>= 2;
5002     return V == (V & ((1LL << 8) - 1));
5003   }
5004 }
5005
5006 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
5007                                                       EVT VT) const {
5008   int Scale = AM.Scale;
5009   if (Scale < 0)
5010     return false;
5011
5012   switch (VT.getSimpleVT().SimpleTy) {
5013   default: return false;
5014   case MVT::i1:
5015   case MVT::i8:
5016   case MVT::i16:
5017   case MVT::i32:
5018     if (Scale == 1)
5019       return true;
5020     // r + r << imm
5021     Scale = Scale & ~1;
5022     return Scale == 2 || Scale == 4 || Scale == 8;
5023   case MVT::i64:
5024     // r + r
5025     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
5026       return true;
5027     return false;
5028   case MVT::isVoid:
5029     // Note, we allow "void" uses (basically, uses that aren't loads or
5030     // stores), because arm allows folding a scale into many arithmetic
5031     // operations.  This should be made more precise and revisited later.
5032
5033     // Allow r << imm, but the imm has to be a multiple of two.
5034     if (Scale & 1) return false;
5035     return isPowerOf2_32(Scale);
5036   }
5037 }
5038
5039 /// isLegalAddressingMode - Return true if the addressing mode represented
5040 /// by AM is legal for this target, for a load/store of the specified type.
5041 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5042                                               const Type *Ty) const {
5043   EVT VT = getValueType(Ty, true);
5044   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
5045     return false;
5046
5047   // Can never fold addr of global into load/store.
5048   if (AM.BaseGV)
5049     return false;
5050
5051   switch (AM.Scale) {
5052   case 0:  // no scale reg, must be "r+i" or "r", or "i".
5053     break;
5054   case 1:
5055     if (Subtarget->isThumb1Only())
5056       return false;
5057     // FALL THROUGH.
5058   default:
5059     // ARM doesn't support any R+R*scale+imm addr modes.
5060     if (AM.BaseOffs)
5061       return false;
5062
5063     if (!VT.isSimple())
5064       return false;
5065
5066     if (Subtarget->isThumb2())
5067       return isLegalT2ScaledAddressingMode(AM, VT);
5068
5069     int Scale = AM.Scale;
5070     switch (VT.getSimpleVT().SimpleTy) {
5071     default: return false;
5072     case MVT::i1:
5073     case MVT::i8:
5074     case MVT::i32:
5075       if (Scale < 0) Scale = -Scale;
5076       if (Scale == 1)
5077         return true;
5078       // r + r << imm
5079       return isPowerOf2_32(Scale & ~1);
5080     case MVT::i16:
5081     case MVT::i64:
5082       // r + r
5083       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
5084         return true;
5085       return false;
5086
5087     case MVT::isVoid:
5088       // Note, we allow "void" uses (basically, uses that aren't loads or
5089       // stores), because arm allows folding a scale into many arithmetic
5090       // operations.  This should be made more precise and revisited later.
5091
5092       // Allow r << imm, but the imm has to be a multiple of two.
5093       if (Scale & 1) return false;
5094       return isPowerOf2_32(Scale);
5095     }
5096     break;
5097   }
5098   return true;
5099 }
5100
5101 /// isLegalICmpImmediate - Return true if the specified immediate is legal
5102 /// icmp immediate, that is the target has icmp instructions which can compare
5103 /// a register against the immediate without having to materialize the
5104 /// immediate into a register.
5105 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
5106   if (!Subtarget->isThumb())
5107     return ARM_AM::getSOImmVal(Imm) != -1;
5108   if (Subtarget->isThumb2())
5109     return ARM_AM::getT2SOImmVal(Imm) != -1;
5110   return Imm >= 0 && Imm <= 255;
5111 }
5112
5113 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
5114                                       bool isSEXTLoad, SDValue &Base,
5115                                       SDValue &Offset, bool &isInc,
5116                                       SelectionDAG &DAG) {
5117   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5118     return false;
5119
5120   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
5121     // AddressingMode 3
5122     Base = Ptr->getOperand(0);
5123     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5124       int RHSC = (int)RHS->getZExtValue();
5125       if (RHSC < 0 && RHSC > -256) {
5126         assert(Ptr->getOpcode() == ISD::ADD);
5127         isInc = false;
5128         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5129         return true;
5130       }
5131     }
5132     isInc = (Ptr->getOpcode() == ISD::ADD);
5133     Offset = Ptr->getOperand(1);
5134     return true;
5135   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
5136     // AddressingMode 2
5137     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5138       int RHSC = (int)RHS->getZExtValue();
5139       if (RHSC < 0 && RHSC > -0x1000) {
5140         assert(Ptr->getOpcode() == ISD::ADD);
5141         isInc = false;
5142         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5143         Base = Ptr->getOperand(0);
5144         return true;
5145       }
5146     }
5147
5148     if (Ptr->getOpcode() == ISD::ADD) {
5149       isInc = true;
5150       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
5151       if (ShOpcVal != ARM_AM::no_shift) {
5152         Base = Ptr->getOperand(1);
5153         Offset = Ptr->getOperand(0);
5154       } else {
5155         Base = Ptr->getOperand(0);
5156         Offset = Ptr->getOperand(1);
5157       }
5158       return true;
5159     }
5160
5161     isInc = (Ptr->getOpcode() == ISD::ADD);
5162     Base = Ptr->getOperand(0);
5163     Offset = Ptr->getOperand(1);
5164     return true;
5165   }
5166
5167   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
5168   return false;
5169 }
5170
5171 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
5172                                      bool isSEXTLoad, SDValue &Base,
5173                                      SDValue &Offset, bool &isInc,
5174                                      SelectionDAG &DAG) {
5175   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5176     return false;
5177
5178   Base = Ptr->getOperand(0);
5179   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5180     int RHSC = (int)RHS->getZExtValue();
5181     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
5182       assert(Ptr->getOpcode() == ISD::ADD);
5183       isInc = false;
5184       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5185       return true;
5186     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
5187       isInc = Ptr->getOpcode() == ISD::ADD;
5188       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
5189       return true;
5190     }
5191   }
5192
5193   return false;
5194 }
5195
5196 /// getPreIndexedAddressParts - returns true by value, base pointer and
5197 /// offset pointer and addressing mode by reference if the node's address
5198 /// can be legally represented as pre-indexed load / store address.
5199 bool
5200 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
5201                                              SDValue &Offset,
5202                                              ISD::MemIndexedMode &AM,
5203                                              SelectionDAG &DAG) const {
5204   if (Subtarget->isThumb1Only())
5205     return false;
5206
5207   EVT VT;
5208   SDValue Ptr;
5209   bool isSEXTLoad = false;
5210   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5211     Ptr = LD->getBasePtr();
5212     VT  = LD->getMemoryVT();
5213     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5214   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5215     Ptr = ST->getBasePtr();
5216     VT  = ST->getMemoryVT();
5217   } else
5218     return false;
5219
5220   bool isInc;
5221   bool isLegal = false;
5222   if (Subtarget->isThumb2())
5223     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5224                                        Offset, isInc, DAG);
5225   else
5226     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5227                                         Offset, isInc, DAG);
5228   if (!isLegal)
5229     return false;
5230
5231   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5232   return true;
5233 }
5234
5235 /// getPostIndexedAddressParts - returns true by value, base pointer and
5236 /// offset pointer and addressing mode by reference if this node can be
5237 /// combined with a load / store to form a post-indexed load / store.
5238 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5239                                                    SDValue &Base,
5240                                                    SDValue &Offset,
5241                                                    ISD::MemIndexedMode &AM,
5242                                                    SelectionDAG &DAG) const {
5243   if (Subtarget->isThumb1Only())
5244     return false;
5245
5246   EVT VT;
5247   SDValue Ptr;
5248   bool isSEXTLoad = false;
5249   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5250     VT  = LD->getMemoryVT();
5251     Ptr = LD->getBasePtr();
5252     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5253   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5254     VT  = ST->getMemoryVT();
5255     Ptr = ST->getBasePtr();
5256   } else
5257     return false;
5258
5259   bool isInc;
5260   bool isLegal = false;
5261   if (Subtarget->isThumb2())
5262     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5263                                        isInc, DAG);
5264   else
5265     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5266                                         isInc, DAG);
5267   if (!isLegal)
5268     return false;
5269
5270   if (Ptr != Base) {
5271     // Swap base ptr and offset to catch more post-index load / store when
5272     // it's legal. In Thumb2 mode, offset must be an immediate.
5273     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5274         !Subtarget->isThumb2())
5275       std::swap(Base, Offset);
5276
5277     // Post-indexed load / store update the base pointer.
5278     if (Ptr != Base)
5279       return false;
5280   }
5281
5282   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5283   return true;
5284 }
5285
5286 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5287                                                        const APInt &Mask,
5288                                                        APInt &KnownZero,
5289                                                        APInt &KnownOne,
5290                                                        const SelectionDAG &DAG,
5291                                                        unsigned Depth) const {
5292   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5293   switch (Op.getOpcode()) {
5294   default: break;
5295   case ARMISD::CMOV: {
5296     // Bits are known zero/one if known on the LHS and RHS.
5297     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5298     if (KnownZero == 0 && KnownOne == 0) return;
5299
5300     APInt KnownZeroRHS, KnownOneRHS;
5301     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5302                           KnownZeroRHS, KnownOneRHS, Depth+1);
5303     KnownZero &= KnownZeroRHS;
5304     KnownOne  &= KnownOneRHS;
5305     return;
5306   }
5307   }
5308 }
5309
5310 //===----------------------------------------------------------------------===//
5311 //                           ARM Inline Assembly Support
5312 //===----------------------------------------------------------------------===//
5313
5314 /// getConstraintType - Given a constraint letter, return the type of
5315 /// constraint it is for this target.
5316 ARMTargetLowering::ConstraintType
5317 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5318   if (Constraint.size() == 1) {
5319     switch (Constraint[0]) {
5320     default:  break;
5321     case 'l': return C_RegisterClass;
5322     case 'w': return C_RegisterClass;
5323     }
5324   }
5325   return TargetLowering::getConstraintType(Constraint);
5326 }
5327
5328 std::pair<unsigned, const TargetRegisterClass*>
5329 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5330                                                 EVT VT) const {
5331   if (Constraint.size() == 1) {
5332     // GCC ARM Constraint Letters
5333     switch (Constraint[0]) {
5334     case 'l':
5335       if (Subtarget->isThumb())
5336         return std::make_pair(0U, ARM::tGPRRegisterClass);
5337       else
5338         return std::make_pair(0U, ARM::GPRRegisterClass);
5339     case 'r':
5340       return std::make_pair(0U, ARM::GPRRegisterClass);
5341     case 'w':
5342       if (VT == MVT::f32)
5343         return std::make_pair(0U, ARM::SPRRegisterClass);
5344       if (VT.getSizeInBits() == 64)
5345         return std::make_pair(0U, ARM::DPRRegisterClass);
5346       if (VT.getSizeInBits() == 128)
5347         return std::make_pair(0U, ARM::QPRRegisterClass);
5348       break;
5349     }
5350   }
5351   if (StringRef("{cc}").equals_lower(Constraint))
5352     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5353
5354   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5355 }
5356
5357 std::vector<unsigned> ARMTargetLowering::
5358 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5359                                   EVT VT) const {
5360   if (Constraint.size() != 1)
5361     return std::vector<unsigned>();
5362
5363   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5364   default: break;
5365   case 'l':
5366     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5367                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5368                                  0);
5369   case 'r':
5370     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5371                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5372                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5373                                  ARM::R12, ARM::LR, 0);
5374   case 'w':
5375     if (VT == MVT::f32)
5376       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5377                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5378                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5379                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5380                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5381                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5382                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5383                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5384     if (VT.getSizeInBits() == 64)
5385       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5386                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5387                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5388                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5389     if (VT.getSizeInBits() == 128)
5390       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5391                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5392       break;
5393   }
5394
5395   return std::vector<unsigned>();
5396 }
5397
5398 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5399 /// vector.  If it is invalid, don't add anything to Ops.
5400 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5401                                                      char Constraint,
5402                                                      std::vector<SDValue>&Ops,
5403                                                      SelectionDAG &DAG) const {
5404   SDValue Result(0, 0);
5405
5406   switch (Constraint) {
5407   default: break;
5408   case 'I': case 'J': case 'K': case 'L':
5409   case 'M': case 'N': case 'O':
5410     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5411     if (!C)
5412       return;
5413
5414     int64_t CVal64 = C->getSExtValue();
5415     int CVal = (int) CVal64;
5416     // None of these constraints allow values larger than 32 bits.  Check
5417     // that the value fits in an int.
5418     if (CVal != CVal64)
5419       return;
5420
5421     switch (Constraint) {
5422       case 'I':
5423         if (Subtarget->isThumb1Only()) {
5424           // This must be a constant between 0 and 255, for ADD
5425           // immediates.
5426           if (CVal >= 0 && CVal <= 255)
5427             break;
5428         } else if (Subtarget->isThumb2()) {
5429           // A constant that can be used as an immediate value in a
5430           // data-processing instruction.
5431           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5432             break;
5433         } else {
5434           // A constant that can be used as an immediate value in a
5435           // data-processing instruction.
5436           if (ARM_AM::getSOImmVal(CVal) != -1)
5437             break;
5438         }
5439         return;
5440
5441       case 'J':
5442         if (Subtarget->isThumb()) {  // FIXME thumb2
5443           // This must be a constant between -255 and -1, for negated ADD
5444           // immediates. This can be used in GCC with an "n" modifier that
5445           // prints the negated value, for use with SUB instructions. It is
5446           // not useful otherwise but is implemented for compatibility.
5447           if (CVal >= -255 && CVal <= -1)
5448             break;
5449         } else {
5450           // This must be a constant between -4095 and 4095. It is not clear
5451           // what this constraint is intended for. Implemented for
5452           // compatibility with GCC.
5453           if (CVal >= -4095 && CVal <= 4095)
5454             break;
5455         }
5456         return;
5457
5458       case 'K':
5459         if (Subtarget->isThumb1Only()) {
5460           // A 32-bit value where only one byte has a nonzero value. Exclude
5461           // zero to match GCC. This constraint is used by GCC internally for
5462           // constants that can be loaded with a move/shift combination.
5463           // It is not useful otherwise but is implemented for compatibility.
5464           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5465             break;
5466         } else if (Subtarget->isThumb2()) {
5467           // A constant whose bitwise inverse can be used as an immediate
5468           // value in a data-processing instruction. This can be used in GCC
5469           // with a "B" modifier that prints the inverted value, for use with
5470           // BIC and MVN instructions. It is not useful otherwise but is
5471           // implemented for compatibility.
5472           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5473             break;
5474         } else {
5475           // A constant whose bitwise inverse can be used as an immediate
5476           // value in a data-processing instruction. This can be used in GCC
5477           // with a "B" modifier that prints the inverted value, for use with
5478           // BIC and MVN instructions. It is not useful otherwise but is
5479           // implemented for compatibility.
5480           if (ARM_AM::getSOImmVal(~CVal) != -1)
5481             break;
5482         }
5483         return;
5484
5485       case 'L':
5486         if (Subtarget->isThumb1Only()) {
5487           // This must be a constant between -7 and 7,
5488           // for 3-operand ADD/SUB immediate instructions.
5489           if (CVal >= -7 && CVal < 7)
5490             break;
5491         } else if (Subtarget->isThumb2()) {
5492           // A constant whose negation can be used as an immediate value in a
5493           // data-processing instruction. This can be used in GCC with an "n"
5494           // modifier that prints the negated value, for use with SUB
5495           // instructions. It is not useful otherwise but is implemented for
5496           // compatibility.
5497           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5498             break;
5499         } else {
5500           // A constant whose negation can be used as an immediate value in a
5501           // data-processing instruction. This can be used in GCC with an "n"
5502           // modifier that prints the negated value, for use with SUB
5503           // instructions. It is not useful otherwise but is implemented for
5504           // compatibility.
5505           if (ARM_AM::getSOImmVal(-CVal) != -1)
5506             break;
5507         }
5508         return;
5509
5510       case 'M':
5511         if (Subtarget->isThumb()) { // FIXME thumb2
5512           // This must be a multiple of 4 between 0 and 1020, for
5513           // ADD sp + immediate.
5514           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5515             break;
5516         } else {
5517           // A power of two or a constant between 0 and 32.  This is used in
5518           // GCC for the shift amount on shifted register operands, but it is
5519           // useful in general for any shift amounts.
5520           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5521             break;
5522         }
5523         return;
5524
5525       case 'N':
5526         if (Subtarget->isThumb()) {  // FIXME thumb2
5527           // This must be a constant between 0 and 31, for shift amounts.
5528           if (CVal >= 0 && CVal <= 31)
5529             break;
5530         }
5531         return;
5532
5533       case 'O':
5534         if (Subtarget->isThumb()) {  // FIXME thumb2
5535           // This must be a multiple of 4 between -508 and 508, for
5536           // ADD/SUB sp = sp + immediate.
5537           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5538             break;
5539         }
5540         return;
5541     }
5542     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5543     break;
5544   }
5545
5546   if (Result.getNode()) {
5547     Ops.push_back(Result);
5548     return;
5549   }
5550   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5551 }
5552
5553 bool
5554 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5555   // The ARM target isn't yet aware of offsets.
5556   return false;
5557 }
5558
5559 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5560   APInt Imm = FPImm.bitcastToAPInt();
5561   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5562   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5563   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5564
5565   // We can handle 4 bits of mantissa.
5566   // mantissa = (16+UInt(e:f:g:h))/16.
5567   if (Mantissa & 0x7ffff)
5568     return -1;
5569   Mantissa >>= 19;
5570   if ((Mantissa & 0xf) != Mantissa)
5571     return -1;
5572
5573   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5574   if (Exp < -3 || Exp > 4)
5575     return -1;
5576   Exp = ((Exp+3) & 0x7) ^ 4;
5577
5578   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5579 }
5580
5581 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5582   APInt Imm = FPImm.bitcastToAPInt();
5583   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5584   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5585   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5586
5587   // We can handle 4 bits of mantissa.
5588   // mantissa = (16+UInt(e:f:g:h))/16.
5589   if (Mantissa & 0xffffffffffffLL)
5590     return -1;
5591   Mantissa >>= 48;
5592   if ((Mantissa & 0xf) != Mantissa)
5593     return -1;
5594
5595   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5596   if (Exp < -3 || Exp > 4)
5597     return -1;
5598   Exp = ((Exp+3) & 0x7) ^ 4;
5599
5600   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5601 }
5602
5603 bool ARM::isBitFieldInvertedMask(unsigned v) {
5604   if (v == 0xffffffff)
5605     return 0;
5606   // there can be 1's on either or both "outsides", all the "inside"
5607   // bits must be 0's
5608   unsigned int lsb = 0, msb = 31;
5609   while (v & (1 << msb)) --msb;
5610   while (v & (1 << lsb)) ++lsb;
5611   for (unsigned int i = lsb; i <= msb; ++i) {
5612     if (v & (1 << i))
5613       return 0;
5614   }
5615   return 1;
5616 }
5617
5618 /// isFPImmLegal - Returns true if the target can instruction select the
5619 /// specified FP immediate natively. If false, the legalizer will
5620 /// materialize the FP immediate as a load from a constant pool.
5621 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5622   if (!Subtarget->hasVFP3())
5623     return false;
5624   if (VT == MVT::f32)
5625     return ARM::getVFPf32Imm(Imm) != -1;
5626   if (VT == MVT::f64)
5627     return ARM::getVFPf64Imm(Imm) != -1;
5628   return false;
5629 }