lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when tail calls fully work.
  55 static cl::opt<bool>
  56 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  57   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  58   cl::init(false));
  59
  60 static cl::opt<bool>
  61 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  62   cl::desc("Generate calls via indirect call instructions."),
  63   cl::init(false));
  64
  65 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  66                                    CCValAssign::LocInfo &LocInfo,
  67                                    ISD::ArgFlagsTy &ArgFlags,
  68                                    CCState &State);
  69 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  70                                     CCValAssign::LocInfo &LocInfo,
  71                                     ISD::ArgFlagsTy &ArgFlags,
  72                                     CCState &State);
  73 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  74                                       CCValAssign::LocInfo &LocInfo,
  75                                       ISD::ArgFlagsTy &ArgFlags,
  76                                       CCState &State);
  77 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  78                                        CCValAssign::LocInfo &LocInfo,
  79                                        ISD::ArgFlagsTy &ArgFlags,
  80                                        CCState &State);
  81
  82 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  83                                        EVT PromotedBitwiseVT) {
  84   if (VT != PromotedLdStVT) {
  85     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  86     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  87                        PromotedLdStVT.getSimpleVT());
  88
  89     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  90     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  91                        PromotedLdStVT.getSimpleVT());
  92   }
  93
  94   EVT ElemTy = VT.getVectorElementType();
  95   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  96     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  97   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
  98     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
  99   if (ElemTy != MVT::i32) {
 100     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 101     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 102     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 103     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 104   }
 105   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 106   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 107   if (llvm::ModelWithRegSequence())
 108     setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 109   else
 110     setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Custom);
 111   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 112   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 113   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 114   if (VT.isInteger()) {
 115     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 116     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 117     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 118   }
 119
 120   // Promote all bit-wise operations.
 121   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 122     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 123     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 124                        PromotedBitwiseVT.getSimpleVT());
 125     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 126     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 127                        PromotedBitwiseVT.getSimpleVT());
 128     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 129     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 130                        PromotedBitwiseVT.getSimpleVT());
 131   }
 132
 133   // Neon does not support vector divide/remainder operations.
 134   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 135   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 136   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 137   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 138   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 139   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 140 }
 141
 142 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 143   addRegisterClass(VT, ARM::DPRRegisterClass);
 144   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 145 }
 146
 147 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 148   addRegisterClass(VT, ARM::QPRRegisterClass);
 149   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 150 }
 151
 152 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 153   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 154     return new TargetLoweringObjectFileMachO();
 155
 156   return new ARMElfTargetObjectFile();
 157 }
 158
 159 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 160     : TargetLowering(TM, createTLOF(TM)) {
 161   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 162
 163   if (Subtarget->isTargetDarwin()) {
 164     // Uses VFP for Thumb libfuncs if available.
 165     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 166       // Single-precision floating-point arithmetic.
 167       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 168       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 169       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 170       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 171
 172       // Double-precision floating-point arithmetic.
 173       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 174       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 175       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 176       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 177
 178       // Single-precision comparisons.
 179       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 180       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 181       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 182       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 183       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 184       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 185       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 186       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 187
 188       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 189       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 190       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 191       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 192       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 193       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 194       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 195       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 196
 197       // Double-precision comparisons.
 198       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 199       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 200       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 201       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 202       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 203       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 204       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 205       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 206
 207       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 208       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 209       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 210       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 211       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 212       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 213       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 214       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 215
 216       // Floating-point to integer conversions.
 217       // i64 conversions are done via library routines even when generating VFP
 218       // instructions, so use the same ones.
 219       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 220       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 221       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 222       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 223
 224       // Conversions between floating types.
 225       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 226       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 227
 228       // Integer to floating-point conversions.
 229       // i64 conversions are done via library routines even when generating VFP
 230       // instructions, so use the same ones.
 231       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 232       // e.g., __floatunsidf vs. __floatunssidfvfp.
 233       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 234       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 235       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 236       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 237     }
 238   }
 239
 240   // These libcalls are not available in 32-bit.
 241   setLibcallName(RTLIB::SHL_I128, 0);
 242   setLibcallName(RTLIB::SRL_I128, 0);
 243   setLibcallName(RTLIB::SRA_I128, 0);
 244
 245   // Libcalls should use the AAPCS base standard ABI, even if hard float
 246   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 247   if (Subtarget->isAAPCS_ABI()) {
 248     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 249       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 250                             CallingConv::ARM_AAPCS);
 251     }
 252   }
 253
 254   if (Subtarget->isThumb1Only())
 255     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 256   else
 257     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 258   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 259     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 260     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 261
 262     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 263   }
 264
 265   if (Subtarget->hasNEON()) {
 266     addDRTypeForNEON(MVT::v2f32);
 267     addDRTypeForNEON(MVT::v8i8);
 268     addDRTypeForNEON(MVT::v4i16);
 269     addDRTypeForNEON(MVT::v2i32);
 270     addDRTypeForNEON(MVT::v1i64);
 271
 272     addQRTypeForNEON(MVT::v4f32);
 273     addQRTypeForNEON(MVT::v2f64);
 274     addQRTypeForNEON(MVT::v16i8);
 275     addQRTypeForNEON(MVT::v8i16);
 276     addQRTypeForNEON(MVT::v4i32);
 277     addQRTypeForNEON(MVT::v2i64);
 278
 279     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 280     // neither Neon nor VFP support any arithmetic operations on it.
 281     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 282     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 283     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 284     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 285     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 286     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 287     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 288     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 289     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 290     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 291     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 294     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 296     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 305
 306     // Neon does not support some operations on v1i64 and v2i64 types.
 307     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 308     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 309     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 310     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 311
 312     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 313     setTargetDAGCombine(ISD::SHL);
 314     setTargetDAGCombine(ISD::SRL);
 315     setTargetDAGCombine(ISD::SRA);
 316     setTargetDAGCombine(ISD::SIGN_EXTEND);
 317     setTargetDAGCombine(ISD::ZERO_EXTEND);
 318     setTargetDAGCombine(ISD::ANY_EXTEND);
 319     setTargetDAGCombine(ISD::SELECT_CC);
 320   }
 321
 322   computeRegisterProperties();
 323
 324   // ARM does not have f32 extending load.
 325   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 326
 327   // ARM does not have i1 sign extending load.
 328   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 329
 330   // ARM supports all 4 flavors of integer indexed load / store.
 331   if (!Subtarget->isThumb1Only()) {
 332     for (unsigned im = (unsigned)ISD::PRE_INC;
 333          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 334       setIndexedLoadAction(im,  MVT::i1,  Legal);
 335       setIndexedLoadAction(im,  MVT::i8,  Legal);
 336       setIndexedLoadAction(im,  MVT::i16, Legal);
 337       setIndexedLoadAction(im,  MVT::i32, Legal);
 338       setIndexedStoreAction(im, MVT::i1,  Legal);
 339       setIndexedStoreAction(im, MVT::i8,  Legal);
 340       setIndexedStoreAction(im, MVT::i16, Legal);
 341       setIndexedStoreAction(im, MVT::i32, Legal);
 342     }
 343   }
 344
 345   // i64 operation support.
 346   if (Subtarget->isThumb1Only()) {
 347     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 348     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 349     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 350     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 351     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 352   } else {
 353     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 354     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 355     if (!Subtarget->hasV6Ops())
 356       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 357   }
 358   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 359   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 360   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 361   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 362   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 363
 364   // ARM does not have ROTL.
 365   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 366   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 367   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 368   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 369     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 370
 371   // Only ARMv6 has BSWAP.
 372   if (!Subtarget->hasV6Ops())
 373     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 374
 375   // These are expanded into libcalls.
 376   if (!Subtarget->hasDivide()) {
 377     // v7M has a hardware divider
 378     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 379     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 380   }
 381   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 382   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 383   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 384   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 385
 386   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 387   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 388   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 389   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 390   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 391
 392   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 393
 394   // Use the default implementation.
 395   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 396   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 397   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 398   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 399   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 400   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 401   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 402   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 403   // doesn't yet know how to not do that for SjLj.
 404   setExceptionSelectorRegister(ARM::R0);
 405   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 406   setOperationAction(ISD::MEMBARRIER,         MVT::Other, Custom);
 407
 408   // If the subtarget does not have extract instructions, sign_extend_inreg
 409   // needs to be expanded. Extract is available in ARM mode on v6 and up,
 410   // and on most Thumb2 implementations.
 411   if ((!Subtarget->isThumb() && !Subtarget->hasV6Ops())
 412       || (Subtarget->isThumb2() && !Subtarget->hasT2ExtractPack())) {
 413     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 414     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 415   }
 416   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 417
 418   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 419     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 420     // iff target supports vfp2.
 421     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 422
 423   // We want to custom lower some of our intrinsics.
 424   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 425
 426   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 427   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 428   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 429   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 430   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 431   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 432   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 433   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 434   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 435
 436   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 437   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 438   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 439   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 440   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 441
 442   // We don't support sin/cos/fmod/copysign/pow
 443   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 444   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 445   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 446   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 447   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 448   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 449   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 450     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 451     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 452   }
 453   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 454   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 455
 456   // Various VFP goodness
 457   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 458     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 459     if (Subtarget->hasVFP2()) {
 460       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 461       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 462       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 463       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 464     }
 465     // Special handling for half-precision FP.
 466     if (!Subtarget->hasFP16()) {
 467       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 468       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 469     }
 470   }
 471
 472   // We have target-specific dag combine patterns for the following nodes:
 473   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 474   setTargetDAGCombine(ISD::ADD);
 475   setTargetDAGCombine(ISD::SUB);
 476   setTargetDAGCombine(ISD::MUL);
 477
 478   setStackPointerRegisterToSaveRestore(ARM::SP);
 479
 480   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 481     setSchedulingPreference(Sched::RegPressure);
 482   else
 483     setSchedulingPreference(Sched::Hybrid);
 484
 485   // FIXME: If-converter should use instruction latency to determine
 486   // profitability rather than relying on fixed limits.
 487   if (Subtarget->getCPUString() == "generic") {
 488     // Generic (and overly aggressive) if-conversion limits.
 489     setIfCvtBlockSizeLimit(10);
 490     setIfCvtDupBlockSizeLimit(2);
 491   } else if (Subtarget->hasV7Ops()) {
 492     setIfCvtBlockSizeLimit(3);
 493     setIfCvtDupBlockSizeLimit(1);
 494   } else if (Subtarget->hasV6Ops()) {
 495     setIfCvtBlockSizeLimit(2);
 496     setIfCvtDupBlockSizeLimit(1);
 497   } else {
 498     setIfCvtBlockSizeLimit(3);
 499     setIfCvtDupBlockSizeLimit(2);
 500   }
 501
 502   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 503   // Do not enable CodePlacementOpt for now: it currently runs after the
 504   // ARMConstantIslandPass and messes up branch relaxation and placement
 505   // of constant islands.
 506   // benefitFromCodePlacementOpt = true;
 507 }
 508
 509 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 510   switch (Opcode) {
 511   default: return 0;
 512   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 513   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 514   case ARMISD::CALL:          return "ARMISD::CALL";
 515   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 516   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 517   case ARMISD::tCALL:         return "ARMISD::tCALL";
 518   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 519   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 520   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 521   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 522   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 523   case ARMISD::CMP:           return "ARMISD::CMP";
 524   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 525   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 526   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 527   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 528   case ARMISD::CMOV:          return "ARMISD::CMOV";
 529   case ARMISD::CNEG:          return "ARMISD::CNEG";
 530
 531   case ARMISD::RBIT:          return "ARMISD::RBIT";
 532
 533   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 534   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 535   case ARMISD::SITOF:         return "ARMISD::SITOF";
 536   case ARMISD::UITOF:         return "ARMISD::UITOF";
 537
 538   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 539   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 540   case ARMISD::RRX:           return "ARMISD::RRX";
 541
 542   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 543   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 544
 545   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 546   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 547
 548   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 549
 550   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 551
 552   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 553
 554   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 555   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 556
 557   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 558   case ARMISD::VCGE:          return "ARMISD::VCGE";
 559   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 560   case ARMISD::VCGT:          return "ARMISD::VCGT";
 561   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 562   case ARMISD::VTST:          return "ARMISD::VTST";
 563
 564   case ARMISD::VSHL:          return "ARMISD::VSHL";
 565   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 566   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 567   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 568   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 569   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 570   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 571   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 572   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 573   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 574   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 575   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 576   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 577   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 578   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 579   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 580   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 581   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 582   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 583   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 584   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 585   case ARMISD::VDUP:          return "ARMISD::VDUP";
 586   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 587   case ARMISD::VEXT:          return "ARMISD::VEXT";
 588   case ARMISD::VREV64:        return "ARMISD::VREV64";
 589   case ARMISD::VREV32:        return "ARMISD::VREV32";
 590   case ARMISD::VREV16:        return "ARMISD::VREV16";
 591   case ARMISD::VZIP:          return "ARMISD::VZIP";
 592   case ARMISD::VUZP:          return "ARMISD::VUZP";
 593   case ARMISD::VTRN:          return "ARMISD::VTRN";
 594   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 595   case ARMISD::FMAX:          return "ARMISD::FMAX";
 596   case ARMISD::FMIN:          return "ARMISD::FMIN";
 597   }
 598 }
 599
 600 /// getRegClassFor - Return the register class that should be used for the
 601 /// specified value type.
 602 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 603   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 604   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 605   // load / store 4 to 8 consecutive D registers.
 606   if (Subtarget->hasNEON()) {
 607     if (VT == MVT::v4i64)
 608       return ARM::QQPRRegisterClass;
 609     else if (VT == MVT::v8i64)
 610       return ARM::QQQQPRRegisterClass;
 611   }
 612   return TargetLowering::getRegClassFor(VT);
 613 }
 614
 615 /// getFunctionAlignment - Return the Log2 alignment of this function.
 616 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 617   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 0 : 1;
 618 }
 619
 620 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 621   unsigned NumVals = N->getNumValues();
 622   if (!NumVals)
 623     return Sched::RegPressure;
 624
 625   for (unsigned i = 0; i != NumVals; ++i) {
 626     EVT VT = N->getValueType(i);
 627     if (VT.isFloatingPoint() || VT.isVector())
 628       return Sched::Latency;
 629   }
 630
 631   if (!N->isMachineOpcode())
 632     return Sched::RegPressure;
 633
 634   // Load are scheduled for latency even if there instruction itinerary
 635   // is not available.
 636   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 637   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 638   if (TID.mayLoad())
 639     return Sched::Latency;
 640
 641   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 642   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 643     return Sched::Latency;
 644   return Sched::RegPressure;
 645 }
 646
 647 //===----------------------------------------------------------------------===//
 648 // Lowering Code
 649 //===----------------------------------------------------------------------===//
 650
 651 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 652 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 653   switch (CC) {
 654   default: llvm_unreachable("Unknown condition code!");
 655   case ISD::SETNE:  return ARMCC::NE;
 656   case ISD::SETEQ:  return ARMCC::EQ;
 657   case ISD::SETGT:  return ARMCC::GT;
 658   case ISD::SETGE:  return ARMCC::GE;
 659   case ISD::SETLT:  return ARMCC::LT;
 660   case ISD::SETLE:  return ARMCC::LE;
 661   case ISD::SETUGT: return ARMCC::HI;
 662   case ISD::SETUGE: return ARMCC::HS;
 663   case ISD::SETULT: return ARMCC::LO;
 664   case ISD::SETULE: return ARMCC::LS;
 665   }
 666 }
 667
 668 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 669 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 670                         ARMCC::CondCodes &CondCode2) {
 671   CondCode2 = ARMCC::AL;
 672   switch (CC) {
 673   default: llvm_unreachable("Unknown FP condition!");
 674   case ISD::SETEQ:
 675   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 676   case ISD::SETGT:
 677   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 678   case ISD::SETGE:
 679   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 680   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 681   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 682   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 683   case ISD::SETO:   CondCode = ARMCC::VC; break;
 684   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 685   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 686   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 687   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 688   case ISD::SETLT:
 689   case ISD::SETULT: CondCode = ARMCC::LT; break;
 690   case ISD::SETLE:
 691   case ISD::SETULE: CondCode = ARMCC::LE; break;
 692   case ISD::SETNE:
 693   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 694   }
 695 }
 696
 697 //===----------------------------------------------------------------------===//
 698 //                      Calling Convention Implementation
 699 //===----------------------------------------------------------------------===//
 700
 701 #include "ARMGenCallingConv.inc"
 702
 703 // APCS f64 is in register pairs, possibly split to stack
 704 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 705                           CCValAssign::LocInfo &LocInfo,
 706                           CCState &State, bool CanFail) {
 707   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 708
 709   // Try to get the first register.
 710   if (unsigned Reg = State.AllocateReg(RegList, 4))
 711     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 712   else {
 713     // For the 2nd half of a v2f64, do not fail.
 714     if (CanFail)
 715       return false;
 716
 717     // Put the whole thing on the stack.
 718     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 719                                            State.AllocateStack(8, 4),
 720                                            LocVT, LocInfo));
 721     return true;
 722   }
 723
 724   // Try to get the second register.
 725   if (unsigned Reg = State.AllocateReg(RegList, 4))
 726     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 727   else
 728     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 729                                            State.AllocateStack(4, 4),
 730                                            LocVT, LocInfo));
 731   return true;
 732 }
 733
 734 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 735                                    CCValAssign::LocInfo &LocInfo,
 736                                    ISD::ArgFlagsTy &ArgFlags,
 737                                    CCState &State) {
 738   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 739     return false;
 740   if (LocVT == MVT::v2f64 &&
 741       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 742     return false;
 743   return true;  // we handled it
 744 }
 745
 746 // AAPCS f64 is in aligned register pairs
 747 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 748                            CCValAssign::LocInfo &LocInfo,
 749                            CCState &State, bool CanFail) {
 750   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 751   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 752
 753   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 754   if (Reg == 0) {
 755     // For the 2nd half of a v2f64, do not just fail.
 756     if (CanFail)
 757       return false;
 758
 759     // Put the whole thing on the stack.
 760     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 761                                            State.AllocateStack(8, 8),
 762                                            LocVT, LocInfo));
 763     return true;
 764   }
 765
 766   unsigned i;
 767   for (i = 0; i < 2; ++i)
 768     if (HiRegList[i] == Reg)
 769       break;
 770
 771   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 772   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 773                                          LocVT, LocInfo));
 774   return true;
 775 }
 776
 777 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 778                                     CCValAssign::LocInfo &LocInfo,
 779                                     ISD::ArgFlagsTy &ArgFlags,
 780                                     CCState &State) {
 781   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 782     return false;
 783   if (LocVT == MVT::v2f64 &&
 784       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 785     return false;
 786   return true;  // we handled it
 787 }
 788
 789 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 790                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 791   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 792   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 793
 794   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 795   if (Reg == 0)
 796     return false; // we didn't handle it
 797
 798   unsigned i;
 799   for (i = 0; i < 2; ++i)
 800     if (HiRegList[i] == Reg)
 801       break;
 802
 803   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 804   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 805                                          LocVT, LocInfo));
 806   return true;
 807 }
 808
 809 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 810                                       CCValAssign::LocInfo &LocInfo,
 811                                       ISD::ArgFlagsTy &ArgFlags,
 812                                       CCState &State) {
 813   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 814     return false;
 815   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 816     return false;
 817   return true;  // we handled it
 818 }
 819
 820 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 821                                        CCValAssign::LocInfo &LocInfo,
 822                                        ISD::ArgFlagsTy &ArgFlags,
 823                                        CCState &State) {
 824   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 825                                    State);
 826 }
 827
 828 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 829 /// given CallingConvention value.
 830 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 831                                                  bool Return,
 832                                                  bool isVarArg) const {
 833   switch (CC) {
 834   default:
 835     llvm_unreachable("Unsupported calling convention");
 836   case CallingConv::C:
 837   case CallingConv::Fast:
 838     // Use target triple & subtarget features to do actual dispatch.
 839     if (Subtarget->isAAPCS_ABI()) {
 840       if (Subtarget->hasVFP2() &&
 841           FloatABIType == FloatABI::Hard && !isVarArg)
 842         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 843       else
 844         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 845     } else
 846         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 847   case CallingConv::ARM_AAPCS_VFP:
 848     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 849   case CallingConv::ARM_AAPCS:
 850     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 851   case CallingConv::ARM_APCS:
 852     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 853   }
 854 }
 855
 856 /// LowerCallResult - Lower the result values of a call into the
 857 /// appropriate copies out of appropriate physical registers.
 858 SDValue
 859 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 860                                    CallingConv::ID CallConv, bool isVarArg,
 861                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 862                                    DebugLoc dl, SelectionDAG &DAG,
 863                                    SmallVectorImpl<SDValue> &InVals) const {
 864
 865   // Assign locations to each value returned by this call.
 866   SmallVector<CCValAssign, 16> RVLocs;
 867   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 868                  RVLocs, *DAG.getContext());
 869   CCInfo.AnalyzeCallResult(Ins,
 870                            CCAssignFnForNode(CallConv, /* Return*/ true,
 871                                              isVarArg));
 872
 873   // Copy all of the result registers out of their specified physreg.
 874   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 875     CCValAssign VA = RVLocs[i];
 876
 877     SDValue Val;
 878     if (VA.needsCustom()) {
 879       // Handle f64 or half of a v2f64.
 880       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 881                                       InFlag);
 882       Chain = Lo.getValue(1);
 883       InFlag = Lo.getValue(2);
 884       VA = RVLocs[++i]; // skip ahead to next loc
 885       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 886                                       InFlag);
 887       Chain = Hi.getValue(1);
 888       InFlag = Hi.getValue(2);
 889       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 890
 891       if (VA.getLocVT() == MVT::v2f64) {
 892         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 893         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 894                           DAG.getConstant(0, MVT::i32));
 895
 896         VA = RVLocs[++i]; // skip ahead to next loc
 897         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 898         Chain = Lo.getValue(1);
 899         InFlag = Lo.getValue(2);
 900         VA = RVLocs[++i]; // skip ahead to next loc
 901         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 902         Chain = Hi.getValue(1);
 903         InFlag = Hi.getValue(2);
 904         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 905         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 906                           DAG.getConstant(1, MVT::i32));
 907       }
 908     } else {
 909       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 910                                InFlag);
 911       Chain = Val.getValue(1);
 912       InFlag = Val.getValue(2);
 913     }
 914
 915     switch (VA.getLocInfo()) {
 916     default: llvm_unreachable("Unknown loc info!");
 917     case CCValAssign::Full: break;
 918     case CCValAssign::BCvt:
 919       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 920       break;
 921     }
 922
 923     InVals.push_back(Val);
 924   }
 925
 926   return Chain;
 927 }
 928
 929 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 930 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 931 /// specified by the specific parameter attribute.  The copy will be passed as
 932 /// a byval function parameter.
 933 /// Sometimes what we are copying is the end of a larger object, the part that
 934 /// does not fit in registers.
 935 static SDValue
 936 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 937                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 938                           DebugLoc dl) {
 939   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 940   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 941                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 942                        NULL, 0, NULL, 0);
 943 }
 944
 945 /// LowerMemOpCallTo - Store the argument to the stack.
 946 SDValue
 947 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 948                                     SDValue StackPtr, SDValue Arg,
 949                                     DebugLoc dl, SelectionDAG &DAG,
 950                                     const CCValAssign &VA,
 951                                     ISD::ArgFlagsTy Flags) const {
 952   unsigned LocMemOffset = VA.getLocMemOffset();
 953   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 954   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 955   if (Flags.isByVal()) {
 956     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
 957   }
 958   return DAG.getStore(Chain, dl, Arg, PtrOff,
 959                       PseudoSourceValue::getStack(), LocMemOffset,
 960                       false, false, 0);
 961 }
 962
 963 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 964                                          SDValue Chain, SDValue &Arg,
 965                                          RegsToPassVector &RegsToPass,
 966                                          CCValAssign &VA, CCValAssign &NextVA,
 967                                          SDValue &StackPtr,
 968                                          SmallVector<SDValue, 8> &MemOpChains,
 969                                          ISD::ArgFlagsTy Flags) const {
 970
 971   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
 972                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
 973   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
 974
 975   if (NextVA.isRegLoc())
 976     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
 977   else {
 978     assert(NextVA.isMemLoc());
 979     if (StackPtr.getNode() == 0)
 980       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 981
 982     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
 983                                            dl, DAG, NextVA,
 984                                            Flags));
 985   }
 986 }
 987
 988 /// LowerCall - Lowering a call into a callseq_start <-
 989 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 990 /// nodes.
 991 SDValue
 992 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 993                              CallingConv::ID CallConv, bool isVarArg,
 994                              bool &isTailCall,
 995                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 996                              const SmallVectorImpl<ISD::InputArg> &Ins,
 997                              DebugLoc dl, SelectionDAG &DAG,
 998                              SmallVectorImpl<SDValue> &InVals) const {
 999   MachineFunction &MF = DAG.getMachineFunction();
1000   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1001   bool IsSibCall = false;
1002   // Temporarily disable tail calls so things don't break.
1003   if (!EnableARMTailCalls)
1004     isTailCall = false;
1005   if (isTailCall) {
1006     // Check if it's really possible to do a tail call.
1007     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1008                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1009                                                    Outs, Ins, DAG);
1010     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1011     // detected sibcalls.
1012     if (isTailCall) {
1013       ++NumTailCalls;
1014       IsSibCall = true;
1015     }
1016   }
1017
1018   // Analyze operands of the call, assigning locations to each operand.
1019   SmallVector<CCValAssign, 16> ArgLocs;
1020   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1021                  *DAG.getContext());
1022   CCInfo.AnalyzeCallOperands(Outs,
1023                              CCAssignFnForNode(CallConv, /* Return*/ false,
1024                                                isVarArg));
1025
1026   // Get a count of how many bytes are to be pushed on the stack.
1027   unsigned NumBytes = CCInfo.getNextStackOffset();
1028
1029   // For tail calls, memory operands are available in our caller's stack.
1030   if (IsSibCall)
1031     NumBytes = 0;
1032
1033   // Adjust the stack pointer for the new arguments...
1034   // These operations are automatically eliminated by the prolog/epilog pass
1035   if (!IsSibCall)
1036     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1037
1038   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1039
1040   RegsToPassVector RegsToPass;
1041   SmallVector<SDValue, 8> MemOpChains;
1042
1043   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1044   // of tail call optimization, arguments are handled later.
1045   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1046        i != e;
1047        ++i, ++realArgIdx) {
1048     CCValAssign &VA = ArgLocs[i];
1049     SDValue Arg = Outs[realArgIdx].Val;
1050     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1051
1052     // Promote the value if needed.
1053     switch (VA.getLocInfo()) {
1054     default: llvm_unreachable("Unknown loc info!");
1055     case CCValAssign::Full: break;
1056     case CCValAssign::SExt:
1057       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1058       break;
1059     case CCValAssign::ZExt:
1060       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1061       break;
1062     case CCValAssign::AExt:
1063       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1064       break;
1065     case CCValAssign::BCvt:
1066       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1067       break;
1068     }
1069
1070     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1071     if (VA.needsCustom()) {
1072       if (VA.getLocVT() == MVT::v2f64) {
1073         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1074                                   DAG.getConstant(0, MVT::i32));
1075         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1076                                   DAG.getConstant(1, MVT::i32));
1077
1078         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1079                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1080
1081         VA = ArgLocs[++i]; // skip ahead to next loc
1082         if (VA.isRegLoc()) {
1083           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1084                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1085         } else {
1086           assert(VA.isMemLoc());
1087
1088           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1089                                                  dl, DAG, VA, Flags));
1090         }
1091       } else {
1092         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1093                          StackPtr, MemOpChains, Flags);
1094       }
1095     } else if (VA.isRegLoc()) {
1096       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1097     } else {
1098       assert(VA.isMemLoc());
1099
1100       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1101                                              dl, DAG, VA, Flags));
1102     }
1103   }
1104
1105   if (!MemOpChains.empty())
1106     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1107                         &MemOpChains[0], MemOpChains.size());
1108
1109   // Build a sequence of copy-to-reg nodes chained together with token chain
1110   // and flag operands which copy the outgoing args into the appropriate regs.
1111   SDValue InFlag;
1112   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1113     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1114                              RegsToPass[i].second, InFlag);
1115     InFlag = Chain.getValue(1);
1116   }
1117
1118   // For tail calls lower the arguments to the 'real' stack slot.
1119   if (isTailCall) {
1120     // Force all the incoming stack arguments to be loaded from the stack
1121     // before any new outgoing arguments are stored to the stack, because the
1122     // outgoing stack slots may alias the incoming argument stack slots, and
1123     // the alias isn't otherwise explicit. This is slightly more conservative
1124     // than necessary, because it means that each store effectively depends
1125     // on every argument instead of just those arguments it would clobber.
1126
1127     // Do not flag preceeding copytoreg stuff together with the following stuff.
1128     InFlag = SDValue();
1129     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1130       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1131                                RegsToPass[i].second, InFlag);
1132       InFlag = Chain.getValue(1);
1133     }
1134     InFlag =SDValue();
1135   }
1136
1137   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1138   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1139   // node so that legalize doesn't hack it.
1140   bool isDirect = false;
1141   bool isARMFunc = false;
1142   bool isLocalARMFunc = false;
1143   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1144
1145   if (EnableARMLongCalls) {
1146     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1147             && "long-calls with non-static relocation model!");
1148     // Handle a global address or an external symbol. If it's not one of
1149     // those, the target's already in a register, so we don't need to do
1150     // anything extra.
1151     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1152       const GlobalValue *GV = G->getGlobal();
1153       // Create a constant pool entry for the callee address
1154       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1155       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1156                                                            ARMPCLabelIndex,
1157                                                            ARMCP::CPValue, 0);
1158       // Get the address of the callee into a register
1159       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1160       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1161       Callee = DAG.getLoad(getPointerTy(), dl,
1162                            DAG.getEntryNode(), CPAddr,
1163                            PseudoSourceValue::getConstantPool(), 0,
1164                            false, false, 0);
1165     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1166       const char *Sym = S->getSymbol();
1167
1168       // Create a constant pool entry for the callee address
1169       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1170       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1171                                                        Sym, ARMPCLabelIndex, 0);
1172       // Get the address of the callee into a register
1173       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1174       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1175       Callee = DAG.getLoad(getPointerTy(), dl,
1176                            DAG.getEntryNode(), CPAddr,
1177                            PseudoSourceValue::getConstantPool(), 0,
1178                            false, false, 0);
1179     }
1180   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1181     const GlobalValue *GV = G->getGlobal();
1182     isDirect = true;
1183     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1184     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1185                    getTargetMachine().getRelocationModel() != Reloc::Static;
1186     isARMFunc = !Subtarget->isThumb() || isStub;
1187     // ARM call to a local ARM function is predicable.
1188     isLocalARMFunc = !Subtarget->isThumb() && !isExt;
1189     // tBX takes a register source operand.
1190     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1191       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1192       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1193                                                            ARMPCLabelIndex,
1194                                                            ARMCP::CPValue, 4);
1195       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1196       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1197       Callee = DAG.getLoad(getPointerTy(), dl,
1198                            DAG.getEntryNode(), CPAddr,
1199                            PseudoSourceValue::getConstantPool(), 0,
1200                            false, false, 0);
1201       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1202       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1203                            getPointerTy(), Callee, PICLabel);
1204     } else
1205       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
1206   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1207     isDirect = true;
1208     bool isStub = Subtarget->isTargetDarwin() &&
1209                   getTargetMachine().getRelocationModel() != Reloc::Static;
1210     isARMFunc = !Subtarget->isThumb() || isStub;
1211     // tBX takes a register source operand.
1212     const char *Sym = S->getSymbol();
1213     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1214       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1215       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1216                                                        Sym, ARMPCLabelIndex, 4);
1217       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1218       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1219       Callee = DAG.getLoad(getPointerTy(), dl,
1220                            DAG.getEntryNode(), CPAddr,
1221                            PseudoSourceValue::getConstantPool(), 0,
1222                            false, false, 0);
1223       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1224       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1225                            getPointerTy(), Callee, PICLabel);
1226     } else
1227       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1228   }
1229
1230   // FIXME: handle tail calls differently.
1231   unsigned CallOpc;
1232   if (Subtarget->isThumb()) {
1233     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1234       CallOpc = ARMISD::CALL_NOLINK;
1235     else
1236       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1237   } else {
1238     CallOpc = (isDirect || Subtarget->hasV5TOps())
1239       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1240       : ARMISD::CALL_NOLINK;
1241   }
1242   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb1Only()) {
1243     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
1244     Chain = DAG.getCopyToReg(Chain, dl, ARM::LR, DAG.getUNDEF(MVT::i32),InFlag);
1245     InFlag = Chain.getValue(1);
1246   }
1247
1248   std::vector<SDValue> Ops;
1249   Ops.push_back(Chain);
1250   Ops.push_back(Callee);
1251
1252   // Add argument registers to the end of the list so that they are known live
1253   // into the call.
1254   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1255     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1256                                   RegsToPass[i].second.getValueType()));
1257
1258   if (InFlag.getNode())
1259     Ops.push_back(InFlag);
1260
1261   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1262   if (isTailCall)
1263     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1264
1265   // Returns a chain and a flag for retval copy to use.
1266   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1267   InFlag = Chain.getValue(1);
1268
1269   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1270                              DAG.getIntPtrConstant(0, true), InFlag);
1271   if (!Ins.empty())
1272     InFlag = Chain.getValue(1);
1273
1274   // Handle result values, copying them out of physregs into vregs that we
1275   // return.
1276   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1277                          dl, DAG, InVals);
1278 }
1279
1280 /// MatchingStackOffset - Return true if the given stack call argument is
1281 /// already available in the same position (relatively) of the caller's
1282 /// incoming argument stack.
1283 static
1284 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1285                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1286                          const ARMInstrInfo *TII) {
1287   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1288   int FI = INT_MAX;
1289   if (Arg.getOpcode() == ISD::CopyFromReg) {
1290     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1291     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1292       return false;
1293     MachineInstr *Def = MRI->getVRegDef(VR);
1294     if (!Def)
1295       return false;
1296     if (!Flags.isByVal()) {
1297       if (!TII->isLoadFromStackSlot(Def, FI))
1298         return false;
1299     } else {
1300 //      unsigned Opcode = Def->getOpcode();
1301 //      if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
1302 //          Def->getOperand(1).isFI()) {
1303 //        FI = Def->getOperand(1).getIndex();
1304 //        Bytes = Flags.getByValSize();
1305 //      } else
1306         return false;
1307     }
1308   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1309     if (Flags.isByVal())
1310       // ByVal argument is passed in as a pointer but it's now being
1311       // dereferenced. e.g.
1312       // define @foo(%struct.X* %A) {
1313       //   tail call @bar(%struct.X* byval %A)
1314       // }
1315       return false;
1316     SDValue Ptr = Ld->getBasePtr();
1317     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1318     if (!FINode)
1319       return false;
1320     FI = FINode->getIndex();
1321   } else
1322     return false;
1323
1324   assert(FI != INT_MAX);
1325   if (!MFI->isFixedObjectIndex(FI))
1326     return false;
1327   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1328 }
1329
1330 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1331 /// for tail call optimization. Targets which want to do tail call
1332 /// optimization should implement this function.
1333 bool
1334 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1335                                                      CallingConv::ID CalleeCC,
1336                                                      bool isVarArg,
1337                                                      bool isCalleeStructRet,
1338                                                      bool isCallerStructRet,
1339                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1340                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1341                                                      SelectionDAG& DAG) const {
1342
1343   const Function *CallerF = DAG.getMachineFunction().getFunction();
1344   CallingConv::ID CallerCC = CallerF->getCallingConv();
1345   bool CCMatch = CallerCC == CalleeCC;
1346
1347   // Look for obvious safe cases to perform tail call optimization that do not
1348   // require ABI changes. This is what gcc calls sibcall.
1349
1350   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
1351   // emit a special epilogue.
1352   // Not sure yet if this is true on ARM.
1353 //??  if (RegInfo->needsStackRealignment(MF))
1354 //??    return false;
1355
1356   // Do not sibcall optimize vararg calls unless the call site is not passing any
1357   // arguments.
1358   if (isVarArg && !Outs.empty())
1359     return false;
1360
1361   // Also avoid sibcall optimization if either caller or callee uses struct
1362   // return semantics.
1363   if (isCalleeStructRet || isCallerStructRet)
1364     return false;
1365
1366   // If the calling conventions do not match, then we'd better make sure the
1367   // results are returned in the same way as what the caller expects.
1368   if (!CCMatch) {
1369     SmallVector<CCValAssign, 16> RVLocs1;
1370     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1371                     RVLocs1, *DAG.getContext());
1372     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1373
1374     SmallVector<CCValAssign, 16> RVLocs2;
1375     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1376                     RVLocs2, *DAG.getContext());
1377     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1378
1379     if (RVLocs1.size() != RVLocs2.size())
1380       return false;
1381     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1382       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1383         return false;
1384       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1385         return false;
1386       if (RVLocs1[i].isRegLoc()) {
1387         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1388           return false;
1389       } else {
1390         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1391           return false;
1392       }
1393     }
1394   }
1395
1396   // If the callee takes no arguments then go on to check the results of the
1397   // call.
1398   if (!Outs.empty()) {
1399     // Check if stack adjustment is needed. For now, do not do this if any
1400     // argument is passed on the stack.
1401     SmallVector<CCValAssign, 16> ArgLocs;
1402     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1403                    ArgLocs, *DAG.getContext());
1404     CCInfo.AnalyzeCallOperands(Outs,
1405                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1406     if (CCInfo.getNextStackOffset()) {
1407       MachineFunction &MF = DAG.getMachineFunction();
1408
1409       // Check if the arguments are already laid out in the right way as
1410       // the caller's fixed stack objects.
1411       MachineFrameInfo *MFI = MF.getFrameInfo();
1412       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1413       const ARMInstrInfo *TII =
1414         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1415       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1416            i != e;
1417            ++i, ++realArgIdx) {
1418         CCValAssign &VA = ArgLocs[i];
1419         EVT RegVT = VA.getLocVT();
1420         SDValue Arg = Outs[realArgIdx].Val;
1421         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1422         if (VA.getLocInfo() == CCValAssign::Indirect)
1423           return false;
1424         if (VA.needsCustom()) {
1425           // f64 and vector types are split into multiple registers or
1426           // register/stack-slot combinations.  The types will not match
1427           // the registers; give up on memory f64 refs until we figure
1428           // out what to do about this.
1429           if (!VA.isRegLoc())
1430             return false;
1431           if (!ArgLocs[++i].isRegLoc())
1432             return false;
1433           if (RegVT == MVT::v2f64) {
1434             if (!ArgLocs[++i].isRegLoc())
1435               return false;
1436             if (!ArgLocs[++i].isRegLoc())
1437               return false;
1438           }
1439         } else if (!VA.isRegLoc()) {
1440           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1441                                    MFI, MRI, TII))
1442             return false;
1443         }
1444       }
1445     }
1446   }
1447
1448   return true;
1449 }
1450
1451 SDValue
1452 ARMTargetLowering::LowerReturn(SDValue Chain,
1453                                CallingConv::ID CallConv, bool isVarArg,
1454                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1455                                DebugLoc dl, SelectionDAG &DAG) const {
1456
1457   // CCValAssign - represent the assignment of the return value to a location.
1458   SmallVector<CCValAssign, 16> RVLocs;
1459
1460   // CCState - Info about the registers and stack slots.
1461   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1462                  *DAG.getContext());
1463
1464   // Analyze outgoing return values.
1465   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1466                                                isVarArg));
1467
1468   // If this is the first return lowered for this function, add
1469   // the regs to the liveout set for the function.
1470   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1471     for (unsigned i = 0; i != RVLocs.size(); ++i)
1472       if (RVLocs[i].isRegLoc())
1473         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1474   }
1475
1476   SDValue Flag;
1477
1478   // Copy the result values into the output registers.
1479   for (unsigned i = 0, realRVLocIdx = 0;
1480        i != RVLocs.size();
1481        ++i, ++realRVLocIdx) {
1482     CCValAssign &VA = RVLocs[i];
1483     assert(VA.isRegLoc() && "Can only return in registers!");
1484
1485     SDValue Arg = Outs[realRVLocIdx].Val;
1486
1487     switch (VA.getLocInfo()) {
1488     default: llvm_unreachable("Unknown loc info!");
1489     case CCValAssign::Full: break;
1490     case CCValAssign::BCvt:
1491       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1492       break;
1493     }
1494
1495     if (VA.needsCustom()) {
1496       if (VA.getLocVT() == MVT::v2f64) {
1497         // Extract the first half and return it in two registers.
1498         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1499                                    DAG.getConstant(0, MVT::i32));
1500         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1501                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1502
1503         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1504         Flag = Chain.getValue(1);
1505         VA = RVLocs[++i]; // skip ahead to next loc
1506         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1507                                  HalfGPRs.getValue(1), Flag);
1508         Flag = Chain.getValue(1);
1509         VA = RVLocs[++i]; // skip ahead to next loc
1510
1511         // Extract the 2nd half and fall through to handle it as an f64 value.
1512         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1513                           DAG.getConstant(1, MVT::i32));
1514       }
1515       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1516       // available.
1517       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1518                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1519       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1520       Flag = Chain.getValue(1);
1521       VA = RVLocs[++i]; // skip ahead to next loc
1522       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1523                                Flag);
1524     } else
1525       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1526
1527     // Guarantee that all emitted copies are
1528     // stuck together, avoiding something bad.
1529     Flag = Chain.getValue(1);
1530   }
1531
1532   SDValue result;
1533   if (Flag.getNode())
1534     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1535   else // Return Void
1536     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1537
1538   return result;
1539 }
1540
1541 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1542 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1543 // one of the above mentioned nodes. It has to be wrapped because otherwise
1544 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1545 // be used to form addressing mode. These wrapped nodes will be selected
1546 // into MOVi.
1547 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1548   EVT PtrVT = Op.getValueType();
1549   // FIXME there is no actual debug info here
1550   DebugLoc dl = Op.getDebugLoc();
1551   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1552   SDValue Res;
1553   if (CP->isMachineConstantPoolEntry())
1554     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1555                                     CP->getAlignment());
1556   else
1557     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1558                                     CP->getAlignment());
1559   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1560 }
1561
1562 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1563                                              SelectionDAG &DAG) const {
1564   MachineFunction &MF = DAG.getMachineFunction();
1565   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1566   unsigned ARMPCLabelIndex = 0;
1567   DebugLoc DL = Op.getDebugLoc();
1568   EVT PtrVT = getPointerTy();
1569   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1570   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1571   SDValue CPAddr;
1572   if (RelocM == Reloc::Static) {
1573     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1574   } else {
1575     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1576     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1577     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1578                                                          ARMCP::CPBlockAddress,
1579                                                          PCAdj);
1580     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1581   }
1582   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1583   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1584                                PseudoSourceValue::getConstantPool(), 0,
1585                                false, false, 0);
1586   if (RelocM == Reloc::Static)
1587     return Result;
1588   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1589   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1590 }
1591
1592 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1593 SDValue
1594 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1595                                                  SelectionDAG &DAG) const {
1596   DebugLoc dl = GA->getDebugLoc();
1597   EVT PtrVT = getPointerTy();
1598   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1599   MachineFunction &MF = DAG.getMachineFunction();
1600   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1601   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1602   ARMConstantPoolValue *CPV =
1603     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1604                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1605   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1606   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1607   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1608                          PseudoSourceValue::getConstantPool(), 0,
1609                          false, false, 0);
1610   SDValue Chain = Argument.getValue(1);
1611
1612   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1613   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1614
1615   // call __tls_get_addr.
1616   ArgListTy Args;
1617   ArgListEntry Entry;
1618   Entry.Node = Argument;
1619   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1620   Args.push_back(Entry);
1621   // FIXME: is there useful debug info available here?
1622   std::pair<SDValue, SDValue> CallResult =
1623     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1624                 false, false, false, false,
1625                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1626                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1627   return CallResult.first;
1628 }
1629
1630 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1631 // "local exec" model.
1632 SDValue
1633 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1634                                         SelectionDAG &DAG) const {
1635   const GlobalValue *GV = GA->getGlobal();
1636   DebugLoc dl = GA->getDebugLoc();
1637   SDValue Offset;
1638   SDValue Chain = DAG.getEntryNode();
1639   EVT PtrVT = getPointerTy();
1640   // Get the Thread Pointer
1641   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1642
1643   if (GV->isDeclaration()) {
1644     MachineFunction &MF = DAG.getMachineFunction();
1645     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1646     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1647     // Initial exec model.
1648     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1649     ARMConstantPoolValue *CPV =
1650       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1651                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1652     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1653     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1654     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1655                          PseudoSourceValue::getConstantPool(), 0,
1656                          false, false, 0);
1657     Chain = Offset.getValue(1);
1658
1659     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1660     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1661
1662     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1663                          PseudoSourceValue::getConstantPool(), 0,
1664                          false, false, 0);
1665   } else {
1666     // local exec model
1667     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1668     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1669     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1670     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1671                          PseudoSourceValue::getConstantPool(), 0,
1672                          false, false, 0);
1673   }
1674
1675   // The address of the thread local variable is the add of the thread
1676   // pointer with the offset of the variable.
1677   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1678 }
1679
1680 SDValue
1681 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1682   // TODO: implement the "local dynamic" model
1683   assert(Subtarget->isTargetELF() &&
1684          "TLS not implemented for non-ELF targets");
1685   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1686   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1687   // otherwise use the "Local Exec" TLS Model
1688   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1689     return LowerToTLSGeneralDynamicModel(GA, DAG);
1690   else
1691     return LowerToTLSExecModels(GA, DAG);
1692 }
1693
1694 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1695                                                  SelectionDAG &DAG) const {
1696   EVT PtrVT = getPointerTy();
1697   DebugLoc dl = Op.getDebugLoc();
1698   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1699   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1700   if (RelocM == Reloc::PIC_) {
1701     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1702     ARMConstantPoolValue *CPV =
1703       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1704     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1705     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1706     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1707                                  CPAddr,
1708                                  PseudoSourceValue::getConstantPool(), 0,
1709                                  false, false, 0);
1710     SDValue Chain = Result.getValue(1);
1711     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1712     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1713     if (!UseGOTOFF)
1714       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1715                            PseudoSourceValue::getGOT(), 0,
1716                            false, false, 0);
1717     return Result;
1718   } else {
1719     // If we have T2 ops, we can materialize the address directly via movt/movw
1720     // pair. This is always cheaper.
1721     if (Subtarget->useMovt()) {
1722       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1723                          DAG.getTargetGlobalAddress(GV, PtrVT));
1724     } else {
1725       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1726       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1727       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1728                          PseudoSourceValue::getConstantPool(), 0,
1729                          false, false, 0);
1730     }
1731   }
1732 }
1733
1734 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1735                                                     SelectionDAG &DAG) const {
1736   MachineFunction &MF = DAG.getMachineFunction();
1737   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1738   unsigned ARMPCLabelIndex = 0;
1739   EVT PtrVT = getPointerTy();
1740   DebugLoc dl = Op.getDebugLoc();
1741   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1742   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1743   SDValue CPAddr;
1744   if (RelocM == Reloc::Static)
1745     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1746   else {
1747     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1748     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1749     ARMConstantPoolValue *CPV =
1750       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1751     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1752   }
1753   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1754
1755   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1756                                PseudoSourceValue::getConstantPool(), 0,
1757                                false, false, 0);
1758   SDValue Chain = Result.getValue(1);
1759
1760   if (RelocM == Reloc::PIC_) {
1761     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1762     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1763   }
1764
1765   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1766     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1767                          PseudoSourceValue::getGOT(), 0,
1768                          false, false, 0);
1769
1770   return Result;
1771 }
1772
1773 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1774                                                     SelectionDAG &DAG) const {
1775   assert(Subtarget->isTargetELF() &&
1776          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1777   MachineFunction &MF = DAG.getMachineFunction();
1778   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1779   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1780   EVT PtrVT = getPointerTy();
1781   DebugLoc dl = Op.getDebugLoc();
1782   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1783   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1784                                                        "_GLOBAL_OFFSET_TABLE_",
1785                                                        ARMPCLabelIndex, PCAdj);
1786   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1787   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1788   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1789                                PseudoSourceValue::getConstantPool(), 0,
1790                                false, false, 0);
1791   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1792   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1793 }
1794
1795 SDValue
1796 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1797   DebugLoc dl = Op.getDebugLoc();
1798   SDValue Val = DAG.getConstant(0, MVT::i32);
1799   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1800                      Op.getOperand(1), Val);
1801 }
1802
1803 SDValue
1804 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1805   DebugLoc dl = Op.getDebugLoc();
1806   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1807                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1808 }
1809
1810 SDValue
1811 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1812                                            const ARMSubtarget *Subtarget)
1813                                              const {
1814   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1815   DebugLoc dl = Op.getDebugLoc();
1816   switch (IntNo) {
1817   default: return SDValue();    // Don't custom lower most intrinsics.
1818   case Intrinsic::arm_thread_pointer: {
1819     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1820     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1821   }
1822   case Intrinsic::eh_sjlj_lsda: {
1823     MachineFunction &MF = DAG.getMachineFunction();
1824     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1825     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1826     EVT PtrVT = getPointerTy();
1827     DebugLoc dl = Op.getDebugLoc();
1828     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1829     SDValue CPAddr;
1830     unsigned PCAdj = (RelocM != Reloc::PIC_)
1831       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1832     ARMConstantPoolValue *CPV =
1833       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1834                                ARMCP::CPLSDA, PCAdj);
1835     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1836     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1837     SDValue Result =
1838       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1839                   PseudoSourceValue::getConstantPool(), 0,
1840                   false, false, 0);
1841     SDValue Chain = Result.getValue(1);
1842
1843     if (RelocM == Reloc::PIC_) {
1844       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1845       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1846     }
1847     return Result;
1848   }
1849   }
1850 }
1851
1852 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1853                           const ARMSubtarget *Subtarget) {
1854   DebugLoc dl = Op.getDebugLoc();
1855   SDValue Op5 = Op.getOperand(5);
1856   SDValue Res;
1857   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1858   if (isDeviceBarrier) {
1859     if (Subtarget->hasV7Ops())
1860       Res = DAG.getNode(ARMISD::SYNCBARRIER, dl, MVT::Other, Op.getOperand(0));
1861     else
1862       Res = DAG.getNode(ARMISD::SYNCBARRIER, dl, MVT::Other, Op.getOperand(0),
1863                         DAG.getConstant(0, MVT::i32));
1864   } else {
1865     if (Subtarget->hasV7Ops())
1866       Res = DAG.getNode(ARMISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
1867     else
1868       Res = DAG.getNode(ARMISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0),
1869                         DAG.getConstant(0, MVT::i32));
1870   }
1871   return Res;
1872 }
1873
1874 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
1875   MachineFunction &MF = DAG.getMachineFunction();
1876   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
1877
1878   // vastart just stores the address of the VarArgsFrameIndex slot into the
1879   // memory location argument.
1880   DebugLoc dl = Op.getDebugLoc();
1881   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1882   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1883   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1884   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1885                       false, false, 0);
1886 }
1887
1888 SDValue
1889 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
1890                                            SelectionDAG &DAG) const {
1891   SDNode *Node = Op.getNode();
1892   DebugLoc dl = Node->getDebugLoc();
1893   EVT VT = Node->getValueType(0);
1894   SDValue Chain = Op.getOperand(0);
1895   SDValue Size  = Op.getOperand(1);
1896   SDValue Align = Op.getOperand(2);
1897
1898   // Chain the dynamic stack allocation so that it doesn't modify the stack
1899   // pointer when other instructions are using the stack.
1900   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1901
1902   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1903   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1904   if (AlignVal > StackAlign)
1905     // Do this now since selection pass cannot introduce new target
1906     // independent node.
1907     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1908
1909   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1910   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1911   // do even more horrible hack later.
1912   MachineFunction &MF = DAG.getMachineFunction();
1913   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1914   if (AFI->isThumb1OnlyFunction()) {
1915     bool Negate = true;
1916     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1917     if (C) {
1918       uint32_t Val = C->getZExtValue();
1919       if (Val <= 508 && ((Val & 3) == 0))
1920         Negate = false;
1921     }
1922     if (Negate)
1923       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1924   }
1925
1926   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1927   SDValue Ops1[] = { Chain, Size, Align };
1928   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1929   Chain = Res.getValue(1);
1930   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1931                              DAG.getIntPtrConstant(0, true), SDValue());
1932   SDValue Ops2[] = { Res, Chain };
1933   return DAG.getMergeValues(Ops2, 2, dl);
1934 }
1935
1936 SDValue
1937 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1938                                         SDValue &Root, SelectionDAG &DAG,
1939                                         DebugLoc dl) const {
1940   MachineFunction &MF = DAG.getMachineFunction();
1941   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1942
1943   TargetRegisterClass *RC;
1944   if (AFI->isThumb1OnlyFunction())
1945     RC = ARM::tGPRRegisterClass;
1946   else
1947     RC = ARM::GPRRegisterClass;
1948
1949   // Transform the arguments stored in physical registers into virtual ones.
1950   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1951   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1952
1953   SDValue ArgValue2;
1954   if (NextVA.isMemLoc()) {
1955     MachineFrameInfo *MFI = MF.getFrameInfo();
1956     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true, false);
1957
1958     // Create load node to retrieve arguments from the stack.
1959     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1960     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
1961                             PseudoSourceValue::getFixedStack(FI), 0,
1962                             false, false, 0);
1963   } else {
1964     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
1965     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1966   }
1967
1968   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
1969 }
1970
1971 SDValue
1972 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
1973                                         CallingConv::ID CallConv, bool isVarArg,
1974                                         const SmallVectorImpl<ISD::InputArg>
1975                                           &Ins,
1976                                         DebugLoc dl, SelectionDAG &DAG,
1977                                         SmallVectorImpl<SDValue> &InVals)
1978                                           const {
1979
1980   MachineFunction &MF = DAG.getMachineFunction();
1981   MachineFrameInfo *MFI = MF.getFrameInfo();
1982
1983   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1984
1985   // Assign locations to all of the incoming arguments.
1986   SmallVector<CCValAssign, 16> ArgLocs;
1987   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1988                  *DAG.getContext());
1989   CCInfo.AnalyzeFormalArguments(Ins,
1990                                 CCAssignFnForNode(CallConv, /* Return*/ false,
1991                                                   isVarArg));
1992
1993   SmallVector<SDValue, 16> ArgValues;
1994
1995   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1996     CCValAssign &VA = ArgLocs[i];
1997
1998     // Arguments stored in registers.
1999     if (VA.isRegLoc()) {
2000       EVT RegVT = VA.getLocVT();
2001
2002       SDValue ArgValue;
2003       if (VA.needsCustom()) {
2004         // f64 and vector types are split up into multiple registers or
2005         // combinations of registers and stack slots.
2006         if (VA.getLocVT() == MVT::v2f64) {
2007           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2008                                                    Chain, DAG, dl);
2009           VA = ArgLocs[++i]; // skip ahead to next loc
2010           SDValue ArgValue2;
2011           if (VA.isMemLoc()) {
2012             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(),
2013                                             true, false);
2014             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2015             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2016                                     PseudoSourceValue::getFixedStack(FI), 0,
2017                                     false, false, 0);
2018           } else {
2019             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2020                                              Chain, DAG, dl);
2021           }
2022           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2023           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2024                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2025           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2026                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2027         } else
2028           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2029
2030       } else {
2031         TargetRegisterClass *RC;
2032
2033         if (RegVT == MVT::f32)
2034           RC = ARM::SPRRegisterClass;
2035         else if (RegVT == MVT::f64)
2036           RC = ARM::DPRRegisterClass;
2037         else if (RegVT == MVT::v2f64)
2038           RC = ARM::QPRRegisterClass;
2039         else if (RegVT == MVT::i32)
2040           RC = (AFI->isThumb1OnlyFunction() ?
2041                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2042         else
2043           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2044
2045         // Transform the arguments in physical registers into virtual ones.
2046         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2047         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2048       }
2049
2050       // If this is an 8 or 16-bit value, it is really passed promoted
2051       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2052       // truncate to the right size.
2053       switch (VA.getLocInfo()) {
2054       default: llvm_unreachable("Unknown loc info!");
2055       case CCValAssign::Full: break;
2056       case CCValAssign::BCvt:
2057         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2058         break;
2059       case CCValAssign::SExt:
2060         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2061                                DAG.getValueType(VA.getValVT()));
2062         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2063         break;
2064       case CCValAssign::ZExt:
2065         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2066                                DAG.getValueType(VA.getValVT()));
2067         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2068         break;
2069       }
2070
2071       InVals.push_back(ArgValue);
2072
2073     } else { // VA.isRegLoc()
2074
2075       // sanity check
2076       assert(VA.isMemLoc());
2077       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2078
2079       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2080       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
2081                                       true, false);
2082
2083       // Create load nodes to retrieve arguments from the stack.
2084       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2085       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2086                                    PseudoSourceValue::getFixedStack(FI), 0,
2087                                    false, false, 0));
2088     }
2089   }
2090
2091   // varargs
2092   if (isVarArg) {
2093     static const unsigned GPRArgRegs[] = {
2094       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2095     };
2096
2097     unsigned NumGPRs = CCInfo.getFirstUnallocated
2098       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2099
2100     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2101     unsigned VARegSize = (4 - NumGPRs) * 4;
2102     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2103     unsigned ArgOffset = CCInfo.getNextStackOffset();
2104     if (VARegSaveSize) {
2105       // If this function is vararg, store any remaining integer argument regs
2106       // to their spots on the stack so that they may be loaded by deferencing
2107       // the result of va_next.
2108       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2109       AFI->setVarArgsFrameIndex(
2110         MFI->CreateFixedObject(VARegSaveSize,
2111                                ArgOffset + VARegSaveSize - VARegSize,
2112                                true, false));
2113       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2114                                       getPointerTy());
2115
2116       SmallVector<SDValue, 4> MemOps;
2117       for (; NumGPRs < 4; ++NumGPRs) {
2118         TargetRegisterClass *RC;
2119         if (AFI->isThumb1OnlyFunction())
2120           RC = ARM::tGPRRegisterClass;
2121         else
2122           RC = ARM::GPRRegisterClass;
2123
2124         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2125         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2126         SDValue Store =
2127           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2128                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2129                0, false, false, 0);
2130         MemOps.push_back(Store);
2131         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2132                           DAG.getConstant(4, getPointerTy()));
2133       }
2134       if (!MemOps.empty())
2135         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2136                             &MemOps[0], MemOps.size());
2137     } else
2138       // This will point to the next argument passed via stack.
2139       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset,
2140                                                        true, false));
2141   }
2142
2143   return Chain;
2144 }
2145
2146 /// isFloatingPointZero - Return true if this is +0.0.
2147 static bool isFloatingPointZero(SDValue Op) {
2148   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2149     return CFP->getValueAPF().isPosZero();
2150   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2151     // Maybe this has already been legalized into the constant pool?
2152     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2153       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2154       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2155         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2156           return CFP->getValueAPF().isPosZero();
2157     }
2158   }
2159   return false;
2160 }
2161
2162 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2163 /// the given operands.
2164 SDValue
2165 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2166                              SDValue &ARMCC, SelectionDAG &DAG,
2167                              DebugLoc dl) const {
2168   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2169     unsigned C = RHSC->getZExtValue();
2170     if (!isLegalICmpImmediate(C)) {
2171       // Constant does not fit, try adjusting it by one?
2172       switch (CC) {
2173       default: break;
2174       case ISD::SETLT:
2175       case ISD::SETGE:
2176         if (isLegalICmpImmediate(C-1)) {
2177           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2178           RHS = DAG.getConstant(C-1, MVT::i32);
2179         }
2180         break;
2181       case ISD::SETULT:
2182       case ISD::SETUGE:
2183         if (C > 0 && isLegalICmpImmediate(C-1)) {
2184           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2185           RHS = DAG.getConstant(C-1, MVT::i32);
2186         }
2187         break;
2188       case ISD::SETLE:
2189       case ISD::SETGT:
2190         if (isLegalICmpImmediate(C+1)) {
2191           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2192           RHS = DAG.getConstant(C+1, MVT::i32);
2193         }
2194         break;
2195       case ISD::SETULE:
2196       case ISD::SETUGT:
2197         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2198           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2199           RHS = DAG.getConstant(C+1, MVT::i32);
2200         }
2201         break;
2202       }
2203     }
2204   }
2205
2206   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2207   ARMISD::NodeType CompareType;
2208   switch (CondCode) {
2209   default:
2210     CompareType = ARMISD::CMP;
2211     break;
2212   case ARMCC::EQ:
2213   case ARMCC::NE:
2214     // Uses only Z Flag
2215     CompareType = ARMISD::CMPZ;
2216     break;
2217   }
2218   ARMCC = DAG.getConstant(CondCode, MVT::i32);
2219   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2220 }
2221
2222 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2223 static SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2224                          DebugLoc dl) {
2225   SDValue Cmp;
2226   if (!isFloatingPointZero(RHS))
2227     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2228   else
2229     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2230   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2231 }
2232
2233 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2234   EVT VT = Op.getValueType();
2235   SDValue LHS = Op.getOperand(0);
2236   SDValue RHS = Op.getOperand(1);
2237   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2238   SDValue TrueVal = Op.getOperand(2);
2239   SDValue FalseVal = Op.getOperand(3);
2240   DebugLoc dl = Op.getDebugLoc();
2241
2242   if (LHS.getValueType() == MVT::i32) {
2243     SDValue ARMCC;
2244     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2245     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2246     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC, CCR,Cmp);
2247   }
2248
2249   ARMCC::CondCodes CondCode, CondCode2;
2250   FPCCToARMCC(CC, CondCode, CondCode2);
2251
2252   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
2253   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2254   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2255   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2256                                  ARMCC, CCR, Cmp);
2257   if (CondCode2 != ARMCC::AL) {
2258     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
2259     // FIXME: Needs another CMP because flag can have but one use.
2260     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2261     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2262                          Result, TrueVal, ARMCC2, CCR, Cmp2);
2263   }
2264   return Result;
2265 }
2266
2267 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2268   SDValue  Chain = Op.getOperand(0);
2269   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2270   SDValue    LHS = Op.getOperand(2);
2271   SDValue    RHS = Op.getOperand(3);
2272   SDValue   Dest = Op.getOperand(4);
2273   DebugLoc dl = Op.getDebugLoc();
2274
2275   if (LHS.getValueType() == MVT::i32) {
2276     SDValue ARMCC;
2277     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2278     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2279     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2280                        Chain, Dest, ARMCC, CCR,Cmp);
2281   }
2282
2283   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2284   ARMCC::CondCodes CondCode, CondCode2;
2285   FPCCToARMCC(CC, CondCode, CondCode2);
2286
2287   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2288   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
2289   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2290   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2291   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
2292   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2293   if (CondCode2 != ARMCC::AL) {
2294     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
2295     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
2296     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2297   }
2298   return Res;
2299 }
2300
2301 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2302   SDValue Chain = Op.getOperand(0);
2303   SDValue Table = Op.getOperand(1);
2304   SDValue Index = Op.getOperand(2);
2305   DebugLoc dl = Op.getDebugLoc();
2306
2307   EVT PTy = getPointerTy();
2308   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2309   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2310   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2311   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2312   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2313   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2314   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2315   if (Subtarget->isThumb2()) {
2316     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2317     // which does another jump to the destination. This also makes it easier
2318     // to translate it to TBB / TBH later.
2319     // FIXME: This might not work if the function is extremely large.
2320     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2321                        Addr, Op.getOperand(2), JTI, UId);
2322   }
2323   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2324     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2325                        PseudoSourceValue::getJumpTable(), 0,
2326                        false, false, 0);
2327     Chain = Addr.getValue(1);
2328     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2329     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2330   } else {
2331     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2332                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2333     Chain = Addr.getValue(1);
2334     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2335   }
2336 }
2337
2338 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2339   DebugLoc dl = Op.getDebugLoc();
2340   unsigned Opc;
2341
2342   switch (Op.getOpcode()) {
2343   default:
2344     assert(0 && "Invalid opcode!");
2345   case ISD::FP_TO_SINT:
2346     Opc = ARMISD::FTOSI;
2347     break;
2348   case ISD::FP_TO_UINT:
2349     Opc = ARMISD::FTOUI;
2350     break;
2351   }
2352   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2353   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2354 }
2355
2356 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2357   EVT VT = Op.getValueType();
2358   DebugLoc dl = Op.getDebugLoc();
2359   unsigned Opc;
2360
2361   switch (Op.getOpcode()) {
2362   default:
2363     assert(0 && "Invalid opcode!");
2364   case ISD::SINT_TO_FP:
2365     Opc = ARMISD::SITOF;
2366     break;
2367   case ISD::UINT_TO_FP:
2368     Opc = ARMISD::UITOF;
2369     break;
2370   }
2371
2372   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2373   return DAG.getNode(Opc, dl, VT, Op);
2374 }
2375
2376 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
2377   // Implement fcopysign with a fabs and a conditional fneg.
2378   SDValue Tmp0 = Op.getOperand(0);
2379   SDValue Tmp1 = Op.getOperand(1);
2380   DebugLoc dl = Op.getDebugLoc();
2381   EVT VT = Op.getValueType();
2382   EVT SrcVT = Tmp1.getValueType();
2383   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2384   SDValue Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG, dl);
2385   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
2386   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2387   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
2388 }
2389
2390 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2391   MachineFunction &MF = DAG.getMachineFunction();
2392   MachineFrameInfo *MFI = MF.getFrameInfo();
2393   MFI->setReturnAddressIsTaken(true);
2394
2395   EVT VT = Op.getValueType();
2396   DebugLoc dl = Op.getDebugLoc();
2397   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2398   if (Depth) {
2399     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2400     SDValue Offset = DAG.getConstant(4, MVT::i32);
2401     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2402                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2403                        NULL, 0, false, false, 0);
2404   }
2405
2406   // Return LR, which contains the return address. Mark it an implicit live-in.
2407   unsigned Reg = MF.addLiveIn(ARM::LR, ARM::GPRRegisterClass);
2408   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2409 }
2410
2411 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2412   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2413   MFI->setFrameAddressIsTaken(true);
2414
2415   EVT VT = Op.getValueType();
2416   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2417   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2418   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2419     ? ARM::R7 : ARM::R11;
2420   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2421   while (Depth--)
2422     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2423                             false, false, 0);
2424   return FrameAddr;
2425 }
2426
2427 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2428 /// expand a bit convert where either the source or destination type is i64 to
2429 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2430 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2431 /// vectors), since the legalizer won't know what to do with that.
2432 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2433   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2434   DebugLoc dl = N->getDebugLoc();
2435   SDValue Op = N->getOperand(0);
2436
2437   // This function is only supposed to be called for i64 types, either as the
2438   // source or destination of the bit convert.
2439   EVT SrcVT = Op.getValueType();
2440   EVT DstVT = N->getValueType(0);
2441   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2442          "ExpandBIT_CONVERT called for non-i64 type");
2443
2444   // Turn i64->f64 into VMOVDRR.
2445   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2446     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2447                              DAG.getConstant(0, MVT::i32));
2448     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2449                              DAG.getConstant(1, MVT::i32));
2450     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2451                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2452   }
2453
2454   // Turn f64->i64 into VMOVRRD.
2455   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2456     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2457                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2458     // Merge the pieces into a single i64 value.
2459     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2460   }
2461
2462   return SDValue();
2463 }
2464
2465 /// getZeroVector - Returns a vector of specified type with all zero elements.
2466 ///
2467 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2468   assert(VT.isVector() && "Expected a vector type");
2469
2470   // Zero vectors are used to represent vector negation and in those cases
2471   // will be implemented with the NEON VNEG instruction.  However, VNEG does
2472   // not support i64 elements, so sometimes the zero vectors will need to be
2473   // explicitly constructed.  For those cases, and potentially other uses in
2474   // the future, always build zero vectors as <16 x i8> or <8 x i8> bitcasted
2475   // to their dest type.  This ensures they get CSE'd.
2476   SDValue Vec;
2477   SDValue Cst = DAG.getTargetConstant(0, MVT::i8);
2478   SmallVector<SDValue, 8> Ops;
2479   MVT TVT;
2480
2481   if (VT.getSizeInBits() == 64) {
2482     Ops.assign(8, Cst); TVT = MVT::v8i8;
2483   } else {
2484     Ops.assign(16, Cst); TVT = MVT::v16i8;
2485   }
2486   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2487
2488   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2489 }
2490
2491 /// getOnesVector - Returns a vector of specified type with all bits set.
2492 ///
2493 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2494   assert(VT.isVector() && "Expected a vector type");
2495
2496   // Always build ones vectors as <16 x i8> or <8 x i8> bitcasted to their
2497   // dest type. This ensures they get CSE'd.
2498   SDValue Vec;
2499   SDValue Cst = DAG.getTargetConstant(0xFF, MVT::i8);
2500   SmallVector<SDValue, 8> Ops;
2501   MVT TVT;
2502
2503   if (VT.getSizeInBits() == 64) {
2504     Ops.assign(8, Cst); TVT = MVT::v8i8;
2505   } else {
2506     Ops.assign(16, Cst); TVT = MVT::v16i8;
2507   }
2508   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2509
2510   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2511 }
2512
2513 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2514 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2515 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2516                                                 SelectionDAG &DAG) const {
2517   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2518   EVT VT = Op.getValueType();
2519   unsigned VTBits = VT.getSizeInBits();
2520   DebugLoc dl = Op.getDebugLoc();
2521   SDValue ShOpLo = Op.getOperand(0);
2522   SDValue ShOpHi = Op.getOperand(1);
2523   SDValue ShAmt  = Op.getOperand(2);
2524   SDValue ARMCC;
2525   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2526
2527   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2528
2529   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2530                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2531   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2532   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2533                                    DAG.getConstant(VTBits, MVT::i32));
2534   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2535   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2536   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2537
2538   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2539   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2540                           ARMCC, DAG, dl);
2541   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2542   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC,
2543                            CCR, Cmp);
2544
2545   SDValue Ops[2] = { Lo, Hi };
2546   return DAG.getMergeValues(Ops, 2, dl);
2547 }
2548
2549 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2550 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2551 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2552                                                SelectionDAG &DAG) const {
2553   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2554   EVT VT = Op.getValueType();
2555   unsigned VTBits = VT.getSizeInBits();
2556   DebugLoc dl = Op.getDebugLoc();
2557   SDValue ShOpLo = Op.getOperand(0);
2558   SDValue ShOpHi = Op.getOperand(1);
2559   SDValue ShAmt  = Op.getOperand(2);
2560   SDValue ARMCC;
2561
2562   assert(Op.getOpcode() == ISD::SHL_PARTS);
2563   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2564                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2565   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2566   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2567                                    DAG.getConstant(VTBits, MVT::i32));
2568   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2569   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2570
2571   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2572   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2573   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2574                           ARMCC, DAG, dl);
2575   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2576   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMCC,
2577                            CCR, Cmp);
2578
2579   SDValue Ops[2] = { Lo, Hi };
2580   return DAG.getMergeValues(Ops, 2, dl);
2581 }
2582
2583 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2584                          const ARMSubtarget *ST) {
2585   EVT VT = N->getValueType(0);
2586   DebugLoc dl = N->getDebugLoc();
2587
2588   if (!ST->hasV6T2Ops())
2589     return SDValue();
2590
2591   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2592   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2593 }
2594
2595 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2596                           const ARMSubtarget *ST) {
2597   EVT VT = N->getValueType(0);
2598   DebugLoc dl = N->getDebugLoc();
2599
2600   // Lower vector shifts on NEON to use VSHL.
2601   if (VT.isVector()) {
2602     assert(ST->hasNEON() && "unexpected vector shift");
2603
2604     // Left shifts translate directly to the vshiftu intrinsic.
2605     if (N->getOpcode() == ISD::SHL)
2606       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2607                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2608                          N->getOperand(0), N->getOperand(1));
2609
2610     assert((N->getOpcode() == ISD::SRA ||
2611             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2612
2613     // NEON uses the same intrinsics for both left and right shifts.  For
2614     // right shifts, the shift amounts are negative, so negate the vector of
2615     // shift amounts.
2616     EVT ShiftVT = N->getOperand(1).getValueType();
2617     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2618                                        getZeroVector(ShiftVT, DAG, dl),
2619                                        N->getOperand(1));
2620     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2621                                Intrinsic::arm_neon_vshifts :
2622                                Intrinsic::arm_neon_vshiftu);
2623     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2624                        DAG.getConstant(vshiftInt, MVT::i32),
2625                        N->getOperand(0), NegatedCount);
2626   }
2627
2628   // We can get here for a node like i32 = ISD::SHL i32, i64
2629   if (VT != MVT::i64)
2630     return SDValue();
2631
2632   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2633          "Unknown shift to lower!");
2634
2635   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2636   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2637       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2638     return SDValue();
2639
2640   // If we are in thumb mode, we don't have RRX.
2641   if (ST->isThumb1Only()) return SDValue();
2642
2643   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2644   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2645                            DAG.getConstant(0, MVT::i32));
2646   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2647                            DAG.getConstant(1, MVT::i32));
2648
2649   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2650   // captures the result into a carry flag.
2651   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2652   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2653
2654   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2655   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2656
2657   // Merge the pieces into a single i64 value.
2658  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2659 }
2660
2661 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2662   SDValue TmpOp0, TmpOp1;
2663   bool Invert = false;
2664   bool Swap = false;
2665   unsigned Opc = 0;
2666
2667   SDValue Op0 = Op.getOperand(0);
2668   SDValue Op1 = Op.getOperand(1);
2669   SDValue CC = Op.getOperand(2);
2670   EVT VT = Op.getValueType();
2671   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2672   DebugLoc dl = Op.getDebugLoc();
2673
2674   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2675     switch (SetCCOpcode) {
2676     default: llvm_unreachable("Illegal FP comparison"); break;
2677     case ISD::SETUNE:
2678     case ISD::SETNE:  Invert = true; // Fallthrough
2679     case ISD::SETOEQ:
2680     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2681     case ISD::SETOLT:
2682     case ISD::SETLT: Swap = true; // Fallthrough
2683     case ISD::SETOGT:
2684     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2685     case ISD::SETOLE:
2686     case ISD::SETLE:  Swap = true; // Fallthrough
2687     case ISD::SETOGE:
2688     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2689     case ISD::SETUGE: Swap = true; // Fallthrough
2690     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2691     case ISD::SETUGT: Swap = true; // Fallthrough
2692     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2693     case ISD::SETUEQ: Invert = true; // Fallthrough
2694     case ISD::SETONE:
2695       // Expand this to (OLT | OGT).
2696       TmpOp0 = Op0;
2697       TmpOp1 = Op1;
2698       Opc = ISD::OR;
2699       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2700       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2701       break;
2702     case ISD::SETUO: Invert = true; // Fallthrough
2703     case ISD::SETO:
2704       // Expand this to (OLT | OGE).
2705       TmpOp0 = Op0;
2706       TmpOp1 = Op1;
2707       Opc = ISD::OR;
2708       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2709       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2710       break;
2711     }
2712   } else {
2713     // Integer comparisons.
2714     switch (SetCCOpcode) {
2715     default: llvm_unreachable("Illegal integer comparison"); break;
2716     case ISD::SETNE:  Invert = true;
2717     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2718     case ISD::SETLT:  Swap = true;
2719     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2720     case ISD::SETLE:  Swap = true;
2721     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2722     case ISD::SETULT: Swap = true;
2723     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2724     case ISD::SETULE: Swap = true;
2725     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2726     }
2727
2728     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2729     if (Opc == ARMISD::VCEQ) {
2730
2731       SDValue AndOp;
2732       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2733         AndOp = Op0;
2734       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2735         AndOp = Op1;
2736
2737       // Ignore bitconvert.
2738       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2739         AndOp = AndOp.getOperand(0);
2740
2741       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2742         Opc = ARMISD::VTST;
2743         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2744         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2745         Invert = !Invert;
2746       }
2747     }
2748   }
2749
2750   if (Swap)
2751     std::swap(Op0, Op1);
2752
2753   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2754
2755   if (Invert)
2756     Result = DAG.getNOT(dl, Result, VT);
2757
2758   return Result;
2759 }
2760
2761 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2762 /// valid vector constant for a NEON instruction with a "modified immediate"
2763 /// operand (e.g., VMOV).  If so, return either the constant being
2764 /// splatted or the encoded value, depending on the DoEncode parameter.  The
2765 /// format of the encoded value is: bit12=Op, bits11-8=Cmode,
2766 /// bits7-0=Immediate.
2767 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2768                                  unsigned SplatBitSize, SelectionDAG &DAG,
2769                                  bool isVMOV, bool DoEncode) {
2770   unsigned Op, Cmode, Imm;
2771   EVT VT;
2772
2773   // SplatBitSize is set to the smallest size that splats the vector, so a
2774   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2775   // immediate instructions others than VMOV do not support the 8-bit encoding
2776   // of a zero vector, and the default encoding of zero is supposed to be the
2777   // 32-bit version.
2778   if (SplatBits == 0)
2779     SplatBitSize = 32;
2780
2781   Op = 0;
2782   switch (SplatBitSize) {
2783   case 8:
2784     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2785     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2786     Cmode = 0xe;
2787     Imm = SplatBits;
2788     VT = MVT::i8;
2789     break;
2790
2791   case 16:
2792     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2793     VT = MVT::i16;
2794     if ((SplatBits & ~0xff) == 0) {
2795       // Value = 0x00nn: Op=x, Cmode=100x.
2796       Cmode = 0x8;
2797       Imm = SplatBits;
2798       break;
2799     }
2800     if ((SplatBits & ~0xff00) == 0) {
2801       // Value = 0xnn00: Op=x, Cmode=101x.
2802       Cmode = 0xa;
2803       Imm = SplatBits >> 8;
2804       break;
2805     }
2806     return SDValue();
2807
2808   case 32:
2809     // NEON's 32-bit VMOV supports splat values where:
2810     // * only one byte is nonzero, or
2811     // * the least significant byte is 0xff and the second byte is nonzero, or
2812     // * the least significant 2 bytes are 0xff and the third is nonzero.
2813     VT = MVT::i32;
2814     if ((SplatBits & ~0xff) == 0) {
2815       // Value = 0x000000nn: Op=x, Cmode=000x.
2816       Cmode = 0;
2817       Imm = SplatBits;
2818       break;
2819     }
2820     if ((SplatBits & ~0xff00) == 0) {
2821       // Value = 0x0000nn00: Op=x, Cmode=001x.
2822       Cmode = 0x2;
2823       Imm = SplatBits >> 8;
2824       break;
2825     }
2826     if ((SplatBits & ~0xff0000) == 0) {
2827       // Value = 0x00nn0000: Op=x, Cmode=010x.
2828       Cmode = 0x4;
2829       Imm = SplatBits >> 16;
2830       break;
2831     }
2832     if ((SplatBits & ~0xff000000) == 0) {
2833       // Value = 0xnn000000: Op=x, Cmode=011x.
2834       Cmode = 0x6;
2835       Imm = SplatBits >> 24;
2836       break;
2837     }
2838
2839     if ((SplatBits & ~0xffff) == 0 &&
2840         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
2841       // Value = 0x0000nnff: Op=x, Cmode=1100.
2842       Cmode = 0xc;
2843       Imm = SplatBits >> 8;
2844       SplatBits |= 0xff;
2845       break;
2846     }
2847
2848     if ((SplatBits & ~0xffffff) == 0 &&
2849         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
2850       // Value = 0x00nnffff: Op=x, Cmode=1101.
2851       Cmode = 0xd;
2852       Imm = SplatBits >> 16;
2853       SplatBits |= 0xffff;
2854       break;
2855     }
2856
2857     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2858     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2859     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2860     // and fall through here to test for a valid 64-bit splat.  But, then the
2861     // caller would also need to check and handle the change in size.
2862     return SDValue();
2863
2864   case 64: {
2865     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2866     if (!isVMOV)
2867       return SDValue();
2868     uint64_t BitMask = 0xff;
2869     uint64_t Val = 0;
2870     unsigned ImmMask = 1;
2871     Imm = 0;
2872     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2873       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
2874         Val |= BitMask;
2875         Imm |= ImmMask;
2876       } else if ((SplatBits & BitMask) != 0) {
2877         return SDValue();
2878       }
2879       BitMask <<= 8;
2880       ImmMask <<= 1;
2881     }
2882     // Op=1, Cmode=1110.
2883     Op = 1;
2884     Cmode = 0xe;
2885     SplatBits = Val;
2886     VT = MVT::i64;
2887     break;
2888   }
2889
2890   default:
2891     llvm_unreachable("unexpected size for EncodeNEONModImm");
2892     return SDValue();
2893   }
2894
2895   if (DoEncode)
2896     return DAG.getTargetConstant((Op << 12) | (Cmode << 8) | Imm, MVT::i32);
2897   return DAG.getTargetConstant(SplatBits, VT);
2898 }
2899
2900
2901 /// getNEONModImm - If this is a valid vector constant for a NEON instruction
2902 /// with a "modified immediate" operand (e.g., VMOV) of the specified element
2903 /// size, return the encoded value for that immediate.  The ByteSize field
2904 /// indicates the number of bytes of each element [1248].
2905 SDValue ARM::getNEONModImm(SDNode *N, unsigned ByteSize, bool isVMOV,
2906                            SelectionDAG &DAG) {
2907   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
2908   APInt SplatBits, SplatUndef;
2909   unsigned SplatBitSize;
2910   bool HasAnyUndefs;
2911   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
2912                                       HasAnyUndefs, ByteSize * 8))
2913     return SDValue();
2914
2915   if (SplatBitSize > ByteSize * 8)
2916     return SDValue();
2917
2918   return isNEONModifiedImm(SplatBits.getZExtValue(), SplatUndef.getZExtValue(),
2919                            SplatBitSize, DAG, isVMOV, true);
2920 }
2921
2922 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
2923                        bool &ReverseVEXT, unsigned &Imm) {
2924   unsigned NumElts = VT.getVectorNumElements();
2925   ReverseVEXT = false;
2926   Imm = M[0];
2927
2928   // If this is a VEXT shuffle, the immediate value is the index of the first
2929   // element.  The other shuffle indices must be the successive elements after
2930   // the first one.
2931   unsigned ExpectedElt = Imm;
2932   for (unsigned i = 1; i < NumElts; ++i) {
2933     // Increment the expected index.  If it wraps around, it may still be
2934     // a VEXT but the source vectors must be swapped.
2935     ExpectedElt += 1;
2936     if (ExpectedElt == NumElts * 2) {
2937       ExpectedElt = 0;
2938       ReverseVEXT = true;
2939     }
2940
2941     if (ExpectedElt != static_cast<unsigned>(M[i]))
2942       return false;
2943   }
2944
2945   // Adjust the index value if the source operands will be swapped.
2946   if (ReverseVEXT)
2947     Imm -= NumElts;
2948
2949   return true;
2950 }
2951
2952 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
2953 /// instruction with the specified blocksize.  (The order of the elements
2954 /// within each block of the vector is reversed.)
2955 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
2956                        unsigned BlockSize) {
2957   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
2958          "Only possible block sizes for VREV are: 16, 32, 64");
2959
2960   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2961   if (EltSz == 64)
2962     return false;
2963
2964   unsigned NumElts = VT.getVectorNumElements();
2965   unsigned BlockElts = M[0] + 1;
2966
2967   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
2968     return false;
2969
2970   for (unsigned i = 0; i < NumElts; ++i) {
2971     if ((unsigned) M[i] !=
2972         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
2973       return false;
2974   }
2975
2976   return true;
2977 }
2978
2979 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
2980                        unsigned &WhichResult) {
2981   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2982   if (EltSz == 64)
2983     return false;
2984
2985   unsigned NumElts = VT.getVectorNumElements();
2986   WhichResult = (M[0] == 0 ? 0 : 1);
2987   for (unsigned i = 0; i < NumElts; i += 2) {
2988     if ((unsigned) M[i] != i + WhichResult ||
2989         (unsigned) M[i+1] != i + NumElts + WhichResult)
2990       return false;
2991   }
2992   return true;
2993 }
2994
2995 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
2996 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
2997 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
2998 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
2999                                 unsigned &WhichResult) {
3000   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3001   if (EltSz == 64)
3002     return false;
3003
3004   unsigned NumElts = VT.getVectorNumElements();
3005   WhichResult = (M[0] == 0 ? 0 : 1);
3006   for (unsigned i = 0; i < NumElts; i += 2) {
3007     if ((unsigned) M[i] != i + WhichResult ||
3008         (unsigned) M[i+1] != i + WhichResult)
3009       return false;
3010   }
3011   return true;
3012 }
3013
3014 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3015                        unsigned &WhichResult) {
3016   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3017   if (EltSz == 64)
3018     return false;
3019
3020   unsigned NumElts = VT.getVectorNumElements();
3021   WhichResult = (M[0] == 0 ? 0 : 1);
3022   for (unsigned i = 0; i != NumElts; ++i) {
3023     if ((unsigned) M[i] != 2 * i + WhichResult)
3024       return false;
3025   }
3026
3027   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3028   if (VT.is64BitVector() && EltSz == 32)
3029     return false;
3030
3031   return true;
3032 }
3033
3034 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3035 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3036 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3037 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3038                                 unsigned &WhichResult) {
3039   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3040   if (EltSz == 64)
3041     return false;
3042
3043   unsigned Half = VT.getVectorNumElements() / 2;
3044   WhichResult = (M[0] == 0 ? 0 : 1);
3045   for (unsigned j = 0; j != 2; ++j) {
3046     unsigned Idx = WhichResult;
3047     for (unsigned i = 0; i != Half; ++i) {
3048       if ((unsigned) M[i + j * Half] != Idx)
3049         return false;
3050       Idx += 2;
3051     }
3052   }
3053
3054   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3055   if (VT.is64BitVector() && EltSz == 32)
3056     return false;
3057
3058   return true;
3059 }
3060
3061 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3062                        unsigned &WhichResult) {
3063   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3064   if (EltSz == 64)
3065     return false;
3066
3067   unsigned NumElts = VT.getVectorNumElements();
3068   WhichResult = (M[0] == 0 ? 0 : 1);
3069   unsigned Idx = WhichResult * NumElts / 2;
3070   for (unsigned i = 0; i != NumElts; i += 2) {
3071     if ((unsigned) M[i] != Idx ||
3072         (unsigned) M[i+1] != Idx + NumElts)
3073       return false;
3074     Idx += 1;
3075   }
3076
3077   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3078   if (VT.is64BitVector() && EltSz == 32)
3079     return false;
3080
3081   return true;
3082 }
3083
3084 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3085 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3086 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3087 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3088                                 unsigned &WhichResult) {
3089   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3090   if (EltSz == 64)
3091     return false;
3092
3093   unsigned NumElts = VT.getVectorNumElements();
3094   WhichResult = (M[0] == 0 ? 0 : 1);
3095   unsigned Idx = WhichResult * NumElts / 2;
3096   for (unsigned i = 0; i != NumElts; i += 2) {
3097     if ((unsigned) M[i] != Idx ||
3098         (unsigned) M[i+1] != Idx)
3099       return false;
3100     Idx += 1;
3101   }
3102
3103   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3104   if (VT.is64BitVector() && EltSz == 32)
3105     return false;
3106
3107   return true;
3108 }
3109
3110
3111 static SDValue BuildSplat(SDValue Val, EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3112   // Canonicalize all-zeros and all-ones vectors.
3113   ConstantSDNode *ConstVal = cast<ConstantSDNode>(Val.getNode());
3114   if (ConstVal->isNullValue())
3115     return getZeroVector(VT, DAG, dl);
3116   if (ConstVal->isAllOnesValue())
3117     return getOnesVector(VT, DAG, dl);
3118
3119   EVT CanonicalVT;
3120   if (VT.is64BitVector()) {
3121     switch (Val.getValueType().getSizeInBits()) {
3122     case 8:  CanonicalVT = MVT::v8i8; break;
3123     case 16: CanonicalVT = MVT::v4i16; break;
3124     case 32: CanonicalVT = MVT::v2i32; break;
3125     case 64: CanonicalVT = MVT::v1i64; break;
3126     default: llvm_unreachable("unexpected splat element type"); break;
3127     }
3128   } else {
3129     assert(VT.is128BitVector() && "unknown splat vector size");
3130     switch (Val.getValueType().getSizeInBits()) {
3131     case 8:  CanonicalVT = MVT::v16i8; break;
3132     case 16: CanonicalVT = MVT::v8i16; break;
3133     case 32: CanonicalVT = MVT::v4i32; break;
3134     case 64: CanonicalVT = MVT::v2i64; break;
3135     default: llvm_unreachable("unexpected splat element type"); break;
3136     }
3137   }
3138
3139   // Build a canonical splat for this value.
3140   SmallVector<SDValue, 8> Ops;
3141   Ops.assign(CanonicalVT.getVectorNumElements(), Val);
3142   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT, &Ops[0],
3143                             Ops.size());
3144   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Res);
3145 }
3146
3147 // If this is a case we can't handle, return null and let the default
3148 // expansion code take care of it.
3149 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3150   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3151   DebugLoc dl = Op.getDebugLoc();
3152   EVT VT = Op.getValueType();
3153
3154   APInt SplatBits, SplatUndef;
3155   unsigned SplatBitSize;
3156   bool HasAnyUndefs;
3157   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3158     if (SplatBitSize <= 64) {
3159       // Check if an immediate VMOV works.
3160       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3161                                       SplatUndef.getZExtValue(),
3162                                       SplatBitSize, DAG, true, false);
3163       if (Val.getNode())
3164         return BuildSplat(Val, VT, DAG, dl);
3165     }
3166   }
3167
3168   // Scan through the operands to see if only one value is used.
3169   unsigned NumElts = VT.getVectorNumElements();
3170   bool isOnlyLowElement = true;
3171   bool usesOnlyOneValue = true;
3172   bool isConstant = true;
3173   SDValue Value;
3174   for (unsigned i = 0; i < NumElts; ++i) {
3175     SDValue V = Op.getOperand(i);
3176     if (V.getOpcode() == ISD::UNDEF)
3177       continue;
3178     if (i > 0)
3179       isOnlyLowElement = false;
3180     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3181       isConstant = false;
3182
3183     if (!Value.getNode())
3184       Value = V;
3185     else if (V != Value)
3186       usesOnlyOneValue = false;
3187   }
3188
3189   if (!Value.getNode())
3190     return DAG.getUNDEF(VT);
3191
3192   if (isOnlyLowElement)
3193     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3194
3195   // If all elements are constants, fall back to the default expansion, which
3196   // will generate a load from the constant pool.
3197   if (isConstant)
3198     return SDValue();
3199
3200   // Use VDUP for non-constant splats.
3201   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3202   if (usesOnlyOneValue && EltSize <= 32)
3203     return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3204
3205   // Vectors with 32- or 64-bit elements can be built by directly assigning
3206   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3207   // will be legalized.
3208   if (EltSize >= 32) {
3209     // Do the expansion with floating-point types, since that is what the VFP
3210     // registers are defined to use, and since i64 is not legal.
3211     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3212     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3213     SmallVector<SDValue, 8> Ops;
3214     for (unsigned i = 0; i < NumElts; ++i)
3215       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3216     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3217     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3218   }
3219
3220   return SDValue();
3221 }
3222
3223 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3224 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3225 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3226 /// are assumed to be legal.
3227 bool
3228 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3229                                       EVT VT) const {
3230   if (VT.getVectorNumElements() == 4 &&
3231       (VT.is128BitVector() || VT.is64BitVector())) {
3232     unsigned PFIndexes[4];
3233     for (unsigned i = 0; i != 4; ++i) {
3234       if (M[i] < 0)
3235         PFIndexes[i] = 8;
3236       else
3237         PFIndexes[i] = M[i];
3238     }
3239
3240     // Compute the index in the perfect shuffle table.
3241     unsigned PFTableIndex =
3242       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3243     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3244     unsigned Cost = (PFEntry >> 30);
3245
3246     if (Cost <= 4)
3247       return true;
3248   }
3249
3250   bool ReverseVEXT;
3251   unsigned Imm, WhichResult;
3252
3253   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3254   return (EltSize >= 32 ||
3255           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3256           isVREVMask(M, VT, 64) ||
3257           isVREVMask(M, VT, 32) ||
3258           isVREVMask(M, VT, 16) ||
3259           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3260           isVTRNMask(M, VT, WhichResult) ||
3261           isVUZPMask(M, VT, WhichResult) ||
3262           isVZIPMask(M, VT, WhichResult) ||
3263           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3264           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3265           isVZIP_v_undef_Mask(M, VT, WhichResult));
3266 }
3267
3268 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3269 /// the specified operations to build the shuffle.
3270 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3271                                       SDValue RHS, SelectionDAG &DAG,
3272                                       DebugLoc dl) {
3273   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3274   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3275   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3276
3277   enum {
3278     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3279     OP_VREV,
3280     OP_VDUP0,
3281     OP_VDUP1,
3282     OP_VDUP2,
3283     OP_VDUP3,
3284     OP_VEXT1,
3285     OP_VEXT2,
3286     OP_VEXT3,
3287     OP_VUZPL, // VUZP, left result
3288     OP_VUZPR, // VUZP, right result
3289     OP_VZIPL, // VZIP, left result
3290     OP_VZIPR, // VZIP, right result
3291     OP_VTRNL, // VTRN, left result
3292     OP_VTRNR  // VTRN, right result
3293   };
3294
3295   if (OpNum == OP_COPY) {
3296     if (LHSID == (1*9+2)*9+3) return LHS;
3297     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3298     return RHS;
3299   }
3300
3301   SDValue OpLHS, OpRHS;
3302   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3303   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3304   EVT VT = OpLHS.getValueType();
3305
3306   switch (OpNum) {
3307   default: llvm_unreachable("Unknown shuffle opcode!");
3308   case OP_VREV:
3309     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3310   case OP_VDUP0:
3311   case OP_VDUP1:
3312   case OP_VDUP2:
3313   case OP_VDUP3:
3314     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3315                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3316   case OP_VEXT1:
3317   case OP_VEXT2:
3318   case OP_VEXT3:
3319     return DAG.getNode(ARMISD::VEXT, dl, VT,
3320                        OpLHS, OpRHS,
3321                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3322   case OP_VUZPL:
3323   case OP_VUZPR:
3324     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3325                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3326   case OP_VZIPL:
3327   case OP_VZIPR:
3328     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3329                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3330   case OP_VTRNL:
3331   case OP_VTRNR:
3332     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3333                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3334   }
3335 }
3336
3337 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3338   SDValue V1 = Op.getOperand(0);
3339   SDValue V2 = Op.getOperand(1);
3340   DebugLoc dl = Op.getDebugLoc();
3341   EVT VT = Op.getValueType();
3342   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3343   SmallVector<int, 8> ShuffleMask;
3344
3345   // Convert shuffles that are directly supported on NEON to target-specific
3346   // DAG nodes, instead of keeping them as shuffles and matching them again
3347   // during code selection.  This is more efficient and avoids the possibility
3348   // of inconsistencies between legalization and selection.
3349   // FIXME: floating-point vectors should be canonicalized to integer vectors
3350   // of the same time so that they get CSEd properly.
3351   SVN->getMask(ShuffleMask);
3352
3353   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3354   if (EltSize <= 32) {
3355     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3356       int Lane = SVN->getSplatIndex();
3357       // If this is undef splat, generate it via "just" vdup, if possible.
3358       if (Lane == -1) Lane = 0;
3359
3360       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3361         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3362       }
3363       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3364                          DAG.getConstant(Lane, MVT::i32));
3365     }
3366
3367     bool ReverseVEXT;
3368     unsigned Imm;
3369     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3370       if (ReverseVEXT)
3371         std::swap(V1, V2);
3372       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3373                          DAG.getConstant(Imm, MVT::i32));
3374     }
3375
3376     if (isVREVMask(ShuffleMask, VT, 64))
3377       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3378     if (isVREVMask(ShuffleMask, VT, 32))
3379       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3380     if (isVREVMask(ShuffleMask, VT, 16))
3381       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3382
3383     // Check for Neon shuffles that modify both input vectors in place.
3384     // If both results are used, i.e., if there are two shuffles with the same
3385     // source operands and with masks corresponding to both results of one of
3386     // these operations, DAG memoization will ensure that a single node is
3387     // used for both shuffles.
3388     unsigned WhichResult;
3389     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3390       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3391                          V1, V2).getValue(WhichResult);
3392     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3393       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3394                          V1, V2).getValue(WhichResult);
3395     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3396       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3397                          V1, V2).getValue(WhichResult);
3398
3399     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3400       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3401                          V1, V1).getValue(WhichResult);
3402     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3403       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3404                          V1, V1).getValue(WhichResult);
3405     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3406       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3407                          V1, V1).getValue(WhichResult);
3408   }
3409
3410   // If the shuffle is not directly supported and it has 4 elements, use
3411   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3412   unsigned NumElts = VT.getVectorNumElements();
3413   if (NumElts == 4) {
3414     unsigned PFIndexes[4];
3415     for (unsigned i = 0; i != 4; ++i) {
3416       if (ShuffleMask[i] < 0)
3417         PFIndexes[i] = 8;
3418       else
3419         PFIndexes[i] = ShuffleMask[i];
3420     }
3421
3422     // Compute the index in the perfect shuffle table.
3423     unsigned PFTableIndex =
3424       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3425     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3426     unsigned Cost = (PFEntry >> 30);
3427
3428     if (Cost <= 4)
3429       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3430   }
3431
3432   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3433   if (EltSize >= 32) {
3434     // Do the expansion with floating-point types, since that is what the VFP
3435     // registers are defined to use, and since i64 is not legal.
3436     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3437     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3438     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3439     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3440     SmallVector<SDValue, 8> Ops;
3441     for (unsigned i = 0; i < NumElts; ++i) {
3442       if (ShuffleMask[i] < 0)
3443         Ops.push_back(DAG.getUNDEF(EltVT));
3444       else
3445         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3446                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3447                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3448                                                   MVT::i32)));
3449     }
3450     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3451     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3452   }
3453
3454   return SDValue();
3455 }
3456
3457 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3458   EVT VT = Op.getValueType();
3459   DebugLoc dl = Op.getDebugLoc();
3460   SDValue Vec = Op.getOperand(0);
3461   SDValue Lane = Op.getOperand(1);
3462   assert(VT == MVT::i32 &&
3463          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3464          "unexpected type for custom-lowering vector extract");
3465   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3466 }
3467
3468 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3469   // The only time a CONCAT_VECTORS operation can have legal types is when
3470   // two 64-bit vectors are concatenated to a 128-bit vector.
3471   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3472          "unexpected CONCAT_VECTORS");
3473   DebugLoc dl = Op.getDebugLoc();
3474   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3475   SDValue Op0 = Op.getOperand(0);
3476   SDValue Op1 = Op.getOperand(1);
3477   if (Op0.getOpcode() != ISD::UNDEF)
3478     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3479                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3480                       DAG.getIntPtrConstant(0));
3481   if (Op1.getOpcode() != ISD::UNDEF)
3482     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3483                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3484                       DAG.getIntPtrConstant(1));
3485   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3486 }
3487
3488 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3489   switch (Op.getOpcode()) {
3490   default: llvm_unreachable("Don't know how to custom lower this!");
3491   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3492   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3493   case ISD::GlobalAddress:
3494     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3495       LowerGlobalAddressELF(Op, DAG);
3496   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3497   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3498   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3499   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3500   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
3501   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3502   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3503   case ISD::SINT_TO_FP:
3504   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3505   case ISD::FP_TO_SINT:
3506   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3507   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3508   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3509   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3510   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3511   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3512   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3513   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3514                                                                Subtarget);
3515   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3516   case ISD::SHL:
3517   case ISD::SRL:
3518   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3519   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3520   case ISD::SRL_PARTS:
3521   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3522   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3523   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3524   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
3525   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3526   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3527   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3528   }
3529   return SDValue();
3530 }
3531
3532 /// ReplaceNodeResults - Replace the results of node with an illegal result
3533 /// type with new values built out of custom code.
3534 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3535                                            SmallVectorImpl<SDValue>&Results,
3536                                            SelectionDAG &DAG) const {
3537   SDValue Res;
3538   switch (N->getOpcode()) {
3539   default:
3540     llvm_unreachable("Don't know how to custom expand this!");
3541     break;
3542   case ISD::BIT_CONVERT:
3543     Res = ExpandBIT_CONVERT(N, DAG);
3544     break;
3545   case ISD::SRL:
3546   case ISD::SRA:
3547     Res = LowerShift(N, DAG, Subtarget);
3548     break;
3549   }
3550   if (Res.getNode())
3551     Results.push_back(Res);
3552 }
3553
3554 //===----------------------------------------------------------------------===//
3555 //                           ARM Scheduler Hooks
3556 //===----------------------------------------------------------------------===//
3557
3558 MachineBasicBlock *
3559 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3560                                      MachineBasicBlock *BB,
3561                                      unsigned Size) const {
3562   unsigned dest    = MI->getOperand(0).getReg();
3563   unsigned ptr     = MI->getOperand(1).getReg();
3564   unsigned oldval  = MI->getOperand(2).getReg();
3565   unsigned newval  = MI->getOperand(3).getReg();
3566   unsigned scratch = BB->getParent()->getRegInfo()
3567     .createVirtualRegister(ARM::GPRRegisterClass);
3568   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3569   DebugLoc dl = MI->getDebugLoc();
3570   bool isThumb2 = Subtarget->isThumb2();
3571
3572   unsigned ldrOpc, strOpc;
3573   switch (Size) {
3574   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3575   case 1:
3576     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3577     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3578     break;
3579   case 2:
3580     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3581     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3582     break;
3583   case 4:
3584     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3585     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3586     break;
3587   }
3588
3589   MachineFunction *MF = BB->getParent();
3590   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3591   MachineFunction::iterator It = BB;
3592   ++It; // insert the new blocks after the current block
3593
3594   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3595   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3596   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3597   MF->insert(It, loop1MBB);
3598   MF->insert(It, loop2MBB);
3599   MF->insert(It, exitMBB);
3600   exitMBB->transferSuccessors(BB);
3601
3602   //  thisMBB:
3603   //   ...
3604   //   fallthrough --> loop1MBB
3605   BB->addSuccessor(loop1MBB);
3606
3607   // loop1MBB:
3608   //   ldrex dest, [ptr]
3609   //   cmp dest, oldval
3610   //   bne exitMBB
3611   BB = loop1MBB;
3612   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3613   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3614                  .addReg(dest).addReg(oldval));
3615   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3616     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3617   BB->addSuccessor(loop2MBB);
3618   BB->addSuccessor(exitMBB);
3619
3620   // loop2MBB:
3621   //   strex scratch, newval, [ptr]
3622   //   cmp scratch, #0
3623   //   bne loop1MBB
3624   BB = loop2MBB;
3625   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3626                  .addReg(ptr));
3627   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3628                  .addReg(scratch).addImm(0));
3629   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3630     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3631   BB->addSuccessor(loop1MBB);
3632   BB->addSuccessor(exitMBB);
3633
3634   //  exitMBB:
3635   //   ...
3636   BB = exitMBB;
3637
3638   MF->DeleteMachineInstr(MI);   // The instruction is gone now.
3639
3640   return BB;
3641 }
3642
3643 MachineBasicBlock *
3644 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3645                                     unsigned Size, unsigned BinOpcode) const {
3646   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3647   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3648
3649   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3650   MachineFunction *MF = BB->getParent();
3651   MachineFunction::iterator It = BB;
3652   ++It;
3653
3654   unsigned dest = MI->getOperand(0).getReg();
3655   unsigned ptr = MI->getOperand(1).getReg();
3656   unsigned incr = MI->getOperand(2).getReg();
3657   DebugLoc dl = MI->getDebugLoc();
3658
3659   bool isThumb2 = Subtarget->isThumb2();
3660   unsigned ldrOpc, strOpc;
3661   switch (Size) {
3662   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3663   case 1:
3664     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3665     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3666     break;
3667   case 2:
3668     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3669     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3670     break;
3671   case 4:
3672     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3673     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3674     break;
3675   }
3676
3677   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3678   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3679   MF->insert(It, loopMBB);
3680   MF->insert(It, exitMBB);
3681   exitMBB->transferSuccessors(BB);
3682
3683   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3684   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3685   unsigned scratch2 = (!BinOpcode) ? incr :
3686     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3687
3688   //  thisMBB:
3689   //   ...
3690   //   fallthrough --> loopMBB
3691   BB->addSuccessor(loopMBB);
3692
3693   //  loopMBB:
3694   //   ldrex dest, ptr
3695   //   <binop> scratch2, dest, incr
3696   //   strex scratch, scratch2, ptr
3697   //   cmp scratch, #0
3698   //   bne- loopMBB
3699   //   fallthrough --> exitMBB
3700   BB = loopMBB;
3701   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3702   if (BinOpcode) {
3703     // operand order needs to go the other way for NAND
3704     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3705       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3706                      addReg(incr).addReg(dest)).addReg(0);
3707     else
3708       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3709                      addReg(dest).addReg(incr)).addReg(0);
3710   }
3711
3712   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3713                  .addReg(ptr));
3714   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3715                  .addReg(scratch).addImm(0));
3716   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3717     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3718
3719   BB->addSuccessor(loopMBB);
3720   BB->addSuccessor(exitMBB);
3721
3722   //  exitMBB:
3723   //   ...
3724   BB = exitMBB;
3725
3726   MF->DeleteMachineInstr(MI);   // The instruction is gone now.
3727
3728   return BB;
3729 }
3730
3731 MachineBasicBlock *
3732 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3733                                                MachineBasicBlock *BB) const {
3734   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3735   DebugLoc dl = MI->getDebugLoc();
3736   bool isThumb2 = Subtarget->isThumb2();
3737   switch (MI->getOpcode()) {
3738   default:
3739     MI->dump();
3740     llvm_unreachable("Unexpected instr type to insert");
3741
3742   case ARM::ATOMIC_LOAD_ADD_I8:
3743      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3744   case ARM::ATOMIC_LOAD_ADD_I16:
3745      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3746   case ARM::ATOMIC_LOAD_ADD_I32:
3747      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3748
3749   case ARM::ATOMIC_LOAD_AND_I8:
3750      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3751   case ARM::ATOMIC_LOAD_AND_I16:
3752      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3753   case ARM::ATOMIC_LOAD_AND_I32:
3754      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3755
3756   case ARM::ATOMIC_LOAD_OR_I8:
3757      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3758   case ARM::ATOMIC_LOAD_OR_I16:
3759      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3760   case ARM::ATOMIC_LOAD_OR_I32:
3761      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3762
3763   case ARM::ATOMIC_LOAD_XOR_I8:
3764      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3765   case ARM::ATOMIC_LOAD_XOR_I16:
3766      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3767   case ARM::ATOMIC_LOAD_XOR_I32:
3768      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3769
3770   case ARM::ATOMIC_LOAD_NAND_I8:
3771      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3772   case ARM::ATOMIC_LOAD_NAND_I16:
3773      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3774   case ARM::ATOMIC_LOAD_NAND_I32:
3775      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3776
3777   case ARM::ATOMIC_LOAD_SUB_I8:
3778      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3779   case ARM::ATOMIC_LOAD_SUB_I16:
3780      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3781   case ARM::ATOMIC_LOAD_SUB_I32:
3782      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3783
3784   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3785   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3786   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3787
3788   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3789   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3790   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3791
3792   case ARM::tMOVCCr_pseudo: {
3793     // To "insert" a SELECT_CC instruction, we actually have to insert the
3794     // diamond control-flow pattern.  The incoming instruction knows the
3795     // destination vreg to set, the condition code register to branch on, the
3796     // true/false values to select between, and a branch opcode to use.
3797     const BasicBlock *LLVM_BB = BB->getBasicBlock();
3798     MachineFunction::iterator It = BB;
3799     ++It;
3800
3801     //  thisMBB:
3802     //  ...
3803     //   TrueVal = ...
3804     //   cmpTY ccX, r1, r2
3805     //   bCC copy1MBB
3806     //   fallthrough --> copy0MBB
3807     MachineBasicBlock *thisMBB  = BB;
3808     MachineFunction *F = BB->getParent();
3809     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
3810     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
3811     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
3812       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
3813     F->insert(It, copy0MBB);
3814     F->insert(It, sinkMBB);
3815     // Update machine-CFG edges by first adding all successors of the current
3816     // block to the new block which will contain the Phi node for the select.
3817     for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
3818            E = BB->succ_end(); I != E; ++I)
3819       sinkMBB->addSuccessor(*I);
3820     // Next, remove all successors of the current block, and add the true
3821     // and fallthrough blocks as its successors.
3822     while (!BB->succ_empty())
3823       BB->removeSuccessor(BB->succ_begin());
3824     BB->addSuccessor(copy0MBB);
3825     BB->addSuccessor(sinkMBB);
3826
3827     //  copy0MBB:
3828     //   %FalseValue = ...
3829     //   # fallthrough to sinkMBB
3830     BB = copy0MBB;
3831
3832     // Update machine-CFG edges
3833     BB->addSuccessor(sinkMBB);
3834
3835     //  sinkMBB:
3836     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3837     //  ...
3838     BB = sinkMBB;
3839     BuildMI(BB, dl, TII->get(ARM::PHI), MI->getOperand(0).getReg())
3840       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
3841       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3842
3843     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
3844     return BB;
3845   }
3846
3847   case ARM::tANDsp:
3848   case ARM::tADDspr_:
3849   case ARM::tSUBspi_:
3850   case ARM::t2SUBrSPi_:
3851   case ARM::t2SUBrSPi12_:
3852   case ARM::t2SUBrSPs_: {
3853     MachineFunction *MF = BB->getParent();
3854     unsigned DstReg = MI->getOperand(0).getReg();
3855     unsigned SrcReg = MI->getOperand(1).getReg();
3856     bool DstIsDead = MI->getOperand(0).isDead();
3857     bool SrcIsKill = MI->getOperand(1).isKill();
3858
3859     if (SrcReg != ARM::SP) {
3860       // Copy the source to SP from virtual register.
3861       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
3862       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
3863         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
3864       BuildMI(BB, dl, TII->get(CopyOpc), ARM::SP)
3865         .addReg(SrcReg, getKillRegState(SrcIsKill));
3866     }
3867
3868     unsigned OpOpc = 0;
3869     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
3870     switch (MI->getOpcode()) {
3871     default:
3872       llvm_unreachable("Unexpected pseudo instruction!");
3873     case ARM::tANDsp:
3874       OpOpc = ARM::tAND;
3875       NeedPred = true;
3876       break;
3877     case ARM::tADDspr_:
3878       OpOpc = ARM::tADDspr;
3879       break;
3880     case ARM::tSUBspi_:
3881       OpOpc = ARM::tSUBspi;
3882       break;
3883     case ARM::t2SUBrSPi_:
3884       OpOpc = ARM::t2SUBrSPi;
3885       NeedPred = true; NeedCC = true;
3886       break;
3887     case ARM::t2SUBrSPi12_:
3888       OpOpc = ARM::t2SUBrSPi12;
3889       NeedPred = true;
3890       break;
3891     case ARM::t2SUBrSPs_:
3892       OpOpc = ARM::t2SUBrSPs;
3893       NeedPred = true; NeedCC = true; NeedOp3 = true;
3894       break;
3895     }
3896     MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(OpOpc), ARM::SP);
3897     if (OpOpc == ARM::tAND)
3898       AddDefaultT1CC(MIB);
3899     MIB.addReg(ARM::SP);
3900     MIB.addOperand(MI->getOperand(2));
3901     if (NeedOp3)
3902       MIB.addOperand(MI->getOperand(3));
3903     if (NeedPred)
3904       AddDefaultPred(MIB);
3905     if (NeedCC)
3906       AddDefaultCC(MIB);
3907
3908     // Copy the result from SP to virtual register.
3909     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
3910     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
3911       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
3912     BuildMI(BB, dl, TII->get(CopyOpc))
3913       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
3914       .addReg(ARM::SP);
3915     MF->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
3916     return BB;
3917   }
3918   }
3919 }
3920
3921 //===----------------------------------------------------------------------===//
3922 //                           ARM Optimization Hooks
3923 //===----------------------------------------------------------------------===//
3924
3925 static
3926 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
3927                             TargetLowering::DAGCombinerInfo &DCI) {
3928   SelectionDAG &DAG = DCI.DAG;
3929   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3930   EVT VT = N->getValueType(0);
3931   unsigned Opc = N->getOpcode();
3932   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
3933   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
3934   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
3935   ISD::CondCode CC = ISD::SETCC_INVALID;
3936
3937   if (isSlctCC) {
3938     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
3939   } else {
3940     SDValue CCOp = Slct.getOperand(0);
3941     if (CCOp.getOpcode() == ISD::SETCC)
3942       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
3943   }
3944
3945   bool DoXform = false;
3946   bool InvCC = false;
3947   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
3948           "Bad input!");
3949
3950   if (LHS.getOpcode() == ISD::Constant &&
3951       cast<ConstantSDNode>(LHS)->isNullValue()) {
3952     DoXform = true;
3953   } else if (CC != ISD::SETCC_INVALID &&
3954              RHS.getOpcode() == ISD::Constant &&
3955              cast<ConstantSDNode>(RHS)->isNullValue()) {
3956     std::swap(LHS, RHS);
3957     SDValue Op0 = Slct.getOperand(0);
3958     EVT OpVT = isSlctCC ? Op0.getValueType() :
3959                           Op0.getOperand(0).getValueType();
3960     bool isInt = OpVT.isInteger();
3961     CC = ISD::getSetCCInverse(CC, isInt);
3962
3963     if (!TLI.isCondCodeLegal(CC, OpVT))
3964       return SDValue();         // Inverse operator isn't legal.
3965
3966     DoXform = true;
3967     InvCC = true;
3968   }
3969
3970   if (DoXform) {
3971     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
3972     if (isSlctCC)
3973       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
3974                              Slct.getOperand(0), Slct.getOperand(1), CC);
3975     SDValue CCOp = Slct.getOperand(0);
3976     if (InvCC)
3977       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
3978                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
3979     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
3980                        CCOp, OtherOp, Result);
3981   }
3982   return SDValue();
3983 }
3984
3985 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
3986 static SDValue PerformADDCombine(SDNode *N,
3987                                  TargetLowering::DAGCombinerInfo &DCI) {
3988   // added by evan in r37685 with no testcase.
3989   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
3990
3991   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
3992   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
3993     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
3994     if (Result.getNode()) return Result;
3995   }
3996   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
3997     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
3998     if (Result.getNode()) return Result;
3999   }
4000
4001   return SDValue();
4002 }
4003
4004 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4005 static SDValue PerformSUBCombine(SDNode *N,
4006                                  TargetLowering::DAGCombinerInfo &DCI) {
4007   // added by evan in r37685 with no testcase.
4008   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4009
4010   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4011   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4012     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4013     if (Result.getNode()) return Result;
4014   }
4015
4016   return SDValue();
4017 }
4018
4019 static SDValue PerformMULCombine(SDNode *N,
4020                                  TargetLowering::DAGCombinerInfo &DCI,
4021                                  const ARMSubtarget *Subtarget) {
4022   SelectionDAG &DAG = DCI.DAG;
4023
4024   if (Subtarget->isThumb1Only())
4025     return SDValue();
4026
4027   if (DAG.getMachineFunction().
4028       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4029     return SDValue();
4030
4031   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4032     return SDValue();
4033
4034   EVT VT = N->getValueType(0);
4035   if (VT != MVT::i32)
4036     return SDValue();
4037
4038   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4039   if (!C)
4040     return SDValue();
4041
4042   uint64_t MulAmt = C->getZExtValue();
4043   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4044   ShiftAmt = ShiftAmt & (32 - 1);
4045   SDValue V = N->getOperand(0);
4046   DebugLoc DL = N->getDebugLoc();
4047
4048   SDValue Res;
4049   MulAmt >>= ShiftAmt;
4050   if (isPowerOf2_32(MulAmt - 1)) {
4051     // (mul x, 2^N + 1) => (add (shl x, N), x)
4052     Res = DAG.getNode(ISD::ADD, DL, VT,
4053                       V, DAG.getNode(ISD::SHL, DL, VT,
4054                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4055                                                         MVT::i32)));
4056   } else if (isPowerOf2_32(MulAmt + 1)) {
4057     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4058     Res = DAG.getNode(ISD::SUB, DL, VT,
4059                       DAG.getNode(ISD::SHL, DL, VT,
4060                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4061                                                      MVT::i32)),
4062                                                      V);
4063   } else
4064     return SDValue();
4065
4066   if (ShiftAmt != 0)
4067     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4068                       DAG.getConstant(ShiftAmt, MVT::i32));
4069
4070   // Do not add new nodes to DAG combiner worklist.
4071   DCI.CombineTo(N, Res, false);
4072   return SDValue();
4073 }
4074
4075 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4076 /// ARMISD::VMOVRRD.
4077 static SDValue PerformVMOVRRDCombine(SDNode *N,
4078                                    TargetLowering::DAGCombinerInfo &DCI) {
4079   // fmrrd(fmdrr x, y) -> x,y
4080   SDValue InDouble = N->getOperand(0);
4081   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4082     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4083   return SDValue();
4084 }
4085
4086 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4087 /// operand of a vector shift operation, where all the elements of the
4088 /// build_vector must have the same constant integer value.
4089 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4090   // Ignore bit_converts.
4091   while (Op.getOpcode() == ISD::BIT_CONVERT)
4092     Op = Op.getOperand(0);
4093   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4094   APInt SplatBits, SplatUndef;
4095   unsigned SplatBitSize;
4096   bool HasAnyUndefs;
4097   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4098                                       HasAnyUndefs, ElementBits) ||
4099       SplatBitSize > ElementBits)
4100     return false;
4101   Cnt = SplatBits.getSExtValue();
4102   return true;
4103 }
4104
4105 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4106 /// operand of a vector shift left operation.  That value must be in the range:
4107 ///   0 <= Value < ElementBits for a left shift; or
4108 ///   0 <= Value <= ElementBits for a long left shift.
4109 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4110   assert(VT.isVector() && "vector shift count is not a vector type");
4111   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4112   if (! getVShiftImm(Op, ElementBits, Cnt))
4113     return false;
4114   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4115 }
4116
4117 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4118 /// operand of a vector shift right operation.  For a shift opcode, the value
4119 /// is positive, but for an intrinsic the value count must be negative. The
4120 /// absolute value must be in the range:
4121 ///   1 <= |Value| <= ElementBits for a right shift; or
4122 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4123 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4124                          int64_t &Cnt) {
4125   assert(VT.isVector() && "vector shift count is not a vector type");
4126   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4127   if (! getVShiftImm(Op, ElementBits, Cnt))
4128     return false;
4129   if (isIntrinsic)
4130     Cnt = -Cnt;
4131   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4132 }
4133
4134 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4135 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4136   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4137   switch (IntNo) {
4138   default:
4139     // Don't do anything for most intrinsics.
4140     break;
4141
4142   // Vector shifts: check for immediate versions and lower them.
4143   // Note: This is done during DAG combining instead of DAG legalizing because
4144   // the build_vectors for 64-bit vector element shift counts are generally
4145   // not legal, and it is hard to see their values after they get legalized to
4146   // loads from a constant pool.
4147   case Intrinsic::arm_neon_vshifts:
4148   case Intrinsic::arm_neon_vshiftu:
4149   case Intrinsic::arm_neon_vshiftls:
4150   case Intrinsic::arm_neon_vshiftlu:
4151   case Intrinsic::arm_neon_vshiftn:
4152   case Intrinsic::arm_neon_vrshifts:
4153   case Intrinsic::arm_neon_vrshiftu:
4154   case Intrinsic::arm_neon_vrshiftn:
4155   case Intrinsic::arm_neon_vqshifts:
4156   case Intrinsic::arm_neon_vqshiftu:
4157   case Intrinsic::arm_neon_vqshiftsu:
4158   case Intrinsic::arm_neon_vqshiftns:
4159   case Intrinsic::arm_neon_vqshiftnu:
4160   case Intrinsic::arm_neon_vqshiftnsu:
4161   case Intrinsic::arm_neon_vqrshiftns:
4162   case Intrinsic::arm_neon_vqrshiftnu:
4163   case Intrinsic::arm_neon_vqrshiftnsu: {
4164     EVT VT = N->getOperand(1).getValueType();
4165     int64_t Cnt;
4166     unsigned VShiftOpc = 0;
4167
4168     switch (IntNo) {
4169     case Intrinsic::arm_neon_vshifts:
4170     case Intrinsic::arm_neon_vshiftu:
4171       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4172         VShiftOpc = ARMISD::VSHL;
4173         break;
4174       }
4175       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4176         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4177                      ARMISD::VSHRs : ARMISD::VSHRu);
4178         break;
4179       }
4180       return SDValue();
4181
4182     case Intrinsic::arm_neon_vshiftls:
4183     case Intrinsic::arm_neon_vshiftlu:
4184       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4185         break;
4186       llvm_unreachable("invalid shift count for vshll intrinsic");
4187
4188     case Intrinsic::arm_neon_vrshifts:
4189     case Intrinsic::arm_neon_vrshiftu:
4190       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4191         break;
4192       return SDValue();
4193
4194     case Intrinsic::arm_neon_vqshifts:
4195     case Intrinsic::arm_neon_vqshiftu:
4196       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4197         break;
4198       return SDValue();
4199
4200     case Intrinsic::arm_neon_vqshiftsu:
4201       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4202         break;
4203       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4204
4205     case Intrinsic::arm_neon_vshiftn:
4206     case Intrinsic::arm_neon_vrshiftn:
4207     case Intrinsic::arm_neon_vqshiftns:
4208     case Intrinsic::arm_neon_vqshiftnu:
4209     case Intrinsic::arm_neon_vqshiftnsu:
4210     case Intrinsic::arm_neon_vqrshiftns:
4211     case Intrinsic::arm_neon_vqrshiftnu:
4212     case Intrinsic::arm_neon_vqrshiftnsu:
4213       // Narrowing shifts require an immediate right shift.
4214       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4215         break;
4216       llvm_unreachable("invalid shift count for narrowing vector shift "
4217                        "intrinsic");
4218
4219     default:
4220       llvm_unreachable("unhandled vector shift");
4221     }
4222
4223     switch (IntNo) {
4224     case Intrinsic::arm_neon_vshifts:
4225     case Intrinsic::arm_neon_vshiftu:
4226       // Opcode already set above.
4227       break;
4228     case Intrinsic::arm_neon_vshiftls:
4229     case Intrinsic::arm_neon_vshiftlu:
4230       if (Cnt == VT.getVectorElementType().getSizeInBits())
4231         VShiftOpc = ARMISD::VSHLLi;
4232       else
4233         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4234                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4235       break;
4236     case Intrinsic::arm_neon_vshiftn:
4237       VShiftOpc = ARMISD::VSHRN; break;
4238     case Intrinsic::arm_neon_vrshifts:
4239       VShiftOpc = ARMISD::VRSHRs; break;
4240     case Intrinsic::arm_neon_vrshiftu:
4241       VShiftOpc = ARMISD::VRSHRu; break;
4242     case Intrinsic::arm_neon_vrshiftn:
4243       VShiftOpc = ARMISD::VRSHRN; break;
4244     case Intrinsic::arm_neon_vqshifts:
4245       VShiftOpc = ARMISD::VQSHLs; break;
4246     case Intrinsic::arm_neon_vqshiftu:
4247       VShiftOpc = ARMISD::VQSHLu; break;
4248     case Intrinsic::arm_neon_vqshiftsu:
4249       VShiftOpc = ARMISD::VQSHLsu; break;
4250     case Intrinsic::arm_neon_vqshiftns:
4251       VShiftOpc = ARMISD::VQSHRNs; break;
4252     case Intrinsic::arm_neon_vqshiftnu:
4253       VShiftOpc = ARMISD::VQSHRNu; break;
4254     case Intrinsic::arm_neon_vqshiftnsu:
4255       VShiftOpc = ARMISD::VQSHRNsu; break;
4256     case Intrinsic::arm_neon_vqrshiftns:
4257       VShiftOpc = ARMISD::VQRSHRNs; break;
4258     case Intrinsic::arm_neon_vqrshiftnu:
4259       VShiftOpc = ARMISD::VQRSHRNu; break;
4260     case Intrinsic::arm_neon_vqrshiftnsu:
4261       VShiftOpc = ARMISD::VQRSHRNsu; break;
4262     }
4263
4264     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4265                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4266   }
4267
4268   case Intrinsic::arm_neon_vshiftins: {
4269     EVT VT = N->getOperand(1).getValueType();
4270     int64_t Cnt;
4271     unsigned VShiftOpc = 0;
4272
4273     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4274       VShiftOpc = ARMISD::VSLI;
4275     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4276       VShiftOpc = ARMISD::VSRI;
4277     else {
4278       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4279     }
4280
4281     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4282                        N->getOperand(1), N->getOperand(2),
4283                        DAG.getConstant(Cnt, MVT::i32));
4284   }
4285
4286   case Intrinsic::arm_neon_vqrshifts:
4287   case Intrinsic::arm_neon_vqrshiftu:
4288     // No immediate versions of these to check for.
4289     break;
4290   }
4291
4292   return SDValue();
4293 }
4294
4295 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4296 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4297 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4298 /// vector element shift counts are generally not legal, and it is hard to see
4299 /// their values after they get legalized to loads from a constant pool.
4300 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4301                                    const ARMSubtarget *ST) {
4302   EVT VT = N->getValueType(0);
4303
4304   // Nothing to be done for scalar shifts.
4305   if (! VT.isVector())
4306     return SDValue();
4307
4308   assert(ST->hasNEON() && "unexpected vector shift");
4309   int64_t Cnt;
4310
4311   switch (N->getOpcode()) {
4312   default: llvm_unreachable("unexpected shift opcode");
4313
4314   case ISD::SHL:
4315     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4316       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4317                          DAG.getConstant(Cnt, MVT::i32));
4318     break;
4319
4320   case ISD::SRA:
4321   case ISD::SRL:
4322     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4323       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4324                             ARMISD::VSHRs : ARMISD::VSHRu);
4325       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4326                          DAG.getConstant(Cnt, MVT::i32));
4327     }
4328   }
4329   return SDValue();
4330 }
4331
4332 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4333 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4334 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4335                                     const ARMSubtarget *ST) {
4336   SDValue N0 = N->getOperand(0);
4337
4338   // Check for sign- and zero-extensions of vector extract operations of 8-
4339   // and 16-bit vector elements.  NEON supports these directly.  They are
4340   // handled during DAG combining because type legalization will promote them
4341   // to 32-bit types and it is messy to recognize the operations after that.
4342   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4343     SDValue Vec = N0.getOperand(0);
4344     SDValue Lane = N0.getOperand(1);
4345     EVT VT = N->getValueType(0);
4346     EVT EltVT = N0.getValueType();
4347     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4348
4349     if (VT == MVT::i32 &&
4350         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4351         TLI.isTypeLegal(Vec.getValueType())) {
4352
4353       unsigned Opc = 0;
4354       switch (N->getOpcode()) {
4355       default: llvm_unreachable("unexpected opcode");
4356       case ISD::SIGN_EXTEND:
4357         Opc = ARMISD::VGETLANEs;
4358         break;
4359       case ISD::ZERO_EXTEND:
4360       case ISD::ANY_EXTEND:
4361         Opc = ARMISD::VGETLANEu;
4362         break;
4363       }
4364       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4365     }
4366   }
4367
4368   return SDValue();
4369 }
4370
4371 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4372 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4373 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4374                                        const ARMSubtarget *ST) {
4375   // If the target supports NEON, try to use vmax/vmin instructions for f32
4376   // selects like "x < y ? x : y".  Unless the FiniteOnlyFPMath option is set,
4377   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4378   // a NaN; only do the transformation when it matches that behavior.
4379
4380   // For now only do this when using NEON for FP operations; if using VFP, it
4381   // is not obvious that the benefit outweighs the cost of switching to the
4382   // NEON pipeline.
4383   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4384       N->getValueType(0) != MVT::f32)
4385     return SDValue();
4386
4387   SDValue CondLHS = N->getOperand(0);
4388   SDValue CondRHS = N->getOperand(1);
4389   SDValue LHS = N->getOperand(2);
4390   SDValue RHS = N->getOperand(3);
4391   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4392
4393   unsigned Opcode = 0;
4394   bool IsReversed;
4395   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4396     IsReversed = false; // x CC y ? x : y
4397   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4398     IsReversed = true ; // x CC y ? y : x
4399   } else {
4400     return SDValue();
4401   }
4402
4403   bool IsUnordered;
4404   switch (CC) {
4405   default: break;
4406   case ISD::SETOLT:
4407   case ISD::SETOLE:
4408   case ISD::SETLT:
4409   case ISD::SETLE:
4410   case ISD::SETULT:
4411   case ISD::SETULE:
4412     // If LHS is NaN, an ordered comparison will be false and the result will
4413     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4414     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4415     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4416     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4417       break;
4418     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4419     // will return -0, so vmin can only be used for unsafe math or if one of
4420     // the operands is known to be nonzero.
4421     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4422         !UnsafeFPMath &&
4423         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4424       break;
4425     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4426     break;
4427
4428   case ISD::SETOGT:
4429   case ISD::SETOGE:
4430   case ISD::SETGT:
4431   case ISD::SETGE:
4432   case ISD::SETUGT:
4433   case ISD::SETUGE:
4434     // If LHS is NaN, an ordered comparison will be false and the result will
4435     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4436     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4437     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4438     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4439       break;
4440     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4441     // will return +0, so vmax can only be used for unsafe math or if one of
4442     // the operands is known to be nonzero.
4443     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4444         !UnsafeFPMath &&
4445         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4446       break;
4447     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4448     break;
4449   }
4450
4451   if (!Opcode)
4452     return SDValue();
4453   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4454 }
4455
4456 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4457                                              DAGCombinerInfo &DCI) const {
4458   switch (N->getOpcode()) {
4459   default: break;
4460   case ISD::ADD:        return PerformADDCombine(N, DCI);
4461   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4462   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4463   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4464   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4465   case ISD::SHL:
4466   case ISD::SRA:
4467   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4468   case ISD::SIGN_EXTEND:
4469   case ISD::ZERO_EXTEND:
4470   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4471   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4472   }
4473   return SDValue();
4474 }
4475
4476 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4477   if (!Subtarget->hasV6Ops())
4478     // Pre-v6 does not support unaligned mem access.
4479     return false;
4480   else {
4481     // v6+ may or may not support unaligned mem access depending on the system
4482     // configuration.
4483     // FIXME: This is pretty conservative. Should we provide cmdline option to
4484     // control the behaviour?
4485     if (!Subtarget->isTargetDarwin())
4486       return false;
4487   }
4488
4489   switch (VT.getSimpleVT().SimpleTy) {
4490   default:
4491     return false;
4492   case MVT::i8:
4493   case MVT::i16:
4494   case MVT::i32:
4495     return true;
4496   // FIXME: VLD1 etc with standard alignment is legal.
4497   }
4498 }
4499
4500 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4501   if (V < 0)
4502     return false;
4503
4504   unsigned Scale = 1;
4505   switch (VT.getSimpleVT().SimpleTy) {
4506   default: return false;
4507   case MVT::i1:
4508   case MVT::i8:
4509     // Scale == 1;
4510     break;
4511   case MVT::i16:
4512     // Scale == 2;
4513     Scale = 2;
4514     break;
4515   case MVT::i32:
4516     // Scale == 4;
4517     Scale = 4;
4518     break;
4519   }
4520
4521   if ((V & (Scale - 1)) != 0)
4522     return false;
4523   V /= Scale;
4524   return V == (V & ((1LL << 5) - 1));
4525 }
4526
4527 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4528                                       const ARMSubtarget *Subtarget) {
4529   bool isNeg = false;
4530   if (V < 0) {
4531     isNeg = true;
4532     V = - V;
4533   }
4534
4535   switch (VT.getSimpleVT().SimpleTy) {
4536   default: return false;
4537   case MVT::i1:
4538   case MVT::i8:
4539   case MVT::i16:
4540   case MVT::i32:
4541     // + imm12 or - imm8
4542     if (isNeg)
4543       return V == (V & ((1LL << 8) - 1));
4544     return V == (V & ((1LL << 12) - 1));
4545   case MVT::f32:
4546   case MVT::f64:
4547     // Same as ARM mode. FIXME: NEON?
4548     if (!Subtarget->hasVFP2())
4549       return false;
4550     if ((V & 3) != 0)
4551       return false;
4552     V >>= 2;
4553     return V == (V & ((1LL << 8) - 1));
4554   }
4555 }
4556
4557 /// isLegalAddressImmediate - Return true if the integer value can be used
4558 /// as the offset of the target addressing mode for load / store of the
4559 /// given type.
4560 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4561                                     const ARMSubtarget *Subtarget) {
4562   if (V == 0)
4563     return true;
4564
4565   if (!VT.isSimple())
4566     return false;
4567
4568   if (Subtarget->isThumb1Only())
4569     return isLegalT1AddressImmediate(V, VT);
4570   else if (Subtarget->isThumb2())
4571     return isLegalT2AddressImmediate(V, VT, Subtarget);
4572
4573   // ARM mode.
4574   if (V < 0)
4575     V = - V;
4576   switch (VT.getSimpleVT().SimpleTy) {
4577   default: return false;
4578   case MVT::i1:
4579   case MVT::i8:
4580   case MVT::i32:
4581     // +- imm12
4582     return V == (V & ((1LL << 12) - 1));
4583   case MVT::i16:
4584     // +- imm8
4585     return V == (V & ((1LL << 8) - 1));
4586   case MVT::f32:
4587   case MVT::f64:
4588     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4589       return false;
4590     if ((V & 3) != 0)
4591       return false;
4592     V >>= 2;
4593     return V == (V & ((1LL << 8) - 1));
4594   }
4595 }
4596
4597 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4598                                                       EVT VT) const {
4599   int Scale = AM.Scale;
4600   if (Scale < 0)
4601     return false;
4602
4603   switch (VT.getSimpleVT().SimpleTy) {
4604   default: return false;
4605   case MVT::i1:
4606   case MVT::i8:
4607   case MVT::i16:
4608   case MVT::i32:
4609     if (Scale == 1)
4610       return true;
4611     // r + r << imm
4612     Scale = Scale & ~1;
4613     return Scale == 2 || Scale == 4 || Scale == 8;
4614   case MVT::i64:
4615     // r + r
4616     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4617       return true;
4618     return false;
4619   case MVT::isVoid:
4620     // Note, we allow "void" uses (basically, uses that aren't loads or
4621     // stores), because arm allows folding a scale into many arithmetic
4622     // operations.  This should be made more precise and revisited later.
4623
4624     // Allow r << imm, but the imm has to be a multiple of two.
4625     if (Scale & 1) return false;
4626     return isPowerOf2_32(Scale);
4627   }
4628 }
4629
4630 /// isLegalAddressingMode - Return true if the addressing mode represented
4631 /// by AM is legal for this target, for a load/store of the specified type.
4632 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4633                                               const Type *Ty) const {
4634   EVT VT = getValueType(Ty, true);
4635   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4636     return false;
4637
4638   // Can never fold addr of global into load/store.
4639   if (AM.BaseGV)
4640     return false;
4641
4642   switch (AM.Scale) {
4643   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4644     break;
4645   case 1:
4646     if (Subtarget->isThumb1Only())
4647       return false;
4648     // FALL THROUGH.
4649   default:
4650     // ARM doesn't support any R+R*scale+imm addr modes.
4651     if (AM.BaseOffs)
4652       return false;
4653
4654     if (!VT.isSimple())
4655       return false;
4656
4657     if (Subtarget->isThumb2())
4658       return isLegalT2ScaledAddressingMode(AM, VT);
4659
4660     int Scale = AM.Scale;
4661     switch (VT.getSimpleVT().SimpleTy) {
4662     default: return false;
4663     case MVT::i1:
4664     case MVT::i8:
4665     case MVT::i32:
4666       if (Scale < 0) Scale = -Scale;
4667       if (Scale == 1)
4668         return true;
4669       // r + r << imm
4670       return isPowerOf2_32(Scale & ~1);
4671     case MVT::i16:
4672     case MVT::i64:
4673       // r + r
4674       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4675         return true;
4676       return false;
4677
4678     case MVT::isVoid:
4679       // Note, we allow "void" uses (basically, uses that aren't loads or
4680       // stores), because arm allows folding a scale into many arithmetic
4681       // operations.  This should be made more precise and revisited later.
4682
4683       // Allow r << imm, but the imm has to be a multiple of two.
4684       if (Scale & 1) return false;
4685       return isPowerOf2_32(Scale);
4686     }
4687     break;
4688   }
4689   return true;
4690 }
4691
4692 /// isLegalICmpImmediate - Return true if the specified immediate is legal
4693 /// icmp immediate, that is the target has icmp instructions which can compare
4694 /// a register against the immediate without having to materialize the
4695 /// immediate into a register.
4696 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
4697   if (!Subtarget->isThumb())
4698     return ARM_AM::getSOImmVal(Imm) != -1;
4699   if (Subtarget->isThumb2())
4700     return ARM_AM::getT2SOImmVal(Imm) != -1;
4701   return Imm >= 0 && Imm <= 255;
4702 }
4703
4704 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
4705                                       bool isSEXTLoad, SDValue &Base,
4706                                       SDValue &Offset, bool &isInc,
4707                                       SelectionDAG &DAG) {
4708   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4709     return false;
4710
4711   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
4712     // AddressingMode 3
4713     Base = Ptr->getOperand(0);
4714     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4715       int RHSC = (int)RHS->getZExtValue();
4716       if (RHSC < 0 && RHSC > -256) {
4717         assert(Ptr->getOpcode() == ISD::ADD);
4718         isInc = false;
4719         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4720         return true;
4721       }
4722     }
4723     isInc = (Ptr->getOpcode() == ISD::ADD);
4724     Offset = Ptr->getOperand(1);
4725     return true;
4726   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
4727     // AddressingMode 2
4728     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4729       int RHSC = (int)RHS->getZExtValue();
4730       if (RHSC < 0 && RHSC > -0x1000) {
4731         assert(Ptr->getOpcode() == ISD::ADD);
4732         isInc = false;
4733         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4734         Base = Ptr->getOperand(0);
4735         return true;
4736       }
4737     }
4738
4739     if (Ptr->getOpcode() == ISD::ADD) {
4740       isInc = true;
4741       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
4742       if (ShOpcVal != ARM_AM::no_shift) {
4743         Base = Ptr->getOperand(1);
4744         Offset = Ptr->getOperand(0);
4745       } else {
4746         Base = Ptr->getOperand(0);
4747         Offset = Ptr->getOperand(1);
4748       }
4749       return true;
4750     }
4751
4752     isInc = (Ptr->getOpcode() == ISD::ADD);
4753     Base = Ptr->getOperand(0);
4754     Offset = Ptr->getOperand(1);
4755     return true;
4756   }
4757
4758   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
4759   return false;
4760 }
4761
4762 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
4763                                      bool isSEXTLoad, SDValue &Base,
4764                                      SDValue &Offset, bool &isInc,
4765                                      SelectionDAG &DAG) {
4766   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4767     return false;
4768
4769   Base = Ptr->getOperand(0);
4770   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4771     int RHSC = (int)RHS->getZExtValue();
4772     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
4773       assert(Ptr->getOpcode() == ISD::ADD);
4774       isInc = false;
4775       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4776       return true;
4777     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
4778       isInc = Ptr->getOpcode() == ISD::ADD;
4779       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
4780       return true;
4781     }
4782   }
4783
4784   return false;
4785 }
4786
4787 /// getPreIndexedAddressParts - returns true by value, base pointer and
4788 /// offset pointer and addressing mode by reference if the node's address
4789 /// can be legally represented as pre-indexed load / store address.
4790 bool
4791 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
4792                                              SDValue &Offset,
4793                                              ISD::MemIndexedMode &AM,
4794                                              SelectionDAG &DAG) const {
4795   if (Subtarget->isThumb1Only())
4796     return false;
4797
4798   EVT VT;
4799   SDValue Ptr;
4800   bool isSEXTLoad = false;
4801   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4802     Ptr = LD->getBasePtr();
4803     VT  = LD->getMemoryVT();
4804     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
4805   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4806     Ptr = ST->getBasePtr();
4807     VT  = ST->getMemoryVT();
4808   } else
4809     return false;
4810
4811   bool isInc;
4812   bool isLegal = false;
4813   if (Subtarget->isThumb2())
4814     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
4815                                        Offset, isInc, DAG);
4816   else
4817     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
4818                                         Offset, isInc, DAG);
4819   if (!isLegal)
4820     return false;
4821
4822   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
4823   return true;
4824 }
4825
4826 /// getPostIndexedAddressParts - returns true by value, base pointer and
4827 /// offset pointer and addressing mode by reference if this node can be
4828 /// combined with a load / store to form a post-indexed load / store.
4829 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
4830                                                    SDValue &Base,
4831                                                    SDValue &Offset,
4832                                                    ISD::MemIndexedMode &AM,
4833                                                    SelectionDAG &DAG) const {
4834   if (Subtarget->isThumb1Only())
4835     return false;
4836
4837   EVT VT;
4838   SDValue Ptr;
4839   bool isSEXTLoad = false;
4840   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4841     VT  = LD->getMemoryVT();
4842     Ptr = LD->getBasePtr();
4843     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
4844   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4845     VT  = ST->getMemoryVT();
4846     Ptr = ST->getBasePtr();
4847   } else
4848     return false;
4849
4850   bool isInc;
4851   bool isLegal = false;
4852   if (Subtarget->isThumb2())
4853     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
4854                                        isInc, DAG);
4855   else
4856     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
4857                                         isInc, DAG);
4858   if (!isLegal)
4859     return false;
4860
4861   if (Ptr != Base) {
4862     // Swap base ptr and offset to catch more post-index load / store when
4863     // it's legal. In Thumb2 mode, offset must be an immediate.
4864     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
4865         !Subtarget->isThumb2())
4866       std::swap(Base, Offset);
4867
4868     // Post-indexed load / store update the base pointer.
4869     if (Ptr != Base)
4870       return false;
4871   }
4872
4873   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
4874   return true;
4875 }
4876
4877 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4878                                                        const APInt &Mask,
4879                                                        APInt &KnownZero,
4880                                                        APInt &KnownOne,
4881                                                        const SelectionDAG &DAG,
4882                                                        unsigned Depth) const {
4883   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4884   switch (Op.getOpcode()) {
4885   default: break;
4886   case ARMISD::CMOV: {
4887     // Bits are known zero/one if known on the LHS and RHS.
4888     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
4889     if (KnownZero == 0 && KnownOne == 0) return;
4890
4891     APInt KnownZeroRHS, KnownOneRHS;
4892     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
4893                           KnownZeroRHS, KnownOneRHS, Depth+1);
4894     KnownZero &= KnownZeroRHS;
4895     KnownOne  &= KnownOneRHS;
4896     return;
4897   }
4898   }
4899 }
4900
4901 //===----------------------------------------------------------------------===//
4902 //                           ARM Inline Assembly Support
4903 //===----------------------------------------------------------------------===//
4904
4905 /// getConstraintType - Given a constraint letter, return the type of
4906 /// constraint it is for this target.
4907 ARMTargetLowering::ConstraintType
4908 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
4909   if (Constraint.size() == 1) {
4910     switch (Constraint[0]) {
4911     default:  break;
4912     case 'l': return C_RegisterClass;
4913     case 'w': return C_RegisterClass;
4914     }
4915   }
4916   return TargetLowering::getConstraintType(Constraint);
4917 }
4918
4919 std::pair<unsigned, const TargetRegisterClass*>
4920 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
4921                                                 EVT VT) const {
4922   if (Constraint.size() == 1) {
4923     // GCC ARM Constraint Letters
4924     switch (Constraint[0]) {
4925     case 'l':
4926       if (Subtarget->isThumb())
4927         return std::make_pair(0U, ARM::tGPRRegisterClass);
4928       else
4929         return std::make_pair(0U, ARM::GPRRegisterClass);
4930     case 'r':
4931       return std::make_pair(0U, ARM::GPRRegisterClass);
4932     case 'w':
4933       if (VT == MVT::f32)
4934         return std::make_pair(0U, ARM::SPRRegisterClass);
4935       if (VT.getSizeInBits() == 64)
4936         return std::make_pair(0U, ARM::DPRRegisterClass);
4937       if (VT.getSizeInBits() == 128)
4938         return std::make_pair(0U, ARM::QPRRegisterClass);
4939       break;
4940     }
4941   }
4942   if (StringRef("{cc}").equals_lower(Constraint))
4943     return std::make_pair(0U, ARM::CCRRegisterClass);
4944
4945   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4946 }
4947
4948 std::vector<unsigned> ARMTargetLowering::
4949 getRegClassForInlineAsmConstraint(const std::string &Constraint,
4950                                   EVT VT) const {
4951   if (Constraint.size() != 1)
4952     return std::vector<unsigned>();
4953
4954   switch (Constraint[0]) {      // GCC ARM Constraint Letters
4955   default: break;
4956   case 'l':
4957     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
4958                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
4959                                  0);
4960   case 'r':
4961     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
4962                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
4963                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
4964                                  ARM::R12, ARM::LR, 0);
4965   case 'w':
4966     if (VT == MVT::f32)
4967       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
4968                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
4969                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
4970                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
4971                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
4972                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
4973                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
4974                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
4975     if (VT.getSizeInBits() == 64)
4976       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
4977                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
4978                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
4979                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
4980     if (VT.getSizeInBits() == 128)
4981       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
4982                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
4983       break;
4984   }
4985
4986   return std::vector<unsigned>();
4987 }
4988
4989 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4990 /// vector.  If it is invalid, don't add anything to Ops.
4991 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
4992                                                      char Constraint,
4993                                                      bool hasMemory,
4994                                                      std::vector<SDValue>&Ops,
4995                                                      SelectionDAG &DAG) const {
4996   SDValue Result(0, 0);
4997
4998   switch (Constraint) {
4999   default: break;
5000   case 'I': case 'J': case 'K': case 'L':
5001   case 'M': case 'N': case 'O':
5002     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5003     if (!C)
5004       return;
5005
5006     int64_t CVal64 = C->getSExtValue();
5007     int CVal = (int) CVal64;
5008     // None of these constraints allow values larger than 32 bits.  Check
5009     // that the value fits in an int.
5010     if (CVal != CVal64)
5011       return;
5012
5013     switch (Constraint) {
5014       case 'I':
5015         if (Subtarget->isThumb1Only()) {
5016           // This must be a constant between 0 and 255, for ADD
5017           // immediates.
5018           if (CVal >= 0 && CVal <= 255)
5019             break;
5020         } else if (Subtarget->isThumb2()) {
5021           // A constant that can be used as an immediate value in a
5022           // data-processing instruction.
5023           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5024             break;
5025         } else {
5026           // A constant that can be used as an immediate value in a
5027           // data-processing instruction.
5028           if (ARM_AM::getSOImmVal(CVal) != -1)
5029             break;
5030         }
5031         return;
5032
5033       case 'J':
5034         if (Subtarget->isThumb()) {  // FIXME thumb2
5035           // This must be a constant between -255 and -1, for negated ADD
5036           // immediates. This can be used in GCC with an "n" modifier that
5037           // prints the negated value, for use with SUB instructions. It is
5038           // not useful otherwise but is implemented for compatibility.
5039           if (CVal >= -255 && CVal <= -1)
5040             break;
5041         } else {
5042           // This must be a constant between -4095 and 4095. It is not clear
5043           // what this constraint is intended for. Implemented for
5044           // compatibility with GCC.
5045           if (CVal >= -4095 && CVal <= 4095)
5046             break;
5047         }
5048         return;
5049
5050       case 'K':
5051         if (Subtarget->isThumb1Only()) {
5052           // A 32-bit value where only one byte has a nonzero value. Exclude
5053           // zero to match GCC. This constraint is used by GCC internally for
5054           // constants that can be loaded with a move/shift combination.
5055           // It is not useful otherwise but is implemented for compatibility.
5056           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5057             break;
5058         } else if (Subtarget->isThumb2()) {
5059           // A constant whose bitwise inverse can be used as an immediate
5060           // value in a data-processing instruction. This can be used in GCC
5061           // with a "B" modifier that prints the inverted value, for use with
5062           // BIC and MVN instructions. It is not useful otherwise but is
5063           // implemented for compatibility.
5064           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5065             break;
5066         } else {
5067           // A constant whose bitwise inverse can be used as an immediate
5068           // value in a data-processing instruction. This can be used in GCC
5069           // with a "B" modifier that prints the inverted value, for use with
5070           // BIC and MVN instructions. It is not useful otherwise but is
5071           // implemented for compatibility.
5072           if (ARM_AM::getSOImmVal(~CVal) != -1)
5073             break;
5074         }
5075         return;
5076
5077       case 'L':
5078         if (Subtarget->isThumb1Only()) {
5079           // This must be a constant between -7 and 7,
5080           // for 3-operand ADD/SUB immediate instructions.
5081           if (CVal >= -7 && CVal < 7)
5082             break;
5083         } else if (Subtarget->isThumb2()) {
5084           // A constant whose negation can be used as an immediate value in a
5085           // data-processing instruction. This can be used in GCC with an "n"
5086           // modifier that prints the negated value, for use with SUB
5087           // instructions. It is not useful otherwise but is implemented for
5088           // compatibility.
5089           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5090             break;
5091         } else {
5092           // A constant whose negation can be used as an immediate value in a
5093           // data-processing instruction. This can be used in GCC with an "n"
5094           // modifier that prints the negated value, for use with SUB
5095           // instructions. It is not useful otherwise but is implemented for
5096           // compatibility.
5097           if (ARM_AM::getSOImmVal(-CVal) != -1)
5098             break;
5099         }
5100         return;
5101
5102       case 'M':
5103         if (Subtarget->isThumb()) { // FIXME thumb2
5104           // This must be a multiple of 4 between 0 and 1020, for
5105           // ADD sp + immediate.
5106           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5107             break;
5108         } else {
5109           // A power of two or a constant between 0 and 32.  This is used in
5110           // GCC for the shift amount on shifted register operands, but it is
5111           // useful in general for any shift amounts.
5112           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5113             break;
5114         }
5115         return;
5116
5117       case 'N':
5118         if (Subtarget->isThumb()) {  // FIXME thumb2
5119           // This must be a constant between 0 and 31, for shift amounts.
5120           if (CVal >= 0 && CVal <= 31)
5121             break;
5122         }
5123         return;
5124
5125       case 'O':
5126         if (Subtarget->isThumb()) {  // FIXME thumb2
5127           // This must be a multiple of 4 between -508 and 508, for
5128           // ADD/SUB sp = sp + immediate.
5129           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5130             break;
5131         }
5132         return;
5133     }
5134     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5135     break;
5136   }
5137
5138   if (Result.getNode()) {
5139     Ops.push_back(Result);
5140     return;
5141   }
5142   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
5143                                                       Ops, DAG);
5144 }
5145
5146 bool
5147 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5148   // The ARM target isn't yet aware of offsets.
5149   return false;
5150 }
5151
5152 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5153   APInt Imm = FPImm.bitcastToAPInt();
5154   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5155   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5156   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5157
5158   // We can handle 4 bits of mantissa.
5159   // mantissa = (16+UInt(e:f:g:h))/16.
5160   if (Mantissa & 0x7ffff)
5161     return -1;
5162   Mantissa >>= 19;
5163   if ((Mantissa & 0xf) != Mantissa)
5164     return -1;
5165
5166   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5167   if (Exp < -3 || Exp > 4)
5168     return -1;
5169   Exp = ((Exp+3) & 0x7) ^ 4;
5170
5171   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5172 }
5173
5174 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5175   APInt Imm = FPImm.bitcastToAPInt();
5176   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5177   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5178   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5179
5180   // We can handle 4 bits of mantissa.
5181   // mantissa = (16+UInt(e:f:g:h))/16.
5182   if (Mantissa & 0xffffffffffffLL)
5183     return -1;
5184   Mantissa >>= 48;
5185   if ((Mantissa & 0xf) != Mantissa)
5186     return -1;
5187
5188   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5189   if (Exp < -3 || Exp > 4)
5190     return -1;
5191   Exp = ((Exp+3) & 0x7) ^ 4;
5192
5193   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5194 }
5195
5196 /// isFPImmLegal - Returns true if the target can instruction select the
5197 /// specified FP immediate natively. If false, the legalizer will
5198 /// materialize the FP immediate as a load from a constant pool.
5199 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5200   if (!Subtarget->hasVFP3())
5201     return false;
5202   if (VT == MVT::f32)
5203     return ARM::getVFPf32Imm(Imm) != -1;
5204   if (VT == MVT::f64)
5205     return ARM::getVFPf64Imm(Imm) != -1;
5206   return false;
5207 }