lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when tail calls fully work.
  55 static cl::opt<bool>
  56 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  57   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  58   cl::init(true));
  59
  60 static cl::opt<bool>
  61 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  62   cl::desc("Generate calls via indirect call instructions"),
  63   cl::init(false));
  64
  65 static cl::opt<bool>
  66 ARMInterworking("arm-interworking", cl::Hidden,
  67   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  68   cl::init(true));
  69
  70 static cl::opt<bool>
  71 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  72   cl::desc("Enable code placement pass for ARM"),
  73   cl::init(false));
  74
  75 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  76                                    CCValAssign::LocInfo &LocInfo,
  77                                    ISD::ArgFlagsTy &ArgFlags,
  78                                    CCState &State);
  79 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  80                                     CCValAssign::LocInfo &LocInfo,
  81                                     ISD::ArgFlagsTy &ArgFlags,
  82                                     CCState &State);
  83 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  84                                       CCValAssign::LocInfo &LocInfo,
  85                                       ISD::ArgFlagsTy &ArgFlags,
  86                                       CCState &State);
  87 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  88                                        CCValAssign::LocInfo &LocInfo,
  89                                        ISD::ArgFlagsTy &ArgFlags,
  90                                        CCState &State);
  91
  92 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  93                                        EVT PromotedBitwiseVT) {
  94   if (VT != PromotedLdStVT) {
  95     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  96     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  97                        PromotedLdStVT.getSimpleVT());
  98
  99     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 100     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 101                        PromotedLdStVT.getSimpleVT());
 102   }
 103
 104   EVT ElemTy = VT.getVectorElementType();
 105   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 106     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 107   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 108     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 109   if (ElemTy != MVT::i32) {
 110     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 111     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 112     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 113     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 114   }
 115   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 116   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 117   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 118   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 119   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 120   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 121   if (VT.isInteger()) {
 122     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 123     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 124     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 125   }
 126
 127   // Promote all bit-wise operations.
 128   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 129     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 130     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 131                        PromotedBitwiseVT.getSimpleVT());
 132     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 133     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 134                        PromotedBitwiseVT.getSimpleVT());
 135     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 136     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 137                        PromotedBitwiseVT.getSimpleVT());
 138   }
 139
 140   // Neon does not support vector divide/remainder operations.
 141   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 142   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 143   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 144   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 145   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 146   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 147 }
 148
 149 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 150   addRegisterClass(VT, ARM::DPRRegisterClass);
 151   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 152 }
 153
 154 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 155   addRegisterClass(VT, ARM::QPRRegisterClass);
 156   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 157 }
 158
 159 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 160   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 161     return new TargetLoweringObjectFileMachO();
 162
 163   return new ARMElfTargetObjectFile();
 164 }
 165
 166 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 167     : TargetLowering(TM, createTLOF(TM)) {
 168   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 169
 170   if (Subtarget->isTargetDarwin()) {
 171     // Uses VFP for Thumb libfuncs if available.
 172     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 173       // Single-precision floating-point arithmetic.
 174       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 175       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 176       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 177       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 178
 179       // Double-precision floating-point arithmetic.
 180       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 181       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 182       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 183       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 184
 185       // Single-precision comparisons.
 186       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 187       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 188       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 189       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 190       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 191       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 192       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 193       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 194
 195       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 196       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 199       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 203
 204       // Double-precision comparisons.
 205       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 206       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 207       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 208       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 209       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 210       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 211       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 212       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 213
 214       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 218       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 222
 223       // Floating-point to integer conversions.
 224       // i64 conversions are done via library routines even when generating VFP
 225       // instructions, so use the same ones.
 226       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 227       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 228       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 229       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 230
 231       // Conversions between floating types.
 232       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 233       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 234
 235       // Integer to floating-point conversions.
 236       // i64 conversions are done via library routines even when generating VFP
 237       // instructions, so use the same ones.
 238       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 239       // e.g., __floatunsidf vs. __floatunssidfvfp.
 240       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 241       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 242       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 243       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 244     }
 245   }
 246
 247   // These libcalls are not available in 32-bit.
 248   setLibcallName(RTLIB::SHL_I128, 0);
 249   setLibcallName(RTLIB::SRL_I128, 0);
 250   setLibcallName(RTLIB::SRA_I128, 0);
 251
 252   // Libcalls should use the AAPCS base standard ABI, even if hard float
 253   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 254   if (Subtarget->isAAPCS_ABI()) {
 255     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 256       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 257                             CallingConv::ARM_AAPCS);
 258     }
 259   }
 260
 261   if (Subtarget->isThumb1Only())
 262     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 263   else
 264     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 265   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 266     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 267     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 268
 269     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 270   }
 271
 272   if (Subtarget->hasNEON()) {
 273     addDRTypeForNEON(MVT::v2f32);
 274     addDRTypeForNEON(MVT::v8i8);
 275     addDRTypeForNEON(MVT::v4i16);
 276     addDRTypeForNEON(MVT::v2i32);
 277     addDRTypeForNEON(MVT::v1i64);
 278
 279     addQRTypeForNEON(MVT::v4f32);
 280     addQRTypeForNEON(MVT::v2f64);
 281     addQRTypeForNEON(MVT::v16i8);
 282     addQRTypeForNEON(MVT::v8i16);
 283     addQRTypeForNEON(MVT::v4i32);
 284     addQRTypeForNEON(MVT::v2i64);
 285
 286     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 287     // neither Neon nor VFP support any arithmetic operations on it.
 288     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 289     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 290     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 291     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 294     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 296     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 309     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 310     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 311     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 312
 313     // Neon does not support some operations on v1i64 and v2i64 types.
 314     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 315     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 316     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 317     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 318
 319     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 320     setTargetDAGCombine(ISD::SHL);
 321     setTargetDAGCombine(ISD::SRL);
 322     setTargetDAGCombine(ISD::SRA);
 323     setTargetDAGCombine(ISD::SIGN_EXTEND);
 324     setTargetDAGCombine(ISD::ZERO_EXTEND);
 325     setTargetDAGCombine(ISD::ANY_EXTEND);
 326     setTargetDAGCombine(ISD::SELECT_CC);
 327   }
 328
 329   computeRegisterProperties();
 330
 331   // ARM does not have f32 extending load.
 332   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 333
 334   // ARM does not have i1 sign extending load.
 335   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 336
 337   // ARM supports all 4 flavors of integer indexed load / store.
 338   if (!Subtarget->isThumb1Only()) {
 339     for (unsigned im = (unsigned)ISD::PRE_INC;
 340          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 341       setIndexedLoadAction(im,  MVT::i1,  Legal);
 342       setIndexedLoadAction(im,  MVT::i8,  Legal);
 343       setIndexedLoadAction(im,  MVT::i16, Legal);
 344       setIndexedLoadAction(im,  MVT::i32, Legal);
 345       setIndexedStoreAction(im, MVT::i1,  Legal);
 346       setIndexedStoreAction(im, MVT::i8,  Legal);
 347       setIndexedStoreAction(im, MVT::i16, Legal);
 348       setIndexedStoreAction(im, MVT::i32, Legal);
 349     }
 350   }
 351
 352   // i64 operation support.
 353   if (Subtarget->isThumb1Only()) {
 354     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 355     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 356     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 357     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 358     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 359   } else {
 360     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 361     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 362     if (!Subtarget->hasV6Ops())
 363       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 364   }
 365   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 366   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 367   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 368   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 369   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 370
 371   // ARM does not have ROTL.
 372   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 373   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 374   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 375   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 376     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 377
 378   // Only ARMv6 has BSWAP.
 379   if (!Subtarget->hasV6Ops())
 380     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 381
 382   // These are expanded into libcalls.
 383   if (!Subtarget->hasDivide()) {
 384     // v7M has a hardware divider
 385     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 386     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 387   }
 388   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 389   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 390   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 391   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 392
 393   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 394   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 395   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 396   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 397   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // Use the default implementation.
 402   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 403   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 404   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 405   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 406   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 407   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 408   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 409   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 410   // doesn't yet know how to not do that for SjLj.
 411   setExceptionSelectorRegister(ARM::R0);
 412   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 413   // Handle atomics directly for ARMv[67] (except for Thumb1), otherwise
 414   // use the default expansion.
 415   bool canHandleAtomics =
 416     (Subtarget->hasV7Ops() ||
 417       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only()));
 418   if (canHandleAtomics) {
 419     // membarrier needs custom lowering; the rest are legal and handled
 420     // normally.
 421     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 422   } else {
 423     // Set them all for expansion, which will force libcalls.
 424     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 425     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 426     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 427     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 428     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 429     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 430     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 431     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 432     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 449     // Since the libcalls include locking, fold in the fences
 450     setShouldFoldAtomicFences(true);
 451   }
 452   // 64-bit versions are always libcalls (for now)
 453   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 454   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 455   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 456   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 457   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 458   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 459   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 460   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 461
 462   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 463   if (!Subtarget->hasV6Ops()) {
 464     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 465     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 466   }
 467   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 468
 469   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 470     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 471     // iff target supports vfp2.
 472     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 473
 474   // We want to custom lower some of our intrinsics.
 475   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 476   if (Subtarget->isTargetDarwin()) {
 477     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 478     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 479   }
 480
 481   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 482   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 483   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 484   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 485   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 486   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 487   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 488   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 489   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 490
 491   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 492   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 493   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 494   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 495   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 496
 497   // We don't support sin/cos/fmod/copysign/pow
 498   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 499   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 500   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 501   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 502   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 503   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 504   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 505     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 506     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 507   }
 508   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 509   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 510
 511   // Various VFP goodness
 512   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 513     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 514     if (Subtarget->hasVFP2()) {
 515       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 516       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 517       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 518       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 519     }
 520     // Special handling for half-precision FP.
 521     if (!Subtarget->hasFP16()) {
 522       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 523       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 524     }
 525   }
 526
 527   // We have target-specific dag combine patterns for the following nodes:
 528   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 529   setTargetDAGCombine(ISD::ADD);
 530   setTargetDAGCombine(ISD::SUB);
 531   setTargetDAGCombine(ISD::MUL);
 532
 533   setStackPointerRegisterToSaveRestore(ARM::SP);
 534
 535   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 536     setSchedulingPreference(Sched::RegPressure);
 537   else
 538     setSchedulingPreference(Sched::Hybrid);
 539
 540   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 541
 542   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 543   // are at least 4 bytes aligned.
 544   setMinStackArgumentAlignment(4);
 545
 546   if (EnableARMCodePlacement)
 547     benefitFromCodePlacementOpt = true;
 548 }
 549
 550 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 551   switch (Opcode) {
 552   default: return 0;
 553   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 554   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 555   case ARMISD::CALL:          return "ARMISD::CALL";
 556   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 557   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 558   case ARMISD::tCALL:         return "ARMISD::tCALL";
 559   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 560   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 561   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 562   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 563   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 564   case ARMISD::CMP:           return "ARMISD::CMP";
 565   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 566   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 567   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 568   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 569   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 570   case ARMISD::CMOV:          return "ARMISD::CMOV";
 571   case ARMISD::CNEG:          return "ARMISD::CNEG";
 572
 573   case ARMISD::RBIT:          return "ARMISD::RBIT";
 574
 575   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 576   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 577   case ARMISD::SITOF:         return "ARMISD::SITOF";
 578   case ARMISD::UITOF:         return "ARMISD::UITOF";
 579
 580   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 581   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 582   case ARMISD::RRX:           return "ARMISD::RRX";
 583
 584   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 585   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 586
 587   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 588   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 589
 590   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 591
 592   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 593
 594   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 595
 596   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 597   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 598
 599   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 600   case ARMISD::VCGE:          return "ARMISD::VCGE";
 601   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 602   case ARMISD::VCGT:          return "ARMISD::VCGT";
 603   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 604   case ARMISD::VTST:          return "ARMISD::VTST";
 605
 606   case ARMISD::VSHL:          return "ARMISD::VSHL";
 607   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 608   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 609   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 610   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 611   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 612   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 613   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 614   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 615   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 616   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 617   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 618   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 619   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 620   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 621   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 622   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 623   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 624   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 625   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 626   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 627   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 628   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 629   case ARMISD::VDUP:          return "ARMISD::VDUP";
 630   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 631   case ARMISD::VEXT:          return "ARMISD::VEXT";
 632   case ARMISD::VREV64:        return "ARMISD::VREV64";
 633   case ARMISD::VREV32:        return "ARMISD::VREV32";
 634   case ARMISD::VREV16:        return "ARMISD::VREV16";
 635   case ARMISD::VZIP:          return "ARMISD::VZIP";
 636   case ARMISD::VUZP:          return "ARMISD::VUZP";
 637   case ARMISD::VTRN:          return "ARMISD::VTRN";
 638   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 639   case ARMISD::FMAX:          return "ARMISD::FMAX";
 640   case ARMISD::FMIN:          return "ARMISD::FMIN";
 641   }
 642 }
 643
 644 /// getRegClassFor - Return the register class that should be used for the
 645 /// specified value type.
 646 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 647   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 648   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 649   // load / store 4 to 8 consecutive D registers.
 650   if (Subtarget->hasNEON()) {
 651     if (VT == MVT::v4i64)
 652       return ARM::QQPRRegisterClass;
 653     else if (VT == MVT::v8i64)
 654       return ARM::QQQQPRRegisterClass;
 655   }
 656   return TargetLowering::getRegClassFor(VT);
 657 }
 658
 659 /// getFunctionAlignment - Return the Log2 alignment of this function.
 660 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 661   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 662 }
 663
 664 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 665   unsigned NumVals = N->getNumValues();
 666   if (!NumVals)
 667     return Sched::RegPressure;
 668
 669   for (unsigned i = 0; i != NumVals; ++i) {
 670     EVT VT = N->getValueType(i);
 671     if (VT.isFloatingPoint() || VT.isVector())
 672       return Sched::Latency;
 673   }
 674
 675   if (!N->isMachineOpcode())
 676     return Sched::RegPressure;
 677
 678   // Load are scheduled for latency even if there instruction itinerary
 679   // is not available.
 680   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 681   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 682   if (TID.mayLoad())
 683     return Sched::Latency;
 684
 685   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 686   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 687     return Sched::Latency;
 688   return Sched::RegPressure;
 689 }
 690
 691 //===----------------------------------------------------------------------===//
 692 // Lowering Code
 693 //===----------------------------------------------------------------------===//
 694
 695 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 696 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 697   switch (CC) {
 698   default: llvm_unreachable("Unknown condition code!");
 699   case ISD::SETNE:  return ARMCC::NE;
 700   case ISD::SETEQ:  return ARMCC::EQ;
 701   case ISD::SETGT:  return ARMCC::GT;
 702   case ISD::SETGE:  return ARMCC::GE;
 703   case ISD::SETLT:  return ARMCC::LT;
 704   case ISD::SETLE:  return ARMCC::LE;
 705   case ISD::SETUGT: return ARMCC::HI;
 706   case ISD::SETUGE: return ARMCC::HS;
 707   case ISD::SETULT: return ARMCC::LO;
 708   case ISD::SETULE: return ARMCC::LS;
 709   }
 710 }
 711
 712 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 713 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 714                         ARMCC::CondCodes &CondCode2) {
 715   CondCode2 = ARMCC::AL;
 716   switch (CC) {
 717   default: llvm_unreachable("Unknown FP condition!");
 718   case ISD::SETEQ:
 719   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 720   case ISD::SETGT:
 721   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 722   case ISD::SETGE:
 723   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 724   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 725   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 726   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 727   case ISD::SETO:   CondCode = ARMCC::VC; break;
 728   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 729   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 730   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 731   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 732   case ISD::SETLT:
 733   case ISD::SETULT: CondCode = ARMCC::LT; break;
 734   case ISD::SETLE:
 735   case ISD::SETULE: CondCode = ARMCC::LE; break;
 736   case ISD::SETNE:
 737   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 738   }
 739 }
 740
 741 //===----------------------------------------------------------------------===//
 742 //                      Calling Convention Implementation
 743 //===----------------------------------------------------------------------===//
 744
 745 #include "ARMGenCallingConv.inc"
 746
 747 // APCS f64 is in register pairs, possibly split to stack
 748 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 749                           CCValAssign::LocInfo &LocInfo,
 750                           CCState &State, bool CanFail) {
 751   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 752
 753   // Try to get the first register.
 754   if (unsigned Reg = State.AllocateReg(RegList, 4))
 755     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 756   else {
 757     // For the 2nd half of a v2f64, do not fail.
 758     if (CanFail)
 759       return false;
 760
 761     // Put the whole thing on the stack.
 762     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 763                                            State.AllocateStack(8, 4),
 764                                            LocVT, LocInfo));
 765     return true;
 766   }
 767
 768   // Try to get the second register.
 769   if (unsigned Reg = State.AllocateReg(RegList, 4))
 770     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 771   else
 772     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 773                                            State.AllocateStack(4, 4),
 774                                            LocVT, LocInfo));
 775   return true;
 776 }
 777
 778 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 779                                    CCValAssign::LocInfo &LocInfo,
 780                                    ISD::ArgFlagsTy &ArgFlags,
 781                                    CCState &State) {
 782   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 783     return false;
 784   if (LocVT == MVT::v2f64 &&
 785       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 786     return false;
 787   return true;  // we handled it
 788 }
 789
 790 // AAPCS f64 is in aligned register pairs
 791 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 792                            CCValAssign::LocInfo &LocInfo,
 793                            CCState &State, bool CanFail) {
 794   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 795   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 796
 797   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 798   if (Reg == 0) {
 799     // For the 2nd half of a v2f64, do not just fail.
 800     if (CanFail)
 801       return false;
 802
 803     // Put the whole thing on the stack.
 804     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 805                                            State.AllocateStack(8, 8),
 806                                            LocVT, LocInfo));
 807     return true;
 808   }
 809
 810   unsigned i;
 811   for (i = 0; i < 2; ++i)
 812     if (HiRegList[i] == Reg)
 813       break;
 814
 815   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 816   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 817                                          LocVT, LocInfo));
 818   return true;
 819 }
 820
 821 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 822                                     CCValAssign::LocInfo &LocInfo,
 823                                     ISD::ArgFlagsTy &ArgFlags,
 824                                     CCState &State) {
 825   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 826     return false;
 827   if (LocVT == MVT::v2f64 &&
 828       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 829     return false;
 830   return true;  // we handled it
 831 }
 832
 833 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 834                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 835   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 836   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 837
 838   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 839   if (Reg == 0)
 840     return false; // we didn't handle it
 841
 842   unsigned i;
 843   for (i = 0; i < 2; ++i)
 844     if (HiRegList[i] == Reg)
 845       break;
 846
 847   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 848   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 849                                          LocVT, LocInfo));
 850   return true;
 851 }
 852
 853 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 854                                       CCValAssign::LocInfo &LocInfo,
 855                                       ISD::ArgFlagsTy &ArgFlags,
 856                                       CCState &State) {
 857   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 858     return false;
 859   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 860     return false;
 861   return true;  // we handled it
 862 }
 863
 864 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 865                                        CCValAssign::LocInfo &LocInfo,
 866                                        ISD::ArgFlagsTy &ArgFlags,
 867                                        CCState &State) {
 868   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 869                                    State);
 870 }
 871
 872 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 873 /// given CallingConvention value.
 874 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 875                                                  bool Return,
 876                                                  bool isVarArg) const {
 877   switch (CC) {
 878   default:
 879     llvm_unreachable("Unsupported calling convention");
 880   case CallingConv::C:
 881   case CallingConv::Fast:
 882     // Use target triple & subtarget features to do actual dispatch.
 883     if (Subtarget->isAAPCS_ABI()) {
 884       if (Subtarget->hasVFP2() &&
 885           FloatABIType == FloatABI::Hard && !isVarArg)
 886         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 887       else
 888         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 889     } else
 890         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 891   case CallingConv::ARM_AAPCS_VFP:
 892     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 893   case CallingConv::ARM_AAPCS:
 894     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 895   case CallingConv::ARM_APCS:
 896     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 897   }
 898 }
 899
 900 /// LowerCallResult - Lower the result values of a call into the
 901 /// appropriate copies out of appropriate physical registers.
 902 SDValue
 903 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 904                                    CallingConv::ID CallConv, bool isVarArg,
 905                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 906                                    DebugLoc dl, SelectionDAG &DAG,
 907                                    SmallVectorImpl<SDValue> &InVals) const {
 908
 909   // Assign locations to each value returned by this call.
 910   SmallVector<CCValAssign, 16> RVLocs;
 911   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 912                  RVLocs, *DAG.getContext());
 913   CCInfo.AnalyzeCallResult(Ins,
 914                            CCAssignFnForNode(CallConv, /* Return*/ true,
 915                                              isVarArg));
 916
 917   // Copy all of the result registers out of their specified physreg.
 918   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 919     CCValAssign VA = RVLocs[i];
 920
 921     SDValue Val;
 922     if (VA.needsCustom()) {
 923       // Handle f64 or half of a v2f64.
 924       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 925                                       InFlag);
 926       Chain = Lo.getValue(1);
 927       InFlag = Lo.getValue(2);
 928       VA = RVLocs[++i]; // skip ahead to next loc
 929       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 930                                       InFlag);
 931       Chain = Hi.getValue(1);
 932       InFlag = Hi.getValue(2);
 933       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 934
 935       if (VA.getLocVT() == MVT::v2f64) {
 936         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 937         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 938                           DAG.getConstant(0, MVT::i32));
 939
 940         VA = RVLocs[++i]; // skip ahead to next loc
 941         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 942         Chain = Lo.getValue(1);
 943         InFlag = Lo.getValue(2);
 944         VA = RVLocs[++i]; // skip ahead to next loc
 945         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 946         Chain = Hi.getValue(1);
 947         InFlag = Hi.getValue(2);
 948         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 949         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 950                           DAG.getConstant(1, MVT::i32));
 951       }
 952     } else {
 953       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 954                                InFlag);
 955       Chain = Val.getValue(1);
 956       InFlag = Val.getValue(2);
 957     }
 958
 959     switch (VA.getLocInfo()) {
 960     default: llvm_unreachable("Unknown loc info!");
 961     case CCValAssign::Full: break;
 962     case CCValAssign::BCvt:
 963       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 964       break;
 965     }
 966
 967     InVals.push_back(Val);
 968   }
 969
 970   return Chain;
 971 }
 972
 973 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 974 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 975 /// specified by the specific parameter attribute.  The copy will be passed as
 976 /// a byval function parameter.
 977 /// Sometimes what we are copying is the end of a larger object, the part that
 978 /// does not fit in registers.
 979 static SDValue
 980 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 981                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 982                           DebugLoc dl) {
 983   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 984   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 985                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 986                        NULL, 0, NULL, 0);
 987 }
 988
 989 /// LowerMemOpCallTo - Store the argument to the stack.
 990 SDValue
 991 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 992                                     SDValue StackPtr, SDValue Arg,
 993                                     DebugLoc dl, SelectionDAG &DAG,
 994                                     const CCValAssign &VA,
 995                                     ISD::ArgFlagsTy Flags) const {
 996   unsigned LocMemOffset = VA.getLocMemOffset();
 997   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 998   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 999   if (Flags.isByVal()) {
1000     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1001   }
1002   return DAG.getStore(Chain, dl, Arg, PtrOff,
1003                       PseudoSourceValue::getStack(), LocMemOffset,
1004                       false, false, 0);
1005 }
1006
1007 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1008                                          SDValue Chain, SDValue &Arg,
1009                                          RegsToPassVector &RegsToPass,
1010                                          CCValAssign &VA, CCValAssign &NextVA,
1011                                          SDValue &StackPtr,
1012                                          SmallVector<SDValue, 8> &MemOpChains,
1013                                          ISD::ArgFlagsTy Flags) const {
1014
1015   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1016                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1017   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1018
1019   if (NextVA.isRegLoc())
1020     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1021   else {
1022     assert(NextVA.isMemLoc());
1023     if (StackPtr.getNode() == 0)
1024       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1025
1026     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1027                                            dl, DAG, NextVA,
1028                                            Flags));
1029   }
1030 }
1031
1032 /// LowerCall - Lowering a call into a callseq_start <-
1033 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1034 /// nodes.
1035 SDValue
1036 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1037                              CallingConv::ID CallConv, bool isVarArg,
1038                              bool &isTailCall,
1039                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1040                              const SmallVectorImpl<SDValue> &OutVals,
1041                              const SmallVectorImpl<ISD::InputArg> &Ins,
1042                              DebugLoc dl, SelectionDAG &DAG,
1043                              SmallVectorImpl<SDValue> &InVals) const {
1044   MachineFunction &MF = DAG.getMachineFunction();
1045   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1046   bool IsSibCall = false;
1047   // Temporarily disable tail calls so things don't break.
1048   if (!EnableARMTailCalls)
1049     isTailCall = false;
1050   if (isTailCall) {
1051     // Check if it's really possible to do a tail call.
1052     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1053                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1054                                                    Outs, OutVals, Ins, DAG);
1055     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1056     // detected sibcalls.
1057     if (isTailCall) {
1058       ++NumTailCalls;
1059       IsSibCall = true;
1060     }
1061   }
1062
1063   // Analyze operands of the call, assigning locations to each operand.
1064   SmallVector<CCValAssign, 16> ArgLocs;
1065   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1066                  *DAG.getContext());
1067   CCInfo.AnalyzeCallOperands(Outs,
1068                              CCAssignFnForNode(CallConv, /* Return*/ false,
1069                                                isVarArg));
1070
1071   // Get a count of how many bytes are to be pushed on the stack.
1072   unsigned NumBytes = CCInfo.getNextStackOffset();
1073
1074   // For tail calls, memory operands are available in our caller's stack.
1075   if (IsSibCall)
1076     NumBytes = 0;
1077
1078   // Adjust the stack pointer for the new arguments...
1079   // These operations are automatically eliminated by the prolog/epilog pass
1080   if (!IsSibCall)
1081     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1082
1083   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1084
1085   RegsToPassVector RegsToPass;
1086   SmallVector<SDValue, 8> MemOpChains;
1087
1088   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1089   // of tail call optimization, arguments are handled later.
1090   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1091        i != e;
1092        ++i, ++realArgIdx) {
1093     CCValAssign &VA = ArgLocs[i];
1094     SDValue Arg = OutVals[realArgIdx];
1095     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1096
1097     // Promote the value if needed.
1098     switch (VA.getLocInfo()) {
1099     default: llvm_unreachable("Unknown loc info!");
1100     case CCValAssign::Full: break;
1101     case CCValAssign::SExt:
1102       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1103       break;
1104     case CCValAssign::ZExt:
1105       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1106       break;
1107     case CCValAssign::AExt:
1108       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1109       break;
1110     case CCValAssign::BCvt:
1111       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1112       break;
1113     }
1114
1115     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1116     if (VA.needsCustom()) {
1117       if (VA.getLocVT() == MVT::v2f64) {
1118         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1119                                   DAG.getConstant(0, MVT::i32));
1120         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1121                                   DAG.getConstant(1, MVT::i32));
1122
1123         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1124                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1125
1126         VA = ArgLocs[++i]; // skip ahead to next loc
1127         if (VA.isRegLoc()) {
1128           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1129                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1130         } else {
1131           assert(VA.isMemLoc());
1132
1133           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1134                                                  dl, DAG, VA, Flags));
1135         }
1136       } else {
1137         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1138                          StackPtr, MemOpChains, Flags);
1139       }
1140     } else if (VA.isRegLoc()) {
1141       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1142     } else if (!IsSibCall) {
1143       assert(VA.isMemLoc());
1144
1145       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1146                                              dl, DAG, VA, Flags));
1147     }
1148   }
1149
1150   if (!MemOpChains.empty())
1151     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1152                         &MemOpChains[0], MemOpChains.size());
1153
1154   // Build a sequence of copy-to-reg nodes chained together with token chain
1155   // and flag operands which copy the outgoing args into the appropriate regs.
1156   SDValue InFlag;
1157   // Tail call byval lowering might overwrite argument registers so in case of
1158   // tail call optimization the copies to registers are lowered later.
1159   if (!isTailCall)
1160     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1161       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1162                                RegsToPass[i].second, InFlag);
1163       InFlag = Chain.getValue(1);
1164     }
1165
1166   // For tail calls lower the arguments to the 'real' stack slot.
1167   if (isTailCall) {
1168     // Force all the incoming stack arguments to be loaded from the stack
1169     // before any new outgoing arguments are stored to the stack, because the
1170     // outgoing stack slots may alias the incoming argument stack slots, and
1171     // the alias isn't otherwise explicit. This is slightly more conservative
1172     // than necessary, because it means that each store effectively depends
1173     // on every argument instead of just those arguments it would clobber.
1174
1175     // Do not flag preceeding copytoreg stuff together with the following stuff.
1176     InFlag = SDValue();
1177     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1178       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1179                                RegsToPass[i].second, InFlag);
1180       InFlag = Chain.getValue(1);
1181     }
1182     InFlag =SDValue();
1183   }
1184
1185   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1186   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1187   // node so that legalize doesn't hack it.
1188   bool isDirect = false;
1189   bool isARMFunc = false;
1190   bool isLocalARMFunc = false;
1191   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1192
1193   if (EnableARMLongCalls) {
1194     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1195             && "long-calls with non-static relocation model!");
1196     // Handle a global address or an external symbol. If it's not one of
1197     // those, the target's already in a register, so we don't need to do
1198     // anything extra.
1199     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1200       const GlobalValue *GV = G->getGlobal();
1201       // Create a constant pool entry for the callee address
1202       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1203       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1204                                                            ARMPCLabelIndex,
1205                                                            ARMCP::CPValue, 0);
1206       // Get the address of the callee into a register
1207       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1208       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1209       Callee = DAG.getLoad(getPointerTy(), dl,
1210                            DAG.getEntryNode(), CPAddr,
1211                            PseudoSourceValue::getConstantPool(), 0,
1212                            false, false, 0);
1213     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1214       const char *Sym = S->getSymbol();
1215
1216       // Create a constant pool entry for the callee address
1217       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1218       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1219                                                        Sym, ARMPCLabelIndex, 0);
1220       // Get the address of the callee into a register
1221       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1222       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1223       Callee = DAG.getLoad(getPointerTy(), dl,
1224                            DAG.getEntryNode(), CPAddr,
1225                            PseudoSourceValue::getConstantPool(), 0,
1226                            false, false, 0);
1227     }
1228   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1229     const GlobalValue *GV = G->getGlobal();
1230     isDirect = true;
1231     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1232     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1233                    getTargetMachine().getRelocationModel() != Reloc::Static;
1234     isARMFunc = !Subtarget->isThumb() || isStub;
1235     // ARM call to a local ARM function is predicable.
1236     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1237     // tBX takes a register source operand.
1238     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1239       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1240       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1241                                                            ARMPCLabelIndex,
1242                                                            ARMCP::CPValue, 4);
1243       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1244       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1245       Callee = DAG.getLoad(getPointerTy(), dl,
1246                            DAG.getEntryNode(), CPAddr,
1247                            PseudoSourceValue::getConstantPool(), 0,
1248                            false, false, 0);
1249       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1250       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1251                            getPointerTy(), Callee, PICLabel);
1252     } else
1253       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1254   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1255     isDirect = true;
1256     bool isStub = Subtarget->isTargetDarwin() &&
1257                   getTargetMachine().getRelocationModel() != Reloc::Static;
1258     isARMFunc = !Subtarget->isThumb() || isStub;
1259     // tBX takes a register source operand.
1260     const char *Sym = S->getSymbol();
1261     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1262       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1263       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1264                                                        Sym, ARMPCLabelIndex, 4);
1265       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1266       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1267       Callee = DAG.getLoad(getPointerTy(), dl,
1268                            DAG.getEntryNode(), CPAddr,
1269                            PseudoSourceValue::getConstantPool(), 0,
1270                            false, false, 0);
1271       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1272       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1273                            getPointerTy(), Callee, PICLabel);
1274     } else
1275       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1276   }
1277
1278   // FIXME: handle tail calls differently.
1279   unsigned CallOpc;
1280   if (Subtarget->isThumb()) {
1281     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1282       CallOpc = ARMISD::CALL_NOLINK;
1283     else
1284       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1285   } else {
1286     CallOpc = (isDirect || Subtarget->hasV5TOps())
1287       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1288       : ARMISD::CALL_NOLINK;
1289   }
1290
1291   std::vector<SDValue> Ops;
1292   Ops.push_back(Chain);
1293   Ops.push_back(Callee);
1294
1295   // Add argument registers to the end of the list so that they are known live
1296   // into the call.
1297   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1298     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1299                                   RegsToPass[i].second.getValueType()));
1300
1301   if (InFlag.getNode())
1302     Ops.push_back(InFlag);
1303
1304   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1305   if (isTailCall)
1306     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1307
1308   // Returns a chain and a flag for retval copy to use.
1309   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1310   InFlag = Chain.getValue(1);
1311
1312   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1313                              DAG.getIntPtrConstant(0, true), InFlag);
1314   if (!Ins.empty())
1315     InFlag = Chain.getValue(1);
1316
1317   // Handle result values, copying them out of physregs into vregs that we
1318   // return.
1319   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1320                          dl, DAG, InVals);
1321 }
1322
1323 /// MatchingStackOffset - Return true if the given stack call argument is
1324 /// already available in the same position (relatively) of the caller's
1325 /// incoming argument stack.
1326 static
1327 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1328                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1329                          const ARMInstrInfo *TII) {
1330   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1331   int FI = INT_MAX;
1332   if (Arg.getOpcode() == ISD::CopyFromReg) {
1333     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1334     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1335       return false;
1336     MachineInstr *Def = MRI->getVRegDef(VR);
1337     if (!Def)
1338       return false;
1339     if (!Flags.isByVal()) {
1340       if (!TII->isLoadFromStackSlot(Def, FI))
1341         return false;
1342     } else {
1343       return false;
1344     }
1345   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1346     if (Flags.isByVal())
1347       // ByVal argument is passed in as a pointer but it's now being
1348       // dereferenced. e.g.
1349       // define @foo(%struct.X* %A) {
1350       //   tail call @bar(%struct.X* byval %A)
1351       // }
1352       return false;
1353     SDValue Ptr = Ld->getBasePtr();
1354     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1355     if (!FINode)
1356       return false;
1357     FI = FINode->getIndex();
1358   } else
1359     return false;
1360
1361   assert(FI != INT_MAX);
1362   if (!MFI->isFixedObjectIndex(FI))
1363     return false;
1364   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1365 }
1366
1367 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1368 /// for tail call optimization. Targets which want to do tail call
1369 /// optimization should implement this function.
1370 bool
1371 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1372                                                      CallingConv::ID CalleeCC,
1373                                                      bool isVarArg,
1374                                                      bool isCalleeStructRet,
1375                                                      bool isCallerStructRet,
1376                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1377                                     const SmallVectorImpl<SDValue> &OutVals,
1378                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1379                                                      SelectionDAG& DAG) const {
1380   const Function *CallerF = DAG.getMachineFunction().getFunction();
1381   CallingConv::ID CallerCC = CallerF->getCallingConv();
1382   bool CCMatch = CallerCC == CalleeCC;
1383
1384   // Look for obvious safe cases to perform tail call optimization that do not
1385   // require ABI changes. This is what gcc calls sibcall.
1386
1387   // Do not sibcall optimize vararg calls unless the call site is not passing
1388   // any arguments.
1389   if (isVarArg && !Outs.empty())
1390     return false;
1391
1392   // Also avoid sibcall optimization if either caller or callee uses struct
1393   // return semantics.
1394   if (isCalleeStructRet || isCallerStructRet)
1395     return false;
1396
1397   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1398   // emitEpilogue is not ready for them.
1399   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1400   // LR.  This means if we need to reload LR, it takes an extra instructions,
1401   // which outweighs the value of the tail call; but here we don't know yet
1402   // whether LR is going to be used.  Probably the right approach is to
1403   // generate the tail call here and turn it back into CALL/RET in
1404   // emitEpilogue if LR is used.
1405   if (Subtarget->isThumb1Only())
1406     return false;
1407
1408   // For the moment, we can only do this to functions defined in this
1409   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1410   // or vice versa, is not easily fixed up in the linker unlike BL.
1411   // (We could do this by loading the address of the callee into a register;
1412   // that is an extra instruction over the direct call and burns a register
1413   // as well, so is not likely to be a win.)
1414
1415   // It might be safe to remove this restriction on non-Darwin.
1416
1417   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1418   // but we need to make sure there are enough registers; the only valid
1419   // registers are the 4 used for parameters.  We don't currently do this
1420   // case.
1421   if (isa<ExternalSymbolSDNode>(Callee))
1422       return false;
1423
1424   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1425     const GlobalValue *GV = G->getGlobal();
1426     if (GV->isDeclaration() || GV->isWeakForLinker())
1427       return false;
1428   }
1429
1430   // If the calling conventions do not match, then we'd better make sure the
1431   // results are returned in the same way as what the caller expects.
1432   if (!CCMatch) {
1433     SmallVector<CCValAssign, 16> RVLocs1;
1434     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1435                     RVLocs1, *DAG.getContext());
1436     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1437
1438     SmallVector<CCValAssign, 16> RVLocs2;
1439     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1440                     RVLocs2, *DAG.getContext());
1441     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1442
1443     if (RVLocs1.size() != RVLocs2.size())
1444       return false;
1445     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1446       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1447         return false;
1448       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1449         return false;
1450       if (RVLocs1[i].isRegLoc()) {
1451         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1452           return false;
1453       } else {
1454         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1455           return false;
1456       }
1457     }
1458   }
1459
1460   // If the callee takes no arguments then go on to check the results of the
1461   // call.
1462   if (!Outs.empty()) {
1463     // Check if stack adjustment is needed. For now, do not do this if any
1464     // argument is passed on the stack.
1465     SmallVector<CCValAssign, 16> ArgLocs;
1466     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1467                    ArgLocs, *DAG.getContext());
1468     CCInfo.AnalyzeCallOperands(Outs,
1469                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1470     if (CCInfo.getNextStackOffset()) {
1471       MachineFunction &MF = DAG.getMachineFunction();
1472
1473       // Check if the arguments are already laid out in the right way as
1474       // the caller's fixed stack objects.
1475       MachineFrameInfo *MFI = MF.getFrameInfo();
1476       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1477       const ARMInstrInfo *TII =
1478         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1479       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1480            i != e;
1481            ++i, ++realArgIdx) {
1482         CCValAssign &VA = ArgLocs[i];
1483         EVT RegVT = VA.getLocVT();
1484         SDValue Arg = OutVals[realArgIdx];
1485         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1486         if (VA.getLocInfo() == CCValAssign::Indirect)
1487           return false;
1488         if (VA.needsCustom()) {
1489           // f64 and vector types are split into multiple registers or
1490           // register/stack-slot combinations.  The types will not match
1491           // the registers; give up on memory f64 refs until we figure
1492           // out what to do about this.
1493           if (!VA.isRegLoc())
1494             return false;
1495           if (!ArgLocs[++i].isRegLoc())
1496             return false;
1497           if (RegVT == MVT::v2f64) {
1498             if (!ArgLocs[++i].isRegLoc())
1499               return false;
1500             if (!ArgLocs[++i].isRegLoc())
1501               return false;
1502           }
1503         } else if (!VA.isRegLoc()) {
1504           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1505                                    MFI, MRI, TII))
1506             return false;
1507         }
1508       }
1509     }
1510   }
1511
1512   return true;
1513 }
1514
1515 SDValue
1516 ARMTargetLowering::LowerReturn(SDValue Chain,
1517                                CallingConv::ID CallConv, bool isVarArg,
1518                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1519                                const SmallVectorImpl<SDValue> &OutVals,
1520                                DebugLoc dl, SelectionDAG &DAG) const {
1521
1522   // CCValAssign - represent the assignment of the return value to a location.
1523   SmallVector<CCValAssign, 16> RVLocs;
1524
1525   // CCState - Info about the registers and stack slots.
1526   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1527                  *DAG.getContext());
1528
1529   // Analyze outgoing return values.
1530   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1531                                                isVarArg));
1532
1533   // If this is the first return lowered for this function, add
1534   // the regs to the liveout set for the function.
1535   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1536     for (unsigned i = 0; i != RVLocs.size(); ++i)
1537       if (RVLocs[i].isRegLoc())
1538         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1539   }
1540
1541   SDValue Flag;
1542
1543   // Copy the result values into the output registers.
1544   for (unsigned i = 0, realRVLocIdx = 0;
1545        i != RVLocs.size();
1546        ++i, ++realRVLocIdx) {
1547     CCValAssign &VA = RVLocs[i];
1548     assert(VA.isRegLoc() && "Can only return in registers!");
1549
1550     SDValue Arg = OutVals[realRVLocIdx];
1551
1552     switch (VA.getLocInfo()) {
1553     default: llvm_unreachable("Unknown loc info!");
1554     case CCValAssign::Full: break;
1555     case CCValAssign::BCvt:
1556       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1557       break;
1558     }
1559
1560     if (VA.needsCustom()) {
1561       if (VA.getLocVT() == MVT::v2f64) {
1562         // Extract the first half and return it in two registers.
1563         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1564                                    DAG.getConstant(0, MVT::i32));
1565         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1566                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1567
1568         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1569         Flag = Chain.getValue(1);
1570         VA = RVLocs[++i]; // skip ahead to next loc
1571         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1572                                  HalfGPRs.getValue(1), Flag);
1573         Flag = Chain.getValue(1);
1574         VA = RVLocs[++i]; // skip ahead to next loc
1575
1576         // Extract the 2nd half and fall through to handle it as an f64 value.
1577         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1578                           DAG.getConstant(1, MVT::i32));
1579       }
1580       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1581       // available.
1582       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1583                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1584       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1585       Flag = Chain.getValue(1);
1586       VA = RVLocs[++i]; // skip ahead to next loc
1587       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1588                                Flag);
1589     } else
1590       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1591
1592     // Guarantee that all emitted copies are
1593     // stuck together, avoiding something bad.
1594     Flag = Chain.getValue(1);
1595   }
1596
1597   SDValue result;
1598   if (Flag.getNode())
1599     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1600   else // Return Void
1601     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1602
1603   return result;
1604 }
1605
1606 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1607 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1608 // one of the above mentioned nodes. It has to be wrapped because otherwise
1609 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1610 // be used to form addressing mode. These wrapped nodes will be selected
1611 // into MOVi.
1612 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1613   EVT PtrVT = Op.getValueType();
1614   // FIXME there is no actual debug info here
1615   DebugLoc dl = Op.getDebugLoc();
1616   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1617   SDValue Res;
1618   if (CP->isMachineConstantPoolEntry())
1619     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1620                                     CP->getAlignment());
1621   else
1622     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1623                                     CP->getAlignment());
1624   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1625 }
1626
1627 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1628                                              SelectionDAG &DAG) const {
1629   MachineFunction &MF = DAG.getMachineFunction();
1630   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1631   unsigned ARMPCLabelIndex = 0;
1632   DebugLoc DL = Op.getDebugLoc();
1633   EVT PtrVT = getPointerTy();
1634   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1635   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1636   SDValue CPAddr;
1637   if (RelocM == Reloc::Static) {
1638     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1639   } else {
1640     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1641     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1642     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1643                                                          ARMCP::CPBlockAddress,
1644                                                          PCAdj);
1645     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1646   }
1647   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1648   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1649                                PseudoSourceValue::getConstantPool(), 0,
1650                                false, false, 0);
1651   if (RelocM == Reloc::Static)
1652     return Result;
1653   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1654   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1655 }
1656
1657 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1658 SDValue
1659 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1660                                                  SelectionDAG &DAG) const {
1661   DebugLoc dl = GA->getDebugLoc();
1662   EVT PtrVT = getPointerTy();
1663   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1664   MachineFunction &MF = DAG.getMachineFunction();
1665   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1666   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1667   ARMConstantPoolValue *CPV =
1668     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1669                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1670   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1671   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1672   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1673                          PseudoSourceValue::getConstantPool(), 0,
1674                          false, false, 0);
1675   SDValue Chain = Argument.getValue(1);
1676
1677   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1678   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1679
1680   // call __tls_get_addr.
1681   ArgListTy Args;
1682   ArgListEntry Entry;
1683   Entry.Node = Argument;
1684   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1685   Args.push_back(Entry);
1686   // FIXME: is there useful debug info available here?
1687   std::pair<SDValue, SDValue> CallResult =
1688     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1689                 false, false, false, false,
1690                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1691                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1692   return CallResult.first;
1693 }
1694
1695 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1696 // "local exec" model.
1697 SDValue
1698 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1699                                         SelectionDAG &DAG) const {
1700   const GlobalValue *GV = GA->getGlobal();
1701   DebugLoc dl = GA->getDebugLoc();
1702   SDValue Offset;
1703   SDValue Chain = DAG.getEntryNode();
1704   EVT PtrVT = getPointerTy();
1705   // Get the Thread Pointer
1706   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1707
1708   if (GV->isDeclaration()) {
1709     MachineFunction &MF = DAG.getMachineFunction();
1710     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1711     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1712     // Initial exec model.
1713     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1714     ARMConstantPoolValue *CPV =
1715       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1716                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1717     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1718     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1719     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1720                          PseudoSourceValue::getConstantPool(), 0,
1721                          false, false, 0);
1722     Chain = Offset.getValue(1);
1723
1724     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1725     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1726
1727     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1728                          PseudoSourceValue::getConstantPool(), 0,
1729                          false, false, 0);
1730   } else {
1731     // local exec model
1732     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1733     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1734     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1735     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1736                          PseudoSourceValue::getConstantPool(), 0,
1737                          false, false, 0);
1738   }
1739
1740   // The address of the thread local variable is the add of the thread
1741   // pointer with the offset of the variable.
1742   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1743 }
1744
1745 SDValue
1746 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1747   // TODO: implement the "local dynamic" model
1748   assert(Subtarget->isTargetELF() &&
1749          "TLS not implemented for non-ELF targets");
1750   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1751   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1752   // otherwise use the "Local Exec" TLS Model
1753   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1754     return LowerToTLSGeneralDynamicModel(GA, DAG);
1755   else
1756     return LowerToTLSExecModels(GA, DAG);
1757 }
1758
1759 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1760                                                  SelectionDAG &DAG) const {
1761   EVT PtrVT = getPointerTy();
1762   DebugLoc dl = Op.getDebugLoc();
1763   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1764   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1765   if (RelocM == Reloc::PIC_) {
1766     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1767     ARMConstantPoolValue *CPV =
1768       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1769     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1770     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1771     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1772                                  CPAddr,
1773                                  PseudoSourceValue::getConstantPool(), 0,
1774                                  false, false, 0);
1775     SDValue Chain = Result.getValue(1);
1776     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1777     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1778     if (!UseGOTOFF)
1779       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1780                            PseudoSourceValue::getGOT(), 0,
1781                            false, false, 0);
1782     return Result;
1783   } else {
1784     // If we have T2 ops, we can materialize the address directly via movt/movw
1785     // pair. This is always cheaper.
1786     if (Subtarget->useMovt()) {
1787       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1788                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1789     } else {
1790       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1791       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1792       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1793                          PseudoSourceValue::getConstantPool(), 0,
1794                          false, false, 0);
1795     }
1796   }
1797 }
1798
1799 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1800                                                     SelectionDAG &DAG) const {
1801   MachineFunction &MF = DAG.getMachineFunction();
1802   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1803   unsigned ARMPCLabelIndex = 0;
1804   EVT PtrVT = getPointerTy();
1805   DebugLoc dl = Op.getDebugLoc();
1806   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1807   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1808   SDValue CPAddr;
1809   if (RelocM == Reloc::Static)
1810     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1811   else {
1812     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1813     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1814     ARMConstantPoolValue *CPV =
1815       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1816     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1817   }
1818   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1819
1820   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1821                                PseudoSourceValue::getConstantPool(), 0,
1822                                false, false, 0);
1823   SDValue Chain = Result.getValue(1);
1824
1825   if (RelocM == Reloc::PIC_) {
1826     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1827     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1828   }
1829
1830   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1831     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1832                          PseudoSourceValue::getGOT(), 0,
1833                          false, false, 0);
1834
1835   return Result;
1836 }
1837
1838 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1839                                                     SelectionDAG &DAG) const {
1840   assert(Subtarget->isTargetELF() &&
1841          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1842   MachineFunction &MF = DAG.getMachineFunction();
1843   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1844   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1845   EVT PtrVT = getPointerTy();
1846   DebugLoc dl = Op.getDebugLoc();
1847   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1848   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1849                                                        "_GLOBAL_OFFSET_TABLE_",
1850                                                        ARMPCLabelIndex, PCAdj);
1851   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1852   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1853   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1854                                PseudoSourceValue::getConstantPool(), 0,
1855                                false, false, 0);
1856   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1857   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1858 }
1859
1860 SDValue
1861 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1862   DebugLoc dl = Op.getDebugLoc();
1863   SDValue Val = DAG.getConstant(0, MVT::i32);
1864   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1865                      Op.getOperand(1), Val);
1866 }
1867
1868 SDValue
1869 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1870   DebugLoc dl = Op.getDebugLoc();
1871   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1872                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1873 }
1874
1875 SDValue
1876 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1877                                           const ARMSubtarget *Subtarget) const {
1878   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1879   DebugLoc dl = Op.getDebugLoc();
1880   switch (IntNo) {
1881   default: return SDValue();    // Don't custom lower most intrinsics.
1882   case Intrinsic::arm_thread_pointer: {
1883     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1884     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1885   }
1886   case Intrinsic::eh_sjlj_lsda: {
1887     MachineFunction &MF = DAG.getMachineFunction();
1888     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1889     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1890     EVT PtrVT = getPointerTy();
1891     DebugLoc dl = Op.getDebugLoc();
1892     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1893     SDValue CPAddr;
1894     unsigned PCAdj = (RelocM != Reloc::PIC_)
1895       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1896     ARMConstantPoolValue *CPV =
1897       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1898                                ARMCP::CPLSDA, PCAdj);
1899     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1900     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1901     SDValue Result =
1902       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1903                   PseudoSourceValue::getConstantPool(), 0,
1904                   false, false, 0);
1905
1906     if (RelocM == Reloc::PIC_) {
1907       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1908       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1909     }
1910     return Result;
1911   }
1912   }
1913 }
1914
1915 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1916                                const ARMSubtarget *Subtarget) {
1917   DebugLoc dl = Op.getDebugLoc();
1918   SDValue Op5 = Op.getOperand(5);
1919   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1920   // v6 and v7 can both handle barriers directly, but need handled a bit
1921   // differently. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1922   // never get here.
1923   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1924   if (Subtarget->hasV7Ops())
1925     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
1926   else if (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())
1927     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
1928                        DAG.getConstant(0, MVT::i32));
1929   assert(0 && "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
1930   return SDValue();
1931 }
1932
1933 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
1934   MachineFunction &MF = DAG.getMachineFunction();
1935   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
1936
1937   // vastart just stores the address of the VarArgsFrameIndex slot into the
1938   // memory location argument.
1939   DebugLoc dl = Op.getDebugLoc();
1940   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1941   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1942   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1943   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1944                       false, false, 0);
1945 }
1946
1947 SDValue
1948 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
1949                                            SelectionDAG &DAG) const {
1950   SDNode *Node = Op.getNode();
1951   DebugLoc dl = Node->getDebugLoc();
1952   EVT VT = Node->getValueType(0);
1953   SDValue Chain = Op.getOperand(0);
1954   SDValue Size  = Op.getOperand(1);
1955   SDValue Align = Op.getOperand(2);
1956
1957   // Chain the dynamic stack allocation so that it doesn't modify the stack
1958   // pointer when other instructions are using the stack.
1959   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1960
1961   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1962   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1963   if (AlignVal > StackAlign)
1964     // Do this now since selection pass cannot introduce new target
1965     // independent node.
1966     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1967
1968   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1969   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1970   // do even more horrible hack later.
1971   MachineFunction &MF = DAG.getMachineFunction();
1972   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1973   if (AFI->isThumb1OnlyFunction()) {
1974     bool Negate = true;
1975     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1976     if (C) {
1977       uint32_t Val = C->getZExtValue();
1978       if (Val <= 508 && ((Val & 3) == 0))
1979         Negate = false;
1980     }
1981     if (Negate)
1982       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1983   }
1984
1985   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1986   SDValue Ops1[] = { Chain, Size, Align };
1987   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1988   Chain = Res.getValue(1);
1989   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1990                              DAG.getIntPtrConstant(0, true), SDValue());
1991   SDValue Ops2[] = { Res, Chain };
1992   return DAG.getMergeValues(Ops2, 2, dl);
1993 }
1994
1995 SDValue
1996 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1997                                         SDValue &Root, SelectionDAG &DAG,
1998                                         DebugLoc dl) const {
1999   MachineFunction &MF = DAG.getMachineFunction();
2000   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2001
2002   TargetRegisterClass *RC;
2003   if (AFI->isThumb1OnlyFunction())
2004     RC = ARM::tGPRRegisterClass;
2005   else
2006     RC = ARM::GPRRegisterClass;
2007
2008   // Transform the arguments stored in physical registers into virtual ones.
2009   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2010   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2011
2012   SDValue ArgValue2;
2013   if (NextVA.isMemLoc()) {
2014     MachineFrameInfo *MFI = MF.getFrameInfo();
2015     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2016
2017     // Create load node to retrieve arguments from the stack.
2018     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2019     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2020                             PseudoSourceValue::getFixedStack(FI), 0,
2021                             false, false, 0);
2022   } else {
2023     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2024     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2025   }
2026
2027   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2028 }
2029
2030 SDValue
2031 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2032                                         CallingConv::ID CallConv, bool isVarArg,
2033                                         const SmallVectorImpl<ISD::InputArg>
2034                                           &Ins,
2035                                         DebugLoc dl, SelectionDAG &DAG,
2036                                         SmallVectorImpl<SDValue> &InVals)
2037                                           const {
2038
2039   MachineFunction &MF = DAG.getMachineFunction();
2040   MachineFrameInfo *MFI = MF.getFrameInfo();
2041
2042   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2043
2044   // Assign locations to all of the incoming arguments.
2045   SmallVector<CCValAssign, 16> ArgLocs;
2046   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2047                  *DAG.getContext());
2048   CCInfo.AnalyzeFormalArguments(Ins,
2049                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2050                                                   isVarArg));
2051
2052   SmallVector<SDValue, 16> ArgValues;
2053
2054   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2055     CCValAssign &VA = ArgLocs[i];
2056
2057     // Arguments stored in registers.
2058     if (VA.isRegLoc()) {
2059       EVT RegVT = VA.getLocVT();
2060
2061       SDValue ArgValue;
2062       if (VA.needsCustom()) {
2063         // f64 and vector types are split up into multiple registers or
2064         // combinations of registers and stack slots.
2065         if (VA.getLocVT() == MVT::v2f64) {
2066           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2067                                                    Chain, DAG, dl);
2068           VA = ArgLocs[++i]; // skip ahead to next loc
2069           SDValue ArgValue2;
2070           if (VA.isMemLoc()) {
2071             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2072             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2073             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2074                                     PseudoSourceValue::getFixedStack(FI), 0,
2075                                     false, false, 0);
2076           } else {
2077             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2078                                              Chain, DAG, dl);
2079           }
2080           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2081           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2082                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2083           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2084                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2085         } else
2086           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2087
2088       } else {
2089         TargetRegisterClass *RC;
2090
2091         if (RegVT == MVT::f32)
2092           RC = ARM::SPRRegisterClass;
2093         else if (RegVT == MVT::f64)
2094           RC = ARM::DPRRegisterClass;
2095         else if (RegVT == MVT::v2f64)
2096           RC = ARM::QPRRegisterClass;
2097         else if (RegVT == MVT::i32)
2098           RC = (AFI->isThumb1OnlyFunction() ?
2099                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2100         else
2101           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2102
2103         // Transform the arguments in physical registers into virtual ones.
2104         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2105         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2106       }
2107
2108       // If this is an 8 or 16-bit value, it is really passed promoted
2109       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2110       // truncate to the right size.
2111       switch (VA.getLocInfo()) {
2112       default: llvm_unreachable("Unknown loc info!");
2113       case CCValAssign::Full: break;
2114       case CCValAssign::BCvt:
2115         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2116         break;
2117       case CCValAssign::SExt:
2118         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2119                                DAG.getValueType(VA.getValVT()));
2120         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2121         break;
2122       case CCValAssign::ZExt:
2123         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2124                                DAG.getValueType(VA.getValVT()));
2125         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2126         break;
2127       }
2128
2129       InVals.push_back(ArgValue);
2130
2131     } else { // VA.isRegLoc()
2132
2133       // sanity check
2134       assert(VA.isMemLoc());
2135       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2136
2137       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2138       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2139
2140       // Create load nodes to retrieve arguments from the stack.
2141       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2142       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2143                                    PseudoSourceValue::getFixedStack(FI), 0,
2144                                    false, false, 0));
2145     }
2146   }
2147
2148   // varargs
2149   if (isVarArg) {
2150     static const unsigned GPRArgRegs[] = {
2151       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2152     };
2153
2154     unsigned NumGPRs = CCInfo.getFirstUnallocated
2155       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2156
2157     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2158     unsigned VARegSize = (4 - NumGPRs) * 4;
2159     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2160     unsigned ArgOffset = CCInfo.getNextStackOffset();
2161     if (VARegSaveSize) {
2162       // If this function is vararg, store any remaining integer argument regs
2163       // to their spots on the stack so that they may be loaded by deferencing
2164       // the result of va_next.
2165       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2166       AFI->setVarArgsFrameIndex(
2167         MFI->CreateFixedObject(VARegSaveSize,
2168                                ArgOffset + VARegSaveSize - VARegSize,
2169                                true));
2170       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2171                                       getPointerTy());
2172
2173       SmallVector<SDValue, 4> MemOps;
2174       for (; NumGPRs < 4; ++NumGPRs) {
2175         TargetRegisterClass *RC;
2176         if (AFI->isThumb1OnlyFunction())
2177           RC = ARM::tGPRRegisterClass;
2178         else
2179           RC = ARM::GPRRegisterClass;
2180
2181         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2182         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2183         SDValue Store =
2184           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2185                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2186                0, false, false, 0);
2187         MemOps.push_back(Store);
2188         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2189                           DAG.getConstant(4, getPointerTy()));
2190       }
2191       if (!MemOps.empty())
2192         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2193                             &MemOps[0], MemOps.size());
2194     } else
2195       // This will point to the next argument passed via stack.
2196       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2197   }
2198
2199   return Chain;
2200 }
2201
2202 /// isFloatingPointZero - Return true if this is +0.0.
2203 static bool isFloatingPointZero(SDValue Op) {
2204   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2205     return CFP->getValueAPF().isPosZero();
2206   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2207     // Maybe this has already been legalized into the constant pool?
2208     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2209       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2210       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2211         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2212           return CFP->getValueAPF().isPosZero();
2213     }
2214   }
2215   return false;
2216 }
2217
2218 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2219 /// the given operands.
2220 SDValue
2221 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2222                              SDValue &ARMcc, SelectionDAG &DAG,
2223                              DebugLoc dl) const {
2224   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2225     unsigned C = RHSC->getZExtValue();
2226     if (!isLegalICmpImmediate(C)) {
2227       // Constant does not fit, try adjusting it by one?
2228       switch (CC) {
2229       default: break;
2230       case ISD::SETLT:
2231       case ISD::SETGE:
2232         if (isLegalICmpImmediate(C-1)) {
2233           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2234           RHS = DAG.getConstant(C-1, MVT::i32);
2235         }
2236         break;
2237       case ISD::SETULT:
2238       case ISD::SETUGE:
2239         if (C > 0 && isLegalICmpImmediate(C-1)) {
2240           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2241           RHS = DAG.getConstant(C-1, MVT::i32);
2242         }
2243         break;
2244       case ISD::SETLE:
2245       case ISD::SETGT:
2246         if (isLegalICmpImmediate(C+1)) {
2247           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2248           RHS = DAG.getConstant(C+1, MVT::i32);
2249         }
2250         break;
2251       case ISD::SETULE:
2252       case ISD::SETUGT:
2253         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2254           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2255           RHS = DAG.getConstant(C+1, MVT::i32);
2256         }
2257         break;
2258       }
2259     }
2260   }
2261
2262   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2263   ARMISD::NodeType CompareType;
2264   switch (CondCode) {
2265   default:
2266     CompareType = ARMISD::CMP;
2267     break;
2268   case ARMCC::EQ:
2269   case ARMCC::NE:
2270     // Uses only Z Flag
2271     CompareType = ARMISD::CMPZ;
2272     break;
2273   }
2274   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2275   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2276 }
2277
2278 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2279 SDValue
2280 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2281                              DebugLoc dl) const {
2282   SDValue Cmp;
2283   if (!isFloatingPointZero(RHS))
2284     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2285   else
2286     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2287   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2288 }
2289
2290 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2291   EVT VT = Op.getValueType();
2292   SDValue LHS = Op.getOperand(0);
2293   SDValue RHS = Op.getOperand(1);
2294   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2295   SDValue TrueVal = Op.getOperand(2);
2296   SDValue FalseVal = Op.getOperand(3);
2297   DebugLoc dl = Op.getDebugLoc();
2298
2299   if (LHS.getValueType() == MVT::i32) {
2300     SDValue ARMcc;
2301     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2302     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2303     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2304   }
2305
2306   ARMCC::CondCodes CondCode, CondCode2;
2307   FPCCToARMCC(CC, CondCode, CondCode2);
2308
2309   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2310   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2311   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2312   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2313                                ARMcc, CCR, Cmp);
2314   if (CondCode2 != ARMCC::AL) {
2315     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2316     // FIXME: Needs another CMP because flag can have but one use.
2317     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2318     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2319                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2320   }
2321   return Result;
2322 }
2323
2324 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2325 /// to morph to an integer compare sequence.
2326 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2327                            const ARMSubtarget *Subtarget) {
2328   SDNode *N = Op.getNode();
2329   if (!N->hasOneUse())
2330     // Otherwise it requires moving the value from fp to integer registers.
2331     return false;
2332   if (!N->getNumValues())
2333     return false;
2334   EVT VT = Op.getValueType();
2335   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2336     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2337     // vmrs are very slow, e.g. cortex-a8.
2338     return false;
2339
2340   if (isFloatingPointZero(Op)) {
2341     SeenZero = true;
2342     return true;
2343   }
2344   return ISD::isNormalLoad(N);
2345 }
2346
2347 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2348   if (isFloatingPointZero(Op))
2349     return DAG.getConstant(0, MVT::i32);
2350
2351   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2352     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2353                        Ld->getChain(), Ld->getBasePtr(),
2354                        Ld->getSrcValue(), Ld->getSrcValueOffset(),
2355                        Ld->isVolatile(), Ld->isNonTemporal(),
2356                        Ld->getAlignment());
2357
2358   llvm_unreachable("Unknown VFP cmp argument!");
2359 }
2360
2361 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2362                            SDValue &RetVal1, SDValue &RetVal2) {
2363   if (isFloatingPointZero(Op)) {
2364     RetVal1 = DAG.getConstant(0, MVT::i32);
2365     RetVal2 = DAG.getConstant(0, MVT::i32);
2366     return;
2367   }
2368
2369   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2370     SDValue Ptr = Ld->getBasePtr();
2371     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2372                           Ld->getChain(), Ptr,
2373                           Ld->getSrcValue(), Ld->getSrcValueOffset(),
2374                           Ld->isVolatile(), Ld->isNonTemporal(),
2375                           Ld->getAlignment());
2376
2377     EVT PtrType = Ptr.getValueType();
2378     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2379     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2380                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2381     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2382                           Ld->getChain(), NewPtr,
2383                           Ld->getSrcValue(), Ld->getSrcValueOffset() + 4,
2384                           Ld->isVolatile(), Ld->isNonTemporal(),
2385                           NewAlign);
2386     return;
2387   }
2388
2389   llvm_unreachable("Unknown VFP cmp argument!");
2390 }
2391
2392 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2393 /// f32 and even f64 comparisons to integer ones.
2394 SDValue
2395 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2396   SDValue Chain = Op.getOperand(0);
2397   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2398   SDValue LHS = Op.getOperand(2);
2399   SDValue RHS = Op.getOperand(3);
2400   SDValue Dest = Op.getOperand(4);
2401   DebugLoc dl = Op.getDebugLoc();
2402
2403   bool SeenZero = false;
2404   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2405       canChangeToInt(RHS, SeenZero, Subtarget) &&
2406       // If one of the operand is zero, it's safe to ignore the NaN case.
2407       (FiniteOnlyFPMath() || SeenZero)) {
2408     // If unsafe fp math optimization is enabled and there are no othter uses of
2409     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2410     // to an integer comparison.
2411     if (CC == ISD::SETOEQ)
2412       CC = ISD::SETEQ;
2413     else if (CC == ISD::SETUNE)
2414       CC = ISD::SETNE;
2415
2416     SDValue ARMcc;
2417     if (LHS.getValueType() == MVT::f32) {
2418       LHS = bitcastf32Toi32(LHS, DAG);
2419       RHS = bitcastf32Toi32(RHS, DAG);
2420       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2421       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2422       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2423                          Chain, Dest, ARMcc, CCR, Cmp);
2424     }
2425
2426     SDValue LHS1, LHS2;
2427     SDValue RHS1, RHS2;
2428     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2429     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2430     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2431     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2432     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2433     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2434     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2435   }
2436
2437   return SDValue();
2438 }
2439
2440 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2441   SDValue Chain = Op.getOperand(0);
2442   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2443   SDValue LHS = Op.getOperand(2);
2444   SDValue RHS = Op.getOperand(3);
2445   SDValue Dest = Op.getOperand(4);
2446   DebugLoc dl = Op.getDebugLoc();
2447
2448   if (LHS.getValueType() == MVT::i32) {
2449     SDValue ARMcc;
2450     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2451     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2452     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2453                        Chain, Dest, ARMcc, CCR, Cmp);
2454   }
2455
2456   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2457
2458   if (UnsafeFPMath &&
2459       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2460        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2461     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2462     if (Result.getNode())
2463       return Result;
2464   }
2465
2466   ARMCC::CondCodes CondCode, CondCode2;
2467   FPCCToARMCC(CC, CondCode, CondCode2);
2468
2469   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2470   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2471   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2472   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2473   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2474   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2475   if (CondCode2 != ARMCC::AL) {
2476     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2477     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2478     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2479   }
2480   return Res;
2481 }
2482
2483 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2484   SDValue Chain = Op.getOperand(0);
2485   SDValue Table = Op.getOperand(1);
2486   SDValue Index = Op.getOperand(2);
2487   DebugLoc dl = Op.getDebugLoc();
2488
2489   EVT PTy = getPointerTy();
2490   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2491   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2492   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2493   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2494   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2495   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2496   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2497   if (Subtarget->isThumb2()) {
2498     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2499     // which does another jump to the destination. This also makes it easier
2500     // to translate it to TBB / TBH later.
2501     // FIXME: This might not work if the function is extremely large.
2502     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2503                        Addr, Op.getOperand(2), JTI, UId);
2504   }
2505   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2506     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2507                        PseudoSourceValue::getJumpTable(), 0,
2508                        false, false, 0);
2509     Chain = Addr.getValue(1);
2510     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2511     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2512   } else {
2513     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2514                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2515     Chain = Addr.getValue(1);
2516     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2517   }
2518 }
2519
2520 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2521   DebugLoc dl = Op.getDebugLoc();
2522   unsigned Opc;
2523
2524   switch (Op.getOpcode()) {
2525   default:
2526     assert(0 && "Invalid opcode!");
2527   case ISD::FP_TO_SINT:
2528     Opc = ARMISD::FTOSI;
2529     break;
2530   case ISD::FP_TO_UINT:
2531     Opc = ARMISD::FTOUI;
2532     break;
2533   }
2534   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2535   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2536 }
2537
2538 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2539   EVT VT = Op.getValueType();
2540   DebugLoc dl = Op.getDebugLoc();
2541   unsigned Opc;
2542
2543   switch (Op.getOpcode()) {
2544   default:
2545     assert(0 && "Invalid opcode!");
2546   case ISD::SINT_TO_FP:
2547     Opc = ARMISD::SITOF;
2548     break;
2549   case ISD::UINT_TO_FP:
2550     Opc = ARMISD::UITOF;
2551     break;
2552   }
2553
2554   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2555   return DAG.getNode(Opc, dl, VT, Op);
2556 }
2557
2558 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2559   // Implement fcopysign with a fabs and a conditional fneg.
2560   SDValue Tmp0 = Op.getOperand(0);
2561   SDValue Tmp1 = Op.getOperand(1);
2562   DebugLoc dl = Op.getDebugLoc();
2563   EVT VT = Op.getValueType();
2564   EVT SrcVT = Tmp1.getValueType();
2565   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2566   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2567   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2568   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2569   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2570   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2571 }
2572
2573 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2574   MachineFunction &MF = DAG.getMachineFunction();
2575   MachineFrameInfo *MFI = MF.getFrameInfo();
2576   MFI->setReturnAddressIsTaken(true);
2577
2578   EVT VT = Op.getValueType();
2579   DebugLoc dl = Op.getDebugLoc();
2580   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2581   if (Depth) {
2582     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2583     SDValue Offset = DAG.getConstant(4, MVT::i32);
2584     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2585                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2586                        NULL, 0, false, false, 0);
2587   }
2588
2589   // Return LR, which contains the return address. Mark it an implicit live-in.
2590   unsigned Reg = MF.addLiveIn(ARM::LR, ARM::GPRRegisterClass);
2591   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2592 }
2593
2594 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2595   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2596   MFI->setFrameAddressIsTaken(true);
2597
2598   EVT VT = Op.getValueType();
2599   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2600   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2601   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2602     ? ARM::R7 : ARM::R11;
2603   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2604   while (Depth--)
2605     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2606                             false, false, 0);
2607   return FrameAddr;
2608 }
2609
2610 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2611 /// expand a bit convert where either the source or destination type is i64 to
2612 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2613 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2614 /// vectors), since the legalizer won't know what to do with that.
2615 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2616   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2617   DebugLoc dl = N->getDebugLoc();
2618   SDValue Op = N->getOperand(0);
2619
2620   // This function is only supposed to be called for i64 types, either as the
2621   // source or destination of the bit convert.
2622   EVT SrcVT = Op.getValueType();
2623   EVT DstVT = N->getValueType(0);
2624   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2625          "ExpandBIT_CONVERT called for non-i64 type");
2626
2627   // Turn i64->f64 into VMOVDRR.
2628   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2629     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2630                              DAG.getConstant(0, MVT::i32));
2631     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2632                              DAG.getConstant(1, MVT::i32));
2633     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2634                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2635   }
2636
2637   // Turn f64->i64 into VMOVRRD.
2638   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2639     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2640                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2641     // Merge the pieces into a single i64 value.
2642     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2643   }
2644
2645   return SDValue();
2646 }
2647
2648 /// getZeroVector - Returns a vector of specified type with all zero elements.
2649 /// Zero vectors are used to represent vector negation and in those cases
2650 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2651 /// not support i64 elements, so sometimes the zero vectors will need to be
2652 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2653 /// zero vector.
2654 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2655   assert(VT.isVector() && "Expected a vector type");
2656   // The canonical modified immediate encoding of a zero vector is....0!
2657   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2658   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2659   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2660   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2661 }
2662
2663 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2664 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2665 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2666                                                 SelectionDAG &DAG) const {
2667   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2668   EVT VT = Op.getValueType();
2669   unsigned VTBits = VT.getSizeInBits();
2670   DebugLoc dl = Op.getDebugLoc();
2671   SDValue ShOpLo = Op.getOperand(0);
2672   SDValue ShOpHi = Op.getOperand(1);
2673   SDValue ShAmt  = Op.getOperand(2);
2674   SDValue ARMcc;
2675   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2676
2677   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2678
2679   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2680                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2681   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2682   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2683                                    DAG.getConstant(VTBits, MVT::i32));
2684   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2685   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2686   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2687
2688   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2689   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2690                           ARMcc, DAG, dl);
2691   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2692   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2693                            CCR, Cmp);
2694
2695   SDValue Ops[2] = { Lo, Hi };
2696   return DAG.getMergeValues(Ops, 2, dl);
2697 }
2698
2699 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2700 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2701 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2702                                                SelectionDAG &DAG) const {
2703   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2704   EVT VT = Op.getValueType();
2705   unsigned VTBits = VT.getSizeInBits();
2706   DebugLoc dl = Op.getDebugLoc();
2707   SDValue ShOpLo = Op.getOperand(0);
2708   SDValue ShOpHi = Op.getOperand(1);
2709   SDValue ShAmt  = Op.getOperand(2);
2710   SDValue ARMcc;
2711
2712   assert(Op.getOpcode() == ISD::SHL_PARTS);
2713   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2714                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2715   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2716   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2717                                    DAG.getConstant(VTBits, MVT::i32));
2718   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2719   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2720
2721   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2722   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2723   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2724                           ARMcc, DAG, dl);
2725   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2726   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2727                            CCR, Cmp);
2728
2729   SDValue Ops[2] = { Lo, Hi };
2730   return DAG.getMergeValues(Ops, 2, dl);
2731 }
2732
2733 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2734                          const ARMSubtarget *ST) {
2735   EVT VT = N->getValueType(0);
2736   DebugLoc dl = N->getDebugLoc();
2737
2738   if (!ST->hasV6T2Ops())
2739     return SDValue();
2740
2741   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2742   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2743 }
2744
2745 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2746                           const ARMSubtarget *ST) {
2747   EVT VT = N->getValueType(0);
2748   DebugLoc dl = N->getDebugLoc();
2749
2750   // Lower vector shifts on NEON to use VSHL.
2751   if (VT.isVector()) {
2752     assert(ST->hasNEON() && "unexpected vector shift");
2753
2754     // Left shifts translate directly to the vshiftu intrinsic.
2755     if (N->getOpcode() == ISD::SHL)
2756       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2757                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2758                          N->getOperand(0), N->getOperand(1));
2759
2760     assert((N->getOpcode() == ISD::SRA ||
2761             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2762
2763     // NEON uses the same intrinsics for both left and right shifts.  For
2764     // right shifts, the shift amounts are negative, so negate the vector of
2765     // shift amounts.
2766     EVT ShiftVT = N->getOperand(1).getValueType();
2767     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2768                                        getZeroVector(ShiftVT, DAG, dl),
2769                                        N->getOperand(1));
2770     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2771                                Intrinsic::arm_neon_vshifts :
2772                                Intrinsic::arm_neon_vshiftu);
2773     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2774                        DAG.getConstant(vshiftInt, MVT::i32),
2775                        N->getOperand(0), NegatedCount);
2776   }
2777
2778   // We can get here for a node like i32 = ISD::SHL i32, i64
2779   if (VT != MVT::i64)
2780     return SDValue();
2781
2782   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2783          "Unknown shift to lower!");
2784
2785   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2786   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2787       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2788     return SDValue();
2789
2790   // If we are in thumb mode, we don't have RRX.
2791   if (ST->isThumb1Only()) return SDValue();
2792
2793   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2794   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2795                            DAG.getConstant(0, MVT::i32));
2796   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2797                            DAG.getConstant(1, MVT::i32));
2798
2799   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2800   // captures the result into a carry flag.
2801   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2802   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2803
2804   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2805   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2806
2807   // Merge the pieces into a single i64 value.
2808  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2809 }
2810
2811 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2812   SDValue TmpOp0, TmpOp1;
2813   bool Invert = false;
2814   bool Swap = false;
2815   unsigned Opc = 0;
2816
2817   SDValue Op0 = Op.getOperand(0);
2818   SDValue Op1 = Op.getOperand(1);
2819   SDValue CC = Op.getOperand(2);
2820   EVT VT = Op.getValueType();
2821   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2822   DebugLoc dl = Op.getDebugLoc();
2823
2824   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2825     switch (SetCCOpcode) {
2826     default: llvm_unreachable("Illegal FP comparison"); break;
2827     case ISD::SETUNE:
2828     case ISD::SETNE:  Invert = true; // Fallthrough
2829     case ISD::SETOEQ:
2830     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2831     case ISD::SETOLT:
2832     case ISD::SETLT: Swap = true; // Fallthrough
2833     case ISD::SETOGT:
2834     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2835     case ISD::SETOLE:
2836     case ISD::SETLE:  Swap = true; // Fallthrough
2837     case ISD::SETOGE:
2838     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2839     case ISD::SETUGE: Swap = true; // Fallthrough
2840     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2841     case ISD::SETUGT: Swap = true; // Fallthrough
2842     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2843     case ISD::SETUEQ: Invert = true; // Fallthrough
2844     case ISD::SETONE:
2845       // Expand this to (OLT | OGT).
2846       TmpOp0 = Op0;
2847       TmpOp1 = Op1;
2848       Opc = ISD::OR;
2849       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2850       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2851       break;
2852     case ISD::SETUO: Invert = true; // Fallthrough
2853     case ISD::SETO:
2854       // Expand this to (OLT | OGE).
2855       TmpOp0 = Op0;
2856       TmpOp1 = Op1;
2857       Opc = ISD::OR;
2858       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2859       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2860       break;
2861     }
2862   } else {
2863     // Integer comparisons.
2864     switch (SetCCOpcode) {
2865     default: llvm_unreachable("Illegal integer comparison"); break;
2866     case ISD::SETNE:  Invert = true;
2867     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2868     case ISD::SETLT:  Swap = true;
2869     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2870     case ISD::SETLE:  Swap = true;
2871     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2872     case ISD::SETULT: Swap = true;
2873     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2874     case ISD::SETULE: Swap = true;
2875     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2876     }
2877
2878     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2879     if (Opc == ARMISD::VCEQ) {
2880
2881       SDValue AndOp;
2882       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2883         AndOp = Op0;
2884       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2885         AndOp = Op1;
2886
2887       // Ignore bitconvert.
2888       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2889         AndOp = AndOp.getOperand(0);
2890
2891       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2892         Opc = ARMISD::VTST;
2893         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2894         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2895         Invert = !Invert;
2896       }
2897     }
2898   }
2899
2900   if (Swap)
2901     std::swap(Op0, Op1);
2902
2903   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2904
2905   if (Invert)
2906     Result = DAG.getNOT(dl, Result, VT);
2907
2908   return Result;
2909 }
2910
2911 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2912 /// valid vector constant for a NEON instruction with a "modified immediate"
2913 /// operand (e.g., VMOV).  If so, return the encoded value.
2914 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2915                                  unsigned SplatBitSize, SelectionDAG &DAG,
2916                                  EVT &VT, bool is128Bits, bool isVMOV) {
2917   unsigned OpCmode, Imm;
2918
2919   // SplatBitSize is set to the smallest size that splats the vector, so a
2920   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2921   // immediate instructions others than VMOV do not support the 8-bit encoding
2922   // of a zero vector, and the default encoding of zero is supposed to be the
2923   // 32-bit version.
2924   if (SplatBits == 0)
2925     SplatBitSize = 32;
2926
2927   switch (SplatBitSize) {
2928   case 8:
2929     if (!isVMOV)
2930       return SDValue();
2931     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2932     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2933     OpCmode = 0xe;
2934     Imm = SplatBits;
2935     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
2936     break;
2937
2938   case 16:
2939     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2940     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
2941     if ((SplatBits & ~0xff) == 0) {
2942       // Value = 0x00nn: Op=x, Cmode=100x.
2943       OpCmode = 0x8;
2944       Imm = SplatBits;
2945       break;
2946     }
2947     if ((SplatBits & ~0xff00) == 0) {
2948       // Value = 0xnn00: Op=x, Cmode=101x.
2949       OpCmode = 0xa;
2950       Imm = SplatBits >> 8;
2951       break;
2952     }
2953     return SDValue();
2954
2955   case 32:
2956     // NEON's 32-bit VMOV supports splat values where:
2957     // * only one byte is nonzero, or
2958     // * the least significant byte is 0xff and the second byte is nonzero, or
2959     // * the least significant 2 bytes are 0xff and the third is nonzero.
2960     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
2961     if ((SplatBits & ~0xff) == 0) {
2962       // Value = 0x000000nn: Op=x, Cmode=000x.
2963       OpCmode = 0;
2964       Imm = SplatBits;
2965       break;
2966     }
2967     if ((SplatBits & ~0xff00) == 0) {
2968       // Value = 0x0000nn00: Op=x, Cmode=001x.
2969       OpCmode = 0x2;
2970       Imm = SplatBits >> 8;
2971       break;
2972     }
2973     if ((SplatBits & ~0xff0000) == 0) {
2974       // Value = 0x00nn0000: Op=x, Cmode=010x.
2975       OpCmode = 0x4;
2976       Imm = SplatBits >> 16;
2977       break;
2978     }
2979     if ((SplatBits & ~0xff000000) == 0) {
2980       // Value = 0xnn000000: Op=x, Cmode=011x.
2981       OpCmode = 0x6;
2982       Imm = SplatBits >> 24;
2983       break;
2984     }
2985
2986     if ((SplatBits & ~0xffff) == 0 &&
2987         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
2988       // Value = 0x0000nnff: Op=x, Cmode=1100.
2989       OpCmode = 0xc;
2990       Imm = SplatBits >> 8;
2991       SplatBits |= 0xff;
2992       break;
2993     }
2994
2995     if ((SplatBits & ~0xffffff) == 0 &&
2996         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
2997       // Value = 0x00nnffff: Op=x, Cmode=1101.
2998       OpCmode = 0xd;
2999       Imm = SplatBits >> 16;
3000       SplatBits |= 0xffff;
3001       break;
3002     }
3003
3004     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3005     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3006     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3007     // and fall through here to test for a valid 64-bit splat.  But, then the
3008     // caller would also need to check and handle the change in size.
3009     return SDValue();
3010
3011   case 64: {
3012     if (!isVMOV)
3013       return SDValue();
3014     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3015     uint64_t BitMask = 0xff;
3016     uint64_t Val = 0;
3017     unsigned ImmMask = 1;
3018     Imm = 0;
3019     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3020       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3021         Val |= BitMask;
3022         Imm |= ImmMask;
3023       } else if ((SplatBits & BitMask) != 0) {
3024         return SDValue();
3025       }
3026       BitMask <<= 8;
3027       ImmMask <<= 1;
3028     }
3029     // Op=1, Cmode=1110.
3030     OpCmode = 0x1e;
3031     SplatBits = Val;
3032     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3033     break;
3034   }
3035
3036   default:
3037     llvm_unreachable("unexpected size for isNEONModifiedImm");
3038     return SDValue();
3039   }
3040
3041   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3042   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3043 }
3044
3045 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3046                        bool &ReverseVEXT, unsigned &Imm) {
3047   unsigned NumElts = VT.getVectorNumElements();
3048   ReverseVEXT = false;
3049   Imm = M[0];
3050
3051   // If this is a VEXT shuffle, the immediate value is the index of the first
3052   // element.  The other shuffle indices must be the successive elements after
3053   // the first one.
3054   unsigned ExpectedElt = Imm;
3055   for (unsigned i = 1; i < NumElts; ++i) {
3056     // Increment the expected index.  If it wraps around, it may still be
3057     // a VEXT but the source vectors must be swapped.
3058     ExpectedElt += 1;
3059     if (ExpectedElt == NumElts * 2) {
3060       ExpectedElt = 0;
3061       ReverseVEXT = true;
3062     }
3063
3064     if (ExpectedElt != static_cast<unsigned>(M[i]))
3065       return false;
3066   }
3067
3068   // Adjust the index value if the source operands will be swapped.
3069   if (ReverseVEXT)
3070     Imm -= NumElts;
3071
3072   return true;
3073 }
3074
3075 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3076 /// instruction with the specified blocksize.  (The order of the elements
3077 /// within each block of the vector is reversed.)
3078 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3079                        unsigned BlockSize) {
3080   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3081          "Only possible block sizes for VREV are: 16, 32, 64");
3082
3083   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3084   if (EltSz == 64)
3085     return false;
3086
3087   unsigned NumElts = VT.getVectorNumElements();
3088   unsigned BlockElts = M[0] + 1;
3089
3090   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3091     return false;
3092
3093   for (unsigned i = 0; i < NumElts; ++i) {
3094     if ((unsigned) M[i] !=
3095         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3096       return false;
3097   }
3098
3099   return true;
3100 }
3101
3102 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3103                        unsigned &WhichResult) {
3104   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3105   if (EltSz == 64)
3106     return false;
3107
3108   unsigned NumElts = VT.getVectorNumElements();
3109   WhichResult = (M[0] == 0 ? 0 : 1);
3110   for (unsigned i = 0; i < NumElts; i += 2) {
3111     if ((unsigned) M[i] != i + WhichResult ||
3112         (unsigned) M[i+1] != i + NumElts + WhichResult)
3113       return false;
3114   }
3115   return true;
3116 }
3117
3118 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3119 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3120 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3121 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3122                                 unsigned &WhichResult) {
3123   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3124   if (EltSz == 64)
3125     return false;
3126
3127   unsigned NumElts = VT.getVectorNumElements();
3128   WhichResult = (M[0] == 0 ? 0 : 1);
3129   for (unsigned i = 0; i < NumElts; i += 2) {
3130     if ((unsigned) M[i] != i + WhichResult ||
3131         (unsigned) M[i+1] != i + WhichResult)
3132       return false;
3133   }
3134   return true;
3135 }
3136
3137 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3138                        unsigned &WhichResult) {
3139   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3140   if (EltSz == 64)
3141     return false;
3142
3143   unsigned NumElts = VT.getVectorNumElements();
3144   WhichResult = (M[0] == 0 ? 0 : 1);
3145   for (unsigned i = 0; i != NumElts; ++i) {
3146     if ((unsigned) M[i] != 2 * i + WhichResult)
3147       return false;
3148   }
3149
3150   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3151   if (VT.is64BitVector() && EltSz == 32)
3152     return false;
3153
3154   return true;
3155 }
3156
3157 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3158 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3159 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3160 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3161                                 unsigned &WhichResult) {
3162   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3163   if (EltSz == 64)
3164     return false;
3165
3166   unsigned Half = VT.getVectorNumElements() / 2;
3167   WhichResult = (M[0] == 0 ? 0 : 1);
3168   for (unsigned j = 0; j != 2; ++j) {
3169     unsigned Idx = WhichResult;
3170     for (unsigned i = 0; i != Half; ++i) {
3171       if ((unsigned) M[i + j * Half] != Idx)
3172         return false;
3173       Idx += 2;
3174     }
3175   }
3176
3177   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3178   if (VT.is64BitVector() && EltSz == 32)
3179     return false;
3180
3181   return true;
3182 }
3183
3184 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3185                        unsigned &WhichResult) {
3186   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3187   if (EltSz == 64)
3188     return false;
3189
3190   unsigned NumElts = VT.getVectorNumElements();
3191   WhichResult = (M[0] == 0 ? 0 : 1);
3192   unsigned Idx = WhichResult * NumElts / 2;
3193   for (unsigned i = 0; i != NumElts; i += 2) {
3194     if ((unsigned) M[i] != Idx ||
3195         (unsigned) M[i+1] != Idx + NumElts)
3196       return false;
3197     Idx += 1;
3198   }
3199
3200   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3201   if (VT.is64BitVector() && EltSz == 32)
3202     return false;
3203
3204   return true;
3205 }
3206
3207 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3208 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3209 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3210 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3211                                 unsigned &WhichResult) {
3212   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3213   if (EltSz == 64)
3214     return false;
3215
3216   unsigned NumElts = VT.getVectorNumElements();
3217   WhichResult = (M[0] == 0 ? 0 : 1);
3218   unsigned Idx = WhichResult * NumElts / 2;
3219   for (unsigned i = 0; i != NumElts; i += 2) {
3220     if ((unsigned) M[i] != Idx ||
3221         (unsigned) M[i+1] != Idx)
3222       return false;
3223     Idx += 1;
3224   }
3225
3226   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3227   if (VT.is64BitVector() && EltSz == 32)
3228     return false;
3229
3230   return true;
3231 }
3232
3233 // If this is a case we can't handle, return null and let the default
3234 // expansion code take care of it.
3235 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3236   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3237   DebugLoc dl = Op.getDebugLoc();
3238   EVT VT = Op.getValueType();
3239
3240   APInt SplatBits, SplatUndef;
3241   unsigned SplatBitSize;
3242   bool HasAnyUndefs;
3243   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3244     if (SplatBitSize <= 64) {
3245       // Check if an immediate VMOV works.
3246       EVT VmovVT;
3247       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3248                                       SplatUndef.getZExtValue(), SplatBitSize,
3249                                       DAG, VmovVT, VT.is128BitVector(), true);
3250       if (Val.getNode()) {
3251         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3252         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3253       }
3254
3255       // Try an immediate VMVN.
3256       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3257                              ((1LL << SplatBitSize) - 1));
3258       Val = isNEONModifiedImm(NegatedImm,
3259                                       SplatUndef.getZExtValue(), SplatBitSize,
3260                                       DAG, VmovVT, VT.is128BitVector(), false);
3261       if (Val.getNode()) {
3262         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3263         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3264       }
3265     }
3266   }
3267
3268   // Scan through the operands to see if only one value is used.
3269   unsigned NumElts = VT.getVectorNumElements();
3270   bool isOnlyLowElement = true;
3271   bool usesOnlyOneValue = true;
3272   bool isConstant = true;
3273   SDValue Value;
3274   for (unsigned i = 0; i < NumElts; ++i) {
3275     SDValue V = Op.getOperand(i);
3276     if (V.getOpcode() == ISD::UNDEF)
3277       continue;
3278     if (i > 0)
3279       isOnlyLowElement = false;
3280     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3281       isConstant = false;
3282
3283     if (!Value.getNode())
3284       Value = V;
3285     else if (V != Value)
3286       usesOnlyOneValue = false;
3287   }
3288
3289   if (!Value.getNode())
3290     return DAG.getUNDEF(VT);
3291
3292   if (isOnlyLowElement)
3293     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3294
3295   // If all elements are constants, fall back to the default expansion, which
3296   // will generate a load from the constant pool.
3297   if (isConstant)
3298     return SDValue();
3299
3300   // Use VDUP for non-constant splats.
3301   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3302   if (usesOnlyOneValue && EltSize <= 32)
3303     return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3304
3305   // Vectors with 32- or 64-bit elements can be built by directly assigning
3306   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3307   // will be legalized.
3308   if (EltSize >= 32) {
3309     // Do the expansion with floating-point types, since that is what the VFP
3310     // registers are defined to use, and since i64 is not legal.
3311     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3312     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3313     SmallVector<SDValue, 8> Ops;
3314     for (unsigned i = 0; i < NumElts; ++i)
3315       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3316     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3317     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3318   }
3319
3320   return SDValue();
3321 }
3322
3323 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3324 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3325 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3326 /// are assumed to be legal.
3327 bool
3328 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3329                                       EVT VT) const {
3330   if (VT.getVectorNumElements() == 4 &&
3331       (VT.is128BitVector() || VT.is64BitVector())) {
3332     unsigned PFIndexes[4];
3333     for (unsigned i = 0; i != 4; ++i) {
3334       if (M[i] < 0)
3335         PFIndexes[i] = 8;
3336       else
3337         PFIndexes[i] = M[i];
3338     }
3339
3340     // Compute the index in the perfect shuffle table.
3341     unsigned PFTableIndex =
3342       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3343     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3344     unsigned Cost = (PFEntry >> 30);
3345
3346     if (Cost <= 4)
3347       return true;
3348   }
3349
3350   bool ReverseVEXT;
3351   unsigned Imm, WhichResult;
3352
3353   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3354   return (EltSize >= 32 ||
3355           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3356           isVREVMask(M, VT, 64) ||
3357           isVREVMask(M, VT, 32) ||
3358           isVREVMask(M, VT, 16) ||
3359           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3360           isVTRNMask(M, VT, WhichResult) ||
3361           isVUZPMask(M, VT, WhichResult) ||
3362           isVZIPMask(M, VT, WhichResult) ||
3363           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3364           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3365           isVZIP_v_undef_Mask(M, VT, WhichResult));
3366 }
3367
3368 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3369 /// the specified operations to build the shuffle.
3370 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3371                                       SDValue RHS, SelectionDAG &DAG,
3372                                       DebugLoc dl) {
3373   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3374   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3375   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3376
3377   enum {
3378     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3379     OP_VREV,
3380     OP_VDUP0,
3381     OP_VDUP1,
3382     OP_VDUP2,
3383     OP_VDUP3,
3384     OP_VEXT1,
3385     OP_VEXT2,
3386     OP_VEXT3,
3387     OP_VUZPL, // VUZP, left result
3388     OP_VUZPR, // VUZP, right result
3389     OP_VZIPL, // VZIP, left result
3390     OP_VZIPR, // VZIP, right result
3391     OP_VTRNL, // VTRN, left result
3392     OP_VTRNR  // VTRN, right result
3393   };
3394
3395   if (OpNum == OP_COPY) {
3396     if (LHSID == (1*9+2)*9+3) return LHS;
3397     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3398     return RHS;
3399   }
3400
3401   SDValue OpLHS, OpRHS;
3402   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3403   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3404   EVT VT = OpLHS.getValueType();
3405
3406   switch (OpNum) {
3407   default: llvm_unreachable("Unknown shuffle opcode!");
3408   case OP_VREV:
3409     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3410   case OP_VDUP0:
3411   case OP_VDUP1:
3412   case OP_VDUP2:
3413   case OP_VDUP3:
3414     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3415                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3416   case OP_VEXT1:
3417   case OP_VEXT2:
3418   case OP_VEXT3:
3419     return DAG.getNode(ARMISD::VEXT, dl, VT,
3420                        OpLHS, OpRHS,
3421                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3422   case OP_VUZPL:
3423   case OP_VUZPR:
3424     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3425                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3426   case OP_VZIPL:
3427   case OP_VZIPR:
3428     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3429                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3430   case OP_VTRNL:
3431   case OP_VTRNR:
3432     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3433                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3434   }
3435 }
3436
3437 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3438   SDValue V1 = Op.getOperand(0);
3439   SDValue V2 = Op.getOperand(1);
3440   DebugLoc dl = Op.getDebugLoc();
3441   EVT VT = Op.getValueType();
3442   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3443   SmallVector<int, 8> ShuffleMask;
3444
3445   // Convert shuffles that are directly supported on NEON to target-specific
3446   // DAG nodes, instead of keeping them as shuffles and matching them again
3447   // during code selection.  This is more efficient and avoids the possibility
3448   // of inconsistencies between legalization and selection.
3449   // FIXME: floating-point vectors should be canonicalized to integer vectors
3450   // of the same time so that they get CSEd properly.
3451   SVN->getMask(ShuffleMask);
3452
3453   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3454   if (EltSize <= 32) {
3455     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3456       int Lane = SVN->getSplatIndex();
3457       // If this is undef splat, generate it via "just" vdup, if possible.
3458       if (Lane == -1) Lane = 0;
3459
3460       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3461         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3462       }
3463       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3464                          DAG.getConstant(Lane, MVT::i32));
3465     }
3466
3467     bool ReverseVEXT;
3468     unsigned Imm;
3469     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3470       if (ReverseVEXT)
3471         std::swap(V1, V2);
3472       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3473                          DAG.getConstant(Imm, MVT::i32));
3474     }
3475
3476     if (isVREVMask(ShuffleMask, VT, 64))
3477       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3478     if (isVREVMask(ShuffleMask, VT, 32))
3479       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3480     if (isVREVMask(ShuffleMask, VT, 16))
3481       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3482
3483     // Check for Neon shuffles that modify both input vectors in place.
3484     // If both results are used, i.e., if there are two shuffles with the same
3485     // source operands and with masks corresponding to both results of one of
3486     // these operations, DAG memoization will ensure that a single node is
3487     // used for both shuffles.
3488     unsigned WhichResult;
3489     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3490       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3491                          V1, V2).getValue(WhichResult);
3492     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3493       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3494                          V1, V2).getValue(WhichResult);
3495     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3496       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3497                          V1, V2).getValue(WhichResult);
3498
3499     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3500       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3501                          V1, V1).getValue(WhichResult);
3502     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3503       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3504                          V1, V1).getValue(WhichResult);
3505     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3506       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3507                          V1, V1).getValue(WhichResult);
3508   }
3509
3510   // If the shuffle is not directly supported and it has 4 elements, use
3511   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3512   unsigned NumElts = VT.getVectorNumElements();
3513   if (NumElts == 4) {
3514     unsigned PFIndexes[4];
3515     for (unsigned i = 0; i != 4; ++i) {
3516       if (ShuffleMask[i] < 0)
3517         PFIndexes[i] = 8;
3518       else
3519         PFIndexes[i] = ShuffleMask[i];
3520     }
3521
3522     // Compute the index in the perfect shuffle table.
3523     unsigned PFTableIndex =
3524       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3525     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3526     unsigned Cost = (PFEntry >> 30);
3527
3528     if (Cost <= 4)
3529       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3530   }
3531
3532   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3533   if (EltSize >= 32) {
3534     // Do the expansion with floating-point types, since that is what the VFP
3535     // registers are defined to use, and since i64 is not legal.
3536     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3537     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3538     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3539     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3540     SmallVector<SDValue, 8> Ops;
3541     for (unsigned i = 0; i < NumElts; ++i) {
3542       if (ShuffleMask[i] < 0)
3543         Ops.push_back(DAG.getUNDEF(EltVT));
3544       else
3545         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3546                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3547                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3548                                                   MVT::i32)));
3549     }
3550     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3551     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3552   }
3553
3554   return SDValue();
3555 }
3556
3557 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3558   EVT VT = Op.getValueType();
3559   DebugLoc dl = Op.getDebugLoc();
3560   SDValue Vec = Op.getOperand(0);
3561   SDValue Lane = Op.getOperand(1);
3562   assert(VT == MVT::i32 &&
3563          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3564          "unexpected type for custom-lowering vector extract");
3565   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3566 }
3567
3568 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3569   // The only time a CONCAT_VECTORS operation can have legal types is when
3570   // two 64-bit vectors are concatenated to a 128-bit vector.
3571   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3572          "unexpected CONCAT_VECTORS");
3573   DebugLoc dl = Op.getDebugLoc();
3574   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3575   SDValue Op0 = Op.getOperand(0);
3576   SDValue Op1 = Op.getOperand(1);
3577   if (Op0.getOpcode() != ISD::UNDEF)
3578     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3579                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3580                       DAG.getIntPtrConstant(0));
3581   if (Op1.getOpcode() != ISD::UNDEF)
3582     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3583                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3584                       DAG.getIntPtrConstant(1));
3585   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3586 }
3587
3588 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3589   switch (Op.getOpcode()) {
3590   default: llvm_unreachable("Don't know how to custom lower this!");
3591   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3592   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3593   case ISD::GlobalAddress:
3594     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3595       LowerGlobalAddressELF(Op, DAG);
3596   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3597   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3598   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3599   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3600   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
3601   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3602   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3603   case ISD::SINT_TO_FP:
3604   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3605   case ISD::FP_TO_SINT:
3606   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3607   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3608   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3609   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3610   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3611   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3612   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3613   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3614                                                                Subtarget);
3615   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3616   case ISD::SHL:
3617   case ISD::SRL:
3618   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3619   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3620   case ISD::SRL_PARTS:
3621   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3622   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3623   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3624   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
3625   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3626   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3627   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3628   }
3629   return SDValue();
3630 }
3631
3632 /// ReplaceNodeResults - Replace the results of node with an illegal result
3633 /// type with new values built out of custom code.
3634 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3635                                            SmallVectorImpl<SDValue>&Results,
3636                                            SelectionDAG &DAG) const {
3637   SDValue Res;
3638   switch (N->getOpcode()) {
3639   default:
3640     llvm_unreachable("Don't know how to custom expand this!");
3641     break;
3642   case ISD::BIT_CONVERT:
3643     Res = ExpandBIT_CONVERT(N, DAG);
3644     break;
3645   case ISD::SRL:
3646   case ISD::SRA:
3647     Res = LowerShift(N, DAG, Subtarget);
3648     break;
3649   }
3650   if (Res.getNode())
3651     Results.push_back(Res);
3652 }
3653
3654 //===----------------------------------------------------------------------===//
3655 //                           ARM Scheduler Hooks
3656 //===----------------------------------------------------------------------===//
3657
3658 MachineBasicBlock *
3659 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3660                                      MachineBasicBlock *BB,
3661                                      unsigned Size) const {
3662   unsigned dest    = MI->getOperand(0).getReg();
3663   unsigned ptr     = MI->getOperand(1).getReg();
3664   unsigned oldval  = MI->getOperand(2).getReg();
3665   unsigned newval  = MI->getOperand(3).getReg();
3666   unsigned scratch = BB->getParent()->getRegInfo()
3667     .createVirtualRegister(ARM::GPRRegisterClass);
3668   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3669   DebugLoc dl = MI->getDebugLoc();
3670   bool isThumb2 = Subtarget->isThumb2();
3671
3672   unsigned ldrOpc, strOpc;
3673   switch (Size) {
3674   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3675   case 1:
3676     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3677     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3678     break;
3679   case 2:
3680     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3681     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3682     break;
3683   case 4:
3684     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3685     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3686     break;
3687   }
3688
3689   MachineFunction *MF = BB->getParent();
3690   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3691   MachineFunction::iterator It = BB;
3692   ++It; // insert the new blocks after the current block
3693
3694   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3695   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3696   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3697   MF->insert(It, loop1MBB);
3698   MF->insert(It, loop2MBB);
3699   MF->insert(It, exitMBB);
3700
3701   // Transfer the remainder of BB and its successor edges to exitMBB.
3702   exitMBB->splice(exitMBB->begin(), BB,
3703                   llvm::next(MachineBasicBlock::iterator(MI)),
3704                   BB->end());
3705   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3706
3707   //  thisMBB:
3708   //   ...
3709   //   fallthrough --> loop1MBB
3710   BB->addSuccessor(loop1MBB);
3711
3712   // loop1MBB:
3713   //   ldrex dest, [ptr]
3714   //   cmp dest, oldval
3715   //   bne exitMBB
3716   BB = loop1MBB;
3717   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3718   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3719                  .addReg(dest).addReg(oldval));
3720   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3721     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3722   BB->addSuccessor(loop2MBB);
3723   BB->addSuccessor(exitMBB);
3724
3725   // loop2MBB:
3726   //   strex scratch, newval, [ptr]
3727   //   cmp scratch, #0
3728   //   bne loop1MBB
3729   BB = loop2MBB;
3730   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3731                  .addReg(ptr));
3732   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3733                  .addReg(scratch).addImm(0));
3734   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3735     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3736   BB->addSuccessor(loop1MBB);
3737   BB->addSuccessor(exitMBB);
3738
3739   //  exitMBB:
3740   //   ...
3741   BB = exitMBB;
3742
3743   MI->eraseFromParent();   // The instruction is gone now.
3744
3745   return BB;
3746 }
3747
3748 MachineBasicBlock *
3749 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3750                                     unsigned Size, unsigned BinOpcode) const {
3751   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3752   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3753
3754   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3755   MachineFunction *MF = BB->getParent();
3756   MachineFunction::iterator It = BB;
3757   ++It;
3758
3759   unsigned dest = MI->getOperand(0).getReg();
3760   unsigned ptr = MI->getOperand(1).getReg();
3761   unsigned incr = MI->getOperand(2).getReg();
3762   DebugLoc dl = MI->getDebugLoc();
3763
3764   bool isThumb2 = Subtarget->isThumb2();
3765   unsigned ldrOpc, strOpc;
3766   switch (Size) {
3767   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3768   case 1:
3769     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3770     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3771     break;
3772   case 2:
3773     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3774     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3775     break;
3776   case 4:
3777     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3778     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3779     break;
3780   }
3781
3782   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3783   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3784   MF->insert(It, loopMBB);
3785   MF->insert(It, exitMBB);
3786
3787   // Transfer the remainder of BB and its successor edges to exitMBB.
3788   exitMBB->splice(exitMBB->begin(), BB,
3789                   llvm::next(MachineBasicBlock::iterator(MI)),
3790                   BB->end());
3791   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3792
3793   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3794   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3795   unsigned scratch2 = (!BinOpcode) ? incr :
3796     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3797
3798   //  thisMBB:
3799   //   ...
3800   //   fallthrough --> loopMBB
3801   BB->addSuccessor(loopMBB);
3802
3803   //  loopMBB:
3804   //   ldrex dest, ptr
3805   //   <binop> scratch2, dest, incr
3806   //   strex scratch, scratch2, ptr
3807   //   cmp scratch, #0
3808   //   bne- loopMBB
3809   //   fallthrough --> exitMBB
3810   BB = loopMBB;
3811   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3812   if (BinOpcode) {
3813     // operand order needs to go the other way for NAND
3814     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3815       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3816                      addReg(incr).addReg(dest)).addReg(0);
3817     else
3818       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3819                      addReg(dest).addReg(incr)).addReg(0);
3820   }
3821
3822   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3823                  .addReg(ptr));
3824   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3825                  .addReg(scratch).addImm(0));
3826   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3827     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3828
3829   BB->addSuccessor(loopMBB);
3830   BB->addSuccessor(exitMBB);
3831
3832   //  exitMBB:
3833   //   ...
3834   BB = exitMBB;
3835
3836   MI->eraseFromParent();   // The instruction is gone now.
3837
3838   return BB;
3839 }
3840
3841 static
3842 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
3843   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
3844        E = MBB->succ_end(); I != E; ++I)
3845     if (*I != Succ)
3846       return *I;
3847   llvm_unreachable("Expecting a BB with two successors!");
3848 }
3849
3850 MachineBasicBlock *
3851 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3852                                                MachineBasicBlock *BB) const {
3853   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3854   DebugLoc dl = MI->getDebugLoc();
3855   bool isThumb2 = Subtarget->isThumb2();
3856   switch (MI->getOpcode()) {
3857   default:
3858     MI->dump();
3859     llvm_unreachable("Unexpected instr type to insert");
3860
3861   case ARM::ATOMIC_LOAD_ADD_I8:
3862      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3863   case ARM::ATOMIC_LOAD_ADD_I16:
3864      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3865   case ARM::ATOMIC_LOAD_ADD_I32:
3866      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3867
3868   case ARM::ATOMIC_LOAD_AND_I8:
3869      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3870   case ARM::ATOMIC_LOAD_AND_I16:
3871      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3872   case ARM::ATOMIC_LOAD_AND_I32:
3873      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3874
3875   case ARM::ATOMIC_LOAD_OR_I8:
3876      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3877   case ARM::ATOMIC_LOAD_OR_I16:
3878      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3879   case ARM::ATOMIC_LOAD_OR_I32:
3880      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3881
3882   case ARM::ATOMIC_LOAD_XOR_I8:
3883      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3884   case ARM::ATOMIC_LOAD_XOR_I16:
3885      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3886   case ARM::ATOMIC_LOAD_XOR_I32:
3887      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3888
3889   case ARM::ATOMIC_LOAD_NAND_I8:
3890      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3891   case ARM::ATOMIC_LOAD_NAND_I16:
3892      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3893   case ARM::ATOMIC_LOAD_NAND_I32:
3894      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3895
3896   case ARM::ATOMIC_LOAD_SUB_I8:
3897      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3898   case ARM::ATOMIC_LOAD_SUB_I16:
3899      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3900   case ARM::ATOMIC_LOAD_SUB_I32:
3901      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3902
3903   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3904   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3905   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3906
3907   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3908   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3909   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3910
3911   case ARM::tMOVCCr_pseudo: {
3912     // To "insert" a SELECT_CC instruction, we actually have to insert the
3913     // diamond control-flow pattern.  The incoming instruction knows the
3914     // destination vreg to set, the condition code register to branch on, the
3915     // true/false values to select between, and a branch opcode to use.
3916     const BasicBlock *LLVM_BB = BB->getBasicBlock();
3917     MachineFunction::iterator It = BB;
3918     ++It;
3919
3920     //  thisMBB:
3921     //  ...
3922     //   TrueVal = ...
3923     //   cmpTY ccX, r1, r2
3924     //   bCC copy1MBB
3925     //   fallthrough --> copy0MBB
3926     MachineBasicBlock *thisMBB  = BB;
3927     MachineFunction *F = BB->getParent();
3928     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
3929     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
3930     F->insert(It, copy0MBB);
3931     F->insert(It, sinkMBB);
3932
3933     // Transfer the remainder of BB and its successor edges to sinkMBB.
3934     sinkMBB->splice(sinkMBB->begin(), BB,
3935                     llvm::next(MachineBasicBlock::iterator(MI)),
3936                     BB->end());
3937     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
3938
3939     BB->addSuccessor(copy0MBB);
3940     BB->addSuccessor(sinkMBB);
3941
3942     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
3943       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
3944
3945     //  copy0MBB:
3946     //   %FalseValue = ...
3947     //   # fallthrough to sinkMBB
3948     BB = copy0MBB;
3949
3950     // Update machine-CFG edges
3951     BB->addSuccessor(sinkMBB);
3952
3953     //  sinkMBB:
3954     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3955     //  ...
3956     BB = sinkMBB;
3957     BuildMI(*BB, BB->begin(), dl,
3958             TII->get(ARM::PHI), MI->getOperand(0).getReg())
3959       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
3960       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3961
3962     MI->eraseFromParent();   // The pseudo instruction is gone now.
3963     return BB;
3964   }
3965
3966   case ARM::BCCi64:
3967   case ARM::BCCZi64: {
3968     // Compare both parts that make up the double comparison separately for
3969     // equality.
3970     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
3971
3972     unsigned LHS1 = MI->getOperand(1).getReg();
3973     unsigned LHS2 = MI->getOperand(2).getReg();
3974     if (RHSisZero) {
3975       AddDefaultPred(BuildMI(BB, dl,
3976                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3977                      .addReg(LHS1).addImm(0));
3978       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3979         .addReg(LHS2).addImm(0)
3980         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
3981     } else {
3982       unsigned RHS1 = MI->getOperand(3).getReg();
3983       unsigned RHS2 = MI->getOperand(4).getReg();
3984       AddDefaultPred(BuildMI(BB, dl,
3985                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3986                      .addReg(LHS1).addReg(RHS1));
3987       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3988         .addReg(LHS2).addReg(RHS2)
3989         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
3990     }
3991
3992     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
3993     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
3994     if (MI->getOperand(0).getImm() == ARMCC::NE)
3995       std::swap(destMBB, exitMBB);
3996
3997     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3998       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
3999     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4000       .addMBB(exitMBB);
4001
4002     MI->eraseFromParent();   // The pseudo instruction is gone now.
4003     return BB;
4004   }
4005
4006   case ARM::tANDsp:
4007   case ARM::tADDspr_:
4008   case ARM::tSUBspi_:
4009   case ARM::t2SUBrSPi_:
4010   case ARM::t2SUBrSPi12_:
4011   case ARM::t2SUBrSPs_: {
4012     MachineFunction *MF = BB->getParent();
4013     unsigned DstReg = MI->getOperand(0).getReg();
4014     unsigned SrcReg = MI->getOperand(1).getReg();
4015     bool DstIsDead = MI->getOperand(0).isDead();
4016     bool SrcIsKill = MI->getOperand(1).isKill();
4017
4018     if (SrcReg != ARM::SP) {
4019       // Copy the source to SP from virtual register.
4020       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
4021       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4022         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
4023       BuildMI(*BB, MI, dl, TII->get(CopyOpc), ARM::SP)
4024         .addReg(SrcReg, getKillRegState(SrcIsKill));
4025     }
4026
4027     unsigned OpOpc = 0;
4028     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
4029     switch (MI->getOpcode()) {
4030     default:
4031       llvm_unreachable("Unexpected pseudo instruction!");
4032     case ARM::tANDsp:
4033       OpOpc = ARM::tAND;
4034       NeedPred = true;
4035       break;
4036     case ARM::tADDspr_:
4037       OpOpc = ARM::tADDspr;
4038       break;
4039     case ARM::tSUBspi_:
4040       OpOpc = ARM::tSUBspi;
4041       break;
4042     case ARM::t2SUBrSPi_:
4043       OpOpc = ARM::t2SUBrSPi;
4044       NeedPred = true; NeedCC = true;
4045       break;
4046     case ARM::t2SUBrSPi12_:
4047       OpOpc = ARM::t2SUBrSPi12;
4048       NeedPred = true;
4049       break;
4050     case ARM::t2SUBrSPs_:
4051       OpOpc = ARM::t2SUBrSPs;
4052       NeedPred = true; NeedCC = true; NeedOp3 = true;
4053       break;
4054     }
4055     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(OpOpc), ARM::SP);
4056     if (OpOpc == ARM::tAND)
4057       AddDefaultT1CC(MIB);
4058     MIB.addReg(ARM::SP);
4059     MIB.addOperand(MI->getOperand(2));
4060     if (NeedOp3)
4061       MIB.addOperand(MI->getOperand(3));
4062     if (NeedPred)
4063       AddDefaultPred(MIB);
4064     if (NeedCC)
4065       AddDefaultCC(MIB);
4066
4067     // Copy the result from SP to virtual register.
4068     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
4069     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4070       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
4071     BuildMI(*BB, MI, dl, TII->get(CopyOpc))
4072       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
4073       .addReg(ARM::SP);
4074     MI->eraseFromParent();   // The pseudo instruction is gone now.
4075     return BB;
4076   }
4077   }
4078 }
4079
4080 //===----------------------------------------------------------------------===//
4081 //                           ARM Optimization Hooks
4082 //===----------------------------------------------------------------------===//
4083
4084 static
4085 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4086                             TargetLowering::DAGCombinerInfo &DCI) {
4087   SelectionDAG &DAG = DCI.DAG;
4088   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4089   EVT VT = N->getValueType(0);
4090   unsigned Opc = N->getOpcode();
4091   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4092   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4093   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4094   ISD::CondCode CC = ISD::SETCC_INVALID;
4095
4096   if (isSlctCC) {
4097     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4098   } else {
4099     SDValue CCOp = Slct.getOperand(0);
4100     if (CCOp.getOpcode() == ISD::SETCC)
4101       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4102   }
4103
4104   bool DoXform = false;
4105   bool InvCC = false;
4106   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4107           "Bad input!");
4108
4109   if (LHS.getOpcode() == ISD::Constant &&
4110       cast<ConstantSDNode>(LHS)->isNullValue()) {
4111     DoXform = true;
4112   } else if (CC != ISD::SETCC_INVALID &&
4113              RHS.getOpcode() == ISD::Constant &&
4114              cast<ConstantSDNode>(RHS)->isNullValue()) {
4115     std::swap(LHS, RHS);
4116     SDValue Op0 = Slct.getOperand(0);
4117     EVT OpVT = isSlctCC ? Op0.getValueType() :
4118                           Op0.getOperand(0).getValueType();
4119     bool isInt = OpVT.isInteger();
4120     CC = ISD::getSetCCInverse(CC, isInt);
4121
4122     if (!TLI.isCondCodeLegal(CC, OpVT))
4123       return SDValue();         // Inverse operator isn't legal.
4124
4125     DoXform = true;
4126     InvCC = true;
4127   }
4128
4129   if (DoXform) {
4130     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4131     if (isSlctCC)
4132       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4133                              Slct.getOperand(0), Slct.getOperand(1), CC);
4134     SDValue CCOp = Slct.getOperand(0);
4135     if (InvCC)
4136       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4137                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4138     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4139                        CCOp, OtherOp, Result);
4140   }
4141   return SDValue();
4142 }
4143
4144 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4145 static SDValue PerformADDCombine(SDNode *N,
4146                                  TargetLowering::DAGCombinerInfo &DCI) {
4147   // added by evan in r37685 with no testcase.
4148   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4149
4150   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4151   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4152     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4153     if (Result.getNode()) return Result;
4154   }
4155   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4156     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4157     if (Result.getNode()) return Result;
4158   }
4159
4160   return SDValue();
4161 }
4162
4163 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4164 static SDValue PerformSUBCombine(SDNode *N,
4165                                  TargetLowering::DAGCombinerInfo &DCI) {
4166   // added by evan in r37685 with no testcase.
4167   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4168
4169   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4170   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4171     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4172     if (Result.getNode()) return Result;
4173   }
4174
4175   return SDValue();
4176 }
4177
4178 static SDValue PerformMULCombine(SDNode *N,
4179                                  TargetLowering::DAGCombinerInfo &DCI,
4180                                  const ARMSubtarget *Subtarget) {
4181   SelectionDAG &DAG = DCI.DAG;
4182
4183   if (Subtarget->isThumb1Only())
4184     return SDValue();
4185
4186   if (DAG.getMachineFunction().
4187       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4188     return SDValue();
4189
4190   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4191     return SDValue();
4192
4193   EVT VT = N->getValueType(0);
4194   if (VT != MVT::i32)
4195     return SDValue();
4196
4197   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4198   if (!C)
4199     return SDValue();
4200
4201   uint64_t MulAmt = C->getZExtValue();
4202   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4203   ShiftAmt = ShiftAmt & (32 - 1);
4204   SDValue V = N->getOperand(0);
4205   DebugLoc DL = N->getDebugLoc();
4206
4207   SDValue Res;
4208   MulAmt >>= ShiftAmt;
4209   if (isPowerOf2_32(MulAmt - 1)) {
4210     // (mul x, 2^N + 1) => (add (shl x, N), x)
4211     Res = DAG.getNode(ISD::ADD, DL, VT,
4212                       V, DAG.getNode(ISD::SHL, DL, VT,
4213                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4214                                                         MVT::i32)));
4215   } else if (isPowerOf2_32(MulAmt + 1)) {
4216     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4217     Res = DAG.getNode(ISD::SUB, DL, VT,
4218                       DAG.getNode(ISD::SHL, DL, VT,
4219                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4220                                                      MVT::i32)),
4221                                                      V);
4222   } else
4223     return SDValue();
4224
4225   if (ShiftAmt != 0)
4226     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4227                       DAG.getConstant(ShiftAmt, MVT::i32));
4228
4229   // Do not add new nodes to DAG combiner worklist.
4230   DCI.CombineTo(N, Res, false);
4231   return SDValue();
4232 }
4233
4234 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4235 /// ARMISD::VMOVRRD.
4236 static SDValue PerformVMOVRRDCombine(SDNode *N,
4237                                    TargetLowering::DAGCombinerInfo &DCI) {
4238   // fmrrd(fmdrr x, y) -> x,y
4239   SDValue InDouble = N->getOperand(0);
4240   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4241     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4242   return SDValue();
4243 }
4244
4245 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4246 /// ARMISD::VDUPLANE.
4247 static SDValue PerformVDUPLANECombine(SDNode *N,
4248                                       TargetLowering::DAGCombinerInfo &DCI) {
4249   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4250   // redundant.
4251   SDValue Op = N->getOperand(0);
4252   EVT VT = N->getValueType(0);
4253
4254   // Ignore bit_converts.
4255   while (Op.getOpcode() == ISD::BIT_CONVERT)
4256     Op = Op.getOperand(0);
4257   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4258     return SDValue();
4259
4260   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4261   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4262   // The canonical VMOV for a zero vector uses a 32-bit element size.
4263   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4264   unsigned EltBits;
4265   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4266     EltSize = 8;
4267   if (EltSize > VT.getVectorElementType().getSizeInBits())
4268     return SDValue();
4269
4270   SDValue Res = DCI.DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4271   return DCI.CombineTo(N, Res, false);
4272 }
4273
4274 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4275 /// operand of a vector shift operation, where all the elements of the
4276 /// build_vector must have the same constant integer value.
4277 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4278   // Ignore bit_converts.
4279   while (Op.getOpcode() == ISD::BIT_CONVERT)
4280     Op = Op.getOperand(0);
4281   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4282   APInt SplatBits, SplatUndef;
4283   unsigned SplatBitSize;
4284   bool HasAnyUndefs;
4285   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4286                                       HasAnyUndefs, ElementBits) ||
4287       SplatBitSize > ElementBits)
4288     return false;
4289   Cnt = SplatBits.getSExtValue();
4290   return true;
4291 }
4292
4293 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4294 /// operand of a vector shift left operation.  That value must be in the range:
4295 ///   0 <= Value < ElementBits for a left shift; or
4296 ///   0 <= Value <= ElementBits for a long left shift.
4297 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4298   assert(VT.isVector() && "vector shift count is not a vector type");
4299   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4300   if (! getVShiftImm(Op, ElementBits, Cnt))
4301     return false;
4302   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4303 }
4304
4305 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4306 /// operand of a vector shift right operation.  For a shift opcode, the value
4307 /// is positive, but for an intrinsic the value count must be negative. The
4308 /// absolute value must be in the range:
4309 ///   1 <= |Value| <= ElementBits for a right shift; or
4310 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4311 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4312                          int64_t &Cnt) {
4313   assert(VT.isVector() && "vector shift count is not a vector type");
4314   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4315   if (! getVShiftImm(Op, ElementBits, Cnt))
4316     return false;
4317   if (isIntrinsic)
4318     Cnt = -Cnt;
4319   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4320 }
4321
4322 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4323 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4324   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4325   switch (IntNo) {
4326   default:
4327     // Don't do anything for most intrinsics.
4328     break;
4329
4330   // Vector shifts: check for immediate versions and lower them.
4331   // Note: This is done during DAG combining instead of DAG legalizing because
4332   // the build_vectors for 64-bit vector element shift counts are generally
4333   // not legal, and it is hard to see their values after they get legalized to
4334   // loads from a constant pool.
4335   case Intrinsic::arm_neon_vshifts:
4336   case Intrinsic::arm_neon_vshiftu:
4337   case Intrinsic::arm_neon_vshiftls:
4338   case Intrinsic::arm_neon_vshiftlu:
4339   case Intrinsic::arm_neon_vshiftn:
4340   case Intrinsic::arm_neon_vrshifts:
4341   case Intrinsic::arm_neon_vrshiftu:
4342   case Intrinsic::arm_neon_vrshiftn:
4343   case Intrinsic::arm_neon_vqshifts:
4344   case Intrinsic::arm_neon_vqshiftu:
4345   case Intrinsic::arm_neon_vqshiftsu:
4346   case Intrinsic::arm_neon_vqshiftns:
4347   case Intrinsic::arm_neon_vqshiftnu:
4348   case Intrinsic::arm_neon_vqshiftnsu:
4349   case Intrinsic::arm_neon_vqrshiftns:
4350   case Intrinsic::arm_neon_vqrshiftnu:
4351   case Intrinsic::arm_neon_vqrshiftnsu: {
4352     EVT VT = N->getOperand(1).getValueType();
4353     int64_t Cnt;
4354     unsigned VShiftOpc = 0;
4355
4356     switch (IntNo) {
4357     case Intrinsic::arm_neon_vshifts:
4358     case Intrinsic::arm_neon_vshiftu:
4359       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4360         VShiftOpc = ARMISD::VSHL;
4361         break;
4362       }
4363       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4364         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4365                      ARMISD::VSHRs : ARMISD::VSHRu);
4366         break;
4367       }
4368       return SDValue();
4369
4370     case Intrinsic::arm_neon_vshiftls:
4371     case Intrinsic::arm_neon_vshiftlu:
4372       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4373         break;
4374       llvm_unreachable("invalid shift count for vshll intrinsic");
4375
4376     case Intrinsic::arm_neon_vrshifts:
4377     case Intrinsic::arm_neon_vrshiftu:
4378       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4379         break;
4380       return SDValue();
4381
4382     case Intrinsic::arm_neon_vqshifts:
4383     case Intrinsic::arm_neon_vqshiftu:
4384       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4385         break;
4386       return SDValue();
4387
4388     case Intrinsic::arm_neon_vqshiftsu:
4389       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4390         break;
4391       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4392
4393     case Intrinsic::arm_neon_vshiftn:
4394     case Intrinsic::arm_neon_vrshiftn:
4395     case Intrinsic::arm_neon_vqshiftns:
4396     case Intrinsic::arm_neon_vqshiftnu:
4397     case Intrinsic::arm_neon_vqshiftnsu:
4398     case Intrinsic::arm_neon_vqrshiftns:
4399     case Intrinsic::arm_neon_vqrshiftnu:
4400     case Intrinsic::arm_neon_vqrshiftnsu:
4401       // Narrowing shifts require an immediate right shift.
4402       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4403         break;
4404       llvm_unreachable("invalid shift count for narrowing vector shift "
4405                        "intrinsic");
4406
4407     default:
4408       llvm_unreachable("unhandled vector shift");
4409     }
4410
4411     switch (IntNo) {
4412     case Intrinsic::arm_neon_vshifts:
4413     case Intrinsic::arm_neon_vshiftu:
4414       // Opcode already set above.
4415       break;
4416     case Intrinsic::arm_neon_vshiftls:
4417     case Intrinsic::arm_neon_vshiftlu:
4418       if (Cnt == VT.getVectorElementType().getSizeInBits())
4419         VShiftOpc = ARMISD::VSHLLi;
4420       else
4421         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4422                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4423       break;
4424     case Intrinsic::arm_neon_vshiftn:
4425       VShiftOpc = ARMISD::VSHRN; break;
4426     case Intrinsic::arm_neon_vrshifts:
4427       VShiftOpc = ARMISD::VRSHRs; break;
4428     case Intrinsic::arm_neon_vrshiftu:
4429       VShiftOpc = ARMISD::VRSHRu; break;
4430     case Intrinsic::arm_neon_vrshiftn:
4431       VShiftOpc = ARMISD::VRSHRN; break;
4432     case Intrinsic::arm_neon_vqshifts:
4433       VShiftOpc = ARMISD::VQSHLs; break;
4434     case Intrinsic::arm_neon_vqshiftu:
4435       VShiftOpc = ARMISD::VQSHLu; break;
4436     case Intrinsic::arm_neon_vqshiftsu:
4437       VShiftOpc = ARMISD::VQSHLsu; break;
4438     case Intrinsic::arm_neon_vqshiftns:
4439       VShiftOpc = ARMISD::VQSHRNs; break;
4440     case Intrinsic::arm_neon_vqshiftnu:
4441       VShiftOpc = ARMISD::VQSHRNu; break;
4442     case Intrinsic::arm_neon_vqshiftnsu:
4443       VShiftOpc = ARMISD::VQSHRNsu; break;
4444     case Intrinsic::arm_neon_vqrshiftns:
4445       VShiftOpc = ARMISD::VQRSHRNs; break;
4446     case Intrinsic::arm_neon_vqrshiftnu:
4447       VShiftOpc = ARMISD::VQRSHRNu; break;
4448     case Intrinsic::arm_neon_vqrshiftnsu:
4449       VShiftOpc = ARMISD::VQRSHRNsu; break;
4450     }
4451
4452     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4453                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4454   }
4455
4456   case Intrinsic::arm_neon_vshiftins: {
4457     EVT VT = N->getOperand(1).getValueType();
4458     int64_t Cnt;
4459     unsigned VShiftOpc = 0;
4460
4461     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4462       VShiftOpc = ARMISD::VSLI;
4463     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4464       VShiftOpc = ARMISD::VSRI;
4465     else {
4466       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4467     }
4468
4469     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4470                        N->getOperand(1), N->getOperand(2),
4471                        DAG.getConstant(Cnt, MVT::i32));
4472   }
4473
4474   case Intrinsic::arm_neon_vqrshifts:
4475   case Intrinsic::arm_neon_vqrshiftu:
4476     // No immediate versions of these to check for.
4477     break;
4478   }
4479
4480   return SDValue();
4481 }
4482
4483 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4484 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4485 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4486 /// vector element shift counts are generally not legal, and it is hard to see
4487 /// their values after they get legalized to loads from a constant pool.
4488 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4489                                    const ARMSubtarget *ST) {
4490   EVT VT = N->getValueType(0);
4491
4492   // Nothing to be done for scalar shifts.
4493   if (! VT.isVector())
4494     return SDValue();
4495
4496   assert(ST->hasNEON() && "unexpected vector shift");
4497   int64_t Cnt;
4498
4499   switch (N->getOpcode()) {
4500   default: llvm_unreachable("unexpected shift opcode");
4501
4502   case ISD::SHL:
4503     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4504       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4505                          DAG.getConstant(Cnt, MVT::i32));
4506     break;
4507
4508   case ISD::SRA:
4509   case ISD::SRL:
4510     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4511       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4512                             ARMISD::VSHRs : ARMISD::VSHRu);
4513       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4514                          DAG.getConstant(Cnt, MVT::i32));
4515     }
4516   }
4517   return SDValue();
4518 }
4519
4520 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4521 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4522 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4523                                     const ARMSubtarget *ST) {
4524   SDValue N0 = N->getOperand(0);
4525
4526   // Check for sign- and zero-extensions of vector extract operations of 8-
4527   // and 16-bit vector elements.  NEON supports these directly.  They are
4528   // handled during DAG combining because type legalization will promote them
4529   // to 32-bit types and it is messy to recognize the operations after that.
4530   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4531     SDValue Vec = N0.getOperand(0);
4532     SDValue Lane = N0.getOperand(1);
4533     EVT VT = N->getValueType(0);
4534     EVT EltVT = N0.getValueType();
4535     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4536
4537     if (VT == MVT::i32 &&
4538         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4539         TLI.isTypeLegal(Vec.getValueType())) {
4540
4541       unsigned Opc = 0;
4542       switch (N->getOpcode()) {
4543       default: llvm_unreachable("unexpected opcode");
4544       case ISD::SIGN_EXTEND:
4545         Opc = ARMISD::VGETLANEs;
4546         break;
4547       case ISD::ZERO_EXTEND:
4548       case ISD::ANY_EXTEND:
4549         Opc = ARMISD::VGETLANEu;
4550         break;
4551       }
4552       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4553     }
4554   }
4555
4556   return SDValue();
4557 }
4558
4559 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4560 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4561 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4562                                        const ARMSubtarget *ST) {
4563   // If the target supports NEON, try to use vmax/vmin instructions for f32
4564   // selects like "x < y ? x : y".  Unless the FiniteOnlyFPMath option is set,
4565   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4566   // a NaN; only do the transformation when it matches that behavior.
4567
4568   // For now only do this when using NEON for FP operations; if using VFP, it
4569   // is not obvious that the benefit outweighs the cost of switching to the
4570   // NEON pipeline.
4571   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4572       N->getValueType(0) != MVT::f32)
4573     return SDValue();
4574
4575   SDValue CondLHS = N->getOperand(0);
4576   SDValue CondRHS = N->getOperand(1);
4577   SDValue LHS = N->getOperand(2);
4578   SDValue RHS = N->getOperand(3);
4579   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4580
4581   unsigned Opcode = 0;
4582   bool IsReversed;
4583   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4584     IsReversed = false; // x CC y ? x : y
4585   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4586     IsReversed = true ; // x CC y ? y : x
4587   } else {
4588     return SDValue();
4589   }
4590
4591   bool IsUnordered;
4592   switch (CC) {
4593   default: break;
4594   case ISD::SETOLT:
4595   case ISD::SETOLE:
4596   case ISD::SETLT:
4597   case ISD::SETLE:
4598   case ISD::SETULT:
4599   case ISD::SETULE:
4600     // If LHS is NaN, an ordered comparison will be false and the result will
4601     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4602     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4603     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4604     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4605       break;
4606     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4607     // will return -0, so vmin can only be used for unsafe math or if one of
4608     // the operands is known to be nonzero.
4609     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4610         !UnsafeFPMath &&
4611         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4612       break;
4613     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4614     break;
4615
4616   case ISD::SETOGT:
4617   case ISD::SETOGE:
4618   case ISD::SETGT:
4619   case ISD::SETGE:
4620   case ISD::SETUGT:
4621   case ISD::SETUGE:
4622     // If LHS is NaN, an ordered comparison will be false and the result will
4623     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4624     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4625     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4626     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4627       break;
4628     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4629     // will return +0, so vmax can only be used for unsafe math or if one of
4630     // the operands is known to be nonzero.
4631     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4632         !UnsafeFPMath &&
4633         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4634       break;
4635     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4636     break;
4637   }
4638
4639   if (!Opcode)
4640     return SDValue();
4641   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4642 }
4643
4644 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4645                                              DAGCombinerInfo &DCI) const {
4646   switch (N->getOpcode()) {
4647   default: break;
4648   case ISD::ADD:        return PerformADDCombine(N, DCI);
4649   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4650   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4651   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4652   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
4653   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4654   case ISD::SHL:
4655   case ISD::SRA:
4656   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4657   case ISD::SIGN_EXTEND:
4658   case ISD::ZERO_EXTEND:
4659   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4660   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4661   }
4662   return SDValue();
4663 }
4664
4665 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4666   if (!Subtarget->hasV6Ops())
4667     // Pre-v6 does not support unaligned mem access.
4668     return false;
4669
4670   // v6+ may or may not support unaligned mem access depending on the system
4671   // configuration.
4672   // FIXME: This is pretty conservative. Should we provide cmdline option to
4673   // control the behaviour?
4674   if (!Subtarget->isTargetDarwin())
4675     return false;
4676
4677   switch (VT.getSimpleVT().SimpleTy) {
4678   default:
4679     return false;
4680   case MVT::i8:
4681   case MVT::i16:
4682   case MVT::i32:
4683     return true;
4684   // FIXME: VLD1 etc with standard alignment is legal.
4685   }
4686 }
4687
4688 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4689   if (V < 0)
4690     return false;
4691
4692   unsigned Scale = 1;
4693   switch (VT.getSimpleVT().SimpleTy) {
4694   default: return false;
4695   case MVT::i1:
4696   case MVT::i8:
4697     // Scale == 1;
4698     break;
4699   case MVT::i16:
4700     // Scale == 2;
4701     Scale = 2;
4702     break;
4703   case MVT::i32:
4704     // Scale == 4;
4705     Scale = 4;
4706     break;
4707   }
4708
4709   if ((V & (Scale - 1)) != 0)
4710     return false;
4711   V /= Scale;
4712   return V == (V & ((1LL << 5) - 1));
4713 }
4714
4715 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4716                                       const ARMSubtarget *Subtarget) {
4717   bool isNeg = false;
4718   if (V < 0) {
4719     isNeg = true;
4720     V = - V;
4721   }
4722
4723   switch (VT.getSimpleVT().SimpleTy) {
4724   default: return false;
4725   case MVT::i1:
4726   case MVT::i8:
4727   case MVT::i16:
4728   case MVT::i32:
4729     // + imm12 or - imm8
4730     if (isNeg)
4731       return V == (V & ((1LL << 8) - 1));
4732     return V == (V & ((1LL << 12) - 1));
4733   case MVT::f32:
4734   case MVT::f64:
4735     // Same as ARM mode. FIXME: NEON?
4736     if (!Subtarget->hasVFP2())
4737       return false;
4738     if ((V & 3) != 0)
4739       return false;
4740     V >>= 2;
4741     return V == (V & ((1LL << 8) - 1));
4742   }
4743 }
4744
4745 /// isLegalAddressImmediate - Return true if the integer value can be used
4746 /// as the offset of the target addressing mode for load / store of the
4747 /// given type.
4748 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4749                                     const ARMSubtarget *Subtarget) {
4750   if (V == 0)
4751     return true;
4752
4753   if (!VT.isSimple())
4754     return false;
4755
4756   if (Subtarget->isThumb1Only())
4757     return isLegalT1AddressImmediate(V, VT);
4758   else if (Subtarget->isThumb2())
4759     return isLegalT2AddressImmediate(V, VT, Subtarget);
4760
4761   // ARM mode.
4762   if (V < 0)
4763     V = - V;
4764   switch (VT.getSimpleVT().SimpleTy) {
4765   default: return false;
4766   case MVT::i1:
4767   case MVT::i8:
4768   case MVT::i32:
4769     // +- imm12
4770     return V == (V & ((1LL << 12) - 1));
4771   case MVT::i16:
4772     // +- imm8
4773     return V == (V & ((1LL << 8) - 1));
4774   case MVT::f32:
4775   case MVT::f64:
4776     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4777       return false;
4778     if ((V & 3) != 0)
4779       return false;
4780     V >>= 2;
4781     return V == (V & ((1LL << 8) - 1));
4782   }
4783 }
4784
4785 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4786                                                       EVT VT) const {
4787   int Scale = AM.Scale;
4788   if (Scale < 0)
4789     return false;
4790
4791   switch (VT.getSimpleVT().SimpleTy) {
4792   default: return false;
4793   case MVT::i1:
4794   case MVT::i8:
4795   case MVT::i16:
4796   case MVT::i32:
4797     if (Scale == 1)
4798       return true;
4799     // r + r << imm
4800     Scale = Scale & ~1;
4801     return Scale == 2 || Scale == 4 || Scale == 8;
4802   case MVT::i64:
4803     // r + r
4804     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4805       return true;
4806     return false;
4807   case MVT::isVoid:
4808     // Note, we allow "void" uses (basically, uses that aren't loads or
4809     // stores), because arm allows folding a scale into many arithmetic
4810     // operations.  This should be made more precise and revisited later.
4811
4812     // Allow r << imm, but the imm has to be a multiple of two.
4813     if (Scale & 1) return false;
4814     return isPowerOf2_32(Scale);
4815   }
4816 }
4817
4818 /// isLegalAddressingMode - Return true if the addressing mode represented
4819 /// by AM is legal for this target, for a load/store of the specified type.
4820 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4821                                               const Type *Ty) const {
4822   EVT VT = getValueType(Ty, true);
4823   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4824     return false;
4825
4826   // Can never fold addr of global into load/store.
4827   if (AM.BaseGV)
4828     return false;
4829
4830   switch (AM.Scale) {
4831   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4832     break;
4833   case 1:
4834     if (Subtarget->isThumb1Only())
4835       return false;
4836     // FALL THROUGH.
4837   default:
4838     // ARM doesn't support any R+R*scale+imm addr modes.
4839     if (AM.BaseOffs)
4840       return false;
4841
4842     if (!VT.isSimple())
4843       return false;
4844
4845     if (Subtarget->isThumb2())
4846       return isLegalT2ScaledAddressingMode(AM, VT);
4847
4848     int Scale = AM.Scale;
4849     switch (VT.getSimpleVT().SimpleTy) {
4850     default: return false;
4851     case MVT::i1:
4852     case MVT::i8:
4853     case MVT::i32:
4854       if (Scale < 0) Scale = -Scale;
4855       if (Scale == 1)
4856         return true;
4857       // r + r << imm
4858       return isPowerOf2_32(Scale & ~1);
4859     case MVT::i16:
4860     case MVT::i64:
4861       // r + r
4862       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4863         return true;
4864       return false;
4865
4866     case MVT::isVoid:
4867       // Note, we allow "void" uses (basically, uses that aren't loads or
4868       // stores), because arm allows folding a scale into many arithmetic
4869       // operations.  This should be made more precise and revisited later.
4870
4871       // Allow r << imm, but the imm has to be a multiple of two.
4872       if (Scale & 1) return false;
4873       return isPowerOf2_32(Scale);
4874     }
4875     break;
4876   }
4877   return true;
4878 }
4879
4880 /// isLegalICmpImmediate - Return true if the specified immediate is legal
4881 /// icmp immediate, that is the target has icmp instructions which can compare
4882 /// a register against the immediate without having to materialize the
4883 /// immediate into a register.
4884 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
4885   if (!Subtarget->isThumb())
4886     return ARM_AM::getSOImmVal(Imm) != -1;
4887   if (Subtarget->isThumb2())
4888     return ARM_AM::getT2SOImmVal(Imm) != -1;
4889   return Imm >= 0 && Imm <= 255;
4890 }
4891
4892 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
4893                                       bool isSEXTLoad, SDValue &Base,
4894                                       SDValue &Offset, bool &isInc,
4895                                       SelectionDAG &DAG) {
4896   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4897     return false;
4898
4899   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
4900     // AddressingMode 3
4901     Base = Ptr->getOperand(0);
4902     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4903       int RHSC = (int)RHS->getZExtValue();
4904       if (RHSC < 0 && RHSC > -256) {
4905         assert(Ptr->getOpcode() == ISD::ADD);
4906         isInc = false;
4907         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4908         return true;
4909       }
4910     }
4911     isInc = (Ptr->getOpcode() == ISD::ADD);
4912     Offset = Ptr->getOperand(1);
4913     return true;
4914   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
4915     // AddressingMode 2
4916     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4917       int RHSC = (int)RHS->getZExtValue();
4918       if (RHSC < 0 && RHSC > -0x1000) {
4919         assert(Ptr->getOpcode() == ISD::ADD);
4920         isInc = false;
4921         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4922         Base = Ptr->getOperand(0);
4923         return true;
4924       }
4925     }
4926
4927     if (Ptr->getOpcode() == ISD::ADD) {
4928       isInc = true;
4929       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
4930       if (ShOpcVal != ARM_AM::no_shift) {
4931         Base = Ptr->getOperand(1);
4932         Offset = Ptr->getOperand(0);
4933       } else {
4934         Base = Ptr->getOperand(0);
4935         Offset = Ptr->getOperand(1);
4936       }
4937       return true;
4938     }
4939
4940     isInc = (Ptr->getOpcode() == ISD::ADD);
4941     Base = Ptr->getOperand(0);
4942     Offset = Ptr->getOperand(1);
4943     return true;
4944   }
4945
4946   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
4947   return false;
4948 }
4949
4950 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
4951                                      bool isSEXTLoad, SDValue &Base,
4952                                      SDValue &Offset, bool &isInc,
4953                                      SelectionDAG &DAG) {
4954   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4955     return false;
4956
4957   Base = Ptr->getOperand(0);
4958   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4959     int RHSC = (int)RHS->getZExtValue();
4960     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
4961       assert(Ptr->getOpcode() == ISD::ADD);
4962       isInc = false;
4963       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4964       return true;
4965     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
4966       isInc = Ptr->getOpcode() == ISD::ADD;
4967       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
4968       return true;
4969     }
4970   }
4971
4972   return false;
4973 }
4974
4975 /// getPreIndexedAddressParts - returns true by value, base pointer and
4976 /// offset pointer and addressing mode by reference if the node's address
4977 /// can be legally represented as pre-indexed load / store address.
4978 bool
4979 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
4980                                              SDValue &Offset,
4981                                              ISD::MemIndexedMode &AM,
4982                                              SelectionDAG &DAG) const {
4983   if (Subtarget->isThumb1Only())
4984     return false;
4985
4986   EVT VT;
4987   SDValue Ptr;
4988   bool isSEXTLoad = false;
4989   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4990     Ptr = LD->getBasePtr();
4991     VT  = LD->getMemoryVT();
4992     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
4993   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4994     Ptr = ST->getBasePtr();
4995     VT  = ST->getMemoryVT();
4996   } else
4997     return false;
4998
4999   bool isInc;
5000   bool isLegal = false;
5001   if (Subtarget->isThumb2())
5002     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5003                                        Offset, isInc, DAG);
5004   else
5005     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5006                                         Offset, isInc, DAG);
5007   if (!isLegal)
5008     return false;
5009
5010   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5011   return true;
5012 }
5013
5014 /// getPostIndexedAddressParts - returns true by value, base pointer and
5015 /// offset pointer and addressing mode by reference if this node can be
5016 /// combined with a load / store to form a post-indexed load / store.
5017 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5018                                                    SDValue &Base,
5019                                                    SDValue &Offset,
5020                                                    ISD::MemIndexedMode &AM,
5021                                                    SelectionDAG &DAG) const {
5022   if (Subtarget->isThumb1Only())
5023     return false;
5024
5025   EVT VT;
5026   SDValue Ptr;
5027   bool isSEXTLoad = false;
5028   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5029     VT  = LD->getMemoryVT();
5030     Ptr = LD->getBasePtr();
5031     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5032   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5033     VT  = ST->getMemoryVT();
5034     Ptr = ST->getBasePtr();
5035   } else
5036     return false;
5037
5038   bool isInc;
5039   bool isLegal = false;
5040   if (Subtarget->isThumb2())
5041     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5042                                        isInc, DAG);
5043   else
5044     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5045                                         isInc, DAG);
5046   if (!isLegal)
5047     return false;
5048
5049   if (Ptr != Base) {
5050     // Swap base ptr and offset to catch more post-index load / store when
5051     // it's legal. In Thumb2 mode, offset must be an immediate.
5052     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5053         !Subtarget->isThumb2())
5054       std::swap(Base, Offset);
5055
5056     // Post-indexed load / store update the base pointer.
5057     if (Ptr != Base)
5058       return false;
5059   }
5060
5061   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5062   return true;
5063 }
5064
5065 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5066                                                        const APInt &Mask,
5067                                                        APInt &KnownZero,
5068                                                        APInt &KnownOne,
5069                                                        const SelectionDAG &DAG,
5070                                                        unsigned Depth) const {
5071   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5072   switch (Op.getOpcode()) {
5073   default: break;
5074   case ARMISD::CMOV: {
5075     // Bits are known zero/one if known on the LHS and RHS.
5076     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5077     if (KnownZero == 0 && KnownOne == 0) return;
5078
5079     APInt KnownZeroRHS, KnownOneRHS;
5080     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5081                           KnownZeroRHS, KnownOneRHS, Depth+1);
5082     KnownZero &= KnownZeroRHS;
5083     KnownOne  &= KnownOneRHS;
5084     return;
5085   }
5086   }
5087 }
5088
5089 //===----------------------------------------------------------------------===//
5090 //                           ARM Inline Assembly Support
5091 //===----------------------------------------------------------------------===//
5092
5093 /// getConstraintType - Given a constraint letter, return the type of
5094 /// constraint it is for this target.
5095 ARMTargetLowering::ConstraintType
5096 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5097   if (Constraint.size() == 1) {
5098     switch (Constraint[0]) {
5099     default:  break;
5100     case 'l': return C_RegisterClass;
5101     case 'w': return C_RegisterClass;
5102     }
5103   }
5104   return TargetLowering::getConstraintType(Constraint);
5105 }
5106
5107 std::pair<unsigned, const TargetRegisterClass*>
5108 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5109                                                 EVT VT) const {
5110   if (Constraint.size() == 1) {
5111     // GCC ARM Constraint Letters
5112     switch (Constraint[0]) {
5113     case 'l':
5114       if (Subtarget->isThumb())
5115         return std::make_pair(0U, ARM::tGPRRegisterClass);
5116       else
5117         return std::make_pair(0U, ARM::GPRRegisterClass);
5118     case 'r':
5119       return std::make_pair(0U, ARM::GPRRegisterClass);
5120     case 'w':
5121       if (VT == MVT::f32)
5122         return std::make_pair(0U, ARM::SPRRegisterClass);
5123       if (VT.getSizeInBits() == 64)
5124         return std::make_pair(0U, ARM::DPRRegisterClass);
5125       if (VT.getSizeInBits() == 128)
5126         return std::make_pair(0U, ARM::QPRRegisterClass);
5127       break;
5128     }
5129   }
5130   if (StringRef("{cc}").equals_lower(Constraint))
5131     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5132
5133   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5134 }
5135
5136 std::vector<unsigned> ARMTargetLowering::
5137 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5138                                   EVT VT) const {
5139   if (Constraint.size() != 1)
5140     return std::vector<unsigned>();
5141
5142   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5143   default: break;
5144   case 'l':
5145     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5146                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5147                                  0);
5148   case 'r':
5149     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5150                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5151                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5152                                  ARM::R12, ARM::LR, 0);
5153   case 'w':
5154     if (VT == MVT::f32)
5155       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5156                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5157                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5158                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5159                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5160                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5161                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5162                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5163     if (VT.getSizeInBits() == 64)
5164       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5165                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5166                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5167                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5168     if (VT.getSizeInBits() == 128)
5169       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5170                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5171       break;
5172   }
5173
5174   return std::vector<unsigned>();
5175 }
5176
5177 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5178 /// vector.  If it is invalid, don't add anything to Ops.
5179 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5180                                                      char Constraint,
5181                                                      std::vector<SDValue>&Ops,
5182                                                      SelectionDAG &DAG) const {
5183   SDValue Result(0, 0);
5184
5185   switch (Constraint) {
5186   default: break;
5187   case 'I': case 'J': case 'K': case 'L':
5188   case 'M': case 'N': case 'O':
5189     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5190     if (!C)
5191       return;
5192
5193     int64_t CVal64 = C->getSExtValue();
5194     int CVal = (int) CVal64;
5195     // None of these constraints allow values larger than 32 bits.  Check
5196     // that the value fits in an int.
5197     if (CVal != CVal64)
5198       return;
5199
5200     switch (Constraint) {
5201       case 'I':
5202         if (Subtarget->isThumb1Only()) {
5203           // This must be a constant between 0 and 255, for ADD
5204           // immediates.
5205           if (CVal >= 0 && CVal <= 255)
5206             break;
5207         } else if (Subtarget->isThumb2()) {
5208           // A constant that can be used as an immediate value in a
5209           // data-processing instruction.
5210           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5211             break;
5212         } else {
5213           // A constant that can be used as an immediate value in a
5214           // data-processing instruction.
5215           if (ARM_AM::getSOImmVal(CVal) != -1)
5216             break;
5217         }
5218         return;
5219
5220       case 'J':
5221         if (Subtarget->isThumb()) {  // FIXME thumb2
5222           // This must be a constant between -255 and -1, for negated ADD
5223           // immediates. This can be used in GCC with an "n" modifier that
5224           // prints the negated value, for use with SUB instructions. It is
5225           // not useful otherwise but is implemented for compatibility.
5226           if (CVal >= -255 && CVal <= -1)
5227             break;
5228         } else {
5229           // This must be a constant between -4095 and 4095. It is not clear
5230           // what this constraint is intended for. Implemented for
5231           // compatibility with GCC.
5232           if (CVal >= -4095 && CVal <= 4095)
5233             break;
5234         }
5235         return;
5236
5237       case 'K':
5238         if (Subtarget->isThumb1Only()) {
5239           // A 32-bit value where only one byte has a nonzero value. Exclude
5240           // zero to match GCC. This constraint is used by GCC internally for
5241           // constants that can be loaded with a move/shift combination.
5242           // It is not useful otherwise but is implemented for compatibility.
5243           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5244             break;
5245         } else if (Subtarget->isThumb2()) {
5246           // A constant whose bitwise inverse can be used as an immediate
5247           // value in a data-processing instruction. This can be used in GCC
5248           // with a "B" modifier that prints the inverted value, for use with
5249           // BIC and MVN instructions. It is not useful otherwise but is
5250           // implemented for compatibility.
5251           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5252             break;
5253         } else {
5254           // A constant whose bitwise inverse can be used as an immediate
5255           // value in a data-processing instruction. This can be used in GCC
5256           // with a "B" modifier that prints the inverted value, for use with
5257           // BIC and MVN instructions. It is not useful otherwise but is
5258           // implemented for compatibility.
5259           if (ARM_AM::getSOImmVal(~CVal) != -1)
5260             break;
5261         }
5262         return;
5263
5264       case 'L':
5265         if (Subtarget->isThumb1Only()) {
5266           // This must be a constant between -7 and 7,
5267           // for 3-operand ADD/SUB immediate instructions.
5268           if (CVal >= -7 && CVal < 7)
5269             break;
5270         } else if (Subtarget->isThumb2()) {
5271           // A constant whose negation can be used as an immediate value in a
5272           // data-processing instruction. This can be used in GCC with an "n"
5273           // modifier that prints the negated value, for use with SUB
5274           // instructions. It is not useful otherwise but is implemented for
5275           // compatibility.
5276           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5277             break;
5278         } else {
5279           // A constant whose negation can be used as an immediate value in a
5280           // data-processing instruction. This can be used in GCC with an "n"
5281           // modifier that prints the negated value, for use with SUB
5282           // instructions. It is not useful otherwise but is implemented for
5283           // compatibility.
5284           if (ARM_AM::getSOImmVal(-CVal) != -1)
5285             break;
5286         }
5287         return;
5288
5289       case 'M':
5290         if (Subtarget->isThumb()) { // FIXME thumb2
5291           // This must be a multiple of 4 between 0 and 1020, for
5292           // ADD sp + immediate.
5293           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5294             break;
5295         } else {
5296           // A power of two or a constant between 0 and 32.  This is used in
5297           // GCC for the shift amount on shifted register operands, but it is
5298           // useful in general for any shift amounts.
5299           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5300             break;
5301         }
5302         return;
5303
5304       case 'N':
5305         if (Subtarget->isThumb()) {  // FIXME thumb2
5306           // This must be a constant between 0 and 31, for shift amounts.
5307           if (CVal >= 0 && CVal <= 31)
5308             break;
5309         }
5310         return;
5311
5312       case 'O':
5313         if (Subtarget->isThumb()) {  // FIXME thumb2
5314           // This must be a multiple of 4 between -508 and 508, for
5315           // ADD/SUB sp = sp + immediate.
5316           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5317             break;
5318         }
5319         return;
5320     }
5321     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5322     break;
5323   }
5324
5325   if (Result.getNode()) {
5326     Ops.push_back(Result);
5327     return;
5328   }
5329   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5330 }
5331
5332 bool
5333 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5334   // The ARM target isn't yet aware of offsets.
5335   return false;
5336 }
5337
5338 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5339   APInt Imm = FPImm.bitcastToAPInt();
5340   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5341   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5342   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5343
5344   // We can handle 4 bits of mantissa.
5345   // mantissa = (16+UInt(e:f:g:h))/16.
5346   if (Mantissa & 0x7ffff)
5347     return -1;
5348   Mantissa >>= 19;
5349   if ((Mantissa & 0xf) != Mantissa)
5350     return -1;
5351
5352   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5353   if (Exp < -3 || Exp > 4)
5354     return -1;
5355   Exp = ((Exp+3) & 0x7) ^ 4;
5356
5357   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5358 }
5359
5360 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5361   APInt Imm = FPImm.bitcastToAPInt();
5362   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5363   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5364   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5365
5366   // We can handle 4 bits of mantissa.
5367   // mantissa = (16+UInt(e:f:g:h))/16.
5368   if (Mantissa & 0xffffffffffffLL)
5369     return -1;
5370   Mantissa >>= 48;
5371   if ((Mantissa & 0xf) != Mantissa)
5372     return -1;
5373
5374   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5375   if (Exp < -3 || Exp > 4)
5376     return -1;
5377   Exp = ((Exp+3) & 0x7) ^ 4;
5378
5379   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5380 }
5381
5382 /// isFPImmLegal - Returns true if the target can instruction select the
5383 /// specified FP immediate natively. If false, the legalizer will
5384 /// materialize the FP immediate as a load from a constant pool.
5385 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5386   if (!Subtarget->hasVFP3())
5387     return false;
5388   if (VT == MVT::f32)
5389     return ARM::getVFPf32Imm(Imm) != -1;
5390   if (VT == MVT::f64)
5391     return ARM::getVFPf64Imm(Imm) != -1;
5392   return false;
5393 }