lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMISelLowering.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMPerfectShuffle.h"
  23 #include "ARMRegisterInfo.h"
  24 #include "ARMSubtarget.h"
  25 #include "ARMTargetMachine.h"
  26 #include "ARMTargetObjectFile.h"
  27 #include "llvm/CallingConv.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/GlobalValue.h"
  31 #include "llvm/Instruction.h"
  32 #include "llvm/Instructions.h"
  33 #include "llvm/Intrinsics.h"
  34 #include "llvm/Type.h"
  35 #include "llvm/CodeGen/CallingConvLower.h"
  36 #include "llvm/CodeGen/MachineBasicBlock.h"
  37 #include "llvm/CodeGen/MachineFrameInfo.h"
  38 #include "llvm/CodeGen/MachineFunction.h"
  39 #include "llvm/CodeGen/MachineInstrBuilder.h"
  40 #include "llvm/CodeGen/MachineRegisterInfo.h"
  41 #include "llvm/CodeGen/PseudoSourceValue.h"
  42 #include "llvm/CodeGen/SelectionDAG.h"
  43 #include "llvm/MC/MCSectionMachO.h"
  44 #include "llvm/Target/TargetOptions.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/ADT/Statistic.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Support/raw_ostream.h"
  51 #include <sstream>
  52 using namespace llvm;
  53
  54 STATISTIC(NumTailCalls, "Number of tail calls");
  55
  56 // This option should go away when tail calls fully work.
  57 static cl::opt<bool>
  58 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  59   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  60   cl::init(false));
  61
  62 // This option should go away when Machine LICM is smart enough to hoist a
  63 // reg-to-reg VDUP.
  64 static cl::opt<bool>
  65 EnableARMVDUPsplat("arm-vdup-splat", cl::Hidden,
  66   cl::desc("Generate VDUP for integer constant splats (TEMPORARY OPTION)."),
  67   cl::init(false));
  68
  69 static cl::opt<bool>
  70 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  71   cl::desc("Generate calls via indirect call instructions"),
  72   cl::init(false));
  73
  74 static cl::opt<bool>
  75 ARMInterworking("arm-interworking", cl::Hidden,
  76   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  77   cl::init(true));
  78
  79 static cl::opt<bool>
  80 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  81   cl::desc("Enable code placement pass for ARM"),
  82   cl::init(false));
  83
  84 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  85                                        EVT PromotedBitwiseVT) {
  86   if (VT != PromotedLdStVT) {
  87     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  88     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  89                        PromotedLdStVT.getSimpleVT());
  90
  91     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  92     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  93                        PromotedLdStVT.getSimpleVT());
  94   }
  95
  96   EVT ElemTy = VT.getVectorElementType();
  97   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  98     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  99   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 100     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 101   if (ElemTy != MVT::i32) {
 102     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 103     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 104     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 105     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 106   }
 107   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 108   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 109   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 110   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 111   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 112   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 113   if (VT.isInteger()) {
 114     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 115     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 116     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 117     setLoadExtAction(ISD::SEXTLOAD, VT.getSimpleVT(), Expand);
 118     setLoadExtAction(ISD::ZEXTLOAD, VT.getSimpleVT(), Expand);
 119   }
 120   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 121
 122   // Promote all bit-wise operations.
 123   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 124     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 125     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 126                        PromotedBitwiseVT.getSimpleVT());
 127     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 128     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 129                        PromotedBitwiseVT.getSimpleVT());
 130     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 131     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 132                        PromotedBitwiseVT.getSimpleVT());
 133   }
 134
 135   // Neon does not support vector divide/remainder operations.
 136   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 137   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 138   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 139   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 140   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 141   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 142 }
 143
 144 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 145   addRegisterClass(VT, ARM::DPRRegisterClass);
 146   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 147 }
 148
 149 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 150   addRegisterClass(VT, ARM::QPRRegisterClass);
 151   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 152 }
 153
 154 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 155   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 156     return new TargetLoweringObjectFileMachO();
 157
 158   return new ARMElfTargetObjectFile();
 159 }
 160
 161 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 162     : TargetLowering(TM, createTLOF(TM)) {
 163   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 164   RegInfo = TM.getRegisterInfo();
 165   Itins = TM.getInstrItineraryData();
 166
 167   if (Subtarget->isTargetDarwin()) {
 168     // Uses VFP for Thumb libfuncs if available.
 169     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 170       // Single-precision floating-point arithmetic.
 171       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 172       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 173       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 174       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 175
 176       // Double-precision floating-point arithmetic.
 177       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 178       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 179       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 180       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 181
 182       // Single-precision comparisons.
 183       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 184       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 185       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 186       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 187       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 188       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 189       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 190       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 191
 192       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 193       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 194       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 195       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 196       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 199       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 200
 201       // Double-precision comparisons.
 202       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 203       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 204       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 205       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 206       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 207       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 208       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 209       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 210
 211       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 212       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 213       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 214       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 218       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 219
 220       // Floating-point to integer conversions.
 221       // i64 conversions are done via library routines even when generating VFP
 222       // instructions, so use the same ones.
 223       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 224       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 225       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 226       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 227
 228       // Conversions between floating types.
 229       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 230       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 231
 232       // Integer to floating-point conversions.
 233       // i64 conversions are done via library routines even when generating VFP
 234       // instructions, so use the same ones.
 235       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 236       // e.g., __floatunsidf vs. __floatunssidfvfp.
 237       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 238       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 239       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 240       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 241     }
 242   }
 243
 244   // These libcalls are not available in 32-bit.
 245   setLibcallName(RTLIB::SHL_I128, 0);
 246   setLibcallName(RTLIB::SRL_I128, 0);
 247   setLibcallName(RTLIB::SRA_I128, 0);
 248
 249   // Libcalls should use the AAPCS base standard ABI, even if hard float
 250   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 251   if (Subtarget->isAAPCS_ABI()) {
 252     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 253       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 254                             CallingConv::ARM_AAPCS);
 255     }
 256   }
 257
 258   if (Subtarget->isThumb1Only())
 259     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 260   else
 261     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 262   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 263     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 264     if (!Subtarget->isFPOnlySP())
 265       addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 266
 267     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 268   }
 269
 270   if (Subtarget->hasNEON()) {
 271     addDRTypeForNEON(MVT::v2f32);
 272     addDRTypeForNEON(MVT::v8i8);
 273     addDRTypeForNEON(MVT::v4i16);
 274     addDRTypeForNEON(MVT::v2i32);
 275     addDRTypeForNEON(MVT::v1i64);
 276
 277     addQRTypeForNEON(MVT::v4f32);
 278     addQRTypeForNEON(MVT::v2f64);
 279     addQRTypeForNEON(MVT::v16i8);
 280     addQRTypeForNEON(MVT::v8i16);
 281     addQRTypeForNEON(MVT::v4i32);
 282     addQRTypeForNEON(MVT::v2i64);
 283
 284     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 285     // neither Neon nor VFP support any arithmetic operations on it.
 286     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 287     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 288     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 289     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 290     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 291     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 292     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 294     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 296     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 309     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 310
 311     setTruncStoreAction(MVT::v2f64, MVT::v2f32, Expand);
 312
 313     // Neon does not support some operations on v1i64 and v2i64 types.
 314     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 315     // Custom handling for some quad-vector types to detect VMULL.
 316     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 317     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 318     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 319     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 320     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 321
 322     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 323     setTargetDAGCombine(ISD::SHL);
 324     setTargetDAGCombine(ISD::SRL);
 325     setTargetDAGCombine(ISD::SRA);
 326     setTargetDAGCombine(ISD::SIGN_EXTEND);
 327     setTargetDAGCombine(ISD::ZERO_EXTEND);
 328     setTargetDAGCombine(ISD::ANY_EXTEND);
 329     setTargetDAGCombine(ISD::SELECT_CC);
 330     setTargetDAGCombine(ISD::BUILD_VECTOR);
 331   }
 332
 333   computeRegisterProperties();
 334
 335   // ARM does not have f32 extending load.
 336   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 337
 338   // ARM does not have i1 sign extending load.
 339   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 340
 341   // ARM supports all 4 flavors of integer indexed load / store.
 342   if (!Subtarget->isThumb1Only()) {
 343     for (unsigned im = (unsigned)ISD::PRE_INC;
 344          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 345       setIndexedLoadAction(im,  MVT::i1,  Legal);
 346       setIndexedLoadAction(im,  MVT::i8,  Legal);
 347       setIndexedLoadAction(im,  MVT::i16, Legal);
 348       setIndexedLoadAction(im,  MVT::i32, Legal);
 349       setIndexedStoreAction(im, MVT::i1,  Legal);
 350       setIndexedStoreAction(im, MVT::i8,  Legal);
 351       setIndexedStoreAction(im, MVT::i16, Legal);
 352       setIndexedStoreAction(im, MVT::i32, Legal);
 353     }
 354   }
 355
 356   // i64 operation support.
 357   if (Subtarget->isThumb1Only()) {
 358     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 359     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 360     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 361     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 362     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 363   } else {
 364     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 365     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 366     if (!Subtarget->hasV6Ops())
 367       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 368   }
 369   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 370   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 371   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 372   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 373   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 374
 375   // ARM does not have ROTL.
 376   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 377   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 378   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 379   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 380     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 381
 382   // Only ARMv6 has BSWAP.
 383   if (!Subtarget->hasV6Ops())
 384     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 385
 386   // These are expanded into libcalls.
 387   if (!Subtarget->hasDivide()) {
 388     // v7M has a hardware divider
 389     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 390     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 391   }
 392   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 393   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 394   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 395   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 396
 397   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 398   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 399   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 400   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 401   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 402
 403   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 404
 405   // Use the default implementation.
 406   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 407   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 408   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 409   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 410   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 411   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 412   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 413   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 414   // doesn't yet know how to not do that for SjLj.
 415   setExceptionSelectorRegister(ARM::R0);
 416   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 417   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 418   // the default expansion.
 419   if (Subtarget->hasDataBarrier() ||
 420       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())) {
 421     // membarrier needs custom lowering; the rest are legal and handled
 422     // normally.
 423     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 424   } else {
 425     // Set them all for expansion, which will force libcalls.
 426     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 427     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 428     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 429     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 430     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 431     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 432     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 449     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 450     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 451     // Since the libcalls include locking, fold in the fences
 452     setShouldFoldAtomicFences(true);
 453   }
 454   // 64-bit versions are always libcalls (for now)
 455   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 456   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 457   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 458   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 459   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 460   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 461   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 462   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 463
 464   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 465   if (!Subtarget->hasV6Ops()) {
 466     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 467     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 468   }
 469   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 470
 471   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 472     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 473     // iff target supports vfp2.
 474     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 475     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 476   }
 477
 478   // We want to custom lower some of our intrinsics.
 479   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 480   if (Subtarget->isTargetDarwin()) {
 481     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 482     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 483   }
 484
 485   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 486   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 487   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 488   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 489   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 490   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 491   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 492   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 493   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 494
 495   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 496   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 497   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 498   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 499   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 500
 501   // We don't support sin/cos/fmod/copysign/pow
 502   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 503   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 504   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 505   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 506   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 507   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 508   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 509     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 510     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 511   }
 512   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 513   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 514
 515   // Various VFP goodness
 516   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 517     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 518     if (Subtarget->hasVFP2()) {
 519       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 520       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 521       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 522       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 523     }
 524     // Special handling for half-precision FP.
 525     if (!Subtarget->hasFP16()) {
 526       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 527       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 528     }
 529   }
 530
 531   // We have target-specific dag combine patterns for the following nodes:
 532   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 533   setTargetDAGCombine(ISD::ADD);
 534   setTargetDAGCombine(ISD::SUB);
 535   setTargetDAGCombine(ISD::MUL);
 536
 537   if (Subtarget->hasV6T2Ops())
 538     setTargetDAGCombine(ISD::OR);
 539
 540   setStackPointerRegisterToSaveRestore(ARM::SP);
 541
 542   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 543     setSchedulingPreference(Sched::RegPressure);
 544   else
 545     setSchedulingPreference(Sched::Hybrid);
 546
 547   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 548
 549   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 550   // are at least 4 bytes aligned.
 551   setMinStackArgumentAlignment(4);
 552
 553   if (EnableARMCodePlacement)
 554     benefitFromCodePlacementOpt = true;
 555 }
 556
 557 std::pair<const TargetRegisterClass*, uint8_t>
 558 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 559   const TargetRegisterClass *RRC = 0;
 560   uint8_t Cost = 1;
 561   switch (VT.getSimpleVT().SimpleTy) {
 562   default:
 563     return TargetLowering::findRepresentativeClass(VT);
 564   // Use DPR as representative register class for all floating point
 565   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 566   // the cost is 1 for both f32 and f64.
 567   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 568   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 569     RRC = ARM::DPRRegisterClass;
 570     break;
 571   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 572   case MVT::v4f32: case MVT::v2f64:
 573     RRC = ARM::DPRRegisterClass;
 574     Cost = 2;
 575     break;
 576   case MVT::v4i64:
 577     RRC = ARM::DPRRegisterClass;
 578     Cost = 4;
 579     break;
 580   case MVT::v8i64:
 581     RRC = ARM::DPRRegisterClass;
 582     Cost = 8;
 583     break;
 584   }
 585   return std::make_pair(RRC, Cost);
 586 }
 587
 588 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 589   switch (Opcode) {
 590   default: return 0;
 591   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 592   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 593   case ARMISD::CALL:          return "ARMISD::CALL";
 594   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 595   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 596   case ARMISD::tCALL:         return "ARMISD::tCALL";
 597   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 598   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 599   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 600   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 601   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 602   case ARMISD::AND:           return "ARMISD::AND";
 603   case ARMISD::CMP:           return "ARMISD::CMP";
 604   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 605   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 606   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 607   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 608   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 609   case ARMISD::CMOV:          return "ARMISD::CMOV";
 610   case ARMISD::CNEG:          return "ARMISD::CNEG";
 611
 612   case ARMISD::RBIT:          return "ARMISD::RBIT";
 613
 614   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 615   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 616   case ARMISD::SITOF:         return "ARMISD::SITOF";
 617   case ARMISD::UITOF:         return "ARMISD::UITOF";
 618
 619   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 620   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 621   case ARMISD::RRX:           return "ARMISD::RRX";
 622
 623   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
 624   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
 625
 626   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 627   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 628
 629   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 630
 631   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 632
 633   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 634
 635   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 636   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 637
 638   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 639   case ARMISD::VCGE:          return "ARMISD::VCGE";
 640   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 641   case ARMISD::VCGT:          return "ARMISD::VCGT";
 642   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 643   case ARMISD::VTST:          return "ARMISD::VTST";
 644
 645   case ARMISD::VSHL:          return "ARMISD::VSHL";
 646   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 647   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 648   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 649   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 650   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 651   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 652   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 653   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 654   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 655   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 656   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 657   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 658   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 659   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 660   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 661   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 662   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 663   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 664   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 665   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 666   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 667   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 668   case ARMISD::VDUP:          return "ARMISD::VDUP";
 669   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 670   case ARMISD::VEXT:          return "ARMISD::VEXT";
 671   case ARMISD::VREV64:        return "ARMISD::VREV64";
 672   case ARMISD::VREV32:        return "ARMISD::VREV32";
 673   case ARMISD::VREV16:        return "ARMISD::VREV16";
 674   case ARMISD::VZIP:          return "ARMISD::VZIP";
 675   case ARMISD::VUZP:          return "ARMISD::VUZP";
 676   case ARMISD::VTRN:          return "ARMISD::VTRN";
 677   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
 678   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
 679   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 680   case ARMISD::FMAX:          return "ARMISD::FMAX";
 681   case ARMISD::FMIN:          return "ARMISD::FMIN";
 682   case ARMISD::BFI:           return "ARMISD::BFI";
 683   }
 684 }
 685
 686 /// getRegClassFor - Return the register class that should be used for the
 687 /// specified value type.
 688 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 689   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 690   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 691   // load / store 4 to 8 consecutive D registers.
 692   if (Subtarget->hasNEON()) {
 693     if (VT == MVT::v4i64)
 694       return ARM::QQPRRegisterClass;
 695     else if (VT == MVT::v8i64)
 696       return ARM::QQQQPRRegisterClass;
 697   }
 698   return TargetLowering::getRegClassFor(VT);
 699 }
 700
 701 // Create a fast isel object.
 702 FastISel *
 703 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 704   return ARM::createFastISel(funcInfo);
 705 }
 706
 707 /// getFunctionAlignment - Return the Log2 alignment of this function.
 708 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 709   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 710 }
 711
 712 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 713 /// be used for loads / stores from the global.
 714 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 715   return (Subtarget->isThumb1Only() ? 127 : 4095);
 716 }
 717
 718 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 719   unsigned NumVals = N->getNumValues();
 720   if (!NumVals)
 721     return Sched::RegPressure;
 722
 723   for (unsigned i = 0; i != NumVals; ++i) {
 724     EVT VT = N->getValueType(i);
 725     if (VT.isFloatingPoint() || VT.isVector())
 726       return Sched::Latency;
 727   }
 728
 729   if (!N->isMachineOpcode())
 730     return Sched::RegPressure;
 731
 732   // Load are scheduled for latency even if there instruction itinerary
 733   // is not available.
 734   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 735   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 736   if (TID.mayLoad())
 737     return Sched::Latency;
 738
 739   if (!Itins->isEmpty() && Itins->getStageLatency(TID.getSchedClass()) > 2)
 740     return Sched::Latency;
 741   return Sched::RegPressure;
 742 }
 743
 744 unsigned
 745 ARMTargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
 746                                        MachineFunction &MF) const {
 747   switch (RC->getID()) {
 748   default:
 749     return 0;
 750   case ARM::tGPRRegClassID:
 751     return RegInfo->hasFP(MF) ? 4 : 5;
 752   case ARM::GPRRegClassID: {
 753     unsigned FP = RegInfo->hasFP(MF) ? 1 : 0;
 754     return 10 - FP - (Subtarget->isR9Reserved() ? 1 : 0);
 755   }
 756   case ARM::SPRRegClassID:  // Currently not used as 'rep' register class.
 757   case ARM::DPRRegClassID:
 758     return 32 - 10;
 759   }
 760 }
 761
 762 //===----------------------------------------------------------------------===//
 763 // Lowering Code
 764 //===----------------------------------------------------------------------===//
 765
 766 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 767 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 768   switch (CC) {
 769   default: llvm_unreachable("Unknown condition code!");
 770   case ISD::SETNE:  return ARMCC::NE;
 771   case ISD::SETEQ:  return ARMCC::EQ;
 772   case ISD::SETGT:  return ARMCC::GT;
 773   case ISD::SETGE:  return ARMCC::GE;
 774   case ISD::SETLT:  return ARMCC::LT;
 775   case ISD::SETLE:  return ARMCC::LE;
 776   case ISD::SETUGT: return ARMCC::HI;
 777   case ISD::SETUGE: return ARMCC::HS;
 778   case ISD::SETULT: return ARMCC::LO;
 779   case ISD::SETULE: return ARMCC::LS;
 780   }
 781 }
 782
 783 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 784 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 785                         ARMCC::CondCodes &CondCode2) {
 786   CondCode2 = ARMCC::AL;
 787   switch (CC) {
 788   default: llvm_unreachable("Unknown FP condition!");
 789   case ISD::SETEQ:
 790   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 791   case ISD::SETGT:
 792   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 793   case ISD::SETGE:
 794   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 795   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 796   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 797   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 798   case ISD::SETO:   CondCode = ARMCC::VC; break;
 799   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 800   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 801   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 802   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 803   case ISD::SETLT:
 804   case ISD::SETULT: CondCode = ARMCC::LT; break;
 805   case ISD::SETLE:
 806   case ISD::SETULE: CondCode = ARMCC::LE; break;
 807   case ISD::SETNE:
 808   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 809   }
 810 }
 811
 812 //===----------------------------------------------------------------------===//
 813 //                      Calling Convention Implementation
 814 //===----------------------------------------------------------------------===//
 815
 816 #include "ARMGenCallingConv.inc"
 817
 818 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 819 /// given CallingConvention value.
 820 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 821                                                  bool Return,
 822                                                  bool isVarArg) const {
 823   switch (CC) {
 824   default:
 825     llvm_unreachable("Unsupported calling convention");
 826   case CallingConv::C:
 827   case CallingConv::Fast:
 828     // Use target triple & subtarget features to do actual dispatch.
 829     if (Subtarget->isAAPCS_ABI()) {
 830       if (Subtarget->hasVFP2() &&
 831           FloatABIType == FloatABI::Hard && !isVarArg)
 832         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 833       else
 834         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 835     } else
 836         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 837   case CallingConv::ARM_AAPCS_VFP:
 838     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 839   case CallingConv::ARM_AAPCS:
 840     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 841   case CallingConv::ARM_APCS:
 842     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 843   }
 844 }
 845
 846 /// LowerCallResult - Lower the result values of a call into the
 847 /// appropriate copies out of appropriate physical registers.
 848 SDValue
 849 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 850                                    CallingConv::ID CallConv, bool isVarArg,
 851                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 852                                    DebugLoc dl, SelectionDAG &DAG,
 853                                    SmallVectorImpl<SDValue> &InVals) const {
 854
 855   // Assign locations to each value returned by this call.
 856   SmallVector<CCValAssign, 16> RVLocs;
 857   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 858                  RVLocs, *DAG.getContext());
 859   CCInfo.AnalyzeCallResult(Ins,
 860                            CCAssignFnForNode(CallConv, /* Return*/ true,
 861                                              isVarArg));
 862
 863   // Copy all of the result registers out of their specified physreg.
 864   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 865     CCValAssign VA = RVLocs[i];
 866
 867     SDValue Val;
 868     if (VA.needsCustom()) {
 869       // Handle f64 or half of a v2f64.
 870       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 871                                       InFlag);
 872       Chain = Lo.getValue(1);
 873       InFlag = Lo.getValue(2);
 874       VA = RVLocs[++i]; // skip ahead to next loc
 875       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 876                                       InFlag);
 877       Chain = Hi.getValue(1);
 878       InFlag = Hi.getValue(2);
 879       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 880
 881       if (VA.getLocVT() == MVT::v2f64) {
 882         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 883         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 884                           DAG.getConstant(0, MVT::i32));
 885
 886         VA = RVLocs[++i]; // skip ahead to next loc
 887         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 888         Chain = Lo.getValue(1);
 889         InFlag = Lo.getValue(2);
 890         VA = RVLocs[++i]; // skip ahead to next loc
 891         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 892         Chain = Hi.getValue(1);
 893         InFlag = Hi.getValue(2);
 894         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 895         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 896                           DAG.getConstant(1, MVT::i32));
 897       }
 898     } else {
 899       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 900                                InFlag);
 901       Chain = Val.getValue(1);
 902       InFlag = Val.getValue(2);
 903     }
 904
 905     switch (VA.getLocInfo()) {
 906     default: llvm_unreachable("Unknown loc info!");
 907     case CCValAssign::Full: break;
 908     case CCValAssign::BCvt:
 909       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 910       break;
 911     }
 912
 913     InVals.push_back(Val);
 914   }
 915
 916   return Chain;
 917 }
 918
 919 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 920 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 921 /// specified by the specific parameter attribute.  The copy will be passed as
 922 /// a byval function parameter.
 923 /// Sometimes what we are copying is the end of a larger object, the part that
 924 /// does not fit in registers.
 925 static SDValue
 926 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 927                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 928                           DebugLoc dl) {
 929   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 930   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 931                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 932                        MachinePointerInfo(0), MachinePointerInfo(0));
 933 }
 934
 935 /// LowerMemOpCallTo - Store the argument to the stack.
 936 SDValue
 937 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 938                                     SDValue StackPtr, SDValue Arg,
 939                                     DebugLoc dl, SelectionDAG &DAG,
 940                                     const CCValAssign &VA,
 941                                     ISD::ArgFlagsTy Flags) const {
 942   unsigned LocMemOffset = VA.getLocMemOffset();
 943   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 944   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 945   if (Flags.isByVal())
 946     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
 947
 948   return DAG.getStore(Chain, dl, Arg, PtrOff,
 949                       MachinePointerInfo::getStack(LocMemOffset),
 950                       false, false, 0);
 951 }
 952
 953 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 954                                          SDValue Chain, SDValue &Arg,
 955                                          RegsToPassVector &RegsToPass,
 956                                          CCValAssign &VA, CCValAssign &NextVA,
 957                                          SDValue &StackPtr,
 958                                          SmallVector<SDValue, 8> &MemOpChains,
 959                                          ISD::ArgFlagsTy Flags) const {
 960
 961   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
 962                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
 963   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
 964
 965   if (NextVA.isRegLoc())
 966     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
 967   else {
 968     assert(NextVA.isMemLoc());
 969     if (StackPtr.getNode() == 0)
 970       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 971
 972     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
 973                                            dl, DAG, NextVA,
 974                                            Flags));
 975   }
 976 }
 977
 978 /// LowerCall - Lowering a call into a callseq_start <-
 979 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 980 /// nodes.
 981 SDValue
 982 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 983                              CallingConv::ID CallConv, bool isVarArg,
 984                              bool &isTailCall,
 985                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 986                              const SmallVectorImpl<SDValue> &OutVals,
 987                              const SmallVectorImpl<ISD::InputArg> &Ins,
 988                              DebugLoc dl, SelectionDAG &DAG,
 989                              SmallVectorImpl<SDValue> &InVals) const {
 990   MachineFunction &MF = DAG.getMachineFunction();
 991   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
 992   bool IsSibCall = false;
 993   // Temporarily disable tail calls so things don't break.
 994   if (!EnableARMTailCalls)
 995     isTailCall = false;
 996   if (isTailCall) {
 997     // Check if it's really possible to do a tail call.
 998     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
 999                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1000                                                    Outs, OutVals, Ins, DAG);
1001     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1002     // detected sibcalls.
1003     if (isTailCall) {
1004       ++NumTailCalls;
1005       IsSibCall = true;
1006     }
1007   }
1008
1009   // Analyze operands of the call, assigning locations to each operand.
1010   SmallVector<CCValAssign, 16> ArgLocs;
1011   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1012                  *DAG.getContext());
1013   CCInfo.AnalyzeCallOperands(Outs,
1014                              CCAssignFnForNode(CallConv, /* Return*/ false,
1015                                                isVarArg));
1016
1017   // Get a count of how many bytes are to be pushed on the stack.
1018   unsigned NumBytes = CCInfo.getNextStackOffset();
1019
1020   // For tail calls, memory operands are available in our caller's stack.
1021   if (IsSibCall)
1022     NumBytes = 0;
1023
1024   // Adjust the stack pointer for the new arguments...
1025   // These operations are automatically eliminated by the prolog/epilog pass
1026   if (!IsSibCall)
1027     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1028
1029   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1030
1031   RegsToPassVector RegsToPass;
1032   SmallVector<SDValue, 8> MemOpChains;
1033
1034   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1035   // of tail call optimization, arguments are handled later.
1036   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1037        i != e;
1038        ++i, ++realArgIdx) {
1039     CCValAssign &VA = ArgLocs[i];
1040     SDValue Arg = OutVals[realArgIdx];
1041     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1042
1043     // Promote the value if needed.
1044     switch (VA.getLocInfo()) {
1045     default: llvm_unreachable("Unknown loc info!");
1046     case CCValAssign::Full: break;
1047     case CCValAssign::SExt:
1048       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1049       break;
1050     case CCValAssign::ZExt:
1051       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1052       break;
1053     case CCValAssign::AExt:
1054       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1055       break;
1056     case CCValAssign::BCvt:
1057       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1058       break;
1059     }
1060
1061     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1062     if (VA.needsCustom()) {
1063       if (VA.getLocVT() == MVT::v2f64) {
1064         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1065                                   DAG.getConstant(0, MVT::i32));
1066         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1067                                   DAG.getConstant(1, MVT::i32));
1068
1069         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1070                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1071
1072         VA = ArgLocs[++i]; // skip ahead to next loc
1073         if (VA.isRegLoc()) {
1074           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1075                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1076         } else {
1077           assert(VA.isMemLoc());
1078
1079           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1080                                                  dl, DAG, VA, Flags));
1081         }
1082       } else {
1083         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1084                          StackPtr, MemOpChains, Flags);
1085       }
1086     } else if (VA.isRegLoc()) {
1087       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1088     } else if (!IsSibCall) {
1089       assert(VA.isMemLoc());
1090
1091       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1092                                              dl, DAG, VA, Flags));
1093     }
1094   }
1095
1096   if (!MemOpChains.empty())
1097     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1098                         &MemOpChains[0], MemOpChains.size());
1099
1100   // Build a sequence of copy-to-reg nodes chained together with token chain
1101   // and flag operands which copy the outgoing args into the appropriate regs.
1102   SDValue InFlag;
1103   // Tail call byval lowering might overwrite argument registers so in case of
1104   // tail call optimization the copies to registers are lowered later.
1105   if (!isTailCall)
1106     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1107       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1108                                RegsToPass[i].second, InFlag);
1109       InFlag = Chain.getValue(1);
1110     }
1111
1112   // For tail calls lower the arguments to the 'real' stack slot.
1113   if (isTailCall) {
1114     // Force all the incoming stack arguments to be loaded from the stack
1115     // before any new outgoing arguments are stored to the stack, because the
1116     // outgoing stack slots may alias the incoming argument stack slots, and
1117     // the alias isn't otherwise explicit. This is slightly more conservative
1118     // than necessary, because it means that each store effectively depends
1119     // on every argument instead of just those arguments it would clobber.
1120
1121     // Do not flag preceeding copytoreg stuff together with the following stuff.
1122     InFlag = SDValue();
1123     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1124       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1125                                RegsToPass[i].second, InFlag);
1126       InFlag = Chain.getValue(1);
1127     }
1128     InFlag =SDValue();
1129   }
1130
1131   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1132   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1133   // node so that legalize doesn't hack it.
1134   bool isDirect = false;
1135   bool isARMFunc = false;
1136   bool isLocalARMFunc = false;
1137   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1138
1139   if (EnableARMLongCalls) {
1140     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1141             && "long-calls with non-static relocation model!");
1142     // Handle a global address or an external symbol. If it's not one of
1143     // those, the target's already in a register, so we don't need to do
1144     // anything extra.
1145     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1146       const GlobalValue *GV = G->getGlobal();
1147       // Create a constant pool entry for the callee address
1148       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1149       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1150                                                            ARMPCLabelIndex,
1151                                                            ARMCP::CPValue, 0);
1152       // Get the address of the callee into a register
1153       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1154       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1155       Callee = DAG.getLoad(getPointerTy(), dl,
1156                            DAG.getEntryNode(), CPAddr,
1157                            MachinePointerInfo::getConstantPool(),
1158                            false, false, 0);
1159     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1160       const char *Sym = S->getSymbol();
1161
1162       // Create a constant pool entry for the callee address
1163       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1164       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1165                                                        Sym, ARMPCLabelIndex, 0);
1166       // Get the address of the callee into a register
1167       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1168       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1169       Callee = DAG.getLoad(getPointerTy(), dl,
1170                            DAG.getEntryNode(), CPAddr,
1171                            MachinePointerInfo::getConstantPool(),
1172                            false, false, 0);
1173     }
1174   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1175     const GlobalValue *GV = G->getGlobal();
1176     isDirect = true;
1177     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1178     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1179                    getTargetMachine().getRelocationModel() != Reloc::Static;
1180     isARMFunc = !Subtarget->isThumb() || isStub;
1181     // ARM call to a local ARM function is predicable.
1182     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1183     // tBX takes a register source operand.
1184     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1185       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1186       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1187                                                            ARMPCLabelIndex,
1188                                                            ARMCP::CPValue, 4);
1189       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1190       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1191       Callee = DAG.getLoad(getPointerTy(), dl,
1192                            DAG.getEntryNode(), CPAddr,
1193                            MachinePointerInfo::getConstantPool(),
1194                            false, false, 0);
1195       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1196       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1197                            getPointerTy(), Callee, PICLabel);
1198     } else {
1199       // On ELF targets for PIC code, direct calls should go through the PLT
1200       unsigned OpFlags = 0;
1201       if (Subtarget->isTargetELF() &&
1202                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1203         OpFlags = ARMII::MO_PLT;
1204       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1205     }
1206   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1207     isDirect = true;
1208     bool isStub = Subtarget->isTargetDarwin() &&
1209                   getTargetMachine().getRelocationModel() != Reloc::Static;
1210     isARMFunc = !Subtarget->isThumb() || isStub;
1211     // tBX takes a register source operand.
1212     const char *Sym = S->getSymbol();
1213     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1214       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1215       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1216                                                        Sym, ARMPCLabelIndex, 4);
1217       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1218       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1219       Callee = DAG.getLoad(getPointerTy(), dl,
1220                            DAG.getEntryNode(), CPAddr,
1221                            MachinePointerInfo::getConstantPool(),
1222                            false, false, 0);
1223       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1224       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1225                            getPointerTy(), Callee, PICLabel);
1226     } else {
1227       unsigned OpFlags = 0;
1228       // On ELF targets for PIC code, direct calls should go through the PLT
1229       if (Subtarget->isTargetELF() &&
1230                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1231         OpFlags = ARMII::MO_PLT;
1232       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1233     }
1234   }
1235
1236   // FIXME: handle tail calls differently.
1237   unsigned CallOpc;
1238   if (Subtarget->isThumb()) {
1239     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1240       CallOpc = ARMISD::CALL_NOLINK;
1241     else
1242       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1243   } else {
1244     CallOpc = (isDirect || Subtarget->hasV5TOps())
1245       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1246       : ARMISD::CALL_NOLINK;
1247   }
1248
1249   std::vector<SDValue> Ops;
1250   Ops.push_back(Chain);
1251   Ops.push_back(Callee);
1252
1253   // Add argument registers to the end of the list so that they are known live
1254   // into the call.
1255   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1256     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1257                                   RegsToPass[i].second.getValueType()));
1258
1259   if (InFlag.getNode())
1260     Ops.push_back(InFlag);
1261
1262   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1263   if (isTailCall)
1264     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1265
1266   // Returns a chain and a flag for retval copy to use.
1267   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1268   InFlag = Chain.getValue(1);
1269
1270   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1271                              DAG.getIntPtrConstant(0, true), InFlag);
1272   if (!Ins.empty())
1273     InFlag = Chain.getValue(1);
1274
1275   // Handle result values, copying them out of physregs into vregs that we
1276   // return.
1277   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1278                          dl, DAG, InVals);
1279 }
1280
1281 /// MatchingStackOffset - Return true if the given stack call argument is
1282 /// already available in the same position (relatively) of the caller's
1283 /// incoming argument stack.
1284 static
1285 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1286                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1287                          const ARMInstrInfo *TII) {
1288   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1289   int FI = INT_MAX;
1290   if (Arg.getOpcode() == ISD::CopyFromReg) {
1291     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1292     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1293       return false;
1294     MachineInstr *Def = MRI->getVRegDef(VR);
1295     if (!Def)
1296       return false;
1297     if (!Flags.isByVal()) {
1298       if (!TII->isLoadFromStackSlot(Def, FI))
1299         return false;
1300     } else {
1301       return false;
1302     }
1303   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1304     if (Flags.isByVal())
1305       // ByVal argument is passed in as a pointer but it's now being
1306       // dereferenced. e.g.
1307       // define @foo(%struct.X* %A) {
1308       //   tail call @bar(%struct.X* byval %A)
1309       // }
1310       return false;
1311     SDValue Ptr = Ld->getBasePtr();
1312     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1313     if (!FINode)
1314       return false;
1315     FI = FINode->getIndex();
1316   } else
1317     return false;
1318
1319   assert(FI != INT_MAX);
1320   if (!MFI->isFixedObjectIndex(FI))
1321     return false;
1322   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1323 }
1324
1325 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1326 /// for tail call optimization. Targets which want to do tail call
1327 /// optimization should implement this function.
1328 bool
1329 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1330                                                      CallingConv::ID CalleeCC,
1331                                                      bool isVarArg,
1332                                                      bool isCalleeStructRet,
1333                                                      bool isCallerStructRet,
1334                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1335                                     const SmallVectorImpl<SDValue> &OutVals,
1336                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1337                                                      SelectionDAG& DAG) const {
1338   const Function *CallerF = DAG.getMachineFunction().getFunction();
1339   CallingConv::ID CallerCC = CallerF->getCallingConv();
1340   bool CCMatch = CallerCC == CalleeCC;
1341
1342   // Look for obvious safe cases to perform tail call optimization that do not
1343   // require ABI changes. This is what gcc calls sibcall.
1344
1345   // Do not sibcall optimize vararg calls unless the call site is not passing
1346   // any arguments.
1347   if (isVarArg && !Outs.empty())
1348     return false;
1349
1350   // Also avoid sibcall optimization if either caller or callee uses struct
1351   // return semantics.
1352   if (isCalleeStructRet || isCallerStructRet)
1353     return false;
1354
1355   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1356   // emitEpilogue is not ready for them.
1357   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1358   // LR.  This means if we need to reload LR, it takes an extra instructions,
1359   // which outweighs the value of the tail call; but here we don't know yet
1360   // whether LR is going to be used.  Probably the right approach is to
1361   // generate the tail call here and turn it back into CALL/RET in
1362   // emitEpilogue if LR is used.
1363   if (Subtarget->isThumb1Only())
1364     return false;
1365
1366   // For the moment, we can only do this to functions defined in this
1367   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1368   // or vice versa, is not easily fixed up in the linker unlike BL.
1369   // (We could do this by loading the address of the callee into a register;
1370   // that is an extra instruction over the direct call and burns a register
1371   // as well, so is not likely to be a win.)
1372
1373   // It might be safe to remove this restriction on non-Darwin.
1374
1375   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1376   // but we need to make sure there are enough registers; the only valid
1377   // registers are the 4 used for parameters.  We don't currently do this
1378   // case.
1379   if (isa<ExternalSymbolSDNode>(Callee))
1380       return false;
1381
1382   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1383     const GlobalValue *GV = G->getGlobal();
1384     if (GV->isDeclaration() || GV->isWeakForLinker())
1385       return false;
1386   }
1387
1388   // If the calling conventions do not match, then we'd better make sure the
1389   // results are returned in the same way as what the caller expects.
1390   if (!CCMatch) {
1391     SmallVector<CCValAssign, 16> RVLocs1;
1392     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1393                     RVLocs1, *DAG.getContext());
1394     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1395
1396     SmallVector<CCValAssign, 16> RVLocs2;
1397     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1398                     RVLocs2, *DAG.getContext());
1399     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1400
1401     if (RVLocs1.size() != RVLocs2.size())
1402       return false;
1403     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1404       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1405         return false;
1406       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1407         return false;
1408       if (RVLocs1[i].isRegLoc()) {
1409         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1410           return false;
1411       } else {
1412         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1413           return false;
1414       }
1415     }
1416   }
1417
1418   // If the callee takes no arguments then go on to check the results of the
1419   // call.
1420   if (!Outs.empty()) {
1421     // Check if stack adjustment is needed. For now, do not do this if any
1422     // argument is passed on the stack.
1423     SmallVector<CCValAssign, 16> ArgLocs;
1424     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1425                    ArgLocs, *DAG.getContext());
1426     CCInfo.AnalyzeCallOperands(Outs,
1427                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1428     if (CCInfo.getNextStackOffset()) {
1429       MachineFunction &MF = DAG.getMachineFunction();
1430
1431       // Check if the arguments are already laid out in the right way as
1432       // the caller's fixed stack objects.
1433       MachineFrameInfo *MFI = MF.getFrameInfo();
1434       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1435       const ARMInstrInfo *TII =
1436         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1437       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1438            i != e;
1439            ++i, ++realArgIdx) {
1440         CCValAssign &VA = ArgLocs[i];
1441         EVT RegVT = VA.getLocVT();
1442         SDValue Arg = OutVals[realArgIdx];
1443         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1444         if (VA.getLocInfo() == CCValAssign::Indirect)
1445           return false;
1446         if (VA.needsCustom()) {
1447           // f64 and vector types are split into multiple registers or
1448           // register/stack-slot combinations.  The types will not match
1449           // the registers; give up on memory f64 refs until we figure
1450           // out what to do about this.
1451           if (!VA.isRegLoc())
1452             return false;
1453           if (!ArgLocs[++i].isRegLoc())
1454             return false;
1455           if (RegVT == MVT::v2f64) {
1456             if (!ArgLocs[++i].isRegLoc())
1457               return false;
1458             if (!ArgLocs[++i].isRegLoc())
1459               return false;
1460           }
1461         } else if (!VA.isRegLoc()) {
1462           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1463                                    MFI, MRI, TII))
1464             return false;
1465         }
1466       }
1467     }
1468   }
1469
1470   return true;
1471 }
1472
1473 SDValue
1474 ARMTargetLowering::LowerReturn(SDValue Chain,
1475                                CallingConv::ID CallConv, bool isVarArg,
1476                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1477                                const SmallVectorImpl<SDValue> &OutVals,
1478                                DebugLoc dl, SelectionDAG &DAG) const {
1479
1480   // CCValAssign - represent the assignment of the return value to a location.
1481   SmallVector<CCValAssign, 16> RVLocs;
1482
1483   // CCState - Info about the registers and stack slots.
1484   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1485                  *DAG.getContext());
1486
1487   // Analyze outgoing return values.
1488   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1489                                                isVarArg));
1490
1491   // If this is the first return lowered for this function, add
1492   // the regs to the liveout set for the function.
1493   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1494     for (unsigned i = 0; i != RVLocs.size(); ++i)
1495       if (RVLocs[i].isRegLoc())
1496         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1497   }
1498
1499   SDValue Flag;
1500
1501   // Copy the result values into the output registers.
1502   for (unsigned i = 0, realRVLocIdx = 0;
1503        i != RVLocs.size();
1504        ++i, ++realRVLocIdx) {
1505     CCValAssign &VA = RVLocs[i];
1506     assert(VA.isRegLoc() && "Can only return in registers!");
1507
1508     SDValue Arg = OutVals[realRVLocIdx];
1509
1510     switch (VA.getLocInfo()) {
1511     default: llvm_unreachable("Unknown loc info!");
1512     case CCValAssign::Full: break;
1513     case CCValAssign::BCvt:
1514       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1515       break;
1516     }
1517
1518     if (VA.needsCustom()) {
1519       if (VA.getLocVT() == MVT::v2f64) {
1520         // Extract the first half and return it in two registers.
1521         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1522                                    DAG.getConstant(0, MVT::i32));
1523         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1524                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1525
1526         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1527         Flag = Chain.getValue(1);
1528         VA = RVLocs[++i]; // skip ahead to next loc
1529         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1530                                  HalfGPRs.getValue(1), Flag);
1531         Flag = Chain.getValue(1);
1532         VA = RVLocs[++i]; // skip ahead to next loc
1533
1534         // Extract the 2nd half and fall through to handle it as an f64 value.
1535         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1536                           DAG.getConstant(1, MVT::i32));
1537       }
1538       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1539       // available.
1540       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1541                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1542       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1543       Flag = Chain.getValue(1);
1544       VA = RVLocs[++i]; // skip ahead to next loc
1545       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1546                                Flag);
1547     } else
1548       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1549
1550     // Guarantee that all emitted copies are
1551     // stuck together, avoiding something bad.
1552     Flag = Chain.getValue(1);
1553   }
1554
1555   SDValue result;
1556   if (Flag.getNode())
1557     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1558   else // Return Void
1559     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1560
1561   return result;
1562 }
1563
1564 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1565 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1566 // one of the above mentioned nodes. It has to be wrapped because otherwise
1567 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1568 // be used to form addressing mode. These wrapped nodes will be selected
1569 // into MOVi.
1570 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1571   EVT PtrVT = Op.getValueType();
1572   // FIXME there is no actual debug info here
1573   DebugLoc dl = Op.getDebugLoc();
1574   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1575   SDValue Res;
1576   if (CP->isMachineConstantPoolEntry())
1577     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1578                                     CP->getAlignment());
1579   else
1580     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1581                                     CP->getAlignment());
1582   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1583 }
1584
1585 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1586   return MachineJumpTableInfo::EK_Inline;
1587 }
1588
1589 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1590                                              SelectionDAG &DAG) const {
1591   MachineFunction &MF = DAG.getMachineFunction();
1592   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1593   unsigned ARMPCLabelIndex = 0;
1594   DebugLoc DL = Op.getDebugLoc();
1595   EVT PtrVT = getPointerTy();
1596   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1597   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1598   SDValue CPAddr;
1599   if (RelocM == Reloc::Static) {
1600     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1601   } else {
1602     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1603     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1604     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1605                                                          ARMCP::CPBlockAddress,
1606                                                          PCAdj);
1607     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1608   }
1609   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1610   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1611                                MachinePointerInfo::getConstantPool(),
1612                                false, false, 0);
1613   if (RelocM == Reloc::Static)
1614     return Result;
1615   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1616   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1617 }
1618
1619 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1620 SDValue
1621 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1622                                                  SelectionDAG &DAG) const {
1623   DebugLoc dl = GA->getDebugLoc();
1624   EVT PtrVT = getPointerTy();
1625   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1626   MachineFunction &MF = DAG.getMachineFunction();
1627   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1628   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1629   ARMConstantPoolValue *CPV =
1630     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1631                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1632   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1633   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1634   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1635                          MachinePointerInfo::getConstantPool(),
1636                          false, false, 0);
1637   SDValue Chain = Argument.getValue(1);
1638
1639   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1640   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1641
1642   // call __tls_get_addr.
1643   ArgListTy Args;
1644   ArgListEntry Entry;
1645   Entry.Node = Argument;
1646   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1647   Args.push_back(Entry);
1648   // FIXME: is there useful debug info available here?
1649   std::pair<SDValue, SDValue> CallResult =
1650     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1651                 false, false, false, false,
1652                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1653                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1654   return CallResult.first;
1655 }
1656
1657 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1658 // "local exec" model.
1659 SDValue
1660 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1661                                         SelectionDAG &DAG) const {
1662   const GlobalValue *GV = GA->getGlobal();
1663   DebugLoc dl = GA->getDebugLoc();
1664   SDValue Offset;
1665   SDValue Chain = DAG.getEntryNode();
1666   EVT PtrVT = getPointerTy();
1667   // Get the Thread Pointer
1668   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1669
1670   if (GV->isDeclaration()) {
1671     MachineFunction &MF = DAG.getMachineFunction();
1672     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1673     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1674     // Initial exec model.
1675     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1676     ARMConstantPoolValue *CPV =
1677       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1678                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1679     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1680     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1681     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1682                          MachinePointerInfo::getConstantPool(),
1683                          false, false, 0);
1684     Chain = Offset.getValue(1);
1685
1686     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1687     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1688
1689     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1690                          MachinePointerInfo::getConstantPool(),
1691                          false, false, 0);
1692   } else {
1693     // local exec model
1694     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1695     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1696     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1697     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1698                          MachinePointerInfo::getConstantPool(),
1699                          false, false, 0);
1700   }
1701
1702   // The address of the thread local variable is the add of the thread
1703   // pointer with the offset of the variable.
1704   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1705 }
1706
1707 SDValue
1708 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1709   // TODO: implement the "local dynamic" model
1710   assert(Subtarget->isTargetELF() &&
1711          "TLS not implemented for non-ELF targets");
1712   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1713   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1714   // otherwise use the "Local Exec" TLS Model
1715   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1716     return LowerToTLSGeneralDynamicModel(GA, DAG);
1717   else
1718     return LowerToTLSExecModels(GA, DAG);
1719 }
1720
1721 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1722                                                  SelectionDAG &DAG) const {
1723   EVT PtrVT = getPointerTy();
1724   DebugLoc dl = Op.getDebugLoc();
1725   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1726   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1727   if (RelocM == Reloc::PIC_) {
1728     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1729     ARMConstantPoolValue *CPV =
1730       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1731     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1732     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1733     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1734                                  CPAddr,
1735                                  MachinePointerInfo::getConstantPool(),
1736                                  false, false, 0);
1737     SDValue Chain = Result.getValue(1);
1738     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1739     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1740     if (!UseGOTOFF)
1741       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1742                            MachinePointerInfo::getGOT(), false, false, 0);
1743     return Result;
1744   } else {
1745     // If we have T2 ops, we can materialize the address directly via movt/movw
1746     // pair. This is always cheaper.
1747     if (Subtarget->useMovt()) {
1748       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1749                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1750     } else {
1751       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1752       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1753       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1754                          MachinePointerInfo::getConstantPool(),
1755                          false, false, 0);
1756     }
1757   }
1758 }
1759
1760 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1761                                                     SelectionDAG &DAG) const {
1762   MachineFunction &MF = DAG.getMachineFunction();
1763   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1764   unsigned ARMPCLabelIndex = 0;
1765   EVT PtrVT = getPointerTy();
1766   DebugLoc dl = Op.getDebugLoc();
1767   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1768   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1769   SDValue CPAddr;
1770   if (RelocM == Reloc::Static)
1771     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1772   else {
1773     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1774     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1775     ARMConstantPoolValue *CPV =
1776       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1777     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1778   }
1779   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1780
1781   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1782                                MachinePointerInfo::getConstantPool(),
1783                                false, false, 0);
1784   SDValue Chain = Result.getValue(1);
1785
1786   if (RelocM == Reloc::PIC_) {
1787     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1788     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1789   }
1790
1791   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1792     Result = DAG.getLoad(PtrVT, dl, Chain, Result, MachinePointerInfo::getGOT(),
1793                          false, false, 0);
1794
1795   return Result;
1796 }
1797
1798 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1799                                                     SelectionDAG &DAG) const {
1800   assert(Subtarget->isTargetELF() &&
1801          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1802   MachineFunction &MF = DAG.getMachineFunction();
1803   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1804   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1805   EVT PtrVT = getPointerTy();
1806   DebugLoc dl = Op.getDebugLoc();
1807   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1808   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1809                                                        "_GLOBAL_OFFSET_TABLE_",
1810                                                        ARMPCLabelIndex, PCAdj);
1811   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1812   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1813   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1814                                MachinePointerInfo::getConstantPool(),
1815                                false, false, 0);
1816   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1817   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1818 }
1819
1820 SDValue
1821 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1822   DebugLoc dl = Op.getDebugLoc();
1823   SDValue Val = DAG.getConstant(0, MVT::i32);
1824   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1825                      Op.getOperand(1), Val);
1826 }
1827
1828 SDValue
1829 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1830   DebugLoc dl = Op.getDebugLoc();
1831   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1832                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1833 }
1834
1835 SDValue
1836 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1837                                           const ARMSubtarget *Subtarget) const {
1838   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1839   DebugLoc dl = Op.getDebugLoc();
1840   switch (IntNo) {
1841   default: return SDValue();    // Don't custom lower most intrinsics.
1842   case Intrinsic::arm_thread_pointer: {
1843     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1844     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1845   }
1846   case Intrinsic::eh_sjlj_lsda: {
1847     MachineFunction &MF = DAG.getMachineFunction();
1848     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1849     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1850     EVT PtrVT = getPointerTy();
1851     DebugLoc dl = Op.getDebugLoc();
1852     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1853     SDValue CPAddr;
1854     unsigned PCAdj = (RelocM != Reloc::PIC_)
1855       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1856     ARMConstantPoolValue *CPV =
1857       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1858                                ARMCP::CPLSDA, PCAdj);
1859     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1860     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1861     SDValue Result =
1862       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1863                   MachinePointerInfo::getConstantPool(),
1864                   false, false, 0);
1865
1866     if (RelocM == Reloc::PIC_) {
1867       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1868       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1869     }
1870     return Result;
1871   }
1872   }
1873 }
1874
1875 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1876                                const ARMSubtarget *Subtarget) {
1877   DebugLoc dl = Op.getDebugLoc();
1878   SDValue Op5 = Op.getOperand(5);
1879   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1880   // Some subtargets which have dmb and dsb instructions can handle barriers
1881   // directly. Some ARMv6 cpus can support them with the help of mcr
1882   // instruction. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1883   // never get here.
1884   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1885   if (Subtarget->hasDataBarrier())
1886     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
1887   else {
1888     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb1Only() &&
1889            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
1890     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
1891                        DAG.getConstant(0, MVT::i32));
1892   }
1893 }
1894
1895 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
1896   MachineFunction &MF = DAG.getMachineFunction();
1897   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
1898
1899   // vastart just stores the address of the VarArgsFrameIndex slot into the
1900   // memory location argument.
1901   DebugLoc dl = Op.getDebugLoc();
1902   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1903   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1904   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1905   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1906                       MachinePointerInfo(SV), false, false, 0);
1907 }
1908
1909 SDValue
1910 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1911                                         SDValue &Root, SelectionDAG &DAG,
1912                                         DebugLoc dl) const {
1913   MachineFunction &MF = DAG.getMachineFunction();
1914   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1915
1916   TargetRegisterClass *RC;
1917   if (AFI->isThumb1OnlyFunction())
1918     RC = ARM::tGPRRegisterClass;
1919   else
1920     RC = ARM::GPRRegisterClass;
1921
1922   // Transform the arguments stored in physical registers into virtual ones.
1923   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1924   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1925
1926   SDValue ArgValue2;
1927   if (NextVA.isMemLoc()) {
1928     MachineFrameInfo *MFI = MF.getFrameInfo();
1929     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
1930
1931     // Create load node to retrieve arguments from the stack.
1932     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1933     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
1934                             MachinePointerInfo::getFixedStack(FI),
1935                             false, false, 0);
1936   } else {
1937     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
1938     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1939   }
1940
1941   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
1942 }
1943
1944 SDValue
1945 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
1946                                         CallingConv::ID CallConv, bool isVarArg,
1947                                         const SmallVectorImpl<ISD::InputArg>
1948                                           &Ins,
1949                                         DebugLoc dl, SelectionDAG &DAG,
1950                                         SmallVectorImpl<SDValue> &InVals)
1951                                           const {
1952
1953   MachineFunction &MF = DAG.getMachineFunction();
1954   MachineFrameInfo *MFI = MF.getFrameInfo();
1955
1956   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1957
1958   // Assign locations to all of the incoming arguments.
1959   SmallVector<CCValAssign, 16> ArgLocs;
1960   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1961                  *DAG.getContext());
1962   CCInfo.AnalyzeFormalArguments(Ins,
1963                                 CCAssignFnForNode(CallConv, /* Return*/ false,
1964                                                   isVarArg));
1965
1966   SmallVector<SDValue, 16> ArgValues;
1967
1968   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1969     CCValAssign &VA = ArgLocs[i];
1970
1971     // Arguments stored in registers.
1972     if (VA.isRegLoc()) {
1973       EVT RegVT = VA.getLocVT();
1974
1975       SDValue ArgValue;
1976       if (VA.needsCustom()) {
1977         // f64 and vector types are split up into multiple registers or
1978         // combinations of registers and stack slots.
1979         if (VA.getLocVT() == MVT::v2f64) {
1980           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
1981                                                    Chain, DAG, dl);
1982           VA = ArgLocs[++i]; // skip ahead to next loc
1983           SDValue ArgValue2;
1984           if (VA.isMemLoc()) {
1985             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
1986             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1987             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
1988                                     MachinePointerInfo::getFixedStack(FI),
1989                                     false, false, 0);
1990           } else {
1991             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
1992                                              Chain, DAG, dl);
1993           }
1994           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1995           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1996                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
1997           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1998                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
1999         } else
2000           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2001
2002       } else {
2003         TargetRegisterClass *RC;
2004
2005         if (RegVT == MVT::f32)
2006           RC = ARM::SPRRegisterClass;
2007         else if (RegVT == MVT::f64)
2008           RC = ARM::DPRRegisterClass;
2009         else if (RegVT == MVT::v2f64)
2010           RC = ARM::QPRRegisterClass;
2011         else if (RegVT == MVT::i32)
2012           RC = (AFI->isThumb1OnlyFunction() ?
2013                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2014         else
2015           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2016
2017         // Transform the arguments in physical registers into virtual ones.
2018         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2019         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2020       }
2021
2022       // If this is an 8 or 16-bit value, it is really passed promoted
2023       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2024       // truncate to the right size.
2025       switch (VA.getLocInfo()) {
2026       default: llvm_unreachable("Unknown loc info!");
2027       case CCValAssign::Full: break;
2028       case CCValAssign::BCvt:
2029         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2030         break;
2031       case CCValAssign::SExt:
2032         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2033                                DAG.getValueType(VA.getValVT()));
2034         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2035         break;
2036       case CCValAssign::ZExt:
2037         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2038                                DAG.getValueType(VA.getValVT()));
2039         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2040         break;
2041       }
2042
2043       InVals.push_back(ArgValue);
2044
2045     } else { // VA.isRegLoc()
2046
2047       // sanity check
2048       assert(VA.isMemLoc());
2049       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2050
2051       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2052       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2053
2054       // Create load nodes to retrieve arguments from the stack.
2055       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2056       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2057                                    MachinePointerInfo::getFixedStack(FI),
2058                                    false, false, 0));
2059     }
2060   }
2061
2062   // varargs
2063   if (isVarArg) {
2064     static const unsigned GPRArgRegs[] = {
2065       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2066     };
2067
2068     unsigned NumGPRs = CCInfo.getFirstUnallocated
2069       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2070
2071     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2072     unsigned VARegSize = (4 - NumGPRs) * 4;
2073     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2074     unsigned ArgOffset = CCInfo.getNextStackOffset();
2075     if (VARegSaveSize) {
2076       // If this function is vararg, store any remaining integer argument regs
2077       // to their spots on the stack so that they may be loaded by deferencing
2078       // the result of va_next.
2079       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2080       AFI->setVarArgsFrameIndex(
2081         MFI->CreateFixedObject(VARegSaveSize,
2082                                ArgOffset + VARegSaveSize - VARegSize,
2083                                true));
2084       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2085                                       getPointerTy());
2086
2087       SmallVector<SDValue, 4> MemOps;
2088       for (; NumGPRs < 4; ++NumGPRs) {
2089         TargetRegisterClass *RC;
2090         if (AFI->isThumb1OnlyFunction())
2091           RC = ARM::tGPRRegisterClass;
2092         else
2093           RC = ARM::GPRRegisterClass;
2094
2095         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2096         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2097         SDValue Store =
2098           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2099                MachinePointerInfo::getFixedStack(AFI->getVarArgsFrameIndex()),
2100                        false, false, 0);
2101         MemOps.push_back(Store);
2102         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2103                           DAG.getConstant(4, getPointerTy()));
2104       }
2105       if (!MemOps.empty())
2106         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2107                             &MemOps[0], MemOps.size());
2108     } else
2109       // This will point to the next argument passed via stack.
2110       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2111   }
2112
2113   return Chain;
2114 }
2115
2116 /// isFloatingPointZero - Return true if this is +0.0.
2117 static bool isFloatingPointZero(SDValue Op) {
2118   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2119     return CFP->getValueAPF().isPosZero();
2120   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2121     // Maybe this has already been legalized into the constant pool?
2122     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2123       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2124       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2125         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2126           return CFP->getValueAPF().isPosZero();
2127     }
2128   }
2129   return false;
2130 }
2131
2132 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2133 /// the given operands.
2134 SDValue
2135 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2136                              SDValue &ARMcc, SelectionDAG &DAG,
2137                              DebugLoc dl) const {
2138   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2139     unsigned C = RHSC->getZExtValue();
2140     if (!isLegalICmpImmediate(C)) {
2141       // Constant does not fit, try adjusting it by one?
2142       switch (CC) {
2143       default: break;
2144       case ISD::SETLT:
2145       case ISD::SETGE:
2146         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
2147           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2148           RHS = DAG.getConstant(C-1, MVT::i32);
2149         }
2150         break;
2151       case ISD::SETULT:
2152       case ISD::SETUGE:
2153         if (C != 0 && isLegalICmpImmediate(C-1)) {
2154           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2155           RHS = DAG.getConstant(C-1, MVT::i32);
2156         }
2157         break;
2158       case ISD::SETLE:
2159       case ISD::SETGT:
2160         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
2161           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2162           RHS = DAG.getConstant(C+1, MVT::i32);
2163         }
2164         break;
2165       case ISD::SETULE:
2166       case ISD::SETUGT:
2167         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
2168           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2169           RHS = DAG.getConstant(C+1, MVT::i32);
2170         }
2171         break;
2172       }
2173     }
2174   }
2175
2176   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2177   ARMISD::NodeType CompareType;
2178   switch (CondCode) {
2179   default:
2180     CompareType = ARMISD::CMP;
2181     break;
2182   case ARMCC::EQ:
2183   case ARMCC::NE:
2184     // Uses only Z Flag
2185     CompareType = ARMISD::CMPZ;
2186     break;
2187   }
2188   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2189   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2190 }
2191
2192 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2193 SDValue
2194 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2195                              DebugLoc dl) const {
2196   SDValue Cmp;
2197   if (!isFloatingPointZero(RHS))
2198     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2199   else
2200     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2201   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2202 }
2203
2204 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2205   SDValue Cond = Op.getOperand(0);
2206   SDValue SelectTrue = Op.getOperand(1);
2207   SDValue SelectFalse = Op.getOperand(2);
2208   DebugLoc dl = Op.getDebugLoc();
2209
2210   // Convert:
2211   //
2212   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
2213   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
2214   //
2215   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
2216     const ConstantSDNode *CMOVTrue =
2217       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
2218     const ConstantSDNode *CMOVFalse =
2219       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
2220
2221     if (CMOVTrue && CMOVFalse) {
2222       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
2223       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
2224
2225       SDValue True;
2226       SDValue False;
2227       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
2228         True = SelectTrue;
2229         False = SelectFalse;
2230       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
2231         True = SelectFalse;
2232         False = SelectTrue;
2233       }
2234
2235       if (True.getNode() && False.getNode()) {
2236         EVT VT = Cond.getValueType();
2237         SDValue ARMcc = Cond.getOperand(2);
2238         SDValue CCR = Cond.getOperand(3);
2239         SDValue Cmp = Cond.getOperand(4);
2240         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
2241       }
2242     }
2243   }
2244
2245   return DAG.getSelectCC(dl, Cond,
2246                          DAG.getConstant(0, Cond.getValueType()),
2247                          SelectTrue, SelectFalse, ISD::SETNE);
2248 }
2249
2250 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2251   EVT VT = Op.getValueType();
2252   SDValue LHS = Op.getOperand(0);
2253   SDValue RHS = Op.getOperand(1);
2254   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2255   SDValue TrueVal = Op.getOperand(2);
2256   SDValue FalseVal = Op.getOperand(3);
2257   DebugLoc dl = Op.getDebugLoc();
2258
2259   if (LHS.getValueType() == MVT::i32) {
2260     SDValue ARMcc;
2261     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2262     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2263     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2264   }
2265
2266   ARMCC::CondCodes CondCode, CondCode2;
2267   FPCCToARMCC(CC, CondCode, CondCode2);
2268
2269   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2270   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2271   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2272   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2273                                ARMcc, CCR, Cmp);
2274   if (CondCode2 != ARMCC::AL) {
2275     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2276     // FIXME: Needs another CMP because flag can have but one use.
2277     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2278     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2279                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2280   }
2281   return Result;
2282 }
2283
2284 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2285 /// to morph to an integer compare sequence.
2286 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2287                            const ARMSubtarget *Subtarget) {
2288   SDNode *N = Op.getNode();
2289   if (!N->hasOneUse())
2290     // Otherwise it requires moving the value from fp to integer registers.
2291     return false;
2292   if (!N->getNumValues())
2293     return false;
2294   EVT VT = Op.getValueType();
2295   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2296     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2297     // vmrs are very slow, e.g. cortex-a8.
2298     return false;
2299
2300   if (isFloatingPointZero(Op)) {
2301     SeenZero = true;
2302     return true;
2303   }
2304   return ISD::isNormalLoad(N);
2305 }
2306
2307 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2308   if (isFloatingPointZero(Op))
2309     return DAG.getConstant(0, MVT::i32);
2310
2311   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2312     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2313                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
2314                        Ld->isVolatile(), Ld->isNonTemporal(),
2315                        Ld->getAlignment());
2316
2317   llvm_unreachable("Unknown VFP cmp argument!");
2318 }
2319
2320 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2321                            SDValue &RetVal1, SDValue &RetVal2) {
2322   if (isFloatingPointZero(Op)) {
2323     RetVal1 = DAG.getConstant(0, MVT::i32);
2324     RetVal2 = DAG.getConstant(0, MVT::i32);
2325     return;
2326   }
2327
2328   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2329     SDValue Ptr = Ld->getBasePtr();
2330     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2331                           Ld->getChain(), Ptr,
2332                           Ld->getPointerInfo(),
2333                           Ld->isVolatile(), Ld->isNonTemporal(),
2334                           Ld->getAlignment());
2335
2336     EVT PtrType = Ptr.getValueType();
2337     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2338     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2339                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2340     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2341                           Ld->getChain(), NewPtr,
2342                           Ld->getPointerInfo().getWithOffset(4),
2343                           Ld->isVolatile(), Ld->isNonTemporal(),
2344                           NewAlign);
2345     return;
2346   }
2347
2348   llvm_unreachable("Unknown VFP cmp argument!");
2349 }
2350
2351 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2352 /// f32 and even f64 comparisons to integer ones.
2353 SDValue
2354 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2355   SDValue Chain = Op.getOperand(0);
2356   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2357   SDValue LHS = Op.getOperand(2);
2358   SDValue RHS = Op.getOperand(3);
2359   SDValue Dest = Op.getOperand(4);
2360   DebugLoc dl = Op.getDebugLoc();
2361
2362   bool SeenZero = false;
2363   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2364       canChangeToInt(RHS, SeenZero, Subtarget) &&
2365       // If one of the operand is zero, it's safe to ignore the NaN case since
2366       // we only care about equality comparisons.
2367       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2368     // If unsafe fp math optimization is enabled and there are no othter uses of
2369     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2370     // to an integer comparison.
2371     if (CC == ISD::SETOEQ)
2372       CC = ISD::SETEQ;
2373     else if (CC == ISD::SETUNE)
2374       CC = ISD::SETNE;
2375
2376     SDValue ARMcc;
2377     if (LHS.getValueType() == MVT::f32) {
2378       LHS = bitcastf32Toi32(LHS, DAG);
2379       RHS = bitcastf32Toi32(RHS, DAG);
2380       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2381       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2382       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2383                          Chain, Dest, ARMcc, CCR, Cmp);
2384     }
2385
2386     SDValue LHS1, LHS2;
2387     SDValue RHS1, RHS2;
2388     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2389     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2390     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2391     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2392     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2393     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2394     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2395   }
2396
2397   return SDValue();
2398 }
2399
2400 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2401   SDValue Chain = Op.getOperand(0);
2402   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2403   SDValue LHS = Op.getOperand(2);
2404   SDValue RHS = Op.getOperand(3);
2405   SDValue Dest = Op.getOperand(4);
2406   DebugLoc dl = Op.getDebugLoc();
2407
2408   if (LHS.getValueType() == MVT::i32) {
2409     SDValue ARMcc;
2410     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2411     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2412     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2413                        Chain, Dest, ARMcc, CCR, Cmp);
2414   }
2415
2416   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2417
2418   if (UnsafeFPMath &&
2419       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2420        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2421     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2422     if (Result.getNode())
2423       return Result;
2424   }
2425
2426   ARMCC::CondCodes CondCode, CondCode2;
2427   FPCCToARMCC(CC, CondCode, CondCode2);
2428
2429   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2430   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2431   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2432   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2433   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2434   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2435   if (CondCode2 != ARMCC::AL) {
2436     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2437     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2438     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2439   }
2440   return Res;
2441 }
2442
2443 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2444   SDValue Chain = Op.getOperand(0);
2445   SDValue Table = Op.getOperand(1);
2446   SDValue Index = Op.getOperand(2);
2447   DebugLoc dl = Op.getDebugLoc();
2448
2449   EVT PTy = getPointerTy();
2450   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2451   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2452   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2453   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2454   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2455   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2456   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2457   if (Subtarget->isThumb2()) {
2458     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2459     // which does another jump to the destination. This also makes it easier
2460     // to translate it to TBB / TBH later.
2461     // FIXME: This might not work if the function is extremely large.
2462     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2463                        Addr, Op.getOperand(2), JTI, UId);
2464   }
2465   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2466     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2467                        MachinePointerInfo::getJumpTable(),
2468                        false, false, 0);
2469     Chain = Addr.getValue(1);
2470     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2471     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2472   } else {
2473     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2474                        MachinePointerInfo::getJumpTable(), false, false, 0);
2475     Chain = Addr.getValue(1);
2476     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2477   }
2478 }
2479
2480 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2481   DebugLoc dl = Op.getDebugLoc();
2482   unsigned Opc;
2483
2484   switch (Op.getOpcode()) {
2485   default:
2486     assert(0 && "Invalid opcode!");
2487   case ISD::FP_TO_SINT:
2488     Opc = ARMISD::FTOSI;
2489     break;
2490   case ISD::FP_TO_UINT:
2491     Opc = ARMISD::FTOUI;
2492     break;
2493   }
2494   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2495   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2496 }
2497
2498 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2499   EVT VT = Op.getValueType();
2500   DebugLoc dl = Op.getDebugLoc();
2501   unsigned Opc;
2502
2503   switch (Op.getOpcode()) {
2504   default:
2505     assert(0 && "Invalid opcode!");
2506   case ISD::SINT_TO_FP:
2507     Opc = ARMISD::SITOF;
2508     break;
2509   case ISD::UINT_TO_FP:
2510     Opc = ARMISD::UITOF;
2511     break;
2512   }
2513
2514   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2515   return DAG.getNode(Opc, dl, VT, Op);
2516 }
2517
2518 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2519   // Implement fcopysign with a fabs and a conditional fneg.
2520   SDValue Tmp0 = Op.getOperand(0);
2521   SDValue Tmp1 = Op.getOperand(1);
2522   DebugLoc dl = Op.getDebugLoc();
2523   EVT VT = Op.getValueType();
2524   EVT SrcVT = Tmp1.getValueType();
2525   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2526   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2527   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2528   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2529   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2530   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2531 }
2532
2533 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2534   MachineFunction &MF = DAG.getMachineFunction();
2535   MachineFrameInfo *MFI = MF.getFrameInfo();
2536   MFI->setReturnAddressIsTaken(true);
2537
2538   EVT VT = Op.getValueType();
2539   DebugLoc dl = Op.getDebugLoc();
2540   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2541   if (Depth) {
2542     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2543     SDValue Offset = DAG.getConstant(4, MVT::i32);
2544     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2545                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2546                        MachinePointerInfo(), false, false, 0);
2547   }
2548
2549   // Return LR, which contains the return address. Mark it an implicit live-in.
2550   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
2551   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2552 }
2553
2554 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2555   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2556   MFI->setFrameAddressIsTaken(true);
2557
2558   EVT VT = Op.getValueType();
2559   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2560   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2561   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2562     ? ARM::R7 : ARM::R11;
2563   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2564   while (Depth--)
2565     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
2566                             MachinePointerInfo(),
2567                             false, false, 0);
2568   return FrameAddr;
2569 }
2570
2571 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2572 /// expand a bit convert where either the source or destination type is i64 to
2573 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2574 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2575 /// vectors), since the legalizer won't know what to do with that.
2576 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2577   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2578   DebugLoc dl = N->getDebugLoc();
2579   SDValue Op = N->getOperand(0);
2580
2581   // This function is only supposed to be called for i64 types, either as the
2582   // source or destination of the bit convert.
2583   EVT SrcVT = Op.getValueType();
2584   EVT DstVT = N->getValueType(0);
2585   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2586          "ExpandBIT_CONVERT called for non-i64 type");
2587
2588   // Turn i64->f64 into VMOVDRR.
2589   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2590     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2591                              DAG.getConstant(0, MVT::i32));
2592     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2593                              DAG.getConstant(1, MVT::i32));
2594     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2595                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2596   }
2597
2598   // Turn f64->i64 into VMOVRRD.
2599   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2600     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2601                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2602     // Merge the pieces into a single i64 value.
2603     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2604   }
2605
2606   return SDValue();
2607 }
2608
2609 /// getZeroVector - Returns a vector of specified type with all zero elements.
2610 /// Zero vectors are used to represent vector negation and in those cases
2611 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2612 /// not support i64 elements, so sometimes the zero vectors will need to be
2613 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2614 /// zero vector.
2615 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2616   assert(VT.isVector() && "Expected a vector type");
2617   // The canonical modified immediate encoding of a zero vector is....0!
2618   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2619   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2620   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2621   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2622 }
2623
2624 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2625 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2626 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2627                                                 SelectionDAG &DAG) const {
2628   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2629   EVT VT = Op.getValueType();
2630   unsigned VTBits = VT.getSizeInBits();
2631   DebugLoc dl = Op.getDebugLoc();
2632   SDValue ShOpLo = Op.getOperand(0);
2633   SDValue ShOpHi = Op.getOperand(1);
2634   SDValue ShAmt  = Op.getOperand(2);
2635   SDValue ARMcc;
2636   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2637
2638   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2639
2640   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2641                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2642   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2643   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2644                                    DAG.getConstant(VTBits, MVT::i32));
2645   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2646   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2647   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2648
2649   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2650   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2651                           ARMcc, DAG, dl);
2652   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2653   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2654                            CCR, Cmp);
2655
2656   SDValue Ops[2] = { Lo, Hi };
2657   return DAG.getMergeValues(Ops, 2, dl);
2658 }
2659
2660 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2661 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2662 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2663                                                SelectionDAG &DAG) const {
2664   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2665   EVT VT = Op.getValueType();
2666   unsigned VTBits = VT.getSizeInBits();
2667   DebugLoc dl = Op.getDebugLoc();
2668   SDValue ShOpLo = Op.getOperand(0);
2669   SDValue ShOpHi = Op.getOperand(1);
2670   SDValue ShAmt  = Op.getOperand(2);
2671   SDValue ARMcc;
2672
2673   assert(Op.getOpcode() == ISD::SHL_PARTS);
2674   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2675                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2676   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2677   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2678                                    DAG.getConstant(VTBits, MVT::i32));
2679   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2680   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2681
2682   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2683   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2684   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2685                           ARMcc, DAG, dl);
2686   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2687   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2688                            CCR, Cmp);
2689
2690   SDValue Ops[2] = { Lo, Hi };
2691   return DAG.getMergeValues(Ops, 2, dl);
2692 }
2693
2694 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
2695                                             SelectionDAG &DAG) const {
2696   // The rounding mode is in bits 23:22 of the FPSCR.
2697   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
2698   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
2699   // so that the shift + and get folded into a bitfield extract.
2700   DebugLoc dl = Op.getDebugLoc();
2701   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
2702                               DAG.getConstant(Intrinsic::arm_get_fpscr,
2703                                               MVT::i32));
2704   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
2705                                   DAG.getConstant(1U << 22, MVT::i32));
2706   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
2707                               DAG.getConstant(22, MVT::i32));
2708   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
2709                      DAG.getConstant(3, MVT::i32));
2710 }
2711
2712 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2713                          const ARMSubtarget *ST) {
2714   EVT VT = N->getValueType(0);
2715   DebugLoc dl = N->getDebugLoc();
2716
2717   if (!ST->hasV6T2Ops())
2718     return SDValue();
2719
2720   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2721   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2722 }
2723
2724 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2725                           const ARMSubtarget *ST) {
2726   EVT VT = N->getValueType(0);
2727   DebugLoc dl = N->getDebugLoc();
2728
2729   // Lower vector shifts on NEON to use VSHL.
2730   if (VT.isVector()) {
2731     assert(ST->hasNEON() && "unexpected vector shift");
2732
2733     // Left shifts translate directly to the vshiftu intrinsic.
2734     if (N->getOpcode() == ISD::SHL)
2735       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2736                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2737                          N->getOperand(0), N->getOperand(1));
2738
2739     assert((N->getOpcode() == ISD::SRA ||
2740             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2741
2742     // NEON uses the same intrinsics for both left and right shifts.  For
2743     // right shifts, the shift amounts are negative, so negate the vector of
2744     // shift amounts.
2745     EVT ShiftVT = N->getOperand(1).getValueType();
2746     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2747                                        getZeroVector(ShiftVT, DAG, dl),
2748                                        N->getOperand(1));
2749     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2750                                Intrinsic::arm_neon_vshifts :
2751                                Intrinsic::arm_neon_vshiftu);
2752     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2753                        DAG.getConstant(vshiftInt, MVT::i32),
2754                        N->getOperand(0), NegatedCount);
2755   }
2756
2757   // We can get here for a node like i32 = ISD::SHL i32, i64
2758   if (VT != MVT::i64)
2759     return SDValue();
2760
2761   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2762          "Unknown shift to lower!");
2763
2764   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2765   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2766       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2767     return SDValue();
2768
2769   // If we are in thumb mode, we don't have RRX.
2770   if (ST->isThumb1Only()) return SDValue();
2771
2772   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2773   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2774                            DAG.getConstant(0, MVT::i32));
2775   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2776                            DAG.getConstant(1, MVT::i32));
2777
2778   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2779   // captures the result into a carry flag.
2780   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2781   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2782
2783   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2784   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2785
2786   // Merge the pieces into a single i64 value.
2787  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2788 }
2789
2790 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2791   SDValue TmpOp0, TmpOp1;
2792   bool Invert = false;
2793   bool Swap = false;
2794   unsigned Opc = 0;
2795
2796   SDValue Op0 = Op.getOperand(0);
2797   SDValue Op1 = Op.getOperand(1);
2798   SDValue CC = Op.getOperand(2);
2799   EVT VT = Op.getValueType();
2800   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2801   DebugLoc dl = Op.getDebugLoc();
2802
2803   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2804     switch (SetCCOpcode) {
2805     default: llvm_unreachable("Illegal FP comparison"); break;
2806     case ISD::SETUNE:
2807     case ISD::SETNE:  Invert = true; // Fallthrough
2808     case ISD::SETOEQ:
2809     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2810     case ISD::SETOLT:
2811     case ISD::SETLT: Swap = true; // Fallthrough
2812     case ISD::SETOGT:
2813     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2814     case ISD::SETOLE:
2815     case ISD::SETLE:  Swap = true; // Fallthrough
2816     case ISD::SETOGE:
2817     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2818     case ISD::SETUGE: Swap = true; // Fallthrough
2819     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2820     case ISD::SETUGT: Swap = true; // Fallthrough
2821     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2822     case ISD::SETUEQ: Invert = true; // Fallthrough
2823     case ISD::SETONE:
2824       // Expand this to (OLT | OGT).
2825       TmpOp0 = Op0;
2826       TmpOp1 = Op1;
2827       Opc = ISD::OR;
2828       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2829       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2830       break;
2831     case ISD::SETUO: Invert = true; // Fallthrough
2832     case ISD::SETO:
2833       // Expand this to (OLT | OGE).
2834       TmpOp0 = Op0;
2835       TmpOp1 = Op1;
2836       Opc = ISD::OR;
2837       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2838       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2839       break;
2840     }
2841   } else {
2842     // Integer comparisons.
2843     switch (SetCCOpcode) {
2844     default: llvm_unreachable("Illegal integer comparison"); break;
2845     case ISD::SETNE:  Invert = true;
2846     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2847     case ISD::SETLT:  Swap = true;
2848     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2849     case ISD::SETLE:  Swap = true;
2850     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2851     case ISD::SETULT: Swap = true;
2852     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2853     case ISD::SETULE: Swap = true;
2854     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2855     }
2856
2857     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2858     if (Opc == ARMISD::VCEQ) {
2859
2860       SDValue AndOp;
2861       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2862         AndOp = Op0;
2863       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2864         AndOp = Op1;
2865
2866       // Ignore bitconvert.
2867       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2868         AndOp = AndOp.getOperand(0);
2869
2870       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2871         Opc = ARMISD::VTST;
2872         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2873         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2874         Invert = !Invert;
2875       }
2876     }
2877   }
2878
2879   if (Swap)
2880     std::swap(Op0, Op1);
2881
2882   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2883
2884   if (Invert)
2885     Result = DAG.getNOT(dl, Result, VT);
2886
2887   return Result;
2888 }
2889
2890 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2891 /// valid vector constant for a NEON instruction with a "modified immediate"
2892 /// operand (e.g., VMOV).  If so, return the encoded value.
2893 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2894                                  unsigned SplatBitSize, SelectionDAG &DAG,
2895                                  EVT &VT, bool is128Bits, bool isVMOV) {
2896   unsigned OpCmode, Imm;
2897
2898   // SplatBitSize is set to the smallest size that splats the vector, so a
2899   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2900   // immediate instructions others than VMOV do not support the 8-bit encoding
2901   // of a zero vector, and the default encoding of zero is supposed to be the
2902   // 32-bit version.
2903   if (SplatBits == 0)
2904     SplatBitSize = 32;
2905
2906   switch (SplatBitSize) {
2907   case 8:
2908     if (!isVMOV)
2909       return SDValue();
2910     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2911     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2912     OpCmode = 0xe;
2913     Imm = SplatBits;
2914     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
2915     break;
2916
2917   case 16:
2918     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2919     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
2920     if ((SplatBits & ~0xff) == 0) {
2921       // Value = 0x00nn: Op=x, Cmode=100x.
2922       OpCmode = 0x8;
2923       Imm = SplatBits;
2924       break;
2925     }
2926     if ((SplatBits & ~0xff00) == 0) {
2927       // Value = 0xnn00: Op=x, Cmode=101x.
2928       OpCmode = 0xa;
2929       Imm = SplatBits >> 8;
2930       break;
2931     }
2932     return SDValue();
2933
2934   case 32:
2935     // NEON's 32-bit VMOV supports splat values where:
2936     // * only one byte is nonzero, or
2937     // * the least significant byte is 0xff and the second byte is nonzero, or
2938     // * the least significant 2 bytes are 0xff and the third is nonzero.
2939     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
2940     if ((SplatBits & ~0xff) == 0) {
2941       // Value = 0x000000nn: Op=x, Cmode=000x.
2942       OpCmode = 0;
2943       Imm = SplatBits;
2944       break;
2945     }
2946     if ((SplatBits & ~0xff00) == 0) {
2947       // Value = 0x0000nn00: Op=x, Cmode=001x.
2948       OpCmode = 0x2;
2949       Imm = SplatBits >> 8;
2950       break;
2951     }
2952     if ((SplatBits & ~0xff0000) == 0) {
2953       // Value = 0x00nn0000: Op=x, Cmode=010x.
2954       OpCmode = 0x4;
2955       Imm = SplatBits >> 16;
2956       break;
2957     }
2958     if ((SplatBits & ~0xff000000) == 0) {
2959       // Value = 0xnn000000: Op=x, Cmode=011x.
2960       OpCmode = 0x6;
2961       Imm = SplatBits >> 24;
2962       break;
2963     }
2964
2965     if ((SplatBits & ~0xffff) == 0 &&
2966         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
2967       // Value = 0x0000nnff: Op=x, Cmode=1100.
2968       OpCmode = 0xc;
2969       Imm = SplatBits >> 8;
2970       SplatBits |= 0xff;
2971       break;
2972     }
2973
2974     if ((SplatBits & ~0xffffff) == 0 &&
2975         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
2976       // Value = 0x00nnffff: Op=x, Cmode=1101.
2977       OpCmode = 0xd;
2978       Imm = SplatBits >> 16;
2979       SplatBits |= 0xffff;
2980       break;
2981     }
2982
2983     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2984     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2985     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2986     // and fall through here to test for a valid 64-bit splat.  But, then the
2987     // caller would also need to check and handle the change in size.
2988     return SDValue();
2989
2990   case 64: {
2991     if (!isVMOV)
2992       return SDValue();
2993     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2994     uint64_t BitMask = 0xff;
2995     uint64_t Val = 0;
2996     unsigned ImmMask = 1;
2997     Imm = 0;
2998     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2999       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3000         Val |= BitMask;
3001         Imm |= ImmMask;
3002       } else if ((SplatBits & BitMask) != 0) {
3003         return SDValue();
3004       }
3005       BitMask <<= 8;
3006       ImmMask <<= 1;
3007     }
3008     // Op=1, Cmode=1110.
3009     OpCmode = 0x1e;
3010     SplatBits = Val;
3011     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3012     break;
3013   }
3014
3015   default:
3016     llvm_unreachable("unexpected size for isNEONModifiedImm");
3017     return SDValue();
3018   }
3019
3020   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3021   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3022 }
3023
3024 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3025                        bool &ReverseVEXT, unsigned &Imm) {
3026   unsigned NumElts = VT.getVectorNumElements();
3027   ReverseVEXT = false;
3028
3029   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3030   if (M[0] < 0)
3031     return false;
3032
3033   Imm = M[0];
3034
3035   // If this is a VEXT shuffle, the immediate value is the index of the first
3036   // element.  The other shuffle indices must be the successive elements after
3037   // the first one.
3038   unsigned ExpectedElt = Imm;
3039   for (unsigned i = 1; i < NumElts; ++i) {
3040     // Increment the expected index.  If it wraps around, it may still be
3041     // a VEXT but the source vectors must be swapped.
3042     ExpectedElt += 1;
3043     if (ExpectedElt == NumElts * 2) {
3044       ExpectedElt = 0;
3045       ReverseVEXT = true;
3046     }
3047
3048     if (M[i] < 0) continue; // ignore UNDEF indices
3049     if (ExpectedElt != static_cast<unsigned>(M[i]))
3050       return false;
3051   }
3052
3053   // Adjust the index value if the source operands will be swapped.
3054   if (ReverseVEXT)
3055     Imm -= NumElts;
3056
3057   return true;
3058 }
3059
3060 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3061 /// instruction with the specified blocksize.  (The order of the elements
3062 /// within each block of the vector is reversed.)
3063 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3064                        unsigned BlockSize) {
3065   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3066          "Only possible block sizes for VREV are: 16, 32, 64");
3067
3068   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3069   if (EltSz == 64)
3070     return false;
3071
3072   unsigned NumElts = VT.getVectorNumElements();
3073   unsigned BlockElts = M[0] + 1;
3074   // If the first shuffle index is UNDEF, be optimistic.
3075   if (M[0] < 0)
3076     BlockElts = BlockSize / EltSz;
3077
3078   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3079     return false;
3080
3081   for (unsigned i = 0; i < NumElts; ++i) {
3082     if (M[i] < 0) continue; // ignore UNDEF indices
3083     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3084       return false;
3085   }
3086
3087   return true;
3088 }
3089
3090 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3091                        unsigned &WhichResult) {
3092   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3093   if (EltSz == 64)
3094     return false;
3095
3096   unsigned NumElts = VT.getVectorNumElements();
3097   WhichResult = (M[0] == 0 ? 0 : 1);
3098   for (unsigned i = 0; i < NumElts; i += 2) {
3099     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3100         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
3101       return false;
3102   }
3103   return true;
3104 }
3105
3106 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3107 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3108 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3109 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3110                                 unsigned &WhichResult) {
3111   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3112   if (EltSz == 64)
3113     return false;
3114
3115   unsigned NumElts = VT.getVectorNumElements();
3116   WhichResult = (M[0] == 0 ? 0 : 1);
3117   for (unsigned i = 0; i < NumElts; i += 2) {
3118     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3119         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
3120       return false;
3121   }
3122   return true;
3123 }
3124
3125 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3126                        unsigned &WhichResult) {
3127   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3128   if (EltSz == 64)
3129     return false;
3130
3131   unsigned NumElts = VT.getVectorNumElements();
3132   WhichResult = (M[0] == 0 ? 0 : 1);
3133   for (unsigned i = 0; i != NumElts; ++i) {
3134     if (M[i] < 0) continue; // ignore UNDEF indices
3135     if ((unsigned) M[i] != 2 * i + WhichResult)
3136       return false;
3137   }
3138
3139   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3140   if (VT.is64BitVector() && EltSz == 32)
3141     return false;
3142
3143   return true;
3144 }
3145
3146 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3147 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3148 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3149 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3150                                 unsigned &WhichResult) {
3151   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3152   if (EltSz == 64)
3153     return false;
3154
3155   unsigned Half = VT.getVectorNumElements() / 2;
3156   WhichResult = (M[0] == 0 ? 0 : 1);
3157   for (unsigned j = 0; j != 2; ++j) {
3158     unsigned Idx = WhichResult;
3159     for (unsigned i = 0; i != Half; ++i) {
3160       int MIdx = M[i + j * Half];
3161       if (MIdx >= 0 && (unsigned) MIdx != Idx)
3162         return false;
3163       Idx += 2;
3164     }
3165   }
3166
3167   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3168   if (VT.is64BitVector() && EltSz == 32)
3169     return false;
3170
3171   return true;
3172 }
3173
3174 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3175                        unsigned &WhichResult) {
3176   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3177   if (EltSz == 64)
3178     return false;
3179
3180   unsigned NumElts = VT.getVectorNumElements();
3181   WhichResult = (M[0] == 0 ? 0 : 1);
3182   unsigned Idx = WhichResult * NumElts / 2;
3183   for (unsigned i = 0; i != NumElts; i += 2) {
3184     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3185         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
3186       return false;
3187     Idx += 1;
3188   }
3189
3190   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3191   if (VT.is64BitVector() && EltSz == 32)
3192     return false;
3193
3194   return true;
3195 }
3196
3197 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3198 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3199 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3200 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3201                                 unsigned &WhichResult) {
3202   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3203   if (EltSz == 64)
3204     return false;
3205
3206   unsigned NumElts = VT.getVectorNumElements();
3207   WhichResult = (M[0] == 0 ? 0 : 1);
3208   unsigned Idx = WhichResult * NumElts / 2;
3209   for (unsigned i = 0; i != NumElts; i += 2) {
3210     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3211         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
3212       return false;
3213     Idx += 1;
3214   }
3215
3216   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3217   if (VT.is64BitVector() && EltSz == 32)
3218     return false;
3219
3220   return true;
3221 }
3222
3223 // If N is an integer constant that can be moved into a register in one
3224 // instruction, return an SDValue of such a constant (will become a MOV
3225 // instruction).  Otherwise return null.
3226 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3227                                      const ARMSubtarget *ST, DebugLoc dl) {
3228   uint64_t Val;
3229   if (!isa<ConstantSDNode>(N))
3230     return SDValue();
3231   Val = cast<ConstantSDNode>(N)->getZExtValue();
3232
3233   if (ST->isThumb1Only()) {
3234     if (Val <= 255 || ~Val <= 255)
3235       return DAG.getConstant(Val, MVT::i32);
3236   } else {
3237     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3238       return DAG.getConstant(Val, MVT::i32);
3239   }
3240   return SDValue();
3241 }
3242
3243 // If this is a case we can't handle, return null and let the default
3244 // expansion code take care of it.
3245 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3246                                  const ARMSubtarget *ST) {
3247   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3248   DebugLoc dl = Op.getDebugLoc();
3249   EVT VT = Op.getValueType();
3250
3251   APInt SplatBits, SplatUndef;
3252   unsigned SplatBitSize;
3253   bool HasAnyUndefs;
3254   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3255     if (SplatBitSize <= 64) {
3256       // Check if an immediate VMOV works.
3257       EVT VmovVT;
3258       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3259                                       SplatUndef.getZExtValue(), SplatBitSize,
3260                                       DAG, VmovVT, VT.is128BitVector(), true);
3261       if (Val.getNode()) {
3262         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3263         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3264       }
3265
3266       // Try an immediate VMVN.
3267       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3268                              ((1LL << SplatBitSize) - 1));
3269       Val = isNEONModifiedImm(NegatedImm,
3270                                       SplatUndef.getZExtValue(), SplatBitSize,
3271                                       DAG, VmovVT, VT.is128BitVector(), false);
3272       if (Val.getNode()) {
3273         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3274         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3275       }
3276     }
3277   }
3278
3279   // Scan through the operands to see if only one value is used.
3280   unsigned NumElts = VT.getVectorNumElements();
3281   bool isOnlyLowElement = true;
3282   bool usesOnlyOneValue = true;
3283   bool isConstant = true;
3284   SDValue Value;
3285   for (unsigned i = 0; i < NumElts; ++i) {
3286     SDValue V = Op.getOperand(i);
3287     if (V.getOpcode() == ISD::UNDEF)
3288       continue;
3289     if (i > 0)
3290       isOnlyLowElement = false;
3291     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3292       isConstant = false;
3293
3294     if (!Value.getNode())
3295       Value = V;
3296     else if (V != Value)
3297       usesOnlyOneValue = false;
3298   }
3299
3300   if (!Value.getNode())
3301     return DAG.getUNDEF(VT);
3302
3303   if (isOnlyLowElement)
3304     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3305
3306   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3307
3308   if (EnableARMVDUPsplat) {
3309     // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3310     // i32 and try again.
3311     if (usesOnlyOneValue && EltSize <= 32) {
3312       if (!isConstant)
3313         return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3314       if (VT.getVectorElementType().isFloatingPoint()) {
3315         SmallVector<SDValue, 8> Ops;
3316         for (unsigned i = 0; i < NumElts; ++i)
3317           Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
3318                                     Op.getOperand(i)));
3319         SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, &Ops[0],
3320                                   NumElts);
3321         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3322                            LowerBUILD_VECTOR(Val, DAG, ST));
3323       }
3324       SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3325       if (Val.getNode())
3326         return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3327     }
3328   }
3329
3330   // If all elements are constants and the case above didn't get hit, fall back
3331   // to the default expansion, which will generate a load from the constant
3332   // pool.
3333   if (isConstant)
3334     return SDValue();
3335
3336   if (!EnableARMVDUPsplat) {
3337     // Use VDUP for non-constant splats.
3338     if (usesOnlyOneValue && EltSize <= 32)
3339       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3340   }
3341
3342   // Vectors with 32- or 64-bit elements can be built by directly assigning
3343   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3344   // will be legalized.
3345   if (EltSize >= 32) {
3346     // Do the expansion with floating-point types, since that is what the VFP
3347     // registers are defined to use, and since i64 is not legal.
3348     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3349     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3350     SmallVector<SDValue, 8> Ops;
3351     for (unsigned i = 0; i < NumElts; ++i)
3352       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3353     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3354     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3355   }
3356
3357   return SDValue();
3358 }
3359
3360 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3361 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3362 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3363 /// are assumed to be legal.
3364 bool
3365 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3366                                       EVT VT) const {
3367   if (VT.getVectorNumElements() == 4 &&
3368       (VT.is128BitVector() || VT.is64BitVector())) {
3369     unsigned PFIndexes[4];
3370     for (unsigned i = 0; i != 4; ++i) {
3371       if (M[i] < 0)
3372         PFIndexes[i] = 8;
3373       else
3374         PFIndexes[i] = M[i];
3375     }
3376
3377     // Compute the index in the perfect shuffle table.
3378     unsigned PFTableIndex =
3379       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3380     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3381     unsigned Cost = (PFEntry >> 30);
3382
3383     if (Cost <= 4)
3384       return true;
3385   }
3386
3387   bool ReverseVEXT;
3388   unsigned Imm, WhichResult;
3389
3390   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3391   return (EltSize >= 32 ||
3392           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3393           isVREVMask(M, VT, 64) ||
3394           isVREVMask(M, VT, 32) ||
3395           isVREVMask(M, VT, 16) ||
3396           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3397           isVTRNMask(M, VT, WhichResult) ||
3398           isVUZPMask(M, VT, WhichResult) ||
3399           isVZIPMask(M, VT, WhichResult) ||
3400           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3401           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3402           isVZIP_v_undef_Mask(M, VT, WhichResult));
3403 }
3404
3405 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3406 /// the specified operations to build the shuffle.
3407 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3408                                       SDValue RHS, SelectionDAG &DAG,
3409                                       DebugLoc dl) {
3410   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3411   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3412   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3413
3414   enum {
3415     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3416     OP_VREV,
3417     OP_VDUP0,
3418     OP_VDUP1,
3419     OP_VDUP2,
3420     OP_VDUP3,
3421     OP_VEXT1,
3422     OP_VEXT2,
3423     OP_VEXT3,
3424     OP_VUZPL, // VUZP, left result
3425     OP_VUZPR, // VUZP, right result
3426     OP_VZIPL, // VZIP, left result
3427     OP_VZIPR, // VZIP, right result
3428     OP_VTRNL, // VTRN, left result
3429     OP_VTRNR  // VTRN, right result
3430   };
3431
3432   if (OpNum == OP_COPY) {
3433     if (LHSID == (1*9+2)*9+3) return LHS;
3434     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3435     return RHS;
3436   }
3437
3438   SDValue OpLHS, OpRHS;
3439   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3440   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3441   EVT VT = OpLHS.getValueType();
3442
3443   switch (OpNum) {
3444   default: llvm_unreachable("Unknown shuffle opcode!");
3445   case OP_VREV:
3446     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3447   case OP_VDUP0:
3448   case OP_VDUP1:
3449   case OP_VDUP2:
3450   case OP_VDUP3:
3451     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3452                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3453   case OP_VEXT1:
3454   case OP_VEXT2:
3455   case OP_VEXT3:
3456     return DAG.getNode(ARMISD::VEXT, dl, VT,
3457                        OpLHS, OpRHS,
3458                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3459   case OP_VUZPL:
3460   case OP_VUZPR:
3461     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3462                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3463   case OP_VZIPL:
3464   case OP_VZIPR:
3465     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3466                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3467   case OP_VTRNL:
3468   case OP_VTRNR:
3469     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3470                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3471   }
3472 }
3473
3474 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3475   SDValue V1 = Op.getOperand(0);
3476   SDValue V2 = Op.getOperand(1);
3477   DebugLoc dl = Op.getDebugLoc();
3478   EVT VT = Op.getValueType();
3479   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3480   SmallVector<int, 8> ShuffleMask;
3481
3482   // Convert shuffles that are directly supported on NEON to target-specific
3483   // DAG nodes, instead of keeping them as shuffles and matching them again
3484   // during code selection.  This is more efficient and avoids the possibility
3485   // of inconsistencies between legalization and selection.
3486   // FIXME: floating-point vectors should be canonicalized to integer vectors
3487   // of the same time so that they get CSEd properly.
3488   SVN->getMask(ShuffleMask);
3489
3490   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3491   if (EltSize <= 32) {
3492     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3493       int Lane = SVN->getSplatIndex();
3494       // If this is undef splat, generate it via "just" vdup, if possible.
3495       if (Lane == -1) Lane = 0;
3496
3497       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3498         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3499       }
3500       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3501                          DAG.getConstant(Lane, MVT::i32));
3502     }
3503
3504     bool ReverseVEXT;
3505     unsigned Imm;
3506     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3507       if (ReverseVEXT)
3508         std::swap(V1, V2);
3509       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3510                          DAG.getConstant(Imm, MVT::i32));
3511     }
3512
3513     if (isVREVMask(ShuffleMask, VT, 64))
3514       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3515     if (isVREVMask(ShuffleMask, VT, 32))
3516       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3517     if (isVREVMask(ShuffleMask, VT, 16))
3518       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3519
3520     // Check for Neon shuffles that modify both input vectors in place.
3521     // If both results are used, i.e., if there are two shuffles with the same
3522     // source operands and with masks corresponding to both results of one of
3523     // these operations, DAG memoization will ensure that a single node is
3524     // used for both shuffles.
3525     unsigned WhichResult;
3526     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3527       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3528                          V1, V2).getValue(WhichResult);
3529     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3530       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3531                          V1, V2).getValue(WhichResult);
3532     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3533       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3534                          V1, V2).getValue(WhichResult);
3535
3536     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3537       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3538                          V1, V1).getValue(WhichResult);
3539     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3540       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3541                          V1, V1).getValue(WhichResult);
3542     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3543       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3544                          V1, V1).getValue(WhichResult);
3545   }
3546
3547   // If the shuffle is not directly supported and it has 4 elements, use
3548   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3549   unsigned NumElts = VT.getVectorNumElements();
3550   if (NumElts == 4) {
3551     unsigned PFIndexes[4];
3552     for (unsigned i = 0; i != 4; ++i) {
3553       if (ShuffleMask[i] < 0)
3554         PFIndexes[i] = 8;
3555       else
3556         PFIndexes[i] = ShuffleMask[i];
3557     }
3558
3559     // Compute the index in the perfect shuffle table.
3560     unsigned PFTableIndex =
3561       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3562     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3563     unsigned Cost = (PFEntry >> 30);
3564
3565     if (Cost <= 4)
3566       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3567   }
3568
3569   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3570   if (EltSize >= 32) {
3571     // Do the expansion with floating-point types, since that is what the VFP
3572     // registers are defined to use, and since i64 is not legal.
3573     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3574     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3575     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3576     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3577     SmallVector<SDValue, 8> Ops;
3578     for (unsigned i = 0; i < NumElts; ++i) {
3579       if (ShuffleMask[i] < 0)
3580         Ops.push_back(DAG.getUNDEF(EltVT));
3581       else
3582         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3583                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3584                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3585                                                   MVT::i32)));
3586     }
3587     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3588     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3589   }
3590
3591   return SDValue();
3592 }
3593
3594 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3595   EVT VT = Op.getValueType();
3596   DebugLoc dl = Op.getDebugLoc();
3597   SDValue Vec = Op.getOperand(0);
3598   SDValue Lane = Op.getOperand(1);
3599   assert(VT == MVT::i32 &&
3600          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3601          "unexpected type for custom-lowering vector extract");
3602   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3603 }
3604
3605 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3606   // The only time a CONCAT_VECTORS operation can have legal types is when
3607   // two 64-bit vectors are concatenated to a 128-bit vector.
3608   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3609          "unexpected CONCAT_VECTORS");
3610   DebugLoc dl = Op.getDebugLoc();
3611   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3612   SDValue Op0 = Op.getOperand(0);
3613   SDValue Op1 = Op.getOperand(1);
3614   if (Op0.getOpcode() != ISD::UNDEF)
3615     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3616                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3617                       DAG.getIntPtrConstant(0));
3618   if (Op1.getOpcode() != ISD::UNDEF)
3619     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3620                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3621                       DAG.getIntPtrConstant(1));
3622   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3623 }
3624
3625 /// SkipExtension - For a node that is either a SIGN_EXTEND, ZERO_EXTEND, or
3626 /// an extending load, return the unextended value.
3627 static SDValue SkipExtension(SDNode *N, SelectionDAG &DAG) {
3628   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
3629     return N->getOperand(0);
3630   LoadSDNode *LD = cast<LoadSDNode>(N);
3631   return DAG.getLoad(LD->getMemoryVT(), N->getDebugLoc(), LD->getChain(),
3632                      LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
3633                      LD->isNonTemporal(), LD->getAlignment());
3634 }
3635
3636 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
3637   // Multiplications are only custom-lowered for 128-bit vectors so that
3638   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
3639   EVT VT = Op.getValueType();
3640   assert(VT.is128BitVector() && "unexpected type for custom-lowering ISD::MUL");
3641   SDNode *N0 = Op.getOperand(0).getNode();
3642   SDNode *N1 = Op.getOperand(1).getNode();
3643   unsigned NewOpc = 0;
3644   if ((N0->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N0)) &&
3645       (N1->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N1))) {
3646     NewOpc = ARMISD::VMULLs;
3647   } else if ((N0->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N0)) &&
3648              (N1->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N1))) {
3649     NewOpc = ARMISD::VMULLu;
3650   } else if (VT.getSimpleVT().SimpleTy == MVT::v2i64) {
3651     // Fall through to expand this.  It is not legal.
3652     return SDValue();
3653   } else {
3654     // Other vector multiplications are legal.
3655     return Op;
3656   }
3657
3658   // Legalize to a VMULL instruction.
3659   DebugLoc DL = Op.getDebugLoc();
3660   SDValue Op0 = SkipExtension(N0, DAG);
3661   SDValue Op1 = SkipExtension(N1, DAG);
3662
3663   assert(Op0.getValueType().is64BitVector() &&
3664          Op1.getValueType().is64BitVector() &&
3665          "unexpected types for extended operands to VMULL");
3666   return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
3667 }
3668
3669 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3670   switch (Op.getOpcode()) {
3671   default: llvm_unreachable("Don't know how to custom lower this!");
3672   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3673   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3674   case ISD::GlobalAddress:
3675     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3676       LowerGlobalAddressELF(Op, DAG);
3677   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3678   case ISD::SELECT:        return LowerSELECT(Op, DAG);
3679   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3680   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3681   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3682   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3683   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3684   case ISD::SINT_TO_FP:
3685   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3686   case ISD::FP_TO_SINT:
3687   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3688   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3689   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3690   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3691   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3692   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3693   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3694   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3695                                                                Subtarget);
3696   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3697   case ISD::SHL:
3698   case ISD::SRL:
3699   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3700   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3701   case ISD::SRL_PARTS:
3702   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3703   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3704   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3705   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
3706   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3707   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3708   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3709   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
3710   case ISD::MUL:           return LowerMUL(Op, DAG);
3711   }
3712   return SDValue();
3713 }
3714
3715 /// ReplaceNodeResults - Replace the results of node with an illegal result
3716 /// type with new values built out of custom code.
3717 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3718                                            SmallVectorImpl<SDValue>&Results,
3719                                            SelectionDAG &DAG) const {
3720   SDValue Res;
3721   switch (N->getOpcode()) {
3722   default:
3723     llvm_unreachable("Don't know how to custom expand this!");
3724     break;
3725   case ISD::BIT_CONVERT:
3726     Res = ExpandBIT_CONVERT(N, DAG);
3727     break;
3728   case ISD::SRL:
3729   case ISD::SRA:
3730     Res = LowerShift(N, DAG, Subtarget);
3731     break;
3732   }
3733   if (Res.getNode())
3734     Results.push_back(Res);
3735 }
3736
3737 //===----------------------------------------------------------------------===//
3738 //                           ARM Scheduler Hooks
3739 //===----------------------------------------------------------------------===//
3740
3741 MachineBasicBlock *
3742 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3743                                      MachineBasicBlock *BB,
3744                                      unsigned Size) const {
3745   unsigned dest    = MI->getOperand(0).getReg();
3746   unsigned ptr     = MI->getOperand(1).getReg();
3747   unsigned oldval  = MI->getOperand(2).getReg();
3748   unsigned newval  = MI->getOperand(3).getReg();
3749   unsigned scratch = BB->getParent()->getRegInfo()
3750     .createVirtualRegister(ARM::GPRRegisterClass);
3751   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3752   DebugLoc dl = MI->getDebugLoc();
3753   bool isThumb2 = Subtarget->isThumb2();
3754
3755   unsigned ldrOpc, strOpc;
3756   switch (Size) {
3757   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3758   case 1:
3759     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3760     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3761     break;
3762   case 2:
3763     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3764     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3765     break;
3766   case 4:
3767     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3768     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3769     break;
3770   }
3771
3772   MachineFunction *MF = BB->getParent();
3773   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3774   MachineFunction::iterator It = BB;
3775   ++It; // insert the new blocks after the current block
3776
3777   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3778   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3779   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3780   MF->insert(It, loop1MBB);
3781   MF->insert(It, loop2MBB);
3782   MF->insert(It, exitMBB);
3783
3784   // Transfer the remainder of BB and its successor edges to exitMBB.
3785   exitMBB->splice(exitMBB->begin(), BB,
3786                   llvm::next(MachineBasicBlock::iterator(MI)),
3787                   BB->end());
3788   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3789
3790   //  thisMBB:
3791   //   ...
3792   //   fallthrough --> loop1MBB
3793   BB->addSuccessor(loop1MBB);
3794
3795   // loop1MBB:
3796   //   ldrex dest, [ptr]
3797   //   cmp dest, oldval
3798   //   bne exitMBB
3799   BB = loop1MBB;
3800   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3801   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3802                  .addReg(dest).addReg(oldval));
3803   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3804     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3805   BB->addSuccessor(loop2MBB);
3806   BB->addSuccessor(exitMBB);
3807
3808   // loop2MBB:
3809   //   strex scratch, newval, [ptr]
3810   //   cmp scratch, #0
3811   //   bne loop1MBB
3812   BB = loop2MBB;
3813   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3814                  .addReg(ptr));
3815   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3816                  .addReg(scratch).addImm(0));
3817   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3818     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3819   BB->addSuccessor(loop1MBB);
3820   BB->addSuccessor(exitMBB);
3821
3822   //  exitMBB:
3823   //   ...
3824   BB = exitMBB;
3825
3826   MI->eraseFromParent();   // The instruction is gone now.
3827
3828   return BB;
3829 }
3830
3831 MachineBasicBlock *
3832 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3833                                     unsigned Size, unsigned BinOpcode) const {
3834   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3835   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3836
3837   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3838   MachineFunction *MF = BB->getParent();
3839   MachineFunction::iterator It = BB;
3840   ++It;
3841
3842   unsigned dest = MI->getOperand(0).getReg();
3843   unsigned ptr = MI->getOperand(1).getReg();
3844   unsigned incr = MI->getOperand(2).getReg();
3845   DebugLoc dl = MI->getDebugLoc();
3846
3847   bool isThumb2 = Subtarget->isThumb2();
3848   unsigned ldrOpc, strOpc;
3849   switch (Size) {
3850   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3851   case 1:
3852     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3853     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3854     break;
3855   case 2:
3856     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3857     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3858     break;
3859   case 4:
3860     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3861     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3862     break;
3863   }
3864
3865   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3866   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3867   MF->insert(It, loopMBB);
3868   MF->insert(It, exitMBB);
3869
3870   // Transfer the remainder of BB and its successor edges to exitMBB.
3871   exitMBB->splice(exitMBB->begin(), BB,
3872                   llvm::next(MachineBasicBlock::iterator(MI)),
3873                   BB->end());
3874   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3875
3876   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3877   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3878   unsigned scratch2 = (!BinOpcode) ? incr :
3879     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3880
3881   //  thisMBB:
3882   //   ...
3883   //   fallthrough --> loopMBB
3884   BB->addSuccessor(loopMBB);
3885
3886   //  loopMBB:
3887   //   ldrex dest, ptr
3888   //   <binop> scratch2, dest, incr
3889   //   strex scratch, scratch2, ptr
3890   //   cmp scratch, #0
3891   //   bne- loopMBB
3892   //   fallthrough --> exitMBB
3893   BB = loopMBB;
3894   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3895   if (BinOpcode) {
3896     // operand order needs to go the other way for NAND
3897     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3898       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3899                      addReg(incr).addReg(dest)).addReg(0);
3900     else
3901       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3902                      addReg(dest).addReg(incr)).addReg(0);
3903   }
3904
3905   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3906                  .addReg(ptr));
3907   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3908                  .addReg(scratch).addImm(0));
3909   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3910     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3911
3912   BB->addSuccessor(loopMBB);
3913   BB->addSuccessor(exitMBB);
3914
3915   //  exitMBB:
3916   //   ...
3917   BB = exitMBB;
3918
3919   MI->eraseFromParent();   // The instruction is gone now.
3920
3921   return BB;
3922 }
3923
3924 static
3925 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
3926   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
3927        E = MBB->succ_end(); I != E; ++I)
3928     if (*I != Succ)
3929       return *I;
3930   llvm_unreachable("Expecting a BB with two successors!");
3931 }
3932
3933 MachineBasicBlock *
3934 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3935                                                MachineBasicBlock *BB) const {
3936   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3937   DebugLoc dl = MI->getDebugLoc();
3938   bool isThumb2 = Subtarget->isThumb2();
3939   switch (MI->getOpcode()) {
3940   default:
3941     MI->dump();
3942     llvm_unreachable("Unexpected instr type to insert");
3943
3944   case ARM::ATOMIC_LOAD_ADD_I8:
3945      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3946   case ARM::ATOMIC_LOAD_ADD_I16:
3947      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3948   case ARM::ATOMIC_LOAD_ADD_I32:
3949      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3950
3951   case ARM::ATOMIC_LOAD_AND_I8:
3952      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3953   case ARM::ATOMIC_LOAD_AND_I16:
3954      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3955   case ARM::ATOMIC_LOAD_AND_I32:
3956      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3957
3958   case ARM::ATOMIC_LOAD_OR_I8:
3959      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3960   case ARM::ATOMIC_LOAD_OR_I16:
3961      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3962   case ARM::ATOMIC_LOAD_OR_I32:
3963      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3964
3965   case ARM::ATOMIC_LOAD_XOR_I8:
3966      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3967   case ARM::ATOMIC_LOAD_XOR_I16:
3968      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3969   case ARM::ATOMIC_LOAD_XOR_I32:
3970      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3971
3972   case ARM::ATOMIC_LOAD_NAND_I8:
3973      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3974   case ARM::ATOMIC_LOAD_NAND_I16:
3975      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3976   case ARM::ATOMIC_LOAD_NAND_I32:
3977      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3978
3979   case ARM::ATOMIC_LOAD_SUB_I8:
3980      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3981   case ARM::ATOMIC_LOAD_SUB_I16:
3982      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3983   case ARM::ATOMIC_LOAD_SUB_I32:
3984      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3985
3986   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3987   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3988   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3989
3990   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3991   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3992   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3993
3994   case ARM::tMOVCCr_pseudo: {
3995     // To "insert" a SELECT_CC instruction, we actually have to insert the
3996     // diamond control-flow pattern.  The incoming instruction knows the
3997     // destination vreg to set, the condition code register to branch on, the
3998     // true/false values to select between, and a branch opcode to use.
3999     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4000     MachineFunction::iterator It = BB;
4001     ++It;
4002
4003     //  thisMBB:
4004     //  ...
4005     //   TrueVal = ...
4006     //   cmpTY ccX, r1, r2
4007     //   bCC copy1MBB
4008     //   fallthrough --> copy0MBB
4009     MachineBasicBlock *thisMBB  = BB;
4010     MachineFunction *F = BB->getParent();
4011     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4012     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
4013     F->insert(It, copy0MBB);
4014     F->insert(It, sinkMBB);
4015
4016     // Transfer the remainder of BB and its successor edges to sinkMBB.
4017     sinkMBB->splice(sinkMBB->begin(), BB,
4018                     llvm::next(MachineBasicBlock::iterator(MI)),
4019                     BB->end());
4020     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4021
4022     BB->addSuccessor(copy0MBB);
4023     BB->addSuccessor(sinkMBB);
4024
4025     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
4026       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
4027
4028     //  copy0MBB:
4029     //   %FalseValue = ...
4030     //   # fallthrough to sinkMBB
4031     BB = copy0MBB;
4032
4033     // Update machine-CFG edges
4034     BB->addSuccessor(sinkMBB);
4035
4036     //  sinkMBB:
4037     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4038     //  ...
4039     BB = sinkMBB;
4040     BuildMI(*BB, BB->begin(), dl,
4041             TII->get(ARM::PHI), MI->getOperand(0).getReg())
4042       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4043       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4044
4045     MI->eraseFromParent();   // The pseudo instruction is gone now.
4046     return BB;
4047   }
4048
4049   case ARM::BCCi64:
4050   case ARM::BCCZi64: {
4051     // Compare both parts that make up the double comparison separately for
4052     // equality.
4053     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
4054
4055     unsigned LHS1 = MI->getOperand(1).getReg();
4056     unsigned LHS2 = MI->getOperand(2).getReg();
4057     if (RHSisZero) {
4058       AddDefaultPred(BuildMI(BB, dl,
4059                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4060                      .addReg(LHS1).addImm(0));
4061       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4062         .addReg(LHS2).addImm(0)
4063         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4064     } else {
4065       unsigned RHS1 = MI->getOperand(3).getReg();
4066       unsigned RHS2 = MI->getOperand(4).getReg();
4067       AddDefaultPred(BuildMI(BB, dl,
4068                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4069                      .addReg(LHS1).addReg(RHS1));
4070       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4071         .addReg(LHS2).addReg(RHS2)
4072         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4073     }
4074
4075     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
4076     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
4077     if (MI->getOperand(0).getImm() == ARMCC::NE)
4078       std::swap(destMBB, exitMBB);
4079
4080     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4081       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4082     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4083       .addMBB(exitMBB);
4084
4085     MI->eraseFromParent();   // The pseudo instruction is gone now.
4086     return BB;
4087   }
4088   }
4089 }
4090
4091 //===----------------------------------------------------------------------===//
4092 //                           ARM Optimization Hooks
4093 //===----------------------------------------------------------------------===//
4094
4095 static
4096 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4097                             TargetLowering::DAGCombinerInfo &DCI) {
4098   SelectionDAG &DAG = DCI.DAG;
4099   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4100   EVT VT = N->getValueType(0);
4101   unsigned Opc = N->getOpcode();
4102   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4103   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4104   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4105   ISD::CondCode CC = ISD::SETCC_INVALID;
4106
4107   if (isSlctCC) {
4108     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4109   } else {
4110     SDValue CCOp = Slct.getOperand(0);
4111     if (CCOp.getOpcode() == ISD::SETCC)
4112       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4113   }
4114
4115   bool DoXform = false;
4116   bool InvCC = false;
4117   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4118           "Bad input!");
4119
4120   if (LHS.getOpcode() == ISD::Constant &&
4121       cast<ConstantSDNode>(LHS)->isNullValue()) {
4122     DoXform = true;
4123   } else if (CC != ISD::SETCC_INVALID &&
4124              RHS.getOpcode() == ISD::Constant &&
4125              cast<ConstantSDNode>(RHS)->isNullValue()) {
4126     std::swap(LHS, RHS);
4127     SDValue Op0 = Slct.getOperand(0);
4128     EVT OpVT = isSlctCC ? Op0.getValueType() :
4129                           Op0.getOperand(0).getValueType();
4130     bool isInt = OpVT.isInteger();
4131     CC = ISD::getSetCCInverse(CC, isInt);
4132
4133     if (!TLI.isCondCodeLegal(CC, OpVT))
4134       return SDValue();         // Inverse operator isn't legal.
4135
4136     DoXform = true;
4137     InvCC = true;
4138   }
4139
4140   if (DoXform) {
4141     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4142     if (isSlctCC)
4143       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4144                              Slct.getOperand(0), Slct.getOperand(1), CC);
4145     SDValue CCOp = Slct.getOperand(0);
4146     if (InvCC)
4147       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4148                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4149     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4150                        CCOp, OtherOp, Result);
4151   }
4152   return SDValue();
4153 }
4154
4155 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
4156 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
4157 /// called with the default operands, and if that fails, with commuted
4158 /// operands.
4159 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
4160                                          TargetLowering::DAGCombinerInfo &DCI) {
4161   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4162   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4163     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4164     if (Result.getNode()) return Result;
4165   }
4166   return SDValue();
4167 }
4168
4169 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4170 ///
4171 static SDValue PerformADDCombine(SDNode *N,
4172                                  TargetLowering::DAGCombinerInfo &DCI) {
4173   SDValue N0 = N->getOperand(0);
4174   SDValue N1 = N->getOperand(1);
4175
4176   // First try with the default operand order.
4177   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI);
4178   if (Result.getNode())
4179     return Result;
4180
4181   // If that didn't work, try again with the operands commuted.
4182   return PerformADDCombineWithOperands(N, N1, N0, DCI);
4183 }
4184
4185 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4186 ///
4187 static SDValue PerformSUBCombine(SDNode *N,
4188                                  TargetLowering::DAGCombinerInfo &DCI) {
4189   SDValue N0 = N->getOperand(0);
4190   SDValue N1 = N->getOperand(1);
4191
4192   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4193   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4194     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4195     if (Result.getNode()) return Result;
4196   }
4197
4198   return SDValue();
4199 }
4200
4201 static SDValue PerformMULCombine(SDNode *N,
4202                                  TargetLowering::DAGCombinerInfo &DCI,
4203                                  const ARMSubtarget *Subtarget) {
4204   SelectionDAG &DAG = DCI.DAG;
4205
4206   if (Subtarget->isThumb1Only())
4207     return SDValue();
4208
4209   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4210     return SDValue();
4211
4212   EVT VT = N->getValueType(0);
4213   if (VT != MVT::i32)
4214     return SDValue();
4215
4216   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4217   if (!C)
4218     return SDValue();
4219
4220   uint64_t MulAmt = C->getZExtValue();
4221   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4222   ShiftAmt = ShiftAmt & (32 - 1);
4223   SDValue V = N->getOperand(0);
4224   DebugLoc DL = N->getDebugLoc();
4225
4226   SDValue Res;
4227   MulAmt >>= ShiftAmt;
4228   if (isPowerOf2_32(MulAmt - 1)) {
4229     // (mul x, 2^N + 1) => (add (shl x, N), x)
4230     Res = DAG.getNode(ISD::ADD, DL, VT,
4231                       V, DAG.getNode(ISD::SHL, DL, VT,
4232                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4233                                                         MVT::i32)));
4234   } else if (isPowerOf2_32(MulAmt + 1)) {
4235     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4236     Res = DAG.getNode(ISD::SUB, DL, VT,
4237                       DAG.getNode(ISD::SHL, DL, VT,
4238                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4239                                                      MVT::i32)),
4240                                                      V);
4241   } else
4242     return SDValue();
4243
4244   if (ShiftAmt != 0)
4245     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4246                       DAG.getConstant(ShiftAmt, MVT::i32));
4247
4248   // Do not add new nodes to DAG combiner worklist.
4249   DCI.CombineTo(N, Res, false);
4250   return SDValue();
4251 }
4252
4253 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
4254 static SDValue PerformORCombine(SDNode *N,
4255                                 TargetLowering::DAGCombinerInfo &DCI,
4256                                 const ARMSubtarget *Subtarget) {
4257   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
4258   // reasonable.
4259
4260   // BFI is only available on V6T2+
4261   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
4262     return SDValue();
4263
4264   SelectionDAG &DAG = DCI.DAG;
4265   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4266   DebugLoc DL = N->getDebugLoc();
4267   // 1) or (and A, mask), val => ARMbfi A, val, mask
4268   //      iff (val & mask) == val
4269   //
4270   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4271   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
4272   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4273   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
4274   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4275   //  (i.e., copy a bitfield value into another bitfield of the same width)
4276   if (N0.getOpcode() != ISD::AND)
4277     return SDValue();
4278
4279   EVT VT = N->getValueType(0);
4280   if (VT != MVT::i32)
4281     return SDValue();
4282
4283
4284   // The value and the mask need to be constants so we can verify this is
4285   // actually a bitfield set. If the mask is 0xffff, we can do better
4286   // via a movt instruction, so don't use BFI in that case.
4287   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4288   if (!C)
4289     return SDValue();
4290   unsigned Mask = C->getZExtValue();
4291   if (Mask == 0xffff)
4292     return SDValue();
4293   SDValue Res;
4294   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
4295   if ((C = dyn_cast<ConstantSDNode>(N1))) {
4296     unsigned Val = C->getZExtValue();
4297     if (!ARM::isBitFieldInvertedMask(Mask) || (Val & ~Mask) != Val)
4298       return SDValue();
4299     Val >>= CountTrailingZeros_32(~Mask);
4300
4301     Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0),
4302                       DAG.getConstant(Val, MVT::i32),
4303                       DAG.getConstant(Mask, MVT::i32));
4304
4305     // Do not add new nodes to DAG combiner worklist.
4306     DCI.CombineTo(N, Res, false);
4307   } else if (N1.getOpcode() == ISD::AND) {
4308     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4309     C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
4310     if (!C)
4311       return SDValue();
4312     unsigned Mask2 = C->getZExtValue();
4313
4314     if (ARM::isBitFieldInvertedMask(Mask) &&
4315         ARM::isBitFieldInvertedMask(~Mask2) &&
4316         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
4317       // The pack halfword instruction works better for masks that fit it,
4318       // so use that when it's available.
4319       if (Subtarget->hasT2ExtractPack() &&
4320           (Mask == 0xffff || Mask == 0xffff0000))
4321         return SDValue();
4322       // 2a
4323       unsigned lsb = CountTrailingZeros_32(Mask2);
4324       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
4325                         DAG.getConstant(lsb, MVT::i32));
4326       Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0), Res,
4327                         DAG.getConstant(Mask, MVT::i32));
4328       // Do not add new nodes to DAG combiner worklist.
4329       DCI.CombineTo(N, Res, false);
4330     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
4331                ARM::isBitFieldInvertedMask(Mask2) &&
4332                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
4333       // The pack halfword instruction works better for masks that fit it,
4334       // so use that when it's available.
4335       if (Subtarget->hasT2ExtractPack() &&
4336           (Mask2 == 0xffff || Mask2 == 0xffff0000))
4337         return SDValue();
4338       // 2b
4339       unsigned lsb = CountTrailingZeros_32(Mask);
4340       Res = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4341                         DAG.getConstant(lsb, MVT::i32));
4342       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
4343                                 DAG.getConstant(Mask2, MVT::i32));
4344       // Do not add new nodes to DAG combiner worklist.
4345       DCI.CombineTo(N, Res, false);
4346     }
4347   }
4348
4349   return SDValue();
4350 }
4351
4352 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4353 /// ARMISD::VMOVRRD.
4354 static SDValue PerformVMOVRRDCombine(SDNode *N,
4355                                      TargetLowering::DAGCombinerInfo &DCI) {
4356   // vmovrrd(vmovdrr x, y) -> x,y
4357   SDValue InDouble = N->getOperand(0);
4358   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4359     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4360   return SDValue();
4361 }
4362
4363 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
4364 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
4365 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
4366   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
4367   SDValue Op0 = N->getOperand(0);
4368   SDValue Op1 = N->getOperand(1);
4369   if (Op0.getOpcode() == ISD::BIT_CONVERT)
4370     Op0 = Op0.getOperand(0);
4371   if (Op1.getOpcode() == ISD::BIT_CONVERT)
4372     Op1 = Op1.getOperand(0);
4373   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
4374       Op0.getNode() == Op1.getNode() &&
4375       Op0.getResNo() == 0 && Op1.getResNo() == 1)
4376     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(),
4377                        N->getValueType(0), Op0.getOperand(0));
4378   return SDValue();
4379 }
4380
4381 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
4382 /// ISD::BUILD_VECTOR.
4383 static SDValue PerformBUILD_VECTORCombine(SDNode *N, SelectionDAG &DAG) {
4384   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
4385   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
4386   // into a pair of GPRs, which is fine when the value is used as a scalar,
4387   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
4388   if (N->getNumOperands() == 2)
4389     return PerformVMOVDRRCombine(N, DAG);
4390
4391   return SDValue();
4392 }
4393
4394 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4395 /// ARMISD::VDUPLANE.
4396 static SDValue PerformVDUPLANECombine(SDNode *N, SelectionDAG &DAG) {
4397   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4398   // redundant.
4399   SDValue Op = N->getOperand(0);
4400   EVT VT = N->getValueType(0);
4401
4402   // Ignore bit_converts.
4403   while (Op.getOpcode() == ISD::BIT_CONVERT)
4404     Op = Op.getOperand(0);
4405   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4406     return SDValue();
4407
4408   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4409   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4410   // The canonical VMOV for a zero vector uses a 32-bit element size.
4411   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4412   unsigned EltBits;
4413   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4414     EltSize = 8;
4415   if (EltSize > VT.getVectorElementType().getSizeInBits())
4416     return SDValue();
4417
4418   return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4419 }
4420
4421 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4422 /// operand of a vector shift operation, where all the elements of the
4423 /// build_vector must have the same constant integer value.
4424 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4425   // Ignore bit_converts.
4426   while (Op.getOpcode() == ISD::BIT_CONVERT)
4427     Op = Op.getOperand(0);
4428   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4429   APInt SplatBits, SplatUndef;
4430   unsigned SplatBitSize;
4431   bool HasAnyUndefs;
4432   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4433                                       HasAnyUndefs, ElementBits) ||
4434       SplatBitSize > ElementBits)
4435     return false;
4436   Cnt = SplatBits.getSExtValue();
4437   return true;
4438 }
4439
4440 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4441 /// operand of a vector shift left operation.  That value must be in the range:
4442 ///   0 <= Value < ElementBits for a left shift; or
4443 ///   0 <= Value <= ElementBits for a long left shift.
4444 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4445   assert(VT.isVector() && "vector shift count is not a vector type");
4446   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4447   if (! getVShiftImm(Op, ElementBits, Cnt))
4448     return false;
4449   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4450 }
4451
4452 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4453 /// operand of a vector shift right operation.  For a shift opcode, the value
4454 /// is positive, but for an intrinsic the value count must be negative. The
4455 /// absolute value must be in the range:
4456 ///   1 <= |Value| <= ElementBits for a right shift; or
4457 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4458 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4459                          int64_t &Cnt) {
4460   assert(VT.isVector() && "vector shift count is not a vector type");
4461   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4462   if (! getVShiftImm(Op, ElementBits, Cnt))
4463     return false;
4464   if (isIntrinsic)
4465     Cnt = -Cnt;
4466   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4467 }
4468
4469 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4470 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4471   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4472   switch (IntNo) {
4473   default:
4474     // Don't do anything for most intrinsics.
4475     break;
4476
4477   // Vector shifts: check for immediate versions and lower them.
4478   // Note: This is done during DAG combining instead of DAG legalizing because
4479   // the build_vectors for 64-bit vector element shift counts are generally
4480   // not legal, and it is hard to see their values after they get legalized to
4481   // loads from a constant pool.
4482   case Intrinsic::arm_neon_vshifts:
4483   case Intrinsic::arm_neon_vshiftu:
4484   case Intrinsic::arm_neon_vshiftls:
4485   case Intrinsic::arm_neon_vshiftlu:
4486   case Intrinsic::arm_neon_vshiftn:
4487   case Intrinsic::arm_neon_vrshifts:
4488   case Intrinsic::arm_neon_vrshiftu:
4489   case Intrinsic::arm_neon_vrshiftn:
4490   case Intrinsic::arm_neon_vqshifts:
4491   case Intrinsic::arm_neon_vqshiftu:
4492   case Intrinsic::arm_neon_vqshiftsu:
4493   case Intrinsic::arm_neon_vqshiftns:
4494   case Intrinsic::arm_neon_vqshiftnu:
4495   case Intrinsic::arm_neon_vqshiftnsu:
4496   case Intrinsic::arm_neon_vqrshiftns:
4497   case Intrinsic::arm_neon_vqrshiftnu:
4498   case Intrinsic::arm_neon_vqrshiftnsu: {
4499     EVT VT = N->getOperand(1).getValueType();
4500     int64_t Cnt;
4501     unsigned VShiftOpc = 0;
4502
4503     switch (IntNo) {
4504     case Intrinsic::arm_neon_vshifts:
4505     case Intrinsic::arm_neon_vshiftu:
4506       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4507         VShiftOpc = ARMISD::VSHL;
4508         break;
4509       }
4510       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4511         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4512                      ARMISD::VSHRs : ARMISD::VSHRu);
4513         break;
4514       }
4515       return SDValue();
4516
4517     case Intrinsic::arm_neon_vshiftls:
4518     case Intrinsic::arm_neon_vshiftlu:
4519       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4520         break;
4521       llvm_unreachable("invalid shift count for vshll intrinsic");
4522
4523     case Intrinsic::arm_neon_vrshifts:
4524     case Intrinsic::arm_neon_vrshiftu:
4525       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4526         break;
4527       return SDValue();
4528
4529     case Intrinsic::arm_neon_vqshifts:
4530     case Intrinsic::arm_neon_vqshiftu:
4531       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4532         break;
4533       return SDValue();
4534
4535     case Intrinsic::arm_neon_vqshiftsu:
4536       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4537         break;
4538       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4539
4540     case Intrinsic::arm_neon_vshiftn:
4541     case Intrinsic::arm_neon_vrshiftn:
4542     case Intrinsic::arm_neon_vqshiftns:
4543     case Intrinsic::arm_neon_vqshiftnu:
4544     case Intrinsic::arm_neon_vqshiftnsu:
4545     case Intrinsic::arm_neon_vqrshiftns:
4546     case Intrinsic::arm_neon_vqrshiftnu:
4547     case Intrinsic::arm_neon_vqrshiftnsu:
4548       // Narrowing shifts require an immediate right shift.
4549       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4550         break;
4551       llvm_unreachable("invalid shift count for narrowing vector shift "
4552                        "intrinsic");
4553
4554     default:
4555       llvm_unreachable("unhandled vector shift");
4556     }
4557
4558     switch (IntNo) {
4559     case Intrinsic::arm_neon_vshifts:
4560     case Intrinsic::arm_neon_vshiftu:
4561       // Opcode already set above.
4562       break;
4563     case Intrinsic::arm_neon_vshiftls:
4564     case Intrinsic::arm_neon_vshiftlu:
4565       if (Cnt == VT.getVectorElementType().getSizeInBits())
4566         VShiftOpc = ARMISD::VSHLLi;
4567       else
4568         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4569                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4570       break;
4571     case Intrinsic::arm_neon_vshiftn:
4572       VShiftOpc = ARMISD::VSHRN; break;
4573     case Intrinsic::arm_neon_vrshifts:
4574       VShiftOpc = ARMISD::VRSHRs; break;
4575     case Intrinsic::arm_neon_vrshiftu:
4576       VShiftOpc = ARMISD::VRSHRu; break;
4577     case Intrinsic::arm_neon_vrshiftn:
4578       VShiftOpc = ARMISD::VRSHRN; break;
4579     case Intrinsic::arm_neon_vqshifts:
4580       VShiftOpc = ARMISD::VQSHLs; break;
4581     case Intrinsic::arm_neon_vqshiftu:
4582       VShiftOpc = ARMISD::VQSHLu; break;
4583     case Intrinsic::arm_neon_vqshiftsu:
4584       VShiftOpc = ARMISD::VQSHLsu; break;
4585     case Intrinsic::arm_neon_vqshiftns:
4586       VShiftOpc = ARMISD::VQSHRNs; break;
4587     case Intrinsic::arm_neon_vqshiftnu:
4588       VShiftOpc = ARMISD::VQSHRNu; break;
4589     case Intrinsic::arm_neon_vqshiftnsu:
4590       VShiftOpc = ARMISD::VQSHRNsu; break;
4591     case Intrinsic::arm_neon_vqrshiftns:
4592       VShiftOpc = ARMISD::VQRSHRNs; break;
4593     case Intrinsic::arm_neon_vqrshiftnu:
4594       VShiftOpc = ARMISD::VQRSHRNu; break;
4595     case Intrinsic::arm_neon_vqrshiftnsu:
4596       VShiftOpc = ARMISD::VQRSHRNsu; break;
4597     }
4598
4599     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4600                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4601   }
4602
4603   case Intrinsic::arm_neon_vshiftins: {
4604     EVT VT = N->getOperand(1).getValueType();
4605     int64_t Cnt;
4606     unsigned VShiftOpc = 0;
4607
4608     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4609       VShiftOpc = ARMISD::VSLI;
4610     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4611       VShiftOpc = ARMISD::VSRI;
4612     else {
4613       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4614     }
4615
4616     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4617                        N->getOperand(1), N->getOperand(2),
4618                        DAG.getConstant(Cnt, MVT::i32));
4619   }
4620
4621   case Intrinsic::arm_neon_vqrshifts:
4622   case Intrinsic::arm_neon_vqrshiftu:
4623     // No immediate versions of these to check for.
4624     break;
4625   }
4626
4627   return SDValue();
4628 }
4629
4630 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4631 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4632 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4633 /// vector element shift counts are generally not legal, and it is hard to see
4634 /// their values after they get legalized to loads from a constant pool.
4635 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4636                                    const ARMSubtarget *ST) {
4637   EVT VT = N->getValueType(0);
4638
4639   // Nothing to be done for scalar shifts.
4640   if (! VT.isVector())
4641     return SDValue();
4642
4643   assert(ST->hasNEON() && "unexpected vector shift");
4644   int64_t Cnt;
4645
4646   switch (N->getOpcode()) {
4647   default: llvm_unreachable("unexpected shift opcode");
4648
4649   case ISD::SHL:
4650     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4651       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4652                          DAG.getConstant(Cnt, MVT::i32));
4653     break;
4654
4655   case ISD::SRA:
4656   case ISD::SRL:
4657     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4658       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4659                             ARMISD::VSHRs : ARMISD::VSHRu);
4660       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4661                          DAG.getConstant(Cnt, MVT::i32));
4662     }
4663   }
4664   return SDValue();
4665 }
4666
4667 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4668 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4669 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4670                                     const ARMSubtarget *ST) {
4671   SDValue N0 = N->getOperand(0);
4672
4673   // Check for sign- and zero-extensions of vector extract operations of 8-
4674   // and 16-bit vector elements.  NEON supports these directly.  They are
4675   // handled during DAG combining because type legalization will promote them
4676   // to 32-bit types and it is messy to recognize the operations after that.
4677   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4678     SDValue Vec = N0.getOperand(0);
4679     SDValue Lane = N0.getOperand(1);
4680     EVT VT = N->getValueType(0);
4681     EVT EltVT = N0.getValueType();
4682     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4683
4684     if (VT == MVT::i32 &&
4685         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4686         TLI.isTypeLegal(Vec.getValueType())) {
4687
4688       unsigned Opc = 0;
4689       switch (N->getOpcode()) {
4690       default: llvm_unreachable("unexpected opcode");
4691       case ISD::SIGN_EXTEND:
4692         Opc = ARMISD::VGETLANEs;
4693         break;
4694       case ISD::ZERO_EXTEND:
4695       case ISD::ANY_EXTEND:
4696         Opc = ARMISD::VGETLANEu;
4697         break;
4698       }
4699       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4700     }
4701   }
4702
4703   return SDValue();
4704 }
4705
4706 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4707 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4708 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4709                                        const ARMSubtarget *ST) {
4710   // If the target supports NEON, try to use vmax/vmin instructions for f32
4711   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
4712   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4713   // a NaN; only do the transformation when it matches that behavior.
4714
4715   // For now only do this when using NEON for FP operations; if using VFP, it
4716   // is not obvious that the benefit outweighs the cost of switching to the
4717   // NEON pipeline.
4718   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4719       N->getValueType(0) != MVT::f32)
4720     return SDValue();
4721
4722   SDValue CondLHS = N->getOperand(0);
4723   SDValue CondRHS = N->getOperand(1);
4724   SDValue LHS = N->getOperand(2);
4725   SDValue RHS = N->getOperand(3);
4726   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4727
4728   unsigned Opcode = 0;
4729   bool IsReversed;
4730   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4731     IsReversed = false; // x CC y ? x : y
4732   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4733     IsReversed = true ; // x CC y ? y : x
4734   } else {
4735     return SDValue();
4736   }
4737
4738   bool IsUnordered;
4739   switch (CC) {
4740   default: break;
4741   case ISD::SETOLT:
4742   case ISD::SETOLE:
4743   case ISD::SETLT:
4744   case ISD::SETLE:
4745   case ISD::SETULT:
4746   case ISD::SETULE:
4747     // If LHS is NaN, an ordered comparison will be false and the result will
4748     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4749     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4750     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4751     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4752       break;
4753     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4754     // will return -0, so vmin can only be used for unsafe math or if one of
4755     // the operands is known to be nonzero.
4756     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4757         !UnsafeFPMath &&
4758         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4759       break;
4760     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4761     break;
4762
4763   case ISD::SETOGT:
4764   case ISD::SETOGE:
4765   case ISD::SETGT:
4766   case ISD::SETGE:
4767   case ISD::SETUGT:
4768   case ISD::SETUGE:
4769     // If LHS is NaN, an ordered comparison will be false and the result will
4770     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4771     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4772     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4773     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4774       break;
4775     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4776     // will return +0, so vmax can only be used for unsafe math or if one of
4777     // the operands is known to be nonzero.
4778     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4779         !UnsafeFPMath &&
4780         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4781       break;
4782     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4783     break;
4784   }
4785
4786   if (!Opcode)
4787     return SDValue();
4788   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4789 }
4790
4791 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4792                                              DAGCombinerInfo &DCI) const {
4793   switch (N->getOpcode()) {
4794   default: break;
4795   case ISD::ADD:        return PerformADDCombine(N, DCI);
4796   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4797   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4798   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
4799   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4800   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
4801   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI.DAG);
4802   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI.DAG);
4803   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4804   case ISD::SHL:
4805   case ISD::SRA:
4806   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4807   case ISD::SIGN_EXTEND:
4808   case ISD::ZERO_EXTEND:
4809   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4810   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4811   }
4812   return SDValue();
4813 }
4814
4815 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4816   if (!Subtarget->hasV6Ops())
4817     // Pre-v6 does not support unaligned mem access.
4818     return false;
4819
4820   // v6+ may or may not support unaligned mem access depending on the system
4821   // configuration.
4822   // FIXME: This is pretty conservative. Should we provide cmdline option to
4823   // control the behaviour?
4824   if (!Subtarget->isTargetDarwin())
4825     return false;
4826
4827   switch (VT.getSimpleVT().SimpleTy) {
4828   default:
4829     return false;
4830   case MVT::i8:
4831   case MVT::i16:
4832   case MVT::i32:
4833     return true;
4834   // FIXME: VLD1 etc with standard alignment is legal.
4835   }
4836 }
4837
4838 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4839   if (V < 0)
4840     return false;
4841
4842   unsigned Scale = 1;
4843   switch (VT.getSimpleVT().SimpleTy) {
4844   default: return false;
4845   case MVT::i1:
4846   case MVT::i8:
4847     // Scale == 1;
4848     break;
4849   case MVT::i16:
4850     // Scale == 2;
4851     Scale = 2;
4852     break;
4853   case MVT::i32:
4854     // Scale == 4;
4855     Scale = 4;
4856     break;
4857   }
4858
4859   if ((V & (Scale - 1)) != 0)
4860     return false;
4861   V /= Scale;
4862   return V == (V & ((1LL << 5) - 1));
4863 }
4864
4865 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4866                                       const ARMSubtarget *Subtarget) {
4867   bool isNeg = false;
4868   if (V < 0) {
4869     isNeg = true;
4870     V = - V;
4871   }
4872
4873   switch (VT.getSimpleVT().SimpleTy) {
4874   default: return false;
4875   case MVT::i1:
4876   case MVT::i8:
4877   case MVT::i16:
4878   case MVT::i32:
4879     // + imm12 or - imm8
4880     if (isNeg)
4881       return V == (V & ((1LL << 8) - 1));
4882     return V == (V & ((1LL << 12) - 1));
4883   case MVT::f32:
4884   case MVT::f64:
4885     // Same as ARM mode. FIXME: NEON?
4886     if (!Subtarget->hasVFP2())
4887       return false;
4888     if ((V & 3) != 0)
4889       return false;
4890     V >>= 2;
4891     return V == (V & ((1LL << 8) - 1));
4892   }
4893 }
4894
4895 /// isLegalAddressImmediate - Return true if the integer value can be used
4896 /// as the offset of the target addressing mode for load / store of the
4897 /// given type.
4898 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4899                                     const ARMSubtarget *Subtarget) {
4900   if (V == 0)
4901     return true;
4902
4903   if (!VT.isSimple())
4904     return false;
4905
4906   if (Subtarget->isThumb1Only())
4907     return isLegalT1AddressImmediate(V, VT);
4908   else if (Subtarget->isThumb2())
4909     return isLegalT2AddressImmediate(V, VT, Subtarget);
4910
4911   // ARM mode.
4912   if (V < 0)
4913     V = - V;
4914   switch (VT.getSimpleVT().SimpleTy) {
4915   default: return false;
4916   case MVT::i1:
4917   case MVT::i8:
4918   case MVT::i32:
4919     // +- imm12
4920     return V == (V & ((1LL << 12) - 1));
4921   case MVT::i16:
4922     // +- imm8
4923     return V == (V & ((1LL << 8) - 1));
4924   case MVT::f32:
4925   case MVT::f64:
4926     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4927       return false;
4928     if ((V & 3) != 0)
4929       return false;
4930     V >>= 2;
4931     return V == (V & ((1LL << 8) - 1));
4932   }
4933 }
4934
4935 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4936                                                       EVT VT) const {
4937   int Scale = AM.Scale;
4938   if (Scale < 0)
4939     return false;
4940
4941   switch (VT.getSimpleVT().SimpleTy) {
4942   default: return false;
4943   case MVT::i1:
4944   case MVT::i8:
4945   case MVT::i16:
4946   case MVT::i32:
4947     if (Scale == 1)
4948       return true;
4949     // r + r << imm
4950     Scale = Scale & ~1;
4951     return Scale == 2 || Scale == 4 || Scale == 8;
4952   case MVT::i64:
4953     // r + r
4954     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4955       return true;
4956     return false;
4957   case MVT::isVoid:
4958     // Note, we allow "void" uses (basically, uses that aren't loads or
4959     // stores), because arm allows folding a scale into many arithmetic
4960     // operations.  This should be made more precise and revisited later.
4961
4962     // Allow r << imm, but the imm has to be a multiple of two.
4963     if (Scale & 1) return false;
4964     return isPowerOf2_32(Scale);
4965   }
4966 }
4967
4968 /// isLegalAddressingMode - Return true if the addressing mode represented
4969 /// by AM is legal for this target, for a load/store of the specified type.
4970 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4971                                               const Type *Ty) const {
4972   EVT VT = getValueType(Ty, true);
4973   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4974     return false;
4975
4976   // Can never fold addr of global into load/store.
4977   if (AM.BaseGV)
4978     return false;
4979
4980   switch (AM.Scale) {
4981   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4982     break;
4983   case 1:
4984     if (Subtarget->isThumb1Only())
4985       return false;
4986     // FALL THROUGH.
4987   default:
4988     // ARM doesn't support any R+R*scale+imm addr modes.
4989     if (AM.BaseOffs)
4990       return false;
4991
4992     if (!VT.isSimple())
4993       return false;
4994
4995     if (Subtarget->isThumb2())
4996       return isLegalT2ScaledAddressingMode(AM, VT);
4997
4998     int Scale = AM.Scale;
4999     switch (VT.getSimpleVT().SimpleTy) {
5000     default: return false;
5001     case MVT::i1:
5002     case MVT::i8:
5003     case MVT::i32:
5004       if (Scale < 0) Scale = -Scale;
5005       if (Scale == 1)
5006         return true;
5007       // r + r << imm
5008       return isPowerOf2_32(Scale & ~1);
5009     case MVT::i16:
5010     case MVT::i64:
5011       // r + r
5012       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
5013         return true;
5014       return false;
5015
5016     case MVT::isVoid:
5017       // Note, we allow "void" uses (basically, uses that aren't loads or
5018       // stores), because arm allows folding a scale into many arithmetic
5019       // operations.  This should be made more precise and revisited later.
5020
5021       // Allow r << imm, but the imm has to be a multiple of two.
5022       if (Scale & 1) return false;
5023       return isPowerOf2_32(Scale);
5024     }
5025     break;
5026   }
5027   return true;
5028 }
5029
5030 /// isLegalICmpImmediate - Return true if the specified immediate is legal
5031 /// icmp immediate, that is the target has icmp instructions which can compare
5032 /// a register against the immediate without having to materialize the
5033 /// immediate into a register.
5034 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
5035   if (!Subtarget->isThumb())
5036     return ARM_AM::getSOImmVal(Imm) != -1;
5037   if (Subtarget->isThumb2())
5038     return ARM_AM::getT2SOImmVal(Imm) != -1;
5039   return Imm >= 0 && Imm <= 255;
5040 }
5041
5042 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
5043                                       bool isSEXTLoad, SDValue &Base,
5044                                       SDValue &Offset, bool &isInc,
5045                                       SelectionDAG &DAG) {
5046   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5047     return false;
5048
5049   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
5050     // AddressingMode 3
5051     Base = Ptr->getOperand(0);
5052     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5053       int RHSC = (int)RHS->getZExtValue();
5054       if (RHSC < 0 && RHSC > -256) {
5055         assert(Ptr->getOpcode() == ISD::ADD);
5056         isInc = false;
5057         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5058         return true;
5059       }
5060     }
5061     isInc = (Ptr->getOpcode() == ISD::ADD);
5062     Offset = Ptr->getOperand(1);
5063     return true;
5064   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
5065     // AddressingMode 2
5066     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5067       int RHSC = (int)RHS->getZExtValue();
5068       if (RHSC < 0 && RHSC > -0x1000) {
5069         assert(Ptr->getOpcode() == ISD::ADD);
5070         isInc = false;
5071         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5072         Base = Ptr->getOperand(0);
5073         return true;
5074       }
5075     }
5076
5077     if (Ptr->getOpcode() == ISD::ADD) {
5078       isInc = true;
5079       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
5080       if (ShOpcVal != ARM_AM::no_shift) {
5081         Base = Ptr->getOperand(1);
5082         Offset = Ptr->getOperand(0);
5083       } else {
5084         Base = Ptr->getOperand(0);
5085         Offset = Ptr->getOperand(1);
5086       }
5087       return true;
5088     }
5089
5090     isInc = (Ptr->getOpcode() == ISD::ADD);
5091     Base = Ptr->getOperand(0);
5092     Offset = Ptr->getOperand(1);
5093     return true;
5094   }
5095
5096   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
5097   return false;
5098 }
5099
5100 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
5101                                      bool isSEXTLoad, SDValue &Base,
5102                                      SDValue &Offset, bool &isInc,
5103                                      SelectionDAG &DAG) {
5104   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5105     return false;
5106
5107   Base = Ptr->getOperand(0);
5108   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5109     int RHSC = (int)RHS->getZExtValue();
5110     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
5111       assert(Ptr->getOpcode() == ISD::ADD);
5112       isInc = false;
5113       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5114       return true;
5115     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
5116       isInc = Ptr->getOpcode() == ISD::ADD;
5117       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
5118       return true;
5119     }
5120   }
5121
5122   return false;
5123 }
5124
5125 /// getPreIndexedAddressParts - returns true by value, base pointer and
5126 /// offset pointer and addressing mode by reference if the node's address
5127 /// can be legally represented as pre-indexed load / store address.
5128 bool
5129 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
5130                                              SDValue &Offset,
5131                                              ISD::MemIndexedMode &AM,
5132                                              SelectionDAG &DAG) const {
5133   if (Subtarget->isThumb1Only())
5134     return false;
5135
5136   EVT VT;
5137   SDValue Ptr;
5138   bool isSEXTLoad = false;
5139   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5140     Ptr = LD->getBasePtr();
5141     VT  = LD->getMemoryVT();
5142     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5143   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5144     Ptr = ST->getBasePtr();
5145     VT  = ST->getMemoryVT();
5146   } else
5147     return false;
5148
5149   bool isInc;
5150   bool isLegal = false;
5151   if (Subtarget->isThumb2())
5152     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5153                                        Offset, isInc, DAG);
5154   else
5155     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5156                                         Offset, isInc, DAG);
5157   if (!isLegal)
5158     return false;
5159
5160   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5161   return true;
5162 }
5163
5164 /// getPostIndexedAddressParts - returns true by value, base pointer and
5165 /// offset pointer and addressing mode by reference if this node can be
5166 /// combined with a load / store to form a post-indexed load / store.
5167 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5168                                                    SDValue &Base,
5169                                                    SDValue &Offset,
5170                                                    ISD::MemIndexedMode &AM,
5171                                                    SelectionDAG &DAG) const {
5172   if (Subtarget->isThumb1Only())
5173     return false;
5174
5175   EVT VT;
5176   SDValue Ptr;
5177   bool isSEXTLoad = false;
5178   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5179     VT  = LD->getMemoryVT();
5180     Ptr = LD->getBasePtr();
5181     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5182   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5183     VT  = ST->getMemoryVT();
5184     Ptr = ST->getBasePtr();
5185   } else
5186     return false;
5187
5188   bool isInc;
5189   bool isLegal = false;
5190   if (Subtarget->isThumb2())
5191     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5192                                        isInc, DAG);
5193   else
5194     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5195                                         isInc, DAG);
5196   if (!isLegal)
5197     return false;
5198
5199   if (Ptr != Base) {
5200     // Swap base ptr and offset to catch more post-index load / store when
5201     // it's legal. In Thumb2 mode, offset must be an immediate.
5202     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5203         !Subtarget->isThumb2())
5204       std::swap(Base, Offset);
5205
5206     // Post-indexed load / store update the base pointer.
5207     if (Ptr != Base)
5208       return false;
5209   }
5210
5211   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5212   return true;
5213 }
5214
5215 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5216                                                        const APInt &Mask,
5217                                                        APInt &KnownZero,
5218                                                        APInt &KnownOne,
5219                                                        const SelectionDAG &DAG,
5220                                                        unsigned Depth) const {
5221   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5222   switch (Op.getOpcode()) {
5223   default: break;
5224   case ARMISD::CMOV: {
5225     // Bits are known zero/one if known on the LHS and RHS.
5226     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5227     if (KnownZero == 0 && KnownOne == 0) return;
5228
5229     APInt KnownZeroRHS, KnownOneRHS;
5230     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5231                           KnownZeroRHS, KnownOneRHS, Depth+1);
5232     KnownZero &= KnownZeroRHS;
5233     KnownOne  &= KnownOneRHS;
5234     return;
5235   }
5236   }
5237 }
5238
5239 //===----------------------------------------------------------------------===//
5240 //                           ARM Inline Assembly Support
5241 //===----------------------------------------------------------------------===//
5242
5243 /// getConstraintType - Given a constraint letter, return the type of
5244 /// constraint it is for this target.
5245 ARMTargetLowering::ConstraintType
5246 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5247   if (Constraint.size() == 1) {
5248     switch (Constraint[0]) {
5249     default:  break;
5250     case 'l': return C_RegisterClass;
5251     case 'w': return C_RegisterClass;
5252     }
5253   }
5254   return TargetLowering::getConstraintType(Constraint);
5255 }
5256
5257 std::pair<unsigned, const TargetRegisterClass*>
5258 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5259                                                 EVT VT) const {
5260   if (Constraint.size() == 1) {
5261     // GCC ARM Constraint Letters
5262     switch (Constraint[0]) {
5263     case 'l':
5264       if (Subtarget->isThumb())
5265         return std::make_pair(0U, ARM::tGPRRegisterClass);
5266       else
5267         return std::make_pair(0U, ARM::GPRRegisterClass);
5268     case 'r':
5269       return std::make_pair(0U, ARM::GPRRegisterClass);
5270     case 'w':
5271       if (VT == MVT::f32)
5272         return std::make_pair(0U, ARM::SPRRegisterClass);
5273       if (VT.getSizeInBits() == 64)
5274         return std::make_pair(0U, ARM::DPRRegisterClass);
5275       if (VT.getSizeInBits() == 128)
5276         return std::make_pair(0U, ARM::QPRRegisterClass);
5277       break;
5278     }
5279   }
5280   if (StringRef("{cc}").equals_lower(Constraint))
5281     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5282
5283   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5284 }
5285
5286 std::vector<unsigned> ARMTargetLowering::
5287 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5288                                   EVT VT) const {
5289   if (Constraint.size() != 1)
5290     return std::vector<unsigned>();
5291
5292   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5293   default: break;
5294   case 'l':
5295     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5296                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5297                                  0);
5298   case 'r':
5299     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5300                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5301                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5302                                  ARM::R12, ARM::LR, 0);
5303   case 'w':
5304     if (VT == MVT::f32)
5305       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5306                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5307                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5308                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5309                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5310                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5311                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5312                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5313     if (VT.getSizeInBits() == 64)
5314       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5315                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5316                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5317                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5318     if (VT.getSizeInBits() == 128)
5319       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5320                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5321       break;
5322   }
5323
5324   return std::vector<unsigned>();
5325 }
5326
5327 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5328 /// vector.  If it is invalid, don't add anything to Ops.
5329 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5330                                                      char Constraint,
5331                                                      std::vector<SDValue>&Ops,
5332                                                      SelectionDAG &DAG) const {
5333   SDValue Result(0, 0);
5334
5335   switch (Constraint) {
5336   default: break;
5337   case 'I': case 'J': case 'K': case 'L':
5338   case 'M': case 'N': case 'O':
5339     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5340     if (!C)
5341       return;
5342
5343     int64_t CVal64 = C->getSExtValue();
5344     int CVal = (int) CVal64;
5345     // None of these constraints allow values larger than 32 bits.  Check
5346     // that the value fits in an int.
5347     if (CVal != CVal64)
5348       return;
5349
5350     switch (Constraint) {
5351       case 'I':
5352         if (Subtarget->isThumb1Only()) {
5353           // This must be a constant between 0 and 255, for ADD
5354           // immediates.
5355           if (CVal >= 0 && CVal <= 255)
5356             break;
5357         } else if (Subtarget->isThumb2()) {
5358           // A constant that can be used as an immediate value in a
5359           // data-processing instruction.
5360           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5361             break;
5362         } else {
5363           // A constant that can be used as an immediate value in a
5364           // data-processing instruction.
5365           if (ARM_AM::getSOImmVal(CVal) != -1)
5366             break;
5367         }
5368         return;
5369
5370       case 'J':
5371         if (Subtarget->isThumb()) {  // FIXME thumb2
5372           // This must be a constant between -255 and -1, for negated ADD
5373           // immediates. This can be used in GCC with an "n" modifier that
5374           // prints the negated value, for use with SUB instructions. It is
5375           // not useful otherwise but is implemented for compatibility.
5376           if (CVal >= -255 && CVal <= -1)
5377             break;
5378         } else {
5379           // This must be a constant between -4095 and 4095. It is not clear
5380           // what this constraint is intended for. Implemented for
5381           // compatibility with GCC.
5382           if (CVal >= -4095 && CVal <= 4095)
5383             break;
5384         }
5385         return;
5386
5387       case 'K':
5388         if (Subtarget->isThumb1Only()) {
5389           // A 32-bit value where only one byte has a nonzero value. Exclude
5390           // zero to match GCC. This constraint is used by GCC internally for
5391           // constants that can be loaded with a move/shift combination.
5392           // It is not useful otherwise but is implemented for compatibility.
5393           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5394             break;
5395         } else if (Subtarget->isThumb2()) {
5396           // A constant whose bitwise inverse can be used as an immediate
5397           // value in a data-processing instruction. This can be used in GCC
5398           // with a "B" modifier that prints the inverted value, for use with
5399           // BIC and MVN instructions. It is not useful otherwise but is
5400           // implemented for compatibility.
5401           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5402             break;
5403         } else {
5404           // A constant whose bitwise inverse can be used as an immediate
5405           // value in a data-processing instruction. This can be used in GCC
5406           // with a "B" modifier that prints the inverted value, for use with
5407           // BIC and MVN instructions. It is not useful otherwise but is
5408           // implemented for compatibility.
5409           if (ARM_AM::getSOImmVal(~CVal) != -1)
5410             break;
5411         }
5412         return;
5413
5414       case 'L':
5415         if (Subtarget->isThumb1Only()) {
5416           // This must be a constant between -7 and 7,
5417           // for 3-operand ADD/SUB immediate instructions.
5418           if (CVal >= -7 && CVal < 7)
5419             break;
5420         } else if (Subtarget->isThumb2()) {
5421           // A constant whose negation can be used as an immediate value in a
5422           // data-processing instruction. This can be used in GCC with an "n"
5423           // modifier that prints the negated value, for use with SUB
5424           // instructions. It is not useful otherwise but is implemented for
5425           // compatibility.
5426           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5427             break;
5428         } else {
5429           // A constant whose negation can be used as an immediate value in a
5430           // data-processing instruction. This can be used in GCC with an "n"
5431           // modifier that prints the negated value, for use with SUB
5432           // instructions. It is not useful otherwise but is implemented for
5433           // compatibility.
5434           if (ARM_AM::getSOImmVal(-CVal) != -1)
5435             break;
5436         }
5437         return;
5438
5439       case 'M':
5440         if (Subtarget->isThumb()) { // FIXME thumb2
5441           // This must be a multiple of 4 between 0 and 1020, for
5442           // ADD sp + immediate.
5443           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5444             break;
5445         } else {
5446           // A power of two or a constant between 0 and 32.  This is used in
5447           // GCC for the shift amount on shifted register operands, but it is
5448           // useful in general for any shift amounts.
5449           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5450             break;
5451         }
5452         return;
5453
5454       case 'N':
5455         if (Subtarget->isThumb()) {  // FIXME thumb2
5456           // This must be a constant between 0 and 31, for shift amounts.
5457           if (CVal >= 0 && CVal <= 31)
5458             break;
5459         }
5460         return;
5461
5462       case 'O':
5463         if (Subtarget->isThumb()) {  // FIXME thumb2
5464           // This must be a multiple of 4 between -508 and 508, for
5465           // ADD/SUB sp = sp + immediate.
5466           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5467             break;
5468         }
5469         return;
5470     }
5471     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5472     break;
5473   }
5474
5475   if (Result.getNode()) {
5476     Ops.push_back(Result);
5477     return;
5478   }
5479   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5480 }
5481
5482 bool
5483 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5484   // The ARM target isn't yet aware of offsets.
5485   return false;
5486 }
5487
5488 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5489   APInt Imm = FPImm.bitcastToAPInt();
5490   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5491   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5492   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5493
5494   // We can handle 4 bits of mantissa.
5495   // mantissa = (16+UInt(e:f:g:h))/16.
5496   if (Mantissa & 0x7ffff)
5497     return -1;
5498   Mantissa >>= 19;
5499   if ((Mantissa & 0xf) != Mantissa)
5500     return -1;
5501
5502   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5503   if (Exp < -3 || Exp > 4)
5504     return -1;
5505   Exp = ((Exp+3) & 0x7) ^ 4;
5506
5507   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5508 }
5509
5510 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5511   APInt Imm = FPImm.bitcastToAPInt();
5512   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5513   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5514   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5515
5516   // We can handle 4 bits of mantissa.
5517   // mantissa = (16+UInt(e:f:g:h))/16.
5518   if (Mantissa & 0xffffffffffffLL)
5519     return -1;
5520   Mantissa >>= 48;
5521   if ((Mantissa & 0xf) != Mantissa)
5522     return -1;
5523
5524   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5525   if (Exp < -3 || Exp > 4)
5526     return -1;
5527   Exp = ((Exp+3) & 0x7) ^ 4;
5528
5529   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5530 }
5531
5532 bool ARM::isBitFieldInvertedMask(unsigned v) {
5533   if (v == 0xffffffff)
5534     return 0;
5535   // there can be 1's on either or both "outsides", all the "inside"
5536   // bits must be 0's
5537   unsigned int lsb = 0, msb = 31;
5538   while (v & (1 << msb)) --msb;
5539   while (v & (1 << lsb)) ++lsb;
5540   for (unsigned int i = lsb; i <= msb; ++i) {
5541     if (v & (1 << i))
5542       return 0;
5543   }
5544   return 1;
5545 }
5546
5547 /// isFPImmLegal - Returns true if the target can instruction select the
5548 /// specified FP immediate natively. If false, the legalizer will
5549 /// materialize the FP immediate as a load from a constant pool.
5550 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5551   if (!Subtarget->hasVFP3())
5552     return false;
5553   if (VT == MVT::f32)
5554     return ARM::getVFPf32Imm(Imm) != -1;
5555   if (VT == MVT::f64)
5556     return ARM::getVFPf64Imm(Imm) != -1;
5557   return false;
5558 }
5559
5560 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
5561 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
5562 /// specified in the intrinsic calls.
5563 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
5564                                            const CallInst &I,
5565                                            unsigned Intrinsic) const {
5566   switch (Intrinsic) {
5567   case Intrinsic::arm_neon_vld1:
5568   case Intrinsic::arm_neon_vld2:
5569   case Intrinsic::arm_neon_vld3:
5570   case Intrinsic::arm_neon_vld4:
5571   case Intrinsic::arm_neon_vld2lane:
5572   case Intrinsic::arm_neon_vld3lane:
5573   case Intrinsic::arm_neon_vld4lane: {
5574     Info.opc = ISD::INTRINSIC_W_CHAIN;
5575     // Conservatively set memVT to the entire set of vectors loaded.
5576     uint64_t NumElts = getTargetData()->getTypeAllocSize(I.getType()) / 8;
5577     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5578     Info.ptrVal = I.getArgOperand(0);
5579     Info.offset = 0;
5580     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
5581     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
5582     Info.vol = false; // volatile loads with NEON intrinsics not supported
5583     Info.readMem = true;
5584     Info.writeMem = false;
5585     return true;
5586   }
5587   case Intrinsic::arm_neon_vst1:
5588   case Intrinsic::arm_neon_vst2:
5589   case Intrinsic::arm_neon_vst3:
5590   case Intrinsic::arm_neon_vst4:
5591   case Intrinsic::arm_neon_vst2lane:
5592   case Intrinsic::arm_neon_vst3lane:
5593   case Intrinsic::arm_neon_vst4lane: {
5594     Info.opc = ISD::INTRINSIC_VOID;
5595     // Conservatively set memVT to the entire set of vectors stored.
5596     unsigned NumElts = 0;
5597     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
5598       const Type *ArgTy = I.getArgOperand(ArgI)->getType();
5599       if (!ArgTy->isVectorTy())
5600         break;
5601       NumElts += getTargetData()->getTypeAllocSize(ArgTy) / 8;
5602     }
5603     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5604     Info.ptrVal = I.getArgOperand(0);
5605     Info.offset = 0;
5606     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
5607     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
5608     Info.vol = false; // volatile stores with NEON intrinsics not supported
5609     Info.readMem = false;
5610     Info.writeMem = true;
5611     return true;
5612   }
5613   default:
5614     break;
5615   }
5616
5617   return false;
5618 }