lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when tail calls fully work.
  55 static cl::opt<bool>
  56 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  57   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  58   cl::init(true));
  59
  60 static cl::opt<bool>
  61 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  62   cl::desc("Generate calls via indirect call instructions"),
  63   cl::init(false));
  64
  65 static cl::opt<bool>
  66 ARMInterworking("arm-interworking", cl::Hidden,
  67   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  68   cl::init(true));
  69
  70 static cl::opt<bool>
  71 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  72   cl::desc("Enable code placement pass for ARM"),
  73   cl::init(false));
  74
  75 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  76                                    CCValAssign::LocInfo &LocInfo,
  77                                    ISD::ArgFlagsTy &ArgFlags,
  78                                    CCState &State);
  79 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  80                                     CCValAssign::LocInfo &LocInfo,
  81                                     ISD::ArgFlagsTy &ArgFlags,
  82                                     CCState &State);
  83 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  84                                       CCValAssign::LocInfo &LocInfo,
  85                                       ISD::ArgFlagsTy &ArgFlags,
  86                                       CCState &State);
  87 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  88                                        CCValAssign::LocInfo &LocInfo,
  89                                        ISD::ArgFlagsTy &ArgFlags,
  90                                        CCState &State);
  91
  92 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  93                                        EVT PromotedBitwiseVT) {
  94   if (VT != PromotedLdStVT) {
  95     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  96     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  97                        PromotedLdStVT.getSimpleVT());
  98
  99     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 100     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 101                        PromotedLdStVT.getSimpleVT());
 102   }
 103
 104   EVT ElemTy = VT.getVectorElementType();
 105   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 106     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 107   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 108     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 109   if (ElemTy != MVT::i32) {
 110     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 111     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 112     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 113     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 114   }
 115   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 116   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 117   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 118   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 119   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 120   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 121   if (VT.isInteger()) {
 122     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 123     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 124     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 125   }
 126
 127   // Promote all bit-wise operations.
 128   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 129     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 130     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 131                        PromotedBitwiseVT.getSimpleVT());
 132     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 133     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 134                        PromotedBitwiseVT.getSimpleVT());
 135     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 136     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 137                        PromotedBitwiseVT.getSimpleVT());
 138   }
 139
 140   // Neon does not support vector divide/remainder operations.
 141   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 142   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 143   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 144   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 145   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 146   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 147 }
 148
 149 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 150   addRegisterClass(VT, ARM::DPRRegisterClass);
 151   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 152 }
 153
 154 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 155   addRegisterClass(VT, ARM::QPRRegisterClass);
 156   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 157 }
 158
 159 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 160   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 161     return new TargetLoweringObjectFileMachO();
 162
 163   return new ARMElfTargetObjectFile();
 164 }
 165
 166 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 167     : TargetLowering(TM, createTLOF(TM)) {
 168   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 169
 170   if (Subtarget->isTargetDarwin()) {
 171     // Uses VFP for Thumb libfuncs if available.
 172     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 173       // Single-precision floating-point arithmetic.
 174       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 175       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 176       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 177       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 178
 179       // Double-precision floating-point arithmetic.
 180       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 181       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 182       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 183       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 184
 185       // Single-precision comparisons.
 186       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 187       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 188       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 189       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 190       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 191       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 192       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 193       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 194
 195       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 196       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 199       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 203
 204       // Double-precision comparisons.
 205       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 206       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 207       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 208       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 209       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 210       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 211       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 212       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 213
 214       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 215       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 218       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 222
 223       // Floating-point to integer conversions.
 224       // i64 conversions are done via library routines even when generating VFP
 225       // instructions, so use the same ones.
 226       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 227       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 228       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 229       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 230
 231       // Conversions between floating types.
 232       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 233       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 234
 235       // Integer to floating-point conversions.
 236       // i64 conversions are done via library routines even when generating VFP
 237       // instructions, so use the same ones.
 238       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 239       // e.g., __floatunsidf vs. __floatunssidfvfp.
 240       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 241       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 242       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 243       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 244     }
 245   }
 246
 247   // These libcalls are not available in 32-bit.
 248   setLibcallName(RTLIB::SHL_I128, 0);
 249   setLibcallName(RTLIB::SRL_I128, 0);
 250   setLibcallName(RTLIB::SRA_I128, 0);
 251
 252   // Libcalls should use the AAPCS base standard ABI, even if hard float
 253   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 254   if (Subtarget->isAAPCS_ABI()) {
 255     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 256       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 257                             CallingConv::ARM_AAPCS);
 258     }
 259   }
 260
 261   if (Subtarget->isThumb1Only())
 262     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 263   else
 264     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 265   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 266     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 267     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 268
 269     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 270   }
 271
 272   if (Subtarget->hasNEON()) {
 273     addDRTypeForNEON(MVT::v2f32);
 274     addDRTypeForNEON(MVT::v8i8);
 275     addDRTypeForNEON(MVT::v4i16);
 276     addDRTypeForNEON(MVT::v2i32);
 277     addDRTypeForNEON(MVT::v1i64);
 278
 279     addQRTypeForNEON(MVT::v4f32);
 280     addQRTypeForNEON(MVT::v2f64);
 281     addQRTypeForNEON(MVT::v16i8);
 282     addQRTypeForNEON(MVT::v8i16);
 283     addQRTypeForNEON(MVT::v4i32);
 284     addQRTypeForNEON(MVT::v2i64);
 285
 286     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 287     // neither Neon nor VFP support any arithmetic operations on it.
 288     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 289     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 290     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 291     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 292     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 293     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 294     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 295     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 296     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 297     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 303     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 309     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 310     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 311     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 312
 313     // Neon does not support some operations on v1i64 and v2i64 types.
 314     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 315     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 316     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 317     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 318
 319     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 320     setTargetDAGCombine(ISD::SHL);
 321     setTargetDAGCombine(ISD::SRL);
 322     setTargetDAGCombine(ISD::SRA);
 323     setTargetDAGCombine(ISD::SIGN_EXTEND);
 324     setTargetDAGCombine(ISD::ZERO_EXTEND);
 325     setTargetDAGCombine(ISD::ANY_EXTEND);
 326     setTargetDAGCombine(ISD::SELECT_CC);
 327   }
 328
 329   computeRegisterProperties();
 330
 331   // ARM does not have f32 extending load.
 332   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 333
 334   // ARM does not have i1 sign extending load.
 335   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 336
 337   // ARM supports all 4 flavors of integer indexed load / store.
 338   if (!Subtarget->isThumb1Only()) {
 339     for (unsigned im = (unsigned)ISD::PRE_INC;
 340          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 341       setIndexedLoadAction(im,  MVT::i1,  Legal);
 342       setIndexedLoadAction(im,  MVT::i8,  Legal);
 343       setIndexedLoadAction(im,  MVT::i16, Legal);
 344       setIndexedLoadAction(im,  MVT::i32, Legal);
 345       setIndexedStoreAction(im, MVT::i1,  Legal);
 346       setIndexedStoreAction(im, MVT::i8,  Legal);
 347       setIndexedStoreAction(im, MVT::i16, Legal);
 348       setIndexedStoreAction(im, MVT::i32, Legal);
 349     }
 350   }
 351
 352   // i64 operation support.
 353   if (Subtarget->isThumb1Only()) {
 354     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 355     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 356     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 357     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 358     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 359   } else {
 360     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 361     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 362     if (!Subtarget->hasV6Ops())
 363       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 364   }
 365   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 366   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 367   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 368   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 369   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 370
 371   // ARM does not have ROTL.
 372   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 373   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 374   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 375   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 376     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 377
 378   // Only ARMv6 has BSWAP.
 379   if (!Subtarget->hasV6Ops())
 380     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 381
 382   // These are expanded into libcalls.
 383   if (!Subtarget->hasDivide()) {
 384     // v7M has a hardware divider
 385     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 386     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 387   }
 388   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 389   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 390   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 391   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 392
 393   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 394   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 395   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 396   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 397   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // Use the default implementation.
 402   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 403   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 404   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 405   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 406   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 407   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 408   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 409   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 410   // doesn't yet know how to not do that for SjLj.
 411   setExceptionSelectorRegister(ARM::R0);
 412   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 413   // Handle atomics directly for ARMv[67] (except for Thumb1), otherwise
 414   // use the default expansion.
 415   bool canHandleAtomics =
 416     (Subtarget->hasV7Ops() ||
 417       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only()));
 418   if (canHandleAtomics) {
 419     // membarrier needs custom lowering; the rest are legal and handled
 420     // normally.
 421     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 422   } else {
 423     // Set them all for expansion, which will force libcalls.
 424     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 425     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 426     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 427     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 428     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 429     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 430     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 431     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 432     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 433     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 434     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 435     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 436     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 437     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 449     // Since the libcalls include locking, fold in the fences
 450     setShouldFoldAtomicFences(true);
 451   }
 452   // 64-bit versions are always libcalls (for now)
 453   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 454   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 455   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 456   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 457   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 458   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 459   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 460   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 461
 462   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 463   if (!Subtarget->hasV6Ops()) {
 464     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 465     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 466   }
 467   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 468
 469   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 470     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 471     // iff target supports vfp2.
 472     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 473
 474   // We want to custom lower some of our intrinsics.
 475   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 476   if (Subtarget->isTargetDarwin()) {
 477     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 478     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 479   }
 480
 481   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 482   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 483   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 484   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 485   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 486   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 487   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 488   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 489   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 490
 491   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 492   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 493   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 494   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 495   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 496
 497   // We don't support sin/cos/fmod/copysign/pow
 498   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 499   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 500   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 501   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 502   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 503   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 504   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 505     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 506     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 507   }
 508   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 509   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 510
 511   // Various VFP goodness
 512   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 513     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 514     if (Subtarget->hasVFP2()) {
 515       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 516       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 517       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 518       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 519     }
 520     // Special handling for half-precision FP.
 521     if (!Subtarget->hasFP16()) {
 522       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 523       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 524     }
 525   }
 526
 527   // We have target-specific dag combine patterns for the following nodes:
 528   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 529   setTargetDAGCombine(ISD::ADD);
 530   setTargetDAGCombine(ISD::SUB);
 531   setTargetDAGCombine(ISD::MUL);
 532
 533   setStackPointerRegisterToSaveRestore(ARM::SP);
 534
 535   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 536     setSchedulingPreference(Sched::RegPressure);
 537   else
 538     setSchedulingPreference(Sched::Hybrid);
 539
 540   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 541
 542   if (EnableARMCodePlacement)
 543     benefitFromCodePlacementOpt = true;
 544 }
 545
 546 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 547   switch (Opcode) {
 548   default: return 0;
 549   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 550   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 551   case ARMISD::CALL:          return "ARMISD::CALL";
 552   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 553   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 554   case ARMISD::tCALL:         return "ARMISD::tCALL";
 555   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 556   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 557   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 558   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 559   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 560   case ARMISD::CMP:           return "ARMISD::CMP";
 561   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 562   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 563   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 564   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 565   case ARMISD::CMOV:          return "ARMISD::CMOV";
 566   case ARMISD::CNEG:          return "ARMISD::CNEG";
 567
 568   case ARMISD::RBIT:          return "ARMISD::RBIT";
 569
 570   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 571   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 572   case ARMISD::SITOF:         return "ARMISD::SITOF";
 573   case ARMISD::UITOF:         return "ARMISD::UITOF";
 574
 575   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 576   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 577   case ARMISD::RRX:           return "ARMISD::RRX";
 578
 579   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 580   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 581
 582   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 583   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 584
 585   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 586
 587   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 588
 589   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 590
 591   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 592   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 593
 594   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 595   case ARMISD::VCGE:          return "ARMISD::VCGE";
 596   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 597   case ARMISD::VCGT:          return "ARMISD::VCGT";
 598   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 599   case ARMISD::VTST:          return "ARMISD::VTST";
 600
 601   case ARMISD::VSHL:          return "ARMISD::VSHL";
 602   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 603   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 604   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 605   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 606   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 607   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 608   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 609   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 610   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 611   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 612   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 613   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 614   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 615   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 616   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 617   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 618   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 619   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 620   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 621   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 622   case ARMISD::VDUP:          return "ARMISD::VDUP";
 623   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 624   case ARMISD::VEXT:          return "ARMISD::VEXT";
 625   case ARMISD::VREV64:        return "ARMISD::VREV64";
 626   case ARMISD::VREV32:        return "ARMISD::VREV32";
 627   case ARMISD::VREV16:        return "ARMISD::VREV16";
 628   case ARMISD::VZIP:          return "ARMISD::VZIP";
 629   case ARMISD::VUZP:          return "ARMISD::VUZP";
 630   case ARMISD::VTRN:          return "ARMISD::VTRN";
 631   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 632   case ARMISD::FMAX:          return "ARMISD::FMAX";
 633   case ARMISD::FMIN:          return "ARMISD::FMIN";
 634   }
 635 }
 636
 637 /// getRegClassFor - Return the register class that should be used for the
 638 /// specified value type.
 639 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 640   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 641   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 642   // load / store 4 to 8 consecutive D registers.
 643   if (Subtarget->hasNEON()) {
 644     if (VT == MVT::v4i64)
 645       return ARM::QQPRRegisterClass;
 646     else if (VT == MVT::v8i64)
 647       return ARM::QQQQPRRegisterClass;
 648   }
 649   return TargetLowering::getRegClassFor(VT);
 650 }
 651
 652 /// getFunctionAlignment - Return the Log2 alignment of this function.
 653 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 654   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 655 }
 656
 657 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 658   unsigned NumVals = N->getNumValues();
 659   if (!NumVals)
 660     return Sched::RegPressure;
 661
 662   for (unsigned i = 0; i != NumVals; ++i) {
 663     EVT VT = N->getValueType(i);
 664     if (VT.isFloatingPoint() || VT.isVector())
 665       return Sched::Latency;
 666   }
 667
 668   if (!N->isMachineOpcode())
 669     return Sched::RegPressure;
 670
 671   // Load are scheduled for latency even if there instruction itinerary
 672   // is not available.
 673   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 674   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 675   if (TID.mayLoad())
 676     return Sched::Latency;
 677
 678   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 679   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 680     return Sched::Latency;
 681   return Sched::RegPressure;
 682 }
 683
 684 //===----------------------------------------------------------------------===//
 685 // Lowering Code
 686 //===----------------------------------------------------------------------===//
 687
 688 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 689 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 690   switch (CC) {
 691   default: llvm_unreachable("Unknown condition code!");
 692   case ISD::SETNE:  return ARMCC::NE;
 693   case ISD::SETEQ:  return ARMCC::EQ;
 694   case ISD::SETGT:  return ARMCC::GT;
 695   case ISD::SETGE:  return ARMCC::GE;
 696   case ISD::SETLT:  return ARMCC::LT;
 697   case ISD::SETLE:  return ARMCC::LE;
 698   case ISD::SETUGT: return ARMCC::HI;
 699   case ISD::SETUGE: return ARMCC::HS;
 700   case ISD::SETULT: return ARMCC::LO;
 701   case ISD::SETULE: return ARMCC::LS;
 702   }
 703 }
 704
 705 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 706 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 707                         ARMCC::CondCodes &CondCode2) {
 708   CondCode2 = ARMCC::AL;
 709   switch (CC) {
 710   default: llvm_unreachable("Unknown FP condition!");
 711   case ISD::SETEQ:
 712   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 713   case ISD::SETGT:
 714   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 715   case ISD::SETGE:
 716   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 717   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 718   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 719   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 720   case ISD::SETO:   CondCode = ARMCC::VC; break;
 721   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 722   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 723   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 724   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 725   case ISD::SETLT:
 726   case ISD::SETULT: CondCode = ARMCC::LT; break;
 727   case ISD::SETLE:
 728   case ISD::SETULE: CondCode = ARMCC::LE; break;
 729   case ISD::SETNE:
 730   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 731   }
 732 }
 733
 734 //===----------------------------------------------------------------------===//
 735 //                      Calling Convention Implementation
 736 //===----------------------------------------------------------------------===//
 737
 738 #include "ARMGenCallingConv.inc"
 739
 740 // APCS f64 is in register pairs, possibly split to stack
 741 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 742                           CCValAssign::LocInfo &LocInfo,
 743                           CCState &State, bool CanFail) {
 744   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 745
 746   // Try to get the first register.
 747   if (unsigned Reg = State.AllocateReg(RegList, 4))
 748     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 749   else {
 750     // For the 2nd half of a v2f64, do not fail.
 751     if (CanFail)
 752       return false;
 753
 754     // Put the whole thing on the stack.
 755     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 756                                            State.AllocateStack(8, 4),
 757                                            LocVT, LocInfo));
 758     return true;
 759   }
 760
 761   // Try to get the second register.
 762   if (unsigned Reg = State.AllocateReg(RegList, 4))
 763     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 764   else
 765     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 766                                            State.AllocateStack(4, 4),
 767                                            LocVT, LocInfo));
 768   return true;
 769 }
 770
 771 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 772                                    CCValAssign::LocInfo &LocInfo,
 773                                    ISD::ArgFlagsTy &ArgFlags,
 774                                    CCState &State) {
 775   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 776     return false;
 777   if (LocVT == MVT::v2f64 &&
 778       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 779     return false;
 780   return true;  // we handled it
 781 }
 782
 783 // AAPCS f64 is in aligned register pairs
 784 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 785                            CCValAssign::LocInfo &LocInfo,
 786                            CCState &State, bool CanFail) {
 787   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 788   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 789
 790   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 791   if (Reg == 0) {
 792     // For the 2nd half of a v2f64, do not just fail.
 793     if (CanFail)
 794       return false;
 795
 796     // Put the whole thing on the stack.
 797     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 798                                            State.AllocateStack(8, 8),
 799                                            LocVT, LocInfo));
 800     return true;
 801   }
 802
 803   unsigned i;
 804   for (i = 0; i < 2; ++i)
 805     if (HiRegList[i] == Reg)
 806       break;
 807
 808   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 809   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 810                                          LocVT, LocInfo));
 811   return true;
 812 }
 813
 814 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 815                                     CCValAssign::LocInfo &LocInfo,
 816                                     ISD::ArgFlagsTy &ArgFlags,
 817                                     CCState &State) {
 818   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 819     return false;
 820   if (LocVT == MVT::v2f64 &&
 821       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 822     return false;
 823   return true;  // we handled it
 824 }
 825
 826 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 827                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 828   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 829   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 830
 831   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 832   if (Reg == 0)
 833     return false; // we didn't handle it
 834
 835   unsigned i;
 836   for (i = 0; i < 2; ++i)
 837     if (HiRegList[i] == Reg)
 838       break;
 839
 840   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 841   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 842                                          LocVT, LocInfo));
 843   return true;
 844 }
 845
 846 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 847                                       CCValAssign::LocInfo &LocInfo,
 848                                       ISD::ArgFlagsTy &ArgFlags,
 849                                       CCState &State) {
 850   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 851     return false;
 852   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 853     return false;
 854   return true;  // we handled it
 855 }
 856
 857 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 858                                        CCValAssign::LocInfo &LocInfo,
 859                                        ISD::ArgFlagsTy &ArgFlags,
 860                                        CCState &State) {
 861   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 862                                    State);
 863 }
 864
 865 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 866 /// given CallingConvention value.
 867 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 868                                                  bool Return,
 869                                                  bool isVarArg) const {
 870   switch (CC) {
 871   default:
 872     llvm_unreachable("Unsupported calling convention");
 873   case CallingConv::C:
 874   case CallingConv::Fast:
 875     // Use target triple & subtarget features to do actual dispatch.
 876     if (Subtarget->isAAPCS_ABI()) {
 877       if (Subtarget->hasVFP2() &&
 878           FloatABIType == FloatABI::Hard && !isVarArg)
 879         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 880       else
 881         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 882     } else
 883         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 884   case CallingConv::ARM_AAPCS_VFP:
 885     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 886   case CallingConv::ARM_AAPCS:
 887     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 888   case CallingConv::ARM_APCS:
 889     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 890   }
 891 }
 892
 893 /// LowerCallResult - Lower the result values of a call into the
 894 /// appropriate copies out of appropriate physical registers.
 895 SDValue
 896 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 897                                    CallingConv::ID CallConv, bool isVarArg,
 898                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 899                                    DebugLoc dl, SelectionDAG &DAG,
 900                                    SmallVectorImpl<SDValue> &InVals) const {
 901
 902   // Assign locations to each value returned by this call.
 903   SmallVector<CCValAssign, 16> RVLocs;
 904   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 905                  RVLocs, *DAG.getContext());
 906   CCInfo.AnalyzeCallResult(Ins,
 907                            CCAssignFnForNode(CallConv, /* Return*/ true,
 908                                              isVarArg));
 909
 910   // Copy all of the result registers out of their specified physreg.
 911   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 912     CCValAssign VA = RVLocs[i];
 913
 914     SDValue Val;
 915     if (VA.needsCustom()) {
 916       // Handle f64 or half of a v2f64.
 917       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 918                                       InFlag);
 919       Chain = Lo.getValue(1);
 920       InFlag = Lo.getValue(2);
 921       VA = RVLocs[++i]; // skip ahead to next loc
 922       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 923                                       InFlag);
 924       Chain = Hi.getValue(1);
 925       InFlag = Hi.getValue(2);
 926       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 927
 928       if (VA.getLocVT() == MVT::v2f64) {
 929         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 930         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 931                           DAG.getConstant(0, MVT::i32));
 932
 933         VA = RVLocs[++i]; // skip ahead to next loc
 934         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 935         Chain = Lo.getValue(1);
 936         InFlag = Lo.getValue(2);
 937         VA = RVLocs[++i]; // skip ahead to next loc
 938         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 939         Chain = Hi.getValue(1);
 940         InFlag = Hi.getValue(2);
 941         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
 942         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 943                           DAG.getConstant(1, MVT::i32));
 944       }
 945     } else {
 946       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 947                                InFlag);
 948       Chain = Val.getValue(1);
 949       InFlag = Val.getValue(2);
 950     }
 951
 952     switch (VA.getLocInfo()) {
 953     default: llvm_unreachable("Unknown loc info!");
 954     case CCValAssign::Full: break;
 955     case CCValAssign::BCvt:
 956       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 957       break;
 958     }
 959
 960     InVals.push_back(Val);
 961   }
 962
 963   return Chain;
 964 }
 965
 966 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 967 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 968 /// specified by the specific parameter attribute.  The copy will be passed as
 969 /// a byval function parameter.
 970 /// Sometimes what we are copying is the end of a larger object, the part that
 971 /// does not fit in registers.
 972 static SDValue
 973 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 974                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 975                           DebugLoc dl) {
 976   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 977   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 978                        /*isVolatile=*/false, /*AlwaysInline=*/false,
 979                        NULL, 0, NULL, 0);
 980 }
 981
 982 /// LowerMemOpCallTo - Store the argument to the stack.
 983 SDValue
 984 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 985                                     SDValue StackPtr, SDValue Arg,
 986                                     DebugLoc dl, SelectionDAG &DAG,
 987                                     const CCValAssign &VA,
 988                                     ISD::ArgFlagsTy Flags) const {
 989   unsigned LocMemOffset = VA.getLocMemOffset();
 990   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 991   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 992   if (Flags.isByVal()) {
 993     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
 994   }
 995   return DAG.getStore(Chain, dl, Arg, PtrOff,
 996                       PseudoSourceValue::getStack(), LocMemOffset,
 997                       false, false, 0);
 998 }
 999
1000 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1001                                          SDValue Chain, SDValue &Arg,
1002                                          RegsToPassVector &RegsToPass,
1003                                          CCValAssign &VA, CCValAssign &NextVA,
1004                                          SDValue &StackPtr,
1005                                          SmallVector<SDValue, 8> &MemOpChains,
1006                                          ISD::ArgFlagsTy Flags) const {
1007
1008   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1009                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1010   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1011
1012   if (NextVA.isRegLoc())
1013     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1014   else {
1015     assert(NextVA.isMemLoc());
1016     if (StackPtr.getNode() == 0)
1017       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1018
1019     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1020                                            dl, DAG, NextVA,
1021                                            Flags));
1022   }
1023 }
1024
1025 /// LowerCall - Lowering a call into a callseq_start <-
1026 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1027 /// nodes.
1028 SDValue
1029 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1030                              CallingConv::ID CallConv, bool isVarArg,
1031                              bool &isTailCall,
1032                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1033                              const SmallVectorImpl<SDValue> &OutVals,
1034                              const SmallVectorImpl<ISD::InputArg> &Ins,
1035                              DebugLoc dl, SelectionDAG &DAG,
1036                              SmallVectorImpl<SDValue> &InVals) const {
1037   MachineFunction &MF = DAG.getMachineFunction();
1038   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1039   bool IsSibCall = false;
1040   // Temporarily disable tail calls so things don't break.
1041   if (!EnableARMTailCalls)
1042     isTailCall = false;
1043   if (isTailCall) {
1044     // Check if it's really possible to do a tail call.
1045     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1046                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1047                                                    Outs, OutVals, Ins, DAG);
1048     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1049     // detected sibcalls.
1050     if (isTailCall) {
1051       ++NumTailCalls;
1052       IsSibCall = true;
1053     }
1054   }
1055
1056   // Analyze operands of the call, assigning locations to each operand.
1057   SmallVector<CCValAssign, 16> ArgLocs;
1058   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1059                  *DAG.getContext());
1060   CCInfo.AnalyzeCallOperands(Outs,
1061                              CCAssignFnForNode(CallConv, /* Return*/ false,
1062                                                isVarArg));
1063
1064   // Get a count of how many bytes are to be pushed on the stack.
1065   unsigned NumBytes = CCInfo.getNextStackOffset();
1066
1067   // For tail calls, memory operands are available in our caller's stack.
1068   if (IsSibCall)
1069     NumBytes = 0;
1070
1071   // Adjust the stack pointer for the new arguments...
1072   // These operations are automatically eliminated by the prolog/epilog pass
1073   if (!IsSibCall)
1074     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1075
1076   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1077
1078   RegsToPassVector RegsToPass;
1079   SmallVector<SDValue, 8> MemOpChains;
1080
1081   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1082   // of tail call optimization, arguments are handled later.
1083   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1084        i != e;
1085        ++i, ++realArgIdx) {
1086     CCValAssign &VA = ArgLocs[i];
1087     SDValue Arg = OutVals[realArgIdx];
1088     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1089
1090     // Promote the value if needed.
1091     switch (VA.getLocInfo()) {
1092     default: llvm_unreachable("Unknown loc info!");
1093     case CCValAssign::Full: break;
1094     case CCValAssign::SExt:
1095       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1096       break;
1097     case CCValAssign::ZExt:
1098       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1099       break;
1100     case CCValAssign::AExt:
1101       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1102       break;
1103     case CCValAssign::BCvt:
1104       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1105       break;
1106     }
1107
1108     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1109     if (VA.needsCustom()) {
1110       if (VA.getLocVT() == MVT::v2f64) {
1111         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1112                                   DAG.getConstant(0, MVT::i32));
1113         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1114                                   DAG.getConstant(1, MVT::i32));
1115
1116         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1117                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1118
1119         VA = ArgLocs[++i]; // skip ahead to next loc
1120         if (VA.isRegLoc()) {
1121           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1122                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1123         } else {
1124           assert(VA.isMemLoc());
1125
1126           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1127                                                  dl, DAG, VA, Flags));
1128         }
1129       } else {
1130         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1131                          StackPtr, MemOpChains, Flags);
1132       }
1133     } else if (VA.isRegLoc()) {
1134       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1135     } else if (!IsSibCall) {
1136       assert(VA.isMemLoc());
1137
1138       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1139                                              dl, DAG, VA, Flags));
1140     }
1141   }
1142
1143   if (!MemOpChains.empty())
1144     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1145                         &MemOpChains[0], MemOpChains.size());
1146
1147   // Build a sequence of copy-to-reg nodes chained together with token chain
1148   // and flag operands which copy the outgoing args into the appropriate regs.
1149   SDValue InFlag;
1150   // Tail call byval lowering might overwrite argument registers so in case of
1151   // tail call optimization the copies to registers are lowered later.
1152   if (!isTailCall)
1153     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1154       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1155                                RegsToPass[i].second, InFlag);
1156       InFlag = Chain.getValue(1);
1157     }
1158
1159   // For tail calls lower the arguments to the 'real' stack slot.
1160   if (isTailCall) {
1161     // Force all the incoming stack arguments to be loaded from the stack
1162     // before any new outgoing arguments are stored to the stack, because the
1163     // outgoing stack slots may alias the incoming argument stack slots, and
1164     // the alias isn't otherwise explicit. This is slightly more conservative
1165     // than necessary, because it means that each store effectively depends
1166     // on every argument instead of just those arguments it would clobber.
1167
1168     // Do not flag preceeding copytoreg stuff together with the following stuff.
1169     InFlag = SDValue();
1170     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1171       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1172                                RegsToPass[i].second, InFlag);
1173       InFlag = Chain.getValue(1);
1174     }
1175     InFlag =SDValue();
1176   }
1177
1178   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1179   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1180   // node so that legalize doesn't hack it.
1181   bool isDirect = false;
1182   bool isARMFunc = false;
1183   bool isLocalARMFunc = false;
1184   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1185
1186   if (EnableARMLongCalls) {
1187     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1188             && "long-calls with non-static relocation model!");
1189     // Handle a global address or an external symbol. If it's not one of
1190     // those, the target's already in a register, so we don't need to do
1191     // anything extra.
1192     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1193       const GlobalValue *GV = G->getGlobal();
1194       // Create a constant pool entry for the callee address
1195       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1196       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1197                                                            ARMPCLabelIndex,
1198                                                            ARMCP::CPValue, 0);
1199       // Get the address of the callee into a register
1200       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1201       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1202       Callee = DAG.getLoad(getPointerTy(), dl,
1203                            DAG.getEntryNode(), CPAddr,
1204                            PseudoSourceValue::getConstantPool(), 0,
1205                            false, false, 0);
1206     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1207       const char *Sym = S->getSymbol();
1208
1209       // Create a constant pool entry for the callee address
1210       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1211       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1212                                                        Sym, ARMPCLabelIndex, 0);
1213       // Get the address of the callee into a register
1214       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1215       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1216       Callee = DAG.getLoad(getPointerTy(), dl,
1217                            DAG.getEntryNode(), CPAddr,
1218                            PseudoSourceValue::getConstantPool(), 0,
1219                            false, false, 0);
1220     }
1221   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1222     const GlobalValue *GV = G->getGlobal();
1223     isDirect = true;
1224     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1225     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1226                    getTargetMachine().getRelocationModel() != Reloc::Static;
1227     isARMFunc = !Subtarget->isThumb() || isStub;
1228     // ARM call to a local ARM function is predicable.
1229     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1230     // tBX takes a register source operand.
1231     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1232       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1233       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1234                                                            ARMPCLabelIndex,
1235                                                            ARMCP::CPValue, 4);
1236       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1237       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1238       Callee = DAG.getLoad(getPointerTy(), dl,
1239                            DAG.getEntryNode(), CPAddr,
1240                            PseudoSourceValue::getConstantPool(), 0,
1241                            false, false, 0);
1242       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1243       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1244                            getPointerTy(), Callee, PICLabel);
1245     } else
1246       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1247   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1248     isDirect = true;
1249     bool isStub = Subtarget->isTargetDarwin() &&
1250                   getTargetMachine().getRelocationModel() != Reloc::Static;
1251     isARMFunc = !Subtarget->isThumb() || isStub;
1252     // tBX takes a register source operand.
1253     const char *Sym = S->getSymbol();
1254     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1255       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1256       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1257                                                        Sym, ARMPCLabelIndex, 4);
1258       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1259       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1260       Callee = DAG.getLoad(getPointerTy(), dl,
1261                            DAG.getEntryNode(), CPAddr,
1262                            PseudoSourceValue::getConstantPool(), 0,
1263                            false, false, 0);
1264       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1265       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1266                            getPointerTy(), Callee, PICLabel);
1267     } else
1268       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1269   }
1270
1271   // FIXME: handle tail calls differently.
1272   unsigned CallOpc;
1273   if (Subtarget->isThumb()) {
1274     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1275       CallOpc = ARMISD::CALL_NOLINK;
1276     else
1277       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1278   } else {
1279     CallOpc = (isDirect || Subtarget->hasV5TOps())
1280       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1281       : ARMISD::CALL_NOLINK;
1282   }
1283   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb1Only()) {
1284     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
1285     Chain = DAG.getCopyToReg(Chain, dl, ARM::LR, DAG.getUNDEF(MVT::i32),InFlag);
1286     InFlag = Chain.getValue(1);
1287   }
1288
1289   std::vector<SDValue> Ops;
1290   Ops.push_back(Chain);
1291   Ops.push_back(Callee);
1292
1293   // Add argument registers to the end of the list so that they are known live
1294   // into the call.
1295   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1296     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1297                                   RegsToPass[i].second.getValueType()));
1298
1299   if (InFlag.getNode())
1300     Ops.push_back(InFlag);
1301
1302   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1303   if (isTailCall)
1304     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1305
1306   // Returns a chain and a flag for retval copy to use.
1307   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1308   InFlag = Chain.getValue(1);
1309
1310   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1311                              DAG.getIntPtrConstant(0, true), InFlag);
1312   if (!Ins.empty())
1313     InFlag = Chain.getValue(1);
1314
1315   // Handle result values, copying them out of physregs into vregs that we
1316   // return.
1317   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1318                          dl, DAG, InVals);
1319 }
1320
1321 /// MatchingStackOffset - Return true if the given stack call argument is
1322 /// already available in the same position (relatively) of the caller's
1323 /// incoming argument stack.
1324 static
1325 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1326                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1327                          const ARMInstrInfo *TII) {
1328   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1329   int FI = INT_MAX;
1330   if (Arg.getOpcode() == ISD::CopyFromReg) {
1331     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1332     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1333       return false;
1334     MachineInstr *Def = MRI->getVRegDef(VR);
1335     if (!Def)
1336       return false;
1337     if (!Flags.isByVal()) {
1338       if (!TII->isLoadFromStackSlot(Def, FI))
1339         return false;
1340     } else {
1341       return false;
1342     }
1343   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1344     if (Flags.isByVal())
1345       // ByVal argument is passed in as a pointer but it's now being
1346       // dereferenced. e.g.
1347       // define @foo(%struct.X* %A) {
1348       //   tail call @bar(%struct.X* byval %A)
1349       // }
1350       return false;
1351     SDValue Ptr = Ld->getBasePtr();
1352     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1353     if (!FINode)
1354       return false;
1355     FI = FINode->getIndex();
1356   } else
1357     return false;
1358
1359   assert(FI != INT_MAX);
1360   if (!MFI->isFixedObjectIndex(FI))
1361     return false;
1362   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1363 }
1364
1365 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1366 /// for tail call optimization. Targets which want to do tail call
1367 /// optimization should implement this function.
1368 bool
1369 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1370                                                      CallingConv::ID CalleeCC,
1371                                                      bool isVarArg,
1372                                                      bool isCalleeStructRet,
1373                                                      bool isCallerStructRet,
1374                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1375                                     const SmallVectorImpl<SDValue> &OutVals,
1376                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1377                                                      SelectionDAG& DAG) const {
1378   const Function *CallerF = DAG.getMachineFunction().getFunction();
1379   CallingConv::ID CallerCC = CallerF->getCallingConv();
1380   bool CCMatch = CallerCC == CalleeCC;
1381
1382   // Look for obvious safe cases to perform tail call optimization that do not
1383   // require ABI changes. This is what gcc calls sibcall.
1384
1385   // Do not sibcall optimize vararg calls unless the call site is not passing
1386   // any arguments.
1387   if (isVarArg && !Outs.empty())
1388     return false;
1389
1390   // Also avoid sibcall optimization if either caller or callee uses struct
1391   // return semantics.
1392   if (isCalleeStructRet || isCallerStructRet)
1393     return false;
1394
1395   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1396   // emitEpilogue is not ready for them.
1397   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1398   // LR.  This means if we need to reload LR, it takes an extra instructions,
1399   // which outweighs the value of the tail call; but here we don't know yet
1400   // whether LR is going to be used.  Probably the right approach is to
1401   // generate the tail call here and turn it back into CALL/RET in
1402   // emitEpilogue if LR is used.
1403   if (Subtarget->isThumb1Only())
1404     return false;
1405
1406   // For the moment, we can only do this to functions defined in this
1407   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1408   // or vice versa, is not easily fixed up in the linker unlike BL.
1409   // (We could do this by loading the address of the callee into a register;
1410   // that is an extra instruction over the direct call and burns a register
1411   // as well, so is not likely to be a win.)
1412
1413   // It might be safe to remove this restriction on non-Darwin.
1414
1415   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1416   // but we need to make sure there are enough registers; the only valid
1417   // registers are the 4 used for parameters.  We don't currently do this
1418   // case.
1419   if (isa<ExternalSymbolSDNode>(Callee))
1420       return false;
1421
1422   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1423     const GlobalValue *GV = G->getGlobal();
1424     if (GV->isDeclaration() || GV->isWeakForLinker())
1425       return false;
1426   }
1427
1428   // If the calling conventions do not match, then we'd better make sure the
1429   // results are returned in the same way as what the caller expects.
1430   if (!CCMatch) {
1431     SmallVector<CCValAssign, 16> RVLocs1;
1432     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1433                     RVLocs1, *DAG.getContext());
1434     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1435
1436     SmallVector<CCValAssign, 16> RVLocs2;
1437     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1438                     RVLocs2, *DAG.getContext());
1439     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1440
1441     if (RVLocs1.size() != RVLocs2.size())
1442       return false;
1443     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1444       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1445         return false;
1446       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1447         return false;
1448       if (RVLocs1[i].isRegLoc()) {
1449         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1450           return false;
1451       } else {
1452         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1453           return false;
1454       }
1455     }
1456   }
1457
1458   // If the callee takes no arguments then go on to check the results of the
1459   // call.
1460   if (!Outs.empty()) {
1461     // Check if stack adjustment is needed. For now, do not do this if any
1462     // argument is passed on the stack.
1463     SmallVector<CCValAssign, 16> ArgLocs;
1464     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1465                    ArgLocs, *DAG.getContext());
1466     CCInfo.AnalyzeCallOperands(Outs,
1467                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1468     if (CCInfo.getNextStackOffset()) {
1469       MachineFunction &MF = DAG.getMachineFunction();
1470
1471       // Check if the arguments are already laid out in the right way as
1472       // the caller's fixed stack objects.
1473       MachineFrameInfo *MFI = MF.getFrameInfo();
1474       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1475       const ARMInstrInfo *TII =
1476         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1477       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1478            i != e;
1479            ++i, ++realArgIdx) {
1480         CCValAssign &VA = ArgLocs[i];
1481         EVT RegVT = VA.getLocVT();
1482         SDValue Arg = OutVals[realArgIdx];
1483         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1484         if (VA.getLocInfo() == CCValAssign::Indirect)
1485           return false;
1486         if (VA.needsCustom()) {
1487           // f64 and vector types are split into multiple registers or
1488           // register/stack-slot combinations.  The types will not match
1489           // the registers; give up on memory f64 refs until we figure
1490           // out what to do about this.
1491           if (!VA.isRegLoc())
1492             return false;
1493           if (!ArgLocs[++i].isRegLoc())
1494             return false;
1495           if (RegVT == MVT::v2f64) {
1496             if (!ArgLocs[++i].isRegLoc())
1497               return false;
1498             if (!ArgLocs[++i].isRegLoc())
1499               return false;
1500           }
1501         } else if (!VA.isRegLoc()) {
1502           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1503                                    MFI, MRI, TII))
1504             return false;
1505         }
1506       }
1507     }
1508   }
1509
1510   return true;
1511 }
1512
1513 SDValue
1514 ARMTargetLowering::LowerReturn(SDValue Chain,
1515                                CallingConv::ID CallConv, bool isVarArg,
1516                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1517                                const SmallVectorImpl<SDValue> &OutVals,
1518                                DebugLoc dl, SelectionDAG &DAG) const {
1519
1520   // CCValAssign - represent the assignment of the return value to a location.
1521   SmallVector<CCValAssign, 16> RVLocs;
1522
1523   // CCState - Info about the registers and stack slots.
1524   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1525                  *DAG.getContext());
1526
1527   // Analyze outgoing return values.
1528   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1529                                                isVarArg));
1530
1531   // If this is the first return lowered for this function, add
1532   // the regs to the liveout set for the function.
1533   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1534     for (unsigned i = 0; i != RVLocs.size(); ++i)
1535       if (RVLocs[i].isRegLoc())
1536         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1537   }
1538
1539   SDValue Flag;
1540
1541   // Copy the result values into the output registers.
1542   for (unsigned i = 0, realRVLocIdx = 0;
1543        i != RVLocs.size();
1544        ++i, ++realRVLocIdx) {
1545     CCValAssign &VA = RVLocs[i];
1546     assert(VA.isRegLoc() && "Can only return in registers!");
1547
1548     SDValue Arg = OutVals[realRVLocIdx];
1549
1550     switch (VA.getLocInfo()) {
1551     default: llvm_unreachable("Unknown loc info!");
1552     case CCValAssign::Full: break;
1553     case CCValAssign::BCvt:
1554       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1555       break;
1556     }
1557
1558     if (VA.needsCustom()) {
1559       if (VA.getLocVT() == MVT::v2f64) {
1560         // Extract the first half and return it in two registers.
1561         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1562                                    DAG.getConstant(0, MVT::i32));
1563         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1564                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1565
1566         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1567         Flag = Chain.getValue(1);
1568         VA = RVLocs[++i]; // skip ahead to next loc
1569         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1570                                  HalfGPRs.getValue(1), Flag);
1571         Flag = Chain.getValue(1);
1572         VA = RVLocs[++i]; // skip ahead to next loc
1573
1574         // Extract the 2nd half and fall through to handle it as an f64 value.
1575         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1576                           DAG.getConstant(1, MVT::i32));
1577       }
1578       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1579       // available.
1580       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1581                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1582       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1583       Flag = Chain.getValue(1);
1584       VA = RVLocs[++i]; // skip ahead to next loc
1585       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1586                                Flag);
1587     } else
1588       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1589
1590     // Guarantee that all emitted copies are
1591     // stuck together, avoiding something bad.
1592     Flag = Chain.getValue(1);
1593   }
1594
1595   SDValue result;
1596   if (Flag.getNode())
1597     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1598   else // Return Void
1599     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1600
1601   return result;
1602 }
1603
1604 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1605 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1606 // one of the above mentioned nodes. It has to be wrapped because otherwise
1607 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1608 // be used to form addressing mode. These wrapped nodes will be selected
1609 // into MOVi.
1610 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1611   EVT PtrVT = Op.getValueType();
1612   // FIXME there is no actual debug info here
1613   DebugLoc dl = Op.getDebugLoc();
1614   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1615   SDValue Res;
1616   if (CP->isMachineConstantPoolEntry())
1617     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1618                                     CP->getAlignment());
1619   else
1620     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1621                                     CP->getAlignment());
1622   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1623 }
1624
1625 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1626                                              SelectionDAG &DAG) const {
1627   MachineFunction &MF = DAG.getMachineFunction();
1628   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1629   unsigned ARMPCLabelIndex = 0;
1630   DebugLoc DL = Op.getDebugLoc();
1631   EVT PtrVT = getPointerTy();
1632   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1633   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1634   SDValue CPAddr;
1635   if (RelocM == Reloc::Static) {
1636     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1637   } else {
1638     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1639     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1640     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1641                                                          ARMCP::CPBlockAddress,
1642                                                          PCAdj);
1643     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1644   }
1645   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1646   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1647                                PseudoSourceValue::getConstantPool(), 0,
1648                                false, false, 0);
1649   if (RelocM == Reloc::Static)
1650     return Result;
1651   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1652   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1653 }
1654
1655 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1656 SDValue
1657 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1658                                                  SelectionDAG &DAG) const {
1659   DebugLoc dl = GA->getDebugLoc();
1660   EVT PtrVT = getPointerTy();
1661   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1662   MachineFunction &MF = DAG.getMachineFunction();
1663   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1664   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1665   ARMConstantPoolValue *CPV =
1666     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1667                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1668   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1669   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1670   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1671                          PseudoSourceValue::getConstantPool(), 0,
1672                          false, false, 0);
1673   SDValue Chain = Argument.getValue(1);
1674
1675   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1676   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1677
1678   // call __tls_get_addr.
1679   ArgListTy Args;
1680   ArgListEntry Entry;
1681   Entry.Node = Argument;
1682   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1683   Args.push_back(Entry);
1684   // FIXME: is there useful debug info available here?
1685   std::pair<SDValue, SDValue> CallResult =
1686     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1687                 false, false, false, false,
1688                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1689                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1690   return CallResult.first;
1691 }
1692
1693 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1694 // "local exec" model.
1695 SDValue
1696 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1697                                         SelectionDAG &DAG) const {
1698   const GlobalValue *GV = GA->getGlobal();
1699   DebugLoc dl = GA->getDebugLoc();
1700   SDValue Offset;
1701   SDValue Chain = DAG.getEntryNode();
1702   EVT PtrVT = getPointerTy();
1703   // Get the Thread Pointer
1704   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1705
1706   if (GV->isDeclaration()) {
1707     MachineFunction &MF = DAG.getMachineFunction();
1708     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1709     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1710     // Initial exec model.
1711     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1712     ARMConstantPoolValue *CPV =
1713       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1714                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1715     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1716     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1717     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1718                          PseudoSourceValue::getConstantPool(), 0,
1719                          false, false, 0);
1720     Chain = Offset.getValue(1);
1721
1722     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1723     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1724
1725     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1726                          PseudoSourceValue::getConstantPool(), 0,
1727                          false, false, 0);
1728   } else {
1729     // local exec model
1730     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1731     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1732     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1733     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1734                          PseudoSourceValue::getConstantPool(), 0,
1735                          false, false, 0);
1736   }
1737
1738   // The address of the thread local variable is the add of the thread
1739   // pointer with the offset of the variable.
1740   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1741 }
1742
1743 SDValue
1744 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1745   // TODO: implement the "local dynamic" model
1746   assert(Subtarget->isTargetELF() &&
1747          "TLS not implemented for non-ELF targets");
1748   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1749   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1750   // otherwise use the "Local Exec" TLS Model
1751   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1752     return LowerToTLSGeneralDynamicModel(GA, DAG);
1753   else
1754     return LowerToTLSExecModels(GA, DAG);
1755 }
1756
1757 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1758                                                  SelectionDAG &DAG) const {
1759   EVT PtrVT = getPointerTy();
1760   DebugLoc dl = Op.getDebugLoc();
1761   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1762   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1763   if (RelocM == Reloc::PIC_) {
1764     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1765     ARMConstantPoolValue *CPV =
1766       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1767     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1768     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1769     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1770                                  CPAddr,
1771                                  PseudoSourceValue::getConstantPool(), 0,
1772                                  false, false, 0);
1773     SDValue Chain = Result.getValue(1);
1774     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1775     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1776     if (!UseGOTOFF)
1777       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1778                            PseudoSourceValue::getGOT(), 0,
1779                            false, false, 0);
1780     return Result;
1781   } else {
1782     // If we have T2 ops, we can materialize the address directly via movt/movw
1783     // pair. This is always cheaper.
1784     if (Subtarget->useMovt()) {
1785       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1786                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1787     } else {
1788       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1789       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1790       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1791                          PseudoSourceValue::getConstantPool(), 0,
1792                          false, false, 0);
1793     }
1794   }
1795 }
1796
1797 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1798                                                     SelectionDAG &DAG) const {
1799   MachineFunction &MF = DAG.getMachineFunction();
1800   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1801   unsigned ARMPCLabelIndex = 0;
1802   EVT PtrVT = getPointerTy();
1803   DebugLoc dl = Op.getDebugLoc();
1804   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1805   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1806   SDValue CPAddr;
1807   if (RelocM == Reloc::Static)
1808     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1809   else {
1810     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1811     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1812     ARMConstantPoolValue *CPV =
1813       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1814     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1815   }
1816   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1817
1818   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1819                                PseudoSourceValue::getConstantPool(), 0,
1820                                false, false, 0);
1821   SDValue Chain = Result.getValue(1);
1822
1823   if (RelocM == Reloc::PIC_) {
1824     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1825     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1826   }
1827
1828   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1829     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1830                          PseudoSourceValue::getGOT(), 0,
1831                          false, false, 0);
1832
1833   return Result;
1834 }
1835
1836 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1837                                                     SelectionDAG &DAG) const {
1838   assert(Subtarget->isTargetELF() &&
1839          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1840   MachineFunction &MF = DAG.getMachineFunction();
1841   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1842   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1843   EVT PtrVT = getPointerTy();
1844   DebugLoc dl = Op.getDebugLoc();
1845   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1846   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1847                                                        "_GLOBAL_OFFSET_TABLE_",
1848                                                        ARMPCLabelIndex, PCAdj);
1849   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1850   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1851   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1852                                PseudoSourceValue::getConstantPool(), 0,
1853                                false, false, 0);
1854   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1855   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1856 }
1857
1858 SDValue
1859 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1860   DebugLoc dl = Op.getDebugLoc();
1861   SDValue Val = DAG.getConstant(0, MVT::i32);
1862   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1863                      Op.getOperand(1), Val);
1864 }
1865
1866 SDValue
1867 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1868   DebugLoc dl = Op.getDebugLoc();
1869   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1870                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1871 }
1872
1873 SDValue
1874 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1875                                           const ARMSubtarget *Subtarget) const {
1876   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1877   DebugLoc dl = Op.getDebugLoc();
1878   switch (IntNo) {
1879   default: return SDValue();    // Don't custom lower most intrinsics.
1880   case Intrinsic::arm_thread_pointer: {
1881     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1882     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1883   }
1884   case Intrinsic::eh_sjlj_lsda: {
1885     MachineFunction &MF = DAG.getMachineFunction();
1886     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1887     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1888     EVT PtrVT = getPointerTy();
1889     DebugLoc dl = Op.getDebugLoc();
1890     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1891     SDValue CPAddr;
1892     unsigned PCAdj = (RelocM != Reloc::PIC_)
1893       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1894     ARMConstantPoolValue *CPV =
1895       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1896                                ARMCP::CPLSDA, PCAdj);
1897     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1898     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1899     SDValue Result =
1900       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1901                   PseudoSourceValue::getConstantPool(), 0,
1902                   false, false, 0);
1903
1904     if (RelocM == Reloc::PIC_) {
1905       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1906       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1907     }
1908     return Result;
1909   }
1910   }
1911 }
1912
1913 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1914                                const ARMSubtarget *Subtarget) {
1915   DebugLoc dl = Op.getDebugLoc();
1916   SDValue Op5 = Op.getOperand(5);
1917   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
1918   // v6 and v7 can both handle barriers directly, but need handled a bit
1919   // differently. Thumb1 and pre-v6 ARM mode use a libcall instead and should
1920   // never get here.
1921   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
1922   if (Subtarget->hasV7Ops())
1923     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
1924   else if (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())
1925     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
1926                        DAG.getConstant(0, MVT::i32));
1927   assert(0 && "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
1928   return SDValue();
1929 }
1930
1931 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
1932   MachineFunction &MF = DAG.getMachineFunction();
1933   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
1934
1935   // vastart just stores the address of the VarArgsFrameIndex slot into the
1936   // memory location argument.
1937   DebugLoc dl = Op.getDebugLoc();
1938   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1939   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1940   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1941   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
1942                       false, false, 0);
1943 }
1944
1945 SDValue
1946 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
1947                                            SelectionDAG &DAG) const {
1948   SDNode *Node = Op.getNode();
1949   DebugLoc dl = Node->getDebugLoc();
1950   EVT VT = Node->getValueType(0);
1951   SDValue Chain = Op.getOperand(0);
1952   SDValue Size  = Op.getOperand(1);
1953   SDValue Align = Op.getOperand(2);
1954
1955   // Chain the dynamic stack allocation so that it doesn't modify the stack
1956   // pointer when other instructions are using the stack.
1957   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1958
1959   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1960   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1961   if (AlignVal > StackAlign)
1962     // Do this now since selection pass cannot introduce new target
1963     // independent node.
1964     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1965
1966   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1967   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1968   // do even more horrible hack later.
1969   MachineFunction &MF = DAG.getMachineFunction();
1970   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1971   if (AFI->isThumb1OnlyFunction()) {
1972     bool Negate = true;
1973     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1974     if (C) {
1975       uint32_t Val = C->getZExtValue();
1976       if (Val <= 508 && ((Val & 3) == 0))
1977         Negate = false;
1978     }
1979     if (Negate)
1980       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1981   }
1982
1983   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1984   SDValue Ops1[] = { Chain, Size, Align };
1985   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1986   Chain = Res.getValue(1);
1987   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1988                              DAG.getIntPtrConstant(0, true), SDValue());
1989   SDValue Ops2[] = { Res, Chain };
1990   return DAG.getMergeValues(Ops2, 2, dl);
1991 }
1992
1993 SDValue
1994 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1995                                         SDValue &Root, SelectionDAG &DAG,
1996                                         DebugLoc dl) const {
1997   MachineFunction &MF = DAG.getMachineFunction();
1998   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1999
2000   TargetRegisterClass *RC;
2001   if (AFI->isThumb1OnlyFunction())
2002     RC = ARM::tGPRRegisterClass;
2003   else
2004     RC = ARM::GPRRegisterClass;
2005
2006   // Transform the arguments stored in physical registers into virtual ones.
2007   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2008   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2009
2010   SDValue ArgValue2;
2011   if (NextVA.isMemLoc()) {
2012     MachineFrameInfo *MFI = MF.getFrameInfo();
2013     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2014
2015     // Create load node to retrieve arguments from the stack.
2016     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2017     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2018                             PseudoSourceValue::getFixedStack(FI), 0,
2019                             false, false, 0);
2020   } else {
2021     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2022     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2023   }
2024
2025   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2026 }
2027
2028 SDValue
2029 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2030                                         CallingConv::ID CallConv, bool isVarArg,
2031                                         const SmallVectorImpl<ISD::InputArg>
2032                                           &Ins,
2033                                         DebugLoc dl, SelectionDAG &DAG,
2034                                         SmallVectorImpl<SDValue> &InVals)
2035                                           const {
2036
2037   MachineFunction &MF = DAG.getMachineFunction();
2038   MachineFrameInfo *MFI = MF.getFrameInfo();
2039
2040   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2041
2042   // Assign locations to all of the incoming arguments.
2043   SmallVector<CCValAssign, 16> ArgLocs;
2044   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2045                  *DAG.getContext());
2046   CCInfo.AnalyzeFormalArguments(Ins,
2047                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2048                                                   isVarArg));
2049
2050   SmallVector<SDValue, 16> ArgValues;
2051
2052   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2053     CCValAssign &VA = ArgLocs[i];
2054
2055     // Arguments stored in registers.
2056     if (VA.isRegLoc()) {
2057       EVT RegVT = VA.getLocVT();
2058
2059       SDValue ArgValue;
2060       if (VA.needsCustom()) {
2061         // f64 and vector types are split up into multiple registers or
2062         // combinations of registers and stack slots.
2063         if (VA.getLocVT() == MVT::v2f64) {
2064           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2065                                                    Chain, DAG, dl);
2066           VA = ArgLocs[++i]; // skip ahead to next loc
2067           SDValue ArgValue2;
2068           if (VA.isMemLoc()) {
2069             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2070             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2071             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2072                                     PseudoSourceValue::getFixedStack(FI), 0,
2073                                     false, false, 0);
2074           } else {
2075             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2076                                              Chain, DAG, dl);
2077           }
2078           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2079           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2080                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2081           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2082                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2083         } else
2084           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2085
2086       } else {
2087         TargetRegisterClass *RC;
2088
2089         if (RegVT == MVT::f32)
2090           RC = ARM::SPRRegisterClass;
2091         else if (RegVT == MVT::f64)
2092           RC = ARM::DPRRegisterClass;
2093         else if (RegVT == MVT::v2f64)
2094           RC = ARM::QPRRegisterClass;
2095         else if (RegVT == MVT::i32)
2096           RC = (AFI->isThumb1OnlyFunction() ?
2097                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2098         else
2099           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2100
2101         // Transform the arguments in physical registers into virtual ones.
2102         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2103         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2104       }
2105
2106       // If this is an 8 or 16-bit value, it is really passed promoted
2107       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2108       // truncate to the right size.
2109       switch (VA.getLocInfo()) {
2110       default: llvm_unreachable("Unknown loc info!");
2111       case CCValAssign::Full: break;
2112       case CCValAssign::BCvt:
2113         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2114         break;
2115       case CCValAssign::SExt:
2116         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2117                                DAG.getValueType(VA.getValVT()));
2118         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2119         break;
2120       case CCValAssign::ZExt:
2121         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2122                                DAG.getValueType(VA.getValVT()));
2123         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2124         break;
2125       }
2126
2127       InVals.push_back(ArgValue);
2128
2129     } else { // VA.isRegLoc()
2130
2131       // sanity check
2132       assert(VA.isMemLoc());
2133       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2134
2135       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2136       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2137
2138       // Create load nodes to retrieve arguments from the stack.
2139       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2140       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2141                                    PseudoSourceValue::getFixedStack(FI), 0,
2142                                    false, false, 0));
2143     }
2144   }
2145
2146   // varargs
2147   if (isVarArg) {
2148     static const unsigned GPRArgRegs[] = {
2149       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2150     };
2151
2152     unsigned NumGPRs = CCInfo.getFirstUnallocated
2153       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2154
2155     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2156     unsigned VARegSize = (4 - NumGPRs) * 4;
2157     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2158     unsigned ArgOffset = CCInfo.getNextStackOffset();
2159     if (VARegSaveSize) {
2160       // If this function is vararg, store any remaining integer argument regs
2161       // to their spots on the stack so that they may be loaded by deferencing
2162       // the result of va_next.
2163       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2164       AFI->setVarArgsFrameIndex(
2165         MFI->CreateFixedObject(VARegSaveSize,
2166                                ArgOffset + VARegSaveSize - VARegSize,
2167                                true));
2168       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2169                                       getPointerTy());
2170
2171       SmallVector<SDValue, 4> MemOps;
2172       for (; NumGPRs < 4; ++NumGPRs) {
2173         TargetRegisterClass *RC;
2174         if (AFI->isThumb1OnlyFunction())
2175           RC = ARM::tGPRRegisterClass;
2176         else
2177           RC = ARM::GPRRegisterClass;
2178
2179         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2180         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2181         SDValue Store =
2182           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2183                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2184                0, false, false, 0);
2185         MemOps.push_back(Store);
2186         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2187                           DAG.getConstant(4, getPointerTy()));
2188       }
2189       if (!MemOps.empty())
2190         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2191                             &MemOps[0], MemOps.size());
2192     } else
2193       // This will point to the next argument passed via stack.
2194       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2195   }
2196
2197   return Chain;
2198 }
2199
2200 /// isFloatingPointZero - Return true if this is +0.0.
2201 static bool isFloatingPointZero(SDValue Op) {
2202   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2203     return CFP->getValueAPF().isPosZero();
2204   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2205     // Maybe this has already been legalized into the constant pool?
2206     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2207       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2208       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2209         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2210           return CFP->getValueAPF().isPosZero();
2211     }
2212   }
2213   return false;
2214 }
2215
2216 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2217 /// the given operands.
2218 SDValue
2219 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2220                              SDValue &ARMCC, SelectionDAG &DAG,
2221                              DebugLoc dl) const {
2222   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2223     unsigned C = RHSC->getZExtValue();
2224     if (!isLegalICmpImmediate(C)) {
2225       // Constant does not fit, try adjusting it by one?
2226       switch (CC) {
2227       default: break;
2228       case ISD::SETLT:
2229       case ISD::SETGE:
2230         if (isLegalICmpImmediate(C-1)) {
2231           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2232           RHS = DAG.getConstant(C-1, MVT::i32);
2233         }
2234         break;
2235       case ISD::SETULT:
2236       case ISD::SETUGE:
2237         if (C > 0 && isLegalICmpImmediate(C-1)) {
2238           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2239           RHS = DAG.getConstant(C-1, MVT::i32);
2240         }
2241         break;
2242       case ISD::SETLE:
2243       case ISD::SETGT:
2244         if (isLegalICmpImmediate(C+1)) {
2245           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2246           RHS = DAG.getConstant(C+1, MVT::i32);
2247         }
2248         break;
2249       case ISD::SETULE:
2250       case ISD::SETUGT:
2251         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2252           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2253           RHS = DAG.getConstant(C+1, MVT::i32);
2254         }
2255         break;
2256       }
2257     }
2258   }
2259
2260   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2261   ARMISD::NodeType CompareType;
2262   switch (CondCode) {
2263   default:
2264     CompareType = ARMISD::CMP;
2265     break;
2266   case ARMCC::EQ:
2267   case ARMCC::NE:
2268     // Uses only Z Flag
2269     CompareType = ARMISD::CMPZ;
2270     break;
2271   }
2272   ARMCC = DAG.getConstant(CondCode, MVT::i32);
2273   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2274 }
2275
2276 static bool canBitcastToInt(SDNode *Op) {
2277   return Op->hasOneUse() &&
2278     ISD::isNormalLoad(Op) &&
2279     Op->getValueType(0) == MVT::f32;
2280 }
2281
2282 static SDValue bitcastToInt(SDValue Op, SelectionDAG &DAG) {
2283   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2284     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2285                        Ld->getChain(), Ld->getBasePtr(),
2286                        Ld->getSrcValue(), Ld->getSrcValueOffset(),
2287                        Ld->isVolatile(), Ld->isNonTemporal(),
2288                        Ld->getAlignment());
2289
2290   llvm_unreachable("Unknown VFP cmp argument!");
2291 }
2292
2293 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2294 SDValue
2295 ARMTargetLowering::getVFPCmp(SDValue &LHS, SDValue &RHS, ISD::CondCode CC,
2296                              SDValue &ARMCC, SelectionDAG &DAG,
2297                              DebugLoc dl) const {
2298   if (UnsafeFPMath && FiniteOnlyFPMath() &&
2299       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2300        CC == ISD::SETNE || CC == ISD::SETUNE) &&
2301       canBitcastToInt(LHS.getNode()) && canBitcastToInt(RHS.getNode())) {
2302     // If unsafe fp math optimization is enabled and there are no othter uses of
2303     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2304     // to an integer comparison.
2305     if (CC == ISD::SETOEQ)
2306       CC = ISD::SETEQ;
2307     else if (CC == ISD::SETUNE)
2308       CC = ISD::SETNE;
2309     LHS = bitcastToInt(LHS, DAG);
2310     RHS = bitcastToInt(RHS, DAG);
2311     return getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2312   }
2313
2314   SDValue Cmp;
2315   if (!isFloatingPointZero(RHS))
2316     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2317   else
2318     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2319   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2320 }
2321
2322 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2323   EVT VT = Op.getValueType();
2324   SDValue LHS = Op.getOperand(0);
2325   SDValue RHS = Op.getOperand(1);
2326   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2327   SDValue TrueVal = Op.getOperand(2);
2328   SDValue FalseVal = Op.getOperand(3);
2329   DebugLoc dl = Op.getDebugLoc();
2330
2331   if (LHS.getValueType() == MVT::i32) {
2332     SDValue ARMCC;
2333     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2334     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2335     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC, CCR,Cmp);
2336   }
2337
2338   ARMCC::CondCodes CondCode, CondCode2;
2339   FPCCToARMCC(CC, CondCode, CondCode2);
2340
2341   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
2342   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2343   SDValue Cmp = getVFPCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2344   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2345                                ARMCC, CCR, Cmp);
2346   if (CondCode2 != ARMCC::AL) {
2347     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
2348     // FIXME: Needs another CMP because flag can have but one use.
2349     SDValue Cmp2 = getVFPCmp(LHS, RHS, CC, ARMCC2, DAG, dl);
2350     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2351                          Result, TrueVal, ARMCC2, CCR, Cmp2);
2352   }
2353   return Result;
2354 }
2355
2356 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2357   SDValue  Chain = Op.getOperand(0);
2358   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2359   SDValue    LHS = Op.getOperand(2);
2360   SDValue    RHS = Op.getOperand(3);
2361   SDValue   Dest = Op.getOperand(4);
2362   DebugLoc dl = Op.getDebugLoc();
2363
2364   if (LHS.getValueType() == MVT::i32) {
2365     SDValue ARMCC;
2366     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2367     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2368     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2369                        Chain, Dest, ARMCC, CCR,Cmp);
2370   }
2371
2372   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2373   ARMCC::CondCodes CondCode, CondCode2;
2374   FPCCToARMCC(CC, CondCode, CondCode2);
2375
2376   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
2377   SDValue Cmp = getVFPCmp(LHS, RHS, CC, ARMCC, DAG, dl);
2378   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2379   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2380   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
2381   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2382   if (CondCode2 != ARMCC::AL) {
2383     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
2384     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
2385     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2386   }
2387   return Res;
2388 }
2389
2390 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2391   SDValue Chain = Op.getOperand(0);
2392   SDValue Table = Op.getOperand(1);
2393   SDValue Index = Op.getOperand(2);
2394   DebugLoc dl = Op.getDebugLoc();
2395
2396   EVT PTy = getPointerTy();
2397   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2398   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2399   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2400   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2401   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2402   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2403   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2404   if (Subtarget->isThumb2()) {
2405     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2406     // which does another jump to the destination. This also makes it easier
2407     // to translate it to TBB / TBH later.
2408     // FIXME: This might not work if the function is extremely large.
2409     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2410                        Addr, Op.getOperand(2), JTI, UId);
2411   }
2412   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2413     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2414                        PseudoSourceValue::getJumpTable(), 0,
2415                        false, false, 0);
2416     Chain = Addr.getValue(1);
2417     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2418     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2419   } else {
2420     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2421                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2422     Chain = Addr.getValue(1);
2423     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2424   }
2425 }
2426
2427 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2428   DebugLoc dl = Op.getDebugLoc();
2429   unsigned Opc;
2430
2431   switch (Op.getOpcode()) {
2432   default:
2433     assert(0 && "Invalid opcode!");
2434   case ISD::FP_TO_SINT:
2435     Opc = ARMISD::FTOSI;
2436     break;
2437   case ISD::FP_TO_UINT:
2438     Opc = ARMISD::FTOUI;
2439     break;
2440   }
2441   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2442   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2443 }
2444
2445 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2446   EVT VT = Op.getValueType();
2447   DebugLoc dl = Op.getDebugLoc();
2448   unsigned Opc;
2449
2450   switch (Op.getOpcode()) {
2451   default:
2452     assert(0 && "Invalid opcode!");
2453   case ISD::SINT_TO_FP:
2454     Opc = ARMISD::SITOF;
2455     break;
2456   case ISD::UINT_TO_FP:
2457     Opc = ARMISD::UITOF;
2458     break;
2459   }
2460
2461   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2462   return DAG.getNode(Opc, dl, VT, Op);
2463 }
2464
2465 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2466   // Implement fcopysign with a fabs and a conditional fneg.
2467   SDValue Tmp0 = Op.getOperand(0);
2468   SDValue Tmp1 = Op.getOperand(1);
2469   DebugLoc dl = Op.getDebugLoc();
2470   EVT VT = Op.getValueType();
2471   EVT SrcVT = Tmp1.getValueType();
2472   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2473   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
2474   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2475   SDValue Cmp = getVFPCmp(Tmp1, FP0,
2476                           ISD::SETLT, ARMCC, DAG, dl);
2477   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2478   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
2479 }
2480
2481 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2482   MachineFunction &MF = DAG.getMachineFunction();
2483   MachineFrameInfo *MFI = MF.getFrameInfo();
2484   MFI->setReturnAddressIsTaken(true);
2485
2486   EVT VT = Op.getValueType();
2487   DebugLoc dl = Op.getDebugLoc();
2488   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2489   if (Depth) {
2490     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2491     SDValue Offset = DAG.getConstant(4, MVT::i32);
2492     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2493                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2494                        NULL, 0, false, false, 0);
2495   }
2496
2497   // Return LR, which contains the return address. Mark it an implicit live-in.
2498   unsigned Reg = MF.addLiveIn(ARM::LR, ARM::GPRRegisterClass);
2499   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2500 }
2501
2502 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2503   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2504   MFI->setFrameAddressIsTaken(true);
2505
2506   EVT VT = Op.getValueType();
2507   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2508   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2509   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2510     ? ARM::R7 : ARM::R11;
2511   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2512   while (Depth--)
2513     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2514                             false, false, 0);
2515   return FrameAddr;
2516 }
2517
2518 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2519 /// expand a bit convert where either the source or destination type is i64 to
2520 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2521 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2522 /// vectors), since the legalizer won't know what to do with that.
2523 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2524   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2525   DebugLoc dl = N->getDebugLoc();
2526   SDValue Op = N->getOperand(0);
2527
2528   // This function is only supposed to be called for i64 types, either as the
2529   // source or destination of the bit convert.
2530   EVT SrcVT = Op.getValueType();
2531   EVT DstVT = N->getValueType(0);
2532   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2533          "ExpandBIT_CONVERT called for non-i64 type");
2534
2535   // Turn i64->f64 into VMOVDRR.
2536   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2537     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2538                              DAG.getConstant(0, MVT::i32));
2539     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2540                              DAG.getConstant(1, MVT::i32));
2541     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2542                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2543   }
2544
2545   // Turn f64->i64 into VMOVRRD.
2546   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2547     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2548                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2549     // Merge the pieces into a single i64 value.
2550     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2551   }
2552
2553   return SDValue();
2554 }
2555
2556 /// getZeroVector - Returns a vector of specified type with all zero elements.
2557 ///
2558 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2559   assert(VT.isVector() && "Expected a vector type");
2560
2561   // Zero vectors are used to represent vector negation and in those cases
2562   // will be implemented with the NEON VNEG instruction.  However, VNEG does
2563   // not support i64 elements, so sometimes the zero vectors will need to be
2564   // explicitly constructed.  For those cases, and potentially other uses in
2565   // the future, always build zero vectors as <16 x i8> or <8 x i8> bitcasted
2566   // to their dest type.  This ensures they get CSE'd.
2567   SDValue Vec;
2568   SDValue Cst = DAG.getTargetConstant(0, MVT::i8);
2569   SmallVector<SDValue, 8> Ops;
2570   MVT TVT;
2571
2572   if (VT.getSizeInBits() == 64) {
2573     Ops.assign(8, Cst); TVT = MVT::v8i8;
2574   } else {
2575     Ops.assign(16, Cst); TVT = MVT::v16i8;
2576   }
2577   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2578
2579   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2580 }
2581
2582 /// getOnesVector - Returns a vector of specified type with all bits set.
2583 ///
2584 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2585   assert(VT.isVector() && "Expected a vector type");
2586
2587   // Always build ones vectors as <16 x i8> or <8 x i8> bitcasted to their
2588   // dest type. This ensures they get CSE'd.
2589   SDValue Vec;
2590   SDValue Cst = DAG.getTargetConstant(0xFF, MVT::i8);
2591   SmallVector<SDValue, 8> Ops;
2592   MVT TVT;
2593
2594   if (VT.getSizeInBits() == 64) {
2595     Ops.assign(8, Cst); TVT = MVT::v8i8;
2596   } else {
2597     Ops.assign(16, Cst); TVT = MVT::v16i8;
2598   }
2599   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, TVT, &Ops[0], Ops.size());
2600
2601   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2602 }
2603
2604 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2605 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2606 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2607                                                 SelectionDAG &DAG) const {
2608   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2609   EVT VT = Op.getValueType();
2610   unsigned VTBits = VT.getSizeInBits();
2611   DebugLoc dl = Op.getDebugLoc();
2612   SDValue ShOpLo = Op.getOperand(0);
2613   SDValue ShOpHi = Op.getOperand(1);
2614   SDValue ShAmt  = Op.getOperand(2);
2615   SDValue ARMCC;
2616   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2617
2618   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2619
2620   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2621                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2622   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2623   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2624                                    DAG.getConstant(VTBits, MVT::i32));
2625   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2626   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2627   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2628
2629   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2630   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2631                           ARMCC, DAG, dl);
2632   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2633   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC,
2634                            CCR, Cmp);
2635
2636   SDValue Ops[2] = { Lo, Hi };
2637   return DAG.getMergeValues(Ops, 2, dl);
2638 }
2639
2640 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2641 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2642 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2643                                                SelectionDAG &DAG) const {
2644   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2645   EVT VT = Op.getValueType();
2646   unsigned VTBits = VT.getSizeInBits();
2647   DebugLoc dl = Op.getDebugLoc();
2648   SDValue ShOpLo = Op.getOperand(0);
2649   SDValue ShOpHi = Op.getOperand(1);
2650   SDValue ShAmt  = Op.getOperand(2);
2651   SDValue ARMCC;
2652
2653   assert(Op.getOpcode() == ISD::SHL_PARTS);
2654   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2655                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2656   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2657   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2658                                    DAG.getConstant(VTBits, MVT::i32));
2659   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2660   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2661
2662   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2663   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2664   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2665                           ARMCC, DAG, dl);
2666   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2667   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMCC,
2668                            CCR, Cmp);
2669
2670   SDValue Ops[2] = { Lo, Hi };
2671   return DAG.getMergeValues(Ops, 2, dl);
2672 }
2673
2674 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2675                          const ARMSubtarget *ST) {
2676   EVT VT = N->getValueType(0);
2677   DebugLoc dl = N->getDebugLoc();
2678
2679   if (!ST->hasV6T2Ops())
2680     return SDValue();
2681
2682   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2683   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2684 }
2685
2686 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2687                           const ARMSubtarget *ST) {
2688   EVT VT = N->getValueType(0);
2689   DebugLoc dl = N->getDebugLoc();
2690
2691   // Lower vector shifts on NEON to use VSHL.
2692   if (VT.isVector()) {
2693     assert(ST->hasNEON() && "unexpected vector shift");
2694
2695     // Left shifts translate directly to the vshiftu intrinsic.
2696     if (N->getOpcode() == ISD::SHL)
2697       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2698                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2699                          N->getOperand(0), N->getOperand(1));
2700
2701     assert((N->getOpcode() == ISD::SRA ||
2702             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2703
2704     // NEON uses the same intrinsics for both left and right shifts.  For
2705     // right shifts, the shift amounts are negative, so negate the vector of
2706     // shift amounts.
2707     EVT ShiftVT = N->getOperand(1).getValueType();
2708     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2709                                        getZeroVector(ShiftVT, DAG, dl),
2710                                        N->getOperand(1));
2711     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2712                                Intrinsic::arm_neon_vshifts :
2713                                Intrinsic::arm_neon_vshiftu);
2714     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2715                        DAG.getConstant(vshiftInt, MVT::i32),
2716                        N->getOperand(0), NegatedCount);
2717   }
2718
2719   // We can get here for a node like i32 = ISD::SHL i32, i64
2720   if (VT != MVT::i64)
2721     return SDValue();
2722
2723   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2724          "Unknown shift to lower!");
2725
2726   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2727   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2728       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2729     return SDValue();
2730
2731   // If we are in thumb mode, we don't have RRX.
2732   if (ST->isThumb1Only()) return SDValue();
2733
2734   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2735   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2736                            DAG.getConstant(0, MVT::i32));
2737   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2738                            DAG.getConstant(1, MVT::i32));
2739
2740   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2741   // captures the result into a carry flag.
2742   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2743   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2744
2745   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2746   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2747
2748   // Merge the pieces into a single i64 value.
2749  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2750 }
2751
2752 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2753   SDValue TmpOp0, TmpOp1;
2754   bool Invert = false;
2755   bool Swap = false;
2756   unsigned Opc = 0;
2757
2758   SDValue Op0 = Op.getOperand(0);
2759   SDValue Op1 = Op.getOperand(1);
2760   SDValue CC = Op.getOperand(2);
2761   EVT VT = Op.getValueType();
2762   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2763   DebugLoc dl = Op.getDebugLoc();
2764
2765   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2766     switch (SetCCOpcode) {
2767     default: llvm_unreachable("Illegal FP comparison"); break;
2768     case ISD::SETUNE:
2769     case ISD::SETNE:  Invert = true; // Fallthrough
2770     case ISD::SETOEQ:
2771     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2772     case ISD::SETOLT:
2773     case ISD::SETLT: Swap = true; // Fallthrough
2774     case ISD::SETOGT:
2775     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2776     case ISD::SETOLE:
2777     case ISD::SETLE:  Swap = true; // Fallthrough
2778     case ISD::SETOGE:
2779     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2780     case ISD::SETUGE: Swap = true; // Fallthrough
2781     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2782     case ISD::SETUGT: Swap = true; // Fallthrough
2783     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2784     case ISD::SETUEQ: Invert = true; // Fallthrough
2785     case ISD::SETONE:
2786       // Expand this to (OLT | OGT).
2787       TmpOp0 = Op0;
2788       TmpOp1 = Op1;
2789       Opc = ISD::OR;
2790       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2791       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2792       break;
2793     case ISD::SETUO: Invert = true; // Fallthrough
2794     case ISD::SETO:
2795       // Expand this to (OLT | OGE).
2796       TmpOp0 = Op0;
2797       TmpOp1 = Op1;
2798       Opc = ISD::OR;
2799       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2800       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2801       break;
2802     }
2803   } else {
2804     // Integer comparisons.
2805     switch (SetCCOpcode) {
2806     default: llvm_unreachable("Illegal integer comparison"); break;
2807     case ISD::SETNE:  Invert = true;
2808     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2809     case ISD::SETLT:  Swap = true;
2810     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2811     case ISD::SETLE:  Swap = true;
2812     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2813     case ISD::SETULT: Swap = true;
2814     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2815     case ISD::SETULE: Swap = true;
2816     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2817     }
2818
2819     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2820     if (Opc == ARMISD::VCEQ) {
2821
2822       SDValue AndOp;
2823       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2824         AndOp = Op0;
2825       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2826         AndOp = Op1;
2827
2828       // Ignore bitconvert.
2829       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2830         AndOp = AndOp.getOperand(0);
2831
2832       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2833         Opc = ARMISD::VTST;
2834         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2835         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2836         Invert = !Invert;
2837       }
2838     }
2839   }
2840
2841   if (Swap)
2842     std::swap(Op0, Op1);
2843
2844   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2845
2846   if (Invert)
2847     Result = DAG.getNOT(dl, Result, VT);
2848
2849   return Result;
2850 }
2851
2852 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
2853 /// valid vector constant for a NEON instruction with a "modified immediate"
2854 /// operand (e.g., VMOV).  If so, return either the constant being
2855 /// splatted or the encoded value, depending on the DoEncode parameter.  The
2856 /// format of the encoded value is: bit12=Op, bits11-8=Cmode,
2857 /// bits7-0=Immediate.
2858 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
2859                                  unsigned SplatBitSize, SelectionDAG &DAG,
2860                                  bool isVMOV, bool DoEncode) {
2861   unsigned Op, Cmode, Imm;
2862   EVT VT;
2863
2864   // SplatBitSize is set to the smallest size that splats the vector, so a
2865   // zero vector will always have SplatBitSize == 8.  However, NEON modified
2866   // immediate instructions others than VMOV do not support the 8-bit encoding
2867   // of a zero vector, and the default encoding of zero is supposed to be the
2868   // 32-bit version.
2869   if (SplatBits == 0)
2870     SplatBitSize = 32;
2871
2872   Op = 0;
2873   switch (SplatBitSize) {
2874   case 8:
2875     // Any 1-byte value is OK.  Op=0, Cmode=1110.
2876     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2877     Cmode = 0xe;
2878     Imm = SplatBits;
2879     VT = MVT::i8;
2880     break;
2881
2882   case 16:
2883     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2884     VT = MVT::i16;
2885     if ((SplatBits & ~0xff) == 0) {
2886       // Value = 0x00nn: Op=x, Cmode=100x.
2887       Cmode = 0x8;
2888       Imm = SplatBits;
2889       break;
2890     }
2891     if ((SplatBits & ~0xff00) == 0) {
2892       // Value = 0xnn00: Op=x, Cmode=101x.
2893       Cmode = 0xa;
2894       Imm = SplatBits >> 8;
2895       break;
2896     }
2897     return SDValue();
2898
2899   case 32:
2900     // NEON's 32-bit VMOV supports splat values where:
2901     // * only one byte is nonzero, or
2902     // * the least significant byte is 0xff and the second byte is nonzero, or
2903     // * the least significant 2 bytes are 0xff and the third is nonzero.
2904     VT = MVT::i32;
2905     if ((SplatBits & ~0xff) == 0) {
2906       // Value = 0x000000nn: Op=x, Cmode=000x.
2907       Cmode = 0;
2908       Imm = SplatBits;
2909       break;
2910     }
2911     if ((SplatBits & ~0xff00) == 0) {
2912       // Value = 0x0000nn00: Op=x, Cmode=001x.
2913       Cmode = 0x2;
2914       Imm = SplatBits >> 8;
2915       break;
2916     }
2917     if ((SplatBits & ~0xff0000) == 0) {
2918       // Value = 0x00nn0000: Op=x, Cmode=010x.
2919       Cmode = 0x4;
2920       Imm = SplatBits >> 16;
2921       break;
2922     }
2923     if ((SplatBits & ~0xff000000) == 0) {
2924       // Value = 0xnn000000: Op=x, Cmode=011x.
2925       Cmode = 0x6;
2926       Imm = SplatBits >> 24;
2927       break;
2928     }
2929
2930     if ((SplatBits & ~0xffff) == 0 &&
2931         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
2932       // Value = 0x0000nnff: Op=x, Cmode=1100.
2933       Cmode = 0xc;
2934       Imm = SplatBits >> 8;
2935       SplatBits |= 0xff;
2936       break;
2937     }
2938
2939     if ((SplatBits & ~0xffffff) == 0 &&
2940         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
2941       // Value = 0x00nnffff: Op=x, Cmode=1101.
2942       Cmode = 0xd;
2943       Imm = SplatBits >> 16;
2944       SplatBits |= 0xffff;
2945       break;
2946     }
2947
2948     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2949     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2950     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2951     // and fall through here to test for a valid 64-bit splat.  But, then the
2952     // caller would also need to check and handle the change in size.
2953     return SDValue();
2954
2955   case 64: {
2956     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2957     if (!isVMOV)
2958       return SDValue();
2959     uint64_t BitMask = 0xff;
2960     uint64_t Val = 0;
2961     unsigned ImmMask = 1;
2962     Imm = 0;
2963     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2964       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
2965         Val |= BitMask;
2966         Imm |= ImmMask;
2967       } else if ((SplatBits & BitMask) != 0) {
2968         return SDValue();
2969       }
2970       BitMask <<= 8;
2971       ImmMask <<= 1;
2972     }
2973     // Op=1, Cmode=1110.
2974     Op = 1;
2975     Cmode = 0xe;
2976     SplatBits = Val;
2977     VT = MVT::i64;
2978     break;
2979   }
2980
2981   default:
2982     llvm_unreachable("unexpected size for isNEONModifiedImm");
2983     return SDValue();
2984   }
2985
2986   if (DoEncode)
2987     return DAG.getTargetConstant((Op << 12) | (Cmode << 8) | Imm, MVT::i32);
2988   return DAG.getTargetConstant(SplatBits, VT);
2989 }
2990
2991
2992 /// getNEONModImm - If this is a valid vector constant for a NEON instruction
2993 /// with a "modified immediate" operand (e.g., VMOV) of the specified element
2994 /// size, return the encoded value for that immediate.  The ByteSize field
2995 /// indicates the number of bytes of each element [1248].
2996 SDValue ARM::getNEONModImm(SDNode *N, unsigned ByteSize, bool isVMOV,
2997                            SelectionDAG &DAG) {
2998   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
2999   APInt SplatBits, SplatUndef;
3000   unsigned SplatBitSize;
3001   bool HasAnyUndefs;
3002   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
3003                                       HasAnyUndefs, ByteSize * 8))
3004     return SDValue();
3005
3006   if (SplatBitSize > ByteSize * 8)
3007     return SDValue();
3008
3009   return isNEONModifiedImm(SplatBits.getZExtValue(), SplatUndef.getZExtValue(),
3010                            SplatBitSize, DAG, isVMOV, true);
3011 }
3012
3013 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3014                        bool &ReverseVEXT, unsigned &Imm) {
3015   unsigned NumElts = VT.getVectorNumElements();
3016   ReverseVEXT = false;
3017   Imm = M[0];
3018
3019   // If this is a VEXT shuffle, the immediate value is the index of the first
3020   // element.  The other shuffle indices must be the successive elements after
3021   // the first one.
3022   unsigned ExpectedElt = Imm;
3023   for (unsigned i = 1; i < NumElts; ++i) {
3024     // Increment the expected index.  If it wraps around, it may still be
3025     // a VEXT but the source vectors must be swapped.
3026     ExpectedElt += 1;
3027     if (ExpectedElt == NumElts * 2) {
3028       ExpectedElt = 0;
3029       ReverseVEXT = true;
3030     }
3031
3032     if (ExpectedElt != static_cast<unsigned>(M[i]))
3033       return false;
3034   }
3035
3036   // Adjust the index value if the source operands will be swapped.
3037   if (ReverseVEXT)
3038     Imm -= NumElts;
3039
3040   return true;
3041 }
3042
3043 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3044 /// instruction with the specified blocksize.  (The order of the elements
3045 /// within each block of the vector is reversed.)
3046 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3047                        unsigned BlockSize) {
3048   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3049          "Only possible block sizes for VREV are: 16, 32, 64");
3050
3051   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3052   if (EltSz == 64)
3053     return false;
3054
3055   unsigned NumElts = VT.getVectorNumElements();
3056   unsigned BlockElts = M[0] + 1;
3057
3058   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3059     return false;
3060
3061   for (unsigned i = 0; i < NumElts; ++i) {
3062     if ((unsigned) M[i] !=
3063         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3064       return false;
3065   }
3066
3067   return true;
3068 }
3069
3070 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3071                        unsigned &WhichResult) {
3072   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3073   if (EltSz == 64)
3074     return false;
3075
3076   unsigned NumElts = VT.getVectorNumElements();
3077   WhichResult = (M[0] == 0 ? 0 : 1);
3078   for (unsigned i = 0; i < NumElts; i += 2) {
3079     if ((unsigned) M[i] != i + WhichResult ||
3080         (unsigned) M[i+1] != i + NumElts + WhichResult)
3081       return false;
3082   }
3083   return true;
3084 }
3085
3086 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3087 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3088 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3089 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3090                                 unsigned &WhichResult) {
3091   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3092   if (EltSz == 64)
3093     return false;
3094
3095   unsigned NumElts = VT.getVectorNumElements();
3096   WhichResult = (M[0] == 0 ? 0 : 1);
3097   for (unsigned i = 0; i < NumElts; i += 2) {
3098     if ((unsigned) M[i] != i + WhichResult ||
3099         (unsigned) M[i+1] != i + WhichResult)
3100       return false;
3101   }
3102   return true;
3103 }
3104
3105 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3106                        unsigned &WhichResult) {
3107   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3108   if (EltSz == 64)
3109     return false;
3110
3111   unsigned NumElts = VT.getVectorNumElements();
3112   WhichResult = (M[0] == 0 ? 0 : 1);
3113   for (unsigned i = 0; i != NumElts; ++i) {
3114     if ((unsigned) M[i] != 2 * i + WhichResult)
3115       return false;
3116   }
3117
3118   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3119   if (VT.is64BitVector() && EltSz == 32)
3120     return false;
3121
3122   return true;
3123 }
3124
3125 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3126 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3127 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3128 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3129                                 unsigned &WhichResult) {
3130   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3131   if (EltSz == 64)
3132     return false;
3133
3134   unsigned Half = VT.getVectorNumElements() / 2;
3135   WhichResult = (M[0] == 0 ? 0 : 1);
3136   for (unsigned j = 0; j != 2; ++j) {
3137     unsigned Idx = WhichResult;
3138     for (unsigned i = 0; i != Half; ++i) {
3139       if ((unsigned) M[i + j * Half] != Idx)
3140         return false;
3141       Idx += 2;
3142     }
3143   }
3144
3145   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3146   if (VT.is64BitVector() && EltSz == 32)
3147     return false;
3148
3149   return true;
3150 }
3151
3152 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3153                        unsigned &WhichResult) {
3154   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3155   if (EltSz == 64)
3156     return false;
3157
3158   unsigned NumElts = VT.getVectorNumElements();
3159   WhichResult = (M[0] == 0 ? 0 : 1);
3160   unsigned Idx = WhichResult * NumElts / 2;
3161   for (unsigned i = 0; i != NumElts; i += 2) {
3162     if ((unsigned) M[i] != Idx ||
3163         (unsigned) M[i+1] != Idx + NumElts)
3164       return false;
3165     Idx += 1;
3166   }
3167
3168   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3169   if (VT.is64BitVector() && EltSz == 32)
3170     return false;
3171
3172   return true;
3173 }
3174
3175 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3176 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3177 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3178 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3179                                 unsigned &WhichResult) {
3180   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3181   if (EltSz == 64)
3182     return false;
3183
3184   unsigned NumElts = VT.getVectorNumElements();
3185   WhichResult = (M[0] == 0 ? 0 : 1);
3186   unsigned Idx = WhichResult * NumElts / 2;
3187   for (unsigned i = 0; i != NumElts; i += 2) {
3188     if ((unsigned) M[i] != Idx ||
3189         (unsigned) M[i+1] != Idx)
3190       return false;
3191     Idx += 1;
3192   }
3193
3194   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3195   if (VT.is64BitVector() && EltSz == 32)
3196     return false;
3197
3198   return true;
3199 }
3200
3201
3202 static SDValue BuildSplat(SDValue Val, EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3203   // Canonicalize all-zeros and all-ones vectors.
3204   ConstantSDNode *ConstVal = cast<ConstantSDNode>(Val.getNode());
3205   if (ConstVal->isNullValue())
3206     return getZeroVector(VT, DAG, dl);
3207   if (ConstVal->isAllOnesValue())
3208     return getOnesVector(VT, DAG, dl);
3209
3210   EVT CanonicalVT;
3211   if (VT.is64BitVector()) {
3212     switch (Val.getValueType().getSizeInBits()) {
3213     case 8:  CanonicalVT = MVT::v8i8; break;
3214     case 16: CanonicalVT = MVT::v4i16; break;
3215     case 32: CanonicalVT = MVT::v2i32; break;
3216     case 64: CanonicalVT = MVT::v1i64; break;
3217     default: llvm_unreachable("unexpected splat element type"); break;
3218     }
3219   } else {
3220     assert(VT.is128BitVector() && "unknown splat vector size");
3221     switch (Val.getValueType().getSizeInBits()) {
3222     case 8:  CanonicalVT = MVT::v16i8; break;
3223     case 16: CanonicalVT = MVT::v8i16; break;
3224     case 32: CanonicalVT = MVT::v4i32; break;
3225     case 64: CanonicalVT = MVT::v2i64; break;
3226     default: llvm_unreachable("unexpected splat element type"); break;
3227     }
3228   }
3229
3230   // Build a canonical splat for this value.
3231   SmallVector<SDValue, 8> Ops;
3232   Ops.assign(CanonicalVT.getVectorNumElements(), Val);
3233   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT, &Ops[0],
3234                             Ops.size());
3235   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Res);
3236 }
3237
3238 // If this is a case we can't handle, return null and let the default
3239 // expansion code take care of it.
3240 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3241   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3242   DebugLoc dl = Op.getDebugLoc();
3243   EVT VT = Op.getValueType();
3244
3245   APInt SplatBits, SplatUndef;
3246   unsigned SplatBitSize;
3247   bool HasAnyUndefs;
3248   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3249     if (SplatBitSize <= 64) {
3250       // Check if an immediate VMOV works.
3251       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3252                                       SplatUndef.getZExtValue(),
3253                                       SplatBitSize, DAG, true, false);
3254       if (Val.getNode())
3255         return BuildSplat(Val, VT, DAG, dl);
3256     }
3257   }
3258
3259   // Scan through the operands to see if only one value is used.
3260   unsigned NumElts = VT.getVectorNumElements();
3261   bool isOnlyLowElement = true;
3262   bool usesOnlyOneValue = true;
3263   bool isConstant = true;
3264   SDValue Value;
3265   for (unsigned i = 0; i < NumElts; ++i) {
3266     SDValue V = Op.getOperand(i);
3267     if (V.getOpcode() == ISD::UNDEF)
3268       continue;
3269     if (i > 0)
3270       isOnlyLowElement = false;
3271     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3272       isConstant = false;
3273
3274     if (!Value.getNode())
3275       Value = V;
3276     else if (V != Value)
3277       usesOnlyOneValue = false;
3278   }
3279
3280   if (!Value.getNode())
3281     return DAG.getUNDEF(VT);
3282
3283   if (isOnlyLowElement)
3284     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3285
3286   // If all elements are constants, fall back to the default expansion, which
3287   // will generate a load from the constant pool.
3288   if (isConstant)
3289     return SDValue();
3290
3291   // Use VDUP for non-constant splats.
3292   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3293   if (usesOnlyOneValue && EltSize <= 32)
3294     return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3295
3296   // Vectors with 32- or 64-bit elements can be built by directly assigning
3297   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3298   // will be legalized.
3299   if (EltSize >= 32) {
3300     // Do the expansion with floating-point types, since that is what the VFP
3301     // registers are defined to use, and since i64 is not legal.
3302     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3303     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3304     SmallVector<SDValue, 8> Ops;
3305     for (unsigned i = 0; i < NumElts; ++i)
3306       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3307     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3308     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3309   }
3310
3311   return SDValue();
3312 }
3313
3314 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3315 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3316 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3317 /// are assumed to be legal.
3318 bool
3319 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3320                                       EVT VT) const {
3321   if (VT.getVectorNumElements() == 4 &&
3322       (VT.is128BitVector() || VT.is64BitVector())) {
3323     unsigned PFIndexes[4];
3324     for (unsigned i = 0; i != 4; ++i) {
3325       if (M[i] < 0)
3326         PFIndexes[i] = 8;
3327       else
3328         PFIndexes[i] = M[i];
3329     }
3330
3331     // Compute the index in the perfect shuffle table.
3332     unsigned PFTableIndex =
3333       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3334     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3335     unsigned Cost = (PFEntry >> 30);
3336
3337     if (Cost <= 4)
3338       return true;
3339   }
3340
3341   bool ReverseVEXT;
3342   unsigned Imm, WhichResult;
3343
3344   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3345   return (EltSize >= 32 ||
3346           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3347           isVREVMask(M, VT, 64) ||
3348           isVREVMask(M, VT, 32) ||
3349           isVREVMask(M, VT, 16) ||
3350           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3351           isVTRNMask(M, VT, WhichResult) ||
3352           isVUZPMask(M, VT, WhichResult) ||
3353           isVZIPMask(M, VT, WhichResult) ||
3354           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3355           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3356           isVZIP_v_undef_Mask(M, VT, WhichResult));
3357 }
3358
3359 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3360 /// the specified operations to build the shuffle.
3361 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3362                                       SDValue RHS, SelectionDAG &DAG,
3363                                       DebugLoc dl) {
3364   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3365   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3366   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3367
3368   enum {
3369     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3370     OP_VREV,
3371     OP_VDUP0,
3372     OP_VDUP1,
3373     OP_VDUP2,
3374     OP_VDUP3,
3375     OP_VEXT1,
3376     OP_VEXT2,
3377     OP_VEXT3,
3378     OP_VUZPL, // VUZP, left result
3379     OP_VUZPR, // VUZP, right result
3380     OP_VZIPL, // VZIP, left result
3381     OP_VZIPR, // VZIP, right result
3382     OP_VTRNL, // VTRN, left result
3383     OP_VTRNR  // VTRN, right result
3384   };
3385
3386   if (OpNum == OP_COPY) {
3387     if (LHSID == (1*9+2)*9+3) return LHS;
3388     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3389     return RHS;
3390   }
3391
3392   SDValue OpLHS, OpRHS;
3393   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3394   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3395   EVT VT = OpLHS.getValueType();
3396
3397   switch (OpNum) {
3398   default: llvm_unreachable("Unknown shuffle opcode!");
3399   case OP_VREV:
3400     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3401   case OP_VDUP0:
3402   case OP_VDUP1:
3403   case OP_VDUP2:
3404   case OP_VDUP3:
3405     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3406                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3407   case OP_VEXT1:
3408   case OP_VEXT2:
3409   case OP_VEXT3:
3410     return DAG.getNode(ARMISD::VEXT, dl, VT,
3411                        OpLHS, OpRHS,
3412                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3413   case OP_VUZPL:
3414   case OP_VUZPR:
3415     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3416                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3417   case OP_VZIPL:
3418   case OP_VZIPR:
3419     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3420                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3421   case OP_VTRNL:
3422   case OP_VTRNR:
3423     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3424                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3425   }
3426 }
3427
3428 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3429   SDValue V1 = Op.getOperand(0);
3430   SDValue V2 = Op.getOperand(1);
3431   DebugLoc dl = Op.getDebugLoc();
3432   EVT VT = Op.getValueType();
3433   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3434   SmallVector<int, 8> ShuffleMask;
3435
3436   // Convert shuffles that are directly supported on NEON to target-specific
3437   // DAG nodes, instead of keeping them as shuffles and matching them again
3438   // during code selection.  This is more efficient and avoids the possibility
3439   // of inconsistencies between legalization and selection.
3440   // FIXME: floating-point vectors should be canonicalized to integer vectors
3441   // of the same time so that they get CSEd properly.
3442   SVN->getMask(ShuffleMask);
3443
3444   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3445   if (EltSize <= 32) {
3446     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3447       int Lane = SVN->getSplatIndex();
3448       // If this is undef splat, generate it via "just" vdup, if possible.
3449       if (Lane == -1) Lane = 0;
3450
3451       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3452         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3453       }
3454       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3455                          DAG.getConstant(Lane, MVT::i32));
3456     }
3457
3458     bool ReverseVEXT;
3459     unsigned Imm;
3460     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3461       if (ReverseVEXT)
3462         std::swap(V1, V2);
3463       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3464                          DAG.getConstant(Imm, MVT::i32));
3465     }
3466
3467     if (isVREVMask(ShuffleMask, VT, 64))
3468       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3469     if (isVREVMask(ShuffleMask, VT, 32))
3470       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3471     if (isVREVMask(ShuffleMask, VT, 16))
3472       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3473
3474     // Check for Neon shuffles that modify both input vectors in place.
3475     // If both results are used, i.e., if there are two shuffles with the same
3476     // source operands and with masks corresponding to both results of one of
3477     // these operations, DAG memoization will ensure that a single node is
3478     // used for both shuffles.
3479     unsigned WhichResult;
3480     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3481       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3482                          V1, V2).getValue(WhichResult);
3483     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3484       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3485                          V1, V2).getValue(WhichResult);
3486     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3487       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3488                          V1, V2).getValue(WhichResult);
3489
3490     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3491       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3492                          V1, V1).getValue(WhichResult);
3493     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3494       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3495                          V1, V1).getValue(WhichResult);
3496     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3497       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3498                          V1, V1).getValue(WhichResult);
3499   }
3500
3501   // If the shuffle is not directly supported and it has 4 elements, use
3502   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3503   unsigned NumElts = VT.getVectorNumElements();
3504   if (NumElts == 4) {
3505     unsigned PFIndexes[4];
3506     for (unsigned i = 0; i != 4; ++i) {
3507       if (ShuffleMask[i] < 0)
3508         PFIndexes[i] = 8;
3509       else
3510         PFIndexes[i] = ShuffleMask[i];
3511     }
3512
3513     // Compute the index in the perfect shuffle table.
3514     unsigned PFTableIndex =
3515       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3516     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3517     unsigned Cost = (PFEntry >> 30);
3518
3519     if (Cost <= 4)
3520       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3521   }
3522
3523   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3524   if (EltSize >= 32) {
3525     // Do the expansion with floating-point types, since that is what the VFP
3526     // registers are defined to use, and since i64 is not legal.
3527     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3528     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3529     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3530     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3531     SmallVector<SDValue, 8> Ops;
3532     for (unsigned i = 0; i < NumElts; ++i) {
3533       if (ShuffleMask[i] < 0)
3534         Ops.push_back(DAG.getUNDEF(EltVT));
3535       else
3536         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3537                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3538                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3539                                                   MVT::i32)));
3540     }
3541     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3542     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3543   }
3544
3545   return SDValue();
3546 }
3547
3548 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3549   EVT VT = Op.getValueType();
3550   DebugLoc dl = Op.getDebugLoc();
3551   SDValue Vec = Op.getOperand(0);
3552   SDValue Lane = Op.getOperand(1);
3553   assert(VT == MVT::i32 &&
3554          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3555          "unexpected type for custom-lowering vector extract");
3556   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3557 }
3558
3559 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3560   // The only time a CONCAT_VECTORS operation can have legal types is when
3561   // two 64-bit vectors are concatenated to a 128-bit vector.
3562   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3563          "unexpected CONCAT_VECTORS");
3564   DebugLoc dl = Op.getDebugLoc();
3565   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3566   SDValue Op0 = Op.getOperand(0);
3567   SDValue Op1 = Op.getOperand(1);
3568   if (Op0.getOpcode() != ISD::UNDEF)
3569     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3570                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3571                       DAG.getIntPtrConstant(0));
3572   if (Op1.getOpcode() != ISD::UNDEF)
3573     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3574                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3575                       DAG.getIntPtrConstant(1));
3576   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3577 }
3578
3579 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3580   switch (Op.getOpcode()) {
3581   default: llvm_unreachable("Don't know how to custom lower this!");
3582   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3583   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3584   case ISD::GlobalAddress:
3585     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3586       LowerGlobalAddressELF(Op, DAG);
3587   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3588   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3589   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3590   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3591   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
3592   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3593   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3594   case ISD::SINT_TO_FP:
3595   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3596   case ISD::FP_TO_SINT:
3597   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3598   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3599   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3600   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3601   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3602   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3603   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3604   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3605                                                                Subtarget);
3606   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3607   case ISD::SHL:
3608   case ISD::SRL:
3609   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3610   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3611   case ISD::SRL_PARTS:
3612   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3613   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3614   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3615   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
3616   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3617   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3618   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3619   }
3620   return SDValue();
3621 }
3622
3623 /// ReplaceNodeResults - Replace the results of node with an illegal result
3624 /// type with new values built out of custom code.
3625 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3626                                            SmallVectorImpl<SDValue>&Results,
3627                                            SelectionDAG &DAG) const {
3628   SDValue Res;
3629   switch (N->getOpcode()) {
3630   default:
3631     llvm_unreachable("Don't know how to custom expand this!");
3632     break;
3633   case ISD::BIT_CONVERT:
3634     Res = ExpandBIT_CONVERT(N, DAG);
3635     break;
3636   case ISD::SRL:
3637   case ISD::SRA:
3638     Res = LowerShift(N, DAG, Subtarget);
3639     break;
3640   }
3641   if (Res.getNode())
3642     Results.push_back(Res);
3643 }
3644
3645 //===----------------------------------------------------------------------===//
3646 //                           ARM Scheduler Hooks
3647 //===----------------------------------------------------------------------===//
3648
3649 MachineBasicBlock *
3650 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3651                                      MachineBasicBlock *BB,
3652                                      unsigned Size) const {
3653   unsigned dest    = MI->getOperand(0).getReg();
3654   unsigned ptr     = MI->getOperand(1).getReg();
3655   unsigned oldval  = MI->getOperand(2).getReg();
3656   unsigned newval  = MI->getOperand(3).getReg();
3657   unsigned scratch = BB->getParent()->getRegInfo()
3658     .createVirtualRegister(ARM::GPRRegisterClass);
3659   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3660   DebugLoc dl = MI->getDebugLoc();
3661   bool isThumb2 = Subtarget->isThumb2();
3662
3663   unsigned ldrOpc, strOpc;
3664   switch (Size) {
3665   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3666   case 1:
3667     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3668     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3669     break;
3670   case 2:
3671     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3672     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3673     break;
3674   case 4:
3675     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3676     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3677     break;
3678   }
3679
3680   MachineFunction *MF = BB->getParent();
3681   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3682   MachineFunction::iterator It = BB;
3683   ++It; // insert the new blocks after the current block
3684
3685   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3686   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3687   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3688   MF->insert(It, loop1MBB);
3689   MF->insert(It, loop2MBB);
3690   MF->insert(It, exitMBB);
3691
3692   // Transfer the remainder of BB and its successor edges to exitMBB.
3693   exitMBB->splice(exitMBB->begin(), BB,
3694                   llvm::next(MachineBasicBlock::iterator(MI)),
3695                   BB->end());
3696   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3697
3698   //  thisMBB:
3699   //   ...
3700   //   fallthrough --> loop1MBB
3701   BB->addSuccessor(loop1MBB);
3702
3703   // loop1MBB:
3704   //   ldrex dest, [ptr]
3705   //   cmp dest, oldval
3706   //   bne exitMBB
3707   BB = loop1MBB;
3708   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3709   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3710                  .addReg(dest).addReg(oldval));
3711   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3712     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3713   BB->addSuccessor(loop2MBB);
3714   BB->addSuccessor(exitMBB);
3715
3716   // loop2MBB:
3717   //   strex scratch, newval, [ptr]
3718   //   cmp scratch, #0
3719   //   bne loop1MBB
3720   BB = loop2MBB;
3721   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3722                  .addReg(ptr));
3723   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3724                  .addReg(scratch).addImm(0));
3725   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3726     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3727   BB->addSuccessor(loop1MBB);
3728   BB->addSuccessor(exitMBB);
3729
3730   //  exitMBB:
3731   //   ...
3732   BB = exitMBB;
3733
3734   MI->eraseFromParent();   // The instruction is gone now.
3735
3736   return BB;
3737 }
3738
3739 MachineBasicBlock *
3740 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3741                                     unsigned Size, unsigned BinOpcode) const {
3742   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3743   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3744
3745   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3746   MachineFunction *MF = BB->getParent();
3747   MachineFunction::iterator It = BB;
3748   ++It;
3749
3750   unsigned dest = MI->getOperand(0).getReg();
3751   unsigned ptr = MI->getOperand(1).getReg();
3752   unsigned incr = MI->getOperand(2).getReg();
3753   DebugLoc dl = MI->getDebugLoc();
3754
3755   bool isThumb2 = Subtarget->isThumb2();
3756   unsigned ldrOpc, strOpc;
3757   switch (Size) {
3758   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3759   case 1:
3760     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3761     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3762     break;
3763   case 2:
3764     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3765     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3766     break;
3767   case 4:
3768     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3769     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3770     break;
3771   }
3772
3773   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3774   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3775   MF->insert(It, loopMBB);
3776   MF->insert(It, exitMBB);
3777
3778   // Transfer the remainder of BB and its successor edges to exitMBB.
3779   exitMBB->splice(exitMBB->begin(), BB,
3780                   llvm::next(MachineBasicBlock::iterator(MI)),
3781                   BB->end());
3782   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3783
3784   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3785   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3786   unsigned scratch2 = (!BinOpcode) ? incr :
3787     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3788
3789   //  thisMBB:
3790   //   ...
3791   //   fallthrough --> loopMBB
3792   BB->addSuccessor(loopMBB);
3793
3794   //  loopMBB:
3795   //   ldrex dest, ptr
3796   //   <binop> scratch2, dest, incr
3797   //   strex scratch, scratch2, ptr
3798   //   cmp scratch, #0
3799   //   bne- loopMBB
3800   //   fallthrough --> exitMBB
3801   BB = loopMBB;
3802   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3803   if (BinOpcode) {
3804     // operand order needs to go the other way for NAND
3805     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3806       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3807                      addReg(incr).addReg(dest)).addReg(0);
3808     else
3809       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3810                      addReg(dest).addReg(incr)).addReg(0);
3811   }
3812
3813   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3814                  .addReg(ptr));
3815   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3816                  .addReg(scratch).addImm(0));
3817   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3818     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3819
3820   BB->addSuccessor(loopMBB);
3821   BB->addSuccessor(exitMBB);
3822
3823   //  exitMBB:
3824   //   ...
3825   BB = exitMBB;
3826
3827   MI->eraseFromParent();   // The instruction is gone now.
3828
3829   return BB;
3830 }
3831
3832 MachineBasicBlock *
3833 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3834                                                MachineBasicBlock *BB) const {
3835   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3836   DebugLoc dl = MI->getDebugLoc();
3837   bool isThumb2 = Subtarget->isThumb2();
3838   switch (MI->getOpcode()) {
3839   default:
3840     MI->dump();
3841     llvm_unreachable("Unexpected instr type to insert");
3842
3843   case ARM::ATOMIC_LOAD_ADD_I8:
3844      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3845   case ARM::ATOMIC_LOAD_ADD_I16:
3846      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3847   case ARM::ATOMIC_LOAD_ADD_I32:
3848      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
3849
3850   case ARM::ATOMIC_LOAD_AND_I8:
3851      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3852   case ARM::ATOMIC_LOAD_AND_I16:
3853      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3854   case ARM::ATOMIC_LOAD_AND_I32:
3855      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
3856
3857   case ARM::ATOMIC_LOAD_OR_I8:
3858      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3859   case ARM::ATOMIC_LOAD_OR_I16:
3860      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3861   case ARM::ATOMIC_LOAD_OR_I32:
3862      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
3863
3864   case ARM::ATOMIC_LOAD_XOR_I8:
3865      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3866   case ARM::ATOMIC_LOAD_XOR_I16:
3867      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3868   case ARM::ATOMIC_LOAD_XOR_I32:
3869      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
3870
3871   case ARM::ATOMIC_LOAD_NAND_I8:
3872      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3873   case ARM::ATOMIC_LOAD_NAND_I16:
3874      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3875   case ARM::ATOMIC_LOAD_NAND_I32:
3876      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
3877
3878   case ARM::ATOMIC_LOAD_SUB_I8:
3879      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3880   case ARM::ATOMIC_LOAD_SUB_I16:
3881      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3882   case ARM::ATOMIC_LOAD_SUB_I32:
3883      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
3884
3885   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
3886   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
3887   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
3888
3889   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
3890   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
3891   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
3892
3893   case ARM::tMOVCCr_pseudo: {
3894     // To "insert" a SELECT_CC instruction, we actually have to insert the
3895     // diamond control-flow pattern.  The incoming instruction knows the
3896     // destination vreg to set, the condition code register to branch on, the
3897     // true/false values to select between, and a branch opcode to use.
3898     const BasicBlock *LLVM_BB = BB->getBasicBlock();
3899     MachineFunction::iterator It = BB;
3900     ++It;
3901
3902     //  thisMBB:
3903     //  ...
3904     //   TrueVal = ...
3905     //   cmpTY ccX, r1, r2
3906     //   bCC copy1MBB
3907     //   fallthrough --> copy0MBB
3908     MachineBasicBlock *thisMBB  = BB;
3909     MachineFunction *F = BB->getParent();
3910     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
3911     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
3912     F->insert(It, copy0MBB);
3913     F->insert(It, sinkMBB);
3914
3915     // Transfer the remainder of BB and its successor edges to sinkMBB.
3916     sinkMBB->splice(sinkMBB->begin(), BB,
3917                     llvm::next(MachineBasicBlock::iterator(MI)),
3918                     BB->end());
3919     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
3920
3921     BB->addSuccessor(copy0MBB);
3922     BB->addSuccessor(sinkMBB);
3923
3924     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
3925       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
3926
3927     //  copy0MBB:
3928     //   %FalseValue = ...
3929     //   # fallthrough to sinkMBB
3930     BB = copy0MBB;
3931
3932     // Update machine-CFG edges
3933     BB->addSuccessor(sinkMBB);
3934
3935     //  sinkMBB:
3936     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3937     //  ...
3938     BB = sinkMBB;
3939     BuildMI(*BB, BB->begin(), dl,
3940             TII->get(ARM::PHI), MI->getOperand(0).getReg())
3941       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
3942       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3943
3944     MI->eraseFromParent();   // The pseudo instruction is gone now.
3945     return BB;
3946   }
3947
3948   case ARM::tANDsp:
3949   case ARM::tADDspr_:
3950   case ARM::tSUBspi_:
3951   case ARM::t2SUBrSPi_:
3952   case ARM::t2SUBrSPi12_:
3953   case ARM::t2SUBrSPs_: {
3954     MachineFunction *MF = BB->getParent();
3955     unsigned DstReg = MI->getOperand(0).getReg();
3956     unsigned SrcReg = MI->getOperand(1).getReg();
3957     bool DstIsDead = MI->getOperand(0).isDead();
3958     bool SrcIsKill = MI->getOperand(1).isKill();
3959
3960     if (SrcReg != ARM::SP) {
3961       // Copy the source to SP from virtual register.
3962       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
3963       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
3964         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
3965       BuildMI(*BB, MI, dl, TII->get(CopyOpc), ARM::SP)
3966         .addReg(SrcReg, getKillRegState(SrcIsKill));
3967     }
3968
3969     unsigned OpOpc = 0;
3970     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
3971     switch (MI->getOpcode()) {
3972     default:
3973       llvm_unreachable("Unexpected pseudo instruction!");
3974     case ARM::tANDsp:
3975       OpOpc = ARM::tAND;
3976       NeedPred = true;
3977       break;
3978     case ARM::tADDspr_:
3979       OpOpc = ARM::tADDspr;
3980       break;
3981     case ARM::tSUBspi_:
3982       OpOpc = ARM::tSUBspi;
3983       break;
3984     case ARM::t2SUBrSPi_:
3985       OpOpc = ARM::t2SUBrSPi;
3986       NeedPred = true; NeedCC = true;
3987       break;
3988     case ARM::t2SUBrSPi12_:
3989       OpOpc = ARM::t2SUBrSPi12;
3990       NeedPred = true;
3991       break;
3992     case ARM::t2SUBrSPs_:
3993       OpOpc = ARM::t2SUBrSPs;
3994       NeedPred = true; NeedCC = true; NeedOp3 = true;
3995       break;
3996     }
3997     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(OpOpc), ARM::SP);
3998     if (OpOpc == ARM::tAND)
3999       AddDefaultT1CC(MIB);
4000     MIB.addReg(ARM::SP);
4001     MIB.addOperand(MI->getOperand(2));
4002     if (NeedOp3)
4003       MIB.addOperand(MI->getOperand(3));
4004     if (NeedPred)
4005       AddDefaultPred(MIB);
4006     if (NeedCC)
4007       AddDefaultCC(MIB);
4008
4009     // Copy the result from SP to virtual register.
4010     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
4011     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
4012       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
4013     BuildMI(*BB, MI, dl, TII->get(CopyOpc))
4014       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
4015       .addReg(ARM::SP);
4016     MI->eraseFromParent();   // The pseudo instruction is gone now.
4017     return BB;
4018   }
4019   }
4020 }
4021
4022 //===----------------------------------------------------------------------===//
4023 //                           ARM Optimization Hooks
4024 //===----------------------------------------------------------------------===//
4025
4026 static
4027 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4028                             TargetLowering::DAGCombinerInfo &DCI) {
4029   SelectionDAG &DAG = DCI.DAG;
4030   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4031   EVT VT = N->getValueType(0);
4032   unsigned Opc = N->getOpcode();
4033   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4034   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4035   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4036   ISD::CondCode CC = ISD::SETCC_INVALID;
4037
4038   if (isSlctCC) {
4039     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4040   } else {
4041     SDValue CCOp = Slct.getOperand(0);
4042     if (CCOp.getOpcode() == ISD::SETCC)
4043       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4044   }
4045
4046   bool DoXform = false;
4047   bool InvCC = false;
4048   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4049           "Bad input!");
4050
4051   if (LHS.getOpcode() == ISD::Constant &&
4052       cast<ConstantSDNode>(LHS)->isNullValue()) {
4053     DoXform = true;
4054   } else if (CC != ISD::SETCC_INVALID &&
4055              RHS.getOpcode() == ISD::Constant &&
4056              cast<ConstantSDNode>(RHS)->isNullValue()) {
4057     std::swap(LHS, RHS);
4058     SDValue Op0 = Slct.getOperand(0);
4059     EVT OpVT = isSlctCC ? Op0.getValueType() :
4060                           Op0.getOperand(0).getValueType();
4061     bool isInt = OpVT.isInteger();
4062     CC = ISD::getSetCCInverse(CC, isInt);
4063
4064     if (!TLI.isCondCodeLegal(CC, OpVT))
4065       return SDValue();         // Inverse operator isn't legal.
4066
4067     DoXform = true;
4068     InvCC = true;
4069   }
4070
4071   if (DoXform) {
4072     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4073     if (isSlctCC)
4074       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4075                              Slct.getOperand(0), Slct.getOperand(1), CC);
4076     SDValue CCOp = Slct.getOperand(0);
4077     if (InvCC)
4078       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4079                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4080     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4081                        CCOp, OtherOp, Result);
4082   }
4083   return SDValue();
4084 }
4085
4086 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4087 static SDValue PerformADDCombine(SDNode *N,
4088                                  TargetLowering::DAGCombinerInfo &DCI) {
4089   // added by evan in r37685 with no testcase.
4090   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4091
4092   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4093   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4094     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4095     if (Result.getNode()) return Result;
4096   }
4097   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4098     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4099     if (Result.getNode()) return Result;
4100   }
4101
4102   return SDValue();
4103 }
4104
4105 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4106 static SDValue PerformSUBCombine(SDNode *N,
4107                                  TargetLowering::DAGCombinerInfo &DCI) {
4108   // added by evan in r37685 with no testcase.
4109   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4110
4111   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4112   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4113     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4114     if (Result.getNode()) return Result;
4115   }
4116
4117   return SDValue();
4118 }
4119
4120 static SDValue PerformMULCombine(SDNode *N,
4121                                  TargetLowering::DAGCombinerInfo &DCI,
4122                                  const ARMSubtarget *Subtarget) {
4123   SelectionDAG &DAG = DCI.DAG;
4124
4125   if (Subtarget->isThumb1Only())
4126     return SDValue();
4127
4128   if (DAG.getMachineFunction().
4129       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4130     return SDValue();
4131
4132   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4133     return SDValue();
4134
4135   EVT VT = N->getValueType(0);
4136   if (VT != MVT::i32)
4137     return SDValue();
4138
4139   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4140   if (!C)
4141     return SDValue();
4142
4143   uint64_t MulAmt = C->getZExtValue();
4144   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4145   ShiftAmt = ShiftAmt & (32 - 1);
4146   SDValue V = N->getOperand(0);
4147   DebugLoc DL = N->getDebugLoc();
4148
4149   SDValue Res;
4150   MulAmt >>= ShiftAmt;
4151   if (isPowerOf2_32(MulAmt - 1)) {
4152     // (mul x, 2^N + 1) => (add (shl x, N), x)
4153     Res = DAG.getNode(ISD::ADD, DL, VT,
4154                       V, DAG.getNode(ISD::SHL, DL, VT,
4155                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4156                                                         MVT::i32)));
4157   } else if (isPowerOf2_32(MulAmt + 1)) {
4158     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4159     Res = DAG.getNode(ISD::SUB, DL, VT,
4160                       DAG.getNode(ISD::SHL, DL, VT,
4161                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4162                                                      MVT::i32)),
4163                                                      V);
4164   } else
4165     return SDValue();
4166
4167   if (ShiftAmt != 0)
4168     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4169                       DAG.getConstant(ShiftAmt, MVT::i32));
4170
4171   // Do not add new nodes to DAG combiner worklist.
4172   DCI.CombineTo(N, Res, false);
4173   return SDValue();
4174 }
4175
4176 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4177 /// ARMISD::VMOVRRD.
4178 static SDValue PerformVMOVRRDCombine(SDNode *N,
4179                                    TargetLowering::DAGCombinerInfo &DCI) {
4180   // fmrrd(fmdrr x, y) -> x,y
4181   SDValue InDouble = N->getOperand(0);
4182   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4183     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4184   return SDValue();
4185 }
4186
4187 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4188 /// operand of a vector shift operation, where all the elements of the
4189 /// build_vector must have the same constant integer value.
4190 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4191   // Ignore bit_converts.
4192   while (Op.getOpcode() == ISD::BIT_CONVERT)
4193     Op = Op.getOperand(0);
4194   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4195   APInt SplatBits, SplatUndef;
4196   unsigned SplatBitSize;
4197   bool HasAnyUndefs;
4198   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4199                                       HasAnyUndefs, ElementBits) ||
4200       SplatBitSize > ElementBits)
4201     return false;
4202   Cnt = SplatBits.getSExtValue();
4203   return true;
4204 }
4205
4206 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4207 /// operand of a vector shift left operation.  That value must be in the range:
4208 ///   0 <= Value < ElementBits for a left shift; or
4209 ///   0 <= Value <= ElementBits for a long left shift.
4210 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4211   assert(VT.isVector() && "vector shift count is not a vector type");
4212   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4213   if (! getVShiftImm(Op, ElementBits, Cnt))
4214     return false;
4215   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4216 }
4217
4218 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4219 /// operand of a vector shift right operation.  For a shift opcode, the value
4220 /// is positive, but for an intrinsic the value count must be negative. The
4221 /// absolute value must be in the range:
4222 ///   1 <= |Value| <= ElementBits for a right shift; or
4223 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4224 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4225                          int64_t &Cnt) {
4226   assert(VT.isVector() && "vector shift count is not a vector type");
4227   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4228   if (! getVShiftImm(Op, ElementBits, Cnt))
4229     return false;
4230   if (isIntrinsic)
4231     Cnt = -Cnt;
4232   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4233 }
4234
4235 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4236 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4237   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4238   switch (IntNo) {
4239   default:
4240     // Don't do anything for most intrinsics.
4241     break;
4242
4243   // Vector shifts: check for immediate versions and lower them.
4244   // Note: This is done during DAG combining instead of DAG legalizing because
4245   // the build_vectors for 64-bit vector element shift counts are generally
4246   // not legal, and it is hard to see their values after they get legalized to
4247   // loads from a constant pool.
4248   case Intrinsic::arm_neon_vshifts:
4249   case Intrinsic::arm_neon_vshiftu:
4250   case Intrinsic::arm_neon_vshiftls:
4251   case Intrinsic::arm_neon_vshiftlu:
4252   case Intrinsic::arm_neon_vshiftn:
4253   case Intrinsic::arm_neon_vrshifts:
4254   case Intrinsic::arm_neon_vrshiftu:
4255   case Intrinsic::arm_neon_vrshiftn:
4256   case Intrinsic::arm_neon_vqshifts:
4257   case Intrinsic::arm_neon_vqshiftu:
4258   case Intrinsic::arm_neon_vqshiftsu:
4259   case Intrinsic::arm_neon_vqshiftns:
4260   case Intrinsic::arm_neon_vqshiftnu:
4261   case Intrinsic::arm_neon_vqshiftnsu:
4262   case Intrinsic::arm_neon_vqrshiftns:
4263   case Intrinsic::arm_neon_vqrshiftnu:
4264   case Intrinsic::arm_neon_vqrshiftnsu: {
4265     EVT VT = N->getOperand(1).getValueType();
4266     int64_t Cnt;
4267     unsigned VShiftOpc = 0;
4268
4269     switch (IntNo) {
4270     case Intrinsic::arm_neon_vshifts:
4271     case Intrinsic::arm_neon_vshiftu:
4272       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4273         VShiftOpc = ARMISD::VSHL;
4274         break;
4275       }
4276       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4277         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4278                      ARMISD::VSHRs : ARMISD::VSHRu);
4279         break;
4280       }
4281       return SDValue();
4282
4283     case Intrinsic::arm_neon_vshiftls:
4284     case Intrinsic::arm_neon_vshiftlu:
4285       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4286         break;
4287       llvm_unreachable("invalid shift count for vshll intrinsic");
4288
4289     case Intrinsic::arm_neon_vrshifts:
4290     case Intrinsic::arm_neon_vrshiftu:
4291       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4292         break;
4293       return SDValue();
4294
4295     case Intrinsic::arm_neon_vqshifts:
4296     case Intrinsic::arm_neon_vqshiftu:
4297       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4298         break;
4299       return SDValue();
4300
4301     case Intrinsic::arm_neon_vqshiftsu:
4302       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4303         break;
4304       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4305
4306     case Intrinsic::arm_neon_vshiftn:
4307     case Intrinsic::arm_neon_vrshiftn:
4308     case Intrinsic::arm_neon_vqshiftns:
4309     case Intrinsic::arm_neon_vqshiftnu:
4310     case Intrinsic::arm_neon_vqshiftnsu:
4311     case Intrinsic::arm_neon_vqrshiftns:
4312     case Intrinsic::arm_neon_vqrshiftnu:
4313     case Intrinsic::arm_neon_vqrshiftnsu:
4314       // Narrowing shifts require an immediate right shift.
4315       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4316         break;
4317       llvm_unreachable("invalid shift count for narrowing vector shift "
4318                        "intrinsic");
4319
4320     default:
4321       llvm_unreachable("unhandled vector shift");
4322     }
4323
4324     switch (IntNo) {
4325     case Intrinsic::arm_neon_vshifts:
4326     case Intrinsic::arm_neon_vshiftu:
4327       // Opcode already set above.
4328       break;
4329     case Intrinsic::arm_neon_vshiftls:
4330     case Intrinsic::arm_neon_vshiftlu:
4331       if (Cnt == VT.getVectorElementType().getSizeInBits())
4332         VShiftOpc = ARMISD::VSHLLi;
4333       else
4334         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4335                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4336       break;
4337     case Intrinsic::arm_neon_vshiftn:
4338       VShiftOpc = ARMISD::VSHRN; break;
4339     case Intrinsic::arm_neon_vrshifts:
4340       VShiftOpc = ARMISD::VRSHRs; break;
4341     case Intrinsic::arm_neon_vrshiftu:
4342       VShiftOpc = ARMISD::VRSHRu; break;
4343     case Intrinsic::arm_neon_vrshiftn:
4344       VShiftOpc = ARMISD::VRSHRN; break;
4345     case Intrinsic::arm_neon_vqshifts:
4346       VShiftOpc = ARMISD::VQSHLs; break;
4347     case Intrinsic::arm_neon_vqshiftu:
4348       VShiftOpc = ARMISD::VQSHLu; break;
4349     case Intrinsic::arm_neon_vqshiftsu:
4350       VShiftOpc = ARMISD::VQSHLsu; break;
4351     case Intrinsic::arm_neon_vqshiftns:
4352       VShiftOpc = ARMISD::VQSHRNs; break;
4353     case Intrinsic::arm_neon_vqshiftnu:
4354       VShiftOpc = ARMISD::VQSHRNu; break;
4355     case Intrinsic::arm_neon_vqshiftnsu:
4356       VShiftOpc = ARMISD::VQSHRNsu; break;
4357     case Intrinsic::arm_neon_vqrshiftns:
4358       VShiftOpc = ARMISD::VQRSHRNs; break;
4359     case Intrinsic::arm_neon_vqrshiftnu:
4360       VShiftOpc = ARMISD::VQRSHRNu; break;
4361     case Intrinsic::arm_neon_vqrshiftnsu:
4362       VShiftOpc = ARMISD::VQRSHRNsu; break;
4363     }
4364
4365     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4366                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4367   }
4368
4369   case Intrinsic::arm_neon_vshiftins: {
4370     EVT VT = N->getOperand(1).getValueType();
4371     int64_t Cnt;
4372     unsigned VShiftOpc = 0;
4373
4374     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4375       VShiftOpc = ARMISD::VSLI;
4376     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4377       VShiftOpc = ARMISD::VSRI;
4378     else {
4379       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4380     }
4381
4382     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4383                        N->getOperand(1), N->getOperand(2),
4384                        DAG.getConstant(Cnt, MVT::i32));
4385   }
4386
4387   case Intrinsic::arm_neon_vqrshifts:
4388   case Intrinsic::arm_neon_vqrshiftu:
4389     // No immediate versions of these to check for.
4390     break;
4391   }
4392
4393   return SDValue();
4394 }
4395
4396 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4397 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4398 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4399 /// vector element shift counts are generally not legal, and it is hard to see
4400 /// their values after they get legalized to loads from a constant pool.
4401 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4402                                    const ARMSubtarget *ST) {
4403   EVT VT = N->getValueType(0);
4404
4405   // Nothing to be done for scalar shifts.
4406   if (! VT.isVector())
4407     return SDValue();
4408
4409   assert(ST->hasNEON() && "unexpected vector shift");
4410   int64_t Cnt;
4411
4412   switch (N->getOpcode()) {
4413   default: llvm_unreachable("unexpected shift opcode");
4414
4415   case ISD::SHL:
4416     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4417       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4418                          DAG.getConstant(Cnt, MVT::i32));
4419     break;
4420
4421   case ISD::SRA:
4422   case ISD::SRL:
4423     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4424       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4425                             ARMISD::VSHRs : ARMISD::VSHRu);
4426       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4427                          DAG.getConstant(Cnt, MVT::i32));
4428     }
4429   }
4430   return SDValue();
4431 }
4432
4433 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4434 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4435 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4436                                     const ARMSubtarget *ST) {
4437   SDValue N0 = N->getOperand(0);
4438
4439   // Check for sign- and zero-extensions of vector extract operations of 8-
4440   // and 16-bit vector elements.  NEON supports these directly.  They are
4441   // handled during DAG combining because type legalization will promote them
4442   // to 32-bit types and it is messy to recognize the operations after that.
4443   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4444     SDValue Vec = N0.getOperand(0);
4445     SDValue Lane = N0.getOperand(1);
4446     EVT VT = N->getValueType(0);
4447     EVT EltVT = N0.getValueType();
4448     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4449
4450     if (VT == MVT::i32 &&
4451         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4452         TLI.isTypeLegal(Vec.getValueType())) {
4453
4454       unsigned Opc = 0;
4455       switch (N->getOpcode()) {
4456       default: llvm_unreachable("unexpected opcode");
4457       case ISD::SIGN_EXTEND:
4458         Opc = ARMISD::VGETLANEs;
4459         break;
4460       case ISD::ZERO_EXTEND:
4461       case ISD::ANY_EXTEND:
4462         Opc = ARMISD::VGETLANEu;
4463         break;
4464       }
4465       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4466     }
4467   }
4468
4469   return SDValue();
4470 }
4471
4472 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4473 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4474 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4475                                        const ARMSubtarget *ST) {
4476   // If the target supports NEON, try to use vmax/vmin instructions for f32
4477   // selects like "x < y ? x : y".  Unless the FiniteOnlyFPMath option is set,
4478   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4479   // a NaN; only do the transformation when it matches that behavior.
4480
4481   // For now only do this when using NEON for FP operations; if using VFP, it
4482   // is not obvious that the benefit outweighs the cost of switching to the
4483   // NEON pipeline.
4484   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4485       N->getValueType(0) != MVT::f32)
4486     return SDValue();
4487
4488   SDValue CondLHS = N->getOperand(0);
4489   SDValue CondRHS = N->getOperand(1);
4490   SDValue LHS = N->getOperand(2);
4491   SDValue RHS = N->getOperand(3);
4492   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4493
4494   unsigned Opcode = 0;
4495   bool IsReversed;
4496   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4497     IsReversed = false; // x CC y ? x : y
4498   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4499     IsReversed = true ; // x CC y ? y : x
4500   } else {
4501     return SDValue();
4502   }
4503
4504   bool IsUnordered;
4505   switch (CC) {
4506   default: break;
4507   case ISD::SETOLT:
4508   case ISD::SETOLE:
4509   case ISD::SETLT:
4510   case ISD::SETLE:
4511   case ISD::SETULT:
4512   case ISD::SETULE:
4513     // If LHS is NaN, an ordered comparison will be false and the result will
4514     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4515     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4516     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4517     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4518       break;
4519     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4520     // will return -0, so vmin can only be used for unsafe math or if one of
4521     // the operands is known to be nonzero.
4522     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4523         !UnsafeFPMath &&
4524         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4525       break;
4526     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4527     break;
4528
4529   case ISD::SETOGT:
4530   case ISD::SETOGE:
4531   case ISD::SETGT:
4532   case ISD::SETGE:
4533   case ISD::SETUGT:
4534   case ISD::SETUGE:
4535     // If LHS is NaN, an ordered comparison will be false and the result will
4536     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4537     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4538     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4539     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4540       break;
4541     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4542     // will return +0, so vmax can only be used for unsafe math or if one of
4543     // the operands is known to be nonzero.
4544     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4545         !UnsafeFPMath &&
4546         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4547       break;
4548     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4549     break;
4550   }
4551
4552   if (!Opcode)
4553     return SDValue();
4554   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4555 }
4556
4557 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4558                                              DAGCombinerInfo &DCI) const {
4559   switch (N->getOpcode()) {
4560   default: break;
4561   case ISD::ADD:        return PerformADDCombine(N, DCI);
4562   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4563   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4564   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4565   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4566   case ISD::SHL:
4567   case ISD::SRA:
4568   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4569   case ISD::SIGN_EXTEND:
4570   case ISD::ZERO_EXTEND:
4571   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4572   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4573   }
4574   return SDValue();
4575 }
4576
4577 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4578   if (!Subtarget->hasV6Ops())
4579     // Pre-v6 does not support unaligned mem access.
4580     return false;
4581
4582   // v6+ may or may not support unaligned mem access depending on the system
4583   // configuration.
4584   // FIXME: This is pretty conservative. Should we provide cmdline option to
4585   // control the behaviour?
4586   if (!Subtarget->isTargetDarwin())
4587     return false;
4588
4589   switch (VT.getSimpleVT().SimpleTy) {
4590   default:
4591     return false;
4592   case MVT::i8:
4593   case MVT::i16:
4594   case MVT::i32:
4595     return true;
4596   // FIXME: VLD1 etc with standard alignment is legal.
4597   }
4598 }
4599
4600 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4601   if (V < 0)
4602     return false;
4603
4604   unsigned Scale = 1;
4605   switch (VT.getSimpleVT().SimpleTy) {
4606   default: return false;
4607   case MVT::i1:
4608   case MVT::i8:
4609     // Scale == 1;
4610     break;
4611   case MVT::i16:
4612     // Scale == 2;
4613     Scale = 2;
4614     break;
4615   case MVT::i32:
4616     // Scale == 4;
4617     Scale = 4;
4618     break;
4619   }
4620
4621   if ((V & (Scale - 1)) != 0)
4622     return false;
4623   V /= Scale;
4624   return V == (V & ((1LL << 5) - 1));
4625 }
4626
4627 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4628                                       const ARMSubtarget *Subtarget) {
4629   bool isNeg = false;
4630   if (V < 0) {
4631     isNeg = true;
4632     V = - V;
4633   }
4634
4635   switch (VT.getSimpleVT().SimpleTy) {
4636   default: return false;
4637   case MVT::i1:
4638   case MVT::i8:
4639   case MVT::i16:
4640   case MVT::i32:
4641     // + imm12 or - imm8
4642     if (isNeg)
4643       return V == (V & ((1LL << 8) - 1));
4644     return V == (V & ((1LL << 12) - 1));
4645   case MVT::f32:
4646   case MVT::f64:
4647     // Same as ARM mode. FIXME: NEON?
4648     if (!Subtarget->hasVFP2())
4649       return false;
4650     if ((V & 3) != 0)
4651       return false;
4652     V >>= 2;
4653     return V == (V & ((1LL << 8) - 1));
4654   }
4655 }
4656
4657 /// isLegalAddressImmediate - Return true if the integer value can be used
4658 /// as the offset of the target addressing mode for load / store of the
4659 /// given type.
4660 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4661                                     const ARMSubtarget *Subtarget) {
4662   if (V == 0)
4663     return true;
4664
4665   if (!VT.isSimple())
4666     return false;
4667
4668   if (Subtarget->isThumb1Only())
4669     return isLegalT1AddressImmediate(V, VT);
4670   else if (Subtarget->isThumb2())
4671     return isLegalT2AddressImmediate(V, VT, Subtarget);
4672
4673   // ARM mode.
4674   if (V < 0)
4675     V = - V;
4676   switch (VT.getSimpleVT().SimpleTy) {
4677   default: return false;
4678   case MVT::i1:
4679   case MVT::i8:
4680   case MVT::i32:
4681     // +- imm12
4682     return V == (V & ((1LL << 12) - 1));
4683   case MVT::i16:
4684     // +- imm8
4685     return V == (V & ((1LL << 8) - 1));
4686   case MVT::f32:
4687   case MVT::f64:
4688     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4689       return false;
4690     if ((V & 3) != 0)
4691       return false;
4692     V >>= 2;
4693     return V == (V & ((1LL << 8) - 1));
4694   }
4695 }
4696
4697 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
4698                                                       EVT VT) const {
4699   int Scale = AM.Scale;
4700   if (Scale < 0)
4701     return false;
4702
4703   switch (VT.getSimpleVT().SimpleTy) {
4704   default: return false;
4705   case MVT::i1:
4706   case MVT::i8:
4707   case MVT::i16:
4708   case MVT::i32:
4709     if (Scale == 1)
4710       return true;
4711     // r + r << imm
4712     Scale = Scale & ~1;
4713     return Scale == 2 || Scale == 4 || Scale == 8;
4714   case MVT::i64:
4715     // r + r
4716     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4717       return true;
4718     return false;
4719   case MVT::isVoid:
4720     // Note, we allow "void" uses (basically, uses that aren't loads or
4721     // stores), because arm allows folding a scale into many arithmetic
4722     // operations.  This should be made more precise and revisited later.
4723
4724     // Allow r << imm, but the imm has to be a multiple of two.
4725     if (Scale & 1) return false;
4726     return isPowerOf2_32(Scale);
4727   }
4728 }
4729
4730 /// isLegalAddressingMode - Return true if the addressing mode represented
4731 /// by AM is legal for this target, for a load/store of the specified type.
4732 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4733                                               const Type *Ty) const {
4734   EVT VT = getValueType(Ty, true);
4735   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
4736     return false;
4737
4738   // Can never fold addr of global into load/store.
4739   if (AM.BaseGV)
4740     return false;
4741
4742   switch (AM.Scale) {
4743   case 0:  // no scale reg, must be "r+i" or "r", or "i".
4744     break;
4745   case 1:
4746     if (Subtarget->isThumb1Only())
4747       return false;
4748     // FALL THROUGH.
4749   default:
4750     // ARM doesn't support any R+R*scale+imm addr modes.
4751     if (AM.BaseOffs)
4752       return false;
4753
4754     if (!VT.isSimple())
4755       return false;
4756
4757     if (Subtarget->isThumb2())
4758       return isLegalT2ScaledAddressingMode(AM, VT);
4759
4760     int Scale = AM.Scale;
4761     switch (VT.getSimpleVT().SimpleTy) {
4762     default: return false;
4763     case MVT::i1:
4764     case MVT::i8:
4765     case MVT::i32:
4766       if (Scale < 0) Scale = -Scale;
4767       if (Scale == 1)
4768         return true;
4769       // r + r << imm
4770       return isPowerOf2_32(Scale & ~1);
4771     case MVT::i16:
4772     case MVT::i64:
4773       // r + r
4774       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
4775         return true;
4776       return false;
4777
4778     case MVT::isVoid:
4779       // Note, we allow "void" uses (basically, uses that aren't loads or
4780       // stores), because arm allows folding a scale into many arithmetic
4781       // operations.  This should be made more precise and revisited later.
4782
4783       // Allow r << imm, but the imm has to be a multiple of two.
4784       if (Scale & 1) return false;
4785       return isPowerOf2_32(Scale);
4786     }
4787     break;
4788   }
4789   return true;
4790 }
4791
4792 /// isLegalICmpImmediate - Return true if the specified immediate is legal
4793 /// icmp immediate, that is the target has icmp instructions which can compare
4794 /// a register against the immediate without having to materialize the
4795 /// immediate into a register.
4796 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
4797   if (!Subtarget->isThumb())
4798     return ARM_AM::getSOImmVal(Imm) != -1;
4799   if (Subtarget->isThumb2())
4800     return ARM_AM::getT2SOImmVal(Imm) != -1;
4801   return Imm >= 0 && Imm <= 255;
4802 }
4803
4804 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
4805                                       bool isSEXTLoad, SDValue &Base,
4806                                       SDValue &Offset, bool &isInc,
4807                                       SelectionDAG &DAG) {
4808   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4809     return false;
4810
4811   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
4812     // AddressingMode 3
4813     Base = Ptr->getOperand(0);
4814     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4815       int RHSC = (int)RHS->getZExtValue();
4816       if (RHSC < 0 && RHSC > -256) {
4817         assert(Ptr->getOpcode() == ISD::ADD);
4818         isInc = false;
4819         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4820         return true;
4821       }
4822     }
4823     isInc = (Ptr->getOpcode() == ISD::ADD);
4824     Offset = Ptr->getOperand(1);
4825     return true;
4826   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
4827     // AddressingMode 2
4828     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4829       int RHSC = (int)RHS->getZExtValue();
4830       if (RHSC < 0 && RHSC > -0x1000) {
4831         assert(Ptr->getOpcode() == ISD::ADD);
4832         isInc = false;
4833         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4834         Base = Ptr->getOperand(0);
4835         return true;
4836       }
4837     }
4838
4839     if (Ptr->getOpcode() == ISD::ADD) {
4840       isInc = true;
4841       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
4842       if (ShOpcVal != ARM_AM::no_shift) {
4843         Base = Ptr->getOperand(1);
4844         Offset = Ptr->getOperand(0);
4845       } else {
4846         Base = Ptr->getOperand(0);
4847         Offset = Ptr->getOperand(1);
4848       }
4849       return true;
4850     }
4851
4852     isInc = (Ptr->getOpcode() == ISD::ADD);
4853     Base = Ptr->getOperand(0);
4854     Offset = Ptr->getOperand(1);
4855     return true;
4856   }
4857
4858   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
4859   return false;
4860 }
4861
4862 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
4863                                      bool isSEXTLoad, SDValue &Base,
4864                                      SDValue &Offset, bool &isInc,
4865                                      SelectionDAG &DAG) {
4866   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
4867     return false;
4868
4869   Base = Ptr->getOperand(0);
4870   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
4871     int RHSC = (int)RHS->getZExtValue();
4872     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
4873       assert(Ptr->getOpcode() == ISD::ADD);
4874       isInc = false;
4875       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
4876       return true;
4877     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
4878       isInc = Ptr->getOpcode() == ISD::ADD;
4879       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
4880       return true;
4881     }
4882   }
4883
4884   return false;
4885 }
4886
4887 /// getPreIndexedAddressParts - returns true by value, base pointer and
4888 /// offset pointer and addressing mode by reference if the node's address
4889 /// can be legally represented as pre-indexed load / store address.
4890 bool
4891 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
4892                                              SDValue &Offset,
4893                                              ISD::MemIndexedMode &AM,
4894                                              SelectionDAG &DAG) const {
4895   if (Subtarget->isThumb1Only())
4896     return false;
4897
4898   EVT VT;
4899   SDValue Ptr;
4900   bool isSEXTLoad = false;
4901   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4902     Ptr = LD->getBasePtr();
4903     VT  = LD->getMemoryVT();
4904     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
4905   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4906     Ptr = ST->getBasePtr();
4907     VT  = ST->getMemoryVT();
4908   } else
4909     return false;
4910
4911   bool isInc;
4912   bool isLegal = false;
4913   if (Subtarget->isThumb2())
4914     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
4915                                        Offset, isInc, DAG);
4916   else
4917     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
4918                                         Offset, isInc, DAG);
4919   if (!isLegal)
4920     return false;
4921
4922   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
4923   return true;
4924 }
4925
4926 /// getPostIndexedAddressParts - returns true by value, base pointer and
4927 /// offset pointer and addressing mode by reference if this node can be
4928 /// combined with a load / store to form a post-indexed load / store.
4929 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
4930                                                    SDValue &Base,
4931                                                    SDValue &Offset,
4932                                                    ISD::MemIndexedMode &AM,
4933                                                    SelectionDAG &DAG) const {
4934   if (Subtarget->isThumb1Only())
4935     return false;
4936
4937   EVT VT;
4938   SDValue Ptr;
4939   bool isSEXTLoad = false;
4940   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4941     VT  = LD->getMemoryVT();
4942     Ptr = LD->getBasePtr();
4943     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
4944   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4945     VT  = ST->getMemoryVT();
4946     Ptr = ST->getBasePtr();
4947   } else
4948     return false;
4949
4950   bool isInc;
4951   bool isLegal = false;
4952   if (Subtarget->isThumb2())
4953     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
4954                                        isInc, DAG);
4955   else
4956     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
4957                                         isInc, DAG);
4958   if (!isLegal)
4959     return false;
4960
4961   if (Ptr != Base) {
4962     // Swap base ptr and offset to catch more post-index load / store when
4963     // it's legal. In Thumb2 mode, offset must be an immediate.
4964     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
4965         !Subtarget->isThumb2())
4966       std::swap(Base, Offset);
4967
4968     // Post-indexed load / store update the base pointer.
4969     if (Ptr != Base)
4970       return false;
4971   }
4972
4973   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
4974   return true;
4975 }
4976
4977 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4978                                                        const APInt &Mask,
4979                                                        APInt &KnownZero,
4980                                                        APInt &KnownOne,
4981                                                        const SelectionDAG &DAG,
4982                                                        unsigned Depth) const {
4983   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4984   switch (Op.getOpcode()) {
4985   default: break;
4986   case ARMISD::CMOV: {
4987     // Bits are known zero/one if known on the LHS and RHS.
4988     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
4989     if (KnownZero == 0 && KnownOne == 0) return;
4990
4991     APInt KnownZeroRHS, KnownOneRHS;
4992     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
4993                           KnownZeroRHS, KnownOneRHS, Depth+1);
4994     KnownZero &= KnownZeroRHS;
4995     KnownOne  &= KnownOneRHS;
4996     return;
4997   }
4998   }
4999 }
5000
5001 //===----------------------------------------------------------------------===//
5002 //                           ARM Inline Assembly Support
5003 //===----------------------------------------------------------------------===//
5004
5005 /// getConstraintType - Given a constraint letter, return the type of
5006 /// constraint it is for this target.
5007 ARMTargetLowering::ConstraintType
5008 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5009   if (Constraint.size() == 1) {
5010     switch (Constraint[0]) {
5011     default:  break;
5012     case 'l': return C_RegisterClass;
5013     case 'w': return C_RegisterClass;
5014     }
5015   }
5016   return TargetLowering::getConstraintType(Constraint);
5017 }
5018
5019 std::pair<unsigned, const TargetRegisterClass*>
5020 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5021                                                 EVT VT) const {
5022   if (Constraint.size() == 1) {
5023     // GCC ARM Constraint Letters
5024     switch (Constraint[0]) {
5025     case 'l':
5026       if (Subtarget->isThumb())
5027         return std::make_pair(0U, ARM::tGPRRegisterClass);
5028       else
5029         return std::make_pair(0U, ARM::GPRRegisterClass);
5030     case 'r':
5031       return std::make_pair(0U, ARM::GPRRegisterClass);
5032     case 'w':
5033       if (VT == MVT::f32)
5034         return std::make_pair(0U, ARM::SPRRegisterClass);
5035       if (VT.getSizeInBits() == 64)
5036         return std::make_pair(0U, ARM::DPRRegisterClass);
5037       if (VT.getSizeInBits() == 128)
5038         return std::make_pair(0U, ARM::QPRRegisterClass);
5039       break;
5040     }
5041   }
5042   if (StringRef("{cc}").equals_lower(Constraint))
5043     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5044
5045   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5046 }
5047
5048 std::vector<unsigned> ARMTargetLowering::
5049 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5050                                   EVT VT) const {
5051   if (Constraint.size() != 1)
5052     return std::vector<unsigned>();
5053
5054   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5055   default: break;
5056   case 'l':
5057     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5058                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5059                                  0);
5060   case 'r':
5061     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5062                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5063                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5064                                  ARM::R12, ARM::LR, 0);
5065   case 'w':
5066     if (VT == MVT::f32)
5067       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5068                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5069                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5070                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5071                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5072                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5073                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5074                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5075     if (VT.getSizeInBits() == 64)
5076       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5077                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5078                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5079                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5080     if (VT.getSizeInBits() == 128)
5081       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5082                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5083       break;
5084   }
5085
5086   return std::vector<unsigned>();
5087 }
5088
5089 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5090 /// vector.  If it is invalid, don't add anything to Ops.
5091 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5092                                                      char Constraint,
5093                                                      std::vector<SDValue>&Ops,
5094                                                      SelectionDAG &DAG) const {
5095   SDValue Result(0, 0);
5096
5097   switch (Constraint) {
5098   default: break;
5099   case 'I': case 'J': case 'K': case 'L':
5100   case 'M': case 'N': case 'O':
5101     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5102     if (!C)
5103       return;
5104
5105     int64_t CVal64 = C->getSExtValue();
5106     int CVal = (int) CVal64;
5107     // None of these constraints allow values larger than 32 bits.  Check
5108     // that the value fits in an int.
5109     if (CVal != CVal64)
5110       return;
5111
5112     switch (Constraint) {
5113       case 'I':
5114         if (Subtarget->isThumb1Only()) {
5115           // This must be a constant between 0 and 255, for ADD
5116           // immediates.
5117           if (CVal >= 0 && CVal <= 255)
5118             break;
5119         } else if (Subtarget->isThumb2()) {
5120           // A constant that can be used as an immediate value in a
5121           // data-processing instruction.
5122           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5123             break;
5124         } else {
5125           // A constant that can be used as an immediate value in a
5126           // data-processing instruction.
5127           if (ARM_AM::getSOImmVal(CVal) != -1)
5128             break;
5129         }
5130         return;
5131
5132       case 'J':
5133         if (Subtarget->isThumb()) {  // FIXME thumb2
5134           // This must be a constant between -255 and -1, for negated ADD
5135           // immediates. This can be used in GCC with an "n" modifier that
5136           // prints the negated value, for use with SUB instructions. It is
5137           // not useful otherwise but is implemented for compatibility.
5138           if (CVal >= -255 && CVal <= -1)
5139             break;
5140         } else {
5141           // This must be a constant between -4095 and 4095. It is not clear
5142           // what this constraint is intended for. Implemented for
5143           // compatibility with GCC.
5144           if (CVal >= -4095 && CVal <= 4095)
5145             break;
5146         }
5147         return;
5148
5149       case 'K':
5150         if (Subtarget->isThumb1Only()) {
5151           // A 32-bit value where only one byte has a nonzero value. Exclude
5152           // zero to match GCC. This constraint is used by GCC internally for
5153           // constants that can be loaded with a move/shift combination.
5154           // It is not useful otherwise but is implemented for compatibility.
5155           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5156             break;
5157         } else if (Subtarget->isThumb2()) {
5158           // A constant whose bitwise inverse can be used as an immediate
5159           // value in a data-processing instruction. This can be used in GCC
5160           // with a "B" modifier that prints the inverted value, for use with
5161           // BIC and MVN instructions. It is not useful otherwise but is
5162           // implemented for compatibility.
5163           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5164             break;
5165         } else {
5166           // A constant whose bitwise inverse can be used as an immediate
5167           // value in a data-processing instruction. This can be used in GCC
5168           // with a "B" modifier that prints the inverted value, for use with
5169           // BIC and MVN instructions. It is not useful otherwise but is
5170           // implemented for compatibility.
5171           if (ARM_AM::getSOImmVal(~CVal) != -1)
5172             break;
5173         }
5174         return;
5175
5176       case 'L':
5177         if (Subtarget->isThumb1Only()) {
5178           // This must be a constant between -7 and 7,
5179           // for 3-operand ADD/SUB immediate instructions.
5180           if (CVal >= -7 && CVal < 7)
5181             break;
5182         } else if (Subtarget->isThumb2()) {
5183           // A constant whose negation can be used as an immediate value in a
5184           // data-processing instruction. This can be used in GCC with an "n"
5185           // modifier that prints the negated value, for use with SUB
5186           // instructions. It is not useful otherwise but is implemented for
5187           // compatibility.
5188           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5189             break;
5190         } else {
5191           // A constant whose negation can be used as an immediate value in a
5192           // data-processing instruction. This can be used in GCC with an "n"
5193           // modifier that prints the negated value, for use with SUB
5194           // instructions. It is not useful otherwise but is implemented for
5195           // compatibility.
5196           if (ARM_AM::getSOImmVal(-CVal) != -1)
5197             break;
5198         }
5199         return;
5200
5201       case 'M':
5202         if (Subtarget->isThumb()) { // FIXME thumb2
5203           // This must be a multiple of 4 between 0 and 1020, for
5204           // ADD sp + immediate.
5205           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5206             break;
5207         } else {
5208           // A power of two or a constant between 0 and 32.  This is used in
5209           // GCC for the shift amount on shifted register operands, but it is
5210           // useful in general for any shift amounts.
5211           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5212             break;
5213         }
5214         return;
5215
5216       case 'N':
5217         if (Subtarget->isThumb()) {  // FIXME thumb2
5218           // This must be a constant between 0 and 31, for shift amounts.
5219           if (CVal >= 0 && CVal <= 31)
5220             break;
5221         }
5222         return;
5223
5224       case 'O':
5225         if (Subtarget->isThumb()) {  // FIXME thumb2
5226           // This must be a multiple of 4 between -508 and 508, for
5227           // ADD/SUB sp = sp + immediate.
5228           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5229             break;
5230         }
5231         return;
5232     }
5233     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5234     break;
5235   }
5236
5237   if (Result.getNode()) {
5238     Ops.push_back(Result);
5239     return;
5240   }
5241   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5242 }
5243
5244 bool
5245 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5246   // The ARM target isn't yet aware of offsets.
5247   return false;
5248 }
5249
5250 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5251   APInt Imm = FPImm.bitcastToAPInt();
5252   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5253   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5254   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5255
5256   // We can handle 4 bits of mantissa.
5257   // mantissa = (16+UInt(e:f:g:h))/16.
5258   if (Mantissa & 0x7ffff)
5259     return -1;
5260   Mantissa >>= 19;
5261   if ((Mantissa & 0xf) != Mantissa)
5262     return -1;
5263
5264   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5265   if (Exp < -3 || Exp > 4)
5266     return -1;
5267   Exp = ((Exp+3) & 0x7) ^ 4;
5268
5269   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5270 }
5271
5272 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5273   APInt Imm = FPImm.bitcastToAPInt();
5274   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5275   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5276   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5277
5278   // We can handle 4 bits of mantissa.
5279   // mantissa = (16+UInt(e:f:g:h))/16.
5280   if (Mantissa & 0xffffffffffffLL)
5281     return -1;
5282   Mantissa >>= 48;
5283   if ((Mantissa & 0xf) != Mantissa)
5284     return -1;
5285
5286   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5287   if (Exp < -3 || Exp > 4)
5288     return -1;
5289   Exp = ((Exp+3) & 0x7) ^ 4;
5290
5291   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5292 }
5293
5294 /// isFPImmLegal - Returns true if the target can instruction select the
5295 /// specified FP immediate natively. If false, the legalizer will
5296 /// materialize the FP immediate as a load from a constant pool.
5297 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5298   if (!Subtarget->hasVFP3())
5299     return false;
5300   if (VT == MVT::f32)
5301     return ARM::getVFPf32Imm(Imm) != -1;
5302   if (VT == MVT::f64)
5303     return ARM::getVFPf64Imm(Imm) != -1;
5304   return false;
5305 }